(57)【要約】【課題】  底部ｐ型領域を有するとともに帰還容量が小さいスイッチング素子を提案する。【解決手段】  スイッチング素子であって、上面にトレンチが設けられた半導体基板と、前記トレンチ内に配置されたゲート絶縁膜及びゲート電極を有する。前記半導体基板が、ｎ型のソース領域と、ｐ型のボディ領域と、前記ボディ領域の下側の前記側面と前記トレンチの底面で前記ゲート絶縁膜に接するｎ型のドリフト領域と、前記底面から間隔を開けた状態で前記トレンチの下部に配置されており、前記ボディ領域に接続されており、前記ドリフト領域に接している底部ｐ型領域を有する。前記底面と前記底部ｐ型領域の間の前記間隔に前記ドリフト領域が配置されている。前記底面と前記底部ｐ型領域の間の距離が、ビルトインポテンシャルによって前記底部ｐ型領域から前記ドリフト領域に空乏層が伸びる距離以下である。【選択図】図２
2019186459.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子であって、
上面にトレンチが設けられた半導体基板と、
前記トレンチの内面を覆うゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
を有し、
前記半導体基板が、
前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース領域と、
前記ソース領域の下側の前記側面で前記ゲート絶縁膜に接するｐ型のボディ領域と、
前記ボディ領域の下側の前記側面と前記トレンチの底面で前記ゲート絶縁膜に接し、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、
前記底面から間隔を開けた状態で前記トレンチの下部に配置されており、前記ボディ領域に接続されており、前記ドリフト領域に接している底部ｐ型領域、
を有し、
前記底面と前記底部ｐ型領域の間の前記間隔に前記ドリフト領域が配置されており、
前記底面と前記底部ｐ型領域の間の距離が、ビルトインポテンシャルによって前記底部ｐ型領域から前記ドリフト領域に空乏層が伸びる距離以下である、
スイッチング素子。
【請求項２】
前記半導体基板が、炭化シリコンにより構成されており、
前記底面と前記底部ｐ型領域の間の前記間隔に配置された前記ドリフト領域のｎ型不純物濃度をＮｄ（ａｔｏｍｓ／ｃｍ３）、前記底面と前記底部ｐ型領域の間の距離をＬ（μｍ）としたときに、Ｌ＜２．４×１０１８×Ｎｄ−５．４の関係が満たされる請求項１のスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子に関する。
【０００２】
特許文献１に開示のスイッチング素子は、半導体基板とゲート電極を有している。半導体基板の上面には、トレンチが設けられている。トレンチ内に、ゲート電極が配置されている。ゲート電極は、ゲート絶縁膜によって半導体基板から絶縁されている。半導体基板は、ソース領域と、ボディ領域と、ドリフト領域と、底部ｐ型領域を有する。ソース領域は、トレンチの側面でゲート絶縁膜に接するｎ型領域である。ボディ領域は、ソース領域の下側のトレンチの側面でゲート絶縁膜に接するｐ型領域である。ドリフト領域は、ボディ領域の下側のトレンチの側面とトレンチの底面でゲート絶縁膜に接するｎ型領域である。底部ｐ型領域は、トレンチの底面から間隔を開けた状態でトレンチの下部に配置されており、ドリフト領域に接しているｐ型領域である。トレンチの底面と底部ｐ型領域の間の間隔には、ドリフト領域が配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５８６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置では、ドリフト領域がトレンチの底面でゲート絶縁膜に接している。したがって、トレンチの底面において、ゲート電極とドリフト領域によってゲート絶縁膜が挟まれたコンデンサ構造が形成されている。このため、特許文献１の半導体装置は、帰還容量（すなわち、ゲート電極とドレイン電極の間の静電容量）が大きく、スイッチング速度が遅いという問題がある。したがって、本明細書では、底部ｐ型領域を有するとともに帰還容量が小さいスイッチング素子を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング素子は、上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を有する。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース領域と、前記ソース領域の下側の前記側面で前記ゲート絶縁膜に接するｐ型のボディ領域と、前記ボディ領域の下側の前記側面と前記トレンチの底面で前記ゲート絶縁膜に接するとともに前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、前記底面から間隔を開けた状態で前記トレンチの下部に配置されており、前記ボディ領域に接続されており、前記ドリフト領域に接している底部ｐ型領域を有する。前記底面と前記底部ｐ型領域の間の前記間隔に前記ドリフト領域が配置されている。前記底面と前記底部ｐ型領域の間の距離が、ビルトインポテンシャルによって前記底部ｐ型領域から前記ドリフト領域に空乏層が伸びる距離以下である。
【０００６】
このスイッチング素子では、トレンチの底面と底部ｐ型領域の間の距離が、ビルトインポテンシャルによって底部ｐ型領域からドリフト領域に空乏層が伸びる距離以下である。このため、底部ｐ型領域とドリフト領域の間に電位差がほとんど生じていない状態であっても、底部ｐ型領域からドリフト領域に伸びる空乏層が、トレンチの底面周辺まで分布している。すなわち、トレンチの底面と底部ｐ型領域の間の間隔に配置されたドリフト領域が、スイッチング素子の動作状態にかかわらず、空乏化している。このため、トレンチの底面に、上述したコンデンサ構造が形成されない。したがって、このスイッチング素子の帰還容量は小さい。このため、このスイッチング素子は、スイッチング速度が速い。
【図面の簡単な説明】
【０００７】
【図１】実施形態のＭＯＳＦＥＴの断面斜視図。
【図２】図１の平面ＩＩにおける断面図。
【図３】図１の平面ＩＩＩにおける断面図。
【図４】比較例のＭＯＳＦＥＴの断面図。
【図５】図２の断面において積層欠陥発生時の電流経路を示す図。
【発明を実施するための形態】
【０００８】
図１〜３は、実施形態のＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２を有している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図２は、図１の平面ＩＩにおける断面図であり、図３は図１の平面ＩＩＩにおける断面図である。図２、３に示すように、半導体基板１２の上面１２ａ上には、電極、絶縁膜等が設けられている。なお、図１では、説明のため、半導体基板１２の上面１２ａ上の電極、絶縁膜の図示を省略している。
【０００９】
半導体基板１２は、炭化シリコン（ＳｉＣ）により構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、複数のトレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。複数のトレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。各トレンチ２２の内部に、ゲート絶縁膜２４とゲート電極２６が配置されている。
【００１０】
ゲート絶縁膜２４は、トレンチ２２の内面を覆っている。ゲート絶縁膜２４は、トレンチ２２の側面を覆う側面絶縁膜２４ａと、トレンチ２２の底面を覆う底面絶縁膜２４ｂを有している。ゲート絶縁膜２４は、酸化シリコンにより構成されている。
【００１１】
ゲート電極２６は、トレンチ２２内に配置されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。図２、３に示すように、ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１２】
図２、３に示すように、半導体基板１２の上面１２ａには、ソース電極７０が配置されている。ソース電極７０は、上面１２ａと層間絶縁膜２８を覆っている。ソース電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。ソース電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、ドレイン電極７２が配置されている。ドレイン電極７２は、半導体基板１２の下面１２ｂに接している。
【００１３】
図１に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、複数の底部ｐ型領域３６、ドリフト領域３４、及び、ドレイン領域３５が設けられている。
【００１４】
各ソース領域３０は、ｎ型領域である。図１、２に示すように、隣接する２つのトレンチ２２に挟まれた半導体領域（以下、トレンチ間領域という）のそれぞれに、複数のソース領域３０が配置されている。図１に示すように、各トレンチ間領域において、複数のソース領域３０が、ｙ方向に間隔を開けて配置されている。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、ソース電極７０にオーミック接触している。各ソース領域３０は、トレンチ間領域の両側に位置する２つのトレンチ２２に接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ａに接している。
【００１５】
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、複数のボディコンタクト領域３２ａと低濃度ボディ領域３２ｂを有している。
【００１６】
各ボディコンタクト領域３２ａは、ｐ型不純物濃度が高いｐ型領域である。図１に示すように、各ボディコンタクト領域３２ａは、トレンチ間領域に設けられている。各ボディコンタクト領域３２ａは、半導体基板１２の上面１２ａに臨む範囲に配置されている。各トレンチ間領域に、複数のボディコンタクト領域３２ａが配置されている。各トレンチ間領域において、ソース領域３０とボディコンタクト領域３２ａが、ｙ方向に交互に配置されている。したがって、ボディコンタクト領域３２ａは、２つのソース領域３０の間に配置されている。図３に示すように、各ボディコンタクト領域３２ａは、ソース電極７０にオーミック接触している。
【００１７】
低濃度ボディ領域３２ｂは、各ボディコンタクト領域３２ａよりもｐ型不純物濃度が低いｐ型領域である。図１〜３に示すように、低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側に配置されている。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａに対して下側から接している。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側の全域に分布している。図２に示すように、低濃度ボディ領域３２ｂは、ソース領域３０の下側で、側面絶縁膜２４ａに接している。低濃度ボディ領域３２ｂの下端は、ゲート電極２６の下端よりも上側に配置されている。
【００１８】
図３に示すように、ボディコンタクト領域３２ａの下部には、低濃度ボディ領域３２ｂから下側に伸びる接続ｐ型領域３８が設けられている。接続ｐ型領域３８は、トレンチ２２の下端よりも下側まで伸びている。図２に示すように、ソース領域３０の下部には、接続ｐ型領域３８は設けられていない。図１に示すように、ボディコンタクト領域３２ａと同様に、複数の接続ｐ型領域３８が、ｙ方向に間隔を開けて配置されている。
【００１９】
ドリフト領域３４は、ｎ型不純物濃度が低いｎ型領域である。図１〜３に示すように、ドリフト領域３４は、ボディ領域３２（より詳細には、低濃度ボディ領域３２ｂ）及び接続ｐ型領域３８の下側に配置されている。ドリフト領域３４は、低濃度ボディ領域３２ｂ及び接続ｐ型領域３８に接している。ドリフト領域３４は、低濃度ボディ領域３２ｂによって各ソース領域３０から分離されている。ドリフト領域３４は、各トレンチ間領域から各トレンチ２２よりも下側の領域まで分布している。ドリフト領域３４は、低濃度ボディ領域３２ｂの下側で側面絶縁膜２４ａに接している。また、ドリフト領域３４は、接続ｐ型領域３８が存在しない範囲で、底面絶縁膜２４ｂに接している。接続ｐ型領域３８の下端よりも下側では、ドリフト領域３４は、ｘ方向及びｙ方向において、半導体基板１２の略全域に分布している。
【００２０】
ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。図１〜３に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に設けられており、ドレイン電極７２にオーミック接触している。
【００２１】
図１〜３に示すように、各底部ｐ型領域３６は、対応するトレンチ２２の下部に配置されている。各底部ｐ型領域３６は、対応するトレンチ２２の底面から離れた位置に配置されている。すなわち、トレンチ２２の底面と底部ｐ型領域３６の間に、間隔が設けられている。図１に示すように、底部ｐ型領域３６は、トレンチ２２の底面に沿ってｙ方向に長く伸びている。図２に示すように、ソース領域３０の下部では、底部ｐ型領域３６の周囲は、ドリフト領域３４によって囲まれている。このため、トレンチ２２の底面と底部ｐ型領域３６の間の間隔には、ドリフト領域３４が配置されている。図２の断面では、底部ｐ型領域３６は、その上面、側面、及び、下面において、ドリフト領域３４と接している。図３に示すように、ボディコンタクト領域３２ａの下部では、底部ｐ型領域３６は、接続ｐ型領域３８の下端に接続されている。上述したように、接続ｐ型領域３８の上端は低濃度ボディ領域３２ｂに接続されている。したがって、接続ｐ型領域３８を介して、底部ｐ型領域３６は低濃度ボディ領域３２ｂに接続されている。このため、底部ｐ型領域３６は、接続ｐ型領域３８、低濃度ボディ領域３２ｂ、及び、ボディコンタクト領域３２ａを介して、ソース電極７０に接続されている。したがって、底部ｐ型領域３６の電位は、ソース電極７０の電位と略等しい。
【００２２】
図２の距離Ｄは、底部ｐ型領域３６とドリフト領域３４が同電位であるときに、ビルトインポテンシャルによって底部ｐ型領域３６からドリフト領域３４に空乏層が伸びる距離である。また、図２の範囲９０は、底部ｐ型領域３６から距離Ｄの範囲を示している。また、図２の距離Ｌは、トレンチ２２の底面と底部ｐ型領域３６の間の距離である。図２から明らかなように、距離Ｌは距離Ｄよりも短い。このため、トレンチ２２の底面は、範囲９０内に位置している。なお、本実施形態では、底部ｐ型領域３６のｐ型不純物濃度が、底部ｐ型領域３６全体が空乏化しない濃度（例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以上の濃度）である。また、本実施形態では、半導体基板１２がＳｉＣによって構成されている。この場合、ビルトインポテンシャルによって空乏層が伸びる距離Ｄ（μｍ）は、Ｄ＝２．４×１０１８×Ｎｄ−５．４の関係を満たす（但し、Ｎｄは、ドリフト領域３４のｎ型不純物濃度（ａｔｏｍｓ／ｃｍ３））。したがって、距離Ｌ（μｍ）がＬ＜２．４×１０１８×Ｎｄ−５．４の関係を満たせば、図２のように、トレンチ２２の底面が範囲９０内に位置する。
【００２３】
次に、図４に示す比較例のＭＯＳＦＥＴと、その帰還容量について説明する。図４に示す比較例のＭＯＳＦＥＴでは、底部ｐ型領域３６とトレンチ２２の底面の間の距離Ｌが、距離Ｄ（ビルトインポテンシャルによって空乏層が伸びる距離）よりも長い。比較例のＭＯＳＦＥＴのその他の構成は、実施形態のＭＯＳＦＥＴ１０と等しい。比較例のＭＯＳＦＥＴでは、距離Ｌが距離Ｄよりも長いので、トレンチ２２の底面が範囲９０の外側に位置している。
【００２４】
比較例のＭＯＳＦＥＴがオフしている状態（ゲート電極２６の電位がゲート閾値未満の状態）では、ドレイン電極７２の電位がソース電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４は、ドレイン電極７２に近い電位を有する。また、上述したように、底部ｐ型領域３６は、ソース電極７０と略等しい電位を有する。このため、ドリフト領域３４と底部ｐ型領域３６の界面のｐｎ接合に高い逆電圧が印加される。したがって、底部ｐ型領域３６からドリフト領域３４へ、空乏層が広範囲に広がっている。すなわち、空乏層は、範囲９０を超えて広く伸びている。このように底部ｐ型領域３６からドリフト領域３４へ空乏層が広く伸びることで、ＭＯＳＦＥＴの耐圧が確保される。
【００２５】
ゲート電極２６の電位を、ゲート閾値と略同じ電位まで上昇させると、側面絶縁膜２４ａ近傍の低濃度ボディ領域３２ｂにチャネルが形成される。すると、チャネルによってソース領域３０とドリフト領域３４が接続され、ドリフト領域３４からソース領域３０へ電流が流れ始める。このため、ドレイン電極７２の電位が、ソース電極７０の電位に近い電位（より詳細には、ソース電極７０よりも僅かに高い電位）まで低下する。このため、ドリフト領域３４の電位が、底部ｐ型領域３６と略同電位（より詳細には、底部ｐ型領域３６よりも僅かに高い電位）まで低下する。このため、ドリフト領域３４へ広がっていた空乏層が、底部ｐ型領域３６へ向かって収縮する。その結果、空乏層の分布範囲が、図４の範囲９０内のみとなる。言い換えると、ドリフト領域３４と底部ｐ型領域３６が略同電位となっても、範囲９０内にはビルトインポテンシャルによる空乏層が残存する。この状態では、トレンチ２２の底面近傍のドリフト領域３４が空乏化していない。したがって、各トレンチ２２の底面において、空乏化していないドリフト領域３４とゲート電極２６の間に底面絶縁膜２４ｂが挟まれたコンデンサＣｂが形成される。コンデンサＣｂは、ゲート電極２６とドレイン電極７２の間に接続されたコンデンサとなる。コンデンサＣｂが形成されるので、比較例のＭＯＳＦＥＴの帰還容量は大きい。ゲート電極２６を充電する電流は、帰還容量を充電する。帰還容量が充電されている間は、ゲート電極２６の電位が一定値（ミラー電位）に固定され、ゲート電極２６の電位が上昇しない。帰還容量が充電されると、ゲート電極２６の電位が再び上昇する。ゲート電極２６の電位がミラー電位から所望の電位まで上昇することによって、ＭＯＳＦＥＴがオン状態となる。比較例のＭＯＳＦＥＴでは、帰還容量が大きいので、帰還容量を充電するのに要する時間が長くなる。すなわち、ゲート電極２６の電位がミラー電位に固定される期間が長くなる。このため、比較例のＭＯＳＦＥＴでは、オフ状態からオン状態に切り替わるのに要する時間が長い。すなわち、比較例のＭＯＳＦＥＴは、スイッチング速度が遅い。
【００２６】
次に、実施形態のＭＯＳＦＥＴ１０の動作について説明する。実施形態のＭＯＳＦＥＴ１０がオフしている状態では、比較例のＭＯＳＦＥＴと同様に、ドレイン電極７２の電位がソース電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４の電位が底部ｐ型領域３６の電位よりも遥かに高いので、底部ｐ型領域３６からドリフト領域３４へ、空乏層が広範囲に広がっている。すなわち、空乏層は、範囲９０を超えて広く伸びている。このように底部ｐ型領域３６からドリフト領域３４へ空乏層が広く伸びることで、ＭＯＳＦＥＴの耐圧が確保される。
【００２７】
ゲート電極２６の電位をゲート閾値と略同じ電位まで上昇させると、側面絶縁膜２４ａ近傍の低濃度ボディ領域３２ｂにチャネルが形成される。すると、チャネルによってソース領域３０とドリフト領域３４が接続され、ドリフト領域３４からソース領域３０へ電流が流れ始める。このため、比較例のＭＯＳＦＥＴと同様に、実施形態のＭＯＳＦＥＴ１０でも、ドレイン電極７２の電位が低下し、ドリフト領域３４の電位が低下する。ドリフト領域３４の電位は、底部ｐ型領域３６と略同電位（より詳細には、底部ｐ型領域３６よりも僅かに高い電位）まで低下する。このため、ドリフト領域３４へ広がっていた空乏層が、底部ｐ型領域３６へ向かって収縮する。その結果、空乏層の分布範囲が、図２の範囲９０内のみとなる。言い換えると、ドリフト領域３４と底部ｐ型領域３６が略同電位となっても、範囲９０内にはビルトインポテンシャルによる空乏層が残存する。図２に示すように、実施形態のＭＯＳＦＥＴでは、距離Ｌが距離Ｄよりも短いので、トレンチ２２の底面が範囲９０内に位置している。したがって、残存する空乏層が、トレンチ２２の底面の周囲に存在している。このため、実施形態のＭＯＳＦＥＴ１０では、トレンチ２２の底面に、コンデンサＣｂ（図４参照）が形成されない。したがって、実施形態のＭＯＳＦＥＴ１０は、帰還容量が小さい。このため、実施形態のＭＯＳＦＥＴ１０では、ゲート電極２６を充電するときに、帰還容量が短時間で充電される。帰還容量が充電されると、ゲート電極２６の電位が再び上昇し、ＭＯＳＦＥＴ１０がオン状態となる。
【００２８】
以上に説明したように、実施形態のＭＯＳＦＥＴ１０では、コンデンサＣｂが形成されないので、帰還容量が小さい。このため、帰還容量を充電するのに要する時間（すなわち、ゲート電極２６の電位がミラー電位に維持される時間）が短く、ＭＯＳＦＥＴ１０がオフ状態からオン状態に切り替わるのに要する時間が短い。すなわち、実施形態のＭＯＳＦＥＴ１０は、スイッチング速度が速い。
【００２９】
また、比較例のＭＯＳＦＥＴでは、オン状態において、トレンチ２２の底面近傍のドリフト領域３４が空乏化しない。このため、底面絶縁膜２４ｂに印加される電界は、その下部のドリフト領域３４の電位よって変化する。このため、底面絶縁膜２４ｂに高電界が印加される場合がある。これに対し、実施形態のＭＯＳＦＥＴ１０では、オン状態において、トレンチ２２の底面近傍のドリフト領域３４が空乏化している。この場合、底面絶縁膜２４ｂに印加される電界は、空乏化したドリフト領域３４内で生じる電界に依存する。誘電率の関係から、底面絶縁膜２４ｂに印加される電界は、空乏化したドリフト領域３４内で生じる電界の約２．５培となる。また、空乏化したドリフト領域３４内で生じる電界は、ドリフト領域３４のｎ型不純物濃度に依存する。したがって、実施形態のＭＯＳＦＥＴ１０の構造によれば、底面絶縁膜２４ｂに印加される電界を、ドリフト領域３４のｎ型不純物濃度によって制御することができる。例えば、ドリフト領域３４のｎ型不純物濃度を１×１０１８ａｔｏｍｓ／ｃｍ３とすれば、ドリフト領域３４内で生じる電界を１ＭＶ／ｃｍよりも遥かに小さい値とすることができ、底面絶縁膜２４ｂに印加される電界を２．５ＭＶ／ｃｍよりも遥かに小さい値とすることができる。このように、実施形態のＭＯＳＦＥＴ１０では、底面絶縁膜２４ｂに印加される電界を抑制し、信頼性を向上させることができる。
【００３０】
また、ＭＯＳＦＥＴ１０のオン状態においては、ゲート電極２６の電位の影響によって、ドリフト領域３４内の電子がゲート絶縁膜２４近傍に引き寄せられる。その結果、ゲート絶縁膜２４近傍のドリフト領域３４に、厚みが数ｎｍの電子蓄積層が形成される。電子蓄積層では、電子の濃度が高く、範囲９０内であっても電流が流れることができる。
【００３１】
他方、半導体基板１２中に、欠陥が形成される場合がある。例えば、ＳｉＣにより構成された半導体基板１２では、図５に示すように、トレンチ間領域内のドリフト領域３４に、数十〜数百μｍの幅を有する積層欠陥９２が形成される場合がある。積層欠陥９２近傍では、障壁により空乏層が発生する。したがって、積層欠陥９２には電流が流れない。実施形態のＭＯＳＦＥＴ１０では、積層欠陥９２が発生した場合に、積層欠陥９２の下部のドリフト領域３４を流れる電流が、矢印９４に示すように、ゲート絶縁膜２４近傍の電子蓄積層を通って、隣のトレンチ間領域へ流れる。このため、トレンチ間領域に積層欠陥９２が形成されても、積層欠陥９２の下部のドリフト領域３４の電流が遮断されない。このため、積層欠陥９２が形成されても、ＭＯＳＦＥＴ１０のオン抵抗が上昇し難い。このように、底部ｐ型領域３６がトレンチ２２の底面から離れた位置に配置されていることで、トレンチ間領域で欠陥が発生した場合にも、オン抵抗の上昇を抑制することができる。
【００３２】
なお、上述した実施形態のＭＯＳＦＥＴ１０では、底部ｐ型領域３６が接続ｐ型領域３８によって常時ボディ領域３２に接続されていた。しかしながら、ＭＯＳＦＥＴ１０がオフ状態からオン状態に切り換わる過程において、接続ｐ型領域３８が空乏化した状態から空乏化していない状態に切り換わってもよい。この構成では、ＭＯＳＦＥＴ１０がオフ状態のときには、接続ｐ型領域３８が空乏化しており、底部ｐ型領域３６の電位がフローティングしている。ＭＯＳＦＥＴ１０がオン状態のときには、接続ｐ型領域３８が空乏化しておらず、底部ｐ型領域３６の電位がソース電極７０の電位と略等しくなる。この構成でも、接続ｐ型領域３８が空乏化していない状態（すなわち、底部ｐ型領域３６の電位がソース電極７０の電位と略等しい状態）に切り換わった後は、上述した実施形態と同様にトレンチ２２の底面の周囲に空乏層が分布するので、帰還容量を低減することができる。
【００３３】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００３４】
本明細書が開示する一例のスイッチング素子においては、半導体基板が、炭化シリコンにより構成されていてもよい。この場合、トレンチの底面と底部ｐ型領域の間の間隔に配置されたドリフト領域のｎ型不純物濃度をＮｄ（ａｔｏｍｓ／ｃｍ３）、トレンチの底面と底部ｐ型領域の間の距離をＬとしたときに、Ｌ＜２．４×１０１８×Ｎｄ−５．４の関係が満たされていてもよい。
【００３５】
この構成によれば、トレンチの底面と底部ｐ型領域の間の距離を、ビルトインポテンシャルによって底部ｐ型領域からドリフト領域に空乏層が伸びる距離以下とすることができる。
【００３６】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３７】
１２：半導体基板
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部ｐ型領域
３８：接続ｐ型領域
７０：ソース電極
７２：ドレイン電極
【図１】
2019186459.tif 000003
【図２】
2019186459.tif 000004
【図３】
2019186459.tif 000005
【図４】
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【図５】
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