(57)【要約】【課題】制御系信号の品質劣化と、多層回路基板における配線面積の増大と、を抑制可能な制御装置、及び画像形成装置を提供することにある。【解決手段】制御装置５は、表面実装型の半導体パッケージ５１と、複数の制御側端子ＣＴと、を備える。複数の制御側端子ＣＴは、互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に半導体パッケージ５１に配列されている。また、複数の制御側端子ＣＴは、複数の制御系端子ＣＴＧ２と、複数のデータ系端子ＣＴＧ１と、を含む。複数の制御系端子ＣＴＧ２は、列方向Ｄ７の一方端に行方向Ｄ６へ配列される。複数のデータ系端子ＣＴＧ１は、複数の制御系端子ＣＴＧ２よりも列方向Ｄ７の他方端側に行方向Ｄ６へ配列される。【選択図】図６Ａ
2019186359.tif 000002
【特許請求の範囲】
【請求項１】
表面実装型の半導体パッケージと、
互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に前記半導体パッケージに配列されている複数の端子と、を備え、
前記複数の端子は、
前記第１方向の一方端に前記第２方向へ配列され、表面実装型半導体メモリー装置との間で転送されるデータ信号の処理に用いられる制御系信号が出力される複数の制御系端子と、
前記複数の制御系端子よりも前記第１方向の他方端側に前記第２方向へ配列され、前記データ信号が入出力される複数のデータ系端子と、を含む、
制御装置。
【請求項２】
前記複数の端子はさらに、
前記第１方向の一方端に前記第２方向へ配列され、前記表面実装型半導体メモリー装置へのクロック信号が出力されるクロック系端子、
を含む請求項１に記載の制御装置。
【請求項３】
データ信号の処理に用いられる制御系信号が出力される複数の第１制御系端子を含み、互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に配列されている複数の制御側端子を備える制御装置と、
前記制御系信号が入力される複数の第２制御系端子を備える表面実装型半導体メモリー装置と、
前記複数の第１制御系端子に対応して設けられる複数のダンピング抵抗と、
複数の配線層と複数の誘電体層とが積層方向に交互に積層され、前記制御装置と前記表面実装型メモリー装置とが離間して実装され、前記複数のダンピング抵抗が実装される多層回路基板と、
前記複数の配線層の少なくとも１つの配線層に設けられ、前記複数の第１制御系端子と、前記複数の第２制御系端子とを電気的に接続する複数の制御系信号線と、を備え、
前記複数の第１制御系端子は、前記複数の制御側端子において前記第１方向の一方端に前記第２方向へ配列され、
前記複数のダンピング抵抗の各々は、前記多層回路基板に実装されている前記制御装置及び前記表面実装型メモリー装置の間において、前記制御装置寄りの位置に実装され、対応する前記第１制御系端子及び前記制御系信号線と電気的に接続される、
画像形成装置。
【請求項４】
前記複数の制御系信号線の各々は、
前記制御装置寄りの部分に設けられるリードイン部と、
前記表面実装型半導体メモリー装置寄りの部分に設けられ、前記リードイン部とは異なる特性インピーダンスを有するローデッド部と、を含む、
請求項３に記載の画像形成装置。
【請求項５】
前記複数の制御系信号線の少なくとも一部において、前記リードイン部は、前記複数の配線層に含まれる第１配線層に設けられ、前記ローデッド部は、前記複数の配線層に含まれ且つ前記第１配線層とは異なる第２配線層に設けられ、前記リードイン部と第１層間接続体を介して接続される、
請求項４に記載の画像形成装置。
【請求項６】
前記複数の制御系信号線に含まれる前記リードイン部は前記複数の配線層に設けられる、
請求項４又は５に記載の画像形成装置。
【請求項７】
前記複数の第２制御系端子は、複数の第２層間接続体を介して前記複数の制御系信号線と電気的に接続され、
前記複数の第２層間接続体の各々は、前記多層回路基板において前記積層方向へ延在し、前記積層方向からの平面視で、対応する前記複数の第２制御系端子から予め定められた距離の範囲内に設けられる、
請求項３〜６のいずれかに記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置との間でデータ転送を行う制御装置、及びこれを備えた画像形成装置に関する。
【背景技術】
【０００２】
画像形成装置等の電装装置では、制御装置と、表面実装型の半導体メモリー装置（以下、メモリー装置と略記する）と、が多層回路基板に実装されていることがある。前記メモリー装置は、ＤＤＲ３  ＳＤＲＡＭ(Double Data Rate 3 Synchronous Dynamic Random Access Memory)である。前記制御装置は、前記メモリー装置との間で、バスを介してデータ転送を行う（例えば特許文献１を参照）。
【０００３】
近年、前記電装装置では、ＤＤＲ３よりもデータ転送速度が高速のＤＤＲ４のメモリー装置が多用されている。ＤＤＲ３及びＤＤＲ４では、前記制御装置は、トレーニングと呼ばれるプロセスの結果に基づき、前記メモリー装置が１６ビット幅パラレルのデータ信号を正確に受信できるように、前記データ信号を前記バスに送出する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−２１３３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記制御装置は、前記データ信号を処理するために制御系信号を前記バスを介して前記メモリー装置に送信する。ＤＤＲ４では、前記制御系信号の転送速度は、ＤＤＲ３と比較して２倍程度の高速になっているため、前記制御系信号の品質が前記バスに含まれる制御系信号線で劣化することを抑制する必要がある。なお、ＤＤＲ４に限らず、他の規格のメモリー装置でも前記制御系信号の品質劣化を抑制することが求められる。
【０００６】
また、前記制御系信号の転送速度が高速化すると、前記メモリー装置のドライバーとしての前記制御装置の出力抵抗は小さくなる。したがって、前記制御系信号線の特性インピーダンスも小さくする必要がある。前記特性インピーダンスを小さくする手法としては、前記制御系信号線の線幅を大きくすることが考えられる。しかし、前記線幅を大きくすると、前記多層回路基板における配線面積が増大する。
【０００７】
本発明の目的は、制御系信号の品質劣化と、多層回路基板における配線面積の増大と、を抑制可能な制御装置、及び画像形成装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一の局面に係る制御装置は、表面実装型の半導体パッケージと、複数の端子と、を備える。前記複数の端子は、互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に前記半導体パッケージに配列されている。また、前記複数の端子は、複数の制御系端子と、複数のデータ系端子と、を含む。前記複数の制御系端子は、前記第１方向の一方端に前記第２方向へ配列される。前記複数の制御系端子からは、表面実装型半導体メモリー装置との間で転送されるデータ信号の処理に用いられる制御系信号が出力される。前記複数のデータ系端子は、前記複数の制御系端子よりも前記第１方向の他方端側に前記第２方向へ配列され、前記複数のデータ系端子には、前記データ信号が入出力される。
【０００９】
本発明の他の局面に係る画像形成装置は、制御装置と、表面実装型半導体メモリー装置と、複数のダンピング抵抗と、多層回路基板と、複数の制御系信号線と、を備える。前記制御装置は、複数の制御側端子を備える。前記複数の制御側端子は、データ信号の処理に用いられる制御系信号が出力される複数の第１制御系端子を含み、互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に配列されている。前記表面実装型半導体メモリー装置は、複数の第２制御系端子を備える。前記複数の第２制御系端子には、前記制御系信号が入力される。前記複数のダンピング抵抗は、前記複数の第１制御系端子に対応して設けられる。前記多層回路基板は、複数の配線層と複数の誘電体層とが積層方向に交互に積層され、前記制御装置と前記表面実装型メモリー装置とが離間して実装され、前記複数のダンピング抵抗が実装される。前記複数の制御系信号線は、前記複数の配線層の少なくとも１つの配線層に設けられ、前記複数の第１制御系端子と、前記複数の第２制御系端子とを電気的に接続する。前記複数の第１制御系端子は、前記複数の制御側端子において前記第１方向の一方端に前記第２方向へ配列される。前記複数のダンピング抵抗の各々は、前記多層回路基板に実装されている前記制御装置及び前記表面実装型メモリー装置の間において、前記制御装置寄りの位置に実装され、対応する前記第１制御系端子及び前記制御系信号線と電気的に接続される。
【発明の効果】
【００１０】
本発明によれば、制御系信号の品質劣化と、多層回路基板における配線面積の増大と、を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、一実施形態に係る画像形成装置の構成を示す模式図である。
【図２】図２は、図１に示される多層回路基板の層構成を示す模式図である。
【図３】図３は、図１に示される表面実装型メモリー装置の外観を模式的に示す斜視図である。
【図４】図４は、図３に示される表面実装型メモリー装置の端子配置を、それぞれの端子名称とともに示す図である。
【図５】図５は、図３に示される制御装置の外観を模式的に示す斜視図である。
【図６Ａ】図６Ａは、図３に示される制御装置が備える一部の制御側端子の配置を、それぞれの端子名称とともに示す図である。
【図６Ｂ】図６Ｂは、図３に示される制御装置が備える残りの制御側端子の配置を、それぞれの端子名称とともに示す図である。
【図７Ａ】図７Ａは、制御系側端子に含まれるデータ系端子の第１グループを示す模式図である。
【図７Ｂ】図７Ｂは、制御系側端子に含まれるデータ系端子の第２グループ〜第４グループを示す模式図である。
【図８Ａ】図８Ａは、メモリー装置、制御装置及び複数のダンピング抵抗の一部の多層回路基板における実装位置を示す模式図である。
【図８Ｂ】図８Ｂは、残りのダンピング抵抗の多層回路基板における実装位置を示す模式図である。
【図９】図９は、図１に示される制御バスを詳細に示す模式図である。
【図１０Ａ】図１０Ａは、図９に示される一部の制御系信号線と接続される制御側端子及び層間接続体を示す模式図である。
【図１０Ｂ】図１０Ｂは、図９に示される残りの制御系信号線と接続される制御側端子及び層間接続体を示す模式図である。
【図１１Ａ】図１１Ａは、図９に示される一部の制御系信号線と接続されるメモリー側端子及び層間接続体を示す模式図である。
【図１１Ｂ】図１１Ｂは、図９に示される残りの制御系信号線と接続されるメモリー側端子と層間接続体とを示す第１の模式図である。
【図１１Ｃ】図１１Ｃは、図９に示される残りの制御系信号線と接続されるメモリー側端子と層間接続体とを示す第２の模式図である。
【図１２】図１２は、図１に示されるデータバスを詳細に示す模式図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の各実施形態について説明し、本発明の理解に供する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。
【００１３】
図１において、画像形成装置１００は、複写機、プリンタ、ファクシミリ又は複合機等である。前記複合機は、コピー機能、印刷機能及びファクス機能等を有する。画像形成装置１００は、画像読取部１と、画像形成部２と、多層回路基板３と、１又は複数のメモリー装置４１と、制御装置５と、複数のダンピング抵抗Ｒ１〜Ｒ２４（図８Ａ及び図８Ｂを参照）と、複数のコンデンサＣ１（図８Ａを参照）と、を備える。図１には、１又は複数のメモリー装置４１として４個のメモリー装置４１、即ち、メモリー装置４１Ａ，４１Ｂ，４１Ｃ，４１Ｄが示されている。
【００１４】
画像読取部１は、コンタクト部、原稿カバー及びイメージセンサー等を備え、制御装置５の制御下で画像読取り処理を行う。具体的に、画像読取部１は、画像読取の対象となる原稿（図示せず）を光学的に読み取り、前記原稿を表す原稿画像データを生成して、多層回路基板３に実装される制御装置５に送信する。
【００１５】
画像形成部２は、感光体ドラム、帯電部、露光部、現像部、転写部及び定着部を備え、制御装置５の制御下で印刷処理を行う。具体的に、画像形成部２は、画像データに基づく画像をシート（例えば用紙）上に形成して印刷物を生成し、画像形成装置１００の外部に排出する。なお、前記画像としては、電子写真方式で形成されるトナー像、又はインクジェット方式で形成されるインク像が典型的である。また、前記画像データは、前記原稿画像データである。また、前記画像データは、画像形成装置１００と通信ネットワーク等を介して接続される情報処理装置（図示せず）から送られてくる場合もある。
【００１６】
多層回路基板３はリジット基板等である。多層回路基板３は、図２に示されるように、第１実装面ＭＳ１及び第２実装面ＭＳ２を有する。第１実装面ＭＳ１及び第２実装面ＭＳ２には、各メモリー装置４１及び制御装置５を含む各種電子部品が実装可能である。
【００１７】
第１実装面ＭＳ１及び第２実装面ＭＳ２は、積層方向Ｄ３において互いに対向する。第１実装面ＭＳ１及び第２実装面ＭＳ２の各々は、積層方向Ｄ３からの平面視で予め定められている形状（例えば矩形形状）を有する。積層方向Ｄ３は、後述の複数の誘電体層３１及び複数の配線層３２が積層される方向である。なお、説明の便宜のため、積層方向Ｄ３において、図２の紙面の奥側から手前側に向かう方向を負方向とし、その逆方向を正方向とする。
【００１８】
次に、左右方向Ｄ１及び前後方向Ｄ２の定義を行う。左右方向Ｄ１及び前後方向Ｄ２の各々は積層方向Ｄ３に直交し、且つ第１実装面ＭＳ１に平行な方向である。また、左右方向Ｄ１及び前後方向Ｄ２は互いに直交する。本実施形態では、左右方向Ｄ１は、第１実装面ＭＳ１の第１辺に平行な方向である。前後方向Ｄ２は、第１実装面ＭＳ１において第１辺と直交する第２辺に平行な方向である。
【００１９】
多層回路基板３は、図２に示されるように、複数の誘電体層３１と、複数の配線層３２と、を含む。複数の誘電体層３１及び複数の配線層３２は積層方向Ｄ３において交互に積層される。図２には、複数の誘電体層３１として７つの誘電体層３１Ａ〜３１Ｇが示され、複数の配線層３２として８つの配線層３２Ａ〜３２Ｈが示されている。
【００２０】
各誘電体層３１は、概ね同じ比誘電率を有する材料等で作製される。各誘電体層３１は、第１主面及び第２主面を有する。各誘電体層３１において、前記第１主面は、積層方向Ｄ３の負方向において同じ誘電体層３１が有する前記第２主面と平行に対向する。前記第１主面は、前記第２主面から予め定められた距離（即ち、各誘電体層３１の厚さ分）だけ前記負方向に離れている。また、各誘電体層３１において予め定められている箇所には、各誘電体層３１を積層方向Ｄ３に貫通する貫通孔（図示せず）が形成される。前記貫通孔の各々の形成箇所は、配線層３２Ａ〜３２Ｈに形成される導体パターンの位置等により定められる。前記貫通孔の各々には層間接続体が設けられる。前記層間接続体の各々はメッキ又は導電性ペースト等により形成される。
【００２１】
各配線層３２は、低抵抗の導電性材料（例えば銅）で作製される。各配線層３２は、第３主面及び第４主面を有する。各配線層３２において、前記第３主面は、前記負方向において前記第４主面と平行に対向する。また、各配線層３２において、前記第３主面は、前記第４主面から予め定められた距離（即ち、各配線層の厚さ分）だけ前記負方向に離れる。
【００２２】
各誘電体層３１Ａ，３１Ｇの厚さｔ１１は１００．００μｍである。各誘電体層３１Ｂ，３１Ｆの厚さｔ１２は２００．００μｍである。各誘電体層３１Ｃ，３１Ｅの厚さｔ１３は２００．００μｍである。誘電体層３１Ｄの厚さｔ１４は１００．００μｍである。各配線層３２Ａ，３２Ｈの厚さｔ２１は１８．００μｍである。各配線層３２Ｂ，３２Ｇの厚さｔ２２は３５．００μｍである。また、多層回路基板３の積層方向Ｄ３における総厚さｔは、後述のメッキ層、レジスト層及びスクリーン層を含めて１４８４．００μｍ（代表値）である。
【００２３】
図２において、誘電体層３１Ｂ，３１Ｄ，３１Ｆはより詳細にはコアである。前記コアは、ＦＲ−４等の樹脂材料で作製される。また、スクリーン印刷又はフォトエッチング等のパターン形成手法により、誘電体層３１Ｂの第１主面に配線層３２Ｂが形成され、誘電体層３１Ｂの第２主面に配線層３２Ｃが形成される。同様に、誘電体層３１Ｄの第１主面及び第２主面には配線層３２Ｄ，３２Ｅが形成され、誘電体層３１Ｆの第１主面及び第２主面には配線層３２Ｆ，３２Ｇが形成される。
【００２４】
なお、誘電体層３１Ｂ及び配線層３２Ｂ，３２Ｃの組合せは、所謂両面銅張り基板であってもよい。同様に、誘電体層３１Ｄ及び配線層３２Ｄ，３２Ｅの組合せと、誘電体層３１Ｆ及び配線層３２Ｆ，３２Ｇの組合せとは、前記両面銅張り基板であってもよい。
【００２５】
また、誘電体層３１Ａ，３１Ｃ，３１Ｅ，３１Ｇはプリプレグである。前記プリプレグは、硬化剤及び接着剤を含有する樹脂がガラス繊維等に含浸したシート材である。誘電体層３１Ａは、配線層３２Ａ，３２Ｂの間に設けられる。具体的に、誘電体層３１Ａは、配線層３２Ｂの第３主面上に積層される。また、誘電体層３１Ａの第１主面上には、前記パターン形成手法により配線層３２Ａが形成され積層される。誘電体層３１Ａは、多層回路基板３が作製される過程で加熱及び加圧されることにより配線層３２Ａ，３２Ｂ及び誘電体層３１Ｂに接着した後に硬化する。誘電体層３１Ｃは、誘電体層３１Ａと同様の手法で、配線層３２Ｃと配線層３２Ｄとの間に設けられる。同様に、誘電体層３１Ｅは配線層３２Ｅと配線層３２Ｆとの間に設けられる。同様に、誘電体層３１Ｇは、配線層３２Ｇと配線層３２Ｈとの間に設けられる。
【００２６】
各配線層３２Ａ〜３２Ｈは、前記パターン形成手法により形成される複数の導体パターンを含む。前記複数の導体パターンは、マイクロストリップライン又は導体プレーンである。
【００２７】
具体的に、各配線層３２Ａ，３２Ｈは、複数のマイクロストリップラインを含む。配線層３２Ａは第１実装面ＭＳ１をなし、配線層３２Ｈは第２実装面ＭＳ２をなす。前記複数のマイクロストリップラインは、制御バス６Ａ，データバス６Ｂ（図１を参照）として用いられる。また、各配線層３２Ｂ，３２Ｇは、グランドプレーンとして用いられる複数の導体プレーンを含む、また、各配線層３２Ｃ，３２Ｆは、複数のマイクロストリップラインを含み、前記複数のマイクロストリップラインの大部分は制御バス６Ａ，データバス６Ｂとして用いられる。各配線層３２Ｄ，３２Ｅは、電源プレーンとして用いられる複数の導体プレーンを含む。
【００２８】
また、各配線層３２Ａ，３２Ｈはメッキ層により被覆され、各誘電体層３１Ａ，３１Ｇはレジスト層により被覆されていてもよい。また、前記レジスト層の各々には、スクリーン層により、文字及び記号が記されていてもよい。
【００２９】
各メモリー装置４１は、予め定められている規格に従って製造された表面実装型の半導体メモリー装置である。前記表面実装とは、多層回路基板３の第１実装面ＭＳ１又は第２実装面ＭＳ２に直接半田付けされることである。各メモリー装置４１は、例えば、ＤＤＲ４  ＳＤＲＡＭ(Double Data Rate ４ Synchronous Dynamic Random Access Memory)である。なお、本実施形態では、各メモリー装置４１がＤＤＲ４  ｘ１６のＳＤＲＡＭである場合について説明する。各メモリー装置４１は、制御装置５の制御下で、ＤＤＲ４で定められた手順に従って制御装置５とデータ転送を実行する。
【００３０】
具体的に、各メモリー装置４１は、図３に示されるように、表面実装型パッケージ（以下、単にパッケージという）４１１と、ボールグリッドアレイ（以下、ＢＧＡ(Ball Grid Array)という）４１２と、を含む。
【００３１】
パッケージ４１１は、メモリー装置４１の外形を構成する部分であり、樹脂材料又はセラミック材料で作製される。パッケージ４１１には、複数の半導体記憶素子が内蔵される。前記複数の半導体記憶素子には、制御装置５から各メモリー装置４１に送信されてくるデータ信号に基づきデータが記憶される。なお、前記データ信号は、ＤＤＲ４ではＤＱ信号とも呼ばれる。
【００３２】
パッケージ４１１は、例えば扁平な直方体形状を有する。パッケージ４１１は、概ね矩形形状を有する被実装面ＭＳ３を有する。被実装面ＭＳ３は、各メモリー装置４１が第１実装面ＭＳ１又は第２実装面ＭＳ２（図２を参照）に実装される場合に、第１実装面ＭＳ１又は第２実装面ＭＳ２と対向する面である。
【００３３】
ＢＧＡ４１２は、被実装面ＭＳ３に設けられ、複数のメモリー側端子ＭＴを含む。複数のメモリー側端子ＭＴは、互いに交差する行方向Ｄ４及び列方向Ｄ５の各々へ複数個ずつグリッド状に配列されている。行方向Ｄ４は、被実装面ＭＳ３において平行に対向する２辺Ｓ１１，Ｓ１２に平行な方向である。列方向Ｄ５は、被実装面ＭＳ３において平行に対向する別の２辺Ｓ１３，Ｓ１４に平行な方向である。
【００３４】
なお、図３では、便宜上、参照符号ＭＴは、２つのメモリー側端子ＭＴのみを指し示す。メモリー装置４１が１６ビット幅パラレル入出力インターフェイスを備える場合、ＢＧＡ４１２は９６個のメモリー側端子ＭＴを含む。９６個のメモリー側端子ＭＴは、１６行９列（即ち、行方向Ｄ４に１６個、列方向Ｄ５に９個）に配列されている。
【００３５】
図４において、メモリー側端子ＭＴの各々を特定するために、行方向Ｄ４にはＡ行〜Ｔ行が定められ、列方向Ｄ５には第１列〜第９列が定められる。前記第１列〜前記第３列及び前記第７〜前記第９列の各々には、１６個のメモリー側端子ＭＴがＡ行〜Ｔ行まで設けられる。前記第４列〜前記第６列は、メモリー側端子ＭＴが設けられないダミー領域である。
【００３６】
図４にはさらに、各メモリー装置４１における端子配置が、各メモリー側端子ＭＴの名称（以下、端子名称という）とともに示されている。以下、図４を参照して、本実施形態で重要なメモリー側端子ＭＴについて説明する。なお、以下の説明では、メモリー側端子ＭＴの各々を特定するために、図４に示される前記端子名称が用いられる。
【００３７】
図４において、９６個のメモリー側端子ＭＴは、複数のデータ系端子ＭＴＧ１と、複数の制御系端子ＭＴＧ２と、複数のクロック系端子ＭＴＧ３と、を含む。なお、複数の制御系端子ＭＴＧ２は本発明における第２制御系端子に相当する。
【００３８】
複数のデータ系端子ＭＴＧ１は、データ系信号の入出力に用いられる。前記データ系信号は、前記データ信号を少なくとも含み、ＤＤＲ４の場合には後述のデータストローブ信号及びデータマスク信号を含む。また、複数のデータ系端子ＭＴＧ１は、ＢＧＡ４１２において、行方向Ｄにおける一方端側に列方向Ｄ５へ配列される。具体的に、複数のデータ系端子ＭＴＧ１は、制御系端子ＭＴＧ２よりも行方向Ｄ４のＡ行側（換言すると辺Ｓ１３側）にまとめて配置される。
【００３９】
データ系端子ＭＴＧ１は、ＤＱＵ０〜ＤＱＵ７及びＤＱＬ０〜ＤＱＬ７、ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃ、ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃ、ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ並びにＤＭＬ＿ｎ／ＤＢＩＬ＿ｎを含む。なお、各データ系端子ＭＴＧ１には、図４中、左下がり斜線のハッチングが付されている。
【００４０】
ＤＱＵ０〜ＤＱＵ７及びＤＱＬ０〜ＤＱＬ７には、１６ビット幅パラレルの前記データ信号が入出力される。具体的に、ＤＱＵ０〜ＤＱＵ７には、８ビット幅パラレルのデータ信号である第１データ信号が入出力される。また、ＤＱＬ０〜ＤＱＬ７には、残りの８ビット幅パラレルのデータ信号である第２データ信号が入出力される。
【００４１】
ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃの組及びＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃの組の各々は、ＤＤＲ４の場合、差動端子である。ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃの組には、前記データストローブ信号の１つとして、前記第１データ信号と対をなす第１データストローブ信号が入出力される。ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃの組には、前記データストローブ信号の他の１つとして、前記第２データ信号と対をなす第２データストローブ信号が入出力される。
【００４２】
ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎには、前記データマスク信号の１つとして、前記第１データ信号と対をなす第１データマスク信号が入出力される。ＤＭＬ＿ｎ／ＤＢＩＬ＿ｎには、前記データマスク信号の他の１つとして、前記第２データ信号と対をなす第２データマスク信号が入出力される。
【００４３】
なお、メモリー装置４１の規格によっては、前記データストローブ信号の各々及び前記データマスク信号が定義されてない場合も考えられる。この場合、データ系端子ＭＴＧ１は、前記データ信号の入出力端子のみを含むことになる。
【００４４】
制御系端子ＭＴＧ２は、ＢＧＡ４１２においてデータ系端子ＭＴＧ１よりも行方向Ｄ４の他方端側に、列方向Ｄ５へ配列されている。具体的に、制御系端子ＭＴＧ２は、データ系端子ＭＴＧ１よりもＴ行側（換言すると辺Ｓ１４側）のＫ行からＴ行に渡り、行方向Ｄ４へ配列されている。
【００４５】
制御系端子ＭＴＧ２は、制御系信号の入出力に使用される。前記制御系信号は、前記データ転送を制御するための信号である。具体的に、前記制御系信号は、各メモリー装置４１と制御装置５との間で転送される前記データ信号の処理に用いられる。より詳細には、前記制御系信号は、メモリー装置４１においてデータ系信号の処理（具体的には、データ書き込み処理及びデータ読み出し処理）に用いられる。前記制御系信号は、ＤＤＲ４の場合、コマンド信号、アドレス信号及び制御信号を含む。具体的に、制御系端子ＭＴＧ２は、ＣＫＥ、ＯＤＴ、ＷＥ＿ｎ／Ａ１４、ＡＣＴ＿ｎ、ＣＳ＿ｎ、ＲＡＳ＿ｎ／Ａ１６、ＢＧ０、Ａ１０／ＡＰ、Ａ１２／ＢＣ＿ｎ、ＣＡＳ＿ｎ／Ａ１５、ＢＡ０，ＢＡ１、ＴＥＮ、Ａ０〜Ａ９、Ａ１１、Ａ１３、ＲＥＳＥＴ＿ｎ、ＡＬＥＲＴ＿ｎ及びＰＡＲを含む。図４中、各制御系端子ＭＴＧ２には、右下がり斜線のハッチングが付されている。
【００４６】
ＣＫＥは、クロックイネーブル信号が入力される。ＯＤＴには、前記制御信号の１つであるオンダイターミネーション信号が入力される。ＷＥ＿ｎ／Ａ１４、ＲＡＳ＿ｎ／Ａ１６及びＣＡＳ＿ｎ／Ａ１５には、前記コマンド信号の１つであるライトコマンド又はリードコマンドが入力される。なお、ＷＥ＿ｎ／Ａ１４、ＲＡＳ＿ｎ／Ａ１６及びＣＡＳ＿ｎ／Ａ１５の各々には、後述のアドレス信号も入力される。ＡＣＴ＿ｎには、前記コマンド信号の１つであるアクティベートコマンドが入力される。ＣＳ＿ｎには、前記制御信号の１つであるチップ選択信号が入力される。ＢＧ０には、前記制御信号の１つであるバンクグループ信号が入力される。ＢＡ０及びＢＡ１の各々には、前記アドレス信号の１つであるバンクアドレス信号が入力される。ＴＥＮには、接続性試験モードイネーブル信号が入力される。
【００４７】
Ａ０〜Ａ９、Ａ１０／ＡＰ、Ａ１１、Ａ１２／ＢＣ＿ｎ、Ａ１３、ＷＥ＿ｎ／Ａ１４、ＣＡＳ＿ｎ／Ａ１５、ＲＡＳ＿ｎ／Ａ１６及びＡ１７の各々には、各種アドレス信号が入力される。前記各種アドレス信号は、前記ロウアドレスを指定するためのアドレス信号と、前記カラムアドレスを指定するためのアドレス信号と、を含む。
【００４８】
Ａ１０／ＡＰにはさらに、前記制御信号の１つであるオートプリチャージ信号が入力される。Ａ１２／ＢＣ＿ｎにはさらに、前記制御信号の１つであるバーストチョップ信号が入力される。ＲＥＳＥＴ＿ｎには、リセット信号が入力される。ＡＬＥＲＴ＿ｎには、パリティーエラーの発生時に制御装置５との間で送受信される制御信号が入出力される。ＰＡＲには、パリティー信号が入力される。なお、ＲＥＳＥＴ＿ｎ、ＡＬＥＲＴ＿ｎ及びＰＡＲは本実施形態の要部とは無関係であるため、以下では、それぞれの詳細な説明を控える。
【００４９】
クロック系端子ＭＴＧ３は、クロック信号の入出力に使用される。なお、図４中、各クロック系端子ＭＴＧ３には、ドットのハッチングが付されている。クロック系端子ＭＴＧ３は、行方向Ｄ４においてデータ系端子ＭＴＧ１及び制御系端子ＭＴＧ２の間に配置される。
【００５０】
具体的に、クロック系端子ＭＴＧ３は、複数のメモリー側端子ＭＴとしてＣＫ＿ｔ及びＣＫ＿ｃを含む。ＣＫ＿ｔ及びＣＫ＿ｃには、差動信号であるクロック信号が入力される。
【００５１】
なお、メモリー側端子ＭＴは、データ系端子ＭＴＧ１、制御系端子ＭＴＧ２及びクロック系端子ＭＴＧ３以外にも各種電源端子（ＶＤＤＱ、ＶＳＳＱ、ＶＰＰ、ＶＳＳ、ＶＤＤ、ＺＱ、ＶＲＥＦＣＡ等）を含む。なお、ＮＣは不使用端子である。
【００５２】
図１において、制御装置５は、表面実装型の半導体集積回路である。前記半導体集積回路としては、ＣＰＵ（Central Processing Unit）、マイコン、ＡＳＩＣ（Application Specific Integrated Circuit）又はＤＳＰ(Digital Signal Processor)等の電子回路が考えられる。制御装置５は、図示しないＲＯＭ(Read Only Memory)等に格納されているプログラムを実行し、画像形成装置１００を統括的に制御する。具体的に、制御装置５は、前記規格に従って、各メモリー装置４１との間で前記データ転送を制御する。制御装置５はさらに、画像読取部１及び画像形成部２を制御し、各種画像処理を実行することもできる。
【００５３】
具体的に、制御装置５は、図５に示されるように、表面実装型の半導体パッケージ（以下、単にパッケージという）５１と、ＢＧＡ５２と、を含む。
【００５４】
パッケージ５１は、樹脂材料又はセラミック材料で作製される。パッケージ５１には、前記電子回路が内蔵される。パッケージ５１は、例えば扁平な直方体形状を有する。パッケージ５１は、概ね矩形形状を有する被実装面ＭＳ４を有する。被実装面ＭＳ４は、制御装置５が多層回路基板３（図２を参照）に実装される場合に、第１実装面ＭＳ１又は第２実装面ＭＳ２と対向する面である。
【００５５】
ＢＧＡ５２は、パッケージ５１の被実装面ＭＳ４に設けられる。ＢＧＡ５２は、被実装面ＭＳ４において互いに交差する行方向Ｄ６及び列方向Ｄ７へ複数個ずつグリッド状に配列される複数の制御側端子ＣＴを含む。行方向Ｄ６は、被実装面ＭＳ４において平行に対向する２辺Ｓ２１，Ｓ２２に平行な方向である。列方向Ｄ７は、被実装面ＭＳ４において２辺Ｓ２１，Ｓ２２と直交する別の２辺Ｓ２３，Ｓ２４に平行な方向である。行方向Ｄ６及び列方向Ｄ７は、本発明における第２方向及び第１方向の一例であり、複数の制御側端子ＣＴは、本発明における複数の端子に相当する。なお、図５では、都合上、参照符号ＣＴは、２つの制御側端子ＣＴのみを指し示す。
【００５６】
ＢＧＡ５２は、複数の制御側端子ＣＴとして、図６Ａ及び図６Ｂに示されるように、例えば１４５個の制御側端子ＣＴを含む。１４５個の制御側端子ＣＴは、２９行５列（即ち、行方向Ｄ６に２９行、列方向Ｄ７に５列）に配列されている。１４５個の制御側端子ＣＴの各々を特定するために、図６Ａ及び図６Ｂに示されるように、行方向Ｄ６に第１行〜第２９行が定められ、列方向Ｄ７にはＡ列〜Ｅ列が定められる。具体的に、前記第Ａ列は、被実装面ＭＳ４（図５を参照）の辺Ｓ２２に最も近接し且つ辺Ｓ２２に沿う列である。前記第１行は、被実装面ＭＳ４（図５を参照）の辺Ｓ２４に最も近接し且つ辺Ｓ２４に沿う列である。
【００５７】
また、図６Ａ及び図６Ｂの各々では、都合上、参照符号ＣＴは１つの制御側端子ＣＴのみを指し示す。また、第１行〜第２９行のうち、図６Ａには第１行〜第１４行が示され、図６Ｂには第１５行〜第２９行が示される。なお、制御装置５は、前記データ転送以外にも、画像読取部１及び画像形成部２とのデータ転送用に複数の端子（図示せず）を備えている。前記複数の端子は、複数の制御側端子ＣＴのＥ列よりもさらに列方向Ｄ７側に設けられる。前記複数の端子は、行方向Ｄ６の第１行及び第２９行よりもさらに行方向Ｄ６側に設けられることもできる。
【００５８】
また、図６Ａ及び図６Ｂの各々には、各メモリー装置４１がＤＤＲ１６  ｘ１６のメモリー装置である場合における制御装置５の端子配置が各制御側端子ＣＴの端子名称とともに示されている。以下、図６Ａ及び図６Ｂを参照して、本実施形態で重要な端子について説明する。なお、以下の説明では、制御側端子ＣＴの各々を特定するため、図６Ａ及び図６Ｂに示される端子名称が用いられる。
【００５９】
図６Ａ及び図６Ｂにおいて、１４５個の制御側端子ＣＴは、複数のデータ系端子ＣＴＧ１と、複数の制御系端子ＣＴＧ２と、複数のクロック系端子ＣＴＧ３と、を含む。なお、図６Ａ及び図６Ｂでは、複数のデータ系端子ＣＴＧ１は、後述の第１端子領域ＴＲ１に配列され、破線で囲まれて示される。制御系端子ＣＴＧ２は、後述の第２端子領域ＴＲ２に配列され、一点鎖線で囲まれて示される。クロック系端子ＣＴＧ３は、後述の第３端子領域ＴＲ３に配列され、二点鎖線で囲まれて示される。
【００６０】
なお、複数の制御系端子ＣＴＧ２は、本発明における複数の第１制御系端子の一例である。
【００６１】
図６Ａ及び図６Ｂにおいて、複数のデータ系端子ＣＴＧ１は、各メモリー装置４１との間で転送されるデータ系信号のうち、少なくとも前記データ信号の入出力に使用される。本実施形態では、複数のデータ系端子ＣＴＧ１は、前記データ系信号に含まれる前記データ信号に加え、前記データストローブ信号及び前記データマスク信号の入出力に使用される。複数のデータ系端子ＣＴＧ１の一部は、後述の複数の制御系端子ＣＴＧ２よりも列方向Ｄ７の他方端側（即ちＥ列側）に行方向Ｄ６へ配列されている。
【００６２】
複数のデータ系端子ＣＴＧ１は第１端子領域ＴＲ１に設けられる。第１端子領域ＴＲ１は、Ａ列の第１６行〜第２９行（但し、第１９行と第２４行を除く）と、Ｂ列の第１５行〜第２９行と、Ｃ列の第１５行〜第２８行（但し、第１８行、第２１行及び第２５行を除く）と、Ｄ列の第２行〜第２７行（但し、第５行及び第１１行を除く）と、Ｅ列の第２行〜第２６行と、を含む領域である。
【００６３】
また、複数のデータ系端子ＣＴＧ１の各々には、４個のメモリー装置４１のいずれかとの間で転送される前記データ系信号が入出力される。具体的に、複数のデータ系端子ＣＴＧ１は、４個のメモリー装置４１毎に対応するグループに分けられる。具体的に、データ系端子ＣＴＧ１は、図７Ａ及び図７Ｂに示されるように、第１グループＴＳＧ１と、第２グループＴＳＧ２と、第３グループＴＳＧ３と、第４グループＴＳＧ４と、に分けられる。第１グループＴＳＧ１は、図７Ａにおいて、右下がり斜線のハッチングを付して示される。第２グループＴＳＧ２は、図７Ｂにおいて、左下がり斜線のハッチングを付して示される。第３グループＴＳＧ３は、図７Ｂにおいて、縦線のハッチングを付して示される。第４グループＴＳＧ４は、図７Ｂにおいて、横線のハッチングを付して示される。
【００６４】
図７Ａにおいて、第１グループＴＳＧ１は、メモリー装置４１Ａに対応し、メモリー装置４１Ａとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。具体的に、第１グループＴＳＧ１において、複数のデータ系端子ＣＴＧ１は、前記Ｄ列及び前記Ｃ列の各々の第２行〜第１３行に設けられ、ＤＭ０、ＤＱ０〜ＤＱ７、ＤＱＳ０＿Ｐ、ＤＱＳ０＿Ｎ、ＤＱ８〜ＤＱ１５、ＤＱＳ１＿Ｐ、ＤＱＳ１＿Ｎ及びＤＭ１を含む。
【００６５】
ＤＭ０には前記第１データマスク信号が入出力される。ＤＱ０〜ＤＱ７には前記第１データ信号が入出力される。ＤＱＳ０＿Ｐ及びＤＱＳ０＿Ｎには、差動信号である前記第１データストローブ信号が入出力される。ＤＭ１には前記第２データマスク信号が入出力される。ＤＱ８〜ＤＱ１５には前記第２データ信号が入出力される。ＤＱＳ１＿Ｐ及びＤＱＳ１＿Ｎには、差動信号である前記第２データストローブ信号が入出力される。
【００６６】
図７Ｂにおいて、第２グループＴＳＧ２は、メモリー装置４１Ｂに対応し、メモリー装置４１Ｂとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。具体的に、第２グループＴＳＧ２において、複数のデータ系端子ＣＴＧ１は、前記Ａ列の第１６行〜第１８行と、前記Ｂ列の第１５行〜第１８行と、前記Ｃ列の第１４行〜第１７行と、前記Ｄ列の第１４行〜第１９行と、前記Ｅ列の第１４行〜第１８行と、に設けられる。
【００６７】
第２グループＴＳＧ２において、複数のデータ系端子ＣＴＧ１は、ＤＭ２、ＤＱ１６〜ＤＱ２３、ＤＱＳ２＿Ｐ、ＤＱＳ２＿Ｎ、ＤＱ２４〜ＤＱ３１、ＤＱＳ３＿ＰＤＱＳ３＿Ｎ及びＤＭ３を含む。ＤＭ２及びＤＭ３には、前記第１データマスク信号及び前記第２データマスク信号がそれぞれ入出力される。ＤＱ１６〜ＤＱ２３には前記第１データ信号が入出力され、ＤＱ２４〜ＤＱ３１には前記第２データ信号が入出力される。ＤＱＳ２＿Ｐ及びＤＱＳ２＿Ｎには、前記第１データストローブ信号が入出力される。ＤＱＳ５＿Ｐ及びＤＱＳ５＿Ｎには、前記第２データストローブ信号が入出力される。
【００６８】
第３グループＴＳＧ３は、メモリー装置４１Ｃに対応し、メモリー装置４１Ｃとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。第３グループＴＳＧ３において、複数のデータ系端子ＣＴＧ１は、前記Ａ列〜前記Ｃ列及び前記Ｅ列の各々の第２０行〜第２３行（但し、Ａ列１９行及びＤ列２１行を除く）と、前記Ｄ列の第２１行〜第２３行と、に設けられる。
【００６９】
第３グループＴＳＧ３において、複数のデータ系端子ＣＴＧ１は、ＤＭ４、ＤＱ３２〜ＤＱ３９、ＤＱＳ４＿Ｐ、ＤＱＳ４＿Ｎ、ＤＱ４０〜ＤＱ４７、ＤＱＳ５＿Ｐ、ＤＱＳ５＿Ｎ及びＤＭ５を含む。
【００７０】
ＤＭ４及びＤＭ５には、前記第１データマスク信号及び前記第２データマスク信号がそれぞれ入出力される。ＤＱ３２〜ＤＱ３９には前記第１データ信号が入出力され、ＤＱ４０〜ＤＱ４７には前記第２データ信号が入出力される。ＤＱＳ４＿Ｐ及びＤＱＳ４＿Ｎには、差動信号である前記第１データストローブ信号が入出力され、ＤＱＳ５＿Ｐ及びＤＱＳ５＿Ｎには、差動信号である前記第２データストローブ信号が入出力される。
【００７１】
第４グループＴＳＧ４は、メモリー装置４１Ｄに対応し、メモリー装置４１Ｄとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。前記複数のデータ系端子ＣＴＧ１は、列方向Ｄ７の前記Ａ列〜前記Ｃ列の各々において第２４行から第２９行（但し、前記Ａ列第２４行、前記Ｃ列第２５行及び前記Ｃ列第２９行を除く）に設けられる。また、前記複数のデータ系端子ＣＴＧ１は、前記Ｄ列において第２４行から第２７行に設けられる。複数のデータ系端子ＣＴＧ１は、前記Ｅ列において第２４行から第２６行に設けられる。
【００７２】
第４グループＴＳＧ４において、制御側端子ＣＴは、ＤＭ６、ＤＱ４８〜ＤＱ５５、ＤＱＳ６＿Ｐ、ＤＱＳ６＿Ｎ、ＤＱ５６〜ＤＱ６３、ＤＱＳ７＿Ｐ、ＤＱＳ７＿Ｎ及びＤＭ７を含む。
【００７３】
ＤＭ６及びＤＭ７には、前記第１データマスク信号及び前記第２データマスク信号がそれぞれ入出力される。ＤＱ４８〜ＤＱ５５には前記第１データ信号が入出力され、ＤＱ５６〜ＤＱ６３には前記第２データ信号が入出力される。ＤＱＳ６＿Ｐ及びＤＱＳ６＿Ｎには、前記第１データストローブ信号が入出力され、ＤＱＳ７＿Ｐ及びＤＱＳ７＿Ｎには、前記第２データストローブ信号が入出力される。
【００７４】
図６Ａにおいて、複数の制御系端子ＣＴＧ２は、４個のメモリー装置４１への前記制御系信号の出力に使用される複数の制御側端子ＣＴを含む。制御系端子ＣＴＧ２は、列方向Ｄ７において第１グループＴＳＧ１（図７Ａを参照）よりも前記Ａ列に近い側で、且つ行方向Ｄ６において第２グループＴＳＧ２（図７Ｂを参照）よりも前記第１行に近い側の第２端子領域ＴＲ２に設けられる。複数の制御系端子ＣＴＧ２の一部は、列方向Ｄ７の一方端（即ち、Ａ列）に行方向Ｄ６へ配列されている。具体的に、複数の制御系端子ＣＴＧ２の一部は、Ａ列の第２行〜第１２行（但し、Ａ列第５行、Ａ列第９行、Ａ列第１２行）に配列される。複数の制御系端子ＣＴＧ２の残りは、前記Ｂ列及び前記Ｃ列の各々の第２行〜第１２行（但し、Ｂ列第２行、Ｃ列第２行及びＣ列第３行を除く）に配列される。なお、第２端子領域ＴＲ２は、第１端子領域ＴＲ１において第１グループＴＳＧ１が設けられる領域よりも前記Ａ列に近い側で、且つ第２グループＴＳＧ２が設けられる領域よりも前記第２９行に近い側に設けられてもよい。
【００７５】
複数の制御系端子ＣＴＧ２は、ＣＫＥ０、ＡＣＴ、ＲＥＳＥＴ、ＢＧ０、ＢＡ０、ＢＡ１、ＲＡＳ、ＷＥＮ、ＣＳＮ０、ＣＡＳ、ＯＤＴ０、Ａ０〜Ａ１６、ＡＬＥＲＴ及びＰＡＲを含む。
【００７６】
ＣＫＥ０からは前記クロックイネーブル信号が出力される。ＡＣＴからは前記アクティベートコマンドが出力される。ＲＥＳＥＴからは前記リセット信号が出力される。ＢＧ０からは前記バンクグループ信号が出力される。ＢＡ０及びＢＡ１からは、前記バンクアドレス信号が出力される。ＲＡＳからはローアドレスストローブ信号が出力される。ＷＥＮからはライトイネーブル信号が出力される。ＣＳＮ０からは、前記チップ選択信号が出力される。ＣＡＳからはコラムアドレスストローブ信号が出力される。ＯＤＴ０からは、前記オンダイターミネーション信号が出力される。Ａ０〜Ａ１６からは、前記各種アドレス信号が出力される。ＰＡＲからは、各前記パリティー信号が出力される。ＡＬＥＲＴからは、前記パリティーエラーの発生時に転送される制御信号が入出力される。なお、ＲＥＳＥＴ＿ｎ、ＡＬＥＲＴ＿ｎ及びＰＡＲは本実施形態の要部とは無関係であるため、以下では、それぞれの詳細な説明を控える。
【００７７】
図６Ａにおいて、複数のクロック系端子ＣＴＧ３は、各メモリー装置４１へ出力される前記クロック系信号の出力に使用される。クロック系端子ＣＴＧ３の一部は、列方向Ｄ７の一方端に行方向Ｄ６へ配列される。具体的に、クロック系端子ＣＴＧ３は、被実装面ＭＳ４（図５を参照）において、辺Ｓ２２に最も近い前記Ａ列を含む第３端子領域ＴＲ３に設けられる。具体的に、第３端子領域ＴＲ３は、前記Ａ列及び前記Ｂ列の各々において第１３行〜第１４行に設けられる。
【００７８】
複数のクロック系端子ＣＴＧ３は、２つのＣＫ０と、２つのＣＫ１と、を含む。２つのＣＫ０からは、差動信号である前記クロック信号が出力される。また、２つのＣＫ１からは、差動信号である前記クロック信号が出力される。
【００７９】
なお、被実装面ＭＳ４には、データ系端子ＣＴＧ１、制御系端子ＣＴＧ２及びクロック系端子ＣＴＧ３以外にも、電源端子（ＶＳＳ等）が適宜設けられる。
【００８０】
次に、図８Ａ及び図８Ｂを参照して、各メモリー装置４１及び制御装置５の多層回路基板３における実装位置について説明する。
【００８１】
図８Ａにおいて、各メモリー装置４１及び制御装置５は、前後方向Ｄ２において離間した状態で多層回路基板３の第２実装面Ｍ２に実装される。また、複数のダンピング抵抗Ｒ１〜Ｒ１２は、複数の制御系端子ＣＴＧ２に対応して設けられ、第２実装面ＭＳ２において各メモリー装置４１と制御装置５との間であって制御装置５寄りの位置にリフロー半田付けにより実装される。また、図８Ｂにおいて、複数のダンピング抵抗Ｒ１３〜Ｒ２４は、多層回路基板３の第１実装面ＭＳ１において、複数のダンピング抵抗Ｒ１〜Ｒ１２と積層方向Ｄ３において対向する位置で前記リフロー半田付けにより実装される。なお、図８Ｂには、第１実装面ＭＳ１の各メモリー装置４１及び制御装置５が破線で示されている。
【００８２】
具体的に、制御装置５と、複数のメモリー装置４１とは、複数の制御系端子ＣＴＧ２が複数の制御系端子ＭＴＧ２よりも複数のデータ系端子ＭＴＧ１と近接するように多層回路基板３に実装される。なお、図８Ａ及び図８Ｂには、複数の制御系端子ＣＴＧ２は、縦線及び横線からなる格子状のハッチングを付して示される。また、複数のデータ系端子ＭＴＧ１は、左下がり斜線のハッチングを付して示される。複数の制御系端子ＭＴＧ２は、右下がり斜線のハッチングを付して示される。
【００８３】
さらに具体的に、メモリー装置４１の各々は、図８Ａに示されるように、第２実装面ＭＳ２において、左右方向Ｄ１に沿って予め定められている間隔をあけて並置される。具体的に、メモリー装置４１Ａが最も負方向側に設けられ、メモリー装置４１Ｄが最も正方向側に設けられる。メモリー装置４１Ｂはメモリー装置４１Ａに対し正方向側の隣に設けられ、メモリー装置４１Ｃはメモリー装置４１Ｂに対して正方向側の隣に設けられる。また、メモリー装置４１の各々において、データ系端子ＭＴＧ１が制御系端子ＭＴＧ２よりも前後方向Ｄ２の正方向側に配置されるように実装される。
【００８４】
また、制御装置５は、各メモリー装置４１の実装位置よりも前後方向Ｄ２の正方向側に予め定められた距離だけ離間する位置に実装される。また、制御装置５は、制御系端子ＣＴＧ２がデータ系端子ＣＴＧ１の一部よりも前後方向Ｄ２の負方向側に配置されるように実装される。
【００８５】
ダンピング抵抗Ｒ１〜Ｒ２４は、制御系信号線ＳＬ１〜ＳＬ２４（図９を参照）に対応しており、前記制御系信号の品質劣化を抑制するために設けられる。ダンピング抵抗Ｒ１〜Ｒ２４は、制御系信号線ＳＬ１〜ＳＬ２４上に実装される（図１０Ａ及び図１０Ｂを参照）。なお、ダンピング抵抗Ｒ１〜Ｒ２４は、表面実装型のチップ抵抗器等である。
【００８６】
次に、各メモリー装置４１及び制御装置５を接続するバス６について説明する。
【００８７】
図１において、制御装置５と、各メモリー装置４１とは、バス６によりデータ転送可能に接続される。バス６は、制御バス６Ａと、データバス６Ｂと、複数のクロック信号線６Ｃを含む。
【００８８】
図９において、制御バス６Ａのトポロジーは、フライバイトポロジーである。前記フライバイトポロジーでは、制御装置５側の制御系端子ＣＴＧ２と、各メモリー装置４１側の制御系端子ＭＴＧ２とが、制御バス６Ａによりデイジーチェーンで配線される。
【００８９】
また、制御バス６Ａ（即ち、後述の複数の制御系信号線ＳＬ１〜ＳＬ２４の各々）は、リードイン部ＬＰ１及びローデッド部ＬＰ２を備える。リードイン部ＬＰ１は、制御バス６Ａにおいて後述のローデッド部ＬＰ２よりも制御装置５寄りの部分である。各リードイン部ＬＰ１の一方端は、積層方向Ｄ３からの平面視で第２端子領域ＴＲ２に含まれる。各リードイン部ＬＰ１は、第２端子領域ＴＲ２から前後方向Ｄ２の負方向側に、制御装置５の辺Ｓ２２を超えて辺Ｓ２２及び各メモリー装置４１の辺Ｓ１３の第１位置ＭＰ１まで延出する。リードイン部ＬＰ１は、第１位置ＭＰ１から左右方向Ｄ１の正方向へ延在し、各メモリー装置４１の辺Ｓ１１よりも正方向側の第２位置ＭＰ２に至る。リードイン部ＬＰ１はさらに、第２位置ＭＰ２から前後方向Ｄ２の負方向側へ延在し、第３位置ＭＰ３に至る。第３位置ＭＰ３は、メモリー装置４１Ｄが有する辺Ｓ１１から左右方向Ｄ１の正方向側に予め定められた距離だけ離れた位置である。
【００９０】
ローデッド部ＬＰ２は、制御バス６Ａにおいてリードイン部ＬＰ１よりもメモリー装置４１寄りの部分である。ローデッド部ＬＰ２には、負荷としての各メモリー装置４１が電気的に接続される部分である。ローデッド部ＬＰ２の一方端は、リードイン部ＬＰ１の前記他方端に接続される。ローデッド部ＬＰ２は、リードイン部ＬＰ１の他方端から左右方向Ｄ１の負方向へと延在し、各メモリー装置４１の制御系端子ＭＴＧ２の直下を通過する。ローデッド部ＬＰ２の他方端には、第１実装面ＭＳ１に実装される終端抵抗４２が電気的に接続される。なお、ＤＤＲ４の規格に従い各メモリー装置４１に内蔵される終端抵抗（図示せず）が用いられる場合には、終端抵抗４２は第１実装面ＭＳ１に実装されなくともよい。また、ローデッド部ＬＰ２は、リードイン部ＬＰ１とは異なる特性インピーダンスを有する。
【００９１】
制御バス６Ａは、制御系信号線ＳＬ１〜ＳＬ２４を含む。制御系信号線ＳＬ１〜ＳＬ２４は、複数の配線層３２Ａ〜３２Ｈの少なくとも１つの配線層に設けられる。具体的に、制御系信号線ＳＬ１〜ＳＬ２４は、配線層３２Ａ，３２Ｃ，３２Ｅ，３２Ｇ，３２Ｈに形成されるマイクロストリップラインを含む。制御系信号線ＳＬ１〜ＳＬ２４は、誘電体層３１Ａ〜３１Ｇに形成される前記層間接続体をさらに含む。制御系信号線ＳＬ１〜ＳＬ２４は、複数の制御系端子ＣＴＧ２の各々と、対応する制御系端子ＭＴＧ２とを電気的に接続する。
【００９２】
具体的には、図１０Ａに示されるように、制御装置５における１３個の制御系端子ＣＴＧ２の各々は、配線層３２Ｈにおいて、制御系信号線ＳＬ１〜ＳＬ１２の一方端と電気的に接続される。１３個の制御系端子ＣＴは、具体的には、ＣＫＥ０、ＡＣＴ、ＢＧ０、Ａ３〜Ａ９、Ａ１１、Ａ１２である。各制御系信号線ＳＬ１〜ＳＬ１２は、配線層３２Ｈにおいて、まず、自身の一方端から前後方向Ｄ２の負方向側に延出する。各制御系信号線ＳＬ１〜ＳＬ１２において制御装置５の辺２２に近い位置には、ダンピング抵抗Ｒ１〜Ｒ１２が介在するように実装される。各制御系信号線ＳＬ１〜ＳＬ１２は、ダンピング抵抗Ｒ１〜Ｒ１２と、第３位置ＭＰ３との間で屈曲し（図９を参照）、層間接続体ＳＶ１〜ＳＶ１２に至る。層間接続体ＳＶ１〜ＳＶ１２は、図１０Ａに示されるように、積層方向Ｄ３からの平面視で、第３位置ＭＰ３で前後方向Ｄ２に沿って配列される。層間接続体ＳＶ１〜ＳＶ１２は、誘電体層３１Ｇから積層方向Ｄ３に沿って多層回路基板３内で延在する。なお、制御系信号線ＳＬ１〜ＳＬ１２において、ダンピング抵抗Ｒ１〜Ｒ１２から第３位置ＭＰ３に至るまでの部分が、制御系信号線ＳＬ１〜ＳＬ１２のリードイン部ＬＰ１である。このように、制御系信号線ＳＬ１〜ＳＬ２４の少なくとも一部である制御系信号線ＳＬ１〜ＳＬ１２のリードイン部ＬＰ１は、複数の配線層３２Ａ〜３２Ｈに含まれる配線層３２Ｈに設けられる。なお、配線層３２Ｈは本発明における第１配線層の一例である。
【００９３】
詳細は後述するが、図１０Ａに示される層間接続体ＳＶ１〜ＳＶ１２のうち、層間接続体ＳＶ２、ＳＶ３、ＳＶ６、ＳＶ８、ＳＶ９は配線層３２Ｆに至る（図１１Ａを参照）。また、層間接続体ＳＶ１、ＳＶ４、ＳＶ７、ＳＶ１０、ＳＶ１２は配線層３２Ｃに至る（図１１Ｂを参照）。３個の層間接続体ＳＶ５、ＳＶ１１は配線層３２Ａに至る（図１１Ｃを参照）。
【００９４】
また、図１０Ｂに示されるように、制御装置５における１４個の制御系端子ＣＴＧ２の各々は、配線層３２Ｈにおいて、層間接続体ＣＶ１３〜ＣＶ２４と電気的に接続される。１４個の制御系端子ＣＴＧ２は、具体的には、Ａ０〜Ａ２、Ａ１０、Ａ１３、ＢＡ０、ＢＡ１、ＲＡＳ、ＷＥＮ、ＣＳＮ０、ＣＡＳ、ＯＤＴ０である。層間接続体ＣＶ１３〜ＣＶ２４は、誘電体層３１Ｇから配線層３２Ａ（図２を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＣＶ１３〜ＣＶ２４は、配線層３２Ａにおいて、制御系信号線ＳＬ１３〜ＳＬ２４に含まれるマイクロストリップラインと電気的に接続される。各制御系信号線ＳＬ１３〜ＳＬ２４は、配線層３２Ａにおいて、自身の一方端から前後方向Ｄ２の負方向側に延出する。また、各制御系信号線ＳＬ１３〜ＳＬ２４において、積層方向Ｄ３からの平面視で、制御装置５の辺２２に近い位置には、ダンピング抵抗Ｒ１３〜Ｒ２４が介在するように実装される。各制御系信号線ＳＬ１３〜ＳＬ２４は、ダンピング抵抗Ｒ１３〜Ｒ２４と、第３位置ＭＰ３との間で屈曲する（図９を参照）。各制御系信号線ＳＬ１３，ＳＬ１６〜ＳＬ２１，ＳＬ２３，ＳＬ２４の前記マイクロストリップラインは、層間接続体ＳＶ１３，ＳＶ１６〜ＳＶ２１，ＳＶ２３，ＳＶ２４と電気的に接続される。各制御系信号線ＳＬ１４，ＳＬ１５，ＳＬ２２，ＳＬ２４は、層間接続体を経由することなく、対応する終端抵抗４２に至る（図１１Ｃを参照）。層間接続体ＳＶ１３，ＳＶ１６〜ＳＶ２１，ＳＶ２３，ＳＶ２４は、図１０Ｂに示されるように、積層方向Ｄ３からの平面視で、第３位置ＭＰ３で前後方向Ｄ２に沿って配列される。層間接続体ＳＶ１３，ＳＶ１６〜ＳＶ２１，ＳＶ２３，ＳＶ２４は、誘電体層３１Ａから積層方向Ｄ３に沿って多層回路基板３内で延在する。なお、制御系信号線ＳＬ１３〜ＳＬ２４において、ダンピング抵抗Ｒ１３〜Ｒ２４から第３位置ＭＰ３に至るまでの部分がリードイン部ＬＰ１である。制御系信号線ＳＬ１〜ＳＬ２４の少なくとも一部である制御系信号線ＳＬ１３〜ＳＬ２４のリードイン部ＬＰ１は、複数の配線層３２Ａ〜３２Ｈに含まれる配線層３２Ａに設けられる。配線層３２Ａは本発明における第１配線層の一例である。
【００９５】
詳細は後述するが、図１０Ｂに示される層間接続体ＳＶ１３，ＳＶ１７，ＳＶ１８，ＳＶ２０，ＳＶ２３は配線層３２Ｆに至る（図１１Ａを参照）。また、層間接続体ＳＶ１６、ＳＶ１９、ＳＶ２１、ＳＶ２４は配線層３２Ｃに至る（図１１Ｂを参照）。
【００９６】
図１０Ａ及び図１０Ｂに示されるように、制御装置５と、各制御系信号線ＳＬ１〜ＳＬ２４の前記リードイン部ＬＰ１との間にはダンピング抵抗Ｒ１〜Ｒ２４がそれぞれ電気的に接続される。ＤＤＲ４のように前記制御系信号の転送速度が高速になると、制御装置５の出力抵抗が小さくなる傾向にある。しかし、本実施形態では、例えば、ダンピング抵抗Ｒ１が設けられるため、制御系信号線ＳＬ１の特性インピーダンスを、制御装置５の出力抵抗に整合させるために小さくする必要がなくなる。換言すると、制御系信号線ＳＬ１の特性インピーダンスは、制御装置５の出力抵抗にダンピング抵抗Ｒ１の抵抗値を加算した値でよい。その結果、制御系信号線ＳＬ１の特性インピーダンスは、たとえ制御装置５の出力抵抗が小さくなったとしても、小さくする必要が無くなる。同様に、制御系信号線ＳＬ２〜ＳＬ２４の特性インピーダンスは、ダンピング抵抗Ｒ２〜Ｒ２４が設けられるため、制御装置５の出力抵抗に整合させるために小さくする必要がなくなる。その結果、各制御系信号線ＳＬ１〜ＳＬ２４の線幅を大きくする必要が無くなり、多層回路基板３における配線面積の増大を抑制することができる。
【００９７】
また、図１０Ａ及び図１０Ｂに示されるように、制御系信号線ＳＬ１〜ＳＬ２４に含まれるリードイン部ＬＰ１は、複数の配線層３２Ａ〜３２Ｈのうち、配線層３２Ａ及び配線層３２Ｇに分けて設けられる。これにより、複数のリードイン部ＬＰ１が、配線層３２Ａ〜３２Ｈの１つに集中することを抑制することができる。
【００９８】
図１１Ａに示されるように、配線層３２Ｆにおいて、制御系信号線ＳＬ２，ＳＬ３，ＳＬ６，ＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１７，ＳＬ１８，ＳＬ２０，ＳＬ２３のマイクロストリップラインは、層間接続体ＳＶ２，ＳＶ３，ＳＶ６，ＳＶ８，ＳＶ９，ＳＶ１３，ＳＶ１７，ＳＶ１８，ＳＶ２０，ＳＶ２３と電気的に接続される。制御系信号線ＳＬ２、ＳＬ３、ＳＬ６、ＳＬ８、ＳＬ９、ＳＬ１３、ＳＬ１７、ＳＬ１８、ＳＬ２０、ＳＬ２３は、配線層３２Ｆにおいて互いに当接することなく、左右方向Ｄ１の負方向側へ、後述の終端抵抗４２の直下の位置である第４位置ＭＰ４に至るまで適宜屈曲しつつ延在する。制御系信号線ＳＬ２、ＳＬ３、ＳＬ６、ＳＬ８、ＳＬ９、ＳＬ１３、ＳＬ１７、ＳＬ１８、ＳＬ２０、ＳＬ２３において、第３位置ＭＰ３から第４位置ＭＰ４に至るまでの部分がローデッド部ＬＰ２である。このように、ローデッド部ＬＰ２は、複数の配線層３２Ａ〜３２Ｈに含まれ且つ前記第１配線層としての配線層３２Ａ，３２Ｈとは異なる配線層３２Ｆに設けられる。なお、配線層３２Ｆは本発明における第２配線層の一例である。
【００９９】
また、多層回路基板３において、各メモリー装置４１における１０個のメモリー側端子ＭＴ（具体的には、ＯＤＴ、ＷＥ＿ｎ／Ａ１４、ＡＣＴ＿ｎ、ＢＧ０、Ａ１０／ＡＰ、ＢＡ０、Ａ１、Ａ６、Ａ８、Ａ１１）の各々は、対応する層間接続体ＭＶ２３、ＭＶ２０、ＭＶ２、ＭＶ３、ＭＶ１７、ＭＶ１８、ＭＶ１３、ＭＶ９、ＭＶ８、ＭＶ６と電気的に接続される。各層間接続体ＭＶ２３、ＭＶ２０、ＭＶ２、ＭＶ３、ＭＶ１７、ＭＶ１８、ＭＶ１３、ＭＶ９、ＭＶ８、ＭＶ６は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆに至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ２３、ＭＶ２０、ＭＶ２、ＭＶ３、ＭＶ１７、ＭＶ１８、ＭＶ１３、ＭＶ９、ＭＶ８、ＭＶ６は、積層方向Ｄ３からの平面視で、対応するメモリー側端子ＭＴから予め定められている距離の範囲内（例えば、０．６ｍｍ以内という近い位置）に設けられる。層間接続体ＭＶ２３、ＭＶ２０、ＭＶ２、ＭＶ３、ＭＶ１７、ＭＶ１８、ＭＶ１３、ＭＶ９、ＭＶ８、ＭＶ６には、配線層３２Ｆにおいて、制御系信号線ＳＬ２，ＳＬ３，ＳＬ６，ＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１７，ＳＬ１８，ＳＬ２０，ＳＬ２３のマイクロストリップラインが電気的に接続される。なお、層間接続体ＭＶ２３、ＭＶ２０、ＭＶ２、ＭＶ３、ＭＶ１７、ＭＶ１８、ＭＶ１３、ＭＶ９、ＭＶ８、ＭＶ６は、本発明における第２層間接続体の一例である。
【０１００】
各メモリー装置４１において、ＯＤＴは、層間接続体ＭＶ２３，ＳＶ２３，ＣＶ２３（図１０Ｂを参照）を含む制御系信号線ＳＬ２３とダンピング抵抗Ｒ２３とを介して、制御装置５のＯＤＴ０と電気的に接続される。
【０１０１】
各メモリー装置４１において、ＷＥ＿ｎ／Ａ１４は、層間接続体ＭＶ２０，ＳＶ２０，ＣＶ２０（図１０Ｂを参照）を含む制御系信号線ＳＬ２０とダンピング抵抗Ｒ２０（図１０Ｂを参照）とを介して制御装置５のＷＥＮと電気的に接続される。
【０１０２】
各メモリー装置４１において、ＡＣＴ＿ｎは、層間接続体ＭＶ２，ＳＶ２を含む制御系信号線ＳＬ２と、ダンピング抵抗Ｒ２（図１０Ａを参照）とを介して制御装置５のＡＣＴと電気的に接続される。
【０１０３】
各メモリー装置４１において、ＢＧ０は、層間接続体ＭＶ３，ＳＶ３を含む制御系信号線ＳＬ３とダンピング抵抗Ｒ３（図１０Ａを参照）とを介して制御装置５のＢＧ０と電気的に接続される。
【０１０４】
各メモリー装置４１において、Ａ１０／ＡＰは、層間接続体ＭＶ１７，ＳＶ１７，ＣＶ１７（図１０Ｂを参照）を含む制御系信号線ＳＬ１７とダンピング抵抗Ｒ１７（図１０Ｂを参照）とを介して、制御装置５のＡ１０と電気的に接続される。
【０１０５】
各メモリー装置４１において、ＢＡ０は、層間接続体ＭＶ１８，ＳＶ１８，ＣＶ１８（図１０Ｂを参照）を含む制御系信号線ＳＬ１８とダンピング抵抗Ｒ１８（図１０Ｂを参照）とを介して、制御装置５のＢＡ０と電気的に接続される。
【０１０６】
各メモリー装置４１において、Ａ１は、層間接続体ＭＶ１３，ＳＶ１３，ＣＶ１３（図１０Ｂを参照）を含む制御系信号線ＳＬ１３とダンピング抵抗Ｒ１３（図１０Ｂを参照）とを介して、制御装置５のＡ１と電気的に接続される。
【０１０７】
各メモリー装置４１において、Ａ６は、層間接続体ＭＶ９，ＳＶ９を含む制御系信号線ＳＬ９とダンピング抵抗Ｒ９（図１０Ａを参照）とを介して、制御装置５のＡ６と電気的に接続される。
【０１０８】
各メモリー装置４１において、Ａ８は、層間接続体ＭＶ８，ＳＶ８を含む制御系信号線ＳＬ８とダンピング抵抗Ｒ８（図１０Ａを参照）とを介して、制御装置５のＡ８と電気的に接続される。
【０１０９】
各メモリー装置４１において、Ａ１１は、層間接続体ＭＶ６，ＳＶ６を含む制御系信号線ＳＬ６とダンピング抵抗Ｒ６（図１０Ａを参照）とを介して、制御装置５のＡ１１と電気的に接続される。
【０１１０】
図１１Ｂに示されるように、配線層３２Ｃにおいて、制御系信号線ＳＬ１，ＳＬ４，ＳＬ７，ＳＬ１０，ＳＬ１２，ＳＬ１６，ＳＬ１９，ＳＬ２１，ＳＬ２４のマイクロストリップラインは、層間接続体ＳＶ１，ＳＶ４，ＳＶ７，ＳＶ１０，ＳＶ１２，ＳＶ１６，ＳＶ１９，ＳＶ２１，ＳＶ２４と電気的に接続される。制御系信号線ＳＬ１、ＳＬ４、ＳＬ７、ＳＬ１０、ＳＬ１２、ＳＬ１６、ＳＬ１９、ＳＬ２１、ＳＬ２４は、配線層３２Ｃにおいて互いに当接することなく、左右方向Ｄ１の負方向側へ、後述の終端抵抗４２の直下の位置である第４位置ＭＰ４に至るまで適宜屈曲しつつ延在する。制御系信号線ＳＬ１、ＳＬ４、ＳＬ７、ＳＬ１０、ＳＬ１２、ＳＬ１６、ＳＬ１９、ＳＬ２１、ＳＬ２４において、第３位置ＰＭ３から第４位置ＭＰ４に至るまでの部分がローデッド部ＬＰ２である。ローデッド部ＬＰ２は、複数の配線層３２Ａ〜３２Ｈに含まれ且つ前記第１配線層としての配線層３２Ａ，３２Ｈとは異なる配線層３２Ｃに設けられる。なお、配線層３２Ｆは本発明における第２配線層の一例である。なお、配線層３２Ｃは本発明における第２配線層の一例である。
【０１１１】
また、多層回路基板３において、各メモリー装置４１における１０個のメモリー側端子ＭＴ（具体的には、ＣＫＥ、ＣＳ＿ｎ、ＲＡＳ＿ｎ／Ａ１６、Ａ１２／ＢＣ＿ｎ、Ａ３、ＢＡ１、Ａ５、Ａ７、Ａ１３）の各々は、対応する層間接続体ＭＶ１、ＭＶ２１、ＭＶ１９、ＭＶ４、ＭＶ１２、ＭＶ１６、ＭＶ１０、ＭＶ７、ＭＶ２４と電気的に接続される。各層間接続体ＭＶ１、ＭＶ２１、ＭＶ１９、ＭＶ４、ＭＶ１２、ＭＶ１６、ＭＶ１０、ＭＶ７、ＭＶ２４は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｃに至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ１、ＭＶ２１、ＭＶ１９、ＭＶ４、ＭＶ１２、ＭＶ１６、ＭＶ１０、ＭＶ７、ＭＶ２４は、積層方向Ｄ３からの平面視で、対応するメモリー側端子ＭＴから前記距離（０．６ｍｍ等）の範囲内に形成される。層間接続体ＭＶ１、ＭＶ２１、ＭＶ１９、ＭＶ４、ＭＶ１２、ＭＶ１６、ＭＶ１０、ＭＶ７、ＭＶ２４には、制御系信号線ＳＬ１，ＳＬ４，ＳＬ７，ＳＬ１０，ＳＬ１２，ＳＬ１６，ＳＬ１９，ＳＬ２１，ＳＬ２４のマイクロストリップラインが電気的に接続される。なお、層間接続体ＭＶ１、ＭＶ２１、ＭＶ１９、ＭＶ４、ＭＶ１２、ＭＶ１６、ＭＶ１０、ＭＶ７、ＭＶ２４は、前記第２層間接続体の一例である。
【０１１２】
各メモリー装置４１において、ＣＫＥは、層間接続体ＭＶ１、層間接続体ＳＶ１を含む制御系信号線ＳＬ１及びダンピング抵抗Ｒ１（図１０Ａを参照）を介して、制御装置５のＣＫＥ０と電気的に接続される。
【０１１３】
各メモリー装置４１において、ＣＳ＿ｎは、層間接続体ＭＶ２１，ＳＶ２１，ＣＶ２１（図１０Ｂを参照）を含む制御系信号線ＳＬ２１とダンピング抵抗Ｒ２１（図１０Ｂを参照）とを介して、制御装置５のＣＳＮ０と電気的に接続される。
【０１１４】
各メモリー装置４１において、ＲＡＳ＿ｎ／Ａ１６は、層間接続体ＭＶ１９，ＳＶ１９，ＣＶ１９（図１０Ｂを参照）を含む制御系信号線ＳＬ１９とダンピング抵抗Ｒ１９（図１０Ｂを参照）とを介して、制御装置５のＲＡＳと電気的に接続される。
【０１１５】
各メモリー装置４１において、Ａ１２／ＢＣ＿ｎは、層間接続体ＭＶ４，ＳＶ４を含む制御系信号線ＳＬ４とダンピング抵抗Ｒ４（図１０Ａを参照）とを介して、制御装置５のＡ１２と電気的に接続される。
【０１１６】
各メモリー装置４１において、Ａ３は、層間接続体ＭＶ１２，ＳＶ１２を含む制御系信号線ＳＬ１２及びダンピング抵抗Ｒ１２（図１０Ａを参照）を介して、制御装置５のＡ１０と電気的に接続される。
【０１１７】
各メモリー装置４１において、ＢＡ１は、層間接続体ＭＶ１６，ＳＶ１６，ＣＶ１６（図１０Ｂを参照）を含む制御系信号線ＳＬ１６とダンピング抵抗Ｒ１６（図１０Ｂを参照）とを介して、制御装置５のＢＡ１と電気的に接続される。
【０１１８】
各メモリー装置４１において、Ａ５は、層間接続体ＭＶ１０，ＳＶ１０を含む制御系信号線ＳＬ１０とダンピング抵抗Ｒ１０（図１０Ａを参照）とを介して、制御装置５のＡ５と電気的に接続される。
【０１１９】
各メモリー装置４１において、Ａ７は、層間接続体ＭＶ７，ＳＶ７を含む制御系信号線ＳＬ７とダンピング抵抗Ｒ７（図１０Ａを参照）とを介して、制御装置５のＡ７と電気的に接続される。
【０１２０】
各メモリー装置４１において、Ａ１３は、層間接続体ＭＶ２４，ＳＶ２４，ＣＶ２４（図１０Ｂを参照）を含む制御系信号線ＳＬ２４とダンピング抵抗Ｒ２４（図１０Ｂを参照）とを介して、制御装置５のＡ１３と電気的に接続される。
【０１２１】
図１１Ｃに示されるように、配線層３２Ａにおいて、制御系信号線ＳＬ５，ＳＬ１１のマイクロストリップラインは層間接続体ＳＶ５，ＳＶ１１と電気的に接続される。制御系信号線ＳＬ１４，ＳＬ１５，ＳＬ２２は対応する終端抵抗４２と電気的に接続される。制御系信号線ＳＬ５、ＳＬ１１、ＳＬ１４、ＳＬ１５、ＳＬ２２は、配線層３２Ａにおいて互いに当接することなく、左右方向Ｄ１の負方向側へ、後述の終端抵抗４２の直下の位置である第４位置ＭＰ４に至るまで適宜屈曲しつつ延在する。制御系信号線ＳＬ５、ＳＬ１１、ＳＬ１４、ＳＬ１５、ＳＬ２２において、第３位置ＭＰ３から第４位置ＭＰ４に至るまでの部分がローデッド部ＬＰ２である。
【０１２２】
また、多層回路基板３において、各メモリー装置４１における６個のメモリー側端子ＭＴの各々は、対応する層間接続体ＭＶ２２、ＭＶ１１、ＭＶ１５、ＭＶ１４、ＭＶ５と電気的に接続される。６個のメモリー側端子ＭＴは、具体的に、ＣＡＳ＿ｎ／Ａ１５、Ａ４、Ａ０、Ａ２、Ａ９である。各層間接続体ＭＶ２２、ＭＶ１１、ＭＶ１５、ＭＶ１４、ＭＶ５は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａに至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ２２、ＭＶ１１、ＭＶ１５、ＭＶ１４、ＭＶ５は、積層方向Ｄ３からの平面視で、対応するメモリー側端子ＭＴから前記距離（０．６ｍｍ等）の範囲内に形成される。層間接続体ＭＶ２２、ＭＶ１１、ＭＶ１５、ＭＶ１４、ＭＶ５は、制御系信号線ＳＬ２２、ＳＬ１１、ＳＬ１５、ＳＬ１４、ＳＬ５と配線層３２Ａにおいて電気的に接続される。なお、層間接続体ＭＶ２２、ＭＶ１１、ＭＶ１５、ＭＶ１４、ＭＶ５は、前記第２層間接続体の一例である。
【０１２３】
各メモリー装置４１において、ＣＡＳ＿ｎ／Ａ１５は、層間接続体ＭＶ２２，ＣＶ２２（図１０Ｂを参照）を含む制御系信号線ＳＬ２２とダンピング抵抗Ｒ２２（図１０Ｂを参照）とを介して、制御装置５のＣＡＳと電気的に接続される。
【０１２４】
各メモリー装置４１において、Ａ４は、層間接続体ＭＶ１１，ＳＶ１１を含む制御系信号線ＳＬ１１とダンピング抵抗Ｒ１１（図１０Ａを参照）とを介して、制御装置５のＡ４と電気的に接続される。
【０１２５】
各メモリー装置４１において、Ａ０は、層間接続体ＭＶ１５，ＣＶ１５（図１０Ｂを参照）を含む制御系信号線ＳＬ１５とダンピング抵抗Ｒ１５（図１０Ｂを参照）とを介して、制御装置５のＡ０と電気的に接続される。
【０１２６】
各メモリー装置４１において、Ａ２は、層間接続体ＭＶ１４，ＣＶ１４（図１０Ｂを参照）を含む制御系信号線ＳＬ１４とダンピング抵抗Ｒ１４（図１０Ｂを参照）とを介して、制御装置５のＡ２と電気的に接続される。
【０１２７】
各メモリー装置４１において、Ａ９は、層間接続体ＭＶ５，ＳＶ５を含む制御系信号線ＳＬ５とダンピング抵抗Ｒ５（図１０Ａを参照）とを介して、制御装置５のＡ９と電気的に接続される。
【０１２８】
各制御系信号線ＳＬ１〜ＳＬ２４において、リードイン部ＬＰ１の特性インピーダンスをＺ０１とし、ローデッド部ＬＰ２の特性インピーダンスをＺ０１とは異なるＺ０２とする。Ｚ０１はＺ０２よりも小さく、例えば、Ｚ０１は４５Ω、Ｚ０２は６０Ωである。
【０１２９】
本実施形態では、層間接続体ＳＶ１は、本発明における第１層間接続体の一例であり、制御系信号線ＳＬ１においてリードイン部ＬＰ１からローデッド部ＬＰ２へと切り替わる部分に形成される。換言すると、制御系信号線ＳＬ１において、ローデッド部ＬＰ２は、層間接続体ＳＶ１を介してリードイン部ＬＰ１と接続される。前記部分は、リードイン部ＬＰ１とローデッド部ＬＰ２とは特性インピーダンスが整合しておらず、前記制御系信号の反射が生じる部分（即ち、インピーダンスの不整合部分）である。また、層間接続体ＳＶ１もまた、制御系信号線ＳＬ１とは異なる特性インピーダンスを有するため、前記制御系信号の反射が生じる部分となる。本実施形態では、リードイン部ＬＰ１からローデッド部ＬＰ２へと切り替わる部分に、層間接続体ＳＶ１が設けられるため、前記不整合点の数を実質上１箇所となる。したがって、制御系信号線ＳＬ１において前記制御系信号の多重反射を抑制することができる。その結果、前記制御系信号の品質劣化（具体的には、アイパターンのつぶれ等）を抑制することができる。なお、各層間接続体ＳＶ２〜ＳＶ１３，ＳＶ１６〜ＳＶ２１，ＳＶ２３，ＳＶ２４は、本発明における第１層間接続体の他の例であり、制御系信号線ＳＬ２〜ＳＬ１３，ＳＬ１６〜ＳＬ２１，ＳＬ２３，ＳＬ２４においてリードイン部ＬＰ１からローデッド部ＬＰ２へと切り替わる部分に形成される。それゆえ、制御系信号線ＳＬ２〜ＳＬ１３，ＳＬ１６〜ＳＬ２１，ＳＬ２３，ＳＬ２４において前記制御系信号の多重反射を抑制することができ、前記制御系信号の品質劣化を抑制することができる。
【０１３０】
上記の通り、多層回路基板３及び制御装置５によれば、前記制御系信号の品質劣化を抑制できるとともに、多層回路基板３における配線面積の増大を抑制することができる。その結果、メモリー装置４１は、制御装置５から送られてくる前記制御系信号（具体的に、前記制御系信号のＨｉ，Ｌｏ）を正確に判定することが可能となる。換言すると、メモリー装置４１は、前記制御系信号を安定的に処理することが可能となる。
【０１３１】
さらに、多層回路基板３及び制御装置５によれば、低コストのメモリー装置４１を多層回路基板３に用いても、メモリー装置４１が前記制御系信号を安定的に処理することが可能となる。そのため、画像形成装置１００の製造業者は、より多くの供給業者からメモリー装置４１の提供を受けることができるようになる。その結果、画像形成装置１００を低コストで製造できるようになる。
【０１３２】
図１２において、データバス６Ｂは、それぞれが前記マイクロストリップラインであるデータ系信号線ＳＬ３１〜ＳＬ１１８を含む。データ系信号線ＳＬ３１〜ＳＬ１１８は、複数のデータ系端子ＣＴＧ１及び複数のデータ系端子ＭＴＧ１を電気的に接続する。データ系信号線ＳＬ３１〜ＳＬ１１８は、配線層３２Ａ，３２Ｃ、３２Ｆ、３２Ｈを用いて形成される。
【０１３３】
データバス６Ｂのトポロジーは、周知のトポロジーでよく、ポイントトゥポイントトポロジー等である。前記ポイントトゥポイントトポロジーでは、制御装置５のデータ系端子ＣＴＧ１（図６Ａ及び図６Ｂを参照）は、各メモリー装置４１のデータ系端子ＭＴＧ１において対応するメモリー側端子ＭＴ（図４を参照）と、データ系信号線ＳＬ３１〜ＳＬ１１８で一対一の関係で電気的に接続される。
【０１３４】
具体的には、データ系信号線ＳＬ３１〜ＳＬ５２は、制御装置５において第１グループＴＳＧ１に含まれるデータ系端子ＣＴＧ１（図７Ａを参照）と、メモリー装置４１Ｄにおいて対応するデータ系端子ＭＴＧ１と、を電気的に接続する。
【０１３５】
データ系信号線ＳＬ５３〜ＳＬ７４は、制御装置５において第２グループＴＳＧ２に含まれるデータ系端子ＣＴＧ１（図７Ｂを参照）と、メモリー装置４１Ｃにおいて対応するデータ系端子ＭＴＧ１と、を電気的に接続する。
【０１３６】
データ系信号線ＳＬ７５〜ＳＬ９６は、制御装置５において第３グループＴＳＧ３に含まれるデータ系端子ＣＴＧ１（図７Ｂを参照）と、メモリー装置４１Ｂにおいて対応するデータ系端子ＭＴＧ１と、を電気的に接続する。
【０１３７】
データ系信号線ＳＬ９７〜ＳＬ１１８は、制御装置５において第３グループＴＳＧ３に含まれるデータ系端子ＣＴＧ１（図７Ｂを参照）と、メモリー装置４１Ｂにおいて対応するデータ系端子ＭＴＧ１と、を電気的に接続する。
【０１３８】
図１において、複数のクロック信号線６Ｃは、前記マイクロストリップラインである。複数のクロック信号線６Ｃは、図１０Ａに示されるように、クロック信号線ＳＬ１２１，ＳＬ１２２含む。クロック信号線ＳＬ１２１，ＳＬ１２２は差動信号線である。
【０１３９】
図１０Ａにおいて、クロック信号線ＳＬ１２１は、配線層３２Ｈにおいて、制御装置５側の２個のＣＫ０（図１０Ａを参照）の一方と電気的に接続される。クロック信号線ＳＬ１２２は、配線層３２Ｈにおいて、制御装置５側の２個のＣＫ０（図１０Ａを参照）の他方と電気的に接続される。クロック信号線ＳＬ１２１は、配線層３２Ｈにおいて、まず、自身の一方端から前後方向Ｄ２の負方向側に延出する。なお、２個のＣＫ１は、本実施形態では不使用とする。クロック信号線ＳＬ１２１，ＳＬ１２２は、配線層３２Ｈにおいて、まず、自身の一方端から前後方向Ｄ２の負方向側に延出する。クロック信号線ＳＬ１２１，１２２の各々において制御装置５の辺２２に近い位置には、スルーレート調整用のコンデンサＣ１が介在するように実装される。クロック信号線ＳＬ１２１，１２２は、層間接続体ＳＶ１２１，ＳＶ１２２と電気的に接続される。層間接続体ＳＶ１２１，ＳＶ１２２は、図１０Ａに示されるように、積層方向Ｄ３からの平面視で、第３位置ＭＰ３で前後方向Ｄ２に沿って配列される。層間接続体ＳＶ１２１，ＳＶ１２２は、誘電体層３１Ｇから積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＳＶ１２１、ＳＶ１２２は配線層３２Ａに至る（図１１Ｃを参照）。
【０１４０】
図１１Ｃに示されるように、配線層３２Ａにおいて、クロック信号線ＳＬ１２１，ＳＬ１２２は層間接続体ＳＶ１２１，ＳＶ１２２と電気的に接続される。クロック信号線ＳＬ１２１，ＳＬ１２２は、配線層３２Ａに形成される制御系信号線ＳＬ２２等と互いに当接することなく、左右方向Ｄ１の負方向側へ、後述の終端抵抗４２の直下の位置である第４位置ＭＰ４に至るまで適宜屈曲しつつ延在する。
【０１４１】
また、多層回路基板３において、各メモリー装置４１におけるメモリー側端子ＭＴ（具体的には、ＣＫ＿ｔ，ＣＫ＿ｃ）の各々は、対応する層間接続体ＭＶ１２１，ＭＶ１２２と電気的に接続される。層間接続体ＭＶ１２１，ＭＶ１２２は、積層方向Ｄ３からの平面視でＣＫ＿ｔ，ＣＫ＿ｃから０．６ｍｍ以内という近い位置に形成される。各層間接続体ＭＶ１２１、ＭＶ１２２は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａに至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【０１４２】
各メモリー装置４１において、ＣＫ＿ｔは、層間接続体ＭＶ１２１，ＳＶ１２１を含むクロック信号線ＳＬ１２１と一方のコンデンサＣ１とを介して、制御装置５のＣＫ０の一方と電気的に接続される。
【０１４３】
ＣＫ＿ｃは、層間接続体ＭＶ１２２，ＳＶ１２２を含むクロック信号線ＳＬ１２２と他方のコンデンサＣ１とを介して、制御装置５のＣＫ０の他方と電気的に接続される。
【０１４４】
また、制御装置５において、クロック系端子ＣＴＧ３は、被実装面ＭＳ４（図５を参照）において、辺Ｓ２２に最も近い前記Ａ列を含む第３端子領域ＴＲ３に設けられる。これにより、スルーレート調整用のコンデンサＣ１とクロック信号線ＳＬ１２１とを容易に接続することができ、コンデンサＣ１とクロック信号線ＳＬ１２２とを容易に接続することができる。
【符号の説明】
【０１４５】
１００  画像形成装置
３  多層回路基板
３１，３１Ａ〜３１Ｇ  誘電体層
３２，３２Ａ〜３２Ｈ  配線層
４１  メモリー装置
４１１  表面実装型の半導体パッケージ
４１２  ボールグリッドアレイ
ＭＴ  メモリー側端子
ＭＴＧ１  データ系端子
ＭＴＧ２  制御系端子
ＭＴＧ３  クロック系端子
５  制御装置
５１  表面実装型の半導体パッケージ
５２  ボールグリッドアレイ
ＣＴ  制御側端子
ＣＴＧ１  データ系端子
ＣＴＧ２  制御系端子
ＣＴＧ３  クロック系端子
【図１】
2019186359.tif 000003
【図２】
2019186359.tif 000004
【図３】
2019186359.tif 000005
【図４】
2019186359.tif 000006
【図５】
2019186359.tif 000007
【図６Ａ】
2019186359.tif 000008
【図６Ｂ】
2019186359.tif 000009
【図７Ａ】
2019186359.tif 000010
【図７Ｂ】
2019186359.tif 000011
【図８Ａ】
2019186359.tif 000012
【図８Ｂ】
2019186359.tif 000013
【図９】
2019186359.tif 000014
【図１０Ａ】
2019186359.tif 000015
【図１０Ｂ】
2019186359.tif 000016
【図１１Ａ】
2019186359.tif 000017
【図１１Ｂ】
2019186359.tif 000018
【図１１Ｃ】
2019186359.tif 000019
【図１２】
2019186359.tif 000020