(57)【要約】      （修正有）【課題】高集積化しメモリ素子を構成するセルトランジスタのパターン線幅及びチップサイズが縮小された場合でも、短チャンネル効果によりリフレッシュタイムを確保する。【解決手段】メモリ素子用ビットライン構造物９０は、絶縁膜パターン１５を備える半導体基板１０と、絶縁膜パターン上で一方向に沿って延在するライン形状を有し、熱酸化膜パターン２２を備えるバッファ膜パターン２０と、バッファ膜パターンと同一な上面を有し、絶縁膜パターンを貫通して基板の内部に延在するシリンダー形状のコンタクト３０と、バッファ膜パターン及びコンタクトの上の、バッファ膜パターンに沿って延在するライン形状の導電ライン４０とを含む。バッファ膜パターンを構成する導電パターンの高さを低めて、アスペクト比と寄生キャパシタンスを減らすことができる。【選択図】図１
2019087749.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜により画成される活性領域を備える基板と、
前記基板の上面より下に位置する埋め込みセルゲートと、前記埋め込みセルゲートと隣接し、より高く位置する接合領域と、を備える多数のセルトランジスタと、
前記素子分離膜と前記セルトランジスタとを覆うように前記基板上に位置する絶縁膜パターンと、
前記絶縁膜パターン上に位置し、前記接合領域と接続するビットライン構造物であり、
前記絶縁膜パターン上に一定の方向に沿って延在するライン形状を有するように整列し、熱酸化膜パターンを備えるバッファ膜パターン、
前記バッファ膜パターン上に位置する導電ライン、及び
前記導電ラインから前記バッファ膜パターン及び前記絶縁膜パターンを貫通して前記接合領域まで延在するコンタクト、
を備えるビットライン構造物と、
を含むメモリ素子。
【請求項２】
前記熱酸化膜パターンは、ポリシリコンに対する熱酸化工程により生成されるシリコン酸化膜パターンを含む、請求項１に記載のメモリ素子。
【請求項３】
前記シリコン酸化膜パターンは、５０Å乃至１００Åの厚さを有する、請求項２に記載のメモリ素子。
【請求項４】
前記バッファ膜パターンは、前記熱酸化膜パターン上に配置されて前記コンタクトと同一な上面を有するバッファ導電パターンをさらに備える、請求項２に記載のメモリ素子。
【請求項５】
前記バッファ導電パターンと前記コンタクトは同一な物質で構成される、請求項４に記載のメモリ素子。
【請求項６】
前記バッファ導電パターンはポリシリコンを含み、２０Å乃至２００Åの厚さを有する、請求項５に記載のメモリ素子。
【請求項７】
前記バッファ膜パターンは、前記熱酸化膜パターンと前記バッファ導電パターンとの間に配置される硬化パターンをさらに備える、請求項４に記載のメモリ素子。
【請求項８】
前記硬化パターンは、２０Å乃至３０Åの厚さを有するシリコン酸窒化物を含む、請求項７に記載のメモリ素子。
【請求項９】
前記バッファ膜パターンは、前記熱酸化膜パターン上に配置されて前記コンタクトと同一な上面を有する硬化パターンをさらに備える、請求項１に記載のメモリ素子。
【請求項１０】
前記接合領域は前記素子分離膜と同一な上面を有する高上面接合部と、前記素子分離膜より低い上面を有する低上面接合部を含み、前記コンタクトは前記導電ラインから前記低上面接合部に延在するシリンダー形状を有する、請求項１に記載のメモリ素子。
【請求項１１】
素子分離膜により画成される複数の活性領域に整列された複数のセルトランジスタを備える基板を提供し、前記複数のセルトランジスタは各々、前記基板の上面より下に位置する埋め込みセルゲートと、前記埋め込みセルゲートと隣接し、より高く位置する接合領域とを備え、
前記基板上に、絶縁膜と、熱酸化膜を備えるバッファ膜とを順次に形成し、
前記バッファ膜及び前記絶縁膜を貫通して前記素子分離膜の表面より下で前記接合領域と接続し、前記素子分離膜、絶縁パターン、及び予備バッファパターンにより囲まれる予備コンタクトを形成し、
前記予備コンタクト及び前記予備バッファパターン上に導電膜を形成し、
前記導電膜、前記予備バッファパターン、及び前記予備コンタクトを部分的に除去して、前記絶縁パターン上で一方向に沿って延在するライン形状を有するビットライン構造物を形成し、前記ビットライン構造物は、前記絶縁膜上に積層され、熱酸化膜パターンを備えるバッファ膜パターンと、前記バッファ膜パターン上に積層される導電ラインと、前記導電ラインと前記接合領域とを連結するコンタクトとを備える、
ことを含むメモリ素子の製造方法。
【請求項１２】
前記絶縁膜及び前記バッファ膜を形成することは、
前記セルトランジスタが位置するセル領域及び少なくとも１つの周辺トランジスタが形成される周辺回路領域に絶縁物質を堆積して前記基板の全面に亘って前記絶縁膜を形成し、
前記周辺回路領域で前記基板を露出し、前記セル領域では前記絶縁膜を覆うように半導体膜を形成し、
前記基板に対する熱処理工程を遂行して、前記セル領域では前記半導体膜から前記熱酸化膜を形成し、同時に前記周辺回路領域では周辺回路ゲート絶縁膜を形成し、
前記熱酸化膜及び前記周辺回路ゲート絶縁膜を覆うバッファ導電膜を形成する、
ことを含む、請求項１１に記載のメモリ素子の製造方法。
【請求項１３】
前記半導体膜を形成することは、
前記セル領域及び前記周辺回路領域で前記絶縁膜上に前記半導体膜及び犠牲膜を順次に積層し、
前記周辺回路領域から前記犠牲膜及び前記半導体膜を順次に除去して前記周辺回路領域で前記絶縁膜を露出させ、前記犠牲膜及び前記半導体膜を前記セル領域のみに残留させ、
前記セル領域に残留する前記犠牲膜に対して選択比を有するエッチング工程を遂行して前記周辺回路領域に露出した前記絶縁膜の上部を除去し、
前記セル領域の前記犠牲膜と前記周辺回路領域に残留する前記絶縁膜の下部とを同時に除去して前記周辺回路領域の前記基板の表面を露出させ、前記セル領域は前記半導体膜で覆う、
ことを含む、請求項１２に記載のメモリ素子の製造方法。
【請求項１４】
前記半導体膜は多結晶シリコン膜で形成され、前記犠牲膜は酸化膜で形成される、請求項１３に記載のメモリ素子の製造方法。
【請求項１５】
前記基板は単結晶シリコンで構成され、前記半導体膜はポリシリコンで構成され、前記熱酸化膜は前記周辺回路ゲート絶縁膜より大きい厚さを有する、請求項１２に記載のメモリ素子の製造方法。
【請求項１６】
前記バッファ膜を形成することは、
前記熱酸化膜を形成した後、窒化工程をさらに遂行して前記熱酸化膜及び前記周辺回路ゲート絶縁膜を覆う硬化膜をさらに形成する、
ことを含む、請求項１２に記載のメモリ素子の製造方法。
【請求項１７】
前記予備コンタクトを形成することは、
前記バッファ膜、前記絶縁膜、及び前記絶縁膜の下の前記接合領域を部分的に除去して、予備熱酸化膜パターンと予備バッファ導電パターンとが積層された前記予備バッファパターン及び前記絶縁パターンにより画成されるコンタクトホールと、前記素子分離膜により画成される接合リセスとを形成して、前記素子分離膜の上面より低い上面を有する低上面接合部を前記コンタクトホール及び接合リセスを通じて露出させ、
前記コンタクトホール及び前記接合リセスを導電性物質で埋め込んで、前記コンタクトホール及び前記接合リセスの内部に、前記予備バッファパターンの上面と同一な上面を有するように前記予備コンタクトを形成する、
ことを含む、請求項１２に記載のメモリ素子の製造方法。
【請求項１８】
前記ビットライン構造物を形成することは、
前記予備バッファ導電パターンと前記予備コンタクトの上部とがオーバーエッチングにより除去されるように前記導電膜を第１エッチング工程により除去して、バッファ導電パターンと、上部コンタクトと、前記バッファ導電パターン及び前記上部コンタクトと接触する導電ラインとを形成し、
前記第１エッチング工程と連続する第２エッチング工程により前記予備熱酸化膜パターンと前記予備コンタクトの下部とを除去して、前記バッファ導電パターンの下に位置する前記熱酸化膜パターンと、前記コンタクトホール及び前記接合リセスの内部で前記上部コンタクトの下に位置する下部コンタクトとを形成し、
前記導電ライン及び前記バッファ膜パターンの側部と前記低上面接合部の周辺部とを覆うビットラインスペーサーを形成する、
ことを含む、請求項１７に記載のメモリ素子の製造方法。
【請求項１９】
前記予備バッファ導電パターンと前記予備コンタクトは同一な物質で構成されて前記第１エッチング工程のオーバーエッチングにより同一なエッチング速度で除去される、請求項１８に記載のメモリ素子の製造方法。
【請求項２０】
少なくとも１つのセルトランジスタを備える半導体基板を覆う絶縁膜パターン上で一方向に沿って延在するライン形状を有するバッファ膜パターンであり、ポリシリコンの熱酸化工程から収得される熱酸化膜パターンを備えるバッファ膜パターンと、
前記バッファ膜パターン上に前記バッファ膜パターンと同一な幅を有して整列する導電ラインと、
前記導電ラインから前記バッファ膜パターン及び前記絶縁膜パターンを貫通して前記基板の内部に延在するシリンダー形状のコンタクトと、
を含むメモリ素子用ビットライン構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子及びその製造方法に関し、より詳しくは、埋め込みチャンネルアレイ（buried  channel  array）を備えるダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、メモリ素子が高集積化されるにつれてメモリ素子を構成するセルトランジスタのパターン線幅及びチップサイズが縮小され、チャンネル長さが短くなる短チャンネル効果によりメモリ素子のリフレッシュタイム（refresh  time）を確保することが難しくなっている。
【０００３】
このような問題点を解決するために十分な有効チャンネル長さを確保することができるようにゲート構造物を基板の上面より下に配置する埋め込みチャンネルアレイトランジスタ（buried  channel  array  transistor、ＢＣＡＴ）がメモリ素子として広く用いられている。埋め込みチャンネルアレイトランジスタの埋め込みゲートは、ゲート構造物の全体が基板に埋め込まれて形成されるので、チャンネル長さと幅を容易に確保することができ、ビットライン間で発生する寄生キャパシタンス（Parasitic  Capacitance）を減少させることができる長所がある。
【０００４】
ＢＣＡＴ構造を有するメモリ素子も周辺回路領域はプレーナ（planar）タイプのゲート構造物が配置されるので、埋め込みゲート構造物を有するセル領域と段差が発生する。セル領域と周辺回路領域の段差を効果的に活用するために、埋め込みゲートを備えるメモリ素子は、セル領域のビットラインと周辺回路領域のゲート構造物を同一な成膜工程により形成する（ゲートビットライン（gate  bit  line、ＧＢＬ）工程）。
【０００５】
しかしながら、メモリ素子のサイズが縮小するにつれて、ゲートビットラインの間の間隔が減りながら、前記ゲートビットラインエッチング過程でアスペクト比の上昇によってビットラインパターンが崩壊（collapse）され、隣接ビットライン間の寄生キャパシタンスが増加してビットラインのセンシングマージン（ＶＢＬ）が減少している。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は前述したような問題点を改善するために提案されたものであって、本発明の目的はバッファ膜パターンの高さを減少させて寄生キャパシタンスとアスペクト比を低めて、センシングマージンと物理的な安定性を高めることができるメモリ素子を提供することにある。
【０００７】
本発明の更に他の目的は、前述したようなメモリ素子を製造する方法を提供することにある。
【０００８】
本発明の更に他の目的は、熱酸化膜を備え、絶縁パターンと導電ラインとの間に配置されて高さと寄生キャパシタンスを減らすことができるメモリ素子用ビットライン構造物を提供することにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するための本発明の一実施形態に係るメモリ素子は、素子分離膜により画成される活性領域を備える基板、前記基板の上面より下に位置する埋め込みセルゲートと、前記埋め込みセルゲートと隣接し、より高く位置する接合領域と、を備える多数のセルトランジスタ、前記素子分離膜と前記セルトランジスタとを覆うように前記基板上に位置する絶縁膜パターン、及び前記絶縁膜パターン上に位置し、前記接合領域と接続するビットライン構造物であり、前記絶縁膜パターン上に一定の方向に沿って延在するライン形状を有するように整列し、熱酸化膜パターンを備えるバッファ膜パターンと、前記バッファ膜パターン上に位置する導電ラインと、前記導電ラインから前記バッファ膜パターン及び前記絶縁膜パターンを貫通して前記接合領域まで延在するコンタクトと、を備えるビットライン構造物を含む。
【００１０】
前記の目的を達成するための本発明の更に他の実施形態によるメモリ素子製造方法を開示する。まず、素子分離膜により画成される多数の活性領域に整列された複数のセルトランジスタを備える基板を提供し、前記複数のセルトランジスタは各々、前記基板の上面より下に位置する埋め込みセルゲートと、前記埋め込みセルゲートと隣接し、より高く位置する接合領域とを備える。次に、前記基板上に、絶縁膜と、熱酸化膜を備えるバッファ膜とを順次に形成し、前記バッファ膜及び前記絶縁膜を貫通して前記素子分離膜の表面より下で前記接合部と接続し、前記素子分離膜、絶縁パターン、及び予備バッファパターンにより囲まれる予備コンタクトを形成する。次に、前記予備コンタクト及び前記予備バッファパターン上に導電膜を形成し、前記導電膜、前記予備バッファパターン、及び前記予備コンタクトを部分的に除去して、前記絶縁パターン上で一方向に沿って延在するライン形状を有するビットライン構造物を形成し、前記ビットライン構造物は、前記絶縁膜上に積層され、熱酸化膜パターンを備えるバッファ膜パターンと、前記バッファ膜パターン上に積層される導電ラインと、前記導電ラインと前記接合部を連結するコンタクトとを備える。
【００１１】
前記の目的を達成するための本発明の一実施形態に係るメモリ素子用ビットライン構造物は、少なくとも１つのセルトランジスタを備える半導体基板を覆う絶縁膜パターン上で一方向に沿って延在するライン形状を有するバッファ膜パターンであり、ポリシリコンの熱酸化工程から収得される熱酸化膜パターンを備えるバッファ膜パターン、前記バッファ膜パターン上に前記バッファ膜パターンと同一な幅を有して整列する導電ライン、及び前記導電ラインから前記バッファ膜パターン及び前記絶縁パターンを貫通して前記基板の内部に延在するシリンダー形状のコンタクトを含む。
【発明の効果】
【００１２】
本発明によるメモリ素子及びその製造方法によれば、ポリシリコンで構成される第１半導体膜を絶縁膜上に形成し、周辺回路ゲート絶縁膜を形成する時に熱酸化工程により熱酸化膜を形成する。この熱酸化膜は、第１半導体膜の厚さ及び熱酸化工程の工程条件を制御することで、ビットラインエッチング工程において下に位置する絶縁膜パターンと基板を保護することができるように適切な厚さを有するバッファ膜パターンで形成される。
【００１３】
これによって、周辺回路ゲート絶縁膜を形成するための熱酸化工程を遂行して、厚さ調節が可能な熱酸化膜パターンをビットラインエッチング工程のバッファ膜パターンとして提供することによって、全体バッファ膜パターンの厚さを縮小することができる。これによって、ビットラインエッチング工程のアスペクト比を減少させてパターン崩壊及びブリッジ不良を防止することができる。
【００１４】
だけでなく、熱酸化膜パターンの厚さだけバッファ導電パターンの厚さを減らすことによって、隣接するビットライン間の寄生キャパシタンスを減らすことができる。これによって、ビットライン構造物のセンシングマージンを改善することができる
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態によるメモリ素子用ビットライン構造物を示す断面図である。
【図２ａ】図２ａ及び図２ｂは、図１に図示されたビットライン構造物の変形例を示す断面図である。
【図２ｂ】図２ａ及び図２ｂは、図１に図示されたビットライン構造物の変形例を示す断面図である。
【図３】本発明の一実施形態によるメモリ素子を示す平面図である。
【図４ａ】図３に図示されたメモリ素子をＡ−Ａ'方向に沿って切断した断面図である。
【図４ｂ】図３に図示されたメモリ素子をＢ−Ｂ'方向に沿って切断した断面図である。
【図４ｃ】図３に図示されたメモリ素子をＣ−Ｃ'方向に沿って切断した断面図である。
【図４ｄ】図３に図示されたメモリ素子をＤ−Ｄ'方向に沿って切断した断面図である。
【図５ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図５ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図５ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図５ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図６ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図６ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図６ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図６ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図７ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図７ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図７ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図７ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図８ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図８ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図８ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図８ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図９ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図９ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図９ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図９ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１０ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１０ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１０ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１０ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１１ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１１ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１１ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１１ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１２ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１２ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１２ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１２ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１３ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１３ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１３ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１３ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１４ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１４ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１４ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１４ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１５ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１５ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１５ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１５ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１６ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１６ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１６ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１６ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１７ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１７ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１７ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１７ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１８ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１８ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１８ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１８ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１９ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１９ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１９ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図１９ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図２０ａ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図２０ｂ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図２０ｃ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【図２０ｄ】図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示された半導体素子を製造する方法を示す工程断面図である。
【発明を実施するための形態】
【００１６】
以下、添付した図面を参照して本発明の好ましい実施形態を詳細に説明する。
【００１７】
図１は、本発明の一実施形態によるメモリ素子用ビットライン構造物を示す断面図である。
【００１８】
図１を参照すると、本発明の一実施形態によるビットライン構造物９０は絶縁膜パターン１５を備える半導体基板１０、絶縁膜パターン１５上で一方向に沿って延在するライン形状を有し、熱酸化膜パターン（thermal  oxide  pattern）２２を備えるバッファ膜パターン（buffer  pattern）２０、前記バッファ膜パターン２０と同一な上面を有し、絶縁膜パターン１５を貫通して前記基板１０の内部まで延在するシリンダー形状のコンタクト３０、及び前記バッファ膜パターン２０と前記コンタクト３０を覆って、前記バッファ膜パターン２０に沿って延在するライン形状の導電ライン４０を含む。
【００１９】
例えば、半導体基板１０は素子分離膜１１により画成される活性領域Ａを備え、活性領域Ａ上に配置されたトランジスタ及びチャンネルのような導電構造物（図示せず）を備える。ビットライン構造物９０は、前記トランジスタのドレイン電極と連結されて信号を転送する。
【００２０】
絶縁膜パターン１５は前記半導体基板の上面を覆うように配置され、前記導電構造物を部分的に露出するコンタクトホールＨを備えることができる。例えば、絶縁膜パターン１５は基板１０を覆う堆積酸化膜パターン１２及び堆積酸化膜パターン１２に積層されるエッチング阻止膜パターン１４を含むことができる。
【００２１】
堆積酸化膜パターン１２は半導体基板１０に備えられた導電構造物を外部環境から保護する保護膜として機能し、エッチング阻止膜パターン１４は後続する配線工程でエッチング終了時点を決定する。
【００２２】
本実施形態の場合、堆積酸化膜パターン１２は化学気相成長工程により約４０Å乃至約６０Åの厚さで形成されるシリコン酸化物で構成され、エッチング阻止膜パターン１４は化学気相成長工程により約３０Å乃至約４０Åの厚さで形成されるシリコン窒化物で構成できる。特に、酸化膜パターン１２は後続する熱酸化膜パターン２２と対照的に堆積工程により形成される堆積酸化物で構成される。
【００２３】
本実施形態の場合、前記絶縁膜パターン１５は互いに積層されるシリコン酸化膜パターンとシリコン窒化膜パターンを開示しているが、ビットライン構造物９０の特性とビットライン構造物９０を備える半導体素子の特性によって堆積酸化膜パターン１２のみを備える単一膜で形成されることもできる。
【００２４】
バッファ膜パターン２０は後述する導電ライン４０及びコンタクト３０を形成するためのエッチング工程が進行される間、絶縁膜パターン１５に対するオーバーエッチングを防止して基板１０を保護する。故に、バッファ膜パターン２０は導電ライン４０とコンタクト３０に対して適切なエッチング比と厚さを有する。
【００２５】
コンタクト３０はポリシリコンで構成され、導電ライン４０は導電性金属物質で構成され、バッファ膜パターン２０は導電性金属及びポリシリコンを除去するエッチング工程で相対的に小さなエッチング速度を有する単一膜パターンまたは多層膜パターンで構成される。
【００２６】
本実施形態の場合、バッファ膜パターン２０は熱酸化膜パターン２２、窒化膜パターン２４、及びポリシリコンパターン２６が積層された多層膜パターンで構成される。
【００２７】
ポリシリコンパターン２６は、金属物質を備える導電ライン４０を形成するための第１エッチング工程のオーバーエッチング（over  etch）により除去され、第１エッチング工程のオーバーエッチングを吸収できるバッファとして機能する。特に、ポリシリコンパターン２６はコンタクト３０と同一な物質で構成して、ポリシリコンパターン２６に対するオーバーエッチングによりコンタクト３０の上部を形成するようにする。
【００２８】
ポリシリコンパターン２６の下に配置される窒化膜パターン２４と熱酸化膜パターン２２は、コンタクト３０の下部を形成するための第２エッチング工程が進行される間、コンタクト３０を構成する物質より小さなエッチング速度を備えて、第２エッチング工程が進行される間、下に位置する基板１０が損傷されることを防止する。
【００２９】
即ち、ポリシリコンパターン２６は導電ライン４０を形成する第１エッチング工程のオーバーエッチングを吸収して導電ライン４０を形成する間のオーバーエッチングから下部膜物質を保護し、ポリシリコンパターン２６の下の窒化膜パターン２４と熱酸化膜パターン２２はコンタクト３０を形成する第２エッチング工程でポリシリコンより高い耐エッチング特性を備えて、第２エッチング工程が遂行される間、下に位置する基板１０が損傷されることを防止することができる。
【００３０】
したがって、第１及び第２エッチング工程を含むビットラインエッチング工程が遂行される間、基板１０はポリシリコンパターン２６、窒化膜パターン２４、及び熱酸化膜パターン２２を備えるバッファ膜パターン２０と、バッファ膜パターン２０の下の絶縁膜パターン１５により保護される。これによって、ビットラインエッチング工程が遂行される間、バッファ膜パターン２０と絶縁膜パターン１５により、下に位置する導電構造物を含む基板１０が損傷されることを十分に防止することができる。
【００３１】
例えば、熱酸化膜パターン２２は絶縁膜パターン１５上で一定の幅（ｗ）を有し、一定の方向に沿って延在するライン形状に提供され、窒化膜パターン２４及びポリシリコンパターン２６は熱酸化膜パターン２２上に同一な幅（ｗ）を有するライン形状に積層される。
【００３２】
熱酸化膜パターン２２は、ポリシリコンに対する熱酸化工程（thermal  oxidation  process）により形成されて単結晶シリコンに対する熱酸化工程より大きい厚さを有するように形成される。本実施形態の場合、熱酸化膜パターン２２は周辺回路素子のゲート絶縁膜と同時に形成され、約５０Å乃至１００Åの厚さを有する。
【００３３】
窒化膜パターン２４は選択的に提供されることができ、熱酸化膜パターン２２に対する窒化工程により形成されて熱酸化膜パターン２２の上面に位置する。これによって、窒化膜パターン２４はシリコン酸窒化膜パターンで提供され、約２０Å乃至３０Åの厚さを有することができる。
【００３４】
ポリシリコンパターン２６は、導電ライン４０を形成するためのエッチング工程のオーバーエッチングを吸収できる程度の厚さで提供され、熱酸化膜パターン２２と窒化膜パターン２４の厚さによって可変的な厚さを有する。
【００３５】
したがって、熱酸化膜パターン２２と窒化膜パターン２４が導電ライン４０を形成するための第１エッチング工程のオーバーエッチングだけでなく、コンタクト３０を形成するための第２エッチング工程に対しても十分なエッチング選択比を有すれば、ポリシリコンパターン２６は提供されないこともある。
【００３６】
熱酸化膜パターン２２は、周辺回路ゲート絶縁膜を形成するための熱酸化工程によりポリシリコンを酸化させて収得することによって、素子の特性によって厚さを適切に調節することができる。したがって、熱酸化膜パターン２２と窒化膜パターン２４がビットラインエッチング工程で十分なエッチング選択比を有すれば、ポリシリコンパターン２６は提供されないことがあり、バッファ膜パターン２０は熱酸化膜パターン２２と窒化膜パターン２４のみで構成できる。これによって、バッファ膜パターン２０の全体高さを縮小させてビットラインエッチング工程でパターンアスペクト比を低めることができる。
【００３７】
だけでなく、熱酸化膜パターン２２と窒化膜パターン２４のエッチング選択比と厚さによって導電性を有するポリシリコンパターン２６の厚さを減少させることができるので、隣接するビットライン間の寄生キャパシタンスを低めてビットラインのセンシングマージンを高めることができる。
【００３８】
本実施形態の場合、ポリシリコンパターン２６は約２００Å以下の厚さを有するように提供される。例えば、熱酸化膜パターン２２が約５０Åの厚さを有する場合、ポリシリコンパターン２６は約４０Åまで厚さを低めることができる。好ましくは、ポリシリコンパターン２６は約２０Å乃至約２００Åの厚さを有する。これによって、ビットラインのアスペクト比と寄生キャパシタンスを全て低下させることができる。
【００３９】
コンタクト３０は、絶縁膜パターン１５を貫通して基板１０の内部に挿入され、バッファ膜パターン２０と同一な上面を有するように位置する。これによって、コンタクト３０は、ポリシリコンパターン２６と並んで配置されて上部の導電ライン４０と接続する上部コンタクト３４と、上部コンタクト３４から下方に延在して活性領域Ａと接続し、絶縁膜パターン１５と素子分離膜１１により画成される下部コンタクト３２から構成される。
【００４０】
上部コンタクト３４は導電ライン４０を形成するための第１エッチング工程のオーバーエッチングにより形成され、下部コンタクト３２は熱酸化膜パターン２２及び窒化膜パターン２４に対して相対的に高いエッチング速度でエッチングされるようにして第２エッチング工程により形成される。
【００４１】
特に、後述するように、下部コンタクト３２は絶縁膜パターン１５の下部に形成される接合リセスＲの内部に位置するので、第２エッチング工程は接合リセスＲの内部まで遂行されなければならない。したがって、熱酸化膜パターン２２及び窒化膜パターン２４は、接合リセスＲの内部まで進行される第２エッチング工程が進行される間、絶縁膜パターン１５に対する損傷を最小化することができる程度のエッチング選択比と厚さを有する。
【００４２】
コンタクト３０は、導電ライン４０から印加される信号を転送するようにポリシリコンのような導電性物質で構成されて活性領域Ａと導電ライン４０を電気的に連結する。例えば、コンタクト３０は導電ライン４０と活性領域Ａを電気的に連結する導電プラグに提供される。
【００４３】
例えば、活性領域Ａの一部は上端部が一定深さまで除去されてリセス化され、接合リセスＲが、素子分離膜１１により画成されて絶縁膜パターン１５のコンタクトホールＨと連通するようにして、リセス化された活性領域Ａの上部に提供される。したがって、下部コンタクト３２は接合リセスＲ及びコンタクトホールＨを貫通して配置され、上部コンタクト３４は下部コンタクト３２から延在して導電ライン４０と接続する。これによって、バッファ膜パターン２０の高さによりコンタクト３０の高さも決定される。
【００４４】
これによって、バッファ膜パターン２０の高さを縮小することによって、前記コンタクト３０の高さも縮小することができる。バッファ膜パターン２０とコンタクト３０の高さの縮小は、導電ライン４０及びバッファ膜パターン２０とコンタクト３０を形成するためのエッチング工程のアスペクト比を減少させてエッチング工程進行中にパターンが崩壊するか、または隣接パターンが接触することを防止することができる。
【００４５】
導電ライン４０は、バッファ膜パターン２０及びコンタクト３０と接し、バッファ膜パターン２０と同一な幅を有して延在するライン形状に提供される。
【００４６】
例えば、導電ライン４０はバッファ膜パターン２０及びコンタクト３０と接触する障壁パターン（barrier  pattern）４２、障壁パターン４２を覆うライン形状の金属パターン４４、及び金属パターン４４を外部から保護するライン形状のキャッピングパターン４６を含む。
【００４７】
障壁パターン４２は、窒化チタン膜ＴｉＮ、窒化タンタル膜ＴａＮ、及び窒化タングステン膜ＷＮのうちの１つで構成され、金属パターン４４はチタン、タンタル、及びタングステンのうち、いずれか１つで構成できる。キャッピングパターン４６は、シリコン窒化物で構成できる。
【００４８】
導電ライン４０とバッファ膜パターン２０及びコンタクト３０は、基板１０のセル領域に配置されるビットライン構造物９０に提供される。本実施形態の場合、ビットライン構造物９０は周辺回路ゲート構造物と同一なレベルに形成されてゲートビットライン（gate  bit  line、ＧＢＬ）に提供され、基板１０の上面の下に位置する埋め込みチャンネルトランジスタのドレイン電極にビットライン信号を転送する。
【００４９】
導電ライン４０とバッファ膜パターン２０及びコンタクト３０は、連続的に遂行されるエッチング工程により形成されてビットライン構造物９０を構成する単一のラインパターンＬに形成される。ラインパターンＬは絶縁膜パターン１５を貫通して活性領域Ａと接触する接続部Ｃと絶縁膜パターン１５より上に配置されて信号を転送する転送部Ｔで構成される。
【００５０】
したがって、バッファ膜パターン２０の高さの減少はコンタクト３０の高さも同時に減少させてビットライン構造物９０を形成するためのラインパターンＬのアスペクト比を低めることができる。これによって、エッチング工程進行中にラインパターンＬが崩壊するか、または隣接するラインパターンと接触することを防止することができる。
【００５１】
特に、接続部ＣはコンタクトホールＨ及び接合リセスＲの内部までエッチングが遂行されるので、アスペクト比が上昇する場合、パターン崩壊と隣接パターンとの間のブリッジ不良が頻繁に発生するようになる。
【００５２】
しかしながら、本実施形態の場合、隣接するラインパターンの間の間隔が縮小されるとしてもバッファ膜パターン２０及びコンタクト３０の高さを調節することによってアスペクト比の上昇を効果的に防止することができる。
【００５３】
ラインパターンＬの側部はスペーサー５０により外部と絶縁される。これによって、互いに隣接するラインパターンＬは互いに電気的に分離される。
【００５４】
特に、スペーサー５０は、コンタクトホールＨ及び接合リセスＲの内部でコンタクト３０の側部を囲むように配置されて、コンタクト３０を、隣接した活性領域Ａまたは隣接活性領域と接続する他のコンタクト構造物から電気的に分離する。したがって、導電ライン４０とバッファ膜パターン２０及びコンタクト３０は、周辺環境と電気的に分離されて個別的なビットライン構造物９０を形成するようになる。
【００５５】
特に、バッファ膜パターン２０を構成する導電性パターンであるポリシリコンパターン２６の厚さ（高さ）が縮小されることによって、隣接したコンタクト３０と対面する面積が縮小されることによって、ラインパターンＬの間の寄生キャパシタンスを効果的に減らすことができる。これによって、ビットライン構造物９０のセンシングマージンを格段に改善することができる。
【００５６】
前述したようなビットライン構造物９０によれば、導電ライン４０とコンタクト３０に対して相対的に小さなエッチング比を有する熱酸化膜パターン２２及び／又は窒化膜パターン２４をバッファ膜パターン２０に提供しており、ポリシリコンパターンのみで構成されていた従来のバッファ膜パターンと比較してバッファ膜パターン２０の高さを格段に低めることができる。これによって、ゲートビットラインエッチング工程でパターンのアスペクト比を格段に低めることによって、隣接する導電ライン４０の間のブリッジ不良やパターン崩壊を防止することができる。
【００５７】
また、従来のバッファ膜パターンと比較して熱酸化膜パターン２２及び窒化膜パターン２４の厚さだけポリシリコンパターン２６の厚さを減らすことによって、隣接するビットラインの間の寄生キャパシタンスを減らすことができる。これによって、ビットライン構造物９０のセンシングマージンを改善することができる。
【００５８】
本実施形態の場合、バッファ膜パターン２０は、熱酸化膜パターン２２、窒化膜パターン２４、及びポリシリコンパターン２６の３重膜パターンで構成されることを例示するが、窒化膜パターン２４及びポリシリコンパターン２６は選択的に提供できる。
【００５９】
図２ａ及び図２ｂは、図１に図示したビットライン構造物の変形例を示す断面図である。
【００６０】
図２ａ及び図２ｂに図示したように、バッファ膜パターン２０は熱酸化膜パターン２２と窒化膜パターン２４のみで構成されて第１変形バッファ膜パターン２０ａを構成するか、または熱酸化パターン２２のみで構成されて第２変形バッファ膜パターン２０ｂで構成できる。
【００６１】
したがって、導電性物質であるポリシリコンをバッファ膜パターン２０から除去して、導電ライン４０の障壁パターン４２は、窒化膜パターン２４上に位置するか、または熱酸化膜パターン２２上に位置することができる。
【００６２】
これによって、互いに隣接した導電ライン４０の間の寄生キャパシタンスをより減少させることによって、ビットライン構造物９０のセンシングマージンをより改善することができる。この際、熱酸化膜パターン２２は、窒化膜パターン２４及び／又はポリシリコンパターン２６が吸収していたビットラインエッチング工程のオーバーエッチングを負担することができる程度に十分な厚さを有する。
【００６３】
したがって、図１に図示したバッファ膜パターン２０の熱酸化膜パターンより、第１及び第２変形バッファ膜パターン２０ａ、２０ｂの熱酸化膜パターン２２はより厚く形成される。
【００６４】
前述したようなビットライン構造物９０は、埋め込み型トランジスタを備えるセル領域とプレーナトランジスタを備える周辺回路領域とを備えるＢＣＡＴ素子でセル領域と周辺回路領域の段差を低めることができるゲートビットラインに適用できる。しかしながら、ＢＣＡＴ素子だけでなく、セル領域と周辺回路領域の段差を低めながらセル領域でのビットラインキャパシタンスとアスペクト比の改善が要求される多様なメモリ素子のビットラインに適用できることは自明である。
【００６５】
図３は本発明の一実施形態によるメモリ素子を示す平面図であり、図４ａから図４ｄは、それぞれ、図３に図示したメモリ素子をＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、及びＤ−Ｄ’方向に沿って切断した断面図である。
【００６６】
図３と図４ａから４ｄを参照すると、本発明の一実施形態によるメモリ素子１０００は、素子分離膜１１０により画成される活性領域１０２を備える基板１００、基板１００に埋め込まれて第１方向（Ｉ）に沿って延在する埋め込みゲート構造物２１０、及び接合領域２２０を備える埋め込みチャンネルアレイトランジスタ構造物（ＢＣＡＴ）２００、基板１００及び埋め込みチャンネルアレイトランジスタ構造物２００を覆う絶縁膜パターン３００、絶縁膜パターン３００上で第２方向に沿って延在するビットライン構造物４００、ビットライン構造物４００を覆って互いに電気的に分離する層間絶縁膜パターン５００、及び層間絶縁膜パターン５００上に配置される電荷格納構造物６００を含む。
【００６７】
例えば、基板１００は、データを格納するメモリ素子が配置されるセル（cell）領域Ｃ、及びメモリ素子を制御して駆動する周辺回路素子が配置される周辺回路（peripheral）領域Ｐを有する半導体基板を含む。本実施形態の場合、セル領域Ｃには基板１００の内部にセルトランジスタのゲート構造物が埋め込まれる埋め込みトランジスタが提供され、周辺回路領域Ｐには基板の上面に周辺回路素子のゲート構造物が提供されるプレーナタイプのトランジスタが提供される。
【００６８】
基板１００は、ゲート電極のような導電構造物が配置される活性領域１０２と活性領域１０２を画成するフィールド領域１０４とに区分され、前記フィールド領域には隣接した活性領域１０２を孤立させて電気的に分離する素子分離膜１１０が位置する。
【００６９】
例えば、基板１００はシリコン、ゲルマニウム、シリコン−ゲルマニウム、またはＧａＰ、ＧａＡｓ、ＧａＳｂなどのＩＩＩ−Ｖ族化合物を含むことができる。例えば、基板１００はシリコン基板、ゲルマニウム基板、シリコン・オン・インシュレータ（silicon  on  insulator、ＳＯＩ）基板、及びゲルマニウム・オン・インシュレータ（germanium  on  insulator、ＧＯＩ）基板を含む。素子分離膜１１０は、シリコン酸化物（silicon  oxide）、シリコン窒化物（silicon  nitride）、またはシリコン酸窒化物（silicon  oxy-nitride）のうち、いずれか１つで構成できる。
【００７０】
活性領域１０２は、第１方向（Ｉ）または第２方向（II）に対して一定の角度に傾斜するように配置され、同一な間隔で反復的に配列される。活性領域１０２の傾斜した配列により隣り合う活性領域１０２の間の離隔距離を確保しながら基板１００の単位面積当たりのセル密度を高めることができる。
【００７１】
本実施形態の場合、単一の活性領域１０２に一対のゲートラインが交差するように第１方向（Ｉ）に沿って延在してワードラインＷＬを構成し、活性領域１０２の中央部と単一のビットライン構造物４００が交差するように第２方向（II）に沿って延在してビットラインＢＬを構成する。したがって、基板１００のセル領域Ｃでは、単一の活性領域１０２に一対のワードラインＷＬと１つのビットラインＢＬが交差するように構成される。これによって、活性領域１０２には一対の単位セルが配置される。
【００７２】
セル領域Ｃには基板１００の上面より低いレベルに位置する埋め込みゲート（以下、セルゲートＣＧ）と前記埋め込みゲートの上面より高いレベルに位置する接合領域２２０を備える埋め込みチャンネルアレイトランジスタ（buried  channel  array  transistor（ＢＣＡＴ））２００が配置される。
【００７３】
セル領域Ｃには第１方向（Ｉ）に沿って延在して活性領域１０２と素子分離膜１１０を交互に横切るトレンチ（図示せず）が備えられ、前記トレンチの内部に埋め込みゲート構造物２１０が配置されて第１方向（Ｉ）に沿って延在するゲートラインを形成する。前記トレンチに備えられて基板１００の上面より低い活性領域１０２上に配置された埋め込みゲートＣＧは、メモリ素子１０００のセルゲート電極として機能する。これによって、第１方向（Ｉ）に沿って延在するゲートラインはメモリ素子１０００のワードラインＷＬに提供される。
【００７４】
例えば、セルゲートＣＧは前記トレンチを構成する活性領域１０２の底面と側面を覆うセルゲート絶縁膜２１２、及びセルゲート絶縁膜２１２を覆って前記トレンチの下部を埋め込むセルゲート導電膜２１４を含む。
【００７５】
セルゲート導電膜２１４は、ドーピングされた半導体（doped  semiconductor）、導電性金属窒化物、及び導電性金属のうち、いずれか１つを含むことができる。例示的に、前記導電性金属窒化物は窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または窒化タングステン（ＷＮ）を含み、前記導電性金属はルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、またはタンタル（Ｔａ）を含むことができる。
【００７６】
セルゲート絶縁膜２１２は、酸化物（oxide）、窒化物（nitride）、酸窒化物（oxynitride）、または高誘電率（high-k）物質のうちから選択された少なくとも１つを含むことができる。高誘電率物質は、窒化物の誘電率に比べて高い誘電率を有する絶縁物質で構成される。例えば、前記高誘電率物質は酸化ハフニウム（hafnium  oxide）または酸化アルミニウム（aluminum  oxide）などの絶縁性金属酸化物で構成される。本発明の一実施形態によれば、セルゲート絶縁膜２１２はトレンチの底面の全体と下部側面の一部を覆うＵ−字形状に提供される。
【００７７】
セルゲートＣＧの上部はセルゲートキャッピングパターン２１６が配置されてセルゲートＣＧを外部と絶縁する。セルゲートキャッピングパターン２１６は、素子分離膜１１０の上面と同一な上面を備えて、前記トレンチはセルゲートＣＧとセルゲートキャッピングパターン２１６により埋め込まれる。これによって、トレンチを埋め込む埋め込みゲート構造物２１０が第１方向に沿って延在するライン形状に提供される。セルゲートキャッピングパターン２１６は酸化物、窒化物、または酸窒化物のような絶縁物質で構成される。
【００７８】
埋め込みゲート構造物２１０により分離される活性領域１０２に、不純物が注入される接合領域２２０が配置される。一定の距離だけ離隔した一対のゲートラインが単一の活性領域１０２と交差するので、接合領域２２０は活性領域１０２の中央部に位置する第１接合部２２２、及び活性領域１０２の両端部に位置する一対の第２接合部２２４を備える。
【００７９】
特に、第１接合部２２２の上部はリセスされてセルゲートキャッピングパターン２１６の上面より低い上面を有し、第２接合部２２４はセルゲートキャッピングパターン２１６と同一な上面を有する。これによって、第１接合部２２２は相対的に上面が低く位置する低上面接合部を形成し、第２接合部２２４は相対的に上面が高く位置する高上面接合部を形成する。
【００８０】
接合領域２２０には不純物が注入されてＢＣＡＴ構造物２００のソース電極及びドレイン電極として機能する。例えば、不純物は燐（Ｐ）またはホウ素（Ｂ）を含むことができる。本発明の一実施形態によれば、接合領域２２０の下面はセルゲート絶縁膜２１２の上面より低く位置することができる。
【００８１】
本実施形態の場合、第１接合部２２２は共通ドレイン領域Ｄに提供され、第２接合部２２４はソース領域に提供される。しかしながら、第１接合部２２２を共通ソース領域に提供し、第２接合部２２４をドレイン領域に提供することもできることは自明である。
【００８２】
これによって、基板１００の上面より低く配置されるセルゲートＣＧとセルゲートＣＧより高く配置される接合領域２２０を備えるＢＣＡＴ構造物２００が基板１００のセル領域Ｃに配置される。
【００８３】
この際、基板１００の周辺回路領域Ｐには周辺ゲートＰＧと周辺ゲートキャッピングパターン８６０を備える周辺回路トランジスタ構造物８００が配置される。
【００８４】
周辺ゲートＰＧは、周辺回路ゲート絶縁膜８１０、硬化膜８２０、第１周辺ゲート導電膜８３０、障壁層８４０、及び第２周辺ゲート導電パターン８５０を含む。
【００８５】
周辺ゲート絶縁膜８１０、硬化膜８２０、及び第１周辺ゲート導電膜８３０は、後述するバッファ膜パターン４１０と同一な組成を有し、障壁層８４０及び第２周辺ゲート導電パターン８５０は導電ライン４３０と同一な組成を有する。
【００８６】
例えば、周辺ゲート絶縁膜８１０は熱酸化工程により形成される熱酸化物で構成され、周辺回路硬化膜８２０は窒化物で構成され、第１周辺ゲート導電膜８３０はポリシリコンで構成できる。また、バリアパターン８４０及び第２周辺ゲート導電膜８５０は金属窒化膜及び導電性金属で構成できる。
【００８７】
周辺回路トランジスタ構造物８００の組成は、前記ビットライン構造物４００の組成によって変化できることは自明である。
【００８８】
図示してはいないが、周辺回路ゲートＰＧと隣接した周辺回路領域の活性領域には不純物が注入されて周辺回路ゲートと隣接した周辺回路ソース電極Ｓ及びドレイン電極Ｄが配置できる。これによって、周辺回路領域の活性領域には周辺回路ゲートＰＧとソース及びドレイン電極から構成される周辺回路トランジスタ構造物８００が完成される。周辺回路トランジスタ構造物８００は、周辺回路絶縁パターン９００により外部から絶縁される。
【００８９】
セル領域Ｃの上面は絶縁膜パターン３００が配置されてＢＣＡＴ構造物２００は外部環境から保護される。特に、絶縁膜パターン３００は、下に位置するＢＣＡＴ構造物２００を後述するビットラインエッチング工程から保護することができるように、前記ビットラインエッチング工程に対して十分なエッチング比を有する。
【００９０】
絶縁膜パターン３００は単一膜（single  layer）または多層膜（multi  layer）に提供できる。本実施形態の場合、絶縁膜パターン３００はセル領域Ｃを覆う基底酸化膜パターン３１０及び基底酸化膜パターン３１０に積層されるエッチング阻止膜パターン３２０を含む二重膜構造で提供される。基底酸化膜パターン３１０は、熱酸化工程でなく、堆積工程により形成されたシリコン酸化物で構成され、エッチング阻止膜パターン３２０はシリコン窒化物で構成される。
【００９１】
絶縁膜パターン３００は、後続するエッチング工程、例えば、第１及び第２コンタクトホールＨ１、Ｈ２の形成工程やビットラインエッチング工程から基板１００を保護することができる保護膜として機能する。特に、ビットラインエッチング工程でバッファ膜パターン４１０が基板を保護する保護膜として機能し難い場合、絶縁膜パターン３００は補充的にビットラインエッチング工程のバッファ膜として機能して、下に位置する基板を保護することもできる。
【００９２】
絶縁膜パターン３００上で第２方向（II）に沿って延在するビットライン構造物４００が配置される。
【００９３】
例えば、ビットライン構造物４００は、絶縁膜パターン３００上に第２方向（II）に沿って延在し、熱酸化膜パターン４１２を備えるバッファ膜パターン４１０、バッファ膜パターン４１０と同一な上面を有し、絶縁膜パターン３００の下まで延在して、相対的に低い上面を有する第１接合部２２２と接触する第１コンタクト４２０、バッファ膜パターン４１０及び第１コンタクト４２０の上の導電ライン４３０を含む。バッファ膜パターン４１０、第１コンタクト４２０、及び導電ライン４３０の側部にはビットラインスペーサー４４０が備えられて隣接したビットライン構造物４００と第２コンタクト６１０を電気的に分離する。
【００９４】
バッファ膜パターン４１０は第１方向（Ｉ）に沿って一定の幅を有し、第２方向（II）に沿って延在するライン形状に提供され、導電ライン４３０はバッファ膜パターン４１０と同一な幅を有し、第２方向（II）に沿って延在するライン形状を有する。
【００９５】
導電ライン４３０、バッファ膜パターン４１０、及び第１コンタクト４２０は同一なエッチング工程により順次に形成され、バッファ膜パターン４１０は導電ライン４３０を形成するためのエッチング工程のオーバーエッチングを吸収して基板１００を保護し、第１コンタクト４２０に対するエッチング工程が進行される間、基板１００をカバーすることができる。
【００９６】
したがって、前記ビットラインを形成するためのビットラインエッチング工程が遂行される間、前記基板１００及びＢＣＡＴ構造物２００は絶縁膜パターン３００とバッファ膜パターン４１０によりエッチング工程から保護される。
【００９７】
本実施形態の場合、ビットライン４００は図１に図示したようなビットライン構造物９０と実質的に同一な構造で提供できる。
【００９８】
これによって、バッファ膜パターン４１０は熱酸化膜パターン４１２、硬化パターン４１４、及びバッファ導電パターン４１６で構成される。熱酸化膜パターン４１２は、周辺回路ゲートＰＧの周辺回路ゲート絶縁膜８１０を形成するための熱酸化工程により形成される。
【００９９】
但し、熱酸化膜パターン４１２はポリシリコンに対する熱酸化工程により形成されるシリコン酸化物で構成されて、単結晶シリコンに対する熱酸化工程により形成されるシリコン酸化物で構成される周辺回路ゲート絶縁膜８１０より大きい厚さを有する。
【０１００】
例えば、周辺回路ゲート絶縁膜８１０は約５０Å乃至約７０Åの厚さを有するシリコン酸化物で構成され、熱酸化膜パターン４１２は約５０Å乃至１００Åの厚さを有するシリコン酸化物で構成される。
【０１０１】
硬化パターン４１４は、周辺回路ゲートＰＧの硬化膜８２０と同一な工程により形成されて同一な構成を有する。例えば、硬化パターン４１４は酸化物に対する窒化工程により形成されるシリコン酸窒化物（ＳｉＯＮ）で構成され、約２０Å乃至３０Åの厚さを有する。
【０１０２】
硬化パターン４１４は、シリコン酸化膜を含む周辺回路ゲート絶縁膜８１０を形成した後、シリコン酸化膜を硬化させて素子の安定性を高めるための窒化工程を周辺回路領域Ｐに遂行するときに、セル領域Ｃの熱酸化膜の上面が前記周辺回路領域に対する窒化工程により窒化されて形成される。したがって、周辺回路領域Ｐで周辺回路硬化膜８２０が要求されない場合には硬化パターン４１４も省略できる。硬化パターン４１４は、シリコン酸窒化膜パターンで提供され、約２０Å乃至３０Åの厚さを有することができる。
【０１０３】
バッファ導電パターン４１６は、導電ライン４３０を形成するためのビットラインエッチング工程である第１エッチング工程のオーバーエッチングにより生成される。即ち、バッファ導電パターン４１６を形成するための膜質は第１エッチング工程のオーバーエッチングを吸収するためのバッファ膜に提供される。本実施形態の場合、バッファ導電パターン４１６はポリシリコンで構成され、熱酸化膜パターン４１２と硬化パターン４１４の厚さによって可変的な厚さを有する。
【０１０４】
したがって、熱酸化膜パターン４１２と硬化パターン４１４が、導電ライン４３０を形成するための第１エッチング工程のオーバーエッチングだけでなく、第１コンタクト４２０を形成するための第２エッチング工程に対しても十分な相対エッチング速度と厚さを備えていて、第２エッチング工程が遂行される間、基板を保護することができれば、バッファ導電パターン４１６は配置されないこともある。この場合、バッファ膜パターン４１０は熱酸化膜パターン４１２と硬化パターン４１４のみで構成できる。これによって、バッファ膜パターン４１０の全体高さを縮小させてビットラインエッチング工程でパターンアスペクト比を低めることができる。
【０１０５】
だけでなく、導電性を有するバッファ導電パターン４１６の厚さ減少は隣接するビットライン間の寄生キャパシタンスを低めてビットラインのセンシングマージンを高めることができる。
【０１０６】
本実施形態の場合、バッファ導電パターン４１６は約２００Å以下の厚さを有するように提供される。例えば、熱酸化膜パターン４１２が約５０Åの厚さを有する場合、バッファ導電パターン４１６は約４０Åまで厚さを低めることができる。本実施形態の場合、バッファ導電パターン４１６は約２０Å乃至２００Åの厚さを有することができる。これによって、ビットラインのアスペクト比と寄生キャパシタンスを全て低下させることができる。
【０１０７】
第１コンタクト４２０は、相対的に低いレベルの上面を有する第１接合部２２２から絶縁膜パターン３００の第１コンタクトホールＨ１を貫通してバッファ導電パターン４１６と同一なレベルの上面を有する。第１コンタクト４２０は、導電性物質で構成されて上部に配置される導電ライン４３０と第１接合部２２２を電気的に連結するコンタクトプラグに提供される。
【０１０８】
本実施形態の場合、第１接合部２２２は共通ドレイン領域Ｄに提供されるので、導電ライン４３０はメモリ素子１０００のビットラインＢＬに提供される。特に、ビットラインＢＬは周辺回路トランジスタ構造物８００と共に形成されてゲートビットライン（gate  bit  line、ＧＢＬ）に提供される。
【０１０９】
例えば、第１コンタクト４２０は半導体物質（例えば、多結晶シリコン（poly-silicon））、金属−半導体化合物（例えば、タングステンシリサイド）、導電性金属窒化物（例えば、窒化チタン、窒化タンタル、または窒化タングステンなど）、または金属（例えば、チタン、タングステン、またはタンタルなど）のうちから選択された少なくとも１つを含むことができる。
【０１１０】
本実施形態において、バッファ膜パターン４１０及び第１コンタクト４２０は導電ライン４３０と同一なエッチング工程により同時に形成される。これによって、第１コンタクトホールＨ１及び接合リセスＲの内部に第１コンタクト４２０を形成する間、隣接したビットライン構造物のバッファ膜パターン４１０は前記接合リセス周辺の基板１００がエッチング工程により損傷されることを防止する。
【０１１１】
したがって、第１コンタクト４２０はバッファ膜パターン４１０及び絶縁膜パターン３００に対して相対的に大きい相対エッチング速度を有することが好ましい。例えば、第１コンタクト４２０はバッファ膜パターン４１０に対して約２〜３倍のエッチング速度を有する物質で形成できる。本実施形態の場合、第１コンタクト４２０はバッファ導電パターン４１６と同一なポリシリコンで構成する。
【０１１２】
第１コンタクト４２０とバッファ膜パターン４１０の相対エッチング速度が一定の場合、バッファ膜パターン４１０の厚さは第１コンタクトホールＨ１と接合リセスＲの深さに比例する。これによって、第１コンタクトホールＨ１と接合リセスＲの深さが小さい場合、バッファ膜パターン４１０も小さな高さ（厚さ）を有し、深さが大きい場合、バッファ膜パターン４１０も大きい高さ（厚さ）を有する。
【０１１３】
熱酸化膜パターン４１２は、周辺回路ゲート絶縁膜８１０を形成するための熱酸化工程によりポリシリコンを酸化させて収得することによって、素子の特性によって厚さを適切に調節することができる。したがって、熱酸化膜パターン４１２と硬化パターン４１４がビットラインエッチング工程で十分な耐エッチング性を有すれば、バッファ導電パターン４１６は提供されないことがある。
【０１１４】
したがって、ビットライン構造物４００は図２ａまたは図２ｂに図示した変形ビットライン構造物と実質的に同一な構成を有することができる。即ち、バッファ膜パターン４１０は、図２ａに図示したように、熱酸化膜パターン４１２と硬化パターン４１４のみで構成されるか、または図２ｂに図示したように熱酸化膜パターン４１２のみで構成できる。勿論、熱酸化膜４１２とバッファ導電パターン４１６のみで構成されることもできる。
【０１１５】
熱酸化膜パターン４１２の厚さは可変的に調節することができ、バッファ導電パターン４１６と第１コンタクト４２０は同一な物質で構成され、熱酸化膜パターン４１２は第１コンタクト４２０に対する相対エッチング速度が格段に小さいので、熱酸化膜パターン４１２の厚さを増加させるだけバッファ導電パターン４１６の高さ（厚さ）を減少させることができる。また、バッファ膜パターン４１０と第１コンタクト４２０は同一な上面を有するように形成されるので、バッファ膜パターン４１０の高さが減少することによって第１コンタクト４２０の高さも減少するようになる。
【０１１６】
これによって、バッファ膜パターン４１０、第１コンタクト４２０、及び導電ライン４３０の積層構造を有するビットライン用ラインパターンＬの全体高さを減少させることによって、ビットラインエッチング工程でラインパターンＬのアスペクト比を格段に改善することができる。だけでなく、導電特性を有するバッファ導電パターン４１６の高さを縮小することによって、隣接するラインパターンＬの間の寄生キャパシタンスも減少させることができる。これによって、ビットライン構造物４００のセンシングマージンも向上させることができる。
【０１１７】
導電ライン４３０は、バッファ膜パターン４１０及び第１コンタクト４２０の上面に積層される障壁パターン４３２、障壁パターン４３２を覆う導電性金属パターン４３４、及び導電性金属パターン４３４を覆って下に位置する導電性金属パターン４３４を外部から保護し電気的に絶縁するビットラインキャッピングパターン４３６を含む。
【０１１８】
導電ライン４３０は、下に位置するバッファ膜パターン４１０及び第１コンタクト４２０と同一な幅を有し、第２方向（II）に沿って延在するライン形状に配置される。バッファ膜パターン４１０、第１コンタクト４２０、及び導電ライン４３０の側部には第２方向（II）に沿って延在するライン形状のビットラインスペーサー４４０が備えられる。
【０１１９】
導電ライン４３０及びビットラインスペーサーは、図１、図２ａ、及び図２ｂに図示した導電ライン４０及びビットラインスペーサー５０と実質的に同一な構成を有するので、これ以上の詳細な説明は省略する。
【０１２０】
セル領域Ｃに配置されたビットライン構造物４００及び周辺回路領域Ｐに配置された周辺回路トランジスタ構造物８００を覆う層間絶縁膜パターン５００が基板１００の全面に配置される。これによって、ビットライン構造物４００及び周辺回路トランジスタ構造物８００が周辺環境から電気的に絶縁される。
【０１２１】
層間絶縁膜パターン５００は、酸化物、窒化物、または酸窒化物のうちのいずれか１つで構成されることができ、基板の全面を通じて平坦な上面を有するように形成される。
【０１２２】
層間絶縁膜パターン５００の上面に電荷を格納することができる電荷格納構造物６００が配置される。電荷格納構造物６００は、層間絶縁膜パターンを貫通してＢＣＡＴ構造物２００と連結される第２コンタクト６１０と、第２コンタクト６１０と電気的に連結される電荷格納部６２０を備える。
【０１２３】
互いに隣接したビットライン構造物４００の間に位置する第２接合部２２４は、ビットラインスペーサー４４０を用いる自己整列エッチング工程により露出する第２コンタクトホールＨ２が形成され、第２コンタクトホールＨ２を導電物質で埋め込んで第２コンタクト６１０を形成する。
【０１２４】
本実施形態の場合、第２コンタクト６１０は共通ドレイン電極と隣接するように配置されるソース電極と連結される埋め込みコンタクト（buried  contact、ＢＣ）に提供されてＢＣＡＴ構造物２００のソース電極と層間絶縁膜パターン５００の上に配置される電荷格納構造物６２０を電気的に連結する。
【０１２５】
本実施形態では、第２コンタクトホールＨ２をビットラインスペーサー４４０を用いる自己整列エッチング工程により形成するので、第２コンタクト６１０はビットラインスペーサー４４０と接触するように配置される。これによって、第２コンタクト６１０のアライメントマージンを高めることができる。しかしながら、第２コンタクトホールＨ２は層間絶縁膜パターン５００を貫通する貫通ホールで形成されてもよく、その場合、第２コンタクト６１０はビットラインスペーサー４４０と接触しないこともあることは自明である。
【０１２６】
第２コンタクト６１０を形成するための導電性物質は、多結晶シリコンと同一な半導体物質、金属−半導体化合物（タングステンシリサイド）、導電性金属窒化物（例えば、窒化チタン、窒化タンタル、または窒化タングステンなど）、または金属（例えば、チタン、タングステン、またはタンタルなど）のうちから選択された少なくとも１つを含むことができる。
【０１２７】
層間絶縁膜パターン５００の上面に第２コンタクト６１０と電気的に連結される電荷格納部６２０が配置される。
【０１２８】
電荷格納部６２０は、メモリ素子１０００の構造によって多様に提供できる。
【０１２９】
例えば、電荷格納部６２０は第２コンタクト６１０と接続するシリンダー型下部電極６２２、前記下部電極の形状プロファイルに沿って表面を覆う誘電膜（図示せず）、及び前記誘電膜を覆う上部電極（図示せず）から構成されるキャパシタ（capacitor）を含むことができる。
【０１３０】
前記下部電極及び上部電極は、ドーピングされた半導体、導電性金属窒化物（例えば、窒化チタン、窒化タンタル、または窒化タングステンなど）、金属（例えば、ルテニウム、イリジウム、チタン、またはタンタルなど）、及び導電性金属酸化物（例えば、酸化イリジウムなど）などから選択された少なくとも１つで構成され、前記誘電膜は酸化物、窒化物、酸窒化物、または高誘電率物質のうちから選択された少なくとも１つで構成できる。
【０１３１】
図示してはいないが、電荷格納部６２０は下部電極（図示せず）、可変抵抗体（図示せず）、及び上部電極（図示せず）が順次に積層された可変抵抗構造物を含むこともできる。
【０１３２】
前記可変抵抗体は、カルコゲナイド（chalcogenide）のような相変化物質で構成され、上部電極及び下部電極は反応性が低い導電性物質で構成できる。これとは異なり、前記上部電極または下部電極のうちのいずれか１つは、ヒーター（heater）電極でありうる。ヒーター電極が可変抵抗体に熱を伝達することによって、可変抵抗体は非結晶状態または結晶状態に変換できる。結晶状態と非結晶状態での可変抵抗体の比抵抗の差を用いて情報を格納することができる。
【０１３３】
前述したようなメモリ素子によれば、ビットライン構造物を構成するバッファ膜パターンをビットラインエッチング工程で相対的にエッチング耐性に優れる熱酸化膜パターンを用いることによって、バッファ導電パターンの高さを格段に減らすか、または除去することができる。これによって、ビットラインエッチング工程でアスペクト比を低めることによって、ビットライン構造物の物理的安定性を高めることができる。
【０１３４】
また、導電性を有するバッファ導電パターンの高さを低めることによって、隣接するビットライン構造物の間の寄生キャパシタンスを低めることができる。これによって、ビットライン構造物のセンシングマージンを向上することによって、メモリ素子の信号特性を改善することができる。
【０１３５】
図５ａから図２０ｄは、図３及び図４ａから図４ｄに図示した半導体素子を製造する方法を示す工程断面図である。図５ａから図１５ｄで、添字‘ａ’は図３に図示したメモリ素子をＡ−Ａ’方向に切断した断面図であり、添字‘ｂ’は図３に図示したメモリ素子をＢ−Ｂ’方向に切断した断面図である。また、添字‘ｃ’は図３に図示したメモリ素子をＣ−Ｃ’方向に切断した断面図であり、添字‘ｄ’は図３に図示したメモリ素子をＤ−Ｄ’方向に切断した断面図である。
【０１３６】
図３及び図５ａから図５ｄを参照すると、素子分離膜１１０により画成される多数の活性領域１０２が整列され、メモリセルが配置されるセル領域Ｃと前記メモリセルを駆動する周辺回路素子が配置される周辺回路領域Ｐに区分される基板１００を提供する。
【０１３７】
基板１００は、ゲート電極のような導電構造物が配置される活性領域１０２と前記活性領域１０２を画成するフィールド領域とに区分され、前記フィールド領域には隣接した活性領域１０２を孤立させて電気的に分離する素子分離膜１１０が位置する。
【０１３８】
セル領域Ｃの活性領域１０２にはデータを格納するメモリ素子用トランジスタが配置され、周辺回路領域Ｐの活性領域にはメモリ素子を制御し駆動する周辺回路素子用トランジスタが配置される。
【０１３９】
基板１００は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはＧａＰ、ＧａＡｓ、ＧａＳｂなどのＩＩＩ−Ｖ族化合物を含むことができる。例えば、基板１００はシリコン基板、ゲルマニウム基板、シリコン・オン・インシュレータ（silicon  on  insulator、ＳＯＩ）基板、及びゲルマニウム・オン・インシュレータ（germanium  on  insulator、ＧＯＩ）基板を含む。
【０１４０】
例えば、活性領域１０２及び素子分離膜１１０はシャロートレンチアイソレーション（Shallow  trench  Isolation：ＳＴＩ）工程により形成できる。基板１００の上面上に形成されたハードマスク（図示せず）をエッチングマスクに使用する異方性エッチング工程により基板１００の上部を除去して素子分離トレンチを形成し、前記素子分離トレンチを絶縁物質で埋め込むことによって、素子分離膜１１０を形成することができる。本実施形態の場合、素子分離膜１１０はシリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のうち、いずれか１つで構成できる。
【０１４１】
これによって、基板１００上に素子分離膜１１０により互いに孤立される多数の活性領域１０２が活性パターン形状に配置される。本実施形態の場合、活性領域１０２は第１方向（Ｉ）または第２方向（II）に対して一定の角度に傾斜して配置され、同一な間隔で反復的に配列される。
【０１４２】
図３及び図６ａから図６ｄを参照すると、セル領域Ｃの内部に埋め込まれ、活性領域１０２と交差するように第１方向（Ｉ）に沿って延在するライン形状の埋め込みゲート構造物２１０、及び埋め込みゲート構造物２１０と隣接するように活性領域１０２上に配置される接合領域２２０を備える埋め込みチャンネルアレイ構造物２００を形成する。
【０１４３】
例えば、素子分離膜１１０及び活性パターン１０２の上部をエッチングして第１方向（Ｉ）に沿って延在し、第２方向に沿って一定の距離だけ離隔する多数のゲートトレンチ（図示せず）を形成する。本実施形態の場合、単一の活性領域１０２に一対のゲートトレンチが交差するように形成される。
【０１４４】
基板１００の上面及びゲートトレンチの表面に沿って予備セルゲート絶縁膜（図示せず）を形成し、前記予備セルゲート絶縁膜（図示せず）の上面に前記ゲートトレンチを埋め込むことに十分な厚さを有するように予備セルゲート導電膜（図示せず）を形成する。
【０１４５】
前記予備セルゲート絶縁膜は、ゲートトレンチにより露出した活性領域１０２の表面に対して熱酸化工程を遂行するか、または活性領域１０２の表面に化学気相成長（Chemical  Vapor  Deposition：ＣＶＤ）工程や原子層成長工程のような堆積工程によりシリコン酸化物または金属酸化物のような高誘電率物質を堆積することによって形成することができる。
【０１４６】
前記予備セルゲート導電膜は、物理気相成長、化学気相成長、または原子層成長工程のような堆積工程を用いて導電物質を前記予備セルゲート絶縁膜上に堆積することによって形成することができる。この際、堆積工程条件を制御して前記ゲートトレンチが十分に埋め込まれるように前記導電物質を堆積する。これによって、基板１００はゲートトレンチを埋め込む程度の厚さを有する予備セルゲート導電膜により覆われる。
【０１４７】
次に、ＣＭＰのような平坦化工程により活性領域１０２の上面が露出するように前記予備セルゲート導電膜及び予備セルゲート絶縁膜を除去してゲートトレンチの内部のみに前記予備セルゲート導電膜及び予備セルゲート絶縁膜を残留させる。
【０１４８】
次に、エッチバック工程により前記ゲートトレンチの内部に形成された前記予備セルゲート絶縁膜及び前記予備セルゲート導電膜の上部を除去する。これによって、前記ゲートトレンチの下部を詰めて、セルゲート絶縁膜２１２及びセルゲート導電膜２１４で構成されるセルゲートＣＧが完成される。
【０１４９】
次に、前記ゲートトレンチの上部を埋め込んでセルゲートＣＧを外部と遮断するように基板１００の全面を覆うセルゲートキャッピング膜を形成し、平坦化工程により活性領域１０２の上面が露出するように前記セルゲートキャッピング膜を除去する。これによって、前記ゲートトレンチの上部を埋め込むセルゲートキャッピングパターン２１６が形成される。前記セルゲートキャッピング膜はシリコン窒化物やシリコン酸化物を使用して化学気相成長工程により形成できる。
【０１５０】
これによって、前記ゲートトレンチの内部に順次に積層されたセルゲート絶縁膜２１２、セルゲート導電膜２１４、及びセルゲートキャッピングパターン２１６から構成される埋め込みゲート構造物２１０が形成される。
【０１５１】
即ち、セル領域Ｃで素子分離膜１１０より低いレベルを有するように基板１００の内部にセルゲートＣＧが配置され、ライン形状を有するセルゲートキャッピングパターン２１６により覆われるワードラインＷＬが形成される。
【０１５２】
この際、セルゲートキャッピングパターン２１６と同一な上面を有する活性領域１０２は外部に露出する。したがって、セル領域Ｃの活性領域１０２はライン形状のセルゲートキャッピングパターン２１６と素子分離膜１１０によって島形状に孤立されて配置される。
【０１５３】
本実施形態の場合、単一の活性領域１０２に一対のワードラインＷＬが交差するように形成されるので、セル領域Ｃで各活性領域１０２は一対の埋め込みゲート構造物２１０と隣接した中央部及びいずれか１つの埋め込みゲート構造物２１０と隣接した両端部が露出して接合領域２２０に提供される。
【０１５４】
一方、周辺回路領域Ｐではゲートトレンチが形成されず、素子分離膜１１０により画成される活性領域１０２の全体が外部に露出する。
【０１５５】
その後、セル領域Ｃに対してのみ活性領域１０２にイオン注入工程により不純物を注入して活性領域１０２の中央部で一対の埋め込みゲート構造物２１０と隣接するように位置する第１接合部２２２及び活性領域１０２の両端部で埋め込みゲート構造物２１０のいずれか１つと隣接するように位置する一対の第２接合部２２４を形成する。前記不純物は燐またはホウ素を含むことができる。本実施形態の場合、接合領域２２０の下面はセルゲートＣＧの上面より低いようにイオン注入工程を遂行する。
【０１５６】
イオン注入工程が進行される間、周辺回路領域Ｐはマスク膜（図示せず）によりカバーされてセル領域に対してのみ接合領域２２０を形成することができる。イオン注入工程が完了すれば、前記マスクを除去して周辺回路領域Ｐを露出する。
【０１５７】
これによって、基板１００のセル領域Ｃに上面より低い位置に埋め込まれるセルゲートＣＧと上面に形成される接合領域２２０を備える埋め込みチャンネルアレイトランジスタ（buried  channel  array  transistor、ＢＣＡＴ）構造物２００が完成される。
【０１５８】
図３及び図７ａから図７ｄを参照すると、ＢＣＡＴ構造物２００を備える基板１００の全面（whole  surface）に絶縁膜３００ａを形成する。
【０１５９】
例えば、ＰＥＯＸ、ＴＥＯＳ、シリケートガラスシロキサン、シルセスキオキサンのようなシリコン酸化物を使用して堆積工程やスピンコーティング工程により基板１００の全面を覆う基底酸化膜３１０ａを形成する。次に、基底酸化膜３１０ａ上にシリコン窒化物またはシリコン酸窒化物を使用する堆積工程によりエッチング阻止膜３２０ａを形成する。これによって、基板１００の全面を覆い、基底酸化膜３１０ａ及びエッチング阻止膜３２０ａを備える絶縁膜３００ａを形成する。
【０１６０】
例えば、基底酸化膜３１０ａは約４０Å乃至６０Åの厚さを有するように形成し、エッチング阻止膜３２０ａは約３０Å乃至４０Åの厚さを有するように形成することができる。
【０１６１】
図３及び図８ａから図８ｄを参照すると、絶縁膜３００ａを覆う第１半導体膜４１２ａ及び犠牲膜４９０ａを形成する。
【０１６２】
例えば、エッチング阻止膜３２０ａ上に化学気相成長工程によりポリシリコンを一定の厚さだけ堆積して第１半導体膜４１２ａを形成する。
【０１６３】
第１半導体膜４１２ａは、周辺回路ゲート絶縁膜を形成する時、酸化膜で形成される物質であれば、多様な半導体物質を用いて形成できる。例えば、前記周辺ゲート絶縁膜が周辺回路領域Ｐの活性領域１０２を構成する単結晶シリコンに対する熱酸化工程により形成される場合、この熱酸化工程により周辺回路ゲート絶縁膜より厚い酸化膜を形成できるポリシリコンを用いて第１半導体膜４１２ａを形成する。例えば、第１半導体膜４１２ａは約３０Å乃至７０Åの厚さを有するように形成する。
【０１６４】
次に、第１半導体膜４１２ａの全面を覆う犠牲膜４９０ａを形成する。例えば、ＴＥＯＳやシリケートガラスなどの酸化物を使用して堆積工程により第１半導体膜４１２ａの全面を覆う犠牲膜４９０ａを形成する。
【０１６５】
図３及び図９ａから図９ｄを参照すると、周辺回路領域Ｐから犠牲膜４９０ａ及び第１半導体膜４１２ａを順次に除去してエッチング阻止膜３２０ａを露出する。
【０１６６】
例えば、セル領域Ｃを覆うマスクパターン（図示せず）を形成して周辺回路領域Ｐのみ露出し、乾式エッチング工程を遂行して周辺回路領域Ｐから犠牲膜４９０ａ及び第１半導体膜４１２ａを除去する。以後、アッシング工程とストリップ工程により前記マスクパターンを除去する。
【０１６７】
これによって、前記基板のセル領域Ｃでは犠牲膜４９０ａが露出し、周辺回路領域Ｐではエッチング阻止膜３２０ａが露出する。
【０１６８】
図３及び図１０ａから図１０ｄを参照すると、犠牲膜４９０ａに対して選択比を有するエッチング工程により周辺回路領域Ｐに露出したエッチング阻止膜３２０ａを除去する。
【０１６９】
本実施形態の場合、エッチング阻止膜３２０ａはシリコン窒化物で構成されるので、燐酸水溶液をエッチャントに用いる湿式エッチング工程を遂行して周辺回路領域Ｐからエッチング阻止膜３２０ａを除去し、基底酸化膜３１０ａを露出する。
【０１７０】
この際、セル領域Ｃの上面を覆う犠牲膜４９０ａは前記燐酸水溶液に対して十分な耐エッチング性を備えて湿式エッチングが進行される間、セル領域Ｃの第１半導体膜４１２ａ及び絶縁膜３００ａはエッチングから保護される。
【０１７１】
図３及び図１１ａから図１１ｄを参照すると、セル領域Ｃの犠牲膜４９０ａと周辺回路領域Ｐの基底酸化膜３１０ａを同時に除去する。
【０１７２】
本実施形態の場合、犠牲膜４９０ａはＴＥＯＳのような酸化物で構成され、基底酸化膜３１０ａはシリコン酸化物で構成されるので、単一の湿式エッチングにより同時に基板１００から除去できる。
【０１７３】
これによって、周辺回路領域Ｐでは活性領域１０２と素子分離膜１１０がまた露出し、セル領域Ｃは基底酸化膜３１０ａ、エッチング阻止膜３２０ａ、及び第１半導体膜４１２ａが積層された積層構造物により覆われる。
【０１７４】
図３及び図１２ａから図１２ｄを参照すると、基板１００に対する熱処理工程を遂行してセル領域Ｃでは第１半導体膜４１２ａを熱酸化膜４１２ｂに変換し、周辺回路領域Ｐでは周辺回路素子用ゲート絶縁膜である周辺回路ゲート絶縁膜８１０を形成する。
【０１７５】
例えば、基板１００に対して急速熱酸化（rapid  thermal  oxidation、ＲＴＯ）工程を遂行して第１半導体膜４１２ａを熱酸化膜４１２ｂに変換し、周辺回路領域Ｐの活性領域１０２の上面に周辺回路ゲート絶縁膜８１０を形成する。
【０１７６】
同一な熱酸化工程で単結晶シリコンより多結晶シリコン（poly-silicon）は酸化率が遥かに高いので、第１半導体膜４１２ａをポリシリコンで構成する場合、熱酸化膜４１２ｂは周辺回路ゲート絶縁膜８１０より大きい厚さを有する。特に、熱酸化膜４１２ｂは熱酸化工程対象膜である第１半導体膜４１２ａと比較して厚さ偏差（Δｔ）だけ高さが増加するようになる。
【０１７７】
また、第１半導体膜４１２ａの厚さと前記熱酸化工程の工程条件を制御することによって、熱酸化膜４１２ｂの厚さを調節することができる。これによって、バッファ膜パターン４１０を構成する熱酸化膜パターン４１２の厚さをメモリ素子１０００の特性に従って適切に調節することによって、バッファ膜パターン４１０の全体高さ／厚さを可変的に調節することができる。
【０１７８】
本実施形態の場合、周辺回路ゲート絶縁膜８１０は約４０Å乃至７０Åの厚さを有するシリコン酸化膜で形成され、熱酸化膜４１２ｂは約５０Å乃至１００Åの厚さを有するシリコン酸化膜で形成できる。
【０１７９】
熱酸化膜４１２ｂは、ビットラインエッチング工程に対するエッチング選択比が優れ、ビットラインエッチング工程が遂行される間、十分に基板１００を保護することができる。これによって、ビットラインエッチング工程で基板を保護することができるバッファ膜パターン４１０の厚さを十分に低めることができる。
【０１８０】
特に、熱酸化膜４１２ｂは第１半導体膜４１２ａの厚さと熱酸化工程の工程条件を制御することによって、厚さを適切に調節することができる厚さ可変酸化膜（thickness  variable  oxide  layer）に提供されるので、ビットライン構造物４００の形状、構造、及び組成と基板１００の特性に従って熱酸化膜４１２ｂの厚さを調節することによって、全体バッファ膜パターン４１０の高さを適切に調節することができる。
【０１８１】
選択的に、熱酸化膜４１２ｂ及び周辺回路ゲート絶縁膜８１０を覆うセル硬化膜４１４ａ及び周辺回路硬化膜８２０をさらに形成することができる。
【０１８２】
例えば、前記熱酸化工程を遂行した後、熱酸化膜４１２ｂ及び周辺回路絶縁膜８１０に対して窒化工程を遂行してシリコン酸窒化物を含むセル硬化膜４１４ａ及び周辺回路硬化膜８２０を形成することができる。例えば、セル硬化膜４１４ａ及び周辺回路硬化膜８２０は同一な厚さで形成され、本実施形態の場合、約２０Å乃至３０Åの厚さで形成される。
【０１８３】
メモリ素子の特性によって前記周辺回路硬化膜（周辺回路硬化膜８２０）が要求されない場合、前記窒化工程を遂行しないことがあり、この場合には熱酸化膜４１２ｂの上部のセル硬化膜４１４ａも形成されない。
【０１８４】
図３及び図１３ａから図１３ｄを参照すると、熱酸化膜４１２ｂ（または、セル硬化膜４１４ａ）及び周辺回路絶縁膜８１０（または、周辺回路硬化膜８２０）を覆う第２半導体膜４１６ａ及び第１周辺ゲート導電膜８３０ａをさらに形成する。
【０１８５】
例えば、セル硬化膜４１４ａ及び周辺回路硬化膜８２０が形成された基板１００に対して半導体物質を用いた化学気相成長工程を遂行してセル硬化膜４１４ａ及び周辺回路硬化膜８２０を覆う第２半導体膜４１６ａ及び第１周辺ゲート導電膜８３０ａを形成する。したがって、第２半導体膜４１６ａと第１周辺ゲート導電膜８３０ａは同一な工程により形成される同一な膜質で形成される。
【０１８６】
この際、セル硬化膜４１４ａ及び周辺回路硬化膜８２０が形成されない場合、第２半導体膜４１６ａは熱酸化膜４１２ｂ上に形成され、第１周辺ゲート導電膜８３０ａは周辺回路絶縁膜８１０上に形成することができる。
【０１８７】
第２半導体膜４１６ａはポリシリコンで構成され、ビットラインエッチング工程で第２半導体膜４１６ａの上部の導電性金属膜をエッチングする間に発生するオーバーエッチングを吸収することによって、ビットラインエッチング工程から基板を保護する。
【０１８８】
特に、熱酸化膜４１２ｂ及びセル硬化膜４１４ａの厚さに従って第２半導体膜４１６ａの厚さを可変的に調節することによって、バッファ膜パターン４１０の高さを最小化することができる。本実施形態の場合、第２半導体膜４１６ａは約４０Å以下の厚さを有するように形成する。熱酸化膜４１２ｂ及び／又はセル硬化膜４１４ａがビットラインを構成する導電性金属膜に対するエッチング工程のオーバーエッチングから十分に基板１００を保護することができれば、第２半導体膜４１６ａを形成する工程は省略されることもできる。
【０１８９】
これによって、セル領域Ｃで絶縁膜３００ａを覆い、熱酸化膜４１２ｂ、セル硬化膜４１４ａ、及び第２半導体膜４１６ａを備えるバッファ膜４１０ａを形成し、周辺回路領域Ｐは第１周辺ゲート導電膜８３０ａで覆われる。
【０１９０】
次に、バッファ膜４１０ａ及び絶縁膜３００ａを貫通して第１接合部２２２と接続する予備コンタクト４２０ｂを活性領域１０２の表面より低くまで形成する。
【０１９１】
図３及び図１４ａから図１４ｄを参照すると、バッファ膜４１０ａ及び絶縁膜３００ａを部分的に除去して第１接合部２２２を露出する第１コンタクトホールＨ１を形成し、第１接合部２２２の上部を除去して素子分離膜１１０の上面より低い上面を有する低上面接合部を形成する。
【０１９２】
例えば、接合領域２２０の一部を露出するためのマスクパターン（図示せず）をバッファ膜４１０ａの上面に形成し、前記マスクパターンをエッチングマスクに用いるエッチング工程によりバッファ膜４１０ａ及び絶縁膜３００ａを順次に除去して、絶縁膜３００ａの下に位置する接合領域２２０を露出する第１コンタクトホールＨ１を形成する。次に、アッシング及びストリップ工程により、前記マスクパターンを、形成された予備バッファ膜パターン４１０ｂから除去する。
【０１９３】
本実施形態の場合、第１コンタクトホールＨ１を通じて第１接合部２２２を露出させて、ビットライン構造物４００と接続する第１コンタクト４２０を第１コンタクトホールＨ１の内部に形成する。しかしながら、メモリ素子１０００の特性と設計的要求に従って第２接合部２２４を露出することもできる。
【０１９４】
したがって、第１コンタクトホールＨ１は、基底酸化膜パターン３１０とエッチング阻止膜パターン３２０から構成される絶縁膜パターン３００と、予備熱酸化膜パターン４１２ｃ、予備硬化パターン４１４ｂ、及び予備バッファ導電パターン４１６ｂから構成される予備バッファ膜パターン４１０ｂにより画成される。
【０１９５】
次に、第１コンタクトホールＨ１を通じて露出した第１接合部２２２に対して連続的にエッチング工程を遂行して第１接合部２２２の上部を部分的に除去して、第１コンタクトホールＨ１と連通し且つ素子分離膜１１０により画成される接合リセスＲが形成する。これによって、第１接合部２２２は上面が第２接合部２２４より低い低上面接合部で形成され、接合リセスＲ及び第１コンタクトホールＨ１を通じて露出する。
【０１９６】
図３及び図１５ａから図１５ｄを参照すると、第１コンタクトホールＨ１及び接合リセスＲを導電性物質で埋め込んで予備コンタクト４２０ａを形成する。
【０１９７】
例えば、導電性物質を用いる化学気相成長工程により基板１００の全面（whole  surface）に第１コンタクトホールＨ１及び接合リセスＲを埋め込む程度の厚さを有する導電性コンタクト膜（図示せず）を形成し、平坦化工程により予備バッファ膜パターン４１０ｂの上面を露出するように前記導電性コンタクト膜を除去して第１コンタクトホールＨ１及び接合リセスＲの中のみに残留させる。これによって、第１コンタクトホールＨ１及び接合リセスＲを埋め込む導電性予備コンタクト４２０ａを形成する。
【０１９８】
本実施形態の場合、前記導電性物質は予備バッファ導電パターン４１６ｂと同一な物質であるポリシリコンを含む。これによって、平坦化工程で予備バッファ導電パターン４１６ｂ及び導電性コンタクト膜を同時に除去することで、バッファ導電パターン４１６ｂと予備コンタクト４２０ａは実質的に同一な上面を有するように形成される。
【０１９９】
特に、導電性コンタクト膜を除去する平坦化工程で予備バッファ導電パターン４１６ｂがバッファ膜パターン４１０に要求される厚さを有するように追加的に除去されることもできる。平坦化工程でバッファ導電パターン４１６ｂが追加的に除去される場合、周辺回路領域Ｐで第１周辺ゲート導電膜８３０ａも同時に除去される。
【０２００】
図３及び図１６ａから図１６ｄを参照すると、予備コンタクト４２０ａが形成された基板１００の全面を覆う導電膜４３０ａを形成する。
【０２０１】
例えば、セル領域Ｃで予備バッファ膜パターン４１０ｂ、予備コンタクト４２０ａを覆い、周辺回路領域Ｐで第１周辺ゲート導電膜８３０ａを覆うように障壁層４３２ａを形成する。例えば、障壁層４３２ａは化学気相成長工程により窒化チタン、窒化タンタル、または窒化タングステンのような導電性金属窒化物で形成される。この際、周辺回路領域Ｐに形成される障壁層は同一な膜質であるが、参照符号８４０ａに区分する。
【０２０２】
次に、基板の全面（whole  surface）を通じて障壁層４３２ａ、８４０ａを覆う導電性金属膜４３４ａ、８５０ａ、及び前記導電性金属膜４３４ａ、８５０ａを覆うキャッピング膜４３６ａ、８６０ａを形成する。
【０２０３】
導電性金属膜４３４ａ、８５０ａは、ルテニウム、イリジウム、チタン、タングステン、またはタンタルのような低抵抗金属物質を用いる物理気相成長工程、化学気相成長工程、またはスパッタリング工程などにより形成されることができ、キャッピング膜４３６ａ、８６０ａは酸化物、窒化物、または酸窒化物で構成できる。
【０２０４】
本実施形態の場合、導電性金属膜４３４ａと８５０ａ、及びキャッピング膜４３６ａと８６０ａは、それぞれ、同一な膜質であるが、セル領域ではビットライン構造物４００を形成し、周辺回路領域Ｐでは周辺回路トランジスタ構造物８００を形成する。これによって、周辺回路領域Ｐの導電性金属膜８５０ａは第２周辺ゲート導電膜を構成し、キャッピング膜８６０ａは周辺ゲートキャッピング膜を構成するようになる。
【０２０５】
次に、周辺回路トランジスタ構造物８００を形成する。
【０２０６】
図３及び図１７ａから図１７ｄを参照すると、キャッピング膜４３６ａ、８６０ａの上面に周辺回路ゲート電極を形成するためのマスク（図示せず）を形成し、周辺ゲートキャッピング膜８６０ａ、第２周辺ゲート導電膜８５０ａ、周辺回路障壁層８４０ａ、第１周辺ゲート導電膜８３０ａ、周辺回路硬化膜８２０、及び周辺ゲート絶縁膜８１０を順次にパターニングして周辺回路ゲートＰＧ及び前記周辺回路ゲートＰＧを覆う周辺回路キャッピングパターン８６０を形成する。
【０２０７】
次に、周辺回路ゲートＰＧと周辺回路キャッピングパターン８６０の側部を覆う周辺回路ゲートスペーサー８７０を形成した後、イオン注入工程によりソース及びドレイン領域Ｓ、Ｄを形成する。これによって、周辺回路領域Ｐにはプレーナタイプの周辺回路トランジスタ構造物８００が形成される。
【０２０８】
その後、周辺回路絶縁パターン９００によって周辺回路トランジスタ構造物８００を絶縁させた後、セル領域Ｃと周辺回路領域Ｐの上面を平坦化させる。選択的に、セル領域Ｃのキャッピング膜４３６ａを部分的に除去してビットラインキャッピング膜４３６ａの厚さを減らすことができる。これによって、ビットラインエッチング工程でのアスペクト比を減らすことができる。
【０２０９】
次に、セル領域Ｃに第１及び第２エッチング工程を連続的に遂行してビットライン構造物４００を形成する。
【０２１０】
図３及び図１８ａから図１８ｄを参照すると、第２方向（II）に沿って延在するライン形状を有するバッファ導電パターン４１６と、バッファ導電パターン４１６上に積層された導電ライン４３０とを形成する第１エッチング工程を遂行する。
【０２１１】
例えば、周辺回路領域Ｐを覆い、第２方向に沿って延在するライン形状にセル領域Ｃを露出するビットラインマスクパターンＭを形成し、ビットラインマスクパターンＭをエッチングマスクに用いたエッチング工程を遂行する。例えば、プラズマエッチング工程のような乾式エッチングにより前記第１エッチング工程が遂行できる。
【０２１２】
この際、導電性金属物質で構成された導電性金属膜４３４ａ、及び金属窒化物で構成された障壁層４３２ａをエッチングする第１エッチング工程のオーバーエッチングにより障壁層４３２ａの下に位置する予備バッファ導電パターン４１６ｂと予備コンタクト４２０ａの上部も共に除去される。
【０２１３】
これによって、ビットラインキャッピングパターン４３６、導電性金属パターン４３４、及び障壁パターン４３２から構成される導電ライン４３０と、導電ライン４３０の下面と接触して導電ラインと共に第２方向に沿って延在するバッファ導電パターン４１６、及び上部コンタクト４２２が形成される。
【０２１４】
本実施形態では、予備バッファ導電パターン４１６ｂが第１エッチング工程の全てのオーバーエッチングを吸収することができる程度の厚さを有するように構成され、第１エッチング工程が完了するときに、予備硬化パターン４１４ｂが露出し、予備コンタクト４２０ａは予備バッファ導電パターン４１６ｂと共に除去されることを開示する。これによって、バッファ導電パターン４１６と上部コンタクト４２２は同一な厚さを有する。
【０２１５】
予備バッファ導電パターン４１６ｂが第１エッチング工程のオーバーエッチングを吸収するのに十分な厚さを有しない場合、前記第１エッチング工程のオーバーエッチングは予備硬化パターン４１４ｂや予備熱酸化膜パターン４１２ｃによって吸収される。したがって、予備硬化パターン４１４ｂや予備熱酸化膜パターン４１２ｃの一部も第１エッチング工程のオーバーエッチングにより除去される。この場合、上部コンタクト４２２はバッファ導電パターン４１６より大きい厚さを有することができる。
【０２１６】
したがって、予備硬化パターン４１４ｂと予備熱酸化膜パターン４１２ｃが、第１エッチング工程のオーバーエッチングを全て吸収しながら、後述する第２エッチング工程時に基板１００に対する損傷を防止するのに十分な残留厚さを有すれば、第２半導体膜４１６ａは提供されないこともある。
【０２１７】
本実施形態の場合、バッファ導電パターン４１６は約２０Å乃至２００Åの厚さを有することができ、予備熱酸化膜パターン４１２ｃの厚さが約５０Å乃至６０Åの場合、バッファ導電パターン４１６は約４０Åまで縮小できる。
【０２１８】
即ち、第１エッチング工程に要求されるオーバーエッチングの大きさと予備熱酸化膜パターン４１２ｃの厚さに従ってバッファ導電パターン４１６の高さ（厚さ）を可変的に調節することができる。これによって、ビットラインエッチング工程でのアスペクト比を減らすことができる。
【０２１９】
図３及び図１９ａから図１９ｄを参照すると、第１エッチング工程により導電ライン４３０とバッファ導電パターン４１６及び上部コンタクト４２２が形成されると、露出した予備硬化膜パターン４１４ｂ、予備熱酸化膜パターン４１２ｃ、及び上部コンタクト４２２と連結される予備コンタクト４２０ａの下部に対して前記第２エッチング工程を遂行する。
【０２２０】
これによって、前記導電ラインと接続する第１コンタクト４２０と、バッファ導電パターン４１６の下に位置する硬化膜パターン４１４及び熱酸化膜パターン４１２とを形成し、上部コンタクト４２２から下方に延在して第１コンタクトホールＨ１と接合リセスＲ上に位置する下部コンタクト４２４を形成する。
【０２２１】
前記第２エッチング工程は、第１エッチング工程と同様にプラズマエッチング工程により遂行される。第１及び第２エッチング工程は連続的に遂行されて前記ビットラインエッチング工程を構成する。
【０２２２】
この際、予備硬化膜パターン４１４ｂ及び予備熱酸化膜パターン４１２ｃは予備コンタクト４２０ａより相対エッチング速度が格段に小さいので、第２エッチング工程により接合リセスＲの底面が露出するように上部コンタクト４２２の下の予備コンタクト４２０ａがエッチングされる間、絶縁膜パターン３００及びその下の基板１００は予備硬化膜パターン４１４ｂ及び予備熱酸化膜パターン４１２ｃによりエッチングから保護される。
【０２２３】
即ち、予備硬化膜パターン４１４ｂ及び予備熱酸化膜パターン４１２ｃは、前記接合リセスＲの底まで予備コンタクト４２０ａに対する第２エッチング工程が進行される間に、前記エッチング阻止膜パターン３２０または基底酸化膜パターン３１０が露出するように、予備コンタクト４２０ａに対する相対エッチング速度及び厚さを調節される。
【０２２４】
したがって、熱酸化膜パターン４１２及び硬化膜パターン４１４の組成と厚さは予備コンタクト４２０ａに対する相対エッチング速度と下部コンタクト４２４の高さによって多様に設定できる。本実施形態の場合、熱酸化膜パターン４１２は酸化物で構成され、約５０Å乃至１００Åの厚さを有し、硬化膜パターン４１４は窒化物で構成され、約２０Å乃至３０Åの厚さを有するように形成される。
【０２２５】
特に、熱酸化膜パターン４１２が十分に厚い場合、バッファ導電パターン４１６無しで熱酸化膜パターン４１２及び硬化パターン４１４のみで第１エッチング工程のオーバーエッチングを吸収し、第２エッチング工程から絶縁膜パターン３００及び／又は基板１００を保護することができる。
【０２２６】
これによって、第２方向（II）に沿って延在し、第１方向（Ｉ）に沿って一定の間隔で離隔する多数のラインパターンＬが形成される。ラインパターンＬは、絶縁膜パターン３００上に形成されるバッファパターン４１０と、絶縁膜パターン３００を貫通して第１接合部２２２と接触し、バッファパターン４１０と同一な上面を備える第１コンタクト４２０と、バッファパターン４１０及び第１コンタクト４２０上に形成されて前記第２方向に沿って信号を転送する導電ライン４３０とから構成される。
【０２２７】
図３及び図２０ａから図２０ｄを参照すると、ラインパターンＬの側部と、接合リセスＲの周辺部の底面を覆うビットラインスペーサー４４０を形成することによって、第２方向に沿って延在するライン形状のビットライン構造物４００を完成する。
【０２２８】
ビットラインスペーサー４４０は、酸化物、窒化物、及び酸窒化物のうち、いずれか１つを用いる化学気相成長工程によりラインパターンＬの間の離隔空間を埋め込むのに十分な厚さを有するスペーサー膜（図示せず）を形成した後、異方性エッチング工程を遂行してラインパターンＬの側部のみに残留するように除去することによって形成することができる。
【０２２９】
以後、マスクパターンＭを除去することによって、ビットライン構造物４００が完成される。
【０２３０】
次に、ビットライン構造物４００を覆って電気的に分離する層間絶縁膜パターン５００、第２コンタクト６１０、及び電荷格納部６２０を備える電荷格納構造物６００を形成することによって、図４ａから図４ｄに図示したようなメモリ素子１０００を形成する。
【０２３１】
前述したようなメモリ素子の製造方法によれば、ポリシリコンで構成される第１半導体膜を絶縁膜上に形成し、周辺回路ゲート絶縁膜を形成する時に熱酸化工程により熱酸化膜を形成する。この熱酸化膜は、第１半導体膜の厚さ及び熱酸化工程の工程条件を制御することで、ビットラインエッチング工程において下に位置する絶縁膜パターンと基板を保護することができるように適切な厚さを有するバッファ膜パターンで形成される。
【０２３２】
これによって、周辺回路ゲート絶縁膜を形成するための熱酸化工程を遂行して、厚さ調節可能な熱酸化膜パターンをビットラインエッチング工程のバッファ膜パターンとして提供することによって、全体バッファ膜パターンの厚さを縮小することができる。これによって、ビットラインエッチング工程のアスペクト比を減少させてパターン崩壊及びブリッジ不良を防止することができる。
【０２３３】
だけでなく、熱酸化膜パターンの厚さだけバッファ導電パターンの厚さを減らすことによって、隣接するビットラインの間の寄生キャパシタンスを減らすことができる。これによって、ビットライン構造物のセンシングマージンを改善することができる。
【０２３４】
前記では本発明の好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解するはずである。
【符号の説明】
【０２３５】
１０、１００  基板
１１、１１０  素子分離膜
１５、３００  絶縁膜パターン
２０、４１０  バッファ膜パターン
２２、４１２  熱酸化膜パターン
２４、４１４  バッファ硬化膜パターン
２６、４１６  バッファ導電パターン
３０、４２０  （第１）コンタクト
３２、４２４  下部コンタクト
３４、４２２  上部コンタクト
４０、４３０  導電ライン
５０、４４０  ビットラインスペーサー
９０、４００  ビットライン構造物
１０２  活性領域
２１０  セルゲート構造物
２２０、２２２、２２４  接合領域
５００  層間絶縁膜パターン
６００  電荷格納構造物
６２０  電荷格納部
８００  周辺回路構造物
８１０  周辺回路ゲート絶縁膜
８２０  周辺回路硬化膜
８３０  第１周辺ゲート導電膜
８５０  第２周辺ゲート導電膜
【図１】
2019087749.tif 000003
【図２ａ】
2019087749.tif 000004
【図２ｂ】
2019087749.tif 000005
【図３】
2019087749.tif 000006
【図４ａ】
2019087749.tif 000007
【図４ｂ】
2019087749.tif 000008
【図４ｃ】
2019087749.tif 000009
【図４ｄ】
2019087749.tif 000010
【図５ａ】
2019087749.tif 000011
【図５ｂ】
2019087749.tif 000012
【図５ｃ】
2019087749.tif 000013
【図５ｄ】
2019087749.tif 000014
【図６ａ】
2019087749.tif 000015
【図６ｂ】
2019087749.tif 000016
【図６ｃ】
2019087749.tif 000017
【図６ｄ】
2019087749.tif 000018
【図７ａ】
2019087749.tif 000019
【図７ｂ】
2019087749.tif 000020
【図７ｃ】
2019087749.tif 000021
【図７ｄ】
2019087749.tif 000022
【図８ａ】
2019087749.tif 000023
【図８ｂ】
2019087749.tif 000024
【図８ｃ】
2019087749.tif 000025
【図８ｄ】
2019087749.tif 000026
【図９ａ】
2019087749.tif 000027
【図９ｂ】
2019087749.tif 000028
【図９ｃ】
2019087749.tif 000029
【図９ｄ】
2019087749.tif 000030
【図１０ａ】
2019087749.tif 000031
【図１０ｂ】
2019087749.tif 000032
【図１０ｃ】
2019087749.tif 000033
【図１０ｄ】
2019087749.tif 000034
【図１１ａ】
2019087749.tif 000035
【図１１ｂ】
2019087749.tif 000036
【図１１ｃ】
2019087749.tif 000037
【図１１ｄ】
2019087749.tif 000038
【図１２ａ】
2019087749.tif 000039
【図１２ｂ】
2019087749.tif 000040
【図１２ｃ】
2019087749.tif 000041
【図１２ｄ】
2019087749.tif 000042
【図１３ａ】
2019087749.tif 000043
【図１３ｂ】
2019087749.tif 000044
【図１３ｃ】
2019087749.tif 000045
【図１３ｄ】
2019087749.tif 000046
【図１４ａ】
2019087749.tif 000047
【図１４ｂ】
2019087749.tif 000048
【図１４ｃ】
2019087749.tif 000049
【図１４ｄ】
2019087749.tif 000050
【図１５ａ】
2019087749.tif 000051
【図１５ｂ】
2019087749.tif 000052
【図１５ｃ】
2019087749.tif 000053
【図１５ｄ】
2019087749.tif 000054
【図１６ａ】
2019087749.tif 000055
【図１６ｂ】
2019087749.tif 000056
【図１６ｃ】
2019087749.tif 000057
【図１６ｄ】
2019087749.tif 000058
【図１７ａ】
2019087749.tif 000059
【図１７ｂ】
2019087749.tif 000060
【図１７ｃ】
2019087749.tif 000061
【図１７ｄ】
2019087749.tif 000062
【図１８ａ】
2019087749.tif 000063
【図１８ｂ】
2019087749.tif 000064
【図１８ｃ】
2019087749.tif 000065
【図１８ｄ】
2019087749.tif 000066
【図１９ａ】
2019087749.tif 000067
【図１９ｂ】
2019087749.tif 000068
【図１９ｃ】
2019087749.tif 000069
【図１９ｄ】
2019087749.tif 000070
【図２０ａ】
2019087749.tif 000071
【図２０ｂ】
2019087749.tif 000072
【図２０ｃ】
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【図２０ｄ】
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