(57)【要約】【課題】本発明は、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの低減と、ワイヤボンディング時に生じるクラックの影響の抑制とを両立することが可能な半導体装置およびその製造方法を提供することを目的とする。【解決手段】本発明による半導体装置は、ｎ型半導体基板１と、ｎ型半導体基板１の表面に設けられたｐ型アノード層と、ｐ型アノード層上に設けられたアノード電極４と、アノード電極４に接続されたワイヤ８とを備え、ｐ型アノード層は、ワイヤ８の接続位置直下を含むｐ＋型アノード層３と、接続位置直下を含まないｐ−型アノード層２とを含み、ｐ＋型アノード層３の不純物濃度は、ｐ−型アノード層２の不純物濃度よりも高濃度である。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型半導体基板と、
前記ｎ型半導体基板の表面に設けられたｐ型アノード層と、
前記ｐ型アノード層上に設けられたアノード電極と、
前記アノード電極に接続されたワイヤと、
を備え、
前記ｐ型アノード層は、前記ワイヤの接続位置直下を含む第１ｐ型アノード層と、前記接続位置直下を含まない第２ｐ型アノード層とを含み、
前記第１ｐ型アノード層の不純物濃度は、前記第２ｐ型アノード層の不純物濃度よりも高濃度であることを特徴とする、半導体装置。
【請求項２】
前記第１ｐ型アノード層の厚みは、前記第２ｐ型アノード層の厚みよりも厚いことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第２ｐ型アノード層の直上に設けられた保護膜をさらに備えることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ型半導体基板の裏面であって前記第１ｐ型アノード層に対向する位置に設けられたｐ型カソード層と、
前記ｎ型半導体基板の裏面であって前記第２ｐ型アノード層に対向する位置に設けられたｎ型カソード層と、
をさらに備えることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ｎ型半導体基板の裏面であって前記第１ｐ型アノード層に対向する位置に設けられた第１ｎ型カソード層と、
前記ｎ型半導体基板の裏面であって前記第２ｐ型アノード層に対向する位置に設けられた第２ｎ型カソード層と、
をさらに備え、
前記第１ｎ型カソード層の不純物濃度は、前記第２ｎ型カソード層の不純物濃度よりも低濃度であることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置の外周に設けられた終端領域をさらに備え、
前記終端領域は、前記ｎ型半導体基板の表面に設けられたガードリング層を有し、
前記ガードリング層の不純物濃度は、前記第１ｐ型アノード層の不純物濃度と同じであり、
前記ガードリング層の厚みは、前記第１ｐ型アノード層の厚みと同じであることを特徴とする、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
（ａ）ｎ型半導体基板を準備する工程と、
（ｂ）前記ｎ型半導体基板の表面にｐ型アノード層を形成する工程と、
（ｃ）前記ｐ型アノード層上にアノード電極を形成する工程と、
（ｄ）前記アノード電極にワイヤを接続する工程と、
を備え、
前記ｐ型アノード層は、前記ワイヤの接続位置直下を含む第１ｐ型アノード層と、前記接続位置直下を含まない第２ｐ型アノード層とを含み、
前記第１ｐ型アノード層の不純物濃度は、前記第２ｐ型アノード層の不純物濃度よりも高濃度であることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、６００Ｖ以上の高耐圧パワーモジュールに用いられる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ダイオードのリカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒを低減させるために、ｐ型アノード層の不純物を低濃度化して当該ｐ型アノード層からｎ型カソード層へのキャリアであるホールの注入効率を低減させる技術がある。このような技術では、ダイオードのｐ型アノード層を形成する際、ウエハの表面にボロンをイオン注入する処理と高温拡散処理とを組み合わせる方法がよく用いられており、ボロンなどの不純物が低濃度であるｐ型アノード層の厚みが薄くなる。
【０００３】
また、従来、ダイオードチップをパワーモジュールに組み込む際、ＩＧＢＴ（Insulated Gate Bipolar Transistor）チップなどの他の構成部品と電気的に接続するために、ｐ型アノード層の直上に形成されたアノード電極上にワイヤボンディングする技術が広く用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−２１３１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アノード電極上にワイヤボンディングする際、アノード電極中またはアノード電極上にシリコンなど硬度が高い異物が存在していると、アノード電極とワイヤとの間に異物が挟まり、ｐ型アノード層の表面にクラックなどのダメージが形成されることがある。その結果、ダイオードの耐圧および破壊耐量が低下するなどデバイス特性が悪化するという問題がある。また、不純物が低濃度であるｐ型アノード層は、上記クラックの影響を受けやすいという問題がある。一方、特許文献１では、アノード電極上にワイヤボンディングする際に生じ得るクラックの対策について何ら言及されていない。
【０００６】
上記より、従来のダイオードでは、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの低減と、ワイヤボンディング時に生じるクラックの影響の抑制とを両立することができなかった。
【０００７】
本発明は、このような問題を解決するためになされたものであり、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの低減と、ワイヤボンディング時に生じるクラックの影響の抑制とを両立することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明による半導体装置は、ｎ型半導体基板と、ｎ型半導体基板の表面に設けられたｐ型アノード層と、ｐ型アノード層上に設けられたアノード電極と、アノード電極に接続されたワイヤとを備え、ｐ型アノード層は、ワイヤの接続位置直下を含む第１ｐ型アノード層と、接続位置直下を含まない第２ｐ型アノード層とを含み、第１ｐ型アノード層の不純物濃度は、第２ｐ型アノード層の不純物濃度よりも高濃度である。
【０００９】
また、本発明による半導体装置の製造方法は、（ａ）ｎ型半導体基板を準備する工程と、（ｂ）ｎ型半導体基板の表面にｐ型アノード層を形成する工程と、（ｃ）ｐ型アノード層上にアノード電極を形成する工程と、（ｄ）アノード電極にワイヤを接続する工程とを備え、ｐ型アノード層は、ワイヤの接続位置直下を含む第１ｐ型アノード層と、接続位置直下を含まない第２ｐ型アノード層とを含み、第１ｐ型アノード層の不純物濃度は、第２ｐ型アノード層の不純物濃度よりも高濃度である。
【発明の効果】
【００１０】
本発明によると、半導体装置は、ｎ型半導体基板と、ｎ型半導体基板の表面に設けられたｐ型アノード層と、ｐ型アノード層上に設けられたアノード電極と、アノード電極に接続されたワイヤとを備え、ｐ型アノード層は、ワイヤの接続位置直下を含む第１ｐ型アノード層と、接続位置直下を含まない第２ｐ型アノード層とを含み、第１ｐ型アノード層の不純物濃度は、第２ｐ型アノード層の不純物濃度よりも高濃度であるため、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの低減と、ワイヤボンディング時に生じるクラックの影響の抑制とを両立することが可能となる。
【００１１】
また、半導体装置の製造方法は、（ａ）ｎ型半導体基板を準備する工程と、（ｂ）ｎ型半導体基板の表面にｐ型アノード層を形成する工程と、（ｃ）ｐ型アノード層上にアノード電極を形成する工程と、（ｄ）アノード電極にワイヤを接続する工程とを備え、ｐ型アノード層は、ワイヤの接続位置直下を含む第１ｐ型アノード層と、接続位置直下を含まない第２ｐ型アノード層とを含み、第１ｐ型アノード層の不純物濃度は、第２ｐ型アノード層の不純物濃度よりも高濃度であるため、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの低減と、ワイヤボンディング時に生じるクラックの影響の抑制とを両立することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１による半導体装置の構成の一例を示す図である。
【図２】本発明の実施の形態２による半導体装置の構成の一例を示す図である。
【図３】本発明の実施の形態３による半導体装置の構成の一例を示す図である。
【図４】本発明の実施の形態４による半導体装置の構成の一例を示す図である。
【図５】本発明の実施の形態５による半導体装置の構成の一例を示す図である。
【図６】前提技術による半導体装置の構成の一例を示す図である。
【図７】ダイオードにおけるｐ型アノード層の表面からのクラック深さと耐圧との関係のシミュレーション結果の一例を示す図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１４】
＜前提技術＞
まず、本発明の実施の形態の前提となる技術である前提技術について説明する。図６は、前提技術による半導体装置の構成の一例を示す図である。なお、図６では、半導体装置としてダイオードの構成を示している。また、図６において、各層の紙面上側の面を「表面」といい、各層の紙面下側の面を「裏面」という。この「表面」および「裏面」の表現は、以下で説明する図１〜５についても同様である。
【００１５】
ｎ型半導体基板１の表面全体には、不純物濃度が低濃度であるｐ−型アノード層２が設けられている。ｐ−型アノード層２の表面上には、アノード電極４が設けられている。アノード電極４上には、ワイヤ８がワイヤボンディングによって接続されている。
【００１６】
ｎ型半導体基板１の裏面には、ｎ型バッファ層５が設けられている。ｎ型バッファ層５の裏面には、ｎ型カソード層６が設けられている。ｎ型カソード層６の裏面上には、カソード電極７が設けられている。
【００１７】
図７は、６．５ｋＶダイオードにおけるｐ型アノード層の表面からのクラック深さと耐圧との関係のシミュレーション結果の一例を示す図である。図７において、横軸はｐ型アノード層の表面からのクラック深さ［μｍ］を示し、縦軸は耐圧（Breakdown Voltage）［Ｖ］を示している。
【００１８】
図７に示すように、ｐ型アノード層の不純物濃度が低くなるに従って、ワイヤボンディング時にｐ型アノード層の表面で生じるクラックが、デバイス特性に与える影響が大きくなっていることが分かる。
【００１９】
図６に示す前提技術による半導体装置では、ｐ−型アノード層２を設けているためリカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒを低減させることができる。しかし、前提技術による半導体装置では、ワイヤ８の接続位置直下を含む位置にｐ−型アノード層２が設けられているため、ワイヤボンディング時に生じるクラックの影響を受けやすい。従って、前提技術による半導体装置では、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの低減と、ワイヤボンディング時に生じるクラックの影響の抑制とを両立することができない。本発明の実施の形態では、このような問題を解決するためになされたものであり、以下に詳細に説明する。
【００２０】
＜実施の形態１＞
図１は、本発明の実施の形態１による半導体装置の構成の一例を示す図である。なお、図１では、半導体装置としてダイオードの構成を示している。
【００２１】
ｎ型半導体基板１の表面には、第２ｐ型アノード層であるｐ−型アノード層２と、第１ｐ型アノード層であるｐ＋型アノード層３とが設けられている。すなわち、図１に示す半導体装置のｐ型アノード層は、ｐ−型アノード層２およびｐ＋型アノード層３を含んでいる。ｐ＋型アノード層３の不純物濃度は、ｐ−型アノード層２の不純物濃度よりも高濃度である。ｐ＋型アノード層３の厚みは、ｐ−型アノード層２の厚みよりも厚い。
【００２２】
ｐ−型アノード層２およびｐ＋型アノード層３上には、アノード電極４が設けられている。アノード電極４上には、ワイヤ８がワイヤボンディングによって接続されている。
【００２３】
ｎ型半導体基板１の裏面には、ｎ型バッファ層５が設けられている。ｎ型バッファ層５の裏面には、ｎ型カソード層６が設けられている。ｎ型カソード層６の裏面上には、カソード電極７が設けられている。
【００２４】
図１に示す半導体装置の具体的な製造方法は、例えば、ｎ型半導体基板１の表面上にフォトマスクを用いてレジストパターンを形成した後、ｐ−型アノード層２を形成するために低濃度の不純物をイオン注入する。次いで、レジストパターンを剥離した後、別のフォトマスクを用いてレジストパターンを形成した後、ｐ＋型アノード層３を形成するために高濃度の不純物をイオン注入する。次いで、熱処理を行うことによってｐ−型アノード層２およびｐ＋型アノード層３を形成する。次いで、アノード電極４、ｎ型バッファ層５、ｎ型カソード層６、およびカソード電極７を形成する。このとき、アノード電極４、ｎ型バッファ層５、ｎ型カソード層６、およびカソード電極７は、周知技術を用いて形成すればよい。次いで、アノード電極４上にワイヤボンディングによってワイヤ８を接続する。
【００２５】
なお、本実施の形態１による半導体装置で用いる半導体材料は、Ｓｉに限らず、ＳｉＣまたはＧａＮなどのワイドバンドギャップ材料を用いてもよい。
【００２６】
図１に示すように、ｐ＋型アノード層３は、ワイヤ８の接続位置直下を含む位置に設けられている。従って、ワイヤボンディング時にｐ＋型アノード層３の表面のみでクラックが生じるため、換言すればｐ−型アノード層２の表面ではクラックが生じないため、ワイヤボンディング時に生じるクラックの影響を抑制することができる。
【００２７】
また、ｐ−型アノード層２は、ワイヤ８の接続位置直下を含まない位置に設けられている。従って、ｐ−型アノード層２およびｐ＋型アノード層３を含むｐ型アノード層を全体でみた場合において、ｐ型アノード層からｎ型カソード層６へのキャリアの注入効率を低減させることができるため、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒを低減することができる。
【００２８】
以上のことから、本実施の形態１によれば、ｐ＋型アノード層３をワイヤ８の接続位置直下を含む位置に設け、ｐ−型アノード層２をワイヤ８の接続位置直下を含まない位置に設けているため、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの低減と、ワイヤボンディング時に生じるクラックの影響の抑制とを両立することが可能となる。
【００２９】
＜実施の形態２＞
図２は、本発明の実施の形態２による半導体装置の構成の一例を示す図である。なお、図２では、半導体装置としてダイオードの構成を示している。
【００３０】
図２に示すように、本実施の形態２による半導体装置は、ｐ−型アノード層２の直上であってアノード電極４上に保護膜であるガラスコート膜９を備えることを特徴としている。その他の構成は、実施の形態１による半導体装置と同様であるため、ここでは詳細な説明を省略する。
【００３１】
ｐ−型アノード層２とｐ＋型アノード層３との違いは、不純物濃度と厚みのみであるため、半導体装置であるダイオードのチップの外観からｐ−型アノード層２とｐ＋型アノード層３とを区別することは困難である。図２に示すように、ｐ−型アノード層２の直上にガラスコート膜９を設け、ｐ＋型アノード層３の直上にはガラスコート膜９を設けず開口している。パターニングされたガラスコート膜９は、半導体装置の外観から識別可能であるため、ｐ＋型アノード層３の直上のアノード電極４の位置を判別することができる。
【００３２】
以上のことから、本実施の形態２によれば、ｐ−型アノード層２の直上にガラスコート膜９を設け、ｐ＋型アノード層３の直上にはガラスコート膜９を設けず開口しているため、本来ワイヤボンディングされるべきでないｐ−型アノード層２の直上に誤ってワイヤ８がワイヤボンディングされることを防ぐことが可能となる。
【００３３】
＜実施の形態３＞
図３は、本発明の実施の形態３による半導体装置の構成の一例を示す図である。なお、図３では、半導体装置としてダイオードの構成を示している。
【００３４】
図３に示すように、本実施の形態３による半導体装置は、ｎ型半導体基板１の裏面であってｐ＋型アノード層３に対向する位置に設けられたｐ型カソード層１０と、ｎ型半導体基板１の裏面であってｐ−型アノード層２に対向する位置に設けられたｎ型カソード層６とを備えることを特徴としている。その他の構成は、実施の形態１による半導体装置と同様であるため、ここでは詳細な説明は省略する。
【００３５】
ｐ＋型アノード層３は、ｐ型アノード層において部分的に形成されているが、不純物濃度が高濃度であるがゆえに、高濃度領域であるｐ＋型アノード層３に限ればキャリアの注入効率が高くなり、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒを低減する効果が弱くなってしまう。一方、図３に示すように、ｐ＋型アノード層３に対向する位置にｐ型カソード層１０を設けることによって、カソード層側からのキャリアである電子の注入が抑制されるため、結果的にｐ＋型アノード層３に起因するリカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの増加を抑制することができる。
【００３６】
以上のことから、本実施の形態３によれば、ｐ＋型アノード層３に対向する位置にｐ型カソード層１０を設けることによって、ｐ＋型アノード層３に起因するリカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの増加を抑制することができる。
【００３７】
なお、図３に示す半導体装置において、図２に示すガラスコート膜９をさらに備えてもよい。この場合、実施の形態２と同様の効果が得られる。
【００３８】
＜実施の形態４＞
図４は、本発明の実施の形態４による半導体装置の構成の一例を示す図である。なお、図４では、半導体装置としてダイオードの構成を示している。
【００３９】
図４に示すように、本実施の形態４による半導体装置は、ｎ型半導体基板１の裏面であってｐ＋型アノード層３に対向する位置に設けられた第１ｎ型カソード層であるｎ型カソード層１１と、ｎ型半導体基板１の裏面であってｐ−型アノード層２に対向する位置に設けられた第２ｎ型カソード層であるｎ型カソード層６とを備えることを特徴としている。その他の構成は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００４０】
ｎ型カソード層１１の不純物濃度は、ｎ型カソード層６の不純物濃度よりも低濃度である。すなわち、ｐ＋型アノード層３に対向する位置には、不純物が低濃度であるｎ型カソード層１１が設けられている。
【００４１】
上述の通り、ｐ＋型アノード層３は、ｐ型アノード層において部分的に形成されているが、不純物濃度が高濃度であるがゆえに、高濃度領域であるｐ＋型アノード層３に限ればキャリアの注入効率が高くなり、リカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒを低減する効果が弱くなってしまう。一方、図４に示すように、ｐ＋型アノード層３に対向する位置に不純物が低濃度であるｎ型カソード層１１を設けることによって、カソード層側からのキャリアである電子の注入が抑制されるため、結果的にｐ＋型アノード層３に起因するリカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの増加を抑制することができる。
【００４２】
以上のことから、本実施の形態４によれば、ｐ＋型アノード層３に対向する位置に不純物が低濃度であるｎ型カソード層１１を設けることによって、ｐ＋型アノード層３に起因するリカバリー損失ＥＲＥＣおよび逆回復電流Ｉｒｒの増加を抑制することができる。
【００４３】
なお、図４に示す半導体装置において、図２に示すガラスコート膜９をさらに備えてもよい。この場合、実施の形態２と同様の効果が得られる。
【００４４】
＜実施の形態５＞
図５は、本発明の実施の形態５による半導体装置の構成の一例を示す図である。なお、図５では、半導体装置としてダイオードの構成を示している。
【００４５】
図５に示すように、本実施の形態５による半導体装置は、外周に設けられた終端領域を備えていることを特徴としている。その他の構成は、実施の形態１による半導体装置と同様であるため、ここでは詳細な説明を省略する。
【００４６】
高耐圧半導体装置では、終端領域における電界集中による耐圧の低下を防ぐために、終端領域にガードリング構造などの耐圧を保持するための構造が形成されている。ガードリング構造では、ｐ型アノード層よりも不純物濃度が高濃度であるｐ型層が半導体装置の外周にリング状に設けられている。また、一般的に、ガードリング構造におけるｐ型層と、ｐ型アノード層とは別個の工程で形成される。
【００４７】
本実施の形態５による半導体装置の終端領域は、ｎ型半導体基板１の表面に設けられたｐ＋型ガードリング層１２を有している。ｐ＋型ガードリング層１２上には、絶縁膜１３および電極が設けられ、絶縁膜１３および電極を覆うようにガラスコート膜９が設けられている。ｐ＋型ガードリング層１２の不純物濃度は、ｐ＋型アノード層３の不純物濃度と同じである。また、ｐ＋型ガードリング層１２の厚みは、ｐ＋型アノード層３の厚みと同じである。このような構成とすることによって、ｐ＋型ガードリング層１２とｐ＋型アノード層３とを同一の工程で同時に形成することができる。
【００４８】
以上のことから、本実施の形態５によれば、ｐ＋型ガードリング層１２の不純物濃度は、ｐ＋型アノード層３の不純物濃度と同じである。また、ｐ＋型ガードリング層１２の厚みは、ｐ＋型アノード層３の厚みと同じである。従って、ｐ＋型ガードリング層１２とｐ＋型アノード層３とを同一の工程で同時に形成することができるため、製造工程を増加させることなく半導体装置を作製することができ、製造コストを低減することができる。
【００４９】
なお、図５の構成は、図１に示す構成に本実施の形態５による終端領域を適用する場合について説明したが、これに限るものではない。例えば、図２〜４のいずれかに示す構成に本実施の形態５による終端領域を適用してもよい。この場合、実施の形態２〜４のいずれかと同様の効果が得られる。
【００５０】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５１】
１  ｎ型半導体基板、２  ｐ−型アノード層、３  ｐ＋型アノード層、４  アノード電極、５  ｎ型バッファ層、６  ｎ型カソード層、７  カソード電極、８  ワイヤ、９  ガラスコート膜、１０  ｐ型カソード層、１１  ｎ型カソード層、１２  ｐ＋型ガードリング層、１３  絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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