(57)【要約】【課題】  信頼性及び集積度がより向上された３次元半導体メモリ装置を提供する。【解決手段】  ３次元半導体メモリ装置が提供される。３次元半導体メモリ装置は、半導体基板の上の周辺ロジック構造体と、前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、前記水平半導体層上で第１方向に延長され、前記第１方向と直交する第２方向に離隔される、互いに隣接する一対が対称的に配置されて前記水平半導体層の一部を露出させるコンタクト領域を定義する電極構造体と、前記コンタクト領域に提供され、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体と、を含み、前記電極構造体の各々は、前記連結領域で前記第１方向に沿って延長される複数のゲート絶縁領域を有し、前記ゲート絶縁領域の前記第１方向に長さが互いに異なることができる。【選択図】      図３Ａ
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【特許請求の範囲】
【請求項１】
半導体基板の上の周辺ロジック構造体と、
前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記水平半導体層上で第１方向に延長され、前記第１方向と直交する第２方向に離隔される、互いに隣接する一対が対称的に配置されて前記水平半導体層の一部を露出させるコンタクト領域を定義する電極構造体と、
前記コンタクト領域に提供され、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体と、を含み、
前記電極構造体の各々は、前記連結領域で前記第１方向に沿って延長される複数のゲート絶縁領域を有し、前記ゲート絶縁領域の前記第１方向に長さが互いに異なる、３次元半導体メモリ装置。
【請求項２】
前記ゲート絶縁領域の一部は、前記第２方向に曲がって前記貫通配線構造体を囲む請求項１に記載の３次元半導体メモリ装置。
【請求項３】
前記ゲート絶縁領域は、互いに並行に直線に延長される、請求項１に記載の３次元半導体メモリ装置。
【請求項４】
前記電極構造体の各々は、第１幅を有する第１部分及び前記第１幅より小さい第２幅を有する第２部分を含み、
前記電極構造体の前記第１部分は、前記第１方向に前記貫通配線構造体と隣接し、前記電極構造体の前記第２部分は、前記第２方向に前記貫通配線構造体と隣接する、請求項１に記載の３次元半導体メモリ装置。
【請求項５】
前記貫通配線構造体は、
前記水平半導体層の上面と垂直である第３方向に延長されて前記水平半導体層の一部分を貫通する貫通絶縁パターンと、
前記貫通絶縁パターンを貫通して前記周辺ロジック構造体に連結される貫通プラグと、
前記電極構造体に連結されるコンタクトプラグと、
前記貫通プラグと前記コンタクトプラグとを連結する導電ラインと、を含む請求項１に記載の３次元半導体メモリ装置。
【請求項６】
半導体基板の上の周辺ロジック構造体と、
前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記水平半導体層上で第１方向に延長され、前記第１方向と直交する第２方向に離隔されて配置された電極構造体と、
前記電極構造体の一部分の間で前記水平半導体層を貫通し、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体と、を含み、
前記電極構造体の各々は、前記セルアレイ領域で前記第１方向に延長され、第１間隔に互いに離隔される第１ゲート絶縁領域及び前記連結領域で前記第１方向に延長され、前記第１間隔より小さい第２間隔に離隔される第２ゲート絶縁領域を含む、３次元半導体メモリ装置。
【請求項７】
前記第２ゲート絶縁領域の一部は、前記第２方向に曲がって前記貫通配線構造体を囲む、請求項６に記載の３次元半導体メモリ装置。
【請求項８】
前記電極構造体の各々は、第１幅を有する第１部分及び前記第１幅より小さい第２幅を有する第２部分を含み、
前記貫通配線構造体は、平面視で、前記電極構造体の前記第２部分の間に配置される、請求項６に記載の３次元半導体メモリ装置。
【請求項９】
前記第２ゲート絶縁領域は、前記第１ゲート絶縁領域と前記第１方向に離隔されて提供され、
前記電極構造体の各々は、前記第２方向に前記各電極構造体の最下層に提供された接地選択ゲート電極の間と、前記第１方向に前記第１及び第２ゲート絶縁領域の間とに提供されたゲートオープニングをさらに含む、請求項６に記載の３次元半導体メモリ装置。
【請求項１０】
前記電極構造体の各々で、前記第２ゲート絶縁領域の前記第１方向に長さが互いに異なる、請求項６に記載の３次元半導体メモリ装置。
【請求項１１】
前記電極構造体の各々は、
前記水平半導体層から同一なレベルで前記第２方向に互いに分離された複数の接地選択ラインと、
前記複数の接地選択ライン上に垂直に積層された複数のワードラインと、を含み、
前記ワードラインの各々は、平面視で、前記複数の接地選択ラインとオーバーラップされる、請求項１又は６に記載の３次元半導体メモリ装置。
【請求項１２】
半導体基板の上の周辺ロジック構造体と、
前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記水平半導体層上で第１方向に延長され、前記第１方向と直交する第２方向に離隔されて配置された電極構造体と、を含み、前記電極構造体の各々は、
前記セルアレイ領域で前記第１方向に延長され、第１間隔に互いに離隔される第１ゲート絶縁領域と、
前記第１ゲート絶縁領域と離隔されて前記連結領域で前記第１方向に延長され、前記第１間隔より小さい第２間隔に離隔される第２ゲート絶縁領域と、
前記第２方向に前記各電極構造体で最下層に提供された電極の間と、前記第１方向に前記第１及び第２ゲート絶縁領域の間とに提供されたゲートオープニングと、を含む、３次元半導体メモリ装置。
【請求項１３】
前記第２ゲート絶縁領域の前記第１方向に長さが互いに異なる、請求項１２に記載の３次元半導体メモリ装置。
【請求項１４】
前記電極構造体の各々は、第１幅を有する第１部分及び前記第１幅より小さい第２幅を有する第２部分を含み、
互いに隣接する一対の前記電極構造体は、対称的に配置されて、前記電極構造体の第２部分の間に前記水平半導体層の一部を露出させるコンタクト領域を定義する、請求項１２に記載の３次元半導体メモリ装置。
【請求項１５】
前記連結領域で互いに隣接する一対の電極構造体の一部分の間に提供されて、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体をさらに含み、
前記第２ゲート絶縁領域の一部は、前記第２方向に曲がって前記貫通配線構造体を囲む、請求項１２に記載の３次元半導体メモリ装置。
【請求項１６】
前記貫通配線構造体は、
前記水平半導体層の上面と垂直である第３方向に延長されて前記水平半導体層を貫通する貫通絶縁パターンと、
前記貫通絶縁パターンを貫通して前記周辺ロジック構造体に連結される貫通プラグと、
前記電極構造体に連結されるコンタクトプラグと、
前記貫通プラグと前記コンタクトプラグとを連結する導電ラインと、を含む、請求項６又は１５に記載の３次元半導体メモリ装置。
【請求項１７】
前記電極構造体は、前記連結領域で前記第１方向に沿って順に下部階段構造、中間階段構造、及び上部階段構造を含み、
前記貫通配線構造体は、前記第１方向に前記下部及び上部階段構造と隣接し、前記第２方向に前記中間階段構造と隣接する、請求項１５に記載の３次元半導体メモリ装置。
【請求項１８】
前記電極構造体の各々は、
前記水平半導体層から同一なレベルで前記第２方向に互いに分離された複数の接地選択ラインと、
前記複数の接地選択ライン上に垂直に積層された複数のワードラインと、を含む、請求項１２に記載の３次元半導体メモリ装置。
【請求項１９】
前記ワードラインの各々は、平面視で、前記複数の接地選択ライン及び前記ゲートオープニングとオーバーラップされる、請求項１８に記載の３次元半導体メモリ装置。
【請求項２０】
前記ワードラインの各々は、
前記セルアレイ領域上で第１幅を有し、第１方向に延長される複数の電極部分と、
前記連結領域上で前記第１幅より小さい第２幅を有し、前記第１方向に延長される第１パッド部分と、
前記第２方向に延長されて前記電極部分と前記第１パッド部分を各々連結する第２パッド部分と、
前記第２方向に延長され、前記電極部分を共通に連結する電極連結部分を含む、請求項１１又は１８に記載の３次元半導体メモリ装置。
【請求項２１】
前記各電極構造体で、前記接地選択ラインの各々は、
前記セルアレイ領域上で第１幅を有し、第１方向に延長される電極部分と、
前記連結領域で前記第１幅より小さい第２幅を有し、第２方向に延長されるパッド部分と、
前記第２方向に曲がって前記電極部分と前記パッド部分とを連結する連結部分と、を含む、請求項１８に記載の３次元半導体メモリ装置。
【請求項２２】
半導体基板上に配置された周辺ロジック構造体と、
前記周辺ロジック構造体上に配置され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記連結領域で前記水平半導体層の一部を貫通する貫通配線構造体と、
前記水平半導体層上に垂直に積層された電極と、を含み、前記電極は、前記連結領域で前記貫通配線構造体の一部を囲み、第１方向に延長される電極構造体を含み、
前記電極構造体は、前記水平半導体層から同一なレベルで第２方向に互いに分離された複数の接地選択ゲート電極を含み、
前記接地選択ゲート電極の各々は、前記セルアレイ領域で第１幅を有し、前記貫通配線構造体と隣接する領域で前記第１幅より小さい第２幅を有する、３次元半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は３次元半導体メモリ装置に関し、さらに詳細には信頼性及び集積度がより向上された３次元半導体メモリ装置に関する。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低廉な価格を充たすために半導体装置の集積度を増加させることが要求されている。半導体装置の場合に、その集積度は製品の価格を決定する重要な要因であるので、特に増加された集積度が要求される。２次元又は平面的な半導体装置の場合に、その集積度は、単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価な装備が必要とされるので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９，１９０，５１４号公報
【特許文献２】米国特許第９，４３１，４１５号公報
【特許文献３】米国特許第９，５９５，５３３号公報
【特許文献４】米国特許第９，６５９，９５０号公報
【特許文献５】米国特許第９，６５９，９５９号公報
【特許文献６】米国特許第９，６９１，７８２号公報
【特許文献７】米国特許第９，８１８，６９３号公報
【特許文献８】米国特許公開第２０１６／０３２２３７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性及び集積度がより向上された３次元半導体メモリ装置を提供することである。
【０００５】
本発明が解決しようとする課題は、以上のように言及された課題に制限されるものではなく、言及されない他の課題は以下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【０００６】
前記解決しようとする課題を達成するために、本発明の実施形態に係る３次元半導体メモリ装置は、半導体基板の上の周辺ロジック構造体と、前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、前記水平半導体層上で第１方向に延長され、前記第１方向と直交する第２方向に離隔される、互いに隣接する一対が対称的に配置されて前記水平半導体層の一部を露出させるコンタクト領域を定義する電極構造体と、前記コンタクト領域に提供され、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体と、を含み、前記電極構造体の各々は前記連結領域で前記第１方向に沿って延長される複数のゲート絶縁領域を有し、前記ゲート絶縁領域の前記第１方向に長さが互いに異なることができる。
【０００７】
前記解決しようとする課題を達成するために、本発明の実施形態に係る３次元半導体メモリ装置は、半導体基板の上の周辺ロジック構造体と、前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、前記水平半導体層上で第１方向に延長され、前記第１方向と直交する第２方向に離隔されて配置された電極構造体と、前記電極構造体の一部分の間で前記水平半導体層を貫通し、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体と、を含み、前記電極構造体の各々は、前記セルアレイ領域で前記第１方向に延長され、第１間隔に互いに離隔される第１ゲート絶縁領域及び前記連結領域で前記第１方向に延長され、前記第１間隔より小さい第２間隔に離隔される第２ゲート絶縁領域を含むことができる。
【０００８】
前記解決しようとする課題を達成するために、本発明の実施形態に係る３次元半導体メモリ装置は、半導体基板の上の周辺ロジック構造体と、前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、前記水平半導体層上で第１方向に延長され、前記第１方向と直交する第２方向に離隔されて配置された電極構造体と、を含み、前記電極構造体の各々は、前記セルアレイ領域で前記第１方向に延長され、第１間隔に互いに離隔される第１ゲート絶縁領域と、前記第１ゲート絶縁領域と離隔されて前記連結領域で前記第１方向に延長され、前記第１間隔より小さい第２間隔に離隔される第２ゲート絶縁領域と、前記第２方向に前記各電極構造体で最下層に提供された電極の間と、前記第１方向に前記第１及び第２ゲート絶縁領域の間とに提供されたゲートオープニングを含むことができる。
【０００９】
前記解決しようとする課題を達成するために、本発明の実施形態に係る３次元半導体メモリ装置は、半導体基板上に配置された周辺ロジック構造体と、前記周辺ロジック構造体上に配置され、セルアレイ領域及び連結領域を含む水平半導体層と、前記連結領域で前記水平半導体層の一部を貫通する貫通配線構造体と、前記水平半導体層上に垂直に積層された電極と、を含み、前記電極は、前記連結領域で前記貫通配線構造体の一部を囲み、第１方向に延長される電極構造体を含み、前記電極構造体は前記水平半導体層から同一なレベルで前記第２方向に互いに分離された複数の接地選択ゲート電極を含み、前記接地選択ゲート電極の各々は、前記セルアレイ領域で第１幅を有し、前記貫通絶縁パターンと隣接する領域で前記第１幅より小さい第２幅を有することができる。
【００１０】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１１】
本発明の実施形態によれば、３次元半導体メモリ装置は、電極構造体の階段構造一部分に提供されて電極構造体と電極構造体下の周辺ロジック構造体を提供する貫通配線構造体と、を提供することができる。ここで、電極構造体の電極が貫通配線構造体を囲みながら、延長され、電極の中で最下層の接地選択ゲート電極は、電気的に互いに分離されながら、貫通配線構造体を曲がって延長されることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る３次元半導体メモリ装置を簡略的に示す斜視図である。
【図２】本発明の実施形態に係る３次元半導体メモリ装置のセルアレイを示す概略ブロック図である。
【図３Ａ】本発明の実施形態に係る３次元半導体メモリ装置を説明するための概略的な平面図である。
【図３Ｂ】本発明の実施形態に係る３次元半導体メモリ装置を説明するための概略的な平面図である。
【図４】本発明の実施形態に係る３次元半導体メモリ装置のセルアレイ構造体を示す平面図である。
【図５】図４のＡ部分を拡大した図面である。
【図６】本発明の実施形態に係る３次元半導体メモリ装置を説明するための断面図である。
【図７Ａ】図６のＢ部分を拡大した図面である。
【図７Ｂ】図６のＢ部分を拡大した図面である。
【図８】本発明の実施形態に係る各電極構造体に具備された接地選択ゲート電極を示す平面図である。
【図９】本発明の実施形態に係る各電極構造体に具備された１つのセルゲート電極を示す平面図である。
【図１０】本発明の多様な実施形態に係る３次元半導体メモリ装置の概略的な平面図である。
【図１１】本発明の多様な実施形態に係る３次元半導体メモリ装置の概略的な平面図である。
【図１２】本発明の実施形態に係る３次元半導体メモリ装置のセルアレイ構造体を示す平面図である。
【図１３】図１２のＡ部分を拡大した図面である。
【図１４】本発明の実施形態に係る各電極構造体に具備された接地選択ゲート電極を示す平面図である。
【図１５】本発明の実施形態に係る各電極構造体に具備された１つのセルゲート電極を示す平面図である。
【図１６】本発明の多様な実施形態に係る３次元半導体メモリ装置の概略的な平面図である。
【図１７Ａ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図である。
【図１７Ｂ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図１７Ｃ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図１８Ａ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図である。
【図１８Ｂ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図１８Ｃ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図１９Ａ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図である。
【図１９Ｂ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図１９Ｃ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図２０Ａ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図である。
【図２０Ｂ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図２０Ｃ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【図２１】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図である。
【図２２】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施形態に関して詳細に説明する。
【００１４】
図１は本発明の実施形態に係る３次元半導体メモリ装置を簡略的に示す斜視図である。図１を参照すると、実施形態に係る３次元半導体メモリ装置は、周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳを含み、周辺ロジック構造体ＰＳの上にセルアレイ構造体ＣＳが積層される。即ち、周辺ロジック構造体ＰＳとセルアレイ構造体ＣＳとが、平面視で、オーバーラップされる。
【００１５】
実施形態では、周辺ロジック構造体ＰＳは、３次元半導体メモリ装置のセルアレイを制御するロー及びコラムデコーダー、ページバッファ、及び制御回路を含む。
【００１６】
セルアレイ構造体ＣＳは、データ消去単位である複数のメモリブロックＢＬＫ１〜ＢＬＫｎを含む。メモリブロックＢＬＫ１〜ＢＬＫｎの各々は、３次元構造（又は垂直構造）を有するメモリセルアレイを含む。メモリセルアレイは、３次元的に配列された複数のメモリメモリセル、メモリセルと電気的に連結された複数のワードライン、及びビットラインを含む。３次元構造を有するメモリセルアレイに関して以下、図面を参照して詳細に説明する。
【００１７】
図２は、本発明の実施形態に係る３次元半導体メモリ装置のセルアレイを示す概略ブロック図である。図２を参照すると、本発明の実施形態に係る半導体メモリ装置のセルアレイは、共通ソースラインＣＳＬ、複数のビットラインＢＬ、及び共通ソースラインＣＳＬとビットラインＢＬとの間に配置される複数のセルストリングＣＳＴＲを含む。
【００１８】
セルストリングＣＳＴＲは、第１及び第２方向Ｄ１、Ｄ２に沿って伸張された平面上で、第３方向Ｄ３に沿って延長される。ビットラインＢＬは、第１方向Ｄ１に互いに離隔され、第２方向Ｄ２に延長される。
【００１９】
ビットラインＢＬ０−ＢＬ２の各々に複数のセルストリングＣＳＴＲが並列に連結される。複数のセルストリングＣＳＴＲは、共通ソースラインＣＳＬに共通に連結される。即ち、複数のビットラインＢＬ０−ＢＬ２と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。共通ソースラインＣＳＬは２次元的に複数配列される。ここで、共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御されてもよい。
【００２０】
実施形態によれば、セルストリングＣＳＴＲの各々は、直列連結されたストリング選択トランジスタＳＳＴ１、ＳＳＴ２、直列連結されたメモリセルＭＣＴ、接地選択トランジスタＧＳＴで構成される。また、メモリセルＭＣＴの各々は、データ格納要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を含む。
【００２１】
一例として、各々のセルストリングＣＳＴＲは、直列連結された第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２を含み、第２ストリング選択トランジスタＳＳＴ２は、ビットラインＢＬ０−ＢＬ２に接続され、接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに接続される。メモリセルＭＣＴは、第１ストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴとの間に直列連結される。
【００２２】
さらに、セルストリングＣＳＴＲの各々は、第１ストリング選択トランジスタＳＳＴ１とメモリセルＭＣＴとの間に連結されたダミーセルＤＭＣをさらに含む。図面には図示しなかったが、ダミーセルＤＭＣは、接地選択トランジスタＧＳＴとメモリセルＭＣＴとの間にも連結されてもよい。他の例として、各々のセルストリングＣＳＴＲにおける接地選択トランジスタＧＳＴは、第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２と同様に、直列連結された複数のＭＯＳトランジスタで構成されてもよい。その他の例として、各々のセルストリングＣＳＴＲは、１つのストリング選択トランジスタを含んでもよい。
【００２３】
実施形態によれば、第１ストリング選択トランジスタＳＳＴ１は、第１ストリング選択ラインＳＳＬ１によって制御され、第２ストリング選択トランジスタＳＳＴ２は、第２ストリング選択ラインＳＳＬ２によって制御される。メモリセルＭＣＴは、複数のワードラインＷＬ０−ＷＬｎによって制御され、ダミーセルＤＭＣは、ダミーワードラインＤＷＬによって制御される。また、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬによって制御される。共通ソースラインＣＳＬは、接地選択トランジスタＧＳＴのソースに共通に連結される。
【００２４】
１つのセルストリングＣＳＴＲは、共通ソースラインＣＳＬからの距離が互いに異なる複数のメモリセルＭＣＴで構成される。そして、共通ソースラインＣＳＬとビットラインＢＬ０−ＢＬ２との間には複数のワードラインＷＬ０−ＷＬｎ、ＤＷＬが配置される。
【００２５】
共通ソースラインＣＳＬから実質的に同一な距離に配置される、メモリセルＭＣＴのゲート電極は、ワードラインＷＬ０−ＷＬｎ、ＤＷＬの中の１つに共通に連結されて等電位状態にある。これとは異なり、メモリセルＭＣＴのゲート電極が共通ソースラインＣＳＬから実質的に同一なレベルに配置されても、互いに異なる行又は列に配置されるゲート電極が独立的に制御されることができる。
【００２６】
接地選択ラインＧＳＬ０−ＧＳＬ２及びストリング選択ラインＳＳＬ１、ＳＳＬ２は、第１方向Ｄ１に沿って延長され、第２方向Ｄ２に互いに離隔される。共通ソースラインＣＳＬから実質的に同一なレベルに配置される接地選択ラインＧＳＬ０−ＧＳＬ２及びストリング選択ラインＳＳＬ１、ＳＳＬ２は、電気的に互いに分離される。
【００２７】
図３Ａ及び図３Ｂは、本発明の実施形態に係る３次元半導体メモリ装置を説明するための概略的な平面図である。
【００２８】
図３Ａ及び図３Ｂを参照すると、本発明の実施形態に係る３次元半導体メモリ装置は、半導体基板１０上の周辺ロジック構造体ＰＳ、周辺ロジック構造体ＰＳ上のセルアレイ構造体ＣＳ、及びセルアレイ構造体ＣＳと周辺ロジック構造体ＰＳとを連結する貫通配線構造体ＴＶＳを含む。
【００２９】
周辺ロジック構造体ＰＳは、３次元セルアレイに入出力されるデータを処理する周辺ロジック回路を含む。
【００３０】
セルアレイ構造体（図１のＣＳ参照）は、水平半導体層１００上に配置される複数の電極構造体ＳＴ、及び各電極構造体ＳＴを貫通する複数の垂直構造体ＶＳを含む。実施形態では、セルアレイ構造体ＣＳは、平面視で、周辺ロジック構造体ＰＳとオーバーラップ（ｏｖｅｒｌａｐ）される。
【００３１】
より詳細には、水平半導体層１００は、メモリセルが提供されるセルアレイ領域ＣＡＲ、及びメモリセルに連結された導電ラインとコンタクトプラグとが連結される連結領域ＣＮＲを含む。電極構造体ＳＴは、水平半導体層１００上で第１方向Ｄ１に延長される。互いに隣接する電極構造体ＳＴは、これらの間に提供された電極分離領域ＥＳＲによって前記第１方向Ｄ１と直交する第２方向Ｄ２に互いに離隔される。
【００３２】
実施形態によれば、電極構造体ＳＴの各々は、第１幅Ｗ１を有する第１配線部分及び第１幅Ｗ１より小さい第２幅Ｗ２を有する第２配線部分を含む。互いに隣接する電極構造体ＳＴの第２配線部分が、互いに対向するように配置される。互いに隣接する一対の電極構造体ＳＴは、ミラー対称的に配置されて水平半導体層１００の一部を露出させる少なくとも１つのコンタクト領域を定義する。即ち、電極構造体ＳＴの第２配線部分の間にコンタクト領域が定義される。互いに隣接する一対の電極構造体ＳＴは、図３Ｂに図示されるように、第１方向Ｄ１に離隔される複数のコンタクト領域を定義してもよい。
【００３３】
貫通配線構造体ＴＶＳは、一対の電極構造体ＳＴによって定義されたコンタクト領域に提供される。即ち、一対の電極構造体ＳＴの第２配線部分の間に貫通配線構造体ＴＶＳが各々提供される。
【００３４】
図４は、本発明の実施形態に係る３次元半導体メモリ装置のセルアレイ構造体を示す平面図である。図５は、図４のＡ部分を拡大した図面である。図６は、本発明の実施形態に係る３次元半導体メモリ装置を説明するための断面図である。図７Ａ及び図７Ｂは、図６のＢ部分を拡大した図面である。
【００３５】
図８は、本発明の実施形態に係る各電極構造体に具備された接地選択ゲート電極を示す平面図である。図９は、本発明の実施形態に係る各電極構造体に具備された１つのセルゲート電極を示す平面図である。
【００３６】
図４、図５、及び図６を参照すると、周辺ロジック構造体ＰＳは、半導体基板１０の全面上に集積される周辺ロジック回路ＰＴＲ及び周辺ロジック回路ＰＴＲを覆う下部埋め込み絶縁膜５０を含む。半導体基板１０は、シリコン基板、シリコン−ゲルマニウム基板、ゲルマニウム基板、又は単結晶シリコン基板に成長された単結晶エピタキシァル層（ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）である。周辺ロジック回路ＰＴＲは、先に説明したように、ロー及びコラムデコーダー、ページバッファ、及び制御回路等であり、半導体基板１０上に集積されたＮＭＯＳ及びＰＭＯＳトランジスタ、低電圧及び高電圧トランジスタ、及び抵抗等を含む。
【００３７】
より詳細には、半導体基板１０内に形成された素子分離膜１１によって活性領域が定義される。活性領域の半導体基板１０上に周辺ゲート電極２３が、ゲート絶縁膜２１を介在して配置される。周辺ゲート電極２３の両側の半導体基板１０内にソース／ドレイン領域２５が提供される。周辺回路配線３３は、周辺回路コンタクトプラグ３１を通じて周辺ロジック回路ＰＴＲと電気的に連結される。例えば、ＮＭＯＳ及びＰＭＯＳトランジスタに周辺回路プラグ３１及び周辺回路配線３３が接続される。
【００３８】
下部埋め込み絶縁膜５０は、半導体基板１０上で周辺ロジック回路ＰＴＲ、周辺回路プラグ３１、及び周辺回路配線３３を覆う。下部埋め込み絶縁膜５０は、多層に積層された絶縁膜を含む。例えば、下部埋め込み絶縁膜５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化物、及び／又は低誘電膜を含む。
【００３９】
セルアレイ構造体ＣＳは、下部埋め込み絶縁膜５０の上に配置され、水平半導体層１００、電極構造体ＳＴ、及び垂直構造体ＶＳを含む。
【００４０】
水平半導体層１００は、半導体物質から構成され、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、又はこれらの混合物の中で少なくとも１つを含む。また、水平半導体層１００は、第１導電性の不純物がドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。また、水平半導体層１００は、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。
【００４１】
水平半導体層１００は、セルアレイ領域ＣＡＲ及びセルアレイ領域ＣＡＲの周囲に配置された連結領域ＣＮＲを含む。実施形態によれば、水平半導体層１００のセルアレイ領域ＣＡＲ上に、図３に図示されたセルストリング（図２のＣＳＴＲ）が集積される。
【００４２】
複数の電極構造体ＳＴが、水平半導体層１００上に配置される。電極構造体ＳＴは、セルアレイ領域ＣＡＲから連結領域ＣＮＲに第１方向Ｄ１に沿って延長され、第２方向Ｄ２に互いに離隔されて配置される。
【００４３】
電極構造体ＳＴの各々は、第１及び第２方向Ｄ１、Ｄ２に対して垂直である第３方向Ｄ３（即ち、垂直方向）に沿って交互に積層された絶縁膜ＩＬＤ１、ＩＬＤ２及び電極ＧＧＥ、ＣＧＥ、ＳＧＥを含む。より詳細には、電極構造体ＳＴの各々で、電極は、垂直に積層された複数のセルゲート電極ＣＧＥ、最下層セルゲート電極ＣＧＥの下で水平に互いに離隔されて配置された複数の接地選択ゲート電極ＧＧＥ、及び最上層セルゲート電極ＣＧＥの上で水平に互いに離隔されて配置された複数のストリング選択ゲート電極ＳＧＥを含む。言い換えれば、各電極構造体ＳＴで、複数の接地選択ゲート電極ＧＧＥは、水平半導体層１００の上面から同一なレベルに位置し、複数のセルゲート電極ＣＧＥは、水平半導体層１００の上面から互いに異なるレベルに位置する。
【００４４】
各電極構造体ＳＴで、最下層の接地選択ゲート電極ＧＧＥは、共通ソースライン（図２のＣＳＬ）と垂直構造体ＶＳとの間の電気的連結を制御する接地選択トランジスタ（図３のＧＳＴ）のゲート電極として利用される。最上層のストリング選択ゲート電極ＳＧＥは、ビットラインＢＬと垂直構造体ＶＳとの間の電気的連結を制御するストリング選択トランジスタ（図２のＳＳＴ）のゲート電極として使用される。セルゲート電極ＣＧＥは、メモリセル（図２のＭＣＴ）の制御ゲート電極（図２のＷＬ０−ＷＬ３、ＤＷＬ）として使用される。
【００４５】
複数の垂直構造体ＶＳが、セルアレイ領域ＣＡＲで電極構造体ＳＴを貫通して水平半導体層１００に連結される。垂直構造体ＶＳは、平面視で、一方向に配列されるか、或いはジグザグ形状に配列される。垂直構造体ＶＳは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの混合物のような半導体物質を含む。また、垂直構造体ＶＳは、不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。半導体物質を含む垂直構造体ＶＳは、図２を参照して説明された選択トランジスタＳＳＴ、ＧＳＴ及びメモリセルＭＣＴ及びダミーセルＤＭＣのチャンネルとして使用される。
【００４６】
図７Ａを参照すると、垂直構造体ＶＳの各々は、下部半導体パターンＬＳＰ及び上部半導体パターンＵＳＰを含む。下部半導体パターンＬＳＰは、水平半導体層１００からエピタキシァル成長されたエピタキシァル層である。下部半導体パターンＬＳＰは、垂直ホールの下部部分を満たすピラー（ｐｉｌｌａｒ）形状を有する。下部半導体パターンＬＳＰの上面は、最下層接地選択ゲート電極ＧＧＥの上面より上に位置する。上部半導体パターンＵＳＰは、下部半導体パターンＬＳＰと連結され、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はこれらの混合物を含む。上部半導体パターンＵＳＰの各々の上端にビットライン導電パッドが提供され、ビットライン導電パッドは、不純物がドーピングされた不純物領域であるか、或いは導電物質から構成される。上部半導体パターンＵＳＰは、第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含む。第１半導体パターンＳＰ１は、下部半導体パターンＬＳＰと接続され、下端が閉じたパイプ形状又はマカロニ形状である。このような形状の第１半導体パターンＳＰ１の内部は、埋め込み絶縁パターンＶＩで満たされる。第１半導体パターンＳＰ１は、第２半導体パターンＳＰ２と下部半導体パターンＬＳＰとを電気的に連結する。第２半導体パターンＳＰ２は、上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状（ｐｉｐｅ−ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ−ｓｈａｐｅｄ）である。そして、第２半導体パターンＳＰ２は、下部半導体パターンＬＳＰと接触しなく、離隔される。
【００４７】
他の例として、図７Ｂを参照すると、垂直構造体ＶＳの各々は、先に説明した上部半導体パターンＵＳＰのように、第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含む。ここで、第１半導体パターンＳＰ１は、水平半導体層１００と直接接触し、第１半導体パターンＳＰ１の内部は、埋め込み絶縁パターンＶＩで満たされる。
【００４８】
さらに、図７Ａ及び図７Ｂを参照すると、垂直絶縁パターンＶＰが、電極構造体ＳＴと垂直構造体ＶＳとの間に配置される。垂直絶縁パターンＶＰは、上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。垂直絶縁パターンＶＰは、第３方向Ｄ３に延長され、各垂直構造体ＶＳの側壁を囲む。垂直構造体ＶＳが下部及び上部半導体パターンＬＳＰ、ＵＳＰを含む場合に、垂直絶縁パターンＶＰは、上部半導体パターンＵＳＰの側壁を囲む。本発明の実施形態で、垂直絶縁パターンＶＰは、データ格納膜の一部である。例えば、垂直絶縁パターンＶＰは、ＮＡＮＤフラッシュメモリ装置のデータ格納膜として、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。例えば、電荷格納膜は、トラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ  ｎａｎｏｄｏｔｓ）を含む絶縁膜である。これとは異なり、垂直絶縁パターンＶＰは、相変化メモリのための薄膜又は可変抵抗メモリのための薄膜を含む。
【００４９】
水平絶縁パターンＨＰが、電極ＧＧＥ、ＣＧＥ、ＳＧＥの一側壁と垂直絶縁パターンＶＰとの間に配置され、各電極ＧＧＥ、ＣＧＥ、ＳＧＥの上面及び下面に延長される。水平絶縁パターンＨＰは、ＮＡＮＤフラッシュメモリ装置のデータ格納膜の一部としてブロッキング絶縁膜を含む。
【００５０】
再び図４、図５、及び図６を参照すると、各電極構造体ＳＴで、電極ＧＧＥ、ＣＧＥ、ＳＧＥは、連結領域ＣＮＲで階段式構造を有するように積層される。したがって、各電極構造体ＳＴの高さは、セルアレイ領域ＣＡＲから遠くなるほど、減少される。また、各電極構造体のＳＴ電極ＧＧＥ、ＣＧＥ、ＳＧＥは、水平半導体層１００から遠くなるほど、第１方向Ｄ１への長さが減少する。
【００５１】
実施形態では、各電極構造体ＳＴは、第１方向Ｄ１に沿って順に提供される下部階段構造Ｓａ、中間階段構造Ｓｂ、及び上部階段構造Ｓｃを含む。詳細には、電極構造体ＳＴは、水平半導体層１００の上面に対して垂直である第３方向Ｄ３に沿って順に下部領域、中間領域、及び上部領域を含む。そして、電極構造体ＳＴの下部領域に提供される電極ＧＧＥ、ＣＧＥが下部階段構造Ｓａを形成し、電極構造体ＳＴの中間領域に提供される電極ＣＧＥが中間階段構造Ｓｂを形成する。そして、電極構造体ＳＴの上部領域に提供される電極ＣＧＥ、ＳＧＥが上部階段構造Ｓｃを形成する。
【００５２】
先に図３Ａ及び図３Ｂを参照して説明したように、各電極構造体ＳＴは、第１幅Ｗ１を有する第１配線部分及び第２幅Ｗ２を有する第２配線部分を含む。また、互いに隣接する一対の電極構造体ＳＴのこれらの第２配線部分の間に貫通配線構造体ＴＶＳが提供される。
【００５３】
貫通配線構造体ＴＶＳは、水平半導体層１００の一部を貫通し、第３方向Ｄ３に延長されて電極構造体ＳＴの一部側壁を横切る貫通絶縁パターン２００及び貫通絶縁パターン２００内に提供される貫通プラグＴＰＬＧ及び貫通プラグＴＰＬＧに接続される複数の導電ラインＣＬｂを含む。
【００５４】
貫通絶縁パターン２００は、下部埋め込み絶縁膜５０上で第３方向Ｄ３に延長される。貫通絶縁パターン２００は、シリコン酸化膜及び低誘電膜のような絶縁物質から構成される。貫通絶縁パターン２００は、平面視で、一対の電極構造体ＳＴによって囲まれる。
【００５５】
実施形態では、貫通絶縁パターン２００は、第１方向Ｄ１に、各電極構造体ＳＴの下部階段構造Ｓａと上部階段構造Ｓｃとの間に位置し、第２方向Ｄ２に、一対の電極構造体ＳＴの中間階段構造Ｓｂ同士の間に位置する。言い換えれば、各電極構造体ＳＴの上部階段構造Ｓｃ及び下部階段構造Ｓａは第１方向Ｄ１に貫通絶縁パターン２００と隣接し、中間階段構造Ｓｂは第２方向Ｄ２に貫通絶縁パターン２００と隣接する。
【００５６】
貫通絶縁パターン２００の底面は、周辺回路構造体ＰＳの下部埋め込み絶縁膜５０と接触し、貫通絶縁パターン２００の上面は、垂直構造体ＶＳの上面と実質的に同一なレベルに位置する。貫通絶縁パターン２００は、第３方向Ｄ３に高さが電極構造体ＳＴの高さより大きい。貫通絶縁パターン２００の幅は、電極構造体ＳＴの高さによって変えられる。一例として、貫通絶縁パターン２００の幅は、電極構造体ＳＴの第１幅Ｗ１と実質的に同一である。
【００５７】
貫通プラグＴＰＬＧが、貫通絶縁パターン２００を貫通して周辺ロジック構造体ＰＳの周辺回路配線３３に連結される。貫通プラグＴＰＬＧは、導電ラインＣＬｂを通じて電極構造体ＳＴの中間階段構造Ｓｂを形成する電極ＣＧＥと連結される。
【００５８】
さらに、上部埋め込み絶縁膜１５０が、階段式構造を有する電極構造体ＳＴの端部及び貫通絶縁パターン２００を覆う。第１及び第２層間絶縁膜１５１、１５３が、上部埋め込み絶縁膜１５０上に順に積層され、垂直構造体ＶＳの上面を覆う。
【００５９】
下部コンタクトプラグＰＬＧａが、上部埋め込み絶縁膜１５０を貫通して電極構造体ＳＴの下部領域に提供されて下部階段構造Ｓａを形成する電極ＧＧＥ、ＣＧＥに接続される。下部コンタクトプラグＰＬＧａは、第１方向Ｄ１に延長される第１導電ラインＣＬａを通じて連結コンタクトプラグＰＰＬＧと連結される。連結コンタクトプラグＰＰＬＧは、上部埋め込み絶縁膜１５０を貫通して周辺ロジック構造体ＰＳの周辺回路配線３３に連結される。
【００６０】
中間コンタクトプラグＰＬＧｂが、上部埋め込み絶縁膜１５０を貫通して電極構造体ＳＴの中間領域に提供されて中間階段構造Ｓｂを形成する電極ＣＧＥに接続される。中間コンタクトプラグＰＬＧｂは、第２方向Ｄ２に延長される第２導電ラインＣＬｂを通じて貫通プラグＴＰＬＧと連結される。
【００６１】
上部コンタクトプラグＰＬＧｃが、上部埋め込み絶縁膜１５０を貫通して電極構造体ＳＴの上部領域に提供された電極ＣＧＥ、ＳＧＥに接続される。上部コンタクトプラグＰＬＧｃは、第１方向Ｄ１に延長される第３連結ラインＣＬｃを通じて貫通プラグＴＰＬＧと連結される。
【００６２】
実施形態によれば、セルアレイ領域ＣＡＲで各電極構造体ＳＴを貫通する第１ゲート絶縁領域ＧＩＲ１及び連結領域ＣＮＲで各電極構造体ＳＴを貫通する第２ゲート絶縁領域ＧＩＲ２が提供される。ここで、第１ゲート絶縁領域ＧＩＲ１は、互いに並行に第１方向Ｄ１に延長され、第２ゲート絶縁領域ＧＩＲ２は互いに並行に第１方向Ｄ１に延長され、貫通絶縁パターン２００を囲むように第２方向に曲がった（ｔｕｒｎｅｄ）部分を有する。即ち、第２ゲート絶縁領域ＧＩＲ２の中の一部は、電極構造体ＳＴから第２幅Ｗ２を有する第２配線部分に提供される。また、第２配線部分に提供される第２ゲート絶縁領域ＧＩＲ２の第１方向Ｄ１への長さが互いに異なる。第１ゲート絶縁領域ＧＩＲ１は、第１方向Ｄ１に第２ゲート絶縁領域ＧＩＲ２と離隔される。一例として、各電極構造体ＳＴ毎に３つの第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２を図示したが、本発明はこれに限定されるものではなく、第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２の数は、３次元半導体メモリ装置の集積度及び工程条件によって変わり得る。
【００６３】
また、連結領域ＣＮＲで電極構造体ＳＴを貫通するダミーゲート絶縁領域ＤＩＲが提供される。ダミーゲート絶縁領域ＤＩＲは、第１方向Ｄ１に延長されるライン形状を有し、第２ゲート絶縁領域ＧＩＲ２と離隔される。ダミーゲート絶縁領域ＤＩＲは、連結領域ＣＮＲで第１幅Ｗ１を有する電極構造体ＳＴの第１配線部分に提供される。
【００６４】
さらに、電極分離領域ＥＳＲが互いに隣接する電極構造体ＳＴの間に提供され、電極分離領域ＥＳＲの中の１つは、セルアレイ領域ＣＡＲから連結領域ＣＮＲに直線に延長される。電極分離領域ＥＳＲの中の他の１つは、セルアレイ領域ＣＡＲから貫通絶縁パターン２００を囲むように第２方向Ｄ２に曲がって連結領域ＣＮＲに延長される。
【００６５】
一方、各電極構造体ＳＴで第２方向Ｄ２に最下層接地選択ゲート電極ＧＧＥの間にゲートオープニングＯＰが提供され、ゲートオープニングＯＰは、第１方向Ｄ１に第１ゲート絶縁領域ＧＩＲ１と第２ゲート絶縁領域ＧＩＲ２との間に各々提供される。
【００６６】
このように、各電極構造体ＳＴに第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２及び最下層のゲートオープニングＯＰが提供されることによって、各電極構造体ＳＴで最下層の接地選択ゲート電極ＧＧＥは、第２方向に離隔され、電気的に互いに分離される。一方、接地選択ゲート電極ＧＧＥ上に垂直に積層されたセルゲート電極ＣＧＥの各々は、ゲートオープニングＯＰとオーバーラップされる部分を有する。これに関して図８及び図９を参照してより詳細に説明する。
【００６７】
さらに、電極構造体ＳＴを貫通する第１ゲート絶縁領域ＧＩＲ１下の水平半導体層１００内に共通ソース領域ＣＳＲが提供される。共通ソース領域ＣＳＲは、第１ゲート絶縁領域ＧＩＲ１と並行に第１方向Ｄ１に延長される。共通ソース領域ＣＳＲは、水平半導体層１００と反対の導電性不純物、例えば、Ｎ形の不純物（例えば、砒素（Ａｓ）又は燐（Ｐ））を含む。
【００６８】
図８を参照すると、３つの第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２が各電極構造体ＳＴに提供される場合に、１つの電極構造体ＳＴは、４つの接地選択ゲート電極ＧＧＥ０、ＧＧＥ１、ＧＧＥ２、ＧＧＥ３を含む。接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３の各々は、セルアレイ領域ＣＡＲに配置される電極部分ＥＰと連結領域ＣＮＲに配置されるパッド部分とを含む。ここで、各接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３の電極部分ＥＰは、第３幅Ｗ３を有し、第１方向Ｄ１に延長される。接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３のパッド部分は、電極部分ＥＰから第１方向Ｄ１に延長され、第３幅Ｗ３を有する第１パッド部分Ｐ１、第３幅Ｗ３より小さい第４幅Ｗ４を有する第２パッド部分Ｐ２、及び第１及び第２パッド部分Ｐ１、Ｐ２と連結され、第２方向Ｄ２に曲がった連結部分ＣＰを含む。ここで、接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３の第２パッド部分Ｐ２は、第１方向Ｄ１に互いに異なる長さを有する。接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３の第２パッド部分Ｐ２の第１方向Ｄ１の長さは、徐々に増加するか、或いは減少する。また、接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３の第１パッド部分Ｐ１にダミーゲート絶縁領域ＤＩＲが各々提供される。
【００６９】
図９を参照すると、各電極構造体ＳＴで、セルゲート電極ＣＧＥの各々は、セルアレイ領域ＣＡＲに配置される電極部分ＥＰ、連結領域ＣＮＲに配置されるパッド部分Ｐ１、Ｐ２、及び電極部分ＥＰとパッド部分Ｐ１、Ｐ２とを１つに連結する電極連結部分ＥＣＰを含む。３つの第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２が各電極構造体に提供される場合に、各セルゲート電極ＣＧＥは、４つの電極部分ＥＰ及び４つのパッド部分を含む。
【００７０】
ここで、セルゲート電極ＣＧＥの電極部分ＥＰは、セルアレイ領域ＣＡＲで均一な第３幅Ｗ３を有し、第１方向Ｄ１に延長される。セルゲート電極ＣＧＥのパッド部分の各々は、第１方向Ｄ１に延長され、第２方向に曲がった（ｔｕｒｎｅｄ）部分を有する。また、セルゲート電極ＣＧＥのパッド部分の各々は、電極部分ＥＰから第１方向Ｄ１に延長され、第３幅Ｗ３を有する第１パッド部分Ｐ１及び第３幅Ｗ３より小さい第４幅Ｗ４を有する第２パッド部分Ｐ２、及び第１及び第２パッド部分Ｐ１、Ｐ２と連結され、第２方向Ｄ２に曲がった連結部分ＣＰを含む。第２パッド部分Ｐ２は、第１方向Ｄ１に互いに異なる長さを有する。セルゲート電極ＣＧＥの第１パッド部分Ｐ１にダミーゲート絶縁領域ＤＩＲが各々提供される。
【００７１】
図１０及び図１１は、本発明の多様な実施形態に係る３次元半導体メモリ装置の概略的な平面図である。
【００７２】
図１０及び図１１に図示された実施形態によれば、電極構造体ＳＴは、電極分離領域ＥＳＲによって第２方向Ｄ２に互いに分離される。この実施形態では、セルアレイ領域ＣＡＲに５つの第１ゲート絶縁領域ＧＩＲ１が提供され、連結領域ＣＮＲに５つの第２ゲート絶縁領域ＧＩＲ２が提供される。第２ゲート絶縁領域ＧＩＲ２は、連結領域ＣＮＲに提供される貫通配線構造体ＴＶＳを囲み、第１方向Ｄ１に延長される。第２ゲート絶縁領域ＧＩＲ２は、第１幅Ｗ１を有する電極構造体ＳＴの第１配線部分及び第１幅Ｗ１より小さい第２幅Ｗ２を有する電極構造体ＳＴの第２配線部分を連続的に通る。
【００７３】
また、電極構造体ＳＴの最下層に５つのゲートオープニングＯＰが提供される。したがって、各電極構造体ＳＴは、最下層で互いに分離された６つの接地選択ゲート電極を含む。
【００７４】
図１２は、本発明の実施形態に係る３次元半導体メモリ装置のセルアレイ構造体を示す平面図である。図１３は、図１２のＡ部分を拡大した図面である。図１４は、本発明の実施形態に係る各電極構造体に具備された接地選択ゲート電極を示す平面図である。図１５は、本発明の実施形態に係る各電極構造体に具備された１つのセルゲート電極を示す平面図である。
【００７５】
説明を簡易にするために、先に説明された３次元半導体メモリ装置と同一な技術的特徴に関する説明は省略され、実施形態同士の間の差異点に関して説明する。
【００７６】
図１２及び図１３を参照すると、電極構造体ＳＴは、電極分離領域ＥＳＲによって第２方向Ｄ２に互いに分離される。電極分離領域ＥＳＲは、均一な幅を有し、第１方向に延長され、電極分離領域ＥＳＲの中のいずれか１つは貫通配線構造体を囲むリング形状の一部分を含む。
【００７７】
第１ゲート絶縁領域ＧＩＲ１が、セルアレイ領域ＣＡＲで第１幅Ｗ１を有する電極構造体ＳＴの第１配線部分を貫通する。第１ゲート絶縁領域ＧＩＲ１は、第１間隔で互いに離隔されて互いに並行に第１方向Ｄ１に延長される。
【００７８】
第２ゲート絶縁領域ＧＩＲ２が、連結領域ＣＮＲで第２幅Ｗ２を有する電極構造体ＳＴの第２配線部分を貫通する。第２ゲート絶縁領域ＧＩＲ２は、第１ゲート絶縁領域ＧＩＲ１と同一な幅を有し、互いに並行に第１方向Ｄ１に延長される。ここで、第２ゲート絶縁領域ＧＩＲ２同士の間の間隔は第１ゲート絶縁領域ＧＩＲ１同士の間隔より小さい。また、第２ゲート絶縁領域ＧＩＲ２は、第１方向Ｄ１に互いに異なる長さを有する。
【００７９】
ダミーゲート絶縁領域ＤＩＲが連結領域ＣＮＲで第１幅Ｗ１を有する電極構造体ＳＴの第１配線部分を貫通する。ダミーゲート絶縁領域ＤＩＲは、第１方向Ｄ１に第２ゲート絶縁領域ＧＩＲ２と離隔されて配置される。ダミーゲート絶縁領域ＤＩＲの中の一部は、リング形状を有する電極分離領域ＥＳＲの一部分と連結される。
【００８０】
連結領域ＣＮＲで電極構造体ＳＴの最下層にゲートオープニングＯＰが提供される。ここで、ゲートオープニングＯＰは、第２方向Ｄ２に長軸を有するバー（ｂａｒ）形状を有する。ゲートオープニングＯＰの第２方向Ｄ２への長さは、第１ゲート絶縁領域ＧＩＲ１の間の間隔より小さい。
【００８１】
ゲートオープニングＯＰは、第２方向Ｄ２に互いに離隔されて提供され、第２方向Ｄ２に沿って配列されたゲートオープニングＯＰが１つの列をなす。複数の列が第１方向Ｄ１に離隔されて提供され、各列をなすゲートオープニングＯＰの数は互いに異なる。
【００８２】
このように、各電極構造体ＳＴに第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ダミーゲート絶縁領域ＤＩＲ、及び最下層のゲートオープニングＯＰが提供されることによって、各電極構造体ＳＴで最下層の接地選択ゲート電極ＧＧＥは、図１３に図示されるように、第２方向Ｄ２に離隔され、電気的に互いに分離される。一例では、各電極構造体ＳＴは、最下層で互いに分離された４つの接地選択ゲート電極ＧＧＥ０、ＧＧＥ１、ＧＧＥ２、ＧＧＥ３を含む。接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３の各々は、セルアレイ領域ＣＡＲに配置される電極部分ＥＰと連結領域ＣＮＲに配置されるパッド部分とを含む。ここで、電極部分ＥＰは、第３幅Ｗ３を有し、第１方向Ｄ１に延長される。パッド部分は、電極部分ＥＰから第２方向Ｄ２に曲がった連結部分ＣＰ及び第３幅Ｗ３より小さい第４幅Ｗ４を有し、連結部分ＣＰから第１方向Ｄ１に延長される延長部分ＰＰを含む。接地選択ゲート電極ＧＧＥ０〜ＧＧＥ３の延長部分ＰＰは、第１方向Ｄ１に互いに異なる長さを有する。
【００８３】
図１５を参照すると、各電極構造体ＳＴでセルゲート電極ＣＧＥの各々は、セルアレイ領域ＣＡＲで第３幅Ｗ３を有し、第１方向Ｄ１に延長される電極部分ＥＰ、連結領域ＣＮＲで第３幅Ｗ３より小さい第４幅Ｗ４を有し、第１方向Ｄ１に延長されるパッド部分ＰＰ及び電極部分ＥＰとパッド部分ＰＰとを１つに連結する電極連結部分ＥＣＰを含む。セルゲート電極ＣＧＥの電極連結部分ＥＣＰは、図１２及び図１３に図示されるゲートオープニングＯＰとオーバーラップされる。また、電極連結部分ＥＣＰの間にダミーゲート絶縁領域ＤＩＲが提供される。
【００８４】
図１６は、本発明の多様な実施形態に係る３次元半導体メモリ装置の概略的な平面図である。図１６に図示される実施形態によれば、アレイ領域ＣＡＲに５つの第１ゲート絶縁領域ＧＩＲ１が提供され、連結領域ＣＮＲに５つの第２ゲート絶縁領域ＧＩＲ１が提供される。第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２は、同一な幅を有し、第１方向Ｄ１に延長され、第１ゲート絶縁領域ＧＩＲ１同士の間の間隔より第２ゲート絶縁領域ＧＩＲ２同士の間の間隔が小さい。また、第２方向Ｄ２に沿って配列されたゲートオープニングＯＰを含む５つの列が提供される。第１方向Ｄ１に長軸を有するダミーゲート絶縁領域ＤＩＲが、ゲートオープニングの列の間に提供される。
【００８５】
このように第１及び第２、及びダミーゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ＤＩＲ及びゲートオープニングＯＰが提供されることによって、各電極構造体ＳＴは、最下層で互いに分離された６つの接地選択ゲート電極を含む。
【００８６】
図１７Ａ乃至図２０Ａ、図２１、及び図２２は、本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図である。図１７Ｂ乃至図２０Ｂ及び図１７Ｃ乃至図２０Ｃは、本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための平面図である。
【００８７】
図１７Ａ、図１７Ｂ、及び図１７Ｃを参照すると、半導体基板１０上に周辺ロジック構造体ＰＳが形成される。周辺ロジック構造体ＰＳを形成することは、半導体基板１０上に周辺ロジック回路ＰＴＲを形成し、周辺ロジック回路ＰＴＲと連結される周辺配線構造体３１、３３を形成し、下部埋め込み絶縁膜５０を形成することを含む。
【００８８】
下部埋め込み絶縁膜５０上に水平半導体層１００が形成される。水平半導体層１００は、先に説明したように、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む。一例として、水平半導体層１００は、下部埋め込み絶縁膜５０の全面を覆うようにポリシリコン膜を蒸着した後に、ポリシリコン膜をパターニングして形成される。ポリシリコン膜を蒸着する間に第１導電形の不純物がドーピングされる。水平半導体層１００は、パターニングされて下部埋め込み絶縁膜５０の一部を露出させる。
【００８９】
続いて、水平半導体層１００上にゲートオープニングＯＰを有する下部犠牲膜ＳＬ１が形成される。ゲートオープニングＯＰは、連結領域ＣＮＲで水平半導体層１００の一部分が露出されるように下部犠牲膜ＳＬ１を蝕刻して形成される。ここで、ゲートオープニングＯＰは、図１７Ｂに図示さるたように、第２方向Ｄ２に互いに離隔されて形成される。これとは異なり、ゲートオープニングＯＰは、図１７Ｃに図示されるように、第２方向Ｄ２に沿って配列されたゲートオープニングＯＰを含む列を第１方向Ｄ１に複数に形成することができる。ここで、各列を構成するゲートオープニングＯＰの数は異なる。また、ゲートオープニングＯＰを含む複数の列が、連結領域ＣＮＲで互いに対称的に形成される。
【００９０】
図１８Ａ、図１８Ｂ、及び図１８Ｃを参照すると、水平半導体層１００の全面を覆う下部絶縁膜ＩＬＤ１が形成される。下部絶縁膜ＩＬＤ１は、平坦化された上面を有し、下部犠牲膜ＳＬ１に形成されたゲートオープニングＯＰを満たす。
【００９１】
下部絶縁膜ＩＬＤ１上に上部犠牲膜ＳＬ２及び上部絶縁膜ＩＬＤ２が垂直に交互に積層されたモールド構造体１１０が形成される。例えば、下部及び上部犠牲膜ＳＬ１、ＳＬ２は、シリコン窒化膜で形成され、下部及び上部絶縁膜ＩＬＤ１、ＩＬＤ２は、シリコン酸化膜で形成される。
【００９２】
モールド構造体１１０は、水平半導体層１００の連結領域ＣＮＲで階段構造を有する。詳細には、モールド構造体１１０を形成することは、下部絶縁膜ＩＬＤ１の全面に上部犠牲膜ＳＬ２及び上部絶縁膜ＩＬＤ２が垂直に交互に積層された薄膜構造体（図示せず）を形成すること、薄膜構造体に対するトリミング（ｔｒｉｍｍｉｎｇ）工程を遂行することを含む。ここで、トリミング工程は、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲで薄膜構造体を覆うマスクパターン（図示せず）を形成する工程、薄膜構造体の一部分を蝕刻する工程、マスクパターンの水平方向面積を縮小させる工程、及び薄膜構造体の一部分を蝕刻する工程とマスクパターンの水平方向面積を縮小させる工程とを交互に繰り返すことを含む。トリミング工程によってモールド構造体１１０は、セルアレイ領域ＣＡＲから遠くなるほど、下がる形状の階段構造Ｓａ、Ｓｂ、Ｓｃを有する。図１８Ｂを参照すると、モールド構造体１１０の上部階段構造ＳｃがゲートオープニングＯＰとオーバーラップされる。これとは異なり、図１８Ｃを参照すると、モールド構造体１１０の上部階段構造Ｓｃ及び下部階段構造Ｓａが、ゲートオープニングＯＰとオーバーラップされる。
【００９３】
モールド構造体１１０を形成した後に、水平半導体層１００の全面に上部埋め込み絶縁膜１５０が形成される。上部埋め込み絶縁膜１５０は、実質的に平坦な上面を有する。上部埋め込み絶縁膜１５０は、モールド構造体１１０より厚い埋め込み絶縁膜を形成した後に、平坦化工程を遂行して形成される。
【００９４】
図１９Ａ、図１９Ｂ、及び図１９Ｃを参照すると、モールド構造体１１０の一部、下部犠牲膜ＳＬ１の一部、及び水平半導体層１００の一部を貫通する貫通絶縁パターン２００が形成される。一例では、貫通絶縁パターン２００は、モールド構造体１１０の中間階段構造の一部を貫通する。また、貫通絶縁パターン２００は、下部犠牲膜ＳＬ１に形成されたゲートオープニングＯＰと離隔される。
【００９５】
貫通絶縁パターン２００を形成することは、上部埋め込み絶縁膜１５０上に連結領域ＣＮＲでオープニングを有するマスクパターン（図示せず）を形成すること、マスクパターンを蝕刻マスクとして利用してモールド構造体１１０、下部犠牲膜ＳＬ１、及び水平半導体層１００を異方性蝕刻し、下部埋め込み絶縁膜５０を露出させる貫通ホールを形成すること、貫通ホールを満たす絶縁膜を形成すること、及びモールド構造体１１０の上面が露出されるように絶縁膜を平坦化することを含む。
【００９６】
図２０Ａ、図２０Ｂ、及び図２０Ｃを参照すると、セルアレイ領域ＣＡＲの水平半導体層１００上にモールド構造体１１０、下部絶縁膜ＩＬＤ１、及び下部犠牲膜ＳＬ１を貫通する垂直構造体ＶＳが形成される。
【００９７】
垂直構造体ＶＳを形成することは、モールド構造体１１０、下部絶縁膜ＩＬＤ２、下部犠牲膜ＳＬ１を貫通して水平半導体層１００を露出させる垂直ホールを形成すること、及び各々の垂直ホール内に先に図７Ａを参照して説明したように、下部半導体パターンＬＳＰ及び上部半導体パターンＵＳＰを形成することを含む。一方、上部半導体パターンＵＳＰを形成する前に、垂直ホール内に図７Ａを参照して説明したように、垂直絶縁パターンＶＰが形成される。垂直絶縁パターンＶＰを形成することは、下部半導体パターンＬＳＰが形成された垂直ホールの内壁上に垂直絶縁膜及び第１半導体層を均一な厚さに蒸着すること、下部半導体パターンＬＳＰの一部が露出されるように垂直絶縁層及び第１半導体層に対する全面異方性蝕刻工程を遂行することを含む。
【００９８】
続いて、図２０Ａ、図２０Ｂ、及び図２０Ｃを参照すると、垂直構造体ＶＳの上面を覆う第１層間絶縁膜１５１が、上部埋め込み絶縁膜１５０上に形成される。第１層間絶縁膜１５１を形成した後に、モールド構造体１１０及び下部犠牲膜ＳＬ１を貫通して水平半導体層１００を露出させる第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ダミーゲート絶縁領域ＤＩＲ、及び電極分離領域ＥＳＲが形成される。
【００９９】
実施形態では、第１ゲート絶縁領域ＧＩＲ１は、セルアレイ領域ＣＡＲで第１方向Ｄ１に互いに並行に延長される。第２ゲート絶縁領域ＧＩＲ２は、平面視で、ゲートオープニングＯＰを介して第１ゲート絶縁領域ＧＩＲ１と第１方向Ｄ１に離隔される。第２ゲート絶縁領域ＧＩＲ２は、連結領域ＣＮＲで均一な幅を有し、第１方向Ｄ１に延長され、貫通絶縁パターン２００を囲みながら、延長される。また、第２ゲート絶縁領域ＧＩＲ２の第１部分は、第１間隔に離隔され、第２ゲート絶縁領域ＧＩＲ２の第２部分は、第１間隔より小さい第２間隔に離隔される。そして、第１間隔に離隔された２ゲート絶縁領域ＧＩＲ２の第１部分の間に各々ダミーゲート絶縁領域ＤＩＲが提供される。
【０１００】
さらに、図２０Ｂを参照すると、第２ゲート絶縁領域ＧＩＲ２は、第２方向Ｄ２に曲がった部分を含む。他の例として、図２０Ｃを参照すると、第２ゲート絶縁領域ＧＩＲ２は、均一な幅を有し、第１方向Ｄ１に延長され、ゲートオープニングＯＰの間で切られた部分を含む。即ち、第２ゲート絶縁領域ＧＩＲ２は、第１方向Ｄ１に互いに異なる長さを有し、互いに並行に延長される。
【０１０１】
電極分離領域ＥＳＲの中の少なくともいずれか１つは、セルアレイ領域ＣＡＲで第１方向Ｄ１に延長され、連結領域ＣＮＲで貫通絶縁パターン２００を囲むリング形状を有する部分を含む。電極分離領域ＥＳＲの中の残りは、セルアレイ領域ＣＡＲから連結領域ＣＮＲに第１方向Ｄ１に沿って連続的に延長される。
【０１０２】
図２０Ｂ及び図２０Ｃに図示されるように、第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ダミーゲート絶縁領域ＤＩＲ、及び電極分離領域ＥＳＲが水平半導体層１００を露出させるように形成されることによって、下部絶縁膜ＳＬ１は、先に図８及び図１４に図示されるように、第１方向Ｄ１に延長される複数のラインで分離される。また、第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ダミーゲート絶縁領域ＤＩＲ、及び電極分離領域ＥＳＲは、下部犠牲膜ＳＬ１、下部絶縁膜ＩＬＤ１、及びモールド構造体１１０の側壁を露出させる。
【０１０３】
続いて、図２１を参照すると、第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ダミーゲート絶縁領域ＤＩＲ、及び電極分離領域ＥＳＲにおいて露出された下部犠牲膜ＳＬ１及び上部犠牲膜ＳＬ２を電極ＧＧＥ、ＣＧＥ、ＳＧＥに代替（ｒｅｐｌａｃｅｍｅｎｔ）する工程を遂行することによって電極構造体ＳＴが形成される。
【０１０４】
詳細には、第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ダミーゲート絶縁領域ＤＩＲ、及び電極分離領域ＥＳＲにおいて露出された下部犠牲膜ＳＬ１及び上部犠牲膜ＳＬ２を犠牲膜ＳＬを除去して下部及び上部絶縁膜ＩＬＤ１、ＩＬＤ２の間にゲート領域ＧＲが形成される。下部犠牲膜ＳＬ１及び上部犠牲膜ＳＬ２は、下部及び上部絶縁膜ＩＬＤ１、ＩＬＤ２、垂直構造体ＶＳ、及び基板１０に対して蝕刻選択性を有する蝕刻レシピーを使用して等方性蝕刻される。ゲート領域ＧＲは、下部及び上部絶縁膜ＩＬＤ１、ＩＬＤ２の間に水平に延長され、垂直構造体ＶＳの側壁の一部分を露出させる。
【０１０５】
続いて、ゲート領域ＧＲ内に水平絶縁パターンＨＰ及び電極ＧＧＥ、ＣＧＥ、ＳＧＥが形成される。詳細には、水平絶縁パターンＨＰ及び電極ＧＧＥ、ＣＧＥ、ＳＧＥは、ゲート領域ＧＲが形成されたモールド構造体１１０上に順に水平絶縁膜、バリアー金属膜（例えば、ＴｉＮ、ＴａＮ、又はＷＮ）及び金属膜（例えば、Ｗ）を順に蒸着し、トレンチ内壁に蒸着されたバリアー金属膜及び金属膜を異方性蝕刻することによって形成される。ここで、水平絶縁パターンＨＰは、ＮＡＮＤフラッシュメモリトランジスタのデータ格納膜の一部として、シリコン酸化膜及び／又は高誘電膜を含む。
【０１０６】
電極ＧＧＥ、ＣＧＥ、ＳＧＥを形成した後に、第１及び第２ゲート絶縁領域ＧＩＲ１、ＧＩＲ２、ダミーゲート絶縁領域ＤＩＲ、及び電極分離領域ＥＳＲは、絶縁物質で満たされる。また、絶縁物質で満たされた第１ゲート絶縁領域ＧＩＲ１内に共通ソース領域ＣＳＲと接続される共通ソースプラグＣＰＬＧが形成される。
【０１０７】
以後、図２２を参照すると、第１層間絶縁膜１５１上に第２層間絶縁膜１５３が形成される。続いて、セルアレイ領域ＣＡＲのビットラインコンタクトプラグＢＰＬＧ、連結領域ＣＮＲで電極ＧＧＥ、ＣＧＥ、ＳＧＥに接続される下部、中間、及び上部コンタクトプラグＰＬＧａ、ＰＬＧｂ、ＰＬＧｃ、貫通絶縁パターン２００を貫通する貫通コンタクトプラグＴＰＬＧ、及び連結コンタクトプラグＰＰＬＧが形成される。
【０１０８】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須的な特徴を変形することなく、他の具体的な形態を実施し得ることを理解するべきである。したがって、以上で記述した実施形態は、すべての面で例示的なものであり、限定的なものではない。
【符号の説明】
【０１０９】
１０      半導体基板
１１      素子分離膜
２１      ゲート絶縁膜
２３      周辺ゲート電極
２５      ソース／ドレイン領域
３１      周辺回路コンタクトプラグ
３３      周辺回路配線
５０      下部埋め込み絶縁膜
１００    水平半導体層
１１０    モールド構造体
１５０    上部埋め込み絶縁膜
１５１    第１層間絶縁膜
１５３    第２層間絶縁膜
２００    貫通絶縁パターン
ＢＬ      ビットライン
ＢＬＫ１〜ＢＬＫｎ  メモリブロック
ＢＬＫ    ブロッキング絶縁膜
ＣＡＲ    セルアレイ領域
ＣＧＥ    セルゲート電極
ＣＩＬ    電荷格納膜
ＣＮＲ    連結領域
ＣＳ      セルアレイ構造体
ＣＳＬ    共通ソースライン
ＣＳＲ    共通ソース領域
ＣＳＴＲ  セルストリング
ＤＩＲ    ダミーゲート絶縁領域
ＤＭＣ    ダミーセル
ＥＳＲ    電極分離領域
ＧＧＥ    接地選択ゲート電極
ＧＳＴ    接地選択トランジスタ
ＩＬＤ１、ＩＬＤ２  絶縁膜
ＭＣＴ    メモリセル
ＯＰ      ゲートオープニング
ＰＰＬＧ  連結コンタクトプラグ
ＰＳ      周辺ロジック構造体
ＰＴＲ    周辺ロジック回路
ＳＧＥ    ストリング選択ゲート電極
ＳＳＴ１、ＳＳＴ２  ストリング選択トランジスタ
ＳＴ      電極構造体
ＴＩＬ    トンネル絶縁膜
ＴＰＬＧ  貫通プラグ
ＴＶＳ    貫通配線構造体
ＶＳ      垂直構造体
【図１】
2019087747.tif 000003
【図２】
2019087747.tif 000004
【図３Ａ】
2019087747.tif 000005
【図３Ｂ】
2019087747.tif 000006
【図４】
2019087747.tif 000007
【図５】
2019087747.tif 000008
【図６】
2019087747.tif 000009
【図７Ａ】
2019087747.tif 000010
【図７Ｂ】
2019087747.tif 000011
【図８】
2019087747.tif 000012
【図９】
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【図１０】
2019087747.tif 000014
【図１１】
2019087747.tif 000015
【図１２】
2019087747.tif 000016
【図１３】
2019087747.tif 000017
【図１４】
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【図１５】
2019087747.tif 000019
【図１６】
2019087747.tif 000020
【図１７Ａ】
2019087747.tif 000021
【図１７Ｂ】
2019087747.tif 000022
【図１７Ｃ】
2019087747.tif 000023
【図１８Ａ】
2019087747.tif 000024
【図１８Ｂ】
2019087747.tif 000025
【図１８Ｃ】
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【図１９Ａ】
2019087747.tif 000027
【図１９Ｂ】
2019087747.tif 000028
【図１９Ｃ】
2019087747.tif 000029
【図２０Ａ】
2019087747.tif 000030
【図２０Ｂ】
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【図２０Ｃ】
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【図２１】
2019087747.tif 000033
【図２２】
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