(57)【要約】【課題】半導体集積回路において、マルチビットＦＦの利用効率を向上させ、回路面積を縮小すること。【解決手段】半導体集積回路は、単一ＦＦ（フリップフロップ）セル、マルチビットＦＦセル及びダミーセルの組み合わせを含み、所定のビット数より大なるマルチビットＦＦセルを有し、前記マルチビットＦＦセルの使用されないビットが、ダミーＦＦセルとして使用される。【選択図】図７
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【特許請求の範囲】
【請求項１】
単一ＦＦ（フリップフロップ）セル、マルチビットＦＦセル及びダミーセルの組み合わせを含む半導体集積回路であって、
所定のビット数より大なるマルチビットＦＦセルを有し、
前記マルチビットＦＦセルの使用されないビットが、ダミーＦＦセルとして使用される半導体集積回路。
【請求項２】
前記マルチビットＦＦセルに含まれるダミーＦＦセルにクロックゲーティングを行い、前記クロックゲーティングは、前記マルチビットＦＦセル内で共通して実行される請求項１記載の半導体集積回路。
【請求項３】
前記マルチビットＦＦセルに含まれるダミーＦＦセルの近傍に、ダミー論理セルが配置される請求項１又は２記載の半導体集積回路。
【請求項４】
前記マルチビットＦＦセルに含まれるダミーＦＦセルは、単一ＦＦセルから構成されるダミーＦＦセルと共に、前記半導体集積回路上に分散して配置される請求項１乃至３いずれか一項記載の半導体集積回路。
【請求項５】
単一ＦＦ（フリップフロップ）セル、マルチビットＦＦセル及びダミーセルの組み合わせを含む半導体集積回路の製造方法であって、
単一ＦＦセルとマルチビットＦＦセルとを含むすべてのＦＦの配置を認識する位置認識ステップと、
前記認識されたＦＦの配置に基づいて、ダミーＦＦセルを含む複数の単一ＦＦセルを、マルチビットＦＦセルに置き換えを行う置き換えステップとを有し、
前記マルチビットＦＦセルの使用されないビットを、ダミーＦＦセルとして前記半導体集積回路に配置する半導体集積回路製造方法。
【請求項６】
前記置き換えを行うとき、置き換え前のＦＦの配置と、置き換え後のＦＦの配置とを比較して、置き換えを行うか否かを決定する比較判断ステップをさらに有する請求項５記載の半導体集積回路製造方法。
【請求項７】
前記位置認識ステップは、
前記置き換えられたマルチビットＦＦセルの配置を認識するステップをさらに含み、
前記置き換えステップは、
前記認識された置き換えられたマルチビットＦＦセルの配置を、前記半導体集積回路上に分散して再配置するステップをさらに含む請求項５又は６記載の半導体集積回路製造方法。
【請求項８】
単一ＦＦ（フリップフロップ）セル、マルチビットＦＦセル及びダミーセルの組み合わせを含む半導体集積回路の半導体設計支援装置であって、
単一ＦＦセルとマルチビットＦＦセルとを含むすべてのＦＦの配置を認識する位置認識手段と、
前記認識されたＦＦの配置に基づいて、ダミーＦＦセルを含む複数の単一ＦＦセルを、マルチビットＦＦセルに置き換えを行う置き換え手段とを有し、
前記マルチビットＦＦセルの使用されないビットを、ダミーＦＦセルとして前記半導体集積回路に配置する半導体設計支援装置。
【請求項９】
前記置き換えを行うとき、置き換え前のＦＦの配置と、置き換え後のＦＦの配置とを比較して、置き換えを行うか否かを決定する比較判断手段をさらに有する請求項８記載の半導体設計支援装置。
【請求項１０】
前記位置認識手段は、
前記置き換えられたマルチビットＦＦセルの配置を認識し、
前記置き換え手段は、
前記認識された置き換えられたマルチビットＦＦセルの配置を、前記半導体集積回路上に分散して再配置する請求項８又は９記載の半導体設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路製造方法及び半導体設計支援装置に関する。
【背景技術】
【０００２】
半導体設計において、半導体集積回路をスタンダードセル方式で設計する場合、回路修正が必要になった際にマスクパターンの修正を最小限にとどめるため、本来の回路機能としては必要のないダミーセル又はスペアセルと呼ばれるセルを事前に組み込んでおく技術が既に知られている。ダミーセル又はスペアセルとは、ＦＦ（フリップフロップ）の他にＡＮＤ、ＯＲ、ＮＡＮＤ等の論理セルを含めた総称である。また、単一のセルであるＦＦセルの集合において共通のクロック又はリセット系が用いられる場合に多ビットもしくはマルチビットのＦＦセルに置き換える技術も既に知られている。
【０００３】
例えば、セルの多ビット化を効率的に行う技術として、回路仕様に基づいて回路設計を行い、回路情報（ＨＤＬ）を生成し、半導体集積回路のセル情報を含むセルライブラリを使用して当該回路情報に対して論理合成を行う。さらに、セルの配置とセルに対する配線の配置配線情報とを含む論理回路情報（ＮＥＴＬＩＳＴ）を生成し、ＮＥＴＬＩＳＴの配置配線情報に基づいて、セルの配置と当該セルに対する配線とを実施する。配置及び配線の実施結果に基づいてセルライブラリを参照し、ＮＥＴＬＩＳＴの少ビットセルを多ビット化する技術が知られている（例えば特許文献１）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来は複数の単一ＦＦを集めてマルチビット化する際、スタンダードセルとして用意されている同一ビット幅のマルチビットＦＦセルがない場合には、単一ＦＦの数よりビット幅の大きいセルを使うと使用しないビットができてしまうため、単一ＦＦの数よりビット幅の小さいセルを一部にだけ適用し、残りは単一ＦＦのままとしマルチビット化の効率を最大にすることができないという問題があった。
【０００５】
また、近年の半導体集積回路の高集積化及び大規模化によって回路規模は増大しており、それに伴ってダミーセルの挿入量も増加傾向にあり、通常使用されないダミーセルの回路規模が増大しているという問題もある。
【０００６】
本発明は、上記の点に鑑みてなされたものであって、半導体集積回路において、マルチビットＦＦの利用効率を向上させ、回路面積を縮小することを目的とする。
【課題を解決するための手段】
【０００７】
そこで上記課題を解決するため、半導体集積回路は、単一ＦＦ（フリップフロップ）セル、マルチビットＦＦセル及びダミーセルの組み合わせを含み、所定のビット数より大なるマルチビットＦＦセルを有し、前記マルチビットＦＦセルの使用されないビットが、ダミーＦＦセルとして使用される。
【発明の効果】
【０００８】
半導体集積回路において、マルチビットＦＦの利用効率を向上させ、回路面積を縮小することができる。
【図面の簡単な説明】
【０００９】
【図１】半導体集積回路設計における合成からレイアウトまでのフローを示す図である。
【図２】ＦＦセルのマルチビット化を説明するための図である。
【図３】本発明の実施の形態におけるマルチビットＦＦセルにダミーＦＦセルを配置する例を示す図である。
【図４】本発明の実施の形態におけるマルチビットＦＦセルでのクロックゲーティングを実現するダミーＦＦセルの構成例を示す図である。
【図５】本発明の実施の形態におけるダミーＦＦセルを含んだマルチビットＦＦセルにダミー論理セルを近傍配置する例を示す図である。
【図６】本発明の実施の形態におけるマルチビット化後のダミーＦＦセルの再配置例を示す図である。
【図７】本発明の実施の形態における半導体設計の処理フローの例を示す図である。
【図８】本発明の実施の形態における半導体設計支援装置のハードウェア構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて本発明の実施の形態を説明する。
【００１１】
図１は、半導体集積回路設計における合成からレイアウトまでのフローを示す図である。ステップＳ１において、ダミーセル設置モジュールリストは論理合成／ＤＦＴ段階（Ｓ５）又はレイアウト段階（Ｓ９）に入力される。ステップＳ２において、ライブラリは論理合成／ＤＦＴ段階（Ｓ５）に入力される。ステップＳ３において、ダミーセルを含む場合もあるＲＴＬ（register transfer level）記述されたデータは論理合成／ＤＦＴ段階（Ｓ５）に入力される。ステップＳ４において、制約条件は論理合成／ＤＦＴ段階（Ｓ５）に入力される。
【００１２】
論理合成／ＤＦＴ段階（Ｓ５）は、合成・最適化（Ｓ５１）、マルチビット化（Ｓ５２）、ダミーセル組み込み（Ｓ５３）の各ステップを有する。論理合成／ＤＦＴ段階（Ｓ５）は、ネットリスト（Ｓ７）を出力し、当該ネットリストは、レイアウト段階（Ｓ９）に入力される。ステップＳ６において、ライブラリはレイアウト段階（Ｓ９）に入力される。ステップＳ８において、制約条件は、レイアウト段階（Ｓ９）に入力される。
【００１３】
レイアウト段階（Ｓ９）は、ＣＴＳ（Clock Tree Synthesis：クロックツリーを形成し挿入する）（Ｓ９１）、配置配線（Ｓ９２）、マルチビット化（Ｓ９３）、ダミーセル組み込み（Ｓ９４）の各ステップを有する。レイアウト段階（Ｓ９）は、ネットリスト（Ｓ１０）及びマスクパターン（Ｓ１１）を出力する。ダミーセル組み込み（Ｓ５３）と異なり、ダミーセル組み込み（Ｓ９４）においては、レイアウトツールがチップ全体の配置として例えばショットガン配置と呼ばれるようなランダム又は分散配置を実行する等、配置が考慮されたダミーセル組み込みが実行される。
【００１４】
図１に示されるように、論理合成／ＤＦＴ段階（Ｓ５）で行うマルチビット化（Ｓ５２）においては、レイアウト段階（Ｓ９）における配置配線に関する情報がないことから、単一ＦＦ群をマルチビット化した場合、組み合わせ次第でタイミングエラーが発生するほど配線が遠距離になる可能性があり、マルチビット化してもレイアウト段階でマルチビット化が解除されることもある。そのため、マルチビット化（Ｓ５２）においては、入力側出力側共に近傍に配置される可能性の高いバス信号のＦＦが、マルチビット化されることか多い。
【００１５】
レイアウトの段階でのマルチビット化（Ｓ９３）は配置配線に関する情報を用いて、近傍の単一ＦＦ群をマルチビット化する手法が知られている。
【００１６】
図２は、ＦＦセルのマルチビット化を説明するための図である。図２において、未使用ビットを作らない近傍ＦＦセルのマルチビット化の例として、例えば、レイアウト段階で周辺に共通のクロック及びリセット系を有する７つの単一ＦＦ群があった場合のマルチビット化の例を示す。なお図２において、リセット線の図示を省略しているが、クロック線と共通に配線されてよい。
【００１７】
図３Ａに示されるように、７つの単一ＦＦ群であるため、８ビットのマルチビットＦＦセルにマッピングされると未使用ビットが生じる。そのため、７つの単一ＦＦ群は、図３Ｂに示されるように、４ビットのマルチビットＦＦセルと３つの単一ＦＦセルとで構成される。さらに、３つの単一ＦＦセルのうち２つが、２ビットのマルチビットＦＦセルにマッピングされてもよい。
【００１８】
図３は、本発明の実施の形態におけるマルチビットＦＦセルにダミーＦＦセルを配置する例を示す図である。ダミーセルの配置において、ＦＦと修正論理を実現するための論理セルとをセットで配置することが多い。以下、実施例１を説明する。
【００１９】
実施例１において、ダミーＦＦセルは、マルチビットＦＦセルに含まれるように配置する。当該配置により、マルチビットＦＦセルによる配置領域の減少の利点を活かすことができる。
【００２０】
例えば、単一のＦＦセル８個の領域を加えたものに対して、８ビットのマルチビットＦＦセル１個では約１０〜１５％程度領域として小さくなる傾向にあるが、ある半導体製造プロセスを例としてＦＦの占める領域の大きさを相対的に示す値を記載すると、以下のようになる。
１ＢｉｔＦＦ１つの大きさは３．５＊０．７＝２．４５
マルチビット２ＦＦ（２ＢｉｔＦＦ）は３．２２＊１．４＝４．５０８、
マルチビット４ＦＦ（４ＢｉｔＦＦ）は６．０２＊１．４＝８．４２８
マルチビット８ＦＦ（８ＢｉｔＦＦ）は５．８８＊２．８＝１６．４６４
ここで、ＦＦ８個が占める領域は、２．４５＊８＝１９．６である。
１）図３Ａに示される４ＦＦ１個＋ＦＦ４個が占める領域は、８．４２８＋２．４５＊４＝１８．２２８であるためＦＦ８個と比較した場合に減少する領域の割合は、１−１８．２２８／１９．６＝１−０．９３＝０．０７
２）４ＦＦ１個＋２ＦＦ１個＋ＦＦ２個が占める領域は、８．４２８＋４．５０８＋２．４５＊２＝１７．８３６であるためＦＦ８個と比較した場合に減少する領域の割合は、１−１７．８３６／１９．６＝１−０．９１＝０．０９
３）図３Ｂに示される８ＦＦ１個が占める領域は、１６．４６４であるためＦＦ８個と比較した場合に減少する領域の割合は、１−１６．４６４／１９．６＝１−０．８４＝０．１６
上記のとおり、ＦＦ８個に対して７％、９％、１６％の領域を減少させる利点があり、例えば、８ビットマルチビットＦＦ１個で減少する領域は、１９．６−１６．４６４＝３．１３６となり、ＦＦ１個分２．４５以上小さくなる。
【００２１】
また、複数の単一ＦＦセルを集めてマルチビット化する際、スタンダードセルとして用意されている同一ビット幅のマルチビットＦＦセルがない場合には、単一ＦＦセルの数よりビット幅の大きいマルチビットＦＦセルを使うと使用しないビットができる。当該使用しないビットを、ダミーＦＦセルとしてマルチビットＦＦセルに含めることができる。
【００２２】
上述した実施例１のように、マルチビットＦＦセルにダミーＦＦセルを配置することで、マルチビットＦＦセルを有効に利用して、領域を削減することができる。
【００２３】
また、マルチビットＦＦセルの使用しないビットをダミーＦＦセルとして使用することで、従来のダミーＦＦセルを別途設ける場合と比べて、領域を削減することができる。
【００２４】
図４は、本発明の実施の形態におけるマルチビットＦＦセルでのクロックゲーティングを行うダミーＦＦセルの構成例を示す図である。ダミーＦＦセルは通常は使用しないＦＦセルのため、クロックを供給し続けると無駄な消費電力が発生する。そこで、クロックの供給をＦＦの手前で止めるクロックゲーティングが行われる。図４では簡易なＡＮＤセルによるクロックゲーティングの例を示す。図４Ａは、単一ＦＦのダミーＦＦセルにクロックゲーティングを行う例を示しており、ＡＮＤセルにクロックをイネーブルするＥＮ信号とクロックｃｌｋが入力される。以下、実施例２を説明する。
【００２５】
実施例２において、マルチビットＦＦセルにクロックゲーティングを適用させるために、クロックゲーティング可能なビットを持たせたマルチビットＦＦセルとする。方式としては、ゲーティングセルを内部に含める方式、又はゲーティングするクロックを外部に引き出して対応する方式がある。
【００２６】
図４Ｂは、ゲーティングセルを内部に含める方式を示す。図４Ｂに示されるように、マルチビットＦＦセルにおいて、クロック及びリセット系統は１系統である。
【００２７】
図４Ｃは、ゲーティングセルを外部に付ける方式を示す。図４Ｃに示されるように、マルチビットＦＦセルにおいて、クロック及びリセット系統が複数でも対応できる。
【００２８】
また、図４Ｂ及び図４Ｃに示される方式を、組み合わせて実現できる構成であってもよい。すなわち、マルチビットＦＦセルにおいて、あるＦＦセルは、ゲーティングセルが内部に含まれ、他のＦＦセルは、ゲーティングセルが外部に含まれてもよい。
【００２９】
クロックゲーティングを行うマルチビットＦＦセルは、通常のマルチビットＦＦセルよりは領域が大きくなる。しかしながら、ＡＮＤセルの大きさは、ある半導体製造プロセスの例では０．５６＊０．７＝０．３９２であり、ＦＦ１つが３．５＊０．７＝２．４５であることから、ＡＮＤセルの大きさは、ＦＦ１つに比べて６．２５分の１程度であり小さい。そのため、マルチビットＦＦセルの領域の大きさの増加は相対的に小さいといえる。
【００３０】
上述した実施例２のように、ゲーティングセルをマルチビットＦＦセル内部に含める場合は、配線効率が向上するため、単一ＦＦ群よりも効率的である。また、ゲーティングセルをマルチビットＦＦセル外部に付ける場合は、配線引き出しのために領域が増加する。しかしながら、ゲーティングセルをマルチビットＦＦセル内部に含める場合と同様に配線効率は向上する。
【００３１】
ただし、ゲーティングセルをマルチビットＦＦセル内部に含める方式及び外部に配置する方式共に、複数系統のクロック及びリセット系に対応させると配線が増えるので配線効率の向上の利点が小さくなってしまう。そのため、ダミーセル設置モジュール内にクロック及びリセット系が複数あるかによって、いずれの方式を用いるか判断してもよい。
【００３２】
図５は、本発明の実施の形態におけるダミーＦＦセルを含んだマルチビットＦＦセルにダミー論理セルを近傍配置する例を示す図である。レイアウトツールは、セルの未使用端子を見つけることができるため、マルチビットＦＦセルで未使用端子がある場合にはＦＦセル以外のダミー論理セルを近傍に自動配置させる手法を提案する。図５Ａは、ダミーＦＦセルを含んだマルチビットＦＦセルを示す。以下、実施例３を説明する。
【００３３】
ＤＦＴ（Design For Testability）によるスキャン化後で未使用端子となっていない場合は、単一ＦＦセルからマルチビットＦＦセルへの置換時のセル名称から、ダミーＦＦセルを推定する。マルチビットＦＦセルへの置換後に、設計者が認識できるようにマルチビット化する際に単一時の名称を維持させておく必要があるので、当該名称からダミーＦＦセルを見つけることができる。
【００３４】
図５Ｂの配置から図５Ｃの配置に変更するように、ダミーＦＦセルの近傍にダミー論理セルを寄せる理由としては、実際に回路不具合が発覚しダミーＦＦセルを使用することになった場合、修正後の論理を実現するための論理セルが近傍にないとタイミングを満たすことができない可能性があり、修正に使用可能な論理セルが小さいタイプの場合は波形が鈍ってしまいデザインルールを守れない可能性が高くなるからである。
【００３５】
そこで、図５Ｃに示されるように、実施例３においては、ダミーＦＦセルがマルチビットＦＦセルに含まれる場合に、ダミー論理セルを近傍に配置することで回路不具合発生時の修正を容易にする。
【００３６】
図６は、本発明の実施の形態におけるマルチビット化後のダミーＦＦセルの再配置例を示す図である。図６は、ダミーＦＦセルとダミーＦＦセルを含むマルチビットＦＦセルのみを簡易的に図示したものである。図６において、マルチビットＦＦをＭＢＦＦと記載している。以下、実施例４を説明する。
【００３７】
ダミーＦＦセルを含むマルチビット化を行った場合は、図６Ａに示されるように、ダミーＦＦセルの配置がモジュール内で偏ってしまう場合がある。ダミーＦＦセルは不具合発生時の修正用のセルであり、ダミーＦＦセル同士が集中して配置されると、ダミーＦＦセルから不具合発生箇所への配線距離が長くなるため図５で説明したようにタイミングを満たせない等の問題が生じ、支障を来す可能性がある。
【００３８】
例えば、図６Ａに示されるように左下に偏った状態でモジュールの右上（図中の「Ｘ」）の位置で回路修正が発生してしまった場合、周辺にダミーＦＦセルがないため、修正不可能となってしまう可能性がある。
【００３９】
そこで、レイアウトツールは、ダミーＦＦセルの配置を検証し、ダミーＦＦセルの配置が偏っていた場合に、図６Ｂに示されるように、移動及び再配置を行って分散配置することで、ダミーＦＦセルをモジュール内である程度均一に配置する。図６Ｂに示されるように、分散配置は、単一のダミーＦＦセル及びダミーＦＦセルを含むマルチビットＦＦセルの双方に対して行われてよい。
【００４０】
上述した実施例４のように、ダミーＦＦセルをモジュール内で分散して配置することで、回路不具合発生時の修正を容易に行うことができる。
【００４１】
図７は、本発明の実施の形態における半導体設計の処理フローの例を示す図である。図７に示される設計支援装置Ｓ２００及び各手段は、機能及び手順を示すものとする。
【００４２】
位置認識手段Ｓ２０１ａにおいて、設計支援装置Ｓ２００は、ネットリストＳ１０１、ダミーセル設置モジュールリストＳ１０２、ライブラリＳ１０３、レイアウト情報Ｓ１０４の入力を受けて、単一ＦＦセルとマルチビットＦＦセルとの位置を認識する。ダミーセル設置モジュールリストは、ダミーセルと認識できる名称でネットリストＳ１０１中に定義されている場合は、検索して認識できるため不要である。
【００４３】
続いて、置き換え手段Ｓ２０２において、位置認識手段Ｓ２０１ａから得た全ＦＦセルの位置情報から、マルチビット化しない箇所のリストのＦＦを除いたＦＦセルを条件に合わせてマルチビットＦＦセルに置き換え処理を行う。置き換えは、クロック及びリセット系が同一であり、集中して配置されているＦＦセルである場合に実行される。置き換え時に、通常のＦＦセルとダミーＦＦセルとを一緒にマルチビット化対象候補とし、ダミーＦＦセルもマルチビットＦＦセルに割り当てる。マルチビットＦＦセル名で検索し、当該セル中で出力浮き端子がある場合は、ダミーＦＦセルを含むマルチビットＦＦセルと判断できるため、近傍にその他ダミー論理セル群を配置する。
【００４４】
クロック及びリセット系が複数存在するモジュールの場合でも、図４Ｃのような構成のマルチビットＦＦセルを用いれば置き換え対応が可能である。しかしながら、回路としてメリットが少ない可能性があるため、クロックリセット系が同一であるＦＦ群とダミーＦＦとをマルチビット化する処理が優先される。
【００４５】
続いて、比較手段Ｓ２０３において、置き換え前後で回路としてメリットがあるか比較する。セルの大きさ情報から領域のエリアメリット、配線状況から配線メリット及びタイミングメリットを比較するため、置き換え対象比較結果が出力される（Ｓ３００）。
【００４６】
続いて、判断手段Ｓ２０４において、マルチビット化に制約Ｓ１００がない場合はそのまま比較手段の結果に基づいて自動で置き換え判断が行われるが、対象外リスト（Ｓ１０５）の他にマルチビット化したくない信号があった場合は出力させた置き換え対象比較結果（Ｓ３００）からマルチビット化対象外に追加、再設定を行い、置き換えの再処理を行う（Ｓ２０２へ戻る）か、直接置き換え指定を行う（Ｓ３０１）。
【００４７】
位置認識手段Ｓ２０１ｂにおいて、判断手段（Ｓ２０４）により決定されたマルチビットＦＦ化によって全体のＦＦの位置を再認識する。
【００４８】
続いて、再配置手段Ｓ２０５において、位置認識手段Ｓ２０１ｂにより再認識した全ＦＦの位置関係、その中のダミーＦＦセルの位置関係からダミーＦＦセルの配置に偏りがある場合には、ダミーＦＦセルの位置を分散させるように再配置を行う。図６で説明したように、ダミーＦＦセルはその機能上、ダミーＦＦセルが挿入されているモジュールにおいて分散して配置されていないと、配置位置から遠い場所で修正が必要になった場合に対応できないため、分散配置が必要となる。
【００４９】
図７に示される半導体設計の処理フローを利用して、半導体集積回路のレイアウトを行い、半導体集積回路を製造する方法に適用することができる。
【００５０】
図８は、本発明の実施の形態における半導体設計支援装置のハードウェア構成例を示す図である。本発明の実施の形態における半導体設計支援装置のハードウェア構成は、図８に示されるように、ＣＰＵ（Central Processing Unit）１０、メモリ１１、ハードディスク１２、キーボード１３、マウス１４及びディスプレイ１５等を有する。ハードディスク１２には必要な回路情報、ライブラリ情報等が格納されている。また、ハードディスク１２に格納されている各種情報及びプログラムはメモリ１１に読み込まれＣＰＵ１０により演算、処理され、図７に示される各手段を実現する。処理の結果は、ディスプレイ１５及びハードディスク１２へ出力される。
【００５１】
上述のように、本発明の実施の形態によれば、マルチビットＦＦセルにダミーＦＦセルを配置することで、マルチビットＦＦセルを有効に利用して、領域を減少させることができる。また、ダミーＦＦセルへのクロックに対するゲーティングセルをマルチビットＦＦセル内部に含めることで、配線効率を向上させることができる。ダミーＦＦセルがマルチビットＦＦセルに含まれる場合に、ダミー論理セルを近傍に配置することで回路不具合発生時の修正を容易にする。また、ダミーＦＦセルをモジュール内で分散して配置することで、回路不具合発生時の修正を容易に行うことができる。
【００５２】
以上のように、半導体集積回路において、マルチビットＦＦの利用効率を向上させ、回路面積を縮小することができる。
【００５３】
なお、本発明の実施の形態において、比較手段Ｓ２０３及び判断手段Ｓ２０４は、比較判断手段の一例である。
【００５４】
以上、本発明の実施の形態又は実施例について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５５】
１０      ＣＰＵ
１１      メモリ
１２      ハードディスク
１３      キーボード
１４      マウス
１５      ディスプレイ
【先行技術文献】
【特許文献】
【００５６】
【特許文献１】特開２０１６−２１８６７０号公報
【図１】
2019096745.tif 000003
【図２】
2019096745.tif 000004
【図３】
2019096745.tif 000005
【図４】
2019096745.tif 000006
【図５】
2019096745.tif 000007
【図６】
2019096745.tif 000008
【図７】
2019096745.tif 000009
【図８】
2019096745.tif 000010