(57)【要約】【課題】ＮＣＰに起因する問題を解決する。【解決手段】パルス変調器２１０は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスＳＰを生成する。負電流検出回路２３０は、同期整流トランジスタＭ２に流れる電流が所定のしきい値に達すると保護（ＮＣＰ）信号をアサートし、保護期間の経過後にＮＣＰ信号をネゲートする。ドライバ２２０は、制御パルスＳＰにもとづいてスイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動するとともに、ＮＣＰ信号がアサートされる期間、スイッチングトランジスタＭ１を強制オン、同期整流トランジスタＭ２を強制オフする。ＮＣＰ信号のネゲートからマスク時間の間、スイッチングトランジスタＭ１のターンオンが禁止される。【選択図】図５
2019118233.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンが禁止されることを特徴とする制御回路。
【請求項２】
スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタが強制オフされることを特徴とする制御回路。
【請求項３】
前記マスク時間の間前記同期整流トランジスタが強制オンされることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記マスク時間の間前記同期整流トランジスタはオフであることを特徴とする請求項２に記載の制御回路。
【請求項５】
前記ドライバは、
前記保護信号を前記マスク時間、遅延してマスク信号を生成する遅延回路と、
前記制御パルスと前記マスク信号にもとづいて、前記スイッチングトランジスタおよび前記同期整流トランジスタの状態を規定するハイサイドパルスおよびローサイドパルスを生成するロジック回路と、
を含むことを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記マスク時間は、１ｎｓ〜５０ｎｓの間であることを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記マスク時間は、寄生インダクタンスおよび寄生容量が形成する共振回路の共振周波数の逆数より長いことを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
前記負電流検出回路は、前記スイッチングトランジスタの両端間電圧にもとづいて前記電流を検出することを特徴とする請求項１から７のいずれかに記載の制御回路。
【請求項９】
前記ＤＣ／ＤＣコンバータは降圧コンバータであることを特徴とする請求項１から８のいずれかに記載の制御回路。
【請求項１０】
前記ＤＣ／ＤＣコンバータは昇降圧コンバータであることを特徴とする請求項１から８のいずれかに記載の制御回路。
【請求項１１】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。
【請求項１２】
前記半導体基板には、前記スイッチングトランジスタと前記同期整流トランジスタがさらに集積化されることを特徴とする請求項１１に記載の制御回路。
【請求項１３】
複数の電源を制御する電源管理回路であって、
前記複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含み、
前記電源管理回路は、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンが禁止されることを特徴とする電源管理回路。
【請求項１４】
複数の電源を制御する電源管理回路であって、
前記複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含み、
前記電源管理回路は、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタが強制オフされることを特徴とする電源管理回路。
【請求項１５】
前記電源管理回路は、前記ＤＣ／ＤＣコンバータの出力電圧を時間とともに低下させるランプダウン機能を備えることを特徴とする請求項１３または１４に記載の電源管理回路。
【請求項１６】
請求項１３から１５のいずれかに記載の電源管理回路を備えることを特徴とする電子機器。
【請求項１７】
スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するステップと、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートするステップと、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するステップと、
前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするステップと、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンを禁止するステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータは、電子機器、産業機械、自動車などさまざまな用途で欠かせない。図１は、降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ１００Ｒは、入力端子１０２に直流入力電圧ＶＩＮを受け、出力端子１０４に接続される負荷（不図示）に、降圧された出力電圧ＶＯＵＴを供給する。
【０００３】
ＤＣ／ＤＣコンバータ１００Ｒは、制御回路２００Ｒと、いくつかの周辺回路部品を備える。図１のＤＣ／ＤＣコンバータは同期整流型であり、その出力回路１１０は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。出力キャパシタＣ１は出力端子１０４と接続される。インダクタＬ１の一端は、制御回路２００Ｒのスイッチング（ＬＸ）端子と接続され、その他端は出力端子１０４と接続される。同期整流トランジスタＭ２の一端は接地され、その他端はＬＸ端子と接続される。
【０００４】
出力電圧ＶＯＵＴは、抵抗Ｒ１１，Ｒ１２によって分圧される。分圧された出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢが、制御回路２００Ｒのフィードバック（ＦＢ）端子に入力される。パルス変調器２１０は、フィードバック信号ＶＦＢが所定の目標電圧ＶＲＥＦに近づくように、その出力である制御パルスＳＰを変調する。
【０００５】
ドライバ２２０は、制御パルスＳＰに応じて、スイッチングトランジスタ（ハイサイドトランジスタ）ＭＨと同期整流トランジスタ（ローサイドトランジスタ）ＭＬをスイッチングする。たとえば制御パルスＳＰがハイのときスイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、制御パルスＳＰがローのときスイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。出力電圧ＶＯＵＴは、ＶＯＵＴ（ＲＥＦ）＝ＶＲＥＦ×（１＋Ｒ１１／Ｒ１２）で与えられる目標電圧レベルに安定化される。
【０００６】
出力電圧ＶＯＵＴの目標電圧レベルを動的に変化させるアプリケーションが存在する。一例として、複数のＤＣ／ＤＣコンバータを制御するＰＭＩＣ（電源管理ＩＣ）は、複数のＤＣ／ＤＣコンバータを所定のシーケンスにしたがって起動あるいは停止させる機能を有し、あるチャンネルのＤＣ／ＤＣコンバータを停止させる際に、出力電圧ＶＯＵＴを所定の傾きで低下させる場合がある。本明細書においてランプダウンという。
【０００７】
通常の動作状態では、インダクタＬ１にはＬＸピンから出力端子１０４に向かう方向（図中、右向き）にコイル電流が流れる。したがってこの方向のコイル電流ＩＬを正ととる。
【０００８】
ランプダウン中は、出力キャパシタＣ１の電荷を放電する必要があり、インダクタＬ１に流れるコイル電流ＩＬが通常の動作状態とは逆向き（図中、左向き）、すなわち負となる。負のコイル電流（逆電流）ＩＬはスイッチングトランジスタＭ１がオンの期間は、ＬＸピンからＶＩＮピンに向かって流れ、同期整流トランジスタＭ２がオンの期間は、ＬＸピンからＰＧＮＤピンに向かって流れる。
【０００９】
同期整流トランジスタＭ２に流れる逆電流が大きくなりすぎると、発熱などの問題が生ずる。また、インダクタＬ１に大きな逆電流が流れている状態で、スイッチングトランジスタＭ１や同期整流トランジスタＭ２がスイッチングすると、ＬＸピンやその他の電圧に大きな電圧振動が誘起され、望ましくない。そこで逆電流を許容するアプリケーションに使用される制御回路２００Ｒには、ＮＣＰ（Negative Current Protection）機能が実装される。ＮＣＰ機能は、負電流検出回路２３０とドライバ２２０の協調動作によって実現される。
【００１０】
図２は、ＮＣＰ保護の動作を説明する図である。制御パルスＳＰがローのとき、同期整流トランジスタＭ２はオンであり、ＬＸピンの電圧ＶＬＸは実質的に０Ｖとなり、インダクタＬ１の両端間電圧は、−ＶＯＵＴ（＜０Ｖ）となる。このとき、コイル電流ＩＬは、ＩＬ（ｔ）＝−Ｌ−１∫ＶＯＵＴｄｔにしたがって変化し、したがって逆電流が増大していく。
【００１１】
負電流検出回路２３０は、同期整流トランジスタＭ２がオンときにそれに流れる電流ＩＭ２を監視する。そして時刻ｔ１に電流ＩＭ２が所定のしきい値ＩＮＣＰに達すると、所定の保護期間τＮＣＰの間、ＮＣＰ信号をアサート（たとえばハイ）する。ドライバ２２０は、ＮＣＰ信号がアサートされる保護期間τＮＣＰの間、制御パルスＳＰのレベルにかかわらず、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２を強制的にオフに切り替える。
【００１２】
保護期間τＮＣＰの間、ＬＸピンの電圧ＶＬＸはＶＩＮとなり、インダクタＬ１の両端間電圧は、ＶＩＮ−ＶＯＵＴ（＞０Ｖ）となる。このときコイル電流ＩＬは、ＩＬ（ｔ）＝Ｌ−１∫（ＶＩＮ−ＶＯＵＴ）ｄｔにしたがって変化し、したがって逆電流が減少していく。
【００１３】
続いて時刻ｔ２に、ＮＣＰ信号がネゲート（たとえばロー）されると、再び、同期整流トランジスタＭ２がオン、スイッチングトランジスタＭ１がオフとなる。時刻ｔ３に制御パルスＳ１がハイに遷移すると、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフとなる。
【００１４】
以上が負電流検出回路の基本動作である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−１２４７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明者らは、負電流検出回路について検討した結果、以下の問題を認識するに至った。なおこの問題を当業者の一般的な認識として把握してはならない。
【００１７】
負電流検出回路による保護動作と、パルス変調器２１０による制御パルスＳＰの生成動作は独立している。図３は、負電流検出回路が引き起こす問題を説明する波形図である。ＮＣＰ信号がネゲートされるタイミング（保護期間τＮＣＰの終了時刻、図２、図３の時刻ｔ２）に対して、制御パルスＳＰのハイへの遷移（図２、図３の時刻ｔ３）は非同期で発生する。図３に示すように、保護期間τＮＣＰの終了直後に、制御パルスＳＰがハイに遷移すると、ＶＩＮピンあるいはＰＧＮＤピンに非常に大きな振幅の電圧振動が誘起される。その結果、スイッチングトランジスタＭ１や同期整流トランジスタＭ２に過電圧が印加されることとなり、回路の信頼性が低下する。
【００１８】
ＶＩＮピンやＰＧＮＤピンに誘起される電圧振動のメカニズムを説明する。図４（ａ）〜（ｄ）は、ＮＣＰに関連する４つの状態φ１〜φ４を示す回路図である。図中、ＬＰ１、ＬＰ２は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２それぞれのソースに結合する寄生インダクタンスを示している。ＬＰ１には、スイッチングトランジスタＭ１のソースとＶＩＮピンの間のボンディングワイヤや配線の寄生インダクタンスの他、ＬＸピンと外部の電源との間の配線のインダクタンス成分が含まれる。またＬＰ２には、同期整流トランジスタＭ２のソースとＰＧＮＤピンの間のボンディングワイヤや配線の寄生インダクタンスの他、ＰＧＮＤピンと外部の接地プレーンとの間の配線のインダクタンス成分が含まれる。
【００１９】
図４（ａ）は、図３の時刻ｔ１以前の状態φ１を示す。同期整流トランジスタＭ２を介して流れる逆電流は時間とともに増大していく。やがて逆電流がしきい値ＩＮＣＰに達すると、図４（ｂ）の状態φ２に遷移する。状態φ２において逆電流はスイッチングトランジスタＭ１を介して流れ、逆電流は時間とともに減少する。寄生インダクタンスに流れる電流、あるいはその両端間電圧がスイッチングすることにより、ＶＩＮピン側に電圧振動Ｖ１が誘起され、ＰＧＮＤピン側に電圧振動Ｖ２が誘起される。
【００２０】
保護期間が終了すると、スイッチングトランジスタＭ１がターンオフ、同期整流トランジスタＭ２がターンオンし、図４（ｃ）の状態φ３に遷移する。このときに寄生インダクタンスＬ２と、図示しない寄生容量が形成する共振回路によって、ＰＧＮＤ側に新たな電圧振動Ｖ２’が誘起され、図４（ｂ）で発生した電圧振動Ｖ２に重畳され、電圧振動Ｖ２”となる。
【００２１】
続いて、制御パルスＳＰのハイへの遷移に応答して、スイッチングトランジスタＭ１がターンオン、同期整流トランジスタＭ２がターンオフし、図４（ｄ）の状態φ４に遷移する。このときにＶＩＮピンに、電圧振動Ｖ１’が誘起される。ここで図３に示すように状態φ３の時間が短いと、図４（ｃ）の電圧振動Ｖ１が減衰する前に新たな電圧振動Ｖ１’が発生するため、それらが強めあってＶＩＮピンにさらに大きな電圧振動Ｖ１”を誘発する。
【００２２】
ＶＩＮピンとＬＸピンの間のスイッチングトランジスタＭ１には、Ｖ１”−ＶＬＸが印加される。ＬＸピンとＰＧＮＤピンの間の同期整流トランジスタＭ２には、ＶＬＸ−Ｖ２”が印加される。またＶＩＮピンとＰＧＮＤピン間には、Ｖ１”−Ｖ２”が印加される。
【００２３】
別の観点から見ると、ＬＸピンの電圧ＶＬＸに、非常に狭いスパイクが発生しており、このスパイクは、通常のスイッチング周波数よりも高い周波数成分を含んでおり、この高周波成分が、過電圧を発生させる。
【００２４】
電圧振動の振幅や位相の関係によって、スイッチングトランジスタＭ１や同期整流トランジスタＭ２、ＶＩＮピンやＰＧＮＤピンと接続される内部回路に過電圧が印加され、それらの信頼性が損なわれるおそれがある。
【００２５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ＮＣＰに起因する問題を解決可能なＤＣ／ＤＣコンバータあるいはその制御回路の提供にある。
【課題を解決するための手段】
【００２６】
本発明のある態様は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、またはスイッチングトランジスタが強制的にオフされる。
【００２７】
本発明の別の態様は、複数の電源を制御する電源管理回路に関する。複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含む。電源管理回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、またはスイッチングトランジスタが強制的にオフされる。
【００２８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２９】
本発明のある態様によれば、ＮＣＰに起因する問題を解決できる。
【図面の簡単な説明】
【００３０】
【図１】降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。
【図２】ＮＣＰ保護の動作を説明する図である。
【図３】負電流検出回路が引き起こす問題を説明する波形図である。
【図４】図４（ａ）〜（ｄ）は、ＮＣＰに関連する４つの状態を示す回路図である。
【図５】第１の実施の形態に係るＤＣ／ＤＣコンバータの回路図である。
【図６】図５のＤＣ／ＤＣコンバータの動作波形図である。
【図７】ＤＣ／ＤＣコンバータの別の動作を説明する図である。
【図８】一実施例に係る制御回路の回路図である。
【図９】第２の実施の形態に係る電源管理ＩＣを備える電源システムのブロック図である。
【図１０】第１変形例に係るＤＣ／ＤＣコンバータの動作波形図である。
【図１１】第２変形例に係るＤＣ／ＤＣコンバータの動作波形図である。
【図１２】第３変形例に係るＤＣ／ＤＣコンバータの一部の回路図である。
【発明を実施するための形態】
【００３１】
（実施の形態の概要）
本明細書に開示される一実施の形態は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、または強制オフされる。
【００３２】
負電流保護（ＮＣＰ）が解除された後、マスク時間の間はスイッチングトランジスタのオフが維持される。したがって、ＮＣＰの解除直後に、スイッチングトランジスタと同期整流トランジスタの接続ノード（スイッチングノード）の電圧がスパイク状に変化するのを抑制でき、それに起因する電圧振動を抑制できる。
【００３３】
ドライバは、保護信号をマスク時間、遅延してマスク信号を生成する遅延回路と、制御パルスとマスク信号にもとづいてスイッチングトランジスタおよび同期整流トランジスタの状態を規定するハイサイドパルスおよびローサイドパルスを生成するロジック回路と、を含んでもよい。
【００３４】
負電流検出回路は、スイッチングトランジスタの両端間電圧にもとづいて電流を検出してもよい。
【００３５】
ＤＣ／ＤＣコンバータは降圧コンバータであってもよい。ＤＣ／ＤＣコンバータは昇降圧コンバータであってもよい。
【００３６】
本明細書に開示される別の実施の形態は、複数の電源を制御する電源管理回路に関する。複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含む。電源管理回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、または強制オフされる。
【００３７】
電源管理回路は、ＤＣ／ＤＣコンバータの出力電圧を時間とともに低下させるランプダウン機能を備えてもよい。
【００３８】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３９】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００４０】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００４１】
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【００４２】
＜第１の実施の形態＞
図５は、第１の実施の形態に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、入力端子１０２に直流入力電圧ＶＩＮを受け、出力端子１０４に降圧された出力電圧ＶＯＵＴを発生する。本実施の形態においてＤＣ／ＤＣコンバータ１００は、制御回路２００および周辺回路部品を備える。
【００４３】
本実施の形態では、一例として定電圧出力の降圧（Ｂｕｃｋ）コンバータを説明する。定電圧出力のＢｕｃｋコンバータの周辺回路部品は図１と同様であるから説明を省略する。
【００４４】
制御回路２００は、パルス変調器２１０、ドライバ２２０、負電流検出回路２３０、スイッチングトランジスタＭ１、同期整流トランジスタＭ２をひとつの半導体基板に集積化し、それをパッケージ化した機能ＩＣである。
【００４５】
パルス変調器２１０は、フィードバック信号ＶＦＢが所定の目標電圧ＶＲＥＦに近づくように、その出力である制御パルスＳＰを変調する。本実施の形態では、制御パルスＳＰのハイが、ＬＸピンの電圧ＶＬＸのハイ（ＶＩＮ）、すなわちスイッチングトランジスタＭ１のオン、同期整流トランジスタＭ２のオフに対応する。反対に制御パルスＳＰのローが、ＬＸピンの電圧ＶＬＸのロー（０Ｖ）、すなわちスイッチングトランジスタＭ１のオフ、同期整流トランジスタＭ２のオンに対応する。
【００４６】
パルス変調器２１０の構成や制御方式は本発明において特に限定されるものではなく、公知技術を用いることができる。たとえばパルス変調器２１０は、電圧モードやピーク電流モード、平均電流モードの変調器で構成してもよい。あるいはパルス変調器２１０は、ヒステリシス制御方式（Bang-Bang制御）やピーク検出オフ時間固定方式、ボトム検出オン時間固定方式をはじめとするリップル制御のコントローラであってもよい。
【００４７】
負電流検出回路２３０は、ＬＸピンからＰＧＮＤピンに向かって同期整流トランジスタＭ２に流れる電流ＩＭ２を検出し、電流ＩＭ２が所定のしきい値ＩＮＣＰを超えると、負電流保護（ＮＣＰ）信号をアサート（たとえばハイ）する。そして保護時間τＮＣＰの経過後に、ＮＣＰ信号をネゲート（ロー）する。
【００４８】
上述したように、保護時間τＮＣＰの間、コイル電流ＩＬの絶対値は、ＩＬ（ｔ）＝Ｌ−１∫（ＶＩＮ−ＶＯＵＴ）ｄｔにしたがって時間とともに減少していく。ＶＩＮ、ＶＯＵＴを一定とすれば、保護時間τＮＣＰの間におけるコイル電流ＩＬの絶対値の減少量ΔＩは、ΔＩ＝（ＶＩＮ−ＶＯＵＴ）／Ｌ×τＮＣＰとなる。したがって保護時間τＮＣＰは、ＶＩＮ，ＶＯＵＴ、Ｌを考慮して規定すればよい。保護時間τＮＣＰは、固定時間とすることができるが、可変時間としてもよい。
【００４９】
ドライバ２２０は、制御パルスＳＰに応じて、スイッチングトランジスタ（ハイサイドトランジスタ）ＭＨと同期整流トランジスタ（ローサイドトランジスタ）ＭＬをスイッチングする。たとえば制御パルスＳＰがハイのときスイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、制御パルスＳＰがローのときスイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。出力電圧ＶＯＵＴは、ＶＯＵＴ（ＲＥＦ）＝ＶＲＥＦ×（１＋Ｒ１１／Ｒ１２）で与えられる目標電圧レベルに安定化される。
【００５０】
ドライバ２２０は、ＮＣＰ信号がアサートされる保護時間τＮＣＰの間、スイッチングトランジスタＭ１を強制オン、同期整流トランジスタＭ２を強制オフする。
【００５１】
さらにドライバ２２０は、ＮＣＰ信号のネゲートから所定のマスク時間τＭＳＫの間は、スイッチングトランジスタＭ１のターンオンを禁止し、同期整流トランジスタＭ２のターンオフを禁止する。
【００５２】
たとえばマスク時間は、１ｎｓ〜５０ｎｓの間とすることができる。より詳しくはマスク時間は、寄生インダクタンスおよび寄生容量が形成する共振回路の共振周波数の逆数より長くするとよい。
【００５３】
たとえばドライバ２２０は、制御ロジック２２２、ハイサイドドライバ２２４、ローサイドドライバ２２６を含む。制御ロジック２２２は、制御パルスＳＰおよびＮＣＰ信号にもとづいて、スイッチングトランジスタＭ１のオン／オフ状態を指示するハイサイドパルスＳＨおよび同期整流トランジスタＭ２のオン／オフ状態を指示するローサイドパルスＳＬを生成する。２つのパルスＳＨ，ＳＬはそれぞれ、ハイが対応するトランジスタのオンを、ローが対応するトランジスタのオフに対応するものとする。
【００５４】
ハイサイドドライバ２２４は、ハイサイドパルスＳＨにもとづいてスイッチングトランジスタＭ１のゲートを駆動する。ローサイドドライバ２２６はローサイドパルスＳＬにもとづいて同期整流トランジスタＭ２のゲートを駆動する。
【００５５】
制御ロジック２２２は、ＮＣＰ信号のネゲートからマスク時間τＭＳＫの間、ハイサイドパルスＳＨのハイレベルへの遷移を禁止する。またローサイドパルスＳＬのローレベルへの遷移を禁止する。
【００５６】
以上がＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。図６は、図５のＤＣ／ＤＣコンバータ１００の動作波形図である。
【００５７】
時刻ｔ３より前の動作は、図６のタイムチャートと図３のタイムチャートで同様である。具体的には時刻ｔ１にＮＣＰ信号がアサートされ、負のコイル電流ＩＬが減少する。そして保護時間τＮＣＰの経過後の時刻ｔ2にＮＣＰ信号がネゲートされ、ＮＣＰが解除される。その直後の時刻ｔ３に制御パルスＳＰがハイに遷移する。時刻ｔ３は、マスク時間τＭＳＫに含まれているため、スイッチングトランジスタＭ１のターンオン（および同期整流トランジスタＭ２のターンオフ）は禁止されている。
【００５８】
時刻ｔ４に、マスク時間τＭＳＫが終了すると、スイッチングトランジスタＭ１、同期整流トランジスタＭ２は、制御パルスＳＰが指示する状態に遷移する。具体的にはスイッチングトランジスタＭ１がターンオン、同期整流トランジスタＭ２がターンオフする。
【００５９】
なお、理解の容易化のためにタイムチャートにおいては、デッドタイムを省略しているが、当業者によれば、スイッチングトランジスタＭ１と同期整流トランジスタＭ２が同時にオンしないように、スイッチングトランジスタＭ１、同期整流トランジスタＭ２が両方オフとなるデッドタイムが挿入されることが理解される。
【００６０】
以上がＤＣ／ＤＣコンバータ１００の動作である。続いてその利点を説明する。
図６のタイムチャートからわかるように、ＮＣＰの解除後、ＬＸピンの電圧ＶＬＸは、マスク時間τＭＳＫの間、ローとなることが保証される。これにより、図３に示すような、狭いスパイクが電圧ＶＬＸに生ずるのを防止できる。これにより、スイッチングトランジスタＭ１や同期整流トランジスタＭ２のソース（ＶＩＮピン、ＰＧＮＤピン）に大きな電圧振動が発生するのを抑制できる。これにより、スイッチングトランジスタＭ１や同期整流トランジスタＭ２を過電圧から保護することができる。加えて、ＶＩＮピンやＰＧＮＤピンに接続される内部回路、具体的にはドライバ２２０やその他の回路ブロックを過電圧から保護できる。
【００６１】
図７は、ＤＣ／ＤＣコンバータ１００の別の動作を説明する図である。図７では、制御パルスＳＰのハイレベルへの遷移が、ＮＣＰ解除のタイミングｔ２より前の時刻ｔ３’に発生している。この場合、時刻ｔ２にてＮＣＰが解除された後も、ハイの制御パルスＳＰにもとづく状態（スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフ）を持続する。
【００６２】
本発明は、図５のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
【００６３】
図８は、一実施例に係る制御回路２００の回路図である。
負電流検出回路２３０は、同期整流トランジスタＭ２の両端間電圧（すなわちＬＸピンの電圧ＶＬＸ）にもとづいて、同期整流トランジスタＭ２に流れる電流ＩＭ２を検出する。負電流検出回路２３０は、センスアンプ２３２、コンパレータ２３４、ワンショット回路２３６を含む。同期整流トランジスタＭ２がオンの期間、ＬＸピンには、電流ＩＭ２に比例する電圧ＶＬＸ＝ＩＭ２×ＲＯＮが発生する。ＲＯＮは同期整流トランジスタＭ２のオン抵抗である。
【００６４】
センスアンプ２３２は、電圧ＶＬＸを増幅し、電流検出信号ＶＣＳを生成する。コンパレータ２３４は、電流検出信号ＶＣＳを、しきい値ＩＮＣＰを規定するしきい値電圧ＶＮＣＰと比較し、ＶＣＳ＞ＶＮＣＰとなると、その出力をアサートする。ワンショット（単安定マルチバイブレータ）回路２３６は、コンパレータ２３４の出力のアサートから、保護時間τＮＣＰの間、ハイとなるＮＣＰ信号を生成する。
【００６５】
ドライバ２２０は、遅延回路２２８を含む。遅延回路２２８は、ＮＣＰ信号を、マスク時間τＭＳＫ遅延させて、マスク（ＭＳＫ）信号を生成する。遅延回路２２８は、多段接続されたインバータで構成してもよい。
【００６６】
制御ロジック２２２は、制御パルスＳＰ，ＮＣＰ信号、ＭＳＫ信号にもとづいて、ハイサイドパルスＳＨ，ローサイドパルスＳＬを生成する。当業者によれば、上述した、あるいは図５に示す関係を満たすように、ロジック回路を用いて、ＳＨ，ＳＬを生成可能であることが理解され、そのようなロジック回路はさまざまな形式を取り得ること、本発明が特定の形式に限定されないことが理解される。
【００６７】
＜第２の実施の形態＞
第２の実施の形態は、複数の電源を制御する電源管理ＩＣに関する。図９は、第２の実施の形態に係る電源管理ＩＣ３００を備える電源システム４００のブロック図である。電源システム４００は、スマートホン、タブレット端末、ラップトップコンピュータ、デジタルカメラなどの電子機器、自動車や産業機械に搭載される。
【００６８】
図９では、複数の電源は、２チャンネルのＤＣ／ＤＣコンバータと、２チャンネルのＬＤＯ（Low Drop Output）を含む。なおチャンネル数や電源の種類は特に限定されない。
【００６９】
電源管理ＩＣ３００は、ＤＣ／ＤＣコンバータのコントローラ３１０＿１，３１０＿２、ＬＤＯ回路３２０＿１，３２０＿２およびシーケンサ３３０を備える。シーケンサ３３０は、複数の電源の起動、停止のタイミングを制御する。シーケンサ３３０からコントローラ３１０やＬＤＯ回路３２０には、動作、停止を指示するイネーブル信号が供給される。
【００７０】
コントローラ３１０＿１，３１０＿２は、第１の実施の形態で説明した制御回路２００と同じ構成を有する。
【００７１】
電源管理ＩＣ３００は、任意のチャンネルの出力電圧ＶＯＵＴを、時間とともに緩やかに低下させるランプダウン機能をサポートする。ランプダウンの対象となるＤＣ／ＤＣコンバータにおいては、インダクタに負電流が流れる。コントローラ３１０を、上述の制御回路２００と同じ構成とすることで、スイッチングトランジスタＭ１や同期整流トランジスタＭ２に過電圧が印加されるのを防止でき、回路の信頼性を高めることができる。
【００７２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７３】
（第１変形例）
実施の形態では、マスク時間τＭＳＫの間、ハイサイドトランジスタＭ１のターンオン、同期整流トランジスタＭ２のターンオフを禁止する制御を行った。第１変形例では、マスク時間τＭＳＫの間は、スイッチングトランジスタＭ１は強制的に固定的にオフされ、同期整流トランジスタＭ２は固定的にオンされる。
【００７４】
図１０は、第１変形例に係るＤＣ／ＤＣコンバータの動作波形図である。ＮＣＰ解除のタイミングより前の時刻ｔ３’に、制御パルスＳＰがハイに遷移している。第１変形例では、マスク時間τＭＳＫの間、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンとなり、スイッチング電圧ＶＬＸはローとなる。
【００７５】
第１変形例において、ＮＣＰ解除のタイミングより後に制御パルスＳＰがハイに遷移したときの動作は、図６と同じである。
【００７６】
（第２変形例）
実施の形態では、マスク期間の間、ハイサイドトランジスタＭ１のターンオン、同期整流トランジスタＭ２のターンオフの両方を禁止する制御を行ったがその限りでない。第２変形例では、マスク時間τＭＳＫの間は、マスク時間τＭＳＫの間は、スイッチングトランジスタＭ１と同期整流トランジスタＭ２の両方が、強制的に固定的にオフされる。図１１は、第２変形例に係るＤＣ／ＤＣコンバータの動作波形図である。
【００７７】
制御パルスＳＰのハイレベルへの遷移は、ＮＣＰ解除のタイミングｔ２より前の時刻ｔ３’に発生している。時刻ｔ２にてＮＣＰが解除された後、マスク時間ＴＭＳＫの間は、スイッチングトランジスタＭ１と同期整流トランジスタＭ２の両方が、ハイの制御パルスＳＰにかかわらず、両方オフとなる。このとき、負のコイル電流ＩＬは、スイッチングトランジスタＭ１のボディダイオードを流れ、ＬＸピンの電圧ＶＬＸは、ＶＩＮ＋Ｖｆにクランプされる。Ｖｆはボディダイオードの順電圧である。時刻ｔ４にマスク時間τＭＳＫが終了すると、スイッチングトランジスタＭ１および同期整流トランジスタＭ２は、ハイである制御パルスＳＰに応じた状態（すなわちオンとオフ）となり、ＬＸピンの電圧はＶＩＮ付近となる。
【００７８】
第２変形例によっても、スイッチングトランジスタＭ１のターンオフ（ｔ２）直後のターンオンを防止できるため、ＶＩＮピンやＰＧＮＤピンにおける共振による電圧振動を抑制できる。またＬＸピンに着目すると、電圧ＶＬＸの共振による振幅は２〜４Ｖ程度である一方、Ｖｆ＝０．５Ｖ程度であるため、ＬＸピンの電圧変動も抑制できる。
【００７９】
（第３変形例）
図１２は、第３変形例に係るＤＣ／ＤＣコンバータの一部の回路図である。図１２のＤＣ／ＤＣコンバータ１００Ａは、昇降圧型であり、４個のトランジスタＭ１〜Ｍ４と、インダクタＬ１，キャパシタＣ１を備える。降圧モードは、トランジスタＭ３が固定的にオフ、トランジスタＭ４が固定的にオンとなり、トランジスタＭ１，Ｍ２がスイッチングする。降圧モードにおける動作は、上述の降圧コンバータと同じである。このような昇降圧コンバータにおいても、スイッチングトランジスタＭ１や同期整流トランジスタＭ２を過電圧から好適に保護できる。
【００８０】
（第４変形例）
実施の形態では定電圧出力のコンバータを説明したが、本発明は定電流出力のＤＣ／ＤＣコンバータにも適用可能であり、この場合、ＦＢピンには、ＤＣ／ＤＣコンバータ１００の出力電流（負荷電流）に応じた検出信号がフィードバックされる。定電流出力のコンバータにおいて、負のコイル電流は、電流をシンクする動作モードにおいて発生しうる。
【００８１】
（第５変形例）
図８の負電流検出回路２３０は、同期整流トランジスタＭ２のドレインソース間電圧、すなわちＬＸピンの電圧ＶＬＸにもとづいて、負電流を検出したがその限りでない。たとえばコイルＬ１と直列にセンス抵抗を設け、センス抵抗の電圧降下にもとづいて電流を検出してもよいし、インダクタの両端間電圧にもとづいて電流を検出してもよい。
【００８２】
（第６変形例）
実施の形態では、制御回路２００や電源管理ＩＣ３００に、スイッチングトランジスタや同期整流トランジスタが内蔵される構成を説明したがその限りでなく、スイッチングトランジスタや同期整流トランジスタは、ディスクリート部品を外付けしてもよい。
【００８３】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８４】
１００  ＤＣ／ＤＣコンバータ
Ｍ１  スイッチングトランジスタ
Ｍ２  同期整流トランジスタ
Ｌ１  インダクタ
Ｃ１  出力キャパシタ
２００  制御回路
２１０  パルス変調器
２２０  ドライバ
２２２  制御ロジック
２２４  ハイサイドドライバ
２２６  ローサイドドライバ
２３０  負電流検出回路
２３２  センスアンプ
２３４  コンパレータ
２３６  ワンショット回路
３００  電源管理ＩＣ
３１０  コントローラ
３２０  ＬＤＯ回路
４００  電源システム
ＳＰ  制御パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2019118233.tif 000010
【図９】
2019118233.tif 000011
【図１０】
2019118233.tif 000012
【図１１】
2019118233.tif 000013
【図１２】
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