(57)【要約】【課題】デジタルセンサの温度による計測精度の劣化を抑制する。【解決手段】デジタルセンサ２は、センサ素子１０と、基準パルス回路２０と、参照クロック回路３０と、第１／第２遅延回路２２ａ、２０ｂと、時間差パルス回路２４と、デジタル出力回路３３を備えている。センサ素子１０は、物理量の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧Ｖｃ＋ｄＶｃと第２電圧Ｖｃ−ｄＶｃを出力する。デジタル出力回路３３は、時間差パルス信号のパルス幅の間に参照クロック信号をカウントし、カウントされた参照クロックカウント数を出力する。センサ素子１０の出力に含まれる基準電圧Ｖｃが、第１及び第２遅延回路の遅延時間を電源電圧で微分した値が温度に依存しない第１ＺＴＣポイントに設定されており、参照クロック回路３０の電源電圧Ｖｒｅｆが、電源電圧に対するクロック周期が温度に依存しない第２ＺＴＣポイントに設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
計測対象の物理量に対応する電圧値をデジタル値に変換して出力するデジタルセンサであり、
基準電圧Ｖｃに対して前記物理量の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧Ｖｃ＋ｄＶｃと第２電圧Ｖｃ−ｄＶｃを出力するセンサ素子と、
基準パルス信号を出力する基準パルス回路と、
参照クロック信号を出力する参照クロック回路と、
電源電圧の変化に応じて遅延時間が変化する遅延回路であって前記第１電圧が電源電圧として供給される第１遅延回路と、
電源電圧の変化に応じて遅延時間が変化する遅延回路であって前記第２電圧が電源電圧として供給される第２遅延回路と、
前記基準パルス信号を前記第１遅延回路で遅延させた第１遅延パルス信号と、前記基準パルス信号を前記第２遅延回路で遅延させた第２遅延パルス信号の時間差に対応したパルス幅を有する時間差パルス信号を出力する時間差パルス回路と、
前記時間差パルス信号の前記パルス幅の間に前記参照クロック信号をカウントし、カウントされた参照クロックカウント数を出力するデジタル出力回路と、を備えており、
前記基準電圧Ｖｃが、前記第１及び前記第２遅延回路の遅延時間を電源電圧で微分した値が温度に依存しない第１ＺＴＣポイントに設定されており、
前記参照クロック回路の電源電圧が、電源電圧に対するクロック速度が温度に依存しない第２ＺＴＣポイントに設定されている、デジタルセンサ。
【請求項２】
前記時間差パルス回路は、前記時間差に等しい長さのパルス幅を有する前記時間差パルス信号を出力する、請求項１に記載のデジタルセンサ。
【請求項３】
前記時間差パルス回路は、前記時間差のｋ倍（ｋは１より大きい実数）の長さのパルス幅を有する前記時間差パルス信号を出力する、請求項１に記載のデジタルセンサ。
【請求項４】
前記時間差パルス回路は、
第１クロック信号を出力する第１クロック回路と、
前記第１クロック信号よりも低速の第２クロック信号を出力する第２クロック回路と、
前記基準パルス信号を前記第１遅延回路で遅延させた第１遅延パルス信号と、前記基準パルス信号を前記第２遅延回路で遅延させた第２遅延パルス信号の時間差の間に前記第１クロック信号をカウントし、カウントされた第１クロックカウント数を出力する第１クロックカウント回路と、
前記第１クロックカウント数と同数のクロック分の前記第２クロック信号と等しいパルス幅を有する前記時間差パルス信号を出力する時間伸張パルス回路と、
を備えている、請求項３に記載のデジタルセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、計測対象の物理量に対応する電圧値をデジタル値に変換して出力するデジタルセンサに関する。
【背景技術】
【０００２】
特許文献１に、物理量をＡＤ変換器を介さずに直接にデジタル信号で出力するデジタルセンサが開示されている。なお、特許文献１ではそのようなセンサを物理量センサと称している。そのデジタルセンサは、計測対象の物理量の変化に応じて抵抗値が変化する２種類の抵抗を用いる。一方の抵抗は、計測対象の物理量と正の相関を有しており、他方の抵抗は計測対象の物理量と負の相関を有している。特許文献１のデジタルセンサは、２種類の抵抗値の夫々を使って計測対象の物理量の変化に応じた２種類の遅延パルス信号を生成する。デジタルセンサは、２種類の遅延パルス信号の時間差の間にクロック信号をカウントする。即ち、計測対象の物理量が、クロック信号のカウント値（デジタル値）として得られる。上記のセンサは、ＡＤ変換器を必要としないため、小型、低消費電力であり、さらには高精度である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１６６９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パルスやクロックを生成する一部のデジタル回路（デジタル素子）は、温度に依存してパルス幅やクロック速度がわずかに変化する。上記したデジタルセンサは高精度であるがゆえに、デジタル回路の温度依存性が計測精度に影響を及ぼす。本明細書は、一部のデジタル回路の温度変化による精度劣化を抑制したデジタルセンサを提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示するデジタルセンサは、センサ素子と、基準パルス回路と、参照クロック回路と、第１遅延回路と、第２遅延回路と、時間差パルス回路と、デジタル出力回路を備えている。センサ素子は、基準電圧Ｖｃに対して物理量の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧Ｖｃ＋ｄＶｃと第２電圧Ｖｃ−ｄＶｃを出力する。基準電圧Ｖｃは、センサ素子の出力電圧のなかで、物理量の変化に関わらずに一定の部分である。基準パルス回路は、基準パルス信号を出力する。参照クロック回路は、参照クロック信号を出力する。第１遅延回路は、電源電圧の変化に応じて遅延時間が変化する遅延回路であって第１電圧が電源電圧として供給される。第２遅延回路は、電源電圧の変化に応じて遅延時間が変化する遅延回路であって第２電圧が電源電圧として供給される。時間差パルス回路は、基準パルス信号を第１遅延回路で遅延させた第１遅延パルス信号と、基準パルス信号を第２遅延回路で遅延させた第２遅延パルス信号の時間差に対応したパルス幅を有する時間差パルス信号を出力する。デジタル出力回路は、時間差パルス信号のパルス幅の間に参照クロック信号をカウントし、カウントされた参照クロックカウント数を出力する。参照クロックカウント数が、物理量を表すデジタル値（即ち計測値）に相当する。
【０００６】
本明細書が開示するデジタルセンサでは、センサ素子の出力電圧の一定部分（基準電圧Ｖｃ）が、第１及び第２遅延回路の遅延時間を電源電圧で微分した値が温度に依存しない第１ＺＴＣポイントに設定されている。さらに、参照クロック回路の電源電圧が、電源電圧に対するクロック速度（周期）が温度に依存しない第２ＺＴＣポイントに設定されている。なお、ＺＴＣは、Zero Temperature Coefficient の略であり、ゼロ温度係数を意味する。
【０００７】
第１／第２遅延回路は、電源電圧に応じた遅延時間を有する遅延パルスを出力する。電源電圧は「基準電圧Ｖｃ±電圧変化分ｄＶｃ」であり、計測対象の物理量の変化に応じて電圧変化分ｄＶｃが変化する。基準電圧Ｖｃは、計測対象の物理量の変化に関わらずに一定である。遅延時間をｔｗで表すと、ｄｔｗ／ｄＶｃがセンサ素子の感度を示す一つの指標となる。その指標の温度依存性を抑制するには、センサ素子の出力電圧の一定部分（即ち、基準電圧Ｖｃ）が、第１／第２遅延回路の電源電圧の変化に対する遅延時間の変化（即ちｄｔｗ／ｄＶ）が温度に依存しない第１ＺＴＣポイントに設定されていればよい。別言すれば、遅延時間を電源電圧で微分した値が温度に依存しない第１ＺＴＣポイントに設定されていればよい。ここでは、基準電圧Ｖｃに対する遅延時間は温度に依存して変化しても構わないことに留意されたい。
【０００８】
一方、時間差パルス信号の時間幅をカウントする参照クロック信号の速度も温度依存性を有し得る。従って、参照クロック信号の温度依存性もセンサの精度を示す一つの指標となる。参照クロック信号の温度依存性を抑制するには、参照クロック回路の電源電圧が、電源電圧に対するクロック速度（周期）が温度に依存しない第２ＺＴＣポイントに設定されていればよい。第１ＺＴＣと第２ＺＴＣを上記のごとく設定すれば、温度変化によるデジタルセンサの精度劣化を抑制し得る。なお、「クロック速度」は「クロック周期」と等価である。「クロック速度が速い」とは、クロック周期が短いことを意味し、「クロック速度が遅い」とは、クロック周期が長いことを意味する。
【０００９】
本明細書が開示するデジタルセンサでは、時間差パルス回路は、第１遅延パルス信号と第２遅延パルス信号の時間差に等しい長さのパルス幅を有する時間差パルス信号を出力する構成を採用してよい。時間差に等しい長さのパルス幅を有する時間差パルス信号は、第１／第２遅延パルス信号を排他的論理和演算器に通せば得られるので、簡単な回路構成で得ることができる。
【００１０】
他方、時間差パルス回路は、第１遅延パルス信号と第２遅延パルス信号の時間差のｋ倍（ｋは１より大きい実数）の長さのパルス幅を有する時間差パルス信号を出力するように構成することも好適である。即ち、第１／第２遅延パルス信号の現実の時間差をｋ倍に伸張し、伸張された時間差を参照クロック信号でカウントする。時間差を伸張することで、参照クロック信号の速度を落としても、高い計測精度を維持することができるようになる。
【００１１】
所定倍の長さのパルス幅を有する時間差パルス信号を出力する時間差パルス回路の一例は次の通りである。時間差パルス回路は、第１クロック回路、第２クロック回路、第１クロックカウント回路、時間伸張パルス回路を備えている。第１クロック回路は、第１クロック信号を出力する。第２クロック回路は、第１クロック信号よりも低速の第２クロック信号を出力する。第１クロックカウント回路は、基準パルス信号を第１遅延回路で遅延させた第１遅延パルス信号と、基準パルス信号を第２遅延回路で遅延させた第２遅延パルス信号の時間差の間に第１クロック信号をカウントし、カウントされた第１クロックカウント数を出力する。時間伸張パルス回路は、第１クロックカウント数と同数のクロック分の第２クロック信号と等しいパルス幅を有する時間差パルス信号を出力する。この時間差パルス回路は、第１クロック信号の周期と第２クロック信号の周期の比ｋに応じた倍率に時間幅を伸張する。
【００１２】
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【００１３】
【図１】第１実施例のデジタルセンサのブロック図である。
【図２】インバータチェーンの概要を示す図である。
【図３】リングオシレータの概要を示す図である。
【図４】ＣＭＯＳインバータの回路図である。
【図５】センサ素子に加わる圧力と出力電圧の関係を示すグラフである。
【図６】基準パルス信号Ｐ０から出力Ｄｏｕｔを得るまでの各信号のタイムチャートである。
【図７】デジタルセンサの出力Ｄｏｕｔの算出式を示す。
【図８】電源電圧に対する遅延時間の電圧微分値（ｔｗ／ｄＶ）の温度依存性の一例を示すグラフである。
【図９】基準電圧Ｖｃが第１ＺＴＣポイントであるための条件式である。
【図１０】電源電圧に対する参照クロック回路の周期ｔｃ（Ｔ）の時間依存性の一例を示すグラフである。
【図１１】電圧Ｖｒｆが第２ＺＴＣポイントであるための条件式である。
【図１２】電圧調整回路の一例の回路図である。
【図１３】第２実施例のデジタルセンサのブロック図である。
【図１４】第２実施例のデジタルセンサのタイムチャートである。
【図１５】第３実施例のデジタルセンサのブロック図である。
【発明を実施するための形態】
【００１４】
（第１実施例）図面を参照して第１実施例のデジタルセンサ２を説明する。第１実施例のデジタルセンサ２は、圧力センサである。図１に、デジタルセンサ２のブロック図を示す。デジタルセンサ２は、センサ素子１０、基準パルス回路２０、参照クロック回路３０、第１遅延回路２２ａ、第２遅延回路２２ｂ、時間差パルス回路２４、デジタル出力回路３３を備えている。
【００１５】
センサ素子１０は、圧力変化に非依存の基準電圧Ｖｃに対して圧力の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧（Ｖｃ＋ｄＶｃ）と第２電圧（Ｖｃ−ｄＶｃ）を出力する。センサ素子１０は、正端子Ａ１と負端子Ａ２の間にフルブリッジ接続されている４個の抵抗素子１１、１２、１３、１４を有する。フルブリッジ回路の正端子Ａ１には、入力電圧２Ｖｃが印加される。後述するように、４個の抵抗素子１１、１２、１３、１４は、加えられた圧力によって抵抗値が変化するが、無負荷のときは同じ抵抗値を示す。従って、無負荷のとき、正端子Ａ１に入力電圧２Ｖｃを印加することで、正側出力端子Ａ３と負側出力端子Ａ４の電圧が基準電圧Ｖｃとなる。なお、入力電圧２Ｖｃは、基準電圧Ｖｃが所定の値となるように、電圧ＶＤＤを出力する共通電源９から可変抵抗１５を介して正端子Ａ１に入力される。可変抵抗１５によって電圧ＶＤＤが電圧２Ｖｃに調整され、正端子Ａ１に入力される。基準電圧Ｖｃが満たすべき特性については後述する。
【００１６】
フルブリッジ回路を構成する４個の抵抗１１、１２、１３、１４は、ワンチップ化されている。抵抗１１、１２、１３、１４は、加えられた圧力に応じて抵抗値が変化する可変抵抗特性を備えており、例えばピエゾ素子を材料としている。図１において抵抗１１、１２、１３、１４の夫々の記号に付した上向きあるいは下向きの矢印が、圧力に応じた抵抗値の変化方向を表している。第１抵抗１１と第３抵抗１３は、圧力の増加に比例して抵抗値が低下する特性を有している。第２抵抗１２と第４抵抗１４は、圧力の増加に比例して抵抗値が増加する特性を有している。別言すれば、第１抵抗１１と第３抵抗１３は、圧力に対して抵抗値が正の相関を有しており、第２抵抗１２と第４抵抗１４は、圧力に対して抵抗値が負の相関を有している。４個の抵抗１１、１２、１３、１４によるフルブリッジ回路は、作用する圧力が増加したときに、正側出力端子Ａ３の出力が増加するとともに負側出力端子Ａ４の出力が低下するように動作する。フルブリッジ回路の正端子Ａ１には入力電圧２Ｖｃが入力されており、正側出力端子Ａ３からは、圧力の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧（Ｖｃ＋ｄＶｃ）が出力される。負側出力端子Ａ４からは、圧力の変化に応じて変化する電圧変化分ｄＶｃを伴う第２電圧（Ｖｃ−ｄＶｃ）が出力される。
【００１７】
センサ素子１０は、さらに、ボルテージフォロワ１８、１９を備えている。第１ボルテージフォロワ１８は、正側出力端子Ａ３に接続されており、第１電圧（Ｖｃ＋ｄＶｃ）を高いインピーダンスで出力する。第２ボルテージフォロワ１９は、負側出力端子Ａ４に接続されており、第２電圧（Ｖｃ−ｄＶｃ）を高いインピーダンスで出力する。説明を簡便化するため、以下では、第１電圧（Ｖｃ＋ｄＶｃ）を第１電圧Ｖ１と表し、第２電圧（Ｖｃ−ｄＶｃ）を第２電圧Ｖ２と表す場合がある。
【００１８】
第１電圧Ｖ１は、第１遅延回路２２ａへ電源電圧として供給され、第２電圧Ｖ２は、第２遅延回路２２ｂへ電源電圧として供給される。第１遅延回路２２ａと第２遅延回路２２ｂには、基準パルス回路２０から基準パルス信号Ｐ０が入力される。なお、基準パルス回路２０は、共通電源９から電圧ＶＤＤの電力の供給を受けて動作する。
【００１９】
第１遅延回路２２ａと第２遅延回路２２ｂはともに、電源電圧の変化に応じて遅延時間が変化する遅延回路である。遅延回路については後に説明する。第１遅延回路２２ａは、電源電圧（第１電圧Ｖ１）の変化に応じて基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１を出力する。第２遅延回路２２ｂは、電源電圧（第２電圧Ｖ２）の変化に応じて基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ２を出力する。
【００２０】
第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２は時間差パルス回路２４に入力される。時間差パルス回路２４は、排他的論理和演算器であり、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の一方がＨＩＧＨレベルでありかつ他方がＬＯＷレベルのときにＨＩＧＨレベルとなる時間差パルス信号Ｐ３を出力する。時間差パルス信号Ｐ３は、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２のうち、早い方の立ち上がりエッジから、遅い方の立ち上がりエッジまでのパルス幅を有するパルス信号となる。即ち、時間差パルス信号Ｐ３は、第１遅延パルス信号Ｐ１の立ち上がりと第２遅延パルス信号Ｐ２の立ち上がりの間の時間差に等しいパルス幅を有するパルス信号となる。
【００２１】
時間差パルス信号Ｐ３は、デジタル出力回路３３に入力される。デジタル出力回路３３には、参照クロック回路３０から参照クロック信号ＣＬＫ＿ｒｆも入力される。参照クロック回路３０には、電圧Ｖｒｆが電源電圧として印加される。電圧Ｖｒｆも所定の特性を有するように調整される。そのため、電圧Ｖｒｆは、電圧ＶＤＤを出力する共通電源９から可変抵抗３２を介して参照クロック回路３０に供給される。可変抵抗３２によって電圧ＶＤＤが電圧Ｖｒｆに調整され、参照クロック回路３０に供給される。
【００２２】
デジタル出力回路３３は、複数個のＤ型フリップフロップで構成されるアップカウンタを有しており、時間差パルス信号Ｐ３のパルス幅の間に参照クロック信号ＣＬＫ＿ｒｆをカウントし、カウントされた参照クロックカウント数を出力する。デジタル出力回路３３の出力Ｄｏｕｔが、参照クロックカウント数であり、かつ、センサ素子１０が受けた圧力に対応したデジタル値に相当する。即ち、デジタル出力回路３３の出力Ｄｏｕｔが、圧力の計測結果を示すデジタル値である。
【００２３】
デジタルセンサ２は、センサ素子１０が受ける圧力の変化に応じて変化するセンサ素子１０の出力（第１電圧Ｖ１と第２電圧Ｖ２）に対応したデジタル値Ｄｏｕｔを出力する。デジタルセンサ２は、ＡＤ変換器（Analog to Digital Converter）を必要とせず、圧力をダイレクトにデジタル値で出力することができるので、高精度であり、なおかつ、小型省電力のセンサである。
【００２４】
第１遅延回路２２ａについて補足する。図２に示されるように、第１遅延回路２２ａは、第１インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンで構成されている。例えば、インバータチェーンは、５０段の第１インバータＩＮＶ１を有する。第１遅延回路２２ａは、電源電圧として第１電圧Ｖ１が駆動電圧として入力するように構成されている。第１遅延回路２２ａは、入力される基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１を出力する。基準パルス信号Ｐ０と第１遅延パルス信号Ｐ１の間の遅延時間は、第１電圧Ｖ１の大きさに依存する。第２遅延回路２２ｂは、第１遅延回路２２ａと同じ構成、同じ特性を有している。
【００２５】
参照クロック回路３０について補足する。参照クロック信号ＣＬＫ＿ｒｆは、例えばデューティー比が５０％の矩形波である。図３に示されるように、参照クロック回路３０は、第２インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータで構成されている。参照クロック回路３０は、電圧Ｖｒｆが電源電圧として入力するように構成されている。電源電圧が変化すると、第２インバータＩＮＶ２の応答波形が変化し、出力される参照クロック信号の速度（周期）が変化する。別言すれば、参照クロック回路３０は、電源電圧の変化によって出力される参照クロック信号ＣＬＫ＿ｒｆの速度（周期）が変化する。
【００２６】
インバータチェーンの第１インバータＩＮＶ１とリングオシレータの第２インバータＩＮＶ２の一例を説明する。第１インバータＩＮＶ１と第２インバータＩＮＶ２は、いずれも、ＣＭＯＳインバータで構成される。図４に、一例のＣＭＯＳインバータの回路図を示す。ＣＭＯＳインバータは、正電源ラインと負電源ラインの間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を備える。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが正電源ラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。遅延回路２２ａのインバータチェーンでは、正電源ラインに第１電圧Ｖ１が入力されるように構成されている。参照クロック回路３０のリングオシレータでは、正電源ラインに電圧Ｖｒｆが入力されるように構成されている。
【００２７】
デジタルセンサ２は、圧力を直接デジタル値で計測できるため、高精度である。ただし、デジタル回路（デジタル素子）のいくつかは、温度依存性を有しており、この温度依存性が計測精度を劣化させる。デジタルセンサ２には、温度変化に対する計測精度の劣化を低減するメカニズムが組み込まれている。そのメカニズムについて説明する。
【００２８】
まず、図５を参照してセンサ素子１０の出力について説明する。図５は、センサ素子１０に加わる圧力と出力電圧（第１電圧Ｖ１と第２電圧Ｖ２）の関係を示すグラフである。
センサ素子１０は、基準電圧Ｖｃに対して印加される圧力の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧Ｖ１＝Ｖｃ＋ｄＶｃと第２電圧Ｖ２＝Ｖｃ−ｄＶｃを出力する。
【００２９】
第１電圧Ｖ１は第１遅延回路２２ａの電源電圧として供給され、第２電圧Ｖ２は第２遅延回路２２ｂの電源電圧として供給される。第１／第２遅延回路２２ａ、２２ｂはともに、電源電圧の変化に応じて遅延時間が変化する。図６に、第１、第２遅延回路２２ａ、２２ｂに入力される基準パルス信号Ｐ０と、第１遅延回路２２ａが出力する第１遅延パルス信号Ｐ１、第２遅延回路２２ｂが出力する第２遅延パルス信号Ｐ２のタイムチャートを示す。図６には、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の時間差をパルス幅に有する時間差パルス信号Ｐ３のタイムチャートと、参照クロック信号ＣＬＫ＿ｒｆのタイムチャートも図示してある。
【００３０】
基準パルス信号Ｐ０と第１遅延パルス信号Ｐ１の間の遅延時間ｔｗ１は、第１電圧Ｖ１（＝Ｖｃ＋ｄＶｃ）に依存している。基準パルス信号Ｐ０と第２遅延パルス信号Ｐ２の間の遅延時間ｔｗ２は、第２電圧Ｖ２（＝Ｖｃ−ｄＶｃ）に依存している。そして、時間差パルス信号Ｐ３のパルス幅は、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差、即ち、遅延時間ｔｗ２と遅延時間ｔｗ１の差（ｔｗ２―ｔｗ１）の時間に相当する。
【００３１】
パルス幅（ｔｗ２−ｔｗ１）は、センサ素子１０に印加される圧力に応じて変化する電圧変化分ｄＶｃの関数となる。また、遅延回路は温度の影響を受けるので、パルス幅（ｔｗ２−ｔｗ１）は、電圧変化分ｄＶｃと温度Ｔの関数、即ち、ｔｗ２（ｄＶｃ、Ｔ）−ｔｗ１（ｄＶｃ、Ｔ）と表すことができる。なお、本明細書では、小文字は「ｔ」は時間に関する変数を表し、大文字の「Ｔ」は温度に関する変数を表すものとする。
【００３２】
図１のデジタル出力回路３３は、時間差パルス信号Ｐ３のパルス幅（ｔｗ２ーｔｗ１）の間の参照クロック信号ＣＬＫ＿ｒｆをカウントする。結局、図６のＤｏｕｔが示す範囲のパルス数が、パルス幅（ｔｗ２ーｔｗ１）の間の参照クロック信号ＣＬＫ＿ｒｆのカウント数に相当し、これが、センサ素子１０に印加された圧力の計測結果を表すデジタル値に相当する。参照クロック回路３０も温度によって参照クロック信号の速度（周期）が変化する。今、参照クロック信号ＣＬＫ＿ｒｆの周期を記号ｔｃで表すと、デジタル出力回路３３の出力Ｄｏｕｔは、図７の式で表すことができる。図７の式において、ｔｃ（Ｔ）は、クロック周期ｔｃが温度Ｔに依存することを示している。
【００３３】
温度の影響による計測精度の劣化を抑えるには、図７の式の分子と分母の夫々の温度依存性を抑えればよい。
【００３４】
第１／第２遅延回路２２ａ、２２ｂは、電源電圧に応じた遅延時間を有する遅延パルスを出力する。電源電圧は「基準電圧Ｖｃ±電圧変化分ｄＶｃ」であり、計測対象である圧力の変化に応じて電圧変化分ｄＶｃが変化する。電源電圧変化に対する遅延時間ｔｗの変化、即ち、ｄｔｗ／ｄＶｃがセンサ素子の感度を示す一つの指標となる。その指標の温度依存性を抑制するには、センサ素子への電源電圧の基準値、即ち、基準電圧Ｖｃが、電源電圧の変化に対する第１／第２遅延回路の遅延時間の変化（即ちｄｔｗ／ｄＶ）が温度に依存しない第１ＺＴＣポイントに設定されていればよい。別言すれば、遅延時間ｔｗを電源電圧で微分した値が温度に依存しない第１ＺＴＣポイントに設定されていればよい。なお、ＺＴＣは、Zero Temperature Coefficient の略であり、ゼロ温度係数と称される。ＺＴＣとは、所定の変数において温度に依存しない点を意味する。
【００３５】
図８に、電源電圧に対する遅延時間の電圧微分値（ｔｗ／ｄＶ）のグラフを示す。グラフＧ１１、Ｇ１２、Ｇ１３は、それぞれ、温度Ｔ＝−４０℃、２０℃、１００℃のときのグラフである。なお、図８の縦軸は、対数スケールで描かれている点に留意されたい。３本のグラフが重なった点ＺＴＣ１では、温度が変化しても電圧微分値（ｔｗ／ｄＶ）は変化しない。即ち、３本のグラフが重なった点ＺＴＣ１が、第１ＺＴＣポイントである。この点に対応する電圧Ｖｃを第１、第２遅延回路２２ａ、２２ｂの電源電圧に設定すれば、第１、第２遅延回路２２ａ、２２ｂの出力の差、即ち、パルス幅（ｔｗ２ーｔｗ１）の温度依存性を抑制できる。図９の式が、電圧Ｖｃが第１ＺＴＣポイントであるための条件式となる。
【００３６】
次に、図７の式の分母、即ち、参照クロック信号ＣＬＫ＿ｒｆの周期ｔｃ（Ｔ）について考察する。周期ｔｃ（Ｔ）の温度依存性を低減するには、参照クロック回路３０の電源電圧が、参照クロック回路３０に供給する電源電圧に対する周期ｔｃ（Ｔ）が温度に依存しない第２ＺＴＣポイントに設定されていればよい。図１０に、電源電圧に対する周期ｔｃ（Ｔ）のグラフを示す。グラフＧ２１、Ｇ２２、Ｇ２３は、それぞれ、温度Ｔ＝−４０℃、２０℃、１００℃のときのグラフである。３本のグラフが重なったＺＴＣ２では、温度が変化してもクロック周期ｔｃ（Ｔ）が変化しない。即ち、３本のグラフが重なった点ＺＴＣ２が、第２ＺＴＣポイントである。この点に対応する電圧Ｖｒｆを参照クロック回路３０の電源電圧に設定すれば、参照クロック信号ＣＬＫ＿ｒｆの周期ｔｃ（Ｔ）の温度依存性を抑制できる。図１１の式が、電圧Ｖｒｆが第２ＺＴＣポイントであるための条件式となる。なお、図１０の縦軸も対数スケールで描かれている点に留意されたい。
【００３７】
上記の通り、次の２個の条件を満たすと、デジタルセンサ２の計測精度に対する温度の影響を抑えることができる。（１）センサ素子１０の出力電圧のうちの圧力非依存部分（基準電圧Ｖｃ）が、第１及び第２遅延回路２２ａ、２２ｂの遅延時間ｔｗ１、ｔｗ２を電源電圧で微分した値が温度に依存しない第１ＺＴＣポイントに設定されている。（２）参照クロック回路３０の電源電圧Ｖｒｆが、電源電圧に対するクロック速度（周期ｔｃ）が温度に依存しない第２ＺＴＣポイントに設定されている。なお、第１遅延回路２２ａと第２遅延回路２２ｂは同じ構成、同じ特性を有しているので、第１遅延回路２２ａが上記（１）の条件を満たせば、第２遅延回路２２ｂも上記（１）の条件を満たす。
【００３８】
ここで、電源電圧を調整する回路について補足する。図１の回路図では、共通電源９の電圧ＶＤＤを電圧２Ｖｃあるいは電圧Ｖｒｆに調整するのに一つの可変抵抗を使った回路を示した。安定した調整電圧を供給する回路の一例を図１２に示す。図１２の電圧調整回路４０は、可変抵抗４１、第１固定抵抗４２、第２固定抵抗４３、ボルテージフォロワ４４を備えている。可変抵抗４１と第１固定抵抗４２と第２固定抵抗４３は直列に接続される。その直列接続の高電位側に共通電源９が接続され、低電位側にはグランドが接続される。第１固定抵抗４２と第２固定抵抗４３の中点がボルテージフォロワ４４の一方の入力端に接続される。ボルテージフォロワ４４の他方の入力端は出力端と接続される。可変抵抗４１の抵抗値を調整することで、第１固定抵抗４２と第２固定抵抗４３の中点の電圧を所望の電圧（電圧２Ｖｃ、あるいは、電圧Ｖｒｆ）に調整する。ボルテージフォロワ４４を介することで、電圧調整回路４０の出力端が高インピーダンスとなり、負荷の変動に関わらずに出力電圧が安定する。図１の可変抵抗１５、３２に代えて図１２の電圧調整回路４０を採用することが好ましい。
【００３９】
（第２実施例）次に、第２実施例のデジタルセンサ２ａを説明する。図１３にデジタルセンサ２ａのブロック図を示す。なお、デジタルセンサ２ａは、第１実施例のデジタルセンサ２と同じセンサ素子１０を備えるので、図１３ではセンサ素子１０の図示は省略した。デジタルセンサ２ａは、時間差パルス回路５０の構成が第１実施例のデジタルセンサ２の時間差パルス回路２４と異なる。図１３では、図１と同じ部品には同じ符号を付してある。
【００４０】
第１実施例のデジタルセンサ２では、時間差パルス回路２４は、単純な排他的論理和演算器であった。第１実施例のデジタルセンサ２では、時間差パルス回路２４（排他的論理和演算器）によって、第１／第２遅延パルス信号Ｐ１、Ｐ２の時間差に等しい長さのパルス幅を有する時間差パルス信号Ｐ３を得た。第２実施例のデジタルセンサ２ａでは、時間差パルス回路５０によって、第１／第２遅延パルス信号Ｐ１、Ｐ２の時間差のｋ倍（ｋは１より大きい実数）の長さのパルス幅を有する時間差パルス信号を得る。
【００４１】
時間差パルス回路５０は、第１クロック回路５１、第２クロック回路５２、第１クロックカウント回路５６、時間伸張パルス回路５３を備えている。第１クロック回路５１は、第１クロック信号ＣＬＫ１を出力する。第２クロック回路５２は、第１クロック信号ＣＬＫ１を受け、これを分周して第１クロック信号ＣＬＫ１よりも低速の第２クロック信号ＣＬＫ２を出力する。
【００４２】
第１クロックカウント回路５６は、基準パルス信号Ｐ０を第１遅延回路２２ａで遅延させた第１遅延パルス信号Ｐ１と、基準パルス信号Ｐ０を第２遅延回路２２ｂで遅延させた第２遅延パルス信号Ｐ２の時間差の間に第１クロック信号ＣＬＫ１をカウントする。第１クロックカウント回路５６は、カウントされた第１クロックカウント数を出力する。第１クロックカウント回路５６は、排他的論理和演算器５４と、カウンタ５５を備えている。排他的論理和演算器５４が、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の時間差に相当するパルス幅を有する中間パルス信号Ｐ３を出力する。なお、この中間パルス信号Ｐ３は、第１実施例における時間差パルス信号Ｐ３に相当する。カウンタ５５が、第１クロック信号ＣＬＫ１を受け、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の時間差の間の第１クロック信号ＣＬＫ１をカウントする。今、カウンタ５５が係数した第１クロックカウント数を記号Ｎ１で表す。
【００４３】
時間伸張パルス回路５３には、第１クロックカウント数Ｎ１と、第２クロック信号ＣＬＫ２が入力される。時間伸張パルス回路５３は、第１クロックカウント数Ｎ１と同数のクロック分の第２クロック信号ＣＬＫ２と等しいパルス幅を有する時間差パルス信号Ｐ４を出力する。デジタル出力回路３３は、時間差パルス信号Ｐ４のパルス幅の間に参照クロック信号ＣＬＫ＿ｒｆをカウントし、カウントされた参照クロックカウント数Ｄｏｕｔを出力する。デジタルセンサ２ａの出力Ｄｏｕｔが、センサ素子１０が受けた圧力の大きさを示す。
【００４４】
図１４に、デジタルセンサ２ａにおける各出力パルス信号のタイムチャートを示す。基準パルス信号Ｐ０、第１遅延パルス信号Ｐ１、第２遅延パルス信号Ｐ２は、第１実施例の場合（図６）と同じである。中間パルス信号Ｐ３のパルス幅ｔｗ２１は、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の時間差ｔｗ２−ｔｗ１に相当する。図１４の例では、パルス幅ｔｗ２１の間に、第１クロックカウント回路５６が、第１クロック信号ＣＬＫ１をＮ１＝５クロック分カウントした。時間伸張パルス回路５３は、第１クロックカウント数Ｎ１（＝５クロック）と同数だけ、低速の第２クロック信号ＣＬＫ２をカウントし、カウント数Ｎ１（＝５クロック）分のパルス幅を有する時間差パルス信号Ｐ４を出力する。図１４の例では、第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を四分周しており、周期は４倍、速度は１／４となっている。それゆえ、時間差パルス信号Ｐ４のパルス幅は、中間パルス信号Ｐ３のパルス幅ｔｗ２１（即ち、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の時間差）の４倍（ｔｗ２１×４）となっている。
【００４５】
なお、図１４では、第１クロックＣＬＫ１のタイムチャート上のカウント数Ｎ１と、第２クロックＣＬＫ２のタイムチャート上のカウントＮ１が時間軸上で一部重なっている。これは、紙面の面積の都合で便宜上のものである。本来は、第１クロックＣＬＫ１のＮ１個をカウントした後に第２クロックＣＬＫ２をカウントするので、第２クロックＣＬＫ２のタイムチャート上のカウントＮ１は、第１クロックＣＬＫ１のタイムチャート上のＮ１よりも右側に描かれるべきであることに留意されたい。
【００４６】
伸張された時間差パルス信号Ｐ４のパルス幅は、常に、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の時間差の４倍となる。伸張された時間差パルス信号Ｐ４のパルス幅を、参照クロック信号ＣＬＫ＿ｒｆでカウントする。カウントされた値が、デジタルセンサ２ａの出力Ｄｏｕｔに相当する。
【００４７】
第２実施例のデジタルセンサ２ａでは、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の時間差をｋ倍に伸張し、伸張された時間差を参照クロック信号ＣＬＫ＿ｒｆでカウントする。それゆえ、参照クロック信号ＣＬＫ＿ｒｆの速度を落としても、センサの高い計測精度を維持できる。あるいは、参照クロック信号ＣＬＫ＿ｒｆの速度を高いまま維持すれば、第１／第２遅延パルス信号Ｐ１、Ｐ２の時間差を伸張することによって、計測精度（分解能）をより高めることができる。
【００４８】
（第３実施例）図１５に、第３実施例のデジタルセンサ２ｂのブロック図を示す。第３実施例のデジタルセンサ２ｂも、センサ素子に加えられる圧力に応じたデジタル値を出力することができる。第３実施例のデジタルセンサ２ｂは、第１実施例のデジタルセンサ２（図１）と多くの共通部品を有している。図１５において、第１実施例のデジタルセンサ２の部品と同じ部品には同じ符号を付す。デジタルセンサ２ｂは、センサ素子１０ａ、基準パルス回路２０、参照クロック回路１３０、第１遅延回路２２ａ、第２遅延回路２２ｂ、時間差パルス回路２４、デジタル出力回路３３を備えている。これらの部品のうち、参照クロック回路１３０以外は一つのユニット（センサユニット６０）に集約されている。参照クロック回路１３０は、センサユニット６０とは別体であり、その意味では外部クロック回路と称してもよい。
【００４９】
センサ素子１０ａは、圧力が加えられると、圧力変化に非依存の基準電圧Ｖｃに対して圧力の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧Ｖ１（＝Ｖｃ＋ｄＶｃ）と第２電圧Ｖ２（＝Ｖｃ−ｄＶｃ）を出力する。第１電圧Ｖ１は、第１遅延回路２２ａへ電源電圧として供給され、第２電圧Ｖ２は、第２遅延回路２２ｂへ電源電圧として供給される。第１遅延回路２２ａと第２遅延回路２２ｂには、基準パルス回路２０から基準パルス信号Ｐ０が入力される。なお、基準パルス回路２０は、共通電源９から電圧ＶＤＤの電力の供給を受けて動作する。
【００５０】
第１遅延回路２２ａは、電源電圧（第１電圧Ｖ１）の変化に応じて基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１を出力する。第２遅延回路２２ｂは、電源電圧（第２電圧Ｖ２）の変化に応じて基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ２を出力する。時間差パルス回路２４は、基準パルス信号を第１遅延回路２２ａで遅延させた第１遅延パルス信号Ｐ１と、基準パルス信号を第２遅延回路２２ｂで遅延させた第２遅延パルス信号Ｐ２の時間差に対応したパルス幅を有する時間差パルス信号Ｐ３を出力する。デジタル出力回路３３は、時間差パルス信号Ｐ３のパルス幅の間に、参照クロック回路１３０が出力する参照クロック信号ＣＬＫ＿ｒｆをカウントし、カウントされた参照クロックカウント数を出力する。
【００５１】
センサ素子１０ａの基準電圧Ｖｃは、、第１及び第２遅延回路２２ａ、２２ｂの遅延時間を電源電圧で微分した値が温度に依存しない第１ＺＴＣポイントに設定されている。参照クロック回路１３０は、センサユニット６０から離れた位置に配置することができるので、圧力計測位置の温度に依存しないようにすることができる。従って、参照クロック回路１３０は、出力する参照クロック信号のクロック速度が圧力計測位置の温度に依存しないようにすることができる。その意味で、参照クロック回路１３０の電源電圧は、電源電圧に対するクロック速度が圧力計測位置の温度に依存しない第２ＺＴＣポイントに設定されている、と理解することができる。
【００５２】
第３実施例のデジタルセンサ２ｂも、第１実施例のデジタルセンサ２と同じ作用効果を奏することができる。
【００５３】
実施例で説明した技術に関する留意点を述べる。理想的には、ＺＴＣポイントとは、温度依存性が全くないことが望ましい。しかしながら、現実には、温度依存性が全くないことは稀である。例えば、図８のグラフでは、電源電圧＝Ｖｃにおいて３本のグラフは一致しているがその傾きはわずかに異なっている。図８におけるグラフの傾きが、遅延時間を電源電圧で微分した値を意味している。即ち、遅延時間を電源電圧で微分した値は、電源電圧＝Ｖｃにおいてもわずかに温度に依存する。ただし、電源電圧＝Ｖｃにおいて、遅延時間を電源電圧で微分した値の温度依存性は全電圧域において最小である。本明細書において、「温度に依存しない第１ＺＴＣポイント」とは、温度依存性が最小のポイントを含む概念であることに留意されたい。図９の式において近似を表す等号を用いていることが、時間依存が極めて小さいこと（即ち全電圧域で最小であること）を意味している。第１ＺＴＣポイントと同様に、本明細書における「温度に依存しない第２ＺＴＣポイント」は、温度依存性が最小のポイントを含む概念であることに留意されたい。
【００５４】
基準電圧Ｖｃは第１ＺＴＣポイントに厳密に一致するように設定され、参照クロック回路の電源電圧Ｖｒｆは第２ＺＴＣポイントに厳密に一致するのが好ましい。しかしながら、実用上は、電圧を厳密にＺＴＣポイントに一致させることは難しい。その場合、基準電圧Ｖｃが第１ＺＴＣから一方にずれたら、参照クロック回路の電源電圧Ｖｒｆも、同じ方向にずらすとよい。そうすることで、ＺＴＣポイントからのずれを第１／第２遅延回路２２ａ、２２ｂと参照クロック回路３０で相殺することができ、温度変化に対する計測精度の劣化を抑えることができる。
【００５５】
実施例のデジタルセンサは、圧力を計測するセンサであった。センサ素子は、圧力以外の物理量に対して出力電圧（第１電圧Ｖ１と第２電圧Ｖ２）が変化するものであってもよい。例えば、センサ素子１０の抵抗１１−１４として、サーミスタを用いれば、温度を計測するデジタルセンサを実現することができる。
【００５６】
第１実施例のセンサ素子１０は、フルブリッジ回路の４個の抵抗素子１１、１２、１３、１４が、無負荷のときに同じ抵抗値を示すので、入力電圧は、基準電圧Ｖｃの２倍となるように調整される。正側出力端子Ａ３（負側出力端子Ａ４）の電圧は、入力電圧と、抵抗１１及び抵抗１２（抵抗１４及び抵抗１３）の抵抗比で定まる。センサ素子１０への入力電圧は、第１ＺＴＣポイントに設定された基準電圧Ｖｃと、フルブリッジ回路の抵抗１１（抵抗１４）及び抵抗１２（抵抗１３）の抵抗比に応じて定められる。
【００５７】
実施例のデジタルセンサのセンサ素子は、４個の抵抗を使ったフルブリッジ回路を使って第１電圧（Ｖｃ＋ｄＶｃ）と第２電圧（Ｖｃ−ｄＶｃ）を出力する構成を実現している。センサ素子は、基準電圧Ｖｃに対して計測対象の物理量の変化に応じて変化する電圧変化分ｄＶｃを伴う第１電圧Ｖｃ＋ｄＶｃと第２電圧Ｖｃ−ｄＶｃを出力する回路であれば、必ずしもフルブリッジ回路でなくてもよい。
【００５８】
第２実施例において、第２クロック回路５２は第１クロック信号ＣＬＫ１を４分周した。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１よりも低速であればよく、必ずしも第１クロック信号ＣＬＫ１を分周したクロックでなくともよい。
【００５９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６０】
２、２ａ、２ｂ：デジタルセンサ
９：共通電源
１０、１０ａ：センサ素子
１１−１４：抵抗素子
１５：可変抵抗
１８、１９：ボルテージフォロワ
２０：基準パルス回路
２２ａ：第１遅延回路
２２ｂ：第２遅延回路
２４：時間差パルス回路
３０、１３０：参照クロック回路
３２：可変抵抗
３３：デジタル出力回路
４０：電圧調整回路
４１：可変抵抗
４２：第１固定抵抗
４３：第２固定抵抗
４４：ボルテージフォロワ
５０：時間差パルス回路
５１：第１クロック回路
５２：第２クロック回路
５３：時間伸張パルス回路
５４：排他的論理和演算器
５５：カウンタ
５６：第１クロックカウント回路
６０：センサユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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