(57)【要約】【課題】負荷短絡時の飽和電流と通常動作時のオン抵抗の間に存在するトレードオフの関係を改善する技術を提供する。【解決手段】ドリフト領域１４は、下側ドリフト領域１４ａと、下側ドリフト領域１４ａとボディ領域１６の間に配置されており、下側ドリフト領域１４ａよりも不純物濃度が薄い上側ドリフト領域１４ｂと、を有している。上側ドリフト領域１４ｂは、トレンチゲート部３０よりも浅い位置に配置されており、トレンチゲート部３０の側面３０Ｓに対向している。【選択図】図１
2019186535.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面から裏面に向けて伸びているトレンチゲート部と、を備えており、
前記半導体層は、
第１導電型の第１半導体領域と、
前記第１半導体領域の上方に設けられており、前記トレンチゲート部の前記側面に対向している第２導電型の第２半導体領域と、
前記第２半導体領域の上方に設けられているとともに前記第２半導体領域によって前記第１半導体領域から隔てられており、前記トレンチゲート部の前記側面に対向している第１導電型の第３半導体領域と、を有しており、
前記第１半導体領域は、
下側半導体領域と、
前記下側半導体領域と前記第２半導体領域の間に配置されており、前記下側半導体領域よりも不純物濃度が薄い上側半導体領域と、を有しており、
前記上側半導体領域は、前記トレンチゲート部よりも浅い位置に配置されており、前記トレンチゲート部の前記側面に対向している、半導体装置。
【請求項２】
前記第１半導体領域はさらに、
前記トレンチゲート部の側面と前記上側半導体領域の間に配置されており、前記上側半導体領域よりも不純物濃度が濃い側面領域、を有する請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、例えばインバータ等の電力変換装置に用いられており、モータ等の負荷への電力供給を制御するために用いられる。特許文献１で説明されるように、様々な原因で負荷が短絡することがある。この場合、半導体装置は、高電圧及び高電流のストレスに曝される。このような負荷短絡耐時の高電圧及び高電流のストレスは、半導体装置の熱破壊の原因となる虞がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開番号ＷＯ２０１６／０６７３７４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、負荷短絡時の飽和電流を低下させて負荷短絡耐量を向上させる技術が必要とされている。例えば、チャネル抵抗を大きくすれば、負荷短絡時の飽和電流を低下させることができる。しかしながら、チャネル抵抗の増大は、通常動作時のオン抵抗を増大させてしまう。このように、負荷短絡時の飽和電流と通常動作時のオン抵抗はトレードオフの関係になることが知られている。このようなトレードオフの関係を改善する技術が必要とされている。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置の一実施形態は、半導体層と、前記半導体層の表面から裏面に向けて伸びているトレンチゲート部と、を備えることができる。前記半導体層は、第１導電型の第１半導体領域と、前記第１半導体領域の上方に設けられており、前記トレンチゲート部の前記側面に対向している第２導電型の第２半導体領域と、前記第２半導体領域の上方に設けられているとともに前記第２半導体領域によって前記第１半導体領域から隔てられており、前記トレンチゲート部の前記側面に対向している第１導電型の第３半導体領域と、を有することができる。前記第１半導体領域は、下側半導体領域と、前記下側半導体領域と前記第２半導体領域の間に配置されており、前記下側半導体領域よりも不純物濃度が薄い上側半導体領域と、を有することができる。前記上側半導体領域は、前記トレンチゲート部よりも浅い位置に配置されており、前記トレンチゲート部の前記側面に対向している。この実施形態の半導体装置では、前記下側半導体領域と前記第２半導体領域の間に前記上側半導体領域が設けられていることにより、通常動作時のオン抵抗の増大を抑えながら負荷短絡時の飽和電流を低下させることができる。
【０００６】
上記実施形態の半導体装置では、前記第１半導体領域がさらに、前記トレンチゲート部の側面と前記上側半導体領域の間に配置されており、前記上側半導体領域よりも不純物濃度が濃い側面領域、を有していてもよい。このような側面領域が設けられていると、通常動作時のオン抵抗の増大がさらに抑えられる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置のハーフセルに対応した要部断面図を模式的に示す。
【図２】半導体装置の通常動作時のドレイン電圧とドレイン電流の関係を示す。
【図３】半導体装置の負荷短絡時のドレイン電圧とドレイン電流の関係を示す。
【図４】変形例の半導体装置のハーフセルに対応した要部断面図を模式的に示す。
【発明を実施するための形態】
【０００８】
図１に、半導体装置１のハーフセルに対応した要部断面図を示す。図１に示されるように、半導体装置１は、ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置であり、半導体層１０、半導体層１０の裏面を被覆するドレイン電極２２、半導体層１０の表面を被覆するソース電極２４、及び、半導体層１０の表層部に設けられているトレンチゲート部３０を備えている。半導体層１０は、ｎ型のドレイン領域１２、ｎ型のドリフト領域１４、ｐ型のボディ領域１６及びｎ型のソース領域１８を備えている。半導体層１０の材料は、特に限定されるものではなく、例えばシリコンである。この例に代えて、半導体層１０の材料は、炭化珪素又は窒化物半導体であってもよい。ここで、ドリフト領域１４が本願明細書で開示する第１半導体領域の一例であり、ボディ領域１６が本願明細書で開示する第２半導体領域の一例であり、ソース領域１８が本願明細書で開示する第３半導体領域の一例である。
【０００９】
ドレイン領域１２は、半導体層１０の裏層部に設けられており、ｎ型不純物を高濃度に含んでいる。ドレイン領域１２は、半導体層１０の裏面に露出しており、ドレイン電極２２にオーミック接触している。
【００１０】
ドリフト領域１４は、ドレイン領域１２の表面上に設けられており、ドレイン領域１２とボディ領域１６の間に配置されており、ドレイン領域１２とボディ領域１６の双方に接している。ドリフト領域１４は、下側ドリフト領域１４ａと上側ドリフト領域１４ｂを有している。下側ドリフト領域１４ａは、上側ドリフト領域１４ｂよりもドレイン領域１２側に配置されており、ドレイン領域１２と上側ドリフト領域１４ｂの間に配置されており、ドレイン領域１２と上側ドリフト領域１４ｂの双方に接している。上側ドリフト領域１４ｂは、下側ドリフト領域１４ａよりもボディ領域１６側に配置されており、下側ドリフト領域１４ａとボディ領域１６の間に配置されており、下側ドリフト領域１４ａとボディ領域１６の双方に接している。上側ドリフト領域１４ｂは、トレンチゲート部３０の側面３０Ｓに対向している。より詳細には、上側ドリフト領域１４ｂは、トレンチゲート部３０の側面３０Ｓに接するように設けられている。上側ドリフト領域１４ｂの不純物濃度は、下側ドリフト領域１４ａの不純物濃度よりも薄い。ここで、下側ドリフト領域１４ａが本願明細書で開示する下側半導体領域の一例であり、上側ドリフト領域１４ｂが本願明細書で開示する上側半導体領域の一例である。
【００１１】
ボディ領域１６は、ドリフト領域１４の表面上に設けられており、ドリフト領域１４とソース領域１８の間に配置されており、ドリフト領域１４とソース領域１８の双方に接しており、半導体層１０の表層部に設けられている。ボディ領域１６は、半導体層１０の表面に露出しており、ソース電極２４にオーミック接触している。ボディ領域１６は、トレンチゲート部３０の側面３０Ｓに対向している。より詳細には、ボディ領域１６は、トレンチゲート部３０の側面３０Ｓに接するように設けられている。
【００１２】
ソース領域１８は、ボディ領域１６の表面上に設けられており、半導体層１０の表層部に設けられており、ボディ領域１６によってドリフト領域１４から隔てられているとともにトレンチゲート部３０の側面３０Ｓに対向している。より詳細には、ソース領域１８は、トレンチゲート部３０の側面３０Ｓに接するように設けられている。ソース領域１８は、半導体層１０の表面に露出しており、ソース電極２４にオーミック接触している。
【００１３】
トレンチゲート部３０は、半導体層１０の表面から裏面に向けて伸びており、ゲート電極３２及びゲート絶縁膜３４を有している。ゲート電極３２は、その側面及び底面がゲート絶縁膜３４で被覆されている。
【００１４】
ここで、ボディ領域１６の深さＤ１（半導体層１０の表面からボディ領域１６の下面までの距離）は、１μｍである。トレンチゲート部３０のドリフト領域１４内への突出深さＤ２（ドリフト領域１４とボディ領域１６の接合面からトレンチゲート部３０の底面までの距離）は、０．７μｍである。上側ドリフト領域１４ｂの厚みＤ３（ドリフト領域１４とボディ領域１６の接合面から上側ドリフト領域１４ｂの下面までの距離）は、０．５μｍである。トレンチゲート部３０の下側ドリフト領域１４ａ内への突出深さＤ４（下側ドリフト領域１４ａと上側ドリフト領域１４ｂの接合面からトレンチゲート部３０の底面までの距離）は、０．２μｍである。また、下側ドリフト領域１４ａの不純物濃度は２×１０16ｃｍ-3であり、上側ドリフト領域１４ｂの不純物濃度は１×１０15ｃｍ-3であり、ボディ領域１６の不純物濃度は５×１０17ｃｍ-3である。なお、これらの物性値は一例であり、適宜に調整可能である。
【００１５】
次に、半導体装置１の通常動作時の挙動を説明する。ソース電極２４よりも高い電圧がドレイン電極２２に印加され、ゲート電極３２に閾値電圧よりも高い電圧が印加されると、半導体装置１はオンとなる。このとき、トレンチゲート部３０の側面３０Ｓに隣接するボディ領域１６内にチャネル（反転層）が形成され、トレンチゲート部３０の側面３０Ｓに隣接する上側ドリフト領域１４ｂ内に蓄積層が形成される。ソース領域１８から注入された電子は、ボディ領域１６内に形成されたチャネル（反転層）及び上側ドリフト領域１４ｂ内に形成された蓄積層を介して下側ドリフト領域１４ａに移動し、半導体装置１がオンする。上側ドリフト領域１４ｂが、トレンチゲート部３０の側面３０Ｓに対向する位置に配置されているので（換言すると、トレンチゲート部３０よりも浅い位置に配置されているので）、半導体装置１がオンするときは、上側ドリフト領域１４ｂ内に蓄積層が形成される。このため、半導体装置１では、不純物濃度が薄い上側ドリフト領域１４ｂが設けられているものの、オン抵抗の増大が抑えられている。ゲート電極３２に印加される電圧が閾値電圧を下回ると、ボディ領域１６内のチャネルが消失し、半導体装置１がオフとなる。
【００１６】
次に、半導体装置１の負荷短絡時の挙動を説明する。負荷が短絡すると、ドレイン電極２２とソース電極２４の間に電源電圧に相当する高い電圧（例えば１００Ｖ）が印加される。このとき、不純物濃度が薄い上側ドリフト領域１４ｂが設けられているので、上側ドリフト領域１４ｂとボディ領域１６のｐｎ接合から伸びる空乏層は、極めて短時間で、上側ドリフト領域１４ｂを超えてトレンチゲート部３０の底面を覆うように伸展することができる。このように、負荷短絡時には、この空乏層の伸展によってＪＦＥＴ効果が生じ、半導体装置１のチャネル抵抗が増大する。これにより、半導体装置１では、負荷短絡時の飽和電流が低下する。
【００１７】
上記したように、通常動作時においては、不純物濃度が薄い上側ドリフト領域１４ｂがトレンチゲート部３０よりも浅く設けられているので、オン抵抗の増大が抑えられている。一方、負荷短絡時においては、不純物濃度が薄い上側ドリフト領域１４ｂが設けられているので、ＪＦＥＴ効果によって飽和電流が低下する。このように、半導体装置１では、下側ドリフト領域１４ａとボディ領域１６の間に上側ドリフト領域１４ｂが設けられていることにより、通常動作時のオン抵抗の増大を抑えながら負荷短絡時の飽和電流を低下させることができる。
【００１８】
図２に、本実施形態である半導体装置１と比較例の通常動作時の特性をシミュレーションした結果を示す。ゲート電圧は２０Ｖである。なお、比較例は、上側ドリフト領域１４ｂが設けられていない例（本実施形態の上側ドリフト領域１４ｂに対応する領域が下側ドリフト領域１４ａと同一濃度となっている例）である。図２に示されるように、半導体装置１の通常動作時の特性については、比較例と相違がないことが確認された。即ち、不純物濃度が薄い上側ドリフト領域１４ｂが設けられていても、オン抵抗の増大が抑えられていることが分かる。
【００１９】
図３に、本実施形態である半導体装置１と比較例の負荷短絡時の特性をシミュレーションした結果を示す。ゲート電圧は２０Ｖである。なお、比較例の構造については、図２と同様である。図３に示されるように、比較例の短絡電流が約８０ｋＡ／ｃｍ2であるのに対し、半導体装置１の短絡電流は約２０ｋＡ／ｃｍ2にまで抑えられていることが確認された。このように、半導体装置１では、通常動作時のオン抵抗の増大を抑えながら負荷短絡時の飽和電流を低下させ得ることが確認された。
【００２０】
このように、半導体装置１では、下側ドリフト領域１４ａとボディ領域１６の間に上側ドリフト領域１４ｂが設けられていることにより、通常動作時のオン抵抗の増大を抑えながら負荷短絡時の飽和電流を低下させることができる。また、半導体装置１では、半導体層１０の面方向において、トレンチゲート部３０と上側ドリフト領域１４ｂの位置関係に高度な精度が要求されない。このため、半導体装置１は、製造が容易という特徴を有している。
【００２１】
図４に、変形例の半導体装置２のハーフセルに対応した要部断面図を示す。半導体装置２は、ドリフト領域１４が側面領域１４ｃを有していることを特徴とする。側面領域１４ｃは、トレンチゲート部３０の側面３０Ｓと上側ドリフト領域１４ｂの間に配置されており、トレンチゲート部３０の側面３０Ｓと上側ドリフト領域１４ｂの双方に接している。側面領域１４ｃの不純物濃度は、上側ドリフト領域１４ｂの不純物濃度よりも濃い。さらに、側面領域１４ｃの不純物濃度は、下側ドリフト領域１４ａの不純物濃度よりも薄い。側面領域１４ｃの不純物濃度は、１×１０16ｃｍ-3である。なお、これは一例であり、側面領域１４ｃの不純物濃度は適宜に調整可能である。側面領域１４ｃは、半導体装置２がオンしたときに、トレンチゲート部３０の側面３０Ｓに隣接する位置に形成される蓄積層の範囲を含むような幅（トレンチゲート部３０の側面３０Ｓに直交する方向の幅）を有している。側面領域１４ｃの幅は、５０〜２００ｎｍである。なお、これは一例であり、側面領域１４ｃの幅は適宜に調整可能である。
【００２２】
半導体装置２では、トレンチゲート部３０の側面３０Ｓに接するように側面領域１４ｃが設けられている。この側面領域１４ｃは、不純物濃度が上側ドリフト領域１４ｂよりも濃い。これにより、半導体装置２がオンしたときに、蓄積層の電気抵抗を低下させることができる。半導体装置２では、通常動作時のオン抵抗の増大がさらに抑えられる。
【００２３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。上記実施形態では、ＭＯＳＦＥＴを例示したが、特許請求の範囲に記載の技術は、トレンチゲート部を備える他の種類の半導体装置、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用可能である。また、上記実施形態では、ｎチャネル型の半導体装置を説明したが、特許請求の範囲に記載の技術は、ｐチャネル型の半導体装置にも適用可能である。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２４】
１：半導体装置
１０：半導体層
１２：ドレイン領域
１４：ドリフト領域
１４ａ：下側ドリフト領域
１４ｂ：上側ドリフト領域
１６：ボディ領域
１８：ソース領域
２２：ドレイン電極
２４：ソース電極
３０：トレンチゲート部
【図１】
2019186535.tif 000003
【図２】
2019186535.tif 000004
【図３】
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【図４】
2019186535.tif 000006