(57)【要約】【課題】ＩＧＢＴのオン電圧の低減および耐圧性能の維持を図りつつ、スイッチング損失を低減させる。【解決手段】半導体装置は、第１導電型の半導体基板１の上面側に形成されたゲートトレンチ２およびダミーゲートトレンチ２ｄと、ゲートトレンチ２に埋め込まれたゲート電極３と、ダミーゲートトレンチ２ｄに埋め込まれたダミーゲート電極３ｄと、半導体基板１の上面側の表層部に形成された第２導電型のチャネル層５と、チャネル層５の下に形成された第１導電型のキャリア蓄積層８と、半導体基板１の下面側に形成された第２導電型のコレクタ層１０とを備える。ゲート電極３の底部の深さをＤ１、ダミーゲート電極３ｄの底部の深さをＤ２、キャリア蓄積層８の底部の深さをＤ３、チャネル層５とキャリア蓄積層８との接合部の深さをＤ４とすると、Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２の関係が成り立つ。【選択図】図１
2019186318.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上面側に形成されたゲートトレンチと、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲート電極と前記半導体基板との間に介在するゲート絶縁膜と、
前記半導体基板の上面側の表層部に形成された第２導電型のチャネル層と、
前記チャネル層の表層部に形成され、前記チャネル層よりも不純物のピーク濃度の高い第２導電型のコンタクト層と、
前記ゲートトレンチに隣接するように前記チャネル層の表層部に形成された第１導電型のエミッタ層と、
前記チャネル層の下に形成された第１導電型のキャリア蓄積層と、
前記半導体基板の下面側に形成された第２導電型のコレクタ層と、
前記半導体基板の上面側において、隣り合う前記ゲートトレンチの間に形成されたダミーゲートトレンチと、
前記ダミーゲートトレンチに埋め込まれたダミーゲート電極と、
前記ダミーゲート電極と前記半導体基板との間に介在するダミーゲート絶縁膜と、
を備え、
前記ゲート電極の底部の深さをＤ１、前記ダミーゲート電極の底部の深さをＤ２、前記キャリア蓄積層の底部の深さをＤ３、前記チャネル層と前記キャリア蓄積層との接合部の深さをＤ４とすると、
Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２
の関係が成り立つ、
半導体装置。
【請求項２】
前記ゲート電極を挟んで隣り合う前記ダミーゲート電極の間隔は１５μｍ以下である
請求項１に記載の半導体装置。
【請求項３】
前記ダミーゲート電極は、前記コンタクト層と電気的に接続されている
請求項１または請求項２に記載の半導体装置。
【請求項４】
請求項１から請求項３のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板の上面側に形成されたゲートトレンチと、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲート電極と前記半導体基板との間に介在するゲート絶縁膜と、
前記半導体基板の上面側の表層部に形成された第２導電型のチャネル層と、
前記チャネル層の表層部に形成され、前記チャネル層よりも不純物のピーク濃度の高い第２導電型のコンタクト層と、
前記ゲートトレンチに隣接するように前記チャネル層の表層部に形成された第１導電型のエミッタ層と、
前記チャネル層の下に形成された第１導電型のキャリア蓄積層と、
前記半導体基板の下面側に形成された第２導電型のコレクタ層と、
を備え、
一部のゲートトレンチは、他のゲートトレンチよりも浅く形成されており、
浅いゲートトレンチ内の前記ゲート電極の底部の深さをＤ１、深いゲートトレンチ内の前記ゲート電極の底部の深さをＤ２、前記キャリア蓄積層の底部の深さをＤ３、前記チャネル層と前記キャリア蓄積層との接合部の深さをＤ４とすると、
Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２
の関係が成り立つ、
半導体装置。
【請求項６】
前記浅いゲートトレンチを挟んで隣り合う前記深いゲートトレンチ内の前記ゲート電極の間隔は１５μｍ以下である
請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極は、前記コンタクト層と電気的に接続されている
請求項５または請求項６に記載の半導体装置。
【請求項８】
請求項５から請求項７のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタを備える半導体装置に関するものである。
【背景技術】
【０００２】
トレンチゲート型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、オン電圧を低減する目的で、Ｎ型のキャリア蓄積層（ＣＳ（Carrier Stored）層）が適用された構造が知られている（例えば下記の特許文献１〜３）。
【０００３】
キャリア蓄積層を有するＩＧＢＴでは、オン状態のときにキャリア蓄積層がコレクタ側から注入されるホールのバリアとなり、半導体基板のコレクタ側でのホールの蓄積が促進される。また、ゲート電極に正電圧を印加した際には、ゲート電極のトレンチとキャリア蓄積層との界面に電子が蓄積され、電子の注入を強化する効果も得られる。その結果、半導体基板内のキャリア濃度が増加するため、オン電圧が低減される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００２−５８１６０号
【特許文献２】特開２０１７−１４３１９５号公報
【特許文献３】特開２００８−２１９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレンチゲート側のＩＧＢＴには、ゲート電極とコレクタ電極との間に寄生容量（「ゲート−コレクタ容量」、「ミラー容量」などと呼ばれる）が存在する。キャリア蓄積層を有する構造において、ゲート酸化膜とキャリア蓄積層との接触面積が大きくなるほど、ゲート−コレクタ容量は大きくなる。ゲート−コレクタ容量が大きくなると、ＩＧＢＴのターンオフおよびターンオンの速度が遅くなり、スイッチング損失が増加する。また、ゲート電圧が、ゲート−コレクタ容量を介してコレクタ−エミッタ間電圧の変動の影響を受け、ゲート電圧が発振する。ゲート電圧の発振は、デバイスの破壊や誤動作を招く恐れがある。
【０００６】
ゲート−コレクタ容量を低減する方法としては、ゲート電極のトレンチを浅くして、ゲート酸化膜とキャリア蓄積層との接触面積が小さくなり、ゲート−コレクタ容量が減少する。しかし、トレンチ内のゲート電極の深さがキャリア蓄積層の深さよりも小さくなると、隣り合うトレンチのフィールドプレート効果が弱くなり、キャリア蓄積層で電界の集中が生じ、耐圧性能が劇的に低下する。
【０００７】
よって、キャリア蓄積層を有するトレンチゲート側のＩＧＢＴでは、ゲート−コレクタ容量の低減と、オン電圧の低減および耐圧性能の維持との両立が難しい。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、オン電圧の低減および耐圧性能の維持を図りつつ、スイッチング損失を低減させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の局面に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上面側に形成されたゲートトレンチと、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲート電極と前記半導体基板との間に介在するゲート絶縁膜と、前記半導体基板の上面側の表層部に形成された第２導電型のチャネル層と、前記チャネル層の表層部に形成され、前記チャネル層よりも不純物のピーク濃度の高い第２導電型のコンタクト層と、前記ゲートトレンチに隣接するように前記チャネル層の表層部に形成された第１導電型のエミッタ層と、前記チャネル層の下に形成された第１導電型のキャリア蓄積層と、前記半導体基板の下面側に形成された第２導電型のコレクタ層と、前記半導体基板の上面側において、隣り合う前記ゲートトレンチの間に形成されたダミーゲートトレンチと、前記ダミーゲートトレンチに埋め込まれたダミーゲート電極と、前記ダミーゲート電極と前記半導体基板との間に介在するダミーゲート絶縁膜と、を備え、前記ゲート電極の底部の深さをＤ１、前記ダミーゲート電極の底部の深さをＤ２、前記キャリア蓄積層の底部の深さをＤ３、前記チャネル層と前記キャリア蓄積層との接合部の深さをＤ４とすると、Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２の関係が成り立つ。
【００１０】
本発明の第２の局面に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上面側に形成されたゲートトレンチと、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲート電極と前記半導体基板との間に介在するゲート絶縁膜と、前記半導体基板の上面側の表層部に形成された第２導電型のチャネル層と、前記チャネル層の表層部に形成され、前記チャネル層よりも不純物のピーク濃度の高い第２導電型のコンタクト層と、前記ゲートトレンチに隣接するように前記チャネル層の表層部に形成された第１導電型のエミッタ層と、前記チャネル層の下に形成された第１導電型のキャリア蓄積層と、前記半導体基板の下面側に形成された第２導電型のコレクタ層と、を備え、一部のゲートトレンチは、他のゲートトレンチよりも浅く形成されており、浅いゲートトレンチ内の前記ゲート電極の底部の深さをＤ１、深いゲートトレンチ内の前記ゲート電極の底部の深さをＤ２、前記キャリア蓄積層の底部の深さをＤ３、前記チャネル層と前記キャリア蓄積層との接合部の深さをＤ４とすると、Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２の関係が成り立つ。
【発明の効果】
【００１１】
本発明によれば、キャリア蓄積層によるオン電圧の低減効果、および、ダミーゲート電極のフィールドプレート効果による耐圧性能を維持しつつ、スイッチング損失を低減させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体装置の構造を示す図である。
【図２】従来型ＩＧＢＴの例を示す図である。
【図３】従来型ＩＧＢＴの例を示す図である。
【図４】従来型ＩＧＢＴの例を示す図である。
【図５】ＩＧＢＴのスイッチング等価回路を示す図である。
【図６】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴのスイッチング特性を示すグラフである。
【図７】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴのスイッチング特性を示すグラフである。
【図８】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴのスイッチング特性を示すグラフである。
【図９】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴのスイッチング特性を示すグラフである。
【図１０】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴのコレクタ−エミッタ間飽和電圧とターンオフ損失とのトレードオフ特性を示すグラフである。
【図１１】実施の形態１に係るＩＧＢＴと従来型ＩＧＢＴのキャリア蓄積層のドーズ量に対するターンオン損失の依存性を示すグラフである。
【図１２】実施の形態１に係るＩＧＢＴのゲート電極の深さに対するターンオフ損失およびターンオン損失の依存性を示すグラフである。
【図１３】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴを発振条件に設定したときのターンオフ波形を示すグラフである。
【図１４】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴの出力特性を示すグラフである。
【図１５】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴの出力特性を示すグラフである。
【図１６】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴの耐圧特性を示すグラフである。
【図１７】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴの主要部の構成の例を示す図である。
【図１８】実施の形態１に係るＩＧＢＴおよび従来型ＩＧＢＴの電界分布を示すグラフである。
【図１９】実施の形態１に係るＩＧＢＴの耐圧の、ゲート電極３を挟んで隣り合うダミーゲート電極の間隔に対する依存性を示すグラフである。
【図２０】キャリア蓄積層の不純物のドーズ量とＩＧＢＴ１００の耐圧との関係を示すグラフである。
【図２１】エッチングマスクの開口幅と形成されるトレンチの深さとの関係を示すグラフである。
【図２２】実施の形態１に係るＩＧＢＴの製造方法を示す工程図である。
【図２３】実施の形態１に係るＩＧＢＴの製造方法を示す工程図である。
【図２４】実施の形態１に係るＩＧＢＴの製造方法を示す工程図である。
【図２５】実施の形態１に係るＩＧＢＴの製造方法を示す工程図である。
【図２６】実施の形態１に係るＩＧＢＴの製造方法を示す工程図である。
【図２７】実施の形態１に係るＩＧＢＴの製造方法を示す工程図である。
【図２８】実施の形態１に係るＩＧＢＴの製造方法を示す工程図である。
【図２９】実施の形態１に係るＩＧＢＴ１００の第１の変形例を示す図である。
【図３０】実施の形態１に係るＩＧＢＴ１００の第２の変形例を示す図である。
【図３１】実施の形態２に係る半導体装置の構造を示す図である。
【図３２】実施の形態２に係るＩＧＢＴ１００の変形例を示す図である。
【図３３】実施の形態３に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置であるトレンチゲート型のＩＧＢＴ１００の構造を示す図である。以下の説明では、第１導電型をＮ型、第２導電型をＰ型として説明する。また、ここで例示するＩＧＢＴ１００は、３３００Ｖの高耐圧クラスのものであるが、耐圧クラスはこれに限定されない。
【００１４】
ＩＧＢＴ１００は、Ｎ−型のシリコンからなる半導体基板１を用いて形成されている。ここで、図１における半導体基板１の上側（エミッタ側）の面を「上面」、下側（コレクタ側）の面を「下面」と定義する。
【００１５】
半導体基板１の上面側には、ゲートトレンチ２が形成されている。図１にはゲートトレンチ２が１つのみ示されているが、半導体基板１には、複数のゲートトレンチ２が周期的に形成されている。
【００１６】
ゲートトレンチ２には、例えばポリシリコンからなるゲート電極３が埋め込まれている。ゲート電極３と半導体基板１との間には、例えば酸化シリコンからなるゲート絶縁膜４が介在する。すなわち、ゲート絶縁膜４は、ゲートトレンチ２の側壁と底に形成されている。
【００１７】
半導体基板１の上面側の表層部には、Ｐ型のチャネル層５が形成されている。また、チャネル層５の表層部には、チャネル層５よりも不純物のピーク濃度の高いＰ＋型のコンタクト層６と、半導体基板１よりも不純物のピーク濃度の高いＮ＋型のエミッタ層７とが形成されている。エミッタ層７は、ゲートトレンチ２に隣接するように配設されている。また、チャネル層５の下には、Ｎ型のキャリア蓄積層８が形成されている。
【００１８】
下の表に、半導体基板１、チャネル層５およびキャリア蓄積層８における不純物のピーク濃度の許容範囲を示す。
【００１９】
【表１】
2019186318.tif 000003
【００２０】
半導体基板１の下面側の表層部には、Ｐ型のコレクタ層１０が形成されている。また、コレクタ層１０の上側、すなわち、半導体基板１のＮ−型の領域とコレクタ層１０との間には、半導体基板１よりも不純物のピーク濃度の高いＮ型のバッファ領域９が形成されている。
【００２１】
さらに、半導体基板１の上面側には、隣り合うゲートトレンチ２の間にダミーゲートトレンチ２ｄが形成されている。ダミーゲートトレンチ２ｄは、１つ以上形成されている。
【００２２】
ダミーゲートトレンチ２ｄには、ダミーゲート電極３ｄが埋め込まれている。ダミーゲート電極３ｄと半導体基板１との間には、ダミーゲート絶縁膜４ｄが介在する。すなわち、ダミーゲート絶縁膜４ｄは、ダミーゲートトレンチ２ｄの側壁と底に形成されている。
【００２３】
ダミーゲートトレンチ２ｄの両脇には、エミッタ層７は形成されない。
【００２４】
本実施の形態では、ダミーゲート電極３ｄは、不図示の領域でエミッタ電極１２に接続させている。よって、ダミーゲート電極３ｄは、エミッタ電極１２を通して、エミッタ層７と電気的に接続されている。そのため、ダミーゲート電極３ｄは、ＩＧＢＴ１００のゲート電極としては機能しない。
【００２５】
半導体基板１の上面上には、ゲート電極３およびダミーゲート電極３ｄを覆うように層間絶縁膜１１が形成されている。また、層間絶縁膜１１の上にエミッタ電極１２が形成されている。層間絶縁膜１１には、コンタクト層６に達するコンタクトホールが形成されており、エミッタ電極１２はコンタクトホールを通してコンタクト層６に接続する。また、半導体基板１の下面上には、コレクタ電極１３が形成されている。図１のように、エミッタ電極１２およびコレクタ電極１３は、例えばバリアメタルなどを含む複数の金属膜からなる積層構造でもよい。
【００２６】
図１に示すように、ゲート電極３の底部の深さ（半導体基板１の上面からの距離）をＤ１、ダミーゲート電極３ｄの底部の深さをＤ２、キャリア蓄積層８の底部（キャリア蓄積層８と半導体基板１のＮ−型領域との接合部）の深さをＤ３、チャネル層５の底部（チャネル層５とキャリア蓄積層８との接合部）の深さをＤ４とすると、Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２の関係が成り立つ。
【００２７】
また、ゲート電極３を挟んで隣り合うダミーゲート電極３ｄの間隔は１５μｍ以下が好ましい。すなわち、ゲート電極３を挟んで隣り合うダミーゲート電極３ｄの間隔をＰ１とすると、Ｐ１≦１５μｍの関係が成り立つことが好ましい。
【００２８】
実施の形態１に係るＩＧＢＴ１００により得られる効果について説明する。以下では、ＩＧＢＴ１００により得られる効果を、図２〜図４に示す従来型ＩＧＢＴの場合と比較して説明する。
【００２９】
図２に示す従来型ＩＧＢＴ９０１は、ゲート電極３の底部の深さＤ１と、ダミーゲート電極３ｄの底部の深さＤ２とが等しいものである。すなわち、従来型ＩＧＢＴ９０１ではＤ１＝Ｄ２の関係が成り立つ。
【００３０】
図３に示す従来型ＩＧＢＴ９０１は、ゲート電極３の底部の深さＤ１が、ダミーゲート電極３ｄの底部の深さＤ２よりも小さく、キャリア蓄積層８の底部の深さＤ３よりも大きいものである。すなわち、従来型ＩＧＢＴ９０１では、Ｄ４＜Ｄ３＜Ｄ１＜Ｄ２の関係が成り立つ。
【００３１】
図４に示す従来型ＩＧＢＴ９０３は、ダミーゲート電極３ｄを有しないものである。従来型ＩＧＢＴ９０３では、複数のゲート電極３の底部の深さは全て等しい。
【００３２】
図５は、は、ＩＧＢＴのスイッチング等価回路である。図５において、Ｌｍは負荷インダクタンス、Ｒｇはゲート抵抗、Ｌｓは回路寄生インダクタンス、Ｃｇｅはゲート−エミッタ間寄生容量、Ｃｃｅはエミッタ−コレクタ間寄生容量、Ｃｇｃはゲート−コレクタ間寄生容量である。この回路は、ＩＧＢＴの温度が低くなり、電源電圧Ｖｃｃが大きくなり、回路寄生インダクタンスＬｓが大きくなると、発振しやすい状態となる。
【００３３】
図６〜図９は、実施の形態１に係るＩＧＢＴ１００、従来型ＩＧＢＴ９０１および従来型ＩＧＢＴ９０１のスイッチング特性を示すグラフである。図６〜図９において、各ＩＧＢＴのセルピッチは一定である（以下の各グラフにおいても、特に言及しない限り、各ＩＧＢＴのセルピッチは一定である）。
【００３４】
図６は、ターンオフ時のゲート−エミッタ間電圧Ｖｇｅおよびターンオフ損失Ｐｏｆｆの波形を示している。図７は、同じくターンオフ時のコレクタ電流Ｉｃおよびコレクタ−エミッタ間電圧Ｖｃｅの波形を示している。
【００３５】
ゲートトレンチ２の深さが浅くなると、ゲート−コレクタ間寄生容量Ｃｇｃが低減するため、図６のように、ＩＧＢＴ１００のターンオフ時のミラー領域は、従来型ＩＧＢＴ９０１および従来型ＩＧＢＴ９０１に比べて短くなる。それにより、図７のように、ＩＧＢＴ１００のターンオフ時のスイッチング速度は、従来型ＩＧＢＴ９０１および従来型ＩＧＢＴ９０１に比べて速くなる。一方、従来型ＩＧＢＴ９０１と従来型ＩＧＢＴ９０１とでは、キャリア蓄積層８とゲートトレンチ２との接触面積が同じであるため、図６および図７に示す各波形に差は見られない。
【００３６】
図８は、ターンオン時のゲート−エミッタ間電圧Ｖｇｅおよびターンオン損失Ｐｏｎの波形を示している。図９は、同じくターンオン時のコレクタ電流Ｉｃおよびコレクタ−エミッタ間電圧Ｖｃｅの波形を示している。
【００３７】
ＩＧＢＴ１００ではゲート−コレクタ間寄生容量Ｃｇｃが低減するため、図８のように、ＩＧＢＴ１００のターンオン時のミラー領域も、従来型ＩＧＢＴ９０１および従来型ＩＧＢＴ９０１に比べて短くなる。それにより、図９のように、ＩＧＢＴ１００のターンオン時のスイッチング速度も、従来型ＩＧＢＴ９０１および従来型ＩＧＢＴ９０１に比べて速くなる。一方、従来型ＩＧＢＴ９０１と従来型ＩＧＢＴ９０１とでは、キャリア蓄積層８とゲートトレンチ２との接触面積が同じであるため、図８および図９に示す各波形に差は見られない。
【００３８】
図１０は、実施の形態１に係るＩＧＢＴ１００および従来型ＩＧＢＴ９０１のコレクタ−エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）とターンオフ損失Ｅｏｆｆとのトレードオフ特性を示すグラフである。実施の形態１に係るＩＧＢＴ１００では、従来型ＩＧＢＴ９０１と比較して、コレクタ−エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が５％低くなり、ターンオフ損失Ｅｏｆｆを約１２．５％低減できることが分かる。
【００３９】
図１１は、実施の形態１に係るＩＧＢＴ１００および従来型ＩＧＢＴ９０１における、キャリア蓄積層８の不純物のドーズ量に対するターンオン損失Ｅｏｎの依存性を示すグラフである。ＩＧＢＴ１００では、従来型ＩＧＢＴ９０１と比較してターンオン損失Ｅｏｎを５０％低減できることが分かる。
【００４０】
図１２は、実施の形態１に係るＩＧＢＴ１００のゲート電極３の深さに対するターンオフ損失Ｅｏｆｆおよびターンオン損失Ｅｏｎの依存性を示すグラフである。ゲート電極３の底部が浅くなると、ターンオフ損失Ｅｏｆｆおよびターンオン損失Ｅｏｎが減少することが分かる。
【００４１】
図１３は、実施の形態１に係るＩＧＢＴ１００および従来型ＩＧＢＴ９０１を発振しやすい条件（発振条件）に設定してターンオフさせたときの、コレクタ−エミッタ間電圧Ｖｃｅおよびゲート−エミッタ間電圧Ｖｇｅの波形を示すグラフである。コレクタ−エミッタ間電圧Ｖｃｅは、ＩＧＢＴ１００および従来型ＩＧＢＴ９０１の両方で発振が見られた。しかし、ゲート−エミッタ間電圧Ｖｇｅは、従来型ＩＧＢＴ９０１で発振が見られたが、ＩＧＢＴ１００では発振が見られなかった。これは、ＩＧＢＴ１００では、ゲートトレンチ２の深さが浅く、ゲート−コレクタ間寄生容量Ｃｇｃが小さいので、ゲート−エミッタ間電圧Ｖｇｅがコレクタ−エミッタ間電圧Ｖｃｅの発振の影響を受けにくいためと考えられる。
【００４２】
図１０、図１１および図１３から分かるＩＧＢＴ１００、従来型ＩＧＢＴ９０１および従来型ＩＧＢＴ９０２のスイッチング特性を下の表にまとめる。この表におけるターンオフ損失Ｅｏｆｆおよびターンオン損失Ｅｏｎの値は、従来型ＩＧＢＴ９０１のターンオフ損失およびターンオン損失で規格化した値である。
【００４３】
【表２】
2019186318.tif 000004
【００４４】
次に、実施の形態１に係るＩＧＢＴ１００のスイッチング特性以外の特性について説明する。
【００４５】
図１４および図１５は、実施の形態１に係るＩＧＢＴ１００および従来型ＩＧＢＴ９０１の出力特性を示すグラフである。図１４は、コレクタ電流Ｉｃとコレクタ−エミッタ間電圧Ｖｃｅとの関係（温度１５０℃）を示し、図１５は、コレクタ電流Ｉｃとゲート−エミッタ間電圧Ｖｇｅとの関係（温度２０℃）を示している。ＩＧＢＴ１００は、従来型ＩＧＢＴ９０１とほぼ同等の出力特性を有していることが分かる。
【００４６】
図１６は、実施の形態１に係るＩＧＢＴ１００と従来型ＩＧＢＴ９０１の耐圧特性を示すグラフであり、耐圧（ＢＶ）のゲート電極３の底部の深さＤ１に対する依存性を示している。従来型ＩＧＢＴ９０１の構造（Ｄ１＝Ｄ２の構造）では、ゲート電極３の底部の深さＤ１を浅くすると耐圧が下がり、特にキャリア蓄積層８の底部の深さＤ３よりも浅くすると耐圧が劇的に低下することが分かる。一方、ＩＧＢＴ１００の構造（Ｄ１＜Ｄ２の構造）場合、ゲート電極３の底部の深さＤ１を浅くしても耐圧の低下は見られない。むしろ、ゲート電極３の底部の深さＤ１が浅くなると、ゲート電極３と隣り合うダミーゲート電極３ｄによるフィールドプレート効果がより顕著になるため、耐圧は若干向上する。
【００４７】
図１７は、実施の形態１に係るＩＧＢＴ１００および従来型ＩＧＢＴ９０１の主要部の構成の例を示す図である。ここでは、従来型ＩＧＢＴ９０１におけるゲート電極３の底部の深さＤ１およびダミーゲート電極３ｄの底部の深さＤ２は、キャリア蓄積層８の底部の深さＤ３よりも浅く設定されている。図１７には、実施の形態１に係るＩＧＢＴ１００の２つの構成例が示されているが、左側のＩＧＢＴ１００は、ゲート電極３の底部の深さＤ１が従来型ＩＧＢＴ９０１のＤ１と同じ大きさに設定したものであり、右側のＩＧＢＴ１００は、ゲート電極３の底部の深さＤ１を従来型ＩＧＢＴ９０１のＤ１よりも小さく設定したものである。
【００４８】
図１８は、図１７に示したＩＧＢＴ１００および従来型ＩＧＢＴ９０１に同じ電圧を印加したときの、Ａ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に沿った位置の電界分布を示している。従来型ＩＧＢＴ９０１の場合、キャリア蓄積層８の底部の深さＤ３で電界集中が生じ（Ａ１−Ａ２線の電界分布）、それにより耐圧が制限される。一方、実施の形態１に係るＩＧＢＴ１００の場合、ゲート電極３と隣り合うダミーゲート電極３ｄのフィールドプレート効果により、キャリア蓄積層８の底部の深さＤ３での電界ピークが抑えられ（Ｂ１−Ｂ２線およびＣ１−Ｃ２線の電界分布）、耐圧が向上することが分かる。
【００４９】
ゲート電極３の底部の深さＤ１をさらに浅くすると、チャネル層５の底部の深さＤ４での電界集中が現れる（Ｃ１−Ｃ２線の電界分布）。しかし、チャネル層５の底部の深さＤ４での電界ピークは、ダミーゲート電極３ｄの底部の深さＤ２での電界よりも低いため、耐圧を律速しない。むしろ、そのピークの存在により、耐圧と等しい電圧が印加されたときの、電界分布のグラフの積分面積が大きくなるため、耐圧が若干大きくなる。
【００５０】
先に述べたように、実施の形態１のＩＧＢＴ１００では、ゲート電極３の底部の深さＤ１、ダミーゲート電極３ｄの底部の深さＤ２、キャリア蓄積層８の底部の深さＤ３およびチャネル層５の底部の深さＤ４が、Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２の関係を満たす必要がある。ここでは、この関係について詳細に説明する。
【００５１】
まず、ＩＧＢＴ１００内のＭＯＳＦＥＴ構造を成立させるため、ゲート電極３の底部の深さＤ１は、チャネル層５の底部の深さＤ４より深くなければならない。つまり、Ｄ４＜Ｄ１の関係を満たす必要がある。
【００５２】
また、本実施の形態では、ゲート電極３がゲート絶縁膜４を介してキャリア蓄積層８との重なる面積を少なくすることで、ゲート−コレクタ間寄生容量Ｃｇｃを低減させる。そのため、ゲート電極３の底部の深さＤ１を、キャリア蓄積層８の底部の深さＤ３より小さくする必要がある。つまり、Ｄ１＜Ｄ３の関係を満たす必要がある。
【００５３】
さらに、ゲート電極３の底部の深さＤ１がキャリア蓄積層８の底部の深さＤ３より浅くなっても耐圧の低下を抑制するために、キャリア蓄積層８でダミーゲート電極３ｄによるによるフィールプレート効果を得る必要がある。従って、ダミーゲート電極３ｄの底部の深さＤ２は、キャリア蓄積層８の底部の深さＤ３より深くする必要がある。つまり、Ｄ３＜Ｄ２の関係を満たす必要がある。
【００５４】
以上の３点から、実施の形態１のＩＧＢＴ１００では、Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２の関係を満たす必要がある。
【００５５】
次に、実施の形態１に係るＩＧＢＴ１００における、ゲート電極３を挟んで隣り合うダミーゲート電極３ｄと間隔（図１のＰ１）について説明する。図１９は、ＩＧＢＴ１００の耐圧の間隔Ｐ１に対する依存性を示すグラフである。間隔Ｐ１が大きくなると耐圧が低下することが分かる。間隔Ｐ１を１５μｍとしたとき、耐圧が目標耐圧（５０００Ｖ）の約９０％となった。これは、間隔Ｐ１が大き過ぎると、ゲート電極３と隣り合うダミーゲート電極３ｄによるフィールドプレート効果が弱くなり、ゲートトレンチ２の底付近に電界集中が生じるためである。なお、図１９は、キャリア蓄積層８を設けない場合（キャリア蓄積層８の不純物のドーズ量が０）の数値である。
【００５６】
図２０に、キャリア蓄積層８の不純物のドーズ量と、ＩＧＢＴ１００の耐圧との関係を示す。図２０のグラフは、図１９と同様に、ＩＧＢＴ１００の耐圧の間隔Ｐ１に対する依存性を示している。キャリア蓄積層８の不純物のドーズ量が大きくなると、耐圧が間隔Ｐ１に大きく依存するようになることが分かる。図１９および図２０のグラフから、ＩＧＢＴ１００にキャリア蓄積層８を設けてオン電圧の低減を図る場合、目標耐圧の９０％以上を保持するためには、間隔Ｐ１を１５μｍ以下にする必要があると言える。
【００５７】
以上のように、実施の形態１に係るＩＧＢＴ１００によれば、キャリア蓄積層８によるオン電圧の低減効果、および、ダミーゲート電極３ｄのフィールドプレート効果による耐圧性能を維持しつつ、スイッチング損失を低減させることができる。
【００５８】
図２１は、エッチングによるトレンチ形成工程における、エッチングマスクの開口幅と形成されるトレンチの深さとの関係を示すグラフである。図２１に示すように、トレンチの深さとエッチングマスクの開口幅とには相関があり、エッチングマスクの開口幅が小さいほど形成されるトレンチの深さは浅くなる。また、プラズマドライエッチングの条件を調整すると、エッチングマスクの開口幅とトレンチ深さの相関（図２１のグラフ）の勾配や絶対値を調整できる。
【００５９】
ＩＧＢＴ１００を製造するためには、半導体基板１に、互いに深さの異なるゲートトレンチ２とダミーゲートトレンチ２ｄとを形成する必要があるが、エッチングマスクの開口幅とトレンチ深さの相関を利用すれば、ゲートトレンチ２とダミーゲートトレンチ２ｄとを同時に形成できる。以下、図２２〜図２８の構成図を参照しつつ、実施の形態１に係るＩＧＢＴ１００の製造方法を説明する。
【００６０】
まず、半導体基板１に不純物をイオン注入することで、半導体基板１に、チャネル層５、コンタクト層６、エミッタ層７、キャリア蓄積層８、バッファ領域９およびコレクタ層１０を形成する。その後、半導体基板１の上面上に、エッチングマスクの材料としての酸化シリコン膜２１を形成する（図２２）。
【００６１】
次に、フォトリソグラフィ技術を用いて、酸化シリコン膜２１上に、ゲートトレンチ２およびダミーゲートトレンチ２ｄの形成領域に開口を有するフォトレジスト２２を形成する（図２３）。このとき、ゲートトレンチ２の形成領域に対応する開口の幅Ｗｇを、ダミーゲートトレンチ２ｄの形成領域に対応する開口の幅Ｗｄよりも小さくする。
【００６２】
そして、フォトレジスト２２をマスクとして用いるエッチングにより、フォトレジスト２２のパターンを酸化シリコン膜２１に転写する。その結果、酸化シリコン膜２１は、ゲートトレンチ２およびダミーゲートトレンチ２ｄの形成領域に開口を有するエッチングマスク２１ａに加工される（図２４）。
【００６３】
その後、エッチングマスク２１ａをマスクにして半導体基板１をエッチングすることにより、半導体基板１にゲートトレンチ２およびダミーゲートトレンチ２ｄを同時に形成する（図２５）。このとき、ゲートトレンチ２の形成領域に対応する開口の幅Ｗｇは、ダミーゲートトレンチ２ｄの形成領域に対応する開口の幅Ｗｄよりも小さいため、ゲートトレンチ２はダミーゲートトレンチ２ｄよりも浅く形成される。
【００６４】
続いて、ゲートトレンチ２およびダミーゲートトレンチ２ｄの内部を含む半導体基板１の上面に、例えば酸化シリコン膜を形成することで、ゲートトレンチ２の側壁および底にゲート絶縁膜４を形成すると共に、ダミーゲートトレンチ２ｄの側壁および底にダミーゲート絶縁膜４ｄを形成する（図２６）。さらに、ゲートトレンチ２およびダミーゲートトレンチ２ｄの内部を含む半導体基板１の上面に、例えばドープドポリシリコン膜を形成することで、ゲートトレンチ２内にゲート電極３を形成すると共に、ダミーゲートトレンチ２ｄ内にダミーゲート電極３ｄを形成する（図２７）。
【００６５】
その後、ドープドポリシリコン膜のパターニングにより、ゲート電極３とダミーゲート電極３ｄとを分離する。そして、半導体基板１上に例えば酸化シリコン膜を形成することで、層間絶縁膜１１を形成する。続いて、層間絶縁膜１１を選択的にエッチングすることで、層間絶縁膜１１に、コンタクト層６に達するコンタクトホールを形成する（図２８）。
【００６６】
そして、半導体基板１の上面側にエミッタ電極１２を形成し、半導体基板１の下面側にコレクタ電極１３を形成する。その結果、図１に示したＩＧＢＴ１００の構成が得られる。
【００６７】
［第１の変形例］
図２９は、実施の形態１に係るＩＧＢＴ１００の第１の変形例を示す図である。図２９のＩＧＢＴ１００では、隣り合うダミーゲート電極３ｄの間に複数（ここでは２つ）のゲート電極３が配設されている。ゲート電極３の底部の深さＤ１、ダミーゲート電極３ｄの底部の深さＤ２、キャリア蓄積層８の底部の深さＤ３、チャネル層５の底部の深さＤ４の関係、ならびに、ゲート電極３を挟んで隣り合うダミーゲート電極３ｄの間隔Ｐ１の条件は、隣り合うダミーゲート電極３ｄの間に１つのゲート電極３を配設した場合と同じでよい。隣り合うダミーゲート電極３ｄの間に複数のゲート電極３を配設しても、実施の形態１とほぼ同等の効果が得られる。
【００６８】
［第２の変形例］
図３０は、実施の形態１に係るＩＧＢＴ１００の第２の変形例を示す図である。図３０のＩＧＢＴ１００では、ゲート電極３の周囲の領域、すなわち、隣り合うダミーゲート電極３ｄの間にゲート電極３が存在する領域にのみ、チャネル層５およびキャリア蓄積層８が形成されている。言い換えれば、ダミーゲート電極３ｄ同士が隣り合う領域、すなわち、隣り合うダミーゲート電極３ｄの間にゲート電極３が存在しない領域には、チャネル層５およびキャリア蓄積層８が形成されてない。この場合も、実施の形態１に係るＩＧＢＴ１００とほぼ同等の効果が得られる。
【００６９】
＜実施の形態２＞
図３１は、実施の形態２に係る半導体装置であるトレンチゲート型のＩＧＢＴ１１０の構造を示す図である。図３１において、図１に示したものと同様の機能を有する要素には、それと同一符号を付してある。
【００７０】
実施の形態２に係るＩＧＢＴ１１０は、Ｎ−型のシリコンからなる半導体基板１を用いて形成されている。半導体基板１の上面側には、ゲートトレンチ２が形成されている。ゲートトレンチ２には、例えばポリシリコンからなるゲート電極３が埋め込まれている。ゲート電極３と半導体基板１との間には、例えば酸化シリコンからなるゲート絶縁膜４が介在する。
【００７１】
半導体基板１の上面側の表層部には、Ｐ型のチャネル層５が形成されている。また、チャネル層５の表層部には、チャネル層５よりも不純物のピーク濃度の高いＰ＋型のコンタクト層６と、半導体基板１よりも不純物のピーク濃度の高いＮ＋型のエミッタ層７とが形成されている。エミッタ層７は、ゲートトレンチ２に隣接するように配設されている。また、チャネル層５の下には、Ｎ型のキャリア蓄積層８が形成されている。
【００７２】
半導体基板１の下面側の表層部には、Ｐ型のコレクタ層１０が形成されている。また、コレクタ層１０の上側、すなわち、半導体基板１のＮ−型の領域とコレクタ層１０との間には、半導体基板１よりも不純物のピーク濃度の高いＮ型のバッファ領域９が形成されている。
【００７３】
半導体基板１の上面上には、ゲート電極３を覆うように層間絶縁膜１１が形成されている。また、層間絶縁膜１１の上にエミッタ電極１２が形成されている。層間絶縁膜１１には、コンタクト層６に達するコンタクトホールが形成されており、エミッタ電極１２はコンタクトホールを通してコンタクト層６に接続する。また、半導体基板１の下面上には、コレクタ電極１３が形成されている。
【００７４】
図３１に示すように、実施の形態２のＩＧＢＴ１１０では、ゲートトレンチ２の深さは一定ではなく、一部のゲートトレンチ２は、他のゲートトレンチ２よりも浅く形成されている。つまり、半導体基板１には、浅く形成されたゲートトレンチ２と、深く形成されたゲートトレンチ２とが存在する。
【００７５】
以下、浅く形成されたゲートトレンチ２およびそれに埋め込まれたゲート電極３を、それぞれ「浅いゲートトレンチ２」および「浅いゲート電極３」と称す。また、深く形成されたゲートトレンチ２およびそれに埋め込まれたゲート電極３を、それぞれ「深いゲートトレンチ２」および「深いゲート電極３」と称す。
【００７６】
図３１のように、浅いゲートトレンチ２に埋め込まれた浅いゲート電極３の底部の深さをＤ１、深いゲートトレンチ２に埋め込まれた深いゲート電極３の底部の深さをＤ２、キャリア蓄積層８の底部の深さをＤ３、チャネル層５の底部の深さをＤ４とすると、Ｄ４＜Ｄ１＜Ｄ３＜Ｄ２の関係が成り立つ。
【００７７】
また、浅いゲート電極３を挟んで隣り合う深いゲート電極３の間隔は１５μｍ以下が好ましい。すなわち、浅いゲート電極３を挟んで隣り合う深いゲート電極３の間隔をＰ１とすると、Ｐ１≦１５μｍの関係が成り立つことが好ましい。
【００７８】
実施の形態２に係るＩＧＢＴ１１０は、実施の形態１に係るＩＧＢＴ１００よりも単位面積あたりのゲート電極３の数が多いため、単位面積あたりの電流を大きくでき、大電流が必要なアプリケーションに適用可能である。
【００７９】
また、実施の形態２に係るＩＧＢＴ１１０は、浅いゲート電極３を有しているため、図４に示した従来型ＩＧＢＴ９０３よりもゲート−コレクタ間寄生容量Ｃｇｃを小さくできるため、実施の形態１と同様の効果が得られる。ただし、実施の形態１に係るＩＧＢＴ１００に比べると、ゲート電極３が多い分、ゲート−コレクタ間寄生容量Ｃｇｃが大きくなるため、実施の形態１と比較すると効果は低減する。
【００８０】
［変形例］
図３２は、実施の形態２に係るＩＧＢＴ１１０の変形例を示す図である。図３２のＩＧＢＴ１１０では、隣り合う深いゲート電極３の間に複数（ここでは２つ）の浅いゲート電極３が配設されている。浅いゲート電極３の底部の深さＤ１、深いゲート電極３の底部の深さＤ２、キャリア蓄積層８の底部の深さＤ３、チャネル層５の底部の深さＤ４の関係、ならびに、浅いゲート電極３を挟んで隣り合う深いゲート電極３の間隔Ｐ１の条件は、隣り合う深いゲート電極３の間に１つの浅いゲート電極３を配設した場合と同じでよい。隣り合う深いゲート電極３の間に複数のゲート電極３を配設しても、実施の形態１とほぼ同等の効果が得られる。
【００８１】
＜実施の形態３＞
本実施の形態は、上述した実施の形態１または２に係る半導体装置を電力変換装置に適用したものである。実施の形態３は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに実施の形態１または２に係る半導体装置を適用した場合について説明する。
【００８２】
図３３は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００８３】
図３３に示す電力変換システムは、電源２００、電力変換装置２１０、負荷２２０から構成される。電源２００は、直流電源であり、電力変換装置２１０に直流電力を供給する。電源２００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源２００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００８４】
電力変換装置２１０は、電源２００と負荷２２０の間に接続された三相のインバータであり、電源２００から供給された直流電力を交流電力に変換し、負荷２２０に交流電力を供給する。電力変換装置２１０は、図３３に示すように、直流電力を交流電力に変換して出力する主変換回路２１１と、主変換回路２１１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２１２と、駆動回路２１２を制御する制御信号を駆動回路２１２に出力する制御回路２１３とを備えている。
【００８５】
負荷２２０は、電力変換装置２１０から供給された交流電力によって駆動される三相の電動機である。なお、負荷２２０は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００８６】
以下、電力変換装置２１０の詳細を説明する。主変換回路２１１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源２００から供給される直流電力を交流電力に変換し、負荷２２０に供給する。主変換回路２１１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２１１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２１１の各スイッチング素子には、上述した実施の形態１，２のいずれかに係る半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２１１の３つの出力端子は、負荷２２０に接続される。
【００８７】
駆動回路２１２は、主変換回路２１１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２１１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２１３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００８８】
制御回路２１３は、負荷２２０に所望の電力が供給されるよう主変換回路２１１のスイッチング素子を制御する。具体的には、負荷２２０に供給すべき電力に基づいて主変換回路２１１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２１１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２１２に制御指令（制御信号）を出力する。駆動回路２１２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００８９】
本実施の形態に係る電力変換装置では、主変換回路２１１のスイッチング素子として実施の形態１または２に係る半導体装置を適用するため、変換効率向上を実現することができる。
【００９０】
本実施の形態では、２レベルの三相インバータに実施の形態１または２に係る半導体装置を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１または２に係る半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに実施の形態１または２に係る半導体装置を適用することも可能である。
【００９１】
また、本実施の形態に係る電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００９２】
なお、実施の形態１，２では、半導体基板１をシリコンとしたが、例えば、炭化珪素（ＳｉＣ）や、窒化ガリウム系材料、ダイヤモンド等のワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体を適用することで、ＩＧＢＴの高耐電圧、低損失および高耐熱を実現することができる。
【００９３】
また、実施の形態１，２では、第１導電型をＮ型、第２導電型をＰ型としたが、第１導電型をＰ型、第２導電型をＮ型としてもよい。
【００９４】
また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００９５】
１  半導体基板、２  ゲートトレンチ、３  ゲート電極、４  ゲート絶縁膜、５  チャネル層、６  コンタクト層、７  エミッタ層、８  キャリア蓄積層、９  バッファ領域、１０  コレクタ層、１１  層間絶縁膜、１２  エミッタ電極、１３  コレクタ電極、２ｄ  ダミーゲートトレンチ、３ｄ  ダミーゲート電極、４ｄ  ダミーゲート絶縁膜、１００，１１０  ＩＧＢＴ、９０１，９０１，９０３  従来型ＩＧＢＴ、２００  電源、２１０  電力変換装置、２１１  主変換回路、２１２  駆動回路、２１３  制御回路、２２０  負荷、２１  酸化シリコン膜、２１ａ  エッチングマスク、２２  フォトレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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