(57)【要約】【課題】電子装置において、生成可能な識別子の数を増大させる。【解決手段】電子装置を、複数の接合部１と、複数の接合部のそれぞれに接続され、複数の接合部のそれぞれの抵抗値及び容量値を計測する計測回路２と、計測回路によって計測された複数の抵抗値及び複数の容量値に基づいて識別子を生成する識別子生成回路３とを備えるものとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の接合部と、
前記複数の接合部のそれぞれに接続され、前記複数の接合部のそれぞれの抵抗値及び容量値を計測する計測回路と、
前記計測回路によって計測された複数の抵抗値及び複数の容量値に基づいて識別子を生成する識別子生成回路とを備えることを特徴とする電子装置。
【請求項２】
前記識別子生成回路は、前記計測回路によって計測された複数の抵抗値のそれぞれに基づいて生成された第１コードと、前記計測回路によって計測された複数の容量値のそれぞれに基づいて生成された第２コードとを用いて、前記識別子を生成することを特徴とする、請求項１に記載の電子装置。
【請求項３】
前記複数の接合部を介して接合された半導体チップ及び基板を備え、
前記半導体チップ又は前記基板は、前記計測回路及び前記識別子生成回路を備えることを特徴とする、請求項１又は２に記載の電子装置。
【請求項４】
前記複数の接合部を介して接合された第１半導体チップ及び基板と、
前記第１半導体チップに接続された第２半導体チップとを備え、
前記第２半導体チップは、前記計測回路及び前記識別子生成回路を備えることを特徴とする、請求項１又は２に記載の電子装置。
【請求項５】
前記複数の接合部を介して接合された少なくとも２つの半導体チップを備え、
前記少なくとも２つの半導体チップのいずれかの半導体チップが、前記計測回路及び前記識別子生成回路を備えることを特徴とする、請求項１又は２に記載の電子装置。
【請求項６】
前記接合部は、バンプであることを特徴とする、請求項１〜５のいずれか１項に記載の電子装置。
【請求項７】
前記接合部は、貫通ビアを含み、
前記貫通ビアを含む前記複数の接合部を介して接合された少なくとも２つの半導体チップを備え、
前記少なくとも２つの半導体チップのいずれかの半導体チップが、前記計測回路及び前記識別子生成回路を備えることを特徴とする、請求項１又は２に記載の電子装置。
【請求項８】
前記計測回路は、前記複数の接合部のそれぞれの抵抗値を計測する抵抗値計測回路、及び、前記複数の接合部のそれぞれの容量値を計測する容量値計測回路を備えることを特徴とする、請求項１〜７のいずれか１項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関する。
【背景技術】
【０００２】
従来、個々の半導体集積回路装置の識別を行なうために、同一の形態からなる複数の識別要素を形成し、複数の識別要素のプロセスバラツキに対応した相互の物理量の大小関係を、その装置に固有の識別情報として利用する技術がある。
この技術では、例えば、同じ抵抗値になるような抵抗素子を形成し、これらの抵抗素子のプロセスバラツキに対応した相互の電流又は電圧の大小関係を、その装置に固有の識別情報として利用する。また、同じ容量値となるようなキャパシタを形成し、これらのプロセスバラツキに対応した相互の電流又は電圧の大小関係を、その装置に固有の識別情報として利用する。
【０００３】
また、半導体装置の応用機器の不正使用に対する技術的障壁を高めるために、多結晶体を有する半導体素子、抵抗素子、容量素子などにおける多結晶体の結晶構造のばらつきに由来する電気的特性のばらつきから識別符号を生成する技術もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００２−０５０９１０号
【特許文献２】特開２００２−０７３４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の技術における抵抗素子やキャパシタのプロセスバラツキ、あるいは、多結晶体の結晶構造のばらつきはそれほど大きくないため、十分な数の識別子を生成するのは難しい。
本発明は、生成可能な識別子の数を増大させることを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、電子装置は、複数の接合部と、複数の接合部のそれぞれに接続され、複数の接合部のそれぞれの抵抗値及び容量値を計測する計測回路と、計測回路によって計測された複数の抵抗値及び複数の容量値に基づいて識別子を生成する識別子生成回路とを備える。
【発明の効果】
【０００７】
１つの側面として、生成可能な識別子の数を増大させることができるという効果を有する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態にかかる電子装置の構成を示す図である。
【図２】本実施形態にかかる電子装置の構成を示す図である。
【図３】本実施形態にかかる電子装置の構成を示す図である。
【図４】本実施形態にかかる電子装置の構成例を示す図である。
【図５】本実施形態にかかる電子装置の他の構成例を示す図である。
【図６】（Ａ）〜（Ｃ）は、本実施形態にかかる電子装置の他の構成例を示す図である。
【図７】本実施形態にかかる電子装置の他の構成例を示す図である。
【図８】本実施形態にかかる電子装置の他の構成例を示す図である。
【図９】本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図である。
【図１０】（Ａ）、（Ｂ）は、本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図である。
【図１１】（Ａ）、（Ｂ）は、本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図である。
【図１２】本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図である。
【図１３】（Ａ）、（Ｂ）は、本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図である。
【図１４】（Ａ）、（Ｂ）は、本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図である。
【図１５】本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図である。
【図１６】（Ａ）は、本実施形態にかかる電子装置における計測回路及び識別子生成回路による識別子の生成方法の具体例を説明するための図であり、（Ｂ）は、比較例としてＲＣ定数を用いた識別子の生成方法を説明するための図である。
【図１７】本実施形態にかかる電子装置の課題を説明するための図である。
【図１８】本実施形態にかかる電子装置の課題を説明するための図である。
【図１９】本実施形態にかかる電子装置の課題を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、図面により、本発明の実施の形態にかかる電子装置について、図１〜図１９を参照しながら説明する。
本実施形態にかかる電子装置は、図１に示すように、複数の接合部１と、複数の接合部１のそれぞれに接続され、複数の接合部１のそれぞれの抵抗値及び容量値を計測する計測回路２と、計測回路２によって計測された複数の抵抗値及び複数の容量値に基づいて識別子を生成する識別子生成回路３とを備える。
【００１０】
ここで、接合部１は、例えばＣ４バンプやマイクロバンプなどのはんだバンプ、例えばＣｕピラーなどのピラーバンプ、貫通ビアなどを含むものとして構成される。
なお、はんだバンプ及びピラーバンプをまとめてバンプともいう。また、ピラーバンプを含む場合もはんだを用いることがあり、この場合は、はんだを含むバンプとなる。このため、はんだバンプ及びはんだを用いたピラーバンプをまとめてはんだを含むバンプともいう。また、バンプを接続バンプともいう。
【００１１】
計測回路２は、例えば、接合部１を含むモニタ回路の抵抗値及び容量値を計測するものとして構成すれば良い。なお、計測回路２を読取回路又は測定回路ともいう。
本実施形態では、計測回路２は、図２に示すように、複数の接合部１のそれぞれの抵抗値及び容量値の両方を計測するように構成されている。なお、図２中、符号１Ａは抵抗値のモニタ回路（抵抗モニタ）を示しており、符号１Ｂは容量値のモニタ回路（容量モニタ）を示している。これにより、複数の接合部１のそれぞれの抵抗値のばらつき及び容量値のばらつきの両方が計測されることになる。
【００１２】
なお、計測回路２は、図３に示すように、複数の接合部１のそれぞれの抵抗値を計測する抵抗値計測回路２Ａ、及び、複数の接合部１のそれぞれの容量値を計測する容量値計測回路２Ｂを備えるものとして構成しても良い。なお、図３中、符号１Ａは抵抗値のモニタ回路（抵抗モニタ）を示しており、符号１Ｂは容量値のモニタ回路（容量モニタ）を示している。
【００１３】
また、本実施形態では、識別子生成回路３は、計測回路２によって計測された複数の抵抗値のそれぞれに基づいて生成された第１コードと、計測回路２によって計測された複数の容量値のそれぞれに基づいて生成された第２コードとを用いて、識別子を生成する。なお、識別子生成回路３を識別子抽出回路ともいう。
ここでは、識別子生成回路３は、計測回路２によって計測された複数の抵抗値のそれぞれに基づいて第１コードを生成する第１コード生成回路と、計測回路によって計測された複数の容量値のそれぞれに基づいて第２コードを生成する第２コード生成回路とを備える。なお、第１コード生成回路を第１コード抽出回路ともいう。また、第２コード生成回路を第２コード抽出回路ともいう。
【００１４】
ここで、識別子は、例えば物理認証のために用いられる物理認証コードである。このため、識別子生成回路３を物理認証コード生成回路又は認証コード生成回路ともいう。
この識別子は、複数の接合部１のランダムな製造ばらつきに起因する物理的なばらつき（ここでは抵抗値のばらつき及び容量値のばらつき）を利用して生成され、同じばらつきを再現することはほぼ不可能であるため、例えばセキュリティへの応用、特に、ＰＵＦ（Physical Unclonable Function）技術への適用が可能である。これにより、ＰＵＦ機能を搭載した電子装置を実現することが可能となる。
【００１５】
また、複数の接合部１の製造ばらつきは、例えば抵抗素子やキャパシタのプロセスバラツキ、あるいは、多結晶体の結晶構造のばらつきと比較して大きいため、生成可能な識別子（ここでは物理認証コード）の数を増大させることができる。
また、この識別子（ここでは物理認証コード）は、複数の接合部１のそれぞれの抵抗値のばらつきに基づいて生成された第１コードと、複数の接合部１のそれぞれの容量値のばらつきに基づいて生成された第２コードとを用いて、即ち、第１コードと第２コードとを組み合わせて生成される（例えば図１２、図１５、図１６（Ａ）参照）。
【００１６】
このため、生成可能な識別子（ここでは物理認証コード）の数を増大させることができる。
例えば、複数の接合部１のそれぞれの抵抗値のばらつきに基づいて識別子を生成する場合、複数の接合部１のそれぞれの容量値のばらつきに基づいて識別子を生成する場合、あるいは、複数の接合部１のそれぞれのＲＣ定数のばらつきに基づいて識別子を生成する場合と比較して、約２倍の数の識別子を生成することが可能となる。
【００１７】
なお、ここでは、計測回路２と識別子生成回路３を別々に設けているが、これに限られるものではなく、識別子生成回路３が計測回路２を含むものとして構成することもできる。
ところで、本実施形態では、電子装置は、図４に示すように、複数の接合部１を介して接合された半導体チップ４及び基板５を備える。そして、半導体チップ４が計測回路２及び識別子生成回路３を備える。
【００１８】
なお、電子装置を電子デバイスともいう。また、半導体チップをデバイスチップともいう。
ここで、基板５は、例えばプリント基板、配線基板、回路基板、パッケージ基板、ボード基板などである。
ここでは、基板５としてのパッケージ基板（ＰＫＧ）上に、複数の接合部１としての複数のマイクロバンプを介して、半導体チップ４が接合されている。
【００１９】
また、基板５上に実装される半導体チップ４が、その内部に、計測回路２及び識別子生成回路３を備える。つまり、半導体チップ４には、予め、計測回路２及び識別子生成回路４が組み込まれている。
このように、半導体チップ４が計測回路２及び識別子生成回路３を備える場合、半導体チップ４が識別子（ここでは物理認証コード）を生成することになり、この識別子は、上述したように、セキュリティに用いることができる。
【００２０】
このため、半導体チップ４をセキュリティ機能搭載半導体チップともいう。この場合、電子装置は、セキュリティ機能搭載半導体チップを実装した構造を備えるものとなるため、セキュリティ機能搭載電子装置ともいう。なお、この場合、識別子をセキュリティコードともいう。
なお、ここでは、半導体チップ４が計測回路２及び識別子生成回路３を備えるものとしているが、これに限られるものではなく、例えば図５に示すように、基板５が計測回路２及び識別子生成回路３を備えるものとしても良い。なお、図５では、複数の接合部１が設けられる領域を破線で示し、これに符号１を付している。
【００２１】
この場合、半導体チップ４を基板５上に実装する際に半導体チップ４と基板５を複数の接合部１を介して接合すると、半導体チップ４又は基板５に備えられる計測回路２によって、複数の接合部１のそれぞれの抵抗値及び容量値が計測され、識別子生成回路３によって識別子が生成されることになる。
例えば、パッケージ基板５上に複数のマイクロバンプ１を介して半導体チップ４を接合し、複数のマイクロバンプ１の抵抗値及び容量値を計測して、識別子としての物理認証コードを生成する場合、パッケージ基板５側の配線を介して複数のマイクロバンプ１を計測回路２に接続し、セレクタ（セレクタ回路）を用いて、各マイクロバンプ１の抵抗値を計測するとともに、マイクロバンプ１間の容量値を計測して、物理認証コードを生成すれば良い。
【００２２】
例えば、バンプ接続数、即ち、マイクロバンプ１の数が６００個である場合、これらの６００個のマイクロバンプ１の抵抗値及び容量値を計測して、物理認証コードを生成することになる。
このように、アセンブリ段階で識別子が生成されるため、これを例えばＰＵＦ技術などに適用してセキュリティに用いる場合などに、半導体チップ４や基板５の製造段階で識別子が読み取られたり、不正規な機能が仕込まれたりするのを防ぐことができ、セキュアな電子装置を実現することが可能となる。
【００２３】
なお、上述の実施形態では、電子装置を、複数の接合部１（例えばマイクロバンプ；はんだバンプ）を介して接合された半導体チップ４及び基板５を備えるものとし、半導体チップ４又は基板５が計測回路２及び識別子生成回路３を備えるものとしているが、これに限られるものではない。
例えば、図６（Ａ）に示すように、電子装置を、複数の接合部１（例えばマイクロバンプ；はんだバンプ）を介して接合された第１半導体チップ４Ａ及び基板５と、第１半導体チップ４Ａに接続された第２半導体チップ４Ｂとを備えるものとし、第２半導体チップ４Ｂが計測回路２及び識別子生成回路３を備えるものとしても良い。なお、図６（Ａ）では、複数の接合部１が設けられる領域を破線で示し、これに符号１を付している。
【００２４】
この場合、第２半導体チップ４Ｂが識別子を生成することになり、この識別子は、上述したように、セキュリティに用いることができる。この場合、第２半導体チップ４Ｂは、セキュリティに用いられる識別子を生成するためのものであるため、セキュリティチップともいう。また、電子装置は、セキュリティチップを実装した構造を備えるものとなるため、セキュリティチップ搭載電子装置ともいう。なお、この場合、識別子をセキュリティコードともいう。
【００２５】
この場合も、アセンブリ段階で識別子が生成されるため、これを例えばＰＵＦ技術などに適用してセキュリティに用いる場合などに、半導体チップ４Ａ、４Ｂや基板５の製造段階で識別子が読み取られたり、不正規な機能が仕込まれたりするのを防ぐことができ、セキュアな電子装置を実現することが可能となる。
また、本来、基板５上に実装する半導体チップ（第１半導体チップ４Ａ）とは別の識別子生成用の半導体チップ（第２半導体チップ４Ｂ）を用いて識別子を生成するため、低コスト化を図ることが可能である。
【００２６】
なお、ここでは、基板５をパッケージ基板とし、このパッケージ基板５上に第２半導体チップ４Ｂを設ける場合を例に挙げて説明しているが、これに限られるものではない。
例えば図６（Ｂ）に示すように、一のパッケージ基板５Ａ上に第１半導体チップ４Ａを設けて複数の接合部１（例えばマイクロバンプ；はんだバンプ）を介して接合するとともに、他のパッケージ基板５Ｂ上に第２半導体チップ４Ｂを設け、一のパッケージ基板５Ａ及び他のパッケージ基板５Ｂをボード基板５Ｃ上に設けて、第１半導体チップ４Ａに第２半導体チップ４Ｂを接続するようにしても良い。なお、図６（Ｂ）では、複数の接合部１が設けられる領域を破線で示し、これに符号１を付している。
【００２７】
また、例えば図６（Ｃ）に示すように、基板５に複数の接合部１（例えばマイクロバンプ；はんだバンプ）を介して接合される第１半導体チップ４Ａとして複数の半導体チップを備えるものとしても良い。この場合、第１半導体チップ４Ａとしての複数の半導体チップに第２半導体チップ４Ｂが接続され、第２半導体チップ４Ｂが計測回路２及び識別子生成回路３を備えるものとすれば良い。なお、図６（Ｃ）では、複数の接合部１が設けられる領域を破線で示し、これに符号１を付している。
【００２８】
また、例えば、図７に示すように、電子装置を、複数の接合部１（例えばマイクロバンプ；はんだバンプ）を介して接合された少なくとも２つの半導体チップ（ここでは２つの半導体チップ４Ａ、４Ｂ）を備えるものとし、少なくとも２つの半導体チップのいずれかの半導体チップ（ここでは半導体チップ４Ｂ）が、計測回路２及び識別子生成回路３を備えるものとしても良い。そして、このようにして積層された半導体チップ４Ａ、４Ｂを基板５上に実装しても良い。なお、図７では、複数の接合部１が設けられる領域を破線で示し、これに符号１を付している。
【００２９】
なお、ここでは、２つの半導体チップ４Ａ、４Ｂを接合する複数の接合部１を例えばマイクロバンプなどのバンプとしている場合を例に挙げて説明しているが、これに限られるものではない。
例えば図８に示すように、複数の接合部１を、貫通ビア１Ｘを含むものとしても良い。例えば、電子装置を、貫通ビア１Ｘを含む複数の接合部１を介して接合された少なくとも２つの半導体チップ（ここでは３つの半導体チップ４Ａ〜４Ｃ）を備えるものとし、少なくとも２つの半導体チップのいずれかの半導体チップ（ここでは半導体チップ４Ａ）が、計測回路２及び識別子生成回路３を備えるものとしても良い。なお、図８では、複数の貫通ビア１Ｘが設けられる領域を破線で示している。
【００３０】
以下、計測回路２及び識別子生成回路３（ここでは認証コード生成回路）を用いた識別子（ここでは物理認証コード）の生成方法について、具体例を挙げて説明する。
ここでは、計測回路２は、セレクタを用いて、縦横７個ずつ並べられた合計４９個の接合部１のそれぞれの抵抗値及び容量値を計測する。
なお、ここでは、同一の接合部１（端子）から抵抗値及び容量値を取得している。このため、抵抗値と容量値の間に相関がある。
【００３１】
ここで、図９は、各接合部１の抵抗値及び容量値を計測した結果を示している。この結果、抵抗値は、平均値が１．６０Ωであり、最大値が１．９８Ωであり、最小値が１．２３Ωであった。また、容量値は、平均値が５．５４ｆＦであり、最大値が１０．１８ｆＦであり、最小値が７．３５ｆＦであった。
そして、図９に示すように、抵抗値と容量値のプロットの分散、即ち、抵抗値と容量値の関係は構造的な関係を示し、抵抗値が低い場合は容量値が高いという傾向（相関）があった。
【００３２】
また、計測回路２は、計測された各接合部１の抵抗値及び容量値を、各接合部１の番地（アドレス）に対応づけて記憶する。
つまり、計測回路２は、図１０（Ａ）に示すように、各接合部１の抵抗値を各接合部１の番地に対応づけてマッピング（２次元マッピング）し、各接合部１の番地に応じた抵抗値のマトリクス（Ｒマトリクス）を作成する。
【００３３】
また、計測回路２は、図１０（Ｂ）に示すように、各接合部１の容量値を各接合部１の番地に対応づけてマッピング（２次元マッピング）し、各接合部１の番地に応じた容量値のマトリクス（Ｃマトリクス）を作成する。
ここでは、縦横７個ずつ並べられた合計４９個の接合部１のそれぞれの抵抗値及び容量値からマトリクスが作成されるため、７×７のマトリクスとなる。
【００３４】
また、認証コード生成回路３は、計測回路２によって計測され、各接合部１の番地に対応づけて記憶された各接合部１の抵抗値及び容量値から物理認証コードを生成する。
ここでは、まず、認証コード生成回路３は、計測回路２によって計測され、各接合部１の番地に対応づけて記憶された各接合部１の抵抗値に「０」又は「１」を割り当てて第１コードを生成するとともに、計測回路２によって計測され、各接合部１の番地に対応づけて記憶された各接合部１の容量値に「０」又は「１」を割り当てて第２コードを生成する。
【００３５】
ここで、各接合部１の抵抗値や容量値への「０」又は「１」の割り当ては、例えば、設計値（例えば設計値の中心値）や平均値（例えばチップ毎の平均値）などを閾値とし、各接合部１の抵抗値や容量値が閾値よりも小さいか大きいかによって「０」又は「１」を割り当てるようにすれば良い。
なお、閾値よりも小さい抵抗値や容量値に「０」、閾値以上の抵抗値や容量値に「１」を割り当てても良いし、逆に、閾値よりも小さい抵抗値や容量値に「１」、閾値以上の抵抗値や容量値に「０」を割り当てても良い。また、閾値は、どの位置に設定しても良い。
【００３６】
ここでは、認証コード生成回路３は、図１１（Ａ）に示すように、各接合部１の番地に応じた抵抗値のマトリクス（Ｒマトリクス）において各抵抗値に設計値を閾値として「０」又は「１」を割り当て、これらを番地の順番で並べて、第１コードを生成する。
ここでは、縦横７個ずつ並べられた合計４９個の接合部１のそれぞれの抵抗値に設計値を閾値として「０」又は「１」を割り当て、これらを順番に並べるため、第１コードは、「０」、「１」からなる４９桁の数列となる。
【００３７】
また、認証コード生成回路３は、図１１（Ｂ）に示すように、各接合部１の番地に応じた容量値のマトリクス（Ｃマトリクス）において各容量値に設計値を閾値として「０」又は「１」を割り当て、これらを番地の順番で並べて、第２コードを生成する。
ここでは、縦横７個ずつ並べられた合計４９個の接合部１のそれぞれの容量値に設計値を閾値として「０」又は「１」を割り当て、これらを順番に並べるため、第２コードは、「０」、「１」からなる４９桁の数列となる。
【００３８】
ここで、図１３（Ａ）は、上述のようにして計測回路２によって計測された各接合部１の抵抗値（Ｒ）と頻度との関係を示す図であり、図１３（Ｂ）は、上述のようにして計測回路２によって計測された各接合部１の容量値（Ｃ）と頻度との関係を示す図である。
例えば、各接合部１の番地に応じた抵抗値のマトリクスにおいて各接合部１の抵抗値に設計値を閾値として「０」又は「１」を割り当てる場合、図１３（Ａ）に示すように、設計値は１．４５であるため、抵抗値が１．４５よりも小さい場合に「０」を割り当て、抵抗値が１．４５以上の場合に「１」を割り当てる。この結果、図１１（Ａ）に示すようなマトリクスが作成される。そして、このマトリクスに割り当てられた「０」、「１」を順番に並べて、「０」、「１」からなる４９桁の数列によって構成される第１コードを生成する。
【００３９】
また、例えば、各接合部１の番地に応じた容量値のマトリクスにおいて各接合部１の容量値に設計値を閾値として「０」又は「１」を割り当てる場合、図１３（Ｂ）に示すように、設計値は５．８０であるため、容量値が５．８０よりも小さい場合に「０」を割り当て、容量値が５．８０以上の場合に「１」を割り当てる。この結果、図１１（Ｂ）に示すようなマトリクスが作成される。そして、このマトリクスに割り当てられた「０」、「１」を順番に並べて、「０」、「１」からなる４９桁の数列によって構成される第２コードを生成する。
【００４０】
そして、認証コード生成回路３は、上述のようにして生成した第１コードを構成する４９桁の「０」、「１」からなる数列に、第２コードを構成する４９桁の「０」、「１」からなる数列を合わせて、図１２に示すように、９８桁の「０」、「１」からなる数列によって構成される物理認証コードを生成する。
ここで、図１２は、上述のようにして各接合部１の抵抗値や容量値に設計値を閾値として「０」又は「１」を割り当てることによって生成された物理認証コードを示している。
【００４１】
なお、ここでは、ＰＵＦが製造ばらつきに基づいているというコンセプトと合致するように、各接合部１の抵抗値や容量値に設計値を閾値として「０」又は「１」を割り当てているが、例えば、各接合部１の抵抗値や容量値に平均値を閾値として「０」又は「１」を割り当てる場合には、以下のようになる。
つまり、例えば、各接合部１の番地に応じた抵抗値のマトリクスにおいて各接合部１の抵抗値に平均値を閾値として「０」又は「１」を割り当てる場合、図１３（Ａ）に示すように、平均値は１．６０であるため、抵抗値が１．６０よりも小さい場合に「０」を割り当て、抵抗値が１．６０以上の場合に「１」を割り当てる。この結果、図１４（Ａ）に示すようなマトリクスが作成される。そして、このマトリクスに割り当てられた「０」、「１」を順番に並べて、「０」、「１」からなる４９桁の数列によって構成される第１コードを生成する。
【００４２】
また、例えば、各接合部１の番地に応じた容量値のマトリクスにおいて各接合部１の容量値に平均値を閾値として「０」又は「１」を割り当てる場合、図１３（Ｂ）に示すように、平均値は５．５４であるため、容量値が５．５４よりも小さい場合に「０」を割り当て、容量値が５．５４以上の場合に「１」を割り当てる。この結果、図１４（Ｂ）に示すようなマトリクスが作成される。そして、このマトリクスに割り当てられた「０」、「１」を順番に並べて、「０」、「１」からなる４９桁の数列によって構成される第２コードを生成する。
【００４３】
そして、認証コード生成回路３は、上述のようにして生成した第１コードを構成する４９桁の「０」、「１」からなる数列に、第２コードを構成する４９桁の「０」、「１」からなる数列を合わせて、図１５に示すように、９８桁の「０」、「１」からなる数列によって構成される物理認証コードを生成する。
ここで、図１５は、上述のようにして各接合部１の抵抗値や容量値に平均値を閾値として「０」又は「１」を割り当てることによって生成された物理認証コードを示している。
【００４４】
なお、抵抗値と容量値を同一の接合部１から計測する場合、抵抗値が低い場合は容量値が高いという相関が生じてしまうため（例えば図９参照）、「０」又は「１」を割り当てた場合に、抵抗値に「０」が割り当てられた場合に容量値には「１」が割り当てられる場合が多くなり、認証の深さが浅くなってしまい、物理認証コードの生成ランダム性を保つことが難しくなる。
【００４５】
このため、抵抗値と容量値を別々の接合部１から計測する、即ち、抵抗値と容量値に相関が生じない別々の接合部１から抵抗値と容量値を計測する、あるいは、上述のように、各接合部１の抵抗値や容量値に設計値を閾値として「０」又は「１」を割り当てるなどの方法を採用することが好ましい。これにより、より深い認証を与えることが可能となり、物理認証コードの生成ランダム性を保つことが可能となる。
【００４６】
このようにして、図１６（Ａ）に示すように、計測回路２によって、各接合部１の番地に応じた抵抗値のマトリクス（Ｒマトリクス）を作成するとともに、各接合部１の番地に応じた容量値のマトリクス（Ｃマトリクス）を作成し、認証コード生成回路（識別子生成回路）３によって、各接合部１の番地に応じた抵抗値のマトリクス（Ｒマトリクス）において各抵抗値に「０」又は「１」を割り当てるとともに、各接合部１の番地に応じた容量値のマトリクス（Ｃマトリクス）において各容量値に「０」又は「１」を割り当て、これらを組み合わせて物理認証コード（認証コード）を生成することで、生成される物理認証コードの数を増大させることが可能となる。
【００４７】
これに対し、複数の接合部１のＲＣ定数（ＲＣ値）に基づいて同様の方法で物理認証コードを生成する場合、図１６（Ｂ）に示すように、各接合部１の番地に応じたＲＣ値のマトリクスを作成し、各接合部１の番地に応じたＲＣ値のマトリクスにおいて各ＲＣ値に「０」又は「１」を割り当てて、物理認証コードを生成することになる。
これと比較すると、上述のようにして物理認証コードを生成することで、約２倍の数の物理認証コードを生成することが可能となる。
【００４８】
つまり、各接合部１のＲＣ定数に基づいて物理認証コードを生成する場合［例えば図１６（Ｂ）参照］には、例えば４９桁の「０」、「１」からなる数列によって構成される物理認証コードが生成されるのに対し、上述のようにして物理認証コードを生成することで［例えば図１６（Ａ）参照］、例えば９８桁の「０」、「１」からなる数列によって構成される物理認証コードを生成することができ、約２倍の数の物理認証コードを生成することが可能となる。
【００４９】
なお、同様に、複数の接合部１の抵抗値のみに基づいて物理認証コードを生成する場合、あるいは、複数の接合部１の容量値のみに基づいて物理認証コードを生成する場合と比較しても、約２倍の数の物理認証コードを生成することが可能となる。
したがって、本実施形態にかかる電子装置は、生成可能な識別子の数を増大させることができるという効果を有する。
【００５０】
ところで、上述のように構成しているのは、以下の理由による。
近年、半導体集積回路（ＬＳＩ；Large-Scale Integration）が形成されている半導体装置は、多くの形態が製品化され、普及していくとともに、機密性の高い重要な情報がその中に入っているケースも増えている。
また、携帯電話やタブレット端末には、使用者本人の個人情報が入っており、業務で使用するようなコンピュータ等では、顧客情報といった業務上の秘密情報が入っており、これらが漏えいしてしまうというセキュリティ社会上の問題も増加の一途をたどっている。
【００５１】
また、暗号化されたモジュールの安全性は、暗号システムと暗号回路が重要であり、年々、サイドチェネル攻撃の進化からセキュリティの高さを維持していくことが必要である。外部からの攻撃には、物理的に耐タンパ性を上げることが効果的である。
近年のネットワーク認証は、従来のイーサネット（登録商標）上の２重、３重の論理ネットワークからブロックチェーンの台頭によって、セキュリティレベルが格段に向上すると予想されている。
【００５２】
しかしながら、ＩｏＴ（Internet of Things）機器（電子機器）の物理ノードでは、セキュリティレベルは従来のままで取り残されている。
ＩｏＴ機器（デバイス）のセキュリティでは、論理ネットワーク側の認証が必要となるが、将来、ＩｏＴ機器の増加によって爆発的に情報処理量が増加すると、より複雑なセキュリティと相まって、ボトルネックとなりやすい。
【００５３】
Fintechに代表される論理ネットワークの整備が進むと、ブロックチェーンによってバッテリレスタイマの課題は解消される。
しかしながら、ＩｏＴ機器の数だけ論理認証が進み、処理速度やキャパシティに不満が出てくることが考えられる。
このため、ＩｏＴデバイス側だけで論理アドレスから物理アドレスの利用へ切り替え、更に、物理アドレスはハードウエア（ＨＷ）が持つ個別の指紋を有することで、高速化が期待される。そして、ＩｏＴデバイス同士の論理認証を介さない直接的な物理認証だけで機器間のセキュアな通信が可能となる。
【００５４】
ＨＷでのセキュリティには外からは見えない秘密鍵が必要であり、物理複製不可能機能（ＰＵＦ）を用いる方法が用いられる。ＰＵＦは、デバイスが持つばらつきを利用して物理アドレス（物理認証コード）を作成する。
物理的なばらつきはランダムな製造ばらつきを利用するために、同じばらつきを再現すること（クローン化）はほぼ不可能であり、認証の深さは膨大な数のエントロピーを発生することが可能である。
【００５５】
物理認証のためのＰＵＦは、例えばＲＡＭ（Random access memory）のばらつきを利用したものやインバータの遅延ばらつきを利用したものなどがあり、デバイス回路に搭載あるいはパッケージング時にエンベデットとして搭載される。
よりＩｏＴ機器の低コスト化を図るために、オンチップデバイス搭載にはフロントエンドプロセスの追加がないことが望ましい。
【００５６】
また、例えばＲＡＭなどを利用したオンチップのＰＵＦは、情報エントロピーが膨大になるほどチップ内の専有面積を脅かす。
一方、最近の半導体製造はサプライチェーンを利用して製造される。ハードウエアのトロイの木馬に代表されるように、第３国でデバイスに不正規の機能を仕込まれてバックドアとして利用されたり、セキュリティ認証コードをそのまま読み取られたりすることも考えられる。このため、製造サプライチェーンの観点から、ＰＵＦの発生をアセンブリ段階で仕込むことが望ましい。
【００５７】
そこで、ＩｏＴ機器同士を安全に製造し、且つ、低コストで認証する機器を提供できるようにしたい。
また、例えばインバータやリングオシレータの信号遅延ばらつきを利用したアービターＰＵＦは一般的に知られている。
信号遅延はＭＯＳＦＥＴや配線の容量と抵抗の積に関係し、遅延時間のばらつきは容量又は抵抗だけのばらつきより小さくなる。
【００５８】
例えば、図１７に示すように、デバイスチップ１００の接合部１０１に例えばＣ４バンプやマイクロバンプを利用してパッケージなどの基板１０２に実装接合すると、接合部１０１（接合端子；バンプ）が電気的に接続されて電気抵抗が生じる。なお、図１７中、σ１は接合部１０１の断面積のばらつきを示しており、σ２は接合部１０１の間隔のばらつきを示している。
【００５９】
そして、接合部１０１の抵抗は、接合部１０１のはんだ材料の抵抗率、接合部１０１の断面積（接合断面積；接続断面積）、接合部１０１の長さ（接続距離）などが物理的に揺らいでばらついているために、抵抗ばらつきが数パーセント生じる。
また、接合部１０１間の容量（端子間容量）も、接合部１０１間の距離（接合間隔；接続間隔）や接合部１０１の長さなどのばらつきによって、容量ばらつきが生じる。
【００６０】
ここで、図１８は、接合部１０１の抵抗と容量の関係を示している。
図１８に示すように、接合部１０１の抵抗と容量の関係、即ち、接合ピッチが一定である場合のチップ内ばらつき、ウエハ間ばらつき、接合プロセス間ばらつきなどを含んだ容量・抵抗プロットは、１／ｘの関係式に則ったカーブを描く。これは、接合部１０１間の距離と接合部１０１の断面積は反比例の関係を持つためである。なお、図１８中、符号Ｘは一のウエハ内のばらつきを示しており、符号Ｙは他のウエハ内のばらつきを示している。
【００６１】
例えばアービターＰＵＦのように信号遅延ばらつきを利用する場合、ＲＣディレイが作用する。
ここで、図１９は、配線の抵抗Ｒ、容量Ｃ、ＲＣディレイのトレランスを示している。
配線は、高さや幅の製造ばらつきから、Ｒ、Ｃのばらつきが発生するが、図１９に示すように、Ｒ、Ｃのトレランスは約１０〜約２０％であるのに対して、ＲＣディレイのトレランスは約５%と小さくなる。
【００６２】
このように、配線の形状ばらつきは、ＲＣ時定数になるとトレランスが小さくなることが分かる。つまり、物理認証コードの発生に置き換えた場合、ＲＣばらつきを利用すると、物理認証コードの数のエントロピーは小さくなる。
このため、Ｒ、或いは、Ｃのばらつきを利用した方が、物理認証コードの数のエントロピーは大きくなる。
【００６３】
ここでは、配線の製造ばらつきを例に挙げて説明しているが、端子コンタクトで使用するバンプ（接合部）でも同様のことが言える。
そこで、上述の実施形態のように構成することで、抵抗値のばらつき、容量値のばらつきを別々に読み取り、各々のばらつきから２次元マッピングし、これらを合わせることで、認証コード（物理認証コード）の数のエントロピーを拡大させ（例えば２倍に増やし）、ばらつきを利用した認証コードを数多く生成することを可能としている。また、アセンブリ工程で認証コードを発生させることが可能となり、製造段階からセキュアな電子装置（デバイス）の提供を可能としている。
【００６４】
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
複数の接合部と、
前記複数の接合部のそれぞれに接続され、前記複数の接合部のそれぞれの抵抗値及び容量値を計測する計測回路と、
前記計測回路によって計測された複数の抵抗値及び複数の容量値に基づいて識別子を生成する識別子生成回路とを備えることを特徴とする電子装置。
【００６５】
（付記２）
前記識別子生成回路は、前記計測回路によって計測された複数の抵抗値のそれぞれに基づいて生成された第１コードと、前記計測回路によって計測された複数の容量値のそれぞれに基づいて生成された第２コードとを用いて、前記識別子を生成することを特徴とする、付記１に記載の電子装置。
【００６６】
（付記３）
前記複数の接合部を介して接合された半導体チップ及び基板を備え、
前記半導体チップ又は前記基板は、前記計測回路及び前記識別子生成回路を備えることを特徴とする、付記１又は２に記載の電子装置。
（付記４）
前記複数の接合部を介して接合された第１半導体チップ及び基板と、
前記第１半導体チップに接続された第２半導体チップとを備え、
前記第２半導体チップは、前記計測回路及び前記識別子生成回路を備えることを特徴とする、付記１又は２に記載の電子装置。
【００６７】
（付記５）
前記複数の接合部を介して接合された少なくとも２つの半導体チップを備え、
前記少なくとも２つの半導体チップのいずれかの半導体チップが、前記計測回路及び前記識別子生成回路を備えることを特徴とする、付記１又は２に記載の電子装置。
（付記６）
前記接合部は、バンプであることを特徴とする、付記１〜５のいずれか１項に記載の電子装置。
【００６８】
（付記７）
前記接合部は、はんだを含むバンプであることを特徴とする、付記１〜６のいずれか１項に記載の電子装置。
（付記８）
前記接合部は、貫通ビアを含み、
前記貫通ビアを含む前記複数の接合部を介して接合された少なくとも２つの半導体チップを備え、
前記少なくとも２つの半導体チップのいずれかの半導体チップが、前記計測回路及び前記識別子生成回路を備えることを特徴とする、付記１又は２に記載の電子装置。
【００６９】
（付記９）
前記計測回路は、前記複数の接合部のそれぞれの抵抗値を計測する抵抗値計測回路、及び、前記複数の接合部のそれぞれの容量値を計測する容量値計測回路を備えることを特徴とする、付記１〜８のいずれか１項に記載の電子装置。
【符号の説明】
【００７０】
１  接合部
１Ｘ  貫通ビア
１Ａ  抵抗値のモニタ回路（抵抗モニタ）
１Ｂ  容量値のモニタ回路（容量モニタ）
２  計測回路
２Ａ  抵抗値計測回路
２Ｂ  容量値計測回路
３  識別子生成回路（認証コード生成回路）
４  半導体チップ
４Ａ  半導体チップ（第１半導体チップ）
４Ｂ  半導体チップ（第２半導体チップ）
４Ｃ  半導体チップ
５  基板
５Ａ  一のパッケージ基板
５Ｂ  他のパッケージ基板
５Ｃ  ボード基板
１００  デバイスチップ
１０１  接合部
１０２  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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