(57)【要約】【課題】半導体装置の低消費電力化を実現する。【解決手段】半導体装置は、第１電源電圧で動作する第１回路と、第２電源電圧で動作し、レベルシフト部とスイッチ部を含む第２回路と、を有し、第１回路は、ＳＯＴＢトランジスタである低耐圧ｎ型トランジスタＱＬＮで構成され、スイッチ部はＳＯＴＢトランジスタであるｎ型トランジスタＭ２０で構成される。そして、第２電源電圧は、第１電源電圧よりも高く、ｎ型トランジスタＭ２０のチャネル形成領域ＣＨＭの不純物濃度は、低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度よりも高い。【選択図】図３
2019186448.tif 000002
【特許請求の範囲】
【請求項１】
第１電源線と第１接地線との間に接続された第１論理回路と、
第２電源線に接続され、前記第１論理回路から入力信号を受ける第２論理回路と、
前記第２論理回路と第２接地線との間に接続されたスイッチ素子と、
前記第１論理回路を構成する第１導電型の第１トランジスタと、
前記スイッチ素子を構成する前記第１導電型の第２トランジスタと、
を有し、
前記第１トランジスタは、
支持基板と、
前記支持基板上に第１絶縁層を介して配置された第１半導体層と、
前記第１半導体層内に形成された前記第１導電型の第１ソース領域、前記第１導電型の第１ドレイン領域、および、第１チャネル形成領域と、
前記第１チャネル形成領域上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、を含み、
前記第２トランジスタは、
前記支持基板と、
前記支持基板上に第２絶縁層を介して配置された第２半導体層と、
前記第２半導体層内に形成された前記第１導電型の第２ソース領域、前記第１導電型の第２ドレイン領域、および、第２チャネル形成領域と、
前記第２チャネル形成領域上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、を含み、
前記第２電源線に供給される第２電源電圧は、前記第１電源線に供給される第１電源電圧よりも高く、
前記第２チャネル形成領域の不純物濃度は、前記第１チャネル形成領域の不純物濃度よりも高い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚と等しい、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２ソース領域と前記第２ドレイン領域とを結ぶ方向における前記第２ゲート電極の長さは、前記第１ソース領域と前記第１ドレイン領域とを結ぶ方向における前記第１ゲート電極の長さと等しい、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
さらに、
前記第２論理回路を構成する前記第１導電型の第３トランジスタ、
を有し、
前記第３トランジスタは、
前記支持基板と、
前記支持基板上に第３絶縁層を介して配置された第３半導体層と、
前記第３半導体層内に形成された前記第１導電型の第３ソース領域、前記第１導電型の第３ドレイン領域、および、第３チャネル形成領域と、
前記第３チャネル形成領域上に第３ゲート絶縁膜を介して配置された第３ゲート電極と、を含み、
前記第３チャネル形成領域の不純物濃度は、前記第１チャネル形成領域の不純物濃度と等しい、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
さらに、
前記第２電源線に接続され、前記第２論理回路から入力信号を受ける第３論理回路と、
前記第３論理回路を構成する前記第１導電型の第４トランジスタと、
を有し、
前記第４トランジスタは、
前記支持基板と、
前記支持基板内に形成された前記第１導電型の第４ソース領域、前記第１導電型の第４ドレイン領域、および、第４チャネル形成領域と、
前記第４チャネル形成領域上に第４ゲート絶縁膜を介して配置された第４ゲート電極と、を含む、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第４ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚い、半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第４ソース領域と前記第４ドレイン領域とを結ぶ方向における前記第４ゲート電極の長さは、前記第１ソース領域と前記第１ドレイン領域とを結ぶ方向における前記第１ゲート電極の長さよりも長い、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第２論理回路は、
前記第２電源線と前記スイッチ素子との間に、並列接続された第１回路と第２回路とを有し、
前記第１回路は、前記第１導電型と反対の第２導電型の第５トランジスタと、前記第１導電型の第６トランジスタと、を含み、
前記第１回路は、前記第２電源線に接続された前記第５トランジスタのソース・ドレイン経路と、前記第６トランジスタのソース・ドレイン経路と、を直列接続して構成され、
前記第１回路は、前記第６トランジスタのゲートに第１ノードと、前記第５トランジスタのソース・ドレイン経路と前記第６トランジスタのソース・ドレイン経路との間に第２ノードと、を有し、
前記第２回路は、前記第２導電型の第７トランジスタと、前記第１導電型の第８トランジスタと、を含み、
前記第２回路は、前記第２電源線に接続された前記第７トランジスタのソース・ドレイン経路と、前記第８トランジスタのソース・ドレイン経路と、を直列接続して構成され、
前記第２回路は、前記第８トランジスタのゲートに第３ノードと、前記第７トランジスタのソース・ドレイン経路と前記第８トランジスタのソース・ドレイン経路との間に第４ノードと、を有し、
前記第５トランジスタのゲートは、前記第４ノードに接続され、
前記第７トランジスタのゲートは、前記第２ノードに接続されている、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２論理回路は、
さらに、
前記第５トランジスタのソース・ドレイン経路と前記第２ノードとの間に設けられた前記第２導電型の第９トランジスタと、
前記第７トランジスタのソース・ドレイン経路と前記第４ノードとの間に設けられた前記第２導電型の第１０トランジスタと、
を有し、
前記第９トランジスタのゲートは、前記第１ノードに接続され、
前記第１０トランジスタのゲートは、前記第３ノードに接続されている、半導体装置。
【請求項１０】
第１電源線と第１接地線との間に接続された第１論理回路と、
第２電源線に接続され、前記第１論理回路から入力信号を受ける第２論理回路と、
前記第２論理回路と第２接地線との間に接続されたスイッチ素子と、
前記第１論理回路を構成する第１導電型の第１トランジスタと、
前記スイッチ素子を構成する前記第１導電型の第２トランジスタと、
を有し、
前記第１トランジスタは、
支持基板と、
前記支持基板上に第１絶縁層を介して配置された第１半導体層と、
前記第１半導体層内に形成された前記第１導電型の第１ソース領域、前記第１導電型の第１ドレイン領域、および、第１チャネル形成領域と、
前記第１チャネル形成領域上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、を含み、
前記第２トランジスタは、
前記支持基板と、
前記支持基板上に第２絶縁層を介して配置された第２半導体層と、
前記第２半導体層内に形成された前記第１導電型の第２ソース領域、前記第１導電型の第２ドレイン領域、および、第２チャネル形成領域と、
前記第２チャネル形成領域上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、を含み、
前記第２電源線に供給される第２電源電圧は、前記第１電源線に供給される第１電源電圧よりも高く、
前記第２ソース領域と前記第２ドレイン領域とを結ぶ方向における前記第２ゲート電極の長さは、前記第１ソース領域と前記第１ドレイン領域とを結ぶ方向における前記第１ゲート電極の長さよりも長い、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚と等しい、半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記第２チャネル形成領域の不純物濃度は、前記第１チャネル形成領域の不純物濃度と等しい、半導体装置。
【請求項１３】
第１電源線と第１接地線との間に接続された第１論理回路と、
第２電源線に接続され、前記第１論理回路から入力信号を受ける第２論理回路と、
前記第２論理回路と第２接地線との間に接続されたスイッチ素子と、
前記第１論理回路を構成する第１導電型の第１トランジスタと、
前記スイッチ素子を構成する前記第１導電型の第２トランジスタと、
を有し、
前記第１トランジスタは、
支持基板と、
前記支持基板上に第１絶縁層を介して配置された第１半導体層と、
前記第１半導体層内に形成された前記第１導電型の第１ソース領域、前記第１導電型の第１ドレイン領域、および、第１チャネル形成領域と、
前記第１チャネル形成領域上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、を含み、
前記第２トランジスタは、
前記支持基板と、
前記支持基板内に形成された前記第１導電型の第２ソース領域、前記第１導電型の第２ドレイン領域、および、第２チャネル形成領域と、
前記第２チャネル形成領域上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、を含み、
前記第２電源線に供給される第２電源電圧は、前記第１電源線に供給される第１電源電圧よりも高く、
前記第２チャネル形成領域の不純物濃度は、前記第１チャネル形成領域の不純物濃度よりも高い、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚と等しい、半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記第２ソース領域と前記第２ドレイン領域とを結ぶ方向における前記第２ゲート電極の長さは、前記第１ソース領域と前記第１ドレイン領域とを結ぶ方向における前記第１ゲート電極の長さと等しい、半導体装置。
【請求項１６】
第１電源線と第１接地線との間に接続された第１論理回路と、
第２電源線に接続され、前記第１論理回路から入力信号を受ける第２論理回路と、
前記第２論理回路と第２接地線との間に接続されたスイッチ素子と、
前記第１論理回路を構成する第１導電型の第１トランジスタと、
前記スイッチ素子を構成する前記第１導電型の第２トランジスタと、
を有し、
前記第１トランジスタは、
支持基板と、
前記支持基板上に第１絶縁層を介して配置された第１半導体層と、
前記第１半導体層内に形成された前記第１導電型の第１ソース領域、前記第１導電型の第１ドレイン領域、および、第１チャネル形成領域と、
前記第１チャネル形成領域上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、を含み、
前記第２トランジスタは、
前記支持基板と、
前記支持基板内に形成された前記第１導電型の第２ソース領域、前記第１導電型の第２ドレイン領域、および、第２チャネル形成領域と、
前記第２チャネル形成領域上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、を含み、
前記第２電源線に供給される第２電源電圧は、前記第１電源線に供給される第１電源電圧よりも高く、
前記第２ソース領域と前記第２ドレイン領域とを結ぶ方向における前記第２ゲート電極の長さは、前記第１ソース領域と前記第１ドレイン領域とを結ぶ方向における前記第１ゲート電極の長さよりも長い、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚い、半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
さらに、
第３電源線に接続された第４論理回路と、
前記第３電源線に接続され、前記第１電源線に前記第１電源電圧を、前記第２電源線に前記第２電源電圧を、それぞれ供給する電源回路と、
を有し、
前記第２トランジスタの前記第２ゲート電極は、前記第４論理回路に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、例えば、ＳＯＩ（Silicon On Insulator）基板に形成された電界効果トランジスタを用いて構成されたレベルシフタを含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
米国特許出願公開第２０１０／００６０３３８号明細書（特許文献１）の図３には、レベルシフト部３０５と、それに直列接続されたトランジスタＭ２６とで構成されたレベルシフタ３００が開示されている。トランジスタＭ２６を設けることで、レベルシフタ３００のリーク電流および消費電力を低減している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１０／００６０３３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、半導体装置の消費電力を低減するためには、半導体装置を構成する電界効果トランジスタの駆動電圧を低減することが有効である。そして、電界効果トランジスタの駆動電圧を低減するためには、いわゆる「薄型ＢＯＸ−ＳＯＩ（ＳＯＴＢ：Silicon On Thin Buried oxide）技術」を使用することが有効であるとされている。「薄型ＢＯＸ−ＳＯＩ技術」を用いて形成された電界効果トランジスタを「ＳＯＴＢトランジスタ」と呼ぶ。
【０００５】
本願発明者は、半導体チップ内に低電圧回路および高電圧回路を内蔵する半導体装置を検討している。このような半導体装置では、低電圧回路からレベルシフタを介して高電圧回路へ信号を転送する必要がある。そして、低電圧回路およびレベルシフタは、ＳＯＴＢトランジスタで構成されている。
【０００６】
本願発明者の検討によれば、ＳＯＴＢトランジスタで構成されたレベルシフタにおいて、リーク電流が発生し、半導体装置の低消費電力化が阻害されることが判明した。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、第１電源電圧で動作する第１回路と、第２電源電圧で動作し、レベルシフト部およびスイッチ部を含む第２回路と、を有し、第１回路は、ＳＯＴＢトランジスタである低耐圧ｎ型トランジスタで構成され、スイッチ部はＳＯＴＢトランジスタであるｎ型トランジスタで構成される。そして、第２電源電圧は、第１電源電圧よりも高く、ｎ型トランジスタのチャネル形成領域の不純物濃度は、低耐圧ｎ型トランジスタのチャネル形成領域の不純物濃度よりも高い。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の低消費電力化を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置のブロック図である。
【図２】半導体装置の等価回路図である。
【図３】実施の形態１における半導体装置のデバイス構造を示す断面図である。
【図４】実施の形態１における半導体装置のデバイス構造を示す断面図である。
【図５】実施の形態１の変形例１である半導体装置のデバイス構造を示す断面図である。
【図６】実施の形態１の変形例２である半導体装置のデバイス構造を示す断面図である。
【図７】実施の形態１の変形例３である半導体装置の等価回路図である。
【図８】比較例２である、図２に示す等価回路図のタイムチャートである。
【図９】実施の形態２の半導体装置のブロック図である。
【図１０】実施の形態２の半導体装置における電源電圧の立ち上げシーケンスを示す図面である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
図１は、半導体装置のブロック図であり、図２は、半導体装置の等価回路図である。なお、図１および図２は、半導体装置の一部分のブロック図および等価回路図を示している。
【００１７】
図１に示すように、半導体装置ＳＤは、低電圧回路である第１回路（第１回路ブロック）ＣＢ１０、高電圧回路である第３回路（第３回路ブロック）ＣＢ３０およびインターフェース回路である第２回路（第２回路ブロック）ＣＢ２０を有する。第１回路ＣＢ１０は、第１電源線ＶＬに接続され、第１電源電圧で動作する。第２回路ＣＢ２０および第３回路ＣＢ３０は、第２電源線ＶＨに接続され、第１電源電圧より高い第２電源電圧で動作する。第１電源線ＶＬには、第１電源電圧が印加され、第２電源線ＶＨには、第１電源電圧より高い第２電源電圧が印加される。第２回路ＣＢ２０は、レベルシフタであり、第１回路ＣＢ１０から入力された第１電源電圧レベルの信号を、第２電源電圧レベルの信号に変換して第３回路ＣＢ３０に出力する。例えば、第１電源電圧は０．７９Ｖ、第２電源電圧は１．２５Ｖである。
【００１８】
図２に示すように、第１回路ＣＢ１０には、例えば、論理回路であるインバータＩＮＶ１が形成されている。第１回路ＣＢ１０には、インバータＩＮＶ１以外の論理回路ＬＣ１が含まれる。第２回路ＣＢ２０には、レベルシフト部ＣＢ２１と、スイッチ部ＣＢ２２と、を含むレベルシフタが形成されている。第３回路ＣＢ３０には、例えば、論理回路であるインバータＩＮＶ２が形成されている。第３回路ＣＢ３０には、インバータＩＮＶ２以外の論理回路ＬＣ２が含まれる。
【００１９】
第１回路ＣＢ１０において、インバータＩＮＶ１は、第１電源線ＶＬと接地線との間に接続されている。インバータＩＮＶ１は、直列接続されたｐ型トランジスタＭ１１とｎ型トランジスタＭ１２とで構成されている。インバータＩＮＶ１は、第１回路ＣＢ１０内の論理回路ＬＣ１からの信号ＩＮ１を受け、反転した信号ＩＮ２を第２回路ＣＢ２０のレベルシフト部ＣＢ２１に出力する。また、信号ＩＮ１は、インバータＩＮＶ１を介することなく、レベルシフト部ＣＢ２１に入力している。信号ＩＮ１は、後述するｎ型トランジスタＭ２２のゲートに入力し、信号ＩＮ２は、後述するｎ型トランジスタＭ２４のゲートに入力する。後述するレベルシフト部ＣＢ２１の２つの入力をノードＡおよびノードＢと表している。
【００２０】
第２回路ＣＢ２０には、レベルシフト部ＣＢ２１と、スイッチ部ＣＢ２２と、を含むレベルシフタが形成されている。レベルシフト部ＣＢ２１とスイッチ部ＣＢ２２との接続部をノードＣとしている。レベルシフト部ＣＢ２１は、ｐ型トランジスタＭ２１およびＭ２３、ｎ型トランジスタＭ２２およびＭ２４を有し、レベルシフト回路（論理回路）が形成されている。第２電源線ＶＨとノードＣとの間には、直列接続されたｐ型トランジスタＭ２１とｎ型トランジスタＭ２２、および、直列接続されたｐ型トランジスタＭ２３とｎ型トランジスタＭ２４が並列に接続されている。言い換えると、第２電源線ＶＨとノードＣとの間には、ｐ型トランジスタＭ２１のソース・ドレイン経路と、ｎ型トランジスタＭ２２のソース・ドレイン経路とが直列に接続された第１回路と、ｐ型トランジスタＭ２３のソース・ドレイン経路と、ｎ型トランジスタＭ２４のソース・ドレイン経路とが直列に接続された第２回路と、が並列接続されている。ｐ型トランジスタＭ２１のソース・ドレイン経路とｎ型トランジスタＭ２２のソース・ドレイン経路との接続部をノードＤとし、ｐ型トランジスタＭ２３のソース・ドレイン経路とｎ型トランジスタＭ２４のソース・ドレイン経路との接続部をノードＥとしている。ｐ型トランジスタＭ２１のゲートは、ノードＥに接続され、ｐ型トランジスタＭ２３のゲートは、ノードＤに接続されている。ノードＥから信号ＯＵＴを第３回路ＣＢ３０に出力している。また、スイッチ部ＣＢ２２は、スイッチ素子であるｎ型トランジスタＭ２０を有する。スイッチ部ＣＢ２２のｎ型トランジスタＭ２０は、ノードＣと接地線との間に接続されている。ｎ型トランジスタＭ２０のゲートには、第３回路ＣＢ３０内の図示しない論理回路から信号ＩＮ２０が入力する。第２回路ＣＢ２０において、第２電源線ＶＨと接地線との間には、レベルシフト回路（論理回路）とスイッチ素子とが直列に接続されている。
【００２１】
第３回路ＣＢ３０において、インバータＩＮＶ２は、第２電源線ＶＨと接地線との間に接続されている。インバータＩＮＶ２は、直列接続されたｐ型トランジスタＭ３１とｎ型トランジスタＭ３２とで構成されている。インバータＩＮＶ２は、レベルシフトＣＢ２１からの信号ＯＵＴを受け、第３回路ＣＢ３０内の論理回路ＬＣ２に反転信号を出力する。
【００２２】
次に、半導体装置を構成する素子（トランジスタ）のデバイス構造を説明する。図３および図４は、実施の形態１における半導体装置のデバイス構造を示す断面図である。
【００２３】
図３には、低耐圧ｎ型トランジスタＱＬＮ、低耐圧ｐ型トランジスタＱＬＰ、および、ｎ型トランジスタＭ２０の断面構造を示している。領域Ｒ１は低耐圧ｎ型トランジスタＱＬＮの形成領域、領域Ｒ２は低耐圧ｐ型トランジスタＱＬＰの形成領域、領域Ｒ３はｎ型トランジスタＭ２０の形成領域である。また、図４には、高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰの断面構造を示している。領域Ｒ４は高耐圧ｎ型トランジスタＱＨＮの形成領域、領域Ｒ５は高耐圧ｐ型トランジスタＱＨＰの形成領域である。
【００２４】
図２に示す第１回路ＣＢ１０、および、第２回路ＣＢ２０のレベルシフト部ＣＢ２１は、低耐圧ｎ型トランジスタＱＬＮおよび低耐圧ｐ型トランジスタＱＬＰで構成され、第３回路ＣＢ３０は、高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰで構成され、第２回路ＣＢ２０のスイッチ部ＣＢ２２は、ｎ型トランジスタＭ２０で構成されている。つまり、図２のｎ型トランジスタＭ１２、Ｍ２２およびＭ２４は、低耐圧ｎ型トランジスタＱＬＮで構成され、ｐ型トランジスタＭ１１、Ｍ２１およびＭ２３は、低耐圧ｐ型トランジスタＱＬＰで構成されている。同様に、第１回路ＣＢ１０内の論理回路ＬＣ１も、低耐圧ｎ型トランジスタＱＬＮおよび低耐圧ｐ型トランジスタＱＬＰで構成されている。また、第３回路ＣＢ３０のｎ型トランジスタＭ３２は、高耐圧ｎ型トランジスタＱＨＮで構成され、ｐ型トランジスタＭ３１は、高耐圧ｐ型トランジスタＱＨＰで構成されている。同様に、第３回路ＣＢ３０内の論理回路ＬＣ２も、高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰで構成されている。
【００２５】
まず、低耐圧ｎ型トランジスタＱＬＮのデバイス構造について説明する。図３において、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板には、素子分離膜ＳＴＩが形成されており、この素子分離膜ＳＴＩで区画された領域Ｒ１に低耐圧ｎ型トランジスタＱＬＮが形成されている。
【００２６】
低耐圧ｎ型トランジスタＱＬＮは、ｎ型のゲート電極ＧＬＮ、ゲート絶縁膜ＧＩＬ、ｎ型のソース領域ＬＮＳ、ｎ型のドレイン領域ＬＮＤおよびチャネル形成領域ＣＨＬＮを有する。
【００２７】
ソース領域ＬＮＳ、ドレイン領域ＬＮＤおよびチャネル形成領域ＣＨＬＮは、埋め込み絶縁層ＢＯＸ上に位置する半導体層ＳＬ内に形成されており、ソース領域ＬＮＳおよびドレイン領域ＬＮＤは、ゲート電極ＧＬＮを挟むように、ゲート電極ＧＬＮの両端に配置されている。ソース領域ＬＮＳおよびドレイン領域ＬＮＤの間には、チャネル形成領域ＣＨＬＮが設けられ、チャネル形成領域ＣＨＬＮ上にゲート絶縁膜ＧＩＬを介してゲート電極ＧＬＮが配置されている。ソース領域ＬＮＳおよびドレイン領域ＬＮＤは、それぞれ、ｎ型のエクステンション領域ＥＮ１とｎ型の半導体領域ＮＲ１とを含む。エクステンション領域ＥＮ１は、半導体領域ＮＲ１とチャネル形成領域ＣＨＬＮとの間に位置し、かつ、ゲート電極ＧＬＮの側壁上に設けられたサイドウォールスペーサ（側壁絶縁膜）ＳＷの下部に位置している。そして、半導体領域ＮＲ１の表面およびゲート電極ＧＬＮの表面にはシリサイド層ＳＩＬが設けられている。
【００２８】
領域Ｒ１において、ｐ型の支持基板ＳＵＢの主面ＳＵＢａには、ｐ型ウェル領域ＰＷ１が設けられている。さらに、ｐ型ウェル領域ＰＷ１内であって、埋め込み絶縁層ＢＯＸに接するように、ｐ型のグランドプレーン領域（半導体領域）ＧＰ１が形成されている。グランドプレーン領域ＧＰ１の不純物濃度は、ｐ型ウェル領域ＰＷ１よりも高く、ｐ型ウェル領域ＰＷ１の不純物濃度は、支持基板ＳＵＢの不純物濃度よりも高い。
【００２９】
低耐圧ｎ型トランジスタＱＬＮは、完全空乏型のＳＯＴＢトランジスタである。ゲート長は、例えば、６０ｎｍである。ゲート長とは、ソース領域ＬＮＳとドレイン領域ＬＮＤとを結ぶ方向におけるゲート電極ＧＬＮの長さである。埋め込み絶縁層ＢＯＸの膜厚は、１０〜２０ｎｍ、半導体層ＳＬの膜厚は、５〜２０ｎｍ、ゲート絶縁膜ＧＩＬは、２〜３ｎｍ、チャネル形成領域ＣＨＬＮの不純物濃度は、３×１０１７ｃｍ−３以下となっている。ここでは、不純物濃度が３×１０１７ｃｍ−３以下のチャネルを、便宜的にノンドープチャネルと呼称する。なお、チャネル形成領域ＣＨＬＮの不純物とは、ｐ型不純物またはｎ型不純物を意味し、ｐ型不純物にはボロン（Ｂ）等、ｎ型不純物にはリン（Ｐ）またはヒ素（Ａｓ）等が含まれる。なお、ＳＯＴＢトランジスタとは、埋め込み絶縁層ＢＯＸの膜厚および半導体層の膜厚が２０ｎｍ以下であるＳＯＩトランジスタを意味する。
【００３０】
低耐圧ｎ型トランジスタＱＬＮでは、閾値電圧を調整する為に、チャネル形成領域ＣＨＬＮに、例えば、ボロン（Ｂ）等の不純物をイオン注入するドープドチャネル技術は、用いられていない。なぜなら、閾値電圧のバラツキが大きくなり、閾値電圧のコントロールが困難な為である。つまり、低耐圧ｎ型トランジスタＱＬＮは、ノンドープチャネル技術を用いている。そのため、本実施の形態では、低耐圧ｎ型トランジスタＱＬＮの閾値電圧を大きくするために、ｐ型のグランドプレーン領域ＧＰ１を埋め込み絶縁層ＢＯＸの直下に配置しているが、ｐ型のグランドプレーン領域ＧＰ１は必須ではない。また、閾値電圧を大きくするために、ｐ型ウェル領域ＰＷ１に負電位の電圧を印加するバックバイアス技術を用いても良い。
【００３１】
つまり、第１回路ＣＢ１０を構成するｎ型トランジスタとして、ｐ型のグランドプレーン領域ＧＰ１を有するトランジスタ、ｐ型のグランドプレーン領域ＧＰ１を有しないトランジスタ、または、バックバイアス技術を用いたトランジスタを混在させて良い。ここで、グランドプレーン領域ＧＰ１またはバックバイアス技術により閾値電圧を調整する上で、チャネル成形領域ＣＨＬＮの不純物濃度を低下させておくこと（言い換えると、不純物濃度を３×１０１７ｃｍ−３以下にすること）が効率的である。
【００３２】
また、第２回路ＣＢ２０を構成するｎ型トランジスタは、ｐ型のグランドプレーン領域ＧＰ１を有するトランジスタまたはｐ型のグランドプレーン領域ＧＰ１を有しないトランジスタで構成するのが好適であり、バックバイアス技術を用いたトランジスタで構成するのは好ましくない。バックバイアス技術を用いたトランジスタは、ｐ型ウェル領域ＰＷ１に負電位の電圧を供給する為の給電領域を設ける必要があり、第２回路ＣＢ２０の形成領域の面積が増加するためである。
【００３３】
次に、低耐圧ｐ型トランジスタＱＬＰのデバイス構造について説明する。図３において、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板には、素子分離膜ＳＴＩが形成されており、この素子分離膜ＳＴＩで区画された領域Ｒ２に低耐圧ｐ型トランジスタＱＬＰが形成されている。
【００３４】
低耐圧ｐ型トランジスタＱＬＰは、ｐ型のゲート電極ＧＬＰ、ゲート絶縁膜ＧＩＬ、ｐ型のソース領域ＬＰＳ、ｐ型のドレイン領域ＬＰＤおよびチャネル形成領域ＣＨＬＰを有する。
【００３５】
ソース領域ＬＰＳ、ドレイン領域ＬＰＤおよびチャネル形成領域ＣＨＬＰは、埋め込み絶縁層ＢＯＸ上に位置する半導体層ＳＬ内に形成されており、ソース領域ＬＰＳおよびドレイン領域ＬＰＤは、ゲート電極ＧＬＰを挟むように、ゲート電極ＧＬＰの両端に配置されている。ソース領域ＬＰＳおよびドレイン領域ＬＰＤの間には、チャネル形成領域ＣＨＬＰが設けられ、チャネル形成領域ＣＨＬＰ上にゲート絶縁膜ＧＩＬを介してゲート電極ＧＬＰが配置されている。ソース領域ＬＰＳおよびドレイン領域ＬＰＤは、それぞれ、ｐ型のエクステンション領域ＥＰ１とｐ型の半導体領域ＰＲ１とを含む。エクステンション領域ＥＰ１は、半導体領域ＰＲ１とチャネル形成領域ＣＨＬＰとの間に位置し、かつ、ゲート電極ＧＬＰの側壁上に設けられたサイドウォールスペーサ（側壁絶縁膜）ＳＷの下部に位置している。そして、半導体領域ＰＲ１の表面およびゲート電極ＧＬＰの表面にはシリサイド層ＳＩＬが設けられている。
【００３６】
領域Ｒ２において、ｐ型の支持基板ＳＵＢの主面ＳＵＢａには、ｎ型ウェル領域ＮＷ１が設けられている。さらに、ｎ型ウェル領域ＮＷ１内であって、埋め込み絶縁層ＢＯＸに接するように、ｎ型のグランドプレーン領域（半導体領域）ＧＰ２が形成されている。グランドプレーン領域ＧＰ２の不純物濃度は、ｎ型ウェル領域ＮＷ１よりも高い。
【００３７】
低耐圧ｐ型トランジスタＱＬＰは、完全空乏型のＳＯＴＢトランジスタである。ゲート長は、例えば、６０ｎｍである。ゲート長とは、ソース領域ＬＰＳとドレイン領域ＬＰＤとを結ぶ方向におけるゲート電極ＧＬＰの長さである。埋め込み絶縁層ＢＯＸの膜厚は、１０〜２０ｎｍ、半導体層ＳＬの膜厚は、８〜１２ｎｍ、ゲート絶縁膜ＧＩＬは、２〜３ｎｍ、チャネル形成領域ＣＨＬＰの不純物濃度は、３×１０１７ｃｍ−３以下となっている。ここでは、不純物濃度が３×１０１７ｃｍ−３以下のチャネルを、便宜的にノンドープチャネルと呼称する。なお、チャネル形成領域ＣＨＬＰの不純物とは、ｐ型不純物であるボロン（Ｂ）等、ｎ型不純物であるリン（Ｐ）またはヒ素（Ａｓ）等を意味する。
【００３８】
低耐圧ｐ型トランジスタＱＬＰのゲート絶縁膜ＧＩＬの膜厚と、低耐圧ｎ型トランジスタＱＬＮのゲート絶縁膜ＧＩＬの膜厚は等しい。また、低耐圧ｐ型トランジスタＱＬＰの半導体層ＳＬの膜厚と、低耐圧ｎ型トランジスタＱＬＮの半導体層ＳＬの膜厚は等しい。
【００３９】
低耐圧ｐ型トランジスタＱＬＰでは、閾値電圧を調整する為に、チャネル形成領域ＣＨＬＰに、例えば、リン（Ｐ）等の不純物をイオン注入するドープドチャネル技術は、用いられていない。なぜなら、閾値電圧のバラツキが大きくなり、閾値電圧のコントロールが困難な為である。つまり、低耐圧ｐ型トランジスタＱＬＰは、ノンドープチャネル技術を用いている。そのため、本実施の形態では、低耐圧ｐ型トランジスタＱＬＰの閾値電圧を大きくするために、ｎ型のグランドプレーン領域ＧＰ２を埋め込み絶縁層ＢＯＸの直下に配置しているが、ｎ型のグランドプレーン領域ＧＰ２は必須ではない。また、閾値電圧を大きくするために、ｎ型ウェル領域ＮＷ１に正電位の電圧を印加するバックバイアス技術を用いても良い。
【００４０】
つまり、第１回路ＣＢ１０を構成するｐ型トランジスタとして、ｎ型のグランドプレーン領域ＧＰ２を有するトランジスタ、ｎ型のグランドプレーン領域ＧＰ２を有しないトランジスタ、または、バックバイアス技術を用いたトランジスタを混在させて良い。ここで、グランドプレーン領域ＧＰ２またはバックバイアス技術により閾値電圧を調整する上で、チャネル成形領域ＣＨＬＰの不純物濃度を低下させておくこと（言い換えると、不純物濃度を３×１０１７ｃｍ−３以下にすること）が効率的である。
【００４１】
また、第２回路ＣＢ２０を構成するｐ型トランジスタは、ｎ型のグランドプレーン領域ＧＰ２を有するトランジスタまたはｎ型のグランドプレーン領域ＧＰ２を有しないトランジスタで構成するのが好適であり、バックバイアス技術を用いたトランジスタで構成するのは好ましくない。バックバイアス技術を用いたトランジスタは、ｎ型ウェル領域ＰＮＷ１に正電位の電圧を供給する為の給電領域を設ける必要があり、第２回路ＣＢ２０の形成領域の面積が増加するためである。
【００４２】
次に、高耐圧ｎ型トランジスタＱＨＮのデバイス構造について説明する。図４において、支持基板ＳＵＢの主面ＳＵＢａには、素子分離膜ＳＴＩが形成されており、この素子分離膜ＳＴＩで区画された領域Ｒ４に高耐圧ｎ型トランジスタＱＨＮが形成されている。支持基板ＳＵＢの主面ＳＵＢａには、ｐ型のウェル領域ＰＷ３が形成されており、高耐圧ｎ型トランジスタＱＨＮは、ｐ型のウェル領域ＰＷ３内に形成されている。
【００４３】
高耐圧ｎ型トランジスタＱＬＨは、ｎ型のゲート電極ＧＨＮ、ゲート絶縁膜ＧＩＨ、ｎ型のソース領域ＨＮＳ、ｎ型のドレイン領域ＨＮＤおよびチャネル形成領域ＣＨＨＮを有する。
【００４４】
ソース領域ＨＮＳ、ドレイン領域ＨＮＤおよびチャネル形成領域ＣＨＨＮは、ウェル領域ＰＷ３内に形成されており、ソース領域ＨＮＳおよびドレイン領域ＨＮＤは、ゲート電極ＧＨＮを挟むように、ゲート電極ＧＨＮの両端に配置されている。ソース領域ＨＮＳおよびドレイン領域ＨＮＤの間には、チャネル形成領域ＣＨＨＮが設けられ、チャネル形成領域ＣＨＨＮ上にゲート絶縁膜ＧＩＨを介してゲート電極ＧＨＮが配置されている。ソース領域ＨＮＳおよびドレイン領域ＨＮＤは、それぞれ、ｎ型のエクステンション領域ＥＮ３とｎ型の半導体領域ＮＲ３とを含む。エクステンション領域ＥＮ３は、半導体領域ＮＲ３とチャネル形成領域ＣＨＨＮとの間に位置し、かつ、ゲート電極ＧＨＮの側壁上に設けられたサイドウォールスペーサ（側壁絶縁膜）ＳＷの下部に位置している。そして、半導体領域ＮＲ３の表面およびゲート電極ＧＨＮの表面にはシリサイド層ＳＩＬが設けられている。
【００４５】
次に、高耐圧ｐ型トランジスタＱＨＰのデバイス構造について説明する。図４において、支持基板ＳＵＢの主面ＳＵＢａには、素子分離膜ＳＴＩが形成されており、この素子分離膜ＳＴＩで区画された領域Ｒ５に高耐圧ｐ型トランジスタＱＨＰが形成されている。支持基板ＳＵＢの主面ＳＵＢａには、ｎ型のウェル領域ＮＷ２が形成されており、高耐圧ｐ型トランジスタＱＨＰは、ｎ型のウェル領域ＮＷ２内に形成されている。
【００４６】
高耐圧ｐ型トランジスタＱＨＰは、ｐ型のゲート電極ＧＨＰ、ゲート絶縁膜ＧＩＨ、ｐ型のソース領域ＨＰＳ、ｐ型のドレイン領域ＨＰＤおよびチャネル形成領域ＣＨＨＰを有する。
【００４７】
ソース領域ＨＰＳ、ドレイン領域ＨＰＤおよびチャネル形成領域ＣＨＨＰは、ウェル領域ＮＷ２内に形成されており、ソース領域ＨＰＳおよびドレイン領域ＨＰＤは、ゲート電極ＧＨＰを挟むように、ゲート電極ＧＨＰの両端に配置されている。ソース領域ＨＰＳおよびドレイン領域ＨＰＤの間には、チャネル形成領域ＣＨＨＰが設けられ、チャネル形成領域ＣＨＨＰ上にゲート絶縁膜ＧＩＨを介してゲート電極ＧＨＰが配置されている。ソース領域ＨＰＳおよびドレイン領域ＨＰＤは、それぞれ、ｐ型のエクステンション領域ＥＰ２とｐ型の半導体領域ＰＲ２とを含む。エクステンション領域ＥＰ２は、半導体領域ＰＲ２とチャネル形成領域ＣＨＨＰとの間に位置し、かつ、ゲート電極ＧＨＰの側壁上に設けられたサイドウォールスペーサ（側壁絶縁膜）ＳＷの下部に位置している。そして、半導体領域ＰＲ２の表面およびゲート電極ＧＨＰの表面にはシリサイド層ＳＩＬが設けられている。
【００４８】
低耐圧ｎ型トランジスタＱＬＮおよび低耐圧ｐ型トランジスタＱＬＰがＳＯＴＢトランジスタであるのに対し、高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰは、バルクトランジスタと呼ばれる。高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰは、ＳＯＩ基板の半導体層ＳＬではなく、支持基板ＳＵＢに形成されているからである。
【００４９】
高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰのゲート長は、低耐圧ｎ型トランジスタＱＬＮおよび低耐圧ｐ型トランジスタＱＬＰのゲート長よりも長く、例えば、１５０ｎｍである。また、高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰのゲート絶縁膜ＧＩＨの膜厚は、低耐圧ｎ型トランジスタＱＬＮおよび低耐圧ｐ型トランジスタＱＬＰのゲート絶縁膜ＧＩＬの膜厚よりも厚く、例えば、５〜１５ｎｍである。
【００５０】
次に、ＳＯＴＢトランジスタであるｎ型トランジスタＭ２０のデバイス構造について説明する。図３において、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板には、素子分離膜ＳＴＩが形成されており、この素子分離膜ＳＴＩで区画された領域Ｒ３にｎ型トランジスタＭ２０が形成されている。
【００５１】
ｎ型トランジスタＭ２０は、ｎ型のゲート電極ＧＭ、ゲート絶縁膜ＧＩＭ、ｎ型のソース領域ＭＳ、ｎ型のドレイン領域ＭＤおよびチャネル形成領域ＣＨＭを有する。
【００５２】
ソース領域ＭＳ、ドレイン領域ＭＤおよびチャネル形成領域ＣＨＭは、埋め込み絶縁層ＢＯＸ上に位置する半導体層ＳＬ内に形成されており、ソース領域ＭＳおよびドレイン領域ＭＤは、ゲート電極ＧＭを挟むように、ゲート電極ＧＭの両端に配置されている。ソース領域ＭＳおよびドレイン領域ＭＤの間には、チャネル形成領域ＣＨＭが設けられ、チャネル形成領域ＣＨＭ上にゲート絶縁膜ＧＩＭを介してゲート電極ＧＭが配置されている。ソース領域ＭＳおよびドレイン領域ＭＤは、それぞれ、ｎ型のエクステンション領域ＥＮ２とｎ型の半導体領域ＮＲ２とを含む。エクステンション領域ＥＮ２は、半導体領域ＮＲ２とチャネル形成領域ＣＨＭとの間に位置し、かつ、ゲート電極ＧＭの側壁上に設けられたサイドウォールスペーサ（側壁絶縁膜）ＳＷの下部に位置している。そして、半導体領域ＮＲ２の表面およびゲート電極ＧＭの表面にはシリサイド層ＳＩＬが設けられている。
【００５３】
領域Ｒ３において、ｐ型の支持基板ＳＵＢの主面ＳＵＢａには、ｐ型ウェル領域ＰＷ２が設けられている。さらに、ｐ型ウェル領域ＰＷ２内であって、埋め込み絶縁層ＢＯＸに接するように、ｐ型のグランドプレーン領域（半導体領域）ＧＰ１が形成されている。グランドプレーン領域ＧＰ１の不純物濃度は、ｐ型ウェル領域ＰＷ２よりも高く、ｐ型ウェル領域ＰＷ２の不純物濃度は、支持基板ＳＵＢの不純物濃度よりも高い。
【００５４】
ｎ型トランジスタＭ２０は、前述の低耐圧ｎ型トランジスタＱＬＮと同様の構造を有する。ただし、ｎ型トランジスタＭ２０のチャネル形成領域ＣＨＭの不純物濃度は、低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度よりも高い。チャネル形成領域ＣＨＭに、例えば、ボロン（Ｂ）等の不純物をイオン注入したドープドチャネル構造となっている。因みに、ｎ型トランジスタＭ２０のチャネル形成領域ＣＨＭの不純物濃度は、３×１０１８ｃｍ−３としている。このように、ｎ型トランジスタＭ２０のチャネル形成領域ＣＨＭの不純物濃度を低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度よりも高くしたことにより、ｎ型トランジスタＭ２０のリーク電流を低減でき、図２に示す第２回路ＣＢ２０に形成されたシフトレジスタの消費電力を低減することができる。
【００５５】
ここで、比較例１として、図２のスイッチ部ＣＢ２２のｎ型トランジスタＭ２０を、図３に示すノンドープチャネル構造の低耐圧ｎ型トランジスタＱＬＮで構成した場合について説明する。なぜなら、第２回路ＣＢ２０は、第１電源電圧で動作する第１回路ＣＢ１０から入力信号を受けるため、第２回路ＣＢ２０を、第１回路ＣＢ１０と同様の低耐圧ｎ型トランジスタＱＬＮおよび低耐圧ｐ型トランジスタＱＬＰで構成するのが通例だからである。
【００５６】
図２に示す等価回路図において、例えば、半導体装置ＳＤの電源投入時等には、レベルシフタの入力信号である信号ＩＮ１およびＩＮ２が不定状態となり、信号ＩＮ１およびＩＮ２がともに（第１電源電圧）／２となりうるため、ｎ型トランジスタＭ２２およびＭ２４がともにＯＮ状態となる。ｐ型トランジスタＭ２１およびＭ２３は、たすきがけのため、ノードＣが第２電源電圧まで上昇する。つまり、ｎ型トランジスタＭ２０を構成する低耐圧ｎ型トランジスタのドレインに第２電源電圧が印加される。
【００５７】
スイッチ部ＣＢ２２のｎ型トランジスタＭ２０が、高耐圧ｎ型トランジスタＱＨＮに比べ、ゲート長の短い低耐圧ｎ型トランジスタＱＬＮで構成されており、ｎ型トランジスタＭ２０のゲート電圧が閾値電圧以下の場合に、ドレインに高電圧が印加されると、サブスレッショルド電流と呼ばれるドレイン・ソース間のリーク電流が増大する。この現象はＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）と呼ばれる。
【００５８】
これに対し、本実施の形態１では、ｎ型トランジスタＭ２０を低耐圧ｎ型トランジスタＱＬＮと同様の構造で構成するが、ｎ型トランジスタＭ２０のチャネル形成領域ＣＨＭの不純物濃度を、低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度よりも高くすることで、ｎ型トランジスタＭ２０のリーク電流を低減することができる。つまり、チャネル形成領域ＣＨＭの不純物濃度を高くすることにより、ドレインに第２電源電圧が印加されても、空乏層の延びを低減でき、ドレイン電界がソースにまで影響するのを防止することができるため、ドレイン・ソース間のリーク電流を防止し、半導体装置の低消費電力化を実現することができる。
【００５９】
また、ｎ型トランジスタＭ２０を低耐圧ｎ型トランジスタＱＬＮと同様の構造で構成し、ゲート長を等しくすることができるため、レベルシフタの面積を低減でき、半導体装置ＳＤの高集積化を実現出来る。
【００６０】
また、後述する変形例１または２に比べ、第２回路ＣＢ２０の形成領域内に、主面に段差を有する素子分離膜ＳＴＩを設ける必要がないので、半導体装置ＳＤの高集積化を実現出来る。
【００６１】
＜変形例１＞
図５は、実施の形態１の変形例１である半導体装置のデバイス構造を示す断面図である。変形例１では、図２に示す第２回路ＣＢ２０のスイッチ部ＣＢ２２を構成するｎ型トランジスタの構造が異なっている。低耐圧ｎ型トランジスタＱＬＮ、低耐圧ｐ型トランジスタＱＬＰ、高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰの構造は、上記実施の形態１と同様である。第２回路ＣＢ２０のスイッチ部ＣＢ２２は、図５に示すｎ型トランジスタＭ２０ａで構成されている。上記実施の形態１では、ｎ型トランジスタＭ２０は、ＳＯＴＢトランジスタで構成したが、変形例１のｎ型トランジスタＭ２０ａは、バルクトランジスタであり、支持基板ＳＵＢに形成されている。その他の構成は、上記実施の形態１では、ｎ型トランジスタＭ２０と同様であり、同じ符号を付している。
【００６２】
ｎ型トランジスタＭ２０ａは、ｎ型のゲート電極ＧＭ、ゲート絶縁膜ＧＩＭ、ｎ型のソース領域ＭＳ、ｎ型のドレイン領域ＭＤおよびチャネル形成領域ＣＨＭを有する。ゲート電極ＧＭは、支持基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩＭを介して形成されている。ｎ型のソース領域ＭＳ、ｎ型のドレイン領域ＭＤおよびチャネル形成領域ＣＨＭは、支持基板ＳＵＢ内に形成されている。ソース領域ＭＳおよびドレイン領域ＭＤは、それぞれ、ｎ型のエクステンション領域ＥＮ３とｎ型の半導体領域ＮＲ３とを含む。
【００６３】
ここで、ゲート電極ＧＭのゲート長は、低耐圧ｎ型トランジスタＱＬＮのゲート電極ＧＬＮのゲート長と等しく、ゲート絶縁膜ＧＩＭの膜厚は、低耐圧ｎ型トランジスタＱＬＮのゲート絶縁膜ＧＩＬの膜厚と等しい。また、チャネル形成領域ＣＨＭの不純物濃度は、低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度よりも高い。
【００６４】
変形例１によれば、上記実施の形態１の効果以外に、以下の効果が得られる。つまり、ｎ型トランジスタＭ２０ａで発生した熱を、支持基板ＳＵＢを介して放熱できるため、放熱特性を向上することができる。
【００６５】
＜変形例２＞
図６は、実施の形態１の変形例２である半導体装置のデバイス構造を示す断面図である。変形例２では、図２に示す第２回路ＣＢ２０のスイッチ部ＣＢ２２を構成するｎ型トランジスタの構造が異なっている。低耐圧ｎ型トランジスタＱＬＮ、低耐圧ｐ型トランジスタＱＬＰ、高耐圧ｎ型トランジスタＱＨＮおよび高耐圧ｐ型トランジスタＱＨＰの構造は、上記実施の形態１と同様である。第２回路ＣＢ２０のスイッチ部ＣＢ２２は、図６に示すｎ型トランジスタＭ２０ｂで構成されている。変形例２のｎ型トランジスタＭ２０ｂは、バルクトランジスタであり、高耐圧ｎ型トランジスタＱＨＮと同様の構造を有する。上記実施の形態１と共通する構成には同じ符号を付している。
【００６６】
ｎ型トランジスタＭ２０ｂは、ｎ型のゲート電極ＧＭ、ゲート絶縁膜ＧＩＭ、ｎ型のソース領域ＭＳ、ｎ型のドレイン領域ＭＤおよびチャネル形成領域ＣＨＭを有する。ゲート電極ＧＭは、支持基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩＭを介して形成されている。ｎ型のソース領域ＭＳ、ｎ型のドレイン領域ＭＤおよびチャネル形成領域ＣＨＭは、支持基板ＳＵＢ内に形成されている。ソース領域ＭＳおよびドレイン領域ＭＤは、それぞれ、ｎ型のエクステンション領域ＥＮ３とｎ型の半導体領域ＮＲ３とを含む。
【００６７】
ここで、ゲート電極ＧＭのゲート長は、低耐圧ｎ型トランジスタＱＬＮのゲート電極ＧＬＮのゲート長より長くしているため、チャネル形成領域ＣＨＭの不純物濃度は、低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度と等しくできる。ゲート電極ＧＭのゲート長を長くしたことで、ｎ型トランジスタＭ２０ｂのリーク電流を低減することができる。また、ｎ型トランジスタＭ２０ｂをバルクトランジスタとしてことで、ｎ型トランジスタＭ２０ｂで発生した熱を、支持基板ＳＵＢを介して放熱できるため、放熱特性を向上することができる。
【００６８】
なお、チャネル形成領域ＣＨＭの不純物濃度は、低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度よりも高くしても良く、それによって、よりリーク電流を低減できる。
【００６９】
＜変形例３＞
図７は、実施の形態１の変形例３である半導体装置の等価回路図である。変形例３の半導体装置は、レベルシフト部ＣＢ２３の回路構成が、実施の形態１のレベルシフト部ＣＢ２１の回路構成と異なる。
【００７０】
変形例３のレベルシフト部ＣＢ２３は、ｐ型トランジスタＭ２１、Ｍ２５、Ｍ２３、およびＭ２６、ｎ型トランジスタＭ２２およびＭ２４を有する。ｐ型トランジスタＭ２５は、ｐ型トランジスタＭ２１とノードＤとの間に接続され、そのゲートは、ノードＡに接続されている。ｐ型トランジスタＭ２６は、ｐ型トランジスタＭ２３とノードＥとの間に接続され、そのゲートは、ノードＢに接続されている。
【００７１】
図８は、比較例２である、図２に示す等価回路図のタイムチャートである。図８は、レベルシフタである第２回路ＣＢ２０の各ノードＡ、Ｂ、ＤおよびＥ、ｐ型トランジスタＭ２１およびＭ２３、ならびにｎ型トランジスタＭ２２およびＭ２４の動作遷移例を示している。
【００７２】
図８に示すように、レベルシフタの入力信号である信号ＩＮ１がＬｏｗからＨｉｇｈに遷移後、ｎ型トランジスタＭ２２の動作遷移にくらべ、ｐ型トランジスタＭ２１の動作遷移が遅れるため、ｎ型トランジスタＭ２２とｐ型トランジスタＭ２１が同時にＯＮの状態が発生する。そして、両者がＯＮの間、ノードＤはｐ型トランジスタＭ２１のオン抵抗とｎ型トランジスタＭ２２のオン抵抗の抵抗分割点（Ｌｏｗ´）の電位になる。ｎ型トランジスタＭ２２のオン抵抗、すなわちｎ型トランジスタＭ２２の駆動能力を高めることはもちろん必須だが、遷移時間がかかり、その間、貫通電流が流れる。ノードＤがＬｏｗ´になれば、ｐ型トランジスタＭ２３がＯＮし、高抵抗に囲まれたノードＥに電流が流れ込んでＨｉｇｈになって、ｐ型トランジスタＭ２１をＯＦＦできる。こうして、ノードＤは完全なＬｏｗとなり、出力は確定する。
【００７３】
一方、図７の等価回路図の場合、信号ＩＮ１がＬｏｗからＨｉｇｈに遷移すると、ｐ型トランジスタＭ２５がＯＦＦして高抵抗となるので、ノードＤの電荷は速やかにｎ型トランジスタＭ２２を介して排出され、Ｌｏｗに素早く確定する。したがって、出力確定までの時間が短く、高速な動作が可能となる。また、比較例２に比べ貫通電流を低減でき、消費電力も低減可能である。
【００７４】
（実施の形態２）
図９は、実施の形態２の半導体装置のブロック図である。図１０は、実施の形態２の半導体装置における電源電圧の立ち上げシーケンスを示す図面である。実施の形態２の半導体装置ＳＤ１は、第１回路ＣＢ１０、第２回路ＣＢ２０および第３回路ＣＢ３０以外に、第４回路ＣＢ４０および電源回路ＰＣを有する。
【００７５】
第４回路ＣＢ４０および電源回路ＰＣは、半導体装置ＳＤ１に外部から供給される外部電源電圧で駆動される論理回路である。外部電源電圧は、例えば、３．３Ｖである。第４回路ＣＢ４０および電源回路ＰＣは、第３電源線Ｖｃｃに接続されている。電源回路ＰＣは、外部電源電圧を受けて、第１電源線ＶＬおよび第２電源線ＶＨを発生させる回路である。例えば、半導体装置ＳＤ１の立ち上げ時、図１０に示すように、第３電源線Ｖｃｃの電位が最も早く安定状態に達し、次に、第２電源線ＶＨの電位、第１電源線ＶＬの電位順に安定状態となる。
【００７６】
本実施の形態２では、第２回路ＣＢ２０のスイッチ部ＣＢ２２のｎ型トランジスタのゲート入力信号を、外部電源電圧で動作する第４回路ＣＢ４０から取り込んでいる。スイッチ部ＣＢ２２のｎ型トランジスタは、上記実施の形態１と同様である。上記実施の形態１の例では、スイッチ部ＣＢ２２のｎ型トランジスタを第３回路ＣＢ３０からの信号で制御していたので、第２電源線ＶＨが安定状態となる不定１の間は、第２回路ＣＢ２０に貫通電流が流れてしまう。これに対して、本実施の形態２では、スイッチ部ＣＢ２２のｎ型トランジスタのゲートが、第４回路ＣＢ４０に接続されており、スイッチ部ＣＢ２２のｎ型トランジスタを、外部電源電圧で動作する第４回路ＣＢ４０からの信号で制御することで、いち早くスイッチ部ＣＢ２２のｎ型トランジスタをＯＦＦにすることができる。そのため、図１０の不定１および２における第２回路ＣＢ２０に貫通電流を防止することができる。
【００７７】
なお、本実施の形態２では、スイッチ部ＣＢ２２のｎ型トランジスタのゲートに外部電源電圧が入力されるため、スイッチ部ＣＢ２２は、上記変形例２のｎ型トランジスタＭ２０ｂで構成するのが好適である。
【００７８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７９】
例えば、上記実施の形態１または２において、第３回路ＣＢ３０は必須ではない。また、第２回路ＣＢ２０は、レベルシフタの例を用いて説明したが、それ以外の論理回路であっても良い。
【００８０】
また、上記実施の形態１において、スイッチ部ＣＢ２２を構成するｎ型トランジスタＭ２０のチャネル形成領域ＣＨＭの不純物濃度を、低耐圧ｎ型トランジスタＱＬＮのチャネル形成領域ＣＨＬＮの不純物濃度と等しくし、ｎ型トランジスタＭ２０のゲート長を低耐圧ｎ型トランジスタＱＬＮゲート長よりも長くする構成としても良い。ｎ型トランジスタＭ２０のゲート長を長くすることで、チャネル形成領域ＣＨＭの不純物濃度が低くても、上記のＤＩＢＬに起因するｎ型トランジスタＭ２０のリーク電流を低減することができる。また、変形例１または２に比べ、第２回路ＣＢ２０の形成領域内に、主面に段差を有する素子分離膜ＳＴＩを設ける必要がないので、半導体装置の高集積化を実現出来る。
【符号の説明】
【００８１】
ＢＯＸ  埋め込み絶縁層
ＣＢ１０  第１回路（第１回路ブロック）
ＣＢ２０  第２回路（第２回路ブロック）
ＣＢ２１、ＣＢ２３  レベルシフト部
ＣＢ２２  スイッチ部
ＣＢ３０  第３回路（第３回路ブロック）
ＣＢ４０  第４回路
ＣＨＨＮ、ＣＨＨＰ、ＣＨＬＮ、ＣＨＬＰ、ＣＨＭ  チャネル形成領域
ＥＮ１、ＥＮ２、ＥＮ３  エクステンション領域
ＥＰ１、ＥＰ２  エクステンション領域
ＧＩＨ、ＧＩＬ、ＧＩＭ  ゲート絶縁膜
ＧＨＮ、ＧＨＰ、ＧＬＮ、ＧＬＰ、ＧＭ  ゲート電極
ＧＰ１、ＧＰ２  グランドプレーン領域（半導体領域）
ＨＮＤ  ドレイン領域
ＨＮＳ  ソース領域
ＨＰＤ  ドレイン領域
ＨＰＳ  ソース領域
ＩＮＶ１、ＩＮＶ２  インバータ
ＬＣ１、ＬＣ２  論理回路
ＬＮＤ  ドレイン領域
ＬＮＳ  ソース領域
ＬＰＤ  ドレイン領域
ＬＰＳ  ソース領域
ＭＳ  ソース領域
ＭＤ  ドレイン領域
Ｍ１２、Ｍ２２、Ｍ２４、Ｍ３２  ｎ型トランジスタ
Ｍ１１、Ｍ２１、Ｍ２３、Ｍ２５、Ｍ２６、Ｍ３１  ｐ型トランジスタ
Ｍ２０、Ｍ２０ａ、Ｍ２０ｂ  ｎ型トランジスタ
ＮＲ１、ＮＲ２、ＮＲ３  半導体領域
ＮＷ１、ＮＷ２  ｎ型ウェル領域（ｎ型半導体領域）
ＰＣ  電源回路
ＰＲ１、ＰＲ２  半導体領域
ＰＷ１、ＰＷ２、ＰＷ３  ｐ型ウェル領域（ｐ型半導体領域）
ＱＨＮ  高耐圧ｎ型トランジスタ
ＱＨＰ  高耐圧ｐ型トランジスタ
ＱＬＮ  低耐圧ｎ型トランジスタ
ＱＬＰ  低耐圧ｐ型トランジスタ
ＳＤ、ＳＤ１  半導体装置
ＳＩＬ  シリサイド層
ＳＬ  半導体層
ＳＴＩ  素子分離膜
ＳＵＢ  支持基板（半導体基板）
ＳＵＢａ  主面
ＳＷ  サイドウォールスペーサ（側壁絶縁膜）
Ｎｃｃ  第３電源線
ＶＨ  第２電源線
ＶＬ  第１電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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