(57)【要約】【課題】オン抵抗の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層と、第１の側面、第２の側面、底面を有するトレンチと、第１導電型の第１の炭化珪素領域と、第２導電型の第２の炭化珪素領域と、第２の炭化珪素領域との間にトレンチを挟む第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間の型の第４の炭化珪素領域と、第４の炭化珪素領域との間にトレンチを挟む第１導電型の第５の炭化珪素領域と、第２の側面と底面に接する第２導電型の第６の炭化珪素領域と、ゲート電極と、ゲート電極と第２の炭化珪素領域との間の絶縁層と、を備え、第１の側面の第１の炭化珪素領域に接する部分が、第１の傾斜角を有する第１の領域と、第１の傾斜角よりも小さい第２の傾斜角を有する第２の領域と、第２の傾斜角よりも大きい第３の傾斜角を有する第３の領域と、を有する。【選択図】図１
2019096711.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と第２の面とを有する炭化珪素層と、
前記炭化珪素層の前記第１の面の側に位置する第１の電極と、
前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
前記炭化珪素層の中に存在し、第１の側面と、第２の側面と、前記第１の側面と前記第２の側面との間の底面とを有するトレンチと、
前記炭化珪素層の中に位置し、前記第１の側面と接する第１導電型の第１の炭化珪素領域と、
前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面に接する第２導電型の第２の炭化珪素領域と、
前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域との間に前記トレンチを挟む第２導電型の第３の炭化珪素領域と、
前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面に接する第１導電型の第４の炭化珪素領域と、
前記炭化珪素層の中に位置し、前記第３の炭化珪素領域と前記第１の面との間に位置し、前記第４の炭化珪素領域との間に前記トレンチを挟む第１導電型の第５の炭化珪素領域と、
前記炭化珪素層の中に位置し、前記第２の側面と前記底面に接し、前記第３の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第６の炭化珪素領域と、
前記第１の側面と前記第２の側面との間に位置するゲート電極と、
前記ゲート電極と前記第１の炭化珪素領域、前記ゲート電極と前記第２の炭化珪素領域、前記ゲート電極と前記第３の炭化珪素領域、及び、前記ゲート電極と前記第６の炭化珪素領域との間に位置する絶縁層と、を備え、
前記第１の側面の前記第１の炭化珪素領域に接する部分が、前記第１の面に対して第１の傾斜角を有する第１の領域と、前記第１の領域よりも前記第２の面に近く前記第１の面に対して前記第１の傾斜角よりも小さい第２の傾斜角を有する第２の領域と、前記第２の領域よりも前記第２の面に近く前記第１の面に対して前記第２の傾斜角よりも大きい第３の傾斜角を有する第３の領域と、を有する半導体装置。
【請求項２】
前記ゲート電極と前記底面との間の前記絶縁層の厚さが、前記ゲート電極と前記第２の領域との間の前記絶縁層の厚さよりも厚い請求項１記載の半導体装置。
【請求項３】
前記ゲート電極と前記底面との間の前記絶縁層の厚さが、前記ゲート電極と前記第２の領域との間の前記絶縁層の厚さの３倍以上である請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第２の傾斜角が０度以上３０度以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第２の領域の幅が前記第１の側面と前記第２の側面との間の最大距離の４分の１以上である請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第２の側面と前記第１の炭化珪素領域との間の前記第６の炭化珪素領域の幅は、０．６μｍ以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記第６の炭化珪素領域の第２導電型不純物濃度は１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記ゲート電極と前記第６の炭化珪素領域との間の前記絶縁層の厚さが、前記ゲート電極と前記第２の炭化珪素領域との間の前記絶縁層の厚さよりも厚い請求項１ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記第１の電極の少なくとも一部が前記ゲート電極と前記第２の側面との間に位置し、前記第１の電極の少なくとも一部が前記第５の炭化珪素領域及び前記第６の炭化珪素領域と接する請求項１ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
請求項１ないし請求項９いずれか一項記載の半導体装置を備えるインバータ回路。
【請求項１１】
請求項１ないし請求項９いずれか一項記載の半導体装置を備える駆動装置。
【請求項１２】
請求項１ないし請求項９いずれか一項記載の半導体装置を備える車両。
【請求項１３】
請求項１ないし請求項９いずれか一項記載の半導体装置を備える昇降機。
【請求項１４】
第１の面と第２の面とを有し、第１導電型の第１の炭化珪素領域を有する炭化珪素層の中に、前記第１の炭化珪素領域と前記第１の面との間に位置する第２導電型の第２の炭化珪素部分と、前記第２の炭化珪素部分と前記第１の面との間に位置する第１導電型の第３の炭化珪素部分と、を形成し、
前記炭化珪素層を前記第１の面の側からエッチングし、第１の側面と、第２の側面と、前記第１の側面と前記第２の側面との間の底面とを有し、前記第１の側面の前記第１の炭化珪素領域に接する部分が、前記第１の面に対して第１の傾斜角を有する第１の領域と、前記第１の領域よりも前記第２の面に近く前記第１の面に対して前記第１の傾斜角よりも小さい第２の傾斜角を有する第２の領域と、前記第２の領域よりも前記第２の面に近く前記第１の面に対して前記第２の傾斜角よりも大きい第３の傾斜角を有する第３の領域と、を有するトレンチを形成し、
前記炭化珪素層の中に、前記第２の側面と前記底面に接し、前記第２の炭化珪素部分よりも第２導電型不純物濃度が高い第２導電型の第４の炭化珪素部分を、第２導電型不純物の斜めイオン注入により形成し、
前記トレンチの内側に絶縁層を形成し、
前記絶縁層の上にゲート電極を形成し、
前記炭化珪素層の前記第１の面の側に第１の電極を形成し、
前記炭化珪素層の前記第２の面の側に第２の電極を形成する半導体装置の製造方法。
【請求項１５】
前記斜めイオン注入の加速電圧は、１ＭｅＶ未満である請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第２の傾斜角が０度以上３０度以下である請求項１４又は請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第２の側面と前記第１の炭化珪素領域との間の前記第４の炭化珪素部分の幅は、０．６μｍ以下である請求項１４ないし請求項１６いずれか一項記載の半導体装置の製造方法。
【請求項１８】
前記第４の炭化珪素部分の第２導電型不純物濃度は１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である請求項１４ないし請求項１７いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
【０００３】
炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のオン抵抗を低減する構造として、トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴがある。トレンチゲート型のＭＯＳＦＥＴは、単位面積当たりのチャネル密度が大きくなることでオン抵抗が低減される。トレンチゲート型のＭＯＳＦＥＴにおいて、更に、オン抵抗を低減する構造の実現が期待される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１０７５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層と、前記炭化珪素層の前記第１の面の側に位置する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、前記炭化珪素層の中に存在し、第１の側面と、第２の側面と、前記第１の側面と前記第２の側面との間の底面とを有するトレンチと、前記炭化珪素層の中に位置し、前記第１の側面と接する第１導電型の第１の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面に接する第２導電型の第２の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域との間に前記トレンチを挟む第２導電型の第３の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面に接する第１導電型の第４の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第３の炭化珪素領域と前記第１の面との間に位置し、前記第４の炭化珪素領域との間に前記トレンチを挟む第１導電型の第５の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第２の側面と前記底面に接し、前記第３の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第６の炭化珪素領域と、前記第１の側面と前記第２の側面との間に位置するゲート電極と、前記ゲート電極と前記第１の炭化珪素領域、前記ゲート電極と前記第２の炭化珪素領域、前記ゲート電極と前記第３の炭化珪素領域、及び、前記ゲート電極と前記第６の炭化珪素領域との間に位置する絶縁層と、を備え、前記第１の側面の前記第１の炭化珪素領域に接する部分が、前記第１の面に対して第１の傾斜角を有する第１の領域と、前記第１の領域よりも前記第２の面に近く前記第１の面に対して前記第１の傾斜角よりも小さい第２の傾斜角を有する第２の領域と、前記第２の領域よりも前記第２の面に近く前記第１の面に対して前記第２の傾斜角よりも大きい第３の傾斜角を有する第３の領域と、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の拡大模式断面図。
【図３】第１の実施形態の半導体装置の模式平面図。
【図４】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図５】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図６】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図７】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図８】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図９】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図１０】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図１１】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図１２】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図１３】第１の実施形態の半導体装置の作用及び効果の説明図。
【図１４】第１の実施形態の半導体装置の作用及び効果の説明図。
【図１５】第１の実施形態の別の一例の半導体装置の模式断面図。
【図１６】第２の実施形態の半導体装置の模式断面図。
【図１７】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図１８】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図１９】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図２０】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図２１】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図２２】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図２３】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図２４】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図２５】第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。
【図２６】第３の実施形態の駆動装置の模式図。
【図２７】第４の実施形態の車両の模式図。
【図２８】第５の実施形態の車両の模式図。
【図２９】第６の実施形態の昇降機の模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１０】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
【００１１】
トレンチの形状、絶縁層の厚さ等は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
【００１２】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層と、炭化珪素層の第１の面の側に位置する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、炭化珪素層の中に存在し、第１の側面と、第２の側面と、第１の側面と第２の側面との間の底面とを有するトレンチと、炭化珪素層の中に位置し、第１の側面と接する第１導電型の第１の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１の面との間に位置し、第１の側面に接する第２導電型の第２の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１の面との間に位置し、第２の炭化珪素領域との間にトレンチを挟む第２導電型の第３の炭化珪素領域と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置し、第１の側面に接する第１導電型の第４の炭化珪素領域と、炭化珪素層の中に位置し、第３の炭化珪素領域と第１の面との間に位置し、第４の炭化珪素領域との間にトレンチを挟む第１導電型の第５の炭化珪素領域と、炭化珪素層の中に位置し、第２の側面と底面に接し、第３の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第６の炭化珪素領域と、第１の側面と第２の側面との間に位置するゲート電極と、ゲート電極と第１の炭化珪素領域、ゲート電極と第２の炭化珪素領域、ゲート電極と第３の炭化珪素領域、及び、ゲート電極と第６の炭化珪素領域との間に位置する絶縁層と、を備える。そして、第１の側面の第１の炭化珪素領域に接する部分が、第１の面に対して第１の傾斜角を有する第１の領域と、第１の領域よりも第２の面に近く第１の面に対して第１の傾斜角よりも小さい第２の傾斜角を有する第２の領域と、第２の領域よりも第２の面に近く第１の面に対して第２の傾斜角よりも大きい第３の傾斜角を有する第３の領域と、を有する。
【００１３】
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。第１の実施形態において、第１導電型はｎ型、第２導電型はｐ型である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
【００１４】
図２は、第１の実施形態の半導体装置の拡大模式断面図である。図２は、ＭＯＳＦＥＴ１００のユニットセルを示す図である。ＭＯＳＦＥＴ１００では、図２に示すユニットセルが所定のピッチで第２の方向に繰り返し配置される。
【００１５】
図３は、第１の実施形態の半導体装置の模式平面図である。図３は、図１の第１の面（図１中のＰ１）における平面図である。第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に対して垂直な方向である。
【００１６】
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１の絶縁層１６ａ（絶縁層）、第２の絶縁層１６ｂ、第１のゲート電極１８ａ（ゲート電極）、第２のゲート電極１８ｂ、第１の層間絶縁層２０ａ、第２の層間絶縁層２０ｂ、第１のトレンチ５０（トレンチ）、及び、第２のトレンチ６０を備える。
【００１７】
炭化珪素層１０の中には、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型の第１のボディ領域２８ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２８ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２８ｃ、ｎ＋型の第１のソース領域３０ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域３０ｂ（第５の炭化珪素領域）、ｐ＋型の第１の電界緩和領域３２ａ（第６の炭化珪素領域）、ｐ＋型の第２の電界緩和領域３２ｂ、ｐ＋型の第１のコンタクト領域３４ａ、ｐ＋型の第２のコンタクト領域３４ｂが設けられる。
【００１８】
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
【００１９】
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
【００２０】
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。
【００２１】
（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１−２０］方向である。［１１−２０］方向は、ａ軸方向である。図１では、例えば、図中に示す第２の方向がａ軸方向である。
【００２２】
第１のトレンチ５０、及び、第２のトレンチ６０は、炭化珪素層１０の中に存在する。第１のトレンチ５０、及び、第２のトレンチ６０は、図３に示すように第１の方向に伸長する。第１のトレンチ５０、及び、第２のトレンチ６０は、炭化珪素層１０の一部である。
【００２３】
第１のトレンチ５０は、第１の側面５１と、第２の側面５２と、底面５３を有する。底面５３は、第１の側面５１と第２の側面５２の間に位置する。第１の側面５１のドリフト領域２６に接する部分が、第１の面Ｐ１に対して第１の傾斜角（図２中の“θ１”）を有する第１の領域５１ａと、第１の面Ｐ１に対して第２の傾斜角（図２中の“θ２”）を有する第２の領域５１ｂと、第１の面Ｐ１に対して第３の傾斜角（図２中の“θ３”）を有する第３の領域５１ｃと、を有する。第２の傾斜角θ２は第１の傾斜角θ１よりも小さい。第３の傾斜角θ３は第２の傾斜角θ２よりも大きい。
【００２４】
第１の傾斜角θ１は、例えば、８０度以上９０度以下である。第２の傾斜角θ２は、例えば、０度以上３０度以下である。第３の傾斜角θ３は、例えば、８０度以上９０度以下である。
【００２５】
第１のトレンチ５０の第２の領域５１ｂの幅（図２中の“ｗ１”）は、例えば、第１の側面５１と第２の側面５２との間の最大距離（図２中の“ｄ”）の４分の１以上である。
【００２６】
第２のトレンチ６０は、第１の側面６１と、第２の側面６２と、底面６３を有する。底面６３は、第１の側面６１と第２の側面６２の間に位置する。第１の側面６１のドリフト領域２６に接する部分が、第１の面Ｐ１に対して第１の傾斜角を有する第１の領域６１ａと、第１の面Ｐ１に対して第２の傾斜角を有する第２の領域６１ｂと、第１の面Ｐ１に対して第３の傾斜角を有する第３の領域６１ｃと、を有する。第２の傾斜角は第１の傾斜角よりも小さい。第３の傾斜角は第２の傾斜角よりも大きい。第２のトレンチ６０は、第１のトレンチ５０と同様の構成を有する。
【００２７】
第１のトレンチ５０及び第２のトレンチ６０は、各々左右で深さが異なる。第１のトレンチ５０及び第２のトレンチ６０は、第１の側面５１及び第１の側面６１の側が浅くなっている。第１のトレンチ５０及び第２のトレンチ６０は、左右非対称な形状を備える。
【００２８】
ｎ＋型のドレイン領域２４は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００２９】
ｎ−型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、第１の側面５１及び第１の側面６１に接する。ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物の不純物濃度は、ドレイン領域２４のｎ型不純物の不純物濃度よりも低い。ドリフト領域２６のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１９ｃｍ−３以下である。ドリフト領域２６の厚さは、例えば、５μｍ以上１５０μｍ以下である。
【００３０】
ｐ型の第１のボディ領域２８ａは、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。第１のボディ領域２８ａは、第１の側面５１に接する。ｐ型の第２のボディ領域２８ｂは、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。第１のボディ領域２８ａと第２のボディ領域２８ｂとの間には、第１のトレンチ５０が挟まれる。第２のボディ領域２８ｂは、第１の側面６１に接する。ｐ型の第３のボディ領域２８ｃは、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。第２のボディ領域２８ｂと第３のボディ領域２８ｃとの間には、第２のトレンチ６０が挟まれる。
【００３１】
第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃはＭＯＳＦＥＴ１００のチャネル領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、第１のボディ領域２８ａの第１の絶縁層１６ａと接する領域、及び、第２のボディ領域２８ｂの第２の絶縁層１６ｂと接する領域に電子が流れるチャネルが形成される。第１のボディ領域２８ａの第１の絶縁層１６ａと接する領域、及び、第２のボディ領域２８ｂの第２の絶縁層１６ｂと接する領域が、チャネル形成領域となる。
【００３２】
ＭＯＳＦＥＴ１００は、第１のトレンチ５０の片側、すなわち第１の側面５１側のみがチャネル形成領域となる。また、ＭＯＳＦＥＴ１００は、第２のトレンチ６０の片側、すなわち第１の側面６１側のみがチャネル形成領域となる。
【００３３】
第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃのｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
【００３４】
第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃの深さは、例えば、０．２μｍ以上１．０μｍ以下である。
【００３５】
ｎ＋型の第１のソース領域３０ａは、第１のボディ領域２８ａと炭化珪素層１０の表面との間に設けられる。第１のソース領域３０ａは、ソース電極１２と接する。第１のソース領域３０ａは、第１の絶縁層１６ａに接する。
【００３６】
ｎ＋型の第２のソース領域３０ｂは、第２のボディ領域２８ｂと炭化珪素層１０の表面との間に設けられる。第２のソース領域３０ｂは、ソース電極１２と接する。第２のソース領域３０ｂは、第２の絶縁層１６ｂに接する。
【００３７】
第１のソース領域３０ａ及び第２のソース領域３０ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域３０ａ及び第２のソース領域３０ｂのｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
【００３８】
第１のソース領域３０ａ及び第２のソース領域３０ｂのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソース領域３０ａ及び第２のソース領域３０ｂの深さは、第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃの深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。ドリフト領域２６と第１のソース領域３０ａ及び第２のソース領域３０ｂとの距離は、例えば、０．１μｍ以上０．９μｍ以下である。
【００３９】
ｐ＋型の第１のコンタクト領域３４ａは、第２のボディ領域２８ｂと炭化珪素層１０の表面との間に設けられる。第１のコンタクト領域３４ａは、ソース電極１２と接する。
【００４０】
ｐ＋型の第２のコンタクト領域３４ｂは、第３のボディ領域２８ｃと炭化珪素層１０の表面との間に設けられる。第２のコンタクト領域３４ｂは、ソース電極１２と接する。
【００４１】
第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂのｐ型不純物の不純物濃度は、例えば、第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃのｐ型不純物の不純物濃度よりも高い。
【００４２】
第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。また、ソース電極１２とのコンタクト部分は高濃度であることが好ましく、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００４３】
ｐ＋型の第１の電界緩和領域３２ａは、第１のトレンチ５０の第２の側面５２及び底面５３に接する。第１の電界緩和領域３２ａは、ドリフト領域２６と第１のトレンチ５０との間に設けられる。
【００４４】
第１の電界緩和領域３２ａとドリフト領域２６との境界の第２のトレンチ６０と対向すする部分は、例えば、第１の面Ｐ１に垂直な形状、又は、深くなるにつれて第１のトレンチ５０に近づくテーパ形状である。言い換えれば、第１の電界緩和領域３２ａとドリフト領域２６との境界には、第２のトレンチに向かって突出する凸部が存在しない。
【００４５】
第１の電界緩和領域３２ａの深さは、第１のトレンチ５０よりも深い。第２の側面５２とドリフト領域２６との間の第１の電界緩和領域３２ａの幅（図２中の“ｗ２”）は、例えば、０．２μｍ以上０．６μｍ以下である。
【００４６】
ｐ＋型の第２の電界緩和領域３２ｂは、第２のトレンチ６０の第２の側面６２及び底面６３に接する。第２の電界緩和領域３２ｂは、ドリフト領域２６と第２のトレンチ６０との間に設けられる。
【００４７】
第２の電界緩和領域３２ｂの深さは、第２のトレンチ６０よりも深い。第２の側面６２とドリフト領域２６との間の第２の電界緩和領域３２ｂの幅は、例えば、０．２μｍ以上０．６μｍ以下である。第２の電界緩和領域３２ｂは、第１の電界緩和領域３２ａと同様の構成を有する。
【００４８】
第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂのｐ型不純物の不純物濃度は、例えば、第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃのｐ型不純物の不純物濃度よりも高い。
【００４９】
第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００５０】
第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂの電位は、ソース電位に固定される。第１の電界緩和領域３２ａは、第２の絶縁層１６ｂに印加される電界を緩和させる機能を有する。特に、第２のトレンチ６０の第１の領域６１ａと第２の領域６１ｂとの間の角部の上に設けられる第２の絶縁層１６ｂに印加される電界を緩和させる。第２の電界緩和領域３２ｂも第１の電界緩和領域３２ａと同様に、図示しない隣接する絶縁層に印加される電界を緩和させる機能を有する。
【００５１】
第１のゲート電極１８ａは、第１のトレンチ５０の第１の側面５１と第２の側面５２との間に設けられる。第１のゲート電極１８ａは、第１のトレンチ５０の内部に設けられる。第１のゲート電極１８ａは、ソース電極１２とドレイン電極１４との間に設けられる。第１のゲート電極１８ａは、第１の絶縁層１６ａ上に設けられる。第１のゲート電極１８ａは、第１の方向に伸長する。
【００５２】
第２のゲート電極１８ｂは、第２のトレンチ６０の第１の側面６１と第２の側面６２との間に設けられる。第２のゲート電極１８ｂは、第２のトレンチ６０の内部に設けられる。第２のゲート電極１８ｂは、ソース電極１２とドレイン電極１４との間に設けられる。第２のゲート電極１８ｂは、第２の絶縁層１６ｂ上に設けられる。第２のゲート電極１８ｂは、第１の方向に伸長する。
【００５３】
第１のゲート電極１８ａ及び第２のゲート電極１８ｂは、導電層である。第１のゲート電極１８ａ及び第２のゲート電極１８ｂは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【００５４】
第１の絶縁層１６ａは、第１のソース領域３０ａ、第１のボディ領域２８ａ、ドリフト領域２６、第１の電界緩和領域３２ａ、第１のコンタクト領域３４ａの各領域と、第１のゲート電極１８ａとの間に設けられる。第１のボディ領域２８ａと第１のゲート電極１８ａとの間の第１の絶縁層１６ａは、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。
【００５５】
第１のゲート電極１８ａと第１のトレンチ５０の底面５３との間の第１の絶縁層１６ａの厚さ（図２中の“ｔ１”）は、例えば、第１のゲート電極１８ａと第１のトレンチ５０の第２の領域５１ｂとの間の第１の絶縁層１６ａの厚さ（図２中の“ｔ２”）よりも厚い。第１のゲート電極１８ａと第１のトレンチ５０の底面５３との間の第１の絶縁層１６ａの厚さｔ１は、例えば、第１のゲート電極１８ａと第１のトレンチ５０の第２の領域５１ｂとの間の第１の絶縁層１６ａの厚さｔ２の、例えば、３倍以上である。第１のゲート電極１８ａと第１のトレンチ５０の第２の領域５１ｂとの間の第１の絶縁層１６ａの厚さｔ２は、第２の領域５１ｂの中間地点における厚さの値で代表させる。
【００５６】
第１のゲート電極１８ａと第１の電界緩和領域３２ａとの間の第１の絶縁層１６ａの厚さ（図２中の“ｔ４”）は、例えば、第１のゲート電極１８ａと第１のボディ領域２８ａとの間の第１の絶縁層１６ａの厚さ（図２中の“ｔ３”）よりも厚い。
【００５７】
第２の絶縁層１６ｂは、第２のソース領域３０ｂ、第２のボディ領域２８ｂ、ドリフト領域２６、第２の電界緩和領域３２ｂ、第２のコンタクト領域３４ｂの各領域と、第２のゲート電極１８ｂとの間に設けられる。第２の絶縁層１６ｂは、第１の絶縁層１６ａと同様の構成及び機能を備える。
【００５８】
第１の絶縁層１６ａ及び第２の絶縁層１６ｂは、例えば、シリコン酸化膜である。第１の絶縁層１６ａ及び第２の絶縁層１６ｂには、例えば、Ｈｉｇｈ−ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ−Ｋ絶縁膜との積層膜も適用可能である。
【００５９】
第１の層間絶縁層２０ａは、第１のゲート電極１８ａ上に設けられる。第１の層間絶縁層２０ａは、例えば、シリコン酸化膜である。
【００６０】
第２の層間絶縁層２０ｂは、第２のゲート電極１８ｂ上に設けられる。第２の層間絶縁層２０ｂは、例えば、シリコン酸化膜である。
【００６１】
ソース電極１２は、炭化珪素層１０の表面上に設けられる。ソース電極１２は、第１のソース領域３０ａ、第２のソース領域３０ｂ、第１のコンタクト領域３４ａ、及び、第２のコンタクト領域３４ｂに接する。
【００６２】
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
【００６３】
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
【００６４】
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
【００６５】
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
【００６６】
第１の実施形態の半導体装置の製造方法は、第１の面と第２の面とを有し、第１導電型の第１の炭化珪素領域を有する炭化珪素層の中に、第１の炭化珪素領域と第１の面との間に位置する第２導電型の第２の炭化珪素部分と、第２の炭化珪素部分と第１の面との間に位置する第１導電型の第３の炭化珪素部分と、を形成し、炭化珪素層を第１の面の側からエッチングし、第１の側面と、第２の側面と、第１の側面と第２の側面との間の底面とを有し、第１の側面の第１の炭化珪素領域に接する部分が、第１の面に対して第１の傾斜角を有する第１の領域と、第１の領域よりも第２の面に近く第１の面に対して第１の傾斜角よりも小さい第２の傾斜角を有する第２の領域と、第２の領域よりも第２の面に近く第１の面に対して第２の傾斜角よりも大きい第３の傾斜角を有する第３の領域と、を有するトレンチを形成し、炭化珪素層の中に、第２の側面と底面に接し、第２の炭化珪素部分よりも第２導電型不純物濃度が高い第２導電型の第４の炭化珪素部分を、第２導電型不純物の斜めイオン注入により形成し、トレンチの内側に絶縁層を形成し、絶縁層の上にゲート電極を形成し、炭化珪素層の第１の面の側に第１の電極を形成し、炭化珪素層の第２の面の側に第２の電極を形成する。
【００６７】
図４、図５、図６、図７、図８、図９、図１０、図１１、図１２は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。
【００６８】
最初に、第１の面Ｐ１と第２の面Ｐ２を有し、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）を有する炭化珪素層１０を準備する。次に、炭化珪素層１０の中に、ｐ型の第２の炭化珪素部分１２８、ｎ＋型の第３の炭化珪素部分１３０、及び、ｐ＋型の第５の炭化珪素部分１３４を形成する（図４）。第３の炭化珪素部分１３０は、第２の炭化珪素部分１２８と第１の面Ｐ１との間に位置する。第５の炭化珪素部分１３４は、第２の炭化珪素部分１２８と第１の面Ｐ１との間に位置する。
【００６９】
第２の炭化珪素部分１２８、第３の炭化珪素部分１３０、及び、第５の炭化珪素部分１３４は、例えば、イオン注入法により形成される。第２の炭化珪素部分１２８は、最終的に、第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃとなる。第３の炭化珪素部分１３０は、最終的に、第１のソース領域３０ａ及び第２のソース領域３０ｂとなる。第５の炭化珪素部分１３４は、最終的に、第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂとなる。
【００７０】
次に、第１のマスク材７０を炭化珪素層１０の表面に形成する。第１のマスク材７０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による堆積とリソグラフィ法及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によるパターニングにより形成される。第１のマスク材７０は、例えば、シリコン窒化膜である。
【００７１】
次に、第１のマスク材７０をマスクに、ＲＩＥ法により、第１の予備トレンチ４９、及び、第２の予備トレンチ５９を形成する（図５）。第１の予備トレンチ４９、及び、第２の予備トレンチ５９の深さは、例えば、第２の炭化珪素部分１２８の深さよりも浅い。
【００７２】
次に、第１のマスク材７０の一部をＲＩＥ法により除去した後、ＲＩＥ法により第１のトレンチ５０及び第２のトレンチ６０を形成する（図６）。第１の予備トレンチ４９、及び、第２の予備トレンチ５９に対応する部分の深さが、他の部分の深さよりも深くなる。
【００７３】
第１のトレンチ５０は、第１の側面５１と、第２の側面５２と、底面５３を有する。底面５３は、第１の側面５１と第２の側面５２の間に位置する。第１の側面５１のドリフト領域２６に接する部分が、第１の面Ｐ１に対して第１の傾斜角を有する第１の領域５１ａと、第１の面Ｐ１に対して第２の傾斜角を有する第２の領域５１ｂと、第１の面Ｐ１に対して第３の傾斜角を有する第３の領域５１ｃと、を有する。第２の傾斜角は第１の傾斜角よりも小さい。第３の傾斜角は第２の傾斜角よりも大きい。
【００７４】
第２のトレンチ６０は、第１の側面６１と、第２の側面６２と、底面６３を有する。底面６３は、第１の側面６１と第２の側面６２の間に位置する。第１の側面６１のドリフト領域２６に接する部分が、第１の面Ｐ１に対して第１の傾斜角を有する第１の領域６１ａと、第１の面Ｐ１に対して第２の傾斜角を有する第２の領域６１ｂと、第１の面Ｐ１に対して第３の傾斜角を有する第３の領域６１ｃと、を有する。第２の傾斜角は第１の傾斜角よりも小さい。第３の傾斜角は第２の傾斜角θ２よりも大きい。第２のトレンチ６０は、第１のトレンチ５０と同様の構成を有する。
【００７５】
第１のトレンチ５０及び第２のトレンチ６０において、第１の傾斜角は、例えば、８０度以上９０度以下である。第２の傾斜角は、例えば、０度以上３０度以下である。第３の傾斜角は、例えば、８０度以上９０度以下である。
【００７６】
次に、炭化珪素層１０の中に、第１のトレンチ５０の第２の側面５２と底面５３に接し、第２の炭化珪素部分１２８よりもｐ型不純物濃度が高いｐ型の第４の炭化珪素部分１３２ａを、ｐ型不純物の斜めイオン注入により形成する（図７）。
【００７７】
第４の炭化珪素部分１３２ａはｐ型不純物を、第１のトレンチ５０の第２の側面５２に対してｐ型不純物を斜めイオン注入することにより形成する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００７８】
斜めイオン注入の加速電圧は、例えば、１ＭｅＶ未満である。炭化珪素層１０の第１の面Ｐ１の法線方向に対するイオン注入方向の角度は、例えば、１０度以上４５度以下である。
【００７９】
第４の炭化珪素部分１３２ａを形成する際、第２のトレンチ６０の第２の側面６２と底面６３に接し、第２の炭化珪素部分１２８よりもｐ型不純物濃度が高いｐ型の第６の炭化珪素部分１３２ｂも同時に形成される。第４の炭化珪素部分１３２ａ及び第６の炭化珪素部分１３２ｂは、それぞれ、第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂとなる。
【００８０】
第１のトレンチ５０の第２の側面５２とドリフト領域２６との間の第４の炭化珪素部分１３２ａの幅は、例えば、０．６μｍ以下である。また、第２のトレンチ６０の第２の側面６２とドリフト領域２６との間の第６の炭化珪素部分１３２ｂの幅は、例えば、０．６μｍ以下である。第４の炭化珪素部分１３２ａ及び第６の炭化珪素部分１３２ｂのｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００８１】
次に、第１のトレンチ５０内を絶縁層１１６ａで埋め込み、かつ、第２のトレンチ６０内を絶縁層１１６ｂで埋め込む（図８）。絶縁層１１６ａ及び絶縁層１１６ｂは、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
【００８２】
次に、第１のトレンチ５０内の絶縁層１１６ａの一部を除去し、かつ、第２のトレンチ６０内の絶縁層１１６ｂの一部を除去する（図９）。絶縁層１１６ａの一部、及び、絶縁層１１６ｂの一部の除去は、例えば、ウェットエッチング法により行う。
【００８３】
次に、第１のトレンチ５０の第１の側面５１の上、及び、第２の側面５２の上に絶縁層２１６ａを形成する。同時に、第２のトレンチ６０の第１の側面６１の上、及び、第２の側面６２の上に絶縁層２１６ｂを形成する（図１０）。絶縁層２１６ａ及び絶縁層２１６ｂは、例えば、熱酸化法又はＣＶＤ法で形成されるシリコン酸化膜である。
【００８４】
絶縁層１１６ａ、及び、絶縁層２１６ａは、第１のトレンチ５０の内側に形成された第１の絶縁層１６ａを構成する。絶縁層１１６ｂ、及び、絶縁層２１６ｂは、第２のトレンチ６０の内側に形成された第２の絶縁層１６ｂを構成する。
【００８５】
次に、第１の絶縁層１６ａの上に第１のゲート電極１８ａを形成する。同時に、第２の絶縁層１６ｂの上に第２のゲート電極１８ｂを形成する（図１１）。第１のゲート電極１８ａ及び第２のゲート電極１８ｂは、例えば、ＣＶＤ法により形成される多結晶質シリコンである。
【００８６】
次に、第１のマスク材７０を除去する。次に、第１のゲート電極１８ａの上に第１の層間絶縁層２０ａを形成する。同時に、第２のゲート電極１８ｂの上に第２の層間絶縁層２０ｂを形成する（図１２）。第１の層間絶縁層２０ａ及び第２の層間絶縁層２０ｂは、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【００８７】
その後、公知のプロセス技術を用いて、ソース電極１２及びドレイン電極１４を形成する。以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が製造される。
【００８８】
以下、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
【００８９】
第１の実施形態のＭＯＳＦＥＴ１００は、第１の電界緩和領域３２ａを備える。これにより、ＭＯＳＦＥＴ１００のオフ動作時に第２の絶縁層１６ｂに印加される電界強度が緩和する。したがって、第２の絶縁層１６ｂの絶縁破壊が生じにくくなり、ＭＯＳＦＥＴ１００の信頼性が向上する。さらに、第２のトレンチ６０の第１の側面６１が、第１の領域６１ａ、第２の領域６１ｂ、第３の領域６１ｃを備えることにより、ＭＯＳＦＥＴ１００のオン動作時の電流経路が広がり、ＭＯＳＦＥＴ１００のオン抵抗が低減する。以下、詳述する。
【００９０】
トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴは、単位面積当たりのオン抵抗の低減が可能であり、オン電流を増大させることが可能である。しかし、ＭＯＳＦＥＴのオフ動作時にトレンチ内の絶縁層、特に、トレンチ内のゲート電極の角部の絶縁層に電界が集中し、絶縁層の信頼性が劣化することが問題となる。
【００９１】
第１の実施形態のＭＯＳＦＥＴ１００は、第１の電界緩和領域３２ａを備える。第１の電界緩和領域３２ａは、第１のトレンチ５０及び第２のトレンチ６０よりも深い。
【００９２】
第１の電界緩和領域３２ａを設けることにより、ＭＯＳＦＥＴ１００のオフ動作時のドリフト領域２６内の電界分布が変化し、第２の絶縁層１６ｂに印加される電界強度が緩和される。特に、電界が集中しやすい、第２のゲート電極１８ｂの角部の第２の絶縁層１６ｂに印加される電界強度が緩和される。したがって、第２の絶縁層１６ｂの絶縁破壊が生じにくくなり、ＭＯＳＦＥＴ１００の信頼性が向上する。
【００９３】
図１３は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１３は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、トレンチゲート型の縦型ＭＯＳＦＥＴ９００である。ＭＯＳＦＥＴ９００は、第１のトレンチ７５及び第２のトレンチ８０の左右の深さが均等である点、言い換えれば、第１のトレンチ７５及び第２のトレンチ８０が左右対称な形状である点で第１の実施形態のＭＯＳＦＥＴ１００と異なる。トレンチの形状以外は第１の実施形態のＭＯＳＦＥＴ１００と同様である。
【００９４】
比較例のＭＯＳＦＥＴ９００においても、第１の電界緩和領域３２ａを備えることで、第２の絶縁層１６ｂに印加される電界強度が緩和され、信頼性が向上する。しかし、例えば、第２のトレンチ８０が左右対称な形状であることにより、第１の電界緩和領域３２ａと第２のトレンチ８０との間のドリフト領域２６の幅が狭くなる。したがって、図１３中に点線矢印で示すＭＯＳＦＥＴ９００のオン動作時の電流経路（電子の流れる経路）が狭まり、ＭＯＳＦＥＴ９００のオン抵抗が大きくなる。
【００９５】
図１４は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１４は、第１の実施形態の半導体装置の模式断面図である。
【００９６】
第１の実施形態のＭＯＳＦＥＴ１００は、第１のトレンチ５０の第１の側面５１の側、及び、第２のトレンチ６０の第１の側面６１の側が浅い左右非対称な形状を備える。このため、例えば、第１の電界緩和領域３２ａと第２のトレンチ８０との間のドリフト領域２６の幅が比較例のＭＯＳＦＥＴ９００に比べて広くなる。したがって、図１４中に点線矢印で示すＭＯＳＦＥＴ１００のオン動作時の電流経路が、比較例のＭＯＳＦＥＴ９００に比べて広くなり、ＭＯＳＦＥＴ１００のオン抵抗が低減する。
【００９７】
オン抵抗を低減するために第１の電界緩和領域３２ａと第２のトレンチ６０との間のドリフト領域２６の幅を十分に確保しつつ、第２の絶縁層１６ｂに対する十分な電界緩和効果を得るためには、第１の電界緩和領域３２ａの深さを深くすることが要求される。一般に炭化珪素層１０内に深いｐ型不純物領域をイオン注入法で形成するためには、イオンの加速エネルギーが１ＭｅＶを超えるような高エネルギーイオン注入装置が必要となる。しかし、高価な高エネルギーイオン注入装置を用いることで半導体装置の製造コストが増加する。また、高エネルギーイオン注入を行う場合、イオン注入のマスク材を厚くする必要が生じ、微細なパターンの形成が困難となる。このため、ＭＯＳＦＥＴの微細化を阻害するおそれがある。
【００９８】
第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、第１の電界緩和領域３２ａを、第１のトレンチ５０の第２の側面５２に対してｐ型不純物を斜めイオン注入することにより形成する。このため、深い第１の電界緩和領域３２ａを、高エネルギーイオン注入装置を用いることなく形成できる。言い換えれば、１ＭｅＶ未満の加速電圧で、深い第１の電界緩和領域３２ａを形成できる。したがって、ＭＯＳＦＥＴ１００を低コストで製造することが可能となる。また、薄いマスク材でのイオン注入が可能であり、ＭＯＳＦＥＴ１００の微細化が容易となる。
【００９９】
炭化珪素層１０の第１の面Ｐ１の法線方向に対するイオン注入方向の角度は、１０度以上４５度以下であることが好ましい。上記範囲を下回ると、第１の電界緩和領域３２ａの幅ｗ２が狭くなり、第２の絶縁層１６ｂの電界緩和効果が不十分となるおそれがある。上記範囲を上回ると、第１のトレンチ５０の深い領域が影になり、ｐ型不純物をイオン注入できないおそれがある。
【０１００】
第１のトレンチ５０の第２の傾斜角θ２は、オン動作時の電流経路を広くする観点から０度以上３０度以下であることが好ましい。また、第１のトレンチ５０の第２の領域５１ｂの幅ｗ１は、オン動作時の電流経路を広くする観点から、第１の側面５１と第２の側面５２との間の最大距離ｄの４分の１以上であることが好ましく、３分の１以上であることがより好ましい。
【０１０１】
第１のゲート電極１８ａと第１のトレンチ５０の底面５３との間の第１の絶縁層１６ａの厚さｔ１は、第１のゲート電極１８ａと第１のトレンチ５０の第２の領域５１ｂとの間の第１の絶縁層１６ａの厚さｔ２よりも厚いことが好ましい。第１のゲート電極１８ａと第１のトレンチ５０の底面５３との間の第１の絶縁層１６ａの厚さｔ１は、第１のゲート電極１８ａと第１のトレンチ５０の第２の領域５１ｂとの間の第１の絶縁層１６ａの厚さｔ２の、例えば、３倍以上であることが好ましい。
【０１０２】
ＭＯＳＦＥＴ１００のオフ動作時のｐｎ接合のアバランシェ降伏は、第１の電界緩和領域３２ａの底部で生じやすい。アバランシェ降伏が生ずると、第１のトレンチ５０の底面５３の上の第１の絶縁層１６ａにホットホールが注入され、第１の絶縁層１６ａの絶縁性が劣化するおそれがある。第１のトレンチ５０の底面５３の上の第１の絶縁層１６ａを厚くすることにより、第１の絶縁層１６ａの絶縁性の劣化を抑制できる。また、第１の絶縁層１６ａを厚くすることにより、第１のゲート電極１８ａのゲート容量が小さくなり、ＭＯＳＦＥＴ１００の消費電力の抑制、及び、ＭＯＳＦＥＴ１００の高速化が実現できる。
【０１０３】
第１のゲート電極１８ａと第１の電界緩和領域３２ａとの間の第１の絶縁層１６ａの厚さｔ４は、第１のゲート電極１８ａと第１のボディ領域２８ａとの間の第１の絶縁層１６ａの厚さｔ３よりも厚いことが好ましい。第１の電界緩和領域３２ａとの間の第１の絶縁層１６ａの厚さを厚くすることにより、第１のゲート電極１８ａのゲート容量が小さくなり、ＭＯＳＦＥＴ１００の消費電力の抑制、及び、ＭＯＳＦＥＴ１００の高速化が実現できる。
【０１０４】
第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下であることが好ましい。上記範囲を下回ると、第１の絶縁層１６ａ及び第２の絶縁層１６ｂの電界緩和効果が不十分となるおそれがある。上記範囲を上回ると、第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂの形成が困難となる。
【０１０５】
第２の側面５２とドリフト領域２６との間の第１の電界緩和領域３２ａの幅ｗ２は、０．２μｍ以上０．６μｍ以下であることが好ましい。上記範囲を下回ると、第２の絶縁層１６ｂの電界緩和効果が不十分となるおそれがある。上記範囲を上回ると、第１の電界緩和領域３２ａと第２のトレンチ６０との間のドリフト領域２６の幅が狭くなり、ＭＯＳＦＥＴ１００のオン抵抗が十分に低減できないおそれがある。また、上記範囲を上回ると、第１の電界緩和領域３２ａのイオン注入法による形成が困難となる。
【０１０６】
主に、第１のトレンチ５０の側面と炭化珪素層１０の表面との間の傾斜角が９０度である場合を例に説明したが、傾斜角は必ずしも９０度に限定されるわけではない。
【０１０７】
例えば、第２の方向がａ軸の方向である場合、電子の移動度を最大にする観点からは、チャネル領域が形成される第１の側面５１をａ面、すなわち、（１１−２０）面に実質的に一致させることが好ましい。したがって、例えば、第１の面Ｐ１の（０００１）面に対するオフ角をαとすると、第１の側面５１の傾斜角は９０度−αとすることが好ましい。この際、第２の側面５２は（１１−２０）面に一致しない。第２の側面５２にはチャネル領域は形成されないため電子の移動度の低下は無視できる。第１の側面５１にのみチャネル領域を形成することにより、ＭＯＳＦＥＴ１００の電子の移動度を最大化することができる。
【０１０８】
また、例えば、第１のトレンチ５０の伸長する第１の方向を、ａ軸とするよう第１のトレンチ５０を形成し、第１の側面５１及び第２の側面５２の傾斜角を９０度とすることが好ましい。トレンチの側面がｍ面、すなわち、（１−１００）面に実質的に一致し、電子の移動度が向上する。この際、第１の側面５１及び第２の側面５２はともに（１−１００）面に一致することになる。
【０１０９】
図１５は、第１の実施形態の別の一例の半導体装置の模式断面図である。第１の実施形態の別の一例の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１０１である。
【０１１０】
ＭＯＳＦＥＴ１０１は、第１のトレンチ５０の第２の領域５１ｂ、及び、第２のトレンチ６０の第２の領域６１ｂが、第１の面Ｐ１に対して略平行である。言い換えれば、第２の傾斜角が０度である。ＭＯＳＦＥＴ１０１も、ＭＯＳＦＥＴ１００と同様の効果を奏する。
【０１１１】
以上、第１の実施形態のＭＯＳＦＥＴ１００及び変形例のＭＯＳＦＥ１０１によれば、オン抵抗が低減する。また、絶縁層の耐圧が向上し、信頼性が向上する。また、第１の実施形態の製造方法によれば、ＭＯＳＦＥＴ１００の製造コストの低減、及び、ＭＯＳＦＥＴ１００の微細化が可能となる。
【０１１２】
（第２の実施形態）
第２の実施形態の半導体装置は、第１の電極の少なくとも一部がゲート電極と第２の側面との間に位置し、第１の電極の少なくとも一部が第５の炭化珪素領域及び第６の炭化珪素領域と接する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【０１１３】
図１６は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
【０１１４】
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１の絶縁層１６ａ（絶縁層）、第２の絶縁層１６ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂ、第１の層間絶縁層２０ａ、第２の層間絶縁層２０ｂ、第１のトレンチ５０（トレンチ）、及び、第２のトレンチ６０を備える。
【０１１５】
炭化珪素層１０の中には、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型の第１のボディ領域２８ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２８ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２８ｃ、ｎ＋型の第１のソース領域３０ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域３０ｂ（第５の炭化珪素領域）、ｐ＋型の第１の電界緩和領域３２ａ（第６の炭化珪素領域）、ｐ＋型の第２の電界緩和領域３２ｂ、ｐ＋型の第１のコンタクト領域３４ａ、ｐ＋型の第２のコンタクト領域３４ｂが設けられる。
【０１１６】
第１のトレンチ５０、及び、第２のトレンチ６０は、炭化珪素層１０の中に存在する。第１のトレンチ５０、及び、第２のトレンチ６０は、第１の方向に伸長する。第１のトレンチ５０、及び、第２のトレンチ６０は、炭化珪素層１０の一部である。
【０１１７】
第１のトレンチ５０は、第１の側面５１と、第２の側面５２と、底面５３を有する。底面５３は、第１の側面５１と第２の側面５２の間に位置する。第２のトレンチ６０は、第１の側面６１と、第２の側面６２と、底面６３を有する。底面６３は、第１の側面６１と第２の側面６２の間に位置する。
【０１１８】
ソース電極１２の一部１２ａは、炭化珪素層１０の中に設けられる。ソース電極１２の一部１２ａは、第１のゲート電極１８ａと第２の側面５２との間に位置する。ソース電極１２の一部１２ａは、第２の側面５２で、第２のソース領域３０ｂ、及び、第１の電界緩和領域３２ａに接する。ソース電極１２の一部１２ａは、第１の絶縁層１６ａに接する。
【０１１９】
ソース電極１２の一部１２ａの深さは、例えば、第２のボディ領域２８ｂの深さよりも浅い。
【０１２０】
第１のゲート電極１８ａとソース電極１２の一部１２ａとの間の第１の絶縁層１６ａの厚さ（図１６中の“ｔ４”）は、例えば、第１のゲート電極１８ａと第１のボディ領域２８ａとの間の第１の絶縁層１６ａの厚さ（図１６中の“ｔ３”）よりも厚い。第１のゲート電極１８ａとソース電極１２の一部１２ａとの間の第１の絶縁層１６ａの厚さｔ４は、例えば、第１のゲート電極１８ａと第１のボディ領域２８ａとの間の第１の絶縁層１６ａの厚さｔ３の５倍以上である。
【０１２１】
次に、第２の実施形態の半導体装置の製造方法の一例について説明する。
【０１２２】
図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５は、第２の実施形態の半導体装置の製造方法の一例を示す模式断面図である。
【０１２３】
最初に、第１の面Ｐ１と第２の面Ｐ２を有し、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）を有する炭化珪素層１０を準備する。次に、炭化珪素層１０の中に、ｐ型の第２の炭化珪素部分１２８、及び、ｎ＋型の第３の炭化珪素部分１３０を形成する（図１７）。第３の炭化珪素部分１３０は、第２の炭化珪素部分１２８と第１の面Ｐ１との間に位置する。
【０１２４】
第２の炭化珪素部分１２８、及び、第３の炭化珪素部分１３０は、例えば、イオン注入法により形成される。第２の炭化珪素部分１２８は、最終的に、第１のボディ領域２８ａ、第２のボディ領域２８ｂ、及び、第３のボディ領域２８ｃとなる。第３の炭化珪素部分１３０は、最終的に、第１のソース領域３０ａ及び第２のソース領域３０ｂとなる。
【０１２５】
次に、第１のマスク材７０を炭化珪素層１０の表面に形成する。第１のマスク材７０は、例えば、ＣＶＤ法による堆積とリソグラフィ法及びＲＩＥ法によるパターニングにより形成される。第１のマスク材７０は、例えば、シリコン窒化膜である。
【０１２６】
次に、第１のマスク材７０をマスクに、ＲＩＥ法により、第１の予備トレンチ４９、及び、第２の予備トレンチ５９を形成する（図１８）。第１の予備トレンチ４９、及び、第２の予備トレンチ５９の深さは、例えば、第２の炭化珪素部分１２８の深さよりも浅い。
【０１２７】
次に、第１のマスク材７０を除去した後、第２のマスク材７２を炭化珪素層１０の表面の一部、第１の予備トレンチ４９内の一部、及び、第２の予備トレンチ５９内の一部に形成する（図１９）。第２のマスク材７２は、例えば、ＣＶＤ法による堆積とリソグラフィ法及びＲＩＥ法によるパターニングにより形成される。第２のマスク材７２は、例えば、シリコン窒化膜である。
【０１２８】
次に、第２のマスク材７２をマスクに、ＲＩＥ法により第１のトレンチ５０及び第２のトレンチ６０を形成する（図２０）。第１の予備トレンチ４９、及び、第２の予備トレンチ５９に対応する部分の深さが、他の部分の深さよりも深くなる。
【０１２９】
次に、第１のトレンチ５０内の第２のマスク材７２、及び、第２のトレンチ６０内の第２のマスク材７２を除去する（図２１）。
【０１３０】
第１のトレンチ５０は、第１の側面５１と、第２の側面５２と、底面５３を有する。底面５３は、第１の側面５１と第２の側面５２の間に位置する。第１の側面５１のドリフト領域２６に接する部分が、第１の面Ｐ１に対して第１の傾斜角を有する第１の領域５１ａと、第１の面Ｐ１に対して第２の傾斜角を有する第２の領域５１ｂと、第１の面Ｐ１に対して第３の傾斜角を有する第３の領域５１ｃと、を有する。第２の傾斜角は第１の傾斜角よりも小さい。第３の傾斜角は第２の傾斜角よりも大きい。
【０１３１】
第２のトレンチ６０は、第１の側面６１と、第２の側面６２と、底面６３を有する。底面６３は、第１の側面６１と第２の側面６２の間に位置する。第１の側面６１のドリフト領域２６に接する部分が、第１の面Ｐ１に対して第１の傾斜角を有する第１の領域６１ａと、第１の面Ｐ１に対して第２の傾斜角を有する第２の領域６１ｂと、第１の面Ｐ１に対して第３の傾斜角を有する第３の領域６１ｃと、を有する。第２の傾斜角は第１の傾斜角よりも小さい。第３の傾斜角は第２の傾斜角θ２よりも大きい。第２のトレンチ６０は、第１のトレンチ５０と同様の構成を有する。
【０１３２】
第１のトレンチ５０及び第２のトレンチ６０において、第１の傾斜角は、例えば、８０度以上９０度以下である。第２の傾斜角は、例えば、０度以上３０度以下である。第３の傾斜角は、例えば、８０度以上９０度以下である。
【０１３３】
次に、炭化珪素層１０の中に、第１のトレンチ５０の第２の側面５２と底面５３に接し、第２の炭化珪素部分１２８よりもｐ型不純物濃度が高いｐ型の第４の炭化珪素部分１３２ａを、ｐ型不純物の斜めイオン注入により形成する（図２２）。
【０１３４】
第４の炭化珪素部分１３２ａはｐ型不純物を、第１のトレンチ５０の第２の側面５２に対してｐ型不純物を斜めイオン注入することにより形成する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【０１３５】
斜めイオン注入の加速電圧は、例えば、１ＭｅＶ未満である。炭化珪素層１０の第１の面Ｐ１の法線方向に対するイオン注入方向の角度は、例えば、１０度以上４５度以下である。
【０１３６】
第４の炭化珪素部分１３２ａを形成する際、第２のトレンチ６０の第２の側面６２と底面６３に接し、第２の炭化珪素部分１２８よりもｐ型不純物濃度が高いｐ型の第６の炭化珪素部分１３２ｂも同時に形成される。第４の炭化珪素部分１３２ａ及び第６の炭化珪素部分１３２ｂは、それぞれ、第１の電界緩和領域３２ａ及び第２の電界緩和領域３２ｂとなる。
【０１３７】
第１のトレンチ５０の第２の側面５２とドリフト領域２６との間の第４の炭化珪素部分１３２ａの幅は、例えば、０．６μｍ以下である。また、第２のトレンチ６０の第２の側面６２とドリフト領域２６との間の第６の炭化珪素部分１３２ｂの幅は、例えば、０．６μｍ以下である。第４の炭化珪素部分１３２ａ及び第６の炭化珪素部分１３２ｂのｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【０１３８】
次に、第１のトレンチ５０内を絶縁層１１６ａで埋め込み、かつ、第２のトレンチ６０内を絶縁層１１６ｂで埋め込む（図２３）。絶縁層１１６ａ及び絶縁層１１６ｂは、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
【０１３９】
次に、第１のトレンチ５０内の絶縁層１１６ａの一部を除去し、かつ、第２のトレンチ６０内の絶縁層１１６ｂの一部を除去する。絶縁層１１６ａの一部、及び、絶縁層１１６ｂの一部の除去は、例えば、ウェットエッチング法により行う。
【０１４０】
次に、第１のトレンチ５０の第１の側面５１の上に絶縁層２１６ａを形成する。同時に、第２のトレンチ６０の第１の側面６１の上に絶縁層２１６ｂを形成する（図２４）。絶縁層２１６ａ及び絶縁層２１６ｂは、例えば、熱酸化法又はＣＶＤ法で形成されるシリコン酸化膜である。
【０１４１】
絶縁層１１６ａ、及び、絶縁層２１６ａは、第１のトレンチ５０の内側に形成された第１の絶縁層１６ａを構成する。絶縁層１１６ｂ、及び、絶縁層２１６ｂは、第２のトレンチ６０の内側に形成された第２の絶縁層１６ｂを構成する。
【０１４２】
次に、第１の絶縁層１６ａの上に第１のゲート電極１８ａを形成する。同時に、第２の絶縁層１６ｂの上に第２のゲート電極１８ｂを形成する。第１のゲート電極１８ａ及び第２のゲート電極１８ｂは、例えば、ＣＶＤ法により形成される多結晶質シリコンである。
【０１４３】
次に、第２のマスク材７２を除去する。次に、第１のゲート電極１８ａの上に第１の層間絶縁層２０ａを形成する。同時に、第２のゲート電極１８ｂの上に第２の層間絶縁層２０ｂを形成する（図２５）。第１の層間絶縁層２０ａ及び第２の層間絶縁層２０ｂは、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【０１４４】
その後、公知のプロセス技術を用いて、ソース電極１２及びドレイン電極１４を形成する。以上の製造方法により、図１６に示すＭＯＳＦＥＴ２００が製造される。
【０１４５】
ＭＯＳＦＥＴ２００では、第１の実施形態のＭＯＳＦＥＴ１００と同様の作用及び効果により、オン抵抗が低減し、絶縁層の耐圧が向上する。さらに、ソース電極１２とソース電極１２の一部１２ａが、第２の側面５２で、第２のソース領域３０ｂ、及び、第１の電界緩和領域３２ａに接する。これにより、ソース電極１２と第２のソース領域３０ｂとの接触面積が増加し接触抵抗が低減する。また、ソース電極１２と第１の電界緩和領域３２ａとの接触面積が増加し接触抵抗が低減する。したがって、ＭＯＳＦＥＴ２００のオン抵抗が更に低減する。また、ソース電極１２とソース電極１２の一部１２ａが、第２の側面５２で、第２のソース領域３０ｂ、及び、第１の電界緩和領域３２ａに接することにより、ユニットセルのピッチ（第２の方向のセルサイズ）を縮小することも可能になる。
【０１４６】
第１のゲート電極１８ａとソース電極１２の一部１２ａとの間の第１の絶縁層１６ａの厚さｔ４は、第１のゲート電極１８ａと第１のボディ領域２８ａとの間の第１の絶縁層１６ａの厚さｔ３よりも厚いことが、第１のゲート電極１８ａとソース電極１２の一部１２ａとの絶縁性を向上させる観点から好ましい。第１のゲート電極１８ａとソース電極１２の一部１２ａとの間の第１の絶縁層１６ａの厚さｔ４は、第１のゲート電極１８ａと第１のボディ領域２８ａとの間の第１の絶縁層１６ａの厚さｔ３の５倍以上であることが、第１のゲート電極１８ａとソース電極１２の一部１２ａとの絶縁性を向上させる観点から好ましい。また、第１のゲート電極１８ａとソース電極１２の一部１２ａとの間の第１の絶縁層１６ａの厚さｔ４を、第１のゲート電極１８ａと第１のボディ領域２８ａとの間の第１の絶縁層１６ａの厚さｔ３よりも厚くすることにより、第１のゲート電極１８ａのゲート容量が小さくなり、ＭＯＳＦＥＴ２００の消費電力の抑制、及び、ＭＯＳＦＥＴ２００の高速化が実現できる。
【０１４７】
以上、第２の実施形態によれば、のＭＯＳＦＥＴ２００のオン抵抗が低減する。特に、ソース電極１２のコンタクト低減によりオン抵抗が低減する。また、絶縁層の耐圧が向上し、信頼性が向上する。また、第２の実施形態によれば、ＭＯＳＦＥＴ２００の微細化が可能となる。特に、ユニットセルのピッチの縮小により微細化が可能となる。
【０１４８】
（第３の実施形態）
第３の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
【０１４９】
図２６は、第３の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
【０１５０】
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
【０１５１】
第３の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
【０１５２】
（第４の実施形態）
第４の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
【０１５３】
図２７は、第４の実施形態の車両の模式図である。第４の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
【０１５４】
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
【０１５５】
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
【０１５６】
（第５の実施形態）
第５の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
【０１５７】
図２８は、第５の実施形態の車両の模式図である。第５の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
【０１５８】
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
【０１５９】
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
【０１６０】
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
【０１６１】
（第６の実施形態）
第６の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
【０１６２】
図２９は、第６の実施形態の昇降機（エレベータ）の模式図である。第６の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
【０１６３】
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
【０１６４】
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
【０１６５】
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
【０１６６】
以上、第１及び第２の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
【０１６７】
第１及び第２の実施形態では、半導体装置としてＭＯＳＦＥＴを例に説明したが、本発明をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に適用することも可能である。ＭＯＳＦＥＴのドレイン領域２４に相当する領域を、ｎ型からｐ型に置き換えることで、ＩＧＢＴが実現できる。
【０１６８】
第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。その場合、ＭＯＳＦＥＴは、正孔をキャリアとするｐチャネル型のＭＯＳＦＥＴとなる。
【０１６９】
また、第３ないし第６の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態の半導体装置を適用することも可能である。
【０１７０】
また、第３ないし第６の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
【０１７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７２】
１０      炭化珪素層
１２      ソース電極（第１の電極）
１２ａ    ソース電極の一部
１４      ドレイン電極（第２の電極）
１６ａ    第１の絶縁層（絶縁層）
１８ａ    第１のゲート電極（ゲート電極）
２６      ドリフト領域（第１の炭化珪素領域）
２８ａ    第１のボディ領域（第２の炭化珪素領域）
２８ｂ    第２のボディ領域（第３の炭化珪素領域）
３０ａ    第１のソース領域（第４の炭化珪素領域）
３０ｂ    第２のソース領域（第５の炭化珪素領域）
３２ａ    第１の電界緩和領域（第６の炭化珪素領域）
５０      第１のトレンチ（トレンチ）
５１      第１の側面
５１ａ    第１の領域
５１ｂ    第２の領域
５１ｃ    第３の領域
５２      第２の側面
５３      底面
１００    ＭＯＳＦＥＴ（半導体装置）
１２８    第２の炭化珪素部分
１３０    第３の炭化珪素部分
１３２ａ  第４の炭化珪素部分
１５０    インバータ回路
２００    ＭＯＳＦＥＴ（半導体装置）
１０００  駆動装置
１１００  車両
１２００  車両
１３００  昇降機
Ｐ１      第１の面
Ｐ２      第２の面
θ１      第１の傾斜角
θ２      第２の傾斜角
θ３      第３の傾斜角
【図１】
2019096711.tif 000003
【図２】
2019096711.tif 000004
【図３】
2019096711.tif 000005
【図４】
2019096711.tif 000006
【図５】
2019096711.tif 000007
【図６】
2019096711.tif 000008
【図７】
2019096711.tif 000009
【図８】
2019096711.tif 000010
【図９】
2019096711.tif 000011
【図１０】
2019096711.tif 000012
【図１１】
2019096711.tif 000013
【図１２】
2019096711.tif 000014
【図１３】
2019096711.tif 000015
【図１４】
2019096711.tif 000016
【図１５】
2019096711.tif 000017
【図１６】
2019096711.tif 000018
【図１７】
2019096711.tif 000019
【図１８】
2019096711.tif 000020
【図１９】
2019096711.tif 000021
【図２０】
2019096711.tif 000022
【図２１】
2019096711.tif 000023
【図２２】
2019096711.tif 000024
【図２３】
2019096711.tif 000025
【図２４】
2019096711.tif 000026
【図２５】
2019096711.tif 000027
【図２６】
2019096711.tif 000028
【図２７】
2019096711.tif 000029
【図２８】
2019096711.tif 000030
【図２９】
2019096711.tif 000031