(57)【要約】【課題】集積度を向上させた３次元半導体メモリ素子を提供する。【解決手段】本発明の半導体メモリ素子は、基板上に垂直に積層され、各々の層が順次的に積層された第１絶縁膜、半導体膜、及び第２絶縁膜を含む複数の層を含む積層構造体と、第２絶縁膜内に提供されて第１方向に延長された第１導電ラインと、積層構造体を貫通するホール内に提供されて垂直に延長された第２導電ラインと、ホール内に提供されて第２導電ラインから離隔されたキャパシターと、を有し、半導体膜は、第１導電ラインの下で第１方向に交差する第２方向に延長された半導体パターンを含み、第２導電ラインは、互いに隣接する一対の半導体パターンの間に介在し、半導体パターンの各々の一端は、キャパシターを構成する第１電極に連結される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に垂直に積層され、各々の層が順次的に積層された第１絶縁膜、半導体膜、及び第２絶縁膜を含む複数の層を含む積層構造体と、
前記第２絶縁膜内に提供されて第１方向に延長された第１導電ラインと、
前記積層構造体を貫通するホール内に提供されて垂直に延長された第２導電ラインと、
前記ホール内に提供されて前記第２導電ラインから離隔されたキャパシターと、を有し、
前記半導体膜は、前記第１導電ラインの下で前記第１方向に交差する第２方向に延長された半導体パターンを含み、
前記第２導電ラインは、互いに隣接する一対の前記半導体パターンの間に介在し、
前記半導体パターンの各々の一端は、前記キャパシターを構成する第１電極に連結されることを特徴とする半導体メモリ素子。
【請求項２】
前記半導体膜は、前記第１導電ラインの下から前記第１方向に延長された延長部を更に含み、
前記半導体パターンは、前記延長部から前記第２方向に延長されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記積層構造体は、複数提供され、
互いに隣接する前記積層構造体の間に共通ソースラインが介在し、
前記共通ソースラインは、前記半導体膜の延長部に連結されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記半導体パターンの各々は、第１不純物領域、第２不純物領域、及び前記第１不純物領域と第２不純物領域との間のチャンネル領域を含み、
前記第１導電ラインは、前記半導体パターンの前記第１不純物領域に電気的に連結され、
前記第１電極は、前記半導体パターンの各々の前記第２不純物領域に電気的に連結されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記キャパシターは、
複数の前記第１電極と、
前記第１電極を覆う誘電膜と、
前記誘電膜を覆って前記ホールを満たす第２電極と、を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記第２導電ラインは、複数提供され、
一対の前記第２導電ラインが前記半導体パターンの各々の両側に隣接することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記複数の層の前記半導体パターンは、それぞれ垂直に重畳され、
前記第２導電ラインは、前記複数の層の前記半導体パターンの側壁上に隣接して垂直に延長されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
基板上に垂直に積層された複数の層を含む積層構造体と、
前記積層構造体を貫通して垂直に延長された第２導電ラインと、を有し、
前記積層構造体の前記複数の層の各々は、
第２方向に延長され、第１不純物領域、第２不純物領域、及び前記第１不純物領域と第２不純物領域との間のチャンネル領域を含む半導体パターンと、
前記第１不純物領域に電気的に連結されて前記第２方向と交差する第１方向に延長された第１導電ラインと、
前記第２不純物領域に電気的に連結される情報格納要素と、を含み、
前記第２導電ラインは、前記半導体パターンの前記チャンネル領域に隣接することを特徴とする半導体メモリ素子。
【請求項９】
前記複数の層の各々の前記半導体パターンは、複数提供され、
前記複数の層の各々において、前記複数の半導体パターンは、前記第１方向に沿って配列されることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記複数の層の前記半導体パターンは、それぞれ垂直に重畳され、
前記第２導電ラインは、前記複数の層の前記半導体パターンのチャンネル領域に隣接して垂直に延長されることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１１】
前記第１導電ラインは、前記第１不純物領域の上面上に位置することを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１２】
前記情報格納要素は、
前記第２不純物領域に連結された第１電極と、
前記第１電極に隣接する第２電極と、
前記第１と第２電極との間に介在する誘電膜と、を含むことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１３】
前記積層構造体は、複数提供されて第１積層構造体及び第２積層構造体を含み、
前記第１及び第２積層構造体は、前記第２方向に沿って配列され、
前記第１及び第２積層構造体は、前記第１積層構造体と前記第２積層構造体との間を横切る仮想の面を基準に互いにミラー対称であることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１４】
前記第１積層構造体と前記第２積層構造体との間に介在する共通ソースラインを更に含み、
前記第１及び第２積層構造体の前記半導体パターンは、前記共通ソースラインに共通に連結されることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記第２導電ラインと前記半導体パターンの前記チャンネル領域との間に介在するゲート絶縁膜を更に含むことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１６】
前記第２導電ラインは、複数提供され、
互いに隣接する一対の前記第２導電ラインの中の１つは、前記半導体パターンの前記チャンネル領域の一側に隣接し、
前記互いに隣接する一対の第２導電ラインの中の他の１つは、前記半導体パターンの前記チャンネル領域の反対側に隣接することを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１７】
前記第２導電ラインは、前記半導体パターンの前記チャンネル領域の表面を完全に囲むことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１８】
前記半導体パターンは、垂直に延長された第１部分、及び前記第１部分から前記第２方向に延長された第２部分を含み、
前記第２導電ラインは、前記第１及び第２部分に隣接することを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１９】
基板上に垂直に積層され、各々の層が複数のメモリセルトランジスタを含む複数の層を含む積層構造体と、
垂直に積層された前記メモリセルトランジスタのゲートに連結されて前記基板の上面に垂直に延長されたワードラインと、
１つの層内の前記メモリセルトランジスタのソースに連結され、前記基板の上面に水平な第１方向に延長されたビットラインと、
前記複数のメモリセルトランジスタの各々のドレーンに連結されたキャパシターと、を有することを特徴とする半導体メモリ素子。
【請求項２０】
前記メモリセルトランジスタは、チャンネル領域を有する半導体パターンを含み、
前記１つの層内の前記メモリセルトランジスタの前記半導体パターンは、第１レベルに位置し、
前記ビットラインは、前記第１レベルよりも更に高い第２レベルに位置することを特徴とする請求項１９に記載の半導体メモリ素子。
【請求項２１】
前記メモリセルトランジスタは、チャンネル領域を有する半導体パターンを含み、
前記半導体パターンは、前記基板の上面に水平であり、前記第１方向に交差する方向である第２方向に延長されることを特徴とする請求項１９に記載の半導体メモリ素子。
【請求項２２】
前記チャンネル領域は、前記ソースと前記ドレーンとの間に介在し、
前記ワードラインは、前記チャンネル領域に隣接して垂直に延長されることを特徴とする請求項２１に記載の半導体メモリ素子。
【請求項２３】
前記キャパシターは、
前記複数のメモリセルトランジスタの各々のドレーンに連結される第１電極と、
前記メモリセルトランジスタに連結された複数の前記第１電極を覆う誘電膜と、
前記誘電膜上の第２電極と、を更に含むことを特徴とする請求項１９に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には、集積度を向上させた３次元半導体メモリ素子に関する。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低廉な価格を充足させるために半導体素子の集積度を増加させることが要求されている。半導体素子の場合、その集積度は製品の価格を決定する重要な要因であることから、特に増加した集積度が要求されている。従来の２次元又は平面的な半導体素子の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とすることから、２次元半導体素子の集積度は増加しているが、相変わらず制限的である。従って、３次元的に配列されるメモリセルを具備する３次元半導体メモリ素子が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，７８１，７７３号明細書
【特許文献２】米国特許第８，２０７，０３２号明細書
【特許文献３】米国特許第８，４４１，０５３号明細書
【特許文献４】米国特許第８，６３７，９１２号明細書
【特許文献５】米国特許第８，７８０，６０２号明細書
【特許文献６】米国特許第９，３１８，３７４号明細書
【特許文献７】米国特許第９，５１４，７９２号明細書
【特許文献８】米国特許出願公開第２０１０／０３０８３９０号明細書
【特許文献９】米国特許出願公開第２０１７／００５３９０６号明細書
【特許文献１０】米国特許出願公開第２０１７／０２２１７６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度を向上させた３次元半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体メモリ素子は、基板上に垂直に積層され、各々の層が順次的に積層された第１絶縁膜、半導体膜、及び第２絶縁膜を含む複数の層を含む積層構造体と、前記第２絶縁膜内に提供されて第１方向に延長された第１導電ラインと、前記積層構造体を貫通するホール内に提供されて垂直に延長された第２導電ラインと、前記ホール内に提供されて前記第２導電ラインから離隔されたキャパシターと、を有し、前記半導体膜は、前記第１導電ラインの下で前記第１方向に交差する第２方向に延長された半導体パターンを含み、前記第２導電ラインは、互いに隣接する一対の前記半導体パターンの間に介在し、前記半導体パターンの各々の一端は、前記キャパシターを構成する第１電極に連結される。
【０００６】
上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子は、基板上に垂直に積層された複数の層を含む積層構造体と、前記積層構造体を貫通して垂直に延長された第２導電ラインと、を有し、前記積層構造体の前記複数の層の各々は、第２方向に延長され、第１不純物領域、第２不純物領域、及び前記第１不純物領域と第２不純物領域との間のチャンネル領域を含む半導体パターンと、前記第１不純物領域に電気的に連結されて前記第２方向に交差する第１方向に延長された第１導電ラインと、前記第２不純物領域に電気的に連結される情報格納要素と、を含み、前記第２導電ラインは、前記半導体パターンの前記チャンネル領域に隣接する。
【０００７】
上記目的を達成するためになされた本発明の更に他の態様による半導体メモリ素子は、基板上に垂直に積層され、各々の層が複数のメモリセルトランジスタを含む複数の層を含む積層構造体と、垂直に積層された前記メモリセルトランジスタのゲートに連結されて前記基板の上面に垂直に延長されたワードラインと、１つの層内の前記メモリセルトランジスタのソースに連結され、前記基板の上面に水平な第１方向に延長されたビットラインと、前記複数のメモリセルトランジスタの各々のドレーンに連結されたキャパシターと、を有する。
【発明の効果】
【０００８】
本発明の３次元半導体メモリ素子は、メモリセルトランジスタ及び情報格納要素（例えば、キャパシター）が３次元的に基板上に積層される。従って、メモリ素子の集積度を向上させることができる。また、３次元半導体メモリ素子は、１００Ｋ（ケルビン）以下の温度で遂行される極低温コンピューティング（Ｃｒｙｏｇｅｎｉｃ  Ｃｏｍｐｕｔｉｎｇ）に活用される。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による３次元半導体メモリ素子のセルアレイを示す簡略回路図である。
【図２】本発明の一実施形態による３次元半導体メモリ素子を示す斜視図である。
【図３】図２のメモリ素子の単位セルを拡大した斜視図である。
【図４Ａ】情報格納要素の多様な例を示す断面図である。
【図４Ｂ】情報格納要素の多様な例を示す断面図である。
【図４Ｃ】情報格納要素の多様な例を示す断面図である。
【図５】図２の半導体メモリ素子の単位セルの他の例を示す斜視図である。
【図６】図２の半導体メモリ素子の単位セルの他の例を示す斜視図である。
【図７】図２の半導体メモリ素子の単位セルの他の例を示す斜視図である。
【図８】図２の半導体メモリ素子の単位セルの他の例を示す斜視図である。
【図９】図２の半導体メモリ素子の単位セルの他の例を示す斜視図である。
【図１０Ａ】図９のＭ領域の例を示す断面図である。
【図１０Ｂ】図９のＭ領域の例を示す断面図である。
【図１１】本発明の一実施形態による３次元半導体メモリ素子の一例を示す斜視図である。
【図１２】本発明の一実施形態による３次元半導体メモリ素子の例を示す斜視図である。
【図１３】本発明の一実施形態による３次元半導体メモリ素子の例を示す斜視図である。
【図１４】本発明の一実施形態による３次元半導体メモリ素子を示す斜視図である。
【図１５】図１４のメモリ素子の平面図である。
【図１６Ａ】図１５のＡ−Ａ’線に沿う断面図である。
【図１６Ｂ】図１５のＢ−Ｂ’線に沿う断面図である。
【図１６Ｃ】図１５のＣ−Ｃ’線に沿う断面図である。
【図１６Ｄ】図１５のＤ−Ｄ’線に沿う断面図である。
【図１６Ｅ】図１５のＥ−Ｅ’線に沿う断面図である。
【図１７】図１４のＮ線に沿って切断した断面を示す平面図である。
【図１８】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図１９】図１８のＡ−Ａ’線に沿う断面図である。
【図２０】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図２１】図２０のＡ−Ａ’線に沿う断面図である。
【図２２】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図２３Ａ】図２２のＡ−Ａ’線に沿う断面図である
【図２３Ｂ】図２２のＢ−Ｂ’線に沿う断面図である。
【図２４】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図２５Ａ】図２４のＡ−Ａ’線に沿う断面図である
【図２５Ｂ】図２４のＢ−Ｂ’線に沿う断面図である。
【図２６】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図２７Ａ】図２６のＡ−Ａ’線に沿う断面図である
【図２７Ｂ】図２６のＢ−Ｂ’線に沿う断面図である。
【図２７Ｃ】図２６のＣ−Ｃ’線に沿う断面図である。
【図２７Ｄ】図２６のＤ−Ｄ’線に沿う断面図である。
【図２８】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図２９Ａ】図２８のＡ−Ａ’線に沿う断面図である
【図２９Ｂ】図２８のＢ−Ｂ’線に沿う断面図である。
【図２９Ｃ】図２８のＣ−Ｃ’線に沿う断面図である。
【図２９Ｄ】図２８のＤ−Ｄ’線に沿う断面図である。
【図３０】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図３１Ａ】図３０のＡ−Ａ’線に沿う断面図である
【図３１Ｂ】図３０のＢ−Ｂ’線に沿う断面図である。
【図３１Ｃ】図３０のＣ−Ｃ’線に沿う断面図である。
【図３１Ｄ】図３０のＤ−Ｄ’線に沿う断面図である。
【図３１Ｅ】図３０のＥ−Ｅ’線に沿う断面図である。
【図３２】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図３３Ａ】図３２のＡ−Ａ’線に沿う断面図である
【図３３Ｂ】図３２のＢ−Ｂ’線に沿う断面図である。
【図３３Ｃ】図３２のＣ−Ｃ’線に沿う断面図である。
【図３３Ｄ】図３２のＤ−Ｄ’線に沿う断面図である。
【図３３Ｅ】図３２のＥ−Ｅ’線に沿う断面図である。
【図３４】本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図３５Ａ】図３４のＡ−Ａ’線に沿う断面図である
【図３５Ｂ】図３４のＢ−Ｂ’線に沿う断面図である。
【図３５Ｃ】図３４のＣ−Ｃ’線に沿う断面図である。
【図３５Ｄ】図３４のＤ−Ｄ’線に沿う断面図である。
【図３５Ｅ】図３４のＥ−Ｅ’線に沿う断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明の一実施形態による３次元半導体メモリ素子のセルアレイを示す簡略回路図である。
【００１２】
図１を参照すると、本実施形態による３次元半導体メモリ素子のセルアレイは複数のサブセルアレイＳＣＡを含む。サブセルアレイＳＣＡは第２方向Ｄ２に沿って配列される。
【００１３】
各々のサブセルアレイＳＣＡは、複数のビットラインＢＬ、複数のワードラインＷＬ、及び複数のメモリセルトランジスタＭＣＴを含む。１つのワードラインＷＬと１つのビットラインＢＬとの間に１つのメモリセルトランジスタＭＣＴが配置される。
【００１４】
ビットラインＢＬは、基板から離隔されて、基板上に配置された導電性パターン（例えば、金属ライン）である。ビットラインＢＬは第１方向Ｄ１に延長される。１つのサブセルアレイＳＣＡ内のビットラインＢＬは垂直方向（即ち、第３方向Ｄ３）にそれぞれ離隔される。
【００１５】
ワードラインＷＬは基板から垂直方向（即ち、第３方向Ｄ３）に延長された導電性パターン（例えば、金属ライン）である。１つのサブセルアレイＳＣＡ内のワードラインＷＬは第１方向Ｄ１にそれぞれ離隔される。
【００１６】
メモリセルトランジスタＭＣＴのゲートはワードラインＷＬに連結され、メモリセルトランジスタＭＣＴのソースはビットラインＢＬに連結される。各々のメモリセルトランジスタＭＣＴは情報格納要素ＤＳを含む。例えば、情報格納要素ＤＳはキャパシターであり、メモリセルトランジスタＭＣＴのドレーンはキャパシターに連結される。
【００１７】
図２は、本発明の一実施形態による３次元半導体メモリ素子を示す斜視図であり、図３は、図２のメモリ素子の単位セルを拡大した斜視図である。
【００１８】
図１、図２、及び図３を参照すると、図１を参照して説明した複数のサブセルアレイＳＣＡの中の１つが基板１００上に提供される。基板１００は、シリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板である。
【００１９】
具体的に、基板１００上に第１〜第３層（Ｌ１、Ｌ２、Ｌ３）を含む積層構造体ＳＳが提供される。積層構造体ＳＳの第１〜第３層（Ｌ１、Ｌ２、Ｌ３）は垂直方向（即ち、第３方向Ｄ３）にそれぞれ離隔されて積層される。第１〜第３層（Ｌ１、Ｌ２、Ｌ３）の各々は、複数の半導体パターンＳＰ、複数の情報格納要素ＤＳ、及び第１導電ラインＣＬ１を含む。
【００２０】
半導体パターンＳＰは、第２方向Ｄ２に延長されたライン形状、バー（ｂａｒ）形状、又は柱形状を有する。一例として、半導体パターンＳＰは、シリコン、ゲルマニウム、シリコン−ゲルマニウム、又はＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を含む。各々の半導体パターンＳＰは、チャンネル領域ＣＨ、第１不純物領域ＳＤ１、及び第２不純物領域ＳＤ２を含む。チャンネル領域ＣＨは第１不純物領域（ＳＤ１と第２不純物領域ＳＤ２との間に介在する。チャンネル領域ＣＨは図１を参照して説明したメモリセルトランジスタＭＣＴのチャンネルに該当する。第１及び第２不純物領域（ＳＤ１、ＳＤ２）は図１を参照して説明したメモリセルトランジスタＭＣＴのソース及びドレーンにそれぞれ該当する。
【００２１】
半導体パターンＳＰの一端に情報格納要素ＤＳがそれぞれ連結される。半導体パターンＳＰの第２不純物領域ＳＤ２に情報格納要素ＤＳがそれぞれ連結される。情報格納要素ＤＳはデータを格納するメモリ要素である。各々の情報格納要素ＤＳは、キャパシターを利用するメモリ要素、磁気トンネル接合パターン（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ｐａｔｔｅｒｎ）を利用するメモリ要素、又は相変化物質を含む可変抵抗体を利用するメモリ要素である。一例として、各々の情報格納要素ＤＳはキャパシターであり、これに対する具体的な例は、図４Ａ〜図４Ｃを参照して後述する。
【００２２】
第１導電ラインＣＬ１は第１方向Ｄ１に延長されたライン形状又はバー形状を有する。第１導電ラインＣＬ１は第３方向Ｄ３に沿ってそれぞれ離隔されて積層される。第１導電ラインＣＬ１は導電物質を含む。一例として、導電物質は、ドーピングされた半導体物質（ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）の中のいずれか１つである。第１導電ラインＣＬ１は図１を参照して説明したビットラインＢＬである。
【００２３】
第１〜第３層（Ｌ１、Ｌ２、Ｌ３）の中から代表的に第１層Ｌ１に関して詳細に説明する。第１層Ｌ１の半導体パターンＳＰは第１方向Ｄ１にそれぞれ離隔されて配列される。第１層Ｌ１の半導体パターンＳＰはそれぞれ同一な第１レベルに位置する。第１層Ｌ１の第１導電ラインＣＬ１は第１層Ｌ１の半導体パターンＳＰ上に配置される。第１導電ラインＣＬ１は半導体パターンＳＰの上面上に配置される。第１導電ラインＣＬ１は半導体パターンＳＰの第１不純物領域ＳＤ１の上面上に配置される。第１導電ラインＣＬ１は半導体パターンＳＰが位置する第１レベルよりも更に高い第２レベルに位置する。一例として、第１導電ラインＣＬ１は第１不純物領域ＳＤ１に直接連結される。他の例として、第１導電ラインＣＬ１はコンタクトを通じて第１不純物領域ＳＤ１に連結され、コンタクトは金属シリサイドを含む。第２層Ｌ２及び第３層Ｌ３に関する具体的な説明は、上述した第１層Ｌ１と実質的に同一である。
【００２４】
基板１００上に、積層構造体ＳＳを貫通する第２導電ラインＣＬ２が提供される。第２導電ラインＣＬ２は第３方向Ｄ３に延長されたライン形状又はバー形状を有する。第２導電ラインＣＬ２はそれぞれ第１方向Ｄ１に配列される。平面視で、各々の第２導電ラインＣＬ２はそれぞれ隣接する一対の半導体パターンＳＰの間に提供される。各々の第２導電ラインＣＬ２は、垂直に積層された複数の半導体パターンＳＰの側壁上で垂直に延長される。
【００２５】
一例として、いずれか１つの第２導電ラインＣＬ２は、第１層Ｌ１の半導体パターンＳＰの中の第１番目の半導体パターンＳＰ、第２層Ｌ２の半導体パターンＳＰの中の第１番目の半導体パターンＳＰ、及び第３層Ｌ３の半導体パターンＳＰの中の第１番目の半導体パターンＳＰに隣接する。他の１つの第２導電ラインＣＬ２は、第１層Ｌ１の半導体パターンＳＰの中の第２番目の半導体パターンＳＰ、第２層Ｌ２の半導体パターンＳＰの中の第２番目の半導体パターンＳＰ、及び第３層Ｌ３の半導体パターンＳＰの中の第２番目の半導体パターンＳＰに隣接する。
【００２６】
第２導電ラインＣＬ２は導電物質を含み、導電物質は、ドーピングされた半導体物質、導電性金属窒化膜、金属、及び金属−半導体化合物の中のいずれか１つである。第２導電ラインＣＬ２は図１を参照して説明したワードラインＷＬである。
【００２７】
基板１００上に、積層構造体ＳＳの一側面に沿って第１方向Ｄ１に延長された共通ソースラインＣＳＬが提供される。半導体パターンＳＰの他端は共通ソースラインＣＳＬに接続される。図１を参照して説明したメモリセルトランジスタＭＣＴの各々のボディーは共通ソースラインＣＳＬに連結される。共通ソースラインＣＳＬは導電物質を含み、導電物質は、ドーピングされた半導体物質、導電性金属窒化膜、金属、及び金属−半導体化合物の中のいずれか１つである。
【００２８】
図示していないが、積層構造体ＳＳ内の空いた空間は絶縁物質で満たされる。例えば、絶縁物質は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。
【００２９】
図３を再び参照して、図２のいずれか１つのメモリセルトランジスタに関してより詳細に説明する。第１及び第２不純物領域（ＳＤ１、ＳＤ２）は半導体パターンＳＰに不純物がドーピングされた領域である。従って、第１及び第２不純物領域（ＳＤ１、ＳＤ２）はｎ形又はｐ形の導電型を有する。第１不純物領域ＳＤ１は半導体パターンＳＰの上部に形成される。第１不純物領域ＳＤ１の底面ＳＤ１ｂは半導体パターンＳＰの底面ＳＰｂよりも更に高く位置する。第１不純物領域ＳＤ１下の半導体パターンＳＰの下部は、先に図２を参照して説明した共通ソースラインＣＳＬに連結される。第１導電ラインＣＬ１は、第１不純物領域ＳＤ１の上面ＳＤ１ｔ上に配置されて、第１不純物領域ＳＤ１に電気的に連結される。
【００３０】
第２導電ラインＣＬ２は半導体パターンＳＰのチャンネル領域ＣＨに隣接する。第２導電ラインＣＬ２は、チャンネル領域ＣＨの側壁上に提供され、第３方向Ｄ３に延長される。第２導電ラインＣＬ２とチャンネル領域ＣＨとの間にゲート絶縁膜ＧＩが介在する。ゲート絶縁膜ＧＩは、高誘電膜、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中から選択される１つの単一膜又はこれらの組合せを含む。一例として、高誘電膜は、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中の少なくとも１つを含む。
【００３１】
図４Ａ〜図４Ｃは、情報格納要素の多様な例を示す断面図である。具体的に、図４Ａ〜図４Ｃはキャパシターの多様な例を示す断面図である。
【００３２】
図２、図３、及び図４Ａを参照すると、情報格納要素ＤＳは、第１電極ＥＬ１、誘電膜ＤＬ、及び第２電極ＥＬ２を含む。第１電極ＥＬ１は半導体パターンＳＰの第２不純物領域ＳＤ２に連結される。
【００３３】
第１電極ＥＬ１は第２不純物領域ＳＤ２に接触する第１部分Ｐ１及び第１部分Ｐ１から第２方向Ｄ２に延長された第２部分Ｐ２を含む。第１電極ＥＬ１はシリンダー（ｃｙｌｉｎｄｅｒ）形状を有する。第１電極ＥＬ１の第１部分Ｐ１及び第２部分Ｐ２は実質的に同一な厚さを有する。第１絶縁膜ＩＬ１が第２不純物領域ＳＤ２及び第１電極ＥＬ１の第２部分Ｐ２を覆う。
【００３４】
第１電極ＥＬ１は、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを含む。例えば、第１電極ＥＬ１は、コバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属膜を含む。第１電極ＥＬ１は、チタニウム窒化膜、チタニウムシリコン窒化膜、チタニウムアルミニウム窒化膜、タンタル窒化膜、タンタルシリコン窒化膜、タンタルアルミニウム窒化膜、及びタングステン窒化膜のような金属窒化膜を含む。第１電極ＥＬ１は、白金（Ｐｔ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）からなるグループから選択される少なくとも１つの貴金属（Ｎｏｂｌｅ  Ｍｅｔａｌ）膜を含む。第１電極ＥＬ１は、ＰｔＯ、ＲｕＯ２、及びＩｒＯ２のような貴金属導電性酸化膜を含む。第１電極ＥＬ１は、ＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣｏのような導電性酸化膜を含む。
【００３５】
誘電膜ＤＬは第１電極ＥＬ１と第２電極ＥＬ２との間に介在する。誘電膜ＤＬは第１電極ＥＬ１の内側壁ＩＳＷを直接覆う。誘電膜ＤＬは第１電極ＥＬ１の内側壁ＩＳＷ上で均一な厚さを有する。例えば、誘電膜ＤＬは、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、ランタン酸化物、タンタル酸化物、及びチタニウム酸化物のような金属酸化物、及びＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質の中の少なくとも１つを含む。
【００３６】
第２電極ＥＬ２は誘電膜ＤＬ上に提供される。第２電極ＥＬ２はシリンダー形状の第１電極ＥＬ１の内部を満たす。第２電極ＥＬ２は、不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを含む。第２電極ＥＬ２の構成物質に関する具体的な説明は、先に第１電極ＥＬ１で説明したことと類似である。
【００３７】
図２、図３、及び図４Ｂを参照すると、図４Ｂには図４Ａとは異なる形態のキャパシターが例示される。第１絶縁膜ＩＬ１は、第２不純物領域ＳＤ２のみを覆い、第１電極ＥＬ１を覆わない。誘電膜ＤＬが第１電極ＥＬ１の内側壁ＩＳＷ及び外側壁ＯＳＷの両方を覆う。第２電極ＥＬ２は第１電極ＥＬ１の内部を満たすと共に第１電極ＥＬ１の外側壁ＯＳＷ上にも提供される。
【００３８】
図２、図３、及び図４Ｃを参照すると、図４Ｃには図４Ａとは異なる形態のキャパシターが例示される。第１電極ＥＬ１は柱形状を有する。即ち、第１電極ＥＬ１はその内部が空いていない。第１電極ＥＬ１は導電物質で中がいっぱいに満たされた柱形状である。誘電膜ＤＬが第１電極ＥＬ１の外側壁ＯＳＷを覆う。第２電極ＥＬ２は第１電極ＥＬ１の外側壁ＯＳＷ上に提供される。
【００３９】
本実施形態による３次元半導体メモリ素子は、基板１００上に３次元的に積層されたメモリセルトランジスタＭＣＴ及び情報格納要素ＤＳを含む。従って、従来の基板上に２次元的に配列されたメモリセルトランジスタ及び情報格納要素を含むメモリ素子と比較して、素子の集積度を向上させることができる。本実施形態による３次元半導体メモリ素子は１００Ｋ（ケルビン）以下の温度で遂行される極低温コンピューティング（Ｃｒｙｏｇｅｎｉｃ  Ｃｏｍｐｕｔｉｎｇ）に活用される。この場合、本発明のメモリセルトランジスタは無接合トランジスタ（ｊｕｎｃｔｉｏｎｌｅｓｓ  ｔｒａｎｓｉｓｔｏｒｓ）で具現される。
【００４０】
図５〜図９は、図２の半導体メモリ素子の単位セルの他の例を示す斜視図である。各々の例で、先に図１、図２、及び図３を参照して説明したものと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００４１】
図１、図２、及び図５を参照すると、共通ソースラインＣＳＬが省略され、第２絶縁膜ＩＬ２が提供される。第１不純物領域ＳＤ１は、半導体パターンＳＰの上部のみならず、下部まで拡張される。即ち、第１不純物領域ＳＤ１の底面ＳＤ１ｂは半導体パターンＳＰの底面ＳＰｂと共面をなす。半導体パターンＳＰの第１不純物領域ＳＤ１が第２絶縁膜ＩＬ２に直接接触する。先に説明した共通ソースラインＣＳＬが省略され、メモリセルトランジスタＭＣＴはフローティングボディーを有する。
【００４２】
図１、図２、及び図６を参照すると、半導体パターンＳＰの一側に第２導電ラインＣＬ２が提供され、半導体パターンＳＰの反対側に第３導電ラインＣＬ３が提供される。第３導電ラインＣＬ３は第２導電ラインＣＬ２に並行に第３方向Ｄ３に延長される。即ち、半導体パターンＳＰのそれぞれの両側に一対の垂直な導電ライン（ＣＬ２、ＣＬ３）が隣接する。
【００４３】
第２導電ラインＣＬ２と半導体パターンＳＰとの間には第１ゲート絶縁膜ＧＩ１が介在し、第３導電ラインＣＬ３と半導体パターンＳＰとの間には第２ゲート絶縁膜ＧＩ２が介在する。一例として、第３導電ラインＣＬ３はメモリセルトランジスタＭＣＴのバックゲート（Ｂａｃｋ  Ｇａｔｅ）である。他の例として、第３導電ラインＣＬ３は第２導電ラインＣＬ２と共に１つのワードラインＷＬを構成する。ワードラインＷＬが２つの導電ライン（ＣＬ２、ＣＬ３）で構成される場合、チャンネル領域ＣＨの両側が導電ラインで覆われるため、メモリセルトランジスタＭＣＴの電気的特性が向上する。
【００４４】
図１、図２、及び図７を参照すると、図６を参照して上述したように第３導電ラインＣＬ３が提供される。第３導電ラインＣＬ３と半導体パターンＳＰとの間のゲート絶縁膜が省略される。即ち、第３導電ラインＣＬ３は半導体パターンＳＰに直接接触する。第３導電ラインＣＬ３は半導体パターンＳＰに電気的に連結される。この場合、第３導電ラインＣＬ３はメモリセルトランジスタＭＣＴのボディーコンタクトの機能を遂行する。
【００４５】
図１、図２、及び図８を参照すると、第２導電ラインＣＬ２が半導体パターンＳＰのチャンネル領域ＣＨを覆って垂直に延長される。第２導電ラインＣＬ２はチャンネル領域ＣＨを囲む。第２導電ラインＣＬ２は、チャンネル領域ＣＨの上面、底面、及び両側壁を覆う。第２導電ラインＣＬ２とチャンネル領域ＣＨとの間にはゲート絶縁膜ＧＩが介在する。即ち、メモリセルトランジスタＭＣＴはゲート−オール−アラウンド（Ｇａｔｅ  Ａｌｌ  Ａｒｏｕｎｄ）トランジスタである。
【００４６】
図１０Ａ及び図１０Ｂは、図９のＭ領域の例を示す断面図である。図１、図２、図９、及び図１０Ａを参照すると、半導体パターンＳＰの断面はＵ字形状を有する。具体的に、半導体パターンＳＰは、第３方向Ｄ３に延長された第１部分ＰＯ１、第１部分ＰＯ１の上部から第１方向Ｄ１に延長された第２部分ＰＯ２、及び第１部分ＰＯ１の下部から第１方向Ｄ１に延長された第３部分ＰＯ３を含む。第１部分ＰＯ１、第２部分ＰＯ２、及び第３部分ＰＯ３によって、半導体パターンＳＰの内側壁ＩＳＷが定義される。
【００４７】
ゲート絶縁膜ＧＩが半導体パターンＳＰの内側壁ＩＳＷを直接覆う。ゲート絶縁膜ＧＩ上に第２導電ラインＣＬ２が提供される。第２導電ラインＣＬ２は突出部ＰＰを含む。第２導電ラインＣＬ２の突出部ＰＰは、第１部分ＰＯ１、第２部分ＰＯ２、及び第３部分ＰＯ３によって定義される半導体パターンＳＰの内部空間を満たす。
【００４８】
本実施形態によるメモリセルトランジスタＭＣＴのチャンネル領域ＣＨは、第１部分ＰＯ１、第２部分ＰＯ２、及び第３部分ＰＯ３からなり、第１〜第３部分（ＰＯ１、ＰＯ２、ＰＯ３）が全て第２導電ラインＣＬ２に隣接する。チャンネルの厚さが薄くなり、ゲートに対向するチャンネルの面積が増加することによって、メモリセルトランジスタＭＣＴの電気的特性が向上する。
【００４９】
図１、図２、図９、及び図１０Ｂを参照すると、図１０Ａと異なり、第２導電ラインＣＬ２は半導体パターンＳＰの内部空間を完全に満たさない。更に、図８に示したように第２導電ラインＣＬ２はチャンネル領域ＣＨを完全に囲むように形成され得る。即ち、図示していないが、第２導電ラインＣＬ２は半導体パターンＳＰの内側壁ＩＳＷ及び外側壁を覆う。即ち、ゲート−オール−アラウンド（Ｇａｔｅ  Ａｌｌ  Ａｒｏｕｎｄ）トランジスタ形態に具現が可能である。
【００５０】
図１１は、本発明の一実施形態による３次元半導体メモリ素子の一例を示す斜視図である。具体的に、図１１はメモリ素子の第１層を示す。本実施形態では、先に図１、図２、及び図３を参照して説明したものと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００５１】
図２及び図１１を参照すると、積層構造体ＳＳの第１層Ｌ１の半導体パターンＳＰは第１〜第４半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）を含む。第１〜第４半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）は第１方向Ｄ１に沿ってそれぞれ離隔されて配列される。一対の第２導電ラインＣＬ２が第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に提供される。一対の第２導電ラインＣＬ２が第３半導体パターンＳＰ３と第４半導体パターンＳＰ４との間に提供される。一方、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間には第２導電ラインＣＬ２が提供されない。
【００５２】
第１半導体パターンＳＰ１とこれに隣接する第２導電ラインＣＬ２とは第１構造体を構成する。第２半導体パターンＳＰ２とこれに隣接する第２導電ラインＣＬ２とは第２構造体を構成する。第１構造体と第２構造体とは、これらの間を横切る仮想の面を基準に互いにミラー対称である。
【００５３】
第３半導体パターンＳＰ３とこれに隣接する第２導電ラインＣＬ２とは第３構造体を構成する。第４半導体パターンＳＰ４とこれに隣接する第２導電ラインＣＬ２とは第４構造体を構成する。第３構造体と第４構造体とは、これらの間を横切る仮想の面を基準に互いにミラー対称である。更に、第２構造体と第３構造体とは、これらの間を横切る仮想の面を基準に互いにミラー対称である。第１構造体と第４構造体とは、これらの間を横切る仮想の面を基準に互いにミラー対称である。
【００５４】
図１２及び図１３は、本発明の一実施形態による３次元半導体メモリ素子の例を示す斜視図である。本実施形態では、先に図１、図２、及び図３を参照して説明したものと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００５５】
図１２を参照すると、図１を参照して説明した複数のサブセルアレイＳＣＡの中の２つが基板１００上に提供される。具体的に、基板１００上に第１積層構造体ＳＳ１及び第２積層構造体ＳＳ２が提供される。第１積層構造体ＳＳ１は第１サブセルアレイを構成し、第２積層構造体ＳＳ２は第２サブセルアレイを構成する。第１積層構造体ＳＳ１と第２積層構造体ＳＳ２とは第２方向Ｄ２に沿って配列される。第１積層構造体ＳＳ１と第２積層構造体ＳＳ２とは同一な構造を有する。即ち、第１積層構造体ＳＳ１と第２積層構造体ＳＳ２とはミラー対象をなさない。
【００５６】
図１３を参照すると、基板１００上に第１サブセルアレイを構成する第１積層構造体ＳＳ１及び第２サブセルアレイを構成する第２積層構造体ＳＳ２が提供される。第１積層構造体ＳＳ１と第２積層構造体ＳＳ２との間に１つの共通ソースラインＣＳＬが介在する。第１積層構造体ＳＳ１の半導体パターンＳＰ及び第２積層構造体ＳＳ２の半導体パターンＳＰの両方は共通ソースラインＣＳＬに連結される。
【００５７】
第１積層構造体ＳＳ１と第２積層構造体ＳＳ２とは、これらの間を横切る仮想の面を基準に互いにミラー対称である。仮想の面は第１方向Ｄ１に延長される面である。例えば、第１積層構造体ＳＳ１と第２積層構造体ＳＳ２とは、これらの間の共通ソースラインＣＳＬを基準にして互いにミラー対称である。
【００５８】
図１４は、本発明の一実施形態による３次元半導体メモリ素子を示す斜視図であり、図１５は、図１４のメモリ素子の平面図である。図１６Ａ〜図１６Ｅは、それぞれ図１５のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線、及びＥ−Ｅ’線に沿う断面図である。図１７は、図１４のＮ線に沿って切断した断面を示す平面図である。本実施形態では、先に図１、図２、及び図３を参照して説明したものと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００５９】
図１４、図１５、図１６Ａ〜図１６Ｅ、及び図１７を参照すると、基板１００上に複数の積層構造体（ＳＳ１、ＳＳ２）が提供される。積層構造体（ＳＳ１、ＳＳ２）は第１積層構造体ＳＳ１及び第２積層構造体ＳＳ２を含む。第１及び第２積層構造体（ＳＳ１、ＳＳ２）は第１方向Ｄ１に延長される。第１及び第２積層構造体（ＳＳ１、ＳＳ２）は第２方向Ｄ２に互いに離隔されて配列される。
【００６０】
第１及び第２積層構造体（ＳＳ１、ＳＳ２）の各々の両側に共通ソースラインＣＳＬが提供される。第１及び第２積層構造体（ＳＳ１、ＳＳ２）の間に１つの共通ソースラインＣＳＬが介在する。共通ソースラインＣＳＬは第１及び第２積層構造体（ＳＳ１、ＳＳ２）に沿って第１方向Ｄ１に延長される。共通ソースラインＣＳＬと基板１００との間及び共通ソースラインＣＳＬと後述する半導体パターンＳＰとの間にそれぞれ酸化物質ＯＭが介在する。
【００６１】
第１及び第２積層構造体（ＳＳ１、ＳＳ２）の各々は、基板１００上に順次的に積層された第１〜第４層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）を含む。第１〜第４層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の各々は、第１絶縁膜ＩＬＤ１、半導体膜ＳＬ、及び第２絶縁膜ＩＬＤ２を含む。第１絶縁膜ＩＬＤ１、半導体膜ＳＬ、及び第２絶縁膜ＩＬＤ２は順次的に積層される。第１絶縁膜ＩＬＤ１及び第２絶縁膜ＩＬＤ２は、これらの間の半導体膜ＳＬを他の半導体膜ＳＬに対して垂直方向に離隔させる。
【００６２】
第１〜第４層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の各々は、第１方向Ｄ１に延長された第１導電ラインＣＬ１を更に含む。例えば、第１〜第４層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の各々は第２方向Ｄ２に互いに離隔された２つの第１導電ラインＣＬ１を含む。第１導電ラインＣＬ１は第２絶縁膜ＩＬＤ２と同一なレベルに位置する。第２絶縁膜ＩＬＤ２は第１導電ラインＣＬ１の側壁を覆う。第１導電ラインＣＬ１は半導体膜ＳＬの上面上に配置される。第１導電ラインＣＬ１は共通ソースラインＣＳＬに隣接して配置される。第１導電ラインＣＬ１は図１を参照して説明したビットラインＢＬである。
【００６３】
半導体膜ＳＬは半導体物質を含み、例えばシリコン、ゲルマニウム、シリコン−ゲルマニウム、又はＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を含む。第１絶縁膜ＩＬＤ１及び第２絶縁膜ＩＬＤ２は互いに異なる絶縁物質を含む。第１絶縁膜ＩＬＤ１及び第２絶縁膜ＩＬＤ２は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、炭素含有シリコン酸化膜、炭素含有シリコン窒化膜、及び炭素含有シリコン酸化窒化膜からなる群からそれぞれ選択される。例えば、第１絶縁膜ＩＬＤ１は炭素含有シリコン酸化膜（ＳｉＯＣ）であり、第２絶縁膜ＩＬＤ２はシリコン窒化膜（ＳｉＮ）である。
【００６４】
各々の第１及び第２積層構造体（ＳＳ１、ＳＳ２）において、第２層Ｌ２及び第３層Ｌ３のそれぞれの一端は第４層Ｌ４の一端に比べて第１方向Ｄ１に更に突出する。第２層Ｌ２の一端と第３層Ｌ３の一端とは垂直方向に整列される。第１層Ｌ１の一端は第２層Ｌ２及び第３層Ｌ３のそれぞれの一端に比べて第１方向Ｄ１に更に突出する。第１層Ｌ１及び第２層Ｌ２のそれぞれの他端は第３層Ｌ３及び第４層Ｌ４のそれぞれの他端に比べて第１方向Ｄ１の反対方向に更に突出する。第１層Ｌ１の他端と第２層Ｌ２の他端とは垂直方向に整列される。第３層Ｌ３の他端と第４層Ｌ４の他端とは垂直方向に整列される。
【００６５】
第１及び第２積層構造体（ＳＳ１、ＳＳ２）をそれぞれ貫通するホールＨＯが形成される。各々の半導体膜ＳＬはホールＨＯによって定義された半導体パターンＳＰを含む。具体的に、各々の半導体膜ＳＬは、第１方向Ｄ１に延長された延長部ＥＰ及び延長部ＥＰから第２方向Ｄ２に延長された半導体パターンＳＰを含む（図１７参照）。半導体パターンＳＰの間にホールＨＯが位置する。
【００６６】
各々の半導体パターンＳＰは、チャンネル領域ＣＨ、第１不純物領域ＳＤ１、及び第２不純物領域ＳＤ２を含む。チャンネル領域ＣＨは第１不純物領域ＳＤ１と第２不純物領域ＳＤ２との間に介在する。半導体膜ＳＬの各々の延長部ＥＰは共通ソースラインＣＳＬに電気的に連結される。第１導電ラインＣＬ１は半導体膜ＳＬの延長部ＥＰ上に配置される。第１導電ラインＣＬ１は半導体パターンＳＰの第１不純物領域ＳＤ１上に配置される。
【００６７】
積層構造体（ＳＳ１、ＳＳ２）を貫通するホールＨＯ内に垂直に（即ち、第３方向Ｄ３）延長された第２導電ラインＣＬ２が提供される。即ち、第２導電ラインＣＬ２が各々の第１及び第２積層構造体（ＳＳ１、ＳＳ２）を貫通する。各々の半導体パターンＳＰの両側に一対の第２導電ラインＣＬ２が提供される。一例として、一対の第２導電ラインＣＬ２は１つのワードラインＷＬを構成する。他の例として、一対の第２導電ラインＣＬ２の中の１つはワードラインＷＬであり、他の１つはバックゲートである。
【００６８】
各々の第２導電ラインＣＬ２はバリアーパターンＢＡ及び導電体ＣＢを含む。導電体ＣＢは第３方向Ｄ３に延長されたライン形状を有する。バリアーパターンＢＡは導電体ＣＢの一側壁及び底面を覆う。導電体ＣＢは金属（タングステン、チタニウム、タンタル等）を含み、バリアーパターンＢＡは導電性金属窒化膜（窒化チタニウム、窒化タンタル等）を含む。バリアーパターンＢＡは導電体ＣＢ内の金属物質が半導体パターンＳＰの内部に拡散されることを防止する。
【００６９】
各々のホールＨＯによって露出された積層構造体（ＳＳ１、ＳＳ２）の内側壁上にゲート絶縁膜ＧＩが提供される。従って、各々の半導体パターンＳＰと各々の第２導電ラインＣＬ２との間にゲート絶縁膜ＧＩが介在する。第２導電ラインＣＬ２の各々のバリアーパターンＢＡはゲート絶縁膜ＧＩに直接接触する。
【００７０】
各々のホールＨＯ内に第２導電ラインＣＬ２を覆う垂直絶縁パターンＶＩＰが提供される。垂直絶縁パターンＶＩＰは互いに隣接する一対の第２導電ラインＣＬ２の間に介在する。垂直絶縁パターンＶＩＰは互いに隣接する一対の半導体パターンＳＰの間に介在する。垂直絶縁パターンＶＩＰは第３方向Ｄ３に延長された柱形状を有する。例えば、垂直絶縁パターンＶＩＰは、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。
【００７１】
各々のホールＨＯ内に、情報格納要素ＤＳが提供される。情報格納要素ＤＳはホールＨＯの残りの領域内に提供される。ホールＨＯの残りの領域は、ゲート絶縁膜ＧＩ、第２導電ラインＣＬ２、及び垂直絶縁パターンＶＩＰを除外した領域である。
【００７２】
情報格納要素ＤＳの各々は、第１電極ＥＬ１、誘電膜ＤＬ、及び第２電極ＥＬ２を含む。１つの積層構造体（ＳＳ１、ＳＳ２）内の情報格納要素ＤＳは１つの誘電膜ＤＬ及び１つの第２電極ＥＬ２を共有する。即ち、１つの積層構造体（ＳＳ１、ＳＳ２）内で第１電極ＥＬ１が複数提供され、１つの誘電膜ＤＬが第１電極ＥＬ１の表面を覆う。１つの誘電膜ＤＬ上に１つの第２電極ＥＬ２が提供される。
【００７３】
各々の情報格納要素ＤＳが半導体パターンＳＰの第２不純物領域ＳＤ２に連結される。即ち、各々の第１電極ＥＬ１が半導体パターンＳＰの第２不純物領域ＳＤ２に連結される。本実施形態による情報格納要素ＤＳは先に図４Ａ又は図４Ｂを参照して説明したキャパシターと実質的に同一又は類似である。第２電極ＥＬ２の上面はホールＨＯを通じて露出される。
【００７４】
第１及び第２積層構造体（ＳＳ１、ＳＳ２）を覆う層間絶縁膜１１０が提供される。例えば、層間絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。各々の第１及び第２積層構造体（ＳＳ１、ＳＳ２）上に第３絶縁膜ＩＬＤ３が提供される。層間絶縁膜１１０の上面、第３絶縁膜ＩＬＤ３の上面、第２導電ラインＣＬ２の上面、第２電極ＥＬ２の上面、及び共通ソースラインＣＳＬの上面は互いに共面をなす。
【００７５】
層間絶縁膜１１０を貫通して、少なくとも１つの第１導電ラインＣＬ１に連結される少なくとも１つの第１コンタクトＣＮＴ１が提供される。層間絶縁膜１１０を貫通して、少なくとも１つの第２導電ラインＣＬ２に連結される少なくとも１つの第２コンタクトＣＮＴ２が提供される。第１コンタクトＣＮＴ１は、積層構造体（ＳＳ１、ＳＳ２）の一端で露出された第１導電ラインＣＬ１上に配置される。第２コンタクトＣＮＴ２は、積層構造体（ＳＳ１、ＳＳ２）の上面で露出された第２導電ラインＣＬ２上に配置される。
【００７６】
図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、及び図３４は、本発明の一実施形態による３次元半導体メモリ素子の製造方法を説明するための平面図である。図１９、図２１、図２３Ａ、図２５Ａ、図２７Ａ、図２９Ａ、図３１Ａ、図３３Ａ、及び図３５Ａは、それぞれ図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、及び図３４のＡ−Ａ’線に沿う断面図である。図２３Ｂ、図２５Ｂ、図２７Ｂ、図２９Ｂ、図３１Ｂ、図３３Ｂ、及び図３５Ｂは、それぞれ図２２、図２４、図２６、図２８、図３０、図３２、及び図３４のＢ−Ｂ’線に沿う断面図である。図２７Ｃ、図２９Ｃ、図３１Ｃ、図３３Ｃ、及び図３５Ｃは、それぞれ図２６、図２８、図３０、図３２、及び図３４のＣ−Ｃ’線に沿う断面図である。図２７Ｄ、図２９Ｄ、図３１Ｄ、図３３Ｄ、及び図３５Ｄは、それぞれ図２６、図２８、図３０、図３２、及び図３４のＤ−Ｄ’線に沿う断面図である。図３１Ｅ、図３３Ｅ、及び図３５Ｅは、それぞれ図３０、図３２、及び図３４のＥ−Ｅ’線に沿う断面図である。
【００７７】
図１８及び図１９を参照すると、基板１００上にモールド構造体ＭＳが形成される。モールド構造体ＭＳを形成することは、順次的に積層される第１〜第４層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）を形成することを含む。モールド構造体ＭＳの両端は階段式構造を有するように形成される。
【００７８】
第１〜第４層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の各々は、第１絶縁膜ＩＬＤ１、半導体膜ＳＬ、及び第２絶縁膜ＩＬＤ２を含む。第１絶縁膜ＩＬＤ１、半導体膜ＳＬ、及び第２絶縁膜ＩＬＤ２は順次的に形成される。半導体膜ＳＬは半導体物質を含み、例えばシリコン、ゲルマニウム、シリコン−ゲルマニウム、又はＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を含む。第１絶縁膜ＩＬＤ１と第２絶縁膜ＩＬＤ２とは互いに異なる絶縁物質を含む。第１絶縁膜ＩＬＤ１と第２絶縁膜ＩＬＤ２とは互いにエッチング選択性がある。第１絶縁膜ＩＬＤ１及び第２絶縁膜ＩＬＤ２は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、炭素含有シリコン酸化膜、炭素含有シリコン窒化膜、及び炭素含有シリコン酸化窒化膜からなる群からそれぞれ選択される。例えば、第１絶縁膜ＩＬＤ１は炭素含有シリコン酸化膜（ＳｉＯＣ）で形成され、第２絶縁膜ＩＬＤ２はシリコン窒化膜（ＳｉＮ）で形成される。
【００７９】
モールド構造体ＭＳ上に第３絶縁膜ＩＬＤ３及び第４絶縁膜ＩＬＤ４が形成される。第３絶縁膜ＩＬＤ３と第４絶縁膜ＩＬＤ４とは互いにエッチング選択性を有する。モールド構造体ＭＳを覆う層間絶縁膜１１０が形成される。層間絶縁膜１１０の上面は第４絶縁膜ＩＬＤ４の上面と共面をなす。層間絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを利用して形成される。
【００８０】
モールド構造体ＭＳをパターニングして、モールド構造体ＭＳを貫通するホールＨＯが形成される。ホールＨＯはモールド構造体ＭＳの最下部の第１絶縁膜ＩＬＤ１を貫通しない。モールド構造体ＭＳの最下部の第１絶縁膜ＩＬＤ１によって、基板１００の上面はホールＨＯによって露出されない。
【００８１】
各々のホールＨＯは第２方向Ｄ２に延長されるライン形状又はバー形状を有する。ホールＨＯは第１方向Ｄ１に沿ってそれぞれ離隔されて配列される。ホールＨＯによって、各々の半導体膜ＳＬに半導体パターンＳＰが定義される。例えば、互いに隣接する一対のホールＨＯの間に半導体パターンＳＰが定義される。
【００８２】
図２０及び図２１を参照すると、ホールＨＯによって露出されたモールド構造体ＭＳの内側壁上にゲート絶縁膜ＧＩがコンフォーマルに形成される。例えば、ゲート絶縁膜ＧＩは高誘電物質を利用してコンフォーマルに形成される。
【００８３】
各々のホールＨＯを部分的に満たす予備導電ラインｐＣＬが形成される。予備導電ラインｐＣＬはホールＨＯによって露出されたモールド構造体ＭＳの内側壁上に形成される。予備導電ラインｐＣＬを形成することは、ゲート絶縁膜ＧＩ上にバリアー膜をコンフォーマルに形成すること、バリアー膜上に導電膜をコンフォーマルに形成すること、並びにバリアー膜及び導電膜上に異方性エッチング工程を遂行してバリアーパターンＢＡ及び導電体ＣＢをそれぞれ形成することを含む。バリアー膜は導電性金属窒化膜（窒化チタニウム、窒化タンタル等）を利用して形成され、導電膜は金属（タングステン、チタニウム、タンタル等）を利用して形成される。
【００８４】
予備導電ラインｐＣＬを形成した後、絶縁物質ＩＭが蒸着される。絶縁物質はホールＨＯを完全に満たすように形成される。絶縁物質ＩＭは、シリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中の少なくとも１つを含む。
【００８５】
図２２、図２３Ａ、及び図２３Ｂを参照すると、層間絶縁膜１１０の上面及び第４絶縁膜ＩＬＤ４の上面が露出される時まで絶縁物質ＩＭ及びゲート絶縁膜ＧＩ上に平坦化工程が遂行される。
【００８６】
層間絶縁膜１１０及び第４絶縁膜ＩＬＤ４上に第１開口部ＯＰ１及び第２開口部ＯＰ２を含む第１マスクパターンＭＡ１が形成される。平面視で、第１開口部ＯＰ１及び第２開口部ＯＰ２はホールＨＯに重畳する。各々の第１開口部ＯＰ１は第２方向Ｄ２に延長されるライン形状又はバー形状を有する。第１開口部ＯＰ１は第１方向Ｄ１に沿ってそれぞれ離隔されて配列される。第２開口部ＯＰ２は第１方向Ｄ１に沿ってそれぞれ離隔されて配列される。第２開口部ＯＰ２の各々は、これに隣接する第１開口部ＯＰ１から第２方向Ｄ２（又はその反対方向）に離隔される。
【００８７】
第１マスクパターンＭＡ１は閉じた領域ＣＲを含む。各々の閉じた領域ＣＲはそれぞれ隣接する第１開口部ＯＰ１と第２開口部ＯＰ２との間の領域である。各々の閉じた領域ＣＲは第１方向Ｄ１に延長される。閉じた領域ＣＲは後述する第２導電ラインＣＬ２が形成される位置を定義する。
【００８８】
第１及び第２開口部（ＯＰ１、ＯＰ２）によって露出された絶縁物質ＩＭが除去される。絶縁物質ＩＭは異方性エッチング工程によって除去される。従って、第１マスクパターンＭＡ１の閉じた領域ＣＲ下に存在する絶縁物質ＩＭは除去されずに残留する。絶縁物質ＩＭを除去するための異方性エッチング工程の間に、ホールＨＯによって露出されたモールド構造体ＭＳの最下部の第１絶縁膜ＩＬＤ１がエッチングされる。従って、基板１００の上面の一部を露出する第１リセスＲＳ１が形成される。
【００８９】
第１及び第２開口部（ＯＰ１、ＯＰ２）によって露出された予備導電ラインｐＣＬが除去されて、第２導電ラインＣＬ２が形成される。予備導電ラインｐＣＬは異方性エッチング工程によって除去される。従って、第１マスクパターンＭＡ１の閉じた領域ＣＲ下に存在する予備導電ラインｐＣＬは除去されずに残留する。残留する予備導電ラインｐＣＬは第２導電ラインＣＬ２を構成する。異方性エッチング工程によって、第２導電ラインＣＬ２は互いに離隔されて形成される。第２導電ラインＣＬ２は垂直に（即ち、第３方向Ｄ３）延長されるライン形状を有する。互いに隣接する一対の第２導電ラインＣＬ２の間には残留した絶縁物質ＩＭが介在する。
【００９０】
図２４、図２５Ａ、及び図２５Ｂを参照すると、第１マスクパターンＭＡ１が除去される。各々のホールＨＯ内の空いた領域に絶縁物質を追加に蒸着して、各々のホールＨＯを満たす垂直絶縁パターンＶＩＰが形成される。平坦化工程を遂行して、層間絶縁膜１１０及び第４絶縁膜ＩＬＤ４上に蒸着された絶縁物質は除去される。例えば、追加に蒸着される絶縁物質は残留する絶縁物質ＩＭと同一な物質を含む。他の例として、追加に蒸着される絶縁物質は、残留する絶縁物質ＩＭと異なる物質を含み、これは特別に制限されるものではない。
【００９１】
互いに隣接する一対の半導体パターンＳＰの間に垂直絶縁パターンＶＩＰが介在する。互いに隣接する一対の第２導電ラインＣＬ２の間に垂直絶縁パターンＶＩＰが介在する。
【００９２】
図２６、図２７Ａ〜図２７Ｄを参照すると、モールド構造体ＭＳ上に第２マスクパターンＭＡ２が形成される。第２マスクパターンＭＡ２は第１方向Ｄ１に延長されるライン形状の開口部を含む。
【００９３】
第２マスクパターンＭＡ２をエッチングマスクとしてモールド構造体ＭＳをパターニングし、複数の積層構造体（ＳＳ１、ＳＳ２）が形成される。例えば、モールド構造体ＭＳがパターニングされて第１積層構造体ＳＳ１及び第２積層構造体ＳＳ２が形成される。パターニング工程によって、積層構造体（ＳＳ１、ＳＳ２）の間にトレンチＴＲが定義される。各々のトレンチＴＲは基板１００の上面の一部を露出する。平面視で、トレンチＴＲは第１方向Ｄ１に延長されるライン形状を有する。
【００９４】
トレンチＴＲを通じて第１及び第２積層構造体（ＳＳ１、ＳＳ２）の側壁が露出される。トレンチＴＲを通じて露出された第１及び第２積層構造体（ＳＳ１、ＳＳ２）の側壁及び基板１００の上面上に酸化工程を遂行して、酸化物質ＯＭを形成する。具体的に、酸化物質ＯＭは露出された半導体パターンＳＰ及び露出された基板１００に部分的に形成される。
【００９５】
トレンチＴＲを通じて露出された第２絶縁膜ＩＬＤ２を選択的にエッチングして、第２リセスＲＳ２を形成する。第２絶縁膜ＩＬＤ２をエッチングすることは、第２絶縁膜ＩＬＤ２を選択的にエッチングするエッチング液を利用する等方性エッチング工程を通じて遂行される。等方性エッチング工程を通じて、第２絶縁膜ＩＬＤ２の各々の第２方向Ｄ２への幅は減少する。各々の第２リセスＲＳ２は、第１絶縁膜ＩＬＤ１の底面、第２絶縁膜ＩＬＤ２の側壁、及び半導体パターンＳＰの上面によって定義される。
【００９６】
図２８、図２９Ａ〜図２９Ｄを参照すると、トレンチＴＲ及び第２リセスＲＳ２を通じて露出された半導体パターンＳＰの上部に不純物をドーピングして、第１不純物領域ＳＤ１を形成する。
【００９７】
第２リセスＲＳ２内に第１導電ラインＣＬ１が形成される。各々の第１導電ラインＣＬ１はこれに対応する第２リセスＲＳ２を部分的に満たすように形成される。第１導電ラインＣＬ１は第１不純物領域ＳＤ１の上面上に形成される。第１導電ラインＣＬ１は第１方向Ｄ１に延長されるライン形状を有する。具体的に、第１導電ラインＣＬ１を形成することは、第２リセスＲＳ２を満たす導電膜（例えば、金属）を形成すること、及び等方性エッチング工程を通じて導電膜を選択的にエッチングすることを含む。
【００９８】
絶縁物質を蒸着して、第２リセスＲＳ２の残った領域を完全に満たす。蒸着された絶縁物質は第２絶縁膜ＩＬＤ２を構成する。従って、第２絶縁膜ＩＬＤ２が第１導電ラインＣＬ１の両側壁を覆う。
【００９９】
トレンチＴＲを満たす共通ソースラインＣＳＬが形成される。第１及び第２積層構造体（ＳＳ１、ＳＳ２）の間に共通ソースラインＣＳＬが介在する。共通ソースラインＣＳＬは第１方向Ｄ１に延長されるライン形状を有する。
【０１００】
図３０、図３１Ａ〜図３１Ｅを参照すると、第１及び第２積層構造体（ＳＳ１、ＳＳ２）上に第３開口部ＯＰ３を有する第３マスクパターンＭＡ３が形成される。第３開口部ＯＰ３は第１方向Ｄ１に延長されるライン形状又はバー形状を有する。平面視で、第３開口部ＯＰ３は積層構造体（ＳＳ１、ＳＳ２）を貫通するホールＨＯを横切る。
【０１０１】
第３マスクパターンＭＡ３をエッチングマスクとして第１及び第２積層構造体（ＳＳ１、ＳＳ２）をエッチングする。エッチング工程を通じて、積層構造体（ＳＳ１、ＳＳ２）を貫通する複数のホールＨＯは１つのホールＨＯに連通される。エッチング工程を通じて形成されたホールＨＯは半導体パターンＳＰの側壁を露出させる。エッチング工程を通じて形成されたホールＨＯは垂直絶縁パターンＶＩＰの側壁を露出させる。
【０１０２】
ホールＨＯを通じて露出された半導体パターンＳＰを選択的にエッチングして、第３リセスＲＳ３が形成される。半導体パターンＳＰをエッチングすることは、半導体パターンＳＰを選択的にエッチングするエッチング液を利用する等方性エッチング工程を通じて遂行される。等方性エッチング工程を通じて、半導体パターンＳＰの各々の第２方向Ｄ２への幅は減少する。各々の第３リセスＲＳ３は、第２絶縁膜ＩＬＤ２の底面、半導体パターンＳＰの側壁、及び第１絶縁膜ＩＬＤ１の上面によって定義される。互いに隣接する一対の垂直絶縁パターンＶＩＰの間に第３リセスＲＳ３が位置する（図３１Ｃ参照）。
【０１０３】
ホールＨＯ及び第３リセスＲＳ３を通じて露出された半導体パターンＳＰの側壁に不純物をドーピングして、第２不純物領域ＳＤ２を形成する。各々の半導体パターンＳＰ内で、第１不純物領域ＳＤ１と第２不純物領域ＳＤ２との間にチャンネル領域ＣＨが定義される。
【０１０４】
図３２、図３３Ａ〜図３３Ｅを参照すると、ホールＨＯ及び第３リセスＲＳ３を通じて露出された垂直絶縁パターンＶＩＰ及びゲート絶縁膜ＧＩが部分的にエッチングされる。垂直絶縁パターンＶＩＰ及びゲート絶縁膜ＧＩをエッチングすることは、これらを選択的にエッチングするエッチング液を利用する等方性エッチング工程を通じて遂行される。垂直絶縁パターンＶＩＰ及びゲート絶縁膜ＧＩが部分的に除去されることによって、第３リセスＲＳ３が更に拡張される。例えば、互いに隣接する一対の垂直絶縁パターンＶＩＰの間の第３リセスＲＳ３の第１方向Ｄ１への幅は更に大きくなる（図３３Ｃ参照）。
【０１０５】
基板１００の前面上に第１電極膜ＥＬＬがコンフォーマルに形成される。第１電極膜ＥＬＬは第３リセスＲＳ３を部分的に満たす。第１電極膜ＥＬＬは第２不純物領域ＳＤ２を直接覆う。
【０１０６】
図３４、図３５Ａ〜図３５Ｅを参照すると、第１電極膜ＥＬＬをパターニングして、第３リセスＲＳ３を各々満たす第１電極ＥＬ１が形成される。具体的に第１電極ＥＬ１を形成することは、第３リセスＲＳ３を各々満たす絶縁パターンを形成すること、及び絶縁パターンをエッチングマスクとして露出された第１電極膜ＥＬＬを除去することを含む。
【０１０７】
ホールＨＯを通じて露出された垂直絶縁パターンＶＩＰ及びゲート絶縁膜ＧＩに等方性エッチング工程を遂行して、第４リセスＲＳ４を形成する。等方性エッチング工程は、第１電極ＥＬ１の間の垂直絶縁パターンＶＩＰ及びゲート絶縁膜ＧＩが除去される時まで遂行される。等方性エッチング工程を通じて、垂直絶縁パターンＶＩＰの各々の第２方向Ｄ２への幅は減少する。
【０１０８】
図１４、図１５、及び図１６Ａ〜図１６Ｅを再び参照すると、第１電極ＥＬ１上に誘電膜ＤＬがコンフォーマルに形成される。誘電膜ＤＬ上にホールＨＯを完全に満たす第２電極ＥＬ２が形成される。第３絶縁膜ＩＬＤ３の上面が露出される時まで平坦化工程が遂行される。第１及び第２導電ライン（ＣＬ１、ＣＬ２）にそれぞれ連結される第１及び第２コンタクト（ＣＮＴ１、ＣＮＴ２）が形成される。
【０１０９】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１１０】
１００    基板
１１０    層間絶縁膜
ＢＡ    バリアーパターン
ＢＬ    ビットライン
ＣＢ    導電体
ＣＨ    チャンネル領域
ＣＬ１〜ＣＬ３    第１〜第３導電ライン
ＣＮＴ１、ＣＮＴ２    第１、第２コンタクト
ＣＲ    閉じた領域
ＣＳＬ    共通ソースライン
ＤＬ    誘電膜
ＤＳ    情報格納要素
ＥＬ１、ＥＬ２    第１、第２電極
ＥＬＬ    第１電極膜
ＥＰ    延長部
ＧＩ    ゲート絶縁膜
ＧＩ１、ＧＩ２    第１、第２ゲート絶縁膜
ＨＯ    ホール
ＩＬ１、ＩＬ２    第１、第２絶縁膜
ＩＬＤ１〜ＩＬＤ４    第１〜第４絶縁膜
ＩＭ    絶縁物質
ＩＳＷ    内側壁
Ｌ１〜Ｌ４    第１〜第４層
ＭＡ１〜ＭＡ３    第１〜第３マスクパターン
ＭＣＴ    メモリセルトランジスタ
ＭＳ    モールド構造体
ＯＭ    酸化物質
ＯＰ１〜ＯＰ３    第１〜第３開口部
ＯＳＷ    外側壁
Ｐ１、Ｐ２    第１、第２部分
ｐＣＬ    予備導電ライン
ＰＯ１〜ＰＯ３    第１〜第３部分
ＰＰ    突出部
ＲＳ１〜ＲＳ３    第１〜第３リセス
ＳＣＡ    サブセルアレイ
ＳＤ１、ＳＤ２    第１、第２不純物領域
ＳＤ１ｂ    底面
ＳＤ１ｔ    上面
ＳＬ    半導体膜
ＳＰ    半導体パターン
ＳＰ１〜ＳＰ４    第１〜第４半導体パターン
ＳＰｂ    底面
ＳＳ    積層構造体
ＳＳ１、ＳＳ２    第１、第２積層構造体
ＴＲ    トレンチ
ＶＩＰ    垂直絶縁パターン
ＷＬ    ワードライン
【図１】
2019096866.tif 000003
【図２】
2019096866.tif 000004
【図３】
2019096866.tif 000005
【図４Ａ】
2019096866.tif 000006
【図４Ｂ】
2019096866.tif 000007
【図４Ｃ】
2019096866.tif 000008
【図５】
2019096866.tif 000009
【図６】
2019096866.tif 000010
【図７】
2019096866.tif 000011
【図８】
2019096866.tif 000012
【図９】
2019096866.tif 000013
【図１０Ａ】
2019096866.tif 000014
【図１０Ｂ】
2019096866.tif 000015
【図１１】
2019096866.tif 000016
【図１２】
2019096866.tif 000017
【図１３】
2019096866.tif 000018
【図１４】
2019096866.tif 000019
【図１５】
2019096866.tif 000020
【図１６Ａ】
2019096866.tif 000021
【図１６Ｂ】
2019096866.tif 000022
【図１６Ｃ】
2019096866.tif 000023
【図１６Ｄ】
2019096866.tif 000024
【図１６Ｅ】
2019096866.tif 000025
【図１７】
2019096866.tif 000026
【図１８】
2019096866.tif 000027
【図１９】
2019096866.tif 000028
【図２０】
2019096866.tif 000029
【図２１】
2019096866.tif 000030
【図２２】
2019096866.tif 000031
【図２３Ａ】
2019096866.tif 000032
【図２３Ｂ】
2019096866.tif 000033
【図２４】
2019096866.tif 000034
【図２５Ａ】
2019096866.tif 000035
【図２５Ｂ】
2019096866.tif 000036
【図２６】
2019096866.tif 000037
【図２７Ａ】
2019096866.tif 000038
【図２７Ｂ】
2019096866.tif 000039
【図２７Ｃ】
2019096866.tif 000040
【図２７Ｄ】
2019096866.tif 000041
【図２８】
2019096866.tif 000042
【図２９Ａ】
2019096866.tif 000043
【図２９Ｂ】
2019096866.tif 000044
【図２９Ｃ】
2019096866.tif 000045
【図２９Ｄ】
2019096866.tif 000046
【図３０】
2019096866.tif 000047
【図３１Ａ】
2019096866.tif 000048
【図３１Ｂ】
2019096866.tif 000049
【図３１Ｃ】
2019096866.tif 000050
【図３１Ｄ】
2019096866.tif 000051
【図３１Ｅ】
2019096866.tif 000052
【図３２】
2019096866.tif 000053
【図３３Ａ】
2019096866.tif 000054
【図３３Ｂ】
2019096866.tif 000055
【図３３Ｃ】
2019096866.tif 000056
【図３３Ｄ】
2019096866.tif 000057
【図３３Ｅ】
2019096866.tif 000058
【図３４】
2019096866.tif 000059
【図３５Ａ】
2019096866.tif 000060
【図３５Ｂ】
2019096866.tif 000061
【図３５Ｃ】
2019096866.tif 000062
【図３５Ｄ】
2019096866.tif 000063
【図３５Ｅ】
2019096866.tif 000064