(57)【要約】【課題】  信頼性及び集積度がより向上された３次元半導体メモリ装置を提供する。【解決手段】  ３次元半導体メモリ装置が提供される。３次元半導体メモリ装置は基板上に交互に積層されたゲート電極及び絶縁膜を含む電極構造体と、前記基板の上面と垂直である第１方向に延在され、前記電極構造体を貫通する半導体パターンと、前記半導体パターンと前記電極構造体との間に配置されたトンネル絶縁膜と、前記トンネル絶縁膜と前記電極構造体との間に配置されたブロッキング絶縁膜と、前記ブロッキング絶縁膜と前記トンネル絶縁膜との間に配置された電荷格納膜と、を含み、前記電荷格納膜は第１エネルギーバンドギャップを有する第１電荷トラップ膜及び前記第１エネルギーバンドギャップより大きい第２エネルギーバンドギャップを有する第２電荷トラップ膜を含み、前記第１電荷トラップ膜の各々は前記ゲート電極と前記半導体パターンとの間で前記第２電荷トラップ膜内に埋め込まれることができる。【選択図】      図３
2019087748.tif 000002
【特許請求の範囲】
【請求項１】
基板上に交互に積層されたゲート電極及び絶縁膜を含む電極構造体と、
前記基板の上面と垂直である第１方向に延在され、前記電極構造体を貫通する半導体パターンと、
前記半導体パターンと前記電極構造体との間に配置されたトンネル絶縁膜と、
前記トンネル絶縁膜と前記電極構造体との間に配置されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜と前記トンネル絶縁膜との間に配置された電荷格納膜と、
を含み、
前記電荷格納膜は、
第１エネルギーバンドギャップを有する第１電荷トラップ膜と、
前記第１エネルギーバンドギャップより大きい第２エネルギーバンドギャップを有する第２電荷トラップ膜と、を含み、前記第１電荷トラップ膜の各々は、前記ゲート電極と前記半導体パターンとの間で前記第２電荷トラップ膜内に埋め込まれている、３次元半導体メモリ装置。
【請求項２】
前記絶縁膜の側壁は、前記基板の上面に平行である第２方向に前記半導体パターンの側壁から第１距離だけ離隔され、
前記ゲート電極の側壁は、前記第２方向に前記半導体パターンの側壁から前記第１距離より大きい第２距離だけ離隔される、請求項１に記載の３次元半導体メモリ装置。
【請求項３】
前記電荷格納膜は、前記第２方向に、前記ゲート電極と前記半導体パターンとの間で第１厚さを有し、前記絶縁膜と前記半導体パターンとの間で前記第１厚さより小さい第２厚さを有する、請求項２に記載の３次元半導体メモリ装置。
【請求項４】
前記第２方向に、前記第１電荷トラップ膜の厚さは、前記第２電荷トラップ膜の厚さより大きい、請求項２に記載の３次元半導体メモリ装置。
【請求項５】
前記第１電荷トラップ膜の各々は、前記半導体パターンの一部分を囲む、請求項１に記載の３次元半導体メモリ装置。
【請求項６】
前記第２電荷トラップ膜の前記第２エネルギーバンドギャップは、前記トンネル絶縁膜のエネルギーバンドギャップより小さい、請求項１に記載の３次元半導体メモリ装置。
【請求項７】
前記第１電荷トラップ膜は、第１伝導帯エネルギーレベルを有し、
前記第２電荷トラップ膜は、第２伝導帯エネルギーレベルを有し、
前記トンネル絶縁膜は、第３伝導帯エネルギーレベルを有し、
前記第１伝導帯エネルギーレベルと前記第２伝導帯エネルギーレベルとの間の差は、前記第２伝導帯エネルギーレベルと前記第３伝導帯エネルギーレベルとの間の差より大きい、請求項１に記載の３次元半導体メモリ装置。
【請求項８】
前記第２電荷トラップ膜は、前記第１電荷トラップ膜と前記ブロッキング絶縁膜との間及び前記第１電荷トラップ膜と前記トンネル絶縁膜との間に配置され、前記第１電荷トラップ膜の上面及び下面を覆う、請求項１に記載の３次元半導体メモリ装置。
【請求項９】
前記第２電荷トラップ膜は、前記ゲート電極と前記半導体パターンとの間及び前記絶縁膜と前記半導体パターンとの間に延在される、請求項１に記載の３次元半導体メモリ装置。
【請求項１０】
前記ブロッキング絶縁膜及び前記トンネル絶縁膜は、前記第１方向に延在され、
前記ブロッキング絶縁膜は、前記絶縁膜と前記半導体パターンとの間で前記トンネル絶縁膜と接触する、請求項１に記載の３次元半導体メモリ装置。
【請求項１１】
前記第１電荷トラップ膜は、ポリシリコン、ゲルマニウム（Ｇｅ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、又は白金（Ｐｔ）を含み、前記第２電荷トラップ膜は、シリコン窒化膜又はシリコン酸窒化膜を含む、請求項１に記載の３次元半導体メモリ装置。
【請求項１２】
基板上に交互に積層されたゲート電極及び絶縁膜を含み、前記ゲート電極に向かってリセスされたリセス領域を有する一側壁を有する電極構造体と、前記基板の上面に対して垂直である第１方向に延在されて前記電極構造体の前記一側壁を横切る半導体パターンと、前記電極構造体の前記リセス領域の各々に局所的に提供されて前記半導体パターンを囲む複数の第１電荷トラップ膜と、前記第１電荷トラップ膜と前記半導体パターンとの間に配置されたトンネル絶縁膜と、
前記第１電荷トラップ膜と前記電極構造体との間に配置されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜と前記第１電荷トラップ膜との間及び前記トンネル絶縁膜と前記第１電荷トラップ膜との間に連続的に延在される第２電荷トラップ膜と、を含み、
前記第１電荷トラップ膜は、第１エネルギーバンドギャップを有する物質からなり、前記第２電荷トラップ膜は、前記第１エネルギーバンドギャップより大きい第２エネルギーバンドギャップを有する物質からなる、３次元半導体メモリ装置。
【請求項１３】
前記第２電荷トラップ膜は、前記第１電荷トラップ膜の各々の上面及び下面と接触する、請求項１２に記載の３次元半導体メモリ装置。
【請求項１４】
前記第２電荷トラップ膜は、前記トンネル絶縁膜と前記第１電荷トラップ膜との間及び前記トンネル絶縁膜と前記ブロッキング絶縁膜との間に前記第１方向に沿って延在される、請求項１２に記載の３次元半導体メモリ装置。
【請求項１５】
前記ブロッキング絶縁膜は、前記絶縁膜と前記半導体パターンとの間で前記トンネル絶縁膜と接触する、請求項１２に記載の３次元半導体メモリ装置。
【請求項１６】
前記ブロッキング絶縁膜は、前記電極構造体の前記リセス領域をコンフォーマルに覆い、前記第１方向に延在される、請求項１２に記載の３次元半導体メモリ装置。
【請求項１７】
前記第２電荷トラップ膜の前記第２エネルギーバンドギャップは、前記トンネル絶縁膜のエネルギーバンドギャップより小さい、請求項１２に記載の３次元半導体メモリ装置。
【請求項１８】
前記第１電荷トラップ膜は、第１伝導帯エネルギーレベルを有し、
前記第２電荷トラップ膜は、第２伝導帯エネルギーレベルを有し、
前記トンネル絶縁膜は、第３伝導帯エネルギーレベルを有し、
前記第１伝導帯エネルギーレベルと前記第２伝導帯エネルギーレベルとの間の差は、前記第２伝導帯エネルギーレベルと前記第３伝導帯エネルギーレベルとの間の差より大きい、請求項１２に記載の３次元半導体メモリ装置。
【請求項１９】
前記トンネル絶縁膜は、前記第１方向に延在され、前記半導体パターンの側壁を囲む、請求項１２に記載の３次元半導体メモリ装置。
【請求項２０】
前記基板の上面に平行である第２方向に、前記第２電荷トラップ膜の厚さは、前記第１電荷トラップ膜の厚さより小さい、請求項１２に記載の３次元半導体メモリ装置。
【請求項２１】
前記基板の上面に平行である第２方向に、前記第２電荷トラップ膜の厚さは、前記トンネル絶縁膜の厚さより薄い、請求項１２に記載の３次元半導体メモリ装置。
【請求項２２】
基板上に交互に積層されたゲート電極及び絶縁膜を含む電極構造体と、
前記基板の上面と垂直である第１方向に延在され、前記電極構造体を貫通する半導体パターンと、前記半導体パターンと前記電極構造体との間に介在されたトンネル絶縁膜と、
前記トンネル絶縁膜と前記電極構造体との間に介在されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜と前記トンネル絶縁膜との間に介在された電荷格納膜と、を含み、前記電荷格納膜は、前記ゲート電極と隣接する第１領域で第１厚さを有し、前記絶縁膜と隣接する第２領域で前記第１厚さより小さい第２厚さを有し、
前記電荷格納膜は、前記第１領域の各々で第１エネルギーバンドギャップを有する第１電荷トラップ膜及び前記第１エネルギーバンドギャップより大きい第２エネルギーバンドギャップを有する第２電荷トラップ膜を含む、３次元半導体メモリ装置。
【請求項２３】
前記絶縁膜の側壁は、前記基板の上面に平行である第２方向に前記半導体パターンの側壁から第１距離だけ離隔され、
前記ゲート電極の側壁は、前記第２方向に前記半導体パターンの側壁から前記第１距離より大きい第２距離だけ離隔される、請求項２２に記載の３次元半導体メモリ装置。
【請求項２４】
前記第２エネルギーバンドギャップは、前記トンネル絶縁膜のエネルギーバンドギャップより小さい、請求項２２に記載の３次元半導体メモリ装置。
【請求項２５】
前記第１電荷トラップ膜は、前記第２電荷トラップ膜内に埋め込まれている、請求項２２に記載の３次元半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は３次元半導体メモリ装置に係り、さらに詳細には信頼性及び集積度がより向上された３次元半導体メモリ装置に係る。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，５１９，４７１号公報
【特許文献２】米国特許第９，３３７，１９８号公報
【特許文献３】米国特許第９，３８４，９９５号公報
【特許文献４】米国特許第９，４５５，２６１号公報
【特許文献５】米国特許第９，５５３，１４６号公報
【特許文献６】米国特許第９，６６６，５９３号公報
【特許文献７】米国特許第９，８３１，２６９号公報
【特許文献８】米国特許出願公開第２００９／０２３０４６１号明細書
【特許文献９】米国特許出願公開第２０１６／０２９３６２３号明細書
【特許文献１０】米国特許出願公開第２０１６／０１３３７５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は信頼性及び集積度がより向上された３次元半導体メモリ装置を提供することにある。
【０００５】
本発明が解決しようとする課題は以上のように言及された課題に制限されず、言及されない他の課題が以下の記載から当業者に明確に理解されるはずである。
【課題を解決するための手段】
【０００６】
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、基板上に交互に積層されたゲート電極及び絶縁膜を含む電極構造体と、前記基板の上面と垂直である第１方向に延在され、前記電極構造体を貫通する半導体パターンと、前記半導体パターンと前記電極構造体との間に配置されたトンネル絶縁膜と、前記トンネル絶縁膜と前記電極構造体との間に配置されたブロッキング絶縁膜と、前記ブロッキング絶縁膜と前記トンネル絶縁膜との間に配置された電荷格納膜と、を含み、前記電荷格納膜は第１エネルギーバンドギャップを有する第１電荷トラップ膜及び前記第１エネルギーバンドギャップより大きい第２エネルギーバンドギャップを有する第２電荷トラップ膜を含み、前記第１電荷トラップ膜の各々は前記ゲート電極と前記半導体パターンとの間で前記第２電荷トラップ膜内に埋め込まれることができる。
【０００７】
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、基板上に交互に積層されたゲート電極及び絶縁膜を含む、前記ゲート電極に向かってリセスされたリセス領域を有する一側壁を有する電極構造体と、前記基板の上面に対して垂直である第１方向に延在されて前記電極構造体の前記一側壁を横切る半導体パターンと、前記電極構造体の前記リセス領域の各々に局所的に提供されて前記半導体パターンを囲む複数の第１電荷トラップ膜と、前記第１電荷トラップ膜と前記半導体パターンとの間に配置されたトンネル絶縁膜と、前記第１電荷トラップ膜と前記電極構造体との間に配置されたブロッキング絶縁膜と、前記ブロッキング絶縁膜と前記第１電荷トラップ膜との間及び前記トンネル絶縁膜と前記第１電荷トラップ膜との間に連続的に延在される第２電荷トラップ膜と、を含み、前記第１電荷トラップ膜は第１エネルギーバンドギャップを有する物質からなされ、前記第２電荷トラップ膜は前記第１エネルギーバンドギャップより大きい第２エネルギーバンドギャップを有する物質からなされることができる。
【０００８】
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、基板上に交互に積層されたゲート電極及び絶縁膜を含む電極構造体と、前記基板の上面と垂直である第１方向に延在され、前記電極構造体を貫通する半導体パターンと、前記半導体パターンと前記電極構造体との間に介在されたトンネル絶縁膜と、前記トンネル絶縁膜と前記電極構造体との間に介在されたブロッキング絶縁膜と、前記ブロッキング絶縁膜と前記トンネル絶縁膜との間に介在された電荷格納膜と、を含み、前記電荷格納膜は前記ゲート電極と隣接する第１領域で第１厚さを有し、前記絶縁膜と隣接する第２領域で前記第１厚さより小さい第２厚さを有し、前記電荷格納膜は前記第１領域の各々で第１エネルギーバンドギャップを有する第１電荷トラップ膜及び前記第１エネルギーバンドギャップより大きい第２エネルギーバンドギャップを有する第２電荷トラップ膜を含むことができる。
【０００９】
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１０】
本発明の実施形態によれば、ゲート電極と隣接する電荷格納膜が、互いに異なるエネルギーバンドギャップを有する第１及び第２電荷トラップ膜で構成される。したがって、電荷格納膜にトラップされた電荷が基板の上面と平行である水平方向に拡散（ｓｐｒｅａｄ）されることを抑制することができる。また、データ格納構造体で深いトラップ準位を有する第１電荷トラップ膜が基板の上面と垂直である方向に互いに分離されるので、電荷格納膜にトラップされた電荷が基板の上面と垂直である垂直方向に拡散されることを抑制することができる。即ち、本発明の実施形態に係る３次元半導体メモリ装置では、電荷格納膜にトラップされた電荷が垂直及び水平方向に拡散されることが抑制されることができる。したがって、電荷格納膜にトラップされた電荷が損失されることを減少させることができるので、３次元半導体メモリ装置の電荷保持（ｃｈａｒｇｅ  ｒｅｔｅｎｔｉｏｎ）特性が向上されることができる。したがって、３次元半導体メモリ装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る３次元半導体メモリ装置のセルアレイを示す概略ブロック図である。
【図２】本発明の実施形態に係る３次元半導体メモリ装置のセルアレイを示す平面図である。
【図３】本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図４】本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ａ】本発明の多様な実施形態に係る３次元半導体メモリ装置のデータ格納構造体を説明するための図面である。
【図５Ｂ】本発明の多様な実施形態に係る３次元半導体メモリ装置のデータ格納構造体を説明するための図面である。
【図６Ａ】本発明の多様な実施形態に係る３次元半導体メモリ装置のフラットバンドでのエネルギーバンド図（ｅｎｅｒｇｙ  ｂａｎｄ  ｄｉａｇｒａｍ）を示す。
【図６Ｂ】本発明の多様な実施形態に係る３次元半導体メモリ装置のフラットバンドでのエネルギーバンド図（ｅｎｅｒｇｙ  ｂａｎｄ  ｄｉａｇｒａｍ）を示す。
【図７Ａ】本発明の実施形態に係る３次元半導体メモリ装置の電荷保持（ｒｅｔｅｎｔｉｏｎ）特性を説明するためのエネルギーバンド図である。
【図７Ｂ】本発明の実施形態に係る３次元半導体メモリ装置の電荷保持（ｒｅｔｅｎｔｉｏｎ）特性を説明するためのエネルギーバンド図である。
【図８】本発明の多様な実施形態に係る３次元半導体メモリ装置の断面を示す。
【図９Ａ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図９Ｂ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図９Ｃ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図９Ｄ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図９Ｅ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図９Ｆ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図９Ｇ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図９Ｈ】本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【図１０】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための図面であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１１】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための図面であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１２】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための図面であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１３】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための図面であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１４】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための図面であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１５】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための図面であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１６】３次元半導体メモリ装置で垂直構造体を形成する方法を説明するための図面であって、図１５のＢ部分を示す。
【図１７】３次元半導体メモリ装置で垂直構造体を形成する方法を説明するための図面であって、図１５のＢ部分を示す。
【図１８】３次元半導体メモリ装置で垂直構造体を形成する方法を説明するための図面であって、図１５のＢ部分を示す。
【図１９】３次元半導体メモリ装置で垂直構造体を形成する方法を説明するための図面であって、図１５のＢ部分を示す。
【図２０】３次元半導体メモリ装置で垂直構造体を形成する方法を説明するための図面であって、図１５のＢ部分を示す。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施形態に対して詳細に説明する。
【００１３】
図１は本発明の実施形態に係る３次元半導体メモリ装置のセルアレイを示す概略ブロック図である。図１を参照すれば、本発明の実施形態に係る半導体メモリ装置のセルアレイは共通ソースラインＣＳＬ、複数のビットラインＢＬ、及び共通ソースラインＣＳＬとビットラインＢＬとの間に配置される複数のセルストリングＣＳＴＲを含む。
【００１４】
セルストリングＣＳＴＲは第１及び第２方向Ｄ１、Ｄ２に沿って伸張された平面上に、第３方向Ｄ３に沿って延在される。ビットラインＢＬは第１方向Ｄ１に互いに離隔され、第２方向Ｄ２に延在される。
【００１５】
ビットラインＢＬ０−ＢＬ２の各々に複数のセルストリングＣＳＴＲが並列に接続される。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。即ち、複数のビットラインＢＬ０−ＢＬ２と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。共通ソースラインＣＳＬは複数に２次元的に配列される。ここで、共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御されてもよい。
【００１６】
実施形態によれば、セルストリングＣＳＴＲの各々は直列接続されたストリング選択トランジスタＳＳＴ１、ＳＳＴ２、直列接続されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴで構成される。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を含む。
【００１７】
一例として、各々のセルストリングＣＳＴＲは直列接続された第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２を含み、第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬ０−ＢＬ２に接続され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに接続される。メモリセルトランジスタＭＣＴは第１ストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴとの間に直列接続される。
【００１８】
さらに、セルストリングＣＳＴＲの各々は第１ストリング選択トランジスタＳＳＴ１とメモリセルトランジスタＭＣＴとの間に連結されたダミーセルＤＭＣをさらに含む。図面には図示しなかったが、ダミーセルＤＭＣは接地選択トランジスタＧＳＴとメモリセルトランジスタＭＣＴとの間にも連結されてもよい。他の例として、各々のセルストリングＣＳＴＲで接地選択トランジスタＧＳＴは、ストリング選択トランジスタＳＳＴ１、ＳＳＴ２と類似に、直列接続された複数のＭＯＳトランジスタで構成されてもよい。その他の例として、各々のセルストリングＣＳＴＲは１つのストリング選択トランジスタを含んでもよい。
【００１９】
第１ストリング選択トランジスタＳＳＴ１は第１ストリング選択ラインＳＳＬ１によって制御され、第２ストリング選択トランジスタＳＳＴ２は第２ストリング選択ラインＳＳＬ２によって制御される。メモリセルトランジスタＭＣＴは複数のワードラインＷＬ０−ＷＬｎによって制御され、ダミーセルＤＭＣはダミーワードラインＤＷＬによって制御される。また、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬによって制御される。共通ソースラインＣＳＬは接地選択トランジスタＧＳＴのソースに共通に連結される。
【００２０】
１つのセルストリングＣＳＴＲは共通ソースラインＣＳＬからの距離が互いに異なる複数のメモリセルトランジスタＭＣＴで構成される。そして、共通ソースラインＣＳＬとビットラインＢＬ０−ＢＬ２との間には複数のワードラインＷＬ０−ＷＬｎ、ＤＷＬが配置される。
【００２１】
共通ソースラインＣＳＬから実質的に同一な距離に配置される、メモリセルトランジスタＭＣＴのゲート電極ＧＥはワードラインＷＬ０−ＷＬｎ、ＤＷＬの中の１つに共通に連結されて等電位状態にある。これと異なり、メモリセルトランジスタＭＣＴのゲート電極ＧＥが共通ソースラインＣＳＬから実質的に同一なレベルに配置されても、互いに異なる行又は列に配置されるゲート電極ＧＥが独立に制御されてもよい。
【００２２】
接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ１、ＳＳＬ２は第１方向Ｄ１に沿って延在され、第２方向Ｄ２に互いに離隔される。共通ソースラインＣＳＬから実質的に同一なレベルに配置される接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ１、ＳＳＬ２は電気的に互いに分離される。
【００２３】
図２は本発明の実施形態に係る３次元半導体メモリ装置のセルアレイ構造体を示す平面図である。図３及び図４は本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。図５Ａ及び図５Ｂは本発明の多様な実施形態に係る３次元半導体メモリ装置のデータ格納構造体を説明するための図面である。
【００２４】
図６Ａ及び図６Ｂは本発明の多様な実施形態に係る３次元半導体メモリ装置のフラットバンドでのエネルギーバンド図（ｅｎｅｒｇｙ  ｂａｎｄ  ｄｉａｇｒａｍ）を示す。
【００２５】
図２及び図３を参照すれば、基板１０の上面と平行である第１方向Ｄ１に延在され、基板１０の上面と平行であり、第１方向Ｄ１と垂直である第２方向Ｄ２に離隔されて、複数の電極構造体ＳＴが配置される。
【００２６】
基板１０は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１０は第１導電型を有するシリコンウエハーである。
【００２７】
バッファ絶縁膜１１が電極構造体ＳＴと基板１０との間に介在され、シリコン酸化膜を含む。
【００２８】
電極構造体ＳＴは基板１０の上面に対して垂直である第３方向Ｄ３に沿って交互に繰り返して積層されたゲート電極ＧＥ及び絶縁膜ＩＬＤを含む。ゲート電極ＧＥの厚さは実質的に同一であり、絶縁膜ＩＬＤの厚さは半導体メモリ素子の特性によって異なる。ゲート電極ＧＥは、例えばドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、銅、アルミニウム等）、導電性金属窒化膜（ｅｘ、窒化チタニウム、窒化タンタル等）又は遷移金属（ｅｘ、チタニウム、タンタル等）等から選択された少なくとも１つを含む。絶縁膜ＩＬＤは、例えばシリコン酸化膜又はｌｏｗ−ｋ膜を含む。実施形態によれば、３次元半導体メモリ装置は図１を参照して説明された垂直型ＮＡＮＤフラッシュメモリ装置であり、この場合、電極構造体ＳＴのゲート電極ＧＥは図１を参照して説明された接地選択ラインＧＳＬ、ワードラインＷＬ０−ＷＬｎ、ＤＷＬ、及びストリング選択ラインＳＳＬ１、ＳＳＬ２として使用される。
【００２９】
実施形態によれば、ゲート電極ＧＥの一側壁は絶縁膜ＩＬＤの一側壁とオフセットされる。言い換えれば、垂直構造体ＶＳと隣接する電極構造体ＳＴの一側壁は垂直方向に隣接する絶縁膜ＩＬＤの間に定義されたリセス領域を有する。即ち、絶縁膜ＩＬＤの側壁は基板１０の上面と平行である第１又は第２方向Ｄ１又はＤ２に半導体パターンＳＰの側壁から第１距離だけ離隔され、ゲート電極ＧＥの側壁は第１又は第２方向Ｄ１又はＤ２に半導体パターンＳＰの側壁から第１距離より大きい第２距離だけ離隔される。
【００３０】
複数の垂直構造体ＶＳが基板１０の上面に対して垂直である第３方向Ｄ３に延在され、各電極構造体ＳＴを貫通する。垂直構造体ＶＳは第１方向Ｄ１に沿って複数の列を構成する。また、垂直構造体ＶＳは、平面視で、第１方向Ｄ１及び第２方向Ｄ２に沿ってジグザグに配列される。
【００３１】
垂直構造体ＶＳの各々はチャネル構造体ＣＨＳ及びデータ格納構造体ＤＳＳを含む。
【００３２】
図３及び図５Ａを参照すれば、チャネル構造体ＣＨＳは半導体パターンＳＰ及び埋め込み絶縁パターンＶＩを含む。チャネル構造体ＣＨＳの半導体パターンＳＰは基板１０と直接接触し、内部に空いた空間を定義するＵ字形状、下端が閉じたパイプ形状、又はマカロニ形状を有する。このような形態の半導体パターンＳＰの内部は埋め込み絶縁パターンＶＩで満たされる。半導体パターンＳＰはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの混合物のような半導体物質を含む。また、半導体パターンＳＰは不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。半導体物質を含む半導体パターンＳＰは、図１を参照して説明された選択トランジスタＳＳＴ、ＧＳＴ及びメモリセルトランジスタＭＣＴのチャネルとして使用される。
【００３３】
図４を参照すれば、チャネル構造体ＣＨＳの各々は下部及び上部半導体パターンＬＳＰ、ＵＳＰ及び埋め込み絶縁パターンを含む。下部半導体パターンＬＳＰは基板１０と直接接触し、基板１０から成長された柱（ｐｉｌｌａｒ）形状のエピタキシャル層（ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）を含む。下部半導体パターンＬＳＰはシリコン（Ｓｉ）からなされ、これと異なり、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族化合物半導体を含んでもよい。下部半導体パターンＬＳＰは不純物がアンドープのパターンであるか、或いは基板１０の導電型と同一な不純物がドーピングされたパターンである。
【００３４】
下部半導体パターンＬＳＰの上面は最下層ゲート電極ＧＥの上面より上に位置し、最下層ゲート電極ＧＥ上に配置された最下層絶縁膜ＩＬＤの底面より下に位置する。下部半導体パターンＬＳＰの側壁の一部分にゲート絶縁膜１５が配置される。ゲート絶縁膜１５は最下層ゲート電極ＧＥと下部半導体パターンＬＳＰとの間に配置される。ゲート絶縁膜１５はシリコン酸化膜（例えば、熱酸化膜）を含む。ゲート絶縁膜１５はラウンドされた側壁を有する。
【００３５】
上部半導体パターンＵＳＰは下部半導体パターンＬＳＰと直接接触し、下端が閉じたパイプ形状又はＵ字形状である。上部半導体パターンＵＳＰの内部は絶縁物質を含む埋め込み絶縁パターンＶＩで満たされる。上部半導体パターンＵＳＰはデータ格納構造体ＤＳＳによって囲まれる。上部半導体パターンＵＳＰの底面は下部半導体パターンＬＳＰの上面より低いレベルに位置する。上部半導体パターンＵＳＰはアンドープの状態であるか、或いは基板１０と同一な導電型を有する不純物でドーピングされた半導体物質を含む。上部半導体パターンＵＳＰは下部半導体パターンＬＳＰと異なる結晶構造を有し、例えば、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つである。
【００３６】
さらに、各チャネル構造体ＣＨＳの上端に導電物質からなされたビットライン導電パッドＰＡＤが提供される。一例として、ビットライン導電パッドＰＡＤは不純物がドーピングされた半導体物質からなされる。
【００３７】
データ格納構造体ＤＳＳはチャネル構造体ＣＨＳと電極構造体ＳＴとの間に配置される。データ格納構造体ＤＳＳは第３方向Ｄ３に延在され、チャネル構造体ＣＨＳの側壁を囲む。データ格納構造体ＤＳＳはＮＡＮＤフラッシュメモリ装置のデータ格納膜として、それに格納されるデータがチャネル構造体ＣＨＳとゲート電極ＧＥとの間の電圧差又はそれに応じるファウラー・ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）効果を利用して変更されるように構成される。
【００３８】
図３及び図５Ａを参照すれば、データ格納構造体ＤＳＳはゲート電極ＧＥと隣接する第１部分及び絶縁膜ＩＬＤと隣接する第２部分を含む。ここで、チャネル構造体ＣＨＳの側壁上で第１部分の厚さｔ１が第２部分の厚さｔ２より大きい。データ格納構造体ＤＳＳはトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＳ、及び第１ブロッキング絶縁膜ＢＬＫ１を含む。
【００３９】
電荷格納膜ＣＳはトンネル絶縁膜ＴＩＬと第１ブロッキング絶縁膜ＢＬＫ１との間に配置される。電荷格納膜ＣＳはトンネル絶縁膜ＴＩＬ及び第１ブロッキング絶縁膜ＢＬＫ１より小さいエネルギーバンドギャップを有する物質の中の少なくとも１つを含む。
【００４０】
図５Ａ及び図６Ａを参照すれば、電荷格納膜ＣＳは第１エネルギーバンドギャップＥＧ１を有する第１電荷トラップ膜ＣＴ１及び第２エネルギーバンドギャップＥＧ２を有する第２電荷トラップ膜ＣＴ２を含む。ここで、第１エネルギーバンドギャップＥＧ１は第２エネルギーバンドギャップＥＧ２より小さい。また、第２電荷トラップ膜ＣＴ２の第２エネルギーバンドギャップＥＧ２はトンネル絶縁膜ＴＩＬのエネルギーバンドギャップより小さい。伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）で、第１及び第２電荷トラップ膜ＣＴ１、ＣＴ２の界面でのエネルギーレベル差（即ち、電位障壁；△Ｅ１）はトンネル絶縁膜ＴＩＬと第２電荷トラップ膜ＣＴ２との界面でのエネルギーレベル差△Ｅ２より大きい。一例として、第１電荷トラップ膜ＣＴ１はポリシリコン膜、ゲルマニウム（Ｇｅ）膜、又はタングステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）のような金属膜からなされる。第２電荷トラップ膜ＣＴ２はシリコン窒化膜又はシリコン酸窒化膜からなされる。
【００４１】
図５Ａを参照すれば、電荷格納膜ＣＳは第３方向Ｄ３に互いに離隔されて複数に提供される。この実施形態で、電荷格納膜ＣＳは絶縁膜ＩＬＤとチャネル構造体ＣＨＳとの間に提供されなくともよい。電荷格納膜ＣＳで、第１電荷トラップ膜ＣＴ１はゲート電極ＧＥと隣接する半導体パターンＳＰの一部を囲む。第２電荷トラップ膜ＣＴ２は第１電荷トラップ膜ＣＴ１を完全に囲む。言い換えれば、第１電荷トラップ膜ＣＴ１は第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３で第２電荷トラップ膜ＣＴ２によって囲まれる。即ち、第２電荷トラップ膜ＣＴ２がトンネル絶縁膜ＴＩＬと第１電荷トラップ膜ＣＴ１との間で第１電荷トラップ膜ＣＴ１の上面及び下面を通って第１ブロッキング絶縁膜ＢＬＫ１と第１電荷トラップ膜ＣＴ１との間に延在される。さらに、第２電荷トラップ膜ＣＴ２は第１又は第２方向Ｄ１又はＤ２に第１電荷トラップ膜ＣＴ１より薄い厚さを有する。また、第２電荷トラップ膜ＣＴ２の厚さはトンネル絶縁膜ＴＩＬの厚さより薄くともよい。
【００４２】
さらに、本発明の多様な実施形態に係るデータ格納構造体ＤＳＳに対して図９Ａ乃至図９Ｈを参照してより詳細に説明する。
【００４３】
トンネル絶縁膜ＴＩＬはゲート電極ＧＥとチャネル構造体ＣＨＳとの間に配置され、電荷格納膜ＣＳより大きいバンドギャップを有する物質の中での１つである。トンネル絶縁膜ＴＩＬは半導体パターンＳＰの側壁を囲み、均一な厚さを有し、第３方向Ｄ３に沿って延在される。例えば、トンネル絶縁膜ＴＩＬは化学気相成長又は原子層成長技術を使用して形成されるシリコン酸化膜である。これと異なり、トンネル絶縁膜ＴＩＬはアルミニウム酸化膜及びハフニウム酸化膜等のようなｈｉｇｈ−ｋ膜の中の１つであってもよい。
【００４４】
トンネル絶縁膜ＴＩＬは図５Ｂに図示されたように、複数の薄膜を含んでもよい。一例として、トンネル絶縁膜ＴＩＬはチャネル構造体ＣＨＳの側壁上に順に積層された第１、第２、及び第３トンネル絶縁膜ＴＩＬ１、ＴＩＬ２、ＴＩＬ３を含む。ここで、第２トンネル絶縁膜ＴＩＬ２は、図６Ｂに図示されたように、第１及び第３トンネル絶縁膜ＴＩＬ１、ＴＩＬ３より小さいエネルギーバンドギャップを有する。第１及び第３トンネル絶縁膜ＴＩＬ１、ＴＩＬ３の間にエネルギーバンドギャップが小さい第２トンネル絶縁膜ＴＩＬ２を配置することによって、３次元半導体メモリ装置の消去動作の時、正孔がトンネル絶縁膜ＴＩＬをトンネリングすることが容易である。
【００４５】
第１及び第３トンネル絶縁膜ＴＩＬ１、ＴＩＬ３は窒素を含有し、一例としてシリコン窒化膜又はシリコン酸窒化膜を含む。第２トンネル絶縁膜ＴＩＬ２は、例えばシリコン酸化膜を含む。
【００４６】
第１ブロッキング絶縁膜ＢＬＫ１はゲート電極ＧＥとトンネル絶縁膜ＴＩＬとの間に配置され、トンネル絶縁膜ＴＩＬより小さく、電荷格納膜ＣＳより大きいバンドギャップを有する物質の中での１つを含む。第１ブロッキング絶縁膜ＢＬＫ１の実効誘電率はトンネル絶縁膜ＴＩＬの実効誘電率より大きい。第１ブロッキング絶縁膜ＢＬＫ１は、例えばアルミニウム酸化膜及びハフニウム酸化膜等のようなｈｉｇｈ−ｋ膜を含む。第１ブロッキング絶縁膜ＢＬＫ１は実質的に均一な厚さを有し、第３方向Ｄ３に延在される。第１ブロッキング絶縁膜ＢＬＫ１は垂直方向に隣接するゲート電極ＧＥの間でトンネル絶縁膜ＴＩＬと接触し、垂直方向に隣接する絶縁膜ＩＬＤの間で電荷格納膜ＣＳを囲む。
【００４７】
さらに、第２ブロッキング絶縁膜ＢＬＫ２がチャネル構造体ＣＨＳとゲート電極ＧＥの側壁との間並びに各ゲート電極ＧＥの上面及び下面に延在される。第２ブロッキング絶縁膜ＢＬＫ２は単一膜又は複数の薄膜で構成される。第２ブロッキング絶縁膜ＢＬＫ２はｈｉｇｈ−ｋ膜（例えば、アルミニウム酸化膜及び／又はハフニウム酸化膜）を含む。第２ブロッキング絶縁膜ＢＬＫ２は第１ブロッキング絶縁膜ＢＬＫ１と異なる誘電率を有する物質である。一部の実施形態によれば、第２ブロッキング絶縁膜ＢＬＫ２は省略されてもよい。
【００４８】
続いて、図２及び図３を参照すれば、共通ソース領域ＣＳＲが電極構造体ＳＴの間の基板１０内に提供される。共通ソース領域ＣＳＲは電極構造体ＳＴと並べて第１方向Ｄ１に延在され、第２方向Ｄ２に互いに離隔される。言い換えれば、各電極構造体ＳＴは互いに隣接する共通ソース領域ＣＳＲの間に配置される。一例として、共通ソース領域ＣＳＲは第１導電型の基板１０内に第２導電型の不純物をドーピングして形成され、例えば、Ｎ型の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
【００４９】
第１層間絶縁膜５０が電極構造体ＳＴ上に配置されて垂直構造体ＶＳの上面を覆う。
【００５０】
共通ソースプラグＣＳＰが電極構造体ＳＴの間で共通ソース領域ＣＳＲに接続され、共通ソースプラグＣＳＰと電極構造体ＳＴの側壁との間に側壁絶縁スペーサーＳＳが介在される。一実施形態として、共通ソースプラグＣＳＰは実質的に均一な上部幅を有し、第１方向Ｄ１に並べて延在される。
【００５１】
第２層間絶縁膜６０が第１層間絶縁膜５０上に配置されて共通ソースプラグＣＳＰの上面を覆う。
【００５２】
ビットラインＢＬが第２層間絶縁膜６０上で電極構造体ＳＴを横切って第２方向Ｄ２に延在される。ビットラインＢＬはビットラインコンタクトプラグＢＰＬＧを通じてビットライン導電パッドＰＡＤに接続される。即ち、ビットラインＢＬはチャネル構造体ＣＨＳと電気的に連結される。
【００５３】
図７Ａ及び図７Ｂは本発明の実施形態に係る３次元半導体メモリ装置の電荷保持（ｒｅｔｅｎｔｉｏｎ）特性を説明するためのエネルギーバンド図である。図７Ａは基板の上面に対して平行である方向でのエネルギーバンド図を示し、図７Ｂは基板の上面に対して垂直である方向でのエネルギーバンド図を示す。
【００５４】
本発明の実施形態に係る３次元半導体メモリ装置によれば、プログラム動作の時、チャネル構造体の半導体パターンＳＰ内の電荷がトンネル絶縁膜ＴＩＬをＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）して電荷格納膜ＣＳ内にトラップされる。電荷格納膜ＣＳ、即ち第１及び第２電荷トラップ膜ＣＴ１、ＣＴ２内にトラップされた電荷によってメモリセルトランジスタの閾値電圧が変化される。
【００５５】
実施形態で、選択されたゲート電極ＧＥに高電圧が印加されるプログラム動作の時、第１電荷トラップ膜ＣＴ１のエネルギーバンドギャップが第２電荷トラップ膜ＣＴ２のエネルギーバンドギャップより小さいので、トンネル絶縁膜ＴＩＬをトンネリングした電荷は深いトラップ準位を有する第１電荷トラップ膜ＣＴ１にトラップされる確率が高い。
【００５６】
本発明の実施形態に係る３次元半導体メモリ装置は第１及び第２電荷トラップ膜ＣＴ１、ＣＴ２内に電荷を格納した後、ゲート電極ＧＥへのプログラム電圧が遮断され、電荷保持（ｒｅｔｅｎｔｉｏｎ）モードに動作される。
【００５７】
図７Ａを参照すれば、電荷保持モードで、電荷格納膜ＣＳ内にトラップされた電荷によって電荷格納膜ＣＳのエネルギーバンドが曲がる。実施形態によれば、第１電荷トラップ膜ＣＴ１と第２電荷トラップ膜ＣＴ２との間の電位障壁がトンネル絶縁膜ＴＩＬと第２電荷トラップ膜ＣＴ２との間の電位障壁より大きいので、電荷保持モードで第１電荷トラップ膜ＣＴ１で熱的励起によって伝導帯に放出された電荷が第１電荷トラップ膜ＣＴ１と第２電荷トラップ膜ＣＴ２との間の電位障壁を越えて半導体パターンＳＰに漏洩されることを減少させる。また、第２電荷トラップ膜ＣＴ２の浅いトラップ準位（即ち、伝導帯と近いエネルギーレベル）にトラップされた電荷が熱的刺激によって励起されても、励起された電荷が第２電荷トラップ膜ＣＴ２より伝導帯のエネルギーレベルが低い第１電荷トラップ膜ＣＴ１に再びトラップされる。
【００５８】
さらに、第２電荷トラップ膜ＣＴ２が第１電荷トラップ膜ＣＴ１を囲んでいるので、第１電荷トラップ膜ＣＴ１にトラップされた電荷がバンドツーバンドトンネリング（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）によってトンネル絶縁膜ＴＩＬ通じて半導体パターンＳＰに漏洩されることを減少させる。
【００５９】
図７Ｂを参照すれば、第１電荷トラップ膜ＣＴ１はゲート電極ＧＥの間の絶縁膜ＩＬＤに延長されず、局所的に形成されるので、第１電荷トラップ膜ＣＴ１にトラップされた電荷が基板の上面に対して垂直である方向に拡散されることが防止される。
【００６０】
即ち、本発明の実施形態によれば、電荷保持モードで基板の上面に対して垂直方向及び水平方向に電荷が損失されることを防止するので、３次元半導体メモリ装置の電荷保持特性が向上されることができる。
【００６１】
図８は本発明の実施形態に係る３次元半導体メモリ装置の断面図である。説明を簡易にするために、先に説明された３次元半導体メモリ装置と同一な技術的特徴に対する説明は省略される。
【００６２】
図８を参照すれば、基板１０上に電極構造体ＳＴが互いに離隔されて配置され、垂直構造体ＶＳが各電極構造体ＳＴを貫通する。垂直構造体ＶＳの各々はチャネル構造体ＣＨＳ及びデータ格納構造体ＤＳＳを含む。
【００６３】
この実施形態で、チャネル構造体ＣＨＳは電極構造体ＳＴを貫通する第１及び第２垂直チャネルＶＳ１、ＶＳ２及び電極構造体ＳＴの下で第１及び第２垂直チャネルＶＳ１、ＶＳ２を連結する水平チャネルＨＳを含む。第１及び第２垂直チャネルＶＳ１、ＶＳ２は電極構造体ＳＴを貫通する垂直ホール内に提供される。水平チャネルＨＳは基板１０に形成されたリセス領域内に提供される。水平チャネルＨＳは基板１０と電極構造体ＳＴとの間に提供されて第１及び第２垂直チャネルＶＳ１、ＶＳ２を連結する。一例で、水平チャネルＨＳは第１及び第２垂直チャネルＶＳ１、ＶＳ２と連続的に連結される中が空いたパイプ形状（ｐｉｐｅ−ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ−ｓｈａｐｅｄ）である。即ち、第１及び第２垂直チャネルＶＳ１、ＶＳ２と水平チャネルＨＳとは一体形のパイプ形状を有する。言い換えれば、第１及び第２垂直チャネルＶＳ１、ＶＳ２と水平チャネルＨＳとは境界面無しで連続的に延在される１つの半導体膜からなされる。
【００６４】
一例によれば、各チャネル構造体ＣＨＳの第１垂直チャネルＶＳ１はビットラインＢＬに連結され、第２垂直チャネルＶＳ２は共通ソースラインＣＳＬに連結される。この実施形態で、各チャネル構造体ＣＨＳは１つのセルストリングを構成するメモリセルトランジスタ、並びに接地及びストリング選択トランジスタのチャネルとして利用される。
【００６５】
さらに、前述したように、第１及び第２垂直チャネルＶＳ１、ＶＳ２と電極構造体ＳＴとの間、そして水平チャネルＨＳと基板１０との間にデータ格納構造体ＤＳＳが提供される。
【００６６】
図９Ａ乃至図９Ｈは本発明の多様な実施形態に係る３次元半導体メモリ装置を説明するための図面であって、図３、図４、及び図８のＡ部分を示す。
【００６７】
データ格納構造体ＤＳＳはゲート電極ＧＥと隣接する第１部分及び絶縁膜ＩＬＤと隣接する第２部分を含み、第１部分の厚さが第２部分の厚さより大きい。言い換えれば、データ格納構造体ＤＳＳの厚さは絶縁膜ＩＬＤの側壁とチャネル構造体ＣＨＳとの間でよりゲート電極ＧＥの側壁とチャネル構造体ＣＨＳとの間で大きい。言い換えれば、半導体パターンＳＰの側壁からゲート電極ＧＥの一側壁間の距離は半導体パターンＳＰの側壁から絶縁膜ＩＬＤの一側壁間の距離より大きい。
【００６８】
データ格納構造体ＤＳＳはチャネル構造体ＣＨＳの側壁上で順にトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＳ、及び第１ブロッキング絶縁膜ＢＬＫ１を含み、電荷格納膜ＣＳは、先に説明したように、第１エネルギーバンドギャップを有する第１電荷トラップ膜ＣＴ１及び第２エネルギーバンドギャップを有する第２電荷トラップ膜ＣＴ２を含む。ここで、第１エネルギーバンドギャップは第２エネルギーバンドギャップより小さい。ここで、トンネル絶縁膜ＴＩＬ及び第１ブロッキング絶縁膜ＢＬＫ１は基板の上面に対して垂直である方向（即ち、第３方向（図３のＤ３）に沿って延在される。
【００６９】
図９Ａ及び図９Ｂを参照すれば、電荷格納膜ＣＳは第３方向に互いに離隔されて複数に提供され、各電荷格納膜ＣＳがチャネル構造体の一部分を囲む。この実施形態で、電荷格納膜ＣＳは絶縁膜ＩＬＤとチャネル構造体ＣＨＳとの間に提供されなくともよい。
【００７０】
図９Ａを参照すれば、第１電荷トラップ膜ＣＴ１がゲート電極ＧＥと隣接する半導体パターンＳＰの一部を囲み、トンネル絶縁膜ＴＩＬと直接接触する。第２電荷トラップ膜ＣＴ２が第１ブロッキング絶縁膜ＢＬＫ１と第１電荷トラップ膜ＣＴ１との間並びに第１電荷トラップ膜ＣＴ１の上面及び下面に延在される。
【００７１】
図９Ｂを参照すれば、第１電荷トラップ膜ＣＴ１が第１ブロッキング絶縁膜ＢＬＫ１と接触し、第２電荷トラップ膜ＣＴ２がトンネル絶縁膜ＴＩＬと接触する。第１及び第２電荷トラップ膜ＣＴ１、ＣＴ２の上面及び下面は第１ブロッキング絶縁膜ＢＬＫ１と接触する。
【００７２】
図９Ｃ乃至図９Ｇを参照すれば、第１電荷トラップ膜ＣＴ１が第３方向に互いに離隔されて複数に提供され、第２電荷トラップ膜ＣＴ２は第３方向に延在される。言い換えれば、第１電荷トラップ膜ＣＴ１が垂直方向に隣接する絶縁膜ＩＬＤの間に各々局所的に配置されてチャネル構造体ＣＨＳの一部分を囲む。第１電荷トラップ膜ＣＴ１は絶縁膜ＩＬＤとチャネル構造体ＣＨＳとの間に提供されなくともよい。
【００７３】
図９Ｃを参照すれば、第２電荷トラップ膜ＣＴ２は第１電荷トラップ膜ＣＴ１を完全に囲み、第３方向に延在される。詳細に、絶縁膜ＩＬＤと隣接する部分で第２電荷トラップ膜ＣＴ２は第１ブロッキング絶縁膜ＢＬＫ１とトンネル絶縁膜ＴＩＬとの間に配置される。第２電荷トラップ膜ＣＴ２は、絶縁膜ＩＬＤと半導体パターンＳＰとの間から、第１ブロッキング絶縁膜ＢＬＫ１と第１電荷トラップ膜ＣＴ１との間及びトンネル絶縁膜ＴＩＬと第１電荷トラップ膜ＣＴ１との間に延在される。
【００７４】
図９Ｄを参照すれば、第１電荷トラップ膜ＣＴ１がチャネル構造体ＣＨＳの一部分を囲み、第１ブロッキング絶縁膜ＢＬＫ１と第２電荷トラップ膜ＣＴ２との間に配置される。そして、第１電荷トラップ膜ＣＴ１の上面及び下面は第１ブロッキング絶縁膜ＢＬＫ１と接触する。
【００７５】
第２電荷トラップ膜ＣＴ２はトンネル絶縁膜ＴＩＬ上で均一な厚さを有し、第３方向Ｄ３に沿って延在される。第２電荷トラップ膜ＣＴ２はトンネル絶縁膜ＴＩＬと絶縁膜ＩＬＤとの間でトンネル絶縁膜ＴＩＬと第１ブロッキング絶縁膜ＢＬＫ１との間に延在される。
【００７６】
図９Ｅを参照すれば、第１電荷トラップ膜ＣＴ１がトンネル絶縁膜ＴＩＬと第２電荷トラップ膜ＣＴ２との間に配置され、第１電荷トラップ膜ＣＴ１の上面及び下面は第２電荷トラップ膜ＣＴ２と接触する。
【００７７】
第２電荷トラップ膜ＣＴ２は第１ブロッキング絶縁膜ＢＬＫ１と第１電荷トラップ膜ＣＴ１との間及び絶縁膜ＩＬＤとトンネル絶縁膜ＴＩＬとの間に第３方向Ｄ３に沿って延在される。
【００７８】
図９Ｆ、図９Ｇ、及び図９Ｈを参照すれば、チャネル構造体ＣＨＳの半導体パターンＳＰはゲート電極ＧＥに向かって突出される突出部分を含む。
【００７９】
図９Ｆを参照すれば、トンネル絶縁膜ＴＩＬが第３方向に互いに離隔されて複数に提供され、第１電荷トラップ膜ＣＴ１の一側壁と直接接触する。第１電荷トラップ膜ＣＴ１はトンネル絶縁膜ＴＩＬと第２電荷トラップ膜ＣＴ２との間に配置される。第２電荷トラップ膜ＣＴ２が第１ブロッキング絶縁膜ＢＬＫ１と第１電荷トラップ膜ＣＴ１との間及び絶縁膜ＩＬＤとチャネル構造体ＣＨＳとの間に第３方向Ｄ３に沿って延在される。第２電荷トラップ膜ＣＴ２は第１電荷トラップ膜ＣＴ１及びトンネル絶縁膜ＴＩＬの上面及び下面と接触する。
【００８０】
図９Ｇを参照すれば、第１ブロッキング絶縁膜ＢＬＫ１が第１電荷トラップ膜ＣＴ１とゲート電極ＧＥとの間に配置され、第１電荷トラップ膜ＣＴ１の上面及び下面を覆い絶縁膜ＩＬＤとチャネル構造体ＣＨＳとの間に第３方向Ｄ３に沿って延在される。
【００８１】
トンネル絶縁膜ＴＩＬ及び第２電荷トラップ膜ＣＴ２はチャネル構造体ＣＨＳと第１ブロッキング絶縁膜ＢＬＫ１との間でチャネル構造体ＣＨＳの突出部分を囲み、第３方向に延在される。
【００８２】
図９Ｈを参照すれば、ゲート電極ＧＥと第１電荷トラップ膜ＣＴ１との間に第１ブロッキング絶縁膜ＢＬＫ１及び第２電荷トラップ膜ＣＴ２が配置される。第２電荷トラップ膜ＣＴ２が第１電荷トラップ膜ＣＴ１の下面及び上面を覆いながら、絶縁膜ＩＬＤとトンネル絶縁膜ＴＩＬとの間に第３方向Ｄ３に沿って延在される。
【００８３】
トンネル絶縁膜ＴＩＬは第１電荷トラップ膜ＣＴ１の一側壁と直接接触し、チャネル構造体ＣＨＳと第２電荷トラップ膜ＣＴ２との間に第３方向Ｄ３に沿って延在される。また、トンネル絶縁膜ＴＩＬはチャネル構造体ＣＨＳの突出部分をコンフォーマルに覆う。
【００８４】
図１０乃至図１５は本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための図面であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【００８５】
図２及び図１０を参照すれば、基板１０上にバッファ絶縁膜１１が形成され、バッファ絶縁膜１１上に垂直方向に交互に積層された犠牲膜ＳＬ及び絶縁膜ＩＬＤを含むモールド構造体１００が形成される。
【００８６】
モールド構造体１００で、犠牲膜ＳＬは絶縁膜ＩＬＤに対してエッチング選択性を有し、エッチングされる物質で形成される。例えば、犠牲膜ＳＬ及び絶縁膜ＩＬＤはケミカル溶液を利用するウェットエッチング工程で高いエッチング選択比を有し、エッチングガスを利用するドライエッチング工程で低いエッチング選択比を有する。一例として、犠牲膜ＳＬ及び絶縁膜ＩＬＤは絶縁物質で形成され、互いにエッチング選択性を有する。即ち、犠牲膜ＳＬは絶縁膜ＩＬＤと異なる絶縁物質からなされる。例えば、犠牲膜ＳＬはシリコン膜、シリコン酸化膜、シリコンカーバイド、シリコンゲルマニウム、シリコン酸窒化物、及びシリコン窒化膜の中の少なくとも１つである。絶縁膜ＩＬＤはシリコン膜、シリコン酸化膜、シリコンカーバイド膜、シリコン酸窒化物、及びシリコン窒化膜の中の少なくとも１つであり、犠牲膜ＳＬと異なる物質である。例えば、犠牲膜ＳＬはシリコン窒化膜で形成され、絶縁膜ＩＬＤはシリコン酸化膜で形成される。これと異なり、犠牲膜ＳＬは導電物質で形成され、絶縁膜ＩＬＤは絶縁物質からなされてもよい。犠牲膜ＳＬ及び絶縁膜ＩＬＤは熱的化学気相成長（Ｔｈｅｒｍａｌ  ＣＶＤ）、プラズマ化学気相成長（Ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ）、物理的化学気相成長（ｐｈｙｓｉｃａｌ  ＣＶＤ）、又は原子層成長（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）技術を利用して蒸着される。
【００８７】
続いて、モールド構造体１００を貫通する複数の垂直ホールＶＨが形成される。垂直ホールＶＨを形成することは、モールド構造体１００上にマスクパターン（図示せず）を形成し、マスクパターン（図示せず）をエッチングマスクとして利用してモールド構造体１００を異方性エッチングすることによって形成される。異方性エッチング工程で基板１０の上部面までオーバーエッチング（ｏｖｅｒ−ｅｔｃｈ）され、したがって、垂直ホールＶＨに露出された基板１０の上部面は所定の深さにリセスされる。そして、異方性エッチング工程を遂行することによって、垂直ホールＶＨの下部幅が垂直ホールＶＨの上部幅より小さい。さらに、垂直ホールＶＨは平面視で、一方向に配列されるか、或いはジグザグ形状に配列される。
【００８８】
図２及び図１１を参照すれば、垂直ホールＶＨに露出された犠牲膜ＳＬの側壁をリセスして垂直方向に隣接する絶縁膜ＩＬＤの間にリセス領域ＲＳを形成する。リセス領域ＲＳで直径は垂直ホールＶＨの直径より大きい。リセス領域ＲＳは、絶縁膜ＩＬＤに対してエッチング選択性を有するエッチングレシピーを使用して犠牲膜ＳＬの一部分を等方性エッチングすることによって形成される。例えば、犠牲膜ＳＬがシリコン窒化膜であり、絶縁膜ＩＬＤがシリコン酸化膜である場合、エッチング段階は燐酸を含むエッチング液を使用して等方性エッチング工程が遂行される。
【００８９】
図２及び図１２を参照すれば、リセス領域ＲＳ及び垂直ホールＶＨ内に垂直構造体ＶＳが形成される。垂直構造体ＶＳはリセス領域及び垂直ホールＶＨ内にデータ格納構造体ＤＳＳを形成すること、チャネル構造体ＣＨＳを形成すること、及びチャネル構造体ＣＨＳの上端にビットライン導電パッドを形成することを含む。垂直構造体ＶＳは犠牲膜ＳＬと隣接する領域での厚さが、絶縁膜ＩＬＤと隣接する領域での厚さより大きい。垂直構造体ＶＳを形成する方法については図１６乃至図２０を参照してより詳細に説明する。
【００９０】
図２及び図１３を参照すれば、垂直構造体ＶＳを形成した後に、モールド構造体１００上に垂直構造体ＶＳの上面を覆う第１層間絶縁膜５０が形成される。続いて、第１層間絶縁膜５０及びモールド構造体１００をパターニングして基板１０を露出させるトレンチＴが形成される。トレンチＴを形成することによって、モールド構造体１００は一方向に延在されるライン形状を有する。
【００９１】
トレンチＴは垂直構造体ＶＳから離隔されて、犠牲膜ＳＬ及び絶縁膜ＩＬＤの側壁を露出させるように形成される。平面視で、トレンチＴは第１方向Ｄ１に延在されるライン形態又は長方形に形成され、垂直方向の深さにおいて、トレンチＴは基板１０の上面を露出させる。トレンチＴを形成する間オーバーエッチング（ｏｖｅｒ  ｅｔｃｈ）によってトレンチＴに露出される基板１０の上面が所定深さにリセスされる。また、トレンチＴは異方性エッチング工程によって傾いた側壁を有する。
【００９２】
続いて、トレンチＴに露出された犠牲膜ＳＬを除去することによって、絶縁膜ＩＬＤの間にゲート領域ＧＲが形成される。ゲート領域ＧＲはバッファ絶縁膜１１、絶縁膜ＩＬＤ、垂直構造体ＶＳ、及び基板１０に対してエッチング選択性を有するエッチングレシピーを使用して犠牲膜ＳＬを等方的にエッチングして形成される。ここで、犠牲膜ＳＬは等方性エッチング工程によって完全に除去される。例えば、犠牲膜ＳＬがシリコン窒化膜であり、絶縁膜ＩＬＤがシリコン酸化膜である場合、エッチング段階は燐酸を含むエッチング液を使用して等方性エッチング工程が遂行される。
【００９３】
これに加えて、ゲート領域ＧＲはトレンチＴから絶縁膜ＩＬＤの間に水平方向に延在され、データ格納構造体ＤＳＳの側壁の一部分を露出させる。即ち、ゲート領域ＧＲは垂直方向に隣接する絶縁膜ＩＬＤとデータ格納構造体ＤＳＳの一側壁によって定義される。
【００９４】
図２及び図１４を参照すれば、ゲート領域ＧＲの内壁をコンフォーマルに覆う第２ブロッキング絶縁膜ＢＬＫ２が形成される。第２ブロッキング絶縁膜ＢＬＫ２はゲート領域ＧＲの内壁上に実質的に均一な厚さに形成される。第２ブロッキング絶縁膜ＢＬＫ２は１つの薄膜又は複数の薄膜で構成される。
【００９５】
第２ブロッキング絶縁膜ＢＬＫ２が形成されたゲート領域ＧＲ内にゲート電極ＧＥが形成される。ゲート電極ＧＥはゲート領域ＧＲを部分的に満たすか、或いはゲート領域ＧＲを完全に満たす。
【００９６】
ゲート電極ＧＥを形成することは、第２ブロッキング絶縁膜ＢＬＫ２が形成されたゲート領域を満たすゲート導電膜を形成すること、及びトレンチＴ内に形成されたゲート導電膜の一部を除去して、ゲート領域にゲート電極ＧＥを各々局所的に形成することを含む。ここで、ゲート電極ＧＥの各々は順に蒸着されたバリア金属膜及び金属膜を含む。バリア金属膜は、例えばＴｉＮ、ＴａＮ、又はＷＮのような金属窒化膜からなされる。そして、金属膜は、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕのような金属物質からなされる。
【００９７】
このように、ゲート領域にゲート電極ＧＥを形成することによって、基板１０上に交互に繰り返しに積層された絶縁膜ＩＬＤ及びゲート電極ＧＥを含む電極構造体ＳＴが形成される。電極構造体ＳＴは第１方向Ｄ１に延在され、電極構造体ＳＴの側壁がトレンチＴに露出される。また、互いに隣接する電極構造体ＳＴの間で基板１０が露出される。
【００９８】
図２及び図１５を参照すれば、トレンチＴに露出された基板１０内に共通ソース領域ＣＳＲが形成される。共通ソース領域ＣＳＲは第１方向Ｄ１に並べて延在され、第２方向Ｄ２に互いに離隔されて配置される。言い換えれば、共通ソース領域ＣＳＲは電極構造体ＳＴの間の基板１０内に形成される。共通ソース領域ＣＳＲは基板１０と異なるタイプの不純物を基板１０内にドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ型の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
【００９９】
トレンチＴの側壁を覆う絶縁スペーサーＳＳが形成される。絶縁スペーサーＳＳを形成することは、電極構造体ＳＴが形成された基板１０上にスペーサー膜を均一な厚さに蒸着すること、及びスペーサー膜に対するエッチバック工程を遂行して共通ソース領域ＣＳＲを露出させることを含む。ここで、スペーサー膜は絶縁物質で形成され、例えばスペーサー膜はシリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は低い誘電率を有するｌｏｗ−ｋ物質で形成される。
【０１００】
絶縁スペーサーＳＳが形成された各トレンチＴ内に共通ソースプラグＣＳＰが形成される。共通ソースプラグＣＳＰはゲート電極ＧＥと並べて延在される。
【０１０１】
続いて、図３に図示されたように、第１層間絶縁膜５０上に共通ソースプラグＣＳＰの上面を覆う第２層間絶縁膜６０が形成される。続いて、第１及び第２層間絶縁膜５０、６０を貫通してビットライン導電パッドＰＡＤに接続されるビットラインコンタクトプラグＢＰＬＧが形成される。続いて、第２層間絶縁膜６０上に第２方向Ｄ２に延在され、ビットラインコンタクトプラグＢＰＬＧと接続されるビットラインＢＬが形成される。
【０１０２】
図１６乃至図２０は３次元半導体メモリ装置で垂直構造体を形成する方法を説明するための図面であって、図１５のＢ部分を示す。図１６を参照すれば、先に説明したように、モールド構造体１００を貫通する垂直ホールＶＨを形成した後、犠牲膜ＳＬの側壁をリセスしてリセス領域ＲＳを形成する。リセス領域ＲＳでの直径は垂直ホールＶＨでの直径より大きい。垂直ホールＶＨを形成する時、基板１０の上面がリセスされて、垂直ホールのＶＨ底面は基板１０の上面より下に位置する。
【０１０３】
図１７を参照すれば、垂直ホールＶＨ及びリセス領域の内壁を覆う第１予備ブロッキング絶縁膜１１１、第２予備電荷トラップ膜１１３、及び第１予備電荷トラップ膜１１５が順に形成される。第１予備ブロッキング絶縁膜１１１、第２予備電荷トラップ膜１１３、及び第１予備電荷トラップ膜１１５の厚さの合計は垂直ホールＶＨの直径の約１／２より小さい。
【０１０４】
第１予備ブロッキング絶縁膜１１１及び第２予備電荷トラップ膜１１３は垂直ホールＶＨ及びリセス領域ＲＳの内壁を均一な厚さにコンフォーマルに覆う。第１予備電荷トラップ膜１１５は第１予備ブロッキング絶縁膜１１１及び第２予備電荷トラップ膜１１３が形成されたリセス領域ＲＳを満たすように形成される。
【０１０５】
図１８を参照すれば、垂直ホールＶＨ内に形成された第１予備電荷トラップ膜１１５、第２予備電荷トラップ膜１１３、及び第１予備ブロッキング絶縁膜１１１に対する異方性エッチング工程を遂行して垂直ホールＶＨの底で基板１０の上面を露出させる貫通ホールが形成される。貫通ホールを形成することによって、第１ブロッキング絶縁膜ＢＬＫ１、第２電荷トラップ膜ＣＴ２ａ、及び複数の第１電荷トラップ膜ＣＴ１が形成される。第１電荷トラップ膜ＣＴ１はリセス領域内に局所的に形成され、基板１０に対して垂直である方向に互いに分離される。
【０１０６】
その他の方法によって、第１電荷トラップ膜ＣＴ１は第１予備電荷トラップ膜１１５を等方的にエッチングする段階を通じてリセス領域内に局所的に形成してもよい。このような場合、第１電荷トラップ膜ＣＴ１の側壁は第２電荷トラップ膜ＣＴ２ａの側壁よりリセスされてもよい。図１９を参照すれば、第１ブロッキング絶縁膜ＢＬＫ１、第２電荷トラップ膜ＣＴ２ａ、及び複数の第１電荷トラップ膜ＣＴ１が形成された垂直ホールＶＨの内壁上に第３予備電荷トラップ膜１２１、予備トンネル絶縁膜１２３、及び第１半導体膜１２５が順にコンフォーマルに蒸着される。第３予備電荷トラップ膜１２１、予備トンネル絶縁膜１２３、及び第１半導体膜１２５は垂直ホールＶＨで空いた空間を定義する。ここで、第３予備電荷トラップ膜１２１は第２電荷トラップ膜ＣＴ２ａと同一な物質を含む。一部の実施形態によれば、予備トンネル絶縁膜１２３を蒸着する前に第３予備電荷トラップ膜１２１を蒸着する工程が省略されてもよい。その他の実施形態によれば、予備トンネル絶縁膜１２３は第１電荷トラップ膜ＣＴ１を熱酸化して形成されることもできる。続いて、第３予備電荷トラップ膜１２１、予備トンネル絶縁膜１２３及び第１半導体膜１２５に対する異方性エッチング工程を遂行して基板１０を露出させる。したがって、図２０に図示されたように、第３電荷トラップ膜ＣＴ２ｂ、トンネル絶縁膜ＴＩＬ、及び第１半導体パターンＳＰ１が形成される。
【０１０７】
図２０を参照すれば、第１半導体パターンＳＰ１の側壁及び基板１０上に第２半導体膜ＳＰ２がコンフォーマルに蒸着され、第２半導体膜ＳＰ２によって定義された空いた空間は埋め込み絶縁パターンＶＩで満たされる。以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形せずに他の具体的な形態に実施できることを理解するはずである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
【符号の説明】
【０１０８】
１０      基板
１１      バッファ絶縁膜
１５      ゲート絶縁膜
５０、６０  層間絶縁膜
１００    モールド構造体
ＢＬ      ビットライン
ＢＬＫ１、ＢＬＫ２  ブロッキング絶縁膜
ＣＨＳ    チャネル構造体
ＣＳ      電荷格納膜
ＣＳＬ    共通ソースライン
ＣＳＰ    共通ソースプラグ
ＣＳＲ    共通ソース領域
ＣＳＴＲ  セルストリング
ＣＴ１、ＣＴ２  電荷トラップ膜
ＤＳＳ    データ格納構造体
ＤＭＣ    ダミーセル
ＤＷＬ    ダミーワードライン
ＧＥ      ゲート電極
ＧＳＬ    接地選択ライン
ＧＳＴ    接地選択トランジスタ
ＩＬＤ    絶縁膜
ＬＳＰ    下部半導体パターン
ＭＣＴ    メモリセルトランジスタ
ＰＡＤ    ビットライン導電パッド
ＳＬ      犠牲膜
ＳＰ      半導体パターン
ＳＳＴ１、ＳＳＴ２  ストリング選択トランジスタ
ＳＳ      絶縁スペーサー
ＳＴ      電極構造体
ＴＩＬ    トンネル絶縁膜
ＵＳＰ    上部半導体パターン
ＶＩ      埋め込み絶縁パターン
ＶＳ      垂直構造体
ＷＬ０−ＷＬｎ  ワードライン
【図１】
2019087748.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
2019087748.tif 000007
【図５Ｂ】
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【図６Ａ】
2019087748.tif 000009
【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
2019087748.tif 000015
【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
2019087748.tif 000020
【図９Ｈ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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