(57)【要約】【課題】製造工程が増加することを抑制しつつ、容量の異なる複数のキャパシタを備える半導体装置を提供する。【解決手段】基板１上に、複数の絶縁膜２１〜２４と複数の配線部３１〜３４とが交互に積層されることで複数のキャパシタＣ１〜Ｃ４が構成されている。各キャパシタＣ１〜Ｃ４は、基板１側の配線部を第１電極Ｃ１ａ〜Ｃ４ａとし、第１電極Ｃ１ａ〜Ｃ４ａを挟んで基板１と反対側の配線部を第２電極Ｃ１ｂ〜Ｃ４ｂとして構成されている。そして、各キャパシタＣ１〜Ｃ４は、第１、第２電極Ｃ１ａ〜Ｃ４ａ、Ｃ１ｂ〜Ｃｂａのうちの一方が同じ配線部３３によって構成され、互いの第１、第２電極Ｃ１ａ〜Ｃ４ａ、Ｃ１ｂ〜Ｃ４ｂの間隔が異なることによって容量が異なっている。第１、第２電極Ｃ１ａ〜Ｃ４ａ、Ｃ１ｂ〜Ｃ４ｂのうちの同じ配線部３３によって構成されている電極は、絶縁膜２２、２３で覆われていると共に端部が同一面上に位置している。【選択図】図１
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【特許請求の範囲】
【請求項１】
メタルインシュレータメタル構造とされた複数のキャパシタ（Ｃ１〜Ｃ４）を有する半導体装置であって、
一面（１ａ）を有する基板（１）と、
前記一面上に配置され、前記複数のキャパシタを有する配線層（１０）と、を備え、
前記配線層は、複数の絶縁膜（２１〜２４、４０、１３０）と複数の配線部（３１〜３５）とが交互に積層されることで構成され、
前記複数のキャパシタは、前記複数の配線部のうちの前記絶縁膜と前記配線部との積層方向において対向する２つの前記配線部において、前記基板側に位置する前記配線部を第１電極（Ｃ１ａ〜Ｃ４ａ）とし、前記第１電極を挟んで前記基板と反対側に位置する前記配線部を第２電極（Ｃ１ｂ〜Ｃ４ｂ）として構成され、
前記複数のキャパシタそれぞれは、前記第１電極および前記第２電極のうちの一方が同じ前記配線部によって構成され、互いの前記第２電極と前記第１電極との間隔が異なることによって容量が異なっており、
前記第１電極および前記第２電極のうちの同じ前記配線部によって構成されているそれぞれの電極は、前記絶縁膜で覆われていると共に端部が同一面上に位置している半導体装置。
【請求項２】
前記配線層は、第１抵抗体（７１）と前記第１抵抗体と直列に接続される第２抵抗体（７２）とを有し、
前記第１抵抗体および前記第２抵抗体は、一方の抵抗温度係数が正の値とされていると共に他方の抵抗温度係数が負の値とされ、
前記第２抵抗体は、前記第１電極および前記第２電極のうちの同じ前記配線部によって構成されているそれぞれの電極に対し、端部が当該電極と同一面上に位置していると共に、当該電極と同じ材料で構成されている請求項１に記載の半導体装置。
【請求項３】
前記配線層は、
前記基板の一面上に配置された第１絶縁膜（２１）と、
前記第１絶縁膜上に配置された第１配線部（３１）と、
前記第１絶縁膜上に、前記第１配線部を覆う状態で配置された第２絶縁膜（２２）と、
前記第２絶縁膜上に配置された第２配線部（３２）と、
前記第２絶縁膜上に、前記第２配線部を覆う状態で配置された第３絶縁膜（２３）と、
前記第３絶縁膜上に配置された第３配線部（３３）と、
前記第３絶縁膜上に、前記第３配線部を覆う状態で配置された第４絶縁膜（２４）と、を有し、
前記複数のキャパシタは、前記第２配線部と前記第３配線部との対向する部分を含んで構成される第１キャパシタと、前記第１配線部と前記第３配線部との対向する部分を含んで構成される第２キャパシタと、前記第２配線部と前記第３配線部との対向する部分を含んで構成される第３キャパシタとを有し、
前記第３絶縁膜には、前記第２配線部のうちの前記第１キャパシタを構成する前記第１電極となる部分を覆う位置に孔部（２３ａ）が形成され、
前記第３配線部のうちの前記第１キャパシタにおける第２電極を構成する部分は、前記第１キャパシタにおける第１電極上に容量膜（４０）を介して配置され、端部が前記孔部の周囲まで延設されることにより、当該端部が前記第３配線部のうちの前記第２、第３キャパシタにおける第２電極の端部と同一面上に位置している請求項１または２に記載の半導体装置。
【請求項４】
一面（１ａ）を有する基板（１）と、
前記一面上に配置され、メタルインシュレータメタル構造とされた複数のキャパシタ（Ｃ１〜Ｃ４）を有する配線層（１０）と、を備え、
前記配線層は、複数の絶縁膜（２１〜２４、４０、１３０）と複数の配線部（３１〜３５）とが交互に積層されることで構成され、
前記複数のキャパシタは、前記複数の配線部のうちの前記絶縁膜と前記配線部との積層方向において対向する２つの前記配線部において、前記基板側に位置する前記配線部を第１電極（Ｃ１ａ〜Ｃ４ａ）とし、前記第１電極を挟んで前記基板と反対側に位置する前記配線部を第２電極（Ｃ１ｂ〜Ｃ４ｂ）として構成され、
前記複数のキャパシタそれぞれは、前記第１電極および前記第２電極のうちの一方が同じ前記配線部によって構成され、互いの前記第２電極と前記第１電極との間隔が異なることによって容量が異なっており、
前記第１電極および前記第２電極のうちの同じ前記配線部によって構成されているそれぞれの電極は、前記絶縁膜で覆われていると共に端部が同一面上に位置している半導体装置の製造方法であって、
前記一面を有する前記基板を用意することと、
前記一面上に、前記絶縁膜を形成することと、前記配線部を形成することと、を交互に繰り返し行うことにより、前記配線層を形成すること、を行い、
前記配線部を形成することは、金属層（３３ａ）を形成することと、前記金属層をドライエッチングしてパターニングすることにより、前記複数のキャパシタにおけるそれぞれの前記第１電極および前記第２電極の一方の電極を同時に形成しつつ、当該一方の電極における端部が同一面上に位置するようにする一方の電極を形成することと、を含み、
前記一方の電極を形成することの後、前記絶縁膜を形成することを行う半導体装置の製造方法。
【請求項５】
前記配線層を形成することでは、第１抵抗体（７１）を形成することを行い、
前記一方の電極を形成することでは、前記金属層をドライエッチングしてパターニングすることにより、前記一方の電極と共に、抵抗温度係数の符号が前記第１抵抗体と反対とされると共に端部が前記一方の電極と同一面上に位置し、前記第１抵抗体と直列に接続される第２抵抗体（７２）を形成することを行う請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルインシュレータメタル（以下では、ＭＩＭという）構造のキャパシタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＭＩＭ構造のキャパシタを有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、ダイオードやトランジスタ等の半導体素子が形成された基板を有している。そして、半導体装置は、基板上に、第１電極および上部電極が容量層を介して積層されることによってキャパシタが構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１３０６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、近年では、容量の異なる複数のキャパシタを備えた半導体装置とすることが望まれている。この場合、上記半導体装置において、単に容量の異なる複数のキャパシタを構成しようとすると、製造工程が著しく増加する可能性がある。
【０００５】
本発明は上記点に鑑み、製造工程が増加することを抑制しつつ、容量の異なる複数のキャパシタを備える半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための請求項１では、メタルインシュレータメタル構造とされた複数のキャパシタ（Ｃ１〜Ｃ４）を有する半導体装置であって、一面（１ａ）を有する基板（１）と、一面上に配置され、複数のキャパシタを有する配線層（１０）と、を備え、配線層は、複数の絶縁膜（２１〜２４、４０、１３０）と複数の配線部（３１〜３５）とが交互に積層されることで構成され、複数のキャパシタは、複数の配線部のうちの絶縁膜と配線部との積層方向において対向する２つの配線部において、基板側に位置する配線部を第１電極（Ｃ１ａ〜Ｃ４ａ）とし、第１電極を挟んで基板と反対側に位置する配線部を第２電極（Ｃ１ｂ〜Ｃ４ｂ）として構成され、複数のキャパシタそれぞれは、第１電極および第２電極のうちの一方が同じ配線部によって構成され、互いの第２電極と第１電極との間隔が異なることによって容量が異なっており、第１電極および第２電極のうちの同じ配線部によって構成されているそれぞれの電極は、絶縁膜で覆われていると共に端部が同一面上に位置している。
【０００７】
これによれば、各キャパシタは、第１電極および第２電極のうちの一方が同じ配線部によって構成され、端部が同一面上に位置している。このため、金属層をパターニングして当該電極を形成する場合には、同じ配線部で構成される電極を同時に形成でき、製造工程の簡略化を図ることができる。
【０００８】
また、請求項４は、請求項１に記載の半導体装置の製造方法に関するものであり、一面を有する基板を用意することと、一面上に、絶縁膜を形成することと、配線部を形成することと、を交互に繰り返し行うことにより、配線層を形成すること、を行い、配線部を形成することは、金属層（３３ａ）を形成することと、金属層をドライエッチングしてパターニングすることにより、複数のキャパシタにおけるそれぞれの第１電極および第２電極の一方の電極を同時に形成すると共に、当該一方の電極における端部が同一面上に位置するようにする一方の電極を形成することと、を含み、一方の電極を形成することの後、絶縁膜を形成することを行うようにしている。
【０００９】
これによれば、各キャパシタにおける第１電極および第２電極のうちの一方の電極を同じ金属層によって構成し、一方の電極の端部が同一面上に位置するようにしている。このため、各キャパシタにおける一方の電極を同時に形成でき、製造工程の簡略化を図ることができる。また、一方の電極の端部が同一面上に位置するようにするため、ドライエッチングをする際のホトレジスト加工におけるフォーカスズレ等が発生することを抑制でき、各電極の形状がばらつくことを抑制できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態における半導体装置の断面図である。
【図２】図１中の第１〜第３配線部、および上層配線部等の位置関係を示す平面模式図である。
【図３Ａ】図１に示す半導体装置の製造工程を示す断面図である。
【図３Ｂ】図３Ａに続く半導体装置の製造工程を示す断面図である。
【図３Ｃ】図３Ｂに続く半導体装置の製造工程を示す断面図である。
【図３Ｄ】図３Ｃに続く半導体装置の製造工程を示す断面図である。
【図３Ｅ】図３Ｄに続く半導体装置の製造工程を示す断面図である。
【図３Ｆ】図３Ｅに続く半導体装置の製造工程を示す断面図である。
【図３Ｇ】図３Ｆに続く半導体装置の製造工程を示す断面図である。
【図３Ｈ】図３Ｇに続く半導体装置の製造工程を示す断面図である。
【図４】第２実施形態における半導体装置の断面図である。
【図５】図４中の第１〜第３配線部、および上層配線部等の位置関係を示す平面模式図である。
【図６Ａ】図４に示す半導体装置の製造工程を示す断面図である。
【図６Ｂ】図６Ａに続く半導体装置の製造工程を示す断面図である。
【図６Ｃ】図６Ｂに続く半導体装置の製造工程を示す断面図である。
【図６Ｄ】図６Ｃに続く半導体装置の製造工程を示す断面図である。
【図６Ｅ】図６Ｄに続く半導体装置の製造工程を示す断面図である。
【図６Ｆ】図６Ｅに続く半導体装置の製造工程を示す断面図である。
【図６Ｇ】図６Ｆに続く半導体装置の製造工程を示す断面図である。
【図６Ｈ】図６Ｇに続く半導体装置の製造工程を示す断面図である。
【図７】第３実施形態における半導体装置の断面図である。
【図８Ａ】図７に示す半導体装置の製造工程を示す断面図である。
【図８Ｂ】図８Ａに続く半導体装置の製造工程を示す断面図である。
【図８Ｃ】図８Ｂに続く半導体装置の製造工程を示す断面図である。
【図８Ｄ】図８Ｃに続く半導体装置の製造工程を示す断面図である。
【図８Ｅ】図８Ｄに続く半導体装置の製造工程を示す断面図である。
【図８Ｆ】図８Ｅに続く半導体装置の製造工程を示す断面図である。
【図８Ｇ】図８Ｆに続く半導体装置の製造工程を示す断面図である。
【図８Ｈ】図８Ｇに続く半導体装置の製造工程を示す断面図である。
【図８Ｉ】図８Ｈに続く半導体装置の製造工程を示す断面図である。
【図８Ｊ】図８Ｉに続く半導体装置の製造工程を示す断面図である。
【図８Ｋ】図８Ｊに続く半導体装置の製造工程を示す断面図である。
【図９】他の実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１２】
（第１実施形態）
第１実施形態の半導体装置の構成について、図１および図２を参照しつつ説明する。なお、本実施形態の半導体装置は、例えばアナログデジタルコンバータ（以下、Ａ／Ｄコンバータという）等に適用されると好適である。
【００１３】
半導体装置は、図１に示されるように、シリコン基板等で構成される基板１を備えている。基板１には、特に図示しないが、ダイオードやトランジスタ等の半導体素子が形成されている。そして、基板１の一面１ａ上には、複数のＭＩＭ構造のキャパシタを備える配線層１０が形成されている。本実施形態では、配線層１０には、ＭＩＭ構造のキャパシタとして、容量の異なる第１〜第４キャパシタＣ１〜Ｃ４が形成されている。
【００１４】
なお、図１中では、紙面左側から第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第４キャパシタＣ４の順に示されている。また、図１は、図２中のI−I線に沿った断面図である。
【００１５】
具体的には、基板１の一面１ａ上には、第１層間絶縁膜２１が形成されている。第１層間絶縁膜２１は、シリコン酸化膜（ＳｉＯ２）、炭素添加シリコン酸化膜（ＳｉＯＣ）、フッ素添加シリコン酸化膜（ＳｉＯＦ）、テトラエトキシシラン膜（ＴＥＯＳ）等で構成される。
【００１６】
そして、第１層間絶縁膜２１上には、第１配線部３１が形成されている。第１配線部３１は、本実施形態では、第２キャパシタＣ２における第２下部電極Ｃ２ａを構成する部分を含むように形成されている。なお、第１配線部３１は、一般的な電極材料を用いて構成されており、本実施形態では、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、窒化チタンが積層されて構成されている。
【００１７】
そして、第１層間絶縁膜２１上には、第１配線部３１を覆うように、第１層間絶縁膜２１と同様の構成とされた第２層間絶縁膜２２が形成されている。第２層間絶縁膜２２上には、第１配線部３１と同様の構成とされた第２配線部３２が形成されている。本実施形態では、第２配線部３２は、第１キャパシタＣ１を構成する第１下部電極Ｃ１ａと、第３キャパシタＣ３を構成する第３下部電極Ｃ３ａとを含むように形成されている。
【００１８】
第２層間絶縁膜２２上には、第２配線部３２を覆うように、第１層間絶縁膜２１と同様の構成とされた第３層間絶縁膜２３が形成されている。そして、第３層間絶縁膜２３には、第２配線部３２のうちの第１下部電極Ｃ１ａを露出させる孔部２３ａが形成されている。本実施形態では、孔部２３ａは、開口部側から第１下部電極Ｃ１ａ側に向かって幅が狭くなるテーパ状とされた貫通孔とされている。
【００１９】
そして、第３層間絶縁膜２３上には、シリコン酸化膜、シリコン窒化膜（ＳｉＮ）、タンタルオキサイド（Ｔａ２Ｏ５）等で構成される容量膜４０が形成されている。なお、容量膜４０は、孔部２３ａの壁面や、孔部２３ａから露出する第１下部電極Ｃ１ａ上にも形成されている。
【００２０】
容量膜４０上には、第３配線部３３が形成されている。具体的には、第３配線部３３は、第１下部電極Ｃ１ａと対向する部分に配置されて第１キャパシタＣ１を構成する第１上部電極Ｃ１ｂ、第２下部電極Ｃ２ａと対向する部分に配置されて第２キャパシタＣ２を構成する第２上部電極Ｃ２ｂを含むように形成されている。また、第３配線部３３は、第３下部電極Ｃ３ａと対向する部分に配置されて第３キャパシタＣ３を構成する第３上部電極Ｃ３ｂを含むように形成されている。なお、第３配線部３３は、本実施形態では、窒化チタンで構成される単層とされている。
【００２１】
本実施形態では、このようにして第１下部電極Ｃ１ａ、第１上部電極Ｃ１ｂ、および第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとの間に位置する容量膜４０を有する第１キャパシタＣ１が構成されている。そして、第１キャパシタＣ１では、第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとの間に位置する容量膜４０が容量層となる。なお、第１キャパシタＣ１では、第１下部電極Ｃ１ａが第１電極に相当し、第１上部電極Ｃ１ｂが第２電極に相当する。
【００２２】
また、第２下部電極Ｃ２ａ、第２上部電極Ｃ２ｂ、および第２下部電極Ｃ２ａと第２上部電極Ｃ２ｂとの間に位置する第２層間絶縁膜２２、第３層間絶縁膜２３、容量膜４０を有する第２キャパシタＣ２が構成されている。そして、第２キャパシタＣ２では、第２下部電極Ｃ２ａと第２上部電極Ｃ２ｂとの間に位置する第２層間絶縁膜２２、第３層間絶縁膜２３、容量膜４０が容量層となる。なお、第２キャパシタＣ２では、第２下部電極Ｃ２ａが第１電極に相当し、第２上部電極Ｃ２ｂが第２電極に相当する。
【００２３】
さらに、第３下部電極Ｃ３ａ、第３上部電極Ｃ３ｂ、および第３下部電極Ｃ３ａと第３上部電極Ｃ３ｂとの間に位置する第３層間絶縁膜２３、容量膜４０を有する第３キャパシタＣ３が構成されている。そして、第３キャパシタＣ２では、第３下部電極Ｃ３ａと第３上部電極Ｃ３ｂとの間に位置する第３層間絶縁膜２３、容量膜４０が容量層となる。なお、第３キャパシタＣ３では、第３下部電極Ｃ３ａが第１電極に相当し、第３上部電極Ｃ３ｂが第２電極に相当する。
【００２４】
そして、このような第１〜第３キャパシタＣ１〜Ｃ３は、それぞれ第１〜第３下部電極Ｃ１ａ〜Ｃ３ａと第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂとの間隔が異なる。このため、各第１キャパシタＣ１〜Ｃ３は、それぞれ異なる容量となる。
【００２５】
具体的には、第１キャパシタＣ１は、第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとの間隔が第２、第３下部電極Ｃ２ａ、Ｃ３ａと第２、第３上部電極Ｃ２ｂ、Ｃ３ｂとの間隔より狭くされた高容量キャパシタとなる。第２、第３キャパシタＣ２、Ｃ３は、それぞれ第２、第３下部電極Ｃ２ａ、Ｃ３ａと第２、第３上部電極Ｃ２ｂ、Ｃ３ｂとの間隔が第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとの間隔より広くされた高耐圧キャパシタとなる。なお、第１〜第３キャパシタＣ１〜Ｃ３は、第１〜第３下部電極Ｃ１ａ〜Ｃ３ａと第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂとの間に配置される容量層の構成も互いに異なる。このため、第１〜第３キャパシタＣ１〜Ｃ３は、この点においても互いの容量が異なっているといえる。
【００２６】
ここで、図１および図２に示されるように、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂは、それぞれ平面矩形状とされており、端部が同一面上に位置するように形成されている。つまり、第１上部電極Ｃ１ｂは、第１下部電極Ｃ１ａと対向するように孔部２３ａ内に配置されるが、第２、第３上部電極Ｃ２ｂ、Ｃ３ｂの端部と同一面上となるように、端部が孔部２３ａの周囲まで延設されている。言い換えると、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂは、後述するように金属層３３ａがドライエッチングでパターニングされることで構成されるが、パターニングされる部分の端部が同一面上に位置するように形成されている。
【００２７】
なお、ここでの同一面とは、言い換えると、基板１からの高さが同じであることを意味している。また、ここでの同一面とは、完全に一致する場合に加え、後述する製造工程における製造誤差等を含むものである。さらに、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂの端部とは、言い換えると、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂにおける一面１ａと平行に延びる面と、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂにおける一面１ａと交差する面との境界を含む部分である。
【００２８】
容量膜４０上には、第３配線部３３を覆うように、第４層間絶縁膜２４が配置されている。つまり、第３配線部３３における第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂは、第３、第４層間絶縁膜２３、２４で覆われている。そして、第４層間絶縁膜２４には、第１上部電極Ｃ１ｂを露出させる第１ビアホール５１、第２上部電極Ｃ２ｂを露出させる第２ビアホール５２、第３上部電極Ｃ３ｂを露出させる第３ビアホール５３が形成されている。また、図２に示されるように、図１とは別断面において、第３、第４層間絶縁膜２３、２４には、第１下部電極Ｃ１ａを構成する第２配線部３２を露出させる第４ビアホール５４が形成されている。第２〜第４層間絶縁膜２２〜２４には、第２下部電極Ｃ２ａを構成する第１配線部３１を露出させる第５ビアホール５５が形成されている。第３、第４層間絶縁膜２３、２４には、第３下部電極Ｃ３ａを構成する第３配線部３３を露出させる第６ビアホール５６が形成されている。
【００２９】
そして、第１〜第６ビアホール５１〜５６には、それぞれ第１〜第６接続ビア６１〜６６が埋め込まれている。なお、第１、第４〜第６ビアホール５１、５４〜５６は、第２、第３ビアホール５２、５３よりも深さが深くなる。このため、第１、第４〜第６接続ビア６１〜６６は、埋込性が良好なタングステンプラグによって構成されている。また、第２接続ビア６２および第３接続ビア６３は、後述の上層配線部３４が埋め込まれることによって構成されている。
【００３０】
第４層間絶縁膜２４上には、第１配線部３１と同様の構成とされた上層配線部３４が形成されている。上層配線部３４は、第１接続ビア６１と接続される第１上層配線部３４ａと、第２接続ビア６２と接続される第２上層配線部３４ｂと、第３接続ビア６３と接続される第３上層配線部３４ｃとを有するように構成されている。また、上層配線部３４は、第４接続ビア６４と接続される第４上層配線部３４ｄと、第５接続ビア６５と接続される第５上層配線部３４ｅと、第６接続ビア６５と接続される第６上層配線部３４ｆとを有するように構成されている。
【００３１】
さらに、上層配線部３４は、第３上部電極Ｃ３ｂの一部と対向するように配置されて第４キャパシタＣ４を構成する第４上部電極Ｃ４ｂを含むように形成されている。これにより、第３上部電極Ｃ３ｂ、第４上部電極Ｃ４ｂ、第３上部電極Ｃ３ｂと第４上部電極Ｃ４ｂとの間に位置する第４層間絶縁膜２４を有する第４キャパシタＣ４が構成される。つまり、第３上部電極Ｃ３ｂは、第４下部電極Ｃ４ａとしての機能も発揮する。なお、第３上部電極Ｃ３ｂは、第４下部電極Ｃ４ａとしての機能も発揮するものであるが、以下では、単に第３配線部３３の一部であることを示す場合には、単に第３上部電極Ｃ３ｂともいう。また、第４キャパシタＣ４では、第４下部電極Ｃ４ａが第１電極に相当し、第４上部電極Ｃ４ｂが第２電極に相当する。
【００３２】
第４キャパシタＣ４は、第１キャパシタＣ１および第２キャパシタＣ２と対向する間隔が異なり、第３キャパシタＣ３と対向する面積が異なる。このため、第１〜第４キャパシタＣ１〜Ｃ４は、互いに容量が異なるキャパシタとなる。なお、本実施形態では、第３、第４層間絶縁膜２３、２４の厚さを異ならせることにより、第３キャパシタＣ３と第４キャパシタＣ４との間隔も異なるようにしている。
【００３３】
以上が本実施形態における半導体装置の構成である。なお、第１〜第３配線部３１〜３３および上層配線部３４は、後述するように、金属層がドライエッチングでパターニングされることで構成される。このため、第１〜第３配線部３１および上層配線部３４の積層方向（以下では、単に積層方向という）において、上部に位置する配線部の端部と下部に位置する配線部との間隔は、製造誤差等によって下方に位置する配線部が除去されないように、１００ｎｍ以上とされることが好ましい。例えば、図１および図２に示されるように、第４キャパシタＣ４は、積層方向から視たとき、第４下部電極Ｃ４ａが第４上部電極Ｃ４ｂから突出した部分を有するように形成されている。この場合、第４上部電極Ｃ４ｂをドライエッチングにて形成する際、製造誤差等によって第４下部電極Ｃ４ａが除去されないように、第４下部電極Ｃ４ａと第４上部電極Ｃ４ｂとの間隔が１００ｎｍ以上となるようにすることが好ましい。
【００３４】
また、第１〜第３配線部３１〜３３および上層配線部３４は、図１とは別断面にも適宜形成されている。そして、各配線部３１〜３４は、適宜第１〜第４層間絶縁膜２１〜２４に形成された接続ビアを通じて電気的に接続されている。次に、上記半導体装置の製造方法について説明する。
【００３５】
まず、図３Ａに示されるように、半導体素子が形成された基板１を用意し、例えば、ＣＶＤ（Chemical Vapor Depositionの略）法等により、基板１の一面１ａ上に第１層間絶縁膜２１を形成する。そして、例えば、スパッタ法等により、第１層間絶縁膜２１上に、窒化チタン、アルミニウム、窒化チタンが積層された金属層を形成する。その後、第１金属層上に図示しないホトレジストで構成されるマスクを配置してドライエッチングを行うことにより、第２下部電極Ｃ２ａを有する第１配線部３１を形成する。
【００３６】
次に、図３Ｂに示されるように、ＣＶＤ法等により、第１層間絶縁膜２１上に第１配線部３１を覆うように第２層間絶縁膜２２を形成する。続いて、第２層間絶縁膜２２のうちの基板１側と反対側の表面を適宜ＣＭＰ（Chemical Mechanical Polishingの略）法等で平坦化する。そして、スパッタ法等により、第２層間絶縁膜２２上に、窒化チタン、アルミニウム、窒化チタンが積層された金属層を形成する。その後、金属層上に図示しないホトレジストで構成されるマスクを配置してドライエッチングを行うことにより、第１下部電極Ｃ１ａおよび第３下部電極Ｃ３ａを有する第２配線部３２を形成する。
【００３７】
続いて、図３Ｃに示されるように、ＣＶＤ法等により、第２層間絶縁膜２２上に第２配線部３２を覆うように第３層間絶縁膜２３を形成する。そして、第３層間絶縁膜２３のうちの基板１側と反対側の表面を適宜ＣＭＰ法等で平坦化する。次に、第３層間絶縁膜２３上に図示しないホトレジストで構成されるマスクを配置してドライエッチングを行い、第１下部電極Ｃ１ａを露出させる孔部２３ａを形成する。
【００３８】
続いて、図３Ｄに示されるように、ＣＶＤ法等で容量膜４０を形成する。そして、スパッタ法等により、容量膜４０上に窒化チタンで構成される金属層３３ａを形成する。
【００３９】
次に、図３Ｅに示されるように、図示しないホトレジストで構成されるマスクを配置してドライエッチングを行うことにより、第１上部電極Ｃ１ｂ、第２上部電極Ｃ２ｂ、および第３上部電極Ｃ３ｂ（すなわち、第４下部電極Ｃ４ａ）を有する第３配線部３３を形成する。これにより、第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとを有する第１キャパシタＣ１が構成される。また、第２下部電極Ｃ２ａと第２上部電極Ｃ２ｂとを有する第２キャパシタＣ２が構成され、第３下部電極Ｃ３ａと第３上部電極Ｃ３ｂとを有する第３キャパシタＣ３が構成される。
【００４０】
この際、第１上部電極Ｃ１ｂは、端部が孔部２３ａの周囲まで延設された状態となるように形成される。つまり、第１上部電極Ｃ１ｂは、端部が第２上部電極Ｃ２ｂおよび第３上部電極Ｃ３ｂと同一面上に位置するように形成される。言い換えると、ドライエッチングにて除去される部分の端部が同一面上となるように、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂが形成される。これにより、金属層３３ａをドライエッチングする際のホトレジスト加工におけるフォーカスズレ等が発生することを抑制できる。したがって、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂの形状がばらつくことを抑制できる。
【００４１】
続いて、図３Ｆに示されるように、ＣＶＤ法等により、第３層間絶縁膜２３上に第３配線部３３を覆うように第４層間絶縁膜２４を形成する。
【００４２】
その後、図３Ｇに示されるように、第４層間絶縁膜２４上に図示しないホトレジストで構成されるマスクを配置してドライエッチングを行い、第４層間絶縁膜２４に第１ビアホール５１を形成する。そして、第１ビアホール５１に、ＰＶＤ（Physical Vapor Depositionの略）法とＣＶＤ法等によってタングステンを埋め込むことにより、第１接続ビア６１を形成する。なお、特に図示しないが、適宜ドライエッチングを行って第４〜第６ビアホール５４〜５６も形成し、第４〜第６ビアホール５４〜５６にタングステンを埋め込むことによって第４〜第６接続ビア６４〜６６も形成する。
【００４３】
続いて、図３Ｈに示されるように、第４層間絶縁膜２４上に図示しないホトレジストで構成されるマスクを配置してドライエッチングを行い、第２ビアホール５２および第３ビアホール５３を形成する。そして、スパッタ法等により、第４層間絶縁膜２４上に、窒化チタン、アルミニウム、窒化チタンが積層された金属層を形成する。この際、第２ビアホール５２および第３ビアホール５３に金属層が埋め込まれるようにすることにより、第２接続ビア６２および第３接続ビア６３が形成される。そして、金属層上に図示しないホトレジストで構成されるマスクを配置してドライエッチングを行うことにより、第１〜第６上層配線部３４ａ〜３４ｆ、第４上部電極Ｃ４ｂを有する上層配線部３４を形成する。これにより、第４下部電極Ｃ４ａと第４上部電極Ｃ４ｂとを有する第４キャパシタＣ４が構成され、上記半導体装置が製造される。
【００４４】
以上説明したように、本実施形態では、第１上部電極Ｃ１ｂ、第２上部電極Ｃ２ｂ、第３上部電極Ｃ３ｂ（すなわち、第４下部電極Ｃ４ａ）は、共通の金属層３３ａがドライエッチングされることで構成される。このため、第１上部電極Ｃ１ｂ、第２上部電極Ｃ２ｂ、第３上部電極Ｃ３ｂ（すなわち、第４下部電極Ｃ４ａ）を別々に形成する場合と比較して、製造工程の簡略化を図ることができる。
【００４５】
また、第１上部電極Ｃ１ｂ、第２上部電極Ｃ２ｂ、第３上部電極Ｃ３ｂ（すなわち、第４下部電極Ｃ４ａ）は、端部が同一面上に位置している。つまり、第１上部電極Ｃ１ｂ、第２上部電極Ｃ２ｂ、第３上部電極Ｃ３ｂ（すなわち、第４下部電極Ｃ４ａ）は、端部が同一面上に位置するように、金属層３３ａがドライエッチングされることで構成される。このため、金属層３３ａがドライエッチングされる際のホトレジスト加工におけるフォーカスズレ等が発生することを抑制できる。このため、第１〜第４キャパシタＣ１〜Ｃ４の特性がばらつくことを抑制できる。
【００４６】
さらに、第１〜第３配線部３１〜３３および上層配線部３４は、それぞれ別の工程で形成される。このため、異なる配線部を一度にドライエッチング等で形成する場合と比較して、ホトレジスト加工におけるフォーカスズレ等が発生することを抑制でき、高精度に各配線部を形成できる。
【００４７】
さらに、本実施形態の半導体装置は、第１キャパシタＣ１で構成される高容量キャパシタと、第２〜第４キャパシタＣ２〜Ｃ４で構成される高耐圧キャパシタを備えている。このため、例えば、第１キャパシタＣ１を高精度が必要なＡＤコンバータ等に組み込み、第２〜第４キャパシタＣ２〜Ｃ４を高耐圧が必要な電池監視装置等に組み込むことができる。つまり、本実施形態の半導体装置では、異なる装置に組み込まれるキャパシタを共通の基板１上に形成しており、高容量キャパシタと高耐圧キャパシタとを別々に形成する場合と比較して、小型化を図ることもできる。言い換えると、本実施形態では、異なる装置に対して組み込まれる異なるキャパシタを共通の基板１上に形成できる。
【００４８】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、配線層１０に合成抵抗体も配置するようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００４９】
本実施形態の半導体装置は、図４および図５に示されるように、第３層間絶縁膜２３上に、所定の抵抗温度係数を有する第１抵抗体７１、および第１抵抗体７１と異なる温度抵抗係数を有する第２抵抗体７２が形成されている。
【００５０】
本実施形態では、第１抵抗体７１は、窒化タンタルで構成されており、下方防止膜８１を介して第３層間絶縁膜２３上に形成されている。そして、第１抵抗体７１の上方には、上方防止膜８２が配置されている。つまり、第１抵抗体７１は、下方防止膜８１および上方防止膜８２に挟まれた構成とされている。下方防止膜８１および上方防止膜８２は、酸化防止膜であり、それぞれ水分の透過性が低いシリコン窒化膜や窒素添加炭化珪素膜（ＳｉＣＮ）等で構成されている。
【００５１】
また、第３層間絶縁膜２３上には、下方防止膜８１、第１抵抗体７１、上方防止膜８２を覆うように保護膜９０が配置され、保護膜９０上に容量膜４０が配置されている。そして、第２、第３上部電極Ｃ２ｂ、Ｃ３ｂは、保護膜９０を介した容量膜４０上に配置されている。つまり、第２、第３キャパシタＣ２、Ｃ３は、それぞれ容量層が保護膜９０を有する構成となっている。
【００５２】
なお、保護膜９０は、孔部２３ａの側面および底面には配置されていない。つまり、孔部２３ａは、第３層間絶縁膜２３および保護膜９０を貫通するように形成されている。このため、第１キャパシタＣ１は、上記第１実施形態と同様に、容量膜４０のみで容量層が構成される。
【００５３】
第２抵抗体７２は、保護膜９０を介した容量膜４０上であって、第１抵抗体７１の近傍に配置されている。本実施形態では、第２抵抗体７２は、第１抵抗体７１と第１上部電極Ｃ１ｂとの間に配置されている。また、第２抵抗体７２は、第１〜第３上部電極Ｃ１ｂ〜ｃ３ｂと同様に、窒化チタンで構成されている。つまり、本実施形態では、容量膜４０上に配置される第３配線部３３は、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂに加え、第２抵抗体７２を有する構成とされている。なお、第２抵抗体７２の下方および上方には、酸化防止膜が配置されていない。つまり、本実施形態では、第１抵抗体７１および第２抵抗体７２のうちの第１抵抗体７１のみ酸化されることが抑制される構成とされている。
【００５４】
そして、第４層間絶縁膜２４には、第１抵抗体７１に達する２つの第７ビアホール５７、および第２抵抗体７２に達する２つの第８ビアホール５８が形成されている。
【００５５】
本実施形態では、第１抵抗体７１および第２抵抗体７２は、第１抵抗体７１と第２抵抗体７２との配列方向（以下では、単に配列方向という）を長手方向とする平面長方形状とされている。そして、２つの第７ビアホール５７の一方（すなわち、図４中紙面左側の第７ビアホール５７）は、第１抵抗体７１における長手方向の一端部側の部分に達するように形成されている。２つの第７ビアホール５７の他方（すなわち、図４中紙面右側の第７ビアホール５７）は、第１抵抗体７１における長手方向の他端部側の部分に達するように形成されている。
【００５６】
また、２つの第８ビアホール５８の一方（すなわち、図４中紙面左側の第８ビアホール５８）は、第２抵抗体７２における長手方向の一端部側の部分に達するように形成されている。２つの第８ビアホール５８の他方（すなわち、図４中紙面右側の第８ビアホール５８）は、第２抵抗体７２における長手方向の他端部側の部分に達するように形成されている。
【００５７】
そして、第７ビアホール５７には、第１抵抗体７１と電気的に接続される第７接続ビア６７が埋め込まれている。同様に、第８ビアホール５８には、第２抵抗体７２と電気的に接続される第８接続ビア６８が埋め込まれている。なお、第７接続ビア６７および第８接続ビア６８は、上記上層配線部３４が埋め込まれることによって構成される。
【００５８】
第４層間絶縁膜２４上に形成される上層配線部３４は、第７接続ビア６７の一方と接続される第７上層配線部３４ｇと、第７接続ビア６７の他方および第８接続ビア６８の一方と接続される第８上層配線部３４ｈとを有している。これにより、第１抵抗体７１と第２抵抗体７２とが直列に接続された合成抵抗体が構成される。なお、本実施形態では、上層配線部３４における第１上層配線部３４ａは、第８接続ビア６８の他方とも接続されるように形成されている。但し、これに限定されるものではなく、第８接続ビア６８の他方は、別の上層配線部３４と接続されていてもよい。
【００５９】
ここで、本実施形態の第１抵抗体７１および第２抵抗体７２の構成について、さらに詳細に説明する。
【００６０】
本実施形態では、第１抵抗体７１および第２抵抗体７２は、互いに抵抗温度係数の値における正負の符号が反対となるように構成されている。つまり、第１抵抗体７１および第２抵抗体７２は、直列に接続されて合成抵抗体が構成された際、互いの抵抗温度係数が相殺されるように構成されている。
【００６１】
本実施形態では、第１抵抗体７１は、抵抗温度係数が負の値とされており、抵抗温度係数をＴＣＲとすると、−１５０＜ＴＣＲ＜０（ｐｐｍ／℃）を満たす窒化タンタルで構成されている。また、第２抵抗体７２は、抵抗温度係数が正の値とされており、ＴＣＲ＞３００（ｐｐｍ／℃）を満たす窒化チタンで構成されている。つまり、本実施形態では、第１抵抗体７１は、第２抵抗体７２より抵抗温度係数の絶対値が小さくされている。
【００６２】
また、本実施形態では、第１抵抗体７１は、第２抵抗体７２よりシート抵抗が大きくなるように構成されている。例えば、第１抵抗体７１は、シート抵抗が１４０Ω／□、抵抗温度係数が−７０ｐｐｍ／℃とされ、第２抵抗体７２は、シート抵抗が２０Ω／□、抵抗温度係数が４００ｐｐｍ／℃とされている。なお、シート抵抗とは、抵抗率／厚さで示される値である。
【００６３】
そして、第１抵抗体７１および第２抵抗体７２は、直列に接続された際の合成抵抗体における全体の抵抗温度係数が小さくなるように、形状が設定されている。例えば、第１抵抗体７１および第２抵抗体７２は、第１抵抗体７１と第２抵抗体７２とを直列に接続した状態での全体の抵抗温度係数が約０ｐｐｍ／℃となるように、以下のように形成されている。
【００６４】
すなわち、図５に示されるように、第１、第２抵抗体７１、７２における配列方向に沿った長さを第１、第２抵抗体７１、７２の長さＬ１ａ、Ｌ２ａとする。また、第１、第２抵抗体７１、７２における配列方向と交差する方向の長さを第１、第２抵抗体７１の幅Ｌ１ｂ、Ｌ２ｂとする。そして、長さＬ１ａ、Ｌ２ａが等しくされた第１、第２抵抗体７１、７２を直列に接続して全体の抵抗温度係数を０ｐｐｍ／℃にする場合には、各抵抗体のシート抵抗と抵抗温度係数の積の割合に比例した幅となるように、各抵抗体が形成される。つまり、第１、第２抵抗体７１、７２が上記シート抵抗および抵抗温度係数を有する場合、第１、第２抵抗体７１、７２の長さＬ１ａ、Ｌ２ａが等しいとすると、第２抵抗体７２の幅Ｌ２ｂが第１抵抗体７１の幅Ｌ１ｂの約０．８倍とされる。このような構成とすることにより、全体の抵抗温度係数を約０ｐｐｍ／℃にすることができる。
【００６５】
同様に、幅Ｌ２ａ、Ｌ２ｂが等しくされた第１、第２抵抗体７１、７２を直列に接続して全体の抵抗温度係数を０ｐｐｍ／℃にする場合には、各抵抗体のシート抵抗と抵抗温度係数の積の割合に反比例した長さとなるように、各抵抗体が形成される。つまり、第１抵抗体７１、第２抵抗体７２が上記シート抵抗および抵抗温度係数を有する場合、第１、第２抵抗体７１、７２の幅Ｌ１ｂ、Ｌ２ｂが等しいとすると、第２抵抗体７２の長さＬ２ａが第１抵抗体７１の長さＬ１ａの１．２３倍とされる。このような構成とすることにより、全体の抵抗温度係数を０ｐｐｍ／℃にすることができる。
【００６６】
この場合、本実施形態では、第１、第２抵抗体７１、７２は、第１抵抗体７１の方が第２抵抗体７２よりシート抵抗が大きく、かつ第１抵抗体７１の方が第２抵抗体７２より抵抗温度係数の絶対値が小さくされている。このため、互いの平面形状が大きく異なることを抑制しつつ、全体の抵抗温度係数を小さくできる。
【００６７】
また、本実施形態では、第１抵抗体７１は、第２抵抗体７２より厚さが薄くされ、第２抵抗体７２より抵抗値が大きくなるように構成されている。例えば、第１抵抗体７１は、３０ｎｍ程度の厚さとされ、第２抵抗体７２は９０ｎｍ程度の厚さとされている。換言すると、本実施形態では、第１抵抗体７１は、第２抵抗体７２よりシート抵抗が大きく、第２抵抗体７２より抵抗値が大きく、第２抵抗体７２より抵抗温度係数の絶対値が小さく、さらに第２抵抗体７２より薄く形成されている。
【００６８】
なお、本実施形態の第１抵抗体７１および第２抵抗体７２は、後述するようにスパッタで成膜した金属膜をパターニングすることで形成される。このため、成膜する際の窒素の含有量を適宜調整することにより、抵抗温度係数が所望の値に設定される。
【００６９】
以上が本実施形態における半導体装置の構成である。次に、本実施形態の半導体装置の製造方法について説明する。
【００７０】
まず、図６Ａに示されるように、上記図３Ａおよび図３Ｂの工程を行った後、第３層間絶縁膜２３上に、下方防止膜８１、第１抵抗体７１、上方防止膜８２を順に形成する。具体的には、ＣＶＤ法やスパッタ法等により、下方防止膜８１を構成する下方防止層、第１抵抗体７１を構成する金属層、上方防止膜８２を構成する上方防止層を順に形成する。なお、第１抵抗体７１を構成する金属層は、スパッタ時の窒素の含有量を適宜調整することにより、−１５０＜ＴＣＲ＜０（ｐｐｍ／℃）を満たすように形成される。
【００７１】
そして、上方防止層上に図示しないマスクを配置してドライエッチングを行い、下方防止膜８１、第１抵抗体７１、上方防止膜８２を一体的に形成する。その後、マスクをアッシング等により除去する。この際、第１抵抗体７１は、上方防止膜８２および下方防止膜８１よって酸化されることが抑制される。
【００７２】
その後、図６Ｂに示されるように、第３層間絶縁膜２３上に、ＣＶＤ法等により、下方防止膜８１、第１抵抗体７１、上方防止膜８２を覆うように保護膜９０を形成する。これにより、第１抵抗体７１の側面も酸化防止膜で被覆される構成となり、その後の工程で第１抵抗体７１が酸化することが抑制される。なお、保護膜９０は、第１抵抗体７１の側面が被覆される膜厚とされていればよく、薄く形成される。
【００７３】
次に、図６Ｃに示されるように、保護膜９０上に図示しないマスクを配置してドライエッチングを行い、保護膜９０および第３層間絶縁膜２３を貫通して第１下部電極Ｃ１ａを露出させる孔部２３ａを形成する。
【００７４】
続いて、図６Ｄに示されるように、図３Ｄと同様の工程を行い、保護膜９０上に容量膜４０および金属層３３ａを順に形成する。なお、金属層３３ａを形成する際には、スパッタ時の窒素の含有量を適宜調整することにより、ＴＣＲ＞３００（ｐｐｍ／℃）を満たすように形成される。
【００７５】
次に、図６Ｅに示されるように、図示しないマスクを配置してドライエッチングを行うことにより、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂおよび第２抵抗体７２を有する第３配線部３３を形成する。この際、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂ、および第２抵抗体７２は、端部が同一面上となるため、ドライエッチングする際のホトレジスト加工におけるフォーカスズレ等が発生することを抑制できる。
【００７６】
続いて、図６Ｆに示されるように、図３Ｆと同様の工程を行って第４層間絶縁膜２４を形成する。そして、図６Ｇに示されるように、図３Ｇと同様の工程を行い、第１、第４〜第６ビアホール５１、５４〜５６を形成し、第１、第４〜第６ビアホール５１、５４〜５６に第１、第４〜第６接続ビア６１、６４〜６６を形成する。
【００７７】
その後、図６Ｈに示されるように、図３Ｈと同様の工程を行い、第２、第３ビアホール５２、５３を形成すると共に、第７、第８ビアホール５７、５８を形成する。そして、第４層間絶縁膜２４上に、第１〜第６上層配線部３４ａ〜３４ｆ、第４上部電極Ｃ４ｂと共に、第７、第８上層配線部３４ｇ、３４ｈを形成する。なお、第１上層配線部３４ａは、第８接続ビア６８の他方とも接続されるように形成する。以上のようにして、本実施形態の半導体装置が製造される。
【００７８】
以上説明したように、第１抵抗体７１および第２抵抗体７２を有する半導体装置に、上記第１実施形態を適用することもできる。
【００７９】
また、本実施形態では、第２抵抗体７２は、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂと同じ金属層３３ａがドライエッチングされることで構成される。このため、第２抵抗体７２を別に形成する場合と比較して、製造工程の簡略化を図ることができる。
【００８０】
さらに、第２抵抗体７２は、端部が第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂの端部と同一面上に位置している。このため、金属層３３ａがドライエッチングされる際のホトレジスト加工におけるフォーカスズレ等が発生することを抑制できる。
【００８１】
そして、第１抵抗体７１および第２抵抗体７２は、抵抗温度係数の正負の符号が反対とされている。このため、第１抵抗体７１と第２抵抗体７２とを直列に接続して合成抵抗体を形成した場合、合成抵抗体の抵抗温度係数を小さくできる。
【００８２】
また、第１抵抗体７１および第２抵抗体７２は、第１抵抗体７１の方が第２抵抗体７２よりシート抵抗の抵抗値が大きくされ、第１抵抗体７１の方が第２抵抗体７２より抵抗温度係数の絶対値が小さくされている。このため、第１抵抗体７１と第２抵抗体７２とを直列に接続して全体の抵抗温度係数を０に近づけようとした場合、互いの平面形状が大きく異なることを抑制でき、ひいては半導体装置が平面方向に大型化してしまうことを抑制できる。
【００８３】
さらに、第１抵抗体７１は、第２抵抗体７２より抵抗値が大きくされている。このため、第１抵抗体７１と第２抵抗体７２とを直列に接続した場合、第１抵抗体７１の方が第２抵抗体７２より全体の抵抗値に対する寄与の割合が大きくなる。そして、第１抵抗体７１は、下方防止膜８１および上方防止膜８２で挟まれる構成とされ、第２抵抗体７２の上方には酸化防止膜が配置されていない。つまり、全体の抵抗値に対する寄与の割合が大きい抵抗値のみ、酸化が防止されるようにしている。このため、第１抵抗体７１と第２抵抗体７２とを直列に接続した場合、全体の抵抗値が大きく変化することを抑制しつつ、第２抵抗体７２の上方に酸化防止膜を配置しないことによって製造工程の簡略化を図ることができる。
【００８４】
また、第２抵抗体７２は、第１抵抗体７１より厚くされている。このため、第２抵抗体７２の表面が酸化した場合には、第１抵抗体７１の表面が酸化した場合より、酸化する部分の全体に対する割合が小さくなり、抵抗値の変化が小さい。したがって、第２抵抗体７２の上方および下方に酸化防止層を配置しなくても、抵抗値の変化を小さくできる。
【００８５】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、第１、第２配線部３１、３２および上層配線部３４の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００８６】
本実施形態の半導体装置は、図７に示されるように、第１、第２配線部３１、３２、および上層配線部３４が銅（Ｃｕ）で構成された、いわゆるダマシン配線とされている。
【００８７】
具体的には、第１層間絶縁膜２１には、基板１側と反対側の表面に第１配線部用溝部１０１が形成されている。そして、第１配線部３１は、第１配線部用溝部１０１にバリアメタル１１１を介して配置されている。なお、バリアメタル１１１は、例えば、窒化タンタルで構成される。
【００８８】
第１層間絶縁膜２１上には、第１配線部３１を覆うように、第１配線部３１を構成する銅の拡散を防止するための第１拡散防止膜１２１が形成されている。第１拡散防止膜１２１は、窒化シリコン膜や窒素添加炭化珪素膜等で構成される。
【００８９】
第２層間絶縁膜２２は、第１拡散防止膜１２１上に配置されており、基板１側と反対側の表面に第２配線部用溝部１０２が形成されている。そして、第２配線部３２は、第２配線部用溝部１０２にバリアメタル１１２を介して配置されている。バリアメタル１１２は、バリアメタル１１１と同様に、窒化タンタルで構成される。
【００９０】
また、第２層間絶縁膜２２上には、第２配線部３２を覆うように、第１拡散防止膜１２１と同様の構成とされた第２拡散防止膜１２２が配置されている。そして、第２拡散防止膜１２２には、第２配線部３２の一部を露出させるコンタクトホール１２２ａが形成されている。以下では、第２配線部３２のうちのコンタクトホール１２２ａが形成された部分を有する配線部を接続配線部３２ａともいう。
【００９１】
そして、第２配線部３２のうちの接続配線部３２ａ上には、第５配線部３５となる第１下部電極Ｃ１ａが配置されている。第１下部電極Ｃ１ａは、第１抵抗体７１と同様に、窒化タンタルで構成されており、接続配線部３２ａ上からコンタクトホール１２２ａの周囲にまで形成されている。つまり、第１下部電極Ｃ１ａは、端部に段差を有する構成とされている。なお、本実施形態では、後述するように、第１抵抗体７１は、第１下部電極Ｃ１ａと同様の工程で形成される。このため、第１抵抗体７１も第５配線部３５であるといえる。
【００９２】
そして、第１下部電極Ｃ１ａ上には、下層容量膜１３０が形成されている。下層容量膜１３０は、上方防止膜８２と同様に、窒化シリコン等や窒素添加炭化珪素膜等で構成されている。
【００９３】
第２拡散防止膜１２２上には、第１抵抗体７１、上方防止膜８２が形成されている。そして、第２拡散防止膜１２２上には、第１抵抗体７１、上方防止膜８２、第１下部電極Ｃ１ａ、下層容量膜１３０を覆うように、保護膜９０が形成されている。なお、第２拡散防止膜１２２は、窒化シリコン膜や窒素添加炭化珪素膜等で構成されており、酸化防止膜としても機能する。このため、本実施形態では、第２拡散防止膜１２２のうちの第１抵抗体７１の下方に位置する部分が下方防止膜８１としての機能も発揮する。
【００９４】
そして、保護膜９０上には、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂ、および第２抵抗体７２を有する第３配線部３３が形成されている。これにより、第１〜第３キャパシタＣ１〜Ｃ３が構成される。
【００９５】
なお、本実施形態の第１キャパシタＣ１は、第１下部電極Ｃ１ａ、第１上部電極Ｃ１ｂ、および第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとの間に位置する下層容量膜１３０および保護膜９０を有する構成とされている。そして、第１キャパシタＣ１では、第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとの間に位置する下層容量膜１３０および保護膜９０が容量層となる。また、第２キャパシタＣ２では、第２下部電極Ｃ２ａと第２上部電極Ｃ２ｂとの間に位置する第１拡散防止膜１２１、第２層間絶縁膜２２、第２拡散防止膜１２２、保護膜９０が容量層となる。第３キャパシタＣ３では、第３下部電極Ｃ３ａと第３上部電極Ｃ３ｂとの間に位置する第２拡散防止膜１２２、保護膜９０が容量層となる。
【００９６】
ここで、第１上部電極Ｃ１ｂは、本実施形態では、第１下部電極Ｃ１ａのうちのコンタクトホール１２２ａ内に配置されている部分のみと対向するように形成されている。つまり、第１上部電極Ｃ１ｂは、段差を有さないように、第１下部電極Ｃ１ａの平面とされた部分のみと対向するように形成されている。
【００９７】
また、第２、第３上部電極Ｃ２ｂ、Ｃ３ｂおよび第２抵抗体７２は、第２拡散防止膜１２２上に保護膜９０を介して配置されている。一方、第１上部電極Ｃ１ｂは、第１下部電極Ｃ１ａ、下層容量膜１３０、および保護膜９０を介して配置されている。このため、第１下部電極Ｃ１ａおよび下層容量膜１３０は、第１上部電極Ｃ１ｂの端部が第２、第３上部電極Ｃ２ｂ、Ｃ３ｂ、および第２抵抗体７２と同一面上に位置するように、膜厚が調整されている。
【００９８】
第３層間絶縁膜２３は、第２拡散防止膜１２２上に配置されており、表面に、上記第１〜第３、第７、第８ビアホール５１〜５３、５７、５８に相当する第１〜第３、第７、第８上層配線部用溝部１４１〜１４３、１４７、１４８が形成されている。また、第３層間絶縁膜２３には、第２配線部３２の一部を露出させる第９上層配線部用溝部１４９も形成されている。
【００９９】
本実施形態では、第３層間絶縁膜２３の表面側に表面側溝部１４１ａ〜１４３ａ、１４７ａ〜１４９ａが形成されている。そして、表面側溝部１４１ａ〜１４３ａ、１４７ａ〜１４９ａの底面から第２、第３配線部３２、３３または第１抵抗体７１を露出させるようにコンタクトホール１４１ｂ〜１４３ｂ、１４７ｂ〜１４９ｂが形成されている。そして、第１〜第３、第７〜第９上層配線部用溝部１４１〜１４３、１４７〜１４９は、表面側溝部１４１ａ〜１４３ａ、１４７ａ〜１４９ａと、コンタクトホール１４１ｂ〜１４３ｂ、１４７ｂ〜１４９ｂとが連通されることで構成されている。
【０１００】
上層配線部３４は、バリアメタル１１３を介して第１〜第３、第７〜第９上層配線部用溝部１４１〜１４３、１４７〜１４９にそれぞれ配置されている。具体的には、第１〜第３、第７〜第９上層配線部用溝部１４１〜１４３、１４７〜１４９には、それぞれ第１〜第３、第７〜第９上層配線部３４ａ〜３４ｃ、３４ｇ〜３４ｉがそれぞれ配置されている。そして、第１〜第３、第７〜第９上層配線部３４ａ〜３４ｃ、３４ｇ〜３４ｉは、各コンタクトホール１４１ｂ〜１４３ｂ、１４７ｂ〜１４９ｂに位置する部分が第１〜第３、第７〜第９接続ビア６１〜６３、６７〜６９となる。
【０１０１】
なお、第９上層配線部３４ｉは、上記第４上部電極Ｃ４ｂを構成すると共に、第２配線部３２の一部と接続されるものである。また、特に図示しないが、図７とは別断面には、上記第４ビアホール５４に相当し、第１下部電極Ｃ１ａと接続される接続配線部３２ａを露出させる上層配線部用溝部が形成されている。同様に、図７とは別断面には、上記第５、第６ビアホール５５、５６に相当し、第２、第３下部電極Ｃ２ａ、Ｃ３ａを構成する第１、第２配線部３１、３２を露出させる第５、６配線部用溝部が形成されている。そして、上層配線部３４のうちの第４〜第６上層配線部３４ｄ〜３４ｆは、バリアメタル１１３を介して第４〜第６配線部用溝部に配置されている。
【０１０２】
また、第３層間絶縁膜２３上には、上層配線部３４を覆うように、第１拡散防止膜１２１と同様の構成とされた第３拡散防止膜１２３が形成されている。
【０１０３】
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について説明する。
【０１０４】
まず、図８Ａに示されるように、基板１の一面１ａ上に第１層間絶縁膜２１を形成する。そして、図示しないマスクを配置してドライエッチングを行い、第１層間絶縁膜２１に第１配線部用溝部１０１を形成する。
【０１０５】
そして、第１配線部用溝部１０１に、バリアメタル１１１を介して第１配線部３１を配置する。本実施形態では、まず、スパッタ法等により、第１配線部用溝部１０１にバリアメタル１１１を形成した後、バリアメタル１１１上に銅シード層を形成する。そして、メッキ法等により、第１配線部用溝部１０１が埋め込まれるように第１配線部３１を形成する。
【０１０６】
なお、第１配線部３１を形成する際には、第１層間絶縁膜２１上にも第１配線部３１を構成する銅が形成される。このため、ＣＭＰ法等を行い、第１層間絶縁膜２１上に配置された銅を除去する。その後、ＣＶＤ法等により、第１層間絶縁膜２１上に第１拡散防止膜１２１を成膜する。
【０１０７】
続いて、図８Ｂに示されるように、第１層間絶縁膜２１上に第２層間絶縁膜２２を形成する。そして、上記図８Ａと同様の工程を行い、第２層間絶縁膜２２に第２配線部用溝部１０２を形成し、第２配線部用溝部１０２内に第２配線部３２を形成する。なお、本実施形態では、第１配線部３１が第１拡散防止膜１２１にて覆われている。このため、第２層間絶縁膜２２を形成する際、銅が反応して化合物を形成する等、第１配線部３１の特性が変化してしまうことも抑制される。なお、後述する第２拡散防止膜１２１も同様の効果を発揮する。
【０１０８】
次に、図８Ｃに示されるように、ＣＶＤ法等により、第２層間絶縁膜２２上に第２拡散防止膜１２２を形成する。そして、第２拡散防止膜１２２上に図示しないマスクを配置してドライエッチングを行い、第２配線部３２のうちの接続配線部３２ａを露出させるコンタクトホール１２２ａを形成する。
【０１０９】
続いて、図８Ｄに示されるように、スパッタ法等により、コンタクトホール１２２ａが埋め込まれるように、第１拡散防止膜１２１上に窒化タンタルで構成される金属層７１ａを形成し、ＣＶＤ法等により、窒化膜で構成される防止層８２ａを形成する。なお、金属層７１ａおよび防止層８２ａは、後述する金属層３３ａをドライエッチングする際、第１上部電極Ｃ１ｂの端部が第２、第３上部電極Ｃ２ｂ、Ｃ３ｂ、および第２抵抗体７２と同一面上に位置するように、膜厚が調整される。
【０１１０】
そして、図８Ｅに示されるように、防止層８２ａに図示しないマスクを配置してドライエッチングを行う。これにより、上方防止膜８２が形成されると共に、第１抵抗体７１および第１下部電極Ｃ１ａを有する第５配線部３５が形成される。
【０１１１】
次に、図８Ｆに示されるように、図６Ｂと同様の工程を行い、第１抵抗体７１、上方防止膜８２、第１下部電極Ｃ１ａ、下層容量膜１３０を覆うように、保護膜９０を形成する。そして、図３Ｄと同様の工程を行い、保護膜９０上に金属層３３ａを形成する。
【０１１２】
続いて、図８Ｇに示されるように、図６Ｅと同様の工程を行い、第１上部電極Ｃ１ｂ〜Ｃ３ｂ、および第２抵抗体７２を有する第３配線部３３を形成する。この際、第１〜第３上部電極Ｃ１ｂ〜Ｃ３ｂ、および第２抵抗体７２は、端部が同一面上となる。このため、ドライエッチングする際のホトレジスト加工におけるフォーカスズレ等が発生することを抑制できる。
【０１１３】
次に、図８Ｈに示されるように、図３Ｆと同様の工程を行い、第３層間絶縁膜２３を形成する。そして、図８Ｉに示されるように、図示しないマスクを配置してドライエッチングを行う。本実施形態では、この工程では、まず、コンタクトホール１４１ｂ〜１４３ｂ、１４７ｂ〜１４９ｂとなる部分を掘り下げる。
【０１１４】
そして、図８Ｊに示されるように、再び図示しないマスクを配置してドライエッチングを行う。これにより、コンタクトホール１４１ｂ〜１４３ｂ、１４７ｂ〜１４９ｂとなる部分が掘り下げられると共に、表面側溝部１４１ａ〜１４３ａ、１４７ａ〜１４９ａが形成されることで第１〜第３、第７〜第９上層配線部用溝部１４１〜１４３、１４７〜１４９が形成される。なお、図８Ｉおよび図８Ｊの工程では、別断面において、接続配線部３２ａを露出させる第４上層配線部用溝部が形成される。また、第２下部電極Ｃ２ａを構成する第１配線部を露出させる第５上層配線部用溝部、および第３下部電極Ｃ３ａを構成する第２配線部３２を露出させる第６上層配線部用溝部も形成される。
【０１１５】
その後、図８Ｋに示されるように、図８Ａと同様の工程を行い、上層配線部３４および第３拡散防止膜１２３を形成することにより、上記半導体装置が製造される。
【０１１６】
以上説明したように、ダマシン配線を用いた半導体装置としても、第１上部電極Ｃ１ｂ、第２上部電極Ｃ２ｂ、第３上部電極Ｃ３ｂ（すなわち、第４下部電極Ｃ４ａ）は、共通の金属層３３ａがドライエッチングされることで構成される。このため、上記第１実施形態と同様の効果を得ることができる。
【０１１７】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【０１１８】
例えば、上記各実施形態では、第１〜第４キャパシタＣ１〜Ｃ４の容量が互いに異なる例について説明した。しかしながら、第１〜第４キャパシタＣ１〜Ｃ４は、一部が同じ容量とされていてもよい。また、上記各実施形態では、備えられるキャパシタの数は適宜変更可能である。例えば、上記各実施形態では、第１、第２キャパシタＣ１、Ｃ２のみを備える構成としてもよい。
【０１１９】
さらに、上記第１実施形態において、第３配線部３３は、第１配線部３１等と同様に、窒化チタン、アルミニウム、窒化チタンが積層されて構成されていてもよい。また、上記各実施形態において、第１配線部３１は、アルミニウム、窒化チタン、不純物がドープされたポリシリコン、金属シリサイド等の単層膜等で構成されていてもよい。同様に、第２配線部３２等についても、適宜材料の変更は可能である。
【０１２０】
そして、上記第１、第２実施形態において、第３層間絶縁膜２３に形成される孔部２３ａは、第１下部電極Ｃ１ａを露出させるように形成されていなくてもよい。すなわち、第１キャパシタＣ１は、第１下部電極Ｃ１ａと第１上部電極Ｃ１ｂとの間に、容量膜４０および第３層間絶縁膜２３を有する容量層を備えた構成とされていてもよい。
【０１２１】
また、上記第１、第２実施形態において、第１ビアホール５１は、第１上部電極Ｃ１ｂのうちの第３層間絶縁膜２３上に位置する部分を露出させるように形成されていてもよい。つまり、第１ビアホール５１は、第１上部電極Ｃ１ｂのうちの孔部２３ａの周囲にまで延設された部分を露出させるように形成されていてもよい。この場合は、第１ビアホール５１の深さが第２、第３ビアホール５２、５３と同様となるため、第１接続ビア６１は、第１上層配線部３４ａが第１ビアホール５１に埋め込まれることで構成されていてもよい。
【０１２２】
また、上記第２実施形態において、第２抵抗体７２の上方にも酸化防止膜を配置するようにしてもよい。そして、第２抵抗体７２は、第１抵抗体７１よりシート抵抗が大きくされていてもよいし、第１抵抗体７１より抵抗温度係数の絶対値が小さくされていてもよい。さらに、第２抵抗体７２は、第１抵抗体７１より厚さが薄くされ、第１抵抗体７１より抵抗値が大きくなるように構成されていてもよい。
【０１２３】
そして、上記第３実施形態において、第１上部電極Ｃ１ｂは、端部が第２上部電極Ｃ２ｂ等と同一面上に位置するのであれば、形状は適宜変更可能である。例えば、図９に示されるように、第１上部電極Ｃ１ｂは、端部がコンタクトホール１２２ａの周囲上まで延設されていてもよい。つまり、第１上部電極Ｃ１ｂは、第２上部電極Ｃ２ｂ等と同様に、端部が第２層間絶縁膜２２上に、第２拡散防止膜１２２および保護膜９０を介して配置される構成としてもよい。これによれば、第１下部電極Ｃ１ａおよび下層容量膜１３０の厚みを適宜変更でき、設計の自由度を向上できる。
【０１２４】
さらに、上記各実施形態を組み合わせることもできる。例えば、上記第３実施形態において、上記第１実施形態のように、第１、第２抵抗体７１、７２を備えない構成としてもよい。
【符号の説明】
【０１２５】
１０            基板
１０ａ          一面
２１〜２４      第１〜第４層間絶縁膜
３１〜３３      第１〜第３配線部
３４            上層配線部
４０            容量膜
１３０          下層容量膜
Ｃ１〜Ｃ４      第１〜第４キャパシタ
Ｃ１ａ〜Ｃ４ａ  第１〜第４上部電極
Ｃ１ｂ〜Ｃ４ｂ  第１〜第５下部電極
【図１】
2019186407.tif 000003
【図２】
2019186407.tif 000004
【図３Ａ】
2019186407.tif 000005
【図３Ｂ】
2019186407.tif 000006
【図３Ｃ】
2019186407.tif 000007
【図３Ｄ】
2019186407.tif 000008
【図３Ｅ】
2019186407.tif 000009
【図３Ｆ】
2019186407.tif 000010
【図３Ｇ】
2019186407.tif 000011
【図３Ｈ】
2019186407.tif 000012
【図４】
2019186407.tif 000013
【図５】
2019186407.tif 000014
【図６Ａ】
2019186407.tif 000015
【図６Ｂ】
2019186407.tif 000016
【図６Ｃ】
2019186407.tif 000017
【図６Ｄ】
2019186407.tif 000018
【図６Ｅ】
2019186407.tif 000019
【図６Ｆ】
2019186407.tif 000020
【図６Ｇ】
2019186407.tif 000021
【図６Ｈ】
2019186407.tif 000022
【図７】
2019186407.tif 000023
【図８Ａ】
2019186407.tif 000024
【図８Ｂ】
2019186407.tif 000025
【図８Ｃ】
2019186407.tif 000026
【図８Ｄ】
2019186407.tif 000027
【図８Ｅ】
2019186407.tif 000028
【図８Ｆ】
2019186407.tif 000029
【図８Ｇ】
2019186407.tif 000030
【図８Ｈ】
2019186407.tif 000031
【図８Ｉ】
2019186407.tif 000032
【図８Ｊ】
2019186407.tif 000033
【図８Ｋ】
2019186407.tif 000034
【図９】
2019186407.tif 000035