(57)【要約】【課題】寄生ｐｎダイオードのバイポーラ動作を抑制し、順方向損失を低減する。【解決手段】半導体基体１０のおもて面には、第１ｎ-型ドリフト領域２ａ、第２ｎ型ドリフト領域２ｂが設けられ、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂに達するゲートトレンチ５が設けられる。隣り合うゲートトレンチ５間には、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂを経てｐ型半導体領域１３に達するコンタクトトレンチ８が設けられる。コンタクトトレンチ８の内部に埋め込まれたソース電極１１は、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂにおいてｐ型半導体領域１３に接し、コンタクトトレンチ８の側壁８ｃに第２ｎ型ドリフト領域２ｂとのショットキー接合を形成する。コンタクトトレンチ８の深さは、ショットキー接合が形成されている部分の面積を所定の面積以上とする深さである。【選択図】図１
2019003968.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１炭化珪素半導体層と、
前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体層と、
前記第２炭化珪素半導体層の内部の、前記第２炭化珪素半導体層の表面よりも深い位置に選択的に設けられた第２導電型の第１半導体領域と、
前記第２炭化珪素半導体層の表面に設けられた、第２導電型の第３炭化珪素半導体層と、
前記第３炭化珪素半導体層の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域、および前記第３炭化珪素半導体層を貫通して前記第２炭化珪素半導体層に達する第１トレンチと、
前記第１トレンチと離して設けられ、前記第２半導体領域、および前記第３炭化珪素半導体層を貫通し、前記第２炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチと、
前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域、および前記第３炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第２炭化珪素半導体層とのショットキー接合を形成する金属電極と、を備え、
前記第２トレンチの深さは、ショットキー接合を形成した前記金属電極の面積を所定の面積以上とする深さであることを特徴とする半導体装置。
【請求項２】
前記第２炭化珪素半導体層の内部に選択的に設けられ、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第３半導体領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さは、前記第１半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さと同等であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２炭化珪素半導体層の内部に、前記第３半導体領域より深い位置に設けられた、第２導電型の第４半導体領域をさらに備え、
前記第４半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さは、前記第１半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さと同等であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２炭化珪素半導体層の表面に設けられた、前記第２炭化珪素半導体層より高不純物濃度の第２導電型の第１炭化珪素半導体領域をさらに備え、
前記第３炭化珪素半導体層は、前記第１炭化珪素半導体領域の、前記第２炭化珪素半導体層側に対して反対側の表面に設けられ、
前記第１半導体領域は、前記第２炭化珪素半導体層の内部の、前記第２炭化珪素半導体層と前記第１炭化珪素半導体領域との界面よりも、前記第１炭化珪素半導体層側に設けられ、
前記第３半導体領域は、前記第１炭化珪素半導体領域の内部に設けられることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第２トレンチの深さは、前記第１トレンチの深さ以上であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第２トレンチの深さは、１．８μｍ以上３．０μｍ以下であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
第１導電型の第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体層を形成する第１工程と、
前記第２炭化珪素半導体層の内部の、前記第２炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第２工程と、
前記第２炭化珪素半導体層の表面に、第２導電型の第３炭化珪素半導体層を形成する第３工程と、
前記第３炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第４工程と、
前記第２半導体領域、および前記第３炭化珪素半導体層を貫通して前記第２炭化珪素半導体層に達する第１トレンチを形成する第５工程と、
前記第１トレンチと離して、前記第２半導体領域、および前記第３炭化珪素半導体層を貫通し、前記第２炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第６工程と、
前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
前記第２半導体領域、および前記第３炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第２炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第８工程と、を含み、
前記第８工程では、前記第２トレンチの深さを、ショットキー接合を形成した前記金属電極の面積を所定の面積以上とする深さとすることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２工程では、前記第２炭化珪素半導体層の内部に、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第３半導体領域をさらに選択的に形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第６工程では、前記第２トレンチの深さを、１．８μｍ以上３．０μｍ以下とすることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖまたはそれ以上の耐圧クラスを有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等が公知である。例えば、炭化珪素（ＳｉＣ）半導体を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバータ・インバータ等の電力変換装置に用いられている。この電力用半導体装置には、低損失および高効率とともに、オフ時のリーク電流の低減、小型化（チップサイズの縮小）および信頼性の向上が求められる。
【０００３】
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディーダイオードとしてｐ型ベース領域とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。一方で、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し信頼性が低減される。
【０００４】
この問題について、隣り合うゲートトレンチ間にコンタクトトレンチ（ソーストレンチ）を備えた従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（例えば、下記非特許文献１参照。）を例に説明する。ゲートトレンチとは、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチである。コンタクトトレンチとは、金属電極（ソース電極）が埋め込まれ、内壁に露出する半導体領域と当該金属電極とのコンタクト（電気的接触部）を形成したトレンチである。まず、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（以下、従来例１とする）の構造について説明する。図２１は、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。
【０００５】
図２１に示すように、従来例１は、活性領域において、ｎ型半導体基板１１０のおもて面に、トレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、コンタクトトレンチ１０８と、を備える。活性領域とは、電流駆動を担う領域である。具体的には、ｎ型半導体基板１１０は、ｎ+型ドレイン層１０１である炭化珪素基板上にｎ-型ドリフト層１０２となるｎ-型層をエピタキシャル成長させてなる。ｎ型半導体基板１１０のおもて面（ｎ-型ドリフト層１０２側の面）側に、ｐ型ベース領域１０３、ｎ+型ソース領域１０４、ゲートトレンチ１０５、ゲート絶縁膜１０６およびゲート電極１０７からなるＭＯＳゲート構造が設けられている。
【０００６】
ゲートトレンチ１０５の底部においてゲート絶縁膜１０６にかかる電界を緩和するため、隣り合うゲートトレンチ１０５間（メサ部）のｐ型ベース領域１０３の深さは、少なくとも一部をゲートトレンチ１０５の深さよりも深くする。ｐ型ベース領域１０３の深さをゲートトレンチ１０５の深さよりも深くするために、メサ部には、ゲートトレンチ１０５よりも深い深さでコンタクトトレンチ１０８が設けられている。ｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁の全面にわたって後述するソース電極１１１を覆うように設けられ、ゲートトレンチ１０５よりも深くドレイン側に突出している。また、ｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁に露出されている。
【０００７】
ｎ+型ソース領域１０４は、隣り合うゲートトレンチ１０５とコンタクトトレンチ１０８との間において、ｐ型ベース領域１０３の内部に選択的に設けられている。ｎ+型ソース領域１０４と、コンタクトトレンチ１０８の内壁に露出するｐ型ベース領域１０３とは、層間絶縁膜１０９を深さ方向に貫通するコンタクトホール１０９ａに露出されている。コンタクトホール１０９ａおよびコンタクトトレンチ１０８に埋め込まれるようにおもて面電極としてソース電極１１１が設けられ、ｐ型ベース領域１０３およびｎ+型ソース領域１０４に接する。ｎ型半導体基板１１０の裏面（ｎ+型ドレイン層１０１側の面）には、裏面電極としてドレイン電極（不図示）が設けられている。
【０００８】
ソース電極１１１に正電圧が印加され、ドレイン電極に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合が順バイアスされる。上記従来例１では、ＭＯＳＦＥＴのオフ時に、ｐ型ベース領域１０３とｎ-型ドリフト層１０２とで形成される寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じる。また、寄生ｐｎダイオードを還流ダイオードとして用いる場合、炭化珪素基板を用いていることで、オン抵抗が高くなる。この問題は、ソース・ドレイン間に、ボディーダイオードとして寄生ショットキーダイオードを内蔵することで解消される（例えば、下記特許文献１，２参照。）。
【０００９】
炭化珪素半導体は、シリコン半導体に比べてアバランシェ降伏に対する破壊電界強度が高いため、６００Ｖ以上の高い耐圧クラスにおいてもボディーダイオードとして寄生ショットキーダイオードを用いることが可能である。具体的には、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設け、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計する。これにより、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができる。また、寄生ショットキーダイオードはｐｎ接合のビルトインポテンシャルがないため、ボディーダイオードとして寄生ｐｎダイオードのみが形成される場合に比べて低いオン抵抗が期待できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１３４９１０号公報
【特許文献２】特開２００８−１１７８２６号公報
【非特許文献】
【００１１】
【非特許文献１】ワイ・ナカノ（Ｙ．Ｎａｋａｎｏ）、外４名、６９０Ｖ，１．００ｍΩｃｍ2  ４Ｈ−ＳｉＣ  ダブル−トレンチ  ＭＯＳＦＥＴｓ（６９０Ｖ，１．００ｍΩｃｍ2  ４Ｈ−ＳｉＣ  Ｄｏｕｂｌｅ−Ｔｒｅｎｃｈ  ＭＯＳＦＥＴｓ）、マテリアルズ  サイエンス  フォーラム（Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ）、（スイス）、トランステックパブリケーションズインク（Ｔｒａｎｓ  Ｔｅｃｈ  Ｐｕｂｌｉｃａｔｉｏｎｓ  Ｉｎｃ．）、２０１２年、第７１７−７２０巻、ｐｐ．１０６９−１０７２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１では、ＭＯＳＦＥＴのオフ時に、コンタクトトレンチの底部に形成したショットキー接合に高い電界がかかるため、ショットキー接合を介して高いリーク電流が流れるという問題がある。
【００１３】
このため、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができ、かつリーク電流を低減させることができる半導体装置が提案されている（以下、従来例２とする）。例えば、図２２は、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの別の一例の活性領域の構造を示す断面図である。
【００１４】
従来例２では、図２２に示すように、ｎ+型ドレイン層１上に、ｎ型ドリフト領域２と、ｐ型ベース領域３と、を順に成長させた半導体基体１０のおもて面には、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂに達するゲートトレンチ５が設けられる。第２ｎ型ドリフト領域２ｂの内部には、ｐ型半導体領域１３が選択的に設けられる。隣り合うゲートトレンチ５間には、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂを経てｐ型半導体領域１３に達するコンタクトトレンチ８が設けられる。コンタクトトレンチ８の内部に埋め込まれたソース電極１１は、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂにおいてｐ型半導体領域１３に接し、コンタクトトレンチ８の側壁８ｃに第２ｎ型ドリフト領域２ｂとのショットキー接合を形成する。
【００１５】
従来例２では、コンタクトトレンチの側壁にのみｎ型ドリフト領域と金属電極とのショットキー接合が形成されるため、ｎ型ドリフト領域と金属電極とで形成される寄生ショットキーダイオードがオンしたときに、ｐ型ベース領域とｎ型ドリフト領域とで形成される寄生ｐｎダイオードがオンしない。このため、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じない
【００１６】
また、コンタクトトレンチの底部およびコーナー部の全面において金属電極がｐ型ドリフト領域に覆われることで、ＭＯＳＦＥＴのオフ時に、ｎ型ドリフト領域と金属電極とのショットキー接合にかかる電界を緩和させることができる。これにより、寄生ショットキーダイオードのリーク電流を低減することができる。
【００１７】
また、ゲートトレンチの底部およびコーナー部の全面にわたってゲート絶縁膜を介してゲート電極を覆うｐ型半導体領域を設けることで、ゲートトレンチの底部においてゲート絶縁膜にかかる電界を緩和することができる。
【００１８】
しかしながら、図２２のトレンチ型炭化珪素半導体装置では、ＳｉＣ−ＭＯＳＦＥＴの単位面積あたりのショットキー接合の面積が変わらないため、寄生ショットキーダイオードに流れる電流を所望の大きさにすることができないことがある。このため、還流時の寄生ｐｎダイオードのバイポーラ動作を抑制することができず、寄生ｐｎダイオードに欠陥が発生し、順方向損失が発生する場合がある。また、上記特許文献２では、同様に、ＭＯＳＦＥＴの単位面積あたりのショットキー接合の面積が変わらないため、寄生ショットキーダイオードに流れる電流を所望の大きさにすることができないことがある。このため、還流時の寄生ｐｎダイオードのバイポーラ動作を抑制することができず、寄生ｐｎダイオードに欠陥が発生し、順方向損失が発生する場合がある。
【００１９】
この発明は、上述した問題点を解消するため、寄生ｐｎダイオードのバイポーラ動作を抑制し、順方向損失を低減する半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の第１炭化珪素半導体層が設けられている。前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体層が設けられている。前記第２炭化珪素半導体層の内部の、前記第２炭化珪素半導体層の表面よりも深い位置に、第２導電型の第１半導体領域が選択的に設けられている。前記第２炭化珪素半導体層の表面に、第２導電型の第３炭化珪素半導体層が設けられている。前記第３炭化珪素半導体層の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域、および前記第３炭化珪素半導体層を貫通して前記第２炭化珪素半導体層に達する第１トレンチが設けられている。前記第１トレンチと離して、前記第２半導体領域、および前記第３炭化珪素半導体層を貫通し、前記第２炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチが設けられている。前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極が設けられている。前記第２半導体領域、および前記第３炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第２炭化珪素半導体層とのショットキー接合を形成する金属電極が設けられている。前記第２トレンチの深さは、ショットキー接合を形成した前記金属電極の面積を所定の面積以上とする深さである。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２炭化珪素半導体層の内部に選択的に設けられ、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第３半導体領域をさらに備えることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さは、前記第１半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さと同等であることを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２炭化珪素半導体層の内部に、前記第３半導体領域より深い位置に設けられた、第２導電型の第４半導体領域をさらに備え、前記第４半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さは、前記第１半導体領域と前記第２炭化珪素半導体層との前記第１炭化珪素半導体層側の界面の深さと同等であることを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、前記第２炭化珪素半導体層の表面に設けられた、前記第２炭化珪素半導体層より高不純物濃度の第２導電型の第１炭化珪素半導体領域をさらに備え、前記第３炭化珪素半導体層は、前記第１炭化珪素半導体領域の、前記第２炭化珪素半導体層側に対して反対側の表面に設けられ、前記第１半導体領域は、前記第２炭化珪素半導体層の内部の、前記第２炭化珪素半導体層と前記第１炭化珪素半導体領域との界面よりも、前記第１炭化珪素半導体層側に設けられ、前記第３半導体領域は、前記第１炭化珪素半導体領域の内部に設けられることを特徴とする。
【００２５】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする。
【００２６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第１トレンチの深さ以上であることを特徴とする。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、１．８μｍ以上３．０μｍ以下であることを特徴とする。
【００２８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体装置の製造方法は、まず、第１導電型の第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体層を形成する第１工程を行う。次に、前記第２炭化珪素半導体層の内部の、前記第２炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第２工程を行う。次に、前記第２炭化珪素半導体層の表面に、第２導電型の第３炭化珪素半導体層を形成する第３工程を行う。次に、前記第３炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第４工程を行う。次に、前記第２半導体領域、および前記第３炭化珪素半導体層を貫通して前記第２炭化珪素半導体層に達する第１トレンチを形成する第５工程を行う。次に、前記第１トレンチと離して、前記第２半導体領域、および前記第３炭化珪素半導体層を貫通し、前記第２炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第６工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記第２半導体領域、および前記第３炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第２炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第８工程を行う。前記第２トレンチの深さは、ショットキー接合を形成した前記金属電極の面積を所定の面積以上とする深さである。
【００２９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程は、前記第２炭化珪素半導体層の内部に、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第３半導体領域をさらに選択的に形成することを特徴とする。
【００３０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチの深さは、１．８μｍ以上３．０μｍ以下であることを特徴とする。
【００３１】
上述した発明によれば、コンタクトトレンチ（第２トレンチ）の側壁のショットキー接合が形成されている部分の面積が所定の面積以上である。これにより、寄生ショットキーダイオードに流れる電流に対する寄生ｐｎダイオードに流れる電流を１．０以下とすることができ、環流時に、寄生ｐｎダイオードに流れる電流を低減でき、寄生ｐｎダイオードにおいて、欠陥が発生することを低減できる。このため、寄生ｐｎダイオードに欠陥が発生することを抑制し、順方向損失を低減させることができる。
【発明の効果】
【００３２】
本発明にかかる半導体装置および半導体装置の製造方法によれば、寄生ｐｎダイオードのバイポーラ動作を抑制し、順方向損失を低減するという効果を奏する。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。
【図２】実施の形態１にかかる半導体装置のオフ時の動作を示す説明図である。
【図３】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その１）である。
【図４】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その２）である。
【図５】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その３）である。
【図６】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その４）である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その５）である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その６）である。
【図９】実施の形態２にかかる半導体装置の活性領域の構造を示す断面図である。
【図１０】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図（その１）である。
【図１１】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図（その２）である。
【図１２】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図（その３）である。
【図１３】実施の形態３にかかる半導体装置の活性領域の構造を示す断面図である。
【図１４】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図（その１）である。
【図１５】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図（その２）である。
【図１６】実施の形態４にかかる半導体装置の活性領域の構造を示す断面図である。
【図１７】実施の形態４にかかる半導体装置の製造途中の状態を示す断面図（その１）である。
【図１８】実施の形態４にかかる半導体装置の製造途中の状態を示す断面図（その２）である。
【図１９】実施の形態５にかかる半導体装置の活性領域の構造を示す断面図である。
【図２０】実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。
【図２１】従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。
【図２２】従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの別の一例の活性領域の構造を示す断面図である。
【発明を実施するための形態】
【００３４】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３５】
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。図１に示す実施の形態１にかかる半導体装置は、活性領域において、半導体基体（半導体チップ）１０のおもて面側に、ゲートトレンチ（第１トレンチ）５と、コンタクトトレンチ（第２トレンチ）８と、を備えたトレンチ型ＳｉＣ−ＭＯＳＦＥＴである。活性領域とは、電流駆動を担う領域（オン状態のときに電流が流れる領域）である。ゲートトレンチ５とは、ゲート絶縁膜６を介してゲート電極７が埋め込まれたトレンチである。コンタクトトレンチ８とは、後述するおもて面電極（金属電極：ソース電極１１および金属膜１２）が埋め込まれ、当該おもて面電極とのコンタクト（電気的接触部）を内壁８ａ〜８ｃに形成したトレンチである。
【００３６】
具体的には、図１に示すように、半導体基体１０は、例えば、ｎ+型ドレイン層１であるｎ+型炭化珪素（ＳｉＣ）基板（第１炭化珪素半導体層）上に、ｎ型ドリフト領域２となるｎ型エピタキシャル層（第２炭化珪素半導体層）と、ｐ型ベース領域３となるｐ型エピタキシャル層（第３炭化珪素半導体層）と、を順に成長させた炭化珪素エピタキシャル基板である。ｎ型ドリフト領域２は、ｎ+型ドレイン層１上に順に積層した不純物濃度の異なるｎ-型領域（以下、第１ｎ-型ドリフト領域とする）２ａ、およびｎ型領域（以下、第２ｎ型ドリフト領域とする）２ｂで構成される。半導体基体１０のおもて面（エピタキシャル層側の面）側には、ｐ型ベース領域３、ｎ+型ソース領域（第２半導体領域）４、ゲートトレンチ５、ゲート絶縁膜６およびゲート電極７からなるトレンチ型のＭＯＳゲート構造が設けられている。
【００３７】
ｐ型ベース領域３は、ｎ型ドリフト領域２の、ｎ+型ドレイン層１側に対して反対側の面（第２ｎ型ドリフト領域２ｂの表面）上にエピタキシャル成長されている。ｎ+型ソース領域４は、ｐ型ベース領域３の内部に例えばイオン注入により選択的に形成される。ｎ+型ソース領域４は、後述するゲート絶縁膜６を挟んでゲート電極７に対向する。
【００３８】
ゲートトレンチ５は、第１方向ｘに延びるストライプ状の平面レイアウトに配置されている。ゲートトレンチ５は、基体おもて面からｎ+型ソース領域４、ｐ型ベース領域３を貫通して第２ｎ型ドリフト領域２ｂに達する。ゲートトレンチ５の内部には、ゲートトレンチ５の内壁に沿ってゲート絶縁膜６が設けられ、ゲート絶縁膜６の内側にゲート電極７が設けられている。すなわち、ゲート電極７は、ゲートトレンチ５の側壁に設けられたゲート絶縁膜６を挟んでｎ+型ソース領域４に対向する。図１には、隣り合うゲートトレンチ５間（メサ部）のみを図示するが、ゲートトレンチ５は活性領域に配置される単位セル（素子の機能単位）ごとに配置されている（ゲートトレンチ５が図示される他の図においても同様）。
【００３９】
コンタクトトレンチ８は、隣り合うゲートトレンチ５間に、ゲートトレンチ５に平行に、かつゲートトレンチ５と離して、第１方向ｘに延びるストライプ状の平面レイアウトに配置されている。例えば、すべてのメサ部にコンタクトトレンチ８を配置する場合、ゲートトレンチ５およびコンタクトトレンチ８は、第１方向ｘと直交する方向（以下、第２方向とする）ｙに互いに離して交互に繰り返し配置される。コンタクトトレンチ８は、基体おもて面からｎ+型ソース領域４、ｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂを経て後述するｐ型半導体領域１３に達する。コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５の深さｄ１以上である（ｄ２≧ｄ１）。コンタクトトレンチ８の幅ｗ２は、ゲートトレンチ５の幅ｗ１よりも広くてもよい（ｗ２＞ｗ１）。
【００４０】
ｎ型ドリフト領域２の内部には、第１ｎ-型ドリフト領域２ａと第２ｎ型ドリフト領域２ｂとの界面に、ｐ型半導体領域（第１半導体領域）１３が選択的に設けられている。ｐ型半導体領域１３にはコンタクトトレンチ８が達しており、ｐ型半導体領域１３はコンタクトトレンチ８の底部８ａおよびコーナー部８ｂの全面に露出されている。コンタクトトレンチ８のコーナー部８ｂとは、コンタクトトレンチ８の底部８ａと側壁８ｃとが交わる箇所であり、所定の曲率で湾曲した角部である。ｐ型半導体領域１３の幅ｗ３は、コンタクトトレンチ８の幅ｗ２よりも広い（ｗ３＞ｗ２）。すなわち、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂにはｐ型半導体領域１３が露出し、コンタクトトレンチ８の側壁８ｃには、ｎ+型ソース領域４、ｐ型ベース領域３、および第２ｎ型ドリフト領域２ｂが露出している。
【００４１】
ゲートトレンチ５の底部からｐ型半導体領域１３の下面（ドレイン側の面）までは、ゲートトレンチ５の底部においてゲート絶縁膜６の絶縁破壊を回避可能な程度に電界を緩和することができる距離ｄ３で離れていることが好ましい。
【００４２】
ゲート電極７を覆うように層間絶縁膜９が設けられている。層間絶縁膜９を深さ方向ｚに貫通するコンタクトホール９ａには、基体おもて面に露出するｎ+型ソース領域４が露出され、コンタクトトレンチ８の内壁に露出する上記各半導体領域が露出されている。コンタクトホール９ａに露出する基体おもて面およびコンタクトトレンチ８の内壁に沿って、例えばニッケル（Ｎｉ）からなる金属膜１２が設けられている。金属膜１２は、後述するソース電極１１とともにおもて面電極として機能する。金属膜１２は、基体おもて面からコンタクトトレンチ８の側壁８ｃにわたってｎ+型ソース領域４に接する。これにより、基体おもて面側に形成したｎ+型ソース領域４とおもて面電極とのコンタクト面積が大きくなり、低コンタクト抵抗化が可能となる。また、コンタクト抵抗を増加させずに微細化が可能となる。
【００４３】
また、金属膜１２は、コンタクトトレンチ８の底部８ａからコーナー部８ｂの全面にわたってｐ型半導体領域１３に接する。金属膜１２は、コンタクトトレンチ８の側壁８ｃにおいて第２ｎ型ドリフト領域２ｂに接し、第２ｎ型ドリフト領域２ｂとのショットキー接合を形成する。すなわち、コンタクトトレンチ８の側壁８ｃの、ｐ型ベース領域３との間のｐｎ接合からｐ型半導体領域１３の上端部（ソース側の端部）までの部分のみショットキー接合となっている。コンタクトトレンチ８の側壁８ｃのショットキー接合が形成されている部分の深さ方向ｚの距離ｄ４は、ショットキー接合が形成されている部分の面積を所定の面積以上とする高さであることが好ましい。
【００４４】
これにより、第２ｎ型ドリフト領域２ｂとおもて面電極とのコンタクト面積が大きくなり、寄生ショットキーダイオードに流れる電流を大きくし、寄生ｐｎダイオードに流れる電流を相対的に小さくすることができる。例えば、寄生ショットキーダイオードに流れる電流に対する寄生ｐｎダイオードに流れる電流（以下、Ｂ／Ｕ）が１．０を超えると、バイポーラ動作により経時的に特性が変化するため、Ｂ／Ｕは１．０以下が好ましい。このため、ショットキー接合が形成されている部分の面積は、Ｂ／Ｕを１．０以下にする所定の面積以上であることが好ましい。面積は単位セル当たりのトレンチ底のＰ層の幅とショットキー接合が形成されている部分の幅の比（Ｐ／Ｓ）で決まり、Ｐ／Ｓが０．４以上が好ましい。
【００４５】
ソース電極１１は、コンタクトホール９ａおよびコンタクトトレンチ８の内部に金属膜１２を介して設けられ、ｎ+型ソース領域４、ｐ型ベース領域３、第２ｎ型ドリフト領域２ｂおよびｐ型半導体領域１３に電気的に接続されている。これによって、ＭＯＳＦＥＴのオフ時、後述するようにコンタクトトレンチ８の底部８ａおよびコーナー部８ｂに、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの寄生ｐｎダイオード２２が形成される（図２参照）。また、コンタクトトレンチ８の側壁８ｃに、第２ｎ型ドリフト領域２ｂと、おもて面電極（ソース電極１１および金属膜１２）との寄生ショットキーダイオード２３が形成される。すなわち、ソース・ドレイン間に、寄生ｐｎダイオード２１に並列に寄生ショットキーダイオード２３が形成されている（図２参照）。半導体基体１０の裏面（ｎ+型ドレイン層１側の面）には、裏面電極としてドレイン電極（不図示）が設けられている。ｎ+型ドレイン層１は、ドレイン電極とのコンタクト抵抗を低減させる機能を有する。
【００４６】
次に、実施の形態１にかかる半導体装置のオフ時の動作（電流の流れ）について説明する。図２は、実施の形態１にかかる半導体装置のオフ時の動作を示す説明図である。図２には、図１に示すＭＯＳＦＥＴのオフ時の電流３３の流れを白抜き矢印で示す。図２では図１の金属膜１２を図示省略する。おもて面電極に正電圧が印加され、ドレイン電極に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂ付近において、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から空乏層３２が伸びる。上述したように第２ｎ型ドリフト領域２ｂと、おもて面電極とのショットキー接合はコンタクトトレンチ８の側壁８ｃに形成されているため、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から空乏層３２が伸びることにより、オフ時に寄生ショットキーダイオード２３に電界が印加されにくい。
【００４７】
符号３１は、ＭＯＳＦＥＴのオフ時にｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から伸びる空乏層である。また、オン時には、ｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとで形成される寄生ｐｎダイオード２１を介さずに、コンタクトトレンチ８の側壁８ｃに形成された寄生ショットキーダイオード２３を介してソース側からドレイン側へ電流３３が流れる。すなわち、オン時には、炭化珪素基板に形成されるボディーダイオードのうち、寄生ショットキーダイオード２３のみが動作し、ｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとで形成される寄生ｐｎダイオード２１、および、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとで形成される寄生ｐｎダイオード２２は動作しない。このため、寄生ｐｎダイオード２１，２２がオンしてバイポーラ動作することによる経年劣化が生じない。
【００４８】
次に、実施の形態１にかかる半導体装置の製造方法について、１２００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図３〜８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に、第１ｎ-型ドリフト領域２ａとなる例えば１０μｍの厚さのｎ-型エピタキシャル層を成膜（形成）する。ｎ+型ドレイン層１の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。第１ｎ-型ドリフト領域２ａの不純物濃度は、例えば、２×１０15／ｃｍ3以上２×１０16／ｃｍ3以下程度であってもよい。
【００４９】
次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、第１ｎ-型ドリフト領域２ａの表面層に、０．３μｍ以上１．５μｍ以下程度の深さでｐ型半導体領域１３を選択的に形成する。ｐ型半導体領域１３の不純物濃度は、例えば、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度であってもよい。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、活性領域における第１ｎ-型ドリフト領域２ａの表面層に、例えば０．３μｍ以上１．５μｍ以下程度の深さで第２ｎ型ドリフト領域２ｂを形成する。第２ｎ型ドリフト領域２ｂの不純物濃度は、例えば、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度であってもよい。第２ｎ型ドリフト領域２ｂの深さは、ｐ型半導体領域１３の深さ以下であってもよい。
【００５０】
ｐ型半導体領域１３の幅ｗ３は、例えば、後に形成されるコンタクトトレンチ８の両側壁よりもそれぞれ外側に０．０５μｍ以上程度広いことが好ましく、具体的には０．０５μｍ以上５．０μｍ以下程度であることがよい。その理由は、ｐ型半導体領域１３の幅ｗ３が上記範囲よりも狭い場合、ＭＯＳＦＥＴのオフ時にリーク電流が大きくなり、広い場合、セルピッチ短縮による高性能化が困難となるからである。また、上述したようにゲート絶縁膜６の電界緩和の観点から、ゲートトレンチ５の底部からｐ型半導体領域１３の下側（ドレイン側）の面までの距離ｄ３は、例えば１．０μｍ以上程度であることが好ましいことから、第２ｎ型ドリフト領域２ｂの深さが決定される。ここまでの状態が図３に示されている。
【００５１】
次に、エピタキシャル成長によりｐ型半導体領域１３を覆うように例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．３μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。ここまでの状態が図４に示されている。
【００５２】
次に、エピタキシャル成長により、第２ｎ型ドリフト領域２ｂの表面に、ｐ型ベース領域３となる例えば０．３μｍ以上２．０μｍ以下程度の厚さのｐ型エピタキシャル層を成膜する。ここまでの工程により、ｎ+型ドレイン層１である炭化珪素基板上に、ｎ型ドリフト領域２となるｎ型エピタキシャル層と、ｐ型ベース領域３となるｐ型エピタキシャル層と、を順に成長させた半導体基体（炭化珪素エピタキシャルウエハ）１０が作製される。ｐ型ベース領域３の不純物濃度は、例えば、１×１０15／ｃｍ3以上１×１０19／ｃｍ3以下程度であってもよい。
【００５３】
次に、フォトリソグラフィと、リンや窒素などのｎ型不純物のイオン注入により、ｐ型ベース領域３の表面層にｎ+型ソース領域４を選択的に形成する。ｎ+型ソース領域４の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。ｎ+型ソース領域４の深さは、例えば０．１μｍ以上０．５μｍ以下程度であってもよい。次に、基体おもて面（ｎ+型ソース領域４側の面）上に、カーボンキャップを堆積（形成）し、活性化アニールを施し、カーボンキャップを除去する。ここまでの状態が図５に示されている。
【００５４】
次に、基体おもて面（ｎ+型ソース領域４側の面）上に、酸化膜を例えば１．５μｍ以上２．５μｍ以下程度の厚さで堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより酸化膜をパターニングし、酸化膜の、コンタクトトレンチ８に対応する部分を除去する。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂがｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。
【００５５】
このとき、後にコンタクトトレンチ８の側壁８ｃに形成されるショットキー接合の深さ方向ｚの距離ｄ４が上記範囲を満たすように、コンタクトトレンチ８の側壁８ｃに第２ｎ型ドリフト領域２ｂを露出させる。具体的には、コンタクトトレンチ８の深さｄ２は、後述するゲートトレンチ５の深さｄ１以上で、例えば１．８μｍ以上３．０μｍ以下程度であってもよい。また、コンタクトトレンチ８の幅ｗ２は、例えば０．１μｍ以上３．０μｍ以下程度であってもよい。また、トレンチエッチング後に、トレンチのダメージを除去するための等方性エッチングや、トレンチの底部およびトレンチの開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図６に示されている。
【００５６】
次に、酸化膜の残部を例えばフッ酸（ＨＦ）で除去した後、基体おもて面上に例えば１．５μｍ以上２．５μｍ以下程度の厚さで新に酸化膜を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより酸化膜をパターニングし、酸化膜の、ゲートトレンチ５に対応する部分を除去する。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとしてエッチングを行い、ゲートトレンチ５を形成する。ゲートトレンチ５の深さｄ１は、例えば、１．０μｍ以上２．０μｍ以下程度であってもよい。ゲートトレンチ５の幅ｗ１は、例えば、０．５μｍ以上２．０μｍ以下程度であってもよい。ゲートトレンチ５とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。
【００５７】
次に、酸化膜の残部を除去した後、ゲートトレンチ５の内壁に沿うように、ゲート絶縁膜６となる例えば１０ｎｍ以上５００ｎｍ以下程度の厚さの酸化膜（ＳｉＯ2膜）４３を堆積（形成）し、８００℃以上１２００℃以下程度の温度の窒素（Ｎ2）雰囲気で熱処理する。次に、ゲートトレンチ５の内部の酸化膜の内側に埋め込むように、基体おもて面上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）層を０．３μｍ以上１．５μｍ以下の厚さで堆積（形成）する。次に、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングしてゲート電極７を形成する。次に、基体おもて面上に、層間絶縁膜９として例えば０．５μｍ以上１．５μｍ以下程度の厚さの酸化膜を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜９をパターニングしてコンタクトホール９ａを形成する。ここまでの状態が図７に示されている。
【００５８】
次に、ｎ+型炭化珪素基板２の裏面に、ドレイン電極のコンタクト部にスパッタ蒸着やＣＶＤ法などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜、Ｗ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。
【００５９】
次に、フォトリソグラフィおよびエッチングにより、コンタクトトレンチ内の酸化膜を除去し、基体おもて面およびコンタクトトレンチ８の内壁に沿って金属膜１２、例えば、Ｎｉ膜を堆積（形成）する。次に、例えば４００℃〜９００℃のシンタリング（熱処理）により炭化珪素半導体部（第１ｎ+型ソース領域１７およびｐ+型コンタクト領域１８）とＮｉ膜２６とを反応させてニッケルシリサイド膜を形成する。これにより、第２ｎ型ドリフト領域２ｂとのショットキー接合、ｐ型ベース領域３、ｎ+型ソース領域４とのオーミックコンタクトを形成する。
【００６０】
次に、例えばスパッタ法によって、ソース電極１２、層間絶縁膜１１およびＳＢＤ部１９を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、活性領域２０を覆うように残すことによって、ソース電極パッド１４を形成する。次に、酸化膜をパターニングして、各半導体領域を露出させる。これにより、層間絶縁膜９のパターニングに用いたレジスト膜の開口部（すなわちコンタクトホール９ａ）には、基体おもて面およびコンタクトトレンチ８の内壁に、ｎ+型ソース領域４、ｐ型ベース領域３、第２ｎ型ドリフト領域２ｂおよびｐ型半導体領域１３が露出される。ここまでの状態が図８に示されている。その後、ウエハを個々のチップ状に切断することで、図１に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００６１】
以上、説明したように、実施の形態１によれば、コンタクトトレンチの側壁のショットキー接合が形成されている部分の面積を所定の面積以上とすることができる。これにより、第２ｎ型ドリフト領域とおもて面電極とのコンタクト面積が大きくなり、寄生ショットキーダイオードに流れる電流を大きくし、規制ｐｎダイオードに流れる電流を相対的に小さくすることができる。例えば、寄生ショットキーダイオードに流れる電流に対する寄生ｐｎダイオードに流れる電流を１．０以下とすることができ、環流時に、寄生ｐｎダイオードに流れる電流を低減でき、寄生ｐｎダイオードにおいて、欠陥が発生することを低減できる。このため、寄生ｐｎダイオードに欠陥が発生することを抑制し、順方向損失を低減させることができる。
【００６２】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置の活性領域の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートトレンチ５１の底部５１ａおよびコーナー部５１ｂの全面にわたってゲート絶縁膜６を介してゲート電極７を覆うｐ型半導体領域（以下、第２ｐ型半導体領域（第３半導体領域）とする）５２が設けられている点である。
【００６３】
第２ｐ型半導体領域５２は、第２ｎ型ドリフト領域２ｂの内部に、コンタクトトレンチ８の底部８ａのｐ型半導体領域（以下、第１ｐ型半導体領域とする）１３と離して設けられている。第２ｐ型半導体領域５２の幅ｗ４は、ゲートトレンチ５１の幅ｗ１よりも広い（ｗ４＞ｗ１）。このように第２ｐ型半導体領域５２を設けることで、ゲートトレンチ５１の底部５１ａにおいてゲート絶縁膜６にかかる電界を緩和することができる。これにより、ゲートトレンチ５１の底部５１ａから第１ｐ型半導体領域１３の下面までの距離（図１の符号ｄ３）を所定範囲以上広くしなくても、ゲート絶縁膜６にかかる電界を緩和させることができる。このため、コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であってもよい（ｄ２≦ｄ１）。
【００６４】
次に、実施の形態２にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図１０〜１２は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において第２ｎ型ドリフト領域２ｂの厚さを厚くする際に、第２ｐ型半導体領域５２を形成すればよい。
【００６５】
具体的には、まず、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に、第１ｎ-型ドリフト領域２ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびイオン注入により、第１ｎ-型ドリフト領域２ａの表面層にｐ型半導体領域１３を選択的に形成し、第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。次に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うように例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、断面図の位置以外のｘ方向のどこかで、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層に、０．３μｍ以上１．５μｍ以下程度の深さで、第１ｐ型半導体領域１３に接するｐ型半導体領域を形成する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。
【００６６】
次に、エピタキシャル成長により例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層に、０．３μｍ以上１．５μｍ以下程度の深さで、第２ｐ型半導体領域５２を選択的に形成する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。第２ｐ型半導体領域５２の幅ｗ４は、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。ここまでの状態が図１０に示されている。
【００６７】
次に、エピタキシャル成長により、第２ｐ型半導体領域５２を覆うように、第２ｎ型ドリフト領域２ｂの表面に、例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、エピタキシャル成長により、第２ｎ型ドリフト領域２ｂの表面に、ｐ型ベース領域３となる例えば０．３μｍ以上２．０μｍ以下程度の厚さのｐ型エピタキシャル層を成膜する。ここまでの工程により、半導体基体（炭化珪素エピタキシャルウエハ）１０が作製される。次に、フォトリソグラフィと、リンや窒素などのｎ型不純物のイオン注入により、ｐ型ベース領域３の表面層にｎ+型ソース領域４を選択的に形成する。次に、基体おもて面（ｎ+型ソース領域４側の面）上に、カーボンキャップを堆積（形成）し、活性化アニールを施し、カーボンキャップを除去する。ここまでの状態が図１１に示されている。
【００６８】
次に、実施の形態１と同様に、酸化膜の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂが第１ｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。次に、酸化膜の残部を例えばフッ酸（ＨＦ）で除去した後、酸化膜の残部をマスクとしてエッチングを行い、ゲートトレンチ５１を形成する。このとき、底部５１ａおよびコーナー部５１ｂが第２ｐ型半導体領域５２に達する深さｄ１でゲートトレンチ５１を形成する。ここでは、ゲートトレンチ５１の深さｄ１がコンタクトトレンチ８の深さｄ２とほぼ同じである場合を示す。
【００６９】
コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であることが好ましく、実施の形態１と同じ範囲内で設定されてもよい。コンタクトトレンチ８の幅ｗ２は、例えば、実施の形態１と同様であってもよい。ゲートトレンチ５１の深さｄ１は、実施の形態１と同じ範囲内で設定されてもよい。ゲートトレンチ５１の幅ｗ１は、実施の形態１と同様であってもよい。ゲートトレンチ５１とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。また、ゲートトレンチ５１の深さｄ１とコンタクトトレンチ８の深さｄ２とが同じである場合、ゲートトレンチ５１とコンタクトトレンチ８とを同一エッチングマスクを用いて形成してもよい。
【００７０】
次に、実施の形態１と同様に、ゲート絶縁膜６となる酸化膜の形成後、ゲート電極７となるゲートポリシリコン層の堆積およびパターニングを行う。ここまでの状態が図１２に示されている。その後、実施の形態１と同様に、層間絶縁膜９の形成以降の工程を順に行うことで、図９に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００７１】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ゲートトレンチの底部およびコーナー部の全面にわたってゲート絶縁膜を介してゲート電極を覆う第２ｐ型半導体領域を設けることで、ゲートトレンチの底部においてゲート絶縁膜にかかる電界を緩和することができる。
【００７２】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１３は、実施の形態３にかかる半導体装置の活性領域の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２ｐ型半導体領域５２が設けられている点である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、第２ｐ型半導体領域５２の形状である。実施の形態３では、第２ｐ型半導体領域５２は、第１ｎ-型ドリフト領域２ａまで達している。このように、実施の形態３では、第２ｐ型半導体領域５２の大きさが、実施の形態２よりも大きくなっている。
【００７３】
次に、実施の形態３にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図１４，１５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる半導体装置の製造方法は、例えば、実施の形態２にかかる半導体装置の製造方法において第１ｎ-型ドリフト領域２ａを形成する際に第２ｐ型半導体領域５２を形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする際に第２ｐ型半導体領域５２の厚さを厚くすればよい。
【００７４】
具体的には、まず、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に、第１ｎ-型ドリフト領域２ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびイオン注入により、第１ｎ-型ドリフト領域２ａの表面層にｐ型半導体領域１３を選択的に形成し、第１ｎ-型ドリフト領域２ａの表面層に０．３μｍ以上１．５μｍ以下程度の深さで第２ｐ型半導体領域５２を選択的に形成する。次に、フォトリソグラフィおよびイオン注入により、第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。ここまでの状態が図１４に示されている。
【００７５】
次に、エピタキシャル成長により第１ｐ型半導体領域１３および第２ｐ型半導体領域５２を覆うように例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、断面図の位置以外のｘ方向のどこかで、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層に、０．３μｍ以上１．５μｍ以下程度の深さで、第１ｐ型半導体領域１３に接するｐ型半導体領域を形成する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層から第２ｐ型半導体領域５２を選択的に形成し、第２ｐ型半導体領域５２の厚さを厚くする。
【００７６】
次に、エピタキシャル成長により例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層から第２ｐ型半導体領域５２を選択的に形成し、第２ｐ型半導体領域５２の厚さを厚くする。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。第２ｐ型半導体領域５２の幅ｗ４は、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。ここまでの状態が図１５に示されている。
【００７７】
次に、実施の形態２と同様に、第２ｐ型半導体領域５２を覆うように、第２ｎ型ドリフト領域２ｂの表面に、ｎ-型エピタキシャル層をエピタキシャル成長させる。次に、実施の形態２と同様に、フォトリソグラフィおよびイオン注入により、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、実施の形態２と同様に、第２ｎ型ドリフト領域２ｂの表面に、ｐ型ベース領域３をエピタキシャル成長させる。ここまでの工程により、半導体基体（炭化珪素エピタキシャルウエハ）１０が作製される。次に、フォトリソグラフィおよびイオン注入により、ｐ型ベース領域３の表面層にｎ+型ソース領域４を選択的に形成する。次に、基体おもて面（ｎ+型ソース領域４側の面）上に、カーボンキャップを堆積（形成）し、活性化アニールを施し、カーボンキャップを除去する。
【００７８】
次に、実施の形態２と同様に、酸化膜の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂが第１ｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。次に、酸化膜の残部を例えばフッ酸（ＨＦ）で除去した後、酸化膜の残部をマスクとしてエッチングを行い、ゲートトレンチ５１を形成する。このとき、底部５１ａおよびコーナー部５１ｂが第２ｐ型半導体領域５２に達する深さｄ１でゲートトレンチ５１を形成する。ここでは、ゲートトレンチ５１の深さｄ１がコンタクトトレンチ８の深さｄ２とほぼ同じである場合を示す。
【００７９】
コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であることが好ましく、実施の形態２と同じ範囲内で設定されてもよい。コンタクトトレンチ８の幅ｗ２は、例えば、実施の形態２と同様であってもよい。ゲートトレンチ５１の深さｄ１は、実施の形態２と同じ範囲内で設定されてもよい。ゲートトレンチ５１の幅ｗ１は、実施の形態２と同様であってもよい。ゲートトレンチ５１とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。また、ゲートトレンチ５１の深さｄ１とコンタクトトレンチ８の深さｄ２とが同じである場合、ゲートトレンチ５１とコンタクトトレンチ８とを同一エッチングマスクを用いて形成してもよい。
【００８０】
次に、実施の形態２と同様に、ゲート絶縁膜６となる酸化膜の形成後、ゲート電極７となるゲートポリシリコン層の堆積およびパターニングを行う。その後、実施の形態２と同様に、層間絶縁膜９の形成以降の工程を順に行うことで、図１３に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００８１】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、第２ｐ型半導体領域を設けているため、実施の形態２と同様の効果を得ることができる。
【００８２】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１６は、実施の形態４にかかる半導体装置の活性領域の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２ｐ型半導体領域５２、および第１ｎ-型ドリフト領域２ａと第２ｎ型ドリフト領域２ｂとの界面にｐ型半導体領域（以下、第３ｐ型半導体領域（第４半導体領域）とする）５３が設けられている点である。第３ｐ型半導体領域５３は、第１ｎ-型ドリフト領域２ａと第２ｎ型ドリフト領域２ｂとに接している。
【００８３】
次に、実施の形態４にかかる半導体装置の製造方法について、１２００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図１７，１８は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態４にかかる半導体装置の製造方法は、例えば、実施の形態２にかかる半導体装置の製造方法において第１ｎ-型ドリフト領域２ａを形成する際に第３ｐ型半導体領域５３を形成すればよい。
【００８４】
具体的には、まず、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に、第１ｎ-型ドリフト領域２ａを１０μｍ程度エピタキシャル成長させる。次に、フォトリソグラフィおよびイオン注入により、第１ｎ-型ドリフト領域２ａの表面層にｐ型半導体領域１３を選択的に形成し、第１ｎ-型ドリフト領域２ａの表面層に０．３μｍ以上１．５μｍ以下程度の深さで第３ｐ型半導体領域５３を選択的に形成する。次に、フォトリソグラフィおよびイオン注入により、第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。ここまでの状態が図１７に示されている。
【００８５】
次に、エピタキシャル成長により第１ｐ型半導体領域１３および第３ｐ型半導体領域５３を覆うように例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、断面図の位置以外のｘ方向のどこかで、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層に、０．３μｍ以上１．５μｍ以下程度の深さで、第１ｐ型半導体領域１３に接するｐ型半導体領域を形成する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。
【００８６】
次に、エピタキシャル成長により例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層から第２ｐ型半導体領域５２を選択的に形成する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。第２ｐ型半導体領域５２の幅ｗ４は、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。ここまでの状態が図１８に示されている。
【００８７】
次に、実施の形態２と同様に、第２ｐ型半導体領域５２を覆うように、第２ｎ型ドリフト領域２ｂの表面に、ｎ-型エピタキシャル層をエピタキシャル成長させる。次に、実施の形態２と同様に、フォトリソグラフィおよびイオン注入により、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、実施の形態２と同様に、第２ｎ型ドリフト領域２ｂの表面に、ｐ型ベース領域３をエピタキシャル成長させる。ここまでの工程により、半導体基体（炭化珪素エピタキシャルウエハ）１０が作製される。次に、フォトリソグラフィおよびイオン注入により、ｐ型ベース領域３の表面層にｎ+型ソース領域４を選択的に形成する。次に、基体おもて面（ｎ+型ソース領域４側の面）上に、カーボンキャップを堆積（形成）し、活性化アニールを施し、カーボンキャップを除去する。
【００８８】
次に、実施の形態２と同様に、酸化膜の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂが第１ｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。次に、酸化膜の残部を例えばフッ酸（ＨＦ）で除去した後、酸化膜の残部をマスクとしてエッチングを行い、ゲートトレンチ５１を形成する。このとき、底部５１ａおよびコーナー部５１ｂが第２ｐ型半導体領域５２に達する深さｄ１でゲートトレンチ５１を形成する。ここでは、ゲートトレンチ５１の深さｄ１がコンタクトトレンチ８の深さｄ２とほぼ同じである場合を示す。
【００８９】
コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であることが好ましく、実施の形態２と同じ範囲内で設定されてもよい。コンタクトトレンチ８の幅ｗ２は、例えば、実施の形態２と同様であってもよい。ゲートトレンチ５１の深さｄ１は、実施の形態２と同じ範囲内で設定されてもよい。ゲートトレンチ５１の幅ｗ１は、実施の形態２と同様であってもよい。ゲートトレンチ５１とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。また、ゲートトレンチ５１の深さｄ１とコンタクトトレンチ８の深さｄ２とが同じである場合、ゲートトレンチ５１とコンタクトトレンチ８とを同一エッチングマスクを用いて形成してもよい。
【００９０】
次に、実施の形態２と同様に、ゲート絶縁膜６となる酸化膜の形成後、ゲート電極７となるゲートポリシリコン層の堆積およびパターニングを行う。その後、実施の形態２と同様に、層間絶縁膜９の形成以降の工程を順に行うことで、図１６に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００９１】
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、第３ｎ+型ドリフト領域がゲートトレンチに接していないため、実施の形態２と同様の効果を得ることができる。
【００９２】
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１９は、実施の形態５にかかる半導体装置の活性領域の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、第２ｎ型ドリフト領域２ｂの表面に、ｎ+型領域（第１導電型の第１炭化珪素半導体領域）（以下、第３ｎ+型ドリフト領域とする）２ｃが設けられていることである。第３ｎ+型ドリフト領域２ｃは、第２ｎ型ドリフト領域２ｂの表面に選択的に設けられており、コンタクトトレンチ８の側壁８ｃと接している。
【００９３】
次に、実施の形態５にかかる半導体装置の製造方法について、１２００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図２０は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態５にかかる半導体装置の製造方法は、例えば、実施の形態２にかかる半導体装置の製造方法において第３ｎ+型ドリフト領域２ｃを第２ｎ型ドリフト領域２ｂの表面に選択的に形成すればよい。
【００９４】
具体的には、まず、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に、第１ｎ-型ドリフト領域２ａを１０μｍ程度エピタキシャル成長させる。次に、フォトリソグラフィおよびイオン注入により、第１ｎ-型ドリフト領域２ａの表面層にｐ型半導体領域１３を選択的に形成し、第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
【００９５】
次に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うように例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、断面図の位置以外のｘ方向のどこかで、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層に、０．３μｍ以上１．５μｍ以下程度の深さで、第１ｐ型半導体領域１３に接するｐ型半導体領域を形成する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。
【００９６】
次に、エピタキシャル成長により例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ-型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、ｎ-型エピタキシャル層から第３ｎ+型ドリフト領域２ｃを形成する。次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、第３ｎ+型ドリフト領域２ｃの表面層に、０．３μｍ以上１．５μｍ以下程度の深さで、第２ｐ型半導体領域５２を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。第２ｐ型半導体領域５２の幅ｗ４は、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。ここまでの状態が図２０に示されている。
【００９７】
次に、実施の形態２と同様に、第２ｐ型半導体領域５２を覆うように、第２ｎ型ドリフト領域２ｂの表面に、ｎ-型エピタキシャル層をエピタキシャル成長させる。次に、実施の形態２と同様に、フォトリソグラフィおよびイオン注入により、ｎ-型エピタキシャル層から第２ｎ型ドリフト領域２ｂを形成し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、実施の形態２と同様に、第２ｎ型ドリフト領域２ｂの表面に、ｐ型ベース領域３をエピタキシャル成長させる。ここまでの工程により、半導体基体（炭化珪素エピタキシャルウエハ）１０が作製される。次に、フォトリソグラフィおよびイオン注入により、ｐ型ベース領域３の表面層にｎ+型ソース領域４を選択的に形成する。次に、基体おもて面（ｎ+型ソース領域４側の面）上に、カーボンキャップを堆積（形成）し、活性化アニールを施し、カーボンキャップを除去する。
【００９８】
次に、実施の形態２と同様に、酸化膜の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂが第１ｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。次に、酸化膜の残部を例えばフッ酸（ＨＦ）で除去した後、酸化膜の残部をマスクとしてエッチングを行い、ゲートトレンチ５１を形成する。このとき、底部５１ａおよびコーナー部５１ｂが第２ｐ型半導体領域５２に達する深さｄ１でゲートトレンチ５１を形成する。ここでは、ゲートトレンチ５１の深さｄ１がコンタクトトレンチ８の深さｄ２とほぼ同じである場合を示す。
【００９９】
コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であることが好ましく、実施の形態２と同じ範囲内で設定されてもよい。コンタクトトレンチ８の幅ｗ２は、例えば、実施の形態２と同様であってもよい。ゲートトレンチ５１の深さｄ１は、実施の形態２と同じ範囲内で設定されてもよい。ゲートトレンチ５１の幅ｗ１は、実施の形態２と同様であってもよい。ゲートトレンチ５１とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。また、ゲートトレンチ５１の深さｄ１とコンタクトトレンチ８の深さｄ２とが同じである場合、ゲートトレンチ５１とコンタクトトレンチ８とを同一エッチングマスクを用いて形成してもよい。
【０１００】
次に、実施の形態２と同様に、ゲート絶縁膜６となる酸化膜の形成後、ゲート電極７となるゲートポリシリコン層の堆積およびパターニングを行う。その後、実施の形態２と同様に、層間絶縁膜９の形成以降の工程を順に行うことで、図１９に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【０１０１】
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態５によれば、第３ｎ+型ドリフト領域がゲートトレンチに接していないため、実施の形態２と同様の効果を得ることができる。また、実施の形態５によれば、第２ｎ型ドリフト領域とｐ型ベース領域との間に、第２ｎ型ドリフト領域より不純物濃度が高い第３ｎ+型ドリフト領域が設けられている。ここで、ｐ型半導体領域とｐ型ベース領域とのｐ型領域に挟まれた部分のｎ型ドリフト領域には寄生抵抗が生成されやすく、この寄生抵抗によりｎ型ドリフト領域の抵抗が大きくなる。ｐ型領域に挟まれ第３ｎ+型ドリフト領域の不純物濃度を高くすることで、ｎ型ドリフト領域の抵抗を低くすることができる。これにより、寄生ショットキーダイオードがオンの時、ホール電流が小さくなり、寄生ｐｎダイオードがオンとなることを防止できる。
【０１０２】
コンタクトトレンチはＵ型に限らず、Ｖ型であってもよい。また、第２ｎ型ドリフト領域２ｂとｐ型ベース領域３との界面が、コンタクトトレンチ側で浅くなるようにして、ショットキー接合の面積を増やしてもよい。この際、第２ｎ型ドリフト領域２ｂとｎ+型ソース領域とが接触しないようにする。
【０１０３】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度、各部の形成条件等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【０１０４】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、コンバータ・インバータ等の電力変換装置などに使用される半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【０１０５】
１  ｎ+型ドレイン層
２  ｎ型ドリフト領域
２ａ  第１ｎ-型ドリフト領域
２ｂ  第２ｎ型ドリフト領域
２ｃ  第３ｎ+型ドリフト領域
３  ｐ型ベース領域
４  ｎ+型ソース領域
５  ゲートトレンチ
６  ゲート絶縁膜
７  ゲート電極
８  コンタクトトレンチ
８ａ  コンタクトトレンチの底部
８ｂ  コンタクトトレンチのコーナー部
８ｃ  コンタクトトレンチの側壁
９  層間絶縁膜
９ａ  コンタクトホール
１０  半導体基体
１１  ソース電極
１２  金属膜
１３  ｐ型半導体領域
２１  寄生ｐｎダイオード
２３  寄生ショットキーダイオード
３１，３２  空乏層
３３  ソース・ドレイン間に流れる電流
ｄ１  ゲートトレンチの深さ
ｄ２  コンタクトトレンチの深さ
ｄ３  ゲートトレンチの底部からコンタクトトレンチの底部のｐ型半導体領域の下面までの距離
ｄ４  コンタクトトレンチの側壁のショットキー接合が形成されている部分の深さ方向の距離
ｗ１  ゲートトレンチの幅
ｗ２  コンタクトトレンチの幅
ｗ３  コンタクトトレンチの底部のｐ型半導体領域の幅
ｗ４  ゲートトレンチの底部のｐ型半導体領域の幅
ｗ５  第３ｎ+型ドリフト領域の幅
ｗ６  コンタクトトレンチ間の幅
ｗ７  第５ｎ型ドリフト領域の幅
ｘ  ゲートトレンチおよびコンタクトトレンチのストライプ状に延びる方向（第１方向）
ｙ  ゲートトレンチおよびコンタクトトレンチが並ぶ方向（第２方向）
ｚ  深さ方向
【図１】
2019003968.tif 000003
【図２】
2019003968.tif 000004
【図３】
2019003968.tif 000005
【図４】
2019003968.tif 000006
【図５】
2019003968.tif 000007
【図６】
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【図７】
2019003968.tif 000009
【図８】
2019003968.tif 000010
【図９】
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【図１０】
2019003968.tif 000012
【図１１】
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【図１２】
2019003968.tif 000014
【図１３】
2019003968.tif 000015
【図１４】
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【図１５】
2019003968.tif 000017
【図１６】
2019003968.tif 000018
【図１７】
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【図１８】
2019003968.tif 000020
【図１９】
2019003968.tif 000021
【図２０】
2019003968.tif 000022
【図２１】
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【図２２】
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