(57)【要約】【課題】入力電圧の大きさに依存しない出力電圧を生成することが可能な電源制御装置を提供すること。【解決手段】  実施形態によれば、電源制御装置は、機体電源からの変動する入力電圧に応じた電圧を受信し、受信した電圧に応じた３ビットのデジタル信号を出力するＡ／Ｄコンバータと、Ａ／Ｄコンバータからのデジタル信号に応じてトランジスタに供給する信号ＰＷＭのパルス幅を制御するＦＰＧＡとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号線を伝搬する入力電圧の変動幅に応じて予め設定されたデジタル信号を出力するコンバータと、
前記信号線をオンまたはオフするスイッチ素子に、前記コンバータからの前記デジタル信号に応じた第１幅のパルス信号を第１周期毎に出力するＦＰＧＡと、
を備え、
前記パルス信号の第１幅は、前記信号線の後段に設けられた負荷に供給する出力電圧と前記第１周期とを乗算して得られた値を、前記変動幅を含んだ入力電圧で除算して得られる、電源制御装置。
【請求項２】
前記ＦＰＧＡは、前記コンバータからの前記デジタル信号に応じた前記第１幅のパルス信号を出力することで前記スイッチ素子をオフする期間を制御する、請求項１に記載の電源制御装置。
【請求項３】
前記ＦＰＧＡは、前記コンバータからの前記デジタル信号が増加すると共に、前記第１幅を短くすることで、前記スイッチ素子のオフ時間を長くする、請求項１又は請求項２に記載の電源制御装置。
【請求項４】
前記コンバータは、前記信号線を伝搬する入力電圧の変動幅が増加するに連れて、前記デジタル信号の値を増加させる、請求項１乃至請求項３のいずれか一項に記載の電源制御装置。
【請求項５】
前記スイッチ素子がオンとされた際に前記信号線に第１電流を流す第１インダクタンスと、
前記第１インダクタンスに流れる前記第１電流によって第２電圧を誘起させ、当該第１インダクタンスとトランスを構成する第２インダクタンスと、
前記第２インダクタンスに誘起された前記第２電圧を、予め設定した電圧に抑制するサプレッサーと、
を更に備えた請求項１乃至請求項４のいずれか一項に記載の電源制御装置。
【請求項６】
前記第１インダクタンス及び第２インダクタンスを有する第１コンバータと、この第１コンバータの後段に設けられ、前記サプレッサーを有する第２コンバータと、を備え、
前記サプレッサーは、第２コンバータに入力される前記第２電圧を、予め設定した電圧に抑制する、請求項５に記載の電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源制御装置に関する。
【背景技術】
【０００２】
従来から電源制御装置には、スイッチ素子と出力側に配置されたコイルとから構成されるバスコンバータが設けられている。
【０００３】
この種の電源制御装置には、コイルに生じる出力電圧の大きさに拘わらず、一定間隔のパルス幅を発生させてスイッチ素子をオン／オフさせるアンレギュレート方式がある。
【０００４】
アンレギュレート方式を採用した電源制御装置では、バスコンバータに入力された電圧の変動分がそのまま出力電圧として現れ、変動したこの出力電圧が後段に配置されるＤＣ／ＤＣコンバータや負荷に供給されてしまう。
【０００５】
このため、この電圧変動に耐えうることのできるＤＣ／ＤＣコンバータを選定するのに制約が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０４０４８号公報
【特許文献２】特開平３−１９４６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の通り、従来のアンレギュレート方式を採用した電源制御装置では、あらゆる電圧変動が発生しても予め設定された固定パルス（１種類）での制御となっていたことから、ＤＣ／ＤＣコンバータの選定に制約が生じる。
【０００８】
このため、バスコンバータにて制御可能とされ、且つ後段のＤＣ／ＤＣコンバータにて許容可能な入力範囲を超えない電圧が限られている。
【０００９】
本発明が解決しようとする課題は、入力電圧の大きさに依存しない出力電圧を生成することのできる電源制御装置を提供することである。
【課題を解決するための手段】
【００１０】
実施形態の電源制御装置は、信号線を伝搬する入力電圧の変動幅に応じて予め設定されたデジタル信号を出力するコンバータと、前記信号線をオンまたはオフするスイッチ素子に、前記コンバータからの前記デジタル信号に応じた第１幅のパルス信号を第１周期毎に出力するＦＰＧＡと、を備え、前記パルス信号の第１幅は、前記信号線の後段に設けられた負荷に供給する出力電圧と前記第１周期とを乗算して得られた値を、前記変動幅を含んだ入力電圧で除算して得られる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る電源制御装置を示した回路構成図。
【図２Ａ】実施形態に係る電源制御装置内の信号線を伝搬する電圧の大きさ（Ｖｂａｓｅ）に応じたパルス変調信号をトランジスタに出力する様子を示した図。
【図２Ｂ】実施形態に係る電源制御装置内の信号線を伝搬する電圧の大きさ（ΔＶＩＮ１＝３０［Ｖ］）に応じたパルス変調信号をトランジスタに出力する様子を示した図。
【図２Ｃ】実施形態に係る電源制御装置内の信号線を伝搬する電圧の大きさ（ΔＶＩＮ２＝６０［Ｖ］）に応じたパルス変調信号をトランジスタに出力する様子を示した図。
【図２Ｄ】実施形態に係る電源制御装置内の信号線を伝搬する電圧の大きさ（ΔＶＩＮ３＝９０［Ｖ］）に応じたパルス変調信号をトランジスタに出力する様子を示した図。
【発明を実施するための形態】
【００１２】
以下、本実施形態の電源制御装置を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
１．  電源制御装置１の構成について  
まず、本実施形態に掛る電源制御装置の構成について、図１を用いて説明する。図示するように電源制御装置は、バスコンバータ１０、ＤＣ／ＤＣコンバータ２０、及び負荷３０を備える。
【００１４】
１．１  バスコンバータ１０の構成について  
バスコンバータ１０は、例えば飛行機を駆動させるための電源１１（以下、機体電源１１）、ＡＤコンバータ１２、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１３、トランジスタ１４、抵抗素子Ｒ１、Ｒ２、キャパシタＣ１、Ｃ２、インダクタンスＬ１、及びＬ２を備える。
【００１５】
機体電源１１は、信号線Ｓ１へ電圧Ｖｂａｓｅを入力電圧として供給する。  
しかし、何らかの影響で機体電源１１からの入力電圧が変動し、電圧Ｖｂａｓｅに、例えば電圧ΔＶＩＮ１、電圧ΔＶＩＮ２、及び電圧ΔＶＩＮ３のうちいずれかの電圧が加算された電圧が信号線Ｓ１を伝搬することがある（図１を参照。）。
【００１６】
以下説明では、機体電源１１からの入力電圧に電圧変動が発生することを前提に説明を続ける。
【００１７】
なお、電圧ΔＶＩＮ１、電圧ΔＶＩＮ２、及び電圧ΔＶＩＮ３を区別しない場合には、単に電圧ΔＶＩＮと呼ぶ。
【００１８】
抵抗素子Ｒ１は、信号線Ｓ１上のノードＮ１とノードＮ２との間に設けられる。
【００１９】
また抵抗素子Ｒ２は、ノードＮ２とノードＮ４との間に設けられる。
【００２０】
そして抵抗素子Ｒ１、Ｒ２と並行してノードＮ１とノードＮ４との間に、整流用のキャパシタＣ１が設けられる。
【００２１】
インダクタンスＬ１は、信号線Ｓ１上のノードＮ１とノードＮ３との間に設けられる。
【００２２】
トランジスタのドレイン端はノードＮ３に接続され、ソース端はノードＮ４に接続され、ゲート端には後述するＦＰＧＡ１３からのパルス幅変調（ＰＷＭ）信号が供給される。
【００２３】
ＡＤコンバータ１２は、ノードＮ２における電圧、すなわち抵抗素子Ｒ２の電圧降下分に相当する電圧（以下、電圧Ｖｎ２）を受信し、当該電圧Ｖｎ２に応じた、例えば３ビットのデジタル値を出力する。
【００２４】
例えば、機体電源１１から電圧Ｖｂａｓｅが供給されている、いわゆる平常時でのノードＮ２の電圧Ｖｎ２を電圧Ｖ０とする。
【００２５】
上述の通り、機体電源１１から電圧Ｖｂａｓｅの他に電圧ΔＶＩＮが加算されることがあるため、電圧Ｖｎ２は電圧Ｖ０に電圧ΔＶＩＮに相当する電圧が加算されることになる。
【００２６】
ここで、電圧ΔＶＩＮ１、電圧ΔＶＩＮ２、及び電圧ΔＶＩＮ３の電圧変動に対応して、ノードＮ２での増加分を、電圧Δｖ１、電圧Δｖ２、そして電圧Δｖ３とする。すなわち、機体電源１１からの電圧変動に伴って、ノードＮ２の電圧Ｖｎ２は、“Ｖ０”から、“Ｖ０＋Δｖ１”、“Ｖ０＋Δｖ２”そして“Ｖ０＋Δｖ３”とその値が変動する。
【００２７】
ＡＤコンバータ１２の機能の一例として、ノードＮ２における電圧変動、すなわち電圧Ｖｎ２＝“Ｖ０”、“Ｖ０＋Δｖ１”、“Ｖ０＋Δｖ２”そして“Ｖ０＋Δｖ３”に対応して“０００”、“１００”、“１１０”、及び“１１１”を順に出力する機能を有する。
【００２８】
具体的には、電圧Δｖ１、電圧Δｖ２、そして電圧Δｖ３の間隔を、例えばそれぞれ１０［Ｖ］とした場合、電圧Δｖ１＝１〜９［Ｖ］、電圧Δｖ２＝１０〜１９［Ｖ］、そして電圧Δｖ３＝２０〜２９［Ｖ］に分類し、ノードＮ２の電圧の増加率に応じて“０００”、“１００”、“１１０”、及び“１１１”を出力する。
【００２９】
例えば、増加した電圧が５［Ｖ］であれば、電圧Δｖ１（＝１〜９［Ｖ］）の範囲内であるので、“１００”を出力し、また増加した電圧が１５［Ｖ］であれば、電圧Δｖ２（＝１０〜１９［Ｖ］）の範囲内のであるので、“１１０”を出力する。なお、電圧Δｖ１〜Δｖ３を区別しない場合には、単に電圧Δｖと記載する。
【００３０】
ＦＰＧＡ１３は、ＡＤコンバータ１２から上述の例えば、３ビットのデジタル値を受信し、この受信したデジタル値に応じた信号ＰＷＭをトランジスタ１４のゲートに出力する。
【００３１】
インダクタンスＬ１は、インダクタンスＬ２とトランスＴを構成し、当該トランスＴの相互インダクタンスをＭとする。
【００３２】
また、キャパシタＣ２は、ノードＮ５とノードＮ６との間に設けられる。
【００３３】
上記構成において機体電源１１にて電圧Ｖｂａｓｅが変動し、当該機体電源１１から入力電圧として電圧（Ｖｂａｓｅ＋ΔＶＩＮ）が出力されると、ＡＤコンバータ１２は、ノードＮ２における電圧Ｖｎ２の変動に応じた“１００”、“１１０”、及び“１１１”のうちいずれかのデジタルデータを出力する。
【００３４】
ＦＰＧＡ１３は、受信した“１００”、“１１０”、及び“１１１”のうちいずれかのデジタルデータに応じたパルス幅を有した信号ＰＷＭを出力する。
【００３５】
具体的には、受信する３ビットのデジタル値が大きくなるにつれて、ＦＰＧＡ１３はよりパルス幅の短い信号ＰＷＭをトランジスタ１４へ出力する。すなわち、信号線Ｓ１に伝搬する電圧が大きくなるに連れて、トランジスタ１４のオフ期間を短くするよう、段階的にパルス幅の短い信号ＰＷＭをトランジスタ１４へ出力する。
【００３６】
トランジスタ１４のオン期間に所定の電流が信号線Ｓ１に流れ、その結果、インダクタンスＬ２には、インダクタンスＬ１、Ｌ２の巻数の比、相互インダクタンスＭに応じた所定の電圧（以下、電圧Ｖ２）が誘起される。
【００３７】
そして、誘起された電圧Ｖ２が、後段のＤＣ／ＤＣコンバータ２０へ供給される。
【００３８】
次に、ＤＣ／ＤＣコンバータ２０の構成について説明する。
【００３９】
１．２  ＤＣ／ＤＣコンバータ２０の構成について  
ＤＣ／ＤＣコンバータ２０は、サプレッサーＳ、トランジスタ２１、２２、インダクタンスＬ３、キャパシタＣ３、及びＣ４を備える。
【００４０】
サプレッサーＳは、ノードＮ５とノードＮ６との間に設けられる。このサプレッサーＳは、ＤＣ／ＤＣコンバータ２０内の電圧を、予め設定した所定の電圧（例えば、電圧Ｖｂａｓｅ）で固定する機能を有する。
【００４１】
なお、固定される電圧は、電圧Ｖｂａｓｅよりも低くてもよく、例えば、負荷３０が必要とする電圧であればよい。
【００４２】
トランジスタ２１のドレイン端はノードＮ５に接続され、ソース端はノードＮ７に接続され、ゲート端には信号ＳＷ１が供給される。
【００４３】
また、トランジスタ２２のドレイン端はノードＮ７に接続され、ソース端はノードＮ６に接続され、ゲート端には信号ＳＷ２が供給される。
【００４４】
さらに、インダクタンスＬ３は、ノードＮ７とＮ８との間に設けられ、キャパシタＣ４は、ノードＮ８とノードＮ６との間に設けられ、これらインダクタンスＬ３とキャパシタＣ４とにより平滑回路が構成される。
【００４５】
また負荷３０は、ＤＣ/ＤＣコンバータ２０の後段に設けられる。
【００４６】
上記構成において、例えば、バスコンバータ１０内に設けられたトランジスタ１４のオン・オフの動作速度よりも早い速度でバスコンバータ１０のインダクタンスＬ１を急峻な電圧が伝搬した場合、信号線Ｓ２にも瞬間的に急峻な電圧が伝搬してしまう。
【００４７】
サプレッサーＳは、予想していなかったこの急峻な電圧からＤＣ／ＤＣコンバータ２０を保護する。  
具体的には、信号線Ｓ２に急峻な電圧として“ΔＶｏｕｔ（図１を参照。）”が伝搬したとすると、サプレッサーＳは、この電圧ΔＶｏｕｔを後段の回路（例えば、トランジスタ２１、２２、平滑回路など）に伝搬することを防止し、例えば上述したバスコンバータ１０からの電圧Ｖｂａｓｅのみを伝搬させようとする。
【００４８】
これにより、サプレッサーＳの後段に設けられた回路には、抑制された電圧Ｖｂａｓｅ若しくはこれに近い値が伝搬することになる（図１のＤＣ／ＤＣコンバータ２０内の“入力変動”を参照。）。
【００４９】
２．電圧制御について  
次に、電源制御装置１による電圧制御について図２Ａ〜図２Ｄを用いて説明する。  
図２Ａ〜図２Ｄは、電源制御装置１のバスコンバータ１０内に設けられたＡＤコンバータ１２、ＦＰＧＡ１３による電圧制御を示した図である。
【００５０】
例えば、図２Ａのように、機体電源１１からの入力電圧が安定しており、常時電圧Ｖｂａｓｅが信号線Ｓ１を伝搬している場合には、この電圧Ｖｂａｓｅに応じた電圧Ｖｎ２を受信したＡＤコンバータ１２によって、例えば３ビットの“０００”がＦＰＧＡ１３へ出力される。
【００５１】
この場合、ＦＰＧＡ１３は、パルス幅がＴ１の信号ＰＷＭを出力する。
【００５２】
しかし、機体電源１１にて電圧変動が発生し、電圧ΔＶＩＮ１として、例えば３０［Ｖ］が加算された電圧が信号線Ｓ１を伝搬すると、この電圧変動に起因した３ビットの“１００”がＡＤコンバータ１２から出力され、次いでＦＰＧＡ１３は、それまでのＴ１のパルス幅を、Ｔ２（＜Ｔ１）のパルス幅に切り替えて、これを出力する。
【００５３】
なお、ＦＰＧＡ１３は、ノードＮ２の電圧Ｖｎ２において電圧が変動している最中のみＴ２のパルス幅を出力する。以下、図２Ｂ〜図２Ｄにおいても同様である。
【００５４】
また、例えば電圧ΔＶＩＮ２として、例えば６０［Ｖ］が加算された電圧が信号線Ｓ１を伝搬すると、この電圧に起因した３ビットの“１１０”がＡＤコンバータ１２から出力され、次いでＦＰＧＡ１３は、それまでのＴ２のパルス幅を、Ｔ３（＜Ｔ２）のパルス幅に切り替えて、これを出力する。
【００５５】
更に、電圧変動が発生した結果、例えば電圧ΔＶＩＮ３として、例えば９０［Ｖ］が加算された電圧が信号線Ｓ１を伝搬すると、この電圧に起因した３ビットの“１１１”がＡＤコンバータ１２から出力される。この場合ＦＰＧＡ１３は、それまでのＴ３のパルス幅を停止する。すなわち、トランジスタ１４を停止し、バスコンバータ１０の信号線Ｓ１を非導通とする。
【００５６】
ここで、入力電圧（Ｖｂａｓｅ＋ΔＶＩＮ）と、パルス幅（Ｔ１、Ｔ２、Ｔ３、以下、Ｔｏｎとする）との関係は、下記（１）式で表わされる。  
（Ｖｂａｓｅ＋ΔＶＩＮ）＊Ｔｏｎ＝Ｖｏｕｔ＊Ｔ      （１）
ここで、Ｖｏｕｔは、ＤＣ／ＤＣコンバータ２０内を伝搬する電圧であって、後段の負荷３０へ供給される電圧（図１、電圧Ｖｂａｓｅを参照。）であり、Ｔはスイッチング周波数ｆ［Ｈｚ］の逆数である。
【００５７】
例えば、出力電圧Ｖｏｕｔを５［Ｖ］で固定し、電圧Ｖｂａｓｅ＝２７０［Ｖ］、ｆ＝１００［ｋＨｚ］（Ｔ＝１０［μｓｅｃ］）とした場合を考える。
【００５８】
この場合、電圧ΔＶＩＮ１として、例えば３０［Ｖ］が加算されると、Ｔｏｎ＝０．１７［μｓｅｃ］であり、また電圧ΔＶＩＮ２として、例えば６０［Ｖ］が加算されると、Ｔｏｎ＝０．１５［μｓｅｃ］となる。
【００５９】
なお、電圧ΔＶＩＮ３として、例えば９０［Ｖ］が加算されると、Ｔｏｎ＝０．１３［μｓｅｃ］となるが、極めて短いパルス幅となるため、図２Ｄにて上述したようにＦＰＧＡ１３は、パルス幅の出力を停止する。
【００６０】
つまり、このような関係を有することで、信号線Ｓ１を伝搬する変動する電圧ΔＶＩＮの影響を、インダクタンスＬ２が誘起する電圧Ｖ２に与えないようなパルス幅を発生する。
【００６１】
これにより、例え信号線Ｓ１に電圧ΔＶＩＮの変動が発生しても、信号線Ｓ２には当初から予定していた、電圧Ｖ２としての、例えば電圧Ｖｂａｓｅが伝搬することになる。
【００６２】
２．本実施形態に係る効果  
したがって、上記構成の電源制御装置１によれば、機体電源１１からの変動する電圧（Ｖｂａｓｅ＋ΔＶＩＮ）に応じたノードＮ２における電圧Ｖｎ２を受信し、受信した電圧Ｖｎ２に応じた、例えば３ビットのデジタル信号を出力するＡＤコンバータ１２と、ＡＤコンバータ１２からの、例えば３ビットのデジタル信号に応じたパルス幅の異なる信号ＰＷＭを出力するＦＰＧＡ１３とを備える。
【００６３】
これによれば、機体電源１１からの入力電圧が、例えば電圧（Ｖｂａｓｅ＋ΔＶＩＮ）へと変動した結果、信号線Ｓ１に伝搬する電圧がバスコンバータ１０の耐圧を超える場合には、電圧Ｖｎ２の電圧変動に応じたパルス幅をトランジスタ１４に供給し、トランジスタ１４のオフ期間を調整することで、バスコンバータ１０に過電流が流れることを防止する。
【００６４】
更に、上記構成の電源制御装置１であれば、ＡＤコンバータ１２は、電圧Ｖｎ２の電圧変動（例えば、ΔＶ１、ΔＶ２、及びΔＶ３）に応じて予め設定されたデジタル値（“１００”、“１１０”、“１１１”）を出力する。
【００６５】
例えば、ＡＤコンバータ１２の代わりにマイコンのような受信した電圧Ｖｎ２の大きさを把握した後にＦＰＧＡ１３へ出力するデジタル値を決定するようなプログラムを用いると、記述されたプログラムを頭から読み出して処理しなければいけなくなることから、電圧Ｖｎ２に応じた所望のデジタル値を出力するまでの処理時間を要してしまう。
【００６６】
しかし、ＡＤコンバータ１２であれば、予め変動した電圧ΔＶＩＮに対するデジタル値を出力するだけなので、上記プログラムを使用した処理時間よりも高速でトランジスタ１４のオン／オフを実現することができる。
【００６７】
したがって、バスコンバータ１０に供給される入力電圧としての電圧Ｖｂａｓｅが変動し、当該バスコンバータ１０の耐圧を超えるような電圧が信号線Ｓ１を伝搬した場合であっても、即座にトランジスタ１４をオフすることができるため、バスコンバータ１０の破壊を免れることができる。
【００６８】
更に、上記構成の電源制御装置１であると、ＤＣ／ＤＣコンバータ２０側にサプレッサーＳを備える。
【００６９】
これによれば、ＡＤコンバータ１２、ＦＰＧＡ１３の動作でも間に合わない速度で伝搬する急峻な電圧については、サプレッサーＳにて対処することができる。
【００７０】
つまり、サプレッサーＳにて所定の電圧で固定するよう予め設定しておけば、後段の回路に伝搬する電圧を、当該設定した電圧（例えば、電圧Ｖｂａｓｅ）で固定することができる。
【００７１】
したがって、入力電圧の変動と、急峻な電圧変動とが連続して信号線Ｓ１を伝搬した場合であっても、入力電圧としての電圧Ｖｂａｓｅが変動した場合にあっては、ＡＤコンバータ１２、ＦＧＰＡ１３からの信号ＰＷＭによってトランジスタ１４のオン／オフが制御され、急峻な電圧変動にあってはサプレッサーＳで保護することができる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
１…電源制御装置、１０…バスコンバータ、１１…機体電源、１２…ＡＤコンバータ、１３…ＦＰＧＡ、１４、２１、２２…トランジスタ、Ｌ１、Ｌ２、Ｌ３…インダクタンス、Ｃ１、Ｃ２、Ｃ３、Ｃ４…キャパシタ、Ｓ…サプレッサー、２０…ＤＣ／ＤＣコンバータ、３０…負荷。
【図１】
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【図２Ａ】
2019186986.tif 000004
【図２Ｂ】
2019186986.tif 000005
【図２Ｃ】
2019186986.tif 000006
【図２Ｄ】
2019186986.tif 000007