(57)【要約】【課題】小型化やコスト低減を図ることができる技術を提供する。【解決手段】圧電体駆動装置１０は、スイッチング素子Ｑ１，Ｑ２を有するスイッチング回路３０と、圧電体２０の入力インピーダンスが誘導性となる周波数域で駆動した場合に得られる圧電体２０の電気的特性に基づいて、スイッチング素子Ｑ１，Ｑ２のスイッチング動作を制御するＦＥＴ駆動回路４０とを備える。圧電体２０の外部にインダクタンスを用いないので、省スペース、小型化及びコスト低減が図られる。【選択図】図１
2019096658.tif 000002
【特許請求の範囲】
【請求項１】
圧電体に形成された一対の入力電極の一方と駆動電源との間をスイッチングして前記圧電体に駆動電圧を印加する第１のスイッチング素子と、
前記第１のスイッチング素子と直列接続され、前記一対の入力電極の一方と負極との間をスイッチングする第２のスイッチング素子と、
前記一対の入力電極間のインピーダンスが誘導性となる所定周波数域で前記圧電体を駆動した場合に得られる前記圧電体の電気的特性に基づいて、前記各スイッチング素子のスイッチング動作を制御する駆動回路と
を備えた圧電体駆動装置。
【請求項２】
請求項１に記載の圧電体駆動装置において、
前記駆動回路は、
前記第１のスイッチング素子をオン状態、かつ、前記第２のスイッチング素子をオフ状態として前記駆動電圧を前記圧電体に印加する第１期間と、
前記第１期間に続いて前記第１のスイッチング素子をオフ状態、かつ、前記第２のスイッチング素子をオフ状態として、前記第１のスイッチング素子及び前記第２のスイッチング素子の各出力容量を合成した合成出力容量に蓄積された電荷を放電しつつ前記一対の入力電極間の電圧を負極電位に向けて低下させる第２期間と、
前記第２期間に続いて前記第１のスイッチング素子をオフ状態、かつ、前記第２のスイッチング素子をオン状態として前記一対の入力電極間を負極電位とする第３期間と、
前記第３期間に続いて前記第１のスイッチング素子をオフ状態、かつ、前記第２のスイッチング素子をオフ状態として、前記合成出力容量に電荷を蓄積しつつ前記一対の入力電極間の電圧を前記駆動電圧に上昇させる第４期間とを順次繰り返し用いてスイッチング動作を制御し、前記圧電体の電気的特性に基づいて前記第２期間及び前記第４期間のデューティ比を設定することを特徴とする圧電体駆動装置。
【請求項３】
圧電体に形成された一対の入力電極の一方と駆動電源の正極との間をスイッチングして前記圧電体に正駆動電圧を印加する第１のスイッチング素子と、
前記第１のスイッチング素子と直列接続され、前記一対の入力電極の一方と負極との間をスイッチングする第２のスイッチング素子と、
前記一対の入力電極の他方と前記駆動電源の正極との間をスイッチングして前記圧電体に負駆動電圧を印加する第３のスイッチング素子と、
前記第３のスイッチング素子と直列接続され、前記一対の入力電極の他方と負極との間をスイッチングする第４のスイッチング素子と、
前記一対の入力電極間のインピーダンスが誘導性となる所定周波数域で前記圧電体を駆動した場合に得られる前記圧電体の電気的特性に基づいて、前記各スイッチング素子のスイッチング動作を制御する駆動回路と
を備えた圧電体駆動装置。
【請求項４】
請求項３に記載の圧電体駆動装置において、
前記駆動回路は、
前記第１のスイッチング素子をオン状態、かつ、前記第２のスイッチング素子をオフ状態、及び、前記第４のスイッチング素子をオン状態、かつ、前記第３のスイッチング素子をオフ状態として前記正駆動電圧を前記圧電体に印加する第１期間と、
前記第１期間に続いて前記第１のスイッチング素子をオフ状態、かつ、前記第２のスイッチング素子をオフ状態、及び、前記第４のスイッチング素子をオフ状態、かつ、前記第３のスイッチング素子をオフ状態として、前記第１のスイッチング素子及び前記第２のスイッチング素子の各出力容量を合成した第１合成出力容量に蓄積された電荷を放電しつつ前記第３のスイッチング素子及び前記第４のスイッチング素子の各出力容量を合成した第２合成出力容量に電荷を蓄積して前記一対の入力電極間の電圧を前記負駆動電圧に向けて低下させる第２期間と、
前記第２期間に続いて前記第１のスイッチング素子をオフ状態、かつ、前記第２のスイッチング素子をオン状態、及び、前記第４のスイッチング素子をオフ状態、かつ、前記第３のスイッチング素子をオン状態として前記負駆動電圧を前記圧電体に印加する第３期間と、
前記第３期間に続いて前記第１のスイッチング素子をオフ状態、かつ、前記第２のスイッチング素子をオフ状態、及び、前記第４のスイッチング素子をオフ状態、かつ、前記第３のスイッチング素子をオフ状態として前記第２合成出力容量の電荷を放電しつつ前記第１合成出力容量に電荷を蓄積して前記一対の入力電極間の電圧を前記正駆動電圧に上昇させる第４期間とを順次繰り返し用いてスイッチング動作を制御し、前記圧電体の電気的特性に基づいて前記第２期間及び前記第４期間のデューティ比を設定することを特徴とする圧電体駆動装置。
【請求項５】
請求項１から４のいずれかに記載の圧電体駆動装置において、
前記駆動回路は、
前記各スイッチング素子のスイッチング動作の制御に伴い、前記所定周波数域で台形波状に変化する電圧で前記圧電体を駆動することを特徴とする圧電体駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電体を駆動する圧電体駆動装置に関する。
【背景技術】
【０００２】
この種の圧電体駆動装置に関して従来、圧電トランスの一次側電極（入力電極）に交流矩形波電圧を印加して駆動を行う先行技術が知られている（例えば、特許文献１参照。）。この先行技術は、一対のコンプリメンタリ型プッシュプル回路からなるフルブリッジ回路を備え、各プッシュプル回路のスイッチ素子を交互にオン−オフする動作を繰り返すことで一次側電極間に交流矩形波電圧を印加するものである。このとき、負側矩形波と正側矩形波との間にオフ期間を介在させて短絡防止期間とし、正側矩形波側に偏在させた状態で交流矩形波電圧を生成することにより、駆動周波数及び各矩形波のデューティ比を一定とした条件の下で圧電トランスの出力電圧を高めることができると考えられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５８８５５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、圧電トランスをはじめとする圧電素子は、正弦波電圧又は半波正弦波電圧で駆動することが望ましく、先行技術のように交流矩形波電圧で駆動する場合、駆動電圧に含まれる高調波成分が影響して駆動効率が低下するという問題がある。このため、一般的には一次側電極の手前にインダクタ素子（Ｌ）等のフィルタを配置するといった手法がとられるものの、その分、実装面積の増加や装置全体の大型化、コスト上昇等を招くことになる。
【０００５】
そこで本発明は、小型化やコスト低減を図ることができる技術を提供しようとするものである。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明は以下の解決手段を採用する。なお、以下の説明における括弧書きはあくまで参考であり、本発明はこれに限定されない。
【０００７】
本発明の圧電体駆動装置は、入力電極間のインピーダンスが誘導性となる所定周波数域で圧電体を駆動する。駆動電圧及びその周波数は第１のスイッチング素子（Ｑ１）及び第２のスイッチング素子（Ｑ２）のスイッチング動作で制御する。圧電体は、静的には入力電極間でみた内部等価回路がインダクタンス（Ｌ１）、容量（Ｃ１）及び抵抗（Ｒ１）からなるＬＣＲ直列回路と、これに容量（Ｃ０１）が並列接続されたものとなるが、インピーダンスが誘導性となる周波数域で駆動するとした場合、その電気的特性はインダクタンス（Ｌｘ）及び抵抗（Ｒｘ）からなるＬＲ直列回路だけが支配的な等価回路となる。
【０００８】
したがって、駆動電源（正極又は負極）と入力電極の一方との間をスイッチングする第１のスイッチング素子（Ｑ１）をオンし、第２のスイッチング素子（Ｑ２）をオフして駆動電圧（Ｖｃｃ）を印加するスイッチング動作を行うと、インダクタンス（Ｌｘ）には駆動電流が流れ込む方向に通電する。その後、第１のスイッチング素子（Ｑ１）をオフし、第２のスイッチング素子（Ｑ２）もオフを維持する（デッドタイムを設ける）と、先の通電によりインダクタンス（Ｌｘ）に流れ込む電流は維持されているので、その電流は第１のスイッチング素子（Ｑ１）の出力容量に電荷を徐々に蓄積する一方で、第２のスイッチング素子（Ｑ２）の出力容量の電荷を徐々に放電することになる（Ｑ１の出力容量とＱ２の出力容量を合成した合成出力容量Ｃｏｓｓの電荷を放電する。）。その結果、入力電極間電圧が徐々に接地（ＧＮＤ）レベルに低下する。これにより、この後に第２のスイッチング素子（Ｑ２）をオンにして第１のスイッチング素子（Ｑ１）をオフにするといったスイッチング動作の極性を逆に移行させても、駆動対象となる圧電体に急峻な電圧変化を与えることがない。
【０００９】
これらのスイッチング動作の繰り返しにより、圧電体の一対の入力電極間には、ほぼ台形波に近い波形で駆動電圧が印加されることになり、特にインダクタ素子を配置することなく、駆動効率を維持して圧電体を駆動することができる。
【発明の効果】
【００１０】
本発明の圧電体駆動装置によれば、小型化やコスト低減を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の圧電体駆動装置の構成を概略的に示す回路図である。
【図２】圧電体の内部等価回路を示す図である。
【図３】入力電極間インピーダンスの周波数特性を示す図である。
【図４】圧電体の駆動周波数を所定の周波数域に限定した場合の等価回路図である。
【図５】ＦＥＴ駆動回路によるスイッチング素子の駆動パルス波形を示すタイミングチャートである。
【図６】駆動電圧を印加した状態からデッドタイムに移行した場合の流れを示す図である。
【図７】スイッチング素子の駆動波形と圧電体の入力電極に印加する駆動電圧波形との時間的な変化の関係を示したタイミングチャートである。
【図８】第２実施形態の圧電体駆動装置の構成を概略的に示す回路図である。
【図９】第２実施形態の圧電体駆動装置におけるスイッチング素子の駆動波形と駆動電圧波形との時間的な変化の関係を示したタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１３】
〔第１実施形態〕
図１は、第１実施形態の圧電体駆動装置１０の構成を概略的に示す回路図である。第１実施形態の圧電体駆動装置１０は、対象の圧電体２０を駆動するために必要な構成として、スイッチング回路３０及びＦＥＴ駆動回路４０を備えている。
【００１４】
〔圧電体〕
図１中（Ａ）に示されているように、圧電体２０は単純な圧電振動子や圧電素子であり、この場合、圧電体２０には一対の入力電極Ｔ１，Ｔ２が形成されている。入力電極Ｔ１，Ｔ２は、例えば、圧電体２０の外面に銀ペースト等を印刷して形成することができるが、これに限らない。
なお、本実施形態の圧電体駆動装置１０では、図１中（Ｂ）及び（Ｃ）に示されているように、圧電体２０に代えて圧電トランス２２，２４を駆動対象とすることもできる。図１中（Ｂ）の圧電トランス２２は、２つの出力電極（二次側電極）Ｔ３，Ｔ４を有するタイプであり、また、図１中（Ｃ）の圧電トランス２３は、１つの出力電極（二次側電極）Ｔ３を有するタイプである。このように、本実施形態では駆動する対象を圧電体２０や各種の圧電トランス２２，２４とすることができるが、対象をこれらに限るものではない。
【００１５】
〔スイッチング回路〕
スイッチング回路３０は、２つのスイッチング素子Ｑ１，Ｑ２を直列接続したハーフブリッジ回路で構成されている。スイッチング素子Ｑ１，Ｑ２は、一例としてパワートランジスタ（ＭＯＳＦＥＴ）を用いることができるが、これに限らない。このうち、１つのスイッチング素子Ｑ１は、駆動電源の正極（駆動電圧Ｖｃｃ）と圧電体２０の一方の入力電極Ｔ１との間をスイッチング（オン−オフ）する。もう１つのスイッチング素子Ｑ２は、入力電極Ｔ１と負極（ここではＧＮＤ）との間をスイッチングする。あるいは、他方の入力電極Ｔ２が負極（ＧＮＤ）に接続されているとすると、スイッチング素子Ｑ２は入力電極Ｔ１，Ｔ２間をスイッチングするとも言える。なお、スイッチング回路３０はＦＥＴアレイをパッケージした汎用ＩＣ等で構成することができる。また、スイッチング回路３０の構成において、スイッチング素子Ｑ２の両端間には出力容量Ｃｏｓｓが存在することになる。この出力容量Ｃｏｓｓの値は、２つのスイッチング素子Ｑ１，Ｑ２の出力容量の合成値である。
【００１６】
〔駆動回路〕
ＦＥＴ駆動回路４０は、例えばＰＩＣ等の汎用パッケージＩＣを用いて構成することができる。ＦＥＴ駆動回路４０は、２つのスイッチング素子Ｑ１，Ｑ２に対して個別に駆動信号を印加し、予めプログラムされたタイミングで各スイッチング素子Ｑ１，Ｑ２のスイッチング動作（オン−オフ動作）を制御する。なお、プログラムにはフィードバック信号等の動的要素が反映されていてもよい。
【００１７】
図２は、圧電体２０の内部等価回路を示す図である。図２中（Ａ）に示されているように、圧電体２０の等価回路は、入力電極Ｔ１，Ｔ２間にインダクタンスＬ１、容量Ｃａ及び抵抗Ｒａが直列接続されたＬＣＲ回路と、これに容量Ｃ０１が並列接続された共振回路となる。
【００１８】
図２中（Ｂ）は、駆動する対象を圧電トランス２２とした場合の等価回路を参考として示している。圧電トランス２２では、一次側（駆動部）の等価回路がインダクタンスＬ１、容量Ｃ１、抵抗Ｒ１の直列回路と、これに容量Ｃ０１が並列接続された共振回路となり、一次側等価回路に例えば１：Φの理想トランスＴＲを介して二次側等価回路が接続されたものとなる。二次側等価回路は、出力電極Ｔ３，Ｔ４間に二次側巻線と容量Ｃ０２が並列接続されたものとなる。この場合でも、一次側の等価回路は圧電体２０と同じである。ただし、容量Ｃ１及び抵抗Ｒ１は、図示しない負荷回路（二次側出力端子Ｔ３，Ｔ４に接続される）の条件に依存することから、圧電体２０の容量Ｃａ、抵抗Ｒａは、圧電トランス２２の一次側でみた容量Ｃ１、抵抗Ｒ１とは異なった値をとる。
【００１９】
〔周波数特性〕
図３は、圧電体２０の等価回路における入力電極Ｔ１，Ｔ２間インピーダンス｜Ｚ１２｜の周波数特性を示す図である。圧電体２０の等価回路は２つの共振点ｆａ，ｆｂをもつものであり、このうち共振点ｆａではインピーダンスが最小、共振点ｆｂでインピーダンスが最大となる周波数特性を示す。また、駆動周波数ｆｄが共振点ｆａより低い領域では、入力電極Ｔ１，Ｔ２間インピーダンス｜Ｚ１２｜は容量性となり、一方、共振点ｆａから共振点ｆｂまでの周波数域ＢＣでは誘導性となるが、共振点ｆｂより高い領域では容量性となる。容量性と誘導性とは互いに位相θが１８０°ずれている。
【００２０】
図４は、圧電体２０の駆動周波数ｆｄを所定の周波数域ＢＣに限定した場合の等価回路図である。すなわち、圧電体２０の駆動周波数ｆｄを図３に示す共振点ｆａから共振点ｆｂまでの領域に限定した場合（ｆａ＜ｆｄ＜ｆｂ）、圧電体２０の入力インピーダンスは誘導性となるので、等価的に圧電体２０は図４で表される。すなわち、圧電体２０の等価回路はインダクタンスＬｘ及び抵抗ＲｘのＬＲ直列回路となる。なお、インダクタンスＬｘ及び抵抗Ｒｘは、それぞれ駆動条件に応じた値をとるものとする。
【００２１】
図５は、ＦＥＴ駆動回路４０によるスイッチング素子Ｑ１，Ｑ２の駆動パルス波形を示すタイミングチャートである。図５中（Ａ）はスイッチング素子Ｑ１の駆動パルス出力タイミングであり、図５中（Ｂ）はスイッチング素子Ｑ２の駆動パルス出力タイミングである。ここでは、１つの周期Ｔ内において、１つのスイッチング素子Ｑ１は時刻ｔ１から時刻ｔ２までオン状態としてそれ以外をオフ状態とし、もう１つのスイッチング素子Ｑ２は時刻ｔ３から時刻ｔ４までをオン状態としてそれ以外をオフ状態とし、デッドタイムＴＤを設けるものとする。なお、周期Ｔは時刻ｔ１から時刻ｔ５までとしても同じである。
【００２２】
ここで、上記のデッドタイムＴＤの設定（タイミング、デューティ比等）は、いわゆる貫通電流（短絡）防止のような単純目的のものではなく、本実施形態に特有のものである。以下、デッドタイムＴＤの設定について説明する。
【００２３】
本実施形態におけるデッドタイムＴＤの設定は、以下の条件から導き出されている。
（ｉ）対象とする圧電体２０等の駆動周波数ｆｄの範囲を、入力インピーダンスが誘導性となる周波数域（ｆａ＜ｆｄ＜ｆｂ）に限定すること。
（ｉｉ）その上で得られる圧電体２０等の内部等価回路に対し、駆動電圧Ｖｃｃを印加した後のスイッチング素子Ｑ１動作オフ期間において、２つのスイッチング素子Ｑ１，Ｑ２の出力容量を合成した出力容量Ｃｏｓｓの電荷放電により印加電圧が徐々に負極（ＧＮＤ）レベルに低下する所要時間とすること。
【００２４】
図６は、駆動電圧Ｖｃｃを印加した状態からデッドタイムＴＤに移行した場合の流れを示す図である。
【００２５】
図６中（Ａ）：あるタイミングにおいて、スイッチング素子Ｑ１をオン状態、スイッチング素子Ｑ２をオフ状態に制御すると、圧電体２０の入力電極Ｔ１には、駆動電圧Ｖｃｃが印加されている。このとき、出力容量Ｃｏｓｓも駆動電圧Ｖｃｃの電荷を蓄えている。一方、等価回路のインダクタンスＬｘには、圧電体２０を駆動する方向に電流Ｉｘが流れている。
【００２６】
図６中（Ｂ）：次のタイミングでスイッチング素子Ｑ１，Ｑ２をともにオフ状態に制御すると、上記のデッドタイムＴＤとなる。デッドタイムＴＤの期間では、出力容量Ｃｏｓｓの電荷ＶｘがインダクタンスＬｘを通して徐々に放電されることになる。したがって、出力容量Ｃｏｓｓの端子間（入力電極Ｔ１，Ｔ２間）電圧は徐々に低下してＧＮＤレベルに近づく。この間も、インダクタンスＬｘには圧電体２０を駆動する方向に電流Ｉｘが流れ続ける。この繰り返しにより、圧電体２０の入力電極Ｔ１，Ｔ２間には、ほぼ台形波に近い駆動電圧波形が印加されることとなり、圧電体２０の外部に別途フィルタ用のインダクタを配置することなく、効率を維持して圧電体２０を駆動することができる。
【００２７】
〔駆動波形〕
図７は、スイッチング素子Ｑ１，Ｑ２の駆動波形と圧電体２０の入力電極Ｔ１に印加する駆動電圧波形との時間的な変化の関係を示したタイミングチャートである。このうち、図７中（Ａ）がスイッチング素子Ｑ１の駆動波形を示し、図７中（Ｂ）がスイッチング素子Ｑ２の駆動波形を示す。各駆動波形に（ＯＮ）とあるのがオン状態に制御することを表しており、（ＯＦＦ）とあるのがオフ状態に制御することを表している。また、図７中（Ｃ）が入力電極Ｔ１に印加する駆動電圧波形を示す。ＦＥＴ駆動回路４０は、図７中（Ａ），（Ｂ）に示す波形で各スイッチング素子Ｑ１，Ｑ２をＰＷＭ制御する。なお、周期は時刻ｔ１から時刻ｔ５までとしてもよいし、時刻ｔ２から時刻ｔ６までとしてもよいし、これらと同じ間隔で時間軸上にずらして考えてもよい。以下の説明は、時刻ｔ１を始期とした例である。
【００２８】
〔第１期間：時刻ｔ１〜ｔ２〕
上記のように、スイッチング素子Ｑ１をオン状態、スイッチング素子Ｑ２をオフ状態に制御すると、入力電極Ｔ１には駆動電圧Ｖｃｃが印加される。このとき、上記のように出力容量Ｃｏｓｓに駆動電圧Ｖｃｃの電荷が蓄えられる。
【００２９】
〔第２期間：時刻ｔ２〜ｔ３（デッドタイムＴＤ）〕
スイッチング素子Ｑ１をオフ状態、スイッチング素子Ｑ２をオフ状態に制御し、上記のデッドタイムＴＤとなる。このとき、上記のように出力容量Ｃｏｓｓの電荷がインダクタンスＬｘを通じて放電され、入力電極Ｔ１の駆動電圧は徐々に低下してＧＮＤレベルに近づく。
【００３０】
〔第３期間：時刻ｔ３〜ｔ４〕
スイッチング素子Ｑ１をオフ状態、スイッチング素子Ｑ２をオン状態に制御すると、上記の第１期間とは逆になり、スイッチング素子Ｑ２がオンするため入力電極Ｔ１の駆動電圧はＧＮＤレベルに維持される。その結果、インダクタンスＬｘの電流は図６とは逆方向に流れることになる。
【００３１】
〔第４期間：時刻ｔ４〜ｔ５〕
スイッチング素子Ｑ１をオフ状態、スイッチング素子Ｑ２をオフ状態に制御すると、次のデッドタイムＴＤとなる。ここでは、インダクタンスＬｘの電流が出力容量Ｃｏｓｓに電荷を徐々に蓄積し、入力電極Ｔ１に印加される電圧が徐々に上昇して駆動電圧Ｖｃｃとなる。
【００３２】
以後、同様の繰り返しにより、入力電極Ｔ１の駆動電圧波形は台形波に近いものとなるので、外部インダクタンスを用いることなく、圧電体２０を効率よく駆動することができる。すなわち、第１実施形態では、外部インダクタンスを用いて半波正弦波駆動した場合と同等の効率を達成することができる。
【００３３】
上記のように本実施形態では、スイッチング素子Ｑ１，Ｑ２を共にオフ状態とするデッドタイムＴＤの設定（周期内のタイミング、長さ等）は、単に貫通電流の防止を目的としたものではなく、入力インピーダンスが誘導性となる周波数域で駆動したときの圧電体２０の電気的特性に基づいた設定がされていることが分かる。
【００３４】
〔第２実施形態〕
次に、第２実施形態の圧電体駆動装置５０について説明する。
図８は、第２実施形態の圧電体駆動装置５０の構成を概略的に示す回路図である。第２実施形態の圧電体駆動装置５０もまた、対象の圧電体２０を駆動するために必要な構成としてＦＥＴ駆動回路４０を備えるが、スイッチング回路６０の構成が第１実施形態と異なっている。
【００３５】
〔スイッチング回路〕
第２実施形態で用いるスイッチング回路３０は、４つのスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４を用いたフルブリッジタイプである。この場合、１つのスイッチング素子Ｑ１は駆動電源の正極（駆動電圧Ｖｃｃ）と圧電体２０の一方の入力電極Ｔ１との間をスイッチング（オン−オフ）する。別のスイッチング素子Ｑ２は、入力電極Ｔ１と負極（ＧＮＤ）との間をスイッチングする。また、別のスイッチング素子Ｑ３は、駆動電源の正極（駆動電圧Ｖｃｃ）と圧電体２０の他方の入力電極Ｔ２との間をスイッチング（オン−オフ）する。さらに別のスイッチング素子Ｑ４は、入力電極Ｔ２と負極（ＧＮＤ）との間をスイッチングする。なお、第２実施形態で用いるスイッチング回路６０もまた、ＦＥＴアレイをパッケージした汎用ＩＣ等で構成することができる。また、スイッチング回路６０の構成において、スイッチング素子Ｑ２，Ｑ４の両端間にはそれぞれ出力容量Ｃｏｓｓ１，Ｃｏｓｓ２が存在することになる。ここで、出力容量Ｃｏｓｓ１の値はスイッチング素子Ｑ１，Ｑ２の出力容量の合成値であり、出力容量Ｃｏｓｓ２の値はスイッチング素子Ｑ３，Ｑ４の出力容量の合成値である。
【００３６】
〔駆動波形〕
図９は、第２実施形態の圧電体駆動装置５０におけるスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の駆動波形と圧電体２０の入力電極Ｔ１の駆動電圧波形との時間的な変化の関係を示したタイミングチャートである。このうち、図９中（Ａ）がスイッチング素子Ｑ１の駆動波形を示し、図９中（Ｂ）がスイッチング素子Ｑ２の駆動波形を示し、図９中（Ｃ）がスイッチング素子Ｑ４の駆動波形を示し、図９中（Ｄ）がスイッチング素子Ｑ３の駆動波形を示す。また、図９中（Ｅ）が入力電極Ｔ２を基準としてみた場合の入力電極Ｔ１に対する駆動電圧波形を示す。ＦＥＴ駆動回路４０は、図９中（Ａ），（Ｂ），（Ｃ），（Ｄ）に示す波形で各スイッチング素子Ｑ１，Ｑ２，Ｑ４，Ｑ４をＰＷＭ制御する。ここでも同様に、周期は時刻ｔ０１から時刻ｔ０５までとしてもよいし、時刻ｔ０２から時刻ｔ０６までとしてもよいし、これらと同じ間隔で時間軸上にずらして考えてもよい。以下の説明は、時刻ｔ０１を始期とした例である。
【００３７】
〔第１期間：時刻ｔ０１〜ｔ０２〕
例えば、スイッチング素子Ｑ１をオン状態、スイッチング素子Ｑ２をオフ状態、及び、スイッチング素子Ｑ４をオン状態、スイッチング素子Ｑ３をオフ状態に制御すると、入力電極Ｔ２を基準とした入力電極Ｔ１には駆動電圧＋Ｖｃｃが印加される。そしてこのとき、スイッチング素子Ｑ２の両端間にある出力容量Ｃｏｓｓ１には駆動電圧＋Ｖｃｃの電荷が蓄えられる。
【００３８】
〔第２期間：時刻ｔ０２〜ｔ０３（デッドタイムＴＤ）〕
スイッチング素子Ｑ１をオフ状態、スイッチング素子Ｑ２をオフ状態、及び、スイッチング素子Ｑ４をオフ状態、スイッチング素子Ｑ３をオフ状態に制御すると、デッドタイムＴＤとなる。このとき、出力容量Ｃｏｓｓ１に蓄えられた電荷（＋Ｖｃｃ）が圧電体２０の等価回路内インダクタンスＬｘを通じて徐々に放電され、同時にこの電流は出力容量Ｃｏｓｓ２に電荷を蓄積する。これに伴い、入力電極Ｔ１の駆動電圧は徐々に低下して−Ｖｃｃとなる。
【００３９】
〔第３期間：時刻ｔ０３〜ｔ０４〕
スイッチング素子Ｑ１をオフ状態、スイッチング素子Ｑ２をオン状態、及び、スイッチング素子Ｑ４をオフ状態、スイッチング素子Ｑ３をオン状態に制御すると、上記の第１期間とは逆になり、入力電極Ｔ２を基準とした入力電極Ｔ１には駆動電圧−Ｖｃｃが印加される（入力電極Ｔ１を基準として入力電極Ｔ２に駆動電圧＋Ｖｃｃが印加される。）。そしてこのとき、すでにスイッチング素子Ｑ４の両端間で出力容量Ｃｏｓｓ２は駆動電圧−Ｖｃｃ（入力電極Ｔ１を基準とした場合は＋Ｖｃｃ）の電荷が蓄えられているので、極性を反転させたスイッチング動作の移行に伴う急峻な電圧変化が圧電体２０に印加されることはない。
【００４０】
〔第４期間：時刻ｔ０４〜ｔ０５〕
スイッチング素子Ｑ１をオフ状態、スイッチング素子Ｑ２をオフ状態、及び、スイッチング素子Ｑ４をオフ状態、スイッチング素子Ｑ３をオフ状態に制御すると、次のデッドタイムＴＤとなる。ここでは、先のデッドタイムＴＤ（時刻ｔ０２〜ｔ０３）とは逆に、出力容量Ｃｏｓｓ２に蓄えられた電荷（−Ｖｃｃ）が圧電体２０の等価回路内インダクタンスＬｘを通じて放電されると同時に、インダクタンスＬｘを通じて出力容量Ｃｏｓｓ１に電荷（＋Ｖｃｃ）が徐々に蓄積される。これに伴い、入力電極Ｔ１の駆動電圧は徐々に上昇して＋Ｖｃｃとなる。
【００４１】
以後、同様の繰り返しにより、入力電極Ｔ１の駆動電圧波形はピーク間±Ｖｃｃの台形波に近いものとなるので、ここでも外部インダクタンスを用いることなく、圧電体２０を効率よく駆動することができる。このような第２実施形態では、外部インダクタンスを用いて正弦波駆動した場合と同等の効率を達成することができる。
【００４２】
上記のように第２実施形態においても、スイッチング素子Ｑ１，Ｑ２，Ｑ４，Ｑ３をいずれもオフ状態とするデッドタイムＴＤの設定（周期内のタイミング、長さ等）は、単に貫通電流の防止を目的としたものではなく、入力インピーダンスが誘導性となる周波数域で駆動したときの圧電体２０の電気的特性に基づいた設定がされていることが分かる。
【００４３】
以上のように、第１実施形態の圧電体駆動装置１０及び第２実施形態の圧電体駆動装置５０によれば、以下の利点がある。
（１）駆動対象の圧電体２０等の外部にインダクタンスを設けないことで、省スペース（実装面積の縮小）、装置全体の小型化、及びコスト低減を図ることができる。
（２）各スイッチング素子のスイッチングは共振動作で制御されていることから、スイッチング損失はほとんど発生しない。よって、圧電体２０等の駆動効率を向上させることができる。
（３）スイッチング動作によるリンギングが極めて少なく、ノイズを低減することができる。
（４）コイルレスで装置を構成することができるため、漏れ磁束等の発生を抑えることができる。
【００４４】
本発明は上述した各実施形態に制約されることなく、種々に変形して実施可能である。各実施形態では、デッドタイムＴＤの設定を駆動対象となる圧電体２０等の電気的特性に基づくものとしているが、入力インピーダンスが誘導性となる周波数域で得られる等価回路の電気的特性からデッドタイムＴＤのデューティ比を算出し、数値化（例えば０．１５Ｔ等）してもよい。
【００４５】
インダクタンスを用いることなく圧電体駆動装置１０，５０を構成できる条件としては、対象の圧電体２０等を入力インピーダンスが誘導性となる周波数域で駆動した場合の他に、圧電トランス２２，２４等において負荷等の外的要因に応じて内部等価回路のとり得るインダクタンスＬｘ、抵抗Ｒｘ等の値が異なる場合には、それらを条件に加えることができる。
【００４６】
その他、各実施形態において図示とともに挙げた構造はあくまで好ましい一例であり、基本的な構造に各種の要素を付加し、あるいは一部を置換しても本発明を好適に実施可能であることはいうまでもない。
【符号の説明】
【００４７】
１０，５０    圧電体駆動装置
２０    圧電体
２２    圧電トランス
２４    圧電トランス
３０    スイッチング回路
４０    ＦＥＴ駆動回路
Ｑ１，Ｑ２，Ｑ３，Ｑ４  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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