(57)【要約】【課題】データリテンション特性を良好とすることが可能なメモリセルを含む半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、半導体層２１０と、第１導電層２１と、トンネル絶縁膜２２３と、電荷捕獲膜２２２と、を含む。前記トンネル絶縁膜は、前記半導体層と前記第１導電層との間に設けられている。前記電荷捕獲膜は、前記第１導電層と前記トンネル絶縁膜との間に設けられている。前記電荷捕獲膜は、第１分断層２２４ａ、第１捕獲層２２２ａ及び第２捕獲層２２２ｂを含む。前記第１捕獲層は、前記トンネル絶縁膜と前記第１分断層との間に位置する。前記第２捕獲層は、前記第１導電層と前記第１分断層との間に位置する。前記第１捕獲層の電荷の捕獲効率は、前記第２捕獲層よりも高い。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体層と、
第１導電層と、
前記半導体層と前記第１導電層との間に設けられたトンネル絶縁膜と、
前記第１導電層と前記トンネル絶縁膜との間に設けられ、第１分断層、前記トンネル絶縁膜と前記第１分断層との間に位置した第１捕獲層、及び、前記第１導電層と前記第１分断層との間に位置した第２捕獲層を含み、前記第１捕獲層の電荷の捕獲効率は、前記第２捕獲層よりも高い、電荷捕獲膜と、
を、備えた、半導体装置。
【請求項２】
半導体層と、
第１導電層と、
前記半導体層と前記第１導電層との間に設けられたトンネル絶縁膜と、
前記第１導電層と前記トンネル絶縁膜との間に設けられ、第１分断層、前記トンネル絶縁膜と前記第１分断層との間に位置したシリコン及び窒素を含む第１捕獲層、並びに、前記第１導電層と前記第１分断層との間に位置したシリコン及び窒素を含む第２捕獲層を有する電荷捕獲膜と、
を、備え、
前記シリコンと前記窒素との比の値Ｓｉ：Ｎが、前記第２捕獲層よりも前記第１捕獲層が高い半導体装置。
【請求項３】
前記第１捕獲層は、シリコン、窒素及び添加物を含み、
前記第２捕獲層は、シリコン及び窒素を含み、
前記添加物は、炭素、アルミニウム、ハフニウム、亜鉛及びチタンからなる群より選択される、請求項１記載の半導体装置。
【請求項４】
前記第１捕獲層は、金属化合物を含み、
前記金属化合物は、金属酸化物、金属窒化物及び金属酸窒化物からなる群より選択される、請求項１記載の半導体装置。
【請求項５】
前記第１分断層は、シリコン及び酸素を含む、請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
絶縁層と導電層とを交互に積層した積層体を有し、積層体の高さ方向に積層された３次元構造のメモリセルを有した不揮発性メモリが知られている。積層体中の導電層は、例えば、ワード線である。チャネルとなる半導体層は、積層体の高さ方向に延びたメモリホール内に設けられる。ワード線とチャネルとの各交点部分には電荷捕獲部が設けられ、各交点部分において、チャネル／電荷捕獲部／ワード線を有したメモリセルが得られる。メモリセルの微細化が進むと、メモリセルのデータリテンション特性が低下する。データリテンション特性の向上が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１８４０２８号公報
【特許文献２】特開２００７−２５０５８２号公報
【特許文献３】米国特許第７，６０２，０１２号明細書
【特許文献４】米国特許第８，９４０，６４５号明細書
【特許文献５】米国特許出願公開第２０１６／００６４４０９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、データリテンション特性を良好とすることが可能なメモリセルを含む半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体層と、第１導電層と、トンネル絶縁膜と、電荷捕獲膜を含む。前記トンネル絶縁膜は、前記半導体層と前記第１導電層との間に設けられている。前記電荷捕獲膜は、前記第１導電層と前記トンネル絶縁膜との間に設けられている。前記電荷捕獲膜は、第１分断層、第１捕獲層及び第２捕獲層を含む。前記第１捕獲層は、前記トンネル絶縁膜と前記第１分断層との間に位置する。前記第２捕獲層は、前記第１導電層と前記第１分断層との間に位置する。前記第１捕獲層の電荷の捕獲効率は、前記第２捕獲層よりも高い。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体装置を例示する模式斜視図である。
【図２】図２（ａ）及び図２（ｂ）のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。
【図３】図３は、実施形態に係る半導体装置が備えたメモリセルを拡大して例示する模式断面図である。
【図４】図４（ａ）は、参考例に係るメモリセルのエネルギーバンドを例示する模式バンド図である。図４（ｂ）は、参考例に係るメモリセルを例示する模式断面図である。図４（ｃ）は、電荷捕獲膜中の電子の分布を簡易に例示する模式図である。
【図５】図５（ａ）は、実施形態に係る半導体装置が備えたメモリセルのエネルギーバンドを例示する模式バンド図である。図５（ｂ）は、実施形態に係る半導体装置が備えたメモリセルを例示する模式断面図である。
【図６】図６は、データリテンション特性を例示する模式図である。
【図７】図７（ａ）〜図７（ｆ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
【図８】図８（ａ）〜図８（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
【図９】図９は、メモリセルの電荷捕獲膜を形成するシーケンスの１つを例示する概略的なフローチャートである。
【図１０】図１０は、第１変形例に係るメモリセルのエネルギーバンドを例示する模式バンド図である。
【図１１】図１１（ａ）は、実施形態に係る半導体装置が備えたＮＡＮＤストリング周囲の回路を概略的に例示する等価回路図である。図１１（ｂ）は、メモリセルのデータ書き込み動作時における電子ｅのトンネリングを例示する模式断面図である。図１１（ｃ）は、メモリセルのデータ消去動作時における正孔ｈのトンネリングを例示する模式断面図である。
【図１２】図１２（ａ）は、一般化されたメモリセルの第１例を例示する模式断面図である。図１２（ｂ）は、一般化されたメモリセルの第２例を例示する模式断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
図１は、実施形態に係る半導体装置１００を例示する模式斜視図である。本明細書では、第１方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第２方向とする。第２方向はＸ軸方向である。Ｚ及びＸ軸方向のそれぞれと交差、例えば、直交する１つの方向を第３方向とする。第３方向はＹ軸方向である。
【０００９】
図１に示すように、実施形態に係る半導体装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。半導体装置１００は、半導体基板１と、積層体２と、複数の柱状部ＣＬと、を含む。
【００１０】
積層体２は、半導体基板１上に設けられている。積層体２と半導体基板１との間には、例えば、絶縁膜２ｇが設けられている。積層体２は、Ｚ軸方向に沿って交互に積層された複数の導電層２１及び複数の絶縁層２２を含む。導電層２１は、例えば、タングステン（Ｗ）を含む。絶縁層は、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁層２２は、導電層２１どうしを絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。
【００１１】
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基板１に近い側の領域を、上部領域は、積層体２の、基板１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
【００１２】
なお、複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。
【００１３】
半導体装置１００は、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間に直列に接続された複数のメモリセルＭＣを有する。ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。
【００１４】
積層体２には、複数のスリットＳＴが設けられている。スリットＳＴのそれぞれは、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで積層体２内に設けられ、Ｘ軸方向に沿って延びている。スリットＳＴのそれぞれの内部には、絶縁物、又は、絶縁物と、この絶縁物によって積層体２から絶縁された導電物が設けられる。導電物は、半導体基板１と電気的に接続され、例えば、ソース線の一部を構成する。なお、図１では、スリットＳＴ内に設けられた絶縁物、又は、絶縁物及び導電物の図示は省略されている。スリットＳＴ内に設けられた絶縁物によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれ、例えば、データ消去の最小単位を構成する。
【００１５】
柱状部ＣＬのそれぞれは、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで積層体２内に設けられている。柱状部ＣＬのそれぞれは、半導体層を含む。ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルは、半導体層内に得られる。
【００１６】
図２（ａ）及び図２（ｂ）のそれぞれは、３次元構造のメモリセルＭＣを例示する模式断面図である。図２（ａ）及び図２（ｂ）のそれぞれには、３次元構造のメモリセルＭＣの１つの例が簡略化されて示されている。図２（ａ）は“Ｙ−Ｚ断面”を示し、図２（ｂ）は“Ｘ−Ｙ断面”を示す。
【００１７】
積層体２内には、メモリホールＭＨが設けられている。メモリホールＭＨは、Ｚ軸方向に延びる。メモリホールＭＨは、Ｚ軸方向に沿って、積層体２内に、積層体２の上端から積層体２の下端まで設けられている。Ｘ−Ｙ断面におけるメモリホールＭＨの形状は、円又は楕円である。柱状部ＣＬは、メモリホールＭＨ内に設けられている。柱状部ＣＬは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。
【００１８】
導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。また、導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
【００１９】
半導体ボディ２１０は、メモリホールＭＨ内に設けられている。半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電形は、例えば、Ｐ形である。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
【００２０】
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１のそれぞれとの間に配置されており、Ｚ軸方向に積層されている。メモリ膜２２０は、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。
【００２１】
カバー絶縁膜２２１は、導電層２１及び絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１に置換するとき（置換工程）、電荷捕獲膜２２２がエッチングされないように保護する。なお、カバー絶縁膜２２１は、“置換工程”において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２（ａ）及び図２（ｂ）に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、“置換工程”を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
【００２２】
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部として機能する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
【００２３】
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。トンネル絶縁膜２２３は、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、それぞれ、電子又は正孔がトンネリングする。
【００２４】
半導体ボディ２１０、トンネル絶縁膜２２３及び電荷捕獲膜２２２のそれぞれは、複数の導電層２１及び複数の絶縁層２２のそれぞれが並ぶＺ軸方向に沿って延びている。
【００２５】
コア層２３０は、筒状の半導体ボディ２１０を埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
【００２６】
図３は、実施形態に係る半導体装置が備えたメモリセルＭＣを拡大して例示する模式断面図である。図３は“Ｙ−Ｚ断面”を示す。なお、図３において、導電層２１とブロック絶縁膜２１ａとの間のバリア膜は図示が省略されており、以降の図においても同様にバリア膜の図示を省略する。
【００２７】
図３に示すように、電荷捕獲膜（ＣＴ）２２２は、第１〜第３捕獲層２２２ａ〜２２２ｃと、第１、第２分断層２２４ａ及び２２４ｂと、を含む。第１捕獲層２２２ａは、トンネル絶縁膜（ＴＮＬ）２２３とブロック絶縁膜（ＢＬＫ）２１ａとの間に設けられている。第２捕獲層２２２ｂは、ブロック絶縁膜２１ａと第１捕獲層２２２ａとの間に設けられている。第３捕獲層２２２ｃは、第１捕獲層２２２ａと第２捕獲層２２２ｂとの間に設けられている。第１分断層２２４ａは、第１捕獲層２２２ａと第３捕獲層２２２ｃとの間に設けられている。第１分断層２２４ａは、第１、第３捕獲層２２２ａ及び２２２ｃのそれぞれと接する。第２分断層２２４ｂは、第２捕獲層２２２ｂと第３捕獲層２２２ｃとの間に設けられている。第２分断層２２４ｂは、第２、第３捕獲層２２２ｂ及び２２２ｃのそれぞれと接する。
【００２８】
実施形態において、第１〜第３捕獲層２２２ａ〜２２２ｃのそれぞれは、例えば、シリコン及び窒素を含み、例えば、シリコン窒化物膜である。さらに、第１捕獲層２２２ａの電荷の捕獲効率は、第２、第３捕獲層２２２ｂ及び２２２ｃそれぞれの電荷の捕獲効率よりも高い。これにより、電荷捕獲膜２２２の電荷の捕獲効率は、ブロック絶縁膜２１ａ側よりも、トンネル絶縁膜２２３側で高くされている。
【００２９】
例えば、シリコン窒化物において、電荷の捕獲効率を高める手法の１つとして、例えば、シリコンと窒素との比の値Ｓｉ：Ｎを化学量論比よりも高くすること、を挙げることができる。シリコン窒化物の化学量論比は“Ｓｉ：Ｎ＝３：４＝０．７５”である。シリコン窒化物の電荷の捕獲効率は、比の値Ｓｉ：Ｎが“０．７５”よりも高くなるにつれ、向上していく。本明細書では、比の値Ｓｉ：Ｎが高いシリコン窒化物を、シリコンリッチ（Ｓｉ−ｒｉｃｈ）なシリコン窒化物と呼ぶ。実施形態では、電荷捕獲膜２２２における比の値Ｓｉ：Ｎは、ブロック絶縁膜２１ａ側よりもトンネル絶縁膜２２３側で高い。実施形態では、第１捕獲層２２２ａが、最も高い。なお、比の値Ｓｉ：Ｎは、例えば、ピーク値でよい。
【００３０】
電荷捕獲膜２２２の構造を、トンネル絶縁膜２２３側で電荷の捕獲効率が高くなる構造とすると、メモリセルＭＣのデータリテンション特性が向上する。以下、これについて、順を追って説明する。以下では、電荷捕獲膜２２２において、電荷の捕獲効率を局所的に高める手法として、比の値Ｓｉ：Ｎを化学量論比よりも高くすること、を利用した例に従う。
【００３１】
図４（ａ）は、参考例（REFERENCE EXAMPLE）に係るメモリセルＭＣｒのエネルギーバンドを例示する模式バンド図である。図４（ｂ）は、参考例（REFERENCE EXAMPLE）に係るメモリセルＭＣｒを例示する模式断面図である。図４（ｃ）は、電荷捕獲膜（ＣＴ）中の電子の分布（e. DISTRIBUTION）を簡易に例示する模式図である。なお、捕獲される電荷は、電子ｅとする。
【００３２】
メモリセルＭＣｒでは、電荷捕獲膜２２２ｒの電荷の捕獲効率は、トンネル絶縁膜２２３からブロック絶縁膜２１ａまでの間で、全て等しくされている。電荷捕獲膜２２２ｒは、例えば、シリコン窒化物である。電荷捕獲膜２２２ｒにおけるシリコン窒化物の比の値Ｓｉ：Ｎは、トンネル絶縁膜２２３からブロック絶縁膜２１ａまでの間で、全て等しくされている。
【００３３】
（１）参考例：データ書き込み動作
図４（ａ）に示すように、データ書き込み動作時、電子ｅが電荷捕獲膜２２２ｒに対し、トンネル絶縁膜２２３側からブロック絶縁膜２１ａ側に向かって注入される。メモリセルＭＣｒでは、書き込み動作時、電子ｅの多くは、電荷捕獲膜２２２ｒのブロック絶縁膜２１ａ側に捕獲される。例えば、電子ｅの多くは、電荷捕獲膜２２２ｒとブロック絶縁膜２１ａとの界面付近に捕獲される。
【００３４】
（２）参考例：データリテンション状態
データ書き込み後、メモリセルＭＣｒは、データリテンション状態となる。  
図４（ｂ）に示すように、データリテンション時、捕獲された電子ｅには、自己電界と、読み出し動作との繰り返しによって、以下の２つの移動が発生する。  
Ａ．トンネル絶縁膜２２３へ向かう移動
Ｂ．電荷捕獲膜２２２ｒの周囲へ拡がる移動
電子ｅの移動“Ａ”は、データリテンション特性としては、メモリセルＭＣｒのしきい値電圧を高める方向に働く。つまり、移動“Ａ”が発生すると、電子ｅが半導体ボディ２１０（チャネル）に近づく。このため、電子ｅは、チャネルに及ぼす支配力を強める。移動“Ａ”は、データリテンション特性を低下させる可能性は、極めて少ない、と考えることができる。移動“Ａ”は、発生してもよい。
【００３５】
電子ｅの移動“Ｂ”は、移動“Ａ”と共に発生する。電荷捕獲膜２２２ｒは、Ｚ軸方向に沿って延び、Ｚ軸方向に隣接する別のメモリセルＭＣｒと連続した構造を持つ。このため、移動“Ｂ”が発生すると、電子ｅは、電荷捕獲膜２２２ｒ中の“浅い準位”を、例えば、ホッピングしつつ、メモリセルＭＣｒの領域の外へと抜け出していく。移動“Ｂ”が発生すると、メモリセルＭＣｒのしきい値電圧が下がり、データリテンション特性が低下する。
【００３６】
メモリセルＭＣｒのセル端部近傍に捕獲された電子ｅに着目する。セル端部近傍に捕獲された電子ｅは、別のメモリセルＭＣｒに捕獲された別の電子ｅが作り出す電界の影響を受ける。電界は、トンネル絶縁膜２２３に向かって、半導体ボディ２１０に対して垂直な向きの電界(縦向き電界：ＥＶ)と、半導体ボディ２１０に対して平行な向きへの電界（横向き電界：ＥＨ）と、がある。セル端部近傍の電子ｅは、この両方の電界の力を受けやすいので、斜め向きの力が加わりやすい。電子ｅは、電荷捕獲膜２２２ｒ中にランダムに発生した“浅い準位”を移動する（移動“Ｂ”の発生）。電子ｅは、メモリセルＭＣｒの領域の外へと抜け、メモリセルＭＣｒのしきい値電圧は下がってしまう。
【００３７】
また、図４（ｃ）に示すように、メモリセルＭＣｒでは、電子ｅの多くが、電荷捕獲膜２２２ｒのブロック絶縁膜２１ａ側に捕獲される。このため、電子ｅの自己電界による電界が、ブロック絶縁膜２１ａ側で局所的に強まり、移動“Ａ”及び“Ｂ”のそれぞれが発生しやすい状態ともなっている。
【００３８】
移動“Ｂ”を抑制するための手法として、例えば、
・電荷捕獲膜２２２ｒ、例えば、シリコン窒化物膜中に酸素をさらに含ませ、電荷捕獲膜２２２ｒの酸素濃度を高めること
・電荷捕獲膜２２２ｒ中に、酸素濃度が高い層をさらに設けること
が考えられる。
【００３９】
しかし、これらの手法は、書き込み特性とトレードオフの関係がある。これらの手法では、半導体ボディ２１０〜導電層２１の間に位置した絶縁膜の“実効的な膜厚”が増加する。このため、電荷捕獲膜２２２ｒにかかる電界が弱まり、移動“Ｂ”の抑制を期待できるが、トンネル絶縁膜２２３にかかる電界も同時に弱めてしまう。このため、書き込み特性が低下する。
【００４０】
図５（ａ）は、実施形態に係る半導体装置が備えたメモリセルＭＣのエネルギーバンドを例示する模式バンド図である。図５（ｂ）は、実施形態に係る半導体装置が備えたメモリセルＭＣを例示する模式断面図である。
【００４１】
図５（ａ）に示すように、メモリセルＭＣの電荷捕獲膜２２２は、第１、第２分断層２２４ａ及び２２４ｂを、含む。第１、第２分断層２２４ａ及び２２４ｂのそれぞれは、例えば、シリコン酸化物である。このように、メモリセルＭＣは、電荷捕獲膜２２２中に第１、第２分断層２２４ａ及び２２４ｂを有しているので、移動“Ｂ”の発生を抑制することができる。
【００４２】
さらに、メモリセルＭＣの電荷捕獲膜２２２は、第１〜第３捕獲層２２２ａ〜２２２ｃを、含む。第１〜第３捕獲層２２２ａ〜２２２ｃのそれぞれは、例えば、シリコン窒化物である。トンネル絶縁膜２２３側に位置した第１捕獲層２２２ａは、ブロック絶縁膜２１ａ側に位置した第２捕獲層２２２ｂよりも、比の値Ｓｉ：Ｎが高い。つまり、第１捕獲層２２２ａの電荷の捕獲効率は、第２捕獲層２２２ｂよりも高い。なお、比の値Ｓｉ：Ｎは、電荷捕獲膜２２２の全体、あるいは、トンネル絶縁膜２２３側及びブロック絶縁膜２１ａ側の双方で０．７５を超えていてもよい。この場合でも、第１捕獲層２２２ａの比の値Ｓｉ：Ｎは、第２捕獲層２２２ｂよりも高くされる。これにより、以下に説明するように、移動“Ｂ”の発生を抑制しつつ、書き込み特性の低下を抑制できる。
【００４３】
（１）実施形態：データ書き込み動作
図５（ａ）に示すように、データ書き込み動作時、電子ｅが電荷捕獲膜２２２に対し、トンネル絶縁膜２２３側からブロック絶縁膜２１ａ側に向かって注入される。
【００４４】
メモリセルＭＣでは、トンネル絶縁膜２２３に近い第１捕獲層２２２ａの構造が、例えば、第２捕獲層２２２ｂよりも、電荷（電子ｅ）を捕獲しやすい構造とされている。したがって、データ書き込み動作時、電子ｅの多くは第２捕獲層２２２ｂに捕獲されるが、電子ｅの一部を、第１捕獲層２２２ａに捕獲することができる。メモリセルＭＣでは、電子ｅが、電荷捕獲膜２２２中に分散されて捕獲される。
【００４５】
（２）実施形態：データリテンション状態
データ書き込み後、メモリセルＭＣは、データリテンション状態となる。  
図５（ｂ）に示すように、データリテンション状態では、電子ｅは、例えば、第１捕獲層２２２ａ及び第２捕獲層２２２ｂのそれぞれに存在している。メモリセルＭＣにおいても、電子ｅは、自己電界を発生する。電子ｅが、例えば、第１捕獲層２２２ａ及び第２捕獲層２２２ｂのそれぞれに存在していると、第２捕獲層２２２ｂに存在する電子ｅの移動が抑制される。例えば、第１捕獲層２２２ａに存在する電子ｅは、第２捕獲層２２２ｂに存在する電子ｅの、トンネル絶縁膜２２３側への移動を抑制する。
【００４６】
これは、移動“Ａ”の抑制を意味する。移動“Ａ”が抑制されると、メモリセルＭＣのしきい値を高める働きが弱まる。しかし、メモリセルＭＣでは、データ書き込み動作において、既に第１捕獲層２２２ａに電子ｅが捕獲されている。このため、移動“Ａ”の発生が抑制されたとしても、メモリセルＭＣのしきい値電圧が高まる、という利点は、損なわれ難い。
【００４７】
しかも、メモリセルＭＣでは、この利点を、電荷捕獲膜２２２が第１、第２分断層２２４ａ及び２２４ｂを有していても、得ることが可能である。第１、第２分断層２２４ａ及び２２４ｂは、第２捕獲層２２２ｂから第１捕獲層２２２ａへの電子ｅの移動を抑制する。しかし、メモリセルＭＣでは、データリテンション状態となった時点において、第１捕獲層２２２ａに電子ｅが存在している。したがって、第１、第２分断層２２４ａ及び２２４ｂを有していても、メモリセルＭＣのしきい値電圧が高まる、という利点は、損なわれ難い。
【００４８】
図６は、データリテンション特性（Ｄ．Ｒ．）を例示する模式図である。  
図６には、
Ｉ．第１〜第３捕獲層２２２ａ〜２２２ｃのそれぞれに、電荷の捕獲効率の高いSi-rich層がない例（Si３N４）
II．第１〜第３捕獲層２２２ａ〜２２２ｃの全てをSi-rich層とした例（Si-rich）
III．第２捕獲層２２２ｂをSi-rich層とした例（BLK Si-rich）
IV．第３捕獲層２２２ｃをSi-rich層とした例（CTR Si-rich）
Ｖ．第１捕獲層２２２ａをSi-rich層とした例（TNL Si-rich）
のそれぞれのデータリンテンション特性が示されている。
【００４９】
図６では、Ｉ.に示す例を基準とする。例Ｉ.では、第１〜第３捕獲層２２２ａ〜２２２ｃの全ての比の値Ｓｉ：Ｎが、例えば、“約０．７５”とされている。図６には、例Ｉ．に対して、データリテンション特性が向上したか（GOOD）、あるいは、低下したか（POOR）が示される。
【００５０】
図６に示すように、例II．では、第１〜第３捕獲層２２２ａ〜２２２ｃの全ての比の値Ｓｉ：Ｎが、例えば、“０．７５”よりも高くされている。例II．では、例Ｉ．に比較して、データリテンション特性が大きく低下する。
【００５１】
例III.では、第２捕獲層２２２ｂの比の値Ｓｉ：Ｎが、例えば、“０．７５”よりも高くされている。例III.では、例Ｉ．に比較して、データリテンション特性がやや低下する。
【００５２】
例IV．では、第３捕獲層２２２ｃの比の値Ｓｉ：Ｎが、例えば、“０．７５”よりも高くされている。例IV．では、例Ｉ．に比較して、データリテンション特性が低下する。
【００５３】
このように、例II．〜例IV．のいずれにおいても、データリテンション特性は、例．Ｉよりも低下する。
【００５４】
例Ｖ．は、実施形態に係る半導体装置が備えたメモリセルＭＣである。例Ｖ．は、第１捕獲層２２２ａの比の値Ｓｉ：Ｎを、例えば、“０．７５”よりも高くする。これにより、例Ｖ．では、例Ｉ．〜IVと比較して、データリテンション特性が向上する。
【００５５】
これは、第２、第３捕獲層２２２ｂ及び／又は２２２ｃの比の値Ｓｉ：Ｎを、例えば、“約０．７５”よりも高くすると、第２捕獲層２２２ｂに捕獲された電子ｅが、第２、第３捕獲層２２２ｂ及び２２２ｃの“浅い準位”の影響を受けやすくなるため、移動“Ｂ”が促進されたもの、と考えられる。
【００５６】
これに対して、例Ｖ．のように、第２、第３捕獲層２２２ｂ及び２２２ｃのそれぞれの比の値Ｓｉ：Ｎを、第１捕獲層２２２ａの比の値Ｓｉ：Ｎよりも低くする。第２、第３捕獲層２２２ｂ及び２２２ｃのそれぞれの“浅い準位”の密度は、第１捕獲層２２２ａの“浅い準位”の密度に比較して下がる。このため、第２捕獲層２２２ｂに捕獲された電子ｅが、第２、第３捕獲層２２２ｂ及び２２２ｃの“浅い準位”の影響を受け難くすることができる。しかも、電子ｅが、第１捕獲層２２２ａに捕獲されている。このため、電子ｅが、第１捕獲層２２２ａに捕獲されていない状態に比較して、第２捕獲層２２２ｂに捕獲された電子ｅに対して、移動“Ｂ”を促進させるような電界も減少させることができる。
【００５７】
また、メモリセルＭＣでは、図４（ｃ）中の“破線”に示されるように、電子ｅの捕獲ピークが２箇所出現する。これは、メモリセルＭＣでは、データ書き込み動作において、電子ｅを、例えば、トンネル絶縁膜２２３に近い第１捕獲層２２２ａと、ブロック絶縁膜２１ａに近い第２捕獲層２２２ｂとに分散させて捕獲されたことを意味する。
【００５８】
これに対して、メモリセルＭＣｒでは、図４（ｃ）中の“実線”に示されるように、電子ｅの捕獲ピークは１箇所のみである。つまり、メモリセルＭＣｒでは、データ書き込み動作において、電子ｅが電荷捕獲膜２２２ｒ中に、分散させて捕獲されない。
【００５９】
ここで、電荷捕獲膜２２２に捕獲された電子ｅの総量と、電荷捕獲膜２２２ｒに捕獲された電子ｅの総量とが互いに等しいと仮定する。この場合、メモリセルＭＣの第２捕獲層２２２ｂに捕獲された電子ｅの量は、メモリセルＭＣｒのブロック絶縁膜２１ａ側に捕獲された電子ｅの量に比較して、少なくすることができる。
【００６０】
電荷捕獲膜２２２及び２２２ｒのそれぞれには、捕獲された電子ｅのそれぞれの自己電界に起因して“電界が強い領域”が局所的に発生する。電界の強さは、捕獲された電子ｅの量に依存する。例えば、電界は、捕獲された電子ｅの量が多いと強まる。電子ｅのそれぞれの自己電界に起因した電界が強い状態では、弱い状態に比較して、移動“Ａ”や移動“Ｂ”が、より発生しやすくなる。特に、移動“Ｂ”は、上述したように、データリテンション特性を強く低下させてしまう。
【００６１】
このような事情に対し、メモリセルＭＣでは、電子ｅを電荷捕獲膜２２２中に分散させて捕獲できるので、例えば、第２捕獲層２２２ｂに局所的に捕獲された電子ｅの量を減らすことができる。このため、メモリセルＭＣｒに比較して、電荷捕獲膜２２２中に局所的に発生した“電界が強い領域”の電界を緩和できる。したがって、メモリセルＭＣによれば、例えば、移動“Ｂ”の発生を、より強く抑制することができる。
【００６２】
さらに、メモリセルＭＣは、第１捕獲層２２２ａと第２捕獲層２２２ｂとの間に、少なくとも第１分断層２２４ａを含む。特に、実施形態では、第１捕獲層２２２ａに接した第１分断層２２４ａ、及び、第２捕獲層２２２ｂに接した第２分断層２２４ｂの複数の分断層を含む。第１分断層２２４ａは、第１捕獲層２２２ａに捕獲された電子ｅの移動を抑制し、第２分断層２２４ｂは、第２捕獲層２２２ｂに捕獲された電子ｅの移動を抑制する。第１、第２分断層２２４ａ及び２２４ｂは、移動“Ｂ”の発生を抑制する効果が高い。このように、電荷捕獲膜２２２中に分断層を含む実施形態では、分断層を含まない場合に比較して、移動“Ｂ”の発生を、さらに抑制することができる。そして、移動“Ｂ”の発生を抑制する効果は、例えば、分断層が１層の場合に比較して、電荷捕獲膜２２２中に複数存在する場合の方が、より強く得ることができる。
【００６３】
また、第１捕獲層２２２ａの比の値Ｓｉ：Ｎのピーク値は、０．７７以上０．９以下の範囲にあることがよい。第１捕獲層２２２ａの比の値Ｓｉ：Ｎのピーク値が、例えば、０．９を超えると、第１捕獲層２２２ａ中に“浅い準位”の数が増え、捕獲した電荷が抜けやすくなり、データリテンション特性の改善効果が弱まってしまう。第１捕獲層２２２ａの比の値Ｓｉ：Ｎのピーク値が、例えば、０．７７未満となると、電荷の捕獲効率がさほど高められなくなる。なお、第１捕獲層２２２ａの比の値Ｓｉ：Ｎのピーク値を０．７７以上０．９以下の範囲とした場合、第２、第３捕獲層２２２ｂ及び２２２ｃのそれぞれの比の値Ｓｉ：Ｎの、例えば、ピーク値は、第１捕獲層２２２ａの比の値Ｓｉ：Ｎのピーク値を超えないように設定すればよい。
【００６４】
このように、実施形態に係る半導体装置が備えたメモリセルＭＣによれば、良好なデータリテンション特性を得ることができる。
【００６５】
次に、実施形態に係る半導体装置の製造方法の１つの例を説明する。  
図７（ａ）〜図８（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。図７（ａ）〜図８（ｅ）に示す断面は、例えば、図２（ａ）に示した断面（Ｙ−Ｚ断面）に対応する。
【００６６】
図７（ａ）に示すように、積層体を、半導体基板１（図１）上に形成する。積層体は、半導体基板１上に、絶縁層２２及び犠牲膜２３を、Ｚ軸方向に沿って交互に積層することで形成される。
【００６７】
次に、図７（ｂ）に示すように、メモリホールＭＨを、積層体内に、Ｚ軸方向に沿って積層体の上端から積層体の下端まで形成する。
【００６８】
次に、図７（ｃ）に示すように、カバー絶縁膜２２１を、メモリホールＭＨ内に、Ｚ軸方向に沿って積層体の上端から積層体の下端まで形成する。
【００６９】
次に、図７（ｄ）に示すように、電荷捕獲膜２２２を、カバー絶縁膜２２１上に形成する。
【００７０】
図９は、メモリセルＭＣの電荷捕獲膜２２２を形成するシーケンスの１つを例示する概略的なフローチャートである。
【００７１】
カバー絶縁膜２２１まで形成された半導体装置は、図示せぬ成膜装置の処理室に収容されている。
【００７２】
ステップＳＴ．０に示すように、処理室内の雰囲気を不活性ガスによってパージする。不活性ガスの１つの例は、窒素ガスである。
【００７３】
ステップＳＴ．１に示すように、処理室内へシリコン（Ｓｉ）原料ガスを供給する。シリコン原料ガスの１つの例は、シラン系ガスである。これにより、下地、例えば、カバー絶縁膜２２１上に、薄いシリコン膜が形成される。
【００７４】
ステップＳＴ．２に示すように、処理室内の雰囲気を不活性ガスによってパージする。
【００７５】
ステップＳＴ．３に示すように、処理室内へ窒化剤ガスを供給する。窒化剤ガスの１つの例は、アンモニアを含むガスである。これにより、薄いシリコン膜が窒化される。ステップＳＴ．３における窒化剤ガスの流量は“Ｆ１”である。
【００７６】
ステップＳＴ．４に示すように、処理室内の雰囲気を不活性ガスによってパージする。ステップＳＴ．１〜ステップＳＴ．４までのステップは、捕獲層形成サイクルである（第１捕獲層２２２ａを除く）。
【００７７】
ステップＳＴ．５に示すように、捕獲層形成サイクルが、設計された回数か否かを判断する。設計された回数ではない、と判断された場合（ＮＯ）、ステップＳＴ．１〜ステップＳＴ．４を繰り返す。設計された回数である、と判断された場合（ＹＥＳ）、第２捕獲層２２２ｂが形成されたとして、ステップＳＴ．１１に進む。なお、設計された回数は“１”以上でよい。
【００７８】
ステップＳＴ．１１に示すように、処理室内へシリコン（Ｓｉ）原料ガスを供給する。これにより、第２捕獲層２２２ｂ上に、薄いシリコン膜が形成される。
【００７９】
ステップＳＴ．１２に示すように、処理室内の雰囲気を不活性ガスによってパージする。
【００８０】
ステップＳＴ．１３に示すように、処理室内へ酸化剤ガスを供給する。酸化剤ガスの１つの例は、酸素を含むガスである。これにより、薄いシリコン膜が酸化される。
【００８１】
ステップＳＴ．１４に示すように、処理室内の雰囲気を不活性ガスによってパージする。ステップＳＴ．１１〜ステップＳＴ．１４までのステップは、分断層形成サイクルである。
【００８２】
ステップＳＴ．１５に示すように、分断層形成サイクルが、設計された回数か否かを判断する。設計された回数ではない、と判断された場合（ＮＯ）、ステップＳＴ．１〜１ステップＳＴ．１４を繰り返す。設計された回数である、と判断された場合（ＹＥＳ）、第２分断層２２４ｂが形成されたとして、ステップＳＴ．１６に進む。なお、設計された回数は“１”以上でよい。
【００８３】
ステップＳＴ．１６に示すように、分断層の層数が、設計された層数か否かを判断する。設計された層数ではない、と判断された場合（ＹＥＳ）、ステップＳＴ．１に戻り、ステップＳＴ．１〜ステップＳＴ．４を繰り返し、次の捕獲層を形成する。分断層の層数が、設計された層数である、と判断された場合（ＹＥＳ）、ステップＳＴ．２１に進む。なお、設計された層数は“１”以上でよい。
【００８４】
ステップＳＴ．２１に示すように、処理室内へシリコン（Ｓｉ）原料ガスを供給する。これにより、下地、例えば、分断層の層数が“２”であった場合には、第１分断層２２４ａの上に、薄いシリコン膜が形成される。
【００８５】
ステップＳＴ．２２に示すように、処理室内の雰囲気を不活性ガスによってパージする。
【００８６】
ステップＳＴ．２３に示すように、処理室内へ窒化剤ガスを供給する。これにより、薄いシリコン膜が窒化される。ステップＳＴ．２３における窒化剤ガスの流量は“Ｆ２”である。例えば、流量Ｆ２は、流量Ｆ１よりも少なくされ（Ｆ２＜Ｆ１）、例えば、ステップＳＴ．３よりも、薄いシリコン膜を窒化し難い環境とされる。これにより、シリコンリッチなシリコン窒化物となり、例えば、第２捕獲層２２２ｂよりも電荷の捕獲効率が高い第１捕獲層２２２ａが形成される。
【００８７】
ステップＳＴ．２４に示すように、処理室内の雰囲気を不活性ガスによってパージする。ステップＳＴ．２１〜ステップＳＴ．２４までのステップは、第１捕獲層２２２ａ形成サイクルである。
【００８８】
ステップＳＴ．２５に示すように、第１捕獲層２２２ａ形成サイクルが、設計された回数か否かを判断する。設計された回数ではない、と判断された場合（ＮＯ）、ステップＳＴ．２１〜ステップＳＴ．２４を繰り返す。設計された回数である、と判断された場合（ＹＥＳ）、第１捕獲層２２２ａが形成されたとして、電荷捕獲膜２２２の形成を終了する。なお、設計された回数は“１”以上でよい。
【００８９】
次に、図７（ｅ）に示すように、トンネル絶縁膜２２３を、電荷捕獲膜２２２上に形成する。
【００９０】
次に、特に図示しないが、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３をメモリホールＭＨの底から除去し、メモリホールＭＨの底において、半導体基板１を露出させる。
【００９１】
次に、図７（ｆ）に示すように、半導体基板１と電気的に接続される半導体ボディ２１０を、トンネル絶縁膜２２３上に形成する。
【００９２】
次に、図８（ａ）に示すように、コア層２３０を、半導体ボディ２１０上に形成する。これにより、メモリホールＭＨの内部は、カバー絶縁膜２２１、電荷捕獲膜２２２、トンネル絶縁膜２２３、半導体ボディ２１０、及び、コア層２３０のそれぞれにより、埋め込まれる。
【００９３】
次に、スリットＳＴを、Ｚ軸方向に沿って積層体の上端から積層体の下端まで形成する（図１）。
【００９４】
次に、図８（ｂ）に示すように、犠牲膜２３を、スリットＳＴを介して除去する。これにより、絶縁層２２間には、空間Ｓが形成される。絶縁層２２は、例えば、シリコン酸化物を含み、犠牲膜２３は、例えば、シリコン窒化物を含む。犠牲膜２３の除去には、例えば、リン酸を含む、加熱したエッチング液を用いたウェットエッチングが用いられる。
【００９５】
次に、図８（ｃ）に示すように、カバー絶縁膜２２１を、空間Ｓを介して除去する。これにより、空間Ｓ内には、例えば、電荷捕獲膜２２２が露出する。
【００９６】
次に、図８（ｄ）に示すように、空間Ｓ内に露出した絶縁層２２の表面及び電荷捕獲膜２２２の表面上に、スリットＳＴを介して、ブロック絶縁膜２１ａを形成する。
【００９７】
次に、図８（ｅ）に示すように、空間Ｓ内を、スリットＳＴを介して金属（導電物）で埋め込む。これにより、絶縁層２２を介して複数の導電層２１がＺ軸方向に積層された積層体が形成される。導電層２１の形成に先立ち、空間Ｓ内に露出したブロック絶縁膜２１ａの表面上に、スリットＳＴを介して、バリア膜２１ｂを形成してもよい。
【００９８】
この後、特に図示しないが、周知の方法に従って、スリットＳＴ内を、絶縁物、又は絶縁物と導電物とで埋め込み、さらに積層体上にビット線ＢＬ等を形成する。例えば、このようにして、実施形態に係る半導体装置１００を製造することができる。
【００９９】
このような製造方法によれば、電荷捕獲膜２２２を形成するプロセスに際し、製造中の半導体装置１００に対して、例えば、成膜装置の処理室への搬入と搬出とを繰り返さずに済む。このため、スループットの低下を抑制しつつ、半導体装置１００を製造できる、という利点を得ることができる。
【０１００】
また、上記製造方法では、分断層形成サイクルにおいて、シリコン原料ガスの供給工程（ステップＳＴ．１１）と、この工程に続いて不活性ガスパージ工程（ステップＳＴ．１２）とを行った。ステップＳＴ．１１及びステップＳＴ．１２は、省略することも可能である。省略した場合には、形成される第２分断層２２４ｂ等は、シリコン酸化物膜から、シリコン酸窒化物膜となる。第２分断層２２４ｂ等は、シリコン酸窒化物膜であってもよい。
【０１０１】
（メモリセルの第１変形例）
図１０は、第１変形例に係るメモリセルのエネルギーバンドを例示する模式バンド図である。図１０は、無電界時を示している。
【０１０２】
図１０に示すように、電荷捕獲膜２２２が、例えば、第１、第２分断層２２４ａ及び２２４ｂのそれぞれを備えている場合、第１、第２分断層２２４ａ及び２２４ｂのバンドギャップＢＧ４及びＢＧ５は、電荷捕獲膜２２２、例えば、第１〜第３捕獲層２２２ａ〜２２２ｃのバンドギャップＢＧ１〜ＢＧ３よりも、例えば、広くされてもよい。これにより、電子ｅの移動“Ａ”及び“Ｂ”の発生を、さらによく抑制することができる。
【０１０３】
バンドギャップＢＧ４及びＢＧ５が、バンドギャップＢＧ１〜ＢＧ３よりも広ければ、第１、第２分断層２２４ａ及び２２４ｂは、シリコン酸化物に限られることはない。例えば、製造方法において説明したように、第１、第２分断層２２４ａ及び２２４ｂは、シリコン酸窒化物とすることも可能であるし、金属窒化物や金属酸化物とすることも可能である。
【０１０４】
また、バンドギャップＢＧ１〜ＢＧ３は、例えば、トンネル絶縁膜２２３のバンドギャップＢＧ６よりも狭くされる。これにより、電荷捕獲膜２２２を、半導体ボディ２１０からトンネル絶縁膜２２３をトンネリングしてきた電子ｅを捕獲しやすい構造にできる。
【０１０５】
バンドギャップＢＧ１〜ＢＧ３が、バンドギャップＢＧ６よりも狭ければ、第１〜第３捕獲層２２２ａ〜２２２ｃは、シリコン窒化物に限られることはない。例えば、電荷を捕獲可能な金属酸化物や金属窒化物であってもよい。
【０１０６】
メモリセルＭＣの電荷捕獲膜２２２のデータ書き込み特性を、積極的に改善させたい場合には、電子ｅを散乱させることが可能な金属元素を、電荷捕獲膜２２２に、さらに含有させてもよい。このような金属元素を、第１捕獲層２２２ａにさらに含有させる、あるいは、第１捕獲層２２２ａの電荷の捕獲効率を高くしたまま、第１〜第３捕獲層２２２ａ〜２２２ｃのそれぞれにさらに含有させる。これらのいずれかの手法により、メモリセルＭＣのデータ書き込み特性を、さらに改善させることが可能である。
【０１０７】
また、上記実施形態では、電荷捕獲膜２２２のトンネル絶縁膜２２３側の電荷の捕獲効率を高めるために、比の値Ｓｉ：Ｎを化学量論比よりも高くすること、を採用した（シリコンリッチ化）。しかし、これは、例えば、シリコン窒化物において、その電荷の捕獲効率を高める手法の１つに過ぎない。別の手法を用いて、電荷捕獲膜２２２の電荷の捕獲効率を局所的に高めることも可能である。例えば、電荷捕獲膜２２２のベースがシリコン窒化物である、とする。この場合、シリコン窒化物をシリコンリッチ化する手法の他、添加物を添加する手法が採用されてもよい。添加物は、例えば、炭素、アルミニウム、ハフニウム、亜鉛及びチタンからなる群より選択される。添加物の濃度は、例えば、トンネル絶縁膜側で高くされる。上記実施形態では、例えば、第１捕獲層２２２ａが、上記添加物を含む。さらに、例えば、第１〜第３捕獲層２２２ａ〜２２２ｃのそれぞれが、上記添加物を含んでいてもよい。この場合、添加物の濃度は、例えば、第１捕獲層２２２ａで最も高くすればよい。
【０１０８】
また、電荷捕獲膜２２２の第１捕獲層２２２ａに、電荷の捕獲効率が、例えば、比の値Ｓｉ：Ｎが“約０．７５”のシリコン窒化物よりも高い金属化合物を用いてもよい。金属化合物は、例えば、金属酸化物、金属窒化物及び金属酸窒化物からなる群より選択される。金属酸化物を用いる場合には、金属元素の拡散を抑制する目的で、シリコン窒化物、金属窒化物、及び、金属酸窒化物のいずれか１つとの積層構造、あるいは、金属酸化物を、シリコン窒化物、金属窒化物、及び金属酸化物のいずれか１つで挟むサンドイッチ構造としてもよい。さらに、例えば、第１〜第３捕獲層２２２ａ〜２２２ｃのそれぞれが、上記金属化合物を含んでいてもよい。この場合、電荷の捕獲効率は、例えば、第１捕獲層２２２ａで最も高くされる。
【０１０９】
さらに、ブロック絶縁膜２１ａのバンドギャップＢＧ７は、バンドギャップＢＧ１〜ＢＧ３よりも、例えば、広くされる。これにより、電子ｅが、導電層２１からバックトンネリングし難い構造にできる。
【０１１０】
図１１（ａ）は、実施形態に係る半導体装置が備えたＮＡＮＤストリング周囲の回路を概略的に例示する等価回路図である。図１１（ｂ）は、メモリセルＭＣのデータ書き込み動作時（ＷＲＩＴＥ）における電子ｅのトンネリングを例示する模式断面図である。図１１（ｃ）は、メモリセルＭＣのデータ消去動作時（ＥＲＡＳＥ）における正孔ｈのトンネリングを例示する模式断面図である。
【０１１１】
図１１（ａ）に示すように、半導体装置１００は、電圧発生回路１１０と、ソース線駆動回路１２０と、ワード線駆動回路１３０と、制御回路１４０と、を、さらに含む。これらの回路は、例えば、半導体基板１に設けられている。
【０１１２】
電圧発生回路１１０は、半導体装置１００に使用される電圧を発生させる。ソース線駆動回路１２０は、電圧発生回路１１０等からの第１電位（FIRST POTENTIAL）を、ソース線ＳＬに供給する。ワード線駆動回路１３０は、電圧発生回路１１０等からの第２電位（SECOND POTENTIAL）を、ワード線ＷＬに供給する。制御回路１４０は、例えば、外部ホスト（図示せず）から出力された制御信号（CONTROL SIGNALS）に従って、電圧発生回路１１０、ソース線駆動回路１２０、及び、ワード線駆動回路１３０のそれぞれを制御する。
【０１１３】
１．データ書き込み動作
データ書き込み動作時において、制御回路１４０は、第２電位を、第１電位よりも高くする。この時の第１電位は、例えば、接地電位である。第２電位は、書き込み電圧Ｖｐｇｍ、又は、パス電圧Ｖｐａｓｓである。パス電圧Ｖｐａｓｓは、しきい値が最も高いメモリセルＭＣを導通させる電位である。書き込み電圧Ｖｐｇｍは、パス電圧Ｖｐａｓｓよりも高い電位である。
【０１１４】
例えば、ワード線ＷＬの電位が書き込み電圧ＶｐｇｍとされたメモリセルＭＣでは、図１１（ｂ）に示すように、半導体ボディ２１０から電子ｅが、トンネル絶縁膜２２３をトンネリングして、電荷捕獲膜２２２に注入される。この際、電子ｅは、トンネル絶縁膜２２３側の第１捕獲層２２２ａと、ブロック絶縁膜２１ａ側の第２捕獲層２２２ｂとに、分散されて捕獲される。
【０１１５】
２．データ消去動作
データ消去動作時において、制御回路１４０は、第１電位を、第２電位よりも高くする。この時の第１電位は、例えば、消去電位Ｖｅｒａである。第２電位は、接地電位である。
【０１１６】
さらに、データ消去動作時には、例えば、ビット線ＢＬにも消去電位Ｖｅｒａが供給され、ＮＡＮＤストリングのドレイン、及び、ソースのそれぞれの電位が高い状態とされる。この後、ドレイン側選択ゲートＳＧＤ、及び、ソース側選択ゲートＳＧＳそれぞれの電位を上昇させていく。これにより、半導体ボディ２１０にはＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）による正孔電流が流れる。そして、図１１（ｃ）に示すように、半導体ボディ２１０から正孔ｈが、トンネル絶縁膜２２３をトンネリングして、電荷捕獲膜２２２に注入される。
【０１１７】
このように、半導体装置１００では、データ書き込み時の電荷（電子ｅ）の注入方向と、データ消去時の逆極性の電荷（正孔ｈ）の注入方向とを、互いに同じとしてもよい。メモリセルＭＣでは、電子ｅの一部が、トンネル絶縁膜２２３側の第１捕獲層２２２ａに捕獲されている。第１捕獲層２２２ａの電子ｅは、トンネル絶縁膜２２３に近い。このため、トンネル絶縁膜２２３をトンネリングした正孔ｈによって、第１捕獲層２２２ａに捕獲された電子ｅを電気的に中和させやすい。
【０１１８】
電荷捕獲膜２２２のトンネル絶縁膜２２３側で、電荷、例えば、電子ｅの捕獲効率を高くした場合、データの消去方式として、電子ｅを電荷捕獲膜２２２から半導体ボディ２１０に引き抜く方式を採用すると、データ消去特性が低下する可能性が考えられる。データ消去動作中、第２捕獲層２２２ｂに捕獲されていた電子ｅは、半導体ボディ２１０に動く。この際に第１捕獲層２２２ａを通過する。このため、電子ｅが電荷捕獲膜２２２の第１捕獲層２２２ａに再捕獲されてしまう可能性が高まるためである。
【０１１９】
データ消去動作においては、導電層２１と半導体ボディ２１０との間に、消去パルスが、メモリセルＭＣのしきい値が“消去状態”に十分な範囲に低下するまで繰り返し印加される。電子ｅが電荷捕獲膜２２２の第１捕獲層２２２ａに再捕獲されてしまう可能性が高まると、例えば、消去パルスの印加回数の増加、及び、消去パルス印加後に実行される消去ベリファイ読み出し動作の回数の増加を招き、データの消去に長い時間を要してしまう。即ち、不揮発性メモリのデータ消去特性の低下である。
【０１２０】
このような電子ｅの再捕獲の可能性は、例えば、第２捕獲層２２２ｂと、第１捕獲層２２２ａとの間に、第１、第２捕獲層２２２ａ及び２２２ｂよりもバンドギャップが広い分断層（例えば、第１、第２分断層２２４ａ及び２２４ｂ）を有していると、分断層がない場合に比較して、より高まる。
【０１２１】
さらに、不揮発性メモリにおいては、例えば、消去〜書き込みの繰り返し回数が増えるにつれて、消去パルスの印加回数が増える傾向がある。これは、消去〜書き込みの繰り返し回数が増えるにつれて、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれに生じた“深い準位”に落ち込む電子ｅが、次第に増えていくことによる。“深い準位”に落ち込んだ電子ｅは、例えば、不揮発性メモリの制御装置やステートマシンにプログラムされた“電子ｅを電荷捕獲膜２２２から引き抜く消去シーケンス”だけでは、引き抜くことが難しい。このため、不揮発性メモリの実使用時中において、電子ｅは、“深い準位”の中に累積されていく。
【０１２２】
“深い準位”中に累積された電子ｅは、メモリセルＭＣのしきい値を上昇させるように働く。したがって、“深い準位”中に累積された電子ｅが増えると、データ消去時において、メモリセルＭＣのしきい値を“消去状態”に十分な範囲まで低下し難くなる。
【０１２３】
また、“深い準位”中に累積された電子ｅは、半導体ボディ２１０と導電層（ワード線ＷＬ）２１との間の電界を弱めるように働く。このため、データ書き込み時においては、電界を、トンネル絶縁膜２２３にかかり難くなる。したがって、“深い準位”中に累積された電子ｅが増えると、データ書き込み時において、メモリセルＭＣのしきい値を“書き込み状態”に十分な範囲まで上昇し難くなる。
【０１２４】
これらの事情は、例えば、不揮発性メモリの実使用時中に“消去エラー”や”書き込みエラー”を発生させる。いわゆる不揮発性メモリのエンデュランス特性の低下である。
【０１２５】
例えば、メモリセルＭＣのように、電荷の捕獲効率が高い第１捕獲層２２２ａを、トンネル絶縁膜２２３側に有していた場合、データ消去方式を、電荷捕獲膜２２２から半導体ボディ２１０に電子ｅを引き抜く方式とすると、データ消去動作中において、第１捕獲層２２２ａに電子ｅが再捕獲される可能性が高まり、電子ｅが“深い準位”に落ち込む確率が高まる。このため、不揮発性メモリにおけるエンデュランス特性をも損ねてしまう懸念がある。不揮発性メモリの短寿命化である。
【０１２６】
これらのようなデータ消去特性の低下、及び、エンデュランス特性の低下のそれぞれは、例えば、実施形態に係る半導体装置１００のように、データ消去方式を半導体ボディ２１０から電荷捕獲膜２２２へ正孔ｈを注入する方式とすることで、抑制することができる。
【０１２７】
なお、データ書き込み方式は、半導体ボディ２１０から電荷捕獲膜２２２へ電子ｅを注入する方式でよい。即ち、電荷の極性は、データ消去時とデータ書き込み時の双方で電子ｅ及び正孔ｈのように“反対”としつつも、電荷の注入方向は、データ消去時とデータ書き込み時の双方で半導体ボディ２１０から導電層２１へ、あるいは、導電層２１から半導体ボディ２１０へ向かう“ワンウェイ”とする。これにより、電荷捕獲膜２２２中に、電荷の捕獲効率が高い箇所を、半導体ボディ２１０側、あるいは、導電層２１側に局所的に含むメモリセルＭＣを有した不揮発性メモリにおいて、データ消去特性の低下、及び、エンデュランス特性の低下のそれぞれを、抑制することができる。
【０１２８】
したがって、例えば、実施形態に係る半導体装置１００において、データ書き込み方式として、例えば、半導体ボディ２１０から電荷捕獲膜２２２へ電子ｅを注入する方式を採用し、データ消去方式として、例えば、半導体ボディ２１０から電荷捕獲膜２２２へ正孔ｈを注入する方式を採用する。これにより、メモリセルＭＣの良好なデータリテンション特性を有したまま、メモリセルＭＣのデータ消去特性及びエンデュランス特性のそれぞれの改善をも、さらに期待できる。しかも、これらの利点を、メモリセルＭＣが、その電荷捕獲膜２２２中のトンネル絶縁膜２２３側に電荷の捕獲効率が高い箇所を有し、かつ、その電荷捕獲膜２２２中に少なくとも１つの分断層を有しつつ、得ることができる。
【０１２９】
図１２（ａ）は、一般化されたメモリセルＭＣの第１例を例示する模式断面図である。図１２（ｂ）は、一般化されたメモリセルＭＣの第２例を例示する模式断面図である。
【０１３０】
図１２（ａ）に示すように、第１例に係る一般化されたメモリセルＭＣは、半導体ボディ（半導体層）２１０と、導電層２１と、第１絶縁膜２２３ａと、第２絶縁膜２２２ｄと、第３絶縁膜２２４ｃと、第４絶縁膜２２２ｅと、を含む。
【０１３１】
第１絶縁膜２２３ａは、半導体ボディ２１０と導電層２１との間に設けられている。第１絶縁膜２２３ａは、シリコン及び酸素（Ｏ）を含み、例えば、シリコン酸化物膜である。第２絶縁膜２２２ｄは、導電層２１と第１絶縁膜２２３ａとの間に設けられている。第２絶縁膜２２２ｄは、シリコン及び窒素（Ｎ）を含み、例えば、シリコン窒化物膜である。第３絶縁膜２２４ｃは、第１絶縁膜２２３ａと第２絶縁膜２２２ｄとの間に設けられている。第３絶縁膜２２４ｃは、シリコン及び酸素（Ｏ）を含み、例えば、シリコン酸化物膜である。第４絶縁膜２２２ｅは、第１絶縁膜２２３ａと第３絶縁膜２２４ｃとの間に設けられている。第４絶縁膜２２２ｅは、シリコン及び窒素（Ｎ）を含み、例えば、シリコン窒化物膜である。第４絶縁膜２２２ｅのシリコンと窒素との比の値Ｓｉ：Ｎは、第２絶縁膜２２２ｄよりも高い。
【０１３２】
第１例に係る一般化されたメモリセルＭＣは、半導体ボディ２１０と導電層２１との間に、シリコン酸化物／シリコン窒化物／シリコン酸化物／シリコン窒化物の四層構造（ＯＮＯＮ構造と称す）を、少なくとも含む。なお、シリコン窒化膜のうち、最も半導体ボディに近い第４絶縁膜２２２ｅの比の値Ｓｉ：Ｎは、第２絶縁膜２２２ｄよりも高くされている。
【０１３３】
第１例に係る一般化されたメモリセルＭＣによれば、第１絶縁膜２２３ａを、例えば、トンネル絶縁膜２２３に、第２絶縁膜２２２ｄを、例えば、第２捕獲層２２２ｂに、第３絶縁膜２２４ｃを、例えば、第１分断層２２４ａに、第４絶縁膜２２２ｅを、例えば、第１捕獲層２２２ａに、それぞれ、同定することができる。
【０１３４】
ところで、データ書き込み特性やデータ消去特性の改善のために、トンネル絶縁膜２２３を、シリコン酸化物／シリコン窒化物／シリコン酸化物／の三層構造（以下ＯＮＯ構造と称す）とした半導体装置が知られている。電荷捕獲膜は、例えば、シリコン窒化物である。このため、トンネル絶縁膜をＯＮＯ構造とした半導体装置では、半導体層と導電層との間に、ＯＮＯＮ構造を含む。これは、図１２（ａ）に示すメモリセルＭＣの構造と酷似する。
【０１３５】
しかし、メモリセルＭＣによれば、第１絶縁膜２２３ａと、第３絶縁膜２２４ｃとの間に設けられた第４絶縁膜２２２ｅのシリコンと窒素との比の値Ｓｉ：Ｎが、電荷の捕獲効率を高めるために、第２絶縁膜２２２ｄよりも高くされている。
【０１３６】
トンネル絶縁膜をＯＮＯ構造とした半導体装置では、第２絶縁膜２２２ｄに相当する部分に位置したシリコン窒化物が、電荷捕獲膜である。そして、第４絶縁膜２２２ｅに相当する部分に位置したシリコン窒化物が、トンネル絶縁膜の一部をなす。第４絶縁膜２２２ｅに相当する部分に位置したシリコン窒化物の電荷の捕獲効率は高くされることはない。
【０１３７】
したがって、半導体ボディ２１０と導電層２１との間に、ＯＮＯＮ構造を少なくとも含み、かつ、シリコン窒化膜のうち、最も半導体ボディ２１０に近い第４絶縁膜２２２ｅの比の値Ｓｉ：Ｎが、第２絶縁膜２２２ｄよりも高いメモリセルＭＣは、実施形態で説明したメモリセルＭＣに相当する。
【０１３８】
なお、図１２（ａ）に示すように、電荷捕獲膜２２２は、第２絶縁膜２２２ｄと導電層２１との間に、別のシリコン窒化物膜２２２ｆと、別のシリコン窒化物膜２２２ｆと、第２絶縁膜２２２ｄとの間に、別のシリコン酸化物膜２２４ｄと、をそれぞれ少なくとも１つずつ、さらに含んでいてもよい。また、電荷捕獲膜２２２と導電層２１との間に、ブロック絶縁膜２１ａを含んでいてもよい。
【０１３９】
図１２（ｂ）に示すように、第２例に係る一般化されたメモリセルＭＣは、第１例に係る一般化されたメモリセルＭＣに対して、第５絶縁膜２２３ｂと、第６絶縁膜２２３ｃと、をさらに含む例である。第５絶縁膜２２３ｂは、半導体ボディ２１０と第１絶縁膜２２３ａとの間に設けられている。第５絶縁膜２２３ｂは、シリコン及び酸素を含み、例えば、シリコン酸化物膜である。第６絶縁膜２２３ｃは、第１絶縁膜２２３ａと第５絶縁膜２２３ｂとの間に設けられている。第６絶縁膜２２３ｃは、シリコン及び窒素を含み、例えば、シリコン窒化物膜である。第６絶縁膜２２３ｃの比の値Ｓｉ：Ｎは、第４絶縁膜２２２ｅよりも低くされる。また、第６絶縁膜２２３ｃは、シリコン、窒素及び酸素を含み、例えば、シリコン酸窒化物膜とされてもよい。第６絶縁膜２２３ｃを、シリコン酸窒化物膜とすると、例えば、電荷の捕獲効率を、シリコン窒化物膜よりもさらに低下させることが可能である。
【０１４０】
即ち、第２例に係る一般化されたメモリセルＭＣは、トンネル絶縁膜２２３を、ＯＮＯ構造とした例である。第２例に係る一般化されたメモリセルＭＣは、半導体ボディ２１０と導電層２１との間に、シリコン酸化物／シリコン窒化物／シリコン酸化物／シリコン窒化物／シリコン酸化物／シリコン窒化物の六層構造（ＯＮＯＮＯＮ構造と称す）を、少なくとも含む。なお、シリコン窒化膜のうち、２番目に半導体ボディ２１０に近い第４絶縁膜２２２ｅの比の値Ｓｉ：Ｎは、第２絶縁膜２２２ｄよりも高くされている。
【０１４１】
第２例に係る一般化されたメモリセルＭＣによれば、第１、第５、第６絶縁膜２２３ａ〜２２３ｃを、例えば、トンネル絶縁膜２２３に同定することができる。
【０１４２】
したがって、半導体ボディ２１０と導電層２１との間に、ＯＮＯＮＯＮ構造を少なくとも含み、かつ、シリコン窒化膜のうち、２番目に半導体ボディ２１０に近い第４絶縁膜２２２ｅの比の値Ｓｉ：Ｎが、第２絶縁膜２２２ｄよりも高いメモリセルＭＣは、実施形態で説明したメモリセルＭＣに相当する。
【０１４３】
なお、第２例に係る一般化されたメモリセルＭＣにおいても、電荷捕獲膜２２２は、別のシリコン窒化物膜２２２ｆと、別のシリコン酸化物膜２２４ｄとを、それぞれ少なくとも１つずつ、さらに含んでいてもよい。また、電荷捕獲膜２２２と導電層２１との間に、ブロック絶縁膜２１ａを含んでいてもよい。
【０１４４】
以上、実施形態によれば、データリテンション特性を良好とすることが可能なメモリセルを含む半導体装置を提供できる。
【０１４５】
本発明の実施形態について、具体例といくつかの変形例とを参照しつつ説明した。しかし、本発明の実施形態は、これらの具体例及び変形例に限定されるものではない。また、本発明の実施形態は、上記実施形態が唯一のものでもない。
【０１４６】
さらに、半導体基板１、積層体２及び柱状部ＣＬなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１４７】
各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り、本発明の範囲に含まれる。
【０１４８】
本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４９】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても、本発明の範囲に属するものと了解される。
【０１５０】
上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５１】
１…半導体基板、２…積層体、２ｇ…絶縁膜、２１…導電層、２１ａ…ブロック絶縁膜、２１ｂ…バリア膜、１００…半導体装置、１１０…電圧発生回路、１２０…ソース線駆動回路、１３０…ワード線駆動回路、１４０…制御回路、２１０…半導体ボディ、２２０…メモリ膜、２２１…カバー絶縁膜、２２２…電荷捕獲膜、２２２ａ〜２２２ｃ…第１〜第３捕獲層、２２２ｄ…第２絶縁膜、２２２ｅ…第４絶縁膜、２２２ｆ…シリコン窒化物膜、２２３…トンネル絶縁膜、２２３ａ…第１絶縁膜、２２３ｂ…第５絶縁膜、２２３ｃ…第６絶縁膜、２２４ａ、２２４ｂ…第１、第２分断層、２２４ｃ…第３絶縁膜、２２４ｄ…シリコン酸化物膜、２３０…コア層、ＷＬ…ワード線、ＢＬ…ビット線、Ｃｂ…コンタクト、ＳＧＳ…ソース側選択ゲート、ＳＴＳ…ソース側選択トランジスタ、ＳＧＤ…ドレイン側選択ゲート、ＳＴＤ…ドレイン側選択トランジスタ、ＭＣ…メモリセル、ＳＴ…スリット、ＭＨ…メモリホール、ＣＬ…柱状部、ＢＧ１〜ＢＧ７…バンドギャップ、Ｆ１、Ｆ２…流量、ｅ…電子、ｈ…正孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2019087667.tif 000012
【図１１】
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【図１２】
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