(57)【要約】【課題】多層回路基板における配線面積の増大を抑制可能な制御装置、及び画像形成装置を提供すること。【解決手段】制御装置５において、複数の制御側端子ＣＴは、半導体パッケージ５１において互いに交差する列方向Ｄ７及び行方向Ｄ６へ複数個ずつグリッド状に配列されている。また、複数の制御側端子ＣＴは、複数のデータ系端子ＣＴＧ１と、複数の制御系端子ＣＴＧ２と、を含む。複数のデータ系端子ＣＴＧ１は、半導体パッケージ５１における列方向Ｄ７の一方端に行方向Ｄ６へ配列される。複数の制御系端子ＣＴＧ２は、半導体パッケージ５１において複数のデータ系端子ＣＴＧ１よりも列方向Ｄ７の他方端側に行方向Ｄ６へ配列される。【選択図】図６Ａ
2019186358.tif 000002
【特許請求の範囲】
【請求項１】
表面実装型の半導体パッケージと、
前記半導体パッケージの一面において互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に配列されている複数の端子と、を備え、
前記複数の端子は、
前記半導体パッケージにおける前記第１方向の一方端に前記第２方向へ配列され、表面実装型半導体メモリー装置との間で転送されるデータ信号が入出力される複数のデータ系端子と、
前記半導体パッケージにおいて前記複数のデータ系端子よりも前記第１方向の他方端側に前記第２方向へ配列され、前記表面実装型半導体メモリー装置におけるデータ信号の処理に用いられる制御系信号が出力される複数の制御系端子と、を含む、
制御装置。
【請求項２】
前記複数の制御系端子はさらに、前記第２方向の一方端側に設けられ、
前記複数のデータ系端子はさらに、前記複数の制御系端子よりも前記第２方向の他方端側に設けられる、
請求項１に記載の制御装置。
【請求項３】
前記複数の端子はさらに、
前記第１方向の一方端に前記第２方向へ配列され、前記表面実装型半導体メモリー装置へのクロック信号が出力されるクロック系端子、
を含む請求項１に記載の制御装置。
【請求項４】
前記複数のデータ系端子の各々には、複数の前記表面実装型半導体メモリー装置のいずれかとの間で転送される前記データ信号が入出力され、
前記複数のデータ系端子は、前記複数の表面実装型半導体メモリー装置に対応する複数のグループに分けられ、
前記複数のグループの各々において、前記複数のデータ系端子の一部は、前記第１方向の一方端に前記第２方向へ配列される、
請求項１〜３のいずれかに記載の制御装置。
【請求項５】
表面実装型の第１半導体パッケージにおいて互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に配列されている複数の制御側端子を含む制御装置と、
表面実装型の第２半導体パッケージにおいて互いに交差する第３方向及び第４方向へ複数個ずつグリッド状に配列されている複数のメモリー側端子を含む表面実装型半導体メモリー装置と、
複数の配線層と複数の誘電体層とが積層方向に交互に積層され、前記制御装置と、前記表面実装型半導体メモリー装置とが実装されている多層回路基板と、を備え、
前記複数の制御側端子は、
前記第１半導体パッケージにおいて前記第１方向の一方端に前記第２方向へ配列され、前記表面実装型半導体メモリー装置との間で転送されるデータ信号が入出力される複数の第１データ系端子と、
前記第１半導体パッケージにおいて前記複数の第１データ系端子よりも前記第１方向の他方端側に前記第２方向に沿って設けられ、前記表面実装型半導体メモリー装置におけるデータ信号の処理に用いられる制御系信号が出力される複数の第１制御系端子と、を含み、
前記複数のメモリー側端子は、
前記第２半導体パッケージにおいて前記第３方向の一方端側に前記第４方向へ配列され、前記データ信号が入出力される複数の第２データ系端子と、
前記第２半導体パッケージにおいて前記複数の第２データ系端子よりも前記第３方向の他方端側に前記第４方向へ配列され、前記制御系信号が入力される複数の第２制御系端子と、を含み、
前記制御装置と、前記表面実装型半導体メモリー装置とは、前記複数の第１データ系端子が前記複数の第２データ系端子と前記複数の第２制御系端子よりも前記多層回路基板において近接するように実装され、
前記複数の第１データ系端子と、前記複数の第２データ系端子とは、前記複数の配線層のうち、前記積層方向における最外層の配線層を用いて電気的に接続され、
前記複数の第１制御系端子と、前記複数の第２制御系端子とは、前記複数の配線層のうち、前記積層方向における前記最外層の配線層よりも内層側の配線層を用いて電気的に接続される、
画像形成装置。
【請求項６】
前記複数の誘電体層は、
前記最外層の配線層が形成される第１誘電体層と、
前記内層側の配線層と当接する第２誘電体層と、
前記最外層及び前記内層側の配線層以外の配線層と当接する第３誘電体層と、を含み、
前記第１誘電体層の層厚は前記第２誘電体層の層厚よりも小さく、前記第３誘電体層の層厚は、前記第２誘電体層の層厚よりも大きく、
前記複数の第１データ系端子と、前記複数の第２データ系端子とは、複数のデータ系信号線により電気的に接続され、
前記複数の第１制御系端子と、前記複数の第２制御系端子とは、前記複数のデータ系信号線よりも大きな線幅の部分を有する複数の制御系信号線により電気的に接続され、
請求項５に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置との間でデータ転送を行う制御装置、及びこれを備えた画像形成装置に関する。
【背景技術】
【０００２】
画像形成装置等の電装装置において、制御装置と、表面実装型の半導体メモリー装置（以下、メモリー装置と略記する）と、が多層回路基板の実装面に設けられている場合がある。前記制御装置は、前記メモリー装置との間で、バスを介してデータ転送を行う（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−３３９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、前記メモリー装置では高速化と低消費電力化とを実現するため、前記バスに含まれる各信号線の特性インピーダンスを低下させる必要がある。前記特性インピーダンスを低下させるために前記信号線の各々の線幅を大きくすると、前記多層回路基板の各配線層において、前記信号線が占有する面積（即ち配線面積）が増大する。
【０００５】
本発明の目的は、前記多層回路基板における配線面積の増大を抑制可能な制御装置、及び画像形成装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一の局面に係る制御装置は、表面実装型の半導体パッケージと、複数の端子と、を備える。前記複数の端子は、前記表面実装型パッケージの一面において互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に配列されている。また、前記複数の端子は、複数のデータ系端子と、複数の制御系端子と、を含む。前記複数のデータ系端子は、前記半導体パッケージにおける前記第１方向の一方端に前記第２方向へ配列される。前記複数のデータ系端子には、表面実装型半導体メモリー装置との間で転送されるデータ信号が入出力される。前記複数の制御系端子は、前記半導体パッケージにおいて前記複数のデータ系端子よりも前記第１方向の他方端側に前記第２方向へ配列される。前記複数の制御系端子からは、前記表面実装型半導体メモリー装置におけるデータ信号の処理に用いられる制御系信号が出力される。
【０００７】
本発明の他の局面に係る画像形成装置は、制御装置と、表面実装型半導体メモリー装置と、多層回路基板と、を備える。前記制御装置は、表面実装型の第１半導体パッケージにおいて互いに交差する第１方向及び第２方向へ複数個ずつグリッド状に配列されている複数の制御側端子を含む。前記表面実装型半導体メモリー装置は、表面実装型の第２半導体パッケージにおいて互いに交差する第３方向及び第４方向へ複数個ずつグリッド状に配列されている複数のメモリー側端子を含む。前記多層回路基板には、複数の配線層と複数の誘電体層とが積層方向に交互に積層され、前記制御装置と、前記表面実装型半導体メモリー装置とが実装されている。前記複数の制御側端子は、複数の第１データ系端子と、複数の制御系端子と、を含む。前記複数の第１データ系端子は、前記第１半導体パッケージにおいて前記第１方向の一方端に前記第２方向へ配列される。前記複数の第１データ系端子には、前記表面実装型半導体メモリー装置との間で転送されるデータ信号が入出力される。前記複数の第１制御系端子は、前記第１半導体パッケージにおいて前記複数の第１データ系端子よりも前記第１方向の他方端側に前記第２方向に沿って設けられる。前記複数の第１制御系端子からは、前記表面実装型半導体メモリー装置におけるデータ信号の処理に用いられる制御系信号が出力される。前記複数のメモリー側端子は、複数の第２データ系端子と、複数の第２制御系端子と、を含む。前記複数の第２データ系端子は、前記第２半導体パッケージにおいて前記第３方向の一方端側に前記第４方向へ配列される。前記複数の第２データ系端子には前記データ信号が入出力される。前記複数の第２制御系端子は、前記第２半導体パッケージにおいて前記複数の第２データ系端子よりも前記第３方向の他方端側に前記第４方向へ配列される。前記複数の第２制御系端子には、前記制御系信号が入力される。前記制御装置と、前記表面実装型半導体メモリー装置とは、前記複数の第１データ系端子が前記複数の第２データ系端子と前記複数の第２制御系端子よりも前記多層回路基板において近接するように実装される。前記複数の第１データ系端子と、前記複数の第２データ系端子とは、前記複数の配線層のうち、前記積層方向における最外層の配線層を用いて電気的に接続される。前記複数の第１制御系端子と、前記複数の第２制御系端子とは、前記複数の配線層のうち、前記積層方向における前記最外層の配線層よりも内層側の配線層を用いて電気的に接続される。
【発明の効果】
【０００８】
本発明によれば、前記多層回路基板における配線面積の増大を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、一実施形態に係る画像形成装置の構成を示す模式図である。
【図２】図２は、図１に示される多層回路基板の層構成を示す模式図である。
【図３】図３は、図１に示される表面実装型のメモリー装置の外観を模式的に示す斜視図である。
【図４】図４は、図３に示される表面実装型のメモリー装置の端子配置を、それぞれの端子名称とともに示す図である。
【図５】図５は、図３に示される制御装置の外観を模式的に示す斜視図である。
【図６Ａ】図６Ａは、図３に示される制御装置が備える一部の制御側端子の配置を、それぞれの端子名称とともに示す図である。
【図６Ｂ】図６Ｂは、図３に示される制御装置が備える残りの制御側端子の配置を、それぞれの端子名称とともに示す図である。
【図７】図７は、図３に示されるメモリー装置及び制御装置の多層回路基板における実装位置を示す模式図である。
【図８】図８は、図１に示される制御バスを詳細に示す模式図である。
【図９Ａ】図９Ａは、図８に示される制御系信号線の一部と接続される制御側端子及び層間接続体を示す模式図である。
【図９Ｂ】図９Ｂは、図８に示される制御系信号線の一部と接続されるメモリー側端子と層間接続体を示す模式図である。
【図１０Ａ】図１０Ａは、図８に示される制御系信号線の残りと接続される制御側端子及び層間接続体を示す模式図である。
【図１０Ｂ】図１０Ｂは、図８に示される制御系信号線の残りと接続されるメモリー側端子と層間接続体を示す模式図である。
【図１１】図１１は、図１に示されるデータバスを詳細に示す模式図である。
【図１２Ａ】図１２Ａは、図１１に示されるデータ系信号線の一部と接続されるＡ列及びＢ列の制御側端子、並びに層間接続体とを示す模式図である。
【図１２Ｂ】図１２Ｂは、図１１に示されるデータ系信号線の一部と接続されるＢ列の制御側端子、並びに層間接続体とを示す模式図である。
【図１２Ｃ】図１２Ｃは、図１１に示されるデータ系信号線の一部と接続されるＣ列の制御側端子、並びに層間接続体とを示す模式図である。
【図１２Ｄ】図１２Ｄは、図１１に示されるデータ系信号線の一部と接続されるＣ列及びＤ列の制御側端子、並びに層間接続体を示す模式図である。
【図１２Ｅ】図１２Ｅは、図１１に示されるデータ系信号線の一部と接続されるＤ列及びＥ列の制御側端子、並びに層間接続体を示す模式図である。
【図１３Ａ】図１３Ａは、図１に示されるメモリー装置が備えるメモリー側端子と接続される層間接続体及びデータ系信号線を示す模式図である。
【図１３Ｂ】図１３Ｂは、図１に示されるメモリー装置が備えるメモリー側端子と接続される層間接続体及びデータ系信号線を示す模式図である。
【図１３Ｃ】図１３Ｃは、図１に示されるメモリー装置が備えるメモリー側端子と接続される層間接続体及びデータ系信号線を示す模式図である。
【図１３Ｄ】図１３Ｄは、図１に示されるメモリー装置が備えるメモリー側端子と接続される層間接続体及びデータ系信号線を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の各実施形態について説明し、本発明の理解に供する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。
【００１１】
図１において、画像形成装置１００は、複写機、プリンタ、ファクシミリ又は複合機等である。前記複合機は、コピー機能、印刷機能及びファクス機能等を有する。画像形成装置１００は、画像読取部１と、画像形成部２と、多層回路基板３と、１又は複数のメモリー装置４１と、制御装置５と、を備える。図１には、１又は複数のメモリー装置４１として４個のメモリー装置４１、即ち、メモリー装置４１Ａ，４１Ｂ，４１Ｃ，４１Ｄが示されている。
【００１２】
画像読取部１は、コンタクト部、原稿カバー及びイメージセンサー等を備え、制御装置５の制御下で画像読取り処理を行う。具体的に、画像読取部１は、画像読取の対象となる原稿（図示せず）を光学的に読み取り、前記原稿を表す原稿画像データを生成して、多層回路基板３に実装される制御装置５に送信する。
【００１３】
画像形成部２は、感光体ドラム、帯電部、露光部、現像部、転写部及び定着部を備え、制御装置５の制御下で印刷処理を行う。具体的に、画像形成部２は、画像データに基づく画像をシート（例えば用紙）上に印刷して印刷物を生成し、画像形成装置１００の外部に排出する。なお、前記画像としては、電子写真方式で形成されるトナー像、又はインクジェット方式で形成されるインク像が典型的である。また、前記画像データは、前記原稿画像データである。また、前記画像データは、画像形成装置１００とデータ通信可能に接続される情報処理装置（図示せず）から送られてくる場合もある。
【００１４】
多層回路基板３はリジット基板等である。多層回路基板３は、図２に示されるように、第１実装面ＭＳ１及び第２実装面ＭＳ２を有する。第１実装面ＭＳ１及び第２実装面ＭＳ２には、各メモリー装置４１及び制御装置５を含む各種電子部品が実装可能である。
【００１５】
第１実装面ＭＳ１及び第２実装面ＭＳ２は、積層方向Ｄ３において互いに対向する。第１実装面ＭＳ１及び第２実装面ＭＳ２の各々は、積層方向Ｄ３からの平面視で予め定められている形状（例えば矩形形状）を有する。積層方向Ｄ３は、後述の複数の誘電体層３１及び複数の配線層３２が積層される方向である。なお、説明の便宜のため、積層方向Ｄ３において、図２の紙面の左側から右側に向かう方向を負方向とし、その逆方向を正方向とする。
【００１６】
次に、左右方向Ｄ１及び前後方向Ｄ２の定義を行う。左右方向Ｄ１及び前後方向Ｄ２の各々は積層方向Ｄ３に直交し、且つ第１実装面ＭＳ１に平行な方向である。また、左右方向Ｄ１及び前後方向Ｄ２は互いに直交する。本実施形態では、左右方向Ｄ１は、第１実装面ＭＳ１の第１辺に平行な方向である。前後方向Ｄ２は、第１実装面ＭＳ１において第１辺と直交する第２辺に平行な方向である。
【００１７】
具体的に、多層回路基板３は、図２に示されるように、複数の誘電体層３１と、複数の配線層３２と、を含む。複数の誘電体層３１及び複数の配線層３２は積層方向Ｄ３において交互に積層される。図２には、複数の誘電体層３１として７つの誘電体層３１Ａ〜３１Ｇが示され、複数の配線層３２として８つの配線層３２Ａ〜３２Ｈが示されている。
【００１８】
各誘電体層３１は、概ね同じ比誘電率を有する材料等で作製される。各誘電体層３１は、第１主面及び第２主面を有する。各誘電体層３１において、前記第１主面は、積層方向Ｄ３の負方向において同じ誘電体層３１における前記第２主面と平行に対向する。前記第１主面は、前記第２主面から予め定められた距離（即ち、各誘電体層３１の厚さ分）だけ前記負方向に離れている。また、各誘電体層３１において予め定められている箇所には、各誘電体層３１を積層方向Ｄ３に貫通する貫通孔（図示せず）が形成される。前記貫通孔の各々の形成箇所は、配線層３２Ａ〜３２Ｈに形成される導体パターンの位置等により定められる。前記貫通孔の各々には層間接続体が設けられる。前記層間接続体の各々はメッキ又は導電性ペースト等により形成される。
【００１９】
各配線層３２は、低抵抗の導電性材料（例えば銅）で作製される。各配線層３２は、第３主面及び第４主面を有する。各配線層３２において、前記第３主面は、前記負方向において前記第４主面と平行に対向する。また、各配線層３２において、前記第３主面は、前記第４主面から予め定められた距離（即ち、各配線層の厚さ分）だけ前記負方向に離れる。
【００２０】
各誘電体層３１Ａ，３１Ｇの厚さｔ１１は１００．００μｍである。各誘電体層３１Ｂ，３１Ｆの厚さｔ１２は１５０．００μｍである。各誘電体層３１Ｃ，３１Ｅの厚さｔ１３は２００．００μｍである。誘電体層３１Ｄの厚さｔ１４は２００．００μｍである。各配線層３２Ａ，３２Ｈの厚さｔ２１は１８．００μｍである。各配線層３２Ｂ，３２Ｇの厚さｔ２２は３５．００μｍである。また、多層回路基板３の積層方向Ｄ３における総厚さｔは、後述のメッキ層、レジスト層及びスクリーン層を含めて１４８４．００μｍ（代表値）である。即ち、誘電体層３１Ａ，３１Ｇの厚さｔ１１は、誘電体層３１Ｂ，３１Ｆの厚さｔ１２よりも小さく、誘電体層３１Ｄの厚さｔ１４は、誘電体層３１Ｂ，３１Ｆの厚さｔ１２よりも大きい。
【００２１】
ここで、誘電体層３１Ａ，３１Ｇは本発明における第１誘電体層の一例である。誘電体層３１Ｂ，３１Ｆは本発明における第２誘電体層の一例である。また、誘電体層３１Ｄは本発明における第３誘電体層の一例である。
【００２２】
本件出願人は、従来から画像形成装置の製造及び開発を行っている。本件出願人による従来の画像形成装置でも多層回路基板が用いられている。従来の多層回路基板は、多層回路基板３と比較すると、誘電体層３１Ｂ，３１Ｆに相当する誘電体層の厚さが１５０．００μｍで、誘電体層３１Ｄに相当する誘電体層の厚さが２００．００μｍである点でのみ相違する。したがって、各誘電体層３１Ｂ，３１Ｆの厚さｔ１２は従来よりも小さくなり、誘電体層３１Ｄの厚さｔ１４は従来よりも小さい２００．００μｍである。また、誘電体層３１Ｂ，３１Ｆの厚さｔ１２は、誘電体層３１Ｄの厚さｔ１４よりも小さくなっている。各誘電体層３１Ｂ，３１Ｆの厚さｔ１２を小さくすることにより、配線層３２Ｃ，３２Ｆに形成される制御系信号線ＳＬ１〜ＳＬ３０の特性インピーダンスを低下させる必要がある場合であっても、制御系信号線ＳＬ１〜ＳＬ３０の線幅を前記従来の多層回路基板における制御系信号線よりも小さくしやすくなる。その結果、配線層３２Ｃ，３２Ｆにおける配線面積を小さくすることが可能となる。なお、制御系信号線ＳＬ１〜ＳＬ３０の具体的な線幅について後述する。
【００２３】
また、多層回路基板３の総厚さｔは、前記従来の多層回路基板の総厚さと同じであり、小さくならない。そのため、多層回路基板３へ前記電子回路部品がリフロー半田付けにより実装される際に、多層回路基板３の反りを抑制し易くなる。また、多層回路基板３の総厚さｔは、前記従来の多層回路基板の総厚さと同じであり、大きくならない。そのため、多層回路基板３に前記貫通孔が形成される際に、ドリルが多層回路基板３を通り難くなることを抑制し易くなる。多層回路基板３を構成する材料も、前記従来の多層回路基板を構成する材料と同様である。これにより、多層回路基板３の製造コストを前記従来の多層回路基板と同等とすることができる。
【００２４】
図２において、誘電体層３１Ｂ，３１Ｄ，３１Ｆはより詳細にはコアである。前記コアは、ＦＲ−４等の樹脂材料で作製される。また、スクリーン印刷又はフォトエッチング等のパターン形成手法により、誘電体層３１Ｂの第１主面に配線層３２Ｂが形成され、誘電体層３１Ｂの第２主面に配線層３２Ｃが形成される。誘電体層３１Ｂは、配線層３２Ｂ，３２Ｃと当接する。同様に、誘電体層３１Ｄの第１主面及び第２主面には配線層３２Ｄ，３２Ｅが形成され、誘電体層３１Ｄは、配線層３２Ｄ，３２Ｅと当接する。誘電体層３１Ｆの第１主面及び第２主面には配線層３２Ｆ，３２Ｇが形成され、誘電体層３１Ｆは、配線層３２Ｆ，３２Ｇと当接する。
【００２５】
なお、誘電体層３１Ｂ及び配線層３２Ｂ，３２Ｃの組合せは、所謂両面銅張り基板であってもよい。同様に、誘電体層３１Ｄ及び配線層３２Ｄ，３２Ｅの組合せと、誘電体層３１Ｆ及び配線層３２Ｆ，３２Ｇの組合せとは、前記両面銅張り基板であってもよい。
【００２６】
また、誘電体層３１Ａ，３１Ｃ，３１Ｅ，３１Ｇはプリプレグである。前記プリプレグは、硬化剤及び接着剤を含有する樹脂がガラス繊維等に含浸したシート材である。誘電体層３１Ａは、配線層３２Ａ，３２Ｂの間に設けられる。具体的に、誘電体層３１Ａは、配線層３２Ｂの第３主面上に積層される。また、誘電体層３１Ａの第１主面上には、前記パターン形成手法により配線層３２Ａが形成され積層される。誘電体層３１Ａは、多層回路基板３が作製される過程で加熱及び加圧されることにより配線層３２Ａ，３２Ｂ及び誘電体層３１Ｂに接着した後に硬化する。誘電体層３１Ｃは、誘電体層３１Ａと同様の手法で、配線層３２Ｃと配線層３２Ｄとの間に設けられ、配線層３２Ｃ及び配線層３２Ｄと当接する。同様に、誘電体層３１Ｅは配線層３２Ｅと配線層３２Ｆとの間に設けられ、配線層３２Ｅ及び配線層３２Ｆと当接する。同様に、誘電体層３１Ｇは、配線層３２Ｇと配線層３２Ｈとの間に設けられ、配線層３２Ｇ及び配線層３２Ｈと当接する。
【００２７】
各配線層３２Ａ〜３２Ｈは、前記パターン形成手法により形成される複数の導体パターンを含む。前記複数の導体パターンは、マイクロストリップライン又は導体プレーンである。
【００２８】
具体的に、各配線層３２Ａ，３２Ｈは、複数のマイクロストリップラインを含み、前記複数のマイクロストリップラインはデータバス６Ｂ（図１を参照，詳細は後述）として用いられる。また、各配線層３２Ｂ，３２Ｇは、グランドプレーンとして用いられる複数の導体プレーンを含む、また、各配線層３２Ｃ，３２Ｆは、複数のマイクロストリップラインを含み、前記複数のマイクロストリップラインの大部分は制御バス６Ａ（図１，図８等を参照，詳細は後述）として用いられる。なお、前記マイクロストリップラインの一部はデータバス６Ｂとして用いられてもよい。各配線層３２Ｄ，３２Ｅは、電源プレーンとして用いられる複数の導体プレーンを含む。
【００２９】
なお、以下において、配線層３２Ａ，３２Ｈは、配線層３２Ａ〜３２Ｈの中で、積層方向Ｄ３において最も外側に設けられる。それゆえ、配線層３２Ａ，３２Ｈは、最外層の配線層３２Ａ，３２Ｈとそれぞれ呼ばれる場合がある。また、配線層３２Ａ〜３２Ｈのうち、少なくとも配線層３２Ｃ，３２Ｆは、内層側の配線層３２Ｃ，３２Ｆとそれぞれ呼ばれる場合がある。
【００３０】
また、各配線層３２Ａ，３２Ｈはメッキ層により被覆され、各誘電体層３１Ａ，３１Ｇはレジスト層により被覆されていてもよい。また、前記レジスト層の各々には、スクリーン層により、文字及び記号が記されていてもよい。
【００３１】
各メモリー装置４１は、予め定められている規格に従って製造された表面実装型の半導体メモリー装置である。本実施形態において、前記表面実装とは、多層回路基板３の第１実装面ＭＳ１又は第２実装面ＭＳ２に直接半田付けされることである。各メモリー装置４１は、例えば、ＤＤＲ４  ＳＤＲＡＭ(Double Data Rate ４ Synchronous Dynamic Random Access Memory)である。なお、本実施形態では、各メモリー装置４１がＤＤＲ４  ｘ１６のＳＤＲＡＭの場合について説明する。各メモリー装置４１は、制御装置５の制御下で、ＤＤＲ４で定められた手順に従って制御装置５とデータ転送を実行する。
【００３２】
具体的に、各メモリー装置４１は、図３に示されるように、表面実装可能な半導体パッケージ（以下、単にパッケージという）４１１と、ボールグリッドアレイ（以下、ＢＧＡ(Ball Grid Array)という）４１２と、を含む。
【００３３】
パッケージ４１１は、本発明における第２半導体パッケージに相当する。パッケージ４１１は、メモリー装置４１の外形を構成する部分であり、樹脂材料又はセラミック材料で作製される。パッケージ４１１には、複数の半導体記憶素子が内蔵される。前記複数の半導体記憶素子には、制御装置５から各メモリー装置４１に送信されてくるデータ信号に基づきデータが記憶される。なお、前記データ信号は、各メモリー装置４１と制御装置５との間で転送され、ＤＤＲ４ではＤＱ信号とも呼ばれる。
【００３４】
パッケージ４１１は、例えば扁平な直方体形状を有する。パッケージ４１１は、概ね矩形形状を有する被実装面ＭＳ３を有する。被実装面ＭＳ３は、各メモリー装置４１が第１実装面ＭＳ１又は第２実装面ＭＳ２（図２を参照）に実装される場合に、第１実装面ＭＳ１又は第２実装面ＭＳ２と対向する面である。
【００３５】
ＢＧＡ４１２は、被実装面ＭＳ３に設けられ、複数のメモリー側端子ＭＴを含む。複数のメモリー側端子ＭＴは、互いに交差する行方向Ｄ４及び列方向Ｄ５の各々へ複数個ずつグリッド状に配列されている。行方向Ｄ４は、本発明における第３方向の一例であり、列方向Ｄ５は、本発明における第４方向の一例である。行方向Ｄ４は、被実装面ＭＳ３において平行に対向する２辺Ｓ１１，Ｓ１２に平行な方向である。列方向Ｄ５は、被実装面ＭＳ３において平行に対向する別の２辺Ｓ１３，Ｓ１４に平行な方向である。
【００３６】
なお、図３では、便宜上、参照符号ＭＴは、２つのメモリー側端子ＭＴのみを指し示す。メモリー装置４１が１６ビット幅パラレル入出力インターフェイスを備える場合、ＢＧＡ４１２は９６個のメモリー側端子ＭＴを含む。９６個のメモリー側端子ＭＴは、１６行９列（即ち、行方向Ｄ４に１６個、列方向Ｄ５に９個）に配列されている。
【００３７】
図４において、メモリー側端子ＭＴの各々を特定するために、行方向Ｄ４にはＡ行〜Ｔ行が定められ、列方向Ｄ５には第１列〜第９列が定められる。前記第１列〜前記第３列及び前記第７〜前記第９列の各々には、１６個のメモリー側端子ＭＴがＡ行〜Ｔ行まで設けられる。前記第４列〜前記第６列は、メモリー側端子ＭＴが設けられないダミー領域である。
【００３８】
図４にはさらに、各メモリー装置４１における端子配置が、各メモリー側端子ＭＴの名称（以下、端子名称という）とともに示されている。以下、図４を参照して、本実施形態で重要なメモリー側端子ＭＴについて説明する。なお、以下の説明では、メモリー側端子ＭＴの各々を特定するために、図４に示される前記端子名称が用いられる。
【００３９】
図４において、９６個のメモリー側端子ＭＴは、複数のデータ系端子ＭＴＧ１と、複数の制御系端子ＭＴＧ２と、複数のクロック系端子ＭＴＧ３と、を含む。なお、複数のデータ系端子ＭＴＧ１は本発明における第２データ系端子に相当し、複数の制御系端子ＭＴＧ２は本発明における第２制御系端子に相当する。
【００４０】
複数のデータ系端子ＭＴＧ１は、データ系信号の入出力に使用される複数のメモリー側端子ＭＴを含む。前記データ系信号は、前記データ信号を少なくとも含み、ＤＤＲ４の場合には後述のデータストローブ信号及びデータマスク信号を含む。また、データ系端子ＭＴＧ１は、ＢＧＡ４１２において、行方向Ｄ４における一方端側に列方向Ｄ５へ配列される複数のメモリー側端子ＭＴを含む。具体的に、データ系端子ＭＴＧ１は、制御系端子ＭＴＧ２よりも行方向Ｄ４のＡ行側（換言すると辺Ｓ１３側）にまとめて配置される。
【００４１】
具体的に、データ系端子ＭＴＧ１は、複数のメモリー側端子ＭＴとして、ＤＱＵ０〜ＤＱＵ７及びＤＱＬ０〜ＤＱＬ７、ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃ、ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃ、ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ並びにＤＭＬ＿ｎ／ＤＢＩＬ＿ｎを含む。なお、各データ系端子ＭＴＧ１は破線により囲まれて示されている。
【００４２】
ＤＱＵ０〜ＤＱＵ７及びＤＱＬ０〜ＤＱＬ７には、１６ビット幅パラレルの前記データ信号が入出力される。具体的に、ＤＱＵ０〜ＤＱＵ７には、８ビット幅パラレルのデータ信号である第１データ信号が入出力される。また、ＤＱＬ０〜ＤＱＬ７には、残りの８ビット幅パラレルのデータ信号である第２データ信号が入出力される。
【００４３】
ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃの組及びＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃの組の各々は、ＤＤＲ４の場合、差動端子である。ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃの組には、前記データストローブ信号の１つとして、前記第１データ信号と対をなす第１データストローブ信号が入出力される。特に、ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃの組には、前記データストローブ信号の他の１つとして、前記第２データ信号と対をなす第２データストローブ信号が入出力される。
【００４４】
ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎには、前記データマスク信号の１つとして、前記第１データ信号と対をなす第１データマスク信号が入出力される。ＤＭＬ＿ｎ／ＤＢＩＬ＿ｎには、前記データマスク信号の他の１つとして、前記第２データ信号と対をなす第２データマスク信号が入出力される。
【００４５】
なお、メモリー装置４１の規格によっては、前記データストローブ信号の各々及び前記データマスク信号が定義されてない場合も考えられる。この場合、データ系端子ＭＴＧ１は、前記データ信号の入出力端子のみを含むことになる。
【００４６】
制御系端子ＭＴＧ２は、ＢＧＡ４１２においてデータ系端子ＭＴＧ１よりも行方向Ｄ４の他方端側に、列方向Ｄ５へ配列されている。具体的に、制御系端子ＭＴＧ２は、データ系端子ＭＴＧ１よりもＴ行側（換言すると辺Ｓ１４側）のＫ行からＴ行に渡り、行方向Ｄ４へ配列されている。
【００４７】
制御系端子ＭＴＧ２は、制御系信号の入出力に使用される複数のメモリー側端子ＭＴを含む。前記制御系信号は、前記データ転送を制御するための信号であり、メモリー装置４１においてデータ系信号の処理（具体的には、データ書き込み処理及びデータ読み出し処理）に用いられる。前記制御系信号は、ＤＤＲ４の場合、コマンド信号、アドレス信号及び制御信号を含む。具体的に、制御系端子ＭＴＧ２は、前記複数のメモリー側端子ＭＴとして、ＯＤＴ、ＡＣＴ＿ｎ、ＣＳ＿ｎ、ＲＡＳ＿ｎ／Ａ１６、ＣＡＳ＿ｎ／Ａ１５、ＷＥ＿ｎ／Ａ１４、ＢＧ０、ＢＡ０，ＢＡ１、Ａ０〜Ａ９、Ａ１１、Ａ１３、Ａ１０／ＡＰ、Ａ１２／ＢＣ＿ｎ、ＲＥＳＥＴ＿ｎ、ＡＬＥＲＴ＿ｎ、ＰＡＲ及びＣＫＥを含む。図４中、各制御系端子ＭＴＧ２には、一点鎖線の枠が付されている。
【００４８】
ＯＤＴには、前記制御信号の１つであるオンダイターミネーション信号が入力される。ＡＣＴ＿ｎには、前記コマンド信号の１つであるアクティベートコマンドが入力される。
ＣＳ＿ｎには、前記制御信号の１つであるチップ選択信号が入力される。ＲＡＳ＿ｎ／Ａ１６、ＣＡＳ＿ｎ／Ａ１５及びＷＥ＿ｎ／Ａ１４には、前記コマンド信号の１つであるライトコマンド又はリードコマンドが入力される。なお、ＲＡＳ＿ｎ／Ａ１６、ＣＡＳ＿ｎ／Ａ１５及びＷＥ＿ｎ／Ａ１４の各々には、後述のアドレス信号も入力される。ＢＧ０には、前記制御信号の１つであるバンクグループ信号が入力される。ＢＡ０及びＢＡ１の各々には、前記アドレス信号の１つであるバンクアドレス信号が入力される。
【００４９】
Ａ０〜Ａ９、Ａ１１、Ａ１３、Ａ１０／ＡＰ、Ａ１２／ＢＣ＿ｎ、ＷＥ＿ｎ／Ａ１４、ＣＡＳ＿ｎ／Ａ１５、ＲＡＳ＿ｎ／Ａ１６及びＡ１７の各々には、各種アドレス信号が入力される。前記各種アドレス信号は、前記ロウアドレスを指定するためのアドレス信号と、前記カラムアドレスを指定するためのアドレス信号と、を含む。
【００５０】
Ａ１０／ＡＰにはさらに、前記制御信号の１つであるオートプリチャージ信号が入力される。Ａ１２／ＢＣ＿ｎにはさらに、前記制御信号の１つであるバーストチョップ信号が入力される。ＲＥＳＥＴ＿ｎには、前記制御信号の１つであるリセット信号が入力される。ＰＡＲには、前記制御信号の１つであるパリティー信号が入力される。ＡＬＥＲＴ＿ｎは、パリティーエラーの発生時に制御装置５との間で送受信される制御信号の入出力端子である。ＣＫＥは、クロックイネーブル信号の入力端子である。
【００５１】
クロック系端子ＭＴＧ３は、クロック信号の入出力に使用される複数のメモリー側端子ＭＴである。なお、図４中、各クロック系端子ＭＴＧ３には、二点鎖線の枠が付されている。クロック系端子ＭＴＧ３は、行方向Ｄ４においてデータ系端子ＭＴＧ１及び制御系端子ＭＴＧ２の間に配置される。
【００５２】
具体的に、クロック系端子ＭＴＧ３は、複数のメモリー側端子ＭＴとしてＣＫ＿ｔ及びＣＫ＿ｃを含む。ＣＫ＿ｔ及びＣＫ＿ｃには、差動信号であるクロック信号が入力される。
【００５３】
なお、メモリー側端子ＭＴは、データ系端子ＭＴＧ１、制御系端子ＭＴＧ２及びクロック系端子ＭＴＧ３以外にも複数の電源端子（ＶＳＳ等）を含む。
【００５４】
図１において、制御装置５は、表面実装型の半導体集積回路である。前記半導体集積回路としては、ＣＰＵ（Central Processing Unit）、マイコン、ＡＳＩＣ（Application Specific Integrated Circuit）又はＤＳＰ(Digital Signal Processor)等の電子回路が考えられる。制御装置５は、図示しないＲＯＭ(Read Only Memory)等に格納されているプログラムを実行し、画像形成装置１００を統括的に制御する。具体的に、制御装置５は、前記規格に従って、各メモリー装置４１との間で前記データ転送を制御する。制御装置５はさらに、画像読取部１及び画像形成部２を制御し、各種画像処理を実行することもできる。
【００５５】
具体的に、制御装置５は、図５に示されるように、前記表面実装型の半導体パッケージ（以下、単にパッケージという）５１と、ＢＧＡ５２と、を含む。
【００５６】
パッケージ５１は、本発明における半導体パッケージ又は第１半導体パッケージに相当する。パッケージ５１は、樹脂材料又はセラミック材料で作製される。パッケージ５１には、前記電子回路が内蔵される。パッケージ５１は、例えば扁平な直方体形状を有する。パッケージ５１は、概ね矩形形状を有する被実装面ＭＳ４を有する。被実装面ＭＳ４は、制御装置５が多層回路基板３（図２を参照）に実装される場合に、第１実装面ＭＳ１又は第２実装面ＭＳ２と対向する面である。
【００５７】
ＢＧＡ５２は、本発明における半導体パッケージの一面に相当する被実装面ＭＳ４に設けられる。ＢＧＡ５２は、被実装面ＭＳ４において互いに交差する行方向Ｄ６及び列方向Ｄ７へ複数個ずつグリッド状に配列される複数の制御側端子ＣＴを含む。行方向Ｄ６及び列方向Ｄ７は、本発明における第２方向及び第１方向の一例であり、複数の制御側端子ＣＴは、本発明における複数の端子に相当する。なお、図５では、都合上、参照符号ＣＴは、２つの制御側端子ＣＴのみを指し示す。
【００５８】
行方向Ｄ６及び列方向Ｄ７は、被実装面ＭＳ４において互いに交差する。具体的に、行方向Ｄ６は、被実装面ＭＳ４において平行に対向する２辺Ｓ２１，Ｓ２２に平行な方向である。列方向Ｄ７は、被実装面ＭＳ４において２辺Ｓ２１，Ｓ２２と直交する別の２辺Ｓ２３，Ｓ２４に平行な方向である。
【００５９】
さらに具体的に、ＢＧＡ５２は、複数の制御側端子ＣＴとして、例えば１４５個の制御側端子ＣＴを含む。１４５個の制御側端子ＣＴは、２９行５列（即ち、行方向Ｄ６に２９行、列方向Ｄ７に５列）に配列されている。
【００６０】
なお、図６Ａ及び図６Ｂに示されるように、１４５個の制御側端子ＣＴの各々を特定するために、行方向Ｄ６に第１行〜第２９行が定められ、列方向Ｄ７にはＡ列〜Ｅ列が定められる。具体的に、前記第Ａ列は、被実装面ＭＳ４の辺Ｓ２１（図５を参照）に最も近接し且つ辺Ｓ２１に沿う列である。
【００６１】
また、図６Ａ及び図６Ｂの各々では、都合上、参照符号ＣＴは１つの制御側端子ＣＴのみを指し示す。また、第１行〜第２９行のうち、図６Ａには第１行〜第１３行が示され、図６Ｂには第１４行〜第２９行が示される。なお、制御装置５は、データ転送以外にも、画像読取部１及び画像形成部２とのデータ転送用に複数の端子を備えている。前記複数の端子は、複数の制御側端子ＣＴのＥ列よりもさらに列方向Ｄ７側に設けられる。前記複数の端子は、行方向Ｄ６の第１行及び第２９行よりもさらに行方向Ｄ６側に設けられることもできる。
【００６２】
また、図６Ａ及び図６Ｂの各々には、各メモリー装置４１がＤＤＲ１６  ｘ１６のメモリー装置である場合における制御装置５の端子配置が各制御側端子ＣＴの端子名称とともに示されている。以下、図６Ａ及び図６Ｂを参照して、本実施形態で重要な端子について説明する。なお、以下の説明では、制御側端子ＣＴの各々を特定するため、図６Ａ及び図６Ｂに示される端子名称が用いられる。
【００６３】
図６Ａ及び図６Ｂにおいて、１４５個の制御側端子ＣＴは、複数のデータ系端子ＣＴＧ１と、複数の制御系端子ＣＴＧ２と、複数のクロック系端子ＣＴＧ３と、を含む。なお、図６Ａ及び図６Ｂでは、複数のデータ系端子ＣＴＧ１は、後述の第１端子領域ＴＲ１に破線で囲まれて示され、制御系端子ＣＴＧ２は、後述の第２端子領域ＴＲ２に一点鎖線で囲まれて示され、クロック系端子ＣＴＧ３は、後述の第３端子領域ＴＲ３に二点鎖線で囲まれて示される。
【００６４】
なお、複数のデータ系端子ＣＴＧ１は、本発明における複数のデータ系端子と複数の第１データ系端子との一例である。複数の制御系端子ＣＴＧ２は、本発明における複数の制御系端子と複数の第１制御系端子の一例である。
【００６５】
図６Ａ及び図６Ｂにおいて、複数のデータ系端子ＣＴＧ１は、各メモリー装置４１との間で転送されるデータ系信号のうち、少なくとも前記データ信号の入出力に使用される複数の制御側端子ＣＴを含む。本実施形態では、複数のデータ系端子ＣＴＧ１には、前記データ系信号が入出力される。また、データ系端子ＣＴＧ１は、列方向Ｄ７の一方端に行方向Ｄ６へ配列される複数の制御側端子ＣＴを含む。
【００６６】
さらに具体的に、複数のデータ系端子ＣＴＧ１は、被実装面ＭＳ４（図５を参照）において、第１端子領域ＴＲ１に設けられる。第１端子領域ＴＲ１は、列方向Ｄ７において最も外側の前記Ａ列を少なくとも含む。本実施形態では、第１端子領域ＴＲ１は、後述の第２端子領域ＴＲ２よりも辺Ｓ２２（図５を参照）寄りの前記Ａ列及び前記Ｂ列を含む。第１端子領域ＴＲ１はさらに、第２端子領域ＴＲ２よりも辺Ｓ２３に近い列である前記第１４列〜第２９列を含む。より詳細には、データ系端子ＣＴＧ１において、複数の制御側端子ＣＴは、列方向Ｄ７の前記Ａ列及び前記Ｂ列の各々に関しては、第１行から第１２行と、第１５行から第２９行に設けられる。また、列方向Ｄ７の前記Ｃ列から前記Ｅ列の各々に関しては、これら制御側端子ＣＴは、第１４行から第２９行に設けられる。
【００６７】
また、データ系端子ＣＴＧ１の各々には、４個のメモリー装置４１のいずれかとの間で転送される前記データ系信号が入出力される。データ系端子ＣＴＧ１は、４個のメモリー装置４１毎に対応するグループに分けられる。具体的に、データ系端子ＣＴＧ１は、第１グループＴＳＧ１（図６Ａを参照）と、第２グループＴＳＧ２（図６Ｂを参照）と、第３グループＴＳＧ３（図６Ｂを参照）と、第４グループＴＳＧ４（図６Ｂを参照）と、に分けられる。
【００６８】
図６Ａにおいて、第１グループＴＳＧ１は、列方向Ｄ７の一方端において行方向Ｄ６へ配列されるデータ系端子ＣＴＧ１を含む。図６Ｂにおいて、第２グループＴＳＧ２〜第４グループＴＳＧ４は、列方向Ｄ７の一方端において行方向Ｄ６へ配列されるデータ系端子ＣＴＧ１を含む。
【００６９】
より詳細には、図６Ａにおいて、第１グループＴＳＧ１は、メモリー装置４１Ａに対応し、メモリー装置４１Ａとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。具体的に、第１グループＴＳＧ１において、複数のデータ系端子ＣＴＧ１は、列方向Ｄ７の前記Ａ列及び前記Ｂ列の各々の第１行〜第１２行に設けられ、ＤＭ０、ＤＱ０〜ＤＱ７、ＤＱＳ０＿Ｐ、ＤＱＳ０＿Ｎ、ＤＭ１、ＤＱ８〜ＤＱ１５、ＤＱＳ１＿Ｐ及びＤＱＳ１＿Ｎを含む。
【００７０】
ＤＭ０には前記第１データマスク信号が入出力される。ＤＱ０〜ＤＱ７には前記第１データ信号が入出力される。ＤＱＳ０＿Ｐ及びＤＱＳ０＿Ｎには、差動信号である前記第１データストローブ信号が入出力される。ＤＭ１には前記第２データマスク信号が入出力される。ＤＱ８〜ＤＱ１５には前記第２データ信号が入出力される。ＤＱＳ１＿Ｐ及びＤＱＳ１＿Ｎには、差動信号である前記第２データストローブ信号が入出力される。
【００７１】
第２グループＴＳＧ２は、メモリー装置４１Ｂに対応し、メモリー装置４１Ｂとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。第２グループＴＳＧ２において、複数のデータ系端子ＣＴＧ１は、前記Ａ列及び前記Ｂ列の第１５行〜第１８行と、前記Ｃ列及び前記Ｅ列の第１４行〜第１８行と、前記Ｄ列の第１４行〜第１９行と、に設けられる。換言すると、第２グループＴＳＧ２において、複数のデータ系端子ＣＴＧ１は、複数の制御系端子ＣＴＧ２よりも行方向Ｄ２の第２９行側（即ち、本発明における第２方向の他方端側）に設けられる制御側端子ＣＴを含む。
【００７２】
第２グループＴＳＧ２において、複数のデータ系端子ＣＴＧ１は、ＤＭ２、ＤＱ１６〜ＤＱ２３、ＤＱＳ２＿Ｐ、ＤＱＳ２＿Ｎ、ＤＭ３、ＤＱ２４〜ＤＱ３１、ＤＱＳ３＿Ｐ及びＤＱＳ３＿Ｎを含む。ＤＭ２及びＤＭ３には、前記第１データマスク信号及び前記第２データマスク信号がそれぞれ入出力される。ＤＱ１６〜ＤＱ２３には前記第１データ信号が入出力され、ＤＱ２４〜ＤＱ３１には前記第２データ信号が入出力される。ＤＱＳ２＿Ｐ及びＤＱＳ２＿Ｎには、前記第１データストローブ信号が入出力され、ＤＱＳ５＿Ｐ及びＤＱＳ５＿Ｎには、前記第２データストローブ信号が入出力される。
【００７３】
第３グループＴＳＧ３は、メモリー装置４１Ｃに対応し、メモリー装置４１Ｃとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。第３グループＴＳＧ３において、複数のデータ系端子ＣＴＧ１は、前記Ａ列〜前記Ｃ列及び前記Ｅ列の各々の第１９行〜第２３行と、前記Ｄ列の第２０行〜第２３行と、に設けられる。
【００７４】
第３グループＴＳＧ３において、制御側端子ＣＴは、ＤＭ４、ＤＱ３２〜ＤＱ３９、ＤＱＳ４＿Ｐ、ＤＱＳ４＿Ｎ、ＤＭ５、ＤＱ４０〜ＤＱ４７、ＤＱＳ５＿Ｐ及びＤＱＳ５＿Ｎを含む。
【００７５】
ＤＭ４及びＤＭ５には、前記第１データマスク信号及び前記第２データマスク信号がそれぞれ入出力される。ＤＱ３２〜ＤＱ３９には前記第１データ信号が入出力され、ＤＱ４０〜ＤＱ４７には前記第２データ信号が入出力される。ＤＱＳ４＿Ｐ及びＤＱＳ４＿Ｎには、差動信号である前記第１データストローブ信号が入出力され、ＤＱＳ５＿Ｐ及びＤＱＳ５＿Ｎには、差動信号である前記第２データストローブ信号が入出力される。
【００７６】
第４グループＴＳＧ４は、メモリー装置４１Ｄに対応し、メモリー装置４１Ｄとの前記データ系信号の入出力に使用される複数のデータ系端子ＣＴＧ１を含む。複数のデータ系端子ＣＴＧ１は、列方向Ｄ７の前記Ａ列及び前記Ｂ列の各々において第２４行から第２９行に設けられる。また、複数のデータ系端子ＣＴＧ１は、列方向Ｄ７の前記Ｃ列において第２４行から第２７行に設けられる。また、複数のデータ系端子ＣＴＧ１は、列方向Ｄ７の前記Ｄ列において第２４行から第２７行に設けられる。複数のデータ系端子ＣＴＧ１は、列方向Ｄ７の前記Ｅ列において第２４行から第２６行に設けられる。
【００７７】
第４グループＴＳＧ４において、制御側端子ＣＴは、ＤＭ６、ＤＱ４８〜ＤＱ５５、ＤＱＳ６＿Ｐ、ＤＱＳ６＿Ｎ、ＤＭ７、ＤＱ５６〜ＤＱ６３、ＤＱＳ７＿Ｐ及びＤＱＳ７＿Ｎを含む。
【００７８】
ＤＭ６及びＤＭ７には、前記第１データマスク信号及び前記第２データマスク信号がそれぞれ入出力される。ＤＱ４８〜ＤＱ５５には前記第１データ信号が入出力され、ＤＱ５６〜ＤＱ６３には前記第２データ信号が入出力される。ＤＱＳ６＿Ｐ及びＤＱＳ６＿Ｎには、前記第１データストローブ信号が入出力され、ＤＱＳ７＿Ｐ及びＤＱＳ７＿Ｎには、前記第２データストローブ信号が入出力される。
【００７９】
図６Ａにおいて、複数の制御系端子ＣＴＧ２は、４個のメモリー装置４１への前記制御系信号の出力に使用される複数の制御側端子ＣＴを含む。制御系端子ＣＴＧ２は、複数のデータ系端子ＣＴＧ１よりも列方向Ｄ７の他方端側に前記行方向Ｄ６へ配列される制御側端子ＣＴを含む。制御系端子ＣＴＧ２は、被実装面ＭＳ４（図５を参照）において、第１端子領域ＴＲ１の一部分よりも前記Ｅ列に近い第２端子領域ＴＲ２に配列される。具体的に、第２端子領域ＴＲ２は、第１端子領域ＴＲ１において第１グループＴＳＧ１が設けられる領域よりも列方向Ｄ７において前記Ｅ列に近い側で、且つ第２グループＴＳＧ２が設けられる領域よりも行方向Ｄ６において前記第１行に近い側に設けられる。換言すると、複数の制御系端子ＣＴＧ２、行方向Ｄ６の前記第１行（即ち、本発明における第２方向の一方端側）に設けられる複数の制御側端子ＣＴを含む。より詳細には、複数の制御系端子ＣＴＧ２は、前記Ｃ列〜前記Ｅ列の各々の第１行〜第１３行に設けられる。なお、第２端子領域ＴＲ２は、第１端子領域ＴＲ１において第１グループＴＳＧ１が設けられる領域よりも列方向Ｄ７において前記Ｅ列に近い側で、且つ第２グループＴＳＧ２が設けられる領域よりも行方向Ｄ６において前記第２９行に近い側に設けられてもよい。
【００８０】
複数の制御系端子ＣＴＧ２は、ＯＤＴ０、ＯＤＴ１、ＣＫＥ０、ＣＫＥ１、ＡＣＴ＿ｎ、ＣＳＮ０、ＣＳＮ１、ＢＡ０、ＢＡ１、ＢＧ０、Ａ０〜Ａ１６、ＲＥＳＥＴ、ＡＬＥＲＴ及びＰＡＲを含む。
【００８１】
ＯＤＴ０及びＯＤＴ１からは、前記オンダイターミネーション信号が出力される。ＣＫＥ０及びＣＫＥ１からは、前記クロックイネーブル信号が出力される。ＡＣＴ＿ｎからは、前記アクティベートコマンドが出力される。ＣＳＮ０及びＣＳＮ１からは、前記チップ選択信号が出力される。ＢＡ０及びＢＡ１からは、前記バンクアドレス信号が出力される。ＢＧ０からは、前記バンクグループ信号が出力される。Ａ０〜Ａ１６からは、前記各種アドレス信号が出力される。Ａ１４〜Ａ１６からは、前記ライトコマンド又は前記リードコマンドがさらに出力される。Ａ１２からは、前記バーストチョップ信号がさらに出力される。Ａ１０からは、前記オートプリチャージ信号も出力される。ＰＡＲからは、各前記パリティー信号が出力される。ＲＥＳＥＴからは、前記リセット信号が出力される。ＡＬＥＲＴからは、前記パリティーエラーの発生時に転送される制御信号が入出力される。
【００８２】
図６Ａ及び図６Ｂにおいて、複数のクロック系端子ＣＴＧ３は、各メモリー装置４１へ出力される前記クロック系信号の出力に使用される複数の制御側端子ＣＴを含む。クロック系端子ＣＴＧ３は、列方向Ｄ７の一方端に行方向Ｄ６へ配列される。具体的に、クロック系端子ＣＴＧ３は、被実装面ＭＳ４（図５を参照）において、辺Ｓ２２に最も近い前記Ａ列を含む第３端子領域ＴＲ３に設けられる。具体的に、第３端子領域ＴＲ３は、前記Ａ列及び前記Ｂ列の各々において第１３行〜第１４行に設けられる。
【００８３】
複数のクロック系端子ＣＴＧ３は、２つのＣＫ０と、２つのＣＫ１と、を含む。２つのＣＫ０からは、差動信号である前記クロック信号が出力される。また、２つのＣＫ１からは、差動信号である前記クロック信号が出力される。
【００８４】
なお、被実装面ＭＳ４には、データ系端子ＣＴＧ１、制御系端子ＣＴＧ２及びクロック系端子ＣＴＧ３以外にも、電源端子（ＶＳＳ等）が適宜設けられる。
【００８５】
次に、図７を参照して、各メモリー装置４１及び制御装置５の多層回路基板３における実装位置について説明する。
【００８６】
図７において、制御装置５と、複数のメモリー装置４１とは、複数のデータ系端子ＣＴＧ１が複数の制御系端子ＭＴＧ２よりも複数のデータ系端子ＭＴＧ１と前記多層回路基板において近接するように多層回路基板３に実装される。具体的に、複数のメモリー装置４１及び制御装置５は、第１実装面ＭＳ１及び第２実装面ＭＳ２（図２を参照）の少なくとも一方に、リフロー半田付けにより実装される。複数のメモリー装置４１のうち、いくつかのメモリー装置４１が第１実装面ＭＳ１に実装され、残りのメモリー装置４１が第２実装面ＭＳ２に実装される実施形態も考えられる。制御装置５は、このような実施形態にも対応可能な端子配置（図６Ａ及び図６Ｂを参照）を有する。なお、以下では、各メモリー装置４１及び制御装置５が第２実装面ＭＳ２に実装される場合について説明する。
【００８７】
さらに具体的に、メモリー装置４１の各々は、第２実装面ＭＳ２において、左右方向Ｄ１に沿って予め定められている間隔をあけて並置される。また、メモリー装置４１の各々において、データ系端子ＭＴＧ１が制御系端子ＭＴＧ２よりも前後方向Ｄ２の正方向側に実装される。なお、図７において、データ系端子ＭＴＧ１は、縦線及び横線からなるグリッド状のハッチングで示され、制御系端子ＭＴＧ２は、縦線からなるハッチングで示されている。
【００８８】
また、制御装置５は、第２実装面ＭＳ２において各メモリー装置４１が実装される位置よりも前後方向Ｄ２の正方向側に予め定められた距離だけ離間する位置に実装される。また、制御装置５は、制御系端子ＣＴＧ２よりもデータ系端子ＣＴＧ１が前後方向Ｄ２の負方向側に実装される。したがって、データ系端子ＣＴＧ１は、第１実装面ＭＳ１において各制御系端子ＭＴＧ２よりも各データ系端子ＭＴＧ１と近接するように、制御装置５は実装される。
【００８９】
また、第２実装面ＭＳ２において、クロック系端子ＣＴＧ３から見て前後方向Ｄ２の負方向側に近接する位置には、前記クロック信号のスルーレート調整用に１又は複数のコンデンサＣ１が実装される。本実施形態では、クロック系端子ＣＴＧ３に含まれる制御側端子ＣＴ（即ち、ＣＫ０（図６Ａを参照），ＣＫ１（図６Ｂを参照））の数に相当する４個のコンデンサＣ１が実装される。
【００９０】
次に、各メモリー装置４１及び制御装置５を接続するバス６について説明する。
【００９１】
図１において、制御装置５と、各メモリー装置４１とは、バス６によりデータ転送可能に接続される。バス６は、制御バス６Ａと、データバス６Ｂと、複数のクロック信号線６Ｃを含む。
【００９２】
図８において、制御バス６Ａは、それぞれが前記マイクロストリップラインである制御系信号線ＳＬ１〜ＳＬ３０を含む。制御系信号線ＳＬ１〜ＳＬ３０は、複数の制御系端子ＣＴＧ２及び複数の制御系端子ＭＴＧ２を電気的に接続する。制御系信号線ＳＬ１〜ＳＬ１は、内層側の配線層３２Ｆを用いて形成される。制御系信号線ＳＬ１６〜ＳＬ３０は、内層側の配線層３２Ｃを用いて形成される。
【００９３】
制御バス６Ａのトポロジーは、フライバイトポロジーである。前記フライバイトポロジーでは、制御装置５側の制御系端子ＣＴＧ２（図６Ａ及び図６Ｂを参照）と、各メモリー装置４１側の制御系端子ＭＴＧ２（図４を参照）とが、制御バス６Ａによりデイジーチェーンで配線される。
【００９４】
具体的には、図９Ａに示されるように、制御装置５における１５個の制御系端子ＣＴＧ２（具体的には、ＰＡＲ，Ａ０〜Ａ２，Ａ９，Ａ１０，Ａ１２，Ａ１４〜Ａ１６，ＢＧ０，ＣＳＮ１，ＣＫＥ１，ＡＣＴ＿ｎ，ＯＤＴ１）の各々は、層間接続体ＣＶ１〜ＣＶ１５と電気的に接続される。また、多層回路基板３において、図９Ｂに示されるように、各メモリー装置４１における１５個のメモリー側端子ＭＴ（具体的には、ＰＡＲ，Ａ０〜Ａ２，Ａ９，Ａ１０／ＡＰ，Ａ１２／ＢＣ＿ｎ，ＷＥ＿ｎ／Ａ１４，ＣＡＳ＿ｎ／Ａ１５，ＲＡＳ＿ｎ／Ａ１６，ＢＧ０，ＣＳ＿ｎ，ＣＫＥ，ＡＣＴ＿ｎ，ＯＤＴ）の各々は、層間接続体ＭＶ１〜ＭＶ１５と電気的に接続される。各層間接続体ＣＶ１〜ＣＶ１５，ＭＶ１〜ＭＶ１５は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図８を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【００９５】
制御装置５のＰＡＲ（図９Ａを参照）は、層間接続体ＣＶ１、制御系信号線ＳＬ１及び層間接続体ＭＶ１（図９Ｂを参照）を介して、各メモリー装置４１のＰＡＲと電気的に接続される。
【００９６】
制御装置５のＡ９（図９Ａを参照）は、層間接続体ＣＶ２、制御系信号線ＳＬ２及び層間接続体ＭＶ２（図９Ｂを参照）を介して、各メモリー装置４１のＡ９と電気的にそれぞれ接続される。
【００９７】
制御装置５のＡ２（図９Ａを参照）は、層間接続体ＣＶ３、制御系信号線ＳＬ３及び層間接続体ＭＶ３（図９Ｂを参照）を介して、各メモリー装置４１のＡ２と電気的にそれぞれ接続される。
【００９８】
制御装置５のＡ１（図９Ａを参照）は、層間接続体ＣＶ４、制御系信号線ＳＬ４及び層間接続体ＭＶ４（図９Ｂを参照）を介して、各メモリー装置４１のＡ１と電気的にそれぞれ接続される。
【００９９】
制御装置５のＡ０（図９Ａを参照）は、層間接続体ＣＶ５、制御系信号線ＳＬ５及び層間接続体ＭＶ５（図９Ｂを参照）を介して、各メモリー装置４１のＡ０と電気的にそれぞれ接続される。
【０１００】
制御装置５のＡ１５（図９Ａを参照）は、層間接続体ＣＶ６、制御系信号線ＳＬ６及び層間接続体ＭＶ６（図９Ｂを参照）を介して、各メモリー装置４１のＣＡＳ＿ｎ／Ａ１５と電気的に接続される。
【０１０１】
制御装置５のＢＧ０（図９Ａを参照）は、層間接続体ＣＶ７、制御系信号線ＳＬ７及び層間接続体ＭＶ７（図９Ｂを参照）を介して、各メモリー装置４１のＢＧ０と電気的に接続される。
【０１０２】
制御装置５のＡ１２（図９Ａを参照）は、層間接続体ＣＶ８、制御系信号線ＳＬ８及び層間接続体ＭＶ８（図９Ｂを参照）を介して、各メモリー装置４１のＡ１２／ＢＣ＿ｎと電気的に接続される。
【０１０３】
制御装置５のＡ１０（図９Ａを参照）は、層間接続体ＣＶ９、制御系信号線ＳＬ９及び層間接続体ＭＶ９（図９Ｂを参照）を介して、各メモリー装置４１のＡ１０／ＡＰと電気的に接続される。
【０１０４】
制御装置５のＡ１６（図９Ａを参照）は、層間接続体ＣＶ１０、制御系信号線ＳＬ１０及び層間接続体ＭＶ１０（図９Ｂを参照）を介して、各メモリー装置４１のＲＡＳ＿ｎ／Ａ１６と電気的に接続される。
【０１０５】
制御装置５のＡ１４（図９Ａを参照）は、層間接続体ＣＶ１１、制御系信号線ＳＬ１１及び層間接続体ＭＶ１１（図９Ｂを参照）を介して、各メモリー装置４１のＷＥ＿ｎ／Ａ１４と電気的に接続される。
【０１０６】
制御装置５のＣＳＮ１（図９Ａを参照）は、層間接続体ＣＶ１２、制御系信号線ＳＬ１２及び層間接続体ＭＶ１２（図９Ｂを参照）を介して、各メモリー装置４１のＣＳ＿ｎと電気的に接続される。
【０１０７】
制御装置５のＣＫＥ１（図９Ａを参照）は、層間接続体ＣＶ１３、制御系信号線ＳＬ１３及び層間接続体ＭＶ１３（図９Ｂを参照）を介して、各メモリー装置４１のＣＫＥと電気的に接続される。
【０１０８】
制御装置５のＡＣＴ＿ｎ（図９Ａを参照）は、層間接続体ＣＶ１４、制御系信号線ＳＬ１４及び層間接続体ＭＶ１４（図９Ｂを参照）を介して、各メモリー装置４１のＡＣＴ＿ｎと電気的に接続される。
【０１０９】
制御装置５のＯＤＴ１（図９Ａを参照）は、層間接続体ＣＶ１５、制御系信号線ＳＬ１５及び層間接続体ＭＶ１５（図９Ｂを参照）を介して、各メモリー装置４１のＯＤＴと電気的に接続される。
【０１１０】
また、図１０Ａに示されるように、制御装置５における別の１５個の制御側端子ＣＴ（具体的に、ＯＤＴ０、ＣＫＥ０、ＣＳＮ０、ＢＡ０、ＢＡ１、Ａ３〜Ａ８、Ａ１１、Ａ１３、ＲＥＳＥＴ及びＡＬＥＲＴ）の各々は層間接続体ＣＶ１６〜ＣＶ３０と電気的に接続される。また、多層回路基板３において、図１０Ｂに示されるように、各メモリー装置４１における別の１５個のメモリー側端子ＭＴ（ＯＤＴ、ＣＫＥ、ＣＳ＿ｎ、ＢＡ０，ＢＡ１、Ａ３〜Ａ８、Ａ１１、Ａ１３、ＲＥＳＥＴ＿ｎ及びＡＬＥＲＴ＿ｎ）の各々は、層間接続体ＭＶ１６〜ＭＶ３０と電気的に接続される。各層間接続体ＣＶ１６〜ＣＶ３０，ＭＶ１６〜ＭＶ３０は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｃ（図２及び図８を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。なお、図１０Ｂには、都合上、１つのメモリー装置４１だけが示されている。
【０１１１】
制御装置５のＡＬＥＲＴ（図１０Ａを参照）は、層間接続体ＣＶ１６、制御系信号線ＳＬ１６及び層間接続体ＭＶ１６（図１０Ｂを参照）を介して、各メモリー装置４１のＡＬＥＲＴ＿ｎと電気的に接続される。
【０１１２】
制御装置５のＲＥＳＥＴ（図１０Ａを参照）は、層間接続体ＣＶ１７、制御系信号線ＳＬ１７及び層間接続体ＭＶ１７（図１０Ｂを参照）を介して、各メモリー装置４１のＲＥＳＥＴ＿ｎと電気的に接続される。
【０１１３】
制御装置５のＡ１３（図１０Ａを参照）は、層間接続体ＣＶ１８、制御系信号線ＳＬ１８及び層間接続体ＭＶ１８（図１０Ｂを参照）を介して、各メモリー装置４１のＡ１３と電気的に接続される。
【０１１４】
制御装置５のＡ１１（図１０Ａを参照）は、層間接続体ＣＶ１９、制御系信号線ＳＬ１９及び層間接続体ＭＶ１９（図１０Ｂを参照）を介して、各メモリー装置４１のＡ１１と電気的に接続される。
【０１１５】
制御装置５のＡ８（図１０Ａを参照）は、層間接続体ＣＶ２０、制御系信号線ＳＬ２０及び層間接続体ＭＶ２０（図１０Ｂを参照）を介して、各メモリー装置４１のＡ８と電気的に接続される。
【０１１６】
制御装置５のＡ７（図１０Ａを参照）は、層間接続体ＣＶ２１、制御系信号線ＳＬ２１及び層間接続体ＭＶ２１（図１０Ｂを参照）を介して、各メモリー装置４１のＡ７と電気的に接続される。
【０１１７】
制御装置５のＡ６（図１０Ａを参照）は、層間接続体ＣＶ２２、制御系信号線ＳＬ２２及び層間接続体ＭＶ２２（図１０Ｂを参照）を介して、各メモリー装置４１のＡ６と電気的に接続される。
【０１１８】
制御装置５のＡ５（図１０Ａを参照）は、層間接続体ＣＶ２３、制御系信号線ＳＬ２３及び層間接続体ＭＶ２３（図１０Ｂを参照）を介して、各メモリー装置４１のＡ５と電気的に接続される。
【０１１９】
制御装置５のＡ４（図１０Ａを参照）は、層間接続体ＣＶ２４、制御系信号線ＳＬ２４及び層間接続体ＭＶ２４（図１０Ｂを参照）を介して、各メモリー装置４１のＡ４と電気的に接続される。
【０１２０】
制御装置５のＡ３（図１０Ａを参照）は、層間接続体ＣＶ２５、制御系信号線ＳＬ２５及び層間接続体ＭＶ２５（図１０Ｂを参照）を介して、各メモリー装置４１のＡ３と電気的に接続される。
【０１２１】
制御装置５のＢＡ１（図１０Ａを参照）は、層間接続体ＣＶ２６、制御系信号線ＳＬ２６及び層間接続体ＭＶ２６（図１０Ｂを参照）を介して、各メモリー装置４１のＢＡ１と電気的に接続される。
【０１２２】
制御装置５のＢＡ０（図１０Ａを参照）は、層間接続体ＣＶ２７、制御系信号線ＳＬ２７及び層間接続体ＭＶ２７（図１０Ｂを参照）を介して、各メモリー装置４１のＢＡ０と電気的に接続される。
【０１２３】
制御装置５のＣＳＮ０（図１０Ａを参照）は、層間接続体ＣＶ２８、制御系信号線ＳＬ２８及び層間接続体ＭＶ２８（図１０Ｂを参照）を介して、各メモリー装置４１のＣＳ＿ｎと電気的に接続される。
【０１２４】
制御装置５のＣＫＥ０（図１０Ａを参照）は、層間接続体ＣＶ２９、制御系信号線ＳＬ２９及び層間接続体ＭＶ２９（図１０Ｂを参照）を介して、各メモリー装置４１のＣＫＥと電気的に接続される。
【０１２５】
制御装置５のＯＤＴ０（図１０Ａを参照）は、層間接続体ＣＶ３０、制御系信号線ＳＬ３０及び層間接続体ＭＶ３０（図１０Ｂを参照）を介して、各メモリー装置４１のＯＤＴと電気的に接続される。
【０１２６】
また、図８に示される通り、制御バス６Ａは、リードイン部ＬＰ１及びローデッド部ＬＰ２を備える。
【０１２７】
リードイン部ＬＰ１は、制御バス６Ａにおいて後述のローデッド部ＬＰ２よりも制御装置５側の部分である。各リードイン部ＬＰ１の一方端は、積層方向Ｄ３からの平面視で第２端子領域ＴＲ２に含まれる。各リードイン部ＬＰ１は、第２端子領域ＴＲ２から前後方向Ｄ２の負方向側に、制御装置５の辺Ｓ２２を超えて、辺Ｓ２２及び各メモリー装置４１の辺Ｓ１３の間の第１位置ＭＰ１まで延出する。リードイン部ＬＰ１は、第１位置ＭＰ１から左右方向Ｄ１の正方向へ延在し、各メモリー装置４１の辺Ｓ１１よりもさらに正方向側の第２位置ＭＰ２に至る。リードイン部ＬＰ１はさらに、第２位置ＭＰ２から前後方向Ｄ２の負方向側へ延在し、第３位置ＭＰ３に至る。第３位置ＭＰ３は、各メモリー装置４１が有する辺Ｓ１４の前後方向Ｄ２における位置である。
【０１２８】
ローデッド部ＬＰ２は、制御バス６Ａにおいてリードイン部ＬＰ１よりもメモリー装置４１側の部分である。ローデッド部ＬＰ２には、負荷としての各メモリー装置４１が電気的に接続される部分である。ローデッド部ＬＰ２の一方端は、リードイン部ＬＰ１の他方端に接続される。ローデッド部ＬＰ２は、リードイン部ＬＰ１の前記他方端から左右方向Ｄ１の負方向へと延在し、各メモリー装置４１の制御系端子ＭＴＧ２の直下を通過する。ローデッド部ＬＰ２の他方端には、第２実装面ＭＳ２に実装される終端抵抗４２が電気的に接続される。なお、ＤＤＲ４の規格に従い各メモリー装置４１に内蔵される終端抵抗（図示せず）が用いられる場合には、終端抵抗４２は第２実装面ＭＳ２に実装されなくともよい。
【０１２９】
各制御系信号線ＳＬ１〜ＳＬ３０においてリードイン部ＬＰ１に相当する部分の特性インピーダンスをＺ０１とし、線路幅をＷ０１とする。また、各制御系信号線ＳＬ１〜ＳＬ３０においてローデッド部ＬＰ２に相当する部分の特性インピーダンスをＺ０２とし、線路幅をＷ０２とする。この場合、Ｚ０１はＺ０２よりも小さく、Ｗ０１はＷ０２よりも大きい。具体的には、Ｚ０１は４０Ω、Ｚ０２は５５Ωである。Ｗ０１は２００μｍで、Ｗ０２は１００μｍである。データバス６Ｂに含まれるデータ系信号線ＳＬ３１〜ＳＬ１１８（図１１を参照）の特性インピーダンスＺ０３は５０Ωである。データ系信号線ＳＬ３１〜ＳＬ１１８の一部は、最外層の配線層３２Ａ，３２Ｈで形成され、その残りは、内層側の配線層３２Ｃ，３２Ｆで形成される。最外層の配線層３２Ａ，３２Ｈにおいてデータ系信号線ＳＬ３１〜ＳＬ１１８の線幅Ｗ０３は１６０μｍであり、内層側の配線層３２Ｃ，３２Ｆでは線幅Ｗ０３は１３０μｍである。制御系信号線ＳＬ１〜ＳＬ３０には、データ系信号線ＳＬ３１〜ＳＬ１１８よりも大きい線幅の部分が存在することになる。このような制御バス６Ａが内層側の配線層３２Ｃ，３２Ｆに設けられるため、第１実装面ＭＳ１又は第２実装面ＭＳ２における配線面積を低減することができる。
【０１３０】
図１１において、データバス６Ｂは、それぞれが前記マイクロストリップラインであるデータ系信号線ＳＬ３１〜ＳＬ１１８を含む。データ系信号線ＳＬ３１〜ＳＬ１１８は、複数のデータ系端子ＣＴＧ１及び複数のデータ系端子ＭＴＧ１を電気的に接続する。データ系信号線ＳＬ３１〜ＳＬ１１８の一部は、最外層の配線層３２Ａ，３２Ｈを用いて形成され、その残りは、内層側の配線層３２Ｃ，３２Ｆを用いて形成される。
【０１３１】
データバス６Ｂのトポロジーは、特に限定されないが、ポイントトゥポイントトポロジー等である。前記ポイントトゥポイントトポロジーでは、制御装置５のデータ系端子ＣＴＧ１（図６Ａ及び図６Ｂを参照）は、各メモリー装置４のデータ系端子ＭＴＧ１において対応するメモリー側端子ＭＴ（図４を参照）と、データ系信号線ＳＬ３１〜ＳＬ１１８で一対一の関係で電気的に接続される。
【０１３２】
具体的には、図１２Ａに示されるように、制御装置５において、各メモリー装置４１に最も近いＡ列のデータ系端子ＣＴＧ１には、配線層３２Ｈ（図２を参照）に形成されるデータ系信号線ＳＬ３１〜ＳＬ５２が１つずつ電気的に接続されている。具体的に、データ系信号線ＳＬ３１〜ＳＬ４０が、第１グループＴＳＧ１のＡ列に含まれるデータ系端子ＣＴＧ１（即ち、ＤＱ０、ＤＱ１、ＤＱ３、ＤＱＳ０＿Ｐ、ＤＱＳ０＿Ｎ、ＤＱ８、ＤＱＳ１＿Ｐ、ＤＱＳ１＿Ｎ、ＤＱ１２及びＤＱ１４）と電気的に接続される。また、データ系信号線ＳＬ４１〜ＳＬ４３が、第２グループＴＳＧ２のＡ列に含まれるデータ系端子ＣＴＧ１（ＤＱ１８、ＤＱＳ２＿Ｐ及びＤＱＳ２＿Ｎ）と電気的に接続される。また、データ系信号線ＳＬ４４〜ＳＬ４７が、第３グループＴＳＧ３のＡ列に含まれるデータ系端子ＣＴＧ１（即ち、ＤＱ３３、ＤＱ３６、ＤＱＳ４＿Ｐ及びＤＱＳ４＿Ｎ）と電気的に接続される。また、データ系信号線ＳＬ４８〜ＳＬ５２が、第４グループＴＳＧ４のＡ列に含まれるデータ系端子ＣＴＧ１（即ち、ＤＱ４８、ＤＱ５０、ＤＱ５２、ＤＱＳ６＿Ｐ及びＤＱＳ６＿Ｎ）と電気的に接続される。
【０１３３】
また、図１２Ａにおいて、前記Ｂ列に含まれる一部のデータ系端子ＣＴＧ１は、データ系信号線ＳＬ５３〜ＳＬ５９が１つずつ電気的に接続される。データ系信号線ＳＬ３１〜ＳＬ５９は、互いに当接しないように配線層３２Ｈ（図２を参照）に形成される。なお、前記Ｂ列は、制御装置５においてＡ列の次に各メモリー装置４１に近い列である。具体的に、データ系信号線ＳＬ５３，ＳＬ５４が、第１グループＴＳＧ１におけるＢ列のデータ系端子ＣＴＧ１（即ち、ＤＱ６，ＤＱ１１）と電気的に接続される。また、データ系信号線ＳＬ５５，ＳＬ５６が、第２グループＴＳＧ２におけるＢ列のデータ系端子ＣＴＧ１（即ち、ＤＱ２１，ＤＱ２３）と電気的に接続される。また、データ系信号線ＳＬ５７，ＳＬ５８が、第３グループＴＳＧ３におけるＢ列のデータ系端子ＣＴＧ１（即ち、ＤＱ３４，ＤＱ３９）と電気的に接続される。また、データ系信号線ＳＬ５９が、第４グループＴＳＧ４におけるＢ列のデータ系端子ＣＴＧ１（即ち、ＤＱ４９）と電気的に接続される。
【０１３４】
また、図１２Ｂに示されるように、前記Ｂ列に含まれる残りのデータ系端子ＣＴＧ１は、層間接続体ＣＶ６０〜ＣＶ７９と電気的に接続される。各層間接続体ＣＶ６０〜ＣＶ７９は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【０１３５】
層間接続体ＣＶ６０〜ＣＶ７９には、配線層３２Ａで形成されるデータ系信号線ＳＬ６０〜ＳＬ７９が電気的に接続される。
【０１３６】
具体的に、データ系信号線ＳＬ６０〜ＳＬ６９は、層間接続体ＣＶ６０〜ＣＶ６９を介して、第１グループＴＳＧ１のＢ列に含まれるデータ系端子ＣＴＧ１（但し、ＤＱ６及びＤＱ１１を除く）と電気的に接続される。より特定的に、データ系信号線ＳＬ６０はＤＭ０と接続される。データ系信号線ＳＬ６１，ＳＬ６２はＤＱ２，ＤＱ４とそれぞれ接続される。データ系信号線ＳＬ６３，ＳＬ６４はＤＱ０５，ＤＱ０７とそれぞれ接続される。データ系信号線ＳＬ６５，ＳＬ６６はＤＱ０９，ＤＱ１０とそれぞれ接続される。データ系信号線ＳＬ６７はＤＭ１と接続される。データ系信号線ＳＬ６８，Ｓ６９はＤＱ１３，ＤＱ１５とそれぞれ接続される。
【０１３７】
また、データ系信号線ＳＬ７０，ＳＬ７１は、層間接続体ＣＶ７０，ＣＶ７１を介して、第２グループＴＳＧ２のＢ列に含まれるデータ系端子ＣＴＧ１であるＤＱ１６，ＤＱ１９とそれぞれ電気的に接続される。
【０１３８】
データ系信号線ＳＬ７２，ＳＬ７３，ＳＬ７４は、層間接続体ＣＶ７２，ＣＶ７３，ＣＶ７４を介して、第３グループＴＳＧ３のＢ列に含まれる各データ系端子ＣＴＧ１であるＤＱ３２，ＤＱ３７，ＤＱ３８とそれぞれ電気的に接続される。
【０１３９】
データ系信号線ＳＬ７５〜ＳＬ７９は、層間接続体ＣＶ７５〜ＣＶ７９を介して、第４グループＴＳＧ４のＢ列に含まれるデータ系端子ＣＴＧ１（但し、ＤＱ４９を除く）とそれぞれ電気的に接続される。より特定的に、データ系信号線ＳＬ７５，ＳＬ７６，ＳＬ７７はＤＭ６，ＤＱ５１，ＤＱ５３とそれぞれ接続される。データ系信号線ＳＬ７８，ＳＬ７９はＤＱ５４，ＤＱ５５とそれぞれ接続される。
【０１４０】
また、図１２Ｃに示されるように、第２グループＴＳＧ２において、Ｃ列のデータ系端子ＣＴＧ１は、層間接続体ＣＶ８０〜ＣＶ８３と電気的に接続される。また、第３グループＴＳＧ３において、Ｃ列のデータ系端子ＣＴＧ１は、層間接続体ＣＶ８４，ＣＶ８５と電気的に接続される。なお、前記Ｃ列は、制御装置５においてＢ列の次に各メモリー装置４１に近い列である。各層間接続体ＣＶ８０〜ＣＶ８５は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【０１４１】
層間接続体ＣＶ８０〜ＣＶ８５には、配線層３２Ａ（図２Ａを参照）において互いに当接しないデータ系信号線ＳＬ８０〜ＳＬ８５が電気的に接続される。
【０１４２】
具体的に、データ系信号線ＳＬ８０〜ＳＬ８３は、層間接続体ＣＶ８０〜ＣＶ８３を介して、第２グループＴＳＧ２のＣ列に含まれるデータ系端子ＣＴＧ１と電気的に接続される。より特定的に、データ系信号線ＳＬ８０，ＳＬ８１，ＳＬ８２，ＳＬ８３はＤＭ２，ＤＱ１７，ＤＱ２０，ＤＱ２２とそれぞれ接続される。
【０１４３】
データ系信号線ＳＬ８４，ＳＬ８５は、層間接続体ＣＶ８４，ＣＶ８５を介して、第３グループＴＳＧ３のＣ列に含まれるデータ系端子ＣＴＧ１であるＤＭ４，ＤＱ３５とそれぞれ電気的に接続される。
【０１４４】
図１２Ｄに示されるように、Ｃ列のデータ系端子ＣＴＧ１は、層間接続体ＣＶ８６〜ＣＶ９１と電気的に接続される。各層間接続体ＣＶ８６〜ＣＶ９１は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｃ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【０１４５】
層間接続体ＣＶ８６〜ＣＶ９１には、配線層３２Ｃにおいて互いに当接しないデータ系信号線ＳＬ８６〜ＳＬ９１が電気的に接続される。
【０１４６】
具体的に、データ系信号線ＳＬ８６，ＳＬ８７は、層間接続体ＣＶ８６，ＣＶ８７を介して、第３グループＴＳＧ３のＣ列に含まれるデータ系端子ＣＴＧ１であるＤＱ４４，ＤＱ４６とそれぞれ電気的に接続される。
【０１４７】
具体的に、データ系信号線ＳＬ８８〜ＳＬ９１は、層間接続体ＣＶ８８〜ＣＶ９１を介して、第４グループＴＳＧ４のＣ列に含まれるデータ系端子ＣＴＧ１と電気的に接続される。より特定的に、データ系信号線ＳＬ８８，ＳＬ８９，ＳＬ９０，ＳＬ９１はＤＱ５６，ＤＱＳ７＿Ｐ，ＤＱＳ７＿Ｎ，ＤＱ６３と接続される。
【０１４８】
図１２Ｄに示されるように、Ｄ列のデータ系端子ＣＴＧ１は、層間接続体ＣＶ９２〜ＣＶ１０３と電気的に接続される。前記Ｄ列は、制御装置５においてＣ列の次に各メモリー装置４１に近い列である。各層間接続体ＣＶ９２〜ＣＶ１０３は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｃ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【０１４９】
層間接続体ＣＶ９２〜ＣＶ１０３には、配線層３２Ｃにおいて互いに当接しないデータ系信号線ＳＬ９２〜ＳＬ１０３がそれぞれ電気的に接続される。
【０１５０】
具体的に、データ系信号線ＳＬ９２〜ＳＬ９７は、層間接続体ＣＶ９２〜ＣＶ９７を介して、第２グループＴＳＧ２のＤ列に含まれるデータ系端子ＣＴＧ１と電気的に接続される。さらに詳細には、データ系信号線ＳＬ９２，ＳＬ９３，ＳＬ９４はＤＱ２４，ＤＱ２６，ＤＱＳ３＿Ｐとそれぞれ接続される。データ系信号線ＳＬ９５，ＳＬ９６，ＳＬ９７はＤＱＳ３＿Ｎ，ＤＱ２９，ＤＱ３１とそれぞれ接続される。
【０１５１】
また、データ系信号線ＳＬ９８〜ＳＬ１０１は、層間接続体ＣＶ９８〜ＣＶ１０１を介して、第３グループＴＳＧ３のＣ列に含まれるデータ系端子ＣＴＧ１と電気的に接続される。より特定的に、データ系信号線ＳＬ９８，ＳＬ９９，ＳＬ１００，ＳＬ１０１はＤＱ４１，ＤＱ４３，ＤＱＳ５＿Ｐ，ＤＱＳ５＿Ｎとそれぞれ接続される。
【０１５２】
また、データ系信号線ＳＬ１０２，ＳＬ１０３は、層間接続体ＣＶ１０２，ＣＶ１０３を介して、第４グループＴＳＧ４のＣ列に含まれるデータ系端子ＣＴＧ１であるＤＱ５７，ＤＱ６２とそれぞれ電気的に接続される。
【０１５３】
図１２Ｅに示されるように、Ｄ列のデータ系端子ＣＴＧ１は、層間接続体ＣＶ１０４，ＣＶ１０５と電気的に接続される。各層間接続体ＣＶ１０４，ＣＶ１０５は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【０１５４】
層間接続体ＣＶ１０４，ＣＶ１０５には、配線層３２Ｆで形成されるデータ系信号線ＳＬ１０４，ＳＬ１０５が電気的に接続される。具体的に、データ系信号線ＳＬ１０４，ＬＳ１０５は、第４グループＴＳＧ４のＤ列に含まれる制御側端子ＣＴであるＤＭ７，ＤＱ６０と電気的に接続される。
【０１５５】
図１２Ｅに示されるように、制御装置５のデータ系端子ＣＴＧ１において、Ｅ列の制御側端子ＣＴは、層間接続体ＣＶ１０６〜ＣＶ１１８と電気的に接続される。前記Ｅ列は、制御装置５においてＤ列の次に辺Ｓ２２に近く且つ辺Ｓ２２に沿う制御側端子ＣＴを含む。各層間接続体ＣＶ１０６〜ＣＶ１１８は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。
【０１５６】
層間接続体ＣＶ１０６〜ＣＶ１１８には、配線層３２Ｆにおいて互いに当接しないデータ系信号線ＳＬ１０６〜ＳＬ１１８が電気的に接続される。
【０１５７】
具体的に、データ系信号線ＳＬ１０６〜ＳＬ１１０は、層間接続体ＣＶ１０６〜ＣＶ１１０を介して、第２グループＴＳＧ２のＥ列に含まれるデータ系端子ＣＴＧ１と電気的に接続される。より特定的に、データ系信号線ＳＬ１０６，ＳＬ１０７，ＳＬ１０８，ＳＬ１０９，ＳＬ１１０はＤＱ２５，ＤＱ２７，ＤＭ３，ＤＱ２８，ＤＱ３０とそれぞれ接続される。
【０１５８】
また、データ系信号線ＳＬ１１１〜ＳＬ１１５は、層間接続体ＣＶ１１１〜ＣＶ１１５を介して、第３グループＴＳＧ３のＥ列に含まれるデータ系端子ＣＴＧ１とそれぞれ電気的に接続される。より特定的に、データ系信号線ＳＬ１１１，ＳＬ１１２，ＳＬ１１３，ＳＬ１１４，ＳＬ１１５はＤＱ４０，ＤＱ４２，ＤＭ５，ＤＱ４５，ＤＱ４７とそれぞれ接続される。データ系信号線はと接続される。データ系信号線はと接続される。
【０１５９】
また、データ系信号線ＳＬ１１６〜ＳＬ１１８は、層間接続体ＣＶ１１６〜ＣＶ１１８を介して、第４グループＴＳＧ４のＥ列に含まれる各データ系端子ＣＴＧ１とそれぞれ電気的に接続される。より特定的に、データ系信号線ＳＬ１１６，ＳＬ１１７，ＳＬ１１８はＤＱ５８，ＤＱ５９，ＤＱ６１とそれぞれ接続される。
【０１６０】
図１３Ａにおいて、メモリー装置４１Ａにおいて、複数のデータ系端子ＭＴＧ１の一部は、データ系信号線ＳＬ３１〜ＳＬ４０，ＳＬ５３，ＳＬ５４を介して、第１グループＴＳＧ１において対応するデータ系端子ＣＴＧ１（図１２Ａを参照）と電気的に接続される。具体的に、前記複数のメモリー側端子ＭＴの一部は、ＤＱＵ０，ＤＱＵ１，ＤＱＵ３，ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃ，ＤＱＬ０，ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃ，ＤＱＬ４，ＤＱＬ６，ＤＱＵ６，ＤＱＬ３である。前記複数の制御側端子ＣＴは、ＤＱ０，ＤＱ１，ＤＱ３，ＤＱＳ０＿Ｐ及びＤＱＳ０＿Ｎ，ＤＱ８，ＤＱＳ１＿Ｐ及びＤＱＳ１＿Ｎ，ＤＱ１２，ＤＱ１４，ＤＱ６，ＤＱ１１である。
【０１６１】
図１３Ａにおいて、メモリー装置４１Ａのデータ系端子ＭＴＧ１において、複数のメモリー側端子ＭＴの残りは、ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ，ＤＱＵ２，ＤＱＵ４，ＤＱＵ５，ＤＱＵ７，ＤＱＬ１，ＤＱＬ２，ＤＭＬ＿ｎ／ＤＢＩＬ＿ｎ，ＤＱＬ５，ＤＱＬ７である。ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ，ＤＱＵ２，ＤＱＵ４は層間接続体ＭＶ６０，ＭＶ６１，ＭＶ６２とそれぞれ電気的に接続される。ＤＱＵ５，ＤＱＵ７，ＤＱＬ１は層間接続体ＭＶ６３，ＭＶ６４，ＭＶ６５とそれぞれ電気的に接続される。ＤＱＬ２，ＤＭＬ＿ｎ／ＤＢＩＬ＿ｎ，ＤＱＬ５，ＤＱＬ７は層間接続体ＭＶ６６，ＭＶ６７，ＭＶ６８，ＭＶ６９，とそれぞれ電気的に接続される。層間接続体ＭＶ６０〜ＭＶ６９は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ６０〜ＭＶ６９は、配線層３２Ａにおけるデータ系信号線ＳＬ６０〜ＳＬ６９を介して、第１グループＴＳＧ１において対応するデータ系端子ＣＴＧ１（図１２Ｂを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＭ０，ＤＱ２，ＤＱ４，ＤＱ５，ＤＱ７，ＤＱ９，ＤＱ１０，ＤＭ１，ＤＱ１３，ＤＱ１５である（図１２Ｂを参照）。
【０１６２】
図１３Ｂに示されるように、メモリー装置４１Ｂにおいて、複数のデータ系端子ＭＴＧ１の一部は、データ系信号線ＳＬ４１〜ＳＬ４３，ＳＬ５５，ＳＬ５６を介して、第２グループＴＳＧ２において対応する複数のデータ系端子ＣＴＧ１（図１２Ａを参照）と電気的に接続される。前記複数のデータ系端子ＭＴＧ１の一部は、ＤＱＵ２，ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃ，ＤＱＵ５，ＤＱＵ７である。前記複数のデータ系端子ＣＴＧ１は、ＤＱ１８，ＤＱＳ２＿Ｐ及びＤＱＳ２＿Ｎ，ＤＱ２１，ＤＱ２３である。
【０１６３】
図１３Ｂに示されるように、メモリー装置４１Ｂにおいて、複数のデータ系端子ＭＴＧ１の残りは、ＤＱＵ０，ＤＱＵ１，ＤＱＵ３，ＤＱＵ４，ＤＱＵ６及びＤＱＬ０〜ＤＱＬ７、ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃ、ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ並びにＤＭＬ＿ｎ／ＤＢＩＬ＿ｎである。
【０１６４】
ＤＱＵ０，ＤＱＵ３は層間接続体ＭＶ７０，ＭＶ７１と電気的に接続される。層間接続体ＭＶ７０，ＭＶ７１は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ７０，ＭＶ７１は、データ系信号線ＳＬ７０，ＳＬ７１を介して、第２グループＴＳＧ２において対応するデータ系端子ＣＴＧ１（図１２Ｂを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＱ１６，ＤＱ１９である。
【０１６５】
ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ，ＤＱＵ１，ＤＱＵ４，ＤＱＵ６には層間接続体ＭＶ８０，ＭＶ８１，ＭＶ１１８，ＭＶ８３がそれぞれ電気的に接続される。層間接続体ＭＶ８０〜ＭＶ８３は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ８０〜ＭＶ８３はデータ系信号線ＳＬ８０〜ＳＬ８３を介して、第２グループＴＳＧ２において対応するデータ系端子ＣＴＧ１（図１２Ｃを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＭ２，ＤＱ１７，ＤＱ２０，ＤＱ２２である（図１２Ｃを参照）。
【０１６６】
ＤＱＬ０，ＤＱＬ２，ＤＱＳＬ＿ｔ，ＤＱＳＬ＿ｃ，ＤＱＬ５には層間接続体ＭＶ９２，ＭＶ９３，ＭＶ９４，ＭＶ９５，ＭＶ９６がそれぞれ電気的に接続される。ＤＱＬ７には層間接続体ＭＶ９７が電気的に接続される。層間接続体ＭＶ９２〜ＭＶ９７は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ９２〜ＭＶ９７はデータ系信号線ＳＬ９２〜ＳＬ９７を介して、第２グループＴＳＧ２において対応する複数の制御側端子ＣＴ（図１２Ｄを参照）と電気的に接続される。前記対応する制御側端子ＣＴは、ＤＱ２４，ＤＱ２６，ＤＱＳ３＿Ｐ，ＤＱＳ３＿Ｎ，ＤＱ２９，ＤＱ３１である（図１２Ｄを参照）。
【０１６７】
ＤＱＬ１，ＤＱＬ３，ＤＭＬ＿ｎ／ＤＢＩＬ＿ｎ，ＤＱＬ４，ＤＱＬ６には層間接続体ＭＶ１０６，ＭＶ１０７，ＭＶ１０８，ＭＶ１０９，ＭＶ１１０がそれぞれ電気的に接続される。各層間接続体ＭＶ１０６〜ＭＶ１１０は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ１０６〜ＭＶ１１０はデータ系信号線ＳＬ１０６〜ＳＬ１１０を介して、第２グループＴＳＧ２において対応するデータ系端子ＣＴＧ１（図１２Ｅを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＱ２５，ＤＱ２７，ＤＭ３，ＤＱ２８，ＤＱ３０（図１２Ｅを参照）である。
【０１６８】
図１３Ｃに示されるように、メモリー装置４１Ｃにおいて、複数のデータ系端子ＭＴＧ１の一部は、データ系信号線ＳＬ４４〜ＳＬ４７，ＳＬ５７，ＳＬ５８を介して、第３グループＴＳＧ３において対応する複数の制御側端子ＣＴ（図１２Ａを参照）と電気的に接続される。前記複数のメモリー側端子ＭＴの一部は、ＤＱＵ１，ＤＱＵ２，ＤＱＵ４，ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃ並びにＤＱＵ７である。前記複数の制御側端子ＣＴは、ＤＱ３３，ＤＱ３４，ＤＱ３６，ＤＱＳ４＿Ｐ及びＤＱＳ４＿Ｎ並びにＤＱ３９である。
【０１６９】
また、メモリー装置４１Ｃのデータ系端子ＭＴＧ１において、複数のメモリー側端子ＭＴの残りは、ＤＱＵ０，ＤＱＵ３，ＤＱＵ５，ＤＱＵ６及びＤＱＬ０〜ＤＱＬ７、ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃ、ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ並びにＤＭＬ＿ｎ／ＤＢＩＬ＿ｎである。
【０１７０】
ＤＱＵ０，ＤＱＵ５，ＤＱＵ６は層間接続体ＭＶ７２，ＭＶ７３，ＭＶ７４と電気的に接続される。ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ，ＤＱＵ３には層間接続体ＭＶ８４，ＭＶ８５が電気的に接続される。層間接続体ＭＶ７２〜ＭＶ７４，ＭＶ８４，ＭＶ８５は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ７２〜ＭＶ７４は、データ系信号線ＳＬ７２〜ＳＬ７４を介して、第３グループＴＳＧ３において対応する複数の制御側端子ＣＴ（図１２Ｂを参照）と電気的に接続される。前記複数の制御側端子ＣＴは、ＤＱ３２，ＤＱ３７，ＤＱ３８である（図１２Ｂを参照）。層間接続体ＭＶ８４，ＭＶ８５はデータ系信号線ＳＬ８４，ＳＬ８５を介して、第３グループＴＳＧ３において対応する複数の制御側端子ＣＴ（図１２Ｃを参照）と電気的に接続される。前記複数の制御側端子ＣＴは、ＤＭ４，ＤＱ３５である（図１２Ｃを参照）。
【０１７１】
ＤＱＬ４，ＤＱＬ６は、層間接続体ＭＶ８６，ＭＶ８７とそれぞれ電気的に接続される。ＤＱＬ１，ＤＱＬ３は、層間接続体ＭＶ９８，ＭＶ９９とそれぞれ電気的に接続される。ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃは、層間接続体ＭＶ１００，ＭＶ１０１とそれぞれ電気的に接続される。層間接続体ＭＶ８６〜ＭＶ１０１は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ８６，ＭＶ８７は、データ系信号線ＳＬ８６，ＳＬ８７を介して、第３グループＴＳＧ３において対応する制御側端子ＣＴ（図１２Ｄを参照）と電気的に接続される。層間接続体ＭＶ９８〜ＭＶ１０１は、データ系信号線ＳＬ９８〜ＳＬ１０１を介して、第３グループＴＳＧ３において対応するデータ系端子ＣＴＧ１（図１２Ｄを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＱ４４，ＤＱ４６，ＤＱ４１，ＤＱ４３，ＤＱＳ５＿Ｐ及びＤＱＳ５＿Ｎである（図１２Ｄを参照）。
【０１７２】
ＤＱＬ０，ＤＱＬ２は、層間接続体ＭＶ１１１，ＭＶ１１２とそれぞれ電気的に接続される。ＤＭＬ＿ｎ／ＤＢＩＬ＿ｎは層間接続体ＭＶ１１３と電気的に接続される。ＤＱＬ５，ＤＱＬ７は、層間接続体ＭＶ１１４，ＭＶ１１５とそれぞれ電気的に接続される。各層間接続体ＭＶ１１１〜ＭＶ１１５は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ１１１〜ＭＶ１１５はデータ系信号線ＳＬ１１１〜ＳＬ１１５を介して、第３グループＴＳＧ３において対応するデータ系端子ＣＴＧ１（図１２Ｅを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＱ４０，ＤＱ４２，ＤＭ５，ＤＱ４５，ＤＱ４７（図１２Ｅを参照）である。
【０１７３】
図１３Ｄに示されるように、メモリー装置４１Ｄにおいて、複数のデータ系端子ＭＴＧ１の一部は、データ系信号線ＳＬ４８〜ＳＬ５２，ＳＬ５９を介して、第４グループＴＳＧ４において対応するデータ系端子ＣＴＧ１（図１２Ａを参照）と電気的に接続される。前記複数のメモリー側端子ＭＴの一部は、ＤＱＵ０，ＤＱＵ１，ＤＱＵ２，ＤＱＵ４，ＤＱＳＵ＿ｔ及びＤＱＳＵ＿ｃである。前記対応する制御側端子ＣＴは、ＤＱ４８〜ＤＱ５０，ＤＱ５２，ＤＱＳ６＿Ｐ及びＤＱＳ６＿Ｎである。
【０１７４】
図１３Ｄに示されるように、メモリー装置４１Ｄにおいて、複数のデータ系端子ＭＴＧ１の残りは、ＤＱＵ３，ＤＱＵ５〜ＤＱＵ７及びＤＱＬ０〜ＤＱＬ７、ＤＱＳＬ＿ｔ及びＤＱＳＬ＿ｃ、ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ並びにＤＭＬ＿ｎ／ＤＢＩＬ＿ｎである。
【０１７５】
ＤＭＵ＿ｎ／ＤＢＩＵ＿ｎ，ＤＱＵ３は層間接続体ＭＶ７５，ＭＶ７６とそれぞれ電気的に接続される。ＤＱＵ５〜ＤＱＵ７は層間接続体ＭＶ７７〜ＭＶ７９と電気的に接続される。層間接続体ＭＶ７５〜ＭＶ７９は、誘電体層３１Ｇ（図２を参照）から配線層３２Ａ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ７５〜ＭＶ７９は、データ系信号線ＳＬ７５〜ＳＬ７９を介して、第４グループＴＳＧ４において対応するデータ系端子ＣＴＧ１（図１２Ｂを参照）とそれぞれ電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、７，ＤＱ５１，ＤＱ５３〜ＤＱ５５である（図１２Ｂを参照）。
【０１７６】
ＤＱＬ０，ＤＱＳＬ＿ｔ，ＤＱＳＬ＿ｃ，ＤＱＬ７は、層間接続体ＭＶ８８，ＭＶ８９，ＭＶ９０，ＭＶ９１と電気的に接続される。ＤＱＬ１，ＤＱＬ６は、層間接続体ＭＶ１０２，ＭＶ１０３と電気的に接続される。層間接続体ＭＶ８８〜ＭＶ９１，ＭＶ１０２，ＭＶ１０３は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｃ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ８８〜ＭＶ９１，ＭＶ１０２，ＭＶ１０３は、データ系信号線ＳＬ８８〜ＳＬ９１，ＳＬ１０２，ＳＬ１０３を介して、第４グループＴＳＧ４において対応するデータ系端子ＣＴＧ１（図１２Ｄを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＱ５６，ＤＱ５７，ＤＱＳ７＿Ｐ，ＤＱＳ７＿Ｎ，ＤＱ６２，ＤＱ６３である（図１２Ｄを参照）。
【０１７７】
ＤＭＬ＿ｎ／ＤＢＩＬ＿ｎは、層間接続体ＭＶ１０４と電気的に接続される。ＤＱＬ４は、層間接続体ＭＶ１０５と電気的に接続される。ＤＱＬ２は、層間接続体ＭＶ１１６と電気的に接続される。ＤＱＬ３は、層間接続体ＭＶ１１７と電気的に接続される。ＤＱＬ５は、層間接続体ＭＶ１１８と電気的に接続される。各層間接続体ＭＶ１０４〜ＭＶ１１８は、誘電体層３１Ｇ（図２を参照）から配線層３２Ｆ（図２及び図１１を参照）に至り、且つ積層方向Ｄ３に沿って多層回路基板３内で延在する。層間接続体ＭＶ１０４，ＭＶ１０５はデータ系信号線ＳＬ１０４，ＳＬ１０５を介して、第４グループＴＳＧ４において対応するデータ系端子ＣＴＧ１（図１２Ｅを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＭ７，ＤＱ６０（図１２Ｅを参照）である。また、層間接続体ＭＶ１１６〜ＭＶ１１８はデータ系信号線ＳＬ１１６〜ＳＬ１１８を介して、第４グループＴＳＧ４において対応するデータ系端子ＣＴＧ１（図１２Ｅを参照）と電気的に接続される。前記対応するデータ系端子ＣＴＧ１は、ＤＱ５８，ＤＱ５９，ＤＱ６１（図１２Ｅを参照）である。
【０１７８】
図１において、複数のクロック信号線６Ｃは、前記マイクロストリップラインである。複数のクロック信号線６Ｃは、図１２Ａに示されるように、２本１対の差動クロック信号線ＳＬ１２１〜ＳＬ１２４を２組含む。差動クロック信号線ＳＬ１２１〜ＳＬ１２４は、配線層３２Ｈで形成され、互いに当接しない。
【０１７９】
差動クロック信号線ＳＬ１２１，ＳＬ１２２は、制御装置５側の２個のＣＫ０（図６Ａを参照）と、２個のコンデンサＣ１（図７を参照）とを、最外層の配線層３２Ａ，３２Ｈの一方で電気的に接続する。差動クロック信号線ＳＬ１２１，ＳＬ１２２はさらに、前記２個のコンデンサＣ１と、４個のメモリー装置４１のうち１個以上のメモリー装置４１が備えるＣＫ＿ｔ及びＣＫ＿ｔ（図４，図１０Ｂを参照を参照）とを、内層側の配線層３２Ｃ，３２Ｆのいずれか一方でさらに電気的に接続する。
【０１８０】
差動クロック信号線ＳＬ１２３，ＳＬ１２４は、制御装置５側の２個のＣＫ１（図６Ａを参照）と、残りの２個のコンデンサＣ１（図７を参照）とを、最外層の配線層３２Ａ，３２Ｈの一方で電気的に接続する。差動クロック信号線ＳＬ１２３，ＳＬ１２４は、前記残りの２個のコンデンサＣ１と、各メモリー装置４１のうち残りのメモリー装置４１が備えるＣＫ＿ｔ及びＣＫ＿ｔ（図４，図１０Ｂを参照を参照）とを、内層側の配線層３２Ｃ，３２Ｆのいずれか一方でさらに電気的に接続する。
【０１８１】
差動クロック信号線ＳＬ１２１〜ＳＬ１２４において、内層側の配線層３２Ｃ，３２Ｆの部分は、制御バス６Ａに含められる。
【０１８２】
次に、多層回路基板３、各メモリー装置４１及び制御装置５の技術的効果について説明する。
【０１８３】
上記の通り、多層回路基板３は、本件出願人が用いていた前記従来の多層回路基板と比較すると、同じ総厚さを有するが、より小さい厚さｔ１２の各誘電体層３１Ｂ，３１Ｆと、より大きい厚さｔ１４の誘電体層３１Ｄと、を備える。これにより、多層回路基板３の製造コストを前記従来の多層回路基板と同等とすることができる。
【０１８４】
また、制御装置５において、複数のデータ系端子ＣＴＧ１は、被実装面ＭＳ４（図５を参照）において、列方向Ｄ７へ最も外側の前記Ａ列を含む第１端子領域ＴＲ１に設けられる。これにより、データ系信号線ＳＬ３１〜ＳＬ１１８を最外層の配線層３２Ａ，３２Ｈ（図２を参照）を用いて引き出しやすくすることができる。その結果、複数のデータ系端子ＣＴＧ１と、複数のデータ系端子ＭＴＧ１とを、データ系信号線ＳＬ３１〜ＳＬ１１８により電気的に接続する場合に、前記層間接続体の総数を少なくすることが可能となる。その結果、制御装置５と各メモリー装置４１との間におけるインピーダンスの不整合点の総数を少なくすることができる。これにより、制御装置５と各メモリー装置４１との間で転送される前記データ系信号の品質劣化を抑制することが可能となる。なお、この技術的効果は、全てのメモリー装置４１と制御装置５とが、第１実装面ＭＳ１及び第２実装面ＭＳ２のいずれか一方に実装され、全てのデータ系信号線ＳＬ３１〜ＳＬ１１８が第１実装面ＭＳ１及び第２実装面ＭＳ２のいずれか一方に形成される場合に、最も顕著となる。
【０１８５】
また、多層回路基板３において、誘電体層３１Ｂ，３１Ｆの厚さは、前記従来の多層回路基板３と比較して小さくなっている。これにより、誘電体層３１Ｂ，３１Ｆに形成される制御系信号線ＳＬ１〜ＳＬ３０の線幅を、前記規格で要求される特性インピーダンスを満たしつつ、前記従来の多層回路基板３と比較して小さくすることができる。その結果、誘電体層３１Ｂ，３１Ｆ上に形成される制御系信号線ＳＬ１〜ＳＬ３０の総面積（即ち、配線面積）を低減することができる。
【０１８６】
また、制御系信号線ＳＬ１〜ＳＬ３０には、データ系信号線ＳＬ３１〜ＳＬ１１８の線幅よりも大きい線幅の部分が存在することになる。このような制御系信号線ＳＬ１〜ＳＬ３０が内層側の配線層３２Ｃ，３２Ｆで形成される。換言すると、制御系信号線ＳＬ１〜ＳＬ３０は、最外層の配線層３２Ａ，３２Ｈで形成されない。その結果、より多くのデータ系信号線ＳＬ３１〜ＳＬ１１８を最外層の配線層３２Ａ，３２Ｈを用いて形成することが可能となる。これによっても、制御装置５と各メモリー装置４１との間で転送される前記データ系信号の品質劣化（具体的に、アイパターンのつぶれ等）を抑制することが可能となる。
【０１８７】
また、制御装置５において、第１端子領域ＴＲ１は、第２端子領域ＴＲ２よりも辺Ｓ２２寄りで且つ辺Ｓ２３寄りに設けられる。具体的に、データ系端子ＣＴＧ１は、制御系端子ＣＴＧ２よりも辺Ｓ２２寄りで且つ辺Ｓ２３寄りの第１端子領域ＴＲ１にまとめて配置される。逆に、制御系端子ＣＴＧ２は、データ系端子ＭＴＧ１よりも辺Ｓ２１寄りで且つ辺Ｓ２４寄りの第２端子領域ＴＲ２にまとめて配置される。その結果、データ系端子ＣＴＧ１と、データ系端子ＭＴＧ１とを、内層側の配線層３２Ｃ，３２Ｆと用いて電気的に接続する場合であっても、データ系信号線ＳＬ３１〜ＳＬ１１８と、制御系信号線ＳＬ１〜ＳＬ３０とを交差させることなく簡単に配線することが可能となる。
【０１８８】
また、制御装置５において、クロック系端子ＣＴＧ３は、被実装面ＭＳ４（図５を参照）において、辺Ｓ２２に最も近い前記Ａ列を含む第３端子領域ＴＲ３に設けられる。これにより、第１実装面ＭＳ１又は第２実装面ＭＳ２に実装されるスルーレート調整用のコンデンサＣ１と、差動クロック信号線ＳＬ１２１〜ＳＬ１２４とを容易に接続することができる。
【０１８９】
また、図８に示されるように、クロック系端子ＣＴＧ３は、積層方向Ｄ３からの平面視で、被実装面ＭＳ４（図５を参照）において左右方向Ｄ１の中央寄りの第３端子領域ＴＲ３に設けられ、制御系端子ＣＴＧ２は、積層方向Ｄ３からの平面視で、被実装面ＭＳ４において左右方向Ｄ１の負方向よりの第２端子領域ＴＲ２に設けられる。また、各メモリー装置４１は、クロック系端子ＭＴＧ３（図４を参照）が制御系端子ＭＴＧ２よりも前後方向Ｄ２の正方向側に配置されるように、多層回路基板３に実装される。その結果、差動クロック信号線ＳＬ１２１〜ＳＬ１２４（図１２Ａを参照）を制御バス６Ａに含める場合において、差動クロック信号線ＳＬ１２１〜ＳＬ１２４を、フライバイトポロジーの制御バス６Ａにおける内周側に集めることができる。その結果、差動クロック信号線ＳＬ１２１〜ＳＬ１２４の長さの実質上揃えることが可能となり、各メモリー装置４１に差動信号である前記クロック信号の品質劣化（具体的に、前記差動信号に位相差の発生すること）を抑制することができる。
【０１９０】
上記の通り、多層回路基板３及び制御装置５によれば、前記データ信号及び前記クロック信号の品質劣化を抑制できる。その結果、メモリー装置４１及び制御装置５の一方は、他方から送られてくる前記データ系信号（具体的に、データ信号のＨｉ，Ｌｏ）を正確に判定すること、即ち、メモリー装置４１及び制御装置５は、前記データ系信号を安定的に処理することが可能なる。
【０１９１】
さらに、多層回路基板３及び制御装置５によれば、低コストのメモリー装置４１を多層回路基板３に用いても、メモリー装置４１及び制御装置５が前記データ系信号を安定的に処理することが可能となる。画像形成装置１００の製造業者は、より多くの供給業者からメモリー装置４１の提供を受けることができるようになる。その結果、画像形成装置１００を低コストで製造できるようになる。
【符号の説明】
【０１９２】
１００  画像形成装置
３  多層回路基板
３１，３１Ａ〜３１Ｇ  誘電体層
３２，３２Ａ〜３２Ｈ  配線層
４１  メモリー装置
４１１  半導体パッケージ
４１２  ボールグリッドアレイ
ＭＴ  メモリー側端子
ＭＴＧ１  データ系端子
ＭＴＧ２  制御系端子
ＭＴＧ３  クロック系端子
５  制御装置
５１  半導体パッケージ
５２  ボールグリッドアレイ
ＣＴ  制御側端子
ＣＴＧ１  データ系端子
ＣＴＧ２  制御系端子
ＣＴＧ３  クロック系端子
【図１】
2019186358.tif 000003
【図２】
2019186358.tif 000004
【図３】
2019186358.tif 000005
【図４】
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【図５】
2019186358.tif 000007
【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
2019186358.tif 000014
【図１０Ｂ】
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【図１１】
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【図１２Ａ】
2019186358.tif 000017
【図１２Ｂ】
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【図１２Ｃ】
2019186358.tif 000019
【図１２Ｄ】
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【図１２Ｅ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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