(57)【要約】【課題】ゲート絶縁膜の破壊を防止することが可能なＬＤＭＯＳを有する半導体装置を提供する。【解決手段】半導体基板と、半導体基板中に互いに隣接して形成された第１導電型の第１の拡散領域及び第２導電型の第２の拡散領域と、第１の拡散領域中に形成された第１導電型のドレインコンタクト領域と、第２の拡散領域中に形成された第１導電型のソースコンタクト領域と、ドレインコンタクト領域とソースコンタクト領域との間の第１の拡散領域中に形成されたトレンチ絶縁領域と、ソースコンタクト領域とトレンチ絶縁領域との間の第１の拡散領域において、トレンチ絶縁領域のソースコンタクト側の側壁に隣接して形成された第２導電型の第３の拡散領域と、半導体基板上にゲート絶縁膜を介して形成され、ソースコンタクト領域のドレインコンタクト領域側の端部からトレンチ絶縁領域上までを覆うゲート電極とを備える。【選択図】図１
2019087707.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に互いに隣接して形成された第１導電型の第１の拡散領域及び第２導電型の第２の拡散領域と、
前記第１の拡散領域中に形成された第１導電型のドレインコンタクト領域と、
前記第２の拡散領域中に形成された第１導電型のソースコンタクト領域と、
前記ドレインコンタクト領域と前記ソースコンタクト領域との間の前記第１の拡散領域中に形成されたトレンチ絶縁領域と、
前記ソースコンタクト領域と前記トレンチ絶縁領域との間の前記第１の拡散領域において、前記トレンチ絶縁領域の前記ソースコンタクト側の側壁に隣接して形成された第２導電型の第３の拡散領域と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記ソースコンタクト領域の前記ドレインコンタクト領域側の端部から前記トレンチ絶縁領域上までを覆うゲート電極とを備えることを特徴とする半導体装置。
【請求項２】
前記第３の拡散領域は、前記トレンチ絶縁領域の前記側壁全面及び底面の少なくとも一部を連続して覆っていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の拡散領域は、前記トレンチ絶縁領域の前記側壁の上端部を含む少なくとも一部を覆っていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の拡散領域と前記トレンチ絶縁領域の前記側壁との間に前記第１の拡散領域の一部が介在していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体基板の前記第１及び第２の拡散領域の下に前記第１及び第２の拡散領域と離間して形成された第２導電型の埋め込み層をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ドレインコンタクト領域の下部に形成され、不純物濃度が前記第１の拡散領域よりも高く前記ドレインコンタクト領域よりも低い第１導電型の第４の拡散領域をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＬＤＭＯＳを有する半導体装置に関する。
【背景技術】
【０００２】
微細プロセスでは、素子分離としてＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）が採用されている。これは、基板表面に形成したトレンチに絶縁膜を埋め込んだものである。このトレンチに埋め込まれた絶縁膜は、ＳＴＩとしてだけでなく、素子の耐圧を向上させる目的でも使用されることがあり、例えば、図１０に示すような横型高耐圧ＭＯＳトランジスタ（ＬＤＭＯＳ）を有する半導体装置に採用されている（例えば、特許文献１の図１４参照）。
【０００３】
かかる従来の半導体装置におけるＬＤＭＯＳは、半導体基板２０１中に隣接して形成されたｎ型拡散領域２０２及び第ｐ型拡散領域２０３と、ｎ型拡散領域２０２中に形成されたｐ型ソースコンタクト領域２０６と、ｐ型拡散領域２０３中に形成されたｐ型ドレインコンタクト領域２０７と、ｐ型ソースコンタクト領域２０６とｐ型ドレインコンタクト領域２０７の間のｐ型拡散領域２０３中にｐ型ドレインコンタクト領域２０７と隣接するように形成されたトレンチ絶縁領域２０４と、半導体基板２０１上にゲート絶縁膜２０８を介して形成されたゲート電極２０９とを含んで構成されている。ゲート電極２０９は、ｐ型ソースコンタクト領域２０６のｐ型ドレインコンタクト領域２０７側の端部からトレンチ絶縁領域２０４上までを覆うように設けられている。
また、上記ＬＤＭＯＳは、ＳＴＩ領域２０５によって、他の領域（図示せず）と分離されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１０７３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＬＤＭＯＳでは、動作時にｎ型拡散領域２０２とｐ型拡散領域２０３との接合部から生じる空乏層がトレンチ絶縁領域２０４の側壁に到達すると、側壁付近の電界強度が大きくなり、その電界によってキャリアが加速されることとなる。その結果、側壁付近でインパクトイオン化が生じ、ホットキャリアが発生しやすくなってしまう。発生したホットキャリアも含め、キャリア（正孔）の大部分は、ドレインコンタクト領域２０７に向かって移動するが、一部のキャリアは、ゲート電極２０９に印加した電位に引き寄せられる。そのようなキャリアがゲート絶縁膜２０８に注入されると、ゲート絶縁膜２０８の破壊につながる。
【０００６】
一方、トレンチ絶縁領域２０４の側壁付近は、基板であるシリコンとトレンチに埋め込まれたシリコン酸化膜等の絶縁膜との熱膨張係数の差による欠陥が多く存在している。その欠陥は、トレンチ絶縁領域２０４の側壁付近のゲート絶縁膜２０８中にも存在しているため、その部分のゲート絶縁膜２０８は脆くなっている。そのため、ゲート絶縁膜２０８のその脆弱な部分に上述の一部のキャリアが注入されやすいことから、ゲート絶縁膜２０８の破壊が起きてしまうこととなる。
【０００７】
したがって、本発明は、ゲート絶縁膜の破壊を防止することが可能なＬＤＭＯＳを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板と、前記半導体基板中に互いに隣接して形成された第１導電型の第１の拡散領域及び第２導電型の第２の拡散領域と、前記第１の拡散領域中に形成された第１導電型のドレインコンタクト領域と、前記第２の拡散領域中に形成された第１導電型のソースコンタクト領域と、前記ドレインコンタクト領域と前記ソースコンタクト領域との間の前記第１の拡散領域中に形成されたトレンチ絶縁領域と、前記ソースコンタクト領域と前記トレンチ絶縁領域との間の前記第１の拡散領域において、前記トレンチ絶縁領域の前記ソースコンタクト側の側壁に隣接して形成された第２導電型の第３の拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成され、前記ソースコンタクト領域の前記ドレインコンタクト領域側の端部から前記トレンチ絶縁領域上までを覆うゲート電極とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、トレンチ絶縁領域の側壁に隣接して第１の拡散領域とは逆の極性の第３の拡散領域が設けられていることにより、予め、第１の拡散領域に空乏層を形成することができる。したがって、動作時に第１の拡散領域と第２の拡散領域との接合部からドレインコンタクト領域側に伸びる空乏層が予め形成された空乏層と結合するため、該空乏層をトレンチ絶縁領域側壁付近を越えてドレインコンタクト領域の近傍まで伸ばすことが可能になる。よって、トレンチ絶縁領域の側壁付近の電界強度が小さくなり、従来よりも側壁付近におけるキャリアの加速を抑えることができるため、ホットキャリアの発生を抑制することができる。また、トレンチ絶縁領域の側壁付近のゲート絶縁膜は、上述のとおり脆くなっているが、ホットキャリアがわずかに発生したとしても、第３の拡散領域がホットキャリアに対する電気的障壁となるため、ゲート絶縁膜の脆くなっている部分にホットキャリアが注入されるのを防ぐことが可能になる。以上により、ゲート絶縁膜を保護することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第一の実施形態の半導体装置の構造を示す断面図である。
【図２】本発明の第一の実施形態の半導体装置の動作時の空乏層の状態を示す断面図である。
【図３】本発明の第一の実施形態の半導体装置と従来の半導体装置の動作状態における電位分布のシミュレーション結果を示す図である。
【図４】本発明の第一の実施形態の半導体装置の製造工程を示す断面図である。
【図５】本発明の第一の実施形態の半導体装置の製造工程を示す断面図である。
【図６】本発明の第二の実施形態の半導体装置の構造を示す断面図である。
【図７】本発明の第三の実施形態の半導体装置の構造を示す断面図である。
【図８】本発明の第四の実施形態の半導体装置の構造を示す断面図である。
【図９】本発明の第五の実施形態の半導体装置の構造を示す断面図である。
【図１０】従来の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
【００１２】
図１は、本発明の第一の実施形態のＬＤＭＯＳを有する半導体装置の構造を示す断面図である。なお、以降の実施形態では、ｐチャネル型のＬＤＭＯＳを例として説明する。
【００１３】
図１に示すように、本実施形態の半導体装置におけるＬＤＭＯＳは、ｐ型（第１導電型）の単結晶シリコンからなる半導体基板１０１中に互いに隣接するように形成されたｎ型（第２導電型）拡散領域１０２とｐ型拡散領域１０３とを備え、ｎ型拡散領域１０２内にはｐ型ソースコンタクト領域１０６が、ｐ型拡散領域１０３内にはｐ型ドレインコンタクト領域１０７がそれぞれ形成されている。ｐ型拡散領域１０３は、ｐ型ドレインコンタクト領域１０７と極性が同じであるが、ｐ型ドレインコンタクト領域１０７よりも不純物濃度が低くなっている。
【００１４】
ｐ型ソースコンタクト領域１０６とｐ型ドレインコンタクト領域１０７との間のｐ型拡散領域１０３中には、ｐ型ドレインコンタクト領域１０７に接するように、例えば、シリコン酸化膜からなるトレンチ絶縁領域１０４が形成されている。
【００１５】
ｐ型ソースコンタクト領域１０６とトレンチ絶縁領域１０４との間のｐ型拡散領域１０３中には、トレンチ絶縁領域１０４の上端部からトレンチ絶縁領域１０４の側壁全面及び底面の少なくとも一部を連続して覆うようにｎ型拡散領域１１０が形成されている。
【００１６】
半導体基板１０１上にはゲート絶縁膜１０８を介してゲート電極１０９が形成されている。ゲート電極１０９は、その両側にｐ型ソースコンタクト領域１０６とｐ型ドレインコンタクト領域１０７が位置するように、ソースコンタクト領域１０６のドレインコンタクト領域側の端部からトレンチ絶縁領域１０４上までを覆っている。また、本実施形態の半導体装置におけるＬＤＭＯＳは、例えば、シリコン酸化膜からなるＳＴＩ領域１０５によって、他の領域（図示せず）と分離されている。
【００１７】
次に、上記のように構成された本実施形態の半導体装置の動作について、図２を用いて説明する。
【００１８】
本実施形態の半導体装置を動作させる場合には、ｎ型拡散領域１１０の電位は、フローティングとする。ここで、動作状態を説明するに当たって、ｐ型ソースコンタクト領域１０６（図１参照）に接地電位を、ゲート電極１０９にソースコンタクト領域１０６よりも低い電位（例えば−２Ｖ）を、ｐ型ドレインコンタクト領域１０７（図１参照）にゲート電極１０９よりも低い電位（例えば−３６Ｖ）を印加する場合を考える。
【００１９】
ゲート電極１０９とｐ型ソースコンタクト領域１０６に上述の電位を印加し、ｐ型ドレインコンタクト領域１０７の電位を０Ｖから徐々に下げていくと、図２（ａ）に示すように、ｎ型拡散領域１０２とｐ型拡散領域１０３との電位差に応じて空乏層１３１が広がっていく。一方、ｎ型拡散領域１１０は、ｐ型拡散領域１０３とは極性が異なるため、ｎ型拡散領域１１０とｐ型拡散領域１０３との接合部には、予め空乏層１３２が形成される。
【００２０】
ｐ型ドレインコンタクト領域１０７の電位をさらに下げていくと、図２（ｂ）に示すように、空乏層１３１が空乏層１３２に到達し、空乏層１３２と結合する。空乏層１３１は、空乏層１３２と結合した箇所では、それ以上伸びることはできないため、空乏層１３２の下側に向かって伸びていく。
【００２１】
図２（ｂ）の状態から、さらにｐ型ドレインコンタクト領域１０７の電位を下げていくと、図２（ｃ）に示すように空乏層１３１と空乏層１３２は１つの空乏層１３３として、ｐ型ドレインコンタクト領域１０７に向かってさらに伸びていく。
【００２２】
以上のように、ｎ型拡散領域１１０を形成することで、空乏層１３３をトレンチ絶縁領域１０４のｐ型ソースコンタクト領域１０６側の側壁部を越えてｐ型ドレインコンタクト領域１０７側に伸ばすことができるため、当該側壁部付近における電界を緩和し、キャリアの加速を抑え、結果としてホットキャリアの生成を抑制することが可能になる。
【００２３】
電界を緩和する効果は、シミュレーションでも確認できている。図３（ａ）に、本実施形態の半導体装置における電位分布のシミュレーション結果を、図３（ｂ）に、比較例として、図１０に示した従来の半導体装置における電位分布のシミュレーション結果を示す。各部に印加した電位は、上記のように、ｐ型ソースコンタクト領域１０６が接地電位、ゲート電極１０９が−２Ｖ、ｐ型ドレインコンタクト領域１０７が−３６Ｖである。
【００２４】
両者を比較すると、図３（ａ）の本実施形態の半導体装置では、図３（ｂ）の従来の半導体装置よりも、ｐ型ソースコンタクト領域１０６とｐ型ドレインコンタクト領域１０７との間の電位の変化がより広い範囲にわたって起こっていることが確認できる。これは、上述のように空乏層１３３（図２（ｃ）参照）がｐ型ドレインコンタクト領域１０７側に伸びたことにより電界を緩和することができたことを示している。
【００２５】
このように、本実施形態によれば、トレンチ絶縁領域１０４の側壁付近においてホットキャリアが発生することを抑制でき、したがって、ホットキャリアによるゲート絶縁膜１０８の破壊を抑制することが可能となる。
【００２６】
これまで、ｐ型ソースコンタクト領域１０６とｐ型ドレインコンタクト領域１０７間における電界の緩和によってホットキャリアの発生を抑制することについて説明してきた。しかしながら、上述のように電界が緩和されても、ホットキャリアがわずかに発生する場合もある。そのような場合でも、本実施形態によれば、以下のように、ゲート絶縁膜の破壊を防ぐことができる。
【００２７】
発生したホットキャリアのうち、電子は、一番高電位となっているｎ型拡散領域１０２の方に向かっていく。正孔は、大半が電位の低いｐ型ドレインコンタクト領域１０７に向かっていく。しかし、ゲート電極１０９（ゲート絶縁膜１０８）に向かっていく正孔も一部存在する。ここで、本実施形態では、トレンチ絶縁領域１０４のｐ型ソースコンタクト領域１０６側の側壁に隣接してｎ型拡散領域１１０が設けられており、このｎ型拡散領域１１０は、ｐｎ接合の拡散電位により電位が高くなっている。したがって、正孔は、ｎ型拡散領域１１０を避けてゲート絶縁膜１０８に向かっていく。これにより、トレンチ絶縁領域１０４のｐ型ソースコンタクト領域１０６側の側壁付近のゲート絶縁膜１０８の脆弱な部分に正孔（ホットキャリア）が注入されることを防ぐことができる。よって、ゲート絶縁膜１０８の破壊を防止することが可能となる。
【００２８】
以上のとおり、本実施形態の半導体装置によれば、ｎ型拡散領域１１０を形成することにより、ホットキャリア生成を抑制し、ゲート絶縁膜１０８を保護する効果が得られる。
【００２９】
本実施形態の半導体装置を説明するに当たって、ｐ型ソースコンタクト領域１０６に接地電位を、ゲート電極１０９に−２Ｖを、ｐ型ドレインコンタクト領域１０７に−３６Ｖをそれぞれ印加した例を挙げたが、印加する電位の条件は、上記の例に限定されることはない。
【００３０】
次に、図４及び５を用いて、図１に示す半導体装置の製造方法を説明する。
【００３１】
まず、図４（ａ）に示すように、半導体基板１０１の表面にトレンチ絶縁領域用のトレンチ１０４ｔ及びＳＴＩ用のトレンチ１０５ｔを形成する。トレンチ１０４ｔ及び１０５ｔは、まず、半導体基板１０１の表面全体にシリコン窒化膜１２１を形成し、その後、フォトリソグラフィーにより、トレンチ１０４ｔ及び１０５ｔを形成する領域上に開口を有するフォトレジストパターン（図示せず）を形成し、該フォトレジストパターンをマスクとしてシリコン窒化膜１２１をパターニングし、フォトレジストパターンを除去後、パターニングされたシリコン窒化膜１２１をマスクとして半導体基板１０１のエッチングを行うことにより形成される。
【００３２】
その後、図４（ｂ）に示すように、トレンチ１０４ｔにおける後の工程で形成されるｐ型ソースコンタクト領域１０６（図１参照）側の側面に隣接する領域上とこれと連続するトレンチ１０４ｔの少なくとも一部の領域上に開口を有するフォトレジストパターン１２３を形成し、これをマスクとして、矢印１２２で示すように、半導体基板１０１にｎ型不純物をイオン注入する。これにより、半導体基板１０１のトレンチ１０４ｔの側面及び底面の少なくとも一部を連続して覆うｎ型拡散領域１１０が形成される。その後、フォトレジストトパターン１２３をアッシング処理などにより除去する。
【００３３】
次に、化学気相成長（ＣＶＤ）により、絶縁膜として、例えばシリコン酸化膜をトレンチ１０４ｔ及び１０５ｔに埋め込むとともに半導体基板１０１上に堆積させる。その後、シリコン窒化膜１２１(図４参照）をストッパーとして、化学機械研磨（ＣＭＰ）により、半導体基板１０１上のシリコン酸化膜を除去して平坦化し、その後、シリコン窒化膜１２１を除去することにより、図５（ａ）に示すように、トレンチ１０４ｔに埋め込まれたトレンチ絶縁領域１０４とトレンチ１０５ｔに埋め込まれたＳＴＩ領域１０５が形成される。
【００３４】
続いて、図５（ｂ）に示すように、まず、ｎ型拡散領域１０２を形成する領域上に開口を有するフォトレジストパターン（図示せず）を形成し、ｎ型不純物のイオン注入を行う。フォトレジストパターンを除去した後、ｐ型拡散領域１０３を形成する領域上に開口を有するフォトレジストパターン（図示せず）を形成し、ｐ型不純物のイオン注入を行う。その後、熱処理を加えることで、半導体基板１０１中にｎ型拡散領域１０２とｐ型拡散領域１０３とが互いに隣接するように形成される。
【００３５】
次に、図５（ｃ）に示すように、半導体基板１０１の表面を熱酸化することによりゲート絶縁膜１０８を形成し、その上にゲート電極の材料として、例えば、ポリシリコン膜を堆積する。その後、ゲート電極を形成する領域上に開口を有するフォトレジストパターン（図示せず）を形成し、これをマスクとしてエッチングを行う。これにより、所望の形状にパターニングされたゲート電極１０９とゲート絶縁膜１０８が形成される。
【００３６】
最後に、ｐ型の不純物を全面にイオン注入することで、セルフアラインでｐ型ソースコンタクト領域１０６とｐ型ドレインコンタクト領域１０７を形成する。以上の工程により、図１に示す本実施形態の半導体装置が得られる。
【００３７】
図６は、本発明の第二の実施形態の半導体装置の構造を示す断面図である。
【００３８】
本実施形態の半導体装置は、第一の実施形態に対して、ｎ型拡散領域１１０の形成範囲が異なっており、ｎ型拡散領域１１０は、トレンチ絶縁領域１０４の側壁の上端部を含む少なくとも一部を覆うように形成されている。
【００３９】
ｎ型拡散領域１１０をこのように形成しても、ホットキャリアの発生を抑制する効果、及び仮にホットキャリアが発生した場合でもｎ型拡散領域１１０の電位がｐｎ接合の拡散電位により高くなっていることによってゲート絶縁膜１０８の脆弱な部分にホットキャリア（正孔）が注入されることを防ぐ効果が得られ、ゲート絶縁膜１０８の破壊を防止することができる。
【００４０】
ホットキャリアの抑制効果は、第一の実施形態の半導体装置のほうが多少優れているが、本実施形態の半導体装置におけるＬＤＭＯＳは、ＯＮ抵抗が低いという利点がある。以下、その理由を説明する。
【００４１】
ｎ型拡散領域１１０とｐ型拡散領域１０３を形成する際に熱処理を行うが、そのとき互いの不純物が拡散し合うため、ｐ型拡散領域１０３の抵抗値が上昇することとなる。第一の実施形態の半導体装置は、ｎ型拡散領域１１０の形成範囲が広い分、抵抗値の上昇の影響を受けやすくなってしまうのに対し、本実施形態の半導体装置は、抵抗値上昇の影響を受けにくいため、第一の実施形態の半導体装置よりもＬＤＭＯＳのＯＮ抵抗を低くすることができる。
【００４２】
図７は、本発明の第三の実施形態の半導体装置の構造を示す断面図である。
【００４３】
本実施形態の半導体装置は、第一及び第二の実施形態に対して、ｎ型拡散領域１１０の形成範囲が異なっており、ｎ型拡散領域１１０は、トレンチ絶縁領域１０４の側壁部から離れた箇所に形成されている。すなわち、トレンチ絶縁領域１０４の側壁との間にｐ型拡散領域１０３の一部が介在している。
【００４４】
ｎ型拡散領域１１０をこのように形成しても、ホットキャリアの発生を抑制する効果を得ることが可能である。ｎ型拡散領域１１０がトレンチ絶縁領域１０４の側壁部から離間しているが、ｎ型拡散領域１１０の電位が拡散電位により高くなっていることにより、その周辺の電位も高くなる。そのため、ホットキャリアが発生した場合でも、ホットキャリア（正孔）がトレンチ絶縁領域１０４の側壁とｎ型拡散領域１１０との間の領域に入っていくことはない。したがって、本実施形態においても、ゲート絶縁膜１０８の脆弱な部分にホットキャリアが注入されてゲート絶縁膜１０８が破壊されることを防ぐことができる。
【００４５】
以上のように、ｎ型拡散領域１１０をトレンチ絶縁領域１０４の側壁付近に形成すれば、ホットキャリアの発生を抑制する効果が得られるため、ｎ型拡散領域１１０は必ずしもトレンチ絶縁領域１０４の側壁部を完全に覆っている必要はない。ただし、ｎ型拡散領域１１０がトレンチ絶縁領域１０４の側壁部から離れすぎてしまうと、上述の効果が薄くなるため、ｎ型拡散領域１１０の形成範囲は、適宜調整することが望ましい。
【００４６】
なお、図６に示す第二の実施形態におけるｎ型拡散領域１１０及び図７に示す第三の実施形態におけるｎ型拡散領域１１０は、第一の実施形態におけるｎ型拡散領域１１０の形成プロセスを示した図４（ｂ）において、フォトレジスト１２３の開口の位置及び大きさを適宜変更し、また、イオン注入のエネルギーを適宜変更することにより形成することができる。
【００４７】
図８は、本発明の第四の実施形態の半導体装置の構造を示す断面図である。
【００４８】
本実施形態の半導体装置は、第一の実施形態に対して、半導体基板１０１のｎ型拡散領域１０２及びｐ型拡散領域１０３の下に、これらの領域と離間してｎ型埋め込み層１１１が形成されている点が異なっている。ｎ型埋め込み層１１１は、例えば、トレンチ絶縁領域１０４を形成する前に、ｎ型不純物を高エネルギーでイオン注入することにより形成される。
【００４９】
ｎ型埋め込み層１１１は、ｎ型拡散領域１０２と電気的に接続する。これにより、ｐ型半導体基板１０１とＬＤＭＯＳとを電気的に分離することができる。
【００５０】
ｎ型埋め込み層１１１とｐ型拡散領域１０３との間には、ｐｎ接合による空乏層が形成される。第一の実施形態で例示したように、ｐ型ドレインコンタクト領域１０７の電位を下げていくと、ｎ型埋め込み層１１１とｐ型拡散領域１０３とは逆バイアスの関係となるため、空乏層が両者の間に広がっていく。この空乏層が形成されることにより、空乏層１３３（図２（ｃ）参照）は、ｐ型半導体基板１０１の深い部分までは伸びず、より一層ｐ型ドレインコンタクト領域１０７側に伸びていく。したがって、本実施形態によれば、さらなる電界緩和効果が期待できる。
【００５１】
図９は、本発明の第五の実施形態の半導体装置の構造を示す断面図である。
【００５２】
本実施形態の半導体装置は、第一の実施形態に対して、ドレインコンタクト領域１０７の下に、不純物濃度が拡散領域１０３よりも高く、ドレインコンタクト領域１０７よりも低いｐ型拡散領域１１２が形成されている点が異なっている。ｐ型拡散領域１１２は、ｐ型拡散領域１０３を形成した後に、ｐ型不純物をドレインコンタクト領域１０７を形成する際のエネルギーよりも高いエネルギーでイオン注入することにより形成される。
【００５３】
本実施形態においては、ｐ型拡散領域１１２は、上述のとおり、ｐ型拡散領域１０３よりも不純物濃度が高くなっている。そのため、ｐ型拡散領域１１２内には、空乏層が広がりにくくなり、ｐ型ドレインコンタクト領域１０７が空乏化することを防ぐ効果がある。そのため、半導体装置の耐圧の向上が期待できる。
【００５４】
ただし、ｐ型拡散領域１１２は、不純物濃度が高くなっている分、アバランシェブレークダウンを引き起こすおそれがある。そのため、ｎ型拡散領域１１０及びｐ型拡散領域１１２の不純物濃度や形成範囲を適宜調整することが望ましい。
【００５５】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲においては種々の変更が可能であることは言うまでもない。
【００５６】
例えば、上記実施形態においては、半導体基板としてｐ型半導体基板を用いた例を使用しているが、ｎ型半導体基板を用いることも可能であり、半導体基板の導電型は限定されない。また、ｐチャネル型のＬＤＭＯＳを例として説明をしてきたが、本発明は、ｎチャネル型のＬＤＭＯＳにも適用することができる。
【００５７】
第四及び第五の実施形態では、ｎ型埋め込み層１１１、ｐ型拡散領域１１２をそれぞれ図１に示す第一の実施形態の半導体装置に追加した例を示したが、これらｎ型埋め込み層１１１、ｐ型拡散領域１１２は、第二及び第三の実施形態の半導体装置にも追加可能である。また、ｎ型埋め込み層１１１及びｐ型拡散領域１１２の両方を備えた構成とすることももちろん可能である。
【符号の説明】
【００５８】
１０１  半導体基板
１０２  ｎ型拡散領域
１０３  ｐ型拡散領域
１０４  トレンチ絶縁領域
１０５  ＳＴＩ領域
１０６  ｐ型ソースコンタクト領域
１０７  ｐ型ドレインコンタクト領域
１１０  ｎ型拡散領域
１０８  ゲート絶縁膜
１０９  ゲート電極
１２１  シリコン窒化膜
１２２  イオン注入の方向
１２３  フォトレジスト
１３１、１３２、１３３  空乏層
１１１  ｎ型埋め込み層
１１２  ｐ型拡散領域
【図１】
2019087707.tif 000003
【図２】
2019087707.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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