(57)【要約】【課題】ＳＳＳＦによる素子動作に及ぼす影響を抑制することが可能なＭＯＳ構造の半導体素子を有するＳｉＣ半導体装置を提供する。【解決手段】ｎ−型ドリフト層２の全域においてｎ型不純物濃度が２．０×１０１６／ｃｍ３以下となるようにしつつ、ｎ−型ドリフト層２中にＺ１／２センター２ａを形成してキャリアのライフタイムが０．１μｓｅｃ以下となるようにする。これにより、縦型ＭＯＳＦＥＴをインバータ回路に適用する際に、ターンオフ時に寄生ＦＷＤに大電流が流れても、正孔がｎ＋型基板１まで到達することを抑制することが可能となる。したがって、ｎ＋型基板１内のＢＰＤがＳＳＳＦに拡大することを抑制することができ、ＳＳＳＦに起因する素子動作に及ぼす影響を抑制することが可能となる。【選択図】図１
2019080035.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造の半導体素子を有する炭化珪素半導体装置であって、
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ドリフト層と前記ソース領域との間における前記ベース領域の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に配置されたゲート電極（８）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を含む前記半導体素子を有し、
前記ドリフト層は、第１導電型不純物濃度が１．０×１０１５／ｃｍ３以上かつ５×１０１６／ｃｍ３以下で、かつ、キャリアのライフタイムが１μｓｅｃ以下である炭化珪素半導体装置。
【請求項２】
前記ドリフト層は、第１導電型不純物濃度が２×１０１６ｃｍ−３以下で、かつ、キャリアのライフタイムが０．１μｓｅｃ以下である請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記半導体素子は、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うように前記ゲート絶縁膜（７）が配置されていると共に、前記ゲート絶縁膜の上に前記ゲート電極が配置されることでトレンチゲート構造が構成されたトレンチゲート型のＭＯＳ構造とされている請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ドリフト層にはＺ１／２センター（２ａ）が導入されており、該Ｚ１／２センターの密度が２×１０１３ｃｍ−３以上である請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記ドリフト層にはＺ１／２センター（２ａ）が導入されており、該Ｚ１／２センターの密度が１×１０１４ｃｍ−３以上である請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記ドリフト層における前記Ｚ１／２センターの密度は、前記ドリフト層のうち前記基板との境界部においてピークを持っている請求項４または５に記載の炭化珪素半導体装置。
【請求項７】
前記基板のライフタイムが０．０５μｓｅｃ以下である請求項６に記載の炭化珪素半導体装置。
【請求項８】
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなり、第１導電型不純物濃度が１．０×１０１５／ｃｍ３以上かつ５×１０１６／ｃｍ３以下で構成されるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ドリフト層と前記ソース領域との間における前記ベース領域の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に配置されたゲート電極（８）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を含むＭＯＳ構造の半導体素子を有する炭化珪素半導体装置の製造方法であって、
前記ドリフト層におけるキャリアのライフタイムが１μｓｅｃ以下となるように、前記ドリフト層に対してＺ１／２センター（２ａ）を導入することでライフタイムコントロールを行うこと、を含む炭化珪素半導体装置の製造方法。
【請求項９】
前記ドリフト層の第１導電型不純物濃度を２×１０１６ｃｍ−３とし、キャリアのライフタイムが０．１μｓｅｃ以下となるように、前記ライフタイムコントロールを行うこと、を含む請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ライフタイムコントロールを行うことは、前記ドリフト層に対してＨｅ＋イオンを照射することにより行う請求項８または９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記ライフタイムコントロールを行うことは、前記ドリフト層に対して電子線を照射することにより行う請求項８または９に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記ライフタイムコントロールを行うことは、前記ドリフト層に対してボロンイオンとリンイオンのいずれか一方もしくは両方を照射することにより行う請求項８または９に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、を有し、
前記ドリフト層は、第１導電型不純物濃度が１．０×１０１５／ｃｍ３以上かつ５×１０１６／ｃｍ３以下で、かつ、キャリアのライフタイムが１μｓｅｃ以下である炭化珪素半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）によって構成されるＭＯＳ構造の半導体素子を有するＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
パワーデバイスとして、ＳｉＣを用いたＭＯＳＦＥＴが開発されている。ＳｉＣ−ＭＯＳＦＥＴは、構造上、ＰＮダイオードを寄生的に備えたものとなる。例えば、ＳｉＣ−ＭＯＳＦＥＴは、ｎ＋型基板の上にｎ−型ドリフト層とｐ型ベース領域およびｎ＋型ソース領域が順に形成された構造とされ、ｎ−型ドリフト層とｐ型ベース領域とのＰＮ接合によって、寄生ＰＮダイオードが構成される。したがって、ＳｉＣ−ＭＯＳＦＥＴがインバータに適用された場合に、その寄生ＰＮダイオードを還流ダイオードとして用いることで還流ダイオードを別途備えなくても良くなるため、部品点数削減が期待される（以下、この寄生ＰＮダイオードを寄生ＦＷＤという）。
【０００３】
ここで、寄生ＦＷＤがダイオード動作させられた場合、ｐ型ベース領域側からｎ−型ドリフト層中に拡散した少数キャリアとなる正孔とｎ−型ドリフト層中の電子が再結合する。このときの再結合エネルギーによって、エピタキシャル膜で構成されたｎ−型ドリフト層中の基底面転位（以下、ＢＰＤという）が拡大してシングルショックレースタッキングフォルト（以下、ＳＳＳＦという）という積層欠陥になる。ＢＰＤは線状欠陥であるために、半導体装置のセル領域内における占有面積が狭く、素子動作に及ぼす影響が殆ど無いが、ＳＳＳＦになると、積層欠陥となるためにセル領域内における占有面積が広くなり、素子動作に及ぼす影響が大きくなる。特に、寄生ＦＷＤに対して非常に大きな電流、具体的には３００Ａ／ｃｍ２以上の大電流が流れると、正孔がｎ−型ドリフト層の下方に位置するｎ＋型基板などに到達してしまう。ｎ＋型基板ではｎ−型ドリフト層よりも大幅に欠陥密度が大きくなっていることから、尚更に積層欠陥の占有面積が広くなって、素子動作に及ぼす影響が大きくなるという報告もなされている。
【０００４】
このような再結合エネルギーによる素子動作に及ぼす影響を低減するには、ｐｎダイオードを駆動させた際の再結合電流が基板に到達しない設計が必要となる。これを実現する構造として、非特許文献１に、ｎ−型ドリフト層とｎ＋型基板との間に、キャリアライフタイムを短くする為、ｎ−型ドリフト層よりもｎ型不純物濃度が高い１×１０１８ｃｍ−３以上の濃度とされた再結合促進層を形成する構造が提案されている。このように、不純物濃度が高い再結合促進層を備えることで、キャリアライフタイムが短い高濃度層での再結合を促進することが出来、少数キャリアが基板に到達しにくくなる為、転位から面欠陥への拡張を抑制することが可能となる。
【０００５】
また、１０ｋＶ程度の超高耐圧ＩＧＢＴを作製する際ライフタイムを伸ばす必要がある。このため、非特許文献２では、タイムキラーとなるかを同定する為に、電子線照射を行ってＣ空孔を人為的に作製するといった検討を行っている。本文献中では、Ｃ空孔による点欠陥由来のＺ１／２センターがライフタイムキラーとなり、照射量に応じてライフタイムをコントロールすることが可能であることが示されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】T.Tawara, et.al. Materials Science Forum ,Vols 897(2016),p419-422
【非特許文献２】Katsunori Danno, et. al. Appl. Phys. Lett. 90, 202109 (2007)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、再結合促進層を備えることでキャリアが再結合し易くなるようにできるものの、ｎ−型ドリフト層よりもｎ型不純物濃度が高い層を備えた構造になる。すなわち、エピタキシャル膜の膜厚の増加によるコスト増や、エピタキシャル膜の濃度・膜厚における測定上の課題によるウェハの保証が難しいといった課題があり、デバイス製造上で問題となる。また、不純物密度の大きな層はＤＳＳＦ（ダブルショックレースタッキングフォルトの略）が１０００℃程度のアニールで拡張するといった報告もあり、特性劣化を発生させる可能性も残る。
【０００８】
本発明は上記点に鑑みて、製造上安定的にＳＳＳＦによる素子動作に及ぼす影響を抑制することが可能なＭＯＳ構造の半導体素子を有するＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、ドリフト層とソース領域との間におけるベース領域の表面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜の上に配置されたゲート電極（８）と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１１）と、基板の裏面側に形成されたドレイン電極（１２）と、を含む半導体素子を有している。そして、このような構成において、ドリフト層は、第１導電型不純物濃度が１．０×１０１５／ｃｍ３以上かつ５×１０１６／ｃｍ３以下で、かつ、キャリアのライフタイムが１μｓｅｃ以下となっている。
【００１０】
このように、ドリフト層の全域において第１導電型不純物濃度が１．０×１０１５／ｃｍ３以上かつ５×１０１６／ｃｍ３以下となるようにしつつ、ドリフト層中に点欠陥を形成してキャリアのライフタイムが１μｓｅｃ以下となるようにしている。これにより、縦型ＭＯＳＦＥＴをインバータ回路に適用する際に、ターンオフ時に寄生ＦＷＤに大電流が流れても、キャリアが基板まで到達することを抑制することが可能となる。したがって、基板内のＢＰＤがＳＳＳＦに拡大することを抑制することができ、ＳＳＳＦに起因する素子動作に及ぼす影響を抑制することが可能となる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態にかかる半導体装置の断面図である。
【図２Ａ】図１に示す半導体装置の製造工程を示した断面図である。
【図２Ｂ】図２Ａに続く半導体装置の製造工程を示した断面図である。
【図２Ｃ】図２Ｂに続く半導体装置の製造工程を示した断面図である。
【図２Ｄ】図２Ｃに続く半導体装置の製造工程を示した断面図である。
【図２Ｅ】図２Ｄに続く半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかる半導体装置は、図１に示すように、ＭＯＳ構造の半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００１５】
半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。本実施形態の場合、図１の紙面法線方向がオフ方向と一致させられている。ｎ＋型基板１としては、表面が（０００１）Ｓｉ面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が＜１１−２０＞とされている。ｎ＋型基板１のｎ型不純物濃度は、例えば１．０×１０１９／ｃｍ３とされている。
【００１６】
ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４が順にエピタキシャル成長などによって形成されている。
【００１７】
ｎ−型ドリフト層２は、ｎ型不純物濃度が１．０×１０１５／ｃｍ３以上かつ５×１０１６／ｃｍ３以下、好ましくは２．０×１０１６／ｃｍ３以下、例えば１．０×１０１６／ｃｍ３とされ、厚さが５〜５０、好ましくは５〜１５μｍ、例えば１０μｍとされている。ｎ−型ドリフト層２には、例えばＣ空孔に由来するＺ１／２センター２ａが導入されている。ｎ−型ドリフト層２中におけるＺ１／２センター２ａの密度は、２×１０１３ｃｍ−３以上、例えば１×１０１４ｃｍ−３以上としてある。このＺ１／２センター２ａがライフタイムキラーとして機能することで、キャリアのライフタイムが１μｓｅｃ以下、好ましくは０．１μｓｅｃ以下とされ、０．０５μｓｅｃ以下とされるようにするとより好ましい。特にＳＳＳＦが形成されることを抑制したいｎ＋型基板１とｎ−型ドリフト層２との境界部に重なるようにＺ１／２センター２ａが密度のピークを持つようなプロファイルとなるようにすると好ましい。その場合、ｎ−型ドリフト層２のうちのｎ＋型基板１側のライフタイムが１μｓｅｃ以下、例えば０．１μｓｅｃ以下とされるようにすると好ましい。
【００１８】
ここで、Ｚ１／２センター２ａの密度については、例えばＤＬＴＳ法などによって測定可能であり、ここでは単位体積１ｃｍ３当たりに存在するＺ１／２センター２ａの数で表してある。
【００１９】
また、キャリアライフタイムについては、例えばμ−ＰＣＤ（Microwave Photo Conductivity Decay）法などによって測定することができる。μ−ＰＣＤ法は、マイクロ波の反射率の時間変化からライフタイムを非接触・非破壊で測定する方法であり、ライフタイムの測定方法として一般的なものである。例えば、波長３４９ｎｍのＹＬＦ−３ＨＧ、波長２６６ｎｍのＹＡＧ−４ＨＧなどのレーザを用いてμ−ＰＣＤ法による測定を行うことができる。また、μ−ＰＣＤ法に限らず、例えば時間分解フォトルミネッセンス（ＴＲＰＬ）法等の他の手法によってキャリアライフタイムを測定することもできる。
【００２０】
なお、ｎ−型ドリフト層２とｎ＋型基板１との境界位置には、必要に応じてｎ−型ドリフト層２よりも高濃度とされたバッファ層２ｂが形成してあっても良い。バッファ層２ｂについては、例えば１μｍの厚さとすることができ、ｎ−型ドリフト層２と同様に、エピタキシャル成長によって形成することができる。
【００２１】
ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度とされ、厚みが０．５〜２μｍで構成されている。また、本実施形態の場合、ｐ型ベース領域３のうちの表層部はｐ型不純物濃度が高くされたコンタクト領域とされている。
【００２２】
ｎ＋型ソース領域４は、ｎ−型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０１８〜２．０×１０１９／ｃｍ３、厚さ０．５〜２μｍ程度で構成されている。
【００２３】
また、ｎ−型ドリフト層２の表層部、つまりｐ型ベース領域３の下方には、ｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされており、複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が１．０×１０１７〜１．０×１０１９／ｃｍ３、幅０．７μｍとされている。また、各ｐ型ディープ層５は、深さが０．４μｍ以上の深さとされ、後述するトレンチゲート構造よりも深い位置まで形成されることで、トレンチゲート構造への電界の入り込みを抑制する。
【００２４】
なお、本実施形態では、ｐ型ディープ層５をｎ−型ドリフト層２の表層部にのみ形成した構造としたが、ｎ＋型ソース領域４やｐ型ベース領域３を貫通してｎ−型ドリフト層２に達するように形成しても良い。例えば、ｎ＋型ソース領域４の表面からトレンチを形成し、このトレンチ内を埋め込むようにｐ型ディープ層５を形成することもできる。
【００２５】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
【００２６】
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ−型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め込まれている。このようにして、トレンチゲート構造が構成されている。
【００２７】
ゲート絶縁膜７およびゲート電極８の表面上には、層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１０ａが形成されており、コンタクトホール１０ａを通じてｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域が露出させられている。
【００２８】
さらに、層間絶縁膜１０の上にはソース電極１１や図示しないゲート配線層などが形成されている。ソース電極１１は、コンタクトホール１０ａを通じて、ｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域と接触させられている。ゲート配線層は、図１とは別断面において、ゲート電極８と接触させられている。
【００２９】
ソース電極１１やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１１やゲート配線層は、層間絶縁膜１０上において互いに分離されて配置されることで電気的に絶縁されている。
【００３０】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることで半導体装置が構成されている。
【００３１】
このように構成された縦型ＭＯＳＦＥＴを有する半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極８に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ６に接する部分のｐ型ベース領域３にチャネル領域を形成し、ドレイン−ソース間に電流を流すという動作を行う。そして、このような半導体装置における縦型ＭＯＳＦＥＴを上アームと下アームそれぞれに配置したインバータ回路等に適用すると、ｎ−型ドリフト層２とｐ型ベース領域３とによるＰＮ接合によって構成される寄生ＦＷＤが還流ダイオードとして働く。
【００３２】
インバータ回路等は、直流電源を用いつつ交流モータ等の負荷に対して交流電流を供給する際に用いられる。例えば、インバータ回路等は、直流電源に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、負荷に対して交流電流を供給する。
【００３３】
具体的には、インバータ回路等の各ブリッジ回路では、上アームの縦型ＭＯＳＦＥＴをオン、下アームの縦型ＭＯＳＦＥＴをオフすることで負荷に対して電流供給を行う。その後、上アームの縦型ＭＯＳＦＥＴをオフ、下アームの縦型ＭＯＳＦＥＴをオンして電流供給を停止する。
【００３４】
このとき、例えば上アームの縦型ＭＯＳＦＥＴをオンからオフに切り替えるときの動作は、次のようになる。
【００３５】
まず、上アームの縦型ＭＯＳＦＥＴをオンしている際には、順バイアスで定常に通電している状態となるため、ドレイン側からｎ＋型基板１を介してｎ−型ドリフト層２内に電子が供給され、ソース側からｐ型ベース領域３に正孔が供給された状態となっている。さらに、順バイアスに基づく電界によって電子と正孔が移動し、ｎ−型ドリフト層２内やｐ型ベース領域３内にキャリアが満たされている状態になる。
【００３６】
次に、この状態から、上アームの縦型ＭＯＳＦＥＴをオフに切り替えると、逆バイアスが与えられるため、各キャリアが順バイアス時に移動していた方向とは逆方向に逆流させられる。このため、上アームの縦型ＭＯＳＦＥＴにおいては、このターンオフ期間中に寄生ＦＷＤに逆方向の電流が流れることになる。
【００３７】
このとき、寄生ＦＷＤに大電流が流れる際に、キャリアのライフタイムが長いと、正孔がｎ＋型基板１まで到達してしまう。そして、ｎ＋型基板１ではｎ−型ドリフト層２よりも大幅に欠陥密度が大きくなっていることから、尚更に積層欠陥の占有面積が広くなって、素子動作に及ぼす影響が大きくなるという問題を生じさせる。
【００３８】
具体的には、ｎ−型ドリフト層２内では、線状欠陥であるＢＰＤがオフ方向に沿って複数存在しているが、欠陥密度が例えば１個／ｃｍ３程度とあまり多くなく、また拡大してＳＳＳＦになっても、ＢＰＤを一辺とした三角形状に拡大するだけである。このため、ＳＳＳＦの占有面積はあまり広くなく、素子動作に及ぼす影響もあまり大きくない。ところが、ｎ＋型基板１内では、欠陥密度が例えば１０００個／ｃｍ３とｎ−型ドリフト層２よりも非常に多いため、ＢＰＤが拡大してＳＳＳＦになったときにその数が多くなる。また、ＢＰＤが欠陥としてのバーガーズベクトルを有しているものの方向性が一貫していないため、形成されるＳＳＳＦはＢＰＤを一辺とした三角形状ではなく、例えば台形状になって面積が大きくなる。このため、尚更にセル実効面積が少なくなり、素子動作に及ぼす影響が非常に大きくなる。したがって、基板に少数キャリアである正孔を到達させない事が重要になる。
【００３９】
これに対して、本実施形態の半導体装置では、ｎ−型ドリフト層２に例えばＣ空孔に由来する点欠陥によるＺ１／２センター２ａを導入している。このＺ１／２センター２ａがキャリアのライフタイムキラーとして機能することで、キャリアのライフタイムを短くすること、具体的には０．１μｓｅｃ以下、好ましくは０．０５μｓｅｃ以下とすることが可能となる。
【００４０】
ｎ型ＳｉＣでは、フェルミ準位よりも深い位置に準位であるＺ１／２センター２ａが形成されることにより、そこに電子がトラップされ易くなる。このため、正孔とトラップされた電子との再結合確率が上がり、よりキャリアの再結合が促進されて、キャリアのライフタイムが短くなるようにできる。したがって、ターンオフ時に寄生ＦＷＤに大電流が流れても、正孔がｎ＋型基板１まで到達することを抑制することが可能となる。これにより、ｎ＋型基板１内のＢＰＤがＳＳＳＦに拡大することを抑制することができ、ＳＳＳＦに起因する素子動作に及ぼす影響を抑制することが可能となる。
【００４１】
また、従来は、ｎ＋型基板とｎ−型ドリフト層との間に、ｎ−型ドリフト層よりもｎ型不純物濃度が高くされた再結合促進層を備えることでキャリアライフタイムが短くなるようにしているが、本実施形態の構造によれば、その再結合促進層を備えなくても良くなる。このため、再結合促進層をなくせる分、製造上安定的に、半導体装置の製造コストを削減することが可能になるとともに、その分のオン抵抗低減を図ることも可能になる。
【００４２】
さらに、キャリアライフタイムを短くできることから、ターンオフ時のサージを抑制ですることもでき、リカバリ損失の低減も可能になるという効果が得られる。
【００４３】
次に、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について、図２Ａ〜図２Ｅを参照して説明する。
【００４４】
〔図２Ａに示す工程〕
まず、半導体基板として、ウェハ状のｎ＋型基板１を用意する。そして、ＣＶＤ（chemical vapor deposition）装置などを用いて、このｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２を形成する。このとき、濃度差による格子不整合を防ぐために必要に応じて、ｎ−型ドリフト層２を形成する前にｎ＋型基板１の主表面上にｎ−型ドリフト層２よりも高濃度としたバッファ層２ｂを形成しても良い。そして、図示しないが、ｐ型ディープ層５の形成予定領域が開口するマスクを配置したのち、ｐ型不純物をイオン注入することで、ｐ型ディープ層５を形成する。
【００４５】
その後、マスクを除去してから、ｐ型ディープ層５を形成したｎ−型ドリフト層２の上に、ｐ型ベース領域３およびｎ＋型ソース領域４を形成する。例えば、ｐ型ベース領域３をエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでｎ＋型ソース領域４を形成する。または、ｐ型ベース領域３およびｎ＋型ソース領域４をエピタキシャル成長させたのち、ｐ型不純物をイオン注入することでｐ型ベース領域３のコンタクト領域を形成する。これらの工程を行うことで、ｐ型ベース領域３およびｎ＋型ソース領域４を形成できる。
【００４６】
〔図２Ｂに示す工程〕
次に、ｐ型ベース領域３およびｎ＋型ソース領域４の上からＨｅ＋イオンを照射したのちアニール処理を行うことにより、例えばＣ空孔に由来するＺ１／２センター２ａを導入する。このとき、ｎ−型ドリフト層２内にＺ１／２センター２ａが導入されるようにしている。特に、ＳＳＳＦが形成されることを抑制したいｎ＋型基板１とｎ−型ドリフト層２との境界部にＺ１／２センター２ａの密度のピークを持つようなプロファイルとなるようにすると好ましい。このときのＺ１／２センター２ａの密度については、Ｈｅ＋イオンの照射量や照射エネルギーの制御に基づいて調整することができる。また、Ｈｅ＋イオンの照射によってＺ１／２センター２ａを形成する場合、照射箇所や照射エネルギーの調整によって、局所的にＺ１／２センター２ａを形成することもできる。
【００４７】
〔図２Ｃに示す工程〕
次に、ｐ型ベース領域３およびｎ＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、ゲートトレンチ６を形成する。例えば、ゲートトレンチ６の深さをｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くするという設定としてエッチングを行う。これにより、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量が０．２〜０．４μｍとなるようにしている。
【００４８】
〔図２Ｄに示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。そして、例えばｎ型不純物がドープされたポリシリコンをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にポリシリコンを残すことでゲート電極８を形成する。
【００４９】
〔図２Ｅに示す工程〕
ＣＶＤ装置などを用いて、ゲート絶縁膜７やゲート電極８の表面上に層間絶縁膜１０を成膜したのち、層間絶縁膜１０と共にゲート絶縁膜７をパターニングして不要部分を除去することで、コンタクトホール１０ａを形成する。これにより、コンタクトホール１０ａを通じて、ｐ型ベース領域３およびｎ＋型ソース領域４の表面を露出させることが可能となる。
【００５０】
この後の工程については図示しないが、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極１１を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１２を形成するなどの工程を行うことで、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
【００５１】
以上説明したように、本実施形態の半導体装置では、ｎ−型ドリフト層２においてｎ型不純物濃度が１．０×１０１５／ｃｍ３以上かつ５×１０１６／ｃｍ３以下、好ましくは２．０×１０１６／ｃｍ３以下となるようにしている。また、ｎ−型ドリフト層２中に電子線照射等によりＺ１／２センター２ａを生成してキャリアのライフタイムが１μｓｅｃ以下、好ましくは０．１μｓｅｃ以下となるようにしている。これにより、縦型ＭＯＳＦＥＴをインバータ回路に適用する際に、ターンオフ時に寄生ＦＷＤに大電流が流れても、正孔がｎ＋型基板１まで到達することを抑制することが可能となる。したがって、ｎ＋型基板１内のＢＰＤがＳＳＳＦに拡大することを抑制することができ、ＳＳＳＦに起因する素子動作に及ぼす影響を抑制することが可能となる。
【００５２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５３】
例えば、上記第１実施形態では、Ｈｅ＋イオンの照射をｎ＋型ソース領域４の形成後、トレンチゲート構造の形成前に行うようにしたが、照射タイミングについては制限はなく、製造工程中のどの段階で行っても良い。
【００５４】
例えば、ｎ＋型基板１の主表面上にｎ−型ドリフト層２を形成した段階で、Ｈｅ＋イオンの照射を行ったり、アニール処理を行っても良い。なお、ｎ−型ドリフト層２のエピタキシャル成長条件については任意である。例えば、ＣＶＤ法の場合、１５５０〜１６５０℃の温度下で、原料ガスとなるシランとプロパンに加えて水素のキャリアガスと窒素などのｎ型不純物のドーパントガスを導入してｎ−型ドリフト層２を形成する。このとき、例えば、シランの流量を２１０ｓｃｃｍ、プロパンの流量を７０ｓｃｃｍ、水素の流量を９８ｓｌｍ、窒素の流量を１５ｓｃｃｍとし、雰囲気圧力を１．３３×１０２〜６．６７×１０４Ｐａ（＝１〜５００Ｔｏｒｒ）としている。このような成長条件とすると、ｎ−型ドリフト層２の表面をできるだけ平坦面とすることが可能となる。このため、この後の工程において、イオン注入や少数キャリアのライフタイムを低下させるための処理を行った後でも表面粗度Ｒａを平坦面に近づけることが可能となる。実験によれば、ｎ−型ドリフト層２の表面粗度Ｒａを０．１ｎｍ以上１ｎｍ以下の範囲に収めることができていた。なお、このようにして、ｎ＋型基板１の主表面上にｎ−型ドリフト層２を形成したものをいわゆるエピ基板として用いることもできる。その場合、上記のような成長条件とすれば、表面粗度Ｒａを低くしたエピ基板とすることができるため、より好ましい。
【００５５】
また、Ｈｅ＋イオンの照射をｐ型ベース領域３やｎ＋型ソース領域４側から行うようにしたが、ｎ＋型基板１側から照射するようにしてもよい。このように、ゲート絶縁膜７の形成後にＨｅ＋イオンの照射を行う場合には、ゲート絶縁膜７にダメージが加えられることがあるため、ｎ＋型基板１側からＨｅ＋イオンの照射を行うようにすると有効である。
【００５６】
また、Ｈｅ＋イオンの照射を行った後のアニール処理の温度を１０００℃程度とすることで、Ｃ空孔が形成される際に格子位置から排出されたＣをＳｉＣ結晶の外部に放出させられ、ｎ−型ドリフト層２や各不純物層などの結晶性を向上させることができる。しかしながら、１０００℃程度の温度でのアニールを行うと、ゲート絶縁膜７が損傷して絶縁性を担保できなくなることがある。このため、アニール処理を１０００℃以上で行うような場合には、ゲート絶縁膜７の形成前にアニール処理を行うようにするのが好ましい。勿論、アニール処理を１０００℃以下で行う場合には、ゲート絶縁膜７の形成後にＨｅ＋イオンの照射を行っても構わない。
【００５７】
逆に、ゲート絶縁膜７を熱酸化膜で構成する場合、熱酸化温度が高いために、排出されたＣが格子位置に再配置されて、Ｃ空孔が埋まってしまう可能性がある。このため、ゲート絶縁膜７を熱酸化膜で構成する場合には、Ｈｅ＋イオンの照射をゲート絶縁膜７の形成後に行うと好ましく、さらにゲート絶縁膜７へのダメージを抑制するためにｎ＋型基板１側からＨｅ＋イオンの照射を行うとより好ましい。
【００５８】
なお、ゲート絶縁膜７をデポジションによって形成する場合には、熱酸化と比較して低温で成膜可能であるため、その場合には、Ｈｅ＋イオンの照射をゲート絶縁膜７の形成前に行っても、Ｃ空孔が埋まってしまわないようにできる。
【００５９】
また、Ｈｅ＋イオンの照射に基づいてＺ１／２センター２ａを導入するようにしているが、他の手法を採用することもできる。具体的には、ｐ型もしくはｎ型不純物となるボロン（Ｂ）イオンとリン（Ｐ）イオンのいずれか一方もしくは両方を注入することによって、Ｚ１／２センター２ａが形成されるようにしても良い。この場合、ｎ−型ドリフト層２の元々のｎ型不純物濃度を加味し、注入されるイオンのドーズ量コントロールに基づいて、所望のキャリア濃度となるように調整することができる。なお、ドーズ量コントロールについては、二次イオン質量（ＳＩＭＳ）分析により分析可能である。
【００６０】
さらに、電子線照射によってＺ１／２センター２ａを導入することもできる。電子線照射を用いる場合には、ｎ＋型基板１側から照射するようにすることができる。
【００６１】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、ＭＯＳ構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のＭＯＳ構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、トレンチゲート型のＭＯＳ構造に限らず、プレーナ型のＭＯＳ構造の半導体素子であっても良い。すなわち、ｎ−型ドリフト層２とｎ＋型ソース領域４との間におけるｐ型ベース領域３の表面にゲート絶縁膜７が形成され、このゲート絶縁膜７の上にゲート電極８が配置された構造であれば、トレンチゲート型であってもプレーナ型であっても良い。
【００６２】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００６３】
２    ｎ−型ドリフト層
２ａ  Ｚ１／２センター
３    ｐ型ベース領域
４    ｎ＋型ソース領域
５    ｐ型ディープ層
７    ゲート絶縁膜
８    ゲート電極
１０  層間絶縁膜
１１  ソース電極
【図１】
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【図２Ａ】
2019080035.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
2019080035.tif 000007
【図２Ｅ】
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