(57)【要約】【課題】  パターンの幅を最小化することができる半導体素子の製造方法及びこれによって製造された半導体素子を提供する。【解決手段】  本発明に係る半導体素子の製造方法は基板上にターゲット層及び第１マスク層を順次的に形成することと、前記第１マスク層をパターニングして、第１開口を形成することと、前記第１開口の内側壁を覆うスペーサーを形成することと、前記第１マスク層上に第２開口を有する第１フォトレジストパターンを形成することと、前記第２開口は前記スペーサーの少なくとも一部と縦方向に重畳され、前記スペーサーをマスクとして前記第２開口によって露出された前記第１マスク層をパターニングして、前記第１開口と隣接する第３開口を形成することと、残留する前記第１マスク層及び前記スペーサーをエッチングマスクとして前記ターゲット層をパターニングすることを含む。【選択図】      図６Ａ
2019186538.tif 000002
【特許請求の範囲】
【請求項１】
基板上にターゲット層及び第１マスク層を順次的に形成することと、
前記第１マスク層をパターニングして、第１開口を形成することと、
前記第１開口の内側壁を覆うスペーサーを形成することと、
前記スペーサーの少なくとも一部と縦方向に重畳され、前記第１マスク層上に第２開口を有する第１フォトレジストパターンを形成することと、
前記スペーサーをマスクとして前記第２開口によって露出された前記第１マスク層をパターニングして、前記第１開口と隣接する第３開口を形成することと、
残留する前記第１マスク層及び前記スペーサーをエッチングマスクとして前記ターゲット層をパターニングすることと、を含む半導体素子の製造方法。
【請求項２】
前記第２開口の幅は、前記第３開口の幅より広い請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１開口を形成することは、
前記第１マスク層上に第２フォトレジストパターンを形成すること、前記第２フォトレジストパターンをマスクとして前記第１マスク層をパターニングすること、及びパターニングされた前記第１マスク層の側壁をエッチングすることを含む請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１開口を形成することは、
前記第１マスク層の上面を覆う保護層を形成することをさらに含み、
前記保護層は、前記第１マスク層の側壁がエッチングされる時、前記第１マスク層の上面を保護する請求項３に記載の半導体素子の製造方法。
【請求項５】
前記スペーサーの少なくとも一部を覆うカットパターンを形成することをさらに含み、
前記カットパターンを形成することは、
前記スペーサーの少なくとも一部を覆う第１充填膜を形成すること及び前記第１充填膜の一部を除去することを含む請求項１に記載の半導体素子の製造方法。
【請求項６】
前記カットパターンは、前記スペーサーと同一な物質を含む請求項５に記載の半導体素子の製造方法。
【請求項７】
前記カットパターンは、前記第１マスク層と同一な物質を含む請求項５に記載の半導体素子の製造方法。
【請求項８】
前記ターゲット層及び前記第１マスク層の間に第１メモリ層を形成することをさらに含み、
前記カットパターンは、前記第１メモリ層と同一な物質を含む請求項５に記載の半導体素子の製造方法。
【請求項９】
前記第１充填膜の一部を除去することは、
エッチバック工程又はＣＭＰ工程を通じて前記第１充填膜の一部を除去することを含む請求項５に記載の半導体素子の製造方法。
【請求項１０】
前記カットパターンを形成することは、
前記カットパターンを部分的にエッチングしてその幅を減らすことをさらに含む請求項５に記載の半導体素子の製造方法。
【請求項１１】
基板上にターゲット層及び第１マスク層を順次的に形成することと、
第１フォトリソグラフィー工程を遂行して前記第１マスク層に第１開口を形成することと、
前記第１開口の内側壁を覆うスペーサーを形成することと、
第２フォトリソグラフィー工程を遂行して、前記第１マスク層に前記スペーサーを介して前記第１開口と隣接する第２開口を形成することと、を含み、
前記第２開口は、前記スペーサーによって自己整合的に形成される半導体素子の製造方法。
【請求項１２】
前記第２開口を形成することは、
前記スペーサーの一部を除去することを含む請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記スペーサーの少なくとも一部を覆うカットパターンを形成することをさらに含み、
前記カットパターンを形成することは、
前記スペーサーの少なくとも一部を覆う第１充填膜を形成すること及び前記第１充填膜の一部を除去することを含む請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記カットパターンは、前記スペーサーと同一な物質を含む請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記カットパターンは、前記第１マスク層と同一な物質を含む請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記ターゲット層及び前記第１マスク層の間に第１メモリ層を形成することをさらに含み、
前記カットパターンは、前記第１メモリ層と同一な物質を含む請求項１３に記載の半導体素子の製造方法。
【請求項１７】
前記第１充填膜の一部を除去することは、
エッチバック工程又はＣＭＰ工程を通じて前記第１充填膜の一部を除去することを含む請求項１３に記載の半導体素子の製造方法。
【請求項１８】
前記カットパターンを形成することは、
前記カットパターンを部分的にエッチングしてその幅を減らすことをさらに含む請求項１３に記載の半導体素子の製造方法。
【請求項１９】
前記第１フォトリソグラフィー工程は、
前記第１マスク層上に第１フォトレジストパターンを形成すること、前記第１フォトレジストパターンをマスクとして前記第１マスク層をパターニングすること、及びパターニングされた前記第１マスク層の側壁をエッチングすることを含む請求項１１に記載の半導体素子の製造方法。
【請求項２０】
前記第１フォトリソグラフィー工程は、
前記第１マスク層の上面を覆う保護層を形成することをさらに含み、
前記保護層は、前記第１マスク層の側壁がエッチングされる時、前記第１マスク層の上面を保護する請求項１９に記載の半導体素子の製造方法。
【請求項２１】
基板の上の絶縁膜と、
前記絶縁膜内の第１金属配線及び前記第１金属配線と第１方向に隣接する第２金属配線と、を含み、
前記第１及び第２金属配線は、前記第１方向と交差する第２方向に互いに平行に延在され、
前記第１金属配線は、前記第２方向に延在される第１部分及びその一端に前記第２方向に行くほど、その幅が減少する第２部分を含み、
前記第２金属配線は、前記第２方向に延在され、前記第１部分と隣接する第３部分及び前記第２部分と隣接し、前記第２方向に行くほど、その幅が増加する第４部分を含み、
前記第１部分と前記第３部分との間の最短距離は、前記第２部分と前記第４部分との間の最短距離と実質的に同一である半導体素子。
【請求項２２】
前記第１部分の幅は、前記第３部分の幅と実質的に同一である請求項２１に記載の半導体素子。
【請求項２３】
前記第２金属配線と第１方向に隣接し、前記第２方向に延在される第３金属配線をさらに含み、
前記第１金属配線及び前記第２金属配線の間の第１ピッチは、前記第２金属配線及び前記第３金属配線の間の第２ピッチと実質的に同一である請求項２１に記載の半導体素子。
【請求項２４】
前記第３金属配線は、前記第２方向に平行に延在される第５部分及びその一端に前記第２方向に行くほど、その幅が減少する第６部分を含み、
前記第３部分と前記第５部分との間の最短距離は、前記第４部分と前記第６部分との間の最短距離と実質的に同一である請求項２３に記載の半導体素子。
【請求項２５】
前記第１部分の幅、前記第３部分の幅、及び前記第５部分の幅は、実質的に同一である請求項２４に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に係り、さらに詳細には、スペーサーをマスクとして活用することを含む半導体素子の製造方法及びこれによって製造された半導体素子に係る。
【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。
電子産業が高度に発展することに応じて、半導体素子の特性に対する要求が段々増加されている。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対して要求が段々増加されている。このような要求特性を充足させるために半導体素子内の構造は段々複雑になっており、また、半導体素子は段々高集積化されている。
【０００３】
一方、ダブルパターニング（ｄｏｕｂｌｅ  ｐａｔｔｅｒｎｉｎｇ）技術は露光装備の交替無しで、前記露光装備が露光可能な最小ピッチ未満の間隔を有するパターンを形成することができる方法である。例えば、微細パターンを形成するために、フォトリソグラフィー工程を通じて形成された犠牲パターンの側壁にスペーサーを形成し、前記犠牲パターンを除去した後、前記スペーサーのみをマスクとして被エッチング層をエッチングするダブルパターニング技術が使用されることができる。しかし、半導体素子が高集積化されることに応じてダブルパターニング技術よりさらに微細なパターンを形成することができる技術が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９，７７３，６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、パターンの幅を最小化することができる半導体素子の製造方法及びこれによって製造された半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は基板上にターゲット層及び第１マスク層を順次的に形成することと、前記第１マスク層をパターニングして、第１開口を形成することと、前記第１開口の内側壁を覆うスペーサーを形成することと、前記スペーサーの少なくとも一部と縦方向に重畳され、前記第１マスク層上に第２開口を有する第１フォトレジストパターンを形成することと、前記スペーサーをマスクとして前記第２開口によって露出された前記第１マスク層をパターニングして、前記第１開口と隣接する第３開口を形成することと、残留する前記第１マスク層及び前記スペーサーをエッチングマスクとして前記ターゲット層をパターニングすることと、を含む半導体素子の製造方法を提供する。
【発明の効果】
【０００７】
本発明に係る半導体素子の製造方法は、複数のフォトマスクを利用して基板上に高集積度の金属配線を形成することができる。この時、スペーサーをマスクとして活用することによって、パターンの幅を最小化することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る半導体素子の金属層を定義するレイアウトを示した平面図である。
【図２Ａ】本発明の第１実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図２Ｂ】図２ＡのＡ−Ａ’線に沿う断面図である。
【図３Ａ】本発明の第１実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図３Ｂ】図３ＡのＡ−Ａ’線に沿う断面図である。
【図４Ａ】本発明の第１実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図４Ｂ】図４ＡのＡ−Ａ’線に沿う断面図である。
【図５Ａ】本発明の第１実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図５Ｂ】図５ＡのＡ−Ａ’線に沿う断面図である。
【図６Ａ】本発明の第１実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図６Ｂ】図６ＡのＡ−Ａ’線に沿う断面図である。
【図７】本発明の第２実施形態に係る半導体素子の金属層を定義するレイアウトを示した平面図である。
【図８Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図８Ｂ】図８ＡのＡ−Ａ’線に沿う断面図である。
【図８Ｃ】図８ＡのＢ−Ｂ’線に沿う断面図である。
【図９Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図９Ｂ】図９ＡのＡ−Ａ’線に沿う断面図である。
【図９Ｃ】図９ＡのＢ−Ｂ’線に沿う断面図である。
【図１０Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１０Ｂ】図１０ＡのＡ−Ａ’線に沿う断面図である。
【図１０Ｃ】図１０ＡのＢ−Ｂ’線に沿う断面図である。
【図１１Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１１Ｂ】図１１ＡのＡ−Ａ’線に沿う断面図である。
【図１１Ｃ】図１１ＡのＢ−Ｂ’線に沿う断面図である。
【図１２Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１２Ｂ】図１２ＡのＡ−Ａ’線に沿う断面図である。
【図１２Ｃ】図１２ＡのＢ−Ｂ’線に沿う断面図である。
【図１３Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１３Ｂ】図１３ＡのＡ−Ａ’線に沿う断面図である。
【図１３Ｃ】図１３ＡのＢ−Ｂ’線に沿う断面図である。
【図１４Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１４Ｂ】図１４ＡのＡ−Ａ’線に沿う断面図である。
【図１４Ｃ】図１４ＡのＢ−Ｂ’線に沿う断面図である。
【図１５Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１５Ｂ】図１５ＡのＡ−Ａ’線に沿う断面図である。
【図１５Ｃ】図１５ＡのＢ−Ｂ’線に沿う断面図である。
【図１６Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１６Ｂ】図１６ＡのＡ−Ａ’線に沿う断面図である。
【図１６Ｃ】図１６ＡのＢ−Ｂ’線に沿う断面図である。
【図１７Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１７Ｂ】図１７ＡのＡ−Ａ’線に沿う断面図である。
【図１７Ｃ】図１７ＡのＢ−Ｂ’線に沿う断面図である。
【図１８Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１８Ｂ】図１８ＡのＡ−Ａ’線に沿う断面図である。
【図１８Ｃ】図１８ＡのＢ−Ｂ’線に沿う断面図である。
【図１９Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図１９Ｂ】図１９ＡのＡ−Ａ’線に沿う断面図である。
【図１９Ｃ】図１９ＡのＢ−Ｂ’線に沿う断面図である。
【図２０Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図２０Ｂ】図２０ＡのＡ−Ａ’線に沿う断面図である。
【図２０Ｃ】図２０ＡのＢ−Ｂ’線に沿う断面図である。
【図２０Ｄ】図２０ＣのＡ領域の拡大図である。
【図２１Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図２１Ｂ】図２１ＡのＡ−Ａ’線に沿う断面図である。
【図２１Ｃ】図２１ＡのＢ−Ｂ’線に沿う断面図である。
【図２２Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図２２Ｂ】図２２ＡのＡ−Ａ’線に沿う断面図である。
【図２２Ｃ】図２２ＡのＢ−Ｂ’線に沿う断面図である。
【図２３Ａ】本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図である。
【図２３Ｂ】図２３ＡのＡ−Ａ’線に沿う断面図である。
【図２３Ｃ】図２３ＡのＢ−Ｂ’線に沿う断面図である。
【発明を実施するための形態】
【０００９】
図１は本発明の第１実施形態に係る半導体素子の金属層を定義するレイアウトを示した平面図である。図１を参照すれば、レイアウトパターンＬＰ１、ＬＰ２が配置される。レイアウトパターンＬＰ１、ＬＰ２は第１レイアウトパターンＬＰ１及び第２レイアウトパターンＬＰ２を含む。
【００１０】
第１レイアウトパターンＬＰ１に基づいて第１フォトマスクが製作され、第２レイアウトパターンＬＰ２に基づいて第２フォトマスクが製作される。再び言えば、図１に示したレイアウトを通じて、総２枚のフォトマスクが各々別個に製作される。
第１及び第２フォトマスクを通じて基板上にパターンが各々別に具現されることができる。
【００１１】
図２Ａ、図３Ａ、図４Ａ、図５Ａ、及び図６Ａは本発明の第１実施形態に係る半導体素子を製造する方法を説明するための平面図であり、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、及び図６Ｂは各々図２Ａ、図３Ａ、図４Ａ、図５Ａ、及び図６ＡのＡ−Ａ’線に沿う断面図である。
【００１２】
図２Ａ及び図２Ｂを参照すれば、基板１００上にターゲット層ＴＧ、ハードマスク層ＨＭ、第１マスク層Ｍ１、及び第２マスク層Ｍ２を順次的に形成する。基板１００は半導体基板である。一例として、基板１００はシリコン基板、ゲルマニウム基板、シリコン−ゲルマニウム基板、及び化合物半導体基板の中で１つである。一例として、ハードマスク層ＨＭはチタニウム窒化物（ＴｉＮ）を含む。一例として、ターゲット層ＴＧはシリコン絶縁膜である。一例として、第１マスク層Ｍ１は非晶質シリコン、ＳＯＨ（Ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）、ＳＯＧ（Ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）、シリコン窒化物（ＳｉＮ）、シリコンオキシ炭窒化物（ＳｉＯＣＮ）、シリコン炭窒化物（ＳｉＣＮ）、及びスズ酸化物（ＳｎＯｘ）の中で少なくとも１つを含む。一例として、第２マスク層Ｍ２はシリコン含有反射防止膜（ＳｉＡＲＣ）、ＳＯＨ（Ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）、及び非晶質炭素の中で少なくとも１つを含む。
【００１３】
第２マスク層Ｍ２上に第１開口ＯＰ１を有する第１フォトレジストパターンＰＲ１が形成される。具体的に、第１フォトレジストパターンＰＲ１を形成することは、第２マスク層Ｍ２上に第１フォトレジスト膜を形成すること及び図１の第１フォトマスクを利用して前記第１フォトレジスト膜に第１フォトリソグラフィー工程を遂行することを含む。前記第１フォトリソグラフィー工程は露光及び現像工程を遂行することを含む。第１開口ＯＰ１は図１の第１レイアウトパターンＬＰ１によって具現されたものである。図３Ａ及び図３Ｂを参照すれば、第１フォトレジストパターンＰＲ１をマスクとして第１パターニング工程を遂行する。具体的に、第１パターニング工程を遂行することは、第１フォトレジストパターンＰＲ１をマスクとして第２マスク層Ｍ２をパターニングすること、パターニングされた第２マスク層Ｍ２をマスクとして第１マスク層Ｍ１をパターニングすることを含む。第１パターニング工程の後、残留する第１フォトレジストパターンＰＲ１及び残留する第２マスク層Ｍ２を除去する。
【００１４】
続いて、パターニングされた第１マスク層Ｍ１の側壁上にスペーサーＳＰを形成する。具体的に、スペーサーＳＰを形成することは、基板１００の全面上にスペーサー膜をコンフォーマルに形成すること及び前記スペーサー膜上に異方性エッチング工程を遂行することを含む。一例として、スペーサーＳＰはチタニウム酸化物（ＴｉＯｘ）、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（ＡｌＯｘ）、及びスズ酸化物（ＳｎＯｘ）の中で少なくとも１つを含む。
【００１５】
図４Ａ及び図４Ｂを参照すれば、基板１００の全面上に第１充填膜ＦＬ１を形成する。一例として、第１充填膜ＦＬ１はＳＯＨ（Ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）を含む。
【００１６】
第１充填膜ＦＬ１上に第２開口ＯＰ２を有する第２フォトレジストパターンＰＲ２を形成する。具体的に、第２フォトレジストパターンＰＲ２を形成することは、第１充填膜ＦＬ１上に第２フォトレジスト膜を形成すること及び図１の第２フォトマスクを利用して前記第２フォトレジスト膜に第２フォトリソグラフィー工程を遂行することを含む。前記第２フォトリソグラフィー工程は露光及び現像工程を遂行することを含む。第２開口ＯＰ２は図１の第２レイアウトパターンＬＰ２によって具現されたものである。
【００１７】
第２フォトレジストパターンＰＲ２の第２開口ＯＰ２の各々は、スペーサーＳＰの少なくとも一部と縦方向に重畳される。
【００１８】
図５Ａ及び図５Ｂを参照すれば、第２フォトレジストパターンＰＲ２をマスクとして第２パターニング工程を遂行する。具体的に、第２パターニング工程を遂行することは、第２フォトレジストパターンＰＲ２をマスクとして第１充填膜ＦＬ１をパターニングすること及びパターニングされた第１充填膜ＦＬ１及びスペーサーＳＰをマスクとして第１マスク層Ｍ１をパターニングすることを含む。第２フォトレジストパターンＰＲ２の第２開口ＯＰ２はスペーサーＳＰと縦方向に重畳されるので、第１マスク層Ｍ１がパターニングされる時、スペーサーＳＰはエッチングマスクの役割をする。第２パターニング工程の間にスペーサーＳＰによって第１マスク層Ｍ１が自己整合的にパターニングされる。第２パターニング工程の後、残留する第２フォトレジストパターンＰＲ２及び残留する第１充填膜ＦＬ１を除去する。
【００１９】
図６Ａ及び図６Ｂを参照すれば、スペーサーＳＰ及び第１マスク層Ｍ１をマスクとして第３パターニング工程を遂行する。具体的に、第３パターニング工程を遂行することは、スペーサーＳＰ及び第１マスク層Ｍ１をマスクとしてハードマスク層ＨＭをパターニングすること及びパターニングされたハードマスク層ＨＭをマスクとしてターゲット層ＴＧをパターニングすることを含む。残留するスペーサーＳＰ、第１マスク層Ｍ１、及びハードマスク層ＨＭは除去される。続いて、パターニングされたターゲット層ＴＧの開口を満たす金属層が形成される。再び言えば、ターゲット層ＴＧ内に金属層が形成される。
【００２０】
金属層は第１金属パターンＭＴ１及び第２金属パターンＭＴ２を含む。第１及び第２金属パターンＭＴ１、ＭＴ２は銅（Ｃｕ）又はタングステン（Ｗ）を含む。第１金属パターンＭＴ１は図１の第１レイアウトパターンＬＰ１によって定義され、第２金属パターンＭＴ２は図１の第２レイアウトパターンＬＰ２によって定義される。
【００２１】
第１金属パターンＭＴ１は第１金属配線ＭＬ１及び第２金属配線ＭＬ２を含む。 第１及び第２金属配線ＭＬ１、ＭＬ２は第２方向Ｄ２に延在する。第１及び第２金属配線ＭＬ１、ＭＬ２は互いに平行に延在する。
【００２２】
第１金属配線ＭＬ１は第１部分ＭＬ１１及び第２部分ＭＬ１２を含む。第１部分ＭＬ１１は第２方向Ｄ２に延在する。第１金属配線ＭＬ１の端部に第２部分ＭＬ１２が位置する。第２部分ＭＬ１２は第１部分ＭＬ１１と連結された部分から第２方向Ｄ２に行くほど、第１方向Ｄ１への幅が狭くなる。
【００２３】
第２金属配線ＭＬ２は第３部分ＭＬ２１及び第４部分ＭＬ２２を含む。第３部分ＭＬ２１は第２方向Ｄ２に延在する。第２金属配線ＭＬ２の端部に第４部分ＭＬ２２が位置する。第４部分ＭＬ２２は第３部分ＭＬ２１と連結された部分から第２方向Ｄ２に行くほど、第１方向Ｄ１への幅が狭くなる。
【００２４】
第２金属パターンＭＴ２は第３金属配線ＭＬ３を含む。第３金属配線ＭＬ３は第２方向Ｄ２に延在する。第３金属配線ＭＬ３は第１及び第２金属配線ＭＬ１、ＭＬ２と互いに平行に延在する。第３金属配線ＭＬ３は第１金属配線ＭＬ１と第１方向Ｄ１に隣接する。第３金属配線ＭＬ３は第２金属配線ＭＬ２と第１方向Ｄ１に隣接する。第３金属配線ＭＬ３は第１及び第２金属配線ＭＬ１、ＭＬ２の間に提供される。
【００２５】
第３金属配線ＭＬ３は第５部分ＭＬ３１及び第６部分ＭＬ３２を含む。第５部分ＭＬ３１は第２方向Ｄ２に延在し、第１金属配線ＭＬ１の第１部分ＭＬ１１及び第２金属配線ＭＬ２の第３部分ＭＬ２１と隣接する。第６部分ＭＬ３２は第１金属配線ＭＬ１の第２部分ＭＬ１２及び第２金属配線ＭＬ２の第４部分ＭＬ２２と隣接する。第６部分ＭＬ３２は第５部分ＭＬ３１と連結された部分から第２方向Ｄ２に行くほど、第１方向Ｄ１への幅が広くなる。
【００２６】
一例として、第１金属配線ＭＬ１の第１部分ＭＬ１１の第１方向Ｄ１への幅、第２金属配線ＭＬ２の第３部分ＭＬ２１の第１方向Ｄ１への幅、及び第３金属配線ＭＬ３の第５部分ＭＬ３１の第１方向Ｄ１への幅は実質的に同一である。
【００２７】
第１金属配線ＭＬ１及び第３金属配線ＭＬ３の間のピッチは第１ピッチＰ１である。第２金属配線ＭＬ２及び第３金属配線ＭＬ３の間のピッチは第２ピッチＰ２である。一例として、第１ピッチＰ１及び第２ピッチＰ２は実質的に同一である。
【００２８】
一例として、第１金属配線ＭＬ１の第１部分ＭＬ１１と第３金属配線ＭＬ３の第５部分ＭＬ３１との最短距離は第１金属配線ＭＬ１の第２部分ＭＬ１２と第３金属配線ＭＬ３の第６部分ＭＬ３２との最短距離と実質的に同一である。一例として、第２金属配線ＭＬ２の第３部分ＭＬ２１と第３金属配線ＭＬ３の第５部分ＭＬ３１との最短距離は第２金属配線ＭＬ２の第４部分ＭＬ２２と第３金属配線ＭＬ３の第６部分ＭＬ３２との最短距離と実質的に同一である。
【００２９】
図７は本発明の第２実施形態に係る半導体素子の金属層を定義するレイアウトを示した平面図である。図７を参照すれば、レイアウトパターンＬＰ１、ＬＰ２、ＬＰ３が配置される。レイアウトパターンＬＰ１、ＬＰ２、ＬＰ３は第１レイアウトパターンＬＰ１、第２レイアウトパターンＬＰ２、及び第３レイアウトパターンＬＰ３を含む。第２レイアウトパターンＬＰ２は第１レイアウトパターンＬＰ１と重畳される。
【００３０】
第１レイアウトパターンＬＰ１に基づいて第１フォトマスクが製作され、第２レイアウトパターンＬＰ２に基づいて第２フォトマスクが製作され、第３レイアウトパターンＬＰ３に基づいて第３フォトマスクが製作される。再び言えば、図７に示したレイアウトを通じて、総３枚のフォトマスクが各々別個に製作される。第１乃至第３フォトマスクを通じて基板上にパターンが各々別に具現される。
【００３１】
図８Ａ乃至図２３Ａは本発明の第２実施形態に係る半導体素子を製造する方法を説明するための平面図であり、図８Ｂ乃至図２３Ｂは各々図８Ａ乃至図２３ＡのＡ−Ａ’線に沿う断面図であり、図８Ｃ乃至図２３Ｃは各々図８Ａ乃至図２３ＡのＢ−Ｂ’線に沿う断面図であり、図２０Ｄは図２０ＣのＡ領域の拡大図である。
【００３２】
図８Ａ乃至図８Ｃを参照すれば、基板１００上にターゲット層ＴＧ、ハードマスク層ＨＭ、第１メモリ層ＭＲ１、第１マスク層Ｍ１、及び第２マスク層Ｍ２を順次的に形成する。基板１００は半導体基板である。一例として、基板１００はシリコン基板、ゲルマニウム基板、シリコン−ゲルマニウム基板、及び化合物半導体基板中１つである。一例として、ターゲット層ＴＧはシリコン絶縁膜である。一例として、ハードマスク層ＨＭはチタニウム窒化物（ＴｉＮ）を含む。
一例として、第１メモリ層ＭＲ１はシリコン酸化物を含む。一例として、第１マスク層Ｍ１は非晶質シリコン、ＳＯＨ（Ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）、ＳＯＧ（Ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）、シリコン窒化物（ＳｉＮ）、シリコンオキシ炭窒化物（ＳｉＯＣＮ）、シリコン炭窒化物（ＳｉＣＮ）、及びスズ酸化物（ＳｎＯｘ）の中で少なくとも１つを含む。一例として、第２マスク層Ｍ２はシリコン含有反射防止膜（ＳｉＡＲＣ）、ＳＯＨ（Ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）、及び非晶質炭素の中で少なくとも１つを含む。
【００３３】
第２マスク層Ｍ２上に第１開口ＯＰ１を有する第１フォトレジストパターンＰＲ１が形成される。具体的に、第１フォトレジストパターンＰＲ１を形成することは、第２マスク層Ｍ２上に第１フォトレジスト膜を形成すること及び図７の第１フォトマスクを利用して前記第１フォトレジスト膜に露光及び現像工程を遂行することを含む。第１フォトレジストパターンＰＲ１の第１開口ＯＰ１の各々の第１方向Ｄ１への幅は第１幅Ｗ１である。第１開口ＯＰ１は図７の第１レイアウトパターンＬＰ１によって具現されたものである。
【００３４】
図９Ａ乃至図９Ｃを参照すれば、第１フォトレジストパターンＰＲ１をマスクとして第１パターニング工程を遂行する。したがって、第１マスク層Ｍ１に第２開口ＯＰ２が形成されることができる。具体的に、前記第１パターニング工程を遂行することは、第１フォトレジストパターンＰＲ１をマスクとして第２マスク層Ｍ２をパターニングすること及びパターニングされた第２マスク層Ｍ２をマスクとして第１マスク層Ｍ１をパターニングすることを含む。第１パターニング工程の後、残留する第２マスク層Ｍ２を除去する。
【００３５】
パターニングされた第１マスク層Ｍ１の第２開口ＯＰ２の各々の第１方向Ｄ１への幅は第２幅Ｗ２である。残留する第２マスク層Ｍ２の除去の後、パターニングされた第１マスク層Ｍ１のプルバック（Ｐｕｌｌ  ｂａｃｋ）工程を遂行する。プルバック工程は乾式エッチング工程又は湿式エッチング工程を含む。プルバック工程によって、パターニングされた第１マスク層Ｍ１の側壁がエッチングされる。したがって、平面視で第２開口ＯＰ２の大きさは第１開口ＯＰ１の大きさより大きくなる。一例として、第２開口ＯＰ２の各々の第２幅Ｗ２はそれと縦方向に重畳される第１開口ＯＰ１の第１幅Ｗ１より広いことができる。
【００３６】
図示しなかったが、第１マスク層Ｍ１上に保護層がさらに形成されることができる。保護層は第１マスク層Ｍ１の上面を覆う。保護層は第１マスク層Ｍ１の側壁がエッチングされる時、第１マスク層Ｍ１の上面がエッチングされることを防止する。
【００３７】
図１０Ａ乃至図１０Ｃを参照すれば、基板１００の全面上にスペーサー膜ＳＬがコンフォーマルに形成される。前記スペーサー膜ＳＬは異方的にエッチングされる物質を含む。一例として、スペーサー膜ＳＬはチタニウム酸化物（ＴｉＯｘ）、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（ＡｌＯｘ）、及びスズ酸化物（ＳｎＯｘ）の中で少なくとも１つを含む。一例として、スペーサー膜ＳＬはＡＬＤ（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）方式に形成される。スペーサー膜ＳＬによって、第１マスク層Ｍ１の第２開口ＯＰ２の各々の一部が満たされる。
【００３８】
図１１Ａ乃至図１１Ｃを参照すれば、第１エッチング工程を進行して、前記スペーサー膜ＳＬの一部が除去される。第１エッチング工程は異方的エッチング工程である。これと共に、第１マスク層Ｍ１の側壁を覆うスペーサーＳＰが形成される。スペーサーＳＰは第１マスク層Ｍ１の第２開口ＯＰ２内に形成される。
スペーサーＳＰが形成されながら、第３開口ＯＰが形成される。第３開口ＯＰ３はスペーサーＳＰによって平面的に囲まれる。第３開口ＯＰ３の各々は各々の第２開口ＯＰ２と重畳される。第３開口ＯＰ３によって、第１メモリ層ＭＲ１の上面の一部が露出される。
【００３９】
スペーサーＳＰの各々は第１部分ＳＰ１及び第２部分ＳＰ２を含む。スペーサーＳＰの第１部分ＳＰ１は上部から下部に向かうほど、第１方向Ｄ１への幅が増加する。再び言えば、スペーサーＳＰの第１部分ＳＰ１の上面は曲がっている。スペーサーＳＰの第２部分ＳＰ２は第１方向Ｄ１への幅が一定である。
【００４０】
図１２Ａ乃至図１２Ｃを参照すれば、基板１００の全面上に第１充填膜ＦＬ１、第２メモリ層ＭＲ２、第３マスク層Ｍ３を順次的に形成する。第１充填膜ＦＬ１は第３開口ＯＰ３を満たす。一例として、第１充填膜ＦＬ１はＳＯＨ（Ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）を含む。一例として、第２メモリ層ＭＲ２はシリコン酸化物を含む。一例として、第３マスク層Ｍ３はシリコン含有反射防止膜（ＳｉＡＲＣ）、ＳＯＨ（Ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）、及び非晶質炭素の中で少なくとも１つを含む。
【００４１】
第３マスク層Ｍ３上に第４開口ＯＰ４を有する第２フォトレジストパターンＰＲ２が形成される。具体的に、第２フォトレジストパターンＰＲ２を形成することは、第３マスク層Ｍ３上に第２フォトレジスト膜を形成すること及び図７の第２フォトマスクを利用して前記第２フォトレジスト膜に露光及び現像工程を遂行することを含む。第４開口ＯＰ４は図７の第２レイアウトパターンＬＰ２によって具現されたものである。第４開口ＯＰ４は第３開口ＯＰ３の一部分と縦方向に重畳される。
以下では、第４開口ＯＰ４と縦方向に重畳される第３開口ＯＰ３の一部分が第６開口ＯＰ６として定義される。
【００４２】
図１３Ａ乃至図１３Ｃを参照すれば、第２フォトレジストパターンＰＲ２をマスクとして第２パターニング工程を遂行する。具体的に、前記第２パターニング工程を遂行することは、第２フォトレジストパターンＰＲ２をマスクとして第３マスク層Ｍ３をパターニングすること、パターニングされた第３マスク層Ｍ３をマスクとして第２メモリ層ＭＲ２をパターニングすること、及びパターニングされた第２メモリ層ＭＲ２をマスクとして第１充填膜ＦＬ１をパターニングすることを含む。第２パターニング工程の後、残留する第２フォトレジストパターンＰＲ２及び第３マスク層Ｍ３が除去される。
【００４３】
第１充填膜ＦＬ１がパターニングされて第５開口ＯＰ５が形成される。第１充填膜ＦＬ１の第５開口ＯＰ５の各々の第１方向Ｄ１への幅は、各々の第５開口ＯＰ５と縦方向に重畳する第４開口ＯＰ４の第１方向Ｄ１への幅より狭い。これは、第２パターニング工程で第３マスク層Ｍ３、第２メモリ層ＭＲ２、及び第１充填膜ＦＬ１をパターニングしながら、パターニングされる部分の幅が漸進的に減少されるためである。
【００４４】
第５開口ＯＰ５と第６開口ＯＰ６に満たされた第１充填膜ＦＬ１が除去される。 再び言えば、第５開口ＯＰ５と第６開口ＯＰ６が再び開放される。
【００４５】
図１４Ａ乃至図１４Ｃを参照すれば、基板の全面上に第２充填膜ＦＬ２を形成する。第２充填膜ＦＬ２は第１充填膜ＦＬ１の開放された第５開口ＯＰ５及び第６開口ＯＰ６を再び満たす。
【００４６】
一例として、第２充填膜ＦＬ２はスペーサーＳＰと同一な物質を含む。例えば、第２充填膜ＦＬ２及びスペーサーＳＰはチタニウム酸化物（ＴｉＯｘ）を含む。他の例として、第２充填膜ＦＬ２はスペーサーＳＰと異なる物質を含む。第２充填膜ＦＬ２は第１メモリ層ＭＲ１と同一な物質（例えば、シリコン酸化物）を含む。その他の例として、第２充填膜ＦＬ２は第１マスク層Ｍ１と同一な物質（例えば、非晶質シリコン）を含む。
【００４７】
一例として、第２充填膜ＦＬ２はＡＬＤ（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、又はスピンコーティング（Ｓｐｉｎ  ｃｏａｔｉｎｇ）方式に形成される。
【００４８】
図１５Ａ乃至図１５Ｃを参照すれば、平坦化工程を進行して、第２充填膜ＦＬ２の一部が除去される。平坦化工程はＣＭＰ（Ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程又はエッチバック（Ｅｔｃｈｂａｃｋ）工程を含む。したがって、カットパターンＣＰが形成される。カットパターンＣＰは、第２充填膜ＦＬ２の除去されなく、残留する部分である。一例として、カットパターンＣＰの上面は第１充填膜ＦＬ１の上面より低いレベルに形成される。カットパターンＣＰは第６開口ＯＰ６を満たす。カットパターンＣＰは第６開口ＯＰ６を定義する一対のスペーサーＳＰを覆う。
【００４９】
図１６Ａ乃至図１６Ｃを参照すれば、第２エッチング工程を進行して、第２メモリ層ＭＲ２及び第１充填膜ＦＬ１を除去する。したがって、第３開口ＯＰ３を満たした第１充填膜ＦＬ１が除去される。再び言えば、第３開口ＯＰ３が再び開放される。第６開口ＯＰ６にはカットパターンＣＰが満たされているので、第６開口ＯＰ６は開放されないようにしうる。
【００５０】
一実施形態において、カットパターンＣＰが第１マスク層Ｍ１と同一な物質（例えば、非晶質シリコン）を含む場合、第２エッチング工程の後、カットパターンＣＰが部分的にエッチングされる。一例として、第２工程の後、第３開口ＯＰ３によって露出されたカットパターンＣＰの両側壁が部分的にエッチングされる。したがって、カットパターンＣＰの第２方向Ｄ２への幅が減少される。
【００５１】
図１７Ａ乃至図１７Ｃを参照すれば、第１マスク層Ｍ１、スペーサーＳＰ、及びカットパターンＣＰをマスクとして第３パターニング工程を遂行する。したがって、第１メモリ層ＭＲ１がパターニングされて第７開口ＯＰ７が形成される。第１メモリ層ＭＲ１の第７開口ＯＰ７の平面形状は、第３開口ＯＰ３の平面形状と実質的に同一である。
【００５２】
一実施形態において、カットパターンＣＰが第１メモリ層ＭＲ１と同一な物質（例えば、シリコン酸化物）を含む場合、第３パターニング工程の間にカットパターンＣＰが部分的にエッチングされる。一例として、第３パターニング工程の間に第３開口ＯＰ３によって露出されたカットパターンＣＰの両側壁が部分的にエッチングされる。したがって、カットパターンＣＰの第２方向Ｄ２への幅が減少される。
【００５３】
図１８Ａ乃至図１８Ｃを参照すれば、基板１００の全面上に第３充填膜ＦＬ３を形成する。第３充填膜ＦＬ３は第７開口ＯＰ７を満たす。
【００５４】
第３充填膜ＦＬ３上に第８開口ＯＰ８を有する第３フォトレジストパターンＰＲ３が形成される。具体的に、第３フォトレジストパターンＰＲ３を形成することは、第３充填膜ＦＬ３上に第３フォトレジスト膜を形成すること及び図７の第３フォトマスクを利用して前記第３フォトレジスト膜に露光及び現像工程を遂行することを含む。第８開口ＯＰ８は図７の第３レイアウトパターンＬＰ３によって具現されたものである。第８開口ＯＰ８の各々はスペーサーＳＰの少なくとも一部と縦方向に重畳される。
【００５５】
図１９Ａ乃至図１９Ｃを参照すれば、第３フォトレジストパターンＰＲ３をマスクとして第４パターニング工程を遂行する。具体的に、第４パターニング工程を遂行することは第３フォトレジストパターンＰＲ３をマスクとして第３充填膜ＦＬ３をパターニングすることを含む。第４パターニング工程の後、残留する第３フォトレジストパターンＰＲ３が除去される。
【００５６】
第３充填膜ＦＬ３がパターニングされて第９開口ＯＰ９が形成される。第３充填膜ＦＬ３の第９開口ＯＰ９の第１方向Ｄ１への幅は第３幅Ｗ３である。第３充填膜ＦＬ３の第９開口ＯＰ９の一部はスペーサーＳＰと縦方向に重畳される。第３充填膜ＦＬ３の第９開口ＯＰ９の平面形状は第３フォトレジストパターンＰＲ３の第８開口ＯＰ８の平面形状と実質的に同一である。
【００５７】
図２０Ａ乃至図２０Ｄを参照すれば、第３充填膜ＦＬ３及びスペーサーＳＰをマスクとして第５パターニング工程を遂行する。具体的に、第５パターニング工程を遂行することはパターニングされた第３充填膜ＦＬ３及びスペーサーＳＰをマスクとして第１マスク層Ｍ１をパターニングすること及びパターニングされた第１マスク層Ｍ１をマスクとして第１メモリ層ＭＲ１をパターニングすることを含む。
【００５８】
第５パターニング工程で、第１０開口ＯＰ１０が形成される。第１０開口ＯＰ１０はスペーサーＳＰによって自己整合的に形成される。再び言えば、第５パターニング工程の間に、スペーサーＳＰはエッチングマスクの役割をする。第１０開口ＯＰ１０の第１方向Ｄ１への幅は第４幅Ｗ４である。第１０開口ＯＰ１０を通じて第１メモリ層ＭＲ１がパターニングされて、第１１開口ＯＰ１１が形成される。
【００５９】
第３充填膜ＦＬ３の第９開口ＯＰ９の一部はスペーサーＳＰと縦方向に重畳されるので、第１マスク層Ｍ１がパターニングされる時、スペーサーＳＰがマスクになる。したがって、第１０開口ＯＰ１０の第４幅Ｗ４は第３充填膜ＦＬ３の第９開口ＯＰ９の第３幅Ｗ３より狭い。また、スペーサーＳＰの第１部分ＳＰ１の一部が除去される。したがって、スペーサーＳＰの第１部分ＳＰ１の上面の一部が平らになる。また、スペーサーＳＰの第１部分ＳＰ１の中で平らになった第１部分ＳＰ１の上面より高いレベルに位置する部分が第３部分ＳＰ３として定義される。再び言えば、スペーサーＳＰの第３部分ＳＰ３は平らになった第１部分ＳＰ１の上面のレベルより高いレベルに位置する。
【００６０】
図２１Ａ乃至図２１Ｃを参照すれば、第５パターニング工程の後、残留する第３充填膜ＦＬ３、第１マスク層Ｍ１、カットパターンＣＰ、及びスペーサーＳＰを除去する。カットパターンＣＰがスペーサーＳＰと同一な物質を含む場合、カットパターンＣＰ及びスペーサーＳＰを一度に除去することができる。
【００６１】
図２２Ａ乃至図２２Ｃを参照すれば、第１メモリ層ＭＲ１をマスクとして第６パターニング工程を遂行する。具体的に、第６パターニング工程を遂行することは、第１メモリ層ＭＲ１をマスクとしてハードマスク層ＨＭをパターニングすること及びパターニングされたハードマスク層ＨＭをマスクとしてターゲット層ＴＧをパターニングすることを含む。ターゲット層ＴＧがパターニングされて第１２開口ＯＰ１２が形成される。第６パターニング工程の後、残留する第１メモリ層ＭＲ１及び残留するハードマスク層ＨＭを除去する。
【００６２】
図２３Ａ乃至図２３Ｃを参照すれば、ターゲット層ＴＧの第１２開口ＯＰ１２に金属を満たして金属層を構成する。金属層は第１金属配線ＭＬ１及び第２金属配線ＭＬ２を含む。第１及び第２金属配線ＭＬ１、ＭＬ２は銅（Ｃｕ）又はタングステン（Ｗ）を含む。第１金属配線ＭＬ１は図７の第１レイアウトパターンＬＰ１によって定義され、第２金属配線ＭＬ２は図７の第３レイアウトパターンＬＰ３によって定義される。第１金属配線ＭＬ１及び第２金属配線ＭＬ２は平面的に互いに離隔される。
【００６３】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施できることは理解するべきである。
したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
【符号の説明】
【００６４】
１００  基板
ＦＬ１、ＦＬ２  充填膜
ＨＭ  ハードマスク層
ＬＰ１、ＬＰ２、ＬＰ３  レイアウトパターン
Ｍ１、Ｍ２  マスク層
ＭＴ１、ＭＴ２  金属パターン
ＯＰ１、ＯＰ２  開口
ＰＲ１、ＰＲ２  フォトレジストパターン
ＳＰ    スペーサー
ＴＧ    ターゲット層
【図１】
2019186538.tif 000003
【図２Ａ】
2019186538.tif 000004
【図２Ｂ】
2019186538.tif 000005
【図３Ａ】
2019186538.tif 000006
【図３Ｂ】
2019186538.tif 000007
【図４Ａ】
2019186538.tif 000008
【図４Ｂ】
2019186538.tif 000009
【図５Ａ】
2019186538.tif 000010
【図５Ｂ】
2019186538.tif 000011
【図６Ａ】
2019186538.tif 000012
【図６Ｂ】
2019186538.tif 000013
【図７】
2019186538.tif 000014
【図８Ａ】
2019186538.tif 000015
【図８Ｂ】
2019186538.tif 000016
【図８Ｃ】
2019186538.tif 000017
【図９Ａ】
2019186538.tif 000018
【図９Ｂ】
2019186538.tif 000019
【図９Ｃ】
2019186538.tif 000020
【図１０Ａ】
2019186538.tif 000021
【図１０Ｂ】
2019186538.tif 000022
【図１０Ｃ】
2019186538.tif 000023
【図１１Ａ】
2019186538.tif 000024
【図１１Ｂ】
2019186538.tif 000025
【図１１Ｃ】
2019186538.tif 000026
【図１２Ａ】
2019186538.tif 000027
【図１２Ｂ】
2019186538.tif 000028
【図１２Ｃ】
2019186538.tif 000029
【図１３Ａ】
2019186538.tif 000030
【図１３Ｂ】
2019186538.tif 000031
【図１３Ｃ】
2019186538.tif 000032
【図１４Ａ】
2019186538.tif 000033
【図１４Ｂ】
2019186538.tif 000034
【図１４Ｃ】
2019186538.tif 000035
【図１５Ａ】
2019186538.tif 000036
【図１５Ｂ】
2019186538.tif 000037
【図１５Ｃ】
2019186538.tif 000038
【図１６Ａ】
2019186538.tif 000039
【図１６Ｂ】
2019186538.tif 000040
【図１６Ｃ】
2019186538.tif 000041
【図１７Ａ】
2019186538.tif 000042
【図１７Ｂ】
2019186538.tif 000043
【図１７Ｃ】
2019186538.tif 000044
【図１８Ａ】
2019186538.tif 000045
【図１８Ｂ】
2019186538.tif 000046
【図１８Ｃ】
2019186538.tif 000047
【図１９Ａ】
2019186538.tif 000048
【図１９Ｂ】
2019186538.tif 000049
【図１９Ｃ】
2019186538.tif 000050
【図２０Ａ】
2019186538.tif 000051
【図２０Ｂ】
2019186538.tif 000052
【図２０Ｃ】
2019186538.tif 000053
【図２０Ｄ】
2019186538.tif 000054
【図２１Ａ】
2019186538.tif 000055
【図２１Ｂ】
2019186538.tif 000056
【図２１Ｃ】
2019186538.tif 000057
【図２２Ａ】
2019186538.tif 000058
【図２２Ｂ】
2019186538.tif 000059
【図２２Ｃ】
2019186538.tif 000060
【図２３Ａ】
2019186538.tif 000061
【図２３Ｂ】
2019186538.tif 000062
【図２３Ｃ】
2019186538.tif 000063