(57)【要約】【課題】出力放電時に回路内部のノード電圧が大きく負に振れない積分回路を提供する。【解決手段】積分回路１０は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするように出力端から出力電圧Ｖｏを出力するオペアンプ１１と、入力電圧Ｖｉ（＝パルス幅変調信号ＰＷＭ）の入力端とオペアンプ１１の反転入力端（−）との間に接続された抵抗１２と、オペアンプ１１の出力端と反転入力端（−）との間に接続されたキャパシタ１３と、放電制御信号ＤＣＨＧに応じてオペアンプ１１の出力端と接地端との間を導通／遮断する放電スイッチ１５と、放電制御信号ＤＣＨＧに応じてオペアンプ１１の出力端と反転入力端（−）との間を導通／遮断する短絡スイッチ１６と、短絡スイッチ１６を介する電流経路上に設けられた逆流防止ダイオード１７と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
非反転入力端と反転入力端がイマジナリショートするように出力端から出力電圧を出力するオペアンプと、
入力電圧の入力端と前記オペアンプの反転入力端との間に接続された抵抗と、
前記オペアンプの出力端と反転入力端との間に接続されたキャパシタと、
放電制御信号に応じて前記オペアンプの出力端と接地端との間を導通／遮断する放電スイッチと、
前記放電制御信号に応じて前記オペアンプの出力端と反転入力端との間を導通／遮断する短絡スイッチと、
前記短絡スイッチを介する電流経路上に設けられた逆流防止ダイオードと、
を有することを特徴とする積分回路。
【請求項２】
前記短絡スイッチは、ＣＭＯＳアナログスイッチであることを特徴とする請求項１に記載の積分回路。
【請求項３】
前記入力電圧の入力端と前記抵抗との間に接続されたシュミットトリガをさらに有することを特徴とする請求項１または請求項２に記載の積分回路。
【請求項４】
請求項１〜請求項３のいずれか一項に記載の積分回路を集積化して成る半導体装置。
【請求項５】
前記キャパシタを外付けするための外部端子を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
請求項４または請求項５に記載の半導体装置を有することを特徴とする電子機器。
【請求項７】
前記半導体装置は、前記入力電圧としてパルス幅変調信号の供給を受け付けることを特徴とする請求項６に記載の電子機器。
【請求項８】
請求項６または請求項７に記載の電子機器と、
前記電子機器に電力を供給するバッテリと、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、積分回路に関する。
【背景技術】
【０００２】
図７は、積分回路の一従来例を示す回路図である。本従来例の積分回路２０は、オペアンプ２１と、抵抗２２（抵抗値：Ｒ）と、キャパシタ２３（容量値：Ｃ）と、を含む。抵抗２２の第１端は、入力電圧Ｖｉｎの入力端に接続されている。抵抗２２の第２端とキャパシタ２３の第１端は、いずれもオペアンプ２１の反転入力端（−）に接続されている。オペアンプ２１の非反転入力端（＋）は、バイアス電圧の印加端（本図の例では接地端）に接続されている。オペアンプ２１の出力端とキャパシタ２３の第２端は、いずれも出力電圧Ｖｏｕｔの出力端に接続されている。本従来例の積分回路２０によれば、入力電圧Ｖｉｎの積分値に比例した出力電圧Ｖｏｕｔを得ることができる。
【０００３】
図８は、積分回路２０による積分動作の一例を示すタイミングチャートであり、上から順番に、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが描写されている。なお、本図では、入力電圧Ｖｉｎが方形波（周期：Ｔ（＝ハイレベル期間Ｔ１＋ローレベル期間Ｔ２）、ハイレベル：＋Ｖ、ローレベル：−Ｖ）である場合を例に挙げて説明を行う。
【０００４】
出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎのハイレベル期間Ｔ１において直線的に低下し、入力電圧Ｖｉｎのローレベル期間Ｔ２において直線的に上昇する。このとき、出力電圧Ｖｏｕｔのハイレベルは、＋（１／ＲＣ）×Ｖ×Ｔ２となる。一方、出力電圧Ｖｏｕｔのローレベルは、−（１／ＲＣ）×Ｖ×Ｔ１となる。このように、積分回路２０は、方形波状の入力電圧Ｖｉｎを三角波状の出力電圧Ｖｏｕｔに変換することができる。
【０００５】
なお、上記に関連する従来技術の一例としては、特許文献１、特許文献２、ないしは、特許文献３を挙げることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３０２７１８号公報（特に図３）
【特許文献２】特開平８−１５９７５２号公報（特に図３）
【特許文献３】特開平６−３５０４１０号公報（特に図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の積分回路２０において、オペアンプ２１の反転入力端（−）に現れるノード電圧Ｖａが出力電圧Ｖｏｕｔよりも低い状態で動作が停止され、出力電圧Ｖｏｕｔが０Ｖまで放電されると、キャパシタ２３の電荷保存則により、ノード電圧Ｖａが負電位まで低下してしまう。そのため、積分回路２０を集積化した半導体装置では、積分回路２０の動作停止時（負電位の発生時）に、装置内の寄生素子がアクティブとなり、誤動作、ラッチアップ、ないしは、素子破壊などを生じるおそれがあった。
【０００８】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、出力電圧の放電時に回路内部のノード電圧が大きく負に振れることのない積分回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書中に開示されている積分回路は、非反転入力端と反転入力端がイマジナリショートするように出力端から出力電圧を出力するオペアンプと、入力電圧の入力端と前記オペアンプの反転入力端との間に接続された抵抗と、前記オペアンプの出力端と反転入力端との間に接続されたキャパシタと、放電制御信号に応じて前記オペアンプの出力端と接地端との間を導通／遮断する放電スイッチと、前記放電制御信号に応じて前記オペアンプの出力端と反転入力端との間を導通／遮断する短絡スイッチと、前記短絡スイッチを介する電流経路上に設けられた逆流防止ダイオードを有する構成（第１の構成）とされている。
【００１０】
上記第１の構成から成る積分回路において、前記短絡スイッチは、ＣＭＯＳアナログスイッチである構成（第２の構成）にするとよい。
【００１１】
上記第１または第２の構成から成る積分回路は、前記入力電圧の入力端と前記抵抗との間に接続されたシュミットトリガをさらに有する構成（第３の構成）にするとよい。
【００１２】
また、本明細書中に開示されている半導体装置は、上記第１〜第３いずれかの構成から成る積分回路を集積化して成る構成（第４の構成）とされている。
【００１３】
上記第４の構成から成る半導体装置は、前記キャパシタを外付けするための外部端子を有する構成（第５の構成）にするとよい。
【００１４】
また、本明細書中に開示されている電子機器は、上記第４または第５の構成から成る半導体装置を有する構成（第６の構成）とされている。
【００１５】
上記第６の構成から成る電子機器において、前記半導体装置は、前記入力電圧としてパルス幅変調信号の供給を受け付ける構成（第７の構成）にするとよい。
【００１６】
また、本明細書中に開示されている車両は、上記第６又は第７の構成から成る電子機器と、前記電子機器に電力を供給するバッテリを有する構成（第８の構成）とされている。
【発明の効果】
【００１７】
本明細書中に開示されている発明によれば、出力電圧の放電時に回路内部のノード電圧が大きく負に振れることのない積分回路を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】積分回路を備えた半導体装置の一実施形態を示す回路図
【図２】出力電圧とノード電圧との相関図
【図３】出力電圧とノード電圧の放電挙動（ＶＡ＞Ｖｏ）を示すタイムチャート
【図４】出力電圧とノード電圧の放電挙動（ＶＡ＜Ｖｏ、新規放電機構なし）を示すタイムチャート
【図５】出力電圧とノード電圧の放電挙動（ＶＡ＜Ｖｏ、新規放電機構あり）を示すタイムチャート
【図６】車両の一構成例を示す外観図
【図７】積分回路の一従来例を示す回路図
【図８】積分動作の一例を示すタイミングチャート
【発明を実施するための形態】
【００１９】
＜半導体装置＞
図１は、半導体装置の一実施形態を示す回路図である。本実施形態の半導体装置１は、積分回路１０を集積化して成る。積分回路１０は、入力電圧Ｖｉに相当する方形波状のパルス幅変調信号ＰＷＭを三角波状の出力電圧Ｖｏに変換して出力する。なお、積分回路１０は、放電制御信号ＤＣＨＧに応じた出力放電機能を備えている。
【００２０】
＜積分回路＞
引き続き、図１を参照しながら、積分回路１０の内部構成や動作について詳述する。本実施形態の積分回路１０は、オペアンプ１１と、抵抗１２と、キャパシタ１３と、シュミットトリガ１４と、放電スイッチ１５と、短絡スイッチ１６と、逆流防止ダイオード１７と、インバータ１８及び１９と、を含む。
【００２１】
オペアンプ１１は、非反転入力端（＋）の接地電圧ＧＮＤと反転入力端（−）のノード電圧ＶＡがイマジナリショートするように、出力端から出力電圧Ｖｏを出力する。
【００２２】
抵抗１２の第１端は、シュミットトリガ１４の出力端に接続されている。抵抗１２の第２端は、オペアンプ１１の反転入力端（−）に接続されている。
【００２３】
キャパシタ１３の第１端は、オペアンプ１１の出力端（＝出力電圧Ｖｏの印加端）に接続されている。キャパシタ１３の第２端は、オペアンプ１１の反転入力端（−）（＝ノード電圧ＶＡの印加端）に接続されている。なお、本図で示したように、半導体装置１は、キャパシタ１３を外付けするための外部端子を有しており、キャパシタ１３は、ディスクリート部品として実装されている。ただし、キャパシタ１３の容量値がそれほど大きくなければ、キャパシタ１３を半導体装置１に集積化することも可能である。
【００２４】
シュミットトリガ１４の第１端は、入力電圧Ｖｉ（＝パルス幅変調信号ＰＷＭ）の入力端に接続されている。シュミットトリガ１４の第２端は、抵抗１２の第１端に接続されている。このような構成とすることにより、パルス幅変調信号ＰＷＭに重畳するノイズの影響を抑制することができる。
【００２５】
放電スイッチ１５は、放電制御信号ＤＣＨＧに応じてオペアンプ１１の出力端と接地端との間を導通／遮断する。本図の例では、放電スイッチ１５としてＮチャネル型ＭＯＳ電界効果トランジスタが用いられている。放電スイッチ１５のドレインは、オペアンプ１１の出力端（＝出力電圧Ｖｏの印加端）に接続されている。放電スイッチ５１のソースとバックゲートは、いずれも接地端に接続されている。放電スイッチ１５のゲートは、インバータ１８及び１９を介して、放電制御信号ＤＣＨＧの入力端に接続されている。放電スイッチ１５は、制御信号ＤＣＨＧがローレベル（＝非放電時の論理レベル）であるときにオフし、制御信号ＤＣＨＧがハイレベル（＝放電時の論理レベル）であるときにオンする。
【００２６】
短絡スイッチ１６は、放電制御信号ＤＣＨＧに応じてオペアンプ１１の出力端と反転入力端（−）との間を導通／遮断する。短絡スイッチ１６は、放電制御信号ＤＣＨＧがハイレベルであるときにオンし、放電制御信号ＤＣＨＧがローレベルであるときにオフする。
【００２７】
短絡スイッチ１６としては、ＣＭＯＳアナログスイッチを用いることができる。より具体的に述べると、短絡スイッチ１６は、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１とＰチャネル型ＭＯＳ電界効果トランジスタＭ２を含む。トランジスタＭ１のドレインとトランジスタＭ２のソース及びバックゲートは、いずれも逆流防止ダイオード１７を介してオペアンプ１１の出力端（＝出力電圧Ｖｏの印加端）に接続されている。トランジスタＭ１のソース及びバックゲートとトランジスタＭ２のドレインは、いずれもオペアンプ１１の反転入力端（−）（＝ノード電圧ＶＡの印加端）に接続されている。トランジスタＭ１のゲートは、放電制御信号ＤＣＨＧの印加端に接続されている。トランジスタＭ２のゲートは、インバータ１８の出力端（＝反転放電制御信号ＤＣＨＧＢの印加端）に接続されている。なお、トランジスタＭ１及びＭ２には、それぞれ、図示の極性でボディダイオードＤ１及びＤ２が付随している。
【００２８】
逆流防止ダイオード１７のアノードは、オペアンプ１１の出力端に接続されている。逆流防止ダイオード１７のカソードは、短絡スイッチ１６に接続されている。このように、逆流防止ダイオード１７は、短絡スイッチ１６を介する電流経路上に設けられている。なお、逆流防止ダイオード１７は、ノード電圧ＶＡが出力電圧Ｖｏよりも低いときに順バイアスとなり、ノード電圧ＶＡが出力電圧Ｖｏよりも高いときに逆バイアスとなる。
【００２９】
なお、本図の例では、オペアンプ１１の出力端と短絡スイッチ１６との間に逆流防止ダイオード１７が設けられているが、逆流防止ダイオード１７の挿入位置はこれに限定されるものではなく、短絡スイッチ１６とオペアンプ１１の反転入力端（−）との間に逆流防止ダイオード１７を設けても構わない。
【００３０】
インバータ１８は、放電制御信号ＤＣＨＧを論理反転させることにより、反転放電制御信号ＤＣＨＧＢを生成する。すなわち、反転放電制御信号ＤＣＨＧＢは、放電制御信号ＤＣＨＧがハイレベルであるときにローレベルとなり、放電制御信号ＤＣＨＧがローレベルであるときにハイレベルとなる。
【００３１】
インバータ１９は、反転放電制御信号ＤＣＨＧＢを再度論理反転させることにより、放電制御信号ＤＣＨＧに戻して放電スイッチ１５のゲートに供給する。
【００３２】
特に、本実施形態の積分回路１０は、出力電圧Ｖｏｕｔの放電機構として、放電トランジスタ１５のほかに、短絡スイッチ１６、逆流防止ダイオード１７、並びに、インバータ１８及び１９を備えている。以下では、これらの構成要素１６〜１９をまとめて「新規放電機構」と呼び、その導入意義について詳細に説明する。
【００３３】
図２は、出力電圧Ｖｏ（横軸）とノード電圧ＶＡ（縦軸）との相関図である。本図中の実線で示したように、出力電圧Ｖｏとノード電圧ＶＡとの関係は、積分回路１０の動作状態に応じて、ＶＡ＞Ｖｏ、ＶＡ＝Ｖｏ、ＶＡ＜Ｖｏのいずれにもなり得る。
【００３４】
図３は、本実施形態における出力電圧Ｖｏとノード電圧ＶＡの放電挙動（ＶＡ＞Ｖｏである場合）を示すタイムチャートであり、上から順に、放電制御信号ＤＣＨＧと、出力電圧Ｖｏ（実線）及びノード電圧ＶＡ（破線）が描写されている。
【００３５】
放電制御信号ＤＣＨＧがハイレベルに立ち上げられると、出力電圧Ｖｏの印加端が接地端にショートされるので、出力電圧Ｖｏが０Ｖまで低下していく。このとき、ノード電圧ＶＡは、キャパシタ１３の電荷保存則により、０Ｖまで低下せずに正電位に落ち着く。
【００３６】
このように、ノード電圧ＶＡが出力電圧Ｖｏよりも高い状態で、積分回路１０の動作が停止され、出力電圧Ｖｏが０Ｖまで放電された場合には、ノード電圧ＶＡが負電位に振れない。従って、新規放電機構の導入有無を問わず、半導体装置１内部の寄生素子がアクティブとなることはない。
【００３７】
図４は、本実施形態で新規放電機構が導入されていないと仮定した場合における出力電圧Ｖｏとノード電圧ＶＡの放電挙動（ＶＡ＜Ｖｏである場合）を示すタイムチャートであり、図３と同様、上から順に、放電制御信号ＤＣＨＧと、出力電圧Ｖｏ（実線）及びノード電圧ＶＡ（破線）が描写されている。
【００３８】
放電制御信号ＤＣＨＧがハイレベルに立ち上げられると、出力電圧Ｖｏの印加端が接地端にショートされるので、出力電圧Ｖｏが０Ｖまで低下していく。このとき、ノード電圧ＶＡは、キャパシタ１３の電荷保存則により、０Ｖよりも低い負電位まで低下する。
【００３９】
このように、ノード電圧ＶＡが出力電圧Ｖｏよりも低い状態で、積分回路１０の動作が停止され、出力電圧Ｖｏが０Ｖまで放電された場合には、新規放電機構が導入されていないと、ノード電圧ＶＡが大きく負電位に振れてしまう。従って、半導体装置１内部の寄生素子がアクティブとなり、誤動作、ラッチアップ、ないしは、素子破壊などを生じるおそれがある。
【００４０】
図５は、本実施形態における出力電圧Ｖｏとノード電圧ＶＡの放電挙動（ＶＡ＜Ｖｏである場合）を示すタイムチャートであり、図３や図４と同様、上から順に、放電制御信号ＤＣＨＧと、出力電圧Ｖｏ（実線）及びノード電圧ＶＡ（破線）が描写されている。
【００４１】
放電制御信号ＤＣＨＧがハイレベルに立ち上げられると、出力電圧Ｖｏの印加端が接地端にショートされるので、出力電圧Ｖｏが０Ｖまで低下していく。このとき、ノード電圧ＶＡは、キャパシタ１３の電荷保存則により、０Ｖよりも低い負電位まで低下しようとする。ただし、放電制御信号ＤＣＨＧがハイレベルであるときには、短絡スイッチ１６がオンとなる。また、ノード電圧ＶＡが出力電圧Ｖｏよりも低いときには、逆流防止ダイオード１７が順バイアスとなる。従って、キャパシタ１３の両端間がショートされた状態となるので、ノード電圧ＶＡは、出力電圧Ｖｏ（＝０Ｖ）から逆流防止ダイオード１７の順方向降下電圧Ｖｆを差し引いた電圧（＝−Ｖｆ）までしか低下しなくなる。
【００４２】
このように、本実施形態の積分回路１０であれば、ノード電圧ＶＡが出力電圧Ｖｏよりも低い状態で積分回路１０の動作が停止され、出力電圧Ｖｏが０Ｖまで放電された場合であっても、ノード電圧ＶＡが大きく負電位に振れることがなくなる。従って、半導体装置１内部の寄生素子がアクティブとなりにくいので、半導体装置１の動作信頼性を高めることが可能となる。
【００４３】
なお、ノード電圧ＶＡが出力電圧Ｖｏよりも高い状態で放電制御信号ＤＣＨＧがハイレベルに立ち上げられた場合、短絡スイッチ１６はオンするものの、逆流防止ダイオード１７が逆バイアスとなる。従って、キャパシタ１３の両端間はショートされず、放電スイッチ１５による放電動作のみが行われる。すなわち、出力電圧Ｖｏとノード電圧ＶＡの放電挙動は、先述の通り、図３で示した挙動となる。従って、ノード電圧ＶＡが負電位に振れないので、半導体装置１内部の寄生素子がアクティブとなることはない。
【００４４】
また、出力電圧Ｖｏの非放電時（ＤＣＨＧ＝Ｌ）には、放電スイッチ１５と短絡スイッチ１６がいずれもオフされるので、積分回路１０の通常動作に支障を生じることはない。なお、ノード電圧ＶＡが出力電圧Ｖｏよりも高いときには、短絡スイッチ１６をオフしていても、寄生ダイオードＤ１及びＤ２が順バイアスとなり得る。ただし、そのときには逆流防止ダイオード１７が逆バイアスとなるので、短絡スイッチ１６を介する電流経路に意図しない逆流電流が流れることはなく、積分回路１０の通常動作には支障を来たさない。
【００４５】
＜車両への適用＞
図６は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（不図示）から電力の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、図６における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【００４６】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【００４７】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【００４８】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【００４９】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【００５０】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【００５１】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【００５２】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【００５３】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【００５４】
なお、先に説明した半導体装置１（ないし積分回路１０）は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
【００５５】
＜その他の変形例＞
上記では、車両に搭載される電子器機器向けの積分回路を例示したが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供される積分回路にも広く適用することが可能である。
【００５６】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５７】
本明細書中に開示されている発明は、種々の用途に供される積分回路全般に利用することが可能である。
【符号の説明】
【００５８】
１    半導体装置
１０    積分回路
１１    オペアンプ
１２    抵抗
１３    キャパシタ
１４    シュミットトリガ
１５    放電スイッチ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１６    短絡スイッチ（ＣＭＯＳアナログスイッチ）
１７    逆流防止ダイオード
１８、１９    インバータ
Ｍ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｍ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｄ１、Ｄ２    ボディダイオード
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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