(57)【要約】【課題】複数の低消費電力モードを備える半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１および第２の制御信号に基づいて複数の低消費電力モードの設定および解除が可能な複数のメモリモジュールを備える。複数のメモリモジュールのうちの少なくとも一部のメモリモジュールは、入力される第１の制御信号を後段のメモリモジュールに伝搬する伝搬経路を有する。第２の制御信号は、複数のメモリモジュールにそれぞれ並列的に入力される。各メモリモジュールは、伝搬経路により伝搬する第１の制御信号と第２の制御信号との組み合わせに基づいて第１の低消費電力モードの設定および解除が実行される。各メモリモジュールは、伝搬経路により伝搬する第１の制御信号に従って順次、第１の低消費電力モードと電源を遮断する領域が異なる第２の低消費電力モードの設定および解除が実行される。【選択図】図１
2019087300.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリモジュールを有し、
各前記メモリモジュールは、第１および第２の入力部を介して第１および第２の制御信号を受信し、かつ、前記第１および第２の制御信号に基づいて複数の低電力消費モードに設定することができ、
前記複数のメモリモジュールのうちの少なくとも一部のメモリモジュールは、入力された前記第１の制御信号を他のメモリモジュールに伝達する伝搬経路を有し、
前記第２の制御信号は、前記複数のメモリモジュールのそれぞれに並列に入力され、
各前記メモリモジュールは、前記伝搬経路を伝搬する前記第１の制御信号と前記第２の制御信号との組み合わせに基づいて、第１の低消費電力モードに設定され、
各前記メモリモジュールは、前記伝搬経路を介して伝搬される前記第１の制御信号に従って順次、第２の低電力消費モードに設定され、
前記第２の低電力消費モードで電源が遮断されるメモリモジュールの領域は、前記第１の低電力消費モードで電源が遮断されるメモリモジュールの領域とは異なる、半導体記憶装置。
【請求項２】
各前記複数のメモリモジュールは、各前記メモリモジュールを前記第１および前記第２の低電力消費モードとは異なる第３の低電力消費モードに設定するための第３の制御信号の入力を受け付ける、請求項１記載の半導体記憶装置。
【請求項３】
各前記メモリモジュールは、メモリ領域と周辺領域とを含み、
前記第２の低消費電力モードにおいて、前記第１の制御信号に従って各前記メモリモジュールの前記周辺領域の一部領域の電源が遮断される、請求項２に記載の半導体記憶装置。
【請求項４】
各前記メモリモジュールは、メモリ領域と周辺領域とを含み、
前記第２の低消費電力モードでは、前記周辺領域の電力が遮断され、かつ、前記メモリ領域の電力が低減され、
前記第３の低消費電力モードでは、前記メモリ領域の電力のみが低減される、
請求項１記載の半導体記憶装置。
【請求項５】
前記第１の低消費電力モードは、前記第２の制御信号の活性化に応じて設定され、その後、前記第２の制御信号に依存せずに、前記第１の制御信号の非活性化に応じて解除される、請求項１記載の半導体記憶装置。
【請求項６】
各前記メモリモジュールはさらに、伝播経路を通る第１の制御信号の遅延量を調整する調整回路を含む、請求項１記載の半導体記憶装置。
【請求項７】
前記調整回路は、各前記メモリモジュールの電源線を制御するスイッチの制御信号に基づいて、前記伝搬経路を介した前記第１制御信号の遅延量を調整する、請求項６記載の半導体記憶装置。
【請求項８】
各前記メモリモジュールは、テストモード中に前記第３の制御信号の受信を禁止する禁止回路を含む、請求項２記載の半導体記憶装置。
【請求項９】
各前記メモリモジュールは、メモリ領域と周辺領域とを含み、
前記メモリ領域は、独立して制御可能な複数のポートを含み、
前記周辺領域は各ポートに対応して分割されており、
前記第３の制御信号は各ポートに提供され、
前記第３の低消費電力モードでは、前記各ポートに分割された前記周辺領域毎に電源が遮断される、請求項２に記載の半導体記憶装置。
【請求項１０】
複数のメモリモジュールを有し、
各前記メモリモジュールは、第１および第２の入力部を介して第１および第２の制御信号を受信するように構成され、かつ、前記第１および第２の制御信号に基づいて複数の低電力消費モードに設定され、
各メモリモジュールは、メモリ領域と周辺領域とを含み、
前記複数のメモリモジュールのうちの一部のメモリモジュールは、入力された前記第１の制御信号を他のメモリモジュールに伝番する伝搬経路を有し、
前記第２の制御信号は、各前記複数のメモリモジュールに並列に入力され、
各前記メモリモジュールは、前記伝搬経路を伝搬する前記第１の制御信号と前記第２の制御信号との組み合わせに基づいて、前記メモリ領域および前記周辺領域の電源が遮断される第１の低消費電力モードに設定され、
各前記メモリモジュールは、前記伝搬経路を介して伝搬される前記第１の制御信号に従って前記周辺領域の電力が遮断され、メモリ領域の電力が低減される第２の低電力消費モードに順次設定される、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、低消費電力モードを持つ複数個のメモリモジュールが形成された半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置に設定した低消費電力モードを解除すると、電源の供給が停止されていた回路に電源の供給が開始され、また、動作が停止されていた回路の動作が再開されることにより、回路に突入電流を生じ、グランドレベルが不所望に上昇したりする。これは、エレクトロマイグレーションによる故障の発生原因になったり、論理閾値レベルの変動に起因する誤動作の原因になったりする。特に、半導体記憶装置に搭載されるメモリモジュールの記憶容量が増大すると、多数のメモリモジュールの低消費電力状態が解除されると特に大きな突入電流が発生する。低消費電力モードを解除したときの突入電流の発生を緩和するための技術が種々提案されている。
【０００３】
この点で、特許文献１には、制御信号を遅延させて順次それを後段のメモリモジュールに伝搬させることにより低消費電力モードを解除する方式が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２５８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方で、近年においては、複数の低消費電力モードを備えることにより半導体記憶装置を状況に合わせて効率的に動作させることが可能となっている。
【０００６】
しかしながら、低消費電力モード毎に制御信号を遅延させる配線を設けることは、回路設計を煩雑とし製品設計の負担が過大となる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施例によれば、半導体記憶装置は、第１および第２の制御信号に基づいて複数の低消費電力モードの設定および解除が可能な複数のメモリモジュールを備える。複数のメモリモジュールのうちの少なくとも一部のメモリモジュールは、入力される第１の制御信号を後段のメモリモジュールに伝搬する伝搬経路を有する。第２の制御信号は、複数のメモリモジュールにそれぞれ並列的に入力される。各メモリモジュールは、伝搬経路により伝搬する第１の制御信号と第２の制御信号との組み合わせに基づいて第１の低消費電力モードの設定および解除が実行される。各メモリモジュールは、伝搬経路により伝搬する第１の制御信号に従って順次、第１の低消費電力モードと電源を遮断する領域が異なる第２の低消費電力モードの設定および解除が実行される。
【発明の効果】
【０００９】
一実施例によれば、伝搬する第１の制御信号と第２の制御信号との組み合わせに従って複数の低消費電力モードの設定および解除を実行することが可能である。
【図面の簡単な説明】
【００１０】
【図１】実施形態１に基づく半導体記憶装置の概略を説明する図である。
【図２】複数の低消費電力モードについて説明する図である。
【図３】実施形態１に基づくメモリモジュールＭＭの機能ブロックを説明する図である。
【図４】実施形態１に基づくメモリモジュールＭＭの電力供給に係わる回路構成を説明する図である。
【図５】実施形態１に基づくメモリモジュールＭＭの低消費電力モードについて説明するタイミングチャートを説明する図である。
【図６】実施形態２に基づくメモリモジュールＭＭＡの機能ブロックを説明する図である。
【図７】実施形態２に基づくメモリモジュールＭＭＡの電力供給に係わる回路構成を説明する図である。
【図８】実施形態２に基づくメモリモジュールＭＭＡの低消費電力モードについて説明するタイミングチャートを説明する図である。
【図９】実施形態３に基づくメモリモジュールＭＭＢの機能ブロックを説明する図である。
【図１０】実施形態３に基づくメモリモジュールＭＭＢの電力供給に係わる回路構成を説明する図である。
【図１１】実施形態３に基づくメモリモジュールＭＭＢの低消費電力モードについて説明するタイミングチャートを説明する図である。
【図１２】実施形態４に基づくメモリモジュールＭＭＣの電力供給に係わる回路構成を説明する図である。
【図１３】実施形態４に基づくラッチＬＴの構成を説明する図である。
【図１４】ラッチＬＴの動作を説明するタイミングチャートを説明する図である。
【図１５】実施形態５に基づくメモリモジュールＭＭＤの電力供給に係わる回路構成を説明する図である。
【図１６】セレクタＳＬの切り替えにより調整される制御信号ＲＳＯのタイミングチャートを説明する図である。
【図１７】実施形態６に基づくメモリアレイの構成の概略を説明する図である。
【図１８】実施形態６に基づくメモリモジュールＭＭＥの電力供給に係わる回路構成を説明する図である。
【図１９】実施形態６に基づく制御信号のタイミングチャートを説明する図である。
【図２０】実施形態７に基づくメモリモジュールＭＭＦの電力供給に係わる回路構成を説明する図である。
【図２１】実施形態８に基づくメモリモジュールＭＭＧの機能ブロックを説明する図である。
【図２２】実施形態８の別の形態に基づくメモリモジュールＭＭＧ＃の機能ブロックを説明する図である。
【図２３】実施形態９に基づくメモリアレイおよび周辺回路の機能ブロックを説明する図である。
【図２４】実施形態９に基づく各種制御信号のタイミングチャートを説明する図である。
【発明を実施するための形態】
【００１１】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１２】
（実施形態１）
図１は、実施形態１に基づく半導体記憶装置の概略を説明する図である。
【００１３】
図１に示されるように、半導体記憶装置ＴＰには、複数のメモリモジュールＭＭ１〜ＭＭ６（以下、総称してメモリモジュールＭＭとも称する）が設けられている。
【００１４】
本例においては、各メモリモジュールＭＭは、複数の低消費電力モードの設定、解除が可能なように構成されている。
【００１５】
具体的には、各メモリモジュールＭＭには、入力１〜３が設けられており、当該入力１〜３にそれぞれ与えられる第１入力〜第３入力の制御信号に従って複数の低消費電力モードの設定、解除が可能なように構成されている。
【００１６】
一例として、第１入力の制御信号は、メモリモジュールＭＭ１の入力１に入力され、メモリモジュール内の伝搬経路を介して出力１から出力される。伝搬経路により第１入力の制御信号は遅延した信号となる。出力１は、後段のメモリモジュールＭＭ２の入力１と接続される。メモリモジュールＭＭ２の入力１に入力された制御信号は、メモリモジュール内の伝搬経路を介して出力１から出力される。同様に、出力１は、後段のメモリモジュールＭＭ３の入力１と接続される。以降、同様にして後段のメモリモジュールＭＭに遅延した制御信号が伝搬して入力される。
【００１７】
入力１に入力される第１入力の制御信号に関して、メモリモジュールＭＭ４〜ＭＭ６についても同様の接続関係となっている。
【００１８】
また、第２入力の制御信号は、それぞれ並列的に各メモリモジュールの入力２に入力される。
【００１９】
また、第３入力の制御信号は、それぞれ並列的に各メモリモジュールの入力３に入力される。
【００２０】
本例においては、半導体記憶装置ＴＰが有する複数のメモリモジュールＭＭについて、複数の制御信号に基づいて複数の低消費電力モードの設定、解除を実行する方式について説明する。
【００２１】
図２は、複数の低消費電力モードについて説明する図である。
図２（Ａ）には、通常モードのメモリモジュールＭＭが示されている。
【００２２】
メモリモジュールＭＭは、主にメモリアレイとメモリアレイを駆動するための周辺回路とを含む。
【００２３】
通常モードの場合には、メモリアレイと周辺回路とのそれぞれに対して通常の電力供給が行なわれる。
【００２４】
低消費電力モードの場合には、電力が供給される領域および／または量が異なる。
図２（Ｂ）は、第１の低消費電力モードのメモリモジュールＭＭが示されている。
【００２５】
第１の低消費電力モードは、メモリアレイと周辺回路とのそれぞれの電力供給を遮断する。この場合には、電力供給が遮断されるためメモリアレイの情報は消失する。
【００２６】
図２（Ｃ）は、第２の低消費電力モードのメモリモジュールＭＭが示されている。
第２の低消費電力モードは、周辺回路の電力供給を遮断する。メモリアレイに対しては、電力供給を低くする。この場合、メモリアレイへの電力供給は維持されるため情報は保持することが可能である。
【００２７】
図２（Ｄ）は、第３の低消費電力モードのメモリモジュールＭＭが示されている。
第３の低消費電力モードは、周辺回路の電力供給を遮断する。メモリアレイに対しては通常の電力供給とする。第２の低消費電力供給モードと比較するとメモリアレイに対しては、通常の電力供給が維持されている。したがって、通常モードに復帰する場合には周辺回路のみ電力供給を復帰させるため復帰時間を短縮することが可能である。
【００２８】
図２（Ｅ）は、第４の低消費電力モードのメモリモジュールＭＭが示されている。
第４の低消費電力モードは、周辺回路については、通常の電力供給とする。メモリアレイに対しては、電力供給を遮断する。第２の低消費電力供給モードと比較すると周辺回路に対しては、通常の電力供給が維持されている。したがって、通常モードに復帰する場合にはメモリアレイのみ電力供給を復帰させるため復帰時間を短縮することが可能である。
【００２９】
なお、第４の低消費電力モードの場合には、メモリアレイの情報は保持されない。
図３は、実施形態１に基づくメモリモジュールＭＭの機能ブロックを説明する図である。
【００３０】
図３に示されるように、メモリモジュールＭＭは、メモリアレイＭＡと、周辺回路ＰＣと、メモリアレイＭＡの電力供給を制御するためのメモリ電源制御回路ＶＣと、周辺回路ＰＣの電力供給を制御するための周辺電源制御回路ＰＶＣとを含む。
【００３１】
メモリ電源制御回路ＶＣは、電源電圧ＶＤＤおよび接地電圧ＶＳＳと接続され、入力される第１入力の制御信号ＲＳおよび第２入力の制御信号ＳＤＭに従ってメモリ電源線ＡＲＶＤＤおよびメモリ接地線ＡＲＶＳＳの電圧を制御する。
【００３２】
周辺電源制御回路ＰＶＣは、電源電圧ＶＤＤおよび接地電圧ＶＳＳと接続され、入力される第１入力の制御信号ＲＳおよび第３入力の制御信号ＦＲＳに従って周辺電源線ＬＣＶＤＤおよび周辺接地線ＬＣＶＳＳの電圧を制御する。具体的には、周辺電源制御回路ＰＶＣは、制御信号ＲＳおよび制御信号ＦＲＳの入力に対するＮＯＲ回路ＮＲからの出力を受け付けて周辺電源線ＬＣＶＤＤおよび周辺接地線ＬＣＶＳＳの電圧を制御する。
【００３３】
また、メモリモジュールＭＭ内には、第１入力の制御信号ＲＳを伝搬する伝搬経路が設けられ、制御信号ＲＳは、制御信号ＲＳＯとして外部に出力される。具体的には、制御信号ＲＳの入力と、遅延素子ＤＬを介する制御信号ＲＳの入力とを受けるＯＲ回路Ｒが設けられ、ＯＲ回路Ｒから制御信号ＲＳＯが出力される。制御信号ＲＳＯは、上述したように後段のメモリモジュールＭＭの第１入力の制御信号ＲＳとして入力される。なお、ここでは、伝搬経路にインバータ２個で構成される遅延素子ＤＬが設けられる例について説明するが、遅延素子は、これに限られず、さらに遅延量を調整するための遅延素子を設けることも可能である。当該制御信号ＲＳＯは、制御信号ＲＳの「Ｌ」レベルから「Ｈ」レベルの立ち上がりと同じように立ち上がり、「Ｈ」レベルから「Ｌ」レベルの立ち下がりは遅延素子ＤＬの遅延量に従って遅延することになる。
【００３４】
本例においては、メモリモジュールＭＭは、第１入力の制御信号ＲＳおよび第２入力の制御信号ＳＤＭとの組み合わせに基づいて第１の低消費電力モードの設定、解除が実行される。
【００３５】
メモリモジュールＭＭは、第１入力の制御信号ＲＳの入力に基づいて第２の低消費電力モードの設定、解除が実行される。
【００３６】
メモリモジュールＭＭは、第３入力の制御信号ＦＲＳの入力に基づいて第３の低消費電力モードの設定、解除が実行される。
【００３７】
図４は、実施形態１に基づくメモリモジュールＭＭの電力供給に係わる回路構成を説明する図である。
【００３８】
図４に示されるように、周辺回路ＰＣは、周辺電源線ＬＣＶＤＤおよび周辺接地線ＬＣＶＳＳと接続される。周辺電源制御回路ＰＶＣとして、周辺接地線ＬＣＶＳＳと接地電圧ＶＳＳとの間には、ＮチャネルＭＯＳトランジスタＳＷ１が設けられ、当該ＮチャネルＭＯＳトランジスタＳＷ１は、ＮＯＲ回路ＮＲの出力信号の入力を受ける。
【００３９】
ＮＯＲ回路ＮＲは、制御信号ＲＳおよび制御信号ＦＲＳの入力を受けて、そのＮＯＲ論理演算結果をＮチャネルＭＯＳトランジスタＳＷ１に出力する。
【００４０】
制御信号ＲＳおよび制御信号ＦＲＳは、初期状態において「Ｌ」レベルである。
したがって、ＮＯＲ回路ＮＲは、「Ｈ」レベルの信号をＮチャネルＭＯＳトランジスタＳＷ１に出力する。したがって、初期状態においては、ＮチャネルＭＯＳトランジスタＳＷ１は、オン状態であり、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接続されている。
【００４１】
一方、制御信号ＲＳあるいは制御信号ＦＲＳのいずれか一方が「Ｈ」レベルに活性化された場合には、ＮＯＲ回路ＮＲは、「Ｌ」レベルの信号をＮチャネルＭＯＳトランジスタＳＷ１に出力する。したがって、ＮチャネルＭＯＳトランジスタＳＷ１は、オフ状態となり、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接離される。
【００４２】
メモリアレイＭＡは、複数のメモリセルＭＣを含む。本例においては、１つのメモリセルＭＣが示されている。
【００４３】
各メモリセルＭＣは、メモリ電源線ＡＲＶＤＤおよびメモリ接地線ＡＲＶＳＳと接続される。メモリセルＭＣは、６トランジスタのＳＲＡＭ（Static Random Access Memory）セルが示されている。具体的には、ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１がメモリ電源線ＡＲＶＤＤおよびメモリ接地線ＡＲＶＳＳと間に接続される。ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２がメモリ電源線ＡＲＶＤＤおよびメモリ接地線ＡＲＶＳＳと間に接続される。
【００４４】
ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１のゲートは、ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２の接続ノードと接続される。また、当該接続ノードと、アクセストランジスタＡＴ２が接続される。
【００４５】
ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２のゲートは、ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１の接続ノードと接続される。また、当該接続ノードと、アクセストランジスタＡＴ１が接続される。
【００４６】
通常のＳＲＡＭセルであり、その動作等の詳細な説明については省略する。
メモリ電源制御回路ＶＣとして、ＡＮＤ回路ＡＤ１，ＡＤ２と、ＰチャネルＭＯＳトランジスタＳＷ２，ＳＷ３と、ＮチャネルＭＯＳトランジスタＳＷ４〜ＳＷ６とが設けらられる。
【００４７】
ＰチャネルＭＯＳトランジスタＳＷ２は、電源電圧ＶＤＤとメモリ電源線ＡＲＶＤＤとの間に設けられ、そのゲートはＡＮＤ回路ＡＤ１の出力を受ける。ＡＮＤ回路ＡＤ１は、制御信号ＳＤＭおよび制御信号ＲＳの入力を受けて、そのＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタＳＷ２およびＮチャネルＭＯＳトランジスタＳＷ６のゲートに出力する。
【００４８】
ＮチャネルＭＯＳトランジスタＳＷ４は、メモリ接地線ＡＲＶＳＳと接地電圧ＶＳＳとの間に設けられ、そのゲートはノードＮ１と接続される。
【００４９】
ＮチャネルＭＯＳトランジスタＳＷ５は、メモリ接地線ＡＲＶＳＳとノードＮ１との間に設けられ、そのゲートはＡＮＤ回路ＡＤ２の出力を受ける。
【００５０】
ＮチャネルＭＯＳトランジスタＳＷ６は、接地電圧ＶＳＳとノードＮ１との間に設けられ、そのゲートはＡＮＤ回路ＡＤ１の出力を受ける。
【００５１】
ＰチャネルＭＯＳトランジスタＳＷ３は、電源電圧ＶＤＤとノードＮ１との間に設けられ、そのゲートは制御信号ＲＳの入力を受ける。
【００５２】
ＡＮＤ回路ＡＤ２は、制御信号ＳＤＭの反転信号の入力と制御信号ＲＳとの入力を受けて、そのＡＮＤ論理演算結果をＮチャネルＭＯＳトランジスタＳＷ５のゲートに出力する。
【００５３】
制御信号ＲＳおよび制御信号ＳＤＭは、初期状態において「Ｌ」レベルである。
したがって、ＡＮＤ回路ＡＤ１は、「Ｌ」レベルの信号をＰチャネルＭＯＳトランジスタＳＷ２に出力する。したがって、初期状態においては、ＰチャネルＭＯＳトランジスタＳＷ２は、オン状態であり、周辺電源線ＬＣＶＤＤは、電源電圧ＶＤＤと接続されている。
【００５４】
また、ＰチャネルＭＯＳトランジスタＳＷ３は、オン状態であり、ノードＮ１は、電源電圧ＶＤＤと接続されて「Ｈ」レベルに設定されている。
【００５５】
したがって、ＮチャネルＭＯＳトランジスタＳＷ４は、オン状態であり、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接続されている。
【００５６】
一方、ＡＮＤ回路ＡＤ１およびＡＤ２の出力は「Ｌ」レベルであるためＮチャネルＭＯＳトランジスタＳＷ５およびＳＷ６は、ともにオフ状態である。
【００５７】
次に、制御信号ＳＤＭが「Ｌ」レベルであり、制御信号ＲＳが「Ｈ」レベルに活性化された場合には、ＰチャネルＭＯＳトランジスタＳＷ３はオフ状態となる。ＡＮＤ回路ＡＤ１は、「Ｌ」レベルを維持し、ＰチャネルＭＯＳトランジスタＳＷ２は、オン状態である。ＮチャネルＭＯＳトランジスタＳＷ６は、オフ状態である。
【００５８】
ＡＮＤ回路ＡＤ２は、「Ｈ」レベルに設定され、ＮチャネルＭＯＳトランジスタＳＷ５はオン状態となる。したがって、ノードＮ１とメモリ接地線ＡＲＶＳＳが接続される。ＮチャネルＭＯＳトランジスタＳＷ４は、ソースとゲートとが接続されたダイオード接続された状態となり、メモリ接地線ＡＲＶＳＳの電位は、接地電圧ＶＳＳから少し浮き上った状態（電位が高い状態）に設定される。これによりメモリセルＭＣのリーク電流を低減して消費電力を削減することが可能となる。
【００５９】
次に、制御信号ＳＤＭが「Ｈ」レベルであり、制御信号ＲＳが「Ｈ」レベルに活性化された場合には、ＰチャネルＭＯＳトランジスタＳＷ３はオフ状態となる。ＡＮＤ回路ＡＤ１は、「Ｈ」レベルに設定され、ＰチャネルＭＯＳトランジスタＳＷ２は、オフ状態となる。また、ＮチャネルＭＯＳトランジスタＳＷ６は、オン状態となる。したがって、ノードＮ１と接地電圧ＶＳＳとが接続される。したがって、ＮチャネルＭＯＳトランジスタＳＷ４はオフ状態となる。ＡＮＤ回路ＡＤ２は、「Ｌ」レベルに設定され、ＮチャネルＭＯＳトランジスタＳＷ５はオフ状態となる。
【００６０】
これにより、ＰチャネルＭＯＳトランジスタＳＷ２およびＮチャネルＭＯＳトランジスタＳＷ４がオフ状態となり、メモリアレイＭＡの電力の供給は遮断される。
【００６１】
図５は、実施形態１に基づくメモリモジュールＭＭの低消費電力モードについて説明するタイミングチャートを説明する図である。
【００６２】
図５に示されるように、時刻Ｔ１において、制御信号ＦＲＳが「Ｈ」レベルに活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接離されて、周辺接地線ＬＣＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【００６３】
一方で、メモリ接地線ＡＲＶＳＳは、接地電圧ＶＳＳと接続された状態が維持されている。
【００６４】
これにより、周辺回路の電力供給が遮断され、メモリアレイに対しては通常の電力供給を維持する第３の低消費電力モードに設定することが可能である。
【００６５】
時刻Ｔ１＃において、制御信号ＦＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【００６６】
第３の低消費電力モードから通常モードへの復帰動作は、周辺回路への電力供給を復帰するものであり復帰させる電力は小さいため突入電流を考慮することなく、高速に復帰動作を実行することが可能である。
【００６７】
時刻Ｔ２において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接離されて、周辺接地線ＬＣＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【００６８】
また、メモリ接地線ＡＲＶＳＳは、ＮチャネルＭＯＳトランジスタＳＷ４がダイオード接続された状態となり、接地電圧ＶＳＳよりも少し浮き上った状態（電位が高い状態）に設定される。
【００６９】
これにより、周辺回路の電力供給が遮断され、メモリアレイに対しては通常の電力供給よりも電力供給を低減した第２の低消費電力モードに設定することが可能である。
【００７０】
時刻Ｔ３において、制御信号ＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。また、メモリ接地線ＡＲＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【００７１】
また、制御信号ＲＳＯは、制御信号ＲＳが遅延した信号であり、時刻Ｔ４において非活性化された場合が示されている。当該制御信号ＲＳＯが後段のメモリモジュールに出力されるため第２の低消費電力モードから通常モードへの復帰動作は、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。したがって、低消費電力モードを解除したときの突入電流の発生を緩和することが可能である。
【００７２】
時刻Ｔ５において、制御信号ＳＤＭが「Ｈ」レベルに活性化された場合が示されている。この場合、制御信号ＳＤＭだけでは、低消費電力モードには移行しない。
【００７３】
時刻Ｔ６において、制御信号ＲＳが活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接離されて、周辺接地線ＬＣＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【００７４】
また、メモリ接地線ＡＲＶＳＳは、ＮチャネルＭＯＳトランジスタＳＷ６がオン状態となり、ＮチャネルＭＯＳトランジスタＳＷ４はオフ状態となる。したがって、メモリ接地線ＡＲＶＳＳは、接地電圧ＶＳＳと接離されて、メモリ接地線ＡＲＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【００７５】
これにより、周辺回路およびメモリアレイの電力供給が遮断され、第１の低消費電力モードに設定することが可能である。
【００７６】
時刻Ｔ７において、制御信号ＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。また、メモリ接地線ＡＲＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【００７７】
また、制御信号ＲＳＯは、制御信号ＲＳが遅延した信号であり、時刻Ｔ８において非活性化された場合が示されている。当該制御信号ＲＳＯが後段のメモリモジュールに出力されるため第１の低消費電力モードから通常モードへの復帰動作は、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。したがって、低消費電力モードを解除したときの突入電流の発生を緩和することが可能である。
【００７８】
上述したように、メモリモジュールＭＭは、第１入力の制御信号ＲＳおよび第２入力の制御信号ＳＤＭとの組み合わせに基づいて第１の低消費電力モードの設定、解除が実行される。また、メモリモジュールＭＭは、第１入力の制御信号ＲＳの入力に基づいて第２の低消費電力モードの設定、解除が実行される。また、メモリモジュールＭＭは、第３入力の制御信号ＦＲＳの入力に基づいて第３の低消費電力モードの設定、解除が実行される。
【００７９】
そして、第１および第２の低消費電力モードから通常モードへの復帰動作は、制御信号ＲＳおよびその遅延信号である制御信号ＲＳＯに従って行なわれる。すなわち、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。
【００８０】
すなわち、複数の低消費電力モードのそれぞれについて制御信号を遅延させた遅延信号を生成する必要はなく、１つの遅延信号との組み合わせに基づいて低消費電力モードの設定および解除を実行することにより、複数の低消費電力モードについてそれぞれを解除したときの突入電流の発生を緩和することが可能である。
【００８１】
これにより、低消費電力モード毎に制御信号を遅延させる配線を設ける必要はなく、簡易な構成での回路設計が可能であり、製品設計の負担を軽減することが可能となる。
【００８２】
（実施形態２）
図６は、実施形態２に基づくメモリモジュールＭＭＡの機能ブロックを説明する図である。
【００８３】
図６に示されるように、メモリモジュールＭＭＡは、図３で説明したメモリモジュールＭＭと比較して、ＱラッチＱＬがさらに設けられている点が異なる。
【００８４】
ＱラッチＱＬは、メモリアレイＭＡから出力されたデータを保持する機能を有している。
【００８５】
本例においては、ＱラッチＱＬ以外の周辺回路ＰＣの電力供給を制御するための周辺電源制御回路ＰＶＣ１と、ＱラッチＱＬの電力供給を制御するための周辺電源制御回路ＰＶＣ２とが設けられている。
【００８６】
周辺電源制御回路ＰＶＣ１は、電源電圧ＶＤＤおよび接地電圧ＶＳＳと接続され、入力される第１入力の制御信号ＲＳおよび第３入力の制御信号ＦＲＳに従って周辺電源線ＬＣＶＤＤ１および周辺接地線ＬＣＶＳＳ１の電圧を制御する。具体的には、周辺電源制御回路ＰＶＣ１は、制御信号ＲＳおよび制御信号ＦＲＳの入力に対する回路ＮＲ＃からの出力を受け付けて周辺電源線ＬＣＶＤＤ１および周辺接地線ＬＣＶＳＳ１の電圧を制御する。
【００８７】
周辺電源制御回路ＰＶＣ２は、電源電圧ＶＤＤおよび接地電圧ＶＳＳと接続され、入力される第１入力の制御信号ＲＳに従って周辺電源線ＬＣＶＤＤ２および周辺接地線ＬＣＶＳＳ２の電圧を制御する。
【００８８】
その他の構成については、図３で説明したメモリモジュールの構成と同様であるのでどの詳細な説明については、繰り返さない。
【００８９】
図７は、実施形態２に基づくメモリモジュールＭＭＡの電力供給に係わる回路構成を説明する図である。
【００９０】
図７に示されるように、メモリモジュールＭＭＡは、図４で説明した回路構成と比較して、メモリアレイＭＡおよびメモリ電源制御回路ＶＣの構成は同じであり、その他の構成が異なる。
【００９１】
具体的には、ＮＯＲ回路ＮＲの代わりに回路ＮＲ＃が設けられている。
また、ＱラッチＱＬおよび周辺電源制御回路ＰＶＣ２の構成が新たに設けられている。
【００９２】
周辺電源線および周辺接地線は、周辺回路ＰＣに対応して周辺電源線ＬＣＶＤＤ１および周辺接地線ＬＣＶＳＳ１が設けられる。また、ＱラッチＱＬに対応して周辺電源線ＬＣＶＤＤ２および周辺接地線ＬＣＶＳＳ２が設けられる。
【００９３】
周辺接地線ＬＣＶＳＳ１と接地電圧ＶＳＳとの間には、ＮチャネルＭＯＳトランジスタＳＷ１が設けられ、当該ＮチャネルＭＯＳトランジスタＳＷ１のゲートは、回路ＮＲ＃のノードＮ２と接続される。
【００９４】
回路ＮＲ＃は、ＰチャネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジスタ１１，１２とを含む。
【００９５】
ＰチャネルＭＯＳトランジスタ１０は、電源電圧ＶＤＤとノードＮ２との間に設けられ、そのゲートは、制御信号ＦＲＳの入力を受ける。
【００９６】
ＮチャネルＭＯＳトランジスタ１１は、周辺接地線ＬＣＶＳＳ１と、ノードＮ２との間に設けられ、そのゲートは、制御信号ＦＲＳの入力を受ける。
【００９７】
ＮチャネルＭＯＳトランジスタ１２は、接地電圧ＶＳＳとノードＮ２との間に設けられ、そのゲートは、制御信号ＲＳの入力を受ける。
【００９８】
制御信号ＲＳおよび制御信号ＦＲＳは、初期状態において「Ｌ」レベルである。
したがって、回路ＮＲ＃は、「Ｈ」レベルの信号をＮチャネルＭＯＳトランジスタＳＷ１に出力する。したがって、初期状態においては、ＮチャネルＭＯＳトランジスタＳＷ１は、オン状態であり、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接続されている。
【００９９】
制御信号ＲＳが「Ｈ」レベルに活性化された場合には、ＮチャネルＭＯＳトランジスタ１２がオン状態となり、ＮチャネルＭＯＳトランジスタＳＷ１はオフ状態となり、周辺接地線ＬＣＶＳＳ１は、接地電圧ＶＳＳと接離される。
【０１００】
制御信号ＦＲＳが「Ｈ」レベルに活性化された場合には、ＮチャネルＭＯＳトランジスタ１１がオン状態となる。これにより、ノードＮ２と周辺接地線ＬＣＶＳＳ１が接続される。ＮチャネルＭＯＳトランジスタＳＷ１は、ソースとゲートとが接続されたダイオード接続された状態となり、周辺接地線ＬＣＶＳＳ１の電位は、接地電圧ＶＳＳから少し浮き上った状態（電位が高い状態）に設定される。
【０１０１】
図８は、実施形態２に基づくメモリモジュールＭＭＡの低消費電力モードについて説明するタイミングチャートを説明する図である。
【０１０２】
図８に示されるように、時刻Ｔ１０において、制御信号ＦＲＳが「Ｈ」レベルに活性化された場合が示されている。これに伴いＮチャネルＭＯＳトランジスタ１１がオン状態となる。したがって、ＮチャネルＭＯＳトランジスタＳＷ１は、ソースとゲートとが接続されたダイオード接続された状態となり、周辺接地線ＬＣＶＳＳ１の電位は、接地電圧ＶＳＳから少し浮き上った状態（電位が高い状態）に設定される。
【０１０３】
周辺接地線ＬＣＶＳＳ２は、接地電圧ＶＳＳと接続された状態を維持する。
これにより、周辺回路ＰＣの電力供給が低減される。Ｑラッチおよびメモリアレイに対しては通常の電力供給を維持する第３の低消費電力モードに設定することが可能である。
【０１０４】
時刻Ｔ１１において、制御信号ＦＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳ１が接地電圧ＶＳＳと接続された場合が示されている。
【０１０５】
第３の低消費電力モードから通常モードへの復帰動作は、周辺回路への電力供給を復帰するものであり復帰させる電力は小さいため突入電流は小さいため高速に復帰動作を実行することが可能である。
【０１０６】
なお、本例における第３の低消費電力モードは、周辺回路の一部の領域のみ電力供給を低減させ、それ以外は、通常の電力供給を維持するものである。
【０１０７】
時刻Ｔ１２において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳ１が接地電圧ＶＳＳと接離されて、周辺接地線ＬＣＶＳＳ１の電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【０１０８】
また、周辺接地線ＬＣＶＳＳ２が接地電圧ＶＳＳと切離されて、周辺接地線ＬＣＶＳＳ２の電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【０１０９】
また、メモリ接地線ＡＲＶＳＳは、ＮチャネルＭＯＳトランジスタＳＷ４がダイオード接続された状態となり、接地電圧ＶＳＳよりも少し浮き上った状態（電位が高い状態）に設定される。
【０１１０】
これにより、周辺回路およびＱラッチの電力供給が遮断され、メモリアレイに対しては通常の電力供給よりも電力供給を低減した第２の低消費電力モードに設定することが可能である。
【０１１１】
時刻Ｔ１３において、制御信号ＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳ１およびＬＣＶＳＳ２が接地電圧ＶＳＳと接続された場合が示されている。また、メモリ接地線ＡＲＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【０１１２】
また、制御信号ＲＳＯは、制御信号ＲＳが遅延した信号であり、時刻Ｔ１４において非活性化された場合が示されている。当該制御信号ＲＳＯが後段のメモリモジュールに出力されるため第２の低消費電力モードから通常モードへの復帰動作は、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。したがって、低消費電力モードを解除したときの突入電流の発生を緩和することが可能である。
【０１１３】
時刻Ｔ１５において、制御信号ＳＤＭが「Ｈ」レベルに活性化された場合が示されている。この場合、制御信号ＳＤＭだけでは、低消費電力モードには移行しない。
【０１１４】
時刻Ｔ１６において、制御信号ＲＳが活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳ１およびＬＣＶＳＳ２が接地電圧ＶＳＳと接離されて、周辺接地線ＬＣＶＳＳ１およびＬＣＶＳＳ２の電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【０１１５】
また、メモリ接地線ＡＲＶＳＳは、ＮチャネルＭＯＳトランジスタＳＷ６がオン状態となり、ＮチャネルＭＯＳトランジスタＳＷ４はオフ状態となる。したがって、メモリ接地線ＡＲＶＳＳは、接地電圧ＶＳＳと接離されて、メモリ接地線ＡＲＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【０１１６】
これにより、周辺回路、Ｑラッチおよびメモリアレイの電力供給が遮断され、第１の低消費電力モードに設定することが可能である。
【０１１７】
時刻Ｔ１７において、制御信号ＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳ１およびＬＣＶＳＳ２が接地電圧ＶＳＳと接続された場合が示されている。また、メモリ接地線ＡＲＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【０１１８】
また、制御信号ＲＳＯは、制御信号ＲＳが遅延した信号であり、時刻Ｔ１８において非活性化された場合が示されている。当該制御信号ＲＳＯが後段のメモリモジュールに出力されるため第１の低消費電力モードから通常モードへの復帰動作は、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。したがって、低消費電力モードを解除したときの突入電流の発生を緩和することが可能である。
【０１１９】
上述したように、メモリモジュールＭＭＡは、第１入力の制御信号ＲＳおよび第２入力の制御信号ＳＤＭとの組み合わせに基づいて第１の低消費電力モードの設定、解除が実行される。また、メモリモジュールＭＭＡは、第１入力の制御信号ＲＳの入力に基づいて第２の低消費電力モードの設定、解除が実行される。また、メモリモジュールＭＭＡは、第３入力の制御信号ＦＲＳの入力に基づいて第３の低消費電力モードの設定、解除が実行される。
【０１２０】
そして、第１および第２の低消費電力モードから通常モードへの復帰動作は、制御信号ＲＳおよびその遅延信号である制御信号ＲＳＯに従って行なわれる。すなわち、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。
【０１２１】
すなわち、複数の低消費電力モードのそれぞれについて制御信号を遅延させた遅延信号を生成する必要はなく、１つの遅延信号との組み合わせに基づいて低消費電力モードの設定および解除を実行することにより、複数の低消費電力モードについてそれぞれを解除したときの突入電流の発生を緩和することが可能である。
【０１２２】
これにより、低消費電力モード毎に制御信号を遅延させる配線を設ける必要はなく、簡易な構成での回路設計が可能であり、製品設計の負担を軽減することが可能となる。
【０１２３】
（実施形態３）
図９は、実施形態３に基づくメモリモジュールＭＭＢの機能ブロックを説明する図である。
【０１２４】
図９に示されるように、メモリモジュールＭＭＢは、図３で説明したメモリモジュールＭＭと比較して、ＮＯＲ回路ＮＲの代わりにＯＲ回路ＯＲを設けるとともに、制御信号の入力が異なる。
【０１２５】
具体的には、周辺電源制御回路ＰＶＣには、制御信号ＲＳが入力される。
メモリ電源制御回路ＶＣは、制御信号ＦＲＳおよび制御信号ＲＳのＯＲ回路ＯＲの出力信号が入力される。
【０１２６】
本例においては、周辺電源制御回路ＰＶＣ１は、電源電圧ＶＤＤおよび接地電圧ＶＳＳと接続され、入力される第１入力の制御信号ＲＳに従って周辺電源線ＬＣＶＤＤ１および周辺接地線ＬＣＶＳＳ１の電圧を制御する。
【０１２７】
メモリ電源制御回路ＶＣは、制御信号ＲＳおよび制御信号ＦＲＳの入力に対するＯＲ回路ＯＲからの出力を受け付けてメモリ電源線ＡＲＶＤＤおよびメモリ接地線ＡＲＶＳＳの電圧を制御する。その他の構成については、図３で説明したメモリモジュールの構成と同様であるのでどの詳細な説明については、繰り返さない。
【０１２８】
図１０は、実施形態３に基づくメモリモジュールＭＭＢの電力供給に係わる回路構成を説明する図である。
【０１２９】
図１０に示されるように、メモリモジュールＭＭＢは、図４で説明した回路構成と比較して、メモリ電源制御回路ＶＣおよび周辺電源制御回路ＰＶＣの入力が異なる。
【０１３０】
具体的には、周辺電源制御回路ＰＶＣのＮチャネルＭＯＳトランジスタＳＷ１は、インバータ１５を介する制御信号ＲＳの信号の入力を受ける。メモリ電源制御回路ＶＣは、制御信号ＦＲＳおよび制御信号ＲＳの入力を受けたＯＲ回路ＯＲのＯＲ論理演算結果の出力を受ける。
【０１３１】
制御信号ＲＳおよび制御信号ＦＲＳは、初期状態において「Ｌ」レベルである。
したがって、ＮチャネルＭＯＳトランジスタＳＷ１オン状態であり、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接続されている。
【０１３２】
次に、制御信号ＳＤＭが「Ｌ」レベルであり、制御信号ＲＳが「Ｈ」レベルに活性化された場合には、ＮチャネルＭＯＳトランジスタＳＷ１はオフ状態となり、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接離される。
【０１３３】
制御信号ＲＳが「Ｈ」レベルに活性化された場合には、ＰチャネルＭＯＳトランジスタＳＷ３はオフ状態となる。ＡＮＤ回路ＡＤ１は、「Ｌ」レベルを維持し、ＰチャネルＭＯＳトランジスタＳＷ２は、オン状態である。ＮチャネルＭＯＳトランジスタＳＷ６は、オフ状態である。ＡＮＤ回路ＡＤ２は、「Ｈ」レベルに設定され、ＮチャネルＭＯＳトランジスタＳＷ５はオン状態となる。したがって、ノードＮ１とメモリ接地線ＡＲＶＳＳが接続される。ＮチャネルＭＯＳトランジスタＳＷ４は、ソースとゲートとが接続されたダイオード接続された状態となり、メモリ接地線ＡＲＶＳＳの電位は、接地電圧ＶＳＳから少し浮き上った状態（電位が高い状態）に設定される。これによりメモリセルＭＣのリーク電流を低減して消費電力を削減することが可能となる。
【０１３４】
次に、制御信号ＳＤＭが「Ｈ」レベルであり、制御信号ＲＳが「Ｈ」レベルに活性化された場合には、ＰチャネルＭＯＳトランジスタＳＷ３はオフ状態となる。ＡＮＤ回路ＡＤ１は、「Ｈ」レベルに設定され、ＰチャネルＭＯＳトランジスタＳＷ２は、オフ状態となる。また、ＮチャネルＭＯＳトランジスタＳＷ６は、オン状態となる。したがって、ノードＮ１と接地電圧ＶＳＳとが接続される。したがって、ＮチャネルＭＯＳトランジスタＳＷ４はオフ状態となる。ＡＮＤ回路ＡＤ２は、「Ｌ」レベルに設定され、ＮチャネルＭＯＳトランジスタＳＷ５はオフ状態となる。これにより、ＰチャネルＭＯＳトランジスタＳＷ２およびＮチャネルＭＯＳトランジスタＳＷ４がオフ状態となり、メモリアレイＭＡの電力の供給は遮断される。
【０１３５】
図１１は、実施形態３に基づくメモリモジュールＭＭＢの低消費電力モードについて説明するタイミングチャートを説明する図である。
【０１３６】
図１１に示されるように、時刻Ｔ２０において、制御信号ＦＲＳが「Ｈ」レベルに活性化された場合が示されている。これに伴いＰチャネルＭＯＳトランジスタＳＷ３はオフ状態となる。ＮチャネルＭＯＳトランジスタＳＷ４は、ソースとゲートとが接続されたダイオード接続された状態となり、メモリ接地線ＡＲＶＳＳの電位は、接地電圧ＶＳＳから少し浮き上った状態（電位が高い状態）に設定される。
【０１３７】
周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接続された状態を維持する。
これにより、メモリアレイＭＡの電力供給が低減される。周辺回路ＰＣに対しては電力供給を低減する第４の低消費電力モードに設定することが可能である。
【０１３８】
時刻Ｔ２１において、制御信号ＦＲＳが非活性化された場合が示されている。これに伴いメモリ接地線ＡＲＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【０１３９】
第４の低消費電力モードから通常モードへの復帰動作は、メモリアレイへの電力供給を復帰するものであり復帰させる電力は小さく突入電流は小さいため高速に復帰動作を実行することが可能である。
【０１４０】
時刻Ｔ２２において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接離されて、周辺接地線ＬＣＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【０１４１】
また、メモリ接地線ＡＲＶＳＳは、ＮチャネルＭＯＳトランジスタＳＷ４がダイオード接続された状態となり、接地電圧ＶＳＳよりも少し浮き上った状態（電位が高い状態）に設定される。
【０１４２】
これにより、周辺回路の電力供給が遮断され、メモリアレイに対しては通常の電力供給よりも電力供給を低減した第２の低消費電力モードに設定することが可能である。
【０１４３】
時刻Ｔ２３において、制御信号ＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳおよびメモリ電源線ＡＲＶＤＤが接地電圧ＶＳＳと接続された場合が示されている。また、メモリ接地線ＡＲＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【０１４４】
また、制御信号ＲＳＯは、制御信号ＲＳが遅延した信号であり、時刻Ｔ２４において非活性化された場合が示されている。当該制御信号ＲＳＯが後段のメモリモジュールに出力されるため第２の低消費電力モードから通常モードへの復帰動作は、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。したがって、低消費電力モードを解除したときの突入電流の発生を緩和することが可能である。
【０１４５】
時刻Ｔ２５において、制御信号ＳＤＭが「Ｈ」レベルに活性化された場合が示されている。この場合、制御信号ＳＤＭだけでは、低消費電力モードには移行しない。
【０１４６】
時刻Ｔ２６において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳが接地電圧ＶＳＳと接離されて、周辺接地線ＬＣＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【０１４７】
また、メモリ接地線ＡＲＶＳＳは、ＮチャネルＭＯＳトランジスタＳＷ６がオン状態となり、ＮチャネルＭＯＳトランジスタＳＷ４はオフ状態となる。したがって、メモリ接地線ＡＲＶＳＳは、接地電圧ＶＳＳと接離されて、メモリ接地線ＡＲＶＳＳの電位がハイインピーダンス（Ｈｉ−Ｚ）状態となっている場合が示されている。
【０１４８】
これにより、周辺回路およびメモリアレイの電力供給が遮断され、第１の低消費電力モードに設定することが可能である。
【０１４９】
時刻Ｔ２７において、制御信号ＲＳが非活性化された場合が示されている。これに伴い周辺接地線ＬＣＶＳＳ１およびＬＣＶＳＳ２が接地電圧ＶＳＳと接続された場合が示されている。また、メモリ接地線ＡＲＶＳＳが接地電圧ＶＳＳと接続された場合が示されている。
【０１５０】
また、制御信号ＲＳＯは、制御信号ＲＳが遅延した信号であり、時刻Ｔ２８において非活性化された場合が示されている。当該制御信号ＲＳＯが後段のメモリモジュールに出力されるため第１の低消費電力モードから通常モードへの復帰動作は、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。したがって、低消費電力モードを解除したときの突入電流の発生を緩和することが可能である。
【０１５１】
上述したように、メモリモジュールＭＭＡは、第１入力の制御信号ＲＳおよび第２入力の制御信号ＳＤＭとの組み合わせに基づいて第１の低消費電力モードの設定、解除が実行される。また、メモリモジュールＭＭＡは、第１入力の制御信号ＲＳの入力に基づいて第２の低消費電力モードの設定、解除が実行される。また、メモリモジュールＭＭＡは、第３入力の制御信号ＦＲＳの入力に基づいて第４の低消費電力モードの設定、解除が実行される。
【０１５２】
そして、第１および第２の低消費電力モードから通常モードへの復帰動作は、制御信号ＲＳおよびその遅延信号である制御信号ＲＳＯに従って行なわれる。すなわち、前段のメモリモジュールから後段のメモリモジュールへと段階的に復帰動作が行なわれる。
【０１５３】
すなわち、複数の低消費電力モードのそれぞれについて制御信号を遅延させた遅延信号を生成する必要はなく、１つの遅延信号との組み合わせに基づいて低消費電力モードの設定および解除を実行することにより、複数の低消費電力モードについてそれぞれを解除したときの突入電流の発生を緩和することが可能である。
【０１５４】
これにより、低消費電力モード毎に制御信号を遅延させる配線を設ける必要はなく、簡易な構成での回路設計が可能であり、製品設計の負担を軽減することが可能となる。
【０１５５】
（実施形態４）
図１２は、実施形態４に基づくメモリモジュールＭＭＣの電力供給に係わる回路構成を説明する図である。
【０１５６】
図１２に示されるように、メモリモジュールＭＭＣは、図４で説明した回路構成と比較して、ラッチＬＴをさらに設けた点が異なる。その他の構成については図４で説明したのと同様であるのでその詳細な説明については繰り返さない。
【０１５７】
具体的には、メモリ電源制御回路ＶＣは、ラッチＬＴをさらに含む。ラッチＬＴは、制御信号ＳＤＭおよび制御信号ＲＳの入力を受ける。
【０１５８】
ラッチＬＴは、ラッチされた制御信号ＳＤＭＩを出力する。制御信号ＳＤＭＩは、ＡＮＤ回路ＡＤ１およびＡＤ２に出力される。
【０１５９】
図１３は、実施形態４に基づくラッチＬＴの構成を説明する図である。
図１３に示されるように、ラッチＬＴは、ＰチャネルＭＯＳトランジスタ２０，２１，２３，２４と、ＮチャネルＭＯＳトランジスタ２２，２５，２６と、インバータ２７とを含む。
【０１６０】
ＰチャネルＭＯＳトランジスタ２０，２１は、電源電圧ＶＤＤと、ノードＮ３との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２０のゲートは、制御信号ＲＳの入力を受ける。ＮチャネルＭＯＳトランジスタ２２は、ノードＮ３と接地電圧ＶＳＳとの間に設けられ、そのゲートは、制御信号ＳＤＭの入力を受ける。
【０１６１】
ＰチャネルＭＯＳトランジスタ２３，２４は、電源電圧ＶＤＤとノードＮ３との間に直列に接続される。
【０１６２】
ＮチャネルＭＯＳトランジスタ２５，２６は、ノードＮ３と接地電圧ＶＳＳとの間に直列に接続される。
【０１６３】
ＰチャネルＭＯＳトランジスタ２３のゲートおよびＮチャネルＭＯＳトランジスタ２６のゲートは、インバータ２７の出力信号の入力を受ける。
【０１６４】
ＰチャネルＭＯＳトランジスタ２４のゲートは、制御信号ＳＤＭの入力を受ける。ＮチャネルＭＯＳトランジスタ２５のゲートは、制御信号ＲＳの入力を受ける。
【０１６５】
インバータ２７は、ノードＮ３と接続され、ノードＮ３の電位レベルを反転させた制御信号ＳＤＭＩを出力する。
【０１６６】
ラッチＬＴは、いわゆる片ラッチ回路として動作する。
図１４は、ラッチＬＴの動作を説明するタイミングチャートを説明する図である。
【０１６７】
図１４に示されるように、時刻Ｔ３０において、制御信号ＳＤＭが「Ｈ」レベルに活性化された場合が示されている。これに伴いＮチャネルＭＯＳトランジスタ２２がオン状態となる。したがって、ノードＮ３は、「Ｌ」レベルに設定され、制御信号ＳＤＭＩは、「Ｈ」レベルに設定される。また、これに伴いＮチャネルＭＯＳトランジスタ２６がオン状態となる。
【０１６８】
次に、時刻Ｔ３０＃において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。
【０１６９】
これに伴い、ＮチャネルＭＯＳトランジスタ２５がオン状態となる。
したがって、ＮチャネルＭＯＳトランジスタ２５，２６がオン状態となるためノードＮ３の電圧レベルは接地電圧ＶＳＳに固定される。
【０１７０】
次に、時刻Ｔ３１において、制御信号ＳＤＭが非活性化された場合が示されている。これに伴いＮチャネルＭＯＳトランジスタ２２がオフ状態となる。ＰチャネルＭＯＳトランジスタ２１はオン状態となる。一方、ノードＮ３は、ＮチャネルＭＯＳトランジスタ２５，２６により接地電圧ＶＳＳに固定されているため制御信号ＳＤＭＩは、「Ｈ」レベルを維持する。
【０１７１】
次に、時刻Ｔ３２において、制御信号ＲＳが非活性化された場合が示されている。これに伴いＮチャネルＭＯＳトランジスタ２５がオフ状態となる。ＰチャネルＭＯＳトランジスタ２０はオン状態となる。したがって、ノードＮ３は、電源電圧ＶＤＤと接続されて「Ｈ」レベルに設定される。制御信号ＳＤＭＩは、「Ｌ」レベルに設定される。
【０１７２】
当該構成により、制御信号ＳＤＭが活性化された後、非活性化された場合であっても制御信号ＲＳが非活性化されるまでは制御信号ＳＤＭＩは、活性化状態を維持する。したがって、第１の低消費電力モードが継続されることになる。
【０１７３】
仮に、制御信号ＳＤＭの非活性化に伴い制御信号ＳＤＭＩが非活性化された場合には、制御信号ＲＳが「Ｈ」レベルに設定されているため第２の低消費電力モードに移行する可能性があるが当該方式により第１の低消費電力モードから第２の低消費電力モードへの移行は禁止することが可能となる。
【０１７４】
これにより、第１入力の制御信号ＲＳおよび第２入力の制御信号ＳＤＭとの組み合わせに基づいて第１の低消費電力モードの設定、解除を安定的に実行することが可能となる。
【０１７５】
（実施形態５）
図１５は、実施形態５に基づくメモリモジュールＭＭＤの電力供給に係わる回路構成を説明する図である。
【０１７６】
図１５に示されるように、メモリモジュールＭＭＤは、図４で説明した回路構成と比較して、制御信号ＲＳＯを出力する伝搬経路を変更した点が異なる。その他の構成については上記で説明したのと同様であるのでその詳細な説明については繰り返さない。
【０１７７】
具体的には、遅延素子ＤＬ１，ＤＬ２と、セレクタＳＬとをさらに設ける。
セレクタＳＬは、制御信号ＲＳおよび遅延素子ＤＬ２を介する制御信号ＲＳの入力を受ける。そして、セレクタＳＬは、入力された信号を制御信号ＳＤＭに応じて切り替えて出力する。
【０１７８】
一例として、セレクタＳＬは、制御信号ＳＤＭが「Ｈ」レベルに従って、遅延素子ＤＬ２を介する制御信号ＲＳを遅延素子ＤＬ１に出力する。
【０１７９】
一方、セレクタＳＬは、制御信号ＳＤＭが「Ｌ」レベルに従って、制御信号ＲＳを遅延素子ＤＬ１に出力する。
【０１８０】
したがって、制御信号ＳＤＭが「Ｈ」レベルの場合には、制御信号ＲＳについて、２段の遅延素子ＤＬ１，ＤＬ２により遅延した制御信号ＲＳＯが出力される。
【０１８１】
図１６は、セレクタＳＬの切り替えにより調整される制御信号ＲＳＯのタイミングチャートを説明する図である。
【０１８２】
図１６に示されるように、時刻Ｔ４０において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。この場合において、制御信号ＳＤＭは非活性化されているものとする。したがって、セレクタＳＬは、制御信号ＲＳを遅延素子ＤＬ１に出力する。
【０１８３】
時刻Ｔ４１において、制御信号ＲＳが非活性化された場合が示されている。そして、時刻Ｔ４２において、遅延素子ＤＬ１を介して制御信号ＲＳが遅延した制御信号ＲＳＯが非活性化された場合が示されている。
【０１８４】
次に、時刻Ｔ４３において、制御信号ＳＤＭが「Ｈ」レベルに活性化された場合が示されている。したがって、セレクタＳＬは、遅延素子ＤＬ２により遅延した制御信号ＲＳを遅延素子ＤＬ１に出力するように経路を切り替える。
【０１８５】
時刻Ｔ４４において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。
【０１８６】
時刻Ｔ４５において、制御信号ＲＳが非活性化された場合が示されている。そして、時刻Ｔ４６において、遅延素子ＤＬ１，ＤＬ２を介して制御信号ＲＳが遅延した制御信号ＲＳＯが非活性化された場合が示されている。
【０１８７】
当該方式により制御信号ＲＳの遅延量を調整することが可能となる。
第２の低消費電力モードの方が第１の低消費電力モードの復帰動作の復帰させる電力量は小さい。したがって、第２の低消費電力モードの方が高速に復帰させることが可能であるため遅延量を小さくし、第１の低消費電力モードの方が突入電流を考慮した場合に復帰に時間がかかるため遅延量を多くすることが可能である。
【０１８８】
（実施形態６）
図１７は、実施形態６に基づくメモリアレイの構成の概略を説明する図である。
【０１８９】
図１７に示されるように、メモリアレイＭＡは、複数のメモリユニットに分割されている場合が示されている。
【０１９０】
具体的には、メモリユニットＭＵ１〜ＭＵ４（以下、総称してメモリユニットＭＵとも称する）に分割されている場合が示されている。
【０１９１】
また、メモリ電源制御回路ＶＣについてもメモリユニット毎に分割されている場合が示されている。
【０１９２】
具体的には、メモリユニットＭＵ１〜ＭＵ４にそれぞれ対応してメモリ電源制御ユニットＶＣＵ１〜ＶＣＵ４（以下、総称してメモリ電源制御ユニットＶＣＵとも称する）が設けられる場合が示されている。
【０１９３】
ＯＲ回路４２は、制御信号ＲＳと、インバータ４０，４１を介する制御信号ＲＳの遅延信号とを受けて、そのＯＲ論理演算結果を制御信号ＲＳＯとして出力する。インバータ４０，４１との間には、メモリ接地線ＡＲＶＳＳを制御する制御線ＡＲＹＳＷが設けられる。
【０１９４】
図１８は、実施形態６に基づくメモリモジュールＭＭＥの電力供給に係わる回路構成を説明する図である。
【０１９５】
図１８に示されるように、メモリモジュールＭＭＥは、図４で説明した回路構成と比較して、上述したようにメモリアレイＭＡが複数のメモリユニットＭＵに分割されている点が異なる。また、各メモリユニットＭＵに対応してメモリ電源制御ユニットＶＣＵが設けられる。
【０１９６】
各メモリ電源制御ユニットＶＣＵは、図４の構成と比較して、ＮチャネルＭＯＳトランジスタＳＷ４＃をさらに設けた点が異なる。ＮチャネルＭＯＳトランジスタＳＷ４＃は、メモリ接地線ＡＲＶＳＳと接地電圧ＶＳＳとの間に設けられ、そのゲートは、インバータ４０を介する制御信号ＲＳの反転信号の入力を受ける。その他の構成については同様である。インバータ４０の出力信号を伝搬する制御線ＡＲＹＳＷは、各メモリ電源制御ユニットＶＣＵに共通に設けられている。また、各ＮチャネルＭＯＳトランジスタＳＷ４＃は、サイズの大きなトランジスタであるものとする。
【０１９７】
図１９は、実施形態６に基づく制御信号のタイミングチャートを説明する図である。
図１９に示されるように、時刻Ｔ５０において、制御信号ＲＳが「Ｈ」レベルに活性化された場合が示されている。この場合において、インバータ４０を介して制御線ＡＲＹＳＷの電位は、ＮチャネルＭＯＳトランジスタＳＷ４＃の容量負荷により徐々に「Ｈ」レベルから「Ｌ」レベルに低下する。
【０１９８】
制御信号ＲＳＯは、制御信号ＲＳの立ち上がりとほぼ同じタイミングで「Ｈ」レベルに活性化される。
【０１９９】
制御信号ＲＳＤは、制御信号ＲＳについてインバータ４０，４１および制御線ＡＲＹＳＷの容量負荷に従い遅延する遅延信号となる。
【０２００】
制御信号ＲＳＯは、制御信号ＲＳＤが立ち下がり（「Ｌ」レベル）に起因して非活性化される。
【０２０１】
当該構成により、制御線ＡＲＹＳＷの容量負荷が遅延量に影響を与えるため遅延量をメモリモジュールの特性（容量負荷）に合わせて調整することが可能である。たとえば、メモリユニットＭＵが多い場合には、遅延量が多くなり、メモリユニットＭＵが少ない場合には遅延量が少なくなる。
【０２０２】
（実施形態７）
図２０は、実施形態７に基づくメモリモジュールＭＭＦの電力供給に係わる回路構成を説明する図である。
【０２０３】
図２０に示されるように、メモリモジュールＭＭＦは、図４で説明したメモリモジュールＭＭと比較して、ＡＮＤ回路５０をさらに設けた点が異なる。その他の構成については図４で説明したのと同様であるのでその詳細な説明については繰り返さない。
【０２０４】
ＡＮＤ回路５０は、インバータ５１を介するテストモード信号ＳＴＭと、制御信号ＦＲＳとの入力を受けてそのＡＮＤ論理演算結果をＮＯＲ回路ＮＲに出力する。
【０２０５】
テストモード信号ＳＴＭは、所定のテストモードを実行する場合に入力される信号である。初期状態においては、「Ｌ」レベルに設定されており、テストモードの場合には、「Ｈ」レベルに設定される。
【０２０６】
したがって、テストモード信号ＳＴＭが「Ｈ」レベルに設定された場合には、制御信号ＦＲＳが活性化された場合であってもＡＮＤ回路５０の出力は「Ｌ」レベルに設定された状態を維持する。したがって、所定のテストモードを実行する場合には、制御信号ＦＲＳに従う第３の低消費電力モードへの移行は禁止される。
【０２０７】
当該方式により所定のテストモードでの処理を確実に実行することが可能となる。
（実施形態８）
図２１は、実施形態８に基づくメモリモジュールＭＭＧの機能ブロックを説明する図である。
【０２０８】
図２１に示されるように、メモリモジュールＭＭＧは、図３で説明したメモリモジュールＭＭと比較して、独立した２ポート（ＡポートおよびＢポート）のメモリアレイに対して周辺回路が設けられている場合が示されている。
【０２０９】
本例においては、Ａポートの周辺回路ＰＣＡおよびＢポートの周辺回路ＰＣＢが設けられており、それぞれの周辺回路に対応して独立に周辺電源制御回路が設けらる。
【０２１０】
具体的には、Ａポートの周辺回路ＰＣＡの電力供給を制御するＡポート周辺電源制御回路ＰＶＣＡと、Ｂポート周辺電源制御回路ＰＶＣＢとが設けられる。それぞれの周辺電源制御回路の構成については、上記の実施形態１等で説明したのと同様である。
【０２１１】
また、ＡポートのＡポート周辺電源制御回路ＰＶＣＡに対応してＮＯＲ回路ＮＲＡが設けられ、Ａポート周辺電源制御回路ＰＶＣＡは、Ａポート用の制御信号ＦＲＳＡと、制御信号ＲＳとのＮＯＲ論理演算結果に基づいて制御される。
【０２１２】
また、ＢポートのＡポート周辺電源制御回路ＰＶＣＡに対応してＮＯＲ回路ＮＲＢが設けられ、Ｂポート周辺電源制御回路ＰＶＣＢは、Ｂポート用の制御信号ＦＲＳＢと、制御信号ＲＳとのＮＯＲ論理演算結果に基づいて制御される。
【０２１３】
当該構成により、複数ポートのメモリアレイに対して独立に低消費電力モードの設定および解除が可能である。
【０２１４】
図２２は、実施形態８の別の形態に基づくメモリモジュールＭＭＧ＃の機能ブロックを説明する図である。
【０２１５】
図２２に示されるように、メモリモジュールＭＭＧは、図３で説明したメモリモジュールＭＭと比較して、独立した２ポート（ＡポートおよびＢポート）のメモリアレイに対して周辺回路が設けられている場合が示されている。
【０２１６】
本例においては、Ａポートの周辺回路ＰＣＡおよびＢポートの周辺回路ＰＣＢが設けられており、それぞれの周辺回路に対応して共通の周辺電源制御回路ＰＶＣが設けられる。
【０２１７】
具体的には、周辺電源制御回路の構成については、上記の実施形態１等で説明したのと同様である。
【０２１８】
周辺電源制御回路が共通である場合には、制御信号ＦＲＳＡおよび制御信号ＦＲＳＢは、ＡＮＤ回路ＡＤＤに入力され、ＡＮＤ論理演算結果をＮＯＲ回路ＮＲに出力する。
【０２１９】
周辺電源制御回路ＰＶＣは、ＡＮＤ回路ＡＤＤの出力と制御信号ＲＳとの入力を受けたＮＯＲ回路ＮＲのＮＯＲ論理演算結果に基づいて制御される。
【０２２０】
当該構成により、複数ポートのメモリアレイに対して制御信号ＦＲＳＡおよびＦＲＳＢがともに活性化された場合に第３の低消費電力モードの設定および解除が可能である。
【０２２１】
（実施形態９）
図２３は、実施形態９に基づくメモリアレイおよび周辺回路の機能ブロックを説明する図である。
【０２２２】
図２３を参照して、メモリアレイＭＡおよび周辺回路の機能ブロックが示されている。
周辺回路として、メモリアレイＭＡのワード線ＷＬを駆動するワードドライバＷＤと、クロック信号を駆動するクロックドライバＣＤと、周辺回路に電力の供給を制御する電源スイッチＶＳＷとが設けられている。
【０２２３】
クロックドライバＣＤは、クロック信号ＣＬＫの入力を受けて、制御信号ＦＲＳＥに従って内部クロックｉｎｔＣＬＫを駆動する。制御信号ＦＲＳＥが活性化（「Ｈ」レベル）されている場合に内部クロックｉｎｔＣＬＫを駆動する。
【０２２４】
ワードドライバＷＤは、制御信号ＦＲＳＥが活性化（「Ｈ」レベル）されている場合に指示に従ってワード線ＷＬを駆動する。
【０２２５】
電源スイッチＶＳＷは、制御信号ＦＲＳおよび内部クロックｉｎｔＣＬＫに基づいて周辺回路の電力の供給を制御する。一例として周辺接地線ＬＣＶＳＳの電圧レベルを設定する。具体的には、制御信号ＦＲＳが「Ｌ」レベルの場合に周辺接地線ＬＣＶＳＳを接地電圧ＧＮＤと接続し、制御信号ＦＲＳが「Ｈ」レベルの場合に周辺接地線ＬＣＶＳＳを接地電圧と接離する。
【０２２６】
ＮＯＲ回路ＮＲ＃は、制御信号ＦＲＳおよび制御信号ＦＲＳが遅延した制御信号ＦＲＳＤＬＹの入力を受けてそのＮＯＲ論理演算結果を制御信号ＦＲＳＥとしてワードドライバＷＤおよびクロックドライバＣＤに出力する。
【０２２７】
図２４は、実施形態９に基づく各種制御信号のタイミングチャートを説明する図である。
【０２２８】
図２４に示されるように、時刻Ｔ６０において、制御信号ＦＲＳＥが「Ｈ」レベルの場合にクロック信号ＣＬＫに同期して内部クロックｉｎｔＣＬＫおよびワード線ＷＬが駆動される。
【０２２９】
時刻Ｔ６１においても同様に、クロック信号ＣＬＫに同期して、内部クロックｉｎｔＣＬＫおよびワード線ＷＬが駆動される。
【０２３０】
時刻Ｔ６２において、制御信号ＦＲＳが「Ｈ」レベルに活性化された場合、制御信号ＦＲＳＥは、「Ｌ」レベルに設定される。これに伴い、時刻Ｔ６３において、ワード線ＷＬおよび内部クロックｉｎｔＣＬＫの駆動が停止する。
【０２３１】
そして、時刻Ｔ６４において、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接離されてハイインピーダンス状態（Ｈｉ−Ｚ）に設定される。電源スイッチＶＳＷは、制御信号ＦＲＳおよび内部クロックｉｎｔＣＬＫにより制御され、周辺接地線ＬＣＶＳＳと接地電圧ＶＳＳとの接続を制御するため、不安定電源によるデータ破壊を防ぐことが可能である。
【０２３２】
また、時刻Ｔ６５において、制御信号ＦＲＳが非活性化された場合が示されている。
これに伴い、周辺接地線ＬＣＶＳＳは、接地電圧ＶＳＳと接続されて、低消費電力モードから復帰する。
【０２３３】
ワードドライバＷＤおよびクロックドライバＣＤは、制御信号ＦＲＳＥが活性化されてから駆動される。制御信号ＦＲＳＥは、制御信号ＦＲＳＤＬＹが「Ｌ」レベルに非活性化されることにより「Ｈ」レベルに設定される。制御信号ＦＲＳＤＬＹは、制御信号ＦＲＳの遅延信号であるため復帰動作が完了した後にワードドライバＷＤおよびクロックドライバＣＤが活性化される。そして、ワード線ＷＬおよび内部クロックｉｎｔＣＬＫが駆動される。したがって、不安定電源によるデータ破壊を防ぐことが可能である。
【０２３４】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３５】
ＦＲＳ，ＲＳ，ＳＤＭ  制御信号、ＭＭ，ＭＭＡ，ＭＭＣ，ＭＭＤ，ＭＭＥ，ＭＭＦ  メモリモジュール、ＰＣ，ＰＣＡ，ＰＣＢ  周辺回路、ＰＶＣ，ＰＶＣ１，ＰＶＣ２  周辺電源制御回路、ＰＶＣＡ，ＰＶＣＢ  ポート周辺電源制御回路、ＴＰ  半導体記憶装置、ＶＣ  メモリ電源制御回路。
【図１】
2019087300.tif 000003
【図２】
2019087300.tif 000004
【図３】
2019087300.tif 000005
【図４】
2019087300.tif 000006
【図５】
2019087300.tif 000007
【図６】
2019087300.tif 000008
【図７】
2019087300.tif 000009
【図８】
2019087300.tif 000010
【図９】
2019087300.tif 000011
【図１０】
2019087300.tif 000012
【図１１】
2019087300.tif 000013
【図１２】
2019087300.tif 000014
【図１３】
2019087300.tif 000015
【図１４】
2019087300.tif 000016
【図１５】
2019087300.tif 000017
【図１６】
2019087300.tif 000018
【図１７】
2019087300.tif 000019
【図１８】
2019087300.tif 000020
【図１９】
2019087300.tif 000021
【図２０】
2019087300.tif 000022
【図２１】
2019087300.tif 000023
【図２２】
2019087300.tif 000024
【図２３】
2019087300.tif 000025
【図２４】
2019087300.tif 000026