(57)【要約】      （修正有）【課題】セルアレイの行ブロック数に制限無しに、データの書き込み及び/又は読み込みを行う技術を提供する。【解決手段】セルアレイ１１０ａにはローカルセンスアンプ１１６ａをイーブングローバルデータライン（ＧＩＯｅ）とオッドグローバルデータライン（ＧＩＯｏ）の中でいずれか一つを選択的に連結するスイッチ１１８を包含する。スイッチ１１８を通じてエッジに位置する行ブロック１１７が選択されると、ローカルセンスアンプ１１６ａは通常連結されるオッドグローバルデータライン（ＧＩＯｏ）でないイーブングローバルデータライン（ＧＩＯｅ）と連結される。連結の仕方に応じて逆の位置関係も成立する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１行ブロック及び第２行ブロックを含むセルアレイと、
前記第１行ブロック又は前記第２行ブロックに貯蔵されたデータをセンシングするビットラインセンスアンプブロックと、
前記ビットラインセンスアンプブロックから伝達される前記センシングされたデータをラッチするローカルセンスアンプと、
選択信号に応答して前記ローカルセンスアンプを第１グローバルデータライン及び第２グローバルデータラインのうちのいずれかに連結するスイッチと、を包含し、
前記第２行ブロックは前記セルアレイのエッジに位置し、前記スイッチは前記第１行ブロックがアクティブにされる場合には前記ローカルセンスアンプを前記第１グローバルデータラインと連結し、前記第２行ブロックがアクティブにされる場合には前記ローカルセンスアンプを前記第２グローバルデータラインに連結する、半導体メモリー装置。
【請求項２】
前記ビットラインセンスアンプブロックは前記第１行ブロックに配列されるビットライン及び前記第２行ブロックに配列されるビットラインと連結される、請求項１に記載の半導体メモリー装置。
【請求項３】
前記第２行ブロックと共にアクティブにされる第３行ブロックと、
前記第３行ブロックに貯蔵された第２データをセンシングする第２ビットラインセンスアンプブロックと、
前記第２ビットラインセンスアンプブロックから伝達される前記第２データを前記第１グローバルデータラインに伝達する第２ローカルセンスアンプと、をさらに包含する、請求項１又は２に記載の半導体メモリー装置。
【請求項４】
前記第３行ブロックは前記セルアレイの他方のエッジに位置する、請求項３に記載の半導体メモリー装置。
【請求項５】
前記選択信号は、前記第２行ブロックのワードラインのアクティブに応答して前記スイッチが前記ローカルセンスアンプと前記第２グローバルデータラインと連結されるように提供される、請求項１ないし４のうち何れか一項に記載の半導体メモリー装置。
【請求項６】
前記選択信号を生成する行デコーダーをさらに包含する、請求項５に記載の半導体メモリー装置。
【請求項７】
前記セルアレイは偶数の行ブロックを包含する、請求項１ないし６のうち何れか一項に記載の半導体メモリー装置。
【請求項８】
前記ビットラインセンスアンプブロックはオープンビットライン構造を有する複数のビットラインセンスアンプを包含する、請求項１ないし７のうち何れか一項に記載の半導体メモリー装置。
【請求項９】
第１グローバルデータライン及び第２グローバルデータラインを含む半導体メモリー装置において、
セルアレイの一方端に位置する第１エッジ行ブロックと、
前記セルアレイの他方端に位置する第２エッジ行ブロックと、
前記第１エッジ行ブロックと前記第２エッジ行ブロックとの間に位置する第３行ブロックと、
前記第１エッジ行ブロックからセンシングされた第１データを前記第１グローバルデータラインへ伝達する第１ローカルセンスアンプと、
前記第２エッジ行ブロックからセンシングされた第２データをエッジグローバルデータラインへ伝達する第２ローカルセンスアンプと、
前記第３行ブロックからセンシングされた第３データを前記第２グローバルデータラインに伝達する第３ローカルセンスアンプと、
選択信号に応答して、前記第１グローバルデータライン、前記第２グローバルデータライン及び前記エッジグローバルデータラインのうち２つを入出力センスアンプに連結するマルチプレクサと、を包含する、半導体メモリー装置。
【請求項１０】
行アドレスに応答して前記選択信号を生成する行デコーダーと、をさらに包含する、請求項９に記載の半導体メモリー装置。
【請求項１１】
前記マルチプレクサは、前記第３行ブロックが選択されると、前記第１グローバルデータライン及び前記第２グローバルデータラインを前記入出力センスアンプに連結する、請求項９又は１０に記載の半導体メモリー装置。
【請求項１２】
前記マルチプレクサは、前記第１エッジ行ブロック又は前記第２エッジ行ブロックが選択されると、前記第１グローバルデータライン及び前記エッジグローバルデータラインを前記入出力センスアンプに連結する、請求項９又は１０に記載の半導体メモリー装置。
【請求項１３】
前記第１エッジ行ブロック及び前記第２エッジ行ブロックは同時に選択される、請求項９ないし１２のうち何れか一項に記載の半導体メモリー装置。
【請求項１４】
前記第１エッジ行ブロックをセンシングして前記第１ローカルセンスアンプに前記第１データに提供する第１ビットラインセンスアンプと、
前記第２エッジ行ブロックをセンシングして前記第２ローカルセンスアンプに前記第２データに提供する第２ビットラインセンスアンプと、を包含し、
前記第１ビットラインセンスアンプ及び前記第２ビットラインセンスアンプはオープンビットライン構造に形成される、請求項９ないし１３のうち何れか一項に記載の半導体メモリー装置。
【請求項１５】
前記マルチプレクサは前記セルアレイの周辺領域に形成される、請求項９ないし１４のうち何れか一項に記載の半導体メモリー装置。
【請求項１６】
半導体メモリー装置のデータ経路設定方法において、
セルアレイに含まれる複数の行ブロック中で少なくとも1つを選択するためのアドレスを受信するステップと、
前記アドレスが前記複数の行ブロック中のセルアレイのエッジ行ブロックに対応するか否かを識別するステップと、
前記識別の結果により前記選択された少なくとも1つの行ブロックに対応するローカルセンスアンプをイーブングローバルデータライン又はオッドグローバルデータラインにスイッチングするステップと、を含む、データ経路設定方法。
【請求項１７】
前記エッジ行ブロックは前記セルアレイの両側に位置する第１エッジ行ブロックと第２エッジ行ブロックを包含し、前記第１エッジ行ブロックと第２エッジ行ブロックが共に選択される、請求項１６に記載のデータ経路設定方法。
【請求項１８】
前記スイッチングするステップにおいて、前記第１エッジ行ブロックに対応する第１ローカルセンスアンプは前記イーブングローバルデータラインに連結され、前記第２エッジ行ブロックに対応する第２ローカルセンスアンプは前記オッドグローバルデータラインに連結される、請求項１７に記載のデータ経路設定方法。
【請求項１９】
前記セルアレイに含まれるビットラインセンスアンプはオープンビットライン構造に形成される、請求項１６ないし１８のうち何れか一項に記載のデータ経路設定方法。
【請求項２０】
前記複数の行ブロックは前記セルアレイに偶数個形成される、請求項１６ないし１９のうち何れか一項に記載のデータ経路設定方法。
【請求項２１】
請求項１６ないし２０のうちの何れか一項に記載のデータ経路設定方法をプロセッサに実行させるコンピュータプログラム。
【請求項２２】
請求項２１に記載のコンピュータプログラムを保存する記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリー装置に関し、さらに詳細にはセルアレイの行ブロック数に制限無しに、データの書き込み及び/又は読み込みを行うことが可能な半導体メモリー装置及びデータ経路設定方法等に関する。  
【背景技術】
【０００２】
様々なユーザーの高性能化の要求によって、多様な電子システムに使用される半導体メモリー装置の容量及び速度は飛躍的に増加している。特に、揮発性メモリー装置の代表的な例としてダイナミック・ランダム・アクセス・メモリー(Dynamic  Random  Access  Memory;  以下、DRAM)が挙げられる。DRAMはセルキャパシタ(Cell  Capacitor)に充電される電荷(Charge)の形態でデータを貯蔵する。
【０００３】
DRAMのセルアレイは、行と列でメモリーセルが配列される行ブロック(Row  Block、又はサブアレイ(Sub-array)を基本単位とする。行ブロック間には、ビットラインに連結される複数のビットラインセンスアンプ(BLSAs)が配置される。選択された列のビットラインセンスアンプから出力されるデータは、ローカルデータラインを介してローカルセンスアンプ(LSA)に入力される。ローカルセンスアンプ(LSA)は、伝達されたデータをイーブン(Even)グローバルデータライン(GIOe)又はオッド(Odd)グローバルデータライン(GIOo)に伝達する。
【０００４】
しかしながら、オープンビットライン(Open  Bit  Line)構造のビットラインセンスアンプを有するセルアレイにおいて、行ブロックの数は奇数でなければならないという制約条件がある。なぜならば、行ブロック中でエッジ(Edge)に位置するブロックは常に同時に選択されなければならないからである。仮に偶数の行ブロックが存在する場合、セルアレイの両側のエッジに位置する行ブロックから出力されるデータは、同一のグローバルデータライン（例えば、イーブングローバルデータライン）へ伝達される。即ち、偶数の行ブロックが存在するセルアレイのエッジ行ブロックをリード(read)すると、グローバルデータラインにおいてデータ衝突が発生してしまう。
【０００５】
何らかの要求に応じて行ブロックの数が偶数で提供される場合に、このようなデータの衝突問題は性能向上に大きな制約となってしまう。本発明では、前述した問題を克服する半導体メモリー装置及びそのグローバルデータラインの選択方法等を提供する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７４２３８９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、行ブロックの数に制限されないデータの入出力構造を有する半導体メモリー装置及びそのデータ経路設定方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するための本発明の実施例による半導体メモリー装置は、第１行ブロック及び第２行ブロックを含むセルアレイ、前記第１行ブロック又は前記第２行ブロックに貯蔵されたデータをセンシングするビットラインセンスアンプブロック、前記ビットラインセンスアンプブロックから伝達される前記センシングされたデータをラッチするローカルセンスアンプ、そして選択信号に応答して前記ローカルセンスアンプを第１グローバルデータラインと第２グローバルデータラインのうちのいずれかに連結するスイッチを包含し、前記第２行ブロックは前記セルアレイのエッジに位置し、前記スイッチは前記第１行ブロックがアクティブ(active)にされる場合には前記ローカルセンスアンプを前記第１グローバルデータラインに連結し、前記第２行ブロックがアクティブにされる場合には前記ローカルセンスアンプを前記第２グローバルデータラインに連結する。
【０００９】
前記目的を達成するための本発明の実施例による第１グローバルデータライン及び第２グローバルデータラインを含む半導体メモリー装置は、セルアレイの一方端に位置する第１エッジ行ブロック、前記セルアレイの他方端に位置する第２エッジ行ブロック、前記第１エッジ行ブロックからセンシングされた第１データを前記第１グローバルデータラインへ伝達する第１ローカルセンスアンプ、前記第２エッジ行ブロックからセンシングされた第２データをエッジグローバルデータラインへ伝達する第２ローカルセンスアンプ、そして選択信号に応答して前記第１グローバルデータライン、前記第２グローバルデータライン、そして前記エッジグローバルデータライン中で2つを選択して入出力センスアンプと連結するマルチプレクサ(multiplexer)を含む。
【００１０】
前記目的を達成するための本発明の実施例による偶数の行ブロックを含む半導体メモリー装置のデータ経路設定方法は、前記行ブロック中で少なくとも1つを選択するためのアドレスを受信するステップ、前記アドレスが前記行ブロック中にセルアレイのエッジ行ブロックに対応するかを識別するステップ、前記識別の結果により前記選択された少なくとも1つの行ブロックに対応するローカルセンスアンプをイーブングローバルデータライン又はオッドグローバルデータラインにスイッチングするステップを含む。
【発明の効果】
【００１１】
以上の本発明の実施例によると、行ブロックの数が偶数で提供されたとしても、データ衝突が発生しないデータ入出力構造有する半導体メモリー装置を提供できる。従って、半導体メモリー装置のセルアレイ設計の自由度を高められ、チップ面積の使用効率性を高められる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施例によるDRAM装置の構成簡略に示すブロック図である。
【図２】図２は、図１の本発明の実施例によるデータ経路の構成を示すブロック図である。
【図３】図３は、図２のセルアレイの構造をもう少し具体的に示すブロック図である。
【図４Ａ】図４Ａ及び図４Ｂは、図３のスイッチの一例を示す回路図である。
【図４Ｂ】図４Ａ及び図４Ｂは、図３のスイッチの一例を示す回路図である。
【図５Ａ】図５Ａ及び図５Ｂは、図３のスイッチの他の例を示す回路図である。
【図５Ｂ】図５Ａ及び図５Ｂは、図３のスイッチの他の例を示す回路図である。
【図６】図６は、本発明の実施例によるグローバルデータラインの選択方法を簡略に示す順序図である。
【図７】図７は、本発明の他の実施例によるデータ経路の構成を簡略に示すブロック図である。
【図８】図８は、図７のセルアレイの構造をもう少し具体的に示すブロック図である。
【図９】図９は、本発明の半導体メモリー装置を含む携帯用端末機を例示的に示すブロック図である。
【図１０】本発明の実施例による半導体メモリー装置を含むコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１３】
前記の一般的な説明及び以下の詳細な説明は全て例示的であるということが理解されるべきであり、保護が請求される発明に対する更なる説明が提供される。参照符号は、本発明の好ましい実施例に関して必要に応じて適宜使用され、それらの具体例が参照図面に示されている。必要に応じて、同一の参照番号が同一の又は類似した部分を参照するため説明及び図面に使用される。
【００１４】
以下では、同期式DRAM(Synchronous  DRAM)が本発明の特徴及び機能を説明するための半導体装置の例として使用される。しかしながら、この技術分野に精通した者は、ここに記載された内容に沿って本発明の他の利点及び作用効果も容易に理解できるであろう。本発明は他の実施例により具現され又は適用されてもよい。更に、実施形態に関し、本発明の範囲、技術的思想、そして他の目的から実質的に逸脱せずに適宜修正及び/又は変更を施すことが可能である。
【００１５】
図１は、本発明の実施例によるDRAM装置の構成を簡略に示すブロック図である。図１を参照すると、DRAM装置１００はセルアレイ１１０、行デコーダー１２０、アドレスバッファー１３０、列デコーダー１４０、入出力センスアンプ１５０、そしてデータバッファー１６０を包含できる。
【００１６】
セルアレイ１１０は複数のメモリーセル(MCs)がそれぞれワードライン(WL)とビットライン(BL)に連結されて行方向と列方向に配列される。それぞれのメモリーセルは、セルキャパシタとアクセストランジスタで構成されることができる。アクセストランジスタのゲートは行方向に配列されたワードライン(WL)中のいずれか１つに連結される。アクセストランジスタの一端は列方向に配列されているビットライン(BL)或いは相補ビットライン(BLB)に連結される。アクセストランジスタの他端はセルキャパシタに連結されることができる。
【００１７】
セルアレイ１１０は複数の行ブロック(R_BLK1〜R_BLKn、nは自然数)を含む。複数の行ブロック(R_BLK1〜R_BLKn)間には選択された列のビットラインをセンシングするためのビットラインセンスアンプ(BLSA、図示せず)が配置される。そしてビットラインセンスアンプ(BLSA)から出力されるデータをラッチしてグローバルデータライン(GIOe、GIOo)に伝達するローカルセンスアンプ(LSA1〜LSAn-1)が配置される。ビットラインセンスアンプ(BLSA)は全てオープンビットライン(Open  Bit  Line)構造を有する。
【００１８】
特に、セルアレイ１１０のエッジ(Edge)に位置する行ブロック(例えば、R_BLKn)のワードラインがアクティブにされると、ローカルセンスアンプ(LSAn-1)は、ラッチされたデータをグローバルデータラインセット(GIOe、GIOo)中でいずれか１つへ伝達できる。オープンビットライン構造のビットラインセンスアンプ(BLSA)を含む構造では、エッジ行ブロック(R_BLK1、R_BLKn)は常に同時に選択される。この時、ローカルセンスアンプ(LSA1)は一方のエッジ行ブロック(R_BLK1)のデータをイーブングローバルデータライン(GIOe)に伝達する。ローカルセンスアンプ(LSAn-1)は他方のエッジ行ブロック(R_BLKn)のデータをオッドグローバルデータライン(GIOo)に伝達できる。勿論、一方及び他方は相対的な概念であり、反対の場合も可能である。
【００１９】
更に詳細に説明すれば、一般に、隣接したローカルセンスアンプ(例えば、LSA1とLSA2)はそれぞれ相異なるグローバルデータライン(GIOe、GIOo)と連結される構造を有する。斯かる構造において、複数の行ブロック(R_BLK1〜R_BLKn)が奇数で提供される場合(即ち、n=2m+1、mは自然数)を考慮する。この時、エッジ行ブロック(R_BLK1〜R_BLKn)が同時に選択されてもローカルセンスアンプ(LSA1とLSAn-1)は相異なるグローバルデータライン(GIOe、GIOo)にデータを伝達できる。  反面、複数の行ブロック(R_BLK1〜R_BLKn)が偶数で提供される場合(即ち、n=2m、mは自然数)、エッジ行ブロック(R_BLK1〜R_BLKn)が同時に選択されても本発明のローカルセンスアンプ(LSA1とLSAn-1)は相異なるグローバルデータライン(GIOe、GIOo)にデータを伝達できる。これを可能にする構造は後述する図面を通じて仔細に説明される。  
【００２０】
行デコーダー１２０は入力されるアドレス(ADD)に応答してアクセスされるメモリーセルのワードラインを選択する。行デコーダー１２０は、入力されるアドレス(ADD)をデコーディングして当該ワードラインをイネーブル(Enable)する。なお、行デコーダー１２０はセルフリフレッシュ動作モードでは、アドレスカウンター（図示せず）から発生される行アドレスをデコーディングして当該ワードラインをイネーブルできる。列デコーダー１４０はデータが入力或は出力されるメモリーセルのビットラインを選択する。
【００２１】
アドレスバッファー１３０は外部から入力されるアドレス(ADD)を臨時に貯蔵する。「貯蔵」は「保存」又は「格納」等のように言及されてもよい。アドレスバッファー１３０は、貯蔵されたアドレスを行デコーダー１２０又は列デコーダー１４０に供給する。アドレスバッファー１３０により、外部シグナリング方式のアドレス(ADD)が半導体メモリー装置１００の内部のシグナリング方式に変換されることができる。
【００２２】
入出力センスアンプ１５０は、グローバルデータライン(GIOe、GIOo)を介してセルアレイ１１０にライトデータを伝達したり、グローバルデータライン(GIOe、GIOo)を介してセルアレイ１１０に貯蔵されたデータを増幅してデータバッファー１６０へ伝達したりする。
【００２３】
データバッファー１６０は、外部から入力されたデータ(DQ)或いは外部へ出力されるデータ(DQ)を貯蔵する。データバッファー１６０に貯蔵された入力データは、入出力センスアンプ１５０を通じてセルアレイ１１０に伝達される。また、データバッファー１６０はセルアレイ１１０から読み出されたデータをDRAM装置１００の外部に伝送できる。データバッファー１６０が外部とのデータ(DQ)交換のためのドライバー回路をさらに包含してよいことはよく理解されるであろう。
【００２４】
図示された本発明の実施例によるDRAM装置１００の行ブロック(Row  block)の数は、設計時又は生産時に、適宜追加又は削除されてよい。従って、セルアレイ１１０の設計時に行ブロックの数を自由に選択できる。
【００２５】
図２は、図１の本発明の実施例によるデータ経路の構成を示すブロック図である。図２を参照すると、セルアレイ１１０aにはローカルセンスアンプ１１６aをイーブングローバルデータライン(GIOe)とオッドグローバルデータライン(GIOo)の中でいずれか一つと選択的に連結するスイッチ１１８を包含する。スイッチ１１８を通じてエッジに位置する行ブロック１１７が選択されると、ローカルセンスアンプ１１６aは通常連結されるオッドグローバルデータライン(GIOo)でないイーブングローバルデータライン(GIOe)と連結される。ここで、イーブングローバルデータライン(GIOe)とオッドグローバルデータライン(GIOo)は、グローバルデータライン(GIO)の配列による相対的な表現を示しているに過ぎず、連結の仕方に応じて逆の位置関係も成立する。
【００２６】
先ず、行デコーダーによりエッジ(Edge)に位置しない行ブロック１１５が選択される場合を仮定する。行ブロック１１５を選択する行アドレスが入力されると、行ブロック１１５のワードライン(WLs)がアクティブにされる。行ブロック１１５に形成されたビットラインペア(Bit  line  pair)  中で相補ビットライン(BLBs)はビットラインセンスアンプ１１４aに連結されると仮定する。そして、行ブロック１１５に形成されたビットラインペア中でビットライン(BLs)は、ビットラインセンスアンプ１１６aに連結されると仮定する。ビットラインセンスアンプ１１４aとビットラインセンスアンプ１１６aによりセンシングされた行ブロック１１５のデータはローカルセンスアンプ１１４ｂとローカルセンスアンプ１１６ｂに伝達される。そして、ローカルセンスアンプ１１４ｂはイーブングローバルデータライン(GIOe)  へデータを出力し、ローカルセンスアンプ１１６ｂはオッドグローバルデータライン(GIOo)へデータを出力する。この時、スイッチ１１８はローカルセンスアンプ１１６ｂとオッドグローバルデータライン(GIOo)が電気的に連結されるように制御される。
【００２７】
反面、行デコーダー１２０によりエッジに位置するエッジ行ブロック（１１１、１１７）が選択されるかもしれない。そうすると、エッジ行ブロック（１１１，１１７）のワードライン(WLs)がアクティブにされる。エッジ行ブロック１１１に形成されたビットラインペア中でビットライン(BLs)はビットラインセンスアンプ１１２aに連結されると仮定する。そして、エッジ行ブロック１１７に形成されたビットラインペア中で相補ビットライン(BLBs)はビットラインセンスアンプ１１６aに連結されると仮定する（逆も可能）。
【００２８】
この時、選択されたエッジ行ブロック１１１に貯蔵されたデータは、ビットラインセンスアンプ１１２aによりセンシングされ、ローカルデータライン(LIO)を経由してローカルセンスアンプ１１２aに伝達される。そして、ローカルセンスアンプ１１２ｂはオッドグローバルデータラインにデータ(GIOo)を出力する。すると、ローカルセンスアンプ１１２ｂから出力されたデータは、オッドグローバルデータライン(GIOo)を経由して入出力センスアンプ１５０へ伝達される。また、選択されたエッジ行ブロック１１７に貯蔵されたデータは、ビットラインセンスアンプ１１６aによりセンシングされ、ローカルデータライン(LIO)を経由してローカルセンスアンプ１１６ｂに伝達される。ここで、ローカルセンスアンプ１１６ｂから出力されるデータがオッドグローバルデータライン(GIOo)に伝達されると、ローカルセンスアンプ１１２ｂから出力されるデータとの衝突が発生してしまう。従って、エッジ行ブロック１１７からセンシングされたデータがイーブングローバルデータライン  (GIOe)に伝達されるようにスイッチ１１８の制御が実行されなければならない。
【００２９】
結果的に、本発明のスイッチ１１８はエッジ行ブロック（１１１又は１１７）の選択時にはローカルセンスアンプ１１６ｂをイーブングローバルデータライン(GIOe)と連結する。反面、スイッチ１１８はエッジ行ブロック（１１１又は１１７）以外の行ブロックが選択される場合にはローカルセンスアンプ１１６ｂをオッドグローバルデータライン(GIOo)と電気的に連結する。斯かる本発明のスイッチ１１８により、行ブロックが偶数個に形成されたとしても、グローバルデータライン(GIO)でのデータ衝突は発生しない。
【００３０】
図３は、図２のセルアレイ構造を更に具体的に示すブロック図である。図３を参照すると、本発明のセルアレイ１１０ａは選択信号(SEL)に応答してローカルセンスアンプ１１６ｂをグローバルデータラインセット(GIOe、GIOo)中でいずれか一つと選択的に連結するスイッチ１１８を含む。
【００３１】
行ブロック（１１１，１１３，１１５，１１７）は複数のワードライン(WLs)と複数のビットライン(BL、BLB)が交差する地点に位置する複数のメモリーセルを包含できる。行ブロック（１１１，１１３，１１５，１１７）が偶数で提供される場合を図示するため四つの行ブロック（１１１，１１３，１１５，１１７）が図示されているが、本発明はこれに限定されない。即ち、行ブロック（１１１，１１３，１１５，１１７）は二つ又はそれ以上の偶数個に形成されても構わない。
【００３２】
行ブロック（１１１，１１３，１１５，１１７）中でセルアレイ１１０ａのエッジに位置する少なくとも２つのエッジ行ブロックが含められる。エッジ行ブロック（１１１，１１７）のそれぞれはセルアレイ１１０ａのエッジ領域に位置するので、一方の側にはビットラインセンスアンプ(BLSA)が連結されない。
【００３３】
エッジ行ブロック１１１の左側にはビットラインセンスアンプ(BLSA)が存在しない。エッジ行ブロック１１１にはビットライン(BLs)と相補ビットライン(BLBs)が形成されている。ここで、ビットライン(BLs)と相補ビットライン(BLBs)はビットラインセンスアンプの側面から命名された相対的な名称であるに過ぎず、多様な別名で記述されることが可能であろう。そして、ビットライン(BLs)は図示されたようにビットラインセンスアンプ１１２ａにそれぞれ連結される。しかし、相補ビットライン(BLBs)は電気的連結がないダミービットラインで存在する。従って、説明の簡明化ために相補ビットライン(BLBs)は図示されていない。
【００３４】
なお、エッジ行ブロック１１７の右側にはビットラインセンスアンプ(BLSA)が存在しない。エッジ行ブロック１１７にはビットライン(BLs)と相補ビットライン(BLBs)が配列されている。相補ビットライン(BLBs)は、図示されたようにビットラインセンスアンプ１１６ａとそれぞれ連結されるが、ビットライン(BLs)は電気的連結がないダミービットラインで存在する。従って、エッジ行ブロック上にも説明の簡明化のためにダミーに形成されるビットライン(BLs)は図示されていない。
【００３５】
ビットラインセンスアンプ１１２ａは行ブロック（１１１，１１３）に配列されたメモリーセルに貯蔵されたデータをセンシングしたり、記入したりすることができる。ビットラインセンスアンプ１１２ａは行ブロック１１１に貯蔵されたデータをビットライン(BLs)を使用してセンシングし、行ブロック１１３に貯蔵されたデータを相補ビットライン(BLBs)を使用してセンシングできる。ビットラインセンスアンプ１１２ａにセンシングされてラッチされたデータは、カラム（列）選択信号(CSL)により選択される。そして、選択されたビットラインセンスアンプ１１２ａにラッチされたデータはローカルデータライン(LIO)を介してローカルセンスアンプ１１２ｂに伝達される。そして、ローカルセンスアンプ１１２ｂにおいてラッチされたデータはオッドグローバルデータライン(GIOo、例えば、GIO1、GIO3、GIO6、…)に伝達される。
【００３６】
ビットラインセンスアンプ１１４ａは、行ブロック（１１３，１１５）に配列されたメモリーセルに貯蔵されたデータをセンシングできる。ビットラインセンスアンプ１１４ａは行ブロック１１３に貯蔵されたデータをビットライン(BLs)を介してセンシングし、行ブロック１１５に貯蔵されたデータを相補ビットライン(BLBs)を介してセンシングできる。ビットラインセンスアンプ１１４ａにラッチされたデータは、ローカルデータライン(LIO)を介してローカルセンスアンプ１１４ｂへ伝達される。そして、ローカルセンスアンプ１１４ｂにおいてラッチされたデータはイーブングローバルデータライン(GIOe、例えば、GIO０、GIO２、GIO４、…)に伝達される。
【００３７】
ビットラインセンスアンプ１１６ａは、行ブロック（１１５、１１７）に配列されたメモリーセルに貯蔵されたデータをセンシングできる。ビットラインセンスアンプ１１６ａは行ブロック１１５に貯蔵されたデータをビットライン(BLs)を介してセンシングし、行ブロック１１７に貯蔵されたデータを相補ビットライン(BLBs)を介してセンシングできる。ビットラインセンスアンプ１１６ａにラッチされたデータは、ローカルデータライン(LIO)を介してローカルセンスアンプ１１６ｂへ伝達される。そして、ローカルセンスアンプ１１６ｂにおいてラッチされたデータは、スイッチ１１８によりイーブングローバルデータライン(GIOe)又はオッドグローバルデータライン(GIOo)に伝達される。
【００３８】
仮に、行デコーダー１２０によりエッジ(Edge)に位置しない行ブロック１１３が選択される場合を仮定する。そうすると、行ブロック１１３のワードライン(WLs)がアクティブにされる。行ブロック１１３に形成されたビットラインペア(Bit  line  pair)中で相補ビットライン(BLBs)はビットラインセンスアンプ１１２aに連結されると仮定する。そして、行ブロック１１３に形成されたビットラインペア中でビットライン(BLs)は、ビットラインセンスアンプ１１４aに連結されると仮定する。選択された行ブロック１１３からセンシングされたデータは、ビットラインセンスアンプ１１２aとビットラインセンスアンプ１１４aによりセンシングされる。そして、センシングされたデータはローカルセンスアンプ１１２ｂとローカルセンスアンプ１１４ａにそれぞれ伝達される。ローカルセンスアンプ１１２ｂはオッドグローバルデータライン(GIOo)  へデータを出力し、ローカルセンスアンプ１１４ｂはイーブングローバルデータライン(GIOe)へデータを出力する。即ち、エッジでない行ブロックのデータは、ローカルセンスアンプが物理的に連結されたイーブングローバルデータライン(GIOe)とオッドグローバルデータライン(GIOo)にそれぞれ伝達されることができる。
【００３９】
反面、行デコーダー１２０によりエッジに位置するエッジ行ブロック（１１１、１１７）が選択されるかもしれない。エッジ行ブロック（１１１，１１７）を選択するための行アドレスが入力されると、エッジ行ブロック（１１１，１１７）のワードライン(WLs)がアクティブにされる。エッジ行ブロック１１１に形成されたビットラインペア中でビットライン(BLs)はビットラインセンスアンプ１１２aに連結されると仮定する。そして、エッジ行ブロック１１７に形成されたビットラインペア中で相補ビットライン(BLBs)はビットラインセンスアンプ１１６aに連結されると仮定する。この時、選択された行ブロック１１１のデータはビットラインセンスアンプ１１２aによりセンシングされ、ローカルデータライン(LIO)を経由してローカルセンスアンプ１１２ｂに伝達される。そして、ローカルセンスアンプ１１２ｂはオッドグローバルデータライン(GIOo)に行ブロック１１１のデータを出力できる。そうすると、行ブロック１１１のデータは、オッドグローバルデータライン(GIOo)を経由して入出力センスアンプ１１５へ伝達される。
【００４０】
選択された行ブロック１１７のデータは、ビットラインセンスアンプ１１６aによりセンシングされ、ローカルデータライン(LIO)を経由してローカルセンスアンプ１１６ｂに伝達される。ローカルセンスアンプ１１６ｂから出力されるデータがオッドグローバルデータライン(GIOo)に伝達されると、ローカルセンスアンプ１１２ｂから出力されるデータとの衝突が発生してしまう。従って、エッジ行ブロック１１７からセンシングされたデータがイーブングローバルデータライン  (GIOe)に伝達されるようにスイッチ１１８が制御されなければならない。スイッチ１１８は選択信号(SEL)によりエッジ行ブロック１１７のデータをイーブングローバルデータライン(GIOe)に伝達する。
【００４１】
本発明のスイッチ１１８はエッジ行ブロック（１１１又は１１７）の選択時にはローカルセンスアンプ１１６ｂをイーブングローバルデータライン(GIOe)と電気的に連結する。反面、スイッチ１１８はエッジ行ブロック（１１１又は１１７）以外の行ブロックが選択される場合にはローカルセンスアンプ１１６ｂをオッドグローバルデータライン(GIOo)と電気的に連結する。斯かる本発明のスイッチ１１８により、行ブロックが偶数個に形成されたとしても、グローバルデータライン(GIO)でのデータ衝突は発生しない。ここで、スイッチ１１８を制御するための選択信号(SEL)は行アドレス(Row  address)を参照したり、エッジに位置する行ブロックのアクティブを検出したりして生成できる。
【００４２】
図４Ａ及び図４Ｂは、図３のスイッチの構造を例示的に示す回路図である。図４Ａは、エッジ行ブロックへデータを記入するためのスイッチ１１８ａの構造を例示的に示し、図４Ｂはエッジ行ブロックからデータを読み出すためのスイッチ１１８ｂの構造を例示的に示す。
【００４３】
図４Ａを参照すると、スイッチ１１８ａはイーブンスイッチ１１８ａ_０とオッドスイッチ１１８ａ_１を包含できる。イーブンスイッチ１１８ａ_０はイーブン選択信号(SEL0、SEL0_CONV)に応答してイーブングローバルデータライン(GIOe)の１つに対応するイーブングローバルデータラインペア(GIO0/GIO0B)のデータをローカルセンスアンプ(LSA、116b)に伝達する。スイッチ１１８ａにはイーブンスイッチ１１８ａ_０以外にもイーブングローバルデータライン(GIO2/GIO2B、GIO4/GIO4B、…)のそれぞれをローカルセンスアンプ１１６ｂに連結するためのイーブンスイッチ（１１８ａ_２、１１８ａ_４、…）がさらに包含される。しかし、説明の簡明化のために１つのイーブンスイッチ１１８ａ_０だけが図示されている。
【００４４】
イーブン選択信号(SEL0、SEL0_CONV)は、それぞれ選択されたメモリーセルがビットライン(BL)に連結されたのか又は相補ビットライン(BLB)に連結されたのかによって、いずれか１つが活性化される（即ち、アクティブにされる）ことができる。イーブン選択信号(SEL0)が活性化され、選択信号(SEL0_CONV)が非活性化されると（即ち、インアクティブにされると）、ＮＭＯＳトランジスタ（Ｎ１、Ｎ２）はターンオン(turn  on)され、ＮＭＯＳトランジスタ（Ｎ３、Ｎ４）はターンオフ(turn  off)される。すると、グローバルデータラインペア(GIO0/GIO0B)から提供されたデータはローカルデータラインペア(LIO0/LIO0B)に伝達される。反面、イーブン選択信号(SEL0)は非活性化、イーブン選択信号(SEL0_CONV)が活性化されるとＮＭＯＳトランジスタ（Ｎ１、Ｎ２）はターンオフされ、ＮＭＯＳトランジスタ（Ｎ３、Ｎ４）はターンオンされる。この場合、グローバルデータラインペア(GIO0/GIO0B)に伝達されるデータは反転されてローカルデータラインペア(LIO0/LIO0B)に伝達される。
【００４５】
オッドスイッチ１１８ａ_１はオッド選択信号(SEL1、SEL1_CONV)に応答してオッドグローバルデータラインペア(GIO1/GIO1B)のデータをローカルセンスアンプ(LSA、116b)に伝達する。スイッチ１１８ａには図示されたオッドスイッチ１１８ａ_１以外にもオッドグローバルデータライン(GIO3/GIO3B、GIO5/GIO5B、…)のそれぞれをローカルセンスアンプ１１６ｂに連結するためのオッドスイッチ（１１８ａ_３、１１８ａ_５、…）がさらに包含される。しかし、説明の簡明化のために１つのオッドスイッチ１１８ａ_１だけが図示されている。オッド選択信号(SEL1、SEL1_CONV)はそれぞれ選択されたメモリーセルがビットライン(BL)に連結されたのか又は相補ビットライン(BLB)に連結されたのかによっていずれか１つが活性化されることができる。
【００４６】
オッド選択信号(SEL1)が活性化され、オッド選択信号(SEL1_CONV)が非活性化されると、ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）はターンオン(turn  on)されてグローバルデータラインペア(GIO1/GIO1B)から提供されたデータはローカルデータラインペア(LIO1/LIO1B)に伝達され、ＮＭＯＳトランジスタ（Ｎ７、Ｎ８）はターンオフ(turn  off)される。反面、オッド選択信号(SEL1)が非活性化され、オッド選択信号(SEL1_CONV)が活性化されるとＮＭＯＳトランジスタ（Ｎ５、Ｎ６）はターンオフされ、ＮＭＯＳトランジスタ（Ｎ７、Ｎ８）はターンオンされる。この場合、グローバルデータラインペア(GIO1/GIO1B)に伝達されるデータは反転されてローカルデータラインペア(LIO1/LIO1B)に伝達される。
【００４７】
データのライト(write)動作時、エッジ行ブロックが選択される場合、ローカルセンスアンプ１１６ｂをイーブングローバルデータラインに連結するために、イーブン選択信号(SEL0/SEL0_CONV、SEL2/SEL2_CONV、SEL4SEL4_CONV、…)が活性化され、オッド選択信号(SEL1/SEL1_CONV、SEL3/SEL3_CONV、SEL5/SEL5_CONV、…)は非活性化される。そうすると、オッドスイッチ（１１８ａ_１、１１８ａ_３、１１８ａ_５、…）は遮断され、オッドグローバルデータライン(GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B、…)とローカルセンスアンプ１１６ｂは電気的に分離される。反面、イーブンスイッチ（１１８ａ_０、１１８ａ_２、１１８ａ_４、…）はターンオンされ、イーブングローバルデータライン(GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B、…)とローカルセンスアンプ１１６ｂは連結されることができる。
【００４８】
図４Ｂを参照すると、スイッチ１１８ｂはイーブンスイッチ１１８ｂ_０とオッドスイッチ１１８ｂ_１が簡略に図示されている。リード(read)作動時、ローカルイネーブル信号(LSA_SRC)が活性化されると、ＮＭＯＳトランジスタ（Ｎ１５、Ｎ２０）がターンオンされてスイッチ１１８が活性化される。リード作動時には、ローカルセンスアンプ１１６ｂから伝達されるデータをグローバルデータライン(GIOe/GIOo)に伝達しさえすればよい。従って、ライト動作のようにビットラインの位置による選択信号の分離は不必要である。
【００４９】
イーブンスイッチ１１８ｂ_０は選択信号(SEL0)に応答してローカルセンスアンプ(LSA、116b)のローカルデータラインペア(LIO0/LIO0B)のデータを反転してイーブングローバルデータラインペア(GIO0/GIO0B)に伝達する。スイッチ１１８ｂにはイーブンスイッチ１１８ｂ_０以外にもローカルデータラインペア(LIO2/LIO2B、LIO4/LIO4B、LIO6/LIO6B、…)のデータを反転してイーブングローバルデータライン(GIO2/GIO2B、GIO4/GIO4B、GIO6/GIO6B、…)に伝達するためのイーブンスイッチ（１１８ｂ_２、１１８ｂ_４、１１８ｂ_６、…）がさらに包含される。しかし、説明の簡明化のために１つのイーブンスイッチ１１８ｂ_０だけが図示されている。
【００５０】
エッジ行ブロック（例えば、１１７）が選択されると、ローカルイネーブル信号(LSA_SRC)とイーブン選択信号(SEL0)は活性化され、オッド選択信号(SEL1)は非活性化される。そうすると、イーブンスイッチ１１８ｂ_０のＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２）がターンオンされ、オッドスイッチ１１８ｂ_１のＮＭＯＳトランジスタ（Ｎ１６、Ｎ１７）はターンオフされる。従って、ローカルデータラインペア(LIO0/LIO0B)とオッドグローバルデータラインペア(GIO1/GIO1B)は電気的に分離される。しかし、ＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２）がターンオンされ、ローカルデータラインペア(LIO0/LIO0B)のデータの値によりＮＭＯＳトランジスタ（Ｎ１３、Ｎ１４）がスイッチングされる。すると、ローカルデータラインペア(LIO0/LIO0B)のデータの値が反転されてイーブングローバルデータラインペア(GIO0/GIO0B)に伝達される。
【００５１】
反面、エッジに位置しない行ブロック（例えば、１１５）が選択されると、ローカルイネーブル信号(LSA_SRC)とオッド選択信号(SEL1、SEL3、SEL5、…)は活性化され、イーブン選択信号(SEL0、SEL2、SEL4、…)は非活性化される。そうすると、イーブンスイッチ１１８ｂ_０のＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２）がターンオフされ、オッドスイッチ１１８ｂ_１のＮＭＯＳトランジスタ（Ｎ１６、Ｎ１７）はターンオンされる。従って、ローカルデータラインペア(LIO0/LIO0B)とイーブングローバルデータラインペア(GIO0/GIO0B)は電気的に分離される。しかし、ＮＭＯＳトランジスタ（Ｎ１６、Ｎ１７）がターンオンされるから、ローカルデータラインペア(LIO0/LIO0B)のデータの値によりＮＭＯＳトランジスタ（Ｎ１８、Ｎ１９）がスイッチングされる。すると、ローカルデータラインペア(LIO0/LIO0B)のデータの値が反転されてオッドグローバルデータラインペア(GIO1/GIO1B)に伝達される。
【００５２】
データのリード(read)動作時、エッジ行ブロックが選択される場合、ローカルセンスアンプ１１６ｂとイーブングローバルデータライン(GIOe)を連結するために、イーブン選択信号(SEL0、SEL2、SEL4、…)が活性化され、オッド選択信号(SEL1、SEL3、SEL5、…)は非活性化される。そうすると、オッドスイッチ（１１８ｂ_１、１１８ｂ_３、１１８ｂ_５、…）は遮断され、オッドグローバルデータライン(GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B、…)とローカルセンスアンプ１１６ｂは電気的に分離される。反面、イーブンスイッチ（１１８ｂ_０、１１８ｂ_２、１１８ｂ_４、…）はターンオンされ、イーブングローバルデータライン(GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B、…)とローカルセンスアンプ１１６ｂは連結される。
【００５３】
図５Ａ及び図５Ｂは、図３のスイッチの他の例を示す回路図である。図５Ａは、エッジ行ブロックにデータを記入するためのスイッチ１１８ｃの構造を例示的に示し、図５Ｂはエッジ行ブロックからデータを読み出すためのスイッチ１１８ｄの構造を例示的に示す。図５Ａ及び図５Ｂはそれぞれ図４Ａ及び図４Ｂの構造を簡略化した回路である。
【００５４】
図５Ａを参照すると、スイッチ１１８ｃはイーブンスイッチ１１８ｃ_０とオッドスイッチ１１８ｃ_１により簡略的に図示されている。イーブンスイッチ１１８ｃ_０はイーブン選択信号(SEL0)に応答してイーブングローバルデータライン(GIOe)の１つに対応するイーブングローバルデータラインペア(GIO0/GIO0B)のデータをローカルセンスアンプ(LSA、116b)に伝達する。イーブンスイッチ１１８ｃ_０以外にもイーブングローバルデータライン(GIO2/GIO2B、GIO4/GIO4B、…)のそれぞれをローカルセンスアンプ１１６ｂに連結するためのイーブンスイッチ（１１８ｃ_２、１１８ｃ_４、…）がさらに包含される。しかし、説明の簡明化のために１つのイーブンスイッチ１１８ｃ_０だけが図示されている。
【００５５】
オッドスイッチ１１８ｃ_１はオッド選択信号(SEL1)に応答してオッドグローバルデータラインペア(GIO1/GIO1B)のデータをローカルセンスアンプ(LSA、116b)に伝達する。スイッチ１１８ｃには図示されたオッドスイッチ１１８ｃ_１以外にもオッドグローバルデータライン(GIO3/GIO3B、GIO5/GIO5B、…)のそれぞれをローカルセンスアンプ１１６ｂに連結するためのオッドスイッチ（１１８ｃ_３、１１８ｃ_５、…）がさらに包含される。しかし、説明の簡明化のために１つのオッドスイッチ１１８ｃ_１だけが図示されている。
【００５６】
オッド選択信号(SEL1)が活性化され、イーブン選択信号(SEL0)が非活性化されると、ＮＭＯＳトランジスタ（Ｎ３、Ｎ４）はターンオン(turn  on)され、ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）はターンオフされる。すると、オッドグローバルデータラインペア(GIO1/GIO1B)から提供されたデータはローカルデータラインペア(LIO0/LIO0B)に伝達される。反面、オッド選択信号(SEL1)が非活性化され、イーブン選択信号(SEL0)が活性化されると、ＮＭＯＳトランジスタ（Ｎ３、Ｎ４）はターンオフされ、ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）はターンオンされる。そうすると、イーブングローバルデータラインペア(GIO0/GIO0B)から提供されたデータがローカルデータラインペア(LIO0/LIO0B)に伝達される。
【００５７】
データのライト(write)動作時、エッジ行ブロックが選択される場合、ローカルセンスアンプ１１６ｂをイーブングローバルデータライン(GIOe)に連結するために、イーブン選択信号(SEL0、SEL2、SEL4、…)が活性化され、オッド選択信号(SEL1、SEL3、SEL5、…)は非活性化される。そうすると、オッドスイッチ（１１８c_１、１１８c_３、１１８c_５、…）は遮断され、オッドグローバルデータライン(GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B、…)とローカルセンスアンプ１１６ｂは電気的に分離される。反面、イーブンスイッチ（１１８c_０、１１８c_２、１１８c_４、…）はターンオンされ、イーブングローバルデータライン(GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B、…)とローカルセンスアンプ１１６ｂは連結されることができる。
【００５８】
図５Ｂを参照すると、スイッチ１１８ｄはイーブンスイッチ１１８ｄ_０とオッドスイッチ１１８ｄ_１が簡略に図示されている。リード(read)作動時、ローカルイネーブル信号(LSA_SRC)が活性化されると、ＮＭＯＳトランジスタ（Ｎ１５）がターンオンされてスイッチ１１８ｄが活性化される。
【００５９】
イーブンスイッチ１１８ｄ_０は選択信号(SEL0)に応答してローカルセンスアンプ(LSA、116b)のローカルデータラインペア(LIO0/LIO0B)のデータを反転してイーブングローバルデータラインペア(GIO0/GIO0B)に伝達する。スイッチ１１８ｄにはイーブンスイッチ１１８ｄ_０以外にもローカルデータラインペア(LIO2/LIO2B、LIO4/LIO4B、LIO6/LIO6B、…)のデータを反転してイーブングローバルデータライン(GIO2/GIO2B、GIO4/GIO4B、GIO6/GIO6B、…)に伝達するためのイーブンスイッチ（１１８ｄ_２、１１８ｄ_４、１１８ｄ_６、…）がさらに包含され得る。しかし、説明の簡明化のために１つのイーブンスイッチ１１８ｄ_０だけが図示されている。
【００６０】
エッジ行ブロック（例えば、１１７）が選択されると、ローカルイネーブル信号(LSA_SRC)とイーブン選択信号(SEL0)は活性化され、オッド選択信号(SEL1)は非活性化される。そうすると、イーブンスイッチ１１８ｄ_０のＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２）がターンオンされ、オッドスイッチ１１８ｄ_１のＮＭＯＳトランジスタ（Ｎ１６、Ｎ１７）はターンオフされる。従って、ローカルデータラインペア(LIO0/LIO0B)とオッドグローバルデータラインペア(GIO1/GIO1B)は電気的に分離される。しかし、ＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２）がターンオンされ、ローカルデータラインペア(LIO0/LIO0B)のデータの値によりＮＭＯＳトランジスタ（Ｎ１３、Ｎ１４）がスイッチングされる。すると、ローカルデータラインペア(LIO0/LIO0B)のデータの値が反転されてイーブングローバルデータラインペア(GIO0/GIO0B)に伝達される。
【００６１】
反面、エッジに位置しない行ブロック（例えば、１１５）が選択されると、ローカルイネーブル信号(LSA_SRC)とオッド選択信号(SEL1、SEL3、SEL5、…)は活性化され、イーブン選択信号(SEL0、SEL2、SEL4、…)は非活性化される。そうすると、イーブンスイッチ１１８ｄ_０のＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２）がターンオフされ、オッドスイッチ１１８ｄ_１のＮＭＯＳトランジスタ（Ｎ１６、Ｎ１７）はターンオンされる。従って、ローカルデータラインペア(LIO0/LIO0B)とイーブングローバルデータラインペア(GIO0/GIO0B)は電気的に分離される。しかし、ＮＭＯＳトランジスタ（Ｎ１６、Ｎ１７）がターンオンにより、ローカルデータラインペア(LIO0/LIO0B)のデータの値によりＮＭＯＳトランジスタ（Ｎ１８、Ｎ１９）がスイッチングされる。すると、ローカルデータラインペア(LIO0/LIO0B)のデータの値が反転されてオッドグローバルデータラインペア(GIO1/GIO1B)に伝達される。
【００６２】
データのリード(read)動作時、エッジ行ブロックが選択される場合、ローカルセンスアンプ１１６ｂとイーブングローバルデータライン(GIOe)を連結するために、イーブン選択信号(SEL0、SEL2、SEL4、…)が活性化され、オッド選択信号(SEL1、SEL3、SEL5、…)は非活性化される。そうすると、オッドスイッチ（１１８ｄ_１、１１８ｄ_３、１１８_ｄ、…）は遮断され、オッドグローバルデータライン(GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B、…)とローカルセンスアンプ１１６ｂは電気的に分離される。反面、イーブンスイッチ（１１８ｄ_０、１１８ｄ_２、１１８ｄ_４、…）はターンオンされ、イーブングローバルデータライン(GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B、…)とローカルセンスアンプ１１６ｂは連結される。
【００６３】
以上、図４a、図４Ｂ、図５a、そして図５Ｂを通じてスイッチ１１８の多様な例が説明された。しかし、スイッチ１１８の構成や機能は、図示された例に限定されるものではない。エッジ行ブロック１１７が選択されると、グローバルデータラインを選択するためのスイッチ１１８の構成は多様に変更され得るのがよく理解される。
【００６４】
図６は、本発明の実施例によるグローバルデータラインの選択方法を簡略に示すシーケンス図（又は、フローチャート）である。図６を参照すると、本発明のスイッチ１１８はエッジ行ブロック(Edge  Row  Block)の選択時と非エッジ行ブロック(Non-Edge  Row  Block)の選択時にローカルセンスアンプ(LSA)とグローバルデータライン(GIOe/GIOo)とのデータ経路を変更できる。
【００６５】
Ｓ１１０ステップにおいて、行デコーダー１２０により行アドレス(Row  address)が受信される。又は、行アドレス(Row  address)によりアクティブにされる行ブロックの情報がスイッチ１１８に伝達される。
【００６６】
Ｓ１２０ステップにおいて、行アドレス(Row  address)によりアクティブにされる行ブロックがエッジ行ブロックであるか又は非エッジ行ブロックであるか識別される。仮に、アクティブにされる行ブロックが非エッジ行ブロック(Non-Edge  row  block)である場合(No方向)、手順はＳ１４０ステップに進む。反面、アクティブにされる行ブロックがエッジ行ブロック(Edge  row  block)である場合(Yes方向)、手順はＳ１３０ステップに進む。
【００６７】
Ｓ１３０ステップにおいて、スイッチ１１８はローカルセンスアンプ１１６ｂとイーブングローバルデータライン(GIOe)を連結する。リードのためのワードラインのアクティブである場合、スイッチ１１８はエッジ行ブロック１１７のメモリーセルからセンシングされて、ローカルセンスアンプ１１６ｂにラッチされたデータをイーブングローバルデータライン(GIOe)に伝達する。  ライトのためのワードラインのアクティブである場合、スイッチ１１８の連結により、イーブングローバルデータライン(GIOe)に入力されるライトデータがローカルセンスアンプ１１６ｂに伝達する。
【００６８】
Ｓ１４０ステップにおいて、スイッチ１１８はローカルセンスアンプ１１６ｂとオッドグローバルデータライン(GIOo)を連結する。リードの動作時、エッジ行ブロック１１７のメモリーセルからセンシングされ、ローカルセンスアンプ１１６ｂにラッチされたデータはスイッチ１１８によりオッドグローバルデータライン(GIOo)に伝達される。ライトの動作時、スイッチ１１８の連結によりオッドグローバルデータライン(GIOo)に入力されるライトデータがローカルセンスアンプ１１６ｂへ伝達される。
【００６９】
以上においては、入力される行アドレスが、エッジ行ブロックを選択するか又は非エッジ行ブロックを選択するかによってイーブングローバルデータライン(GIOe)又はオッドグローバルデータライン(GIOo)が選択されるデータ経路の選択方法が一例として説明された。
【００７０】
図７は、本発明の他の実施例によるデータ経路の構成を示すブロック図である。図７を参照すると、セルアレイ１１０ｂにはエッジグローバルデータライン(GIO_Edge)にデータを出力するローカルセンスアンプ１１６ｂが含まれる。そして選択信号(SEL)によりエッジグローバルデータライン(GIO_Edge)をイーブングローバルデータライン(GIOe)又はオッドグローバルデータライン(GIOo)に連結するマルチプレクサ１１９がDRAM装置１００に含まれる。
【００７１】
行デコーダー１２０（図１参照）により非エッジ行ブロック１１５が選択されると、行ブロック１１５のワードライン(WLs)がアクティブにされる。選択された行ブロック１１５に貯蔵されたデータはビットラインセンスアンプ１１４ａとビットラインセンスアンプ１１６ａによりセンシングされる。そしてセンシングされたデータはローカルセンスアンプ１１４ｂとローカルセンスアンプ１１６ｂに伝達される。そしてローカルセンスアンプ１１４ｂはイーブングローバルデータライン(GIOe′)にデータを出力し、ローカルセンスアンプ１１６ｂはエッジグローバルデータライン(GIO_Edge)にデータを出力する。この時、マルチプレクサ１１９はイーブングローバルデータライン(GIOe′)のデータを出力端のイーブングローバルデータライン(GIOe)に伝達し、エッジグローバルデータライン(GIO_Edge)に伝達されたデータを出力端のオッドグローバルデータライン(GIOo)に出力する。
【００７２】
反面、行デコーダー１２０によりエッジ行ブロック（１１１、１１７）が選択されると、エッジ行ブロック１１１のデータはローカルセンスアンプ１１２ｂを通じてオッドグローバルデータライン(GIOo′)に伝達される。そしてエッジ行ブロック１１７のデータはローカルセンスアンプ１１６ｂを経由してエッジグローバルデータライン(GIO_Edge)に伝達される。そして、選択信号(SEL)によりマルチプレクサ１１９はローカルセンスアンプ１１２ｂに連結されるオッドグローバルデータライン(GIOo′)をオッドグローバルデータライン(GIOo)に連結する。そして、マルチプレクサ１１９はローカルセンスアンプ１１６ｂに連結されるエッジグローバルデータライン(GIO_Edge)をイーブングローバルデータライン(GIOe)に連結できる。
【００７３】
結果的に、本発明のセルアレイ１１０にはエッジ行ブロック１１７のデータ経路を提供するための追加的なエッジグローバルデータライン(GIO_Edge)が形成され、周辺回路領域に形成されるマルチプレクサ１１９によりデータ経路が調整される。従って、セルアレイ１１０内部に回路の追加が困難な場合、周辺回路領域に形成されるマルチプレクサ１１９を通じてデータ経路をスイッチングできる。
【００７４】
図８は、図７のセルアレイ構造をもう少し具体的に示すブロック図である。図８を参照すると、入出力センスアンプ１５０の入力端に選択信号(SEL)によりエッジグローバルデータライン(GIO_Edge)をイーブングローバルデータライン(GIOe)又はオッドグローバルデータライン(GIOo)に連結するマルチプレクサ１１９が含まれる。
【００７５】
行ブロック（１１１，１１３，１１５，１１７）は複数のワードライン(WLs)と複数のビットライン(BL、BLB)が交差する地点に位置する複数のメモリーセルを包含できる。行ブロック（１１１，１１３，１１５，１１７）が偶数で提供される場合を図示するため四つの行ブロック（１１１，１１３，１１５，１１７）が図示されているが、本発明はこれに限定されない。即ち、行ブロック（１１１，１１３，１１５，１１７）は二つ又はそれ以上の偶数個の形態で提供されることができる。行ブロック（１１１，１１３，１１５，１１７）とビットラインセンスアンプ（１１２a、１１４ａ、１１６ａ）は図３のそれらと実質的に同一である。従って、  行ブロック（１１１，１１３，１１５，１１７）とビットラインセンスアンプ（１１２a、１１４a、１１６a）の構成や機能に対する具体的な説明は省略することにする。
【００７６】
行デコーダー１２０によりエッジ(Edge)に位置しない非行ブロック１１３が選択されると、そうすると、行ブロック１１３のワードライン(WLs)がアクティブにされる。行ブロック１１３に形成されたビットラインペア(Bit  line  pair)  中で相補ビットライン(BLBs)はビットラインセンスアンプ１１２aに連結されると仮定する。そして、行ブロック１１３(R_BLK2)に形成されたビットラインペア中でビットライン(BLs)は、ビットラインセンスアンプ１１４aに連結されると仮定する。選択された行ブロック１１３からセンシングされたデータは、ビットラインセンスアンプ１１２aとビットラインセンスアンプ１１４aによりセンシングされる。そして、センシングされたデータはローカルセンスアンプ１１２ｂとローカルセンスアンプ１１４ｂに伝達される。ローカルセンスアンプ１１２ｂはオッドグローバルデータライン(GIOo′)  へデータを出力し、ローカルセンスアンプ１１４ｂはイーブングローバルデータライン(GIOe′)へデータを出力する。そして、マルチプレクサ１１９は、オッドグローバルデータライン(GIOo′)  とイーブングローバルデータライン(GIOe′)を入出力センスアンプ１５０に連結されるオッドグローバルデータライン(GIOo)とイーブングローバルデータライン(GIOe)に連結する。
【００７７】
反面、行デコーダー１２０によりエッジに位置するエッジ行ブロック（１１１、１１７）が選択されることができる。エッジ行ブロック（１１１，１１７）のワードライン(WLs)がアクティブにされる。エッジ行ブロック１１１に形成されたビットラインペア中でビットライン(BLs)はビットラインセンスアンプ１１２aに連結されると仮定する。そして、エッジ行ブロック１１７に形成されたビットラインペア中で相補ビットライン(BLBs)はビットラインセンスアンプ１１６aに連結されると仮定する。この時、選択されたエッジ行ブロック１１１のデータは、ビットラインセンスアンプ１１２ａによりセンシングされ、ローカルデータライン(LIO)を経由してローカルセンスアンプ１１２ｂに伝達される。そして、ローカルセンスアンプ１１２ｂは、オッドグローバルデータライン(GIOo′)にデータを出力する。反面、選択されたエッジ行ブロック１１７のデータは、ビットラインセンスアンプ１１６ａ中の一つによりセンシングされ、ローカルデータライン(LIO)を経由してローカルセンスアンプ１１６ｂに伝達される。ローカルセンスアンプ１１６ｂから出力されるデータが、エッジグローバルデータライン(GIO_Edge)に伝達される。この時、マルチプレクサ１１９は、エッジグローバルデータライン(GIO_Edge)とイーブングローバルデータライン(GIOe)とを連結する。従って、エッジ行ブロック(１１１,  １１７)のデータは、衝突無しに入出力センスアンプ１５０に伝達可能である。
【００７８】
図９は、本発明の半導体メモリー装置を包含する携帯用端末機を例示的に示すブロック図である。図９を参照すると、本発明の実施例による携帯用端末機１０００は、イメージ処理部１１００、無線送受信部１２００、オーディオ処理部１３００、PMIC１４００、バッテリー１４５０、メモリー１５００、ユーザーインターフェース１６００、そしてコントローラ１７００を包含する。
【００７９】
イメージ処理部１１００は、レンズ１１１０、イメージセンサー１１２０、イメージプロセッサ１１３０、そしてディスプレイ部１１４０を包含する。無線送受信部１２００は、アンテナ１２１０、トランシーバー１２２０、モデム１２３０を包含する。オーディオ処理部１３００は、オーディオプロセッサ１３１０、マイク１３２０、そしてスピーカー１３３０を包含する。eMMC１４００は、電力供給に関係なく、データを保存する。ここで、DRAM１５００は、携帯用端末機１０００のワーキングメモリーで使用されることができる。共に、DRAM１５００は、イメージ処理部１１００のバッファーメモリーに使用され得る。ユーザーインターフェース１６００は、ユーザー入力信号が提供されるための構成である。
【００８０】
ここで、DRAM１５００は、オープンビットライン構造のビットラインセンスアンプ(BLSA)を有し、行ブロックの数が偶数で提供されるとしても、エッジ行ブロックのデータが衝突しないように図２のスイッチ１１８又は図７のマルチプレクサ１１９を包含できる。
【００８１】
図１０は、本発明の実施例による半導体メモリー装置を包含するコンピューティングシステムを示すブロック図である。図１０を参照すると、コンピューティングシステム２０００は、プロセッサ２１００、入出力ハブ２２００、入出力コントローラハブ２３００、少なくとも一つのDRAMモジュール２４００及びグラフィックカード２５００を包含する。ここで、コンピューティングシステム２０００は、個人用コンピュータ(Personal  Computer：  PC)、サーバコンピュータ(Server  Computer)、ワークステーション(Workstation)、ラップトップ(Laptop)、携帯電話(Mobile  Phone)、スマートフォン(Smart  Phone)、個人情報端末機(personal  digital  assistant：PDA)、携帯型マルチメディアプレーヤー(portable  multimedia  player：  PMP)、デジタルカメラ(Digital  Camera)、デジタルTV(Digital  Television)、セットトップボックス(Set-Top  Box)、音楽再生機(Music  Player)、携帯用ゲームコンソール(portable  game  console)、ナビゲーション(Navigation)システムのうちのいずれかであり得る。
【００８２】
プロセッサ２１００は、特定の計算又はタスクのような、多様なコンピューティング機能を実行できる。例えば、プロセッサ２１００は、マイクロプロセッサ又は中央処理装置(Central  Processing  Unit：  CPU)であり得る。プロセッサ２１００は、一つのプロセッサコア(Single  Core)を包含したり、複数のプロセッサコア(Multi-Core)を包含したりすることができる。例えば、プロセッサ２１００は、デュアルコア(Dual-Core),  クアッドコア(Quad-Core)、ヘキサコア(Hexa-Core)などのマルチコア(Multi-Core)を包含できる。なお、図１０には、一つのプロセッサ２１００を包含するコンピューティングシステム２０００が図示されているが、コンピューティングシステム２０００は、複数のプロセッサを包含できる。なお、プロセッサ２１００は、内部又は外部に位置したキャッシュメモリー(Cache  Memory)をさらに包含できる。
【００８３】
プロセッサ２１００は、DRAMモジュール２４００の動作を制御するメモリーコントローラ２１５０を包含できる。プロセッサ２１００に包含されたメモリーコントローラ２１５０は、集積メモリーコントローラ(Integrated  Memory  Controller：  IMC)と称されることができる。メモリーコントローラ２１５０と、DRAMモジュール２４００との間のメモリーインターフェースは、複数の信号線を包含する一つのチャンネルで具現されたり複数のチャンネルで具現されたりすることができる。なお、各チャンネルには、一つ以上のDRAMモジュール２４００が連結されることができる。メモリーコントローラ２１５０は、入出力ハブ２２００内に位置できる。メモリーコントローラ２１５０を包含する入出力ハブ１５２０は、メモリーコントローラハブ(Memory  Controller  Hub;  MCH)と称されることができる。
【００８４】
DRAMモジュール２４００は、メモリーコントローラ２１５０から提供されたデータを貯蔵する複数のDRAM装置を包含できる。DRAM装置のそれぞれは、図１のDRAM装置１００で具現されることができる。
【００８５】
入出力ハブ２２００は、グラフィックカード２５００のような装置とプロセッサ２１００との間のデータ伝送を管理できる。入出力ハブ２２００は、多様な方式のインターフェースを介してプロセッサ１５１０に連結されることができる。例えば、入出力ハブ２２００とプロセッサ２１００は、フロントサイドバス(Front  Side  Bus;  FSB)、システムバス(System  Bus),  ハイパートランスポート(Hyper  Transport)、ライトニングデータトランスポート(Lightning  Data  Transport：  LDT)、クイックパスインターコネクタ(QuickPath  Interconnect：  QPI)、共通システムインターフェース(Common  System  Interface：  CSI)などの多様な標準のインターフェースで連結されることができる。図１０には、一つの入出力ハブ２２００を包含するコンピューティングシステム２０００が図示されているが、コンピューティングシステム２０００は、複数の入出力ハブを包含できる。
【００８６】
入出力ハブ２２００は、装置との多様なインターフェースを提供できる。例えば、入出力ハブ２２００は、加速グラフィックポート(Accelerated  Graphics  Port：  AGP)インターフェース、周辺構成要素インターフェースエクスプレス(Peripheral  Component  Interface-Express：  PCIe)、通信ストリーミング構造  (Communications  Streaming  Architecture：  CSA)インターフェースなどを提供できる。
【００８７】
グラフィックカード２５００は、AGP又はPCIeを介して入出力ハブ２２００と連結されることができる。グラフィックカード２５００は、映像を表示するためのディスプレイ装置(図示せず)を制御できる。グラフィックカード２５００は、イメージデータ処理のための内部プロセッサ及び内部半導体メモリー装置を包含できる。実施例により、入出力ハブ２２００は、入出力ハブ２２００の外部に位置したグラフィックカード２５００と共に、又はグラフィックカード２５００の代わりに、入出力ハブ２２００の内部にグラフィック装置を包含できる。入出力ハブ１５２０に包含されたグラフィック装置は、集積グラフィック(Integrated  Graphics)と称されることができる。なお、メモリーコントローラ及びグラフィック装置を包含する入出力ハブ２２００は、グラフィック及びメモリーコントローラハブ(Graphics  and  Memory  Controller  Hub;  GMCH)と称されることができる。
【００８８】
入出力コントローラハブ２３００は、多様なシステムインターフェースが効率的に動作するように、データバッファリング及びインターフェース仲裁を遂行できる。入出力コントローラハブ２３００は、内部バスを介して入出力ハブ２２００と連結されることができる。例えば、入出力ハブ２２００と入出力コントローラハブ２３００は、ダイレクトメディアインターフェース(Direct  Media  Interface：DMI)、
ハブインターフェース、エンタープライズサウスブリッジインターフェース(Enterprise  Southbridge  Interface：ESI)、PCIeなどを介して連結されることができる。
【００８９】
入出力コントローラハブ１５３０は、周辺装置との多様なインターフェースを提供できる。例えば、入出力コントローラハブ２３００は、汎用直列バス(Universal  Serial  Bus：USB)ポート、直列ATA(Serial  Advanced  Technology  Attachment：SATA)ポート、汎用入出力(General  Purpose  Input/Output：GPIO)、ローピンカウント(Low  Pin  Count：LPC)バス、直列周辺インターフェース(Serial  Peripheral  Interface：SPI)、PCI、PCIeなどを提供できる。
【００９０】
実施例により、プロセッサ２１００、入出力ハブ２２００及び入出力コントローラハブ２３００は、それぞれ分離されたチップセット又は集積回路で具現されてもよいし、プロセッサ２１００、入出力ハブ２２００又は入出力コントローラハブ２３００のうちの２以上の構成要素が一つのチップセットで具現されてもよい。
【００９１】
一方、本発明の詳細な説明においては、具体的な実施例に関して説明したが、当然に、本発明の範囲から逸脱しない限度内で様々な変更が可能である。そのため、本発明の範囲は、詳述した実施例には限定されず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められる。
【産業上の利用可能性】
【００９２】
本発明は、行ブロックの数に制限されないデータ入出力の構造を有する半導体メモリー装置のデータ運用に有用である。
【符号の説明】
【００９３】
１００：ＤＲＡＭ装置
１１０：セルアレイ
１１１、１１７：エッジ行ブロック
１１８：スイッチ
１１９：マルチプレクサ
１１５：行ブロック
１２０：行デコーダー
１３０：アドレスバッファー
１４０：列デコーダー
１５０：入出力センスアンプ
１６０：データバッファー
１０００：携帯用端末機
１１００：イメージ処理部
１２００：無線送受信部
１３００：オーディオ処理部
１４００：eMMC
１５００：DRAM
１６００：ユーザーインターフェース
１７００：コントローラ
２０００：コンピューティングシステム
２１００：プロセッサ
２２００：入出力ハブ
２３００：入出力コントローラハブ
２４００：DRAMモジュール
２５００：グラフィックカード
GIOe：イーブングローバルデータライン
GIOo：オッドグローバルデータライン
BL：ビットライン
WL：ワードライン
DQ：データ
BLB：相補ビットライン
LSA1〜LSAn-1：ローカルセンスアンプ
BLSA：ビットラインセンスアンプ
ADD：アドレス
SEL：選択信号
CSL：カラム（列）選択信号
LIO：ローカルデータライン
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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