(57)【要約】【課題】記憶密度を向上できる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置は、第１導電部材と、第１半導体部材と、前記第１導電部材と前記第１半導体部材との間に設けられた第１積層部材と、を含む。前記第１積層部材は、第１絶縁膜と、前記第１絶縁膜と前記第１半導体部材との間に設けられた第２絶縁膜と、第１層と、第２層と、を含む。前記第１層は、前記第１絶縁膜と前記第２絶縁膜との間に設けられアルミニウム及び窒素を含む。前記第１半導体部材から前記第１導電部材への第１方向に沿う前記第１層の第１厚さは、３ｎｍ以下である。前記第２層は、前記第１層と前記第２絶縁膜との間、及び、前記第１層と前記第１絶縁膜との間の一方の位置に設けられシリコン及び窒素を含み前記第１層と接する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電部材と、
第１半導体部材と、
前記第１導電部材と前記第１半導体部材との間に設けられた第１積層部材と、
を備え、
前記第１積層部材は、
第１絶縁膜と、
前記第１絶縁膜と前記第１半導体部材との間に設けられた第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜との間に設けられアルミニウム及び窒素を含む第１層であって、前記第１半導体部材から前記第１導電部材への第１方向に沿う前記第１層の第１厚さは、３ｎｍ以下である、前記第１層と、
前記第１層と前記第２絶縁膜との間、及び、前記第１層と前記第１絶縁膜との間の一方の位置に設けられシリコン及び窒素を含み前記第１層と接した第２層と、
を含む、半導体記憶装置。
【請求項２】
前記第１層及び第２層の境界を含む中間領域は、酸素を含まない、または、前記中間領域における酸素の濃度は、前記第１絶縁膜における酸素の濃度よりも低い、請求項１記載の半導体記憶装置。
【請求項３】
前記中間領域における前記酸素の濃度は、前記第２絶縁膜における酸素の濃度よりも低い、請求項２記載の半導体記憶装置。
【請求項４】
前記第１厚さは、２ｎｍ以下である、請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１層の少なくとも一部は、アモルファスである、請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第２層の少なくとも一部は、アモルファスである、請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１積層部材は、第３層をさらに含み、
前記第３層は、前記第１層と前記第２絶縁膜との間、及び、前記第１層と前記第１絶縁膜との間の他方の位置に設けられシリコン及び窒素を含む、請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記第３層の少なくとも一部は、アモルファスである、請求項７記載の半導体記憶装置。
【請求項９】
前記第２層は、アルミニウムをさらに含む、請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記第２層におけるＡｌ組成比は、前記第１層から前記第２層への方向において低下する、請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１１】
前記第１導電部材は、複数設けられ、
前記複数の第１導電部材は、前記第１方向と交差する第２方向において互いに離れ、
前記第１積層部材は、前記複数の第１導電部材と、前記第１半導体部材と、の間に設けられた、請求項１〜１２のいずれか１つに記載の半導体記憶装置。
【請求項１２】
第１導電部材及び第１半導体部材の一方を形成し、
前記一方の形成の後に、第１積層部材を形成し、
前記第１積層部材の形成の後に、前記第１導電部材及び前記第１半導体部材の他方を形成し、
前記第１積層部材の形成は、
アルミニウム及び窒素を含み３ｎｍ以下の厚さの第１層を形成し、
前記第１層の形成と連続して、シリコン及び窒素を含み前記第１層と接する第２層を形成する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置において、記憶密度の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００９／０１３４４５０Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、記憶密度を向上できる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体記憶装置は、第１導電部材と、第１半導体部材と、前記第１導電部材と前記第１半導体部材との間に設けられた第１積層部材と、を含む。前記第１積層部材は、第１絶縁膜と、前記第１絶縁膜と前記第１半導体部材との間に設けられた第２絶縁膜と、第１層と、第２層と、を含む。前記第１層は、前記第１絶縁膜と前記第２絶縁膜との間に設けられアルミニウム及び窒素を含む。前記第１半導体部材から前記第１導電部材への第１方向に沿う前記第１層の第１厚さは、３ｎｍ以下である。前記第２層は、前記第１層と前記第２絶縁膜との間、及び、前記第１層と前記第１絶縁膜との間の一方の位置に設けられシリコン及び窒素を含み前記第１層と接する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図２】図２（ａ）及び図２（ｂ）は、半導体記憶装置の特性を例示するグラフ図である。
【図３】図３（ａ）及び図３（ｂ）は、半導体記憶装置の特性を例示するグラフ図である。
【図４】図４（ａ）〜図４（ｃ）は、半導体記憶装置を例示する断面ＴＥＭ像である。
【図５】図５は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図６】図６は、半導体記憶装置を例示する断面ＴＥＭ像である。
【図７】図７は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図８】図８は、第３実施形態に係る半導体記憶装置を例示する模式的斜視図である。
【図９】図９（ａ）及び図９（ｂ）は、第３実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図１０】図１０は、第３実施形態に係る半導体記憶装置を例示する模式的斜視図である。
【図１１】図１１は、第４実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。  
図１に示すように、実施形態に係る半導体記憶装置１１０は、第１導電部材５１、第１半導体部材２１及び第１積層部材４１を含む。第１積層部材４１は、第１導電部材５１と第１半導体部材２１との間に設けられる。
【０００９】
第１積層部材４１は、第１絶縁膜３１、第２絶縁膜３２、第１層４１ａ及び第２層４１ｂを含む。
【００１０】
第２絶縁膜３２は、第１絶縁膜３１と第１半導体部材２１との間に設けられる。第１層４１ａは、第１絶縁膜３１と第２絶縁膜３２との間に設けられる。第２層４１ｂは、第１層４１ａと第２絶縁膜３２との間、及び、第１層４１ａと第１絶縁膜３１との間の一方の位置に設けられる。この例では、第２層４１ｂは、第１層４１ａと第２絶縁膜３２との間に設けられる。
【００１１】
第１層４１ａは、アルミニウム及び窒素を含む。第１層４１ａは、例えば、ＡｌＮを含む。第１層４１ａは、アルミニウム及び窒素に加えてシリコンを含んでも良い。第２層４１ｂは、シリコン及び窒素を含む。第２層４１ｂは、ＳｉＮを含む。第２層４１ｂは、第１層４１ａと接する。例えば、第２層４１ｂは、第１層４１ａと連続して形成される。
【００１２】
この例では、第１導電部材５１は、第１導電部分５１ａ及び第２導電部分５１ｂを含む。第２導電部分５１ｂは、第１導電部分５１ａと第１絶縁膜３１との間に設けられる。第１導電部分５１ａは、例えば、タングステンを含む。第２導電部分５１ｂは、例えばＴｉＮを含む。第２導電部分５１ｂは、例えば、バリアメタルとして機能する。第１導電部分５１ａ及び第２導電部分５１ｂの材料の例は、後述する。
【００１３】
第１半導体部材２１は、例えば、シリコンを含む。
【００１４】
第１絶縁膜３１及び第２絶縁膜３２は、例えば、シリコン及び酸素を含む。第１絶縁膜３１及び第２絶縁膜３２は、例えば、ＳｉＯ２領域を含む。第１絶縁膜３１及び第２絶縁膜３２は、例えば、ＳｉＯＮ領域を含んでも良い。第１絶縁膜３１及び第２絶縁膜３２の少なくとも一部は、例えば、アルミニウム及び酸素を含んでも良い。
【００１５】
第１導電部材５１、第１半導体部材２１及び第１積層部材４１により、１つのトランジスタ（メモリ部）が形成される。第１半導体部材２１は、例えば、チャネルとして機能する。第１導電部材５１は、例えば、制御電極として機能する。第１絶縁膜３１は、例えば、ブロック絶縁膜の少なくとも一部として機能する。第２絶縁膜３２は、例えば、トンネル絶縁膜として機能する。第１層４１ａ及び第２層４１ｂは、例えば、電荷蓄積層として機能する。
【００１６】
この例では、絶縁膜３１ｂがさらに設けられている。絶縁膜３１ｂは、第１導電部材５１と第１絶縁膜３１との間に設けられる。絶縁膜３１ｂは、酸化アルミニウムを含み、第１絶縁膜３１は、酸化シリコンを含む。絶縁膜３１ｂ及び第１絶縁膜３１の積層膜が、ブロック絶縁膜３１Ｂとして機能する。
【００１７】
１つの例において、第１絶縁膜３１、第１層４１ａ、第２層４１ｂ及び第２絶縁膜３２が、この順で形成される。これらの膜及び層の形成は、例えば、ＣＶＤなどにより行われる。
【００１８】
第１半導体部材２１から第１導電部材５１への方向を第１方向とする。第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
【００１９】
第１方向（Ｘ軸方向）に沿う第１層４１ａの厚さを第１厚さｔ１とする。第１方向に沿う第２層４１ｂの厚さを第２厚さｔ２とする。実施形態において、第１厚さｔ１は、例えば、３ｎｍ以下である。
【００２０】
このような第１層４１ａ（例えば、ＡｌＮ膜）及び第２層４１ｂ（例えば、ＳｉＮ膜）により、後述するように、良好な、動作電圧のウインドウが得られることが分かった。そして、良好なリテンション特性が得られることが分かった。
【００２１】
以下、発明者が実施した実験について説明する。  
実験においては、複数の試料が作製される。第１〜第３試料において、第１積層部材４１は、第１半導体部材２１／第２絶縁膜３２／第２層４１ｂ／第１層４１ａ／第１絶縁膜３１／第１導電部材５１の構成を有する。第１〜第３試料において、第１半導体部材２１はシリコンであり、第２絶縁膜３２は、ＳｉＯ２膜であり、第１絶縁膜３１は、ＳｉＯ２膜であり、第１導電部材５１は、例えば、ＴｉＮ及びタングステンの積層膜である。
【００２２】
第１試料において、第１層４１ａは、第１厚さｔ１が２ｎｍのＡｌＮ膜であり、第２層４１ｂは、第２厚さｔ２が３ｎｍのＳｉＮ膜である。  
第２試料において、第１層４１ａは、第１厚さｔ１が３ｎｍのＡｌＮ膜であり、第２層４１ｂは、第２厚さｔ２が２ｎｍのＳｉＮ膜である。  
第３試料において、第１層４１ａは、第１厚さｔ１が４ｎｍのＡｌＮ膜であり、第２層４１ｂは、第２厚さｔ２が１ｎｍのＳｉＮ膜である。  
第１〜第３試料において、第１層４１ａ及び第２層４１ｂは、連続的に形成される。
【００２３】
参考例として、「他の試料」が作製される。「他の試料」においては、上記の第１〜第３試料において、第１層４１ａ及び第２層４１ｂの積層膜の代わりに、単層のＳｉＮ膜（電荷蓄積膜）が設けられる。この「他の試料」において、ＳｉＮ膜（電荷蓄積膜）の厚さが変更される。このような試料について、動作電圧のウインドウ、及び、リテンション特性が評価される。
【００２４】
図２（ａ）及び図２（ｂ）は、半導体記憶装置の特性を例示するグラフ図である。  
これらの図は、動作電圧のウインドウの測定結果を例示している。図２（ａ）は、上記の第１〜第３試料（試料１１８）に対応する。図２（ａ）において、横軸は、第１厚さｔ１（ｎｍ）である。図２（ｂ）は、上記の他の試料１１９に対応する。図２（ｂ）において、横軸は、ＳｉＮ膜の厚さｔ０（Ｘ軸方向に沿う厚さ）である。これらの図において、縦軸は、動作電圧のウインドウΔＶ１である。動作電圧のウインドウΔＶ１は、書き込み時のしきい値と中性しきい値との差である。ウインドウΔＶ１は、規格化されて表示されている。ウインドウΔＶ１が大きいときに、動作電圧のウインドウが大きい。
【００２５】
図２（ｂ）に示すように、電荷蓄積膜が単層のＳｉＮ膜である試料１１９においては、ウインドウΔＶ１の値の最大値は、約「４」（厚さｔ０が５ｎｍの時）である。試料１１９において、厚さｔ０が増大するとウインドウが増大する。
【００２６】
図２（ａ）に示すように、電荷蓄積膜として上記の第１層４１ａ及び第２層４１ｂを用いた試料１１８においては、試料１１９に比べて、大きなウインドウΔＶ１が得られることが分かった。第１層４１ａ及び第２層４１ｂが用いられる試料１１８において大きなウインドウΔＶ１が得られることから、ＡｌＮの第１層４１ａの効果が大きいと考えられる。
【００２７】
ここで、ＥＯＴ（Effective Oxide Thickness：酸化膜換算膜厚）の観点で比較すると、試料１１８において第１厚さｔ１が２ｎｍのときのＥＯＴが、試料１１９において第１厚さｔ０が３．２ｎｍのときのＥＯＴと実質的に一致する。図２（ａ）及び図２（ｂ）を比較すると、試料１１８において第１厚さｔ１が２ｎｍのときウインドウΔＶ１は、試料１１９において第１厚さｔ０が３．２ｎｍのときのウインドウΔＶ１よりも大きい。さらに、試料１１８において第１厚さｔ１が３ｎｍのときのＥＯＴが、試料１１９において第１厚さｔ０が４．５ｎｍのときのＥＯＴと実質的に一致する。図２（ａ）及び図２（ｂ）を比較すると、この場合も、試料１１８において第１厚さｔ１が３ｎｍのときウインドウΔＶ１は、試料１１９において第１厚さｔ０が４．５ｎｍのときのウインドウΔＶ１よりも大きい。このように、同じＥＯＴのときで比較しても、第１層４１ａ及び第２層４１ｂが用いられる試料１１８において大きなウインドウΔＶ１が得られることが分かる。このことから、ＡｌＮの第１層４１ａの効果が大きいと考えられる。膜の比誘電率が、膜の結晶状態（または非結晶状態）にも依存する場合があり、この特性も考慮される。
【００２８】
図２（ｂ）に関して既に説明したように、試料１１９において、厚さｔ０が増大するとウインドウが増大する。これは、ＳｉＮ膜の厚さｔ０が増大することで、ＳｉＮ膜中のトラップの量が増えることが原因であると考えられる。例えば、ＳｉＮ膜においては、ＳｉＮ膜の厚さを変えても、膜質はあまり変化せず、トラップ密度もあまり変化しないと考えられる。
【００２９】
一方、ウインドウΔＶ１の増大にＡｌＮ膜が大きな効果を与えるのであれば、ＳｉＮ膜と同様に、ＡｌＮ膜が厚くなるとウインドウΔＶ１が増大することが期待される。しかしながら、図２（ａ）に示すように、ＡｌＮ膜（第１層４１ａ）の第１厚さｔ１が減少すると、ウインドウΔＶ１が増大する。このことから、ＡｌＮ膜における挙動はＳｉＮ膜おける挙動とは異なると考えられる。
【００３０】
例えば、ＡｌＮ膜（第１層４１ａ）においては、第１厚さｔ１が減少すると膜質が変化し、トラップ密度が上昇したと考えられる。このため、第１厚さｔ１が減少したときに、トラップの総量が増大したと考えられる。
【００３１】
例えば、ＡｌＮ膜（第１層４１ａ）が厚いと、ＡｌＮ膜において、結晶性が高くなると考えられる。ＡｌＮ膜（第１層４１ａ）が薄いと、ＡｌＮ膜の結晶性は、ＡｌＮ膜の隣のＳｉＮ膜（第２層４１ｂ）からの影響を受けやすくなると考えられる。ＳｉＮ膜はアモルファスであるため、ＡｌＮ膜（第１層４１ａ）が薄くなるとＡｌＮ膜はアモルファスに近づくと考えられる。このような膜質の変化が、ウインドウΔＶ１の増大に関係していると考えられる。
【００３２】
例えば、一般に、６ｎｍの厚さのＡｌＮ膜は、ウルツ鉱型の結晶になりやすい。これに対して、ＡｌＮ膜を３ｎｍ以下程度に薄くすることで、膜の構造が変化すると考えられる。例えば、アモルファスの膜においては未結合手が増える。このため、トラップ密度が上昇すると考えられる。これにより、電荷捕獲効率が向上すると考えられる。
【００３３】
実施形態において、ＡｌＮ膜（第１層４１ａ）の第１厚さｔ１は、例えば、３ｎｍ以下である。これにより、大きなウインドウΔＶ１が得られる。第１厚さｔ１は、２ｎｍ以下であることがさらに好ましい。これにより、大きなウインドウΔＶ１が安定して得やすくなる。
【００３４】
一方、発明者の別の実験によると、第１積層部材４１が酸素を含むと、ウインドウΔＶ１が小さくなることが分かった。例えば、第１層４１ａを形成した後に、チャンバーから試料を一旦取り出した後に、第２層４１ｂを形成すると、第１層４１ａの表面に水酸化アルミニウムが形成され易い。この後、第２層４１ｂを形成すると、第１層４１ａと第２層４１ｂとの間の界面に、酸素を含む領域が形成される。この酸素は、第１層４１ａ中に移動し、第１層４１ａに酸化アルミニウムが形成される。酸化アルミニウムにおいて、トラップ性能は低い。
【００３５】
これに対して、第１層４１ａの形成と連続して、減圧雰囲気を維持した状態で、第２層４１ｂを形成すると、酸素が取り込まれにくいことが分かった。これにより、第１層４１ａ中の酸素濃度を低く維持でき、高いトラップ密度が得られる。
【００３６】
さらに、第１層４１ａと第２層４１ｂとの間に酸素を含む領域が形成されないため、第１層４１ａの第１厚さｔ１を薄くしたときに、第１層４１ａは、第２層４１ｂの影響を直接的に受けると考えられる。例えば、第１厚さｔ１を薄くしたときの第１層４１ａの膜質の変化が安定して得やすくなると考えられる。
【００３７】
実施形態においては、第１積層部材４１において、第１層４１ａが第２層４１ｂと接し、酸素が実質的に取り込まれていない。この状態の第１積層部材４１において、第１層４１ａの第１厚さｔ１を薄く（例えば、３ｎｍ以下）することで、大きなウインドウΔＶ１が得られると考えられる。
【００３８】
図３（ａ）及び図３（ｂ）は、半導体記憶装置の特性を例示するグラフ図である。  
これらの図は、リテンション特性の測定結果を例示している。図３（ａ）は、上記の第１〜第３試料（試料１１８）に対応する。図３（ａ）において、横軸は、第１厚さｔ１（ｎｍ）である。図３（ｂ）は、上記の他の試料１１９に対応する。図３（ｂ）において、横軸は、ＳｉＮ膜の厚さｔ０である。これらの図において、縦軸は、リテンション特性ΔＶ２（Ｖ）を示す。リテンション特性ΔＶ２は、書き込み動作を実施した直後の閾値電圧と、書き込み動作を実施して所定温度で所定時間が経過した後のしきい値電圧と、の差（しきい値電圧の変動）に対応する。リテンション特性ΔＶ２が小さいときに、しきい値電圧の変動が小さく、安定した記憶動作が得られる。
【００３９】
図３（ｂ）に示すように、電荷蓄積膜が単層のＳｉＮ膜である試料１１９においては、リテンション特性ΔＶ２の最小値は約「０．４８」（厚さｔ０が５ｎｍの時）である。
【００４０】
図３（ａ）に示すように、試料１１８において、第１厚さｔ１が２ｎｍのときに（試料１１９において厚さｔ０が５ｎｍの時のＥＯＴと同じＥＯＴが得られる厚さのとき）、リテンション特性ΔＶ２の値は、「０．４」である。このように、電荷蓄積膜として上記の第１層４１ａ及び第２層４１ｂを用いた試料１１８においては、試料１１９に比べて、良好なリテンション特性ΔＶ２が得られることが分かった。
【００４１】
図３（ａ）に示すように、第１層４１ａの第１厚さｔ１が小さいと、リテンション特性ΔＶ２が向上する。
【００４２】
第１厚さｔ１が小さいと、アモルファスの領域が増えると考えられる。アモルファス膜においては未結合手が増えることで、トラップの密度が上昇すると考えられる。これにより、膜中の伝導が抑制されると考える。これにより、リテンション特性ΔＶ２が向上すると考えられる。
【００４３】
例えば、実施形態において、第１厚さｔ１は、例えば、３ｎｍ以下である。これにより、良好なリテンション特性ΔＶ２が得られる。実施形態においては、広いウインドウΔＶ１とともに、良好なリテンション特性ΔＶ２が得られる。実施形態においては、メモリセルのサイズを小さくしても、良好な記憶動作が得られる。実施形態によれば、記憶密度を向上できる半導体記憶装置を提供できる。
【００４４】
図４（ａ）〜図４（ｃ）は、半導体記憶装置を例示する断面ＴＥＭ像である。  
図４（ａ）は、第１厚さｔ１が２ｎｍの第１試料に対応する。図４（ｂ）は、第１厚さｔ１が３ｎｍの第２試料に対応する。図４（ｃ）は、第１厚さｔ１が４ｎｍの第３試料に対応する。
【００４５】
これらの図に示すように、第１層４１ａと第２層４１ｂは、互いに接する。第２層４１ｂ（ＳｉＮ膜）は、実質的にアモルファスである。第１層４１ａにおいては、アモルファス部分と、結晶部分と、が観察される。
【００４６】
実施形態において、第１層４１ａの少なくとも一部は、アモルファスである。第２層４１ｂの少なくとも一部は、アモルファスである。第２層４１ｂの全体がアモルファスでも良い。
【００４７】
第１層４１ａ及び第２層４１ｂの境界を含む中間領域４１Ｍ（図１参照）は、酸素を含まない。または、中間領域４１Ｍにおける酸素の濃度は、第１絶縁膜３１における酸素の濃度よりも低い。中間領域４１Ｍにおける酸素の濃度は、第２絶縁膜３２における酸素の濃度よりも低い。第１層４１ａ及び第２層４１ｂを含む中間領域４１Ｍにおける酸素濃度が低いことにより、例えば、高いトラップ性能が得られる。例えば、中間領域４１Ｍにおける酸素の濃度は、１％以下である。酸素の濃度に関する情報は、例えば、ＳＩＭＳ分析などにより得られる。
【００４８】
実施形態において、第１厚さｔ１は、０．２ｎｍ（実質的に１原子層）以上であることが好ましい。第１厚さｔ１が０．２ｎｍ未満の場合、均一な膜が得にくくなる。第１厚さｔ１が０．２ｎｍ以上のときに、均一な膜が得やすくなる。安定した特性が得やすくなる。
【００４９】
実施形態において、第２層４１ｂの第２厚さｔ２（第１方向に沿う長さ）は、例えば、１ｎｍ以上４ｎｍ以下である。第２厚さｔ２が１ｎｍ以上であることで、例えば、均一な膜が得やすくなる。第２厚さｔ２が１ｎｍ以上であることで、例えば、第２層４１ｂから第１層４１ａへの作用により、第１層４１ａの膜質が制御し易くなる。第２層４１ｂが４ｎｍ以下のときに、動作電圧が適切に制御し易くなる。
【００５０】
第２層４１ｂは、シリコン及び窒素に加えて、アルミニウムをさらに含んでも良い。第２層４１ｂにおいて、Ａｌの組成比が変化しても良い。例えば、第２層４１ｂにおけるＡｌ組成比は、第１層４１ａから第２層４１ｂの方向において低下しても良い。１つの例において、第２層４１ｂにおけるＡｌ組成比は、第１層４１ａから第２絶縁膜３２への方向において低下しても良い。低下は、段階的でも良く、連続的でも良い。
【００５１】
例えば、第１層４１ａと第２層４１ｂとの間に、窒化アルミニウムシリコンを含む領域が形成されても良い。アルミニウムの組成が傾斜することで、例えば、トラップが存在する範囲が広がり、トラップが離散化すると考えられる。これにより、ウインドウΔＶ１がより大きくなり、リテンション特性がより向上する。
【００５２】
（第２実施形態）  
図５は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。  
図５に示すように、実施形態に係る半導体記憶装置１２０も、第１導電部材５１、第１半導体部材２１及び第１積層部材４１を含む。半導体記憶装置１２０においては、第１積層部材４１は、第１絶縁膜３１、第２絶縁膜３２、第１層４１ａ及び第２層４１ｂに加えて、第３層４１ｃをさらに含む。半導体記憶装置１２０におけるこれ以外の構成は、半導体記憶装置１１０の構成と同様である。
【００５３】
第３層４１ｃは、第１層４１ａと第２絶縁膜３２との間、及び、第１層４１ａと第１絶縁膜３１との間の他方の位置に設けられる。この例では、第３層４１ｃは、第１絶縁膜３１と第１層４１ａとの間に設けられる。第３層４１ｃは、シリコン及び窒素を含む。第３層４１ｃは、例えば、ＳｉＮ膜である。
【００５４】
第３層４１ｃの第３厚さｔ３（Ｘ軸方向に沿う長さ）は、例えば、１ｎｍ以上３ｎｍ以下である。
【００５５】
半導体記憶装置１２０においては、例えば、第１層４１ａ（例えばＡｌＮ膜）は、第２層４１ｂ（例えば、ＳｉＮ膜）と、第３層４１ｃ（例えば、ＳｉＮ膜）と、の間に設けられる。例えば、第１層４１ａは、２つのＳｉＮ膜の影響を受ける。これにより、第１層４１ａの第１厚さｔ１が薄いときに、ＳｉＮ膜の影響をより受けやすくなる。これにより、より安定した電荷蓄積動作が得られる。例えば、より大きなウインドウΔＶ１が得られる。より良好なリテンション特性ΔＶ２が得られる。
【００５６】
図６は、半導体記憶装置を例示する断面ＴＥＭ像である。  
図６は、半導体記憶装置１２０に対応する第４試料を例示している。第４試料においては、第３層４１ｃ（ＳｉＮ膜）の第３厚さｔ３は、２ｎｍであり、第１層４１ａ（ＡｌＮ膜）の第１厚さｔ１は、１ｎｍであり、ＳｉＮ膜（第２層４１ｂ）の第２厚さｔ２は、２ｎｍである。
【００５７】
図６から分かるように、第１層４１ａは、アモルファスである。第２層４１ｂ及び第３層４１ｃは、アモルファスである。アモルファスの第２層４１ｂ及び第３層４１ｃの間に第１層４１ａが設けられることで、第１層４１ａがアモルファスになりやすいと考えられる。ＡｌＮ膜がアモルファスになることで、電荷をより効率的に蓄積しやすくなると考えられる。
【００５８】
実施形態においては、例えば、第１層４１ａを薄くすることで、膜質を変化させ、例えば、アモルファスの領域を増大する。第１層４１ａをアモルファスの２つの層で挟むことにより、より膜質が変化しやすくなると考えられる。
【００５９】
例えば、第１積層部材４１は、例えば、窒化シリコン／「窒化アルミニウムまたは窒化アルミニウムシリコン」／窒化シリコンの３積層構造を有しても良い。第１積層部材４１は、複数の積層構造を含み、複数の積層構造の１つが、窒化シリコン／「窒化アルミニウムまたは窒化アルミニウムシリコン」を含んでも良い。
【００６０】
図７は、第１実施形態に係る半導体記憶装置を例示する模式的断面図である。  
図７に示すように、実施形態に係る半導体記憶装置１２１も、第１導電部材５１、第１半導体部材２１及び第１積層部材４１を含む。第１積層部材４１は、第１絶縁膜３１、第２絶縁膜３２、第１層４１ａ及び第２層４１ｂを含む。半導体記憶装置１２１においては、第１層４１ａ及び第２層４１ｂの位置が半導体記憶装置１１０とは異なる。半導体記憶装置１２１におけるそれ以外の構成は、半導体記憶装置１２１の構成と同様である。
【００６１】
半導体記憶装置１２１においては、第２層４１ｂは、第１層４１ａと第１絶縁膜３１との間に設けられる。このように、実施形態において、例えば、第２層４１ｂは、第１層４１ａと第２絶縁膜３２との間、及び、第１層４１ａと第１絶縁膜３１との間の一方の位置に設けられても良い。半導体記憶装置１２１においても、記憶密度を向上できる半導体記憶装置を提供できる。
【００６２】
（第３実施形態）  
第３実施形態は、３次元メモリに関する。  
図８は、第３実施形態に係る半導体記憶装置を例示する模式的斜視図である。  
図９（ａ）及び図９（ｂ）は、第３実施形態に係る半導体記憶装置を例示する模式的断面図である。  
図９（ａ）は、図８のＺ−Ｙ平面に沿った断面の一部に対応する。図９（ｂ）は、図８のＸ−Ｙ平面に沿った断面の一部に対応する。この例では、第１方向をＸ軸方向とする。
【００６３】
図８に示すように、本実施形態に係る半導体記憶装置１３０において、第１積層体１５ａが設けられる。第１積層体１５ａは、複数の第１導電部材５１を含む。複数の第１導電部材５１は、第２方向において互いに離れる。第２方向をＺ軸方向とする。図９（ａ）に示すように、第１積層体１５ａにおいて、第１導電部材５１と第１層間絶縁層５１ｉとが交互に設けられる。図８に示すように、複数の柱状部材ＳＰが設けられる。図９（ａ）及び図９（ｂ）に示すように、複数の柱状部材ＳＰのそれぞれは、第１半導体部材２１及び第１積層部材４１を含む。
【００６４】
図９（ａ）及び図９（ｂ）に示すように、第１積層部材４１は、複数の第１導電部材５１と、第１半導体部材２１と、の間に設けられる。複数の柱状部材ＳＰの１つ（例えば、第１半導体部材２１及び第１積層部材４１）は、複数の第１導電部材５１を含む第１積層体１５ａの中を第２方向（Ｚ軸方向）に沿って延びる。
【００６５】
複数の第１導電部材５１のそれぞれと、柱状部材ＳＰと、の交差部に、メモリトランジスタが形成される。複数の第１導電部材５１及び柱状部材ＳＰによりメモリ部ＭＵが形成される。
【００６６】
図９（ａ）及び図９（ｂ）に示すように、この例では、柱状部材ＳＰは、コア部２９を含む。コア部２９は、例えば、酸化シリコンを含む。コア部２９は、第１積層体１５ａの中をＺ軸方向に沿って延びる。コア部２９の周りに筒状の第１半導体部材２１が設けられる。筒状の第１半導体部材２１の周りに、筒状の第１積層部材４１が設けられる。筒状の第１積層部材４１の周りに、第１積層体１５ａが設けられる。
【００６７】
図８に示すように、この例では、第１積層体１５ａは、基体１０の上面１０ａに設けられる。基体１０は、例えば、シリコン基板を含む。
【００６８】
基体１０と第１積層体１５ａとの間に、シリコン酸化膜１１が設けられる。シリコン酸化膜１１と第１積層体１５ａとの間に、層間絶縁膜１２及び電極膜１３がＺ軸方向に沿って交互に設けられる。さらに、第１積層体１５ａの上に、別の層間絶縁膜１２及び別の電極膜１３がＺ軸方向に沿って交互に設けられる。層間絶縁膜１２、電極膜１３、別の層間絶縁膜１２及び別の電極膜１３の中を柱状部材ＳＰがＺ軸方向に沿って延びる。
【００６９】
電極膜１３は、下部選択ゲート線ＳＧＳとして機能する。下部選択ゲート線ＳＧＳと柱状部材ＳＰとの交差部に、下部選択ゲートトランジスタＳＴＳが形成される。
【００７０】
上記の別の電極膜１３は、上部選択ゲート線ＳＧＤとして機能する。上部選択ゲート線ＳＧＤと柱状部材ＳＰとの交差部に、上部選択ゲートトランジスタＳＴＤが形成される。
【００７１】
既に説明したように、複数の第１導電部材５１と柱状部材ＳＰとの交差部に、メモリトランジスタ（メモリセル）が形成される。複数のメモリトランジスタは、直列に接続される。直列に接続された複数のメモリトランジスタの一方の端に、下部選択ゲートトランジスタＳＴＳが接続される。直列に接続された複数のメモリトランジスタの他方の端に、上部選択ゲートトランジスタＳＴＤが接続される。これにより、例えば、ＮＡＮＤストリングが形成される。
【００７２】
複数の第１導電部材５１は、例えば、ワード電極ＷＬ（例えば、制御電極）として機能する。
【００７３】
半導体記憶装置１３０において、ソース電極板１７が設けられている。第１積層体１５ａの上には、Ｙ軸方向に延びるソース線６１及び複数のビット線６２が設けられている。ソース線６１はビット線６２よりも上方に設けられ。ソース線６１は、接続部６４を介してソース電極板１７の上端に接続されている。ビット線６２は、接続部６３を介して柱状部材ＳＰの上端に接続されている。ビット線６２−接続部６３−柱状部材ＳＰ−基体１０−ソース電極板１７−接続部６４−ソース線６１の電流経路が形成される。複数の柱状部材ＳＰの１つは、１つのビット線６２と１つのソース線６１との間に、電気的に接続される。
【００７４】
第１積層体１５ａの上部に、Ｘ軸方向に延びる絶縁部材１９が設けられている。絶縁部材１９は、上部選択ゲート線ＳＧＤとなる電極膜１３をＹ軸方向において２つに分断する。絶縁部材１９は、例えば、シリコン酸化物を含む。
【００７５】
半導体記憶装置１３０において、上記の第１積層部材４１が適用される。記憶密度を向上できる半導体記憶装置が提供される。
【００７６】
図１０は、第３実施形態に係る半導体記憶装置を例示する模式的斜視図である。  
図１０に示すように、本実施形態に係る半導体記憶装置１３１において、第１積層体１５ａ、第１半導体部材２１及び第１積層部材４１に加えて、第２積層体１５ｂ、第２半導体部材２２及び第２積層部材４２が設けられる。
が設けられる。既に説明したように、第１積層体１５ａは、前記複数の第１導電部材５１を含む。複数の第１導電部材５１は、第２方向（例えば、Ｚ軸方向）において互いに離れる。第１積層部材４１は、複数の第１導電部材５１と、第１半導体部材２１と、の間に設けられる。第１半導体部材２１及び第１積層部材４１は、複数の第１導電部材５１を含む第１積層体１５ａの中をＺ軸方向に沿って延びる。
【００７７】
第１半導体部材２１は、第１方向（Ｘ軸方向）において、第１積層体１５ａと第２積層体１５ｂとの間に設けられる。第２半導体部材２２の第１方向（Ｘ軸方向）における位置は、第１半導体部材２１の第１方向における位置と、第２積層体１５ａの第１方向における位置と、の間にある。
【００７８】
第２積層部材４２は、第１方向（Ｘ）軸方向）において、第２積層体１５ｂと第２半導体部材２２との間に設けられる。
【００７９】
第２積層部材４２は、第３絶縁膜３３、第４絶縁膜３４と、第４層４２ｄ及び第５層４２ｅを含む。第４絶縁膜３４は、第３絶縁膜３３と第２半導体部材２２との間に設けられる。第４層４２ｄは、第３絶縁膜３３と第４絶縁膜３４との間に設けられ、アルミニウム及び窒素を含む。第２半導体部材２２から複数の第２導電部材５２の１つへの方向（例えばＸ軸方向）に沿う、第４層４２ｄの第４厚さは、３ｎｍ以下である。第５層４２ｅは、第４層４２ｄと第４絶縁膜３４との間に設けられ、シリコン及び窒素を含む。
【００８０】
この例では、第２積層部材４２は、第６層４２ｆをさらに含む。第６層４２ｆは、第３絶縁膜３３と第４層４２ｄとの間に設けられ、シリコン及び窒素を含む。
【００８１】
この例では、第２導電部材５２と第３絶縁膜３３との間に、絶縁膜３３ｂが設けられる。
【００８２】
第２積層体１５ｂには、第１積層体１５ａに関して説明した構成が適用できる。第２半導体部材２２には、第１半導体部材２１に関して説明した構成が適用できる。第３絶縁膜３３には、第１絶縁膜３１に関して説明した構成が適用できる。第４絶縁膜３４には、第２絶縁膜３２に関して説明した構成が適用できる。第２積層部材４２には、第１積層部材４１に関して説明した構成が適用できる。第４〜第６層４２ｄ〜４２ｆは、第１〜第３層４１ａ〜４１ｃに関して説明した構成がそれぞれ適用できる。絶縁膜３３ｂには、絶縁膜３１ｂに関して説明した構成が適用できる。
【００８３】
複数の第１導電部材５１及び複数の第２導電部材は、接続部６９ｃを介してワード線６９と電気的に接続される。第１半導体部材２１は、接続部６２ｃを介して、複数のビット線６２の１つと電気的に接続される。第２半導体部材２２は、別の接続部６２ｃを介して、複数のビット線６２の別の１つと電気的に接続される。
【００８４】
半導体記憶装置１３１において、上記の第１積層部材４１が適用される。記憶密度を向上できる半導体記憶装置が提供される。
【００８５】
（第４実施形態）  
本実施形態は、半導体記憶装置の製造方法に係る。  
図１１は、第４実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
【００８６】
図１１に示すように、第１導電部材５１及び第１半導体部材２１の一方を形成する（ステップＳ１１０）。例えば、第１導電部材５１を形成する。上記の一方の形成（ステップＳ１１０）の後に、第１積層部材４１を形成する（ステップＳ１２０）。第１積層部材４１の形成（ステップＳ１２０）の後に、第１導電部材５１及び第１半導体部材２１の他方を形成する（ステップＳ１３０）。例えば、第１半導体部材２１を形成する。
【００８７】
ステップＳ１１０とステップＳ１２０との間に、例えば、第１絶縁膜３１などを形成しても良い。ステップＳ１２０とステップＳ１３０との間に、例えば、第２絶縁膜３２などを形成しても良い。
【００８８】
第１積層部材４１の形成（ステップＳ１２０）は、第１層４１ａの形成、及び、第２層４１ｂの形成を含む。
【００８９】
図１２（ａ）及び図１２（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。  
図１２（ａ）に示すように、１つの例において、第１導電部材５１に第１絶縁膜３１を形成する。第１絶縁膜３１に第１層４１ａを形成する。第１層４１ａは、アルミニウム及び窒素を含み、３ｎｍ以下の厚さを有する。
【００９０】
さらに、第１層４１ａの形成と連続して、第２層４１ｂを形成する。第２層４１ｂは、シリコン及び窒素を含み、第１層４１ａと接する。
【００９１】
図１２（ｂ）に示すように、例えば、第２絶縁膜３２を形成し、第１半導体部材２１を形成する。
【００９２】
実施形態においては、第２層４１ｂの形成は、第１層４１ａの形成と連続して実施される。これにより、第１層４１ａ及び第２層４１ｂの界面部分に酸素が取り込まれることが抑制される。例えば、広いウインドウΔＶ１が得られる。
【００９３】
実施形態においては、第１層４１ａの形成は、第１チャンバーで実施され、第２層４１ｂの形成も第１チャンバーで実施される。これらの層の形成は、例えば、ＣＶＤ装置により実施される。
【００９４】
第１層４１ａの形成は、例えば、トリメチルアルミニウム及び３塩化アルミニウムよりなる群から選択された少なくとも１つと、アンモニアと、を用いて行われる。
【００９５】
第２層４１ｂの形成は、例えば、ジクロロシラン、ヘキサクロロジシラン及びテトラクロロシランよりなる群から選択された少なくとも１つと、アンモニアと、を用いて行われる。
【００９６】
実施形態において、第１導電部分５１ａは、例えば、タングステン、モリブデン及びクロムよりなる群から選択された少なくとも１つを含む。第２導電部分５１ｂは、例えば、ＴｉＮ及びＴａＮよりなる群から選択された少なくとも１つを含む。
【００９７】
実施形態によれば、第１層４１ａ及び第２層４１ｂの組み合わせにより、第１層４１ａにバンド構造が形成される。第１層４１ａにおけるトラップサイトの捕獲効率を向上できる。例えば、しきい値ウインドウを拡大できる。
【００９８】
実施形態によれば、特性の安定化が可能な半導体記憶装置及びその製造方法を提供することができる。
【００９９】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０１００】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる、導電部材、半導体部材、積層部材、絶縁膜、及び層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１０１】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０２】
その他、本発明の実施の形態として上述した半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１０…基体、  １０ａ…上面、  １１…シリコン酸化膜、  １２…層間絶縁膜、  １３…電極膜、  １５ａ、１５ｂ…第１、第２積層体、  １７…ソース電極板、  １９…絶縁部材、  ２１、２２…第１、第２半導体部材、  ２９…コア部、  ３１〜３４…第１〜第４絶縁膜、  ３１Ｂ…ブロック絶縁膜、  ３１ｂ、３３ｂ…絶縁膜、  ３２…第２絶縁膜、  ４１…第１積層部材、  ４１Ｍ…中間領域、  ４１ａ〜４１ｃ…第１〜第３層、  ４２…第２積層部材、  ４２ｄ〜４２ｆ…第４〜第６層、  ５１…第１導電部材、  ５１ａ…第１導電部分、  ５１ｂ…第２導電部分、  ５１ｉ…層間絶縁層、  ５２…第２導電部材、  ６１…ソース線、  ６２…ビット線、  ６２ｃ…接続部、  ６３…接続部、  ６４…接続部、  ６９…ワード線、  ６９ｃ…接続部、  ΔＶ１…ウインドウ、  ΔＶ２…リテンション特性、  １１０、１２０、１３０、１３１…半導体記憶装置、  １１８、１１９…試料、  ＭＵ…メモリ部、  ＳＧＤ…上部選択ゲート線、  ＳＧＳ…下部選択ゲート線、  ＳＰ…柱状部材、  ＳＴＤ…上部選択ゲートトランジスタ、  ＳＴＳ…下部選択ゲートトランジスタ、  ＷＬ…ワード電極、  ｔ０…厚さ、  ｔ１〜ｔ３…第１〜第３厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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