(57)【要約】【課題】回生動作時にパワーモジュール内のＭＯＳＦＥＴが発光する異常通電によるＭＯＳＦＥＴの伝達特性および出力特性の劣化を抑制して、機能が損なわれることを抑制できるパワーモジュールを提供する。【解決手段】ワイドバンドギャップ半導体材料で形成されたＭＯＳＦＥＴと、ＭＯＳＦＥＴに逆並列に接続されたフリーホイールダイオードと、ＭＯＳＦＥＴのオフ期間にＭＯＳＦＥＴに内蔵された寄生ダイオードに電流が流れた場合のＭＯＳＦＥＴからの出射光を受光して電気信号に変えて出力する受光部と、受光部から出力される電気信号に基づいて、ＭＯＳＦＥＴの特性の劣化の程度を判定し、外部に報知する自己診断部と、を備えている。【選択図】図３
2019087684.tif 000002
【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体材料で形成されたＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴに逆並列に接続されたフリーホイールダイオードと、
前記ＭＯＳＦＥＴのオフ期間に前記ＭＯＳＦＥＴに内蔵された寄生ダイオードに電流が流れた場合の前記ＭＯＳＦＥＴからの出射光を受光して電気信号に変えて出力する受光部と、
前記受光部から出力される電気信号に基づいて、前記ＭＯＳＦＥＴの特性の劣化の程度を判定し、外部に報知する自己診断部と、を備える、パワーモジュール。
【請求項２】
前記受光部は、
前記ＭＯＳＦＥＴの側面からの前記出射光を受光する位置に配置され、前記出射光を電気信号に変換する受光素子と、
前記受光素子の受光面と前記ＭＯＳＦＥＴの側面との間に前記出射光の光路を確保する保護ケースと、を有する、請求項１記載のパワーモジュール。
【請求項３】
前記受光部は、
前記受光素子の前記受光面の前面側に設けた集光レンズを有する、請求項２記載のパワーモジュール。
【請求項４】
前記受光部は、
前記ＭＯＳＦＥＴの側面からの前記出射光を受光する位置に前記側面に対して斜めに配置され、前記出射光の光路を変更するミラーと、
前記ミラーを収納し、前記ＭＯＳＦＥＴの側面からの前記出射光の光路を確保する保護ケースと、を含む前段受光部、および、
光路を変更された前記出射光が入力される光ファイバーと、
前記光ファイバーから出力される前記出射光を受光して電気信号に変換する受光素子と、を含む後段受光部を有する、請求項１記載のパワーモジュール。
【請求項５】
前記前段受光部は、
前記ミラーで光路を変更された前記出射光を集光する第１の集光レンズを含み、
前記光ファイバーは、前記第１の集光レンズの光出射面に接続され、
前記後段受光部は、
前記受光素子の受光面の前面側に設けた第２の集光レンズを含み、
前記光ファイバーは、前記第２の集光レンズの光入射面に接続される、請求項４記載のパワーモジュール。
【請求項６】
前記ミラーの大きさは、
少なくとも前記ＭＯＳＦＥＴの厚みに相当する長さを有するように規定される、請求項４記載のパワーモジュール。
【請求項７】
前記前段受光部は、
前記ＭＯＳＦＥＴの側面と前記保護ケースとの間に設けられ、前記出射光を前記保護ケース内に導く導光板をさらに備える、請求項４記載のパワーモジュール。
【請求項８】
前記受光部は、
前記ＭＯＳＦＥＴの側面からの前記出射光を受光する位置に前記側面に対して斜めに配置され、前記出射光の光路を変更するミラーと、
前記ミラーを収納し、前記ＭＯＳＦＥＴの側面からの前記出射光の光路を確保する保護ケースと、を含む前段受光部、および、
光路を変更された前記出射光を受光して電気信号に変換する受光素子を含む後段受光部を有する、請求項１記載のパワーモジュール。
【請求項９】
前記ミラーは、
前記ＭＯＳＦＥＴの側面からの前記出射光の光路を、前記ＭＯＳＦＥＴが搭載された第１の基板の上方に変更し、
前記受光素子は、
前記第１の基板の上方に配置された第２の基板に搭載される、請求項８記載のパワーモジュール。
【請求項１０】
前記自己診断部は、
前記受光素子の出力に基づいて前記ＭＯＳＦＥＴの特性の劣化の程度を判定する出力処理部と、
前記出力処理部に接続され、前記ＭＯＳＦＥＴの特性の劣化の程度を外部に報知するアラーム出力部と、を有し、
前記出力処理部は、
前記受光素子の出力としきい値との比較を行い、前記ＭＯＳＦＥＴの前記オフ期間で、前記受光素子の出力が前記しきい値以上となった回数のカウント処理を行い、カウント結果に基づいて前記ＭＯＳＦＥＴの特性の劣化の程度を判定し、
前記アラーム出力部は、
パワーモジュールの外部に発光信号を出力する発光装置を有し、
前記発光信号の点滅のパターンで前記ＭＯＳＦＥＴの特性の劣化の程度を報知する、請求項２、請求項４および請求項７の何れか１項に記載のパワーモジュール。
【請求項１１】
前記自己診断部は、
前記受光素子の出力に基づいて前記ＭＯＳＦＥＴの特性の劣化の程度を判定する出力処理部と、
前記出力処理部に接続され、前記ＭＯＳＦＥＴの特性の劣化の程度を外部に報知するアラーム出力部と、を有し、
前記出力処理部は、
前記受光素子の出力としきい値との比較を行い、前記ＭＯＳＦＥＴの前記オフ期間で、前記受光素子の出力が前記しきい値以上となった回数のカウント処理を行い、カウント結果に基づいて前記ＭＯＳＦＥＴの特性の劣化の程度を判定し、
前記アラーム出力部は、
パワーモジュールの外部に発光信号を出力する発光装置を有し、
前記発光信号の点滅のパターンで前記ＭＯＳＦＥＴの特性の劣化の程度を報知し、
前記出力処理部および前記アラーム出力部は、前記第２の基板に搭載される、請求項９記載のパワーモジュール。
【請求項１２】
前記ＭＯＳＦＥＴは、
複数の他のＭＯＳＦＥＴと互いに並列に接続され、
前記受光部は、
前記ＭＯＳＦＥＴおよび前記複数の他のＭＯＳＦＥＴのそれぞれからの出射光を受光するように複数設けられる、請求項１記載のパワーモジュール。
【請求項１３】
複数設けられたそれぞれの受光部から出力される電気信号を受け、前記ＭＯＳＦＥＴおよび前記複数の他のＭＯＳＦＥＴごとに設定された発光検出期間の間隔で切り替えて前記自己診断部に出力する切り替え部を備え、
前記自己診断部は、
前記ＭＯＳＦＥＴおよび前記複数の他のＭＯＳＦＥＴごとに特性の劣化の程度を判定する、請求項１２記載のパワーモジュール。
【請求項１４】
ワイドバンドギャップ半導体材料で形成されたＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴに逆並列に接続されたフリーホイールダイオードと、
前記ＭＯＳＦＥＴのオフ期間に前記ＭＯＳＦＥＴに内蔵された寄生ダイオードに電流が流れた場合の前記ＭＯＳＦＥＴからの出射光を受光する受光部と、
前記受光部で受光した前記出射光に基づいて、前記ＭＯＳＦＥＴの特性の劣化の程度を判定し、外部に報知する自己診断部と、
前記受光部と前記自己診断部とを接続するように設けられた切り替え部と、
を備え、
前記ＭＯＳＦＥＴは、
複数の他のＭＯＳＦＥＴと互いに並列に接続され、
前記受光部は、
前記ＭＯＳＦＥＴおよび前記複数の他のＭＯＳＦＥＴのそれぞれからの出射光を受光するように複数設けられ、
前記切り替え部は、
複数設けられたそれぞれの受光部からの光出力を受け、前記ＭＯＳＦＥＴおよび前記複数の他のＭＯＳＦＥＴごとに設定された発光検出期間の間隔で切り替えて受光素子に出力し、
前記受光素子は、前記光出力を電気信号に変換して前記自己診断部に入力し、
前記自己診断部は、
前記ＭＯＳＦＥＴおよび前記複数の他のＭＯＳＦＥＴごとに特性の劣化の程度を判定する、パワーモジュール。
【請求項１５】
請求項１記載のパワーモジュールを有し、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体装置としてＭＯＳＦＥＴを備えたパワーモジュールに関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の電力用半導体装置は、電力用半導体装置に加えて、電力用半導体装置のドライブ回路および保護回路などを有した制御回路を１つのパッケージに組み込んだパワーモジュールとして使用されることが多い。
【０００３】
ＳｉＣ（炭化珪素）、Ｇａ２Ｏ３、ＧａＮなどのワイドバンドギャップ半導体材料で形成されたＭＯＳＦＥＴは、耐圧が高く、許容電流密度も高いため、シリコン半導体材料で形成されたＭＯＳＦＥＴに比べて小型化が可能であり、これを組み込んだパワーモジュールの小型化が可能となる。しかし、ワイドバンドギャップ半導体材料で形成されたＭＯＳＦＥＴは、構造内部に寄生するダイオードに通電すると、バイポーラ動作をすることになる。このバイポーラ動作の再結合エネルギーにより内部の結晶欠陥が成長すると、抵抗が増大し、ＭＯＳＦＥＴの伝達特性および出力特性、すなわち入出力比が劣化する。
【０００４】
ＭＯＳＦＥＴの伝達特性および出力特性が劣化すると、ＭＯＳＦＥＴが組み込まれたパワーモジュール内の電流バランスが変化することになり、パワーモジュールとしての機能が損なわれる可能性がある。
【０００５】
これを抑制するためには、ＭＯＳＦＥＴの伝達特性および出力特性の劣化を抑制することが考えられ、ＭＯＳＦＥＴの通電方向とは逆方向に回生動作のための低オン電圧のフリーホイールダイオード（ＦＷＤ）を並列に接続する。また、逆阻止用のシリコンショットキーバリアダイオード（ＳＢＤ）をＭＯＳＦＥＴに直列に接続する方法も用いられている。
【０００６】
しかしながら、パワーモジュール内の温度の偏りなどに起因してフリーホイールダイオードの温度が上昇し、フリーホイールダイオードのオン電圧が設計値よりも高くなると、回生動作時に回生電流が寄生ダイオードにも通電する場合がある。これは異常通電と呼ばれ、上述したように伝達特性および出力特性の劣化の原因と考えられている。そして異常通電時には、ＭＯＳＦＥＴに発光を伴うことが知られている。
【０００７】
パワーモジュール内の閉ざされた環境下においては、ＭＯＳＦＥＴの伝達特性および出力特性の劣化の程度を知ることは容易ではないが、例えば特許文献１にはＳｉＣのＭＯＳＦＥＴの寄生ダイオードに電流が流れる際にＭＯＳＦＥＴが発する光を、ＭＯＳＦＥＴの側面近傍に設けた受光素子で受光し、受光した光の強度に基づいてＭＯＳＦＥＴの寄生ダイオードに流れる電流の電流値を推定する構成が開示されている。得られた電流値からＭＯＳＦＥＴの発熱量を計算し、発熱量に基づいてＭＯＳＦＥＴの温度を推定すること、また、受光素子でＭＯＳＦＥＴからの光を検出した場合には、ＭＯＳＦＥＴの動作を停止させることが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２０１４／１９６２８５号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上説明した特許文献１では、ＳｉＣのＭＯＳＦＥＴの寄生ダイオードに電流が流れる際にＭＯＳＦＥＴが発する光を検出し、ＭＯＳＦＥＴの寄生ダイオードに流れる電流の電流値を推定しているが、特許文献１は、ＭＯＳＦＥＴの寄生ダイオードに電流が流れることは通常動作時の現象として認識しており、この現象を利用することで、パワーモジュール内に設けるサーミスタおよびシャント抵抗による温度測定および電流測定に代えて、ＭＯＳＦＥＴの温度および電流を測定する発明である。このようにＭＯＳＦＥＴの発光を通常動作時の現象として認識している従来技術によっては、ＭＯＳＦＥＴの発光を検出しても、ＭＯＳＦＥＴの伝達特性および出力特性の劣化を確実に抑制できないと言う問題があった。
【００１０】
本発明は上記のような問題を解決するためになされたものであり、回生動作時にパワーモジュール内のＭＯＳＦＥＴが発光する異常通電によるＭＯＳＦＥＴの伝達特性および出力特性の劣化を抑制して、機能が損なわれることを抑制できるパワーモジュールを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るパワーモジュールは、ワイドバンドギャップ半導体材料で形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴに逆並列に接続されたフリーホイールダイオードと、前記ＭＯＳＦＥＴのオフ期間に前記ＭＯＳＦＥＴに内蔵された寄生ダイオードに電流が流れた場合の前記ＭＯＳＦＥＴからの出射光を受光して電気信号に変えて出力する受光部と、前記受光部から出力される電気信号に基づいて、前記ＭＯＳＦＥＴの特性の劣化の程度を判定し、外部に報知する自己診断部と、を備えている。
【発明の効果】
【００１２】
本発明に係るパワーモジュールによれば、受光部から出力される電気信号に基づいて、ＭＯＳＦＥＴの特性の劣化の程度を判定し、外部に報知することで、ＭＯＳＦＥＴが発光する異常通電によるＭＯＳＦＥＴの伝達特性および出力特性の劣化を抑制して、機能が損なわれることを抑制できる。
【図面の簡単な説明】
【００１３】
【図１】ハーフブリッジ回路の構成を示す回路図である。
【図２】ハーフブリッジ回路の回生動作を説明するタイミングチャートである。
【図３】本発明に係る実施の形態１のパワーモジュールの概略構成を示すブロック図である。
【図４】受光部の構成と配置の具体例を示す図である。
【図５】出力処理部の構成を示す機能ブロック図である。
【図６】本発明に係る実施の形態１のパワーモジュールの実装例を示す図である。
【図７】受光部の構成と配置の他の例を示す図である。
【図８】ＭＯＳＦＥＴとミラーとの間に導光板を配置した構成を示す図である。
【図９】ハーフブリッジ回路において、複数のＭＯＳＦＥＴが並列に接続された構成を示す図である。
【図１０】ハーフブリッジ回路において、複数のＭＯＳＦＥＴが並列に接続された構成において、各ＭＯＳＦＥＴに受光部を設けた例を示す図である。
【図１１】切り替え部における切り替え動作を説明するタイミングチャートである。
【図１２】切り替え部において光経路を変更する構成を示す図である。
【図１３】本発明に係る実施の形態１の変形例のパワーモジュールの実装例を示す図である。
【図１４】本発明に係る実施の形態２の電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
＜はじめに＞
発明の実施の形態の説明に先立って、ＭＯＳＦＥＴで構成されたハーフブリッジ回路の回生動作について説明する。図１はハーフブリッジ回路９０の構成を示す回路図である。なお、図１においては実施の形態の説明と関連する構成だけを示している。
【００１５】
図１に示すように、ハーフブリッジ回路９０は、電源ＰＷに接続され、主電源ラインとなるＰ−Ｎ線間、すなわち高電位の主電源線Ｐと低電位の主電源線Ｎとの間に、ＳｉＣのＭＯＳＦＥＴＱ１およびＱ２が直列に接続されている。
【００１６】
ＭＯＳＦＥＴＱ１は、電源ＰＷの正電極にドレインが接続されたＮチャネル型のＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ２は電源ＰＷの負電極にソースが接続されたＮチャネル型のＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ１のソースと、ＭＯＳＦＥＴＱ２のドレインとの接続ノードが出力ノードＰＯとなっている。出力ノードＰＯは、モータのコイルなどの誘導性負荷ＬＤの一方端に接続され、誘導性負荷ＬＤの他方端は主電源線Ｐに接続されている。
【００１７】
ＭＯＳＦＥＴＱ１およびＱ２は、ゲートに印加するゲート電圧でオン、オフが制御され、それぞれのゲートにはドライブ回路Ｃ１およびＣ２からゲート電圧が与えられる。
【００１８】
ＭＯＳＦＥＴＱ１およびＱ２には、それぞれフリーホイールダイオードＦＤ１およびＦＤ２が逆並列に接続されている。また、ＭＯＳＦＥＴＱ１およびＱ２は、それぞれ寄生ダイオード（ボディダイオード）Ｄ１およびＤ２を内蔵しており、共にＭＯＳＦＥＴに対して逆並列の関係になっている。
【００１９】
図２は、ハーフブリッジ回路９０の回生動作を説明するタイミングチャートである。図２においては、主電源線Ｎ側となるＭＯＳＦＥＴＱ２がオフ状態となり、主電源線Ｐ側となるＭＯＳＦＥＴＱ１が回生動作をしているタイミングを示しており、回生期間には、ＭＯＳＦＥＴＱ１のドレイン−ソース間電圧Ｖ１は０Ｖとなり、主電源線Ｐに流れる電流Ｉ１は、正常時にはフリーホイールダイオードＦＤ１に流れる電流だけとなる。しかし、図２においては、回生期間に寄生ダイオードＤ１に電流Ｉ２が流れており、主電源線Ｐに流れる電流Ｉ１は、フリーホイールダイオードＦＤ１に流れる電流と、寄生ダイオードＤ１に流れる電流Ｉ２との和になる。
【００２０】
なお、ＭＯＳＦＥＴＱ１の回生期間には、ＭＯＳＦＥＴＱ２がオフ状態でドレイン−ソース間電圧Ｖ２が所定の電圧となり、主電源線Ｎに流れる電流Ｉ３は０Ａとなる。
【００２１】
このように、ＭＯＳＦＥＴＱ１の回生期間に寄生ダイオードＤ１に電流Ｉ２が流れる動作は異常通電と呼称され、先に説明したようにＭＯＳＦＥＴＱ１の伝達特性および出力特性の劣化の原因となる。
【００２２】
＜実施の形態１＞
＜装置構成＞
以下、本発明に係るパワーモジュールの実施の形態１について説明する。図３は、本発明に係る実施の形態１のパワーモジュール１００の概略構成を示すブロック図であり、パワーモジュール１００を上方から見た状態を模式的に示している。図３に示すように、パワーモジュール１００は、ＳｉＣのＭＯＳＦＥＴ２、ＭＯＳＦＥＴ２に並列に接続されたフリーホイールダイオード３、ＭＯＳＦＥＴ２のドライブ回路、保護回路およびその他パッシブ部品を備えた制御回路４、ＭＯＳＦＥＴ２の発する光を検出する受光部５、受光部５の出力を処理する出力処理部６および、出力処理部６の出力に基づいてアラームを出力するアラーム出力部７を備えている。なお、出力処理部６およびアラーム出力部７を自己診断部８と呼称する。
【００２３】
なお、図３においては、簡略化のためにＭＯＳＦＥＴ２は１つのみを示したが、通常、パワーモジュールにおいては、複数のＭＯＳＦＥＴが並列に接続されて同じタイミングでオン、オフ動作をするように構成されており、それら複数のＭＯＳＦＥＴのそれぞれについて受光部５による光検出を行う。また、図３においては、図１に示したハーフブリッジ回路のうち、主電源線Ｐ側または主電源線Ｎ側のＭＯＳＦＥＴとフリーホイールダイオードのみを示しているが、パワーモジュールには、このように、ハーフブリッジ回路の一方の主電源線のＭＯＳＦＥＴとフリーホイールダイオードのみを有した構成も存在する。もちろん、図１のようにハーフブリッジ回路全体を有したパワーモジュールもあれば、３つのハーフブリッジ回路で構成された三相ブリッジ回路の全体を有したパワーモジュールもある。
【００２４】
ワイドバンドギャップ半導体材料であるＳｉＣで構成されたＭＯＳＦＥＴ２は、内部に寄生する寄生ダイオードに通電すると、バイポーラ動作を行う。このバイポーラ動作の再結合エネルギーにより内部の欠陥が成長すると、ＭＯＳＦＥＴ２の伝達特性および出力特性が劣化する。そのため、寄生ダイオードに通電することによる伝達特性および出力特性の劣化を抑制するため、フリーホイールダイオード３をＭＯＳＦＥＴ２に逆並列（図示せず）に接続している。
【００２５】
フリーホイールダイオード３は、ＭＯＳＦＥＴ２内の寄生ダイオードよりもオン電圧（順方向オン電圧）を低く設定しており、ＭＯＳＦＥＴ２がオフしている回生動作時には、正常動作時には、回生電流がフリーホイールダイオード３だけに流れる。
【００２６】
しかし、パワーモジュール内の温度の偏りなどに起因してフリーホイールダイオード３の温度が上昇し、フリーホイールダイオードのオン電圧が設計値よりも高くなると、回生動作時に回生電流が寄生ダイオードにも流れる異常通電が発生し、異常通電時には、ＭＯＳＦＥＴ２が発光する。
【００２７】
この発光は、ＭＯＳＦＥＴチップの側面において観測することができ、ＭＯＳＦＥＴチップの側面近傍に受光部５を配置し、発光時の光を受光する。受光部５は、受光素子として例えばフォトダイオードを有し、フォトダイオードにより受光した光が電気信号に変換される。この電気信号を、受光部５に接続された出力処理部６で処理し、発光したＭＯＳＦＥＴ２の伝達特性および出力特性の劣化の程度の診断に使用する。伝達特性および出力特性が許容できない程劣化していると判断される場合、または、許容できない状態が近いと判断される場合は、アラーム出力部７からアラームを発して、パワーモジュールの外部に報知する。
【００２８】
次に、受光部５の構成と配置の具体例について図４を用いて説明する。図４は、ＭＯＳＦＥＴ２および自己診断部８を示す平面図であり、ＭＯＳＦＥＴ２のチップを上方から見た図である。図４に示すように受光部５は、ＭＯＳＦＥＴ２の側面に近接して設けられたフォトダイオード１２と、フォトダイオード１２の受光面の前面側に設けられたレンズ１０と、レンズ１０を含めてフォトダイオード１２の前部を囲むように設けられた保護ケースＰＣとを有している。
【００２９】
保護ケースＰＣは円筒または矩形環状のケースであり、一方の開口部からレンズ１０を含むフォトダイオード１２の前部が挿入され、他方の開口部はＭＯＳＦＥＴ２の側面に密着するように取り付けられている。保護ケースＰＣは、ＭＯＳＦＥＴ２がモジュール内で封止樹脂に覆われた際に、レンズ１０を含むフォトダイオード１２の前部とＭＯＳＦＥＴ２の側面との間に封止樹脂が入り込むことを防止する。このため、ＭＯＳＦＥＴ２が発する出射光の光路が確保され、フォトダイオード１２に入射することとなる。
【００３０】
なお、レンズ１０はＭＯＳＦＥＴ２が発する光を集光する集光レンズとして設けられ、ＭＯＳＦＥＴ２の出射光の受光効率を向上して、劣化の程度の診断の精度を向上させることができるが、必須の構成ではない。
【００３１】
フォトダイオード１２は、受光したＭＯＳＦＥＴ２からの出射光の発光強度に応じた出力電流を発生し、電気出力に変換して信号線１３を介して出力処理部６に入力する。
【００３２】
出力処理部６の構成を機能ブロック図として図５に示す。図５に示すように出力処理部６は、しきい値処理部１６、加算処理部１７および劣化判定部１８を備えている。フォトダイオード１２から入力された電気信号は、まず、しきい値処理部１６において、設定されたしきい値と比較され、しきい値以上と判定される場合は、カウントすべき異常通電が発生したものとする。
【００３３】
カウントすべき異常通電とは、ＭＯＳＦＥＴ２内の寄生ダイオードに流れた回生電流が、結晶欠陥を成長させる可能性がある異常通電であり、流れる電流値に基づいて予め規定しておく。図２を用いて説明したように、回生期間に寄生ダイオードＤ１に流れる電流Ｉ２と、それにより発生する発光の発光強度との関係を予め取得し、例えば、電流Ｉ２が、主電源線Ｐに流れる電流Ｉ１の半分程度となった場合を結晶欠陥を成長させる可能性がある異常通電と規定する。そして、その異常通電で発生したＭＯＳＦＥＴ２の発光による光をフォトダイオード１２で受光し、フォトダイオード１２から出力される電気信号の電圧値または電流値をしきい値として設定する。
【００３４】
しきい値処理部１６において、カウントすべき異常通電と判断された場合は、後段の加算処理部１７において、カウントすべき異常通電として、その回数をカウント（加算）するカウント処理を行う。そして、カウント結果は後段の劣化判定部１８に入力され、劣化判定部１８において、カウント結果に基づいてＭＯＳＦＥＴ２の伝達特性および出力特性の劣化の程度を判断する。
【００３５】
ＭＯＳＦＥＴ２の伝達特性および出力特性の劣化の程度は、所定期間、例えばＭＯＳＦＥＴ２の回生期間のカウント値に基づいて設定することができ、当該カウント値に基づいて、例えば、５回以上カウントされた場合は、伝達特性および出力特性の劣化が許容できない状態、２〜４回は許容できない状態に近い状態、０〜１回は許容できる状態などに分けることができる。
【００３６】
なお、この分類は一例であり、さらに細かく分類しても良く、また、許容できない状態および許容できる状態のように大まかに２つに分類しても良い。
【００３７】
そして、劣化判定部１８において、伝達特性および出力特性の劣化が許容できない状態と劣化と判断された場合は、所定の信号をアラーム出力部７に入力する。
【００３８】
アラーム出力部７は、パワーモジュール１００の外部に発光信号を出力する発光装置、例えばＬＥＤ光源装置で構成することができる。パワーモジュール１００が、外部から視認される箇所に設置されるものであれば、本実施の形態に示すように、ＬＥＤ光源装置からの視認可能な光出力により、外部からＭＯＳＦＥＴ２の伝達特性および出力特性が劣化していることを確認できる。
【００３９】
ＬＥＤ光源装置からの発光信号は、伝達特性および出力特性の劣化の程度に応じてＬＥＤの点滅パターンを変えても良いし、ＬＥＤの点滅点灯と連続点灯を使い分けても良い。例えば、伝達特性および出力特性の劣化が許容できない状態の場合はＬＥＤを連続点灯させ、伝達特性および出力特性の劣化が許容できない状態に近い場合は、ＬＥＤを点滅点灯させる。これにより、伝達特性および出力特性の劣化が許容できない状態となる前に対処できる。
【００４０】
なお、外部からの視認が不可能な箇所にパワーモジュール１００が設置される場合は、例えば、アラーム出力部７は電気信号を外部に送信する装置で構成しても良い。その場合の送信は、有線に限らず無線により送信しても良い。有線により送信する場合は、パワーモジュール１００の樹脂ケースに信号端子を設けそこからアラーム信号を出力すれば良い。無線により送信する場合は、アラーム出力部７に無線機の機能を持たせれば良い。
【００４１】
図６は、図３に示したパワーモジュール１００の実装例を示す図であり、パワーモジュール１００の断面構成を示している。なお、図６においては実施の形態１の説明に関わる構成のみを示し、主電極端子、信号端子などの図示は省略している。
【００４２】
図６に示されるようにパワーモジュール１００は、絶縁基板などの半導体装置基板２０（第１の基板）上に、図３に示した各要素が搭載されている。なお、受光部５と出力処理部６とを接続する信号線１３、出力処理部６とアラーム出力部７とを接続する信号線１３は、ワイヤ線ではなく、半導体装置基板２０上にパターニングされたパターン配線を使用しても良い。
【００４３】
また、フリーホイールダイオード３とＭＯＳＦＥＴ２との間には、ワイヤ線ＷＲが接続されているが、これは一例であり、ワイヤ線ＷＲは他にも設けられるが、本実施の形態との関係が薄いので、図示は省略している。
【００４４】
半導体装置基板２０は、樹脂ケースＰＧの底部に配置され、樹脂ケースＰＧと半導体装置基板２０とで、有底無蓋のケースを構成する。このケース内に樹脂ＲＳを導入することで、ＭＯＳＦＥＴ２、フリーホイールダイオード３を含む図３に示した各要素が樹脂ＲＳで封止され、電気的な絶縁性を保つこととなる。なお、図３、図４等は樹脂ケースＰＧの開口部側から見た図に相当する。
【００４５】
ここで、図６においてはアラーム出力部７をＬＥＤ光源装置で構成した例を示しており、樹脂ケースＰＧの側面部にはアラーム出力部７に接続されたＬＥＤライト８１が挿入される貫通孔ＨＬが設けられ、当該貫通孔ＨＬからＬＥＤライト８１の発光部が外部に露出している。この発光部における発光により、伝達特性および出力特性の劣化の有無等を外部において確認することができる。なお、ＬＥＤライト８１の配置位置などは一例であり、任意に設定することができる。
【００４６】
次に、受光部の構成と配置の他の例について図７を用いて説明する。図７は、ＭＯＳＦＥＴ２および自己診断部８を示す平面図であり、ＭＯＳＦＥＴ２のチップを上方から見た図である。図７に示すように受光部５は、ＭＯＳＦＥＴ２の側面に接して設けられた保護ケースＰＣと、保護ケースＰＣ内に収納され、ＭＯＳＦＥＴ２からの出射光の光路を変更するミラー９と、ミラー９で光路を変更された光を集光するレンズ１０（第１の集光レンズ）とを備えている。
【００４７】
保護ケースＰＣは、円筒または矩形環状のケースであり、一方の開口部を覆うようにレンズ１０が配置され、他方の開口部はＭＯＳＦＥＴ２の側面に密着するように取り付けられている。
【００４８】
保護ケースＰＣは、ＭＯＳＦＥＴ２がモジュール内で封止樹脂に覆われた際に、ミラー９とＭＯＳＦＥＴ２の側面との間に封止樹脂が入り込むことを防止する。このため、ＭＯＳＦＥＴ２が発する光の光路が確保され、ミラー９でレンズ１０の方向に導かれ、レンズ１０で集光される。
【００４９】
ミラー９は、ＭＯＳＦＥＴ２のチップの厚みと同程度の大きさを有するように構成され、矩形であれば、その一辺がチップの厚み、例えば３００μｍ程度に設定する。これにより、必要な光量を確保することができる。なお、ミラー９の材質は、例えばアルミニウムなどの反射率の高い金属で、デジタルミラーデバイスのミラーと同様に微細加工技術を使用して形成することができる。
【００５０】
レンズ１０で集光された光は、レンズ１０の光出射面に接続された光ファイバー１１を介してフォトダイオード１２まで導かれる。フォトダイオード１２の受光面の前面にはレンズ１０１（第２の集光レンズ）が設けられ、光ファイバー１１はレンズ１０の光入射面に接続されている。なお、広義の意味で、保護ケースＰＣ、ミラー９およびレンズ１０を前段受光部とし、光ファイバー１１、レンズ１０１およびフォトダイオード１２を後段受光部とし、受光部は、前段受光部と後段受光部とで構成されていると言うことができる。
【００５１】
ここで、図７は概念図であり、光ファイバー１１の両端部のそれぞれとレンズ１０および１０１との接続には、接続部材等が使用されるが、従来的な技術であるので、説明は省略する。
【００５２】
このように、光ファイバー１１の両端部にそれぞれレンズ１０および１０１を接続することで集光効率を向上させることができ、劣化の程度の診断の精度を向上させることができる。なお、上記レンズ１０および１０１は必須の構成ではない。
【００５３】
フォトダイオード１２は、受光したＭＯＳＦＥＴ２からの出射光の発光強度に応じた出力電流を発生し、電気出力に変換して信号線１３を介して出力処理部６に入力する。以後は、フォトダイオード１２から入力された電気信号に対して、図５用いて説明した出力処理部６におけるしきい値処理部１６、加算処理部１７および劣化判定部１８での処理を行い、必要に応じてアラーム出力部７を介して伝達特性および出力特性の劣化の有無等を外部に報知する。
【００５４】
アラーム出力部７による報知で、ＭＯＳＦＥＴ２の伝達特性および出力特性の劣化が許容できない状態であることを取得した場合には、ＭＯＳＦＥＴ２の交換、または、パワーモジュール１００全体を交換するなどの措置を行うことで、ＭＯＳＦＥＴ２の劣化に起因したパワーモジュール１００、ひいてはパワーモジュール１００を含む電力装置の不具合を、事前に回避することが可能となる。
【００５５】
以上説明したように、ＭＯＳＦＥＴ２からの出射光の光路をミラー９によって変更し、変更した光を光ファイバー１１を用いてフォトダイオード１２に導くことで、ミラー９以下の構成の配置の自由度が向上でき、省スペース化を図ることができる。
【００５６】
また、ＭＯＳＦＥＴ２とミラー９との間に、集光効率を向上するために、光導波路を配置しても良い。図８は、ＭＯＳＦＥＴ２とミラー９との間に導光板ＬＧを配置した構成を示している。なお、図８においては、図７を用いて説明した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５７】
導光板ＬＧとしては、チップの厚みと同程度の大きさを有するように構成された石英ガラスを使用することで、さらなる集光効率の向上を図ることができる。また、導光板ＬＧとしては、ＵＶ硬化型エポキシ系材料を使用することもできる。
【００５８】
＜複数のＭＯＳＦＥＴへの対応＞
先に説明したように、通常、パワーモジュールにおいては、複数のＭＯＳＦＥＴが並列に接続されて同じタイミングでオン、オフ動作をするように構成されており、それら複数のＭＯＳＦＥＴのそれぞれについて受光部５による光検出を行う。すなわち、複数のＭＯＳＦＥＴのうち、１つでも異常通電により伝達特性および出力特性の劣化が進むと、パワーバランスが乱れて他のＭＯＳＦＥＴにも影響を与える可能性があるため、全てのＭＯＳＦＥＴについて光検出を行い、伝達特性および出力特性の劣化の程度を取得することは重要である。
【００５９】
図９は、図１に対応するハーフブリッジ回路において、主電源線Ｐ側および主電源線Ｎ側のＭＯＳＦＥＴが、共に１０個のＭＯＳＦＥＴが並列に接続された構成を示している。すなわち、主電源線Ｐ側にはＭＯＳＦＥＴＱ１０〜Ｑ１９の１０個のＭＯＳＦＥＴが並列に接続され、主電源線Ｎ側にはＭＯＳＦＥＴＱ２０〜Ｑ２９の１０個のＭＯＳＦＥＴが並列に接続されている。なお、簡略化のためＭＯＳＦＥＴＱ１２〜Ｑ１７およびＭＯＳＦＥＴＱ２２〜Ｑ２７は省略している。また、ＭＯＳＦＥＴＱ１０〜Ｑ１９のそれぞれには、フリーホイールダイオードＦＤ１が接続され、ＭＯＳＦＥＴＱ２０〜Ｑ２９のそれぞれには、フリーホイールダイオードＦＤ２が接続される。
【００６０】
図１０は、図９に示したハーフブリッジ回路のように、複数のＭＯＳＦＥＴが並列に接続された構成において、各ＭＯＳＦＥＴに受光部５を設けた例を示す図である。図１０においては、受光部５は図７を用いて説明した受光部５と同様にＭＯＳＦＥＴ２からの出射光の光路をミラー９によって変更する構成を採っている。
【００６１】
複数の受光部５から出射される光は、何れも光ファイバー１１を介して複数のフォトダイオード１２まで導かれる。各フォトダイオード１２は、受光したＭＯＳＦＥＴ２からの出射光の発光強度に応じた出力電流を発生し、電気出力に変換して信号線１３を介して出力処理部６の前段に設けた切り替え部１４に入力する。
【００６２】
切り替え部１４は、出力処理部６からの切り替え信号Ｓ１に基づいて、複数のフォトダイオード１２からの入力信号を切り替え、何れか１つのフォトダイオード１２からの入力信号を出力処理部６に入力させる電気的なスイッチである。
【００６３】
以下、図１１に示すタイミングチャートを用いて切り替え部１４における切り替え動作について説明する。
【００６４】
図１を用いて説明したように、ＭＯＳＦＥＴＱ１およびＱ２は、ゲートに印加するゲート電圧でオン、オフが制御され、そのオフの期間、すなわち回生期間に回生電流がフリーホイールダイオードに流れる。その時間はオン、オフの１周期あたりで数１０μｓｅｃ〜数１００μｓｅｃ程度であり。従って、１つのＭＯＳＦＥＴについて発光検出時間を１ｓｅｃ程度とし、その時間で、検出された発光について、しきい値処理部１６においてしきい値判定を行う。
【００６５】
図１１は、図９に示したＭＯＳＦＥＴＱ１０〜Ｑ１２におけるオン、オフ動作を制御する制御信号と、ＭＯＳＦＥＴＱ１０〜Ｑ１２からの発光検出期間を規定する出力処理部６からの切り替え信号Ｓ１０〜Ｓ１２のタイミングチャートを示している。
【００６６】
すなわち、ＭＯＳＦＥＴＱ１０に与えられる制御信号をＳＱ１０とした場合、出力処理部６から与えられる切り替え信号Ｓ１０は、例えば１ｓｅｃの期間だけハイ（Ｈ）状態となり、切り替え部１４は、その期間だけＭＯＳＦＥＴＱ１０からの出射光を検出したフォトダイオード１２からの出力信号を出力処理部６に与えるように信号経路を切り替える。
【００６７】
図１１に示されるように、ＭＯＳＦＥＴＱ１０のオン、オフ動作は、切り替え信号Ｓ１０がＨ状態となっている期間に複数回切り替えられるので、発光検出期間としては充分である。
【００６８】
同様に、ＭＯＳＦＥＴＱ１１に与えられる制御信号をＳＱ１１とした場合、出力処理部６から与えられる切り替え信号Ｓ１１は、次の１ｓｅｃ間だけハイ（Ｈ）状態となり、切り替え部１４は、その期間だけＭＯＳＦＥＴＱ１１からの出射光を検出したフォトダイオード１２からの出力信号を出力処理部６に与えるように信号経路を切り替える。
【００６９】
なお、出力処理部６からの切り替え信号Ｓ１は、しきい値処理部１６において生成しても良いし、出力処理部６全体を制御する図示されない制御部において生成しても良い。当該制御部は、ＭＯＳＦＥＴのオン、オフ制御を行う制御回路４（図３）が兼用しても良い。
【００７０】
このような切り替え制御を行う場合、ＭＯＳＦＥＴＱ１０〜Ｑ１９からの発光検出期間は、以下のように規定される。
【００７１】
時間０〜１ｓｅｃ：ＭＯＳＦＥＴＱ１０の発光検出期間
時間１〜２ｓｅｃ：ＭＯＳＦＥＴＱ１１の発光検出期間
時間２〜３ｓｅｃ：ＭＯＳＦＥＴＱ１２の発光検出期間
時間３〜４ｓｅｃ：ＭＯＳＦＥＴＱ１３の発光検出期間
時間４〜５ｓｅｃ：ＭＯＳＦＥＴＱ１４の発光検出期間
時間５〜６ｓｅｃ：ＭＯＳＦＥＴＱ１５の発光検出期間
時間６〜７ｓｅｃ：ＭＯＳＦＥＴＱ１６の発光検出期間
時間７〜８ｓｅｃ：ＭＯＳＦＥＴＱ１７の発光検出期間
時間８〜９ｓｅｃ：ＭＯＳＦＥＴＱ１８の発光検出期間
時間９〜１０ｓｅｃ：ＭＯＳＦＥＴＱ１７の発光検出期間
１０秒間でＭＯＳＦＥＴＱ１０〜Ｑ１９の全てから発光を検出することとなり、各ＭＯＳＦＥＴでの発光検出期間において検出された発光については、カウントすべき異常通電が発生したものとして加算処理部１７においてカウントする。そして、例えばカウント値が５回以上となる場合は、伝達特性および出力特性の劣化が許容できない状態にあるとして、所定の信号をアラーム出力部７に入力する。
【００７２】
このように、ＭＯＳＦＥＴＱ１０〜Ｑ１９の発光の検出を、ＭＯＳＦＥＴＱ１０〜Ｑ１９がオン、オフ動作している期間は繰り返して実行することで、伝達特性および出力特性の劣化が許容できない状態にあるＭＯＳＦＥＴを特定することができる。この結果、ＭＯＳＦＥＴＱ１０〜Ｑ１９の１つでも伝達特性および出力特性の劣化が許容できない状態にあることが判った場合、ＭＯＳＦＥＴＱ１０〜Ｑ１９の動作を停止させるなどの措置を採ることができる。
【００７３】
なお、加算処理部１７での加算値は、１０秒経過するごとにリセットしても良いし、加算処理部１７に蓄積して、統計処理により伝達特性および出力特性の劣化の程度を判定しても良い。
【００７４】
図１０においては、ＭＯＳＦＥＴ２からの出射光の光路を受光部５のミラー９によって変更した後、受光部５から出射される光は光ファイバー１１を介してフォトダイオード１２まで導かれる構成を示したが、この場合、フォトダイオード１２はＭＯＳＦＥＴ２の個数と同じだけ必要となり、また、フォトダイオード１２の駆動回路も必要となるので、パワーモジュールが大型化する。
【００７５】
そこで、図１２に示すように、複数の受光部５から出射される光は、何れも光ファイバー１１を介して切り替え部１４Ａまで導き、切り替え部１４Ａにおいて光経路を変更するようにしても良い。切り替え部１４Ａには光スイッチを用いる。光スイッチは、光を入力とし、微細加工技術で作成されたマイクロミラーを使用して光経路の切り替えを行い光を出力する。
【００７６】
切り替え部１４Ａは、出力処理部６からの切り替え信号Ｓ１に基づいて、切り替え部１４Ａ内で複数の受光部５からの光の経路を切り替え、何れか１つの受光部５からの光をフォトダイオード１２に入力させる。
【００７７】
フォトダイオード１２は、受光したＭＯＳＦＥＴ２からの出射光の発光強度に応じた出力電流を発生し、電気出力に変換して信号線１３を介して出力処理部６に入力する。以下の動作は、図１０および図１１を用いて説明した出力処理部６およびアラーム出力部７の動作と同じである。
【００７８】
なお、アラーム出力部７をＬＥＤ光源装置で構成する場合、白色ＬＥＤを用いることで発光色を調整し、何れのＭＯＳＦＥＴの伝達特性および出力特性が劣化しているかについて外部から容易に視認できる。
【００７９】
以上説明したように、フォトダイオード１２の前段に光スイッチを設けることで、フォトダイオード１２の個数を減らして、パワーモジュールの小型化および低コスト化を図ることができる。
【００８０】
＜変形例＞
以上説明した実施の形態１に係るパワーモジュール１００においては、ＭＯＳＦＥＴチップが搭載される半導体装置基板２０上にフォトダイオード１２、出力処理部６およびアラーム出力部７を設けた構成を採ったが、図１３に示されるパワーモジュール１００Ａにおいては、ＭＯＳＦＥＴ２およびフリーホイールダイオード３が搭載される半導体装置基板２０の上方に、制御回路４等が搭載される制御基板２１（第２の基板）を設け、制御基板２１上にフォトダイオード１２、出力処理部６およびアラーム出力部７を設けた、階層構造を採っている。
【００８１】
ＭＯＳＦＥＴ２からの出射光は、ＭＯＳＦＥＴ２の側面近傍に配置したミラー１９に入射させ、光路をミラー１９によって制御基板２１側に変更し、制御基板２１上に設けたフォトダイオード１２に入射させる。
【００８２】
このような階層構造を採ることで、パワーモジュール１００Ａの半導体装置基板２０面積を縮小することができ、パワーモジュール１００Ａの設置面積を低減する効果がある。
【００８３】
図１３に示すようにミラー１９は保護ケースＰＣによって囲まれ、ＭＯＳＦＥＴ２がモジュール内で封止樹脂に覆われた際に、ミラー１９が封止樹脂で覆われることを防止し、ＭＯＳＦＥＴ２からの出射光の光路を確保する。保護ケースＰＣは、ミラー１９を収納し、少なくとも制御基板２１の下面に達する高さを有する箱状のケースであり、ＭＯＳＦＥＴ２からの出射光を取り込めるように、透明な材質で形成されている。
【００８４】
保護ケースＰＣの上端が接する制御基板２１の下面部分は開口部２４となっており、例えばそこに保護ケースＰＣが挿入されることでミラー１９によって光路が変更されたＭＯＳＦＥＴ２からの出射光が制御基板２１の上面まで導かれる。なお、制御基板２１の開口部２４上にはフォトダイオード１２が受光面が下を向くように配置されており、ＭＯＳＦＥＴ２からの出射光を受光することができる。
【００８５】
なお、広義の意味で、ミラー１９および保護ケースＰＣを前段受光部とし、フォトダイオード１２を後段受光部とし、前段受光部と後段受光部とで受光部が構成されていると言うことができる。
【００８６】
ミラー１９は、少なくともＭＯＳＦＥＴ２のチップの厚み以上の大きさを有するように構成され、矩形であれば、その一辺がチップの厚み、例えば３００μｍ以上に設定する。なお、ミラー１９の材質は、例えばアルミニウムなどの反射率の高い金属で、デジタルミラーデバイスのミラーと同様に微細加工技術を使用して形成することができる。また、ミラー１９は、１枚のミラーで構成しても良いが、デジタルミラーデバイスのミラーと同様に複数のマイクロミラーで構成されるマイクロミラーアレイとしても良く、その場合は、凹面鏡とすることで光路の変換だけでなく、集光機能を持たせることができ、省スペース化に有効である。またマイクロミラーアレイは、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を利用して大量生産が可能なため、コスト低減の効果もある。
【００８７】
半導体装置基板２０は、搭載されたＭＯＳＦＥＴ２およびフリーホイールダイオード３と共に樹脂ＲＳで封止されるが、制御基板２１上の制御回路４、フォトダイオード１２、出力処理部６およびアラーム出力部７は封止されない。
【００８８】
ここで、図１３においてはアラーム出力部７をＬＥＤ光源装置で構成した例を示しており、樹脂ケースＰＧの側面部にはアラーム出力部７に接続されたＬＥＤライト８１が挿入される貫通孔ＨＬが設けられ、当該貫通孔ＨＬからＬＥＤライト８１の発光部が外部に露出している。この発光部における発光により、伝達特性および出力特性の劣化の有無等を外部において確認することができる。なお、ＬＥＤライト８１の配置位置などは一例であり、任意に設定することができる。また、以上説明した実施の形態１およびその変形例においては、１つのＭＯＳＦＥＴに１つの受光部を設ける例を示したが、１つのＭＯＳＦＥＴに複数の受光部を設けても良い。受光部を複数設けることで、１つの受光部に不具合が発生しても補完することができる。
【００８９】
このように出力処理部６およびアラーム出力部７で構成される自己診断部８を、半導体装置基板２０から分離して設置することで、ＭＯＳＦＥＴ２の発熱による熱の影響を抑制することができる。
【００９０】
＜実施の形態２＞
本実施の形態は、上述した実施の形態１に係るパワーモジュールを電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態２として、三相のインバータに実施の形態１を適用した場合について説明する。
【００９１】
図１４は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００９２】
図１４に示す電力変換システムは、電源５００、電力変換装置６００、負荷７００で構成される。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。電源５００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成しても良い。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成しても良い。
【００９３】
電力変換装置６００は、電源５００と負荷７００の間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図１４に示すように、直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１を制御する制御信号を主変換回路６０１に出力する制御回路６０２とを備えている。
【００９４】
負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００９５】
以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチングデバイスと還流ダイオードを備えており（図示せず）、スイッチングデバイスがスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチングデバイスとそれぞれのスイッチングデバイスに逆並列された６つの還流ダイオードで構成することができる。主変換回路６０１の各スイッチングデバイスには、上述した実施の形態１のパワーモジュール１００またはその変形例のパワーモジュール１００Ａを適用し、スイッチングデバイスの側面には受光部５を取り付ける。６つのスイッチングデバイスは２つのスイッチングデバイスごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路６０１の３つの出力端子は、負荷７００に接続される。
【００９６】
また、主変換回路６０１は、各スイッチングデバイスを駆動する駆動回路（図示せず）を備えているが、駆動回路は実施の形態１で説明したようにパワーモジュール１００内に内蔵されていても良いし、パワーモジュール１００とは別に駆動回路を備える構成であっても良い。
【００９７】
主変換回路６０１を実施の形態１のパワーモジュール１００またはその変形例のパワーモジュール１００Ａで構成することで、ＭＯＳＦＥＴの伝達特性および出力特性の劣化が許容できない状態であることを取得した場合には、ＭＯＳＦＥＴの交換、または、パワーモジュール全体を交換するなどの措置を行うことで、ＭＯＳＦＥＴの伝達特性および出力特性の劣化に起因したパワーモジュール、ひいてはパワーモジュールを含む電力変換装置の不具合を事前に回避し、これらの機能が損なわれることを抑制できる。
【００９８】
駆動回路６０２は、主変換回路６０１のスイッチングデバイスを駆動する駆動信号を生成し、主変換回路６０１のスイッチングデバイスの制御電極に供給する。具体的には、後述する制御回路６０２からの制御信号に従い、スイッチングデバイスをオン状態にする駆動信号とスイッチングデバイスをオフ状態にする駆動信号とを各スイッチングデバイスの制御電極に出力する。スイッチングデバイスをオン状態に維持する場合、駆動信号はスイッチングデバイスの閾値電圧以上の電圧信号（オン信号）であり、スイッチングデバイスをオフ状態に維持する場合、駆動信号はスイッチングデバイスの閾値電圧以下の電圧信号（オフ信号）となる。
【００９９】
制御回路６０２は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチングデバイスを制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１の各スイッチングデバイスがオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチングデバイスのオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、各時点においてオン状態となるべきスイッチングデバイスにはオン信号を、オフ状態となるべきスイッチングデバイスにはオフ信号が出力されるよう、主変換回路６０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチングデバイスの制御電極にオン信号またはオフ信号を駆動信号として出力する。
【０１００】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【０１０１】
また、本実施の形態の電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、または誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【０１０２】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１０３】
２  ＭＯＳＦＥＴ、３  フリーホイールダイオード、５  受光部、６  出力処理部、７  アラーム出力部、８  自己診断部、９，１９  ミラー、１０，１０１  レンズ、１１  光ファイバー、１２  フォトダイオード、１４，１４Ａ  切り替え部、２０  半導体装置基板、２１  制御基板。
【図１】
2019087684.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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