(57)【要約】【課題】Ｉｎ及びＡｌの拡散が抑制され、且つ、シート抵抗の増加が抑制された半導体装置を提供する。【解決手段】半導体装置は、基板と、基板の上方に形成されたＧａＮを含むチャネル層と、チャネル層上に形成されたＩｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１＜０．２０、０．００≦ｙ１≦０．６０）を含むバリア層と、バリア層上に形成されたＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層と、中間層上に形成されたＧａＮを含むキャップ層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたＧａＮを含むチャネル層と、
前記チャネル層上に形成されたＩｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１＜０．２０、０．００≦ｙ１≦０．６０）を含むバリア層と、
前記バリア層上に形成されたＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層と、
前記中間層上に形成されたＧａＮを含むキャップ層と、
を備えることを特徴とする半導体装置。
【請求項２】
ｎ型のＧａＮを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層及び前記バリア層を貫通し、前記チャネル層に接触していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル層と前記バリア層との間にＡｌｘ３Ｇａ１−ｘ３Ｎ（０．３０≦ｘ３≦１．００）を含むスペーサ層を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記スペーサ層の厚みが２ｎｍ以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
ｎ型のＧａＮを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層、前記バリア層及び前記スペーサ層を貫通し、前記チャネル層に接触していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記キャップ層の厚みが３ｎｍ以下であることを特徴とする請求項１から５の何れか一項に記載の半導体装置。
【請求項７】
前記バリア層と前記中間層とが同一組成であることを特徴とする請求項１から６の何れか一項に記載の半導体装置。
【請求項８】
基板の上方にＧａＮを含むチャネル層を形成する工程と、
前記チャネル層上にＩｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１＜０．２０、０．００≦ｙ１≦０．６０）を含むバリア層を形成する工程と、
前記バリア層上にＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層を形成する工程と、
前記中間層上にＧａＮを含むキャップ層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
窒化物半導体における高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスの開発が活発に行われている。窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High
Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例
えば、ＩｎＡｌＮをバリア層として用いたＩｎＡｌＮ−ＨＥＭＴの研究が近年盛んに行われている。ＩｎＡｌＮは、Ｉｎ組成比を１７〜１８％にすることにより、ＧａＮと格子整合することが知られている。また、ＩｎＡｌＮをこのような組成比で形成した場合、ＩｎＡｌＮは非常に高い自発分極を有する。このため、ＩｎＡｌＮをバリア層として用いたＩｎＡｌＮ−ＨＥＭＴは、ＡｌＧａＮをバリア層として用いたＡｌＧａＮ−ＨＥＭＴよりも高濃度の２次元ガス（Two-Dimensional Electron Gas：２ＤＥＧ）を実現できる。このため、ＩｎＡｌＮ−ＨＥＭＴは次世代の高出力デバイスとして注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１１０８８号公報
【特許文献２】特開２０１４−２３９１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＩｎＡｌＮの表面平坦性が悪く、ＩｎＡｌＮの内部電界により、ＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流が増大するという問題がある。図１４は、ＡｌＧａＮ−ＨＥＭＴのゲートリーク電流とＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流とを示す図である。図１４の点線Ａは、ＡｌＧａＮ−ＨＥＭＴのゲートリーク電流の標準値を示し、図１４の実線Ｂは、ＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流を示している。図１４に示すように、ＡｌＧａＮ−ＨＥＭＴのゲートリーク電流と比較して、ＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流が増大している。
【０００５】
ＩｎＡｌＮ層上にＧａＮ層を形成する技術が知られている（例えば、特許文献１参照）。ＩｎＡｌＮ層上にＧａＮ層を形成することにより表面平坦性が向上し、ＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流が低減する。図１５は、ＩｎＡｌＮ層上にＧａＮ層が形成されていないＩｎＡｌＮ−ＨＥＭＴと、ＩｎＡｌＮ層上にＧａＮ層が形成されたＩｎＡｌＮ−ＨＥＭＴとにおけるゲートリーク特性を示す図である。ＩｎＡｌＮ−ＨＥＭＴは、ＧａＮチャネル層上にＡｌＮスペーサ層が形成され、ＡｌＮスペーサ層上にＩｎＡｌＮ層が形成されている構造を有している。図１５の実線Ｃは、ＩｎＡｌＮ層上にＧａＮ層が形成されていないＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流を示し、図１５の実線Ｄは、ＩｎＡｌＮ層上にＧａＮ層が形成されたＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流を示している。図１５に示すように、ＩｎＡｌＮ層上にＧａＮ層を形成することにより、ＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流が低減している。
【０００６】
しかしながら、下地のＩｎＡｌＮ層からＩｎ及びＡｌがＧａＮ層中に混入し、ＩｎＡｌＮ−ＨＥＭＴの電気特性を劣化させるという問題がある。図１６は、ＩｎＡｌＮ層上にＧａＮ層が形成されていないＩｎＡｌＮ−ＨＥＭＴにおける電流・電圧特性を示す図である。図１７は、ＩｎＡｌＮ層上にＧａＮ層が形成されたＩｎＡｌＮ−ＨＥＭＴにおける電流
・電圧特性を示す図である。図１７に示すように、ＩｎＡｌＮ層上にＧａＮ層を形成することにより、ゲートのピンチオフ特性が劣化している。そこで、ＩｎＡｌＮ層とＧａＮ層との間にＡｌ組成及びＩｎ組成が一様に減少したＩｎＡｌＧａＮ層を形成する技術が知られている（例えば、特許文献２参照）。しかしながら、ＩｎＡｌＮ層とＧａＮ層との間にＡｌ組成及びＩｎ組成が一様に減少したＩｎＡｌＧａＮ層を形成することにより自発分極が大きく減少し、シート抵抗が大きく増加してしまうという問題がある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、Ｉｎ及びＡｌの拡散が抑制され、且つ、シート抵抗の増加が抑制された半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の一態様は、基板と、基板の上方に形成されたＧａＮを含むチャネル層と、チャネル層上に形成されたＩｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１＜０．２０、０．００≦ｙ１≦０．６０）を含むバリア層と、バリア層上に形成されたＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層と、中間層上に形成されたＧａＮを含むキャップ層と、を備える。
【０００９】
半導体装置の製造方法の一態様は、基板の上方にＧａＮを含むチャネル層を形成する工程と、チャネル層上にＩｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１＜０．２０、０．００≦ｙ１≦０．６０）を含むバリア層を形成する工程と、バリア層上にＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層を形成する工程と、中間層上にＧａＮを含むキャップ層を形成する工程と、を備える。
【発明の効果】
【００１０】
本発明によれば、Ｉｎ及びＡｌの拡散が抑制され、且つ、シート抵抗の増加が抑制された半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態に係る半導体装置の断面図である。
【図２】図２は、比較例に係る半導体装置の構造を示す断面図である。
【図３】図３は、比較例に係る半導体装置のＡｌ組成、Ｇａ組成及びＩｎ組成の分布図である。
【図４】図４は、比較例に係る半導体装置の構造を示す断面図である。
【図５】図５は、比較例に係る半導体装置のＡｌ組成、Ｇａ組成及びＩｎ組成の分布図である。
【図６】図６は、比較例に係る半導体装置の構造を示す断面図である。
【図７】図７は、比較例に係る半導体装置のシート抵抗におけるＡｌ組成依存性を示す図である。
【図８Ａ】図８Ａは、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図８Ｂ】図８Ｂは、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図８Ｃ】図８Ｃは、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図８Ｄ】図８Ｄは、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図８Ｅ】図８Ｅは、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図８Ｆ】図８Ｆは、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】図９は、第２実施形態に係る半導体装置の断面図である。
【図１０Ａ】図１０Ａは、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０Ｂ】図１０Ｂは、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０Ｃ】図１０Ｃは、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０Ｄ】図１０Ｄは、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０Ｅ】図１０Ｅは、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０Ｆ】図１０Ｆは、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０Ｇ】図１０Ｇは、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】図１１は、第３実施形態に係るディスクリートパッケージを示す平面図である。
【図１２】図１２は、第４実施形態に係るＰＦＣ回路を示す結線図である。
【図１３】図１３は、高出力増幅器の構成図である。
【図１４】図１４は、ＡｌＧａＮ−ＨＥＭＴのゲートリーク電流とＩｎＡｌＮ−ＨＥＭＴのゲートリーク電流とを示す図である。
【図１５】図１５は、ＩｎＡｌＮ−ＨＥＭＴにおけるゲートリーク特性を示す図である。
【図１６】図１６は、ＩｎＡｌＮ−ＨＥＭＴにおける電流・電圧特性を示す図である。
【図１７】図１７は、ＩｎＡｌＮ−ＨＥＭＴにおける電流・電圧特性を示す図である。
【図１８】図１８は、参考例に係る半導体装置の構造を示す断面図である。
【図１９】図１９は、参考例に係る半導体装置のＡｌ組成、Ｇａ組成及びＩｎ組成の分布図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して各実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下に示す半導体装置及び半導体装置の製造方法の構成は例示であり、本発明は、各実施形態に係る半導体装置及び半導体装置の製造方法の構成に限定されない。
【００１３】
〈参考例〉
参考例について説明する。図１８は、参考例に係る半導体装置９０１の構造を示す断面図である。半導体装置９０１は、ＨＥＭＴ構造を有する半導体デバイスである。半導体装置９０１は、基板９１１と、ＡｌＮ核形成層９１２と、ＧａＮチャネル層９１３と、ＡｌＧａＮスペーサ層９１４と、ＩｎＡｌＮバリア層９１５と、ＧａＮキャップ層９１６とを備える。ＩｎＡｌＮバリア層９１５は、Ｉｎ０．１５Ａｌ０．８５Ｎを含む材料で形成されている。基板９１１上に、ＡｌＮ核形成層９１２、ＧａＮチャネル層９１３、ＡｌＧａＮスペーサ層９１４、ＩｎＡｌＮバリア層９１５及びＧａＮキャップ層９１６が順次形成されている。
【００１４】
図１９は、参考例に係る半導体装置９０１のＧａＮチャネル層９１３、ＡｌＧａＮスペーサ層９１４、ＩｎＡｌＮバリア層９１５及びＧａＮキャップ層９１６におけるＡｌ組成
、Ｇａ組成及びＩｎ組成の分布図である。図１９に示すように、ＩｎＡｌＮバリア層９１５からＧａＮキャップ層９１６内にＩｎ及びＡｌが拡散しているため、ＧａＮキャップ層９１６内におけるＩｎＡｌＮバリア層９１５との界面近傍のＩｎ組成及びＡｌ組成が高い。ＧａＮキャップ層９１６内におけるＩｎＡｌＮバリア層９１５との界面近傍は、例えば、ＧａＮキャップ層９１６内におけるＩｎＡｌＮバリア層９１５との界面から３ｎｍ以下の領域である。ＩｎＡｌＮバリア層９１５からＧａＮキャップ層９１６内にＩｎ及びＡｌが拡散することにより、半導体装置９０１の電気特性の劣化が生じる。図１９に示すように、ＧａＮキャップ層９１６内におけるＩｎＡｌＮバリア層９１５との界面から３ｎｍ以上の領域では、Ｉｎ組成及びＡｌ組成が低い。したがって、ＧａＮキャップ層９１６の厚みを３ｎｍよりも厚くすることで、ＧａＮキャップ層９１６内のＩｎ及びＡｌの拡散の影響を低減できる。しかしながら、ＧａＮキャップ層９１６の厚みを３ｎｍよりも厚くすると、半導体装置９０１の高周波特性が劣化する可能性がある。
【００１５】
〈第１実施形態〉
第１実施形態について説明する。図１は、第１実施形態に係る半導体装置１の断面図である。第１実施形態に係る半導体装置１は、ＨＥＭＴ構造を有する半導体デバイスである。半導体装置１は、基板１０１と、核形成層１０２と、チャネル層１０３と、スペーサ層１０４と、バリア層１０５と、中間層１０６と、キャップ層１０７とを備える。基板１０１は、例えば、半絶縁性のＳｉＣ基板である。核形成層１０２は、ＡｌＮを含む。チャネル層１０３は、ＧａＮを含む。バリア層１０５は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１≦０．２０、０．６０≦ｙ１≦１．００）を含む。中間層１０６は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む。バリア層１０５と中間層１０６とが同一組成であってもよい。スペーサ層１０４は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０．３０≦ｘ３≦１．００）を含む。キャップ層１０７は、ＧａＮを含む。基板１０１上に、核形成層１０２、チャネル層１０３、スペーサ層１０４、バリア層１０５、中間層１０６及びキャップ層１０７が順次形成されている。バリア層１０５とキャップ層１０７との間にＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層１０６を挿入することで、キャップ層１０７へのＩｎ及びＡｌの拡散を抑制し、半導体装置１におけるシート抵抗の増加を抑制できる。
【００１６】
半導体装置１は、ソース電極１０８と、ドレイン電極１０９と、パッシベーション膜１１０と、ゲート電極１１１とを備える。バリア層１０５上に、ソース電極１０８及びドレイン電極１０９が形成されている。キャップ層１０７上に、ゲート電極１１１が形成されている。パッシベーション膜１１０が、キャップ層１０７の一部を覆うと共に、ソース電極１０８及びドレイン電極１０９を覆っている。半導体装置１の動作時において、チャネル層１０３におけるスペーサ層１０４との界面近傍に２ＤＥＧが発生する。
【００１７】
図２は、比較例に係る半導体装置６０１の構造を示す断面図である。半導体装置６０１は、ＨＥＭＴ構造を有する半導体デバイスである。半導体装置６０１は、基板６１１と、ＡｌＮ核形成層６１２と、ＧａＮチャネル層６１３と、ＡｌＧａＮスペーサ層６１４と、ＩｎＡｌＮバリア層６１５と、ＩｎＡｌＮ中間層６１６と、ＧａＮキャップ層６１７とを備える。基板６１１上に、ＡｌＮ核形成層６１２、ＧａＮチャネル層６１３、ＡｌＧａＮスペーサ層６１４、ＩｎＡｌＮバリア層６１５、ＩｎＡｌＮ中間層６１６及びＧａＮキャップ層６１７が順次形成されている。ＩｎＡｌＮ中間層６１６は、Ｉｎ０．０４Ａｌ０．９６Ｎを含む材料で形成されている。
【００１８】
図３は、比較例に係る半導体装置６０１のＧａＮチャネル層６１３、ＡｌＧａＮスペーサ層６１４、ＩｎＡｌＮバリア層６１５、ＩｎＡｌＮ中間層６１６及びＧａＮキャップ層６１７のＡｌ組成、Ｇａ組成及びＩｎ組成の分布図である。図３に示すように、ＩｎＡｌ
Ｎバリア層６１５とＧａＮキャップ層６１７との間にＩｎ０．０４Ａｌ０．９６Ｎを含むＩｎＡｌＮ中間層６１６を挿入することにより、ＩｎＡｌＮバリア層６１５からＧａＮキャップ層６１７内へのＩｎの拡散が抑制される。したがって、ＩｎＡｌＮ中間層６１６のＩｎ組成を０．０４以下にすることにより、ＧａＮキャップ層６１７内へのＩｎの拡散を抑制することができる。図３に示す結果から、半導体装置１の中間層１０６のＩｎ組成を０．０４以下にすることにより、キャップ層１０７内へのＩｎの拡散を抑制することができる。キャップ層１０７内へのＩｎの拡散が抑制されることで、半導体装置１の電気特性の劣化が抑制され、半導体装置１の信頼性が向上する。ただし、図３に示すように、ＩｎＡｌＮ中間層６１６におけるＡｌ組成が高いため、ＩｎＡｌＮ中間層６１６からＧａＮキャップ層６１７内へのＡｌの拡散が増加している。
【００１９】
図４は、比較例に係る半導体装置７０１の構造を示す断面図である。比較例に係る半導体装置７０１は、ＨＥＭＴ構造を有する半導体デバイスである。半導体装置７０１は、基板７１１と、ＡｌＮ核形成層７１２と、ＧａＮチャネル層７１３と、ＡｌＧａＮスペーサ層７１４と、ＩｎＡｌＮバリア層７１５と、ＡｌＧａＮ中間層７１６と、ＧａＮキャップ層７１７とを備える。基板７１１上に、ＡｌＮ核形成層７１２、ＧａＮチャネル層７１３、ＡｌＧａＮスペーサ層７１４、ＩｎＡｌＮバリア層７１５、ＡｌＧａＮ中間層７１６及びＧａＮキャップ層７１７が順次形成されている。ＡｌＧａＮ中間層７１６は、Ａｌ０．６０Ｇａ０．４０Ｎを含む材料で形成されている。
【００２０】
図５は、比較例に係る半導体装置７０１のＧａＮチャネル層７１３、ＡｌＧａＮスペーサ層７１４、ＩｎＡｌＮバリア層７１５、ＡｌＧａＮ中間層７１６及びＧａＮキャップ層７１７のＡｌ組成、Ｇａ組成及びＩｎ組成の分布図である。図５に示すように、ＩｎＡｌＮバリア層７１５とＧａＮキャップ層７１７との間にＡｌ０．６０Ｇａ０．４０Ｎを含むＡｌＧａＮ中間層７１６を挿入することにより、ＩｎＡｌＮバリア層７１５からＧａＮキャップ層７１７内へのＡｌの拡散が抑制される。したがって、ＡｌＧａＮ中間層７１６のＡｌ組成を０．６０以下にすることにより、ＧａＮキャップ層７１７内へのＡｌの拡散を抑制することができる。図５に示す結果から、半導体装置１の中間層１０６のＡｌ組成が０．６０以下であることにより、キャップ層１０７内へのＡｌの拡散を抑制することができる。キャップ層１０７内へのＡｌの拡散が抑制されることで、半導体装置１の電気特性の劣化が抑制され、半導体装置１の信頼性が向上する。
【００２１】
図６は、比較例に係る半導体装置８０１の構造を示す断面図である。比較例に係る半導体装置８０１は、ＨＥＭＴ構造を有する半導体デバイスである。半導体装置８０１は、基板８１１と、ＡｌＮ核形成層８１２と、ＧａＮチャネル層８１３と、ＡｌＧａＮスペーサ層８１４と、ＩｎＡｌＧａＮバリア層８１５と、を備える。基板８１１上に、ＡｌＮ核形成層８１２、ＧａＮチャネル層８１３、ＡｌＧａＮスペーサ層８１４及びＩｎＡｌＧａＮバリア層８１５が順次形成されている。ＩｎＡｌＧａＮバリア層８１５は、Ｉｎ０．０５ＡｌｘＧａ０．９５−ｘＮを含む材料で形成されている。
【００２２】
図７は、比較例に係る半導体装置８０１におけるシート抵抗のＡｌ組成依存性を示す図である。図７の横軸は、ＩｎＡｌＧａＮバリア層８１５のＡｌ組成を示しており、図７の縦軸は、半導体装置８０１におけるシート抵抗（ohm/square）を示している。図７に示すように、ＩｎＡｌＧａＮバリア層８１５におけるＡｌ組成が０．３０を下回ると、半導体装置８０１におけるシート抵抗が大きく増加している。したがって、半導体装置１のＩｎＡｌＧａＮ中間層８１６のＡｌ組成が０．３０以上であることにより、半導体装置８０１におけるシート抵抗の増加を抑制することができる。図７に示す結果から、半導体装置１の中間層１０６のＡｌ組成が０．３０以上であることにより、半導体装置１におけるシート抵抗の増加を抑制することができる。同様に、図７に示す結果から、半導体装置１のスペーサ層１０４のＡｌ組成が０．３０以上であることにより、半導体装置１におけるシー
ト抵抗の増加を抑制することができる。
【００２３】
図３、図５及び図７に示す結果から、半導体装置１のバリア層１０５とキャップ層１０７との間にＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層１０６を挿入することにより、Ｉｎ及びＡｌの拡散を抑制し、シート抵抗の増加を抑制できる。
【００２４】
（半導体装置の製造方法）
第１実施形態に係る半導体装置１の製造方法について、図８Ａ〜図８Ｆを参照して説明する。図８Ａ〜図８Ｆは、第１実施形態に係る半導体装置１の製造工程を示す断面図である。まず、図８Ａに示すように、基板１０１を用意する。基板１０１は、半絶縁性のＳｉＣ基板である。次に、図８Ａに示すように、有機金属気相成長（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法を用いて、基板１０１上に、核形成層１０２、チャネル層
１０３、スペーサ層１０４、バリア層１０５、中間層１０６及びキャップ層１０７を順次形成する。具体的には、基板１０１上に核形成層１０２を形成し、核形成層１０２上にチャネル層１０３を形成し、チャネル層１０３上にスペーサ層１０４を形成する。スペーサ層１０４上にバリア層１０５を形成し、バリア層１０５上に中間層１０６を形成し、中間層１０６上にキャップ層１０７を形成する。
【００２５】
核形成層１０２は、ＡｌＮを含み、核形成層１０２の厚みは、例えば、約１００ｎｍである。チャネル層１０３は、ＧａＮを含み、チャネル層１０３の厚みは、例えば、約３μｍである。スペーサ層１０４は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０．３０≦ｘ３≦１．００）を含み、スペーサ層１０４の厚みは、例えば、約２ｎｍである。スペーサ層１０４の厚みが２ｎｍよりも厚くなり、半導体装置１全体の厚みが厚くなると、半導体装置１の高周波特性が劣化する可能性がある。また、スペーサ層１０４の厚みが２ｎｍよりも厚くなると、スペーサ層１０４の歪みが大きくなり、スペーサ層１０４にクラックが発生する可能性がある。したがって、スペーサ層１０４の厚みが２ｎｍ以下であることが好ましい。
【００２６】
バリア層１０５は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１≦０．２０、０．６０≦ｙ１≦１．００）を含み、バリア層１０５の厚みは、例えば、約１０ｎｍである。中間層１０６は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含み、中間層１０６の厚みは、例えば、約２ｎｍである。キャップ層１０７は、ＧａＮを含み、キャップ層１０７の厚みは、例えば、約２ｎｍである。図１８を参照して説明したように、キャップ層１０７の厚みを３ｎｍよりも厚くすると、半導体装置１の高周波特性が劣化する可能性がある。したがって、キャップ層１０７の厚みが３ｎｍ以下であることが好ましい。キャップ層１０７の厚みが３ｎｍ以下であることにより、半導体装置１の高周波特性を維持しつつ、キャップ層１０７へのＩｎ及びＡｌの拡散を抑制し、半導体装置１におけるシート抵抗の増加を抑制できる。
【００２７】
ＧａＮの成長には、原料ガスとして、Ｇａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ３）ガスの混合ガスを用いる。ＡｌＮの成長には、原料ガスとして、Ａｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガス及びＮＨ３ガスの混合ガスを用いる。ＩｎＡｌＧａＮの成長には、原料ガスとして、トリメチルインジウム（ＴＭＩｎ）ガス、ＴＭＡｌガス、ＴＭＧａガス及びＮＨ３ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＩｎガス、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。また、各化合物半導体層の成長圧力は約１ｋＰａ〜約１００ｋＰａとし、各化合物半導体層の成長温度は約７００℃〜約１２００℃とする。
【００２８】
次に、フォトリソグラフィを用いて素子間分離領域に対応する開口部を有する素子間分離用レジストを形成する。素子間分離用レジストをマスクとして、塩素系ガスを用いたド
ライエッチング又はイオン注入法により素子間分離を行う（図示せず）。
【００２９】
素子間分離用レジストを除去した後、フォトリソグラフィを用いてソース電極１０８及びドレイン電極１０９の形成領域のそれぞれに対応する開口部を有するソース・ドレイン電極用レジストを形成する。その後、図８Ｂに示すように、ソース・ドレイン電極用レジストをマスクとして、塩素系ガスを用いたドライエッチングにより、ソース電極１０８及びドレイン電極１０９の形成予定領域におけるキャップ層１０７及び中間層１０６を除去する。すなわち、キャップ層１０７の一部及び中間層１０６の一部を除去する。なお、図８Ｂでは、ソース・ドレイン電極用レジストの図示を省略している。
【００３０】
ソース・ドレイン電極用レジストを除去した後、フォトリソグラフィ、蒸着及びリフトオフの技術を用いてソース電極１０８及びドレイン電極１０９の形成予定領域にＴａ及びＡｌを順次形成する。Ｔａの厚みは、例えば、約２０ｎｍである。Ａｌの厚みは、例えば、約２００ｎｍである。続いて、基板１０１を、例えば、窒素雰囲気中において約４００℃〜約１０００℃、例えば、約５５０℃で熱処理を行い、オーミック特性を確立する。これにより、図８Ｃに示すように、バリア層１０５上にソース電極１０８及びドレイン電極１０９が形成される。ソース電極１０８及びドレイン電極１０９は層構造を有し、Ａｌが上層であり、Ｔａが下層である。
【００３１】
次いで、図８Ｄに示すように、プラズマＣＶＤ（Chemical Vapor Deposition）法を用
いて、キャップ層１０７、ソース電極１０８及びドレイン電極１０９を覆うようにパッシベーション膜１１０を形成する。パッシベーション膜１１０の厚みは、約２ｎｍ〜約５００ｎｍであり、例えば、約１００ｎｍである。パッシベーション膜１１０の形成方法は、ＡＬＤ（Atomic Layer Deposition）法又はスパッタ法の何れであってもよい。また、パ
ッシベーション膜１１０の材料として、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを用いた酸化物、窒化物又は酸窒化物が好ましく、例えば、ＳｉＮがより好ましい。
【００３２】
次に、フォトリソグラフィを用いてゲート電極１１１の形成予定領域の一部に対応する開口部を有するゲート電極用レジストを形成する。図８Ｅに示すように、ゲート電極用レジストをマスクとして、弗素系ガス又は塩素系ガスを用いたドライエッチングにより、ゲート電極用レジストの開口部におけるパッシベーション膜１１０を除去する。なお、図８Ｅでは、ゲート電極用レジストの図示を省略している。また、ゲート電極用レジストをマスクとして、弗酸又はバッファード弗酸等を用いたウェットエッチングにより、ゲート電極用レジストの開口部におけるパッシベーション膜１１０を除去してもよい。
【００３３】
ゲート電極用レジストを除去した後、フォトリソグラフィ、蒸着及びリフトオフの技術を用いてゲート電極１１１の形成予定領域にＮｉ及びＡｕを順次形成する。Ｎｉの厚みは、例えば、約３０ｎｍである。Ａｕの厚みは、例えば、約４００ｎｍである。これにより、図８Ｆに示すように、キャップ層１０７上にゲート電極１１１が形成される。ゲート電極１１１は層構造を有し、Ａｕが上層であり、Ｎｉが下層である。以上の工程により、図８Ｆに示す半導体装置１が製造される。
【００３４】
第１実施形態に係る半導体装置１のソース電極１０８、ドレイン電極１０９及びゲート電極１１１の層構造は一例であり、単層及び多層を問わず他の層構造であってもよい。また、ソース電極１０８、ドレイン電極１０９及びゲート電極１１１の形成方法は一例であり、他の形成方法によってソース電極１０８、ドレイン電極１０９及びゲート電極１１１を形成してもよい。第１実施形態に係る半導体装置１の製造方法では、ソース電極１０８及びドレイン電極１０９を形成する際、熱処理を行っているが、オーミック特性が得られれば、熱処理を省略してもよい。また、ゲート電極１１１に更なる熱処理を行ってもよい。
【００３５】
第１実施形態に係る半導体装置１の基板１０１として、半絶縁性のＳｉＣ基板を用いているが、電界効果トランジスタの機能を有するエピタキシャル構造の部分に窒化物半導体が用いられていれば、他の基板材料を用いてもよい。また、基板１０１は、半絶縁性でもよいし、導電性であってもよい。例えば、第１実施形態に係る半導体装置１の基板１０１として、導電性のＳｉＣ基板、サファイヤ基板、ＧａＮ基板、Ｓｉ基板又はダイヤモンド基板を用いてもよい。
【００３６】
第１実施形態では、ショットキー型ゲート構造を用いているが、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造を用いてもよい。その場合、ゲート絶縁膜の形成方法
は、ＡＬＤ法、スパッタ法又はプラズマＣＶＤ法でもよいが、ＡＬＤ法が好ましい。また、ゲート絶縁膜の材料として、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗを用いた酸化物、窒化物、酸窒化物が好ましく、例えば、Ａｌ２Ｏ３が更に好ましい。
【００３７】
第１実施形態に係る半導体装置１では、チャネル層１０３とバリア層１０５との間にスペーサ層１０４が形成されている。第１実施形態に係る半導体装置１において、スペーサ層１０４の形成を省略してもよい。この場合、基板１０１上に、核形成層１０２、チャネル層１０３、バリア層１０５、中間層１０６及びキャップ層１０７が順次形成される。具体的には、図８Ａに示す工程において、基板１０１上に核形成層１０２を形成し、核形成層１０２上にチャネル層１０３を形成する。図８Ａに示す工程において、チャネル層１０３上にバリア層１０５を形成し、バリア層１０５上に中間層１０６を形成し、中間層１０６上にキャップ層１０７を形成する。半導体装置１の動作時において、チャネル層１０３におけるバリア層１０５との界面近傍に２ＤＥＧが発生する。
【００３８】
〈第２実施形態〉
第２実施形態について説明する。図９は、第２実施形態に係る半導体装置２の断面図である。第２実施形態に係る半導体装置２は、ＨＥＭＴ構造を有する半導体デバイスである。半導体装置２は、基板２０１と、核形成層２０２と、チャネル層２０３と、スペーサ層２０４と、バリア層２０５と、中間層２０６と、キャップ層２０７とを備える。基板２０１は、例えば、半絶縁性のＳｉＣ基板である。核形成層２０２は、ＡｌＮを含む。チャネル層２０３は、ＧａＮを含む。バリア層２０５は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１≦０．２０、０．６０≦ｙ１≦１．００）を含む。中間層２０６は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む。バリア層２０５と中間層２０６とが同一組成であってもよい。スペーサ層２０４は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０．３０≦ｘ３≦１．００）を含む。キャップ層２０７は、ＧａＮを含む。基板２０１上に、核形成層２０２、チャネル層２０３、スペーサ層２０４、バリア層２０５、中間層２０６及びキャップ層２０７が順次形成されている。バリア層２０５とキャップ層２０７との間にＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層２０６を挿入することで、キャップ層２０７へのＩｎ及びＡｌの拡散を抑制し、半導体装置２におけるシート抵抗の増加を抑制できる。
【００３９】
半導体装置２の中間層２０６のＩｎ組成が０．０４以下であることにより、キャップ層２０７内へのＩｎの拡散を抑制することができる。キャップ層２０７内へのＩｎの拡散が抑制されることで、半導体装置２の電気特性の劣化が抑制され、半導体装置２の信頼性が向上する。半導体装置２の中間層２０６のＡｌ組成が０．６０以下であることにより、キャップ層２０７内へのＡｌの拡散を抑制することができる。キャップ層２０７内へのＡｌの拡散が抑制されることで、半導体装置２の電気特性の劣化が抑制され、半導体装置２の信頼性が向上する。半導体装置２の中間層２０６のＡｌ組成が０．３０以上であることにより、半導体装置２におけるシート抵抗の増加を抑制することができる。半導体装置２の
スペーサ層２０４のＡｌ組成が０．３０以上であることにより、半導体装置２におけるシート抵抗の増加を抑制することができる。
【００４０】
半導体装置２は、ソース電極２０８と、ドレイン電極２０９と、パッシベーション膜２１０と、ゲート電極２１１と、コンタクト層２１３とを備える。コンタクト層２１３は、ｎ型のＧａＮを含む。コンタクト層２１３が、キャップ層２０７、中間層２０６、バリア層２０５及びスペーサ層２０４を貫通し、チャネル層２０３に接触している。図９に示す例では、コンタクト層２１３の端部が、チャネル層２０３の内部に入り込んでいる。コンタクト層２１３上にソース電極２０８及びドレイン電極２０９が形成されている。したがって、半導体装置２は、ソース電極２０８及びドレイン電極２０９の直下に設けられたコンタクト層２１３を備える。ソース電極２０８及びドレイン電極２０９の直下にコンタクト層２１３を設け、コンタクト層２１３がチャネル層２０３に接触することにより、チャネル層２０３とソース電極２０８及びドレイン電極２０９との間のコンタクト抵抗が低下する。キャップ層２０７上に、ゲート電極２１１が形成されている。パッシベーション膜２１０が、キャップ層２０７の一部を覆うと共に、ソース電極２０８及びドレイン電極２０９を覆っている。半導体装置２の動作時において、チャネル層２０３におけるスペーサ層２０４との界面近傍に２ＤＥＧが発生する。
【００４１】
（半導体装置の製造方法）
第２実施形態に係る半導体装置２の製造方法について、図１０Ａ〜図１０Ｇを参照して説明する。図１０Ａ〜図１０Ｇは、第２実施形態に係る半導体装置２の製造工程を示す断面図である。まず、図１０Ａに示すように、基板２０１を用意する。基板２０１は、半絶縁性のＳｉＣ基板である。次に、図１０Ａに示すように、ＭＯＶＰＥを用いて、基板２０１上に、核形成層２０２、チャネル層２０３、スペーサ層２０４、バリア層２０５、中間層２０６及びキャップ層２０７を順次形成する。
【００４２】
核形成層２０２は、ＡｌＮを含み、核形成層２０２の厚みは、例えば、約１００ｎｍである。チャネル層２０３は、ＧａＮを含み、チャネル層２０３の厚みは、例えば、約３μｍである。スペーサ層２０４は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０．３０≦ｘ３≦１．００）を含み、スペーサ層２０４の厚みは、例えば、約２ｎｍである。スペーサ層２０４の厚みが２ｎｍよりも厚くなり、半導体装置２全体の厚みが厚くなると、半導体装置２の高周波特性が劣化する可能性がある。また、スペーサ層２０４の厚みが２ｎｍよりも厚くなると、スペーサ層２０４の歪みが大きくなり、スペーサ層２０４にクラックが発生する可能性がある。したがって、スペーサ層２０４の厚みが２ｎｍ以下であることが好ましい。
【００４３】
バリア層２０５は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１≦０．２０、０．６０≦ｙ１≦１．００）を含み、バリア層２０５の厚みは、例えば、約１０ｎｍである。中間層２０６は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含み、中間層２０６の厚みは、例えば、約２ｎｍである。キャップ層２０７は、ＧａＮを含み、キャップ層２０７の厚みは、例えば、約２ｎｍである。図１８を参照して説明したように、キャップ層２０７の厚みを３ｎｍよりも厚くすると、半導体装置１の高周波特性が劣化する可能性がある。したがって、キャップ層２０７の厚みが３ｎｍ以下であることが好ましい。キャップ層２０７の厚みが３ｎｍ以下であることにより、半導体装置１の高周波特性を維持しつつ、キャップ層２０７へのＩｎ及びＡｌの拡散を抑制し、半導体装置２におけるシート抵抗の増加を抑制できる。
【００４４】
ＧａＮの成長には、原料ガスとして、Ｇａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ３）ガスの混合ガスを用いる。ＡｌＮの成長には、原料ガスとして、Ａｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガス及びＮＨ３ガスの混合ガスを用いる。ＩｎＡｌＧａＮの成長には、原料ガスとして、トリメチルインジウム（ＴＭＩｎ
）ガス、ＴＭＡｌガス、ＴＭＧａガス及びＮＨ３ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＩｎガス、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。また、各化合物半導体層の成長圧力は約１ｋＰａ〜約１００ｋＰａとし、各化合物半導体層の成長温度は約７００℃〜約１２００℃とする。
【００４５】
続いて、図１０Ｂに示すように、プラズマＣＶＤ法を用いて、キャップ層２０７上に表面保護膜２１２を形成する。表面保護膜２１２の形成方法は、ＡＬＤ法又はスパッタ法の何れであってもよい。また、表面保護膜２１２の材料として、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを用いた酸化物、窒化物又は酸窒化物が好ましく、例えば、ＳｉＯ２がより好ましい。次に、フォトリソグラフィを用いてソース電極２０８及びドレイン電極２０９の形成領域のそれぞれに対応する開口部を有するソース・ドレイン電極用レジストを形成する。その後、図１０Ｂに示すように、ソース・ドレイン電極用レジストをマスクとして、塩素系ガスを用いたドライエッチングにより、ソース電極２０８及びドレイン電極２０９の形成予定領域における表面保護膜２１２を除去する。また、このドライエッチングにより、コンタクト層２１３の形成予定領域におけるキャップ層２０７、中間層２０６、バリア層２０５、スペーサ層２０４及びチャネル層２０３の一部を除去する。したがって、キャップ層２０７の一部、中間層２０６の一部、バリア層２０５の一部、スペーサ層２０４の一部及びチャネル層２０３の一部を除去する。なお、図１０Ｂでは、ソース・ドレイン電極用レジストの図示を省略している。
【００４６】
次いで、図１０Ｃに示すように、ＭＯＶＰＥを用いて、コンタクト層２１３の形成予定領域に選択的にコンタクト層２１３を形成する。コンタクト層２１３の厚みは、例えば、約５０ｎｍである。その後、図１０Ｃに示すように、表面保護膜２１２を除去する。コンタクト層２１３に含まれるＧａＮをｎ型として成長する際、ｎ型不純物をＧａＮの原料ガスに添加する。ここでは、例えば、Ｓｉを含むシラン（ＳｉＨ４）ガスを所定の流量で原料ガスに添加し、ＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、例えば、約１×１０１９ｃｍ−３である。
【００４７】
続いて、フォトリソグラフィを用いて素子間分離領域に対応する開口部を有する素子間分離用レジストを形成する。素子間分離用レジストをマスクとして、塩素系ガスを用いたドライエッチング又はイオン注入法により素子間分離を行う（図示せず）。
【００４８】
素子間分離用レジストを除去した後、フォトリソグラフィ、蒸着及びリフトオフの技術を用いてソース電極２０８及びドレイン電極２０９の形成予定領域にＴａ及びＡｌを順次形成する。Ｔａの厚みは、例えば、約２０ｎｍである。Ａｌの厚みは、例えば、約２００ｎｍである。続いて、基板２０１を、例えば、窒素雰囲気中において約４００℃〜約１０００℃、例えば、約５５０℃で熱処理を行い、オーミック特性を確立する。これにより、図１０Ｄに示すように、コンタクト層２１３上にソース電極２０８及びドレイン電極２０９が形成される。ソース電極２０８及びドレイン電極２０９は層構造を有し、Ａｌが上層であり、Ｔａが下層である。
【００４９】
次に、図１０Ｅに示すように、プラズマＣＶＤ法を用いて、キャップ層２０７、ソース電極２０８及びドレイン電極２０９を覆うようにパッシベーション膜２１０を形成する。パッシベーション膜２１０の厚みは、約２ｎｍ〜約５００ｎｍであり、例えば、約１００ｎｍである。パッシベーション膜２１０の形成方法は、ＡＬＤ法又はスパッタ法の何れであってもよい。また、パッシベーション膜２１０の材料として、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを用いた酸化物、窒化物又は酸窒化物が好ましく、例えば、ＳｉＮがより好ましい。
【００５０】
次いで、フォトリソグラフィを用いてゲート電極２１１の形成予定領域の一部に対応す
る開口部を有するゲート電極用レジストを形成する。図１０Ｆに示すように、ゲート電極用レジストをマスクとして、弗素系ガス又は塩素系ガスを用いたドライエッチングにより、ゲート電極用レジストの開口部におけるパッシベーション膜２１０を除去する。なお、図１０Ｆでは、ゲート電極用レジストの図示を省略している。また、ゲート電極用レジストをマスクとして、弗酸又はバッファード弗酸等を用いたウェットエッチングにより、ゲート電極用レジストの開口部におけるパッシベーション膜２１０を除去してもよい。
【００５１】
ゲート電極用レジストを除去した後、フォトリソグラフィ、蒸着及びリフトオフの技術を用いてゲート電極２１１の形成予定領域にＮｉ及びＡｕを順次形成する。Ｎｉの厚みは、例えば、約３０ｎｍである。Ａｕの厚みは、例えば、約４００ｎｍである。これにより、図１０Ｇに示すように、キャップ層２０７上にゲート電極２１１が形成される。ゲート電極２１１は層構造を有し、Ａｕが上層であり、Ｎｉが下層である。以上の工程により、図１０Ｇに示す半導体装置１が製造される。
【００５２】
第２実施形態に係る半導体装置２のソース電極２０８、ドレイン電極２０９及びゲート電極２１１の層構造は一例であり、単層及び多層を問わず他の層構造であってもよい。また、ソース電極２０８、ドレイン電極２０９及びゲート電極２１１の形成方法は一例であり、他の形成方法によってソース電極２０８、ドレイン電極２０９及びゲート電極２１１を形成してもよい。第２実施形態に係る半導体装置２の製造方法では、ソース電極２０８及びドレイン電極２０９を形成する際、熱処理を行っているが、オーミック特性が得られれば、熱処理を省略してもよい。また、ゲート電極２１１に更なる熱処理を行ってもよい。
【００５３】
第２実施形態に係る半導体装置２の基板２０１として、半絶縁性のＳｉＣ基板を用いているが、電界効果トランジスタの機能を有するエピタキシャル構造の部分に窒化物半導体が用いられていれば、他の基板材料を用いてもよい。また、基板２０１は、半絶縁性でもよいし、導電性であってもよい。例えば、第２実施形態に係る半導体装置２の基板２０１として、導電性のＳｉＣ基板、サファイヤ基板、ＧａＮ基板、Ｓｉ基板又はダイヤモンド基板を用いてもよい。
【００５４】
第２実施形態では、ショットキー型ゲート構造を用いているが、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造を用いてもよい。その場合、ゲート絶縁膜の形成方法
は、ＡＬＤ法、スパッタ法又はプラズマＣＶＤ法でもよいが、ＡＬＤ法が好ましい。また、ゲート絶縁膜の材料として、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗを用いた酸化物、窒化物、酸窒化物が好ましく、例えば、Ａｌ２Ｏ３が更に好ましい。第２実施形態では、コンタクト層２１３に含まれるＧａＮにドーピングするｎ型不純物としてＳｉを用いているが、Ｇｅ、Ｓｎ又はＯ等を用いてもよい。
【００５５】
第２実施形態に係る半導体装置２では、チャネル層２０３とバリア層２０５との間にスペーサ層２０４が形成されている。第２実施形態に係る半導体装置２において、スペーサ層２０４の形成を省略してもよい。この場合、基板２０１上に、核形成層２０２、チャネル層２０３、バリア層２０５、中間層２０６及びキャップ層２０７が順次形成される。具体的には、図１０Ａに示す工程において、基板２０１上に核形成層２０２を形成し、核形成層２０２上にチャネル層２０３を形成する。図１０Ａに示す工程において、チャネル層２０３上にバリア層２０５を形成し、バリア層２０５上に中間層２０６を形成し、中間層２０６上にキャップ層２０７を形成する。図１０Ｂに示す工程において、キャップ層２０７の一部、中間層２０６の一部、バリア層２０５の一部及びチャネル層２０３の一部を除去する。図１０Ｃに示す工程において、コンタクト層２１３を形成する。これにより、キャップ層２０７、中間層２０６及びバリア層２０５を貫通し、チャネル層２０３に接触するコンタクト層２１３が形成される。半導体装置２の動作時において、チャネル層２０３
におけるバリア層２０５との界面近傍に２ＤＥＧが発生する。
【００５６】
〈第３実施形態〉
第３実施形態について、図１１を参照して説明する。第３実施形態は、ＧａＮ系ＨＥＭＴを含むディスクリートパッケージに関する。図１１は、第３実施形態に係るディスクリートパッケージを示す平面図である。図１１に示すＧａＮ系ＨＥＭＴを含むディスクリートパッケージの作製方法は以下の通りである。まず、ＧａＮ系ＨＥＭＴチップ３０１をはんだ等のダイアタッチ剤３０２を用いてリードフレーム３０８に固定する。続いて、Ａｌワイヤー３０３を用いたボンディングにより、ゲート電極をゲートリード３０４に接続し、ドレイン電極をドレインリード３０５に接続し、ソース電極をソースリード３０６に接続する。その後、トランスファーモールド法にてモールド樹脂３０７により封止を行う。次に、リードフレーム３０８を切り離す。これらの工程により、図１１に示すＧａＮ系ＨＥＭＴを含むディスクリートパッケージが作製される。
【００５７】
〈第４実施形態〉
第４実施形態について、図１２を参照して説明する。第４実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置を組み込んだサーバ（サーバ電源）に関する。図１２は、第４実施形態に係るＰＦＣ（Power Factor Correction）回路を示す結線図である。ＦＰＣ回路は、
ＦＰＣ回路基板に設けられたＧａＮ系ＨＥＭＴ４０１と、チョークコイル４０２と、ダイオード４０３と、コンデンサ４０４、４０５と、ダイオードブリッジ４０６とを備える。ＧａＮ系ＨＥＭＴ４０１として、第１実施形態に係る半導体装置１又は第２実施形態に係る半導体装置２が用いられてもよい。
【００５８】
ＧａＮ系ＨＥＭＴ４０１のドレイン電極に、チョークコイル４０２の一端子及びダイオード４０３のアノード端子が接続されている。チョークコイル４０２の他端子にコンデンサ４０４の一端子が接続されている。ダイオード４０３のカソード端子にコンデンサ４０５の一端子が接続されている。ＧａＮ系ＨＥＭＴ４０１のソース電極、コンデンサ４０４の他端子及びコンデンサ４０５の他端子が接地されている。コンデンサ４０４の両端子間には、ダイオードブリッジ４０６を介して交流電源（ＡＣ）４０７が接続されている。コンデンサ４０５の両端子間には、直流電源（ＤＣ）４０８が接続されている。ＧａＮ系ＨＥＭＴ４０１のゲート電極にゲートドライバが接続されている。ＦＰＣ回路の製造に際して、例えば、はんだ等を用いて、ＧａＮ系ＨＥＭＴ４０１のドレイン電極、チョークコイル４０２の一端子及びダイオード４０３のアノード端子を相互に接続する。ＦＰＣ回路の製造に際して、例えば、はんだ等を用いて、ＧａＮ系ＨＥＭＴ４０１のソース電極に、例えば、接地用の配線が接続される。ＦＰＣ回路の製造に際して、例えば、はんだ等を用いて、ＧａＮ系ＨＥＭＴ４０１のゲート電極にゲートドライバが接続される。これにより、図１２に示すＧａＮ系ＨＥＭＴを用いたＰＦＣ回路が作製される。図１２に示すＦＰＣ回路は、サーバの電源装置や他の電源装置に組み込まれて用いられてもよい。サーバの電源装置や他の電源装置に図１２に示すＦＰＣ回路を組み込むことで、信頼性の高い電源装置を構築することが可能である。
【００５９】
〈第５実施形態〉
第５実施形態について、図１３を参照して説明する。第５実施形態は、高出力増幅器（高周波増幅器）に関する。図１３は、高出力増幅器５０１の構成図である。高出力増幅器５０１は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。高出力増幅器５０１は、ディジタル・プレディストーション回路５１１、ミキサー５１２、パワーアンプ５１３及び方向性結合器５１４を備えている。ディジタル・プレディストーション回路５１１は、入力信号の非線形歪みを補償する。ミキサー５１２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ５１３は、交流信号とミキシングされた入力信号を増幅する。図１３に示す例では、パワーアンプ５１３は、第１実施形態
に係る半導体装置１及び第２実施形態に係る半導体装置２の何れかを有してもよい。方向性結合器５１４は、入力信号や出力信号のモニタリング等を行う。図１３に示す例では、例えば、スイッチの切り替えにより、ミキサー５１２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路５１１に送出することが可能である。
【００６０】
以上の第１実施形態〜第５実施形態に関し、更に以下の付記を示す。
（付記１）
基板と、
前記基板の上方に形成されたＧａＮを含むチャネル層と、
前記チャネル層上に形成されたＩｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１＜０．２０、０．００≦ｙ１≦０．６０）を含むバリア層と、
前記バリア層上に形成されたＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層と、
前記中間層上に形成されたＧａＮを含むキャップ層と、
を備えることを特徴とする半導体装置。
（付記２）
ｎ型のＧａＮを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層及び前記バリア層を貫通し、前記チャネル層に接触していることを特徴とする付記１に記載の半導体装置。
（付記３）
前記チャネル層と前記バリア層との間にＡｌｘ３Ｇａ１−ｘ３Ｎ（０．３０≦ｘ３≦１．００）を含むスペーサ層を備えることを特徴とする付記１に記載の半導体装置。
（付記４）
前記スペーサ層の厚みが２ｎｍ以下であることを特徴とする付記３に記載の半導体装置。
（付記５）
ｎ型のＧａＮを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層、前記バリア層及び前記スペーサ層を貫通し、前記チャネル層に接触していることを特徴とする付記３又は４に記載の半導体装置。
（付記６）
前記キャップ層の厚みが３ｎｍ以下であることを特徴とする付記１から５の何れか一項に記載の半導体装置。
（付記７）
前記バリア層と前記中間層とが同一組成であることを特徴とする請求項１から６の何れか一項に記載の半導体装置。
（付記８）
付記１から７の何れか一項に記載の半導体装置を有することを特徴とする高出力増幅器。
（付記９）
付記１から７の何れか一項に記載の半導体装置を有することを特徴とする電源装置。
【００６１】
（付記１０）
基板の上方にＧａＮを含むチャネル層を形成する工程と、
前記チャネル層上にＩｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０．００≦ｘ１＜０．２０、０．００≦ｙ１≦０．６０）を含むバリア層を形成する工程と、
前記バリア層上にＩｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０．００≦ｘ２＜０．０４、０．３０≦ｙ２≦０．６０）を含む中間層を形成する工程と、
前記中間層上にＧａＮを含むキャップ層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記１１）
前記キャップ層を形成した後、前記キャップ層の一部、前記中間層の一部、前記バリア層の一部及び前記チャネル層の一部を除去する工程と、
前記キャップ層、前記中間層及び前記バリア層を貫通し、前記チャネル層に接触するコンタクト層を形成する工程と、
前記コンタクト層上にソース電極及びドレイン電極を形成する工程と、
を備え、
前記コンタクト層は、ｎ型のＧａＮを含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記バリア層を形成する工程の前に、前記チャネル層と前記バリア層との間にＡｌｘ３Ｇａ１−ｘ３Ｎ（０．３０≦ｘ３≦１．００）を含むスペーサ層を形成する工程を備えることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３）
前記スペーサ層の厚みが２ｎｍ以下であることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記キャップ層を形成した後、前記キャップ層の一部、前記中間層の一部、前記バリア層の一部、前記スペーサ層の一部及び前記チャネル層の一部を除去する工程と、
前記キャップ層、前記中間層、前記バリア層及び前記スペーサ層を貫通し、前記チャネル層に接触するコンタクト層を形成する工程と、
前記コンタクト層上にソース電極及びドレイン電極を形成する工程と、
を備え、
前記コンタクト層は、ｎ型のＧａＮを含むことを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
（付記１５）
前記キャップ層の厚みが３ｎｍ以下であることを特徴とする付記１０から１４の何れか一項に記載の半導体装置の製造方法。
（付記１６）
前記バリア層と前記中間層とが同一組成であることを特徴とする付記１０から１５の何れか一項に記載の半導体装置の製造方法。
【符号の説明】
【００６２】
１、２  半導体装置
１０１、２０１  基板
１０２、２０２  核形成層
１０３、２０３  チャネル層
１０４、２０４  スペーサ層
１０５、２０５  Ｎバリア層
１０６、２０６  Ｎ中間層
１０７、２０７  キャップ層
１０８、２０８  ソース電極
１０９、２０９  ドレイン電極
１１０、２１０  パッシベーション膜
１１１、２１１  ゲート電極
２１２  表面保護膜
２１３  ＧａＮコンタクト層
３０１  ＧａＮ系ＨＥＭＴチップ
４０１  ＧａＮ系ＨＥＭＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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