(57)【要約】【課題】低電圧で書き込むことができるＳＯＩ基板を用いた半導体記憶装置の書き込み方法を提供する。【解決手段】シリコン基板１１、絶縁層１２及びシリコン層１３を備えたＳＯＩ基板１０と、前記シリコン層１３に形成されたソース領域１５、ドレイン領域１６及びボディー領域１４と、前記ボディー領域１４上にゲート絶縁膜１７を介して形成されたフローティングゲート電極１８と、を具備する半導体記憶装置において、前記ボディー領域１４の電位をフローティングにして書き込み動作を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板、絶縁層及びシリコン層を備えたＳＯＩ基板と、
前記シリコン層に形成されたソース領域、ドレイン領域及びボディー領域と、
前記ボディー領域上にゲート絶縁膜を介して形成されたフローティングゲート電極と、
を具備する半導体記憶装置において、
前記ボディー領域の電位をフローティングにして書き込み動作を行う半導体記憶装置の書き込み方法。
【請求項２】
前記ボディー領域を所定の電位に固定した後に、前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行う、請求項１記載の半導体記憶装置の書き込み方法。
【請求項３】
前記半導体記憶装置が複数配置されており、
前記複数の半導体記憶装置それぞれの前記ボディー領域を所定の電位に固定した後に、前記複数の半導体記憶装置のうちの少なくとも一つの半導体記憶装置の前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行う、請求項１又は２記載の半導体記憶装置の書き込み方法。
【請求項４】
前記シリコン層に形成された電極をさらに含み、
前記電極は前記ボディー領域に電気的に接続されており、
前記電極は前記ソース領域及び前記ドレイン領域と電気的に分離されている、請求項１〜３のいずれか１項記載の半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ(Silicon On Insulator)基板を用いた半導体記憶装置の書き込み方法に関する。
【背景技術】
【０００２】
電気的な書き込みが可能な不揮発性メモリとしては、従来ＥＥＰＲＯＭ等がある（例えば特許文献１参照）。ＥＥＰＲＯＭでは電子を制御ゲートによって絶縁膜を通過させ、フローティングゲートに電子を注入することでデータを書き込むため、書き込み時に高電界（高電圧、例えば１５Ｖ）が必要だった。しかし、書き込み時に１５Ｖ等の高電圧を必要とする不揮発性メモリは部分空乏型薄膜ＳＯＩプロセスを用いた低消費電力のＩＣのメモリとしては構成しにくい。そこで、部分空乏型薄膜ＳＯＩプロセスを用いた低消費電力のＩＣに作り込みやすく、低電圧で書き込み可能な不揮発性メモリが求められている。
【０００３】
部分空乏型薄膜ＳＯＩプロセスを用いた不揮発性メモリとしてはＦＡＭＯＳ (Floating gate Avalanche injection Metal Oxide Semiconductor)がある。この不揮発性メモリは、ボディー領域の電位を固定して書き込みが行われる。この書き込みには通常約６Ｖの電圧が必要となる。一方、通常の薄膜ＳＯＩプロセスでは、トランジスターの接合耐圧が５Ｖ以下と低い。そのため、不揮発性メモリの書き込みに接合耐圧以上の電圧（約６Ｖ）が必要となる。
【０００４】
そこで、ＳＯＩ基板のシリコン層の厚さを厚くして耐圧を高めて不揮発性メモリを作製することが考えられる。もしくは、トランジスターはＳＯＩ基板に作製し、不揮発性メモリはバルク基板に作製するというＳＯＩとバルクを混載したデバイスを用いることが考えられる。
【０００５】
しかし、前者はＳＯＩ基板の特徴の一つである低リーク及び低パワー化を損なうという問題があり、後者はプロセスが複雑となり、高コストとなるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１２３７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様は、低電圧で書き込むことができるＳＯＩ基板を用いた半導体記憶装置の書き込み方法に関連している。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の一態様に係る半導体記憶装置は、シリコン基板、絶縁層及びシリコン層を備えたＳＯＩ基板と、前記シリコン層に形成されたソース領域、ドレイン領域及びボディー領域と、前記ボディー領域上にゲート絶縁膜を介して形成されたフローティングゲート電極と、を具備する半導体記憶装置において、前記ボディー領域の電位をフローティングにして書き込み動作を行う。
【０００９】
本発明の一態様によれば、ボディー領域の電位をフローティングにすることにより、低電圧で書き込みが可能となる。
【００１０】
また、前記ボディー領域を所定の電位に固定した後に、前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行う。それにより、低電圧で書き込みが可能となる。
【００１１】
また、前記半導体記憶装置が複数配置されており、前記複数の半導体記憶装置それぞれの前記ボディー領域を所定の電位に固定した後に、前記複数の半導体記憶装置のうちの少なくとも一つの半導体記憶装置の前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行っても良い。それにより、低電圧で書き込みが可能となる。
【００１２】
また、前記シリコン層に形成された電極をさらに含み、前記電極は前記ボディー領域に電気的に接続されており、前記電極は前記ソース領域及び前記ドレイン領域と電気的に分離されていると良い。そして、ボディー領域の電位をフローティングにすることにより、低電圧で書き込みが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す平面図。
【図２】図１に示すＡ−Ａ'線に沿った断面図。
【図３】図１に示すＢ−Ｂ'線に沿った断面図。
【図４】ＦＡＭＯＳの書き込み方法を説明するための平面図。
【図５】ＦＡＭＯＳの読み出し方法を説明するための平面図。
【図６】図１〜図３に示すＦＡＭＯＳを作製し、そのＦＡＭＯＳの動作を確認する試験を行った結果を示す図。
【図７】本発明の第２の実施形態に係る半導体記憶装置を示す平面図。
【図８】本発明の第３の実施形態に係る半導体記憶装置を示す平面図。
【図９】本発明の第４の実施形態に係る半導体記憶装置を示す平面図。
【図１０】本発明の第５の実施形態に係る半導体記憶装置を示す平面図。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置を示す平面図である。図２は、図１に示すＡ−Ａ'線に沿った断面図である。図３は、図１に示すＢ−Ｂ'線に沿った断面図である。
【００１５】
図１〜図３に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはシリコン基板１１、絶縁層１２及びシリコン層１３を備えたＳＯＩ基板１０を有し、シリコン層１３にはＮ型のボディー領域１４が形成されている。シリコン層１３には、ボディー領域１４の両側に位置するＰ＋型のソース領域１５及びＰ＋型のドレイン領域１６が形成されている。シリコン層１３は例えばポリシリコン層である。なお、本実施形態では、ソース領域１５及びドレイン領域１６を図１及び図２に示す位置に配置しているが、ソース領域とドレイン領域を入れ替えて実施してもよい。
【００１６】
ボディー領域１４上にはゲート絶縁膜１７が形成されており、このゲート絶縁膜１７は例えばシリコン酸化膜である。ゲート絶縁膜１７上にはフローティングゲート電極１８が形成されている。
【００１７】
図１及び図３に示すように、シリコン層１３には、ボディー領域１４に電気的に接続されたＮ＋型の電極層１９が形成されている。この電極層１９はボディー領域１４の電位を固定するために電圧を印加する電極として機能する。
【００１８】
図１に示すように、フローティングゲート電極１８の平面形状はＴ型を有しており、フローティングゲート電極１８の下に位置するボディー領域１４の平面形状もＴ型を有している。そのため、電極層１９はＰ＋型のソース領域１５及びＰ＋型のドレイン領域１６とボディー領域１４によって電気的に分離されている（図３参照）。
【００１９】
なお、本実施形態では、Ｎ型のボディー領域１４、Ｐ＋型のソース領域１５、Ｐ＋型のドレイン領域１６及びＮ＋型の電極層１９を用いているが、導電型を逆にすることも可能である。
【００２０】
次に、図１〜図３に示すＦＡＭＯＳの書き込み方法について説明する。
図４は、ＦＡＭＯＳの書き込み方法を説明するための平面図である。
電極層１９の電位をフローティングにすることで、ボディー領域１４の電位をフローティングとする。この状態で、ドレイン領域１６に電位を与えて書き込み動作を行う。
【００２１】
詳細には、ソース領域１５を０Ｖとし、ドレイン領域１６に例えば−３Ｖの電圧を印加すると、ボディー領域１４の電位がフローティングであるため、ボディー領域１４に電子が蓄積される。そのため、ボディー領域１４の電位が下がり、ボディー領域１４において寄生バイポーラがオンされる。その寄生バイポーラにより自己増幅された電流による電子がフローティングゲート電極１８に注入される。
【００２２】
このようにボディー領域１４の電位をフローティングにすることで、部分空乏型ＳＯＩ特有の基板浮遊効果を利用し、低電圧でもゲートに十分な電荷の注入が可能となり、低電圧で書き込みを実行することができる。
【００２３】
図５は、ＦＡＭＯＳの読み出し方法を説明するための平面図である。
電極層１９の電位を０Ｖとすることで、ボディー領域１４の電位を０Ｖに固定する。この状態で、ドレイン領域１６に電位を与えて読み出し動作を行う。
【００２４】
詳細には、ボディー領域１４の電位を０Ｖに固定している場合、ソース領域１５を０Ｖとし、ドレイン領域１６に例えば−３Ｖの電圧を印加しても、フローティングゲート電極１８に電子が注入されないため、ソースとドレイン間に電流が流れない。ボディー領域１４の電位を固定しているため、低電圧での書き込みを抑えることができ、誤書き込みの発生を低くすることができる。
【００２５】
図６は、図１〜図３に示すＦＡＭＯＳを作製し、そのＦＡＭＯＳの動作を確認する試験を行った結果を示す図である。
【００２６】
まず、「◆３端子」の試験を行った。
詳細には、フローティングゲート電極に電子が注入されていない状態で、電極層（Ｎ＋）の電位を０Ｖとすることで、ボディー領域の電位を０Ｖに固定する。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に−２．５Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、ソースとドレイン間に電流の急激な増加は見られず、フローティングゲートに電子が注入されていないことが確認された。
【００２７】
次に、「■Ｂｏｄｙ  Ｏｐｅｎ」の試験を行った。
詳細には、電極層（Ｎ＋）の電位をフローティングにすることで、ボディー領域の電位をフローティングにする。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に−０．９Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、約−２．７５Ｖから流れる電流量が急激に増加してフローティングゲートに電子が注入されたことが確認された。
【００２８】
次に、「▲３端子」の試験を行った。
詳細には、電極層（Ｎ＋）の電位を０Ｖとすることで、ボディー領域の電位を０Ｖに固定する。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に０Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、０Ｖを超えてから多量の電流が流れ、フローティングゲートに電子が注入されていることが確認された。
【００２９】
次に、「×Ｂｏｄｙ  Ｏｐｅｎ」の試験を行った。
詳細には、電極層（Ｎ＋）の電位をフローティングにすることで、ボディー領域の電位をフローティングにする。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に０Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、０Ｖを超えてから多量の電流が流れることが確認された。フローティングゲートに電子が注入されるとＦＡＭＯＳがオン状態となるため、ボディー領域の電位をフローティングにしてもソースとドレイン間に電流が流れて動作する。
【００３０】
以上のＦＡＭＯＳの動作試験によれば、ボディー領域の電位をフローティングにすることにより、低電圧で書き込みが可能となる。また、読み出し動作を行う時に、ボディー領域の電位を０Ｖに固定することにより、誤書き込みの発生を低くすることができる。
【００３１】
本実施形態によるＦＡＭＯＳをＳＯＩ基板に複数配置して記憶装置を作製した場合、この記憶装置は次のように動作させることができる。
複数のＦＡＭＯＳそれぞれのボディー領域を所定の電位（例えば０Ｖ）に固定した後に、複数のＦＡＭＯＳのうちの少なくとも一つのＦＡＭＯＳのボディー領域の電位を所定の電位からフローティングに変更して書き込み動作を行う。例えば、書き込み先のメモリセル（ＦＡＭＯＳ）の周辺のメモリセルのボディー領域の電位を固定した状態で、書き込み対象のメモリセルのボディー領域の電位をフローティングに変更して書き込み動作を行う。
【００３２】
また、上記の書き込み動作を行う一つのＦＡＭＯＳに注目した場合、このＦＡＭＯＳは次のように動作している。
書き込みも読み出しもしていないＦＡＭＯＳのボディー領域を所定の電位（例えば０Ｖ）に固定した後に、そのボディー領域の電位を所定の電位からフローティングに変更して書き込み動作を行っている。
【００３３】
本実施形態によれば、ＳＯＩのボディー領域の電位をコントロールすることにより、低電圧で書き込みができ、かつ誤書き込みの発生が低い不揮発性メモリを実現することができる。
【００３４】
また、不揮発性メモリをＳＯＩ基板に作製することで、トランジスターはＳＯＩ基板に作製し、不揮発性メモリはバルク基板に作製するというＳＯＩとバルクを混載したデバイスを用いる必要がなくなる。その結果、安価な不揮発性メモリが提供可能となる。
【００３５】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る半導体記憶装置を示す平面図である。
図７に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極２８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域２５及びＰ＋型のドレイン領域２６が形成されている。なお、本実施形態では、ソース領域２５及びドレイン領域２６を図７に示す位置に配置しているが、ソース領域とドレイン領域を入れ替えて実施してもよい。
【００３６】
ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層２９が形成されている。この電極層２９はボディー領域の電位を固定するために電圧を印加する電極として機能する。
【００３７】
フローティングゲート電極２８の平面形状はＴ型を有しており、フローティングゲート電極２８の下に位置するボディー領域の平面形状もＴ型を有している。そのため、電極層２９はＰ＋型のソース領域２５及びＰ＋型のドレイン領域２６とボディー領域によって電気的に分離されている。
【００３８】
本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００３９】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る半導体記憶装置を示す平面図である。
図８に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極３８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域３５及びＰ＋型のドレイン領域３６が形成されている。
【００４０】
ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層３９が形成されており、この電極層３９はフローティングゲート電極３８の下方のボディー領域に電気的に接続されている。このボディー領域の電位を固定するために電圧を印加する電極として電極層３９は機能する。
【００４１】
ＳＯＩ基板のシリコン層には、Ｎ型の分離用シリコン層３７が形成されており、この分離用シリコン層３７によって電極層３９はＰ＋型のソース領域３５及びＰ＋型のドレイン領域３６と電気的に分離されている。
【００４２】
本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００４３】
＜第４の実施形態＞
図９は、本発明の第４の実施形態に係る半導体記憶装置を示す平面図である。
図９に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極４８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域４５及びＰ＋型のドレイン領域４６が形成されている。
【００４４】
ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層４９が形成されており、この電極層４９はフローティングゲート電極４８の下方のボディー領域に電気的に接続されている。このボディー領域の電位を固定するために電圧を印加する電極として電極層４９は機能する。
【００４５】
ＳＯＩ基板のシリコン層には、Ｎ型の分離用シリコン層４７が形成されており、この分離用シリコン層４７によって電極層４９はＰ＋型のソース領域４５と電気的に分離されている。また、電極層４９はボディー領域によってＰ＋型のドレイン領域４６と電気的に分離されている。
【００４６】
本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００４７】
＜第５の実施形態＞
図１０は、本発明の第５の実施形態に係る半導体記憶装置を示す平面図である。
図１０に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極５８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域５５及びＰ＋型のドレイン領域５６が形成されている。
【００４８】
ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層５９が形成されており、この電極層５９はフローティングゲート電極５８の下方のボディー領域に電気的に接続されている。このボディー領域の電位を固定するために電圧を印加する電極として電極層５９は機能する。
【００４９】
ＳＯＩ基板のシリコン層には、Ｎ型の分離用シリコン層５７が形成されており、この分離用シリコン層５７によって電極層５９はＰ＋型のソース領域５５と電気的に分離されている。また、電極層５９はボディー領域によってＰ＋型のドレイン領域５６と電気的に分離されている。
【００５０】
本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００５１】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。
【符号の説明】
【００５２】
１０…ＳＯＩ基板、１１…シリコン基板、１２…絶縁層、１３…シリコン層、１４…Ｎ型のボディー領域、１５…Ｐ＋型のソース領域、１６…Ｐ＋型のドレイン領域、１７…ゲート絶縁膜、１８…フローティングゲート電極、１９…Ｎ＋型の電極層、２５…Ｐ＋型のソース領域、２６…Ｐ＋型のドレイン領域、２８…フローティングゲート電極、２９…Ｎ＋型の電極層、３５…Ｐ＋型のソース領域、３６…Ｐ＋型のドレイン領域、３７…Ｎ型の分離用シリコン層、３８…フローティングゲート電極、３９…Ｎ＋型の電極層、４５…Ｐ＋型のソース領域、４６…Ｐ＋型のドレイン領域、４７…Ｎ型の分離用シリコン層、４８…フローティングゲート電極、４９…Ｎ＋型の電極層、５５…Ｐ＋型のソース領域、５６…Ｐ＋型のドレイン領域、５７…Ｎ型の分離用シリコン層、５８…フローティングゲート電極、５９…Ｎ＋型の電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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