(57)【要約】  【課題】  プレーナ型トランジスタとフィン型トランジスタを混載する半導体製品の製造歩留り向上および信頼性向上を図る。  【解決手段】  プレーナ型トランジスタとフィン型トランジスタを混載する半導体装置において、フィン型トランジスタ領域の素子分離を形成する前に、プレーナ型トランジスタ領域の素子分離形成用のハードマスクを薄厚化する。【選択図】  図２
2019186378.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面上に、シリコン窒化膜を成膜する工程、
（ｂ）前記（ａ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記半導体基板の主面の第１の領域に、第１のトレンチを形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１のトレンチ内を埋め込むように、前記半導体基板の主面上に第１のシリコン酸化膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面に第１のＣＭＰ研磨処理を施し、前記第１のトレンチ内の前記第１のシリコン酸化膜を残して、前記半導体基板の主面上の前記第１のシリコン酸化膜を除去する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面にドライエッチング処理を施し、前記第１の領域のシリコン窒化膜を所定の量エッチングする工程、
（ｆ）前記（ｅ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記半導体基板の主面の第２の領域に、第２のトレンチを形成する工程、
（ｇ）前記（ｆ）工程の後、前記第２のトレンチ内を埋め込むように、前記半導体基板の主面上に第２のシリコン酸化膜を成膜する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面に第２のＣＭＰ研磨処理を施し、前記第２のトレンチ内の前記第２のシリコン酸化膜を残して、前記半導体基板の主面上の前記第２のシリコン酸化膜を除去する工程。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（ｄ）工程と前記（ｅ）工程の間に、さらに以下の工程を有する半導体装置の製造方法；
（ｉ）前記半導体基板の主面上に、アモルファスシリコン膜を成膜する工程、
（ｊ）前記（ｉ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記第２の領域に、前記アモルファスシリコン膜からなる第１のマスクパターンを形成する工程、
（ｋ）前記（ｊ）工程の後、前記第１のマスクパターンを覆うように、前記半導体基板の主面上に第３のシリコン酸化膜を成膜し、ドライエッチングにより前記第１のマスクパターンの側壁に前記第３のシリコン酸化膜からなるサイドウォールを形成する工程、
（ｌ）前記（ｋ）工程の後、ドライエッチングにより前記第１のマスクパターンを選択的に除去し、前記第２の領域に、前記サイドウォールからなる第２のマスクパターンを形成する工程。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記（ｅ）工程における前記シリコン窒化膜のエッチング量は、５ｎｍ以上、５０ｎｍ以下である半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記第１の領域にプレーナ型ＭＩＳトランジスタが形成され、
前記第２の領域にフィン型ＭＩＳトランジスタが形成される半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記フィン型ＭＩＳトランジスタはスプリットゲート型ＭＯＮＯＳフラッシュメモリである半導体装置の製造方法。
【請求項６】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面上に、シリコン窒化膜を成膜する工程、
（ｂ）前記（ａ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記半導体基板の主面の第１の領域の前記シリコン窒化膜を所定の量エッチングする工程、
（ｃ）前記（ｂ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記第１の領域に、第１のトレンチを形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１のトレンチ内を埋め込むように、前記半導体基板の主面上に第１のシリコン酸化膜を成膜する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面に第１のＣＭＰ研磨処理を施し、前記第１のトレンチ内の前記第１のシリコン酸化膜を残して、前記半導体基板の主面上の前記第１のシリコン酸化膜を除去する工程、
（ｆ）前記（ｅ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記半導体基板の主面の第２の領域に、第２のトレンチを形成する工程、
（ｇ）前記（ｆ）工程の後、前記第２のトレンチ内を埋め込むように、前記半導体基板の主面上に第２のシリコン酸化膜を成膜する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面に第２のＣＭＰ研磨処理を施し、前記第２のトレンチ内の前記第２のシリコン酸化膜を残して、前記半導体基板の主面上の前記第２のシリコン酸化膜を除去する工程。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記（ｅ）工程と前記（ｆ）工程の間に、さらに以下の工程を有する半導体装置の製造方法；
（ｉ）前記半導体基板の主面上に、アモルファスシリコン膜を成膜する工程、
（ｊ）前記（ｉ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記第２の領域に、前記アモルファスシリコン膜からなる第１のマスクパターンを形成する工程、
（ｋ）前記（ｊ）工程の後、前記第１のマスクパターンを覆うように、前記半導体基板の主面上に第３のシリコン酸化膜を成膜し、ドライエッチングにより前記第１のマスクパターンの側壁に前記第３のシリコン酸化膜からなるサイドウォールを形成する工程、
（ｌ）前記（ｋ）工程の後、ドライエッチングにより前記第１のマスクパターンを選択的に除去し、前記第２の領域に、前記サイドウォールからなる第２のマスクパターンを形成する工程。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記（ｂ）工程における前記シリコン窒化膜のエッチング量は、５ｎｍ以上、５０ｎｍ以下である半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法であって、
前記第１の領域にプレーナ型ＭＩＳトランジスタが形成され、
前記第２の領域にフィン型ＭＩＳトランジスタが形成される半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記フィン型ＭＩＳトランジスタはスプリットゲート型ＭＯＮＯＳフラッシュメモリである半導体装置の製造方法。
【請求項１１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面上に、シリコン窒化膜を成膜する工程、
（ｂ）前記（ａ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記半導体基板の主面の第１の領域に、第１のトレンチを形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１のトレンチ内を埋め込むように、前記半導体基板の主面上に第１のシリコン酸化膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面に第１のＣＭＰ研磨処理を施し、前記第１のトレンチ内の前記第１のシリコン酸化膜を残して、前記半導体基板の主面上の前記第１のシリコン酸化膜を除去する工程、
（ｅ）前記（ｄ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記半導体基板の主面の第２の領域に、第２のトレンチを形成する工程、
（ｆ）前記（ｅ）工程の後、前記第２のトレンチ内を埋め込むように、前記半導体基板の主面上に第２のシリコン酸化膜を成膜する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面に第２のＣＭＰ研磨処理を施し、前記第２のトレンチ内の前記第２のシリコン酸化膜を残して、前記半導体基板の主面上の前記第２のシリコン酸化膜を除去する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面に酸化処理を施し、前記半導体基板の主面に露出したシリコン窒化膜の表面に酸化層を形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面に第３のＣＭＰ研磨処理を施し、前記酸化層を除去する工程。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記（ｄ）工程と前記（ｅ）工程の間に、さらに以下の工程を有する半導体装置の製造方法；
（ｊ）前記半導体基板の主面上に、アモルファスシリコン膜を成膜する工程、
（ｋ）前記（ｊ）工程の後、フォトリソグラフィおよびドライエッチングにより、前記第２の領域に、前記アモルファスシリコン膜からなる第１のマスクパターンを形成する工程、
（ｌ）前記（ｋ）工程の後、前記第１のマスクパターンを覆うように、前記半導体基板の主面上に第３のシリコン酸化膜を成膜し、ドライエッチングにより前記第１のマスクパターンの側壁に前記第３のシリコン酸化膜からなるサイドウォールを形成する工程、
（ｍ）前記（ｌ）工程の後、ドライエッチングにより前記第１のマスクパターンを選択的に除去し、前記第２の領域に、前記サイドウォールからなる第２のマスクパターンを形成する工程。
【請求項１３】
請求項１１に記載の半導体装置の製造方法であって、
前記（ｈ）工程における前記酸化層の厚みは、５ｎｍ以上、５０ｎｍ以下である半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法であって、
前記第１の領域にプレーナ型ＭＩＳトランジスタが形成され、
前記第２の領域にフィン型ＭＩＳトランジスタが形成される半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記フィン型ＭＩＳトランジスタはスプリットゲート型ＭＯＮＯＳフラッシュメモリである半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造とその製造方法に係り、特に、プレーナ型トランジスタとフィン型トランジスタを混載する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体製品の高機能化に伴い、１つの半導体チップにメモリ素子や高耐圧素子、論理素子（ロジック素子）が混載される半導体製品が広く普及している。
【０００３】
論理素子（ロジック素子）と共に混載されるメモリ素子として、スプリットゲート型ＭＯＮＯＳフラッシュメモリ（SG-MONOS）がある。このSG-MONOSは、電荷トラップ膜としてＭＯＮＯＳ膜（Metal Oxide Nitride Oxide Silicon）を採用し、さらにゲート電極を、選択ゲート（CG）とメモリゲート（MG）の２つに分けたチャージトラップ（電荷トラップ）型のフラッシュメモリである。
【０００４】
また、メモリ素子においては、半導体プロセスの微細化に有利で、従来のプレーナ構造のトランジスタに比べ、トランジスタ性能の向上と消費電力の抑制に有効なフィン構造を導入したフィン型トランジスタ（Fin-FET）が採用されつつあり、フィン構造のスプリットゲート型ＭＯＮＯＳフラッシュメモリ（SG-MONOS）の開発が進められている。
【０００５】
一方、高耐圧素子、論理素子（ロジック素子）においては、主に製造コストの観点から従来のプレーナ型トランジスタが主流であり、プレーナ型トランジスタとフィン型トランジスタを混載するための半導体プロセス開発に関する様々な取り組みがなされている。
【０００６】
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、プレーナ型トランジスタとフィン型トランジスタの両方を搭載した半導体装置において、プレーナ型トランジスタ領域の素子分離層の高さをフィン型トランジスタ領域の素子分離層の高さよりも大きく、かつ、フィン型トランジスタ領域は複数の高さの素子分離層を形成することで、個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置を実現することが記載されている。
【０００７】
また、特許文献２には、サイドウォール・パターン・トランスファ（ＳＷＴ：Sidewall Pattern Transfer）技術を用いて、ピッチ幅が狭く、かつ均一なフィンを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２０１０２１号公報
【特許文献２】特開２００６−３５１６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、スプリットゲート型ＭＯＮＯＳフラッシュメモリ（SG-MONOS）に高耐圧素子やロジック素子等の周辺素子を混載する場合、SG-MONOS部にはフィン型トランジスタ（Fin-FET構造）が採用され、周辺素子にはプレーナ型トランジスタが採用される。
【００１０】
ところで、プレーナ型トランジスタとフィン型トランジスタを混載する半導体プロセスにおいては、プレーナ型トランジスタ領域とフィン型トランジスタ領域の両方の領域に素子分離（ＳＴＩ：Shallow Trench Isolation）を同時に形成することは困難であるため、プレーナ型トランジスタ領域の素子分離（ＳＴＩ）を形成した後に、フィン型トランジスタ領域に素子分離（ＳＴＩ）形成している。
【００１１】
そのため、プレーナ型トランジスタ領域に素子分離（ＳＴＩ）を形成する際のＣＭＰ研磨（Chemical Mechanical Polishing）と、フィン型トランジスタ領域に素子分離（ＳＴＩ）を形成する際のＣＭＰ研磨の少なくとも２回のＣＭＰ研磨を実施する必要がある。
【００１２】
しかしながら、２度目のＣＭＰ研磨、すなわちフィン型トランジスタ領域に素子分離（ＳＴＩ）を形成する際のＣＭＰ研磨では、研磨する埋め込み酸化膜の下地のパターン占有率が異なるため、低ディッシング性能を持ったオートストップタイプのスラリーが使用される。このオートストップタイプのスラリーは、シリコン酸化膜（SiO2）とシリコン窒化膜（Si3N4）の研磨レートの差が小さく、かつ両者の研磨レートが低くなる特性を有している。
【００１３】
このスラリーを使用した場合、ＣＭＰ研磨によりプレーナ型トランジスタ領域の素子分離（ＳＴＩ）形成用のSi3N4ハードマスクが露出した後は、ＣＭＰ研磨レートが極端に低下するため、フィン型トランジスタ領域のSi3N4ハードマスクが後退した領域に関しては、本来研磨されるべき埋め込み酸化膜がSi3N4ハードマスク上に残り、その後のSi3N4ハードマスクの除去が困難となる。そのため、研磨されずに残ったシリコン酸化膜やSi3N4ハードマスクを除去するための追加のプロセスが必要となったり、製品歩留りの低下に繋がることが懸念される。
【００１４】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本開示の一実施の形態によれば、プレーナ型トランジスタとフィン型トランジスタを混載する半導体装置において、フィン型トランジスタ領域の素子分離を形成する前に、プレーナ型トランジスタ領域の素子分離形成用のハードマスクを薄厚化する。
【発明の効果】
【００１６】
前記一実施の形態によれば、プレーナ型トランジスタとフィン型トランジスタを混載する半導体装置において、フィン型トランジスタ領域に素子分離（ＳＴＩ）を形成する際のSi3N4ハードマスク研磨残りを防止することができる。
【００１７】
これにより、プレーナ型トランジスタとフィン型トランジスタを混載する半導体製品の製造歩留り向上および信頼性向上が図れる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体装置の一部を示す平面図である。
【図２】本発明の一実施形態に係る半導体装置の一部を示す斜視図である。
【図３】図１のＡ−Ａ’線における断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造過程を示す断面図である。（実施例１）
【図５】図４に続く半導体装置の製造過程を示す断面図である。
【図６】図５に続く半導体装置の製造過程を示す断面図である。
【図７】図６に続く半導体装置の製造過程を示す断面図である。
【図８】図７に続く半導体装置の製造過程を示す断面図である。
【図９】図８に続く半導体装置の製造過程を示す断面図である。
【図１０】図９に続く半導体装置の製造過程を示す断面図である。
【図１１】図１０に続く半導体装置の製造過程を示す断面図である。
【図１２】図１１に続く半導体装置の製造過程を示す断面図である。
【図１３】図１２に続く半導体装置の製造過程を示す断面図である。
【図１４】図１３に続く半導体装置の製造過程を示す断面図である。
【図１５】図１４に続く半導体装置の製造過程を示す断面図である。
【図１６】図１５に続く半導体装置の製造過程を示す断面図である。
【図１７】図１６に続く半導体装置の製造過程を示す断面図である。
【図１８】図１７に続く半導体装置の製造過程を示す断面図である。
【図１９】図１８に続く半導体装置の製造過程を示す断面図である。
【図２０】図１９に続く半導体装置の製造過程を示す断面図である。
【図２１】図２０に続く半導体装置の製造過程を示す断面図である。
【図２２】図２１に続く半導体装置の製造過程を示す断面図である。
【図２３】図２２に続く半導体装置の製造過程を示す断面図である。
【図２４】図２３に続く半導体装置の製造過程を示す断面図である。
【図２５】図２４に続く半導体装置の製造過程を示す断面図である。
【図２６】図２５に続く半導体装置の製造過程を示す断面図である。
【図２７】図２６に続く半導体装置の製造過程を示す断面図である。
【図２８】本発明の一実施形態に係る半導体装置の製造過程を示す断面図である。（実施例２）
【図２９】図２８に続く半導体装置の製造過程を示す断面図である。
【図３０】図２９に続く半導体装置の製造過程を示す断面図である。
【図３１】図３０に続く半導体装置の製造過程を示す断面図である。
【図３２】本発明の一実施形態に係る半導体装置の製造過程を示す断面図である。（実施例３）
【図３３】図３２に続く半導体装置の製造過程を示す断面図である。
【図３４】図３３に続く半導体装置の製造過程を示す断面図である。
【図３５】図３４に続く半導体装置の製造過程を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例１】
【００２０】
図１から図２７を参照して、実施例１の半導体装置の構造とその製造方法について説明する。
【００２１】
＜本実施例の半導体装置の構造について＞
図１は、本実施例における半導体装置のメモリセルアレイを示す平面図である。メモリセルアレイは複数のメモリセルＭＣから構成されている。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。メモリセル領域には、Ｘ方向に延在する複数のフィンＦＩが、Ｙ方向に所定の間隔で配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して交差（直交）している。
【００２２】
複数のフィンＦＩ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。また、フィンＦＩの上面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【００２３】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳから構成される不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【００２４】
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【００２５】
各フィンＦＩには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたコンタクトプラグ（ビア）ＣＰを介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。
【００２６】
なお、フィンＦＩは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、略直方体の突起半導体層である。なお、フィンＦＩは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＩのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＩのそれぞれの断面形状は、略直方体であるか、または台形である。
【００２７】
また、図１に示すように、半導体基板ＳＢを平面視した場合、フィンＦＩが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＩは、長さ、幅、および高さを有する突起半導体層であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【００２８】
図２は、本実施例の半導体装置の斜視図である。左図（図２（ａ））にメモリセル領域（Fin-MONOS領域）を示し、右図（図２（ｂ））にプレーナ領域（高耐圧素子やロジック素子等の周辺素子領域）を示す。なお、図２（ａ）では、メモリセル領域の構造が分かり易いように、素子分離膜ＥＩおよび各素子の上の層間絶縁膜および配線と、制御ゲート電極ＣＧ上のキャップ絶縁膜と、メモリゲート電極ＭＧ上のキャップ絶縁膜を省略している。メモリセル領域のフィンＦＩの上部にはメモリセルＭＣが形成されている。図２（ａ）に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＩと交差し、フィンＦＩを跨ぐようにＹ方向に延在している。
【００２９】
また、図２（ｂ）に示すように、高耐圧素子やロジック素子等の周辺素子領域（プレーナ領域）には、半導体基板ＳＢ上に、薄いシリコン酸化膜（SiO2）等のゲート絶縁膜ＧＩを介してポリシリコン（Poly-Si）等からなるゲート電極ＧＥが形成されている。ゲート電極ＧＥは半導体基板ＳＢの主面に沿ってＹ方向に延在して設けられており、その側壁にはシリコン窒化膜（Si3N4）等からなるサイドウォールＳＷが形成されている。
【００３０】
半導体基板ＳＢにはゲート電極ＧＥを挟むように、図示しないソース・ドレイン領域（ソース領域ＭＳおよびドレイン領域ＭＤ）が形成されており、このソース・ドレイン領域とゲート電極ＧＥ、ゲート絶縁膜ＧＩによりプレーナ型トランジスタが構成される。プレーナ型トランジスタは素子分離ＥＩにより隣接する他の素子と電気的に分離されている。ゲート電極ＧＥ上およびソース・ドレイン領域上には、シリサイド層Ｓ１が形成されている。なお、図２（ｂ）では、プレーナ型トランジスタの構造が分かり易いように、層間絶縁膜および配線、コンタクトプラグ（ビア）Ｃを省略している。
【００３１】
さらに図３を用いて、メモリセル領域（Fin-MONOS領域）の構造をより詳しく説明する。図３は、図１のＡ−Ａ’線における断面図である。なお、１つのフィンＦＩ上には複数の素子が並んで形成されているが、図３では、フィンＦＩ上にメモリセルＭＣを１つのみ示している。
【００３２】
図３に示すように、制御ゲート電極ＣＧの上面はキャップ絶縁膜ＩＦ４により覆われ、メモリゲート電極ＭＧの上面はキャップ絶縁膜ＩＦ５により覆われている。キャップ絶縁膜ＩＦ４，ＩＦ５のそれぞれは、例えばシリコン窒化膜（Si3N4）等からなる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれは、例えばポリシリコン膜（Poly-Si）からなり、当該ポリシリコン膜内には、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されている。
【００３３】
図２（ａ）および図３に示すように、メモリセル領域のソース・ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＩの上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。シリサイド層Ｓ１は、フィンＦＩの上面および側面に沿って延在する層からなる。
【００３４】
図１および図２（ａ）に示すように、フィンＦＩのそれぞれの側面の下部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィンＦＩ同士の間は、素子分離膜ＥＩで分離されている。また、図３に示すように、フィンＦＩ内には、フィンＦＩの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。
【００３５】
フィンＦＩの上面上および側面上には、ゲート絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成されており、フィンＦＩの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ＯＮＯ膜ＯＮが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、ＯＮＯ膜ＯＮで電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＩの上面との間には、ＯＮＯ膜ＯＮが介在している。ＯＮＯ膜ＯＮはメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、ＯＮＯ膜ＯＮは、図３に示すようなゲート長方向に沿う断面においてＬ字型の断面形状を有する。
【００３６】
ゲート絶縁膜ＧＩは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化して形成した熱酸化膜（シリコン酸化膜）であり、その膜厚は例えば２ｎｍである。また、ＯＮＯ膜ＯＮは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化した熱酸化膜（シリコン酸化膜）からなるシリコン酸化膜ＯＸ１と、シリコン酸化膜ＯＸ１上に形成されたシリコン窒化膜ＮＦと、シリコン窒化膜ＮＦ上に形成されたシリコン酸化膜ＯＸ２とからなる。シリコン窒化膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積層）である。ここで、シリコン酸化膜ＯＸ１は例えば４ｎｍの膜厚を有し、シリコン窒化膜ＮＦは例えば７ｎｍの膜厚を有し、シリコン酸化膜ＯＸ２は例えば９ｎｍの膜厚を有する。
【００３７】
つまり、ＯＮＯ膜ＯＮは、フィンＦＩの上面側および制御ゲート電極ＣＧの側面側から順に（下層から上層に向かって順に）積層されたシリコン酸化膜ＯＸ１、シリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸ２からなる積層構造を有する。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩの膜厚よりも大きい。なお、シリコン酸化膜ＯＸ２は、シリコン酸窒化膜（SiON）により形成してもよい。
【００３８】
フィンＦＩの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩを介して、フィンＦＩの上面、側面および素子分離膜ＥＩの上面に沿って延在している。同様に、フィンＦＩの短辺方向において、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮを介して、フィンＦＩの主面、側面および素子分離膜ＥＩの上面に沿って延在している。
【００３９】
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩ、ＯＮＯ膜ＯＮ、キャップ絶縁膜ＩＦ４およびＩＦ５を含むパターンの側面は、サイドウォール（サイドウォールスペーサ）ＳＷにより覆われている。サイドウォールＳＷは、例えばシリコン窒化膜およびシリコン酸化膜の積層構造からなる。シリサイド層Ｓ１は、制御ゲート電極ＣＧを含む当該パターンおよび上記サイドウォールＳＷから露出するフィンＦＩの表面を覆っている。
【００４０】
図３に示すように、制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦＩの上面を挟むように、一対のソース・ドレイン領域がフィンＦＩの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸおよびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸに比べて不純物濃度が高く、形成深さが深い。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸおよび拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸは、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＩの上面、つまりチャネル領域側に位置している。
【００４１】
ドレイン領域ＭＤは、制御ゲート電極ＣＧの直下のフィンＦＩに隣接し、ソース領域ＭＳは、メモリゲート電極ＭＧの直下のフィンＦＩに隣接している。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域ＭＤは制御ゲート電極ＣＧ側に位置し、ソース領域ＭＳはメモリゲート電極ＭＧ側に位置する。言い換えれば、平面視において、ドレイン領域ＭＤは制御ゲート電極ＣＧに隣接し、ソース領域ＭＳはメモリゲート電極ＭＧに隣接する。
【００４２】
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図１に示すソース領域ＭＳに相当し、当該ドレイン領域は、図１に示すドレイン領域ＭＤに相当する。
【００４３】
図３に示すように、フィンＦＩ上および素子分離膜ＥＩ上には、例えばシリコン酸化膜からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、フィンＦＩ、素子分離膜ＥＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域ＭＳ，ＭＤ、キャップ絶縁膜ＩＦ４、ＩＦ５、サイドウォールＳＷおよびシリサイド層Ｓ１のそれぞれを覆っている。層間絶縁膜ＩＬの上面は、平坦化されている。
【００４４】
層間絶縁膜ＩＬ上には複数の配線ＭＷが形成され、配線ＭＷは、層間絶縁膜ＩＬを貫通するコンタクトホール内に設けられたコンタクトプラグＣＰを介して、メモリセルＭＣのソース領域およびドレイン領域に電気的に接続されている。コンタクトプラグＣＰの底面は、シリサイド層Ｓ１の上面に直接接しており、コンタクトプラグＣＰはシリサイド層Ｓ１を介してソース・ドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるコンタクトプラグＣＰと、半導体からなるフィンＦＩ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００４５】
なお、制御ゲート電極ＣＧの給電領域（図示しない）では、制御ゲート電極ＣＧ上のキャップ絶縁膜ＩＦ４が除去され、制御ゲート電極ＣＧの上面にシリサイド層を介してコンタクトプラグＣＰが接続されている。また、メモリゲート電極ＭＧの給電領域（図示しない）では、メモリゲート電極ＭＧ上のキャップ絶縁膜ＩＦ５が除去され、メモリゲート電極ＭＧの上面にシリサイド層を介してコンタクトプラグＣＰが接続されている。
【００４６】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する不揮発性記憶素子である。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣは制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＩの表面をチャネルとして有するＦｉｎＦＥＴである。
【００４７】
＜本実施例の半導体装置の製造方法について＞
次に、図４から図２７を用いて、図２に示すプレーナ型トランジスタとフィン型トランジスタを混載した半導体装置の製造方法について説明する。なお、図２では左図（図２（ａ））にフィン構造（Fin-FET構造）のスプリットゲート型ＭＯＮＯＳフラッシュメモリ（SG-MONOS）を示し、右図（図２（ｂ））に高耐圧素子、論理素子（ロジック素子）などのプレーナ型の周辺素子を示しているが、図４から図２７では高耐圧素子（ＨＶ）と論理素子（Ｌｏｇｉｃ）を分けて示している。
【００４８】
先ず、図４に示すように、プレーナ型トランジスタおよびフィン型トランジスタを形成するための半導体基板ＳＢを準備する。各トランジスタは半導体基板ＳＢの表面（主面）に形成される。
【００４９】
次に、図５に示すように、半導体基板ＳＢの主面を熱酸化してパッド酸化膜（シリコン酸化膜）ＰＯを例えば１０ｎｍ〜１１ｎｍ程度の膜厚で形成する。続いて、パッド酸化膜ＰＯ上に、素子分離ＥＩを形成するためのハードマスクとなるシリコン窒化膜ＮＨを、プラズマＣＶＤ法（Chemical Vapor Deposition）により例えば１２０ｎｍ程度（１００ｎｍ〜１５０ｎｍ）の膜厚で成膜する。
【００５０】
次に、図６に示すように、シリコン窒化膜ＮＨ上にフォトレジスト膜ＰＲを塗布し、高耐圧素子（ＨＶ素子）や論理素子（ロジック素子）などの周辺素子領域の素子分離ＥＩを形成するためのパターニングを行う。この際、MONOS形成領域にはパターンは形成されない。
【００５１】
次に、図７に示すように、シリコン窒化膜ＮＨをエッチングマスクとして、塩素ガス（Cl2）や臭化水素ガス（HBr）を用いた異方性ドライエッチングにより、周辺素子領域の半導体基板ＳＢに素子分離ＥＩを形成するためのトレンチ（STI溝）を形成する。
【００５２】
次に、図８に示すように、トレンチ（STI溝）を埋め込むように、半導体基板ＳＢの主面上に埋め込み特性の良い絶縁膜を成膜する。この埋め込み絶縁膜には、例えばＨＡＲＰ膜（High Aspect Ratio Process）ＨＲを用いる。ＨＡＲＰ膜は、オゾン（O3）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）の流量比を変化させることで形成される埋め込み性の高いシリコン酸化膜である。ＨＡＲＰ膜を成膜した後、必要に応じて、角部や段差部に生じた突起等を処理するエッジ処理（酸化処理）を行う。
【００５３】
次に、図９に示すように、ＣＭＰ研磨（Chemical Mechanical Polishing）により、トレンチ（STI溝）内のＨＡＲＰ膜ＨＲを残して、半導体基板ＳＢの主面上のＨＡＲＰ膜ＨＲを研磨除去する。この際、シリコン窒化膜ＮＨはＣＭＰ研磨ストッパーとして機能し、ＣＭＰ研磨後は、その膜厚が９０ｎｍ程度（７０ｎｍ〜１２０ｎｍ）まで後退する。これにより、高耐圧素子（ＨＶ素子）や論理素子（ロジック素子）などの周辺素子領域にＨＡＲＰ膜ＨＲからなる素子分離ＥＩが形成される。
【００５４】
次に、図１０に示すように、半導体基板ＳＢの主面上に、アモルファスシリコン膜（α−Ｓｉ）ＡＳを、ＣＶＤ法により例えば１６０ｎｍ程度（１００ｎｍ〜１９０ｎｍ）の膜厚で成膜する。
【００５５】
次に、図１１に示すように、MONOS形成領域にフィン構造を形成するためのマスクパターン（フォトレジストＰＲ）を形成する。このマスクパターン（フォトレジストＰＲ）は、アモルファスシリコン膜ＡＳ上にフォトレジスト膜を塗布した後、フォトリソグラフィにより形成する。この際、高耐圧素子（ＨＶ素子）や論理素子（ロジック素子）などの周辺素子形成領域にはマスクパターンは形成されない。このフォトリソグラフィは、フィン構造を形成するための型（マンドレル：Mandrel）を形成するという意味で、「マンドレル露光」とも呼ぶ。
【００５６】
次に、図１２に示すように、MONOS形成領域のフォトレジスト膜ＰＲをエッチングマスクとして、塩素ガス（Cl2）や臭化水素ガス（HBr）を用いた異方性ドライエッチングにより、アモルファスシリコン膜ＡＳをエッチングする。その後、エッチングされずに残ったアモルファスシリコン膜ＡＳ上のフォトレジスト膜ＰＲをアッシングにより除去する。アッシングによりフォトレジスト膜ＰＲを除去した後、必要に応じて、角部や段差部に生じた突起等を処理するエッジ処理（ポリエッチ処理）を行う。
【００５７】
次に、図１３に示すように、MONOS形成領域に形成されたアモルファスシリコン膜ＡＳのパターンを覆うように、半導体基板ＳＢの主面上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたＣＶＤ法によりＴＥＯＳ膜（シリコン酸化膜）ＴＯを３０ｎｍ〜５０ｎｍ程度の膜厚で成膜する。
【００５８】
次に、図１４に示すように、半導体基板ＳＢの主面にドライエッチングによるエッチバック処理を施し、アモルファスシリコン膜ＡＳのパターン側壁に形成されたＴＥＯＳ膜ＴＯを残して半導体基板ＳＢ表面のアモルファスシリコン膜ＡＳを除去する。
【００５９】
次に、図１５に示すように、MONOS形成領域のアモルファスシリコン膜ＡＳを、ドライエッチングによるエッチバック処理で除去する。これにより、MONOS形成領域にＴＥＯＳ膜（シリコン酸化膜）ＴＯからなるSiO2ハードマスクが形成される。なお、このアモルファスシリコン膜ＡＳのエッチバック処理の際、MONOS形成領域のＴＥＯＳ膜（シリコン酸化膜）ＴＯと周辺素子形成領域のＨＡＲＰ膜ＨＲ（素子分離膜ＥＩ）もエッチングされて、若干後退する。
【００６０】
次に、図１６に示すように、SiO2ハードマスクをエッチングマスクとして、半導体基板ＳＢの主面（シリコン窒化膜ＮＨ）にドライエッチングによるエッチバック処理を施す。この際、シリコン窒化膜ＮＨのエッチバック量は、この後の工程で実施されるＳＴＩエッチ（図１９）におけるMONOS形成領域（フィンＦＩ部）のシリコン窒化膜ＮＨの後退量以上にする必要がある。従って、エッチバック量の目安としては、周辺素子形成領域のシリコン窒化膜ＮＨのエッチバック量（後退量）が２０ｎｍ（下限値：５ｎｍ〜上限値：５０ｎｍ）程度になるまでエッチバック処理を行うのが好適である。
【００６１】
次に、図１７に示すように、半導体基板ＳＢの主面上にフォトレジスト膜ＰＲを塗布し、リソグラフィによりMONOS形成領域以外の領域（周辺素子形成領域）をフォトレジスト膜ＰＲで覆う。
【００６２】
次に、図１８，図１９に示すように、２ステップに分けてMONOS形成領域のシリコン窒化膜ＮＨおよび半導体基板ＳＢをエッチングすることにより、素子分離ＥＩ用のトレンチ（STI溝）を形成する。先ず、図１８に示すように、第１段階（１stステップ）として、SiO2ハードマスク（ＴＥＯＳ膜ＴＯ）をエッチングマスクとして、MONOS形成領域のシリコン窒化膜ＮＨをエッチングする。一般的なドライエッチング条件を使用した場合、シリコン窒化膜（Si3N4）とシリコン酸化膜（SiO2）のエッチングレートの差（選択比）はさほど高くないため、シリコン窒化膜（Si3N4）をエッチングするとともにSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）は後退する。
【００６３】
続いて、図１９に示すように、第２段階（２ndステップ）として、エッチングされずに残ったSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）をエッチングマスクとして、半導体基板ＳＢ（シリコン）をエッチングする。この際、シリコン酸化膜（SiO2）とシリコン（Si）のドライエッチング量は、SiO2＜＜Siとなる。
【００６４】
しかしながら、図１８に示す第１段階（１stステップ）のドライエッチングによりSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）の相当量が後退している。シリコン酸化膜（SiO2）に対するシリコン（Si）のエッチング選択比は高いものの、SiO2ハードマスク（ＴＥＯＳ膜ＴＯ）の膜厚が薄くなっていることや、トレンチ（STI溝）を形成するためのシリコン（半導体基板ＳＢ）のエッチング量も２００ｎｍ〜３００ｎｍと大きいため、エッチング完了までにSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）が部分的に消失する場合がある。エッチング中にSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）が消失した場合は、MONOS形成領域（フィンＦＩ部）のシリコン窒化膜ＮＨが後退する。その後、周辺素子形成領域のフォトレジスト膜ＰＲをアッシングにより除去する。
【００６５】
次に、図２０に示すように、フィンＦＩ間のトレンチ（STI溝）を埋め込むように、半導体基板ＳＢの主面上にＨＡＲＰ膜ＨＲを成膜する。
【００６６】
次に、図２１に示すように、ＣＭＰ研磨により、MONOS形成領域のトレンチ（STI溝）内のＨＡＲＰ膜ＨＲを残して、半導体基板ＳＢの主面上のＨＡＲＰ膜ＨＲを研磨除去する。この際、シリコン窒化膜ＮＨはＣＭＰ研磨ストッパーとして機能する。これにより、MONOS形成領域にＨＡＲＰ膜ＨＲからなる素子分離ＥＩが形成される。
【００６７】
なお、上記のＣＭＰ研磨を行う際、MONOS形成領域（フィンＦＩ部）におけるディッシング（ＨＡＲＰ膜ＨＲの過剰な研磨）を懸念して、シリコン酸化膜のディッシングが少ない、セルフストップタイプのスラリーを使用するのが好適である。セルフストップタイプのスラリーは、シリコン酸化膜（SiO2）とシリコン窒化膜（Si3N4）の研磨レート差が小さく、両者の研磨レートが低い特性を有する。
【００６８】
図１９において、フィンＦＩ部のSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）がエッチングされずに残った箇所に関しては、残ったSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）もＨＡＲＰ膜ＨＲとともにＣＭＰ研磨により研磨除去される。一方、フィンＦＩ部のSiO2ハードマスク（ＴＥＯＳ膜ＴＯ）が消失した箇所に関しては、仮に図１６に示すシリコン窒化膜ＮＨのエッチバック（Si3N4後退）を行なわなかった場合、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨが露出した段階でＨＡＲＰ膜ＨＲがほとんど研磨されなくなるためMONOS形成領域（フィンＦＩ部）のシリコン窒化膜ＮＨの頭出し（露出）が困難となる。
【００６９】
そこで、本実施例では、図１６に示すように、事前に（つまり、MONOS形成領域（フィンＦＩ部）に素子分離ＥＩを形成するためのＣＭＰ研磨を行う前に）周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨをエッチバックにより薄厚化して（後退させて）いる。そのため、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨが露出した時点で、MONOS形成領域（フィンＦＩ部）のシリコン窒化膜ＮＨの頭出し（露出）が完了している。
【００７０】
周辺素子形成領域（プレーナ部）よりもMONOS形成領域（フィンＦＩ部）のシリコン窒化膜ＮＨの頭出し（露出）を先行させても、MONOS形成領域（フィンＦＩ部）のデータ率（シリコン窒化膜ＮＨのパターン面積）が低いため、シリコン窒化膜ＮＨがＣＭＰ研磨時の研磨ストッパー膜として機能しない。そのため、研磨レートが低下せず、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨが露出するまでＨＡＲＰ膜ＨＲの研磨が進行する。これにより、MONOS形成領域（フィンＦＩ部）および周辺素子形成領域（プレーナ部）の両方のシリコン窒化膜ＮＨの頭だし（露出）が容易となる。
【００７１】
次に、図２２に示すように、ウェットエッチングまたはドライエッチングにより、半導体基板ＳＢの主面上のシリコン窒化膜ＮＨを選択的に除去する。
【００７２】
次に、図２３に示すように、ウェットエッチングにより、半導体基板ＳＢの主面上のパッド酸化膜（シリコン酸化膜）ＰＯを選択的に除去する。その後、犠牲酸化（後にフッ化水素酸等によって除去されるシリコン酸化膜を形成）や、ウェル注入（イオン打ち込み）を行う。
【００７３】
次に、図２４に示すように、露出した半導体基板ＳＢの表面に、熱酸化により膜厚の薄いシリコン酸化膜（熱酸化膜）ＨＯを形成する。
【００７４】
次に、図２５に示すように、半導体基板ＳＢの主面上にフォトレジスト膜ＰＲを塗布し、リソグラフィによりMONOS形成領域以外の領域（周辺素子形成領域）をフォトレジスト膜ＰＲで覆う。続いて、ウェットエッチングにより、MONOS形成領域（フィンＦＩ部）のＨＡＲＰ膜ＨＲの一部（上部）とシリコン酸化膜（熱酸化膜）ＨＯを除去する。その後、アッシングにより、周辺素子形成領域上のフォトレジスト膜ＰＲを除去し、高耐圧素子（ＨＶ素子）形成領域へのシリコン酸化膜形成（ＨＶ酸化膜デポ）、焼き締めなどを行う。
【００７５】
次に、図２６に示すように、半導体基板ＳＢの主面上にフォトレジスト膜ＰＲを塗布し、リソグラフィによりMONOS形成領域および論理素子（ロジック素子）形成領域以外の領域（高耐圧素子（ＨＶ素子）形成領域）をフォトレジスト膜ＰＲで覆う。続いて、ウェットエッチングにより、論理素子（ロジック素子）形成領域のシリコン酸化膜（熱酸化膜）ＨＯを除去する。その後、アッシングにより、高耐圧素子（ＨＶ素子）形成領域上のフォトレジスト膜ＰＲを除去する。
【００７６】
次に、図２７に示すように、熱酸化により、論理素子（ロジック素子）形成領域にゲート絶縁膜ＧＩとなる熱酸化膜（シリコン酸化膜）を形成する。
【００７７】
その後、MONOS形成領域、高耐圧素子（ＨＶ素子）形成領域、論理素子（ロジック素子）形成領域の各領域において、ゲート電極形成、ソース・ドレイン領域形成、層間絶縁膜ＩＬ形成、コンタクトプラグ（ビア）ＣＰ形成、配線ＭＷ形成などの各工程を経て、図２（ａ）および（ｂ）に示すような、プレーナ型トランジスタとフィン型トランジスタを混載する半導体装置の構造が完成する。
【００７８】
＜本実施例のシリコン窒化膜ＮＨのエッチバック量について＞
以下、図１６に示す周辺素子形成領域のシリコン窒化膜ＮＨのエッチバック量（後退量）の上限値と下限値について説明する。
【００７９】
上述したように、図２０に示す周辺素子形成領域（プレーナ部）のＣＭＰ研磨前のシリコン窒化膜ＮＨの膜厚は、図１８に示すMONOS形成領域（フィンＦＩ部）のエッチング後のシリコン窒化膜ＮＨの膜厚よりも薄くする必要がある。つまり、図１６における周辺素子形成領域のシリコン窒化膜ＮＨのエッチバック量は、図１８におけるシリコン窒化膜ＮＨの後退量（エッチング量）以上に設定する必要がある。このエッチバック量は、２０ｎｍ程度が好適であるが、ドライエッチング条件の改善等により、図１８におけるシリコン窒化膜ＮＨの後退量（エッチング量）が少なくなった場合、図１６におけるエッチバック量（後退量）が５ｎｍ以下であれば、ＣＭＰ研磨の研磨時間を増加させるといった他の手法も解決手段の候補となる。そこで本実施例においては、エッチバック量（後退量）の下限値を５ｎｍとしている。
【００８０】
一方、図１６におけるエッチバック後の周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨの膜厚がSTI（ＨＡＲＰ膜ＨＲ）の突き出し量以上となっている必要がある。図２１に示す２度目のＣＭＰ研磨後のシリコン窒化膜ＮＨの膜厚が７０ｎｍでSTI突き出しのTarget（目標値）が５０ｎｍであるため、エッチバック量（後退量）は２０ｎｍ程度とするのが好適である。
【００８１】
また、シリコン窒化膜ＮＨの膜厚の限界値は、マンドレルの高さにより決まる。フォトリソグラフィを行う上で問題なく露光可能な範囲を考慮して、マンドレルの高さの最大許容値を１６０ｎｍから１９０ｎｍに最大化すると、フィンＦＩ部のSiO2ハードマスクが厚くなるため、シリコン窒化膜ＮＨの膜厚を厚く設定できる。そこで、マンドレルの厚膜化により３０ｎｍ程度増加させることができるため、本実施例においては、エッチバック量（後退量）の上限値を５０ｎｍとしている。
【００８２】
以上説明したように、本実施例の製造方法によれば、MONOS形成領域（フィンＦＩ部）に素子分離ＥＩを形成するためのＣＭＰ研磨を行う前に、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨをエッチバックにより薄厚化することで、MONOS形成領域（フィンＦＩ部）のシリコン窒化膜ＮＨの頭出し（露出）を容易にすることができる。
【００８３】
また、MONOS形成領域（フィンＦＩ部）のSiO2ハードマスク形成直後にエッチバックすることで工程を追加することなく（追加レチクルなしで）、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨを掘り下げることができる。
【００８４】
さらに、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨが後退されることが許容できるようになるため、ドライエッチングの条件やマンドレルの形状に対して自由度が高くなる。
【実施例２】
【００８５】
図２８から図３１を参照して、実施例２の半導体装置の製造方法について説明する。実施例１では、周辺素子形成領域（プレーナ部）のSTI（素子分離ＥＩ）形成のためのＣＭＰ研磨工程（図９）とMONOS形成領域（フィンＦＩ部）のSTI（素子分離ＥＩ）形成のためのＣＭＰ研磨工程（図２１）の間に、シリコン窒化膜ＮＨの薄厚化処理（エッチバック）を追加することで、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨ（Si3N4ハードマスク）の研磨残りを防止している。一方、本実施例では、フォトリソグラフィにより、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨ（Si3N4ハードマスク）を予め薄厚化する点において、実施例１の製造方法と異なっている。
【００８６】
＜本実施例の半導体装置の製造方法について＞
以下、実施例１と異なる点を主に説明する。
【００８７】
先ず、図２８に示すように、プレーナ型トランジスタおよびフィン型トランジスタを形成するための半導体基板ＳＢを準備する。各トランジスタは半導体基板ＳＢの表面（主面）に形成される。（本工程は、実施例１の図４の工程に相当する。）
次に、図２９に示すように、半導体基板ＳＢの主面を熱酸化してパッド酸化膜（シリコン酸化膜）ＰＯを例えば１０ｎｍ〜１１ｎｍ程度の膜厚で形成する。続いて、パッド酸化膜ＰＯ上に、素子分離ＥＩを形成するためのハードマスクとなるシリコン窒化膜ＮＨを、プラズマＣＶＤ法（Chemical Vapor Deposition）により例えば１２０ｎｍ程度（１００ｎｍ〜１５０ｎｍ）の膜厚で成膜する。（本工程は、実施例１の図５の工程に相当する。）
次に、図３０に示すように、半導体基板ＳＢの主面上にフォトレジスト膜ＰＲを塗布し、リソグラフィにより高耐圧素子（ＨＶ素子）形成領域および論理素子（ロジック素子）形成領域以外の領域（MONOS形成領域）をフォトレジスト膜ＰＲで覆う。
【００８８】
次に、図３１に示すように、MONOS形成領域上のフォトレジスト膜ＰＲをマスクに、ドライエッチングまたはウェットエッチングにより、高耐圧素子（ＨＶ素子）形成領域および論理素子（ロジック素子）形成領域のシリコン窒化膜ＮＨをエッチングする（後退させる）。この際、シリコン窒化膜ＮＨのエッチング量は、実施例１の図１６の工程におけるエッチバック量と同様に、２０ｎｍ（下限値：５ｎｍ〜上限値：５０ｎｍ）程度とするのが好適である。その後、アッシングにより、MONOS形成領域のフォトレジスト膜ＰＲを除去する。
【００８９】
その後の工程は、実施例１の図１６の工程（Si3N4ハードマスクのエッチバック）を除く、図６から図２７で説明した工程と同様の処理を行う。
【００９０】
本実施例によれば、図３０のフォトリソグラフィにおいて専用マスクの追加が必要となるが、周辺素子形成領域（プレーナ部）のSTI（素子分離ＥＩ）形成のためのＣＭＰ研磨工程（図９）よりも前に、予め周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨを薄厚化することで、実施例１と同様の効果を得ることができる。
【００９１】
なお、図３１のシリコン窒化膜ＮＨのエッチング量を制御する（少なくする）ことで、本実施例においても、実施例１の図１６の工程（Si3N4ハードマスクのエッチバック）を行うことも可能である。
【実施例３】
【００９２】
図３２から図３５を参照して、実施例３の半導体装置の製造方法について説明する。本実施例では、実施例１のシリコン窒化膜ＮＨの薄厚化処理（図１６）に替えて、周辺素子形成領域（プレーナ部）およびMONOS形成領域（フィンＦＩ部）の両方のＣＭＰ研磨工程を経た後、周辺素子形成領域（プレーナ部）で露出したシリコン窒化膜ＮＨの表面を積極的に酸化（強制酸化）する。さらにＣＭＰ研磨を行うことで、MONOS形成領域（フィンＦＩ部）のSi3N4ハードマスクの頭出し（露出）を行う点において、実施例１の製造方法と異なっている。
【００９３】
＜本実施例の半導体装置の製造方法について＞
以下、実施例１と異なる点を主に説明する。
【００９４】
先ず、実施例１の図１６を除く、図４から図１９までの工程を行う。
【００９５】
続いて、図３２に示すように、フィンＦＩ間のトレンチ（STI溝）を埋め込むように、半導体基板ＳＢの主面上にＨＡＲＰ膜ＨＲを成膜する。（実施例１の図２０の工程に相当する。）
次に、図３３に示すように、ＣＭＰ研磨により、MONOS形成領域のトレンチ（STI溝）内のＨＡＲＰ膜ＨＲを残して、半導体基板ＳＢの主面上のＨＡＲＰ膜ＨＲを研磨除去する。この際、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨはＣＭＰ研磨ストッパーとして機能する。一方、MONOS形成領域（フィンＦＩ部）では、フィンＦＩ部の一部はシリコン窒化膜ＮＨが後退しているため、ＣＭＰ研磨後にフィンＦＩ部のシリコン窒化膜ＮＨ（SiO2ハードマスク）が頭だし（露出）されない。
【００９６】
次に、図３４に示すように、周辺素子形成領域（プレーナ部）で露出したシリコン窒化膜ＮＨの表面を積極的に酸化処理（強制酸化）して、シリコン窒化膜ＮＨの酸化層ＮＯを形成する。この酸化処理には、例えばISSG酸化（In-Situ Steam Generation）を用いる。なお、シリコン窒化膜ＮＨの酸化層ＮＯの厚さは、５ｎｍ〜５０ｎｍ程度とするのが好適である。
【００９７】
次に、図３５に示すように、半導体基板ＳＢの主面にＣＭＰ研磨を施す。周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨは表面に酸化層ＮＯが形成されているため、研摩レートが高くなり、MONOS形成領域（フィンＦＩ部）のシリコン窒化膜ＮＨ（SiO2ハードマスク）の頭だし（露出）を容易に行うことができる。
【００９８】
その後の工程は、実施例１の図２２から図２７で説明した工程と同様の処理を行う。
【００９９】
本実施例によれば、周辺素子形成領域（プレーナ部）で露出したシリコン窒化膜ＮＨの表面を積極的に酸化（強制酸化）することで、MONOS形成領域（フィンＦＩ部）のSi3N4ハードマスクの頭出し（露出）が容易になり、実施例１と同様の効果を得ることができる。
【０１００】
なお、本実施例では、シリコン窒化膜ＮＨの酸化処理（強制酸化）工程における酸化の程度（酸化条件）により、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨの膜厚を制御するため膜厚の制御が容易である。また、実施例２のようにマスクを追加することなく、周辺素子形成領域（プレーナ部）のシリコン窒化膜ＮＨを後退させることができる。
【０１０１】
なお、上記の各実施例においては、プレーナ型トランジスタとフィン型トランジスタを混載する半導体製品の例として、プレーナ型トランジスタはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、フィン型トランジスタはＭＯＮＯＳ膜を用いたスプリットゲート型ＭＯＮＯＳフラッシュメモリ（SG-MONOS）である例を示した。しかしながら、必ずしもこれらの組み合せに限定されるものではなく、例えば、High-kゲート絶縁膜（高誘電率膜を含むゲート絶縁膜）とメタルゲート電極の組み合せで構成されるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）などにも適用することが可能である。
【０１０２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０３】
ＭＣ…メモリセル
ＦＩ…フィン
ＳＢ…半導体基板
ＣＧ…制御ゲート電極（コントロールゲート電極）
ＭＧ…メモリゲート電極
ＭＤ…ドレイン領域
ＭＳ…ソース領域
ＣＰ…コンタクトプラグ（ビア）
ＭＷ…配線
ＳＬ…ソース線
ＢＬ…ビット線
ＥＩ…素子分離（膜）
ＧＩ…ゲート絶縁膜
ＧＥ…ゲート電極
ＳＷ…サイドウォール（サイドウォールスペーサ）
Ｓ１…シリサイド層
ＩＦ４，ＩＦ５…キャップ絶縁膜
Ｄ１…拡散領域
ＰＷ…ｐ型ウェル
ＯＮ…ＯＮＯ膜（Oxide Nitride Oxide膜）
ＯＸ１，ＯＸ２…シリコン酸化膜
ＮＦ，ＮＨ…シリコン窒化膜
ＥＸ…エクステンション領域
ＩＬ…層間絶縁膜
ＰＯ…シリコン酸化膜（パッド酸化膜）
ＰＲ…フォトレジスト（膜）
ＨＲ…ＨＡＲＰ膜（High Aspect Ratio Process膜）
ＡＳ…アモルファスシリコン膜（α−Ｓｉ）
ＴＯ…ＴＥＯＳ膜（Tetra Ethyl Ortho Silicate膜）
ＨＯ…シリコン酸化膜（熱酸化膜）
ＮＯ…シリコン窒化膜ＮＨの酸化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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