(57)【要約】【課題】遅延素子の相対バラツキは問題にならならず、半導体集積回路における占有面積が小さくて済み、低消費電流を実現できるようにする。【解決手段】ｔ１の遅延時間をもつ遅延素子１３をループ内に有し、基準信号ＶＲＥＦがトリガとして入力することでｔ１の遅延時間を半周期とする第１パルス信号を発振するリング発振器１０と、ｔ１＜ｔ２の関係があるｔ２の遅延時間をもつ遅延素子２３をループ内に有し、基準信号ＶＲＥＦの立上りよりも時間差Δｔだけ遅れて立ち上がる入力信号ＶＩＮがトリガとして入力することで遅延時間ｔ２を半周期とする第２パルス信号を発振する第２リング発振器２０と、第１パルス信号を第２パルス信号によってラッチするラッチ回路３０と、ラッチ回路３０でラッチされた信号に応じて第２リング発振器２０から出力する第２パルス信号の反転信号の通過を制御するＯＲゲート回路４０と、ＯＲゲート回路４０を通過した第２パルス信号のダウンエッジをカウントするアップカウンタ６０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１遅延時間をもつ第１遅延素子をループ内に有し、第１信号がトリガとして入力することで前記第１遅延時間を半周期とする第１パルス信号を発振する第１リング発振器と、前記第１遅延時間と異なる第２遅延時間をもつ第２遅延素子をループ内に有し、前記第１信号と入力タイミングが異なる第２信号がトリガとして入力することで前記第２遅延時間を半周期とする第２パルス信号を発振する第２リング発振器と、前記第２パルス信号のエッジで前記第１パルス信号をラッチして出力するラッチ回路と、該ラッチ回路の出力信号に応じてゲートを制御するゲート回路と、該ゲート回路から出力するパルス信号のエッジをカウントするカウンタとを備え、前記ゲート回路は前記第２リング発振器で発振される前記第２パルス信号と同一周期のパルス信号の通過を前記ラッチ回路の出力信号に応じて制御することを特徴とするＴＤＣ回路。
【請求項２】
請求項１に記載のＴＤＣ回路において、
前記第１リング発振器のループ内に第１ＡＮＤゲート回路が挿入接続されるとともに前記第２リング発振器のループ内に第２ＡＮＤゲート回路が挿入接続され、
前記第１トリガ信号が前記第１ＡＮＤゲート回路に“Ｌ”から“Ｈ”に変化する信号として入力し、前記第２トリガ信号が前記第２ＡＮＤゲート回路に“Ｌ”から“Ｈ”に変化する信号として入力することを特徴とするＴＤＣ回路。
【請求項３】
請求項１に記載のＴＤＣ回路において、
前記第１リング発振器のループ内に第１ＯＲゲート回路が挿入接続されるとともに前記第２リング発振器のループ内に第２ＯＲゲート回路が挿入接続され、
前記第１トリガ信号が前記第１ＯＲゲート回路に“Ｈ”から“Ｌ”に変化する信号として入力し、前記第２トリガ信号が前記第２ＯＲゲート回路に“Ｈ”から“Ｌ”に変化する信号として入力することを特徴とするＴＤＣ回路。
【請求項４】
請求項２に記載のＴＤＣ回路において、
前記第１及び第２ＡＮＤゲート回路を第１及び第２ＮＡＮＤゲート回路に置き換えたことを特徴とするＴＤＣ回路。
【請求項５】
請求項３に記載のＴＤＣ回路において、
前記第１及び第２ＯＲゲート回路を第１及び第２ＮＯＲゲート回路に置き換えたことを特徴とするＴＤＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路で構成されるＴＤＣ（Time to Digital Converter）回路に係り、特にチップコストの低減、消費電流の低減を実現したＴＤＣ回路に関する。
【背景技術】
【０００２】
ＴＤＣ回路は、時間情報をディジタルデータに変換する回路であり、そのうちのバーニア型ＴＤＣ回路は、例えば図６に示すように構成されている。１は基準信号ＶＲＥＦが入力する入力端子、２は入力信号ＶＩＮが入力する入力端子、３はディジタルデータＤＯＵＴの出力端子である。この図６のＴＤＣ回路は、簡単のために４段構成の例を示したもので、基準信号ＶＲＥＦが初段に入力する４段縦続接続の遅延素子７１−１〜７１−４と、入力信号ＶＩＮが初段に入力する４段縦続接続の遅延素子７２−１〜７２−４が設けられる。さらに、遅延素子７１−１と７２−１の組、遅延素子７１−２と７２−２の組、遅延素子７１−３と７２−３の組、遅延素子７１−４と７２−４の組の出力端子ごとに、Ｄ−ＦＦ回路７３−１〜７３−４が接続されている。各Ｄ−ＦＦ回路７３−１〜７３−４のＱ端子の出力データＤ１〜Ｄ４は、エンコーダ７４によってエンコードされて出力端子３に出力される。この構成と類似のものは特許文献１に記載されている。
【０００３】
図７に図６のＴＤＣ回路の動作波形図を示す。この図７は４個の遅延素子７１−１〜７１−４の遅延時間がｔａで、４個の遅延素子７２−１〜７２−４の遅延時間がｔｂの場合を示す波形図であり、基準信号ＶＲＥＦの立上りに対して、入力信号ＶＩＮが時間差Δｔだけ遅れて立ち上がっている場合の例である。この例では、Ｄ−ＦＦ回路７３−１〜７３−４のＱ端子のデータＤ１，Ｄ２，Ｄ３，Ｄ４として、Ｈ、Ｈ、Ｌ、Ｌが得られている。このデータＤ１，Ｄ２，Ｄ３，Ｄ４は温度計コードであり、エンコーダ７４によって所定ビットの例えばＢＣＤコード等のディジタルデータＤＯＵＴに変換されて出力される。
【０００４】
このように、バーニア型のＴＤＣ回路では、Ｄ−ＦＦ回路７３−１〜７３−４のＱ端子の出力データＤ１〜Ｄ４が温度計コードであるため、それを扱いが容易なＢＣＤコード等のディジタルデータに変換するために、特別にエンコーダ７４が必要となっている。
【０００５】
また、図６のＴＤＣ回路では、エンコーダ７４から出力するディジタルデータＤＯＵＴにより、時間差Δｔの検出精度にｎビットの分解能を得るためには、遅延時間ｔａの遅延素子、遅延時間がｔｂの遅延素子、及びＤ−ＦＦ回路を１組とする単位セルが２n個だけ必要となる。
【０００６】
このため、時間差Δｔの検出の分解能を例えば１０ビットとする場合は、その単位セルが１０２４個必要となり、半導体集積回路の素子面積と配線面積が大きくなり消費電流が大きくなる問題がある。また、面積が大きくなると製造バラツキにより単位セル間の相対誤差が大きくなり、線形性を劣化させる要因となり、高分解能化が困難となる。なお、遅延素子の遅延時間のバラツキを校正する手法（特許文献２）が提案されているが、これによっても半導体集積回路の専有面積が大きくなる問題は解消されない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１００１９４号公報
【特許文献２】特開２０１２−１１４７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、遅延素子の相対バラツキは問題にならず、半導体集積回路における占有面積が小さくて済み、低消費電流を実現できるようにしたＴＤＣ回路を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明は、第１遅延時間をもつ第１遅延素子をループ内に有し、第１信号がトリガとして入力することで前記第１遅延時間を半周期とする第１パルス信号を発振する第１リング発振器と、前記第１遅延時間と異なる第２遅延時間をもつ第２遅延素子をループ内に有し、前記第１信号と入力タイミングが異なる第２信号がトリガとして入力することで前記第２遅延時間を半周期とする第２パルス信号を発振する第２リング発振器と、前記第２パルス信号のエッジで前記第１パルス信号をラッチして出力するラッチ回路と、該ラッチ回路の出力信号に応じてゲートを制御するゲート回路と、該ゲート回路から出力するパルス信号のエッジをカウントするカウンタとを備え、前記ゲート回路は前記第２リング発振器で発振される前記第２パルス信号と同一周期のパルス信号の通過を前記ラッチ回路の出力信号に応じて制御することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＴＤＣ回路において、前記第１リング発振器のループ内に第１ＡＮＤゲート回路が挿入接続されるとともに前記第２リング発振器のループ内に第２ＡＮＤゲート回路が挿入接続され、前記第１トリガ信号が前記第１ＡＮＤゲート回路に“Ｌ”から“Ｈ”に変化する信号として入力し、前記第２トリガ信号が前記第２ＡＮＤゲート回路に“Ｌ”から“Ｈ”に変化する信号として入力することを特徴とする。
請求項３にかかる発明は、請求項１に記載のＴＤＣ回路において、前記第１リング発振器のループ内に第１ＯＲゲート回路が挿入接続されるとともに前記第２リング発振器のループ内に第２ＯＲゲート回路が挿入接続され、前記第１トリガ信号が前記第１ＯＲゲート回路に“Ｈ”から“Ｌ”に変化する信号として入力し、前記第２トリガ信号が前記第２ＯＲゲート回路に“Ｈ”から“Ｌ”に変化する信号として入力することを特徴とする。
請求項４にかかる発明は、請求項２に記載のＴＤＣ回路において、前記第１及び第２ＡＮＤゲート回路を第１及び第２ＮＡＮＤゲート回路に置き換えたことを特徴とする。
請求項５にかかる発明は、請求項３に記載のＴＤＣ回路において、前記第１及び第２ＯＲゲート回路を第１及び第２ＮＯＲゲート回路に置き換えたことを特徴とする。
【発明の効果】
【００１０】
本発明のＴＤＣ回路によれば、遅延素子が２個で済むので、半導体集積回路における面積が小さくて済み、低消費電力を実現できる。また、共通の遅延時間の遅延素子を複数使用することはないので、その場合に問題となる遅延素子間の相対バラツキを回避できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施例のＴＤＣ回路の回路図である。
【図２】図１のＴＤＣ回路のカウンタの回路図である。
【図３】図１のＴＤＣ回路の動作波形図である。
【図４】本発明の２実施例のＴＤＣ回路の回路図である。
【図５】図４のＴＤＣ回路の動作波形図である。
【図６】従来のバーニア型のＴＤＣ回路の回路図である。
【図７】図６のＴＤＣ回路の動作波形図である。
【発明を実施するための形態】
【００１２】
＜第１実施例＞
図１に本発明の第１実施例のＴＤＣ回路を示す。１は基準信号ＶＲＥＦが入力する入力端子、２は基準信号ＶＲＥＦに対してΔｔだけ遅延した入力信号ＶＩＮが入力する入力端子、３はディジタルデータＤＯＵＴの出力端子である。
【００１３】
１０は第１リング発振器であり、２入力のＡＮＤゲート回路１１、インバータ１２、及び遅延時間がｔ１の遅延素子１３をループ接続して構成され、ＡＮＤゲート回路１１の一方の入力端子に、前記した入力端子１から基準信号ＶＲＥＦが発振開始のためのトリガ信号として入力し、他方の入力端子にノードＮ１の信号が入力する。
【００１４】
２０は第２リング発振器であり、２入力のＡＮＤゲート回路２１、インバータ２２、及び遅延時間がｔ２の遅延素子２３をループ接続して構成され、ＡＮＤゲート回路２１の一方の入力端子に、前記した入力端子２から入力信号ＶＩＮが発振開始のためのトリガ信号として入力し、他方の入力端子にノードＮ２の信号が入力する。
【００１５】
３０はラッチ回路であり、Ｄ端子に第１リング発振器１０のノードＮ１のパルス信号が入力し、反転ＣＫ端子に第２リング発振器２０のノードＮ２のパルス信号が入力する第１Ｄ−ＦＦ回路３１と、ＣＫ端子に第１Ｄ−ＦＦ回路３１のＱ端子が接続されＤ端子に“Ｈ”（＝ＶＤＤ）の電圧が入力する第２Ｄ−ＦＦ回路３２とで構成されている。
【００１６】
４０は２入力のＯＲゲート回路であり、その一方の入力端子（ノードＮ３）にＤ−ＦＦ回路３２のＱ端子の信号が入力し、他方入力端子（ノードＮ４）にノードＮ２の信号をインバータ５０で反転した信号が入力する。６０はＯＲゲート回路４０の出力側のノードＮ５に現れるパルス信号のダウンエッジをカウントするアップカウンタである。
【００１７】
このアップカウンタ６０は、図２（ａ）に示すように、ダウンエッジで動作する１０段縦続接続のＴ−ＦＦ回路６１−１、６１−２、・・・、６１−１０で構成され、各Ｔ−ＦＦ回路の出力が１０ビットの出力端子３に接続されている。なお、Ｔ−ＦＦ回路６１は図２（ｂ）に示すように、１個のＤ−ＦＦ回路６１ａと１個のインバータ６１ｂによって構成されている。このようにカウンタ６０は、ノードＮ５から入力するパルス信号のダウンエッジのアップカウント値を１０ビットで出力する。
【００１８】
さて、図１の回路では電源投入によってインバータ１２、２２の出力が“Ｈ”に初期化されているとすると、その初期化から時間ｔ１、ｔ２が経過した後は、ノードＮ１，Ｎ２は“Ｈ”になっている。そして、図３（ａ）に示すように、入力端子１に入力する基準信号ＶＲＥＦが“Ｈ”に立ち上がると、第１リング発振器１０は、遅延素子１３の遅延時間ｔ１を半周期とするパルス信号を発振してノードＮ１に出力する。なお、ＡＮＤゲート回路１１やインバータ１２の遅延時間は無視している。また、入力端子２に入力する入力信号ＶＩＮが、基準信号ＶＲＥＦの“Ｈ”に立ち上がってから時間差Δｔ（＝Δｔ１）だけ遅れて“Ｈ”に立ち上がると、第２リング発振器２０は、遅延素子２３の遅延時間ｔ２を半周期とするパルス信号を発振してノードＮ２に出力する。なお、ＡＮＤゲート回路２１やインバータ２２の遅延時間は無視している。
【００１９】
そして、ラッチ回路３０は、ノードＮ２の信号が“Ｌ”に立ち下がる毎に、その時点で入力しているノードＮ１のパルス信号をラッチして、Ｄ−ＦＦ回路３２のＱ端子からノードＮ３を経由してＡＮＤゲート回路４０に入力させる。よって、図３（ａ）で示すように、Δｔ１＜ｔ１で、ｔ１＜ｔ２のときは、当初はノードＮ２のパルス信号のダウンエッジタイミングでは、ノードＮ１のパルス信号が“Ｌ”であるので、Ｄ−ＦＦ回路３０のＱ端子の信号は“Ｌ”が更新される。
【００２０】
ノードＮ２のパルス信号のダウンエッジのタイミングは、ノードＮ１のパルス信号の直前のダウンエッジのタイミングに対して、図３（ａ）に示すように、サイクル数が増えるごとに徐々に離れていく。そして、ノードＮ２のパルス信号のダウンエッジタイミングでノードＮ１のパルス信号が“Ｈ”となると、Ｄ−ＦＦ回路３２のＱ端子の信号が“Ｈ”となり、ノードＮ３が“Ｈ”となる。よって、この時点でＯＲゲート回路４０の出力側のノードＮ５の信号が“Ｈ”にロックされる。
【００２１】
一方、ＯＲゲート回路４０の入力側のノードＮ４には、ノードＮ２のパルス信号をインバータ５０で反転した信号が入力しており、ノードＮ３の信号が“Ｌ”の期間は、ノードＮ４のパルス信号がそのままノードＮ５のパルス信号となる。そして、そのノードＮ５のパルス信号のダウンエッジ毎に、アップカウンタ６０がアップカウントされて、出力端子３に１０ビットで表されるカウント値のディジタルディジタルＤＯＵＴが出力する。
【００２２】
しかし、上記のようにノードＮ３が“Ｈ”になりノードＮ５の信号が“Ｈ”にロックされた後は、アップカウンタ６０はウントを停止する。このようにして、アップカウンタ６０は前記した時間Δｔ１の長さに応じたカウント値をディジタルデータＤＯＵＴとして出力する。したがって、図３（ａ）の例ではＤＯＵＴ＝２が得られる。
【００２３】
なお、図３（ｂ）に示すように時間差ΔｔがΔｔ２＜Δｔ１のようにより短いΔｔ２になると、ＤＯＵＴ＝３が得られる。さらに、図３（ｃ）に示すように間差ΔｔがΔｔ３＜Δｔ２のようにさらに短いΔｔ３になると、ＤＯＵＴ＝４が得られる。このように、カウンタ６０からは基準信号ＶＲＥＦと入力ＶＩＮの時間差Δｔの大きさに逆比例したデータＤＯＵＴが得られる。このデータＤＯＵＴは必要に報じて、後段の回路で時間差Δｔに比例したデータに変換すればよい。
【００２４】
得られるデータＤＯＵＴの時間差Δｔについての分解能をｎビットで設計する際は、時間差Δｔの時間分解能をＴresとすると、第２リング発振器２０の半周期ｔ２で２ｎ分の比較ができればよいので、
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となる。よって、
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となるように、遅延時間ｔ１、ｔ２を設定すればよい。このとき、カウンタ６０のビット数は分解能ｎと同じにしておけばよい。時間分解能Ｔresを基準にすると、ビット数ｎを大きくするには、リング発振器１０、２０の発振周期を長く、つまり遅延時間ｔ１、ｔ２を大きくするだけで対応できる。
【００２５】
＜第２実施例＞
図４に第２実施例のＴＤＣ回路を示す。この実施例は、図１で説明した第１実施例の２入力ＡＮＤゲート回路１１、２１を２入力ＯＲゲート回路１１Ａ、２１Ａに置き換えたものである。２入力ＯＲゲート回路は一方の入力端子の信号が"Ｈ"ときに他方の入力端子に入力する信号を遮断できるので、トリガタイミングで入力信号ＶＲＥＦとＶＩＮを“Ｈ”から“Ｌ”に切り替えれば、リング発振器１０、２０にトリガがかかり、発振が開始し、時間差Δｔを第１実施例と同様に計測できる。図５に動作波形の一例を示した。
【００２６】
＜その他の実施例＞
図１のＴＤＣ回路ではＡＮＤゲート回路１１，２１をＮＡＮＤゲート回路に置き換えることでインバータ１２，２２を省略でき、図４のＴＤＣ回路でもＯＲゲート回路１１Ａ，２１ＡをＮＯＲゲート回路に置き換えることでインバータ１２，２２を省略できる。また、遅延素子１３の遅延時間ｔ１と遅延素子２３の遅延時間ｔ２の関係は、ｔ１＜ｔ２にかぎられるものではなく、ｔ１＞ｔ２であってもよい。また、ラッチ回路３０の後段のＤ−ＦＦ回路３２は、前段のＤ−ＦＦ回路３１のＱ端子が“Ｈ”になった後に、ＣＫ端子に再度ダウンエッジの信号が入力してもノードＮ３の信号が影響を受けないように安全対策をとったのものであり、このＤ−ＦＦ回路３２は必ずしも必要ない。インバータ５０も必ずしも必要ない。また、ラッチ回路３０からＱ端子の信号を反転してノードＮ３に出力するよう構成すれば、ＯＲゲート回路４０はＡＮＤゲート回路に置き換えることができる。さらに、カウンタ６０はダウエッジカウンタに限られるものではなく、アップエッジによってアップカウントを行うカウンタであってもよい。
【符号の説明】
【００２７】
１，２：入力端子、３：出力端子
１０：第１リング発振器、１１：ＡＮＤゲート回路、１１Ａ：ＯＲゲート回路、１２：インバータ、１３：遅延素子
２０：第２リング発振器、２１：ＡＮＤゲート回路、２１Ａ：ＯＲゲート回路、２２：インバータ、２３：遅延素子
３０：ラッチ回路、３１，３２：Ｄ−ＦＦ回路
４０：ＯＲゲート回路
５０：インバータ
６０：アップカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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