(57)【要約】【課題】順方向特性の劣化による炭化珪素半導体装置の信頼性の低下を防止することが可能な半導体装置の製造方法を提供する。【解決手段】炭化珪素のエピタキシャル基板にバイポーラ素子が含まれる半導体装置を作製するステップ、半導体装置の表面温度が５０℃以上１７５℃以下の第１検査温度で、バイポーラ素子に２０Ａ／ｃｍ2以上４００Ａ／ｃｍ2以下の第１電流密度で順方向電流を流して、順方向特性の値が基準値以上に増加した不良品を除去する第１選別検査、第１選別検査の後に、不良品が除去された残りの良品のバイポーラ素子に対して、５０℃以上１７５℃以下の第２検査温度にし、６５Ａ／ｃｍ2以上１１０Ａ／ｃｍ2以下の第２電流密度で順方向電流を流して、順方向特性の値が基準値以上に増加した新たな不良品を除去する第２選別検査を含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
炭化珪素のエピタキシャル基板を基体としてバイポーラ素子を含む半導体装置を作製するステップと、
前記半導体装置の表面温度を５０℃以上１７５℃以下の第１検査温度にし、前記バイポーラ素子に２０Ａ／ｃｍ2以上４００Ａ／ｃｍ2以下の第１電流密度で順方向電流を流して、順方向特性の値が基準値以上に増加した不良品を除去する第１選別検査と、
前記不良品が除去された残りの良品のバイポーラ素子に対して、５０℃以上１７５℃以下の第２検査温度にし、６５Ａ／ｃｍ2以上１１０Ａ／ｃｍ2以下の第２電流密度で順方向電流を流して、前記順方向特性の値が前記基準値以上に増加した新たな不良品を除去する第２選別検査と
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第１検査温度及び前記第１電流密度の積で規定される第１ストレス強度が、前記第２検査温度及び前記第２電流密度の積で規定される第２ストレス強度よりも大きく、前記第２ストレス強度が、前記半導体装置の定格動作温度及び定格電流密度の積で規定される定格ストレス強度よりも大きいことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第１ストレス強度が、前記定格ストレス強度の１．２倍以上であり、且つ、前記第１ストレス強度の０．９倍が前記第２ストレス強度以上であることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１検査温度及び前記第１電流密度の積で規定される第１ストレス強度が、前記半導体装置の定格動作温度及び定格電流密度の積で規定される定格ストレス強度よりも大きく、前記定格ストレス強度が、前記第２検査温度及び前記第２電流密度の積で規定される第２ストレス強度よりも大きいことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１ストレス強度が、前記定格ストレス強度の１．２倍以上であり、且つ、前記定格ストレス強度の０．９３倍が前記第２ストレス強度以上であり、前記第２ストレス強度が１００℃Ａ／ｃｍ2以上であることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記順方向特性が前記バイポーラ素子の順方向電圧であり、前記基準値は、前記順方向電圧の電圧変化で規定されることを特徴とする請求項１〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記電圧変化が、前記エピタキシャル基板のエピタキシャル層に発生した積層欠陥を前記エピタキシャル層の上面に投影した投影面積で規定されることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
バイポーラ素子を含み、前記バイポーラ素子に流す順方向電流の電流密度と表面温度の積をストレス強度と規定し、第１ストレス強度で順方向特性の値が基準値以上に増加した不良品を除去する第１選別検査、第２ストレス強度で前記順方向特性の値が前記基準値以上に増加した不良品を除去する第２選別検査により選別された、炭化珪素のエピタキシャル基板を基体とする半導体装置であって、
前記エピタキシャル基板のエピタキシャル層に発生した積層欠陥を前記エピタキシャル層の上面に投影した投影面積の前記上面の面積に対する比率が３．４％以下であることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
市販のＳｉＣ単結晶基板は、昇華法により製造されるものが主流である。昇華法による基板には、基底面転位（ＢＰＤ）をはじめとする多数の転位が含まれる。このような転位は、基板上にＳｉＣ単結晶をエピタキシャル成長させたエピタキシャル基板に引き継がれる。そのため、エピタキシャル基板に形成された半導体装置の特性に悪影響を与えることが知られている。
【０００３】
特に、基底面転位は、バイポーラデバイス、あるいは内蔵ダイオードによりターンオフ時にバイポーラ動作が含まれるＭＯＳ電界効果トランジスタ（ＦＥＴ）等のＳｉＣ半導体装置の特性の劣化、特に順方向特性の劣化の原因となる。ＭＯＳ電界効果トランジスタ（ＦＥＴ）等のＳｉＣ半導体装置においても、ターンオフ時にバイポーラ動作を行う内蔵ダイオードの順方向特性の劣化の原因となる。例えば、バイポーラ動作時に順方向通電により発生する少数キャリア（ｎ型半導体では正孔、ｐ型半導体では電子）は、エピタキシャル基板の中を拡散する。少数キャリアが基底面転位を中心に再結合して一定以上の再結合エネルギを基底面転位に与えると、基底面転位を起点としてエピタキシャル基板中に積層欠陥が拡張する。積層欠陥が拡張すると、順方向電流を流したときに、オン電圧が上昇して順方向抵抗が増大する。このような素子特性が劣化した不良品を選別検査する方法が必要となる。
【０００４】
特許文献１には、バイポーラ素子の温度を１５０℃以上、２３０℃以下に設定して、電流密度を１２０Ａ／ｃｍ2以上、４００Ａ／ｃｍ2以下の順方向電流を流すことにより、素子特性の劣化を検査する方法が提案されている。しかし、選別検査条件が実使用条件よりも過酷であっても、実使用中に新たな素子特性劣化が発生することがあり、半導体装置の信頼性の低下を招いている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第６１０４３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記課題を鑑み、順方向特性の劣化による半導体装置の信頼性の低下を防止することが可能なＳｉＣ半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様は、（ａ）炭化珪素のエピタキシャル基板を基体としてバイポーラ素子を含む半導体装置を作製するステップと、（ｂ）半導体装置の表面温度を５０℃以上１７５℃以下の第１検査温度にし、バイポーラ素子に２０Ａ／ｃｍ2以上４００Ａ／ｃｍ2以下の第１電流密度で順方向電流を流して、順方向特性の値が基準値以上に増加した不良品を除去する第１選別検査と、（ｃ）不良品が除去された残りの良品のバイポーラ素子に対して、５０℃以上１７５℃以下の第２検査温度にし、６５Ａ／ｃｍ2以上１１０Ａ／ｃｍ2以下の第２電流密度で順方向電流を流して、順方向特性の値が基準値以上に増加した新たな不良品を除去する第２選別検査とを含むＳｉＣ半導体装置の製造方法であることを要旨とする。
【０００８】
本発明の他の態様は、（ａ）バイポーラ素子を含み、バイポーラ素子に流す順方向電流の電流密度と表面温度の積をストレス強度と規定し、第１ストレス強度で順方向特性の値が基準値以上に増加した不良品を除去する第１選別検査、第２ストレス強度で順方向特性の値が基準値以上に増加した不良品を除去する第２選別検査により選別された、炭化珪素のエピタキシャル基板を基体とする半導体装置であって、（ｂ）エピタキシャル基板のエピタキシャル層に発生した積層欠陥をエピタキシャル層の上面に投影した投影面積の上面の面積に対する比率が３．４％以下である炭化珪素半導体装置であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、順方向特性の劣化による半導体装置の信頼性の低下を防止することが可能なＳｉＣ半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態の説明に用いる半導体装置の一例を示す断面概略図である。
【図２】基板とエピタキシャル層との界面近傍に分布する基底面転位の一例を示す断面概略図である。
【図３】通常の選別検査により積層欠陥の拡張が検知された基底面転位を示す断面概略図である。
【図４】図３に示した選別検査の後に実施された通電試験の結果を示す図である。
【図５】通電試験における電流密度と積層欠陥発生率との関係を示す図である。
【図６】エピタキシャル基板において、拡張した積層欠陥を示すＰＬ像である。
【図７】エピタキシャル基板表面へ投影した積層欠陥の投影面積率と順方向電圧変化率との関係を示す図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。
【図９】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１２】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００１３】
また、以下の説明において、半導体装置の代表例としてボディダイオードが寄生する構造のトレンチゲート構造のＭＯＳトランジスタを用いて説明するが、本発明の半導体装置はトレンチゲート構造ＭＯＳトランジスタに限定されない。例えば、プレーナゲート構造のＭＯＳトランジスタ、ＭＩＳＦＥＴや静電誘導トランジスタ（ＳＩＴ）等であってもよい。また、ｐｎ接合を有するｐｉｎダイオード等であってもよい。更に、ｐｎ接合に順方向の電流が通電される絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）等のバイポーラデバイスであってもよい。
【００１４】
（半導体装置の主要部の構成）
本発明の実施形態に係る半導体装置は、図１に示すように、第１導電型（ｎ+型）の基板１上にエピタキシャル層（２，３，４）が連続成長されたエピタキシャル基板を「基体」としている。この基体は、ｎ+型のバッファ層２、ｎ-型のドリフト領域３及び第２導電型（ｐ型）のベース領域４の３層のＳｉＣエピタキシャル層（２，３，４）を含んでいる。そして、３層のエピタキシャル層（２，３，４）がｎ+型のドレイン領域１をなすＳｉＣ基板の上に順に成長されて基体を構成している。基体の上部を構成しているベース領域４の上部には、ｐ＋型のベースコンタクト領域５とｎ＋型のソース領域６が選択的に設けられている。ソース領域６は、ドリフト層３よりも高不純物密度であり、ベースコンタクト領域５はベース領域４よりも高不純物密度である。ドリフト領域３はドレイン領域１よりも低不純物密度である。
【００１５】
ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈである。室温における禁制帯幅は３Ｃ−ＳｉＣでは２．２３ｅＶ、４Ｈ−ＳｉＣでは３．２６ｅＶ、６Ｈ−ＳｉＣでは３．０２ｅＶの値が報告されている。本発明の実施形態では、４Ｈ−ＳｉＣを用いて説明する。
【００１６】
ソース領域６の上面から、ソース領域６及びベース領域４を貫通してドリフト領域３に達するようにゲートトレンチ７が設けられている。ゲートトレンチ７の底面及び側面にはゲート絶縁膜８が設けられている。ゲートトレンチ７内にはゲート絶縁膜８を介してゲート電極９が埋め込まれ、絶縁ゲート型電極構造（８，９）を構成している。なお、図１では、ゲート電極９がゲートトレンチ７内にのみ埋め込まれている場合を例示するが、ゲート電極９はゲート絶縁膜８を介してソース領域６の上面まで延在していてもよい。
【００１７】
ゲート電極９の材料としては、例えば燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。ゲート電極９上には層間絶縁膜１０を介してソース電極（表面電極）（１１，１２，１３）が設けられる。ソース電極（１１，１２，１３）は、ソース領域６及びベースコンタクト領域５に電気的に接続される。
【００１８】
ソース電極（１１，１２，１３）は、下地金属となるソースコンタクト層１１、下部バリアメタル層１２及び上部バリアメタル層１３を備える。ソースコンタクト層１１はオーミック電極として、ソース領域６及びベースコンタクト領域５にそれぞれに金属学的に接するように配置されている。下部バリアメタル層１２は、ソース領域６に金属学的に接し、層間絶縁膜１０を覆うように配置されている。上部バリアメタル層１３は、ソースコンタクト層１１及び下部バリアメタル層１２を覆うように配置される。例えば、ソースコンタクト層１１としてニッケル（Ｎｉ）膜、下部バリアメタル層１２として窒化チタン（ＴｉＮ）膜、上部バリアメタル層１３としてチタン（Ｔｉ）／ＴｉＮ／Ｔｉの積層構造が使用可能である。
【００１９】
ドレイン領域１の下面側には、ドレイン領域１に接するようにドレイン電極（裏面電極）１４が配置されている。ドレイン電極１４としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【００２０】
図１に示す構造において、ｐ型のベース領域４がｎ型のドリフト領域３の上部に形成されることにより、キャリア注入を制御する電位障壁を構成するｐｎ接合の内蔵ダイオードが形成されている。即ち、ベースコンタクト領域５、ベース領域４、ドリフト領域３、バッファ層２及びドレイン領域１で内蔵ダイオード（ボディダイオード）（５，４，３，２，１）が構成される。半導体基板からならドレイン領域１はボディダイオードの「カソード領域」として機能し、バッファ層２上のドリフト領域３は、キャリアがドリフト走行する「走行領域」として機能する。また、ベースコンタクト領域５及びベース領域４は、ボディダイオードの「アノード領域」として機能する。このため、ドレイン領域１の下面に設けられたドレイン電極１４は「カソード電極」として機能し、ドレイン領域１に供給されたキャリアを、ドレイン電極１４を介して外部回路に供給する。ベースコンタクト領域５の上面に設けられたソース電極（１１，１２，１３）はボディダイオードの「アノード電極」として機能し、外部回路からソース電極（１１，１２，１３）を介してベースコンタクト領域５及びベース領域４にキャリアを供給する。ドレイン領域１から供給されるキャリア（電子）がドリフト領域３をドリフト電界で走行する。ベースコンタクト領域からベース領域４を通ってドリフト領域３にキャリア（正孔）が注入される。
【００２１】
ドレイン領域１、及びドレイン領域１の上にエピタキシャル成長されたドリフト領域３、及びドリフト領域３の上部に形成されたベース領域４及びベースコンタクト領域５は、ＳｉＣ結晶からなる。ドレイン領域１の表面は、（０００１）Ｓｉ面であり、＜０００１＞（ｃ軸）方向に対して＜１１−２０＞方向に０°〜８°程度のオフ角を有する。ドレイン領域１の上にエピタキシャル成長されたドリフト領域３、ベース領域４及びベースコンタクト領域５もドレイン領域１と同じオフ角を有する。ドリフト領域３のｎ型不純物は、例えば窒素（Ｎ）であり、不純物密度は１×１０15ｃｍ-3〜１×１０18ｃｍ-3程度の範囲である。ドリフト領域３の厚さは、１μｍ〜数１００μｍ程度の範囲であり、ボディダイオード（５，４，３，２，１）の耐圧仕様に応じて最適な厚さと不純物密度が選ばれる。
【００２２】
通常のＳｉＣ基板中には、基底面転位が１０００個／ｃｍ2台で存在している。図２に示すように、基板１ａ上にエピタキシャル層３ａをエピタキシャル成長すると、基底面転位２０の大部分はエピタキシャル層３ａ内でＳｉＣ結晶のｃ軸に平行な貫通転位に転換される。一方、基底面転位２０の一部は、基板１ａからエピタキシャル層３ａに伝播する。このようなエピタキシャル基板（１ａ,３ａ）を用いてｐｎダイオードを形成すると、通電により、基板１ａとエピタキシャル層３ａの界面近傍の基底面転位２０が積層欠陥の拡張の起点となり得る。即ち、エピタキシャル層３ａの上部に形成したｐ型アノード領域から、正孔がエピタキシャル層３ａに注入されることにより、基底面転位２０が積層欠陥の拡張の起点となる。なお、基底面転位２０から転換された貫通転位は、積層欠陥に拡張しない。
【００２３】
ｎ型エピタキシャル層３ａに「少数キャリア」として正孔がボディダイオードのアノード領域から注入される。この積層欠陥の電子準位は、４Ｈ−ＳｉＣ結晶の伝導帯の下端から０．２ｅＶ〜０．３ｅＶ低い位置にあることが知られている。順方向通電又は光励起により生成された伝導帯の電子が積層欠陥の電子準位で正孔と再結合することにより、積層欠陥の拡張が起こる。この再結合エネルギは小さいため、積層欠陥に到達する正孔密度が閾値以上とならないと積層欠陥の拡張は起こらない。閾値の正孔密度は、１×１０15ｃｍ-3程度といわれている。エピタキシャル層３ａは低不純物密度であり、エピタキシャル層３ａに注入された正孔の拡散深さは１０μｍ程度である。したがって、ボディダイオードの走行領域として厚さが１０μｍ程度のエピタキシャル層３ａを用いる場合、アノード領域から注入された正孔は、閾値以上の密度で基板１ａ内に到達し得る。エピタキシャル層３ａと基板１ａとの界面近傍に局在する基底面転位２０を起点として、積層欠陥がエピタキシャル層３ａ内で基底面に沿って拡張することになる。基底面は（０００１）Ｓｉ面であり、ボディダイオードの通電方向は基底面とほぼ直角となる。積層欠陥は高抵抗領域となるため、電流は積層欠陥のない領域を流れることになる。その結果、オン電圧（順方向電圧）の増加やオン抵抗の増加等の順方向特性の劣化を招いてしまう。
【００２４】
図２に示したエピタキシャル基板（１ａ，３ａ）を用いてボディダイオードを構成するｐｎ接合を作製して、順方向通電による選別検査を行った。通常の選別検査では、ボディダイオードの実使用条件よりも順方向電流密度及び表面温度を高く設定した選別条件で実施される。例えば、実使用条件の２倍以上の選別条件、順方向の電流密度が３７０Ａ／ｃｍ2、及びボディダイオードの表面温度が１５０℃で選別検査を実施した。図３に示すように、選別条件で正孔密度が閾値以上となる拡散深さＤth以内に存在する基底面転位２１を起点として積層欠陥が発生する。拡散深さＤthは、実使用条件で正孔密度が閾値以上となる拡散深さＤpよりも深い。したがって、この選別条件で選別検査を行って不良品を除去すれば、実使用時に順方向特性劣化による不良は発生しないものと想定される。
【００２５】
しかし、実際には、エピタキシャル層３ａと基板１ａとの界面近傍に遅れて発生した積層欠陥、あるいは拡張途中の積層欠陥が残留している可能性がある。図４は、選別検査後に実使用条件に近い条件、順方向の電流密度が１６０Ａ／ｃｍ2、及びボディダイオードとなるｐｎ接合ダイオードの表面温度が１５０℃で通電試験を実施した結果である。図４に示すように、大部分のダイオードは、オン電圧の電圧変化率（順方向電圧変化率）が約１％以内である。しかし、一部のダイオードでは、順方向電圧変化率が２〜５％と増加している。このように、通常実施されている一段階の選別検査では、良品を十分に選別することができず、実使用時に不良が発生する可能性がある。
【００２６】
上述のように、エピタキシャル基板（１ａ，３ａ）の上部にｐ型アノード領域を形成して作製したｐｎ接合ダイオードの順方向通電による積層欠陥の発生を評価した。図５は、ダイオードに流す順方向電流の電流密度を増加させながら、各電流密度で拡張した積層欠陥の発生数を示している。ダイオードの温度が５０℃の場合、エピタキシャル層３ａ内から拡張した積層欠陥は、電流密度が２０Ａ／ｃｍ2〜７５Ａ／ｃｍ2の範囲で発生している。電流密度が１１０Ａ／ｃｍ2〜４００Ａ／ｃｍ2の範囲では、基板１ａから拡張した積層欠陥が発生している。ダイオードの温度が１７５℃の場合、エピタキシャル層３ａ内から拡張した積層欠陥は、電流密度が１０Ａ／ｃｍ2〜５０Ａ／ｃｍ2の範囲で発生している。電流密度が７５Ａ／ｃｍ2〜４００Ａ／ｃｍ2の範囲では、基板１ａから拡張した積層欠陥が発生している。このように、積層欠陥の発生は、順方向電流だけでなく表面温度にも影響されている。
【００２７】
図６は、積層欠陥を拡張させて、エピタキシャル層３ａの表面側から観察したフォトルミネセンス（ＰＬ）像を示す。ＰＬは蛍光と燐光の両プロセスで構成され、物質内の異なる電子エネルギーレベル間の吸収・発光プロセスに由来する。ＰＬ測定は、エピタキシャル層３ａの表面から紫外（ＵＶ）光を照射して実施している。ＰＬ像２２ａ、２２ｂはエピタキシャル層３ａの表面への拡張した積層欠陥の投影像となる。積層欠陥は、その拡張のモードに対応して直角三角形及び帯型の形状を有する。ＰＬ像２２ａは直角三角形の積層欠陥の投影像であり、直角を成す短辺の幅Ｌが約１４３μｍで、長辺の幅Ｗが約２４８μｍである。ＰＬ像２２ｂは帯型の積層欠陥の投影像であり、幅Ｌが約１４３μｍで、長手方向の長さは約２．５ｍｍである。基板１ａは４°のオフ角を有し、エピタキシャル層３ａの厚さは約１０μｍである。積層欠陥は、基板１ａとエピタキシャル層３ａとの界面近傍の基底面転位を起点として、基底面に沿って表面まで拡張している。ＰＬ像２２ａ、２２ｂは、鋭角の一方が略３０°で、他方が略６０°である。
【００２８】
図７は、積層欠陥を拡張させて測定したｐｎ接合ダイオードの順方向電圧の変化率と、ｐｎ接合ダイオードの表面積に対する積層欠陥の投影面積の比率（積層欠陥投影面積率）との関係を示す。図７に示すように、積層欠陥投影面積率に対する順方向電圧変化率の関係を示す回帰直線の決定係数は０．９７程度と強い相関関係を示す。例えば、順方向電圧変化が約３％以下であれば、積層欠陥投影面積率は約３．４％以下となる。
【００２９】
上述のように、通常の一段階の選別検査では、実使用時に積層欠陥が拡張してバイポーラ素子構造の順方向特性が劣化する可能性がある。実施形態では、複数の段階の選別検査を実施して、実使用時でも積層欠陥の拡張を抑制し、順方向特性の劣化を防止する。選別検査における検査温度と順方向の電流密度との積をストレス強度と規定し、各選別検査のストレス強度を適切に設定する。例えば、２段階の選別検査では、１回目の選別検査でバイポーラ素子構造に加えるストレス強度に対し、２回目の選別検査のストレス強度を弱くすることで、残留した積層欠陥を拡張させる。このため、過度のストレスを与えることを回避することができ、良品の歩留まりの低下を防止することができる。順方向特性は、発生した積層欠陥のエピタキシャル層表面への積層欠陥投影面積率に依存する。したがって、実施形態では、選別検査において順方向電圧変化率が３％以下の半導体素子を良品として選別する。選別された半導体装置では、積層欠陥投影面積率が約３．４％以下となる。
【００３０】
（半導体装置の製造方法）
以下に、図８のフローチャートに沿って図９〜図１１の工程断面図を用いて、実施形態に係る半導体装置の製造方法を、トレンチゲート型ＭＯＳトランジスタの場合を一例に説明する。図９〜図１１では、説明の便宜上、ドレイン領域１、バッファ層２、及びドリフト領域３からなるｎ型半導体領域のみ図示する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３１】
図８に示すフローチャートのステップＳ５０で、通常の方法により図１に示したトレンチゲート型ＭＯＳトランジスタを製造する。図９に示すように、エピタキシャル成長技術等により、ドレイン領域１となるＳｉＣ結晶のｎ+型基板上に、ｎ+型バッファ層２及びドリフト領域３となるｎ型エピタキシャル層、及びベース領域４となるｐ型エピタキシャル層を連続してエピタキシャル成長させる。基板は、主面が＜１１−２０＞方向に４°オフした（０００１）Ｓｉ面である。バッファ層２は、例えば窒素（Ｎ）等のｎ型不純物が１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度の不純物密度で添加されている。ドリフト領域３となるエピタキシャル層は、ｎ型不純物がバッファ層２よりも低不純物密度で添加されている。バッファ層２及びエピタキシャル層の厚さは、例えば、それぞれ１μｍ程度及び１０μｍ程度である。この段階でのベース領域４の厚さは、例えば、０．３〜１μｍ程度である。
【００３２】
更に、フォトリソグラフィ技術によりｐ+型のベースコンタクト領域５の領域を選択的に窓が開孔したｐ型用イオン注入マスクを形成し、ｐ型を呈する不純物イオンをベース領域４の上部に多段注入する。ｐ型用イオン注入マスクを除去後、同様に、フォトリソグラフィ技術によりｎ+型のソース領域６の領域を選択的に窓が開孔したｎ型用イオン注入マスクを形成し、ｎ型を呈する不純物イオンをベース領域４の上部に多段注入する。ｎ型用イオン注入マスクを除去後、熱処理をすることにより、ベース領域４の上部にベースコンタクト領域５及びソース領域６を図１に示したように選択的に形成する。その後、フォトリソグラフィ技術によりトレンチの位置に選択的に窓が開孔したエッチングマスクを形成し、反応性イオンエッチング（ＲＩＥ）等により、ソース領域６及びベース領域４を貫通しドリフト領域３の上部に到達する垂直側壁を有したゲートトレンチ７を形成する。そして、熱酸化等の手法によりゲートトレンチ７の底面及び側面にゲート絶縁膜８を形成する。
【００３３】
更に、ゲート絶縁膜８を介してゲートトレンチ７内に化学的気相堆積（ＣＶＤ）法等の手法によりゲート電極９を埋め込み、図１に示したように絶縁ゲート型電極構造（８，９）を形成する。更にこの所定の成膜工程を行えば、エピタキシャル層（２，３，４）を基礎とした基体の構造の上部にトレンチ型ＭＯＳトランジスタ構造が形成される。ドレイン領域１中には多数の基底面転位２０などの結晶欠陥が含まれる。ドレイン領域１上に成長したバッファ層２において、ドレイン領域１から伝播する基底面転位２０の大部分が貫通転位に変換される。基底面転位から転換された貫通転位は、積層欠陥に拡張しない。
【００３４】
まず、複数のＭＯＳトランジスタに内蔵されるボディダイオード（５，４，３，２，１）の順方向特性の初期値を測定する。順方向特性として、順方向電圧変化を用いる。例えば、５０℃以下の常温で、順方向電流密度を１０Ａ／ｃｍ2以下として、順方向電圧の初期値を測定する。なお、順方向特性としてオン抵抗等を用いてもよい。
【００３５】
ステップＳ５１で、複数のＭＯＳトランジスタに内蔵されるボディダイオード（５，４，３，２，１）に、第１選別条件で順方向に通電する。通電は、ＭＯＳトランジスタを大気中でホットプレート等により加熱して実施する。第１選別条件は、ＭＯＳトランジスタの表面温度（検査温度）が５０℃以上、１７５℃以下で、ボディダイオード（５，４，３，２，１）の順方向電流密度が２０Ａ／ｃｍ2以上、４００Ａ／ｃｍ2以下で、通電時間が１０分程度である。順方向通電により、図９に示すように、第１選別条件で正孔密度が閾値以上となる拡散深さＤth以内に存在する基底面転位２０に正孔が供給され、積層欠陥２２ｃ、２２ｄ、２２ｅ、２２ｆが発生する。積層欠陥２２ｃ、２２ｄ、２２ｅ、２２ｆの拡張開始までの時間にばらつきがあるため、拡張の大きさにばらつきが生じる。積層欠陥２２ｃ、２２ｄは、ドリフト領域３あるいはバッファ層２の中まで大きく拡張している。したがって、積層欠陥２２ｃ、２２ｄを含むボディダイオード（５，４，３，２，１）の順方向電圧変化率が基準値を越えて不良となる可能性が高い。一方、積層欠陥２２ｅ、２２ｆは拡張途中であり、順方向特性に大きな影響は与えない。また、基板において貫通転位等に転換して積層欠陥に拡張をしない基底面転位２０もある。なお、ＭＯＳトランジスタの加熱を、窒素（Ｎ2）ガス等の不活性ガス中で恒温槽等により行ってもよい。
【００３６】
ステップＳ５２で、ボディダイオード（５，４，３，２，１）の順方向特性を測定して第１選別検査を実施する。順方向特性として、順方向電圧変化を用いる。例えば、５０℃以下の常温で、順方向電流密度を１０Ａ／ｃｍ2以下として、順方向電圧の検査値を測定する。順方向電圧の検査値と初期値より求めた順方向電圧変化率が、基準値、例えば３％を越えていれば不良品として、除去する。
【００３７】
ステップＳ５３で、ボディダイオード（５，４，３，２，１）に、第２選別条件で順方向に通電する。通電は、ＭＯＳトランジスタを大気中でホットプレート等により加熱して実施する。第２選別条件は、検査温度が５０℃以上、１７５℃以下で、ボディダイオード（５，４，３，２，１）の順方向電流密度が６５Ａ／ｃｍ2以上、１１０Ａ／ｃｍ2以下で、通電時間が１０分程度である。順方向通電により、図１０に示すように、第２選別条件で正孔密度が閾値以上となる拡散深さＤe以内に拡張した積層欠陥２２ｅに正孔が供給される。積層欠陥２２ｅは、再拡張してドリフト領域３にまで拡張する。その結果、積層欠陥２２ｅを含むボディダイオード（５，４，３，２，１）の順方向電圧変化率が基準値を越えて不良となる可能性が高い。一方、積層欠陥２２ｆには正孔の供給が不十分で、拡張途中のままであり、順方向特性に大きな影響は与えない。第１選別条件で既に積層欠陥に拡張した基底面転位２１を含むボディダイオード（５，４，３，２，１）は、順方向電圧変化率が基準値を越えていれば除去されるが、基準値以内であれば良品となり得る。
【００３８】
ステップＳ５４で、ボディダイオード（５，４，３，２，１）の順方向特性を測定して第２選別検査を実施する。順方向特性として、順方向電圧変化を用いる。例えば、５０℃以下の常温で、順方向電流密度を１０Ａ／ｃｍ2以下として、順方向電圧の検査値を測定する。順方向電圧の検査値と初期値より求めた順方向電圧変化率が、基準値、例えば３％を越えていれば不良品として、除去する。
【００３９】
ステップＳ５５で、ボディダイオード（５，４，３，２，１）の順方向電圧変化率が基準値以下の良品が選別される。図１１に示すように、拡張途中の積層欠陥２２ｆがボディダイオード（５，４，３，２，１）の中に残留する場合もある。積層欠陥２２ｆは、実使用条件で正孔密度が閾値以上となる拡散深さＤpよりも深い位置にあるため、実使用時には再拡張しない。なお、実使用条件での拡散深さＤpはドレイン領域１とバッファ層２との界面に位置しているが、拡散深さＤpがバッファ層２内にあってもよい。第１及び第２選別条件で既に積層欠陥に拡張した基底面転位２１を含むボディダイオード（５，４，３，２，１）は、順方向電圧変化率が基準値を越えていれば除去されるが、基準値以内であれば良品となる。
【００４０】
上述のように、実施形態では、２段階の選別検査を実施して、積層欠陥の拡張のばらつきによる実使用中の順方向特性劣化の発生を抑制することができる。前段の第１選別条件による正孔の拡散深さＤthに対して、後段の第２選別条件による拡散深さＤpを浅くしている。したがって、ボディダイオード（５，４，３，２，１）に加わる選別検査によるストレスは、第１選別条件より第２選別条件が弱い。ストレスを第２選別条件のほうが第１選別条件よりも強くすると、実使用の観点からは不要な積層欠陥まで拡張させてしまうことになる。その結果、過剰に不良品が選定され、歩留まりが低下する。なお、実施の形態では、２段階の選別検査を実施しているが、３段階以上の複数の選別検査を実施してもよい。この場合、後段になるほどストレスを徐々に弱くして実施することが望ましい。
【００４１】
なお、第１選別条件として、検査温度を５０℃以上、１７５℃以下、ボディダイオード（５，４，３，２，１）の順方向電流密度を２０Ａ／ｃｍ2以上、４００Ａ／ｃｍ2以下としている。検査温度が５０℃未満で、電流密度が２０Ａ／ｃｍ2未満のときには、ドレイン領域１への正孔の拡散が不十分で積層欠陥を拡張することができない。電流密度が４００Ａ／ｃｍ2を越えると、ドレイン領域１の過度に深い位置から積層欠陥の拡張が発生し、歩留まりを低下させる。シリコンの半導体素子と共通材料のパッケージとした場合、検査温度が１７５℃を超えると、半導体素子のパッケージがダメージを受け損傷してしまう可能性がある。但し、ＳｉＣの半導体素子専用の高温用パッケージとした場合は定格温度を２００℃として、検査温度を２００℃、順方向電流密度を９０Ａ／ｃｍ2以上、４００Ａ／ｃｍ2以下としてもよい。また、第１選別条件の順方向電流密度としては、１１０Ａ／ｃｍ2以上が望ましい。拡散深さＤthをドレイン領域１の内部まで深くして、積層欠陥の拡張を十分に行うことができる。
【００４２】
図５に示したように、積層欠陥の拡張は順方向電流密度だけでなく、検査温度にも依存する。実施形態では、選別検査におけるストレス強度として、検査温度及び電流密度の積で規定する。また、実使用条件として、最大の使用条件となる半導体装置の定格を用いることが望ましい。例えば、図５に示したＭＯＳトランジスタでは、定格電流密度が７５Ａ／ｃｍ2で、定格温度が１７５℃である。積層欠陥の拡張現象がボディダイオードの動作している時に発生するキャリア密度に依存する（温度と電流の両方に依存する）ため、定格電流密度と定格温度の積を定格ストレス強度として規定する。
【００４３】
第１選別条件のストレス強度が第２選別条件のストレス強度よりも大きく、且つ、第２選別条件のストレス強度が定格ストレス強度よりも大きいことが望ましい。また、第１選別条件のストレス強度を定格ストレス強度の１．２倍以上とし、且つ、第１選別条件のストレス強度の０．９倍を第２選別条件のストレス強度以上とすることが望ましい。この場合、定格以内の実使用条件において新たな積層欠陥の拡張を防止することができる。
【００４４】
第１選別条件のストレス強度が定格ストレス強度よりも大きく、且つ、定格ストレス強度が第２選別条件のストレス強度よりも大きいことが望ましい。また、第１選別条件のストレス強度を定格ストレス強度の１．２倍以上とし、且つ、定格ストレス強度の０．９３倍を第２選別条件のストレス強度以上とし、更に、第２選別条件のストレス強度を１００℃Ａ／ｃｍ2以上とすることが望ましい。この場合、第２選別条件のストレス強度を定格ストレス強度より弱くしているが、第１選別条件で拡張途中であるが、バッファ層２あるいはドリフト領域３内に積層欠陥が拡張しているため、第２選別条件で再拡張させることは可能である。
【００４５】
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４６】
上述のように、実施形態では４Ｈ‐ＳｉＣ結晶を用いて説明したが、立方晶系の３Ｃ‐ＳｉＣ、六方晶系の６Ｈ‐ＳｉＣ等の結晶多形を用いてもよい。
【００４７】
上記においてＭＯＳトランジスタをバイポーラ素子が含まれる主デバイスとして例示した。しかし、バイポーラ素子が含まれる主デバイスとしての半導体装置はＭＯＳＦＥＴに限定されるものではなく、静電誘導トランジスタ（ＳＩＴ）であっても良い。更にバイポーラトランジスタ（ＢＪＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のように、主デバイスがバイポーラ素子自身である半導体装置であってもよい。静電誘導サイリスタ（ＳＩサイリスタ）やゲート・ターン・オフ（ＧＴＯ）サイリスタ等もバイポーラ動作するので、本発明の「バイポーラ素子が含まれる半導体装置」に該当する。その他種々の複合デバイスも、本発明の「バイポーラ素子が含まれる半導体装置」に該当しうることは勿論である。
【００４８】
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００４９】
１…ドレイン領域
１ａ…基板
（１ａ，３ａ）…エピタキシャル基板
２…バッファ層
３…ドリフト領域
３ａ…エピタキシャル層
４…ベース領域
５…ベースコンタクト領域
（５，４，３，２，１）…ボディダイオード
６…ソース領域
７…ゲートトレンチ
８…ゲート絶縁膜
９…ゲート電極
１０…層間絶縁膜
１１…ソースコンタクト層
１２…下部バリアメタル層
１３…上部バリアメタル層
１４…ドレイン電極（裏面電極）
２０，２１…基底面転位
２２ａ，２２ｂ…ＰＬ像
２２ｃ，２２ｄ，２２ｅ，２２ｆ…積層欠陥
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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