(57)【要約】【課題】画素アレイの片側に駆動回路を配置する方式では、画素アレイの反対側まで画素制御線を充電または放電するのに時間を要する。その結果、高いフレームレートを実現することができない。【解決手段】第１の駆動部２００は、画素アレイ１００の行方向の一端に隣接して配置され、かつ複数の画素制御線ＣＬ１〜ＣＬｎの一端と接続され、画素アレイ１００の選択された行ｉの画素制御線ＣＬｉを駆動する。第２の駆動部３００は、画素アレイ１００の行方向の他端に隣接して配置され、かつ複数の画素制御線ＣＬ１〜ＣＬｎの各々の他端と接続され、他端の電圧のレベルの変化が検知された画素制御線ＣＬｉを他端から駆動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
行列状に配置された光電変換を行う複数の画素を含む画素アレイと、
各々が、前記画素アレイ内の対応する行の画素と接続される複数の画素制御線と、
前記画素アレイの行方向の一端に隣接して配置され、かつ前記複数の画素制御線の一端と接続され、前記画素アレイの選択された行の前記画素制御線を駆動する第１の駆動部と、
前記画素アレイの行方向の他端に隣接して配置され、かつ前記複数の画素制御線の各々の他端と接続され、前記他端の電圧のレベルの変化が検知された前記画素制御線を前記他端から駆動する第２の駆動部とを備えた、固体撮像装置。
【請求項２】
前記第１の駆動部は、前記画素アレイ内のすべての行に共通の制御信号を受けて、前記共通の制御信号に基づいて、前記選択された行の画素制御線を駆動し、
前記第２の駆動部は、前記共通の制御信号を受けて、前記共通の制御信号のレベルと、前記複数の画素制御線の各々の他端の電圧のレベルとに応じて、前記複数の画素制御線の各々を前記他端から駆動する、請求項１記載の固体撮像装置。
【請求項３】
前記画素アレイ内のすべての行に共通の制御信号の活性化および非活性化を制御するタイミング生成回路を備え、
前記第１の駆動部は、
前記画素アレイ内の行を選択して、前記共通の制御信号のレベルに応じて、前記選択した行の制御信号を活性化または非活性化する行選択回路と、
各々が、対応する行の制御信号のレベルを増幅する複数の第１のレベルシフタと、
各々が、対応する行の前記増幅された制御信号を受ける入力端子と、対応する行の前記画素制御線の一端と接続される出力端子とを有する複数の第１のドライバとを含み、
前記第２の駆動部は、
前記共通の制御信号のレベルを増幅する第２のレベルシフタと、
各々が、対応する行の前記画素制御線の他端と接続される出力端子を有する複数の第２のドライバと、
各々が、対応する行の前記画素制御線の他端の電圧と、前記増幅された前記共通の制御信号のレベルとに従って、対応する前記第２のドライバの出力を制御する複数の駆動補助回路とを含む、請求項１記載の固体撮像装置。
【請求項４】
前記第２のドライバは、直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含み、
前記駆動補助回路は、
前記第２のレベルシフタの出力ノードと接続される第１の入力端子と、前記画素制御線の他端と接続される第２の入力端子と、前記ＰＭＯＳトランジスタのゲートと接続される出力端子とを有するＮＡＮＤ回路と、
前記第２のレベルシフタの出力ノードと接続される第１の入力端子と、前記画素制御線の他端と接続される第２の入力端子と、前記ＮＭＯＳトランジスタのゲートと接続される出力端子とを有するＮＯＲ回路とを含む、請求項３記載の固体撮像装置。
【請求項５】
前記第２のレベルシフタは、入力される信号のレベルに応じて、第１の電圧または第２の電圧を出力し、
前記第２のドライバは、直列に接続された前記第１の電圧の電源と接続される第１のＰＭＯＳトランジスタと前記第２の電圧の電源と接続される第１のＮＭＯＳトランジスタとを含み、
前記駆動補助回路は、
前記第２のレベルシフタの出力ノードと接続される入力端子と、前記第１のＰＭＯＳトランジスタのゲートと接続される出力端子とを有し、第２のＮＭＯＳトランジスタと前記第１の電圧の電源と接続される第２のＰＭＯＳトランジスタとによって構成される第１のインバータと、
前記第２のレベルシフタの出力ノードと接続される入力端子と、前記第１のＮＭＯＳトランジスタのゲートと接続される出力端子とを有し、第３のＰＭＯＳトランジスタと前記第２の電圧の電源と接続される第３のＮＭＯＳトランジスタとによって構成される第２のインバータと、
前記第２のＮＭＯＳトランジスタと前記第２の電圧の電源との間に配置される第４のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタと前記第１の電圧の電源との間に配置される第４のＰＭＯＳトランジスタとを備え、
前記第４のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートは、前記画素制御線の前記他端と接続される、請求項３記載の固体撮像装置。
【請求項６】
前記第２のレベルシフタは、入力される信号のレベルに応じて、第１の電圧または第２の電圧を出力する第１の出力ノードと、第３の電圧または第４の電圧を出力する第２の出力ノードとを有し、
前記第２のドライバは、直列に接続された前記第１の電圧の電源と接続される第１のＰＭＯＳトランジスタと前記第４の電圧の電源と接続される第１のＮＭＯＳトランジスタとを含み、
前記駆動補助回路は、
前記第２のレベルシフタの前記第１の出力ノードと接続される入力端子と、前記第１のＰＭＯＳトランジスタのゲートと接続される出力端子とを有し、第２のＮＭＯＳトランジスタと前記第１の電圧の電源と接続される第２のＰＭＯＳトランジスタとによって構成される第１のインバータと、
前記第２のレベルシフタの前記第２の出力ノードと接続される入力端子と、前記第１のＮＭＯＳトランジスタのゲートと接続される出力端子とを有し、第３のＰＭＯＳトランジスタと前記第４の電圧の電源と接続される第３のＮＭＯＳトランジスタとによって構成される第２のインバータと、
前記第２のＮＭＯＳトランジスタと前記第２の電圧の電源との間に配置される第４のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタと前記第３の電圧の電源との間に配置される第４のＰＭＯＳトランジスタとを備え、
前記第４のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートは、前記画素制御線の前記他端と接続される、請求項３記載の固体撮像装置。
【請求項７】
積層方向において前記画素アレイ上または下に配置され、前記複数の画素制御線の各々の前記一端と前記他端との間のノードに接続され、前記ノードの電圧のレベルの変化が検知された前記画素制御線を前記ノードから駆動する第３の駆動部をさらに備えた、請求項１記載の固体撮像装置。
【請求項８】
前記画素は、前記画素制御線と接続されるノーマリオフ型のトランジタを含み、
前記第２のドライバは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含み、
前記駆動補助回路は、
前記第２のレベルシフタの出力ノードと接続される第１の入力端子と、前記画素制御線の他端と接続される第２の入力端子と、前記ＰＭＯＳトランジスタのゲートと接続される出力端子とを有するＮＡＮＤ回路と、
前記第２のレベルシフタの出力ノードと接続される入力端子と、前記ＮＭＯＳトランジスタのゲートと接続される出力端子とを有するインバータとを含む、請求項３記載の固体撮像装置。
【請求項９】
前記画素は、前記画素制御線と接続されるノーマリオン型のトランジタを含み、
前記第２のドライバは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含み、
前記駆動補助回路は、
前記第２のレベルシフタの出力ノードと接続される入力端子と、前記ＰＭＯＳトランジスタのゲートと接続される出力端子とを有するインバータと、
前記第２のレベルシフタの出力ノードと接続される第１の入力端子と、前記画素制御線の他端と接続される第２の入力端子と、前記ＮＭＯＳトランジスタのゲートと接続される出力端子とを有するＮＯＲ回路とを含む、請求項３記載の固体撮像装置。
【請求項１０】
前記第２のドライバは、ＰＭＯＳトランジスタを含み、
前記駆動補助回路は、
前記第２のレベルシフタの出力ノードと接続される第１の入力端子と、前記画素制御線の他端と接続される第２の入力端子と、前記ＰＭＯＳトランジスタのゲートと接続される出力端子とを有するＮＡＮＤ回路を含む、請求項３記載の固体撮像装置。
【請求項１１】
前記第２のドライバは、ＮＭＯＳトランジスタを含み、
前記駆動補助回路は、前記第２のレベルシフタの出力ノードと接続される第１の入力端子と、前記画素制御線の他端と接続される第２の入力端子と、前記ＮＭＯＳトランジスタのゲートと接続される出力端子とを有するＮＯＲ回路を含む、請求項３記載の固体撮像装置。
【請求項１２】
前記駆動補助回路内の前記第４のＮＭＯＳトランジスタの閾値電圧は、前記第２の駆動部に含まれる前記駆動補助回路以外の回路に含まれるＮＭＯＳトランジスタの閾値電圧よりも小さく、
前記駆動補助回路内の前記第４のＰＭＯＳトランジスタの閾値電圧は、前記第２の駆動部に含まれる前記駆動補助回路以外の回路に含まれるＰＭＯＳトランジスタの閾値電圧よりも小さい、請求項６記載の固体撮像装置。
【請求項１３】
前記画素は、転送トランジスタを含み、
前記画素制御線は、前記画素内の前記転送トランジスタのゲートに接続される、請求項１記載の固体撮像装置。
【請求項１４】
前記画素は、選択トランジスタを含み、
前記画素制御線は、前記画素内の前記選択トランジスタのゲートと接続される、請求項１記載の固体撮像装置。
【請求項１５】
前記画素は、リセットトランジスタを含み、
前記画素制御線は、前記画素内の前記リセットトランジスタのゲートと接続される、請求項１記載の固体撮像装置。
【請求項１６】
前記画素は、転送トランジスタと、選択トランジスタと、リセットトランジスタとを含み、
前記画素制御線は、前記画素内の前記転送トランジスタのゲートに接続される第１の画素制御線と、前記画素内の前記選択トランジスタのゲートに接続される第２の画素制御線と、前記画素内の前記リセットトランジスタのゲートに接続される第３の画素制御線とを含む、請求項１記載の固体撮像装置。
【請求項１７】
光電変換を行う複数の画素が行列状に配列された画素アレイと、
各々が、前記画素アレイ内の対応する行の画素と接続される複数の画素制御線と、
前記画素アレイ内のすべての行に共通の制御信号の活性化および非活性化を制御するタイミング生成回路と、
前記画素アレイ内の行を選択して、前記共通の制御信号のレベルに応じて、前記選択した行の制御信号を活性化または非活性化する行選択回路と、
各々が、対応する行の制御信号のレベルを増幅する複数の第１のレベルシフタと、
各々が、対応する行の前記増幅された制御信号を受ける入力端子と、対応する行の前記画素制御線の一端と接続される出力端子とを有する複数の第１のドライバと、
前記共通の制御信号のレベルを増幅する第２のレベルシフタと、
各々が、対応する行の前記画素制御線の他端と接続される出力端子を有する複数の第２のドライバと、
各々が、対応する行の前記画素制御線の他端の電圧と、前記増幅された前記共通の制御信号のレベルとに従って、対応する前記第２のドライバの出力を制御する複数の駆動補助回路とを含み、
前記タイミング生成回路と、前記行選択回路と、前記複数の第１のレベルシフタと、前記複数の第１のドライバとは、前記画素アレイよりも、前記画素アレイの行方向の一方側に配置され、
前記第２のレベルシフタと、前記複数の第２のドライバと、前記複数の駆動補助回路とは、前記画素アレイよりも、前記画素アレイの行方向の他方側に配置される、固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、たとえば、固体撮像装置の画素の駆動技術に関する。
【背景技術】
【０００２】
固体撮像装置（イメージセンサとも称する）は、複数の画素が行列状に配列された画素アレイを有する。画素アレイの各行には画素制御線が設けられている。画素制御線を駆動することによって、画素制御線に接続された画素を駆動することができる。画素制御線を駆動するための駆動回路は、画素アレイに隣接して左側、または右側に配置される（たとえば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−８９０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、画素アレイの片側に駆動回路を配置する方式では、画素アレイの反対側まで画素制御線を充電または放電するのに時間を要する。その結果、高いフレームレートを実現することができない。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００６】
一実施形態の固体撮像装置は、画素アレイの行方向の一端に隣接して配置され、かつ複数の画素制御線の一端と接続され、画素アレイの選択された行の画素制御線を駆動する第１の駆動部と、画素アレイの行方向の他端に隣接して配置され、かつ複数の画素制御線の各々の他端と接続され、他端の電圧のレベルの変化が検知された画素制御線を他端から駆動する第２の駆動部とを備える。
【発明の効果】
【０００７】
一実施の形態の固体撮像装置によれば、高いフレームレートに対応することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の固体撮像装置５００の構成を表わす図である。
【図２】第２の実施形態の固体撮像装置１１０の構成を表わす図である。
【図３】画素アレイ１０内の画素Ｐ（ｉ，ｊ）を表わす図である。
【図４】片側駆動方式の固体撮像装置（参考例１）の一部の構成を表わす図である。
【図５】参考例１の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを駆動するための構成を表わす図である。
【図６】参考例１における画素制御線Ｒ１と、複数の画素内のリセットトランジスタＭＲとを等価回路で表した図である。
【図７】図５における各ノードの動作波形を表わす図である。
【図８】両側駆動方式の固体撮像装置（参考例２）の一部の構成を表わす図である。
【図９】第２の実施形態の固体撮像装置１１０の構成の一部を表わす図である。
【図１０】第２の実施形態の駆動補助回路ＣＲ１およびドライバＤＲＲ１Ｒの構成を表わす図である。
【図１１】第２の実施形態の制御信号のタイミング波形の一例を表わす図である。
【図１２】第２の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを駆動するための構成を表わす図である。
【図１３】第２の実施形態における画素制御線Ｒ１と、複数の画素内のリセットトランジスタＭＲとを等価回路で表した図である。
【図１４】図１２における各ノードの動作波形を表わす図である。
【図１５】第３の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成を表わす図である。
【図１６】第３の実施形態の画素アレイ１０の第１行の複数の画素内の選択トランジスタＭＳを右側から駆動するための構成を表わす図である。
【図１７】第３の実施形態の画素アレイ１０の第１行の複数の画素内の転送トランジスタＭＴを右側から駆動するための構成を表わす図である。
【図１８】第４の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを駆動するための構成を表わす図である。
【図１９】図１８における各ノードの動作波形を表わす図である。
【図２０】第５の実施形態の制御信号のタイミング波形の例を表わす図である。
【図２１】第５の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成を表わす図である。
【図２２】第５の実施形態による画素制御線Ｒ１〜Ｒｎの駆動を表わす図である。
【図２３】第６の実施形態の制御信号のタイミングを表わす図である。
【図２４】第５の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成を表わす図である。
【図２５】第６の実施形態による画素制御線Ｒ１〜Ｒｎの駆動を表わす図である。
【図２６】第７の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から立ち上げるための構成を表わす図である。
【図２７】第８の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から立ち下げるための構成を表わす図である。
【図２８】第９の実施形態の画素アレイ１０の第１行の複数の画素内の転送トランジスタＭＴを右側から駆動するための構成を表わす図である。
【図２９】第３の実施形態と第９の実施形態のノード＃４の立ち上がりおよび立ち下がりのタイミングを比較するための図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態の固体撮像装置５００の構成を表わす図である。
【００１０】
固体撮像装置５００は、画素アレイ１００と、画素制御線ＣＬｉ（ｉ＝１〜ｎ）と、第１の駆動部２００と、第２の駆動部３００とを備える。
【００１１】
画素アレイ１００は、行列状に配置された光電変換を行う複数の画素Ｐ（ｉ，ｊ）（ｉ＝１〜ｎ、ｊ＝１〜ｍ）を含む。
【００１２】
画素制御線ＣＬｉは、画素アレイ１００内の対応する行の画素Ｐ（ｉ，１）〜Ｐ（ｉ，ｍ）と接続される。
【００１３】
第１の駆動部２００は、画素アレイ１００の行方向の一端に隣接して配置され、かつ複数の画素制御線ＣＬ１〜ＣＬｎの一端と接続され、画素アレイ１００の選択された行ｉの画素制御線ＣＬｉを駆動する。
【００１４】
第２の駆動部３００は、画素アレイ１００の行方向の他端に隣接して配置され、かつ複数の画素制御線ＣＬ１〜ＣＬｎの各々の他端と接続され、他端の電圧のレベルの変化が検知された画素制御線ＣＬｉを他端から駆動する。
【００１５】
以上のように、本実施の形態によれば、画素制御線を片側から駆動するよりも、画素制御線を充電または放電する時間を短縮できる。
【００１６】
［第２の実施形態］
図２は、第２の実施形態の固体撮像装置１１０の構成を表わす図である。
【００１７】
この固体撮像装置１１０は、画素アレイ１０、垂直走査回路１１１、画素信号読出し線ＶＥＬ、電流源回路群１１５、Ａ／Ｄ変換器群１１６、水平走査回路１１７、デジタル信号処理器１１４、タイミング生成回路１、およびバイアス電圧生成回路１１８を含む。
【００１８】
画素アレイ１０は、行列状に配置された（ｎ×ｍ）個の画素Ｐ（ｉ，ｊ）を備える。ｉ＝１〜ｎ、ｊ＝１〜ｍである。画素Ｐ（ｉ，ｊ）は、受光量に応じた量の電荷を蓄積する。画素信号読出し線ＶＥＬは、垂直方向に配線され、画素Ｐ（ｉ，ｊ）と接続される。
【００１９】
電流源回路群１１５は、列ごとに、画素Ｐ（ｉ，ｊ）と接続される電流源回路１０２を含む。
【００２０】
タイミング生成回路１は、画素アレイ１０および電流源回路群１１５内の回路の動作タイミングを制御する各種のタイミング信号を生成し、垂直走査回路１１１を介して、画素アレイ１０および電流源回路群１１５へ出力する。
【００２１】
バイアス電圧生成回路１１８は、各種のバイアス電圧を生成して、電流源回路群１１５へ供給する。
【００２２】
垂直走査回路１１１によって画素アレイ１０内の選択された行の画素から読み出された電圧信号は、Ａ／Ｄ変換器群１１６内のＡ／Ｄ変換器によってデジタル変換される。水平走査回路１１７が列毎に配置されたＡ／Ｄ変換器を順次選択することで、デジタル変換された画素信号はデジタル信号処理器１１４に読み出され、その後、固体撮像装置１１０から出力される。
【００２３】
図３は、画素アレイ１０内の画素Ｐ（ｉ，ｊ）を表わす図である。
画素Ｐ（ｉ，ｊ）は、フォトダイオードＰＤ、転送トランジスタＭＴ、リセットトランジスタＭＲ、増幅トランジスタＭＤ、および選択トランジスタＭＳを含む。
【００２４】
フォトダイオードＰＤは、入射光の光量に応じた量の電荷に光電変換して記憶する光電変換素子である。フローティングディフュージョンＦＤは、フォトダイオードＰＤに蓄積された電荷に対応する電圧を生成する。
【００２５】
転送トランジスタＭＴは、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＭＴは、ＮチャネルＭＯＳトランジスタで構成される。転送トランジスタＭＴのゲートは、転送トランジスタ制御用の画素制御線Ｔｉと接続される。転送トランジスタＭＴがオンとなると、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。
【００２６】
リセットトランジスタＭＲは、ＮチャネルＭＯＳトランジスタで構成される。リセットトランジスタＭＲは、電圧ＶＤＤと電源とフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＭＲのゲートは、リセットトランジスタ制御用の画素制御線Ｒｉと接続される。リセットトランジスタＭＲがオンとなると、フローティングディフュージョンＦＤの電圧が電源の電圧ＶＤＤにリセットされる。
【００２７】
増幅トランジスタＭＤは、ＮチャネルＭＯＳトランジスタで構成される。増幅トランジスタＭＤは、フローティングディフュージョンＦＤに接続されるゲートと、電源ＶＤＤに接続されるドレインと、ソースとを有する。
【００２８】
選択トランジスタＭＳは、ＮチャネルＭＯＳトランジスタで構成される。選択トランジスタＭＳは、増幅トランジスタＭＤのソースと、画素信号読出し線ＶＥＬとの間に接続される。選択トランジスタＭＳのゲートは、選択トランジスタ制御用の画素制御線Ｓｉと接続される。選択トランジスタＭＳがオンとなると、増幅トランジスタＭＤで増幅された電圧が、画素信号読出し線ＶＥＬに出力される。
【００２９】
図４は、片側駆動方式の固体撮像装置（参考例１）の一部の構成を表わす図である。
タイミング生成回路１は、画素アレイ１０内のすべての行に共通のリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎ、転送制御信号ＴＸ＿ｃｏｍｍｏｎ、および選択制御信号ＳＥＬ＿ｃｏｍｍｏｎの活性化および非活性化を制御する。
【００３０】
垂直走査回路１１１は、行選択回路４と、レベルシフタ群２と、ドライバ群３とを備える。
【００３１】
行選択回路４は、画素アレイ１０内の複数の行の中から１つの行を選択する。行選択回路４は、第ｉ行を選択したときに、すべての行に共通のリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎのレベルに応じて、第ｉ行用のリセット制御信号ＲＳＴ＿ｉを活性化または非活性化する。行選択回路４は、第ｉ行を選択したときに、すべての行に共通の転送制御信号ＴＸ＿ｃｏｍｍｏｎのレベルに応じて、第ｉ行用の転送制御信号ＴＸ＿ｉを活性化または非活性化する。行選択回路４は、第ｉ行を選択したときに、すべての行に共通の選択制御信号ＳＥＬ＿ｃｏｍｍｏｎのレベルに応じて、第ｉ行用の選択制御信号ＳＥＬ＿ｉを活性化または非活性化する。
【００３２】
レベルシフタ群２は、画素アレイ１０の第ｉ行に対応して、リセット制御用のレベルシフタＬＳＲｉと、転送制御用のレベルシフタＬＳＴｉと、選択制御用のレベルシフタＬＳＳｉとを備える。レベルシフタＬＳＲｉは、リセット制御信号ＲＳＴ＿ｉのレベルを画素内のリセットトランジスタＭＲを駆動するための電圧まで増幅する。レベルシフタＬＳＴｉは、転送制御信号ＴＸ＿ｉのレベルを画素内の転送トランジスタＭＴを駆動するための電圧まで増幅する。レベルシフタＬＳＳｉは、選択制御信号ＳＥＬ＿ｉのレベルを画素内の選択トランジスタＭＳを駆動するための電圧まで増幅する。
【００３３】
ドライバ群３は、画素アレイ１０の第ｉ行に対応して、リセット制御用のドライバＤＲＲｉＬと、転送制御用のドライバＤＲＴｉＬと、選択制御用のドライバＤＲＳｉＬとを備える。ドライバＤＲＲｉＬは、レベルシフタＬＳＲｉで増幅された電圧を受ける入力端子と、画素制御線Ｒｉの一端と接続される出力端子とを備える。ドライバＤＲＴｉＬは、レベルシフタＬＳＴｉで増幅された電圧を受ける入力端子と、画素制御線Ｔｉの一端と接続される出力端子とを備える。ドライバＤＲＳｉＬは、レベルシフタＬＳＳｉで増幅された電圧を受ける入力端子と、画素制御線Ｓｉの他端と接続される出力端子とを備える。
【００３４】
図５は、参考例１の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを駆動するための構成を表わす図である。図６は、参考例１における画素制御線Ｒ１と、複数の画素内のリセットトランジスタＭＲとを等価回路で表した図である。図７は、図５における各ノードの動作波形を表わす図である。
【００３５】
第ｉ行（ｉ≠１）の複数の画素内のリセットトランジスタＭＲおよび画素制御線Ｒｉの構成および動作も、これらと同様である。さらに、転送トランジスタＭＴおよび画素制御線Ｔｊ（ｊ＝１〜ｎ）、選択トランジスタＭＳおよび画素制御線Ｓｊ（ｊ＝１〜ｎ）の構成および動作も、これらと同様である。
【００３６】
図５〜図７を参照して、タイミング生成回路１は、時刻Ｔ０において、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち上げる。行選択回路４は、入力されたリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎに基づいて、リセット制御信号ＲＳＴ＿１を立ち上げて、ノード＃１へ出力する。レベルシフタＬＳＲ１は、リセット制御信号ＲＳＴ＿１を増幅して、増幅されたリセット制御信号ＲＳＴ＿１′をノード＃２へ出力する。ドライバＤＲＲ１Ｌは、リセット制御信号ＲＳＴ＿１′に基づいて、画素制御線Ｒ１を駆動する。
【００３７】
ノード＃１およびノード＃２では、駆動する負荷がほとんど存在しないため、ほぼ鈍りなく信号が伝達される。図６に示すように、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷がドライバＤＲＲ１Ｌからの電流Ｉ１で充電される。ノード＃３は、ドライバＤＲＲ１Ｌの出力の直近に位置するため、ノード＃３の電圧は、少しだけ鈍った波形となる。画素制御線Ｒ１の右端のノード＃４は、ドライバＤＲＲ１Ｌからの距離が最も遠く、１行内の全画素のリセットトランジスタＭＲと長距離配線に起因するＣＲ負荷の影響を受けるため、ノード＃４の電圧は大きく鈍った波形となる。ノード＃４を電圧ＶＨまで充電するために時間Ｔ１を要する。さらに、画素駆動では、ゲート下のポテンシャル制御が目的であるため、信号のフルスイングが必要となり、ＣＲ時定数の影響が顕著に表れる。たとえば、普通のロジック回路であれば、１０％〜９０％程度の電圧の振幅で十分に動作可能であるが、画素を駆動するためには、０％〜１００％の振幅で動作させないと（すなわち、画素制御線Ｒ１をＶＨまで充電しないと）リセット不良が生じる。また、転送トランジスタＭＴを駆動するときには、０％〜１００％の振幅で動作させないと、電荷の転送残りが生じる。
【００３８】
タイミング生成回路１は、時刻Ｔ１において、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち下げた場合に、ノード＃１およびノード＃２では、駆動する負荷がほとんど存在しないため、ほぼ鈍りなく信号が伝達される。ノード＃３は、ドライバＤＲＲ１Ｌの出力の直近に位置するため、ノード＃３の電圧は、少しだけ鈍った波形となる。画素制御線Ｒ１の右端のノード＃４は、ドライバＤＲＲ１Ｌからの距離が最も遠く、１行内の全画素のリセットトランジスタＭＲと長距離配線に起因するＣＲ負荷の影響を受けるため、ノード＃４の電圧は大きく鈍った波形となる。
【００３９】
以上のように、参考例１の片側駆動方式では、画素制御線の右端のノード＃４を充電または放電するのに時間を要するため、高いフレームレートを実現できない。
【００４０】
図８は、両側駆動方式の固体撮像装置（参考例２）の一部の構成を表わす図である。
参考例２では、画素アレイ１０の左側には、参考例１と同様に、行選択回路４と、レベルシフタ群２と、ドライバ群３とが配置される。参考例２では、さらに、画素アレイ１０の右側に、行選択回路４ａと、レベルシフタ群２ａと、ドライバ群３ａとが配置される。
【００４１】
参考例２では、両側から駆動するので、参考例１よりも供給される電流を多くすることができるため、画素制御線Ｒｉ、画素制御線Ｔｉ、画素制御線Ｓｉを駆動する時間を短くすることができる。一方、参考例２では、行選択回路、レベルシフタ群、およびドライバ群が、参考例１の２倍必要になる、その結果、参考例２では、チップサイズが増加し、コストが増加する。また、行選択回路などのロジック部分が２倍になることで、消費電力も２倍近くになる。
【００４２】
図９は、第２の実施形態の固体撮像装置１１０の構成の一部を表わす図である。
固体撮像装置１１０は、画素アレイ１０と、タイミング生成回路１と、垂直走査回路１１１とを備える。垂直走査回路１１１は、第１の駆動部８１と、第２の駆動部８２とを備える。
【００４３】
第１の駆動部８１は、画素アレイ１０の行方向の一端（左端）に隣接して配置され、かつ複数の画素制御線Ｒ１〜Ｒｎ、Ｔ１〜Ｔｎ、Ｓ１〜Ｓｎの一端（左端）と接続され、画素アレイ１０の選択された行ｉの画素制御線Ｒｉ、Ｔｉ、Ｓｉを駆動する。第１の駆動部８１は、参考例１と同様の行選択回路４、レベルシフタ群２、およびドライバ群３を備える。
【００４４】
画素アレイ１０、タイミング生成回路１、行選択回路４、レベルシフタ群２、およびドライバ群３は、参考例１と同様なので、説明を繰り返さない。
【００４５】
第２の駆動部８２は、レベルシフタ群６と、駆動補助部７と、およびドライバ群５を備える。第２の駆動部８２は、画素アレイ１０の行方向の他端（右端）に隣接して配置され、かつ複数の画素制御線Ｒ１〜Ｒｎ、Ｔ１〜Ｔｎ、Ｓ１〜Ｓｎの各々の他端（右端）と接続され、他端の電圧のレベルの変化が検知された画素制御線Ｒｉ、Ｔｉ、Ｓｉを他端（右端）から駆動する。
【００４６】
レベルシフタ群２は、画素アレイ１０のすべての行に共通に利用されるリセット制御用のレベルシフタＬＳＲと、転送制御用のレベルシフタＬＳＴと、選択制御用のレベルシフタＬＳＳとを備える。レベルシフタＬＳＲは、すべての行に共通のリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎのレベルを画素内のリセットトランジスタＭＲを駆動するための電圧まで増幅する。レベルシフタＬＳＴは、すべての行に共通の転送制御信号ＴＸ＿ｃｏｍｍｏｎのレベルを画素内の転送トランジスタＭＴを駆動するための電圧まで増幅する。レベルシフタＬＳＳは、すべての行に共通の選択制御信号ＳＥＬ＿ｃｏｍｍｏｎのレベルを画素内の選択トランジスタＭＳを駆動するための電圧まで増幅する。
【００４７】
駆動補助部７は、画素アレイ１０の第ｉ行に対応して、リセットトランジスタ制御用の駆動補助回路ＣＲｉと、転送トランジスタ制御用の駆動補助回路ＣＴｉと、選択トランジスタ制御用の駆動補助回路ＣＳｉとを備える。
【００４８】
ドライバ群５は、画素アレイ１０の第ｉ行に対応して、リセットトランジスタ制御用のドライバＤＲＲｉＲと、転送トランジスタ制御用のドライバＤＲＴｉＲと、選択トランジスタ制御用のドライバＤＲＳｉＲとを備える。
【００４９】
駆動補助回路ＣＲｉは、レベルシフタＬＳＲの電圧と、画素制御線Ｒｉの電圧とに基づいて、ドライバＤＲＲｉＲの出力を制御する。ドライバＤＲＲｉＲは、画素制御線Ｒｉの右端と接続され、駆動補助回路ＣＲｉの駆動補助に従って、画素制御線Ｒｉを右端から駆動する。駆動補助回路ＣＴｉは、レベルシフタＬＳＴの電圧と、画素制御線Ｔｉの電圧とに基づいて、ドライバＤＲＴｉＲの出力を制御する。ドライバＤＲＴｉＲは、画素制御線Ｔｉの右端と接続され、駆動補助回路ＣＴｉの駆動補助に従って、画素制御線Ｔｉを右端から駆動する。駆動補助回路ＣＳｉは、レベルシフタＬＳＳの電圧と、画素制御線Ｓｉの電圧とに基づいて、ドライバＤＲＳｉＲの出力を制御する。ドライバＤＲＳｉＲは、画素制御線Ｓｉの右端と接続され、駆動補助回路ＣＳｉの駆動補助に従って、画素制御線Ｓｉを右端から駆動する。
【００５０】
図１０は、第２の実施形態の駆動補助回路ＣＲ１およびドライバＤＲＲ１Ｒの構成を表わす図である。駆動補助回路ＣＲｉ（ｉ≠１）およびドライバＤＲＲｉＲの構成も、これと同様である。さらに、駆動補助回路ＣＴｊおよびドライバＤＲＴｊＲの構成、駆動補助回路ＣＳｊおよびドライバＤＲＳｊＲの構成もこれと同様である。ここで、ｊ＝１〜ｎである。
【００５１】
ドライバＤＲＲ１Ｒは、電圧ＶＨの電源と電圧ＶＬの電源との間に直列に接続されたＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＰ１とを備える。
【００５２】
駆動補助回路ＣＲ１は、ＮＡＮＤ回路９１と、ＮＯＲ回路９２とを備える。ＮＡＮＤ回路９１の入力端子Ａは、レベルシフタＬＳＲの出力を受ける。ＮＡＮＤ回路９１の入力端子Ｂは、画素制御線Ｒ１の右端と接続される。ＮＡＮＤ回路９１の出力端子Ｃは、ＰＭＯＳトランジスタＰ１のゲートと接続される。ＮＯＲ回路９２の入力端子Ａは、レベルシフタＬＳＲの出力を受ける。ＮＯＲ回路９２の入力端子Ｂは、画素制御線Ｒ１の右端と接続される。ＮＯＲ回路９２の出力端子Ｃは、ＮＯＳトランジスタＮ１のゲートと接続される。
【００５３】
図１１は、第２の実施形態の制御信号のタイミング波形の一例を表わす図である。
タイミング生成回路１によって、共通のリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎ、転送制御信号ＴＸ＿ｃｏｍｍｏｎ、および選択制御信号ＳＥＬ＿ｃｏｍｍｏｎが、周期的に定められたタイミングで活性化される。
【００５４】
行選択回路４は、第１周期において、画素アレイ１０内の複数の行の中から第１行を選択する。行選択回路４は、タイミング生成回路１から受け取ったリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎ、転送制御信号ＴＸ＿ｃｏｍｍｏｎ、および選択制御信号ＳＥＬ＿ｃｏｍｍｏｎのレベルに応じて、選択した第１行のリセット制御信号ＲＳＴ＿１、転送制御信号ＴＸ＿１、選択制御信号ＳＥＬ＿１を活性化または非活性化する。
【００５５】
行選択回路４は、第ｉ周期について、画素アレイ１０内の複数の行から第ｉ行を選択する。行選択回路４は、タイミング生成回路１から受け取ったリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎ、転送制御信号ＴＸ＿ｃｏｍｍｏｎ、および選択制御信号ＳＥＬ＿ｃｏｍｍｏｎのレベルに応じて、第ｉ行のリセット制御信号ＲＳＴ＿ｉ、転送制御信号ＴＸ＿ｉ、選択制御信号ＳＥＬ＿ｉを活性化または非活性化する。
【００５６】
上記のタイミング例は画素アレイ１０の各行を１つずつ順番に選択していく場合についてのものであるが、画素アレイ１０の複数の行を同時に選択してもよく、画素アレイの複数の行を１行ずつランダムな順番で選択するものとしてもよい。
【００５７】
次に、画素制御線Ｒ１の電圧を右端から立ち上げるときの動作を説明する。他の画素制御線を右端から立ち上げるときの動作も、これと同様である。
【００５８】
まず、タイミング生成回路１およびレベルシフタＬＳＲによって、増幅されたハイレベルのリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎがＮＡＮＤ回路９１の入力端子ＡおよびＮＯＲ回路９２の入力端子Ａに入力される。画素制御線Ｒ１と接続される入力端子Ｂの電圧はロウレベルのため、ＮＡＮＤ回路９１の出力がハイレベルである。それゆえ、ＰＭＯＳトランジスタＰ１はオフである。ＮＯＲ回路９２の入力端子Ａにハイレベルの電圧が入力されるため、ＮＯＲ回路９２の出力がロウレベルである。それゆえ、ＮＭＯＳトランジスタＮ１はオフである。
【００５９】
次に、画素アレイ１０の左側のレベルシフタＬＳＲ１とドライバＤＲＲ１Ｌとによって、画素制御線Ｒ１の右端の電圧が、緩やかに上昇し、ＮＡＮＤ回路９１の入力端子Ｂと接続される画素制御線Ｒ１の右端の電圧がＮＡＮＤ回路９１の閾値ＶＴＮまで上昇すると、ＮＡＮＤ回路９１の出力がロウレベルとなる。その結果、ＰＭＯＳトランジスタＰ１がオンとなる。一方、ＮＯＲ回路９２の出力は、画素制御線Ｒ１の右端の電圧の上昇に係らず、ロウレベルを維持する。よって、ＮＭＯＳトランジスタＮ１は、オフを維持する。
【００６０】
次に、ドライバＤＲＲ１Ｒによって、画素制御線Ｒ１の右端と電圧ＶＨの電源とが接続し、画素制御線Ｒ１の右端がドライバＤＲＲ１Ｒからの電流によっても充電される。その結果、画素制御線Ｒ１の右端の電圧が、電圧ＶＨまで急峻に立ち上がる。
【００６１】
次に、画素制御線Ｒ１の電圧を右側から立ち下げるときの動作を説明する。他の画素制御線を右端から立ち下げるときの動作も、これと同様である。
【００６２】
まず、タイミング生成回路１およびレベルシフタＬＳＲによって、ロウベルのリセット制御信号ＲＳＴ＿ｃｏｍｍｏｎがＮＡＮＤ回路９１の入力端子ＡおよびＮＯＲ回路９２の入力端子Ａに入力される。入力端子Ａの電圧がロウレベルのため、ＮＡＮＤ回路９１の出力がハイレベルである。それゆえ、ＰＭＯＳトランジスタＰ１はオフである。画素制御線Ｒ１の右端と接続される入力端子Ｂの電圧はロウレベルのため、ＮＯＲ回路９２の出力はロウレベルである。それゆえ、ＮＭＯＳトランジスタＮ１はオフである。
【００６３】
次に、画素アレイ１０の左側のレベルシフタＬＳＲ１とドライバＤＲＲ１Ｌによって、第１行の画素制御線Ｒ１の右端の電圧は、緩やかに下降する。画素制御線Ｒ１の右端の電圧が（ＶＨ−ＶＴＰ）まで下降すると、ＮＯＲ回路９２の出力がハイレベルとなる。その結果、ＮＭＯＳトランジスタＮ１がオンとなる。ここで、ＶＴＰは、ＮＯＲ回路９２の閾値電圧である。一方、ＮＡＮＤ回路９１の出力は、画素制御線Ｒ１の右端の電圧の下降に係らず、ハイレベルを維持する。よって、ＰＭＯＳトランジスタＰ１は、オフを維持する。
【００６４】
次に、ドライバＤＲＲ１Ｒによって、画素制御線Ｒ１の右端と電圧ＶＬの電源とが接続し、画素制御線Ｒ１がドライバＤＲＲ１Ｒによっても放電される。その結果、画素制御線Ｒ１の右端の電圧が、電圧ＶＬまで急峻に立ち下がる。
【００６５】
図１２は、第２の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを駆動するための構成を表わす図である。図１３は、第２の実施形態における画素制御線Ｒ１と、複数の画素内のリセットトランジスタＭＲとを等価回路で表した図である。図１４は、図１２における各ノードの動作波形を表わす図である。
【００６６】
図１２〜図１４を参照して、画素制御線Ｒ１の立ち上げ時の動作を説明する。
タイミング生成回路１は、時刻Ｔ０において、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち上げる。行選択回路４は、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎの立ち上げに応じて、リセット制御信号ＲＳＴ＿１を立ち上げてノード＃１へ出力する。レベルシフタＬＳＲ１は、リセット制御信号ＲＳＴ＿１を増幅して、増幅されたリセット制御信号ＲＳＴ＿１′をノード＃２へ出力する。ドライバＤＲＲ１Ｌは、リセット制御信号ＲＳＴ＿１′に基づいて、画素制御線Ｒ１を駆動する。
【００６７】
ノード＃１およびノード＃２では、駆動する負荷がほとんど存在しないため、ほぼ鈍りなく信号が伝達される。図１３に示すように、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷がドライバＤＲＲ１Ｌからの電流Ｉ１で充電される。ノード＃３は、ドライバＤＲＲ１Ｌの出力の直近に位置するため、ノード＃３の電圧は、少しだけ鈍った波形となる。画素制御線Ｒ１の右端のノード＃４は、ドライバＤＲＲ１Ｌからの距離が最も遠く、１行内の全画素のリセットトランジスタＭＲと長距離配線に起因するＣＲ負荷の影響を受けるため、画素制御線Ｒ１の右端の電圧は徐々に立ち上がる。
【００６８】
一方、時刻Ｔ２において、画素制御線Ｒ１の右端のノード＃４の電圧がＮＡＮＤ回路９１の閾値電圧ＶＴＮまで上昇する。その結果、時刻Ｔ２以降では、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷が画素アレイ１０の右側のドライバＤＲＲ１Ｒからの電流Ｉ２で充電される。これによって、ノード＃４の電圧が急峻に立ち上がる。ここで、たとえば、電圧ＶＨは、４〜５Ｖであるのに対して、閾値電圧ＶＴＮは、１Ｖ未満とすることができる。このような場合には、画素制御線Ｒ１の右端のノード＃４の電圧が閾値電圧ＶＴＮに達するまでの時間を短くすることができる。
【００６９】
図１２〜図１４を参照して、画素制御線Ｒ１の立ち下げ時の動作を説明する。
タイミング生成回路１は、時刻Ｔ１において、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち下げる。行選択回路４は、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎの立ち下げに応じて、リセット制御信号ＲＳＴ＿１を立ち下げて、ノード＃１へ出力する。レベルシフタＬＳＲ１は、リセット制御信号ＲＳＴ＿１を増幅して、増幅されたリセット制御信号ＲＳＴ＿１′をノード＃２へ出力する。ドライバＤＲＲ１Ｌは、リセット制御信号ＲＳＴ＿１′に基づいて、画素制御線Ｒ１を駆動する。
【００７０】
ノード＃１およびノード＃２では、駆動する負荷がほとんど存在しないため、ほぼ鈍りなく信号が伝達される。ノード＃３は、ドライバＤＲＲ１Ｌの出力の直近に位置するため、ノード＃３の電圧は、少しだけ鈍った波形となる。画素制御線Ｒ１の右端のノード＃４は、ドライバＤＲＲ１Ｌからの距離が最も遠く、１行内の全画素のリセットトランジスタＭＲと長距離配線に起因するＣＲ負荷の影響を受けるため、画素制御線Ｒ１の右端の電圧は徐々に立ち下がる。
【００７１】
一方、時刻Ｔ３において、画素制御線Ｒ１の右端のノード＃４の電圧が閾値電圧（ＶＨ−ＶＴＰ）まで下降する。その結果、時刻Ｔ３以降では、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷とによって蓄積された電荷が、画素アレイ１０の右側のドライバＤＲＲ１Ｒを通じて放電される。これによって、ノード＃４の電圧が急峻に立ち下がる。ここで、たとえば、電圧ＶＨは、４〜５Ｖであるのに対して、閾値電圧ＶＴＰは、１Ｖ未満とすることができる。このような場合には、画素制御線Ｒ１の右端のノード＃４の電圧が閾値電圧（ＶＨ−ＶＴＰ）に達するまでの時間を短くすることができる。
【００７２】
本実施の形態では、駆動補助回路が、リセットトランジスタ制御用の画素制御線、転送トランジスタ制御用の画素制御線、および選択トランジスタ制御用の画素制御線の右端の電位の変化の方向を検知して、検知した方向に迅速に変化するように補助する。また、行選択回路の消費電力および回路規模が大きいため、参考例２の両側駆動方式では、消費電力および回路規模が大きくなるが、本実施の形態では、両側駆動方式のように両側に行選択回路を設ける必要がないので、両側駆動方式よりも消費電力および回路規模を大きく減少させることができる。本実施の形態では、駆動補助回路が追加されるが、駆動補助回路を構成するトランジスタの数が少ないので、駆動補助回路を設けることによる面積の増加量は小さい。
【００７３】
［第３の実施形態］
図１５は、第３の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成も、これと同様である。
【００７４】
ドライバＤＲＲ１Ｒは、電圧ＶＨの電源と電圧ＶＬの電源との間に直列に接続されたＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＰ１とを備える。
【００７５】
レベルシフタＬＳＲは、ＰＭＯＳトランジスタＰＴ４，ＰＴ５と、ＮＭＯＳトランジスタＮＴ４，ＮＴ５と、インバータＩＶ３とを備える。
【００７６】
電圧ＶＨの電源と電圧ＶＬの電源との間にＰＭＯＳトランジスタＰＴ４と、ＮＭＯＳトランジスタＮＴ４とが直列に接続される。電圧ＶＨの電源と電圧ＶＬの電源との間にＰＭＯＳトランジスタＰＴ５と、ＮＭＯＳトランジスタＮＴ５とが直列に接続される。
【００７７】
ＰＭＯＳトランジスタＰＴ５のゲートは、ＰＭＯＳトランジスタＰＴ４とＮＭＯＳトランジスタＮＴ４の間のノードＮＤＸと接続される。ＰＭＯＳトランジスタＰＴ４のゲートは、ＰＭＯＳトランジスタＰＴ５とＮＭＯＳトランジスタＮＴ５の間のノードと接続される。ＮＭＯＳトランジスタＮＴ５のゲートは、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを受ける。インバータＩＶ３は、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを受ける。ＮＭＯＳトランジスタＮＴ４のゲートは、インバータＩＶ３の出力を受ける。
【００７８】
駆動補助回路ＣＲ１は、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２とからなるインバータＩＶ１と、ＰＭＯＳトランジスタＰＴ３とＮＭＯＳトランジスタＮＴ３とからなるインバータＩＶ２と、ＮＭＯＳトランジスタＮＴ１と、ＰＭＯＳトランジスタＰＴ１とを備える。
【００７９】
電圧ＶＨの電源と、電圧ＶＬの電源との間に、ＰＭＯＳトランジスタＰＴ２と、ＮＭＯＳトランジスタＮＴ２と、ＮＭＯＳトランジスタＮＴ１とが直列に接続される。電圧ＶＨの電源と、電圧ＶＬの電源との間に、ＰＭＯＳトランジスタＰＴ１と、ＰＭＯＳトランジスタＰＴ３と、ＮＭＯＳトランジスタＮＴ３とが直列に接続される。インバータＩＶ１の入力は、ノードＮＤＸと接続される。インバータＩＶ１の出力は、ドライバＤＲＲ１Ｒ内のＰＭＯＳトランジスタＰ１のゲートと接続される。インバータＩＶ２の入力は、ノードＮＤＸと接続される。インバータＩＶ２の出力は、ドライバＤＲＲ１Ｒ内のＮＭＯＳトランジスタＮ１のゲートと接続される。ＮＭＯＳトランジスタＮＴ１のゲートは、画素制御線Ｒ１と接続される。ＰＭＯＳトランジスタＰＴ１のゲートは、画素制御線Ｒ１と接続される。
【００８０】
上記において、たとえば、ＶＨ＝４．９Ｖ，ＶＬ＝０Ｖとすることができる。
図１６は、第３の実施形態の画素アレイ１０の第１行の複数の画素内の選択トランジスタＭＳを右側から駆動するための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素内の選択トランジスタＭＳを右側から駆動するための構成も、これと同様である。
【００８１】
ドライバＤＲＳ１Ｒは、ドライバＤＲＲ１Ｒと同様の構成を有する。ただし、ドライバＤＲＳ１Ｒの出力は、画素制御線Ｓ１と接続される。レベルシフタＬＳＳは、レベルシフタＬＳＲと同様の構成を有する。ただし、レベルシフタＬＳＳは、選択制御信号ＳＥＬ＿ｃｏｍｍｏｎを受ける。駆動補助回路ＣＳ１は、駆動補助回路ＣＲ１と同様の構成を有する。ただし、駆動補助回路ＣＳ１のＮＭＯＳトランジスタＮＴ１のゲートおよびＰＭＯＳトランジスタＰＴ１のゲートは、画素制御線Ｓ１と接続される。
【００８２】
図１７は、第３の実施形態の画素アレイ１０の第１行の複数の画素内の転送トランジスタＭＴを右側から駆動するための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素内の転送トランジスタＭＴを右側から駆動するための構成も、これと同様である。
【００８３】
レベルシフタＬＴＲは、ＰＭＯＳトランジスタＰＴ４，ＰＴ５と、ＮＭＯＳトランジスタＮＴ４，ＮＴ５と、インバータＩＶ３とを備える。レベルシフタＬＴＲは、さらに、ＰＭＯＳトランジスタＰＴ６，ＰＴ７と、ＮＭＯＳトランジスタＮＴ６，ＮＴ７とを備える。
【００８４】
電圧ＶＨ＿Ｈの電源と電圧ＶＨ＿Ｌの電源との間にＰＭＯＳトランジスタＰＴ４と、ＮＭＯＳトランジスタＮＴ４とが直列に接続される。電圧ＶＨ＿Ｈの電源と電圧ＶＨ＿Ｌの電源との間にＰＭＯＳトランジスタＰＴ５と、ＮＭＯＳトランジスタＮＴ５とが直列に接続される。ＰＭＯＳトランジスタＰＴ５のゲートは、ＰＭＯＳトランジスタＰＴ４とＮＭＯＳトランジスタＮＴ４の間のノードＮＤＸ１と接続される。ＰＭＯＳトランジスタＰＴ４のゲートは、ＰＭＯＳトランジスタＰＴ５とＮＭＯＳトランジスタＮＴ５の間のノードと接続される。ＮＭＯＳトランジスタＮＴ５のゲートは、転送制御信号ＴＸ＿ｃｏｍｍｏｎを受ける。インバータＩＶ３は、転送制御信号ＴＸ＿ｃｏｍｍｏｎを受ける。ＮＭＯＳトランジスタＮＴ４のゲートは、インバータＩＶ３の出力を受ける。
【００８５】
電圧ＶＬ＿Ｈの電源と電圧ＶＬ＿Ｌの電源との間にＰＭＯＳトランジスタＰＴ６と、ＮＭＯＳトランジスタＮＴ６とが直列に接続される。電圧ＶＬ＿Ｈの電源と電圧ＶＬ＿Ｌの電源との間にＰＭＯＳトランジスタＰＴ７と、ＮＭＯＳトランジスタＮＴ７とが直列に接続される。ＮＭＯＳトランジスタＮＴ７のゲートは、ＰＭＯＳトランジスタＰＴ６とＮＭＯＳトランジスタＮＴ６の間のノードＮＤＸ２と接続される。ＮＭＯＳトランジスタＮＴ６のゲートは、ＰＭＯＳトランジスタＰＴ７とＮＭＯＳトランジスタＮＴ７の間のノードと接続される。ＰＭＯＳトランジスタＰＴ７のゲートは、転送制御信号ＴＸ＿ｃｏｍｍｏｎを受ける。ＰＭＯＳトランジスタＰＴ６のゲートは、インバータＩＶ３の出力を受ける。
【００８６】
ドライバＤＲＴ１Ｒは、電圧ＶＨ＿Ｈの電源と、電圧ＶＬ＿Ｌの電源との間に直列に接続されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備える。
【００８７】
駆動補助回路ＣＴ１は、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２とからなるインバータＩＶ１と、ＰＭＯＳトランジスタＰＴ３とＮＭＯＳトランジスタＮＴ３とからなるインバータＩＶ２と、ＮＭＯＳトランジスタＮＴ１と、ＰＭＯＳトランジスタＰＴ１とを備える。
【００８８】
電圧ＶＨ＿Ｈの電源と、電圧ＶＨ＿Ｌの電源との間に、ＰＭＯＳトランジスタＰＴ２と、ＮＭＯＳトランジスタＮＴ２と、ＮＭＯＳトランジスタＮＴ１とが直列に接続される。電圧ＶＬ＿Ｈの電源と、電圧ＶＬ＿Ｌの電源との間に、ＰＭＯＳトランジスタＰＴ１と、ＰＭＯＳトランジスタＰＴ３と、ＮＭＯＳトランジスタＮＴ３とが直列に接続される。インバータＩＶ１の入力は、ノードＮＤＸ１と接続される。インバータＩＶ１の出力は、ドライバＤＲＴ１Ｒ内のＰＭＯＳトランジスタＰ１のゲートと接続される。インバータＩＶ２の入力は、ノードＮＤＸ２と接続される。インバータＩＶ２の出力は、ドライバＤＲＴ１Ｒ内のＮＭＯＳトランジスタＮ１のゲートと接続される。ＮＭＯＳトランジスタＮＴ１のゲートは、画素制御線Ｔ１と接続される。ＰＭＯＳトランジスタＰＴ１のゲートは、画素制御線Ｔ１と接続される。
【００８９】
上記において、たとえば、ＶＨ＿Ｈ＝３．６Ｖ、ＶＬ＿Ｈ＝１．８Ｖ、ＶＨ＿Ｌ＝０Ｖ、ＶＬ＿Ｌ＝−１．３Ｖとし、画素制御線Ｔ１は、−１．３Ｖ〜３．６Ｖの範囲で変化するものとすることができる。
【００９０】
本実施の形態によれば、画素制御線の振幅の範囲に応じたレベルシフタおよび駆動補助回路を実現できる。
【００９１】
［第４の実施形態］
本実施の形態は、第１の駆動部８１および第２の駆動部８２に加えて、第３の駆動部８３を備える。
【００９２】
図１８は、第４の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを駆動するための構成を表わす図である。
【００９３】
図１８の本実施の形態の構成が、第２の実施形態の図１２の構成と相違する点は、以下である。本実施の形態は、レベルシフタＬＳＲＭ、駆動補助回路ＣＲ１Ｍ、およびドライバＤＲＲ１Ｍを備える点である。レベルシフタＬＳＲＭ、駆動補助回路ＣＲ１Ｍ、およびドライバＤＲＲ１Ｍは、第３の駆動部８３に含まれる第３のサブ駆動部８３＿Ｒ１を構成する。第３の駆動部８３は、積層方向において画素アレイ１０の上または下に配置される。第３の駆動部８３は、複数の画素制御線の各々の右端と左端との間の中央のノードに接続され、中央のノードの電圧のレベルの変化が検知された画素制御線を中央のノードから駆動する。
【００９４】
第３のサブ駆動部８３＿Ｒ１は、画素アレイ１０の第１行の画素制御線Ｒ１を右端と左端の間の中央のノードＭから駆動する。図示しないが、第３のサブ駆動部８３＿Ｒｉ（ｉ≠１）は、画素アレイ１０の第ｉ行の画素制御線Ｒｉを右端と左端の間の中央のノードＭから駆動する。第３のサブ駆動部８３＿Ｔｊ（ｊ＝１〜Ｎ）は、画素アレイ１０の第ｊ行の画素制御線Ｔｊを右端と左端の間の中央のノードＭから駆動する。第３のサブ駆動部８３＿Ｓｊ（ｊ＝１〜Ｎ）は、画素アレイ１０の第ｊ行の画素制御線Ｓｊを右端と左端の間の中央のノードＭから駆動する。
【００９５】
レベルシフタＬＳＲＭは、レベルシフタＬＳＲと同様の構成を有する。
ドライバＤＲＲ１Ｍは、ドライバＤＲＲ１Ｒと同様の構成を有する。ただし、ドライバＤＲＲ１Ｒが、画素制御線Ｒ１の右端と接続されているのに対して、ドライバＤＲＲ１Ｍの出力は、画素制御線Ｒ１の中央のノードＭと接続される。
【００９６】
駆動補助回路ＣＲ１Ｍは、駆動補助回路ＣＲ１と同様の構成を有する。ただし、駆動補助回路ＣＲ１では、ＮＡＮＤ回路９１の入力端子ＢおよびＮＯＲ回路９２の入力端子Ｂが、画素制御線Ｒ１の右端と接続されるのに対して、駆動補助回路ＣＲ１Ｍでは、ＮＡＮＤ回路９１の入力端子ＢおよびＮＯＲ回路９２の入力端子Ｂが、画素制御線Ｒ１の中央のノードＭと接続される。
【００９７】
図１９は、図１８における各ノードの動作波形を表わす図である。
図１８および図１９を参照して、画素制御線Ｒ１の立ち上げ時の動作を説明する。
【００９８】
タイミング生成回路１は、時刻Ｔ０において、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち上げる。行選択回路４は、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎの立ち上げに応じて、リセット制御信号ＲＳＴ＿１を立ち上げて、ノード＃１へ出力する。レベルシフタＬＳＲ１は、リセット制御信号ＲＳＴ＿１を増幅して、増幅されたリセット制御信号ＲＳＴ＿１′をノード＃２へ出力する。ドライバＤＲＲ１Ｌは、リセット制御信号ＲＳＴ＿１′に基づいて、画素制御線Ｒ１を駆動する。
【００９９】
ノード＃１およびノード＃２では、駆動する負荷がほとんど存在しないため、ほぼ鈍りなく信号が伝達される。画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷がドライバＤＲＲ１Ｌからの電流Ｉ１で充電される。ノード＃３は、ドライバＤＲＲ１Ｌの出力の直近に位置するため、ノード＃３の電圧は、少しだけ鈍った波形となる。ノードＭおよびノード＃４は、ドライバＤＲＲ１Ｌからの距離が遠く、１行内の全画素のリセットトランジスタＭＲと長距離配線に起因するＣＲ負荷の影響を受けるため、ノードＭおよびノード＃４の電圧は徐々に立ち上がる。
【０１００】
一方、時刻Ｔ５において、画素制御線Ｒ１のノードＭの電圧が閾値電圧ＶＴＮまで上昇する。その結果、時刻Ｔ５以降では、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷がノードＭと接続されるドライバＤＲＲ１Ｍからの電流Ｉ２で充電される。これによって、ノードＭの電圧が急峻に立ち上がる。
【０１０１】
また、時刻Ｔ６において、画素制御線Ｒ１の右端のノード＃４の電圧が閾値電圧ＶＴＮまで上昇する。その結果、時刻Ｔ６以降では、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷がノード＃４と接続されるドライバＤＲＲ１Ｒからの電流Ｉ３で充電される。これによって、ノード＃４の電圧が急峻に立ち上がる。ここで、時刻Ｔ５＜Ｔ６＜Ｔ２（図１４）である。
【０１０２】
図１８および図１９を参照して、画素制御線Ｒ１の立ち下げ時の動作を説明する。
タイミング生成回路１は、時刻Ｔ１において、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち下げる。行選択回路４は、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎの立ち下げに応じて、リセット制御信号ＲＳＴ＿１を立ち下げてノード＃１へ出力する。レベルシフタＬＳＲ１は、リセット制御信号ＲＳＴ＿１を増幅して、増幅されたリセット制御信号ＲＳＴ＿１′をノード＃２へ出力する。ドライバＤＲＲ１Ｌは、リセット制御信号ＲＳＴ＿１′に基づいて、画素制御線Ｒ１を駆動する。
【０１０３】
ノード＃１およびノード＃２では、駆動する負荷がほとんど存在しないため、ほぼ鈍りなく信号が伝達される。ノード＃３は、ドライバＤＲＲ１Ｌの出力の直近に位置するため、ノード＃３の電圧は、少しだけ鈍った波形となる。
【０１０４】
ノードＭおよびノード＃４は、ドライバＤＲＲ１Ｌからの距離が遠く、１行内の全画素のリセットトランジスタＭＲと長距離配線に起因するＣＲ負荷の影響を受けるため、画素制御線Ｒ１のノードＭおよびノード＃４の電圧は徐々に立ち下がる。
【０１０５】
一方、時刻Ｔ７において、画素制御線Ｒ１のノードＭの電圧が閾値電圧（ＶＨ−ＶＴＰ）まで下降する。その結果、時刻Ｔ７以降では、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷とによって蓄積された電荷が、画素アレイ１０のノードＭに接続されるドライバＤＲＲ１Ｍを通じて放電される。これによって、ノードＭの電圧が急峻に立ち下がる。
【０１０６】
また、時刻Ｔ８において、画素制御線Ｒ１の右端のノード＃４の電圧が閾値電圧（ＶＨ−ＶＴＰ）まで下降する。その結果、時刻Ｔ８以降では、画素内のリセットトランジスタＭＲと画素制御線Ｒ１に起因するＣＲ負荷とによって蓄積された電荷が、画素アレイ１０のノード＃４に接続されるドライバＤＲＲ１Ｒを通じて放電される。これによって、ノード＃４の電圧が急峻に立ち下がる。ここで、時刻Ｔ７＜Ｔ８＜Ｔ３（図１４）である。
【０１０７】
本実施の形態によれば、画素制御線の駆動を補助する駆動部を、画素アレイの周辺部に搭載するだけではなく、例えば裏面照射（Back Side Illuminati：ＢＳＩ）または積層構造などを用いて、積層方向において画素アレイの上または下に設けることによって、画素制御線の駆動補助の機能を強化することが可能である。
【０１０８】
なお、本実施の形態では、第１の駆動部８１を画素アレイ１０の右側、第２の駆動部８２を画素アレイ１０の左側、第３の駆動部８３を積層方向において画素アレイ１０の上または下に配置することとしたが、これに限定するものではない。たとえば、第１の駆動部８１を画素アレイ１０の右側、第２の駆動部８２を積層方向において画素アレイ１０の上または下に配置するものとしてもよい。あるいは、第１の駆動部８１を積層方向において画素アレイ１０の上または下、第２の駆動部８２を画素アレイ１０の左側、第３の駆動部８３を画素アレイ１０の右側に配置することとしてもよい。
【０１０９】
［第５の実施形態］
本実施の形態では、画素を構成するリセットトランジスタＭＲ、および転送トランジスタＭＴがノーマリオフ型のトランジスタとする。
【０１１０】
図２０は、第５の実施形態の制御信号のタイミング波形の例を表わす図である。
選択制御信号ＳＥＬ＿ｋがハイレベルとなる期間（画素が選択される動作シーケンスの範囲）の外では、リセット制御信号ＲＳＴ＿ｋ、転送制御信号ＴＸ＿ｋは、ロウレベルで固定される。ここで、ｋ＝１〜ｎのうちのいずれかである。
【０１１１】
図２１は、第５の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素のリセットトランジスタＭＲ、および第ｊ行（ｊ＝１〜ｎ）の複数の画素の転送トランジスタＭＴを右側から駆動するための構成も、これと同様である。
【０１１２】
タイミング生成回路１、レベルシフタＬＳＲ、およびドライバＤＲＲ１Ｒは、第２の実施形態と同様である。
【０１１３】
駆動補助回路ＣＲ１は、ＮＡＮＤ回路９１と、インバータ９３とを備える。
ＮＡＮＤ回路９１の入力端子Ａは、レベルシフタＬＳＲの出力を受ける。ＮＡＮＤ回路９１の入力端子Ｂは、画素制御線Ｒ１の右端と接続される。ＮＡＮＤ回路９１の出力端子Ｃは、ドライバＤＲＲ１Ｒ内のＰＭＯＳトランジスタＰ１と接続される。
【０１１４】
インバータ９３の入力端子Ａは、レベルシフタＬＳＲの出力を受ける。インバータ９３の出力端子Ｃは、ドライバＤＲＲ１Ｒ内のＮＭＯＳトランジスタＮ１と接続される。
【０１１５】
画素制御線Ｒ１の電圧を右側から立ち上けるときの動作は、第２の実施形態と同様である。
【０１１６】
画素制御線Ｒ１の電圧を右側から立ち下げるときの動作について説明する。
まず、タイミング生成回路１が、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち下げる。
【０１１７】
次に、レベルシフタＬＳＲが、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを昇圧する。
次に、ＮＡＮＤ回路９１の入力端子Ａにロウレベルの電圧が入力される。入力端子Ａの電圧がロウレベルのため、ＮＡＮＤ回路９１の出力がハイレベルである。それゆえ、ＰＭＯＳトランジスタＰ１はオフを維持する。
【０１１８】
インバータ９３の入力端子Ａにロウレベルの電圧が入力される。これによって、画素制御線Ｒ１の右端の電圧のレベルに係らず、ＮＭＯＳトランジスタＮ１がオンとなる。ドライバＤＲＲ１Ｒによって、画素制御線Ｒ１の右端と電圧ＶＬの電源とが接続し、画素制御線Ｒ１がドライバＤＲＲ１Ｒによっても放電される。その結果、画素制御線Ｒ１の右端の電圧が、電圧ＶＬまで急峻に立ち下がる。
【０１１９】
図２２は、第５の実施形態による画素制御線Ｒ１〜Ｒｎの駆動を表わす図である。
画素アレイ１０内の第ｘ行が選択されたとする。
【０１２０】
画素制御線Ｒｘを立ち上げるときの動作を説明する。この動作は、第２の実施形態の動作と同様である。
【０１２１】
行選択回路４、画素アレイ１０の第ｘ行に対応する左側のレベルシフタＬＳＲｘおよびドライバＤＲＲｘＬによって、画素制御線Ｒｘが立ち上がる。また、画素アレイ１０の右側に位置するレベルシフタＬＳＲ、駆動補助回路ＣＲｘ、およびドライバＤＲＲｘＲによって、画素制御線Ｒｘの立ち上りが補助される。
【０１２２】
一方、行選択回路４、画素アレイ１０の第ｉ行に対応する左側のレベルシフタＬＳＲｉおよびドライバＤＲＲｉＬによって、画素制御線Ｒｉが立ち上げられない。第ｉ行は、第ｘ行以外のすべての行である。よって、画素アレイ１０の右側に位置するレベルシフタＬＳＲ、駆動補助回路ＣＲｉ、およびドライバＤＲＲｉＲによって、画素制御線Ｒｉの立ち上りが補助されない。
【０１２３】
つまり、選択されて、左側から立ち上げられた画素制御線のみが、ＮＡＮＤ回路９１によって、右側から立ち上げが補助される。選択されていない画素制御線は、ＮＡＮＤ回路９１によって、右側から立ち上げが補助されない。
【０１２４】
画素制御線Ｒｘを立ち下げるときの動作を説明する。
行選択回路４、画素アレイ１０の第ｘ行に対応する左側のレベルシフタＬＳＲｘおよびドライバＤＲＲｘＬによって、画素制御線Ｒｘが立ち下がる。画素アレイ１０の右側に位置するレベルシフタＬＳＲ、駆動補助回路ＣＲｘ、およびドライバＤＲＲｘＲによって、画素制御線Ｒｘの立ち下がりが補助される。ここでは、画素制御線Ｒｘのノードの電圧のレベルに係らず、インバータ９３の動作によって、画素制御線Ｒｘが立ち下げられる。
【０１２５】
同様に、行選択回路４、画素アレイ１０の第ｉ行に対応する右側のレベルシフタＬＳＲｉおよびドライバＤＲＲｉＬによって、画素制御線Ｒｉのレベルに係らず、画素制御線Ｒｉをロウレベルに駆動される。画素アレイ１０内の第ｉ行の画素のリセットトランジスタＭＲでは、第ｘ行が選択されている期間は、動作シーケンス期間ではないので、ロウレベルに固定されているため、画素制御線Ｒｉをロウレベルに駆動しても問題が生じない。
【０１２６】
つまり、立ち下げ時には、インバータ９３によって、選択されて左側から立ち下げられたかどうかに係らず、すべての画素制御線Ｒ１〜Ｒｎが右側から立ち下げられる。
【０１２７】
本実施の形態の固体撮像装置では、駆動補助回路内の画素制御線Ｒｉ、Ｔｉの立ち下げを補助する部分をインバータのみの構成にすることによって、画素制御線Ｒｉ、Ｔｉの立ち下げ時には、全行の画素制御線Ｒ１〜Ｒｎ、Ｔ１〜Ｔｎを同時に立ち下げる。このような構成によって、たとえば、画素制御線Ｒｉ、Ｔｉを立ち下げることによって、ノーマリオフ型のリセットトランジスタＭＲおよび転送トランジスタＭＴをオンからオフに変化させるときに、（ＶＨ−ＶＴＰ）時間の遅延が発生しないようにすることができる。
【０１２８】
［第６の実施形態］
本実施の形態では、画素を構成するリセットトランジスタＭＲ、転送トランジスタＭＴがノーマリオン型のトランジスタとする。
【０１２９】
図２３は、第６の実施形態の制御信号のタイミングを表わす図である。
選択制御信号ＳＥＬ＿ｋがハイレベルとなる期間（画素が選択される動作シーケンスの範囲）の外では、リセット制御信号ＲＳＴ＿ｋ、および転送制御信号ＴＸ＿ｋは、ハイレベルで固定される。ここで、ｋ＝１〜ｎのうちのいずれかである。
【０１３０】
図２４は、第５の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素のリセットトランジスタＭＲ、および第ｊ行（ｊ＝１〜ｎ）の複数の画素の転送トランジスタＭＴを右側から駆動するための構成も、これと同様である。
【０１３１】
タイミング生成回路１、レベルシフタＬＳＲ、およびドライバＤＲＲ１Ｒは、第２の実施形態と同様である。
【０１３２】
駆動補助回路ＣＲ１は、インバータ９４と、ＮＯＲ回路９２とを備える。
ＮＯＲ回路９２の入力端子Ａは、レベルシフタＬＳＲの出力を受ける。ＮＯＲ回路９２の入力端子Ｂは、画素制御線Ｒ１の右端と接続される。ＮＯＲ回路９２の出力端子Ｃは、ドライバＤＲＲ１Ｒ内のＮＭＯＳトランジスタＮ１と接続される。
【０１３３】
インバータ９４の入力端子Ａは、レベルシフタＬＳＲの出力を受ける。インバータ９４の出力端子Ｃは、ドライバＤＲＲ１Ｒ内のＰＭＯＳトランジスタＰ１と接続される。
【０１３４】
画素制御線Ｒ１の電圧を右側から立ち下げるときの動作は、第２の実施形態と同様である。
【０１３５】
画素制御線Ｒ１の電圧を右側から立ち上げるときの動作について説明する。
まず、タイミング生成回路１が、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを立ち上げる。
【０１３６】
次に、レベルシフタＬＳＲが、リセット制御信号ＲＳＴ＿ｃｏｍｍｏｎを昇圧する。
次に、ＮＯＲ回路９２の入力端子Ａにハイレベルの電圧が入力される。入力端子Ａの電圧がハイレベルのため、ＮＯＲ回路９２の出力がロウレベルである。それゆえ、ＮＭＯＳトランジスタＮ１はオフを維持する。
【０１３７】
インバータ９４の入力端子Ａにハイレベルの電圧が入力される。これによって、画素制御線Ｒ１の右端の電圧のレベルに係らず、ＰＭＯＳトランジスタＰ１がオンとなる。ドライバＤＲＲ１Ｒによって、画素制御線Ｒ１の右端と電圧ＶＨの電源とが接続し、画素制御線Ｒ１がドライバＤＲＲ１Ｒによって充電される。その結果、画素制御線Ｒ１の右端の電圧が、電圧ＶＨまで急峻に立ち上がる。
【０１３８】
図２５は、第６の実施形態による画素制御線Ｒ１〜Ｒｎの駆動を表わす図である。
画素アレイ１０内の第ｘ行が選択されたとする。
【０１３９】
画素制御線Ｒｘを立ち下げるときの動作を説明する。この動作は、第２の実施形態の動作と同様である。
【０１４０】
行選択回路４、画素アレイ１０の第ｘ行に対応する左側のレベルシフタＬＳＲｘおよびドライバＤＲＲｘＬによって、画素制御線Ｒｘが立ち下がる。画素アレイ１０の右側に位置するレベルシフタＬＳＲ、駆動補助回路ＣＲｘ、およびドライバＤＲＲｘＲによって、画素制御線Ｒｘの立ち下がりが補助される。
【０１４１】
一方、行選択回路４、画素アレイ１０の第ｉ行に対応する左側のレベルシフタＬＳＲｉおよびドライバＤＲＲｉＬによって、画素制御線Ｒｉが立ち下げられない。ｉは、ｘ以外の数とする。よって、画素アレイ１０の右側に位置するレベルシフタＬＳＲ、駆動補助回路ＣＲｉ、およびドライバＤＲＲｉＲによって、画素制御線Ｒｉの立ち下がりが補助されない。
【０１４２】
画素制御線Ｒｘを立ち上げるときの動作を説明する。
行選択回路４、画素アレイ１０の第ｘ行に対応する左側のレベルシフタＬＳＲｘおよびドライバＤＲＲｘＬによって、画素制御線Ｒｘが立ち上がる。画素アレイ１０の右側に位置するレベルシフタＬＳＲ、駆動補助回路ＣＲｘ、およびドライバＤＲＲｘＲによって、画素制御線Ｒｘの立ち上りが補助される。
【０１４３】
同様に、行選択回路４、画素アレイ１０の第ｉ行に対応する右側のレベルシフタＬＳＲｉおよびドライバＤＲＲｉＬによって、画素制御線Ｒｉのレベルに係らず、画素制御線Ｒｉをハイレベルに駆動される。ｉは、ｘ以外の数とする。
【０１４４】
画素アレイ１０内の第ｉ行の画素のリセットトランジスタＭＲでは、第ｘ行が選択されている期間は、動作シーケンス期間ではないのでハイレベルに固定されているため、画素制御線Ｒｉをハイレベルに駆動しても問題が生じない。
【０１４５】
本実施の形態の固体撮像装置では、駆動補助回路内の画素制御線Ｒｉ、Ｔｉの立ち上げを補助する部分をインバータのみの構成にすることによって、画素制御線Ｒｉ、Ｔｉの立ち上げ時には、全行の画素制御線Ｒ１〜Ｒｎ、Ｔ１〜Ｔｎを同時に立ち上げる。このような構成によって、たとえば、画素制御線Ｒｉ、Ｔｉを立ち上げることによって、ノーマリオン型のリセットトランジスタＭＲ、および転送トランジスタＭＴをオフからオンに変化させるときに、ＶＴＮ時間の遅延が発生しないようにすることができる。
【０１４６】
［第７の実施形態］
本実施の形態は、画素制御線Ｒｉ、画素制御線Ｔｉ、画素制御線Ｓｉの立ち上げを右側から補助するための構成に関する。
【０１４７】
図２６は、第７の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から立ち上げるための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素内のリセットトランジスタＭＲを右側から立ち上げるための構成も、これと同様である。さらに、第ｊ行（ｊ＝１〜ｎ）の複数の画素内の転送トランジスタＭＴを右側から立ち上げるための構成も、第ｊ行（ｊ＝１〜ｎ）の複数の画素内の選択トランジスタＭＳを右側から立ち上げるための構成も、これと同様である。
【０１４８】
レベルシフタＬＳＲは、第２の実施形態と同様である。
ドライバＤＲＲ１Ｒは、電圧ＶＨ＿Ｈの電源と、画素制御線Ｒ１との間に接続されたＰＭＯＳトランジスタＰ１を備える。
【０１４９】
駆動補助回路ＣＲ１は、ＮＡＮＤ回路９１を備える。ＮＡＮＤ回路９１の入力端子Ａは、レベルシフタＬＳＲの出力と接続し、ＮＡＮＤ回路９１の入力端子Ｂは、画素制御線Ｒ１と接続する。ＮＡＮＤ回路９１の出力は、ＰＭＯＳトランジスタＰ１のゲートと接続する。
【０１５０】
本実施の形態によれば、駆動補助回路ＣＲ１は、ＮＡＮＤ回路９１のみを備え、ドライバＤＲＲ１Ｒは、ＰＭＯＳトランジスタＰ１のみを備えるので、画素制御線Ｒ１の立ち上げ補助のみが実行される。
【０１５１】
本実施の形態の固体撮像装置によれば、画素制御線の立ち上げのみを実行することによって、面積を小さくすることができる。
【０１５２】
［第８の実施形態］
本実施の形態は、画素制御線Ｒｉ、画素制御線Ｔｉ、画素制御線Ｓｉの立ち下げを右側から補助するための構成に関する。
【０１５３】
図２７は、第８の実施形態の画素アレイ１０の第１行の複数の画素内のリセットトランジスタＭＲを右側から立ち下げるための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素内のリセットトランジスタＭＲを右側から立ち下げるための構成も、これと同様である。さらに、第ｊ行（ｊ＝１〜ｎ）の複数の画素内の転送トランジスタＭＴを右側から立ち下げるための構成も、第ｊ行（ｊ＝１〜ｎ）の複数の画素内の選択トランジスタＭＳを右側から立ち下げるための構成も、これと同様である。
【０１５４】
レベルシフタＬＳＲは、第２の実施形態と同様である。
ドライバＤＲＲ１Ｒは、画素制御線Ｒ１と電圧ＶＬ＿Ｌの電源との間に接続されたＮＭＯＳトランジスタＮ１を備える。
【０１５５】
駆動補助回路ＣＲ１は、ＮＯＲ回路９２を備える。ＮＯＲ回路９２の入力端子Ａは、レベルシフタＬＳＲの出力と接続し、ＮＯＲ回路９２の入力端子Ｂは、画素制御線Ｒ１と接続する。ＮＯＲ回路９２の出力は、ＮＭＯＳトランジスタＮ１のゲートと接続する。
【０１５６】
本実施の形態によれば、駆動補助回路ＣＲ１は、ＮＯＲ回路９２のみを備え、ドライバＤＲＲ１Ｒは、ＮＭＯＳトランジスタＮ１のみを備えるので、画素制御線Ｒ１の立ち下げ補助のみが実行される。
【０１５７】
本実施の形態の固体撮像装置によれば、画素制御線の立ち下げのみを実行することによって、面積を小さくすることができる。
【０１５８】
［第９の実施形態］
図２８は、第９の実施形態の画素アレイ１０の第１行の複数の画素内の転送トランジスタＭＴを右側から駆動するための構成を表わす図である。第ｉ行（ｉ≠１）の複数の画素内の転送トランジスタＭＴを右側から駆動ための構成も、これと同様である。さらに、第ｊ行（ｊ＝１〜ｎ）の複数の画素内のリセットトランジスタＭＲを右側から駆動するための構成も、第ｊ行（ｊ＝１〜ｎ）の複数の画素内の選択トランジスタＭＳを右側から駆動するための構成も、これと同様である。
【０１５９】
図３８の構成が、図１７の第３の実施形態の構成と相違する点は、以下である。
本実施の形態では、インバータＩＶ１と直列接続されるトランジスタとして、ＶＴＮよりも低い閾値電圧ＶＴＮ２を有するＮＭＯＳトランジスタＬＮＴ１が用いられる。インバータＩＶ２と直列接続されるトランジスタとして、ＶＴＰよりも低い閾値電圧ＶＴＰ２を有するＰＭＯＳトランジスタＬＰＴ１が用いられる。
【０１６０】
ここで、閾値電圧ＶＴＮ２は、第２の駆動部８２内の駆動補助回路ＣＴ１〜ＣＴｎ、ＣＲ１〜ＣＲｎ、ＣＳ１〜ＣＳｎ以外の回路に含まれるＮＭＯＳトランジスタの閾値電圧よりも小さいものとすることができる。閾値電圧ＶＴＰ２は、第２の駆動部８２内の駆動補助回路ＣＴ１〜ＣＴｎ、ＣＲ１〜ＣＲｎ、ＣＳ１〜ＣＳｎ以外の回路に含まれるＰＭＯＳトランジスタの閾値電圧よりも小さいものとすることができる。
【０１６１】
図２９は、第３の実施形態と第９の実施形態のノード＃４の立ち上がりおよび立ち下がりのタイミングを比較するための図である。
【０１６２】
第３の実施形態では、ＮＭＯＳトランジスタＮＴ１の閾値がＶＴＮのため、ノード＃４の電圧は、時刻Ｔ２において急激に立ち上がる。これに対して、本実施の形態では、ＮＭＯＳトランジスタＬＮＴ１の閾値がＶＴＮ２のため、ノード＃４の電圧は、時刻ＴＳにおいて急激に立ち上がる。ここで、ＶＴＮ＞ＶＴＮ２、Ｔ２＞ＴＳである。
【０１６３】
第３の実施形態では、ＰＭＯＳトランジスタＰＴ１の閾値がＶＴＰのため、ノード＃４の電圧は、時刻Ｔ３において急激に立ち下がる。これに対して、本実施の形態では、ＰＭＯＳトランジスタＬＰＴ１の閾値がＶＴＰ２のため、ノード＃４の電圧は、時刻ＴＥにおいて急激に立ち下がる。ここで、ＶＴＰ＞ＶＴＰ２、Ｔ３＞ＴＥである。
【０１６４】
本実施の形態の固体撮像装置によれば、低い閾値のＮＭＯＳトランジスタＬＮＴ１およびＰＭＯＳトランジスタＬＰＴ１を備えることによって、画素制御線の立ち上げおよび立ち下げを高速化できる。
【０１６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６６】
１  タイミング生成回路、２，２ａ，６  レベルシフタ群、３，３ａ，５  ドライバ群
、４，４ａ  行選択回路、７  駆動補助部、１０，１００  画素アレイ、８１，２００  第１の駆動部、８２，３００  第２の駆動部、８３  第３の駆動部、８３＿Ｒ１  第３のサブ駆動部、９１  ＮＡＮＤ回路、９２  ＮＯＲ回路、９３，９４，ＩＶ１，ＩＶ２，ＩＶ３  インバータ、１０２  電流源回路、１１０，５００  固体撮像装置、１１１  垂直走査回路、１１４  デジタル信号処理器、１１５  電流源回路群、１１６  Ａ／Ｄ変換器群、１１７  水平走査回路、１１８  バイアス電圧生成回路、ＣＲ１〜ＣＲｎ，ＣＴ１〜ＣＴｎ，ＣＳ１〜ＣＳｎ，ＣＲ１Ｍ  駆動補助回路、ＤＲＲ１Ｌ〜ＤＲＲｎＬ，ＤＲＴ１Ｌ〜ＤＲＴｎＬ，ＤＲＳ１Ｌ〜ＤＲＳｎＬ，ＤＲＲ１Ｒ〜ＤＲＲｎＲ，ＤＲＴ１Ｒ〜ＤＲＴｎＲ，ＤＲＳ１Ｒ〜ＤＲＳｎＲ，ＤＲＲ１Ｍ  ドライバ、ＬＳＲ１〜ＬＳＲｎ，ＬＳＴ１〜ＬＳＴｎ，ＬＳＳ１〜ＬＳＳｎ，ＬＳＲ１Ｒ〜ＬＳＲｎＲ，ＬＳＴ１Ｒ〜ＬＳＴｎＲ，ＬＳＳ１Ｒ〜ＬＳＳｎＲ，ＬＳＲ，ＬＳＴ，ＬＳＳ，ＬＳＲＭ  レベルシフタ、ＭＤ  増幅トランジスタ、ＭＲ  リセットトランジスタ、ＭＳ  選択トランジスタ、ＭＴ  転送トランジスタ、Ｐ  画素、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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