(57)【要約】【課題】アライメントマークの読み取り違いが生じても、順方向電圧及びオン抵抗のバラつきを低減し、安定化させることができる。【解決手段】半導体装置は、ｎ型のＳｉＣのドリフト層と、ｐ型のベース領域７と、ベース領域７の上部に選択的に埋め込まれたｎ型のソース領域８と、＜１１−２０＞方向に沿ったソース領域８との間に第１の隙間が形成されるようにベース領域７の上部に選択的に埋め込まれたｐ型のベースコンタクト領域９ａ，９ｂと、ゲート絶縁膜１０を介して設けられたゲート電極１１と、ｎ型のドレイン領域とを備える。ドレイン領域の上面は＜０００１＞方向に対して＜１１−２０＞方向にオフ角を有すると共に、上面に位置決め用のアライメントマークが設けられている。ドリフト層及びベース領域７はエピタキシャル成長膜であり、第１の隙間の幅ｗｇがオフ角及びエピタキシャル成長に起因するアライメントマークの位置ズレ幅に応じて設定される。【選択図】図２
2019087736.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素のドリフト層と、
前記ドリフト層の上に配置された第２導電型のベース領域と、
前記ベース領域の上部に選択的に埋め込まれた、前記ドリフト層よりも高不純物密度の第１導電型の第１主電極領域と、
＜１１−２０＞方向に沿った前記第１主電極領域との間に第１の隙間が形成されるように前記ベース領域の上部に選択的に埋め込まれた、前記ベース領域よりも高不純物密度の第２導電型のベースコンタクト領域と、
前記第１主電極領域と前記ドリフト層との間の前記ベース領域に接するゲート絶縁膜を介して設けられたゲート電極と、
前記ドリフト層の下面側に配置され、上面が＜０００１＞方向に対して＜１１−２０＞方向にオフ角θを有すると共に、上面に位置決め用のアライメントマークが設けられた第１導電型の第２主電極領域と、を備え、
前記ドリフト層及び前記ベース領域のうち少なくとも一方はエピタキシャル成長膜であり、
前記第１の隙間の幅又は前記ベースコンタクト領域の幅が、オフ角及びエピタキシャル成長に起因する前記アライメントマークの位置ズレ幅Δｘに応じて設定されている
ことを特徴とする半導体装置。
【請求項２】
すべての前記エピタキシャル成長膜の厚みの和をｔとした場合、前記アライメントマークの前記位置ズレ幅Δｘとして、ｔ×ｔａｎθが設定され、
前記第１の隙間の幅は、設定された前記位置ズレ幅Δｘ以上である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト層及び前記ベース領域の両方が前記エピタキシャル成長膜である
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体装置は、複数のトレンチが＜１１−２０＞方向に沿ってストライプ状に延びるトレンチゲート型である
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
トレンチの側壁の結晶面は、（１１−２０）ａ面又は（１−１００）ｍ面である
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
エピタキシャル成長に起因する前記位置ズレ幅Δｘは、０．１１２μｍである
ことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の隙間の幅は、エピタキシャル成長に起因する前記アライメントマークの前記位置ズレ幅Δｘに加え、半導体装置を位置決めする位置決め装置に起因する変動幅を更に加えて設定されている
ことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記位置決め装置に起因する前記変動幅が、０．２μｍである
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
すべての前記エピタキシャル成長膜の厚みの和をｔとした場合、前記アライメントマークの前記位置ズレ幅Δｘとして、ｔ×ｔａｎθが設定され、
前記第１の隙間は＜１１−２０＞方向の一端に設けられ、
前記ベースコンタクト領域の＜１１−２０＞方向の前記第１の隙間と反対側に設けられた、前記ベースコンタクト領域及び前記第１主電極領域のいずれよりも低不純物密度の非コンタクト領域を更に備え、
前記ベースコンタクト領域の幅及び前記非コンタクト領域の幅の和が前記位置ズレ幅Δｘより大きくなるように、前記ベースコンタクト領域の幅が設定されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
更に、＜１−１００＞方向に沿った前記ベースコンタクト領域と前記第１主電極領域との間に第２の隙間が形成されている
ことを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
第１導電型で、上面が＜０００１＞方向に対して＜１１−２０＞方向にオフ角θを有する炭化珪素の半導体基板の上面にアライメントマークを形成する工程と、
前記半導体基板の上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の上に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記ドリフト層よりも高不純物密度の第１導電型の不純物イオンを注入して、第１主電極領域となる第１予定領域を、平面パターンで開口部を有するように選択的に形成する工程と、
前記第１予定領域の上に、開口部の＜１１−２０＞方向の端部が、隣り合う前記第１予定領域の開口部の内側に張り出して、前記第１予定領域の開口部の端部を覆うように、イオン注入用マスクを選択的にパターニングして成膜する工程と、
パターニングした前記イオン注入用マスクを介して、前記ベース領域の上部に第２導電型の不純物イオンを注入して、ベースコンタクト領域となる第２予定領域を形成する工程と、
前記第１予定領域を活性化して前記第１主電極領域を形成する工程と、
前記第２予定領域を活性化して前記ベースコンタクト領域を形成する工程と、
前記第１主電極領域と前記ドリフト層との間の前記ベース領域に接してゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜の表面上にゲート電極を形成する工程と、
前記半導体基板を第２主電極領域とする工程と、
を含み、
前記ドリフト層を形成する工程及び前記ベース領域を形成する工程のうち少なくとも一方はエピタキシャル成長によって実施し、
すべてのエピタキシャル成長膜の厚みの和をｔとした場合に前記アライメントマークの位置ズレ幅Δｘをｔ×ｔａｎθと設定し、
前記イオン注入用マスクを成膜する工程は、活性化後の前記ベースコンタクト領域と前記第１主電極領域との間に形成される＜１１−２０＞方向の隙間が、設定された前記位置ズレ幅Δｘ以上であるように張り出し幅を制御して実施する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
第１導電型で、上面が＜０００１＞方向に対して＜１１−２０＞方向にオフ角θを有する炭化珪素の半導体基板の上面にアライメントマークを形成する工程と、
前記半導体基板の上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の上に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記ドリフト層よりも高不純物密度の第１導電型の不純物イオンを注入して、第１主電極領域となる第１予定領域を、平面パターンで開口部を有するように選択的に形成する工程と、
前記第１予定領域の上に、前記第１予定領域の開口部の幅と同じ幅の開口部を有するイオン注入用マスクをパターニングして成膜する工程と、
パターニングした前記イオン注入用マスクを介して、前記ベース領域の上部に第２導電型の不純物イオンを注入して、ベースコンタクト領域となる第２予定領域を形成する工程と、
前記第１予定領域を活性化して前記第１主電極領域を形成する工程と、
前記第２予定領域を活性化して前記ベースコンタクト領域を形成する工程と、
前記第１主電極領域と前記ドリフト層との間の前記ベース領域に接してゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜の表面上にゲート電極を形成する工程と、
前記半導体基板を第２主電極領域とする工程と、
を含み、
前記ドリフト層を形成する工程及び前記ベース領域を形成する工程のうち少なくとも一方はエピタキシャル成長によって実施し、
すべてのエピタキシャル成長膜の厚みの和をｔとした場合に前記アライメントマークの位置ズレ幅Δｘをｔ×ｔａｎθと設定し、
前記第１予定領域を形成する工程は、活性化後の前記第１主電極領域の開口部の＜１１−２０＞方向の幅が前記位置ズレ幅Δｘより大きくなるように、不純物イオンの注入幅を制御して実施する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を材料とする電界効果トランジスタ（ＭＯＳＦＥＴ）等の半導体装置の製造工程ではフォトリソグラフィ処理が用いられる。フォトリソグラフィ処理では、半導体基板の上に各種の半導体層を作り込んでいく際の位置合わせ（アライメント）は重要であり、位置合わせ方法として半導体基板上にエッチング等により形成されたアライメントマークを読み取って行う場合が多い。半導体基板は、一般的にエピタキシャル成長膜を形成したエピ基板とエピタキシャル成長膜を形成してないバルク基板がある。半導体基板全面へのエピタキシャル成長だけを行う場合は、既にオリエーテンションフラットがあるので、アライメントマークは形成されない。アライメントマークは、半導体装置の製造工程で半導体基板の上に各所の半導体層を作り込んでいく際に位置合わせが必要となっていく際に形成される。
【０００３】
アライメントマークの読み取りでは、通常、半導体基板上でアライメントマークを含む一定形状の領域が撮影され、撮影された画像データが読取装置によって、輝度解析等の所定の手法に基づき解析される。解析によってアライメントマークの位置が決定され、決定されたアライメントマークの位置情報は半導体基板の位置決め装置に入力される。入力された位置情報は半導体基板の設計データに組み合わせられることにより、後続のプロセスでのイオンの注入位置やトレンチを掘る位置等が決定される。
【０００４】
ここで、ベースとなる半導体基板の上でエピタキシャル成長が行われる場合、ＳｉＣ半導体基板の上面に最初に掘り込まれていたアライメントマークの形状は、半導体基板の上に堆積したエピタキシャル成長膜の上面にも転写される。加えて半導体基板の上面がオフ角を有すると、エピタキシャル成長によって、最初のアライメントマークはオフ角方向にパターンが崩れるように転写される。そのため転写された上側のアライメントマークの位置は、下側の最初のアライメントマークの位置から、半導体基板の主面に平行方向に一定幅ずれることになる。
【０００５】
こうしたオフ角及びエピタキシャル成長に起因する複数のアライメントマークの位置ズレが生じると、半導体基板の上方から半導体基板の上面に向かって垂直に撮影されるアライメントマークの位置は、二重、三重に重なって見える。そのため同じ半導体基板における複数回の読み取り作業の中で読取装置によって選択されるアライメントマークが常に同じとは限らず、異なるアライメントマークが選択される場合がある。連続するフォトリソグラフィ処理において異なるアライメントマークが選択されると、作り込まれる各半導体層間で位置ズレ（いわゆる「リソずれ」）が生じる懸念がある。
【０００６】
例えば特許文献１には、ソース領域の中央の開口部にベースコンタクト領域が形成された半導体装置が開示されている。こうしたソース領域及びベースコンタクト領域の作製をフォトリソグラフィ処理で連続して行う場合、ソース領域となるｎ型の不純物イオンの注入領域とベースコンタクト領域となるｐ型の不純物イオンの注入領域とが重なり合うと、重なり合った領域中では導電型が相殺される。特にソース領域とベースコンタクト領域がほぼ同じ不純物密度でイオン注入される場合、注入イオンが重なり合う領域では、ベースコンタクト領域としてのコンタクト性能は十分に実現できなくなる。そのためコンタクト抵抗が上昇し、ボディダイオードの順方向電圧Ｖｆ及びオン抵抗Ｒｏｎが上昇する結果、順方向電圧Ｖｆ及びオン抵抗Ｒｏｎがバラつくという不具合が生じる。
【０００７】
こうした不具合を回避するため、エピタキシャル成長の都度、半導体基板の最上段に位置する半導体層の上面にアライメントマークを形成して読み取りに用いることで、アライメントマークの読み取り違いを防止する方法が考えられる。しかし多くのアライメントマークを形成するためのフォトリソグラフィ処理数が増加し、製造負担が大きくなる。
【０００８】
また半導体基板の下面側に別の読取装置を配置して上下から別々にアライメントマークを読み取ることにより、上側に転写されたアライメントマークの形状の干渉を回避して、下側の最初のアライメントマークを読み取る方法も考えられる。しかし既存の製造設備に配置されている読取装置としては、半導体基板の上面側からアライメントマークの位置を撮影して読み取るタイプが非常に多いため、読取装置を別に増設する方法の場合、新たな設備投資が必要となり、コストが増加する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−２１９１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記した課題に鑑み、本発明は、アライメントマークの読み取り違いが生じても、順方向電圧Ｖｆ及びオン抵抗Ｒｏｎのバラつきを低減し、安定化させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のある態様は、第１導電型の炭化珪素のドリフト層と、ドリフト層の上に配置された第２導電型のベース領域と、ベース領域の上部に選択的に埋め込まれた、ドリフト層よりも高不純物密度の第１導電型の第１主電極領域と、＜１１−２０＞方向に沿った第１主電極領域との間に第１の隙間が形成されるようにベース領域の上部に選択的に埋め込まれた、ベース領域よりも高不純物密度の第２導電型のベースコンタクト領域と、第１主電極領域とドリフト層との間のベース領域に接するゲート絶縁膜を介して設けられたゲート電極と、ドリフト層の下面側に配置され、上面が＜０００１＞方向に対して＜１１−２０＞方向にオフ角θを有すると共に、上面に位置決め用のアライメントマークが設けられた第１導電型の第２主電極領域と、を備え、ドリフト層及びベース領域のうち少なくとも一方はエピタキシャル成長膜であり、第１の隙間の幅又はベースコンタクト領域の幅が、オフ角及びエピタキシャル成長に起因するアライメントマークの位置ズレ幅に応じて設定されている半導体装置であることを要旨とする。
【００１２】
本発明の他の態様は、第１導電型で、上面が＜０００１＞方向に対して＜１１−２０＞方向にオフ角θを有する炭化珪素の半導体基板の上面にアライメントマークを形成する工程と、半導体基板の上に第１導電型のドリフト層を形成する工程と、ドリフト層の上に第２導電型のベース領域を形成する工程と、ベース領域の上部に、ドリフト層よりも高不純物密度の第１導電型の不純物イオンを注入して、第１主電極領域となる第１予定領域を、平面パターンで開口部を有するように選択的に形成する工程と、第１予定領域の上に、開口部の＜１１−２０＞方向の端部が、隣り合う第１予定領域の開口部の内側に張り出して、第１予定領域の開口部の端部を覆うように、イオン注入用マスクを選択的にパターニングして成膜する工程と、パターニングしたイオン注入用マスクを介して、ベース領域の上部に第２導電型の不純物イオンを注入して、ベースコンタクト領域となる第２予定領域を形成する工程と、第１予定領域を活性化して第１主電極領域を形成する工程と、第２予定領域を活性化してベースコンタクト領域を形成する工程と、第１主電極領域とドリフト層との間のベース領域に接してゲート絶縁膜を成膜する工程と、ゲート絶縁膜の表面上にゲート電極を形成する工程と、半導体基板を第２主電極領域とする工程と、を含み、ドリフト層を形成する工程及びベース領域を形成する工程のうち少なくとも一方はエピタキシャル成長によって実施し、すべてのエピタキシャル成長膜の厚みの和をｔとした場合にアライメントマークの位置ズレ幅をｔ×ｔａｎθと設定し、イオン注入用マスクを成膜する工程は、活性化後のベースコンタクト領域と第１主電極領域との間に形成される＜１１−２０＞方向の隙間が、設定された位置ズレ幅以上であるように張り出し幅を制御して実施する半導体装置の製造方法であることを要旨とする。
【００１３】
本発明の更に異なる他の態様は、第１導電型で、上面が＜０００１＞方向に対して＜１１−２０＞方向にオフ角θを有する炭化珪素の半導体基板の上面にアライメントマークを形成する工程と、半導体基板の上に第１導電型のドリフト層を形成する工程と、ドリフト層の上に第２導電型のベース領域を形成する工程と、ベース領域の上部に、ドリフト層よりも高不純物密度の第１導電型の不純物イオンを注入して、第１主電極領域となる第１予定領域を、平面パターンで開口部を有するように選択的に形成する工程と、第１予定領域の上に、第１予定領域の開口部の幅と同じ幅の開口部を有するイオン注入用マスクをパターニングして成膜する工程と、パターニングしたイオン注入用マスクを介して、ベース領域の上部に第２導電型の不純物イオンを注入して、ベースコンタクト領域となる第２予定領域を形成する工程と、第１予定領域を活性化して第１主電極領域を形成する工程と、第２予定領域を活性化してベースコンタクト領域を形成する工程と、第１主電極領域とドリフト層との間のベース領域に接してゲート絶縁膜を成膜する工程と、ゲート絶縁膜の表面上にゲート電極を形成する工程と、半導体基板を第２主電極領域とする工程と、を含み、ドリフト層を形成する工程及びベース領域を形成する工程のうち少なくとも一方はエピタキシャル成長によって実施し、すべてのエピタキシャル成長膜の厚みの和をｔとした場合にアライメントマークの位置ズレ幅をｔ×ｔａｎθと設定し、第１予定領域を形成する工程は、活性化後の第１主電極領域の開口部の＜１１−２０＞方向の幅が位置ズレ幅より大きくなるように、不純物イオンの注入幅を制御して実施する半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、アライメントマークの読み取り違いが生じても、順方向電圧Ｖｆ及びオン抵抗Ｒｏｎのバラつきを低減し、安定化させることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の構造の概要を模式的に示す、図２中のＡ−Ａ線に沿った方向から見た要部断面図である。
【図２】第１の実施形態に係る半導体装置の構造の概要を、ＳｉＣ半導体層より上側の領域を除いて模式的に示す平面図である。
【図３】図２中のＢ−Ｂ線に沿った方向から見た要部断面図である。
【図４】第１の実施形態に係る半導体装置の製造に用いられる半導体ウェハの構造の概要を模式的に示す平面図である。
【図５】第１の実施形態に係る半導体装置におけるトレンチの配置を模式的に示す平面図である。
【図６】オフ角及びエピタキシャル成長に起因するアライメントマークの位置ズレ状態を模式的に説明する、図４中のＣ−Ｃ線に沿った方向から見た要部断面図である。
【図７】位置ズレが生じた２個のアライメントマークを上面から見た状態を模式的に説明する平面図である。
【図８】アライメントマークの位置ズレ幅の設定方法を模式的に説明する要部断面図である。
【図９】位置決めに用いるアライメントマークの設定方法を、断面図を用いて模式的に説明する図である。
【図１０】図１０（ａ）は＜１１−２０＞方向における位置ズレ幅を説明するグラフ図であり、図１０（ｂ）は＜１−１００＞方向における位置ズレ幅を説明するグラフ図である。
【図１１】第１の実施形態に係る半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１２】図１１に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１３】図１２に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１４】図１３に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１５】図１４に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１６】図１５に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１７】図１４に続いて、アライメントマークの読み取り違いが生じた場合における半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１８】図１７に続いて、アライメントマークの読み取り違いが生じた場合における半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図１９】図１８に続いて、アライメントマークの読み取り違いが生じた場合における半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図２０】図１６に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図２１】図２０に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図２２】隙間を有さない半導体装置における、ソース領域及びベースコンタクト領域の不純物密度のプロファイルを模式的に説明する図である。
【図２３】隙間が設けられた第１の実施形態に係る半導体装置における、ソース領域及びベースコンタクト領域の不純物密度のプロファイルを模式的に説明する図である。
【図２４】第２の実施形態に係る半導体装置の構造の概要を、ＳｉＣ半導体層より上側の領域を除いて模式的に示す平面図である。
【図２５】図２５中のＤ−Ｄ線に沿った方向から見た要部断面図である。
【図２６】第２の実施形態に係る半導体装置における、ソース領域及びベースコンタクト領域の不純物密度のプロファイルを模式的に説明するグラフ図である。
【図２７】アライメントマークの読み取り違いが生じた場合における、第２の実施形態に係る半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図２８】図２７に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図２９】アライメントマークの読み取り違いが生じた場合における、比較例に係る半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図３０】図２９に続いて、半導体装置の製造方法の概要を模式的に示す工程断面図である。
【図３１】変形例に係る半導体装置の構造の概要を、ＳｉＣ半導体層より上側の領域を除いて模式的に示す平面図である。
【発明を実施するための形態】
【００１６】
以下において、本発明の第１及び第２の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
本明細書において、「第１主電極領域」とは、絶縁ゲート型ＦＥＴ（ＭＩＳＦＥＴ）や絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。ＭＩＳゲート型静電誘導サイリスタ（ＭＩＳゲートＳＩサイリスタ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。
【００１８】
「第２主電極領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳゲートＳＩサイリスタにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
【００１９】
以下の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２０】
更に、以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００２１】
―第１の実施形態―
＜半導体装置の構造＞
本発明の第１の実施形態に係る半導体装置は、図１に示すように、第１導電型（ｎ-型）のドリフト層２と、ドリフト層２の上面側に配置された第２導電型（ｐ型）のベース領域７を備えるトレンチゲート型のＭＯＳＦＥＴである。ベース領域７の上部にはドリフト層２よりも高不純物密度のｎ+型の第１主電極領域（ソース領域）８が設けられている。ソース領域８及びベース領域７を貫通してトレンチ２１が設けられ、トレンチ２１の底面及び側面にはゲート絶縁膜１０が設けられている。
【００２２】
トレンチ２１内には、ベース領域７に接するように設けられたゲート絶縁膜１０を介して、ゲート埋込電極１１が埋め込まれている。尚、第１の実施形態に係る半導体装置はＭＯＳＦＥＴであるので、ドリフト層２の下面側にｎ+型の第２主電極領域（ドレイン領域）１が配置されている。便宜上、図１ではトレンチ２１を１個含む単位セル構造を要部断面として示しているが、この単位セル構造を周期的に更に複数個配列してマルチチャネル構造をなすことにより大電流を流すことが可能である。
【００２３】
ベース領域７の上部には、ソース領域８に接するようにベース領域７よりも高不純物密度のｐ+型のベースコンタクト領域９ａ，９ｂが設けられている。ドリフト層２の上部には、ドリフト層２の下部とベース領域７に挟まれるように、ドリフト層２よりも高不純物密度のｎ+型の電流拡散層（ＣＳＬ）３が形成されている。電流拡散層３は、ドリフト層２の上部にｎ型不純物を導入することで設けられており、キャリアの広がり抵抗を低減させる機能を有する。尚、電流拡散層３が無く、電流拡散層３の上面の位置でドリフト層２の上面がベース領域７に接していてもよい。
【００２４】
トレンチ２１の底部のゲート絶縁膜１０を逆バイアス時の高電圧から保護するために、トレンチ２１の底部には、ｐ+型のゲート底部保護領域４が配置されている。一方、ベースコンタクト領域９ａ，９ｂの下方のベース領域７の下面側には、ｐ+型のベース底部埋込領域（５ａ，６ａ），（５ｂ，６ｂ）がそれぞれ配置されている。ベース底部埋込領域（５ａ，６ａ），（５ｂ，６ｂ）の断面形状は、ほぼ矩形状である。
【００２５】
ベース底部埋込領域（５ａ，６ａ）は、第１の矩形からなる第１の埋込領域５ａと、第１の埋込領域５ａの上面に配置され、ベース領域７の下面に接する第２の矩形からなる第２の埋込領域６ａを含む矩形を単位とするパターンを有する。ベース底部埋込領域（５ｂ，６ｂ）は、第１の矩形からなる第１の埋込領域５ｂと、第１の埋込領域５ｂの上面に配置され、ベース領域７の下面に接する第２の矩形からなる第２の埋込領域６ｂを含む矩形を単位とするパターンを有する。第１の埋込領域５ａ，５ｂの上面は、ゲート底部保護領域４の上面と同じ深さに設けられている。
【００２６】
ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成され、ドリフト層２はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成されている。ドレイン領域１及びドリフト層２としては、ＳｉＣの他にも、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い半導体材料がそれぞれ使用可能である。
【００２７】
尚、室温における禁制帯幅は３Ｃ−ＳｉＣでは２．２３ｅＶ、４Ｈ−ＳｉＣでは３．２６ｅＶ、６Ｈ−ＳｉＣでは３．０２ｅＶ、ＧａＮでは３．４ｅＶ、ダイヤモンドでは５．５ｅＶ、ＡｌＮでは６．２ｅＶの値が報告されている。禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体がドレイン領域１及びドリフト層２等として使用可能であるが、ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義される場合が多い。本発明ではワイドバンドギャップ半導体の禁制帯幅を、３Ｃ−ＳｉＣの室温における禁制帯幅２．２３ｅＶを基準として説明する。
【００２８】
ソース領域８及びベース領域７を深さ方向に貫通するトレンチ２１は、その底部が電流拡散層３に到達する。図１ではトレンチ２１の底面が平面である場合を例示するが、トレンチ２１の底面が曲面であってもよい。平面パターン上、各単位セル構造のトレンチ２１は図２に示すようにストライプ状に配列されているが、矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。
【００２９】
ゲート絶縁膜１０としては、シリコン酸化膜（ＳｉＯ2膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ＳｉＯ2膜より比誘電率の大きな単層膜或いはこれらの複数を積層した複合膜等が採用可能である。具体的には、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ3Ｎ4）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜等が採用可能である。他にもハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜等が採用可能である。
【００３０】
ゲート埋込電極１１の材料としては、例えば不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。ゲート埋込電極１１上には層間絶縁膜１２を介して第１主電極（ソース電極）１６が紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。ソース電極１６は、ソース領域８及びベースコンタクト領域９ａ，９ｂに電気的に接続される。
【００３１】
図１に示したように、ソース電極１６の下層には、ソースコンタクト層１３ａ，１３ｂ、下部バリアメタル層１４及び上部バリアメタル層１５を備える。ソースコンタクト層１３ａ，１３ｂは、ベースコンタクト領域９ａ，９ｂにそれぞれに金属学的に接するように配置されている。下部バリアメタル層１４は、ソース領域８に金属学的に接し、層間絶縁膜１２を覆うように配置されている。上部バリアメタル層１５は、ソースコンタクト層１３ａ，１３ｂ及び下部バリアメタル層１４を覆うように配置され、ソース電極１６は、上部バリアメタル層１５を覆うように配置されている。例えば、ソースコンタクト層１３ａ，１３ｂがニッケル（Ｎｉ）シリサイド膜、下部バリアメタル層１４が窒化チタン（ＴｉＮ）膜、上部バリアメタル層１５がチタン（Ｔｉ）／ＴｉＮ／Ｔｉの積層構造で構成される。またソース電極１６がアルミニウム（Ａｌ）膜で構成され、ゲート表面電極はソース電極１６と同様の材料が使用可能である。
【００３２】
ドリフト層２の下面側には、ドリフト層２に接するように第２主電極（ドレイン電極）１７が配置されている。ドレイン電極１７としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。ドリフト層２及びベース領域７はいずれもエピタキシャル成長膜である。
【００３３】
第１の実施形態に係る半導体装置の動作時は、ドレイン電極１７に正電圧を印加し、ゲート埋込電極１１に閾値以上の正電圧を印加するとベース領域７のゲート埋込電極１１側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１７からドレイン領域１、ドリフト層２、ベース領域７の反転層及びソース領域８を経由してソース電極１６へ電流が流れる。一方、ゲート埋込電極１１に印加される電圧が閾値未満の場合、ベース領域７に反転層が形成されないため、オフ状態となり、ドレイン電極１７からソース電極１６へ電流が流れない。
【００３４】
図２に示すように、ベースコンタクト領域９ａ，９ｂとソース領域８との間の＜１１−２０＞方向の両端には２個の第１の隙間がそれぞれほぼ同じ幅ｗｇを有して設けられ、第１の隙間の内側にはベース領域７の上面が露出している。第１の隙間は、ベースコンタクト領域９ａ，９ｂの、図２中上側に位置するオフ上流側の端部と下側に位置するオフ下流側の端部のそれぞれに接するように設けられている。トレンチ２１の延びる方向に直交する第１の隙間の＜１−１００＞方向の幅は、ベースコンタクト領域９ａ，９ｂの幅とほぼ同じ幅である。ベースコンタクト領域９ａ，９ｂは＜１１−２０＞方向に沿って幅ｗｐを有する。図３に示すようにベースコンタクト領域９ａ，９ｂは、隣接するソース領域８の間に形成される開口部の内側の中央領域に配置される。
【００３５】
図４に示すように、第１の実施形態に係る半導体装置は、ＳｉＣからなる半導体ウェハ１００を基礎として作製される。半導体ウェハ１００の外周部には、半導体ウェハ１００の結晶方位を示すオリエンテーションフラット１０１が設けられている。半導体ウェハ１００は、特定の結晶方位に対し一定のオフセット角（オフ角）θだけ傾いた面となる方向に沿ってスライスされており、結晶方位によってオリエンテーションフラット１０１の位置が決定されている。オリエンテーションフラット１０１の代わりに、半導体ウェハ１００の外周部にノッチが設けられていてもよい。図４中に例示した半導体ウェハ１００の表面１０２上には１個の半導体チップ１０３が例示されている。また図５に示すように半導体チップ１０３の上面では＜１１−２０＞方向に沿ってトレンチ２１がストライプ状に延びている。トレンチの側壁の結晶面は、（１１−２０）ａ面又は（１−１００）ｍ面である。
【００３６】
図６に示すように、第１の実施形態に係る半導体装置では、ドレイン領域１の上面が＜０００１＞（ｃ軸）方向に対して＜１１−２０＞方向に４°〜８°程度のオフ角θを有する。オフ角θは、（０００１）面Ｓｉ面又は（０００−１）面Ｃ面であるｃ軸と垂直な面（基底面）と、半導体ウェハ１００の表面１０２とがなす角度である。またドレイン領域１の上面には位置決め用のアライメントマーク１０４が設けられている。ドレイン領域１の上にドリフト層２をエピタキシャル成長して設けた場合、ドリフト層２の上面には、上面の最初のアライメントマーク１０４がオフ上流側に向かって主面に平行方向に一定距離位置ズレして転写されたアライメントマーク１０４ａが形成される。なお、図６ではドレイン領域１の上面に位置決め用のアライメントマーク１０４が設けられているが、ドレイン領域１にエピタキシャル成長のドリフト層２を設けた半導体基板のドリフト層２の上面に位置決め用のアライメントマーク１０４を設けてエピタキシャル成長をさせる場合でも構わない。また、他の実施形態も同様に、ドレイン領域１にエピタキシャル成長のドリフト層２を設けた半導体基板のドリフト層２の上面に位置決め用のアライメントマーク１０４を設けてエピタキシャル成長をさせる場合でも構わない。
【００３７】
＜位置ズレ幅の設定＞
次に位置ズレ幅の設定方法を説明する。図７中には、最初のアライメントマーク１０４が形成されるドレイン領域１の上に、例えば１枚のエピタキシャル成長膜がドリフト層２として成膜される場合が例示されている。図７に示すように互いに位置がずれた最初のアライメントマーク１０４及び転写されたアライメントマーク１０４ａを、半導体装置の主面を正面視する方向から見た場合、同形状のアライメントマークが二重に観察される。
【００３８】
図８に示すように、ドレイン領域１の表面１０２と、成膜されたドリフト層２の表面１０２ａとの間の高さが、エピタキシャル成長膜の厚みとして設定される。尚、ドリフト層２の上に更にエピタキシャル成長膜が追加される場合には、追加エピタキシャル成長膜を含めたすべてのエピタキシャル成長膜の厚みの和が、「エピタキシャル成長膜の厚みｔ」として位置ズレ幅の設定に用いられる。
【００３９】
第１の実施形態では、オフ角θ及びエピタキシャル成長に起因するアライメントマークの位置ズレ幅Δｘは、厚みｔ及びオフ角θを用いて、
Δｘ＝ｔ×ｔａｎθ  ・・・（１）
と設定される。
【００４０】
例えばすべてのエピタキシャル成長膜の厚みの和としての厚みｔが１．６μｍ、オフ角θが４°の場合、式（１）より位置ズレ幅Δｘは、０．１１２μｍ程度に設定できる。第１の実施形態に係る半導体装置では、第１の隙間の幅ｗｇが、この位置ズレ幅Δｘ以上になるようにベースコンタクト領域９ａの＜１１−２０＞方向の幅ｗｐが設定されている。
【００４１】
位置ズレ幅Δｘの上限値としては、エピタキシャル成長膜の厚みの和ｔ、もしくはベースコンタクト領域の幅のうち小さい方が選択される。上限値がベースコンタクト領域９ａの幅より大きい場合、実効的にコンタクトを取れる領域の割合が低くなり過ぎるからである。
【００４２】
ここで図９に示すように、本発明者は、異なるアライメントマークＡＭ１〜ＡＭ３を用いて位置合わせを行った場合の位置ズレ幅を測定する実験を行った。具体的にはまず、ドレイン領域１の上面にアライメントマークＡＭ１を、第１の埋込領域５ａ，５ｂの上面と同じ高さにアライメントマークＡＭ２を、第２の埋込領域６ａ，６ｂの上面と同じ高さにアライメントマークＡＭ３をそれぞれ形成した。そして第１の埋込領域５ａ，５ｂ、第２の埋込領域６ａ，６ｂ及びトレンチ２１のそれぞれの作製直前に、下記の条件（１）〜（３）のように読み取り装置で読み取るアライメントマークＡＭ１〜ＡＭ３を異ならせて位置合わせを行った。
【００４３】
（１）第１の埋込領域５ａ，５ｂ、第２の埋込領域６ａ，６ｂ及びトレンチ２１のすべての作製において、アライメントマークＡＭ１を共通して用いた。
（２）第１の埋込領域５ａ，５ｂの作製にはアライメントマークＡＭ１を用い、第２の埋込領域６ａ，６ｂ及びトレンチ２１の作製にはアライメントマークＡＭ２を共通して用いた。
（３）第１の埋込領域５ａ，５ｂの作製にはアライメントマークＡＭ１を用い、第２の埋込領域６ａ，６ｂの作製にはアライメントマークＡＭ２を用い、トレンチ２１の作製にはアライメントマークＡＭ３を用いた。アライメントマークは共通化しなかった。
【００４４】
図１０（ａ）中には、上記のそれぞれの条件毎に測定された、トレンチ２１の＜１１−２０＞方向の位置ズレ幅（アライメントズレ幅）が、また図１０（ｂ）中には、トレンチ２１の＜１−１００＞方向の位置ズレ幅（アライメントズレ幅）が示されている。また図１０（ａ）及び図１０（ｂ）中には、ｐ型のエピタキシャル成長膜の場合が実線で、またｎ型のエピタキシャル成長膜の場合が点線で、それぞれ分けて示されている。実験に用いたエピタキシャル成長膜の厚みは約１．１μｍであった。
【００４５】
図１０（ａ）及び図１０（ｂ）を比べて分かるように、＜１−１００＞方向より、＜１１−２０＞方向の位置ズレ幅Δｘの方が非常に大きくなる。また実線で示すｐ型のエピタキシャル成長膜の方が、破線で示すｎ型のエピタキシャル成長膜より位置ズレ幅Δｘが大きくなることが分かる。本発明者は図１０（ａ）及び図１０（ｂ）に示された結果を考慮し、ドレイン領域１の上面の最初のアライメントマーク１０４を後続プロセスでも継続して使用することを目的として研究を行った。その結果、上記式（１）によって定義される位置ズレ幅Δｘを設定して、後続のフォトリソグラフィ処理を実行することにより、リソずれの影響を抑えつつプロセス数を削減できる、アライメントマークの共通化を実現する本発明を完成した。
【００４６】
＜半導体装置の製造方法＞
次に、図１１〜図２１を用いて、第１の実施形態に係る半導体装置の製造方法を説明する。尚、以下に述べるトレンチゲート型ＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４７】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ+型のＳｉＣ基板を用意する。以下の説明ではＳｉＣ基板が４Ｈ−ＳｉＣ基板であり、４°のオフ角を有するものとする。このｎ+型ＳｉＣ基板をドレイン領域１として、図１１に示すように、ドレイン領域１の上面に、ｎ-型のドリフト層２をエピタキシャル成長させる。エピタキシャル成長することによりドリフト層２の上面も４°のオフ角を有する。
【００４８】
次にドリフト層２の上面側から、窒素（Ｎ）等のｎ型不純物イオンをドリフト層２の全面に多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させ、図１２に示すようにｎ+型の電流拡散層３を形成する。尚、電流拡散層３はドリフト層２の上面にエピタキシャル成長してもよく、エピタキシャル成長することにより電流拡散層３の上面も４°のオフ角を有する。また、電流拡散層３は必ずしも形成しなくてもよく、以下の工程をドリフト層２上に行ってもよい。
【００４９】
次に、図１に示した第１の埋込領域５ａ，５ｂを形成するために、電流拡散層３上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを深い位置に多段イオン注入する。その後、フォトレジスト膜をウェット処理等で除去する。
【００５０】
更に、図１に示したゲート底部保護領域４を形成するために、電流拡散層３上に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて新たなフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、電流拡散層３の上面に対して垂直に、Ａｌ等のｐ型不純物イオンを前回よりも浅い位置に多段イオン注入する。その後、フォトレジスト膜をウェット処理等で除去する。
【００５１】
更に、図１に示した第２の埋込領域６ａ，６ｂを形成するために、電流拡散層３上に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。その後、フォトレジスト膜をウェット処理等で除去する。
【００５２】
引き続き、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させ、電流拡散層３の内部にｐ+型のゲート底部保護領域４を選択的に形成する。更に、電流拡散層３の内部に、ゲート底部保護領域４よりも深い位置に、ｐ+型の第１の埋込領域５ａ，５ｂを矩形の領域として形成する。同時に、電流拡散層３の上部に、ｐ+型の第２の埋込領域６ａ，６ｂが矩形の領域として選択的に形成されるので、ベース底部埋込領域（５ａ，６ａ），（５ｂ，６ｂ）を、矩形が単位となるパターンに形成する。
【００５３】
次に図１３に示すように、電流拡散層３の上面に、ｐ型のベース領域７をエピタキシャル成長させる。エピタキシャル成長することによりベース領域７の上面も４°のオフ角を有する。次にドレイン領域１上のアライメントマークの位置を読取装置を用いて読み取り、読み取った位置情報を用いて半導体基板を位置決めする。そしてベース領域７上にフォトレジスト膜（図示省略）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜を、平面パターンで開口部を有するようにパターニングする。
【００５４】
図１４に示すように、パターニングされたフォトレジスト膜をイオン注入用マスクとして用いてＮ等のｎ型不純物イオンを多段イオン注入し、ソース領域８となる第１予定領域８ｐを形成する。フォトレジスト膜の開口部にはｎ型不純物イオンが注入されないため、ベース領域７が残存する領域が、平面パターンで開口部を有するように第１予定領域８ｐが選択的に形成される。その後、フォトレジスト膜をウェット処理等で除去する。
【００５５】
次に、再度、読取装置を用いてドレイン領域１上のアライメントマークの位置を読み取り、読み取った位置情報を用いて半導体基板を位置決めする。そして図１５に示すように、ベース領域７及び第１予定領域８ｐの上面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて新たなフォトレジスト膜をパターニングしてイオン注入用マスク３１を成膜する。
【００５６】
イオン注入用マスク３１は、開口部の＜１１−２０＞方向の端部が、隣り合う第１予定領域８ｐの開口部の内側に張り出して、第１予定領域８ｐの開口部の端部を覆うように、フォトレジスト膜を選択的にパターニングして形成される。イオン注入用マスク３１の両端の張り出し幅ｗ１，ｗ２のそれぞれが、活性化後のベースコンタクト領域９ａが、ソース領域８の開口部の端部に対して、設定された位置ズレ幅Δｘ以上で張り出すように予め制御されている。このイオン注入用マスク３１を介してドリフト層２の上面側から、Ａｌ等のｐ型不純物イオンを多段イオン注入して、ベースコンタクト領域となる第２予定領域９ａｐを形成する。すなわちｐ型不純物イオンは、図１５中で幅ｗ８ｐを有する隣り合う第１予定領域８ｐの開口部において、左側の張り出し幅ｗ１及び右側の張り出し幅ｗ２を有する部分を除いた中央領域に注入される。
【００５７】
その後、熱処理を行うことにより第１予定領域８ｐ及び第２予定領域９ａｐを活性化させ、図１６に示すように、ベース領域７の上面にｎ+型のソース領域８及びｐ+型のベースコンタクト領域９ａを形成する。図１６は、位置ズレが生じなかった場合における+型のソース領域８及びｐ+型のベースコンタクト領域９ａの状態が例示されている。
【００５８】
次に、第１予定領域８ｐ形成直前のアライメントマークの読み取りと、その後の第２予定領域９ａｐ形成直前のアライメントマークの読み取りとの間に読み取り違いが生じた場合を図１７〜図１９を用いて説明する。図１７に示すように、アライメントマークの位置ズレにより、ベース領域７及び第１予定領域８ｐの上に成膜されたイオン注入用マスク３１の開口部は、下側の第１予定領域８ｐの開口部との間に位置ズレ幅Δｘを有して形成される。しかし図１７中の開口部の左側の部分に示すように、イオン注入用マスク３１の開口部の左端部が、位置ズレ幅Δｘの分、下側の第１予定領域８ｐに近接したとしても、張り出し幅ｗ１は位置ズレ幅Δｘ以上で設定されている。そのため位置ズレしたイオン注入用マスク３１を介してドリフト層２の上面側から、Ａｌ等のｐ型不純物イオンをイオン注入しても、第１予定領域８ｐに重なってイオンが注入されない。
【００５９】
よってその後、熱処理を行えば、図１８に示すように、ソース領域８とベースコンタクト領域９ａとを、互いに重なり合わせることなく形成可能になる。図１８中のベースコンタクト領域９ａの左右方向の両端には、幅ｗｇ１を有する左側の第１の隙間及び幅ｗｇ２を有する右側の第１の隙間がそれぞれ形成され、右側の第１の隙間の幅ｗｇ２は、位置ズレ幅Δｘ以上である。
【００６０】
また図１９に示すように、更にベースコンタクト領域９ａがソース領域８と接する位置まで左側に寄って形成される場合も生じ得るが、ソース領域８とベースコンタクト領域９ａとが重なり合う状態は回避される。図１９中のベースコンタクト領域９ａの右側の第１の隙間の幅ｗｇ３は、位置ズレ幅Δｘ以上である。以下、図１５を用いて説明した状態に続く、以降の工程の説明を続ける。
【００６１】
次に、ｎ+型のソース領域８及びｐ+型のベースコンタクト領域９ａ，９ｂ上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて塗布したフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜３３をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図２０に示すように、ソース領域８及びベース領域７を貫通して電流拡散層３の上部に達するトレンチ２１を選択的に形成する。その後、フォトレジスト膜３３をウェット処理等で除去する。尚、ソース領域８及びｐ+型のベースコンタクト領域９ａ，９ｂ上に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をエッチング用マスクとして用いてドライエッチングによりトレンチ２１を形成してもよい。
【００６２】
次に図２１に示すように、熱酸化法又はＣＶＤ法等により、トレンチ２１の底面及び側面とソース領域８及びｐ+型のベースコンタクト領域９ａ，９ｂの上面に、ＳｉＯ2膜等のゲート絶縁膜１０を形成する。次にＣＶＤ法等により、ゲート絶縁膜１０上にＮ等の不純物を高濃度で添加したドープドポリシリコン層を堆積する。その後、ドープドポリシリコン層をエッチバックすることにより、トレンチ２１の内部にゲート絶縁膜１０を介してポリシリコン層を埋め込むことにより、ドープドポリシリコン層からなるゲート埋込電極１１を形成する。
【００６３】
次にＣＶＤ法等により、ゲート埋込電極１１及びゲート絶縁膜１０上にＳｉＯ2膜等の層間絶縁膜を堆積する。そして、層間絶縁膜上にフォトレジスト膜（図示省略。）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、図２１に示すように、ドライエッチングにより層間絶縁膜１２及びゲート絶縁膜１０をゲート埋込電極１１上に残存するように選択的に除去してソースコンタクトホールを開孔する。図示を省略しているが、ソースコンタクトホールとは異なる箇所において、ゲート埋込電極１１に接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１２及びゲート絶縁膜１０に開孔する。その後、フォトレジスト膜をウェット処理等で除去する。
【００６４】
次にスパッタリング法又は蒸着法等によりＮｉ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングし、ＲＴＡ（高速アニール）で例えば１０００℃で熱処理をすることでソースコンタクト層１３ａ，１３ｂを形成する。次にスパッタリング法等によりＴｉＮ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングして下部バリアメタル層１４を形成する。更に、次にスパッタリング法等によりＴｉ／ＴｉＮ／Ｔｉ／Ａｌ膜等の金属層を連続的に堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＴｉ／ＴｉＮ／Ｔｉ／Ａｌ膜等の金属層をパターニングして、底部に上部バリアメタル層１５を備えたソース電極１６及びゲート表面電極（図示省略）のパターンを形成する。この結果、ソース電極１６とゲート表面電極のパターンは分離される。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１７を図１に示したように形成する。このようにして、第１の実施形態に係る半導体装置が完成する。
【００６５】
図２２中の中段の平面図及び図２３中の中段の平面図では、同じ不純物密度の位置が等高線のように線で結んで示されている。また中段の平面図と、中段の平面図を間に挟む上段の断面図及び下段のグラフ図との間で対応する位置がそれぞれ破線で示されている。第１の隙間が設けられない場合、図２２に示すようにｐ＋型のベースコンタクト領域１９ａ及びｎ＋型のソース領域８は、それぞれが境界線の内側と外側で、３×１０２０程度以上の不純物密度で形成される。
【００６６】
一方、図２３に示すように、第１の隙間が設けられた第１の実施形態の場合、いずれも３×１０２０程度以上の不純物密度を有するｐ＋型のベースコンタクト領域９ａとｎ＋型のソース領域８との第１の隙間には、低不純物密度のｐ型のベース領域７が露出する。ベース領域７の不純物密度は、図２３中では縦軸のスケールに応じて表示されていないが、隙間中で最も低い１×１０１７程度である。
【００６７】
第１の実施形態に係る半導体装置の製造方法によれば、ベースコンタクト領域９ａ形成時のイオン注入用マスク３１が、ソース領域８となるｎ型の不純物イオンが予め注入された第１予定領域８ｐの端部の上に張り出して構成される。イオン注入用マスク３１の開口部の幅は、第１予定領域８ｐの開口部の幅ｗ８ｐより狭く制御されている。この張り出し部により、活性化後のベースコンタクト領域９ａとソース領域８の間にアライメントマークの＜１１−２０＞方向の位置ズレ幅Δｘ以上の幅ｗｇ１，ｗｇ２を有する第１の隙間が空けられる。そしてイオン注入用マスク３１を介してｐ型の不純物イオンが注入されることにより、ベースコンタクト領域９ａとなる第２予定領域９ａｐが、活性化後にベースコンタクト領域９ａが周囲の開口部の内側に留まるように小さく形成される。
【００６８】
そのためアライメントマークの読み取り違いが生じ、第２予定領域９ａｐが当初の設計位置からアライメントマークの位置ズレ幅Δｘの分ずれて形成されたとしても、活性化後のベースコンタクト領域９ａ及びソース領域８の重なり合いを確実に防止できる。ベースコンタクト領域９ａの位置ズレに起因する順方向電圧Ｖｆ及びオン抵抗Ｒｏｎの変化が生じないため、順方向電圧Ｖｆ及びオン抵抗Ｒｏｎのバラつきを低減し、安定化させることができる。
【００６９】
また第１の実施形態に係る半導体装置の製造方法によれば、アライメントマークを繰り返し形成する必要がなく、半導体基板に形成された最初のアライメントマーク１０４を連続して使用可能になる。よってアライメントマークを共通化してフォトリソグラフィ処理で用いるレイヤー数を削減できるので、プロセスを簡素化できる。
【００７０】
尚、位置ズレ幅Δｘは、半導体装置を位置決めする位置決め装置に起因する変動幅を更に加えて設定されてもよい。変動幅としては、経験則より０．２μｍ程度が好適である。例えばオフ角θ及びエピタキシャル成長に起因する位置ズレ幅Δｘが０．１１２μｍ程度の場合、更に変動幅として０．２μｍ程度の値を加えた０．３１２μｍ程度の値で位置ズレ幅Δｘを設定し、この位置ズレ幅Δｘ以上の値で第１の隙間の幅を設定すれば、位置ズレによる重なり合いを一層確実に防止できる。
【００７１】
―第２の実施形態―
＜半導体装置の構造＞
図２４に示すように、第２の実施形態に係る半導体装置は、第１の隙間がベースコンタクト領域９ａの＜１１−２０＞方向の下側の一端に設けられている。またベースコンタクト領域９ａの＜１１−２０＞方向の上側である、第１の隙間と反対側には非コンタクト領域５０が更に設けられている。非コンタクト領域５０はベースコンタクト領域９ａ及びソース領域８のいずれよりも低不純物密度である。ベースコンタクト領域９ａは＜１−１００＞方向の幅ｗｐを有し、非コンタクト領域５０は＜１−１００＞方向の幅ｗａを有する。非コンタクト領域５０の＜１−１００＞方向の幅はベースコンタクト領域９ａとほぼ同じである。図２５に示すように第１の隙間にはベース領域７の上面が露出する。
【００７２】
ここで図２６に示すように、ＳｉＣ中におけるソース領域８の不純物密度とベースコンタクト領域９ａの不純物密度は、表面から約１．０μｍの深さまでの間で、ほぼ同じ或いは近接する。そのためソース領域８とベースコンタクト領域９ａとが重なり合った非コンタクト領域５０では、コンタクトを十分に取ることができない。尚、図２６に示した不純物密度と侵入深さの関係は、第１の実施形態に係る半導体装置においても同様である。
【００７３】
第２の実施形態では、ベースコンタクト領域９ａの幅ｗｐ及び非コンタクト領域５０の幅ｗａの和が、オフ角θ及びエピタキシャル成長に起因するアライメントマークの位置ズレ幅Δｘより大きくなるように、ベースコンタクト領域９ａの幅ｗｐが設定されている。第２の実施形態に係る半導体装置の他の構成については、第１の実施形態に係る半導体装置におけるそれぞれ同名の部材と等価であるため、重複説明を省略する。
【００７４】
＜半導体装置の製造方法＞
第２の実施形態に係る半導体装置の製造方法では、第１の実施形態に係る製造方法において図１１〜図１３を用いて説明した、ドレイン領域１の上側にベース領域７を形成する工程までは、第１の実施形態の場合と同様である。しかし第２の実施形態では、ベース領域７の上部にソース領域８となるｎ型の第１予定領域８ｐを形成する工程を、活性化後のソース領域８の開口部の＜１１−２０＞方向の幅が、位置ズレ幅Δｘより大きくなるように、ｎ型の不純物イオンの注入幅を制御して実施する。そして第１予定領域８ｐの開口部と同じ幅の開口部を有する、ベースコンタクト領域９ａとなる第２予定領域９ａｐを形成する点が、第１の実施形態の場合と異なる。
【００７５】
ここで第１予定領域８ｐ形成直前に読み取ったアライメントマークの位置と、その後の第２予定領域９ａｐ形成直前に読み取ったアライメントマークの位置とが同じであれば、第１予定領域８ｐ及び第２予定領域９ａｐは重ならず、不具合は生じない。読み取り違いが生じ、アライメントマークの位置ズレが生じた場合における半導体装置の製造方法を以下に具体的に説明する。
【００７６】
図２７に示すように、アライメントマークの読み取り違いが生じると、ベース領域７及び第１予定領域８ｐの上に成膜されたイオン注入用マスク３５の開口部は、下側の第１予定領域８ｐの開口部との間に位置ズレ幅Δｘを有して形成される。第１予定領域８ｐの開口部の幅とイオン注入用マスク３５の開口部の幅は同じ幅である。そして図２８に示すように、開口部から露出したベース領域７の上面と、左側の第１予定領域８ｐの右端部の上面の一部に向かって、Ａｌ等のｐ型不純物イオンがイオン注入される。イオン注入により、ベース領域７の上部にｐ型の第２予定領域９ａｐが形成されると共に、図２７中の左側の第１予定領域８ｐの右端部に非コンタクト領域５０となる第３予定領域５０ｐが形成される。第３予定領域５０ｐ内ではｐ型とｎ型の導電型が相殺し、不純物密度が非常に低くなる。
【００７７】
ここで第２の実施形態では、第１予定領域８ｐ形成の際、ｎ型の不純物イオンは、活性化後のソース領域８の開口部の＜１１−２０＞方向の幅が位置ズレ幅Δｘより大きくなるように、注入幅を制御して注入されている。そのためｐ型不純物イオンの一部が左側の第１予定領域８ｐに重なって注入されたとしても、注入が重ならない右側の第１予定領域８ｐと低不純物密度の第３予定領域５０ｐとの間に、必ず高濃度のｐ型の第２予定領域９ａｐが形成可能になる。よって、その後、熱処理を行えば、ソース領域８の開口部の内側に、ベースコンタクト領域９ａを確実に形成できる。以降の工程については、図２０及び図２１を用いて説明した第１の実施形態における製造方法の工程と同様に実施すれば、第２の実施形態に係る半導体装置が完成する。
【００７８】
＜比較例＞
一方、活性化後のソース領域８の開口部の＜１１−２０＞方向の幅が位置ズレ幅Δｘ以下の場合、ベースコンタクト領域９ａの形成が担保されない。図２９中には、ｎ型の不純物イオンの注入幅が位置ズレ幅Δｘと同じ場合が例示されている。比較例の場合、ｐ型不純物イオンはすべて第１予定領域８ｐに重なって注入される。そのため図３０に示すように、活性化後、隣り合うソース領域８に挟まれた部分には、幅ｗａの非コンタクト領域５０が形成されるのみであり、ベースコンタクト領域が形成されない。
【００７９】
第２の実施形態では、活性化後のソース領域８の開口部の幅がアライメントマークの位置ズレ幅Δｘより大きくなるように、第１予定領域８ｐがパターニングして形成される。そしてこの開口部の幅に揃えてベースコンタクト領域９ａ形成用のイオン注入用マスク３５ａをパターニングして開口部を形成し、開口部を有するイオン注入用マスク３５ａを介してｐ型の不純物イオンを注入して第２予定領域９ａｐを形成する。第２予定領域９ａｐが第１予定領域８ｐの開口部と位置ズレを伴って形成されたとしても、活性化後、ソース領域８の開口部の内側にベースコンタクト領域９ａを確実に形成することができる。そのためアライメントマークの読み取り違いが生じても、ベースコンタクト領域９ａの位置ズレに起因する順方向電圧Ｖｆ及びオン抵抗Ｒｏｎが変化しないので、順方向電圧Ｖｆ及びオン抵抗Ｒｏｎのバラつきを低減し、安定化させることができる。第２の実施形態の他の効果については第１の実施形態の場合と同様である。
【００８０】
＜変形例＞
本発明は、図３１に示すように、＜１１−２０＞方向に沿った第１の隙間に加え、＜１−１００＞方向に沿った第２の隙間が設けられてもよい。図３１中には、第１の実施形態で説明した第１の隙間に加え、＜１−１００＞方向に沿ったベースコンタクト領域９ａとソース領域８との間に、幅ｗｇを有する第２の隙間が設けられた場合が例示されている。第２の隙間は、図３１中のベースコンタクト領域９ａの左右にそれぞれ設けられている。
【００８１】
＜１−１００＞方向に沿って形成された第２の隙間は、第１の隙間と同様に、オフ角θ及びエピタキシャル成長に起因するアライメントマークの＜１−１００＞方向の位置ズレ幅Δｘ及び位置決め装置に起因する＜１−１００＞方向の変動幅を吸収する。第２の隙間が設けられることにより、ベースコンタクト領域９ａとソース領域８の＜１−１００＞方向に沿った重なり合いも低減できる。尚、図３１中では＜１−１００＞方向に沿った第２の隙間を、第１の実施形態で説明した＜１１−２０＞方向に沿った第１の隙間の構成と組み合わせた場合を例示した。しかしこれに限定されず、第２の隙間は非コンタクト領域５０が形成される第２の実施形態の構成に組み合わせることも可能である。
【００８２】
＜その他の実施の形態＞
本発明は上記の開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
【００８３】
例えば、第１の実施形態では、ベースコンタクト領域９ａの幅をソース領域８の開口部の幅より狭く構成するように表現して説明した。しかし予め所望の幅を有するベースコンタクト領域を前提とし、このベースコンタクト領域の周囲にアライメントマークの位置ズレ幅Δｘ以上の隙間が形成されるように、ソース領域８の開口部の寸法を設定する場合であっても本発明は成立する。同様に、第２の実施形態では、ソース領域８の開口部の幅をアライメントマークの位置ズレ幅Δｘより大きくなるように構成するように表現して説明したが、この「ソース領域の開口部の幅」を「ベースコンタクト領域の幅」と読み替えても本発明は成立する。すなわち着目する領域を変更し、変更後の領域の寸法をアライメントマークの位置ズレ幅Δｘに応じて設定すればよい。
【００８４】
また例えば図２中に示した２個の第１の隙間はいずれも同じ幅ｗｇであったが、互いに異なる幅であってもよいし、同様に、図３１中に示した２個の第２の隙間も互いに異なる幅であってよい。以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００８５】
１…ドレイン領域（第２主電極領域）
２…ドリフト層
３…電流拡散層
４…ゲート底部保護領域
５ａ，５ｂ…ベース底部埋込領域（第１の埋込領域）
６ａ，６ｂ…ベース底部埋込領域（第２の埋込領域）
７…ベース領域
８…ソース領域（第１主電極領域）
８ｐ…第１予定領域
９ａ，９ｂ，１９ａ…ベースコンタクト領域
９ａｐ…第２予定領域
１０…ゲート絶縁膜
１１…ゲート埋込電極
１２…層間絶縁膜
１３ａ，１３ｂ…ソースコンタクト層
１４…下部バリアメタル層
１５…上部バリアメタル層
１６…ソース電極
１７…ドレイン電極
２１…トレンチ
２２…コンタクト溝
２３…ベースコンタクトプラグ
３３…フォトレジスト膜
３１，３５，３５ａ…イオン注入用マスク
５０，５０ｂ…非コンタクト領域
５０ｐ…第３予定領域
１００…半導体ウェハ
１０１…オリエンテーションフラット
１０２，１０２ａ…表面
１０３…半導体チップ
１０４，１０４ａ…アライメントマーク
θ…オフ角
ｔ…エピタキシャル成長膜の厚み
ｗｇ，ｗｇ１，ｗｇ２，ｗｇ３，ｗｇｙ…隙間の幅
ｗ１，ｗ２…イオン注入用マスクの張り出し幅
ｗ８ｐ…第１予定領域の開口部の幅
ｗａ…非コンタクト領域の幅
ｗｐ…ベースコンタクト領域の幅
Δｘ…アライメントマークの位置ズレ幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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