(57)【要約】【課題】面積の増加を抑制しつつ高速化を実現する。【解決手段】撮像装置１００は、カウンタ１２１と、メモリ１３１と、カウンタ１２１とメモリ１３１とを接続する、互いに異なる共通転送バス１１１Ａ及び共通転送バス１１１Ｂと、を備え、カウンタ１２１は、カウンタ部ＣＮＴ０、カウンタ部ＣＮＴ１、カウンタ部ＣＮＴ２、及びカウンタ部ＣＮＴ３を含み、メモリ１３１は、メモリ部ＭＥＭ０、メモリ部ＭＥＭ１、メモリ部ＭＥＭ２、及びメモリ部ＭＥＭ３を含み、カウンタ部ＣＮＴ０は、共通転送バス１１１Ａを介してメモリ部ＭＥＭ０に接続され、カウンタ部ＣＮＴ２は、共通転送バス１１１Ａを介してメモリ部ＭＥＭ２に接続され、カウンタ部ＣＮＴ１は、共通転送バス１１１Ｂを介してメモリ部ＭＥＭ１に接続され、カウンタ部ＣＮＴ３は、共通転送バス１１１Ｂを介してメモリ部ＭＥＭ３に接続されている。【選択図】図５
2019017064.tif 000002
【特許請求の範囲】
【請求項１】
入射光に対応した画素信号を出力する画素と、
前記画素信号と参照信号とを比較し、比較結果を示す出力信号を生成する比較器と、
前記出力信号が反転するまでの期間をカウントすることで、前記画素信号に対応するデジタル信号を生成するカウンタと、
前記デジタル信号を格納するメモリと、
前記カウンタと前記メモリとを接続する、互いに異なる第１配線及び第２配線と、
を備え、
前記カウンタは、前記デジタル信号に含まれる複数のビットのうちの１つにそれぞれが対応する、第１カウンタ部、第２カウンタ部、第３カウンタ部、及び第４カウンタ部を含み、
前記メモリは、前記第１カウンタ部に対応する第１メモリ部、前記第２カウンタ部に対応する第２メモリ部、前記第３カウンタ部に対応する第３メモリ部、及び前記第４カウンタ部に対応する第４メモリ部を含み、
前記第１カウンタ部は、前記第１配線を介して前記第１メモリ部に接続され、
前記第３カウンタ部は、前記第１配線を介して前記第３メモリ部に接続され、
前記第２カウンタ部は、前記第２配線を介して前記第２メモリ部に接続され、
前記第４カウンタ部は、前記第２配線を介して前記第４メモリ部に接続されている、
撮像装置。
【請求項２】
前記撮像装置は、前記第１配線及び前記第２配線を含むＬ（Ｌは２以上の整数）本の配線を備え、
前記カウンタは、第１の順番に並んで配置された少なくとも２Ｌ個のカウンタ部を含み、
前記第１カウンタ部は、前記第１の順番におけるｉ（ｉはＬ以下の整数）番目に配置されているカウンタ部であり、
前記第３カウンタ部は、前記第１の順番におけるｉ＋Ｌ番目に配置されているカウンタ部であり、
前記第２カウンタ部は、前記第１の順番におけるｋ（ｋはＬ以下の整数、ｋはｉと異なる）番目に配置されているカウンタ部であり、
前記第４カウンタ部は、前記第１の順番におけるｋ＋Ｌ番目に配置されているカウンタ部である、請求項１に記載の撮像装置。
【請求項３】
前記第１カウンタ部及び前記第３カウンタ部は、前記第１の順番における奇数番目に配置されているカウンタ部であり、
前記第２カウンタ部及び前記第４カウンタ部は、前記第１の順番における偶数番目に配置されているカウンタ部である、請求項２に記載の撮像装置。
【請求項４】
前記メモリは、第２の順番に並んで配置された少なくとも２Ｌ個のメモリ部を含み、
前記第１メモリ部は、前記第２の順番におけるｉ番目に配置されているメモリ部であり、
前記第３メモリ部は、前記第２の順番におけるｉ＋Ｌ番目に配置されているメモリ部であり、
前記第２メモリ部は、前記第２の順番におけるｋ番目に配置されているメモリ部であり、
前記第４メモリ部は、前記第２の順番におけるｋ＋Ｌ番目に配置されているメモリ部である、請求項２または請求項３に記載の撮像装置。
【請求項５】
前記第１メモリ部及び前記第３メモリ部は、前記第２の順番における奇数番目に配置されているメモリ部であり、
前記第２メモリ部及び前記第４メモリ部は、前記第２の順番における偶数番目に配置されているメモリ部である、請求項４に記載の撮像装置。
【請求項６】
前記第１カウンタ部及び前記第３カウンタ部は、前記デジタル信号の下位のビットに対応し、
前記第２カウンタ部及び前記第４カウンタ部は、前記デジタル信号の上位のビットに対応する、請求項１から請求項５のいずれか一項に記載の撮像装置。
【請求項７】
前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは、同一の信号に基づいて行われる、請求項１から請求項６のいずれか一項に記載の撮像装置。
【請求項８】
前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは互いに異なるタイミングで行われる、請求項１から請求項６のいずれか一項に記載の撮像装置。
【請求項９】
前記撮像装置は、第１動作モードと第２動作モードとを有し、
前記第１動作モードにおいて、前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは、同一の信号に基づいて行われ、
前記第２動作モードにおいて、前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは、互いに異なるタイミングで行われる、請求項１から請求項６のいずれか一項に記載の撮像装置。
【請求項１０】
請求項１から請求項９のいずれか一項に記載の撮像装置と、
前記撮像装置から出力される信号を処理するカメラ信号処理部と、
を備える、カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置及びカメラシステムに関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）イメージセンサなどの撮像装置が用いられている（例えば、特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５０６７０１１号公報
【特許文献２】国際公開第２０１５／１１１３６８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような撮像装置では、面積の増加を抑制しつつ高速化を実現することが望まれている。
【課題を解決するための手段】
【０００５】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【０００６】
入射光に対応した画素信号を出力する画素と、前記画素信号と参照信号とを比較し、比較結果を示す出力信号を生成する比較器と、前記出力信号が反転するまでの期間をカウントすることで、前記画素信号に対応するデジタル信号を生成するカウンタと、前記デジタル信号を格納するメモリと、前記カウンタと前記メモリとを接続する、互いに異なる第１配線及び第２配線と、を備え、前記カウンタは、前記デジタル信号に含まれる複数のビットのうちの１つにそれぞれが対応する、第１カウンタ部、第２カウンタ部、第３カウンタ部、及び第４カウンタ部を含み、前記メモリは、前記第１カウンタ部に対応する第１メモリ部、前記第２カウンタ部に対応する第２メモリ部、前記第３カウンタ部に対応する第３メモリ部、及び前記第４カウンタ部に対応する第４メモリ部を含み、前記第１カウンタ部は、前記第１配線を介して前記第１メモリ部に接続され、前記第３カウンタ部は、前記第１配線を介して前記第３メモリ部に接続され、前記第２カウンタ部は、前記第２配線を介して前記第２メモリ部に接続され、前記第４カウンタ部は、前記第２配線を介して前記第４メモリ部に接続されている、撮像装置。
【発明の効果】
【０００７】
本開示は、面積の増加を抑制しつつ高速化を実現できる撮像装置又はカメラシステムを提供できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る撮像装置の例示的な構成を示すブロック図である。
【図２】図２は、第１の実施の形態に係るカウンタ回路及びメモリ回路の構成を示す図である。
【図３】図３は、第１の実施の形態に係るカウンタ部の構成を示す図である。
【図４】図４は、第１の実施の形態に係るメモリ部の構成を示す回路図である。
【図５】図５は、第１の実施の形態に係る制御部、カウンタ及びメモリの構成を示す図である。
【図６】図６は、第１の実施の形態に係る動作タイミングを示す図である。
【図７】図７は、第２の実施の形態に係る制御部、カウンタ及びメモリの構成を示す図である。
【図８】図８は、第２の実施の形態に係る動作タイミング及び消費電流を示す図である。
【図９】図９は、第２の実施の形態に係る、低照度時における動作タイミング及び消費電流を示す図である。
【図１０】図１０は、第３の実施の形態に係る制御部、カウンタ及びメモリの構成を示す図である。
【図１１】図１１は、第３の実施の形態に係る動作タイミング及び消費電流を示す図である。
【図１２】図１２は、第４の実施の形態に係る制御部、カウンタ及びメモリの構成を示す図である。
【図１３】図１３は、第４の実施の形態に係る動作タイミング及び消費電流を示す図である。
【図１４】図１４は、第５の実施形態に係るカメラシステムの構成例を示すブロック図である。
【発明を実施するための形態】
【０００９】
（本開示に至った知見）
列方向に配列された列ＡＤ変換回路は、画素からのアナログ信号をデジタル信号に変換する。この列ＡＤ変換回路のＡＤ変換時間の高速化が提案されている。また、デジタル信号をイメージセンサの外部に転送する処理の高速化も提案されている。例えば、特許文献１には、カウンタからメモリへの転送を一度に行う方式が提案されている。具体的には、それぞれのカウンタと対応するメモリとを別個の信号線で接続することにより、全てのカウンタからメモリへの転送を同時に行うことを可能にしている。しかしながらこの方式では、信号の転送を一度に行うために、同時に多くの信号が必要になる。現在のイメージセンサでは、画素数の増加に伴い１画素あたりのピッチが小さくなっている。また、高フレームレート化に伴い、列ＡＤ変換回路の数を増加させて並列処理を行うために、列ＡＤ変換回路のピッチが小さくなっている。よって、１列あたりの信号線の数を抑制しなければならない。このような状態において、特許文献１に記載のように、複数の信号線を用いて一度に信号を転送する方式を用いることは困難である。また、この方式では、転送時のピーク電流が大きくなるととともに、ピーク電流に起因するノイズも増加するという課題もある。
【００１０】
また、特許文献２には、カウンタとメモリとの間の信号の伝送に共通のバスを用いる方式が提案されている。具体的には、複数のカウンタと複数のメモリとを一本の信号線で接続している。しかしながら、特許文献２の手法では、転送処理の時間が長くなる可能があり、これにより、全体の処理時間が長くなってしまう可能性がある。
【００１１】
本実施の形態では、面積の増加を抑制しつつ高速化を実現できる撮像装置について説明する。また、転送時のピーク電流が低減するとともに、ピーク電流に起因するノイズも低減できる撮像装置について説明する。
【００１２】
本開示の一態様に係る撮像装置は、入射光に対応した画素信号を出力する画素と、前記画素信号と参照信号とを比較し、比較結果を示す出力信号を生成する比較器と、前記出力信号が反転するまでの期間をカウントすることで、前記画素信号に対応するデジタル信号を生成するカウンタと、前記デジタル信号を格納するメモリと、前記カウンタと前記メモリとを接続する、互いに異なる第１配線及び第２配線と、を備え、前記カウンタは、前記デジタル信号に含まれる複数のビットのうちの１つにそれぞれが対応する、第１カウンタ部、第２カウンタ部、第３カウンタ部、及び第４カウンタ部を含み、前記メモリは、前記第１カウンタ部に対応する第１メモリ部、前記第２カウンタ部に対応する第２メモリ部、前記第３カウンタ部に対応する第３メモリ部、及び前記第４カウンタ部に対応する第４メモリ部を含み、前記第１カウンタ部は、前記第１配線を介して前記第１メモリ部に接続され、前記第３カウンタ部は、前記第１配線を介して前記第３メモリ部に接続され、前記第２カウンタ部は、前記第２配線を介して前記第２メモリ部に接続され、前記第４カウンタ部は、前記第２配線を介して前記第４メモリ部に接続されている。
【００１３】
これによれば、第１配線及び第２配線を用いて、転送処理が行われるので、転送処理を高速化できる。また、第１配線及び第２配線を、複数のビットの信号を転送する共通バスとして用いることができるので、面積の増加を抑制できる。また、転送時のピーク電流が低減するとともに、ピーク電流に起因するノイズも低減できる。
【００１４】
例えば、前記撮像装置は、前記第１配線及び前記第２配線を含むＬ（Ｌは２以上の整数）本の配線を備え、前記カウンタは、第１の順番に並んで配置された少なくとも２Ｌ個のカウンタ部を含み、前記第１カウンタ部は、前記第１の順番におけるｉ（ｉはＬ以下の整数）番目に配置されているカウンタ部であり、前記第３カウンタ部は、前記第１の順番におけるｉ＋Ｌ番目に配置されているカウンタ部であり、前記第２カウンタ部は、前記第１の順番におけるｋ（ｋはＬ以下の整数、ｋはｉと異なる）番目に配置されているカウンタ部であり、前記第４カウンタ部は、前記第１の順番におけるｋ＋Ｌ番目に配置されているカウンタ部であってもよい。
【００１５】
例えば、前記メモリは、第２の順番に並んで配置された少なくとも２Ｌ個のメモリ部を含み、前記第１メモリ部は、前記第２の順番におけるｉ番目に配置されているメモリ部であり、前記第３メモリ部は、前記第２の順番におけるｉ＋Ｌ番目に配置されているメモリ部であり、前記第２メモリ部は、前記第２の順番におけるｋ番目に配置されているメモリ部であり、前記第４メモリ部は、前記第２の順番におけるｋ＋Ｌ番目に配置されているメモリ部であってもよい。
【００１６】
例えば、前記第１カウンタ部及び前記第３カウンタ部は、前記第１の順番における奇数番目に配置されているカウンタ部であり、前記第２カウンタ部及び前記第４カウンタ部は、前記第１の順番における偶数番目に配置されているカウンタ部であってもよい。
【００１７】
例えば、前記第１メモリ部及び前記第３メモリ部は、前記第２の順番における奇数番目に配置されているメモリ部であり、前記第２メモリ部及び前記第４メモリ部は、前記第２の順番における偶数番目に配置されているメモリ部であってもよい。
【００１８】
これによれば、転送処理を制御するための信号線を隣接するカウンタ部及びメモリ部で共通化できるので、配線リソースを削減できる。これにより、面積を低減できる。
【００１９】
例えば、前記第１カウンタ部及び前記第３カウンタ部は、前記デジタル信号の下位のビットに対応し、前記第２カウンタ部及び前記第４カウンタ部は、前記デジタル信号の上位のビットに対応してもよい。
【００２０】
これによれば、上位ビットの一つと下位ビットの一つとが同時に転送される。ここで、低照度撮像時には上位ビットのデータが遷移しない。よって、この構成により、低照度撮影時における転送処理のピーク電流を抑制できる。
【００２１】
例えば、前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは、同一の信号に基づいて行われてもよい。
【００２２】
これによれば、第１配線を介したデータの転送と、第２配線を介したデータの転送とを同時に行うことができる。よって、転送処理を高速化できる。
【００２３】
例えば、前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは互いに異なるタイミングで行われてもよい。
【００２４】
これによれば、第１配線を介したデータの転送と、第２配線を介したデータの転送とが異なるタイミングに行われる。これにより、転送時のピーク電流を抑制できる。
【００２５】
例えば、前記撮像装置は、第１動作モードと第２動作モードとを有し、前記第１動作モードにおいて、前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは、同一の信号に基づいて行われ、前記第２動作モードにおいて、前記第１カウンタ部から前記第１メモリ部への転送と、前記第２カウンタ部から前記第２メモリ部への転送とは、互いに異なるタイミングで行われてもよい。
【００２６】
これによれば、高速化を実現できる第１動作モードと、転送時のピーク電流を抑制できる第２動作モードとを、用途にあわせて切り替えることができる。これにより、単一のカウンタ回路及びメモリ回路を、複数の用途の撮像装置又はカメラシステムに共用できる。
【００２７】
本開示の一態様に係るカメラシステムは、前記撮像装置と、前記撮像装置から出力される信号を処理するカメラ信号処理部と、を備える。
【００２８】
これによれば、当該カメラシステムでは、第１配線及び第２配線を用いて、転送処理が行われるので、転送処理を高速化できる。また、第１配線及び第２配線を、複数のビットの信号を転送する共通バスとして用いることができるので、面積の増加を抑制できる。また、転送時のピーク電流が低減するとともに、ピーク電流に起因するノイズも低減できる。
【００２９】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００３０】
（第１の実施形態）
まず、本実施形態に係る撮像装置の構成を説明する。図１は、本実施形態に係る撮像装置１００の例示的な構成を示すブロック図である。図１に示す撮像装置１００は、複数の画素１０２を含む画素アレイ１０１と周辺回路とを有する。
【００３１】
複数の画素１０２は、例えば半導体基板に行列状に配列されており、撮像領域として機能する。各画素１０２は、入射光を光電変換することで電荷を生成し、電荷に対応する電気信号である画素信号を出力する。複数の画素１０２は、列毎に設けられている垂直信号線に接続されている。
【００３２】
図示する例において、各画素１０２の中心は、正方格子の格子点上に位置している。もちろん、画素１０２の配置は、図示する例に限定されず、例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０２が配置されてもよい。また、複数の画素１０２は、１次元に配列されてもよい。この場合、撮像装置１００をラインセンサとして利用することができる。
【００３３】
図１に例示する構成において、周辺回路は、行走査回路１０３、電流源回路１０４、比較回路１０５、カウンタ回路１０６、メモリ回路１０７、制御部１０８、信号処理回路１０９及び出力回路１１０を含んでいる。周辺回路は、画素アレイ１０１が形成される半導体基板上に配置されていてもよいし、その一部が他の基板上に配置されていてもよい。
【００３４】
行走査回路１０３は、複数の画素１０２のうち一部の行の画素１０２を選択する。電流源回路１０４は、列毎に設けられている電流源（図示せず）を含む。各電流源は、対応する列の垂直信号線に接続されている。
【００３５】
比較回路１０５は、列毎に設けられている比較器（図示せず）を含む。各比較器は、対応する垂直信号線に接続されており、画素１０２から垂直信号線に出力された画素信号と参照信号ＲＡＭＰとを比較し、比較結果を示す出力信号を生成する。
【００３６】
カウンタ回路１０６は、列毎に設けられているカウンタ１２１を含む。各カウンタ１２１は、カウント期間の開始から、比較器からの出力信号が反転するまでの期間をカウントすることで、画素信号に対応するデジタル信号を生成する。つまり、比較器及びカウンタ１２１により、アナログ信号である画素信号がＡＤ変換されることでデジタル信号が生成される。
【００３７】
メモリ回路１０７は、列毎に設けられているメモリ１３１を含む。各メモリ１３１は、対応するカウンタ１２１で得られたデジタル信号を格納する。
【００３８】
共通転送バス１１１は、対応するカウンタ１２１とメモリ１３１との間に接続され、カウンタ１２１から出力されたデジタル信号をメモリ１３１に伝送する。
【００３９】
制御部１０８は、各処理部を制御する。信号処理回路１０９は、メモリ回路１０７に格納されているデジタル信号に信号処理を行う。出力回路１１０は、信号処理回路１０９で信号処理された後のデジタル信号を撮像装置１００の外部に出力する。
【００４０】
図２は、カウンタ回路１０６及びメモリ回路１０７の構成を示す図である。カウンタ１２１は、は２ｎ（ｎは１以上の整数）ビットのカウンタであり、２ｎ個のカウンタ部１２２を含む。各カウンタ部１２２は、１ビットのカウンタである。つまり、カウンタ１２１は、２ｎビットのデジタル信号を生成する。また、２ｎ個のカウンタ部１２２の各々は、デジタル信号に含まれる各ビットに対応する。また、２ｎ個のカウンタ部１２２は、例えば、列が延びる方向に配列されている。また、例えば、図２に示すカウンタ部ＣＮＴ０側が、デジタル信号の下位ビット側に対応し、カウンタ部ＣＮＴ２ｎ−１側が、デジタル信号の上位ビット側に対応する。つまり、デジタル信号の０ビット目〜２ｎ−１ビット目の各々に、カウンタ部ＣＮＴ０〜ＣＮＴ２ｎ−１の各々が対応する。
【００４１】
メモリ１３１は、２ｎ（ｎは１以上の整数）ビットのメモリであり、２ｎ個のメモリ部１３２を含む。つまり、メモリ１３１は、２ｎビットのデジタル信号を格納する。各メモリ部１３２は、１ビットのメモリである。つまり、２ｎ個のメモリ部１３２の各々は、デジタル信号に含まれる各ビットに対応する。また、２ｎ個のメモリ部１３２は、例えば、列が延びる方向に配列されている。また、例えば、図２に示すメモリ部ＭＥＭ０側が、デジタル信号の下位ビット側に対応し、メモリ部ＭＥＭ２ｎ−１側が、デジタル信号の上位ビット側に対応する。つまり、デジタル信号の０ビット目〜２ｎ−１ビット目の各々に、メモリ部ＭＥＭ０〜ＭＥＭ２ｎ−１の各々が対応する。また、２ｎ個のカウンタ部１２２及び２ｎ個のメモリ部１３２は、共通転送バス１１１Ａ、１１１Ｂ、１３４Ａ及び１３４Ｂを介して接続されている。
【００４２】
また、メモリ回路１０７は、保持回路１３３Ａ及び１３３Ｂと、センスアンプ１３６とを備える。保持回路１３３Ａ及び１３３Ｂは、共通転送バス１１１Ａ及び１１１Ｂに接続される。
【００４３】
メモリ部１３２に保持されたデータを読み出す場合には、読み出し用ワード線ＲＤにより選択されたメモリ部１３２内のデータが、読み出し用ビット線１３５Ａ及び１３５Ｂに出力される。センスアンプ１３６は、このデータを増幅した後に出力する。
【００４４】
図３は、カウンタ部１２２の構成例を示す図である。カウンタ部１２２は、１ビットのカウント値を保持するカウント値格納セル１２３と、トライステートバッファ１２４とを備える。トライステートバッファ１２４の出力端子は共通転送バス１１１Ａ及び１１１Ｂのいずれか一方のみに接続されている。なお、ここでは、共通転送バス１１１Ａ及び１１１Ｂを区別しない場合、共通転送バス１１１Ａ及び１１１Ｂのいずれか一方を、共通転送バス１１１とも記す。また、共通転送バス１３４Ａ及び１３４Ｂを区別しない場合、共通転送バス１３４Ａ及び１３４Ｂのいずれか一方を、共通転送バス１３４とも記す。転送信号ＴＲによってカウント値格納セル１２３内のデータが共通転送バス１１１に出力される。また、当該データの反転データが共通転送バス１３４に出力される。
【００４５】
図４は、メモリ部１３２の構成例を示す図である。転送用ワード線の転送信号ＴＲがハイレベルになることで共通転送バス１１１のデータがメモリ部１３２に書き込まれる。また、読み出し用ワード線ＲＤがハイレベルになることで、メモリ部１３２のデータが読出し用ビット線１３５Ａ及び１３５Ｂに出力される。これにより、メモリ部１３２からの読み出し動作が実行される。なお、図４では、メモリ部１３２がＳＲＡＭ（スタティックランダムアクセスメモリ）構造である例を示すが、メモリ部１３２の構成はこれに限らない。
【００４６】
図５は、一つのカウンタ１２１及びメモリ１３１と、制御部１０８との接続関係を示す図である。
【００４７】
図５に示すように、最下位のビット０のカウンタ部１２２は共通転送バス１１１Ａに接続され、ビット１のカウンタ部１２２は共通転送バス１１１Ｂに接続され、ビット２のカウンタ部１２２は共通転送バス１１１Ａに接続され、ビット２ｎ−２のカウンタ部１２２は共通転送バス１１１Ａに接続され、ビット２ｎ−１のカウンタ部１２２は共通転送バス１１１Ｂに接続されている。このように、共通転送バス１１１Ａに接続されるカウンタ部１２２と、共通転送バス１１１Ｂに接続されるカウンタ部１２２とが交互に配列される。つまり、複数のカウンタ部１２２は、列が延びる方向に順番に並んで配置されている。共通転送バス１１１Ａに接続される複数のカウンタ部１２２の各々は、上記順番における奇数番目に配置されている。共通転送バス１１１Ａに接続される複数のカウンタ部１２２の各々は、上記順番における偶数番目に配置されている。
【００４８】
言い換えると、偶数ビットに対応する複数のカウンタ部１２２は共通転送バス１１１Ａに接続され、奇数ビットに対応する複数のカウンタ部１２２は共通転送バス１１１Ｂに接続されている。
【００４９】
また、ビット０のメモリ部１３２は共通転送バス１１１Ａ及び１３４Ａに接続され、ビット１のメモリ部１３２は共通転送バス１１１Ｂ及び１３４Ｂに接続され、ビット２のメモリ部１３２は共通転送バス１１１Ａ及び１３４Ａに接続され、ビット２ｎ―２のメモリ部１３２は共通転送バス１１１Ａ及び１３４Ａに接続され、ビット２ｎ―１のメモリ部１３２は共通転送バス１１１Ｂ及び１３４Ｂに接続されている。
【００５０】
前記複数のメモリ部は、第２の順番に並んで配置されており、このように、共通転送バス１１１Ａ及び１３４Ａに接続されるメモリ部１３２と、共通転送バス１１１Ｂ及び１３４Ｂに接続されるメモリ部１３２とが交互に配列される。つまり、複数のメモリ部１３２は、列が延びる方向に順番に並んで配置されている。共通転送バス１１１Ａ及び１３４Ａに接続される複数のメモリ部１３２の各々は、上記順番における奇数番目に配置されている。共通転送バス１１１Ｂ及び１３４Ｂに接続される複数のメモリ部１３２の各々は、上記順番における偶数番目に配置されている。
【００５１】
言い換えると、偶数ビットに対応する複数のメモリ部１３２は共通転送バス１１１Ａ及び１３４Ａに接続され、奇数ビットに対応する複数のメモリ部１３２は共通転送バス１１１Ｂ及び１３４Ｂに接続されている。
【００５２】
制御部１０８は、ｎビットのシフトレジスタ１４１を含む。シフトレジスタ１４１は、転送クロック信号ＣＬＫ１を用いて、ｎビットの転送信号ＴＲＡＮＳ０〜ＴＲＡＮＳｎ−１を生成する。転送信号ＴＲＡＮＳ０は、ビット０及びビット１のカウンタ部１２２並びにメモリ部１２３に供給される。以降順次同様に、各ビットの転送信号ＴＲＡＮＳは、連続する２ビットのカウンタ部１２２及びメモリ部１３２に供給される。なお、以降では、各ビットのカウンタ部１２２及びメモリ部１３２に供給される転送信号をＴＲｉ（ｉは１〜２ｎ−１）と記す。
【００５３】
このような構成により、隣接するカウンタ部１２２に同一の信号が供給されるので、２ビットに対する配線を１本の配線で実現できる。これにより、配線領域の面積を削減できる。なお、ここでは、複数のカウンタ部１２２及び複数のメモリ部１３２がビット順に並んで配置される例を示したが、ビット順に並ばなくてもよい。つまり、物理的に隣接配置される２つのカウンタ部１２２に同一の信号が供給されればよい。
【００５４】
以下、撮像装置１００の動作を説明する。図６は、信号の読み出し時における撮像装置１００の動作を説明するための例示的なタイミングチャートである。
【００５５】
期間Ｔ１において、Ｍ行目の画素１０２から、例えば、リセット状態の信号である基準信号が読み出される。次に、期間Ｔ２において、制御部１０８の制御により、参照信号ＲＡＭＰが比較回路１０５に入力され、同時にカウントクロックＣＬＫ０がカウンタ回路１０６に入力される。また、カウンタ回路１０６は、ダウンカウントを行う。これにより、画素１０２からのアナログ信号である基準信号がデジタル信号に変換される。
【００５６】
続いて期間Ｔ３において、画素１０２から光の強度に応じた信号が読み出される。次に、期間Ｔ４において、制御部１０８の制御により、参照信号ＲＡＭＰが比較回路１０５に入力され、同時にカウントクロックＣＬＫ０がカウンタ回路１０６に入力される。また、カウンタ回路１０６はアップカウントを行う。これにより、Ｍ行目の画素１０２で得られた、光の強度に応じた信号と基準信号との差分に相当するデジタル信号がカウンタ回路１０６に格納される。
【００５７】
次に、期間Ｔ５において、制御部１０８は、転送クロック信号ＣＬＫ１を用いて転送信号ＴＲＡＮＳ０〜ＴＲＡＮＳｎ−１を生成し、転送信号ＴＲ０〜ＴＲ２ｎ−１としてカウンタ回路１０６に供給する。これにより、カウンタ回路１０６のデジタル信号がメモリ回路１０７に転送される。
【００５８】
具体的には、１回目の転送クロック信号ＣＬＫ１に応じて０ビット目の転送信号ＴＲＡＮＳ０が活性化する。この転送信号ＴＲＡＮＳ０は、０ビット目と１ビット目のカウンタ部１２２及びメモリ部１３２に供給される。これにより、０ビット目と１ビット目のカウンタ部１２２のデータ及び反転データがそれぞれ共通転送バス１１１Ａ、１１１Ｂ、１３４Ａ及び１３４Ｂに出力され、このデータが０ビット目と１ビット目のメモリ部１３２に格納される。このように０ビット目のカウンタ部１２２からメモリ部１３２への転送と、１ビット目のカウンタ部１２２からメモリ部１３２への転送とは、同一の転送信号ＴＲＡＮＳ０に基づくタイミングに行われる。
【００５９】
以降順次同様の動作が行われる。これにより、２ｎビットのデジタル信号が、２ｎビットのカウンタ部１２２から２ｎビットのメモリ部１３２へ、ｎ回の転送クロックにより高速に転送される。
【００６０】
次に、Ｍ＋１行目の画素信号の読み出しが、期間Ｔ６から期間Ｔ１０において同じように実行されると同時にメモリ回路１０７からＭ行目の画素信号に応じたデジタル信号が撮像装置１００の外部に読み出される。
【００６１】
なお、カウンタ部１２２及びメモリ部１３２のビット数は偶数でなくてもよい。また、カウンタ部１２２とメモリ部１３２のビット数が異なっても良い。例えば、カウンタ部１２２は１１ビットであり、メモリ部１３２は１２ビットである。また、メモリ部１３２の残りの１ビットには、カウンタ部１２２のデータに含まれないフラグ信号等が格納される。
【００６２】
また、共通転送バス１１１の数は３本以上であってもよい。例えば、Ｌ（Ｌは２以上の整数）本の第１から第Ｌの共通転送バス１１１が用いられる場合、第ｉ（ｉは１からＬの任意の整数）の共通転送バス１１１には、ｉ番目及びｉ＋Ｌ番目に配置されているカウンタ部１２２と、ｉ番目及びｉ＋Ｌ番目に配置されているメモリ部１３２とが接続されている。
【００６３】
（第２の実施形態）
本実施形態では、第１の実施形態の変形例について説明する。本実施形態では、２本の共通転送バス１１１Ａ及び１１１Ｂと、カウンタ部１２２及びメモリ部１３２との接続関係が、第１の実施形態と異なる。図７は、本実施形態に係る撮像装置１００における一つのカウンタ１２１及びメモリ１３１と、制御部１０８との接続関係を示す図である。
【００６４】
図７に示すように、最下位のビット０からビットｎ−１までのカウンタ部１２２は共通転送バス１１１Ａに接続されている。ビットｎからビット２ｎ−１までのカウンタ部１２２は共通転送バス１１１Ｂに接続されている。
【００６５】
また、最下位のビット０からビットｎ−１までのメモリ部１３２は共通転送バス１１１Ａ及び１３４Ａに接続されている。ビットｎからビット２ｎ−１までのメモリ部１３２は共通転送バス１１１Ｂ及び１３４Ｂに接続されている。
【００６６】
このように、共通転送バス１１１Ａに接続される複数のカウンタ部１２２及び複数のメモリ部１３２は、デジタル信号の複数の下位ビットに対応する。また、共通転送バス１１１Ｂに接続される複数のカウンタ部１２２及び複数のメモリ部１３２は、デジタル信号の複数の上位ビットに対応する。
【００６７】
制御部１０８の構成は第１の実施形態と同様であるが、転送信号ＴＲＡＮＳ０〜ＴＲＡＮＳｎ−１の供給先が第１の実施形態と異なる。転送信号ＴＲＡＮＳ０は、ビット０及びビットｎのカウンタ部１２２並びにメモリ部１３２に供給される。以降順次同様に、各ビットの転送信号ＴＲＡＮＳは、ｎビット離れた２つカウンタ部１２２及びメモリ部１３２に供給される。
【００６８】
図８は、通常照度時のカウンタ部１２２からメモリ部１３２への転送動作のタイミングチャートである。制御部１０８は、転送クロック信号ＣＬＫ１を用いて転送信号ＴＲＡＮＳ０〜ＴＲＡＮＳｎ−１を生成し、転送信号ＴＲ０〜ＴＲ２ｎ−１としてカウンタ回路１０６に供給する。これにより、カウンタ回路１０６のデジタル信号がメモリ回路１０７に転送される。
【００６９】
具体的には、１回目の転送クロック信号ＣＬＫ１に応じて０ビット目の転送信号ＴＲＡＮＳ０が活性化する。この転送信号ＴＲＡＮＳ０は、０ビット目とｎビット目のカウンタ部１２２及びメモリ部１３２に供給される。これにより、０ビット目とｎビット目のカウンタ部１２２のデータ及び反転データがそれぞれ共通転送バス１１１Ａ、１１１Ｂ、１３４Ａ及び１３４Ｂに出力され、このデータが０ビット目とｎビット目のメモリ部１３２に格納される。
【００７０】
以降順次同様の動作が行われる。これにより、第１の実施形態と同様に、２ｎビットのデジタル信号を、ｎ回の転送クロックにより高速に転送できる。
【００７１】
ここで、１ビットの転送時にデータが反転した場合のピーク電流をＡとした場合、２ビットずつの転送が行われるため、クロックごとに最大２Ａのピーク電流が消費される可能性がある。
【００７２】
図９は、低照度時のカウンタ部１２２からメモリ部１３２への転送動作のタイミングチャートである。低照度時には、上位側のビットはほとんど変化しないことから上位側の共通転送バス１１１Ｂは保持回路１３３Ｂで保持されたデータからほとんど変化することはない。これにより、カウンタ部１２２からメモリ部１３２への転送時に共通転送バス１１１Ｂ及び１３４Ｂを駆動するための電流がほとんど発生しない。本実施形態では、上述したように同時に転送されるビットの組は、上位ビットと下位ビットからなる。よって低照度時のピーク電流は、図９に示すようにＡとなる。このように、本実施形態の構成を用いることで、低照度時のピーク電流を低減できる。これにより、ピーク電流に起因するノイズを削減できる。
【００７３】
なお、低照度時のピーク電流を低減するためには、同時に転送されるデジタル信号が下位ビットと上位ビットとの組になるように制御が行われればよい。つまり、複数のカウンタ部１２２及び複数のメモリ部１３２の物理的な配置は任意でよい。
【００７４】
（第３の実施形態）
本実施形態では、第１の実施形態の変形例について説明する。第１の実施形態では、２本の共通転送バス１１１Ａ及び１１１Ｂにより２ビットのデータが同時に転送される例を述べた。本実施形態では、２本の共通転送バス１１１Ａ及び１１１Ｂを用いて１ビットずつ異なるタイミングでデータが転送される。
【００７５】
図１０は、本実施形態に係る撮像装置１００における一つのカウンタ１２１及びメモリ１３１と、制御部１０８Ａとの接続関係を示す図である。
【００７６】
なお、カウンタ部１２２及びメモリ部１３２と、共通転送バス１１１Ａ及び１１１Ｂとの接続関係は、第１の実施形態と同様である。
【００７７】
制御部１０８Ａは、ｎビットのシフトレジスタ１４１及び１４１Ａを備える。シフトレジスタ１４１は、転送クロック信号ＣＬＫ１を用いて、ｎビットの転送信号ＴＲＡＮＳ０＿０〜ＴＲＡＮＳ０＿ｎ−１を生成する。転送信号ＴＲＡＮＳ０＿０〜ＴＲＡＮＳ０＿ｎ−１は、偶数ビットのカウンタ部１２２メモリ部１３２に供給される。
【００７８】
シフトレジスタ１４１Ａは、転送クロック信号ＣＬＫ２を用いて、ｎビットの転送信号ＴＲＡＮＳ１＿０〜ＴＲＡＮＳ１＿ｎ−１を生成する。転送信号ＴＲＡＮＳ１＿０〜ＴＲＡＮＳ１＿ｎ−１は、奇数ビットのカウンタ部１２２メモリ部１３２に供給される。
【００７９】
図１１は、本実施形態のカウンタ部１２２からメモリ部１３２への転送動作のタイミングチャートである。転送クロック信号ＣＬＫ１とＣＬＫ２とは位相が異なり、例えば、図１１に示すように、転送クロック信号ＣＬＫ２は転送クロック信号ＣＬＫ１の反転信号である。
【００８０】
また、図１１に示すように、０ビット目のカウンタ部１２２から順に異なるタイミングでデータの転送が順次行われる。つまり、０ビット目のカウンタ部１２２からメモリ部１３２への転送と、１ビット目のカウンタ部１２２からメモリ部１３２への転送とは異なる転送信号ＴＲＡＮＳ０＿０及びＴＲＡＮＳ１＿０に基づき異なるタイミングに行われる。
【００８１】
以上により、本実施形態では、第１の実施形態と同様に高速に転送を実現できる。さらに、転送信号ＴＲ０〜ＴＲ２ｎ−１のタイミングをずらすことができるので、図１１に示すように、転送時のピーク電流を２Ａ未満に抑制できる。これにより、ピーク電流に起因するノイズを削減できる。
【００８２】
なお、ここでは、第１の実施形態の構成に対して、上記変更を適用する例を説明したが、第２の実施形態の構成に対して同様の変更を適用してもよい。
【００８３】
また、複数の転送信号ＴＲのハイ区間は互いに重複しなくてもよいし、異なる転送共通バス１１１に接続されているカウンタ部１２２に供給される転送信号ＴＲの一部が重複してもよい。
【００８４】
（第４の実施形態）
本実施形態では、第１の実施形態の変形例について説明する。本実施形態では、第１の実施形態で説明した２本の共通転送バス１１１Ａ及び１１１Ｂを用いて高速転送を行う第１動作モードと、高速転送を行わない第２動作モードとを有する撮像装置１００について説明する。
【００８５】
図１２は、本実施形態に係る撮像装置１００における一つのカウンタ１２１及びメモリ１３１と、制御部１０８Ｂとの接続関係を示す図である。
【００８６】
なお、カウンタ部１２２及びメモリ部１３２と、共通転送バス１１１Ａ及び１１１Ｂとの接続関係は、第１の実施形態と同様である。
【００８７】
制御部１０８Ｂは、ｎビットのシフトレジスタ１４１と、２ｎビットのシフトレジスタ１４１Ｂと、セレクタ１４２とを含む。シフトレジスタ１４１は、転送クロック信号ＣＬＫ１を用いて、ｎビットの転送信号ＴＲＡＮＳ０＿０〜ＴＲＡＮＳ０＿ｎ−１を生成する。シフトレジスタ１４１Ｂは、転送クロック信号ＣＬＫ１を用いて、２ｎビットの転送信号ＴＲＡＮＳ１＿０〜ＴＲＡＮＳ１＿２ｎ−１を生成する。
【００８８】
セレクタ１４２は、モード制御信号ＭＯＤＥに基づき、ｎビットの転送信号ＴＲＡＮＳ０＿０〜ＴＲＡＮＳ０＿ｎ−１と、２ｎビットの転送信号ＴＲＡＮＳ１＿０〜ＴＲＡＮＳ１＿２ｎ−１との一方を選択し、選択した信号を、転送信号ＴＲ０〜ＴＲ２ｎ−１として複数のカウンタ部１２２及び複数のメモリ部１３２に供給する。
【００８９】
具体的には、セレクタ１４２は、モード制御信号ＭＯＤＥにより第１動作モードが示される場合には、ｎビットの転送信号ＴＲＡＮＳ０＿０〜ＴＲＡＮＳ０＿ｎ−１を、第１の実施形態と同様の手法により、複数のカウンタ部１２２及び複数のメモリ部１３２に供給する。また、セレクタ１４２は、モード制御信号ＭＯＤＥにより第２動作モードが示される場合には、２ｎビットの転送信号ＴＲＡＮＳ１＿０〜ＴＲＡＮＳ１＿２ｎ−１を、複数のカウンタ部１２２及び複数のメモリ部１３２に供給する。
【００９０】
図１３は、第２動作モードが選択された場合の転送動作のタイミングチャートである。図１３に示すように、第２動作モードでは、転送クロック信号ＣＬＫ１の一つのクロックに対して、１ビットの信号の転送のみが行われる。これにより、転送時のピーク電流を小さくできる。
【００９１】
このように、本実施形態では、動作モードを切り替えることで、高速転送を実現できる第１動作モードと、ピーク電流を抑制できる第２動作モードとを切り替えることができる。これにより、これにより、単一のカウンタ回路及びメモリ回路を、複数の用途の撮像装置又はカメラシステムに共用できる。
【００９２】
なお、ここでは、第１の実施形態の構成に対して、上記変更を適用する例を説明したが、第２の実施形態の構成又は第３の実施形態の構成に対して同様の変更を適用してもよい。
【００９３】
また、第１から第４の実施形態に示した構成は、転送元のカウンタ１２１のビット数と転送先のメモリ１３２のビット数とがほぼ同数である撮像装置において特に有効な手段である。
【００９４】
（第５の実施形態）
本実施形態では、上述した撮像装置１００を備えるカメラシステムについて説明する。
【００９５】
図１４は、本実施形態に係るカメラシステム２００の構成の一例を示すブロック図である。このカメラシステム２００は、例えば、スマートフォン、ビデオカメラ、デジタルスチルカメラ、監視カメラ、又は車載向けのカメラなどに用いられる。
【００９６】
このカメラシステム２００は、撮像装置１００と、レンズ２０１と、カメラ信号処理部２０２と、システムコントローラ２０３とを備える。
【００９７】
レンズ２０１は、撮像装置１００が備える画素アレイ１０１に入射光を導くための光学素子である。
【００９８】
撮像装置１００は、例えば、上述した実施形態に係る撮像装置１００である。撮像装置１００は、レンズ２０１によって撮像面に結像された像光を、画素単位で電気信号に変換し、得られた画像信号を出力する。
【００９９】
カメラ信号処理部２０２は、撮像装置１００で生成された画像信号に対して種々の処理をする回路である。
【０１００】
システムコントローラ２０３は、撮像装置１００及びカメラ信号処理部２０２を駆動する制御部である。
【０１０１】
カメラ信号処理部２０２で処理された画像信号は、例えばメモリなどの記録媒体に静止画または動画として記録される。または、画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出される。
【０１０２】
本実施形態に係るカメラシステム２００は、上述した撮像装置１００を用いることで、カウンタ回路１０６からメモリ回路１０７へ転送を高速化できる。
【０１０３】
以上、本開示の実施の形態に係る撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。
【０１０４】
例えば、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。
【０１０５】
また、上記実施形態に係る各装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１０６】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１０７】
また、上記各実施の形態において、各構成要素の一部は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
【産業上の利用可能性】
【０１０８】
本開示に係る撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへ利用できる。
【符号の説明】
【０１０９】
１００  撮像装置
１０１  画素アレイ
１０２  画素
１０３  行走査回路
１０４  電流源回路
１０５  比較回路
１０６  カウンタ回路
１０７  メモリ回路
１０８、１０８Ａ、１０８Ｂ  制御部
１０９  信号処理回路
１１０  出力回路
１１１、１１１Ａ、１１１Ｂ、１３４、１３４Ａ、１３４Ｂ  共通転送バス
１２１  カウンタ
１２２  カウンタ部
１２３  カウント値格納セル
１２４  トライステートバッファ
１３１  メモリ
１３２  メモリ部
１３３Ａ、１３３Ｂ  保持回路
１３５Ａ、１３５Ｂ  読み出し用ビット線
１３６  センスアンプ
１４１、１４１Ａ、１４１Ｂ  シフトレジスタ
１４２  セレクタ
２００  カメラシステム
２０１  レンズ
２０２  カメラ信号処理部
２０３  システムコントローラ
【図１】
2019017064.tif 000003
【図２】
2019017064.tif 000004
【図３】
2019017064.tif 000005
【図４】
2019017064.tif 000006
【図５】
2019017064.tif 000007
【図６】
2019017064.tif 000008
【図７】
2019017064.tif 000009
【図８】
2019017064.tif 000010
【図９】
2019017064.tif 000011
【図１０】
2019017064.tif 000012
【図１１】
2019017064.tif 000013
【図１２】
2019017064.tif 000014
【図１３】
2019017064.tif 000015
【図１４】
2019017064.tif 000016