(57)【要約】      （修正有）【課題】３次元半導体素子を提供する。【解決手段】この３次元半導体素子は、基板上に配置され、上記基板の表面に水平な第１方向に延びる主分離構造体ＭＳと、上記主分離構造体の間に配置されるゲート電極と、上記主分離構造体の間で上記ゲート電極を貫通しており、互いに向かい合う端部分を有する第１ライン部分ＳＳ１ａ及び第２ライン部分ＳＳ１ｂを含む第１補助分離構造体ＳＳ１と、上記第１補助分離構造体と上記主分離構造体との間に配置され、上記ゲート電極を貫通する第２補助分離構造体ＳＳ２と、を含む。上記第２補助分離構造体ＳＳ２は、上記第２ライン部分ＳＳ１ｂと上記主分離構造体ＭＳとの間で互いに向かい合う端部分を有する。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板上に配置され、前記基板の表面に水平な第１方向に延びる主分離構造体と、
前記主分離構造体の間に配置されるゲート電極と、
前記主分離構造体の間で前記ゲート電極を貫通しており、互いに向かい合う端部分を有する第１ライン部分及び第２ライン部分を含む第１補助分離構造体と、
前記第１補助分離構造体と前記主分離構造体との間に配置され、前記ゲート電極を貫通する第２補助分離構造体と、を含み、
前記第２補助分離構造体は、前記第２ライン部分と前記主分離構造体との間で互いに向かい合う端部分を有する、３次元半導体素子。
【請求項２】
前記第２補助分離構造体のそれぞれは、前記第２ライン部分に比べて前記第１方向における長さがより短い、請求項１に記載の３次元半導体素子。
【請求項３】
前記主分離構造体、前記第１補助分離構造体、及び前記第２補助分離構造体のそれぞれは、導電性パターンと、前記導電性パターンの側面上の絶縁性スペーサーと、を含む、請求項１又は２に記載の３次元半導体素子。
【請求項４】
前記主分離構造体、前記第１補助分離構造体、及び前記第２補助分離構造体の下部の前記基板内に配置される不純物領域をさらに含む、請求項３に記載の３次元半導体素子。
【請求項５】
前記基板は、メモリセルアレイ領域及び連結領域を有し、
前記ゲート電極は、前記メモリセルアレイ領域で前記基板の表面に垂直な方向に積層され、且つ前記連結領域に延びており、
前記ゲート電極は、前記連結領域で階段状に配列されるパッド領域を有する、請求項１ないし４のうち何れか一項に記載の３次元半導体素子。
【請求項６】
前記基板上に配置される垂直構造体をさらに含み、
前記垂直構造体は、前記メモリセルアレイ領域上に配置され、前記ゲート電極を貫通するメモリセル垂直構造体と、前記連結領域上に配置され、前記パッド領域を貫通するダミー垂直構造体と、を含み、
前記メモリセルアレイ領域上に配置される前記メモリセル垂直構造体の配置密度が、前記連結領域上に配置される前記ダミー垂直構造体の配置密度より高い、請求項５に記載の３次元半導体素子。
【請求項７】
前記垂直構造体のそれぞれは、前記基板の表面に垂直な方向に延びるチャンネル半導体層と、前記チャンネル半導体層と前記ゲート電極との間に介在される情報格納層と、を含む、請求項６に記載の３次元半導体素子。
【請求項８】
平面視において、前記ダミー垂直構造体は前記パッド領域の間の境界から離隔される、請求項６に記載の３次元半導体素子。
【請求項９】
平面視において、前記ダミー垂直構造体の一部は、前記パッド領域の間の境界を貫通する、請求項６に記載の３次元半導体素子。
【請求項１０】
前記ダミー垂直構造体の一部は、互いに向かい合う前記第２補助分離構造体の端部分の間に配置される、請求項６に記載の３次元半導体素子。
【請求項１１】
基板のメモリセルアレイ領域及び連結領域を横切る主分離構造体と、
前記主分離構造体の間で、前記メモリセルアレイ領域上に順に積層され、且つ前記連結領域に延びており、前記連結領域で階段状に配列されるパッド領域を有するゲート電極と、
前記主分離構造体の間で前記ゲート電極を貫通しており、前記メモリセルアレイ領域を横切って前記連結領域に延びる第１ライン部分と、前記連結領域上に配置され、前記連結領域で前記第１ライン部分と向かい合う端部分を有する第２ライン部分と、を含む第１補助分離構造体と、
前記第１補助分離構造体と前記主分離構造体との間に配置され、前記ゲート電極を貫通する第２補助分離構造体と、を含み、
前記第２補助分離構造体は、前記連結領域で互いに向かい合う端部分を有する、３次元半導体素子。
【請求項１２】
前記第２補助分離構造体の互いに向かい合う端部分は、前記第１補助分離構造体の前記第２ライン部分と前記主分離構造体との間に配置される、請求項１１に記載の３次元半導体素子。
【請求項１３】
前記ゲート電極は、下部ゲート電極と、前記下部ゲート電極上に配置される複数の中間ゲート電極と、前記複数の中間ゲート電極上に配置される複数の上部ゲート電極と、を含み、
前記複数の上部ゲート電極は上部選択ゲート電極を含み、
前記第１ライン部分は前記上部選択ゲート電極を横切っており、前記第２ライン部分は前記上部選択ゲート電極から離隔される、請求項１１又は１２に記載の３次元半導体素子。
【請求項１４】
前記第２補助分離構造体は、前記上部選択ゲート電極から離隔される、請求項１３に記載の３次元半導体素子。
【請求項１５】
前記基板上に配置される垂直構造体をさらに含み、
前記垂直構造体は、前記メモリセルアレイ領域上に配置され、前記ゲート電極を貫通するメモリセル垂直構造体と、前記連結領域上に配置され、前記パッド領域を貫通するダミー垂直構造体と、を含み、
前記ダミー垂直構造体の一部は、前記第１及び第２ライン部分の互いに向かい合う端部分の間、及び前記第２補助分離構造体の互いに向かい合う端部分の間に配置される、請求項１３に記載の３次元半導体素子。
【請求項１６】
メモリセルアレイ領域、及び前記メモリセルアレイ領域と隣接する連結領域を有する基板と、
前記メモリセルアレイ領域で前記基板の表面に垂直な方向に積層され、且つ前記連結領域に延びるゲート電極と、
前記メモリセルアレイ領域及び前記連結領域を横切って前記ゲート電極を貫通する主分離構造体と、
前記主分離構造体の間で前記ゲート電極を貫通しており、前記連結領域で互いに向かい合う端部分を有する第１ライン部分及び第２ライン部分を含む第１補助分離構造体と、
前記第１補助分離構造体の両隣に位置し、前記第１補助分離構造体と前記主分離構造体との間で前記ゲート電極を貫通する第２補助分離構造体と、を含み、
前記第２補助分離構造体は、前記連結領域で互いに向かい合って離隔した端部分を有し、
前記第２補助分離構造体のそれぞれは、前記第１補助分離構造体の前記第１及び第２ライン部分より短い長さを有する、３次元半導体素子。
【請求項１７】
前記ゲート電極の何れか１つのゲート電極は、前記第１及び第２ライン部分の間に位置する第１ゲート連結部分と、前記第２補助分離構造体の間に位置する第２ゲート連結部分と、を含み、
前記第２ゲート連結部分が、前記第１ゲート連結部分に比べて前記主分離構造体に近い、請求項１６に記載の３次元半導体素子。
【請求項１８】
前記ゲート電極は、下部ゲート電極と、前記下部ゲート電極上に配置される複数の中間ゲート電極と、前記複数の中間ゲート電極上に配置される複数の上部ゲート電極と、を含み、
前記第１補助分離構造体の前記第２ライン部分は、前記複数の上部ゲート電極から離隔されており、
前記第１及び第２ゲート連結部分を有する前記ゲート電極は、前記複数の中間ゲート電極及び前記下部ゲート電極の何れか１つである、請求項１７に記載の３次元半導体素子。
【請求項１９】
前記基板上に配置される垂直構造体をさらに含み、
前記垂直構造体は、前記メモリセルアレイ領域上に配置され、前記ゲート電極を貫通するメモリセル垂直構造体と、前記連結領域上に配置され、前記ゲート電極のパッド領域を貫通するダミー垂直構造体と、を含み、
前記ダミー垂直構造体の一部は、前記第１及び第２ゲート連結部分を貫通する、請求項１７に記載の３次元半導体素子。
【請求項２０】
前記ゲート電極は、前記連結領域で前記ゲート電極より厚さが増加されたパッド領域を有する、請求項１６ないし１９のうち何れか一項に記載の３次元半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術的思想は、半導体素子に関し、特に、ゲート電極を含む３次元半導体素子に関する。
【背景技術】
【０００２】
半導体基板の表面に垂直な方向に積層されるゲート電極を含む半導体素子が開発されている。半導体素子の高集積化のために、積層される上記ゲート電極の数を増加させている。このように、半導体基板の表面に垂直な方向に積層されるゲート電極の数が益々増加するに伴って、ゲート形成工程の難易度が益々増加し、不測の不良が発生してしまうことが懸念される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする課題は、３次元半導体素子を提供することにある。
【０００４】
本発明の技術的思想が解決しようとする課題は、高集積化が可能な３次元半導体素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の技術的思想の一実施形態による３次元半導体素子を提供する。この３次元半導体素子は、基板上に配置され、上記基板の表面に水平な第１方向に延びる主分離構造体と、上記主分離構造体の間に配置されるゲート電極と、上記主分離構造体の間で上記ゲート電極を貫通しており、互いに向かい合う端部分を有する第１ライン部分及び第２ライン部分を含む第１補助分離構造体と、上記第１補助分離構造体と上記主分離構造体との間に配置され、上記ゲート電極を貫通する第２補助分離構造体と、を含む。上記第２補助分離構造体は、上記第２ライン部分と上記主分離構造体との間で互いに向かい合う端部分を有する。
【０００６】
本発明の技術的思想の一実施形態による３次元半導体素子を提供する。この３次元半導体素子は、基板のメモリセルアレイ領域及び連結領域を横切る主分離構造体と、上記主分離構造体の間で上記メモリセルアレイ領域上に順に積層され、且つ上記連結領域に延びており、上記連結領域で階段状に配列されるパッド領域を有するゲート電極と、上記主分離構造体の間で上記ゲート電極を貫通する第１補助分離構造体と、上記第１補助分離構造体と上記主分離構造体との間に配置され、上記ゲート電極を貫通する第２補助分離構造体と、を含む。上記第１補助分離構造体は、上記メモリセルアレイ領域を横切って上記連結領域に延びる第１ライン部分と、上記連結領域上に配置され、上記連結領域で上記第１ライン部分と向かい合う端部分を有する第２ライン部分と、を含む。上記第２補助分離構造体は、上記連結領域で互いに向かい合う端部分を有する。
【０００７】
本発明の技術的思想の一実施形態による３次元半導体素子を提供する。この３次元半導体素子は、メモリセルアレイ領域、及び上記メモリセルアレイ領域と隣接する連結領域を有する基板と、上記メモリセルアレイ領域で上記基板の表面に垂直な方向に積層され、且つ上記連結領域に延びるゲート電極と、上記メモリセルアレイ領域及び上記連結領域を横切って上記ゲート電極を貫通する主分離構造体と、上記主分離構造体の間で上記ゲート電極を貫通しており、上記連結領域で互いに向かい合う端部分を有する第１ライン部分及び第２ライン部分を含む第１補助分離構造体と、上記第１補助分離構造体の両隣に位置し、上記第１補助分離構造体と上記主分離構造体との間で上記ゲート電極を貫通する第２補助分離構造体と、を含む。上記第２補助分離構造体は、上記連結領域で互いに向かい合って離隔した端部分を有する。上記第２補助分離構造体のそれぞれは、上記第１補助分離構造体の上記第１及び第２ライン部分に比べて短い長さを有する。
【発明の効果】
【０００８】
本発明の技術的思想の実施形態によると、ゲート電極の積層数を増加させることができる３次元半導体素子を提供することができるため、半導体素子の集積度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による３次元半導体素子の概略的なブロックダイヤグラムである。
【図２】本発明の一実施形態による３次元半導体素子のメモリセルアレイ領域の例示的な例を概念的に示した回路図である。
【図３】本発明の一実施形態による３次元半導体素子の例示的な例を概念的に示した平面図である。
【図４】図３の一部を拡大して本発明の一実施形態による３次元半導体素子の例示的な例を示した平面図である。
【図５】図３の一部を拡大して本発明の一実施形態による３次元半導体素子の例示的な例を示した平面図である。
【図６】図５のＩ−Ｉ’線に沿って取られた領域を示した断面図である。
【図７】図５のＩＩ−ＩＩ’線に沿って取られた領域を示した断面図である。
【図８】本発明の一実施形態による３次元半導体素子の例示的な例を説明するために、図４及び図５の「Ｂ１」で表示された部分及び「Ｂ２」で表示された部分を拡大した平面図である。
【図９ａ】図８のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って取られた領域を示した断面図である。
【図９ｂ】図８のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿って取られた領域を示した断面図である。
【図９ｃ】図８のＶＩＩ−ＶＩＩ’線に沿って取られた領域を示した断面図である。
【図１０】本発明の一実施形態による３次元半導体素子のゲート電極の例示的な例を示した斜視図である。
【図１１】本発明の一実施形態による３次元半導体素子のゲート電極の変形例を示した斜視図である。
【図１２】本発明の一実施形態による３次元半導体素子の変形例を説明するために、図４及び図５の「Ｂ１」で表示された部分及び「Ｂ２」で表示された部分を拡大した平面図である。
【図１３ａ】図１２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って取られた領域を示した断面図である。
【図１３ｂ】図１２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿って取られた領域を示した断面図である。
【図１３ｃ】図１２のＶＩＩ−ＶＩＩ’線に沿って取られた領域を示した断面図である。
【図１４】本発明の一実施形態による３次元半導体素子の他の変形例を説明するために、図４及び図５の「Ｂ１」で表示された部分及び「Ｂ２」で表示された部分を拡大した平面図である。
【図１５】本発明の一実施形態による３次元半導体素子のさらに他の変形例を説明するために、図４及び図５の「Ｂ１」で表示された部分及び「Ｂ２」で表示された部分を拡大した平面図である。
【図１６】本発明の一実施形態による３次元半導体素子のゲート電極のさらに他の変形例を示した斜視図である。
【図１７】本発明の一実施形態による３次元半導体素子のさらに他の変形例を説明するための平面図である。
【図１８ａ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図１８ｂ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図１９ａ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図１９ｂ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図２０ａ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図２０ｂ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図２１ａ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図２１ｂ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図２２ａ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【図２２ｂ】本発明の一実施形態による３次元半導体素子の形成方法の例示的な例を示した断面図である。
【発明を実施するための形態】
【００１０】
図１を参照して、本発明の技術的思想による３次元半導体素子の例示的な例を説明する。図１は本発明の技術的思想の一実施形態による半導体素子の概略的なブロックダイヤグラムである。
【００１１】
図１を参照すると、３次元半導体素子１は、メモリセルアレイ領域ＭＡと、ローデコーダー３と、ページバッファー４と、カラムデコーダー５と、制御回路６と、を含むことができる。上記メモリセルアレイ領域ＭＡはメモリブロックＢＬＫを含むことができる。
【００１２】
上記メモリセルアレイ領域ＭＡは、複数の行と列に沿って配列されたメモリセルを含むことができる。上記メモリセルアレイ領域ＭＡに含まれる上記メモリセルは、ワードラインＷＬ、少なくとも１つの共通ソースラインＣＳＬ、ストリング選択ラインＳＳＬ、少なくとも１つの接地選択ラインＧＳＬなどを介してローデコーダー３と電気的に連結されることができ、ビットラインＢＬを介してページバッファー４及びカラムデコーダー５と電気的に連結されることができる。
【００１３】
一実施形態において、上記メモリセルのうち、同一の行に沿って配列されるメモリセルは同一のワードラインＷＬに連結され、同一の列に沿って配列されるメモリセルは同一のビットラインＢＬに連結されることができる。
【００１４】
上記ローデコーダー３は、上記メモリブロックＢＬＫに共通に連結されることができ、ブロック選択信号に応じて選択された上記メモリブロックＢＬＫのワードラインＷＬに駆動信号を提供することができる。例えば、上記ローデコーダー３は外部からアドレス情報ＡＤＤＲを受信し、受信したアドレス情報ＡＤＤＲをデコーディングして、上記メモリブロックＢＬＫに電気的に連結された上記ワードラインＷＬ、上記共通ソースラインＣＳＬ、上記ストリング選択ラインＳＳＬ、及び上記接地選択ラインＧＳＬの少なくとも一部に供給される電圧を決定することができる。
【００１５】
上記ページバッファー４は、上記ビットラインＢＬを介して上記メモリセルアレイ領域ＭＡと電気的に連結されることができる。上記ページバッファー４は、上記カラムデコーダー５によりデコーディングされたアドレスに応じて選択されたビットラインＢＬと連結されることができる。上記ページバッファー４は、動作モードに応じて、メモリセルに格納されるべきのデータを臨時に格納するか、メモリセルに格納されたデータを感知することができる。例えば、上記ページバッファー４は、プログラム動作モード時には書込み駆動（ｗｒｉｔｅ  ｄｒｉｖｅｒ）回路として動作し、読み出し動作モード時には感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）回路として動作することができる。上記ページバッファー４は、制御ロジックからパワー（例えば、電圧または電流）を受信し、選択されたビットラインＢＬにそれを提供することができる。
【００１６】
上記カラムデコーダー５は、上記ページバッファー４と外部装置（例えば、メモリコントローラー）との間にデータ送信経路を提供することができる。上記カラムデコーダー５は、外部から入力されたアドレスをデコーディングし、上記ビットラインＢＬの何れか１つを選択することができる。
【００１７】
上記カラムデコーダー５は、上記メモリブロックＢＬＫに共通に連結されることができ、ブロック選択信号に応じて選択された上記メモリブロックＢＬＫの上記ビットラインＢＬにデータ情報を提供することができる。
【００１８】
上記制御回路６は、上記３次元半導体素子１の全体的な動作を制御することができる。上記制御回路６は制御信号及び外部電圧を受信し、受信された制御信号に応じて動作することができる。上記制御回路６は、外部電圧を用いて内部動作に必要な電圧（例えば、プログラム電圧、読み出し電圧、消去電圧など）を生成する電圧発生器を含むことができる。上記制御回路６は、制御信号に応答して、読み出し、書き込み、及び／または消去動作を制御することができる。
【００１９】
図２を参照して、図１で説明した３次元半導体素子（図１の１）の上記メモリセルアレイ領域（図１のＭＡ）の回路の例示的な例を説明する。図２は上記メモリセルアレイ領域（図１のＭＡ）の例を概念的に示した回路図である。
【００２０】
図２を参照すると、上記メモリセルアレイ領域（図１のＭＡ）は、互いに直列に連結されるメモリセルＭＣと、上記メモリセルＭＣの両端に直列に連結される接地選択トランジスターＧＳＴ及びストリング選択トランジスターＳＳＴと、を含むメモリストリングＳを含むことができる。互いに直列に連結される上記メモリセルＭＣは、上記メモリセルＭＣを選択するためのワードラインＷＬにそれぞれ連結されることができる。
【００２１】
上記接地選択トランジスターＧＳＴのゲート端子は接地選択ラインＧＳＬと連結され、ソース端子は共通ソースラインＣＳＬに連結されることができる。上記ストリング選択トランジスターＳＳＴのゲート端子はストリング選択ラインＳＳＬに連結され、ソース端子は上記メモリセルＭＣのドレイン端子に連結されることができる。
【００２２】
図２では、互いに直列に連結される上記メモリセルＭＣに、上記接地選択トランジスターＧＳＴと上記ストリング選択トランジスターＳＳＴが１つずつ連結される構造を示したが、これと異なって、複数の接地選択トランジスターＧＳＴまたは複数のストリング選択トランジスターＳＳＴが連結されてもよい。
【００２３】
一実施形態において、上記ワードラインＷＬのうち最下位のワードラインＷＬと上記接地選択ラインＧＳＬとの間に第１ダミーラインＤＬ１が配置されることができ、上記ワードラインＷＬのうち最上位のワードラインＷＬと上記ストリング選択ラインＳＳＬとの間に第２ダミーラインＤＬ２が配置されることができる。上記第１ダミーラインＤＬ１は１本または複数本が配置されることができ、上記第２ダミーラインＤＬ２は１本または複数本が配置されることができる。
【００２４】
上記ストリング選択トランジスターＳＳＴのドレイン端子はビットラインＢＬに連結されることができる。上記ストリング選択トランジスターＳＳＴのゲート端子に上記ストリング選択ラインＳＳＬを介して信号が印加されると、上記ビットラインＢＬを介して印加される信号が互いに直列に連結されたメモリセルＭＣに伝達されることで、データの読み出し、書き込み動作が実行されることができる。また、基板を介して所定の消去電圧を印加することで、上記メモリセルＭＣに記録されたデータを消去する消去動作が実行されることもできる。
【００２５】
本発明の一実施形態による３次元半導体素子は少なくとも１つのダミーストリングＤＳを含むことができる。上記ダミーストリングＤＳは、上記ビットラインＢＬと電気的に分離されるダミーチャンネルを含むストリングであることができる。
【００２６】
次に、図３及び図４を参照して、本発明の一実施形態による３次元半導体素子の例示的な例を説明する。図３は、本発明の一実施形態による３次元半導体素子のメモリセルアレイ領域の例示的な例を概念的に示した平面図であり、図４は、図３の「Ａ」で表示された部分を拡大して本発明の一実施形態による３次元半導体素子の例示的な例を示した平面図である。
【００２７】
図３及び図４を参照すると、メモリセルアレイ領域ＭＡ上にメモリブロックＢＬＫが配置されることができる。上記メモリセルアレイ領域ＭＡの少なくとも何れか一側に連結領域ＩＡが配置されることができる。例えば、上記連結領域ＩＡは、上記メモリセルアレイ領域ＭＡの互いに対向する両側に配置されることができる。
【００２８】
一実施形態において、上記メモリセルアレイ領域ＭＡは上記メモリセル（図２のＭＣ）が配置される領域であり、上記連結領域ＩＡは、上記ストリング選択ライン（図２のＳＳＬ）、上記ワードライン（図２のＷＬ）、及び／または上記接地選択ライン（図２のＧＳＬ）に電気的信号または電圧を印加するためのコンタクトプラグと接触するゲート電極のパッド領域が配置される領域であることができる。上記メモリブロックＢＬＫは、上記メモリセルアレイ領域ＭＡ及び上記連結領域ＩＡを横切る主分離構造体ＭＳの間に配置されることができる。それぞれの上記メモリブロックＢＬＫは、互いに隣接する一対の主分離構造体ＭＳの間に位置することができる。したがって、互いに隣接する一対の主分離構造体ＭＳの間には、１つのメモリブロックＢＬＫが位置することができる。
【００２９】
以下、互いに隣接する一対の主分離構造体ＭＳの間に位置する構成要素を中心に説明する。
【００３０】
上記主分離構造体ＭＳの間には複数の補助分離構造体が配置されることができる。上記主分離構造体ＭＳは第１方向（Ｘ）に延びるライン状を有することができる。それぞれの上記複数の補助分離構造体は、上記第１方向（Ｘ）に延びるライン状またはバー状を有することができる。それぞれの上記複数の補助分離構造体は、上記主分離構造体ＭＳに比べて短い長さのライン状またはバー状を有することができる。
【００３１】
上記複数の補助分離構造体は、第１補助分離構造体ＳＳ１と、第２補助分離構造体ＳＳ２と、を含むことができる。
【００３２】
上記第１補助分離構造体ＳＳ１は、互いに離隔して互いに向かい合う端部分を有する第１ライン部分ＳＳ１ａ及び第２ライン部分ＳＳ１ｂを含むことができる。
【００３３】
上記第１補助分離構造体ＳＳ１の上記第１ライン部分ＳＳ１ａは、上記メモリセルアレイ領域ＭＡを横切って上記連結領域ＩＡの一部まで延びることができ、上記第１補助分離構造体ＳＳ１の上記第２ライン部分ＳＳ１ｂは、上記連結領域ＩＡに配置され、上記第１ライン部分ＳＳ１ａの端部分と向かい合う端部分を有することができる。
【００３４】
上記第２補助分離構造体ＳＳ２は、上記第１補助分離構造体ＳＳ１と上記主分離構造体ＭＳとの間に配置されることができる。上記第２補助分離構造体ＳＳ２は、上記第１方向（Ｘ）に沿って配列される複数のライン状またはバー状に配置され、互いに離隔していることができる。それぞれの上記第２補助分離構造体ＳＳ２は、上記第１補助分離構造体ＳＳ１の上記第１及び第２ライン部分ＳＳ１ａ、ＳＳ１ｂに比べて上記第１方向（Ｘ）における長さをより短くすることが可能である。
【００３５】
一例において、上記第２補助分離構造体ＳＳ２は、上記第１補助分離構造体ＳＳ１の上記第２ライン部分ＳＳ１ｂと上記主分離構造体ＭＳとの間に配置されることができる。上記第２補助分離構造体ＳＳ２は、上記第１補助分離構造体ＳＳ１の上記第２ライン部分ＳＳ１ｂと上記主分離構造体ＭＳとの間で互いに向かい合う端部分を有することができる。上記第２補助分離構造体ＳＳ２の互いに向かい合う端部分は上記第１方向（Ｘ）に沿って配列されることができる。
【００３６】
上述の上記主分離構造体ＭＳの間には、上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２とともに、種々の構成要素が配置されることができる。このような上記主分離構造体ＭＳ、及び上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２を含む３次元半導体素子の例示的な例について、図５、図６、図７、図８、図９ａ、図９ｂ、及び図９ｃを参照して説明する。図５は図３の「Ａ」で表示された部分を拡大して本発明の一実施形態による３次元半導体素子の例示的な例を示した平面図であり、図６は図５のＩ−Ｉ’線に沿って取られた領域を示した断面図であり、図７は図５のＩＩ−ＩＩ’線に沿って取られた領域を示した断面図であり、図８は図４及び図５の「Ｂ１」で表示された部分及び「Ｂ２」で表示された部分を拡大した平面図であり、図９ａは図８のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って取られた領域を示した断面図であり、図９ｂは図８のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿って取られた領域を示した断面図であり、図９ｃは図８のＶＩＩ−ＶＩＩ’線に沿って取られた領域を示した断面図である。
【００３７】
図５から図８、図９ａ、図９ｂ、及び図９ｃを参照すると、図３及び図４を参照して説明したような上記主分離構造体ＭＳ、及び上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２が基板１０３上に配置されることができる。
【００３８】
上記基板１０３は、シリコンなどのような半導体物質で形成可能な半導体基板であることができる。上記基板１０３はバルクシリコン基板またはＳＯＩ基板であることができる。
【００３９】
上記主分離構造体ＭＳ、及び上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２は、上記基板１０３の表面１０３ｓに水平な第１方向（Ｘ）に延びるライン状を有することができる。
【００４０】
上記主分離構造体ＭＳの間の上記基板１０３上にゲート電極ＧＥが配置されることができる。上記ゲート電極ＧＥは、ドープポリシリコン、金属窒化物（例えば、ＴｉＮ）、金属シリサイド（例えば、ＷＳｉ、ＴｉＳｉ、ＴａＳｉなど）、または金属（例えば、Ｗ）の少なくとも１つを含む導電性物質で形成されることができる。上記ドープポリシリコンは、Ｎ型不純物（例えば、Ｐ、Ａｓなど）またはＰ型不純物（例えば、Ｂなど）を含むポリシリコンであることができる。
【００４１】
上記ゲート電極ＧＥは、上記メモリセルアレイ領域ＭＡ上で上記基板１０３の表面１０３ｓに垂直な方向（Ｚ）に順に積層され、且つ互いに離隔しており、上記連結領域ＩＡ上に延びることができる。上記ゲート電極ＧＥは、上記基板１０３の表面１０３ｓに垂直な方向（Ｚ）に配列され、且つ層間絶縁層１０６によって離隔することができる。上記層間絶縁層１０６のうち最下位の層間絶縁層は、上記ゲート電極ＧＥのうち最下位のゲート電極と上記基板１０３との間に介在されることができる。
【００４２】
上記ゲート電極ＧＥは、１つまたは複数の下部ゲート電極ＧＥ＿ｇ、ＧＥ＿ｄ１と、上記１つまたは複数の下部ゲート電極ＧＥ＿ｇ、ＧＥ＿ｄ１上に配置される複数の中間ゲート電極ＧＥ＿ｗと、上記複数の中間ゲート電極ＧＥ＿ｗ上に配置される複数の上部ゲート電極ＧＥ＿ｓ、ＧＥ＿ｄ２と、を含むことができる。
【００４３】
一例において、上記１つまたは複数の下部ゲート電極ＧＥ＿ｇ、ＧＥ＿ｄ１は複数個が配置されることができる。上記複数の下部ゲート電極ＧＥ＿ｇ、ＧＥ＿ｄ１は、下部選択ゲート電極ＧＥ＿ｇと、上記下部選択ゲート電極ＧＥ＿ｇ上に配置される１つまたは複数の下部ダミーゲート電極ＧＥ＿ｄ１と、を含むことができる。上記下部選択ゲート電極ＧＥ＿ｇは、図１及び図２で説明した上記接地選択ライン（図１及び図２のＧＳＬ）であることができる。
【００４４】
上記複数の中間ゲート電極ＧＥ＿ｗは、図１及び図２で説明した上記ワードライン（図１及び図２のＷＬ）であることができる。
【００４５】
一実施形態において、上記１つまたは複数の上部ゲート電極ＧＥ＿ｓ、ＧＥ＿ｄ２は複数個が配置されることができる。上記複数の上部ゲート電極ＧＥ＿ｓ、ＧＥ＿ｄ２のうち、最上位の上部ゲート電極及び／または次上位のゲート電極は上部選択ゲート電極ＧＥ＿ｓであることができ、上記上部選択ゲート電極ＧＥ＿ｓと上記複数の中間ゲート電極ＧＥ＿ｗとの間に位置する１つまたは複数の上部ゲート電極は上部ダミーゲート電極ＧＥ＿ｄ２であることができる。上記上部選択ゲート電極ＧＥ＿ｓは、図１及び図２で説明した上記ストリング選択ライン（図１及び図２のＳＳＬ）であることができる。
【００４６】
上記第１補助分離構造体ＳＳ１において、上記第１ライン部分ＳＳ１ａは上記上部選択ゲート電極ＧＥ＿ｓを横切っており、上記第２ライン部分ＳＳ１ｂは上記上部選択ゲート電極ＧＥ＿ｓから離隔されることが可能である。一例において、上記第２補助分離構造体ＳＳ２は上記上部選択ゲート電極ＧＥ＿ｓから離隔されることが可能である。
【００４７】
上記連結領域ＩＡ上において、上記複数の中間ゲート電極ＧＥ＿ｗ上に配置され、上記上部ゲート電極ＧＥ＿ｓ、ＧＥ＿ｄ２の一部と向かい合うフローティングダミーゲート電極ＧＥ＿ｆが配置されることができる。上記フローティングダミーゲート電極ＧＥ＿ｆは上記ゲート電極ＧＥと同一の物質で形成されることができる。上記フローティングダミーゲート電極ＧＥ＿ｆは、上記上部ゲート電極ＧＥ＿ｓ、ＧＥ＿ｄ２に向かう方向に順に低くなる階段状に配列されるフローティングパッド領域Ｐｆを含むことができる。上記フローティングダミーゲート電極ＧＥ＿ｆは上記メモリセルアレイ領域ＭＡから離隔されることが可能である。
【００４８】
上記ゲート電極ＧＥは上記主分離構造体ＭＳの間に配置されることができる。上記主分離構造体ＭＳが、上記ゲート電極ＧＥを横切って貫通するともいえる。上記ゲート電極ＧＥは、上記主分離構造体ＭＳの間で上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２によって貫通されることができる。
【００４９】
上記主分離構造体ＭＳ、及び上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２のそれぞれは、導電性パターン１８０と、上記導電性パターン１８０の側面を覆うスペーサー１７６と、を含むことができる。上記スペーサー１７６は、シリコン酸化物またはシリコン窒化物などのような絶縁性物質で形成されることができる。上記スペーサー１７６は上記導電性パターン１８０と上記ゲート電極ＧＥを離隔させることができる。上記導電性パターン１８０は、ドープポリシリコン、窒化チタンなどのような金属窒化物、またはタングステンなどのような金属の少なくとも１つを含む導電性物質で形成されることができる。一例において、上記導電性パターン１８０はソースコンタクトプラグと命名されることもできる。
【００５０】
上記主分離構造体ＭＳ、及び上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２の下部の上記基板１０３内に不純物領域１７８が配置されることができる。上記不純物領域１７８は、図１及び図２で説明した上記共通ソースライン（図１及び図２のＣＳＬ）を形成することができる。上記不純物領域１７８はＮ型の導電型を有することができ、上記不純物領域１７８に隣接する上記基板１０３の部分はＰ型の導電型を有することができる。
【００５１】
上記上部選択ゲート電極ＧＥ＿ｓを横切って、上記主及び補助分離構造体ＭＳ、ＳＳ１、ＳＳ２の長さ方向、すなわち、上記第１方向（Ｘ）に上記上部選択ゲート電極ＧＥ＿ｓを分離させる絶縁性ラインパターンＩＳＰが配置されることができる。上記絶縁性ラインパターンＩＳＰは、上記複数の中間ゲート電極ＧＥ＿ｗより高いレベルに配置されることができる。上記絶縁性ラインパターンＩＳＰの端部分は、上記第２補助分離構造体ＳＳ２の端部分と向かい合うことができる。上記絶縁性ラインパターンＩＳＰはシリコン酸化物で形成されることができる。一例において、上記絶縁性ラインパターンＩＳＰは、上記第１方向（Ｘ）に延びるライン状を有し、上記第１補助分離構造体ＳＳ１の上記第１ライン部分ＳＳ１ａと上記主分離構造体ＭＳとの間に介在されることができる。一例において、上記第２補助分離構造体ＳＳ２は上記上部選択ゲート電極ＧＥ＿ｓから離隔されることが可能である。
【００５２】
上記ゲート電極ＧＥは、上記連結領域ＩＡ上で３次元的に配列されるパッド領域を有することができる。このようにパッド領域を３次元的に配列することで、半導体素子を高集積化させることができる。
【００５３】
上記上部選択ゲート電極ＧＥ＿ｓは上部選択パッド領域Ｐｓを含むことができ、上記上部ダミーゲート電極ＧＥ＿ｄ２は上部ダミーパッド領域Ｐｄ２を含むことができる。上記上部選択パッド領域Ｐｓ及び上記上部ダミーパッド領域Ｐｄ２は、上記上部ゲート電極ＧＥ＿ｓ、ＧＥ＿ｄ２の上部パッド領域Ｐｓ、Ｐｄ２を構成することができる。
【００５４】
上記上部パッド領域Ｐｓ、Ｐｄ２は、図６に示されるように、上記メモリセルアレイ領域ＭＡから遠くなる第１方向（Ｘ）に順に低くなり、図９ａに示されるように、上記第１方向（Ｘ）に垂直な第２方向（Ｙ）に同一のレベルに位置するように配列されることができる。上記第１及び第２方向（Ｘ、Ｙ）は上記基板１０３の表面１０３ｓに水平であることができる。
【００５５】
上記下部ゲート電極ＧＥ＿ｇ、ＧＥ＿ｄ１のうち、上記下部選択ゲート電極ＧＥ＿ｇは下部選択パッド領域Ｐｇを含むことができ、上記下部ダミーゲート電極ＧＥ＿ｄ１は下部ダミーパッド領域Ｐｄ１を含むことができる。
【００５６】
上記フローティングダミーゲート電極ＧＥ＿ｆはフローティングダミーパッド領域Ｐｆを含むことができる。上記フローティングダミーパッド領域Ｐｆは、上記メモリセルアレイ領域ＭＡに向かう方向に低くなる階段状に配列されることができる。上記複数の中間ゲート電極ＧＥ＿ｗは中間パッド領域Ｐｗを含むことができる。上記中間パッド領域Ｐｗは、上記メモリセルアレイ領域ＭＡから上記連結領域ＩＡに向かう上記第１方向（Ｘ）に第１段差を有するように低くなる階段状、及び上記第１方向（Ｘ）に垂直な上記第２方向（Ｙ）に上記第１段差よりも小さい第２段差を有するように順に低くなる階段状に配列されることができる。
【００５７】
図８のような平面視において、上記中間パッド領域Ｐｗの間の第１境界ＰＢ１は、上記第１方向（Ｘ）に沿って配列され、且つ上記第２方向（Ｙ）に実質的に平行であることができ、上記中間パッド領域Ｐｗの間の第２境界ＰＢ２は、上記第２方向（Ｙ）に沿って配列され、且つ上記第１方向（Ｘ）に実質的に平行であることができる。
【００５８】
上記基板１０３上に垂直構造体ＶＳが配置されることができる。上記垂直構造体ＶＳは、メモリセル垂直構造体ＶＳｃ及びダミー垂直構造体ＶＳｄを含むことができる。上記垂直構造体ＶＳは上記ゲート電極ＧＥを貫通することができる。
【００５９】
一例において、上記基板１０３上に、上記ゲート電極ＧＥを覆って順に積層される第１絶縁層１３２、第２絶縁層１６３、及び第３絶縁層１８1が配置されることができる。上記垂直構造体ＶＳは、上記第１絶縁層１３２を貫通して上記ゲート電極ＧＥを貫通することができる。上記主分離構造体ＭＳ、及び上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２は、上記第１及び第２絶縁層１３２、１６３を貫通して上記ゲート電極ＧＥを貫通することができる。上記主分離構造体ＭＳ、及び上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２の上部面は、上記垂直構造体ＶＳの上部面より高いレベルに位置することができる。
【００６０】
上記メモリセル垂直構造体ＶＳｃは上記メモリセルアレイ領域ＭＡ上に配置されることができる。上記ダミー垂直構造体ＶＳｄの一部は、上記メモリセルアレイ領域ＭＡ上で上記絶縁性ラインパターンＩＳＰを貫通することができ、残りは、上記連結領域ＩＡ上で上記主分離構造体ＭＳの間に配置されることができる。上記メモリセルアレイ領域ＭＡ上における上記垂直構造体ＶＳの配置密度は、上記連結領域ＩＡ上における上記垂直構造体ＶＳの配置密度をより高くすることが可能である。上記メモリセル垂直構造体ＶＳｃの配置密度は、上記ダミー垂直構造体ＶＳｄの配置密度をより高くすることが可能である。
【００６１】
一例において、上記連結領域ＩＡ上における上記ダミー垂直構造体ＶＳｄは上記パッド領域を貫通することができる。
【００６２】
それぞれの上記垂直構造体ＶＳは、半導体パターン１４５、コアパターン１５７、パッドパターン１６０、チャンネル半導体層１５４、及び第１ゲート誘電体１５１を含むことができる。上記ゲート電極ＧＥの上／下部面に配置されるとともに、上記メモリセル垂直構造体ＶＳｃと上記ゲート電極ＧＥとの間に延びる第２ゲート誘電体１６９が配置されることができる。
【００６３】
上記半導体パターン１４５は上記基板１０３と接触することができる。一例において、上記半導体パターン１４５はＳＥＧ工程により形成可能なエピタキシャル物質層であることができる。
【００６４】
上記コアパターン１５７は上記半導体パターン１４５上に配置され、絶縁性物質（例えば、シリコン酸化物など）で形成されることができる。上記パッドパターン１６０は上記コアパターン１５７上に配置されることができる。上記パッドパターン１６０はＮ型の導電型を有するポリシリコンで形成されることができ、ドレイン領域であることができる。上記パッドパターン１６０は上記ゲート電極ＧＥより高いレベルに配置されることができる。
【００６５】
上記チャンネル半導体層１５４は、上記半導体パターン１４５と接触し、且つ上記基板１０３の表面１０３ｓに垂直な方向（Ｚ）に延びることができる。上記チャンネル半導体層１５４は上記コアパターン１５７の側面を覆うことができ、上記パッドパターン１６０と接触することができる。上記チャンネル半導体層１５４は、上記ゲート電極ＧＥの上記ワードライン（図１及び図２のＷＬ）を含むことができる上記中間ゲート電極ＧＥ＿ｗ、及び上記ストリング選択ライン（図１及び図２のＳＳＬ）を含むことができる上記上部ゲート電極ＧＥ＿ｓ、ＧＥｄを貫通することができる。上記チャンネル半導体層１５４はポリシリコン層で形成されることができる。
【００６６】
上記第１ゲート誘電体１５１は、上記チャンネル半導体層１５４の外側を覆い、且つ上記チャンネル半導体層１５４と上記ゲート電極ＧＥとの間に配置されることができる。
【００６７】
上記第１及び第２ゲート誘電体１５１、１６９の何れか１つは、情報を格納可能な層を含むことができる。例えば、上記第１ゲート誘電体１５１は情報を格納可能な層を含むことができるが、本発明の技術的思想はこれに限定されない。例えば、上記第２ゲート誘電体１６９が情報を格納可能な層を含むことができる。以下では、上記第１ゲート誘電体１５１が情報を格納可能な層を含む例を説明する。
【００６８】
上記第１ゲート誘電体１５１は、トンネル誘電体層１４８、情報格納層１４７、及びブロッキング誘電体層１４６を含むことができる。上記情報格納層１４７は、上記トンネル誘電体層１４８と上記ブロッキング誘電体層１４６との間に配置されることができる。上記トンネル誘電体層１４８は上記チャンネル半導体層１５４に近く、上記ブロッキング誘電体層１４６は上記ゲート電極ＧＥに近くすることが可能である。
【００６９】
上記トンネル誘電体層１４８は、シリコン酸化物及び／または不純物ドープシリコン酸化物を含むことができる。上記ブロッキング誘電体層１４６は、シリコン酸化物及び／または高誘電体を含むことができる。
【００７０】
上記情報格納層１４７は、上記チャンネル半導体層１５４と上記ゲート電極ＧＥの上記中間ゲート電極ＧＥ＿ｗとの間に介在されることができ、フラッシュメモリ素子などのような不揮発性メモリ素子で情報を格納するための層であることができる。例えば、上記情報格納層１４７は、フラッシュメモリ素子などのような不揮発性メモリ素子の動作条件に応じて、上記チャンネル半導体層１５４から上記トンネル誘電体層１４８を介して注入された電子をトラップして保持（ｒｅｔｅｎｔｉｏｎ）するか、または上記情報格納層１４７内のトラップされた電子を消去できる物質、例えば、シリコン窒化物で形成されることができる。上記第２ゲート誘電体１６９は高誘電体（例えば、ＡｌＯなど）を含むことができる。
【００７１】
上記情報格納層１４７は、上記ゲート電極ＧＥのうち、上記ワードライン（図１及び図２のＷＬ）に相応する上記中間ゲート電極ＧＥ＿ｗと向かい合う領域で情報を格納することができる。上記メモリセル垂直構造体ＶＳｃの何れか１つのセル垂直構造体内の情報格納層１４７において、情報を格納できる領域は上記基板１０３の表面に垂直な方向に配列されることができ、上記メモリセル（図２のＭＣ）で定義されることができる。したがって、上記メモリセル垂直構造体ＶＳｃは図２で説明した上記メモリストリング（図２のＳ）を構成することができ、上記ダミー垂直構造体ＶＳｄは図２で説明した上記ダミーストリング（図２のＤＳ）を構成することができる。
【００７２】
上記メモリセル垂直構造体ＶＳｃ上にビットラインコンタクトプラグ１８２が配置されることができる。
【００７３】
上記ゲート電極ＧＥのパッド領域上にコンタクトプラグ１８４が配置されることができる。上記コンタクトプラグ１８４は、上記下部選択ゲート電極ＧＥ＿ｇの上記下部選択パッド領域Ｐｇと電気的に連結される下部選択コンタクトプラグ１８４ｇと、上記複数の中間ゲート電極ＧＥ＿ｗの上記中間パッド領域Ｐｗと電気的に連結される中間コンタクトプラグ１８４ｗと、上記上部選択ゲート電極ＧＥ＿ｓの上記上部選択パッド領域Ｐｓと電気的に連結される上部選択コンタクトプラグ１８４ｓと、上記下部及び上部ダミーパッド領域Ｐｄ１、Ｐｄ２及び上記フローティングパッド領域Ｐｆ上のダミーコンタクトプラグ１８４ｄと、を含むことができる。
【００７４】
図１０を参照して、上記ゲート電極ＧＥの例示的な例を説明する。図１０は、上記ゲート電極ＧＥのうち、上記複数の中間ゲート電極ＧＥ＿ｗの例示的な例を示した斜視図である。
【００７５】
図１０を参照すると、上述のように、上記複数の中間ゲート電極ＧＥ＿ｗは、図８で説明したように上記第２方向（Ｙ）に順に低くなるパッド領域Ｐｗを含むことができる。上記パッド領域Ｐｗは、上記コンタクトプラグと接触するコンテック領域を含むことができる。
【００７６】
上記複数の中間ゲート電極ＧＥ＿ｗは、上記第１補助分離構造体（図５及び図８のＳＳ１）の上記第１及び第２ライン部分（図５及び図８のＳＳ１ａ、ＳＳ１ｂ）の互いに向かい合う端部分の間に位置する第１ゲート連結部分ＧＥａと、上記第２補助分離構造体（図５及び図８のＳＳ２）の互いに向かい合う端部分の間に位置する第２ゲート連結部分ＧＥｂと、を含むことができる。上記第２ゲート連結部分ＧＥｂは、上記第１ゲート連結部分ＧＥａに比べて上記主分離構造体ＭＳに近くすることが可能である。
【００７７】
上記第１及び第２ゲート連結部分ＧＥａ、ＧＥｂを有するゲート電極は、上記複数の中間ゲート電極ＧＥ＿ｗ及び上記下部選択ゲート電極ＧＥ＿ｇであることができる。一例において、上記上部選択ゲート電極ＧＥ＿ｓは上記第１及び第２ゲート連結部分ＧＥａ、ＧＥｂを有することができない。
【００７８】
一実施形態において、上記ゲート電極ＧＥのパッド領域は上記ゲート電極ＧＥと同一の厚さを有することができるが、本発明の技術的思想はこれに限定されない。例えば、上記ゲート電極ＧＥは、上記連結領域ＩＡで上記ゲート電極ＧＥより厚さが増加されたパッド領域を有するように変形されることができる。このような上記ゲート電極ＧＥの変形例を斜視図で示した図１１のように、上記ゲート電極ＧＥの上記中間ゲート電極ＧＥ＿ｗは第１厚さｔ１を有し、上記中間ゲート電極ＧＥ＿ｗの上記中間パッド領域Ｐｗは、上記第１厚さｔ１よりも大きい第２厚さｔ２を有することができる。
【００７９】
一実施形態において、上記ダミー垂直構造体ＶＳｄは、上記パッド領域Ｐｓ、Ｐｄ、Ｐｗの間の境界から離隔されるように配置されることができ、上記第１補助分離構造体ＳＳ１の上記第１及び第２ライン部分ＳＳ１ａ、ＳＳ１ｂの互いに向かい合う端部分の間、及び／または上記第２補助分離構造体ＳＳ２の互いに向かい合う端部分の間には配置されないようにすることが可能であるが、本発明の技術的思想はこれに限定されない。上記ダミー垂直構造体ＶＳｄの変形例を、図１２、図１３ａ、図１３ｂ、及び図１３ｃを参照して説明する。図１２は、本発明の一実施形態による３次元半導体素子の変形例を説明するために、図４及び図５の「Ｂ１」で表示された部分及び「Ｂ２」で表示された部分を拡大した平面図であり、図１３ａは図１２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って取られた領域を示した断面図であり、図１３ｂは図１２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿って取られた領域を示した断面図であり、図１３ｃは図１２のＶＩＩ−ＶＩＩ’線に沿って取られた領域を示した断面図である。
【００８０】
図１２、図１３ａ、図１３ｂ、及び図１３ｃを参照すると、上記連結領域ＩＡ内において、ダミー垂直構造体ＶＳｄの一部は、上記第１補助分離構造体ＳＳ１の上記第１及び第２ライン部分ＳＳ１ａ、ＳＳ１ｂの互いに向かい合う端部分の間、及び／または上記第２補助分離構造体ＳＳ２の互いに向かい合う端部分の間に配置されることができる。ここで、上記第１補助分離構造体ＳＳ１の上記第１及び第２ライン部分ＳＳ１ａ、ＳＳ１ｂの互いに向かい合う端部分及び上記第２補助分離構造体ＳＳ２の互いに向かい合う端部分は、上記第１方向（Ｘ）に沿って配列される端部分であることができる。
【００８１】
一例において、ダミー垂直構造体ＶＳｄの一部は、上記第２方向（Ｙ）に沿って配列され、上記第１方向（Ｘ）に平行な上記中間パッド領域Ｐｗの間の上記第２境界ＰＢ２に位置することができる。
【００８２】
一例において、上記ダミー垂直構造体ＶＳｄは、上記第１方向（Ｘ）に沿って配列され、上記第２方向（Ｙ）に平行な上記中間パッド領域Ｐｗの間の上記第１境界ＰＢ１から離隔されることが可能であるが、本発明の技術的思想はこれに限定されない。図１４に示されるように、上記ダミー垂直構造体ＶＳｄの一部は、上記第１方向（Ｘ）に沿って配列され、上記第２方向（Ｙ）に平行な上記中間パッド領域Ｐｗの間の上記第１境界ＰＢ１を貫通することができる。したがって、図１４を参照すると、上記ダミー垂直構造体ＶＳｄの一部は、上記中間ゲート電極（図１０のＧＥ＿ｗ）の上記第１及び第２ゲート連結部分（図１０のＧＥａ、ＧＥｂ）を貫通することが分かる。
【００８３】
一実施形態において、上記第２方向（Ｙ）に沿って配列され、上記第１方向（Ｘ）に平行な上記中間パッド領域Ｐｗの間の上記第２境界ＰＢ２は、上記補助分離構造体ＳＳ１、ＳＳ２の互いに向かい合う端部分の間に配置されることができるが、本発明の技術的思想はこれに限定されない。図１５及び図１６を参照して、上記第２方向（Ｙ）に沿って配列される上記中間パッド領域Ｐｗについて説明する。図１５は、本発明の一実施形態による３次元半導体素子のさらに他の変形例を説明するために、図４及び図５の「Ｂ１」で表示された部分及び「Ｂ２」で表示された部分を拡大した平面図であり、図１６は、本発明の一実施形態による３次元半導体素子のゲート電極ＧＥのさらに他の変形例を示した斜視図である。
【００８４】
図１５及び図１６を参照すると、図１５のような平面視において、上記第２方向（Ｙ）に沿って配列される上記中間パッド領域Ｐｗの間の上記第２境界ＰＢ２は、上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２と重ならないようにすることが可能である。
【００８５】
一実施形態によると、上記絶縁性ラインパターンＩＳＰは、上記複数の中間ゲート電極ＧＥ＿ｗ上に配置され、上記上部選択ゲート電極ＧＥ＿ｓを横切って貫通することができる。上記絶縁性ラインパターンＩＳＰは、上記メモリセルアレイ領域ＭＡ上で上記上部選択ゲート電極ＧＥ＿ｓを横切って上記連結領域ＩＡに延び、上記上部選択パッド領域Ｐｓの間を通ることができるが、本発明の技術的思想はこれに限定されない。例えば、本発明の一実施形態による３次元半導体素子のさらに他の変形例を説明するための図１７の平面図のように、上記絶縁性ラインパターンＩＳＰは、上記メモリセルアレイ領域ＭＡで上記上部選択ゲート電極ＧＥ＿ｓを横切って、上記上部選択パッド領域Ｐｓの間には上記第２補助分離構造体ＳＳ２が配置されることができる。
【００８６】
次に、図１８ａから図２２ｂを参照して、本発明の技術的思想による３次元半導体素子の形成方法の例示的な例を説明する。図１８ａから図２２ｂにおいて、図１８ａ、図１９ａ、図２０ａ、図２１ａ、及び図２２ａは、図５のＩ−Ｉ’線に沿って取られた領域を示した断面図であり、図１８ｂ、図１９ｂ、図２０ｂ、図２１ｂ、及び図２２ｂは、図５のＶＩＩＩ−ＶＩＩＩ’線に沿って取られた領域を示した断面図である。
【００８７】
図５、図１８ａ及び図１８ｂを参照すると、メモリセルアレイ領域ＭＡ及び連結領域ＩＡを有する基板１０３の表面１０３ｓ上に、層間絶縁層１０６及び犠牲層１０９を含むモールド構造体１１２を形成することができる。上記層間絶縁層１０６はシリコン酸化物で形成することができ、上記犠牲層１０９はシリコン窒化物で形成することができる。
【００８８】
上記層間絶縁層１０６及び上記犠牲層１０９は交互に繰り返して形成され、最下位の層及び最上位の層は層間絶縁層であることができる。上記犠牲層１０９のうち、最下位に位置する犠牲層及び最上位に位置する犠牲層は、パターニングされた犠牲層であることができる。
【００８９】
上記層間絶縁層１０６及び上記犠牲層１０９を有する基板１０３上に、互いに離隔した第１マスクパターン１１８ａ及び第２マスクパターン１２１ａを形成することができる。
【００９０】
一例において、上記第１マスクパターン１１８ａは、上記メモリセルアレイ領域ＭＡの全体を覆い、且つ上記連結領域ＩＡの一部上に延びることができる。上記第１マスクパターン１１８ａは、上記犠牲層１０９のうち、最上位に位置するパターニングされた犠牲層を覆うことができる。上記第２マスクパターン１２１ａは上記連結領域ＩＡの一部上に形成することができる。
【００９１】
一例において、上記メモリブロックＢＬＫのうち互いに隣接する一対のメモリブロックＢＬＫ上に、１つの第２マスクパターン１２１ａを四角形状に形成することができる。上記第１及び第２マスクパターン１１８ａ、１２１ａは、フォトレジストパターンで形成することができる。
【００９２】
上記第１及び第２マスクパターン１１８ａ、１２１ａをエッチングマスクとして用いて、上記層間絶縁層１０６及び上記犠牲層１０９のうち上記第１及び第２マスクパターン１１８ａ、１２１ａと重ならない１つの層間絶縁層及び１つの犠牲層を順にエッチングすることができる。
【００９３】
図５、図１９ａ、及び図１９ｂを参照すると、上記第１及び第２マスクパターン（図１８ａ及び図１８ｂの１１８ａ、１２１ａ）のサイズを減少させる第１トリミング工程を進行することができる。上記第１トリミング工程は、上記第１及び第２マスクパターン（図１８ａ及び図１８ｂの１１８ａ、１２１ａ）の、上記基板１０３の表面に水平な方向におけるサイズを減少させるための部分エッチングまたは等方性エッチング工程であることができる。したがって、上記第１トリミング工程によりサイズが減少された上記第１及び第２マスクパターン１１８ｂ、１２１ｂを用いて、上記層間絶縁層１０６及び上記犠牲層１０９のうち上記第１及び第２マスクパターン１１８ｂ、１２１ｂと重ならない１つの層間絶縁層及び１つの犠牲層を順にエッチングすることができる。
【００９４】
図５、図２０ａ、及び図２０ｂを参照すると、上記第１及び第２マスクパターン（図１９ａ及び図１９ｂの１１８ｂ、１２１ｂ）のサイズをさらに減少させる第２トリミング工程を進行することができる。上記第２トリミング工程は、上記第１及び第２マスクパターン（図１９ａ及び図１９ｂの１１８ｂ、１２１ｂ）の、上記基板１０３の表面に水平な方向におけるサイズを減少させるための部分エッチングまたは等方性エッチング工程であることができる。
【００９５】
したがって、上記第２トリミング工程によりサイズが減少された上記第１及び第２マスクパターン１１８ｃ、１２１ｃを用いて、上記層間絶縁層１０６及び上記犠牲層１０９のうち上記第１及び第２マスクパターン１１８ｃ、１２１ｃと重ならない１つの層間絶縁層及び１つの犠牲層を順にエッチングすることができる。
【００９６】
図５、図２１ａ、及び図２１ｂを参照すると、上記第１及び第２マスクパターン（図２０ａ及び図２０ｂの１１８ｃ、１２１ｃ）を除去した後、上記第２マスクパターン１２１ｃが除去された領域内に、一定の高さに低くなる階段を形成する階段工程を進行することができる。したがって、第１方向（Ｘ）に第１段差を有するように低くなる階段（ＳＴｘ２）、及び上記第１方向（Ｘ）に上記第１段差よりも小さい第２段差を有するように低くなる階段（ＳＴｘ１、ＳＴｘ３）、上記第１方向（Ｘ）に垂直な第２方向（Ｙ）に上記第２段差を有するように低くなる階段（ＳＴｙ、ＳＴｙ）が形成されることができる。
【００９７】
図５、図２２ａ、及び図２２ｂを参照すると、上記モールド構造体１１２上に第１絶縁層１３２を形成することができる。上記第１絶縁層１３２を貫通し、上記モールド構造体１１２の上記犠牲層１０９のうち最上位の犠牲層及び次上位の犠牲層を貫通する絶縁性ラインパターン（図７のＩＳＰ）を形成することができる。
【００９８】
変形例において、上記第１絶縁層１３２を形成する前に、上記層間絶縁層１０６のうち最上位に位置する層間絶縁層を除去することで、上記犠牲層１０９を露出させることができる。次に、上記犠牲層１０９のうち上述のパッド領域に相応する犠牲層上に、上記犠牲層と同一の物質を形成することで、上記犠牲層の厚さを増加させることができる。このように厚さが増加された犠牲層の部分は、図１１で説明した上記厚さが増加されたパッド領域（図１１のＰｗ）を形成するための部分であることができる。
【００９９】
上記第１絶縁層１３２及び上記モールド構造体１１２を貫通する垂直構造体ＶＳを形成することができる。上記垂直構造体ＶＳは、図７を参照して説明したものと同一の構造を有するように形成することができる。上記第１絶縁層１３２及び上記垂直構造体ＶＳを覆う第２絶縁層１６３を形成することができる。
【０１００】
上記第１及び第２絶縁層１３２、１６３、及び上記モールド構造体１１２を貫通するトレンチ１６６を形成することができる。上記トレンチ１６６の側壁により、上記モールド構造体１１２の上記犠牲層１０９が露出することができる。
【０１０１】
上記トレンチ１６６は、図３及び図４で説明した上記主分離構造体（図３及び図４のＭＳ）、及び上記第１及び第２補助分離構造体（図３及び図４のＳＳ１、ＳＳ２）に対応する平面状に形成されることができる。
【０１０２】
さらに、図４から図８、図９ａ、図９ｂ、及び図９ｃを参照すると、上記トレンチ（図２２ａ及び図２２ｂの１６６）により露出する上記犠牲層（図２２ａ及び図２２ｂの１０９）をゲートで代替するゲート代替工程を進行することができる。例えば、上記トレンチ（図２２ａ及び図２２ｂの１６６）により露出する上記犠牲層（図２２ａ及び図２２ｂの１０９）を除去することで空き空間を形成し、上記空き空間の内壁を覆う第２ゲート誘電体１６９を形成し、上記第２ゲート誘電体１６９によって内壁が覆われた空き空間を満たすゲート電極ＧＥを形成することができる。
【０１０３】
次に、上記トレンチ（図２２ａ及び図２２ｂの１６６）の側面上に絶縁性スペーサー１７６を形成し、上記トレンチ（図２２ａ及び図２２ｂの１６６）により露出する上記基板１０３内に不純物領域１７８を形成し、上記トレンチ（図２２ａ及び図２２ｂの１６６）を満たす導電性パターン１８０を形成することができる。上記絶縁性スペーサー１７６及び上記導電性パターン１８０は、主分離構造体ＭＳ及び第１及び第２補助分離構造体ＳＳ１、ＳＳ２を構成することができる。次に、上記分離構造体ＭＳ、ＳＳ１、ＳＳ２及び上記第２絶縁層１６３を覆う絶縁性物質を形成した後、コンタクト及び配線形成工程を進行することができる。
【０１０４】
上述のように、ゲート電極ＧＥは３次元的に配列されるパッド領域を含むことができる。このような３次元的に配列されるパッド領域は、半導体素子の集積度を向上させることができる。また、上記第１及び第２補助分離構造体ＳＳ１、ＳＳ２を配置することで、上記ゲート電極ＧＥを不良なしにさらに多く積層させることができる。したがって、半導体素子の集積度を向上させることができる。
【０１０５】
以上、添付図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野において通常の知識を有する者であれば、本発明がその技術的思想や必須な特徴を変更することなく他の具体的な形態で実施可能であることが理解できるであろう。したがって、上述の実施形態は全ての点で例示的なものであり、限定的ではないと理解すべきである。
【符号の説明】
【０１０６】
ＭＡ      メモリセルアレイ領域
ＩＡ      連結領域
ＢＬＫ    メモリブロック
ＭＣ      メモリセル
ＷＬ      ワードライン
ＢＬ      ビットライン
ＣＳＬ    共通ソースライン
ＳＳＬ    ストリング選択ライン
Ｓ        メモリストリング
ＤＳ      ダミーストリング
ＭＳ      主分離構造体
ＳＳ１    第１補助分離構造体
ＳＳ１ａ  第１ライン部分
ＳＳ１ｂ  第２ライン部分
ＳＳ２    第２補助分離構造体
ＶＳ      垂直構造体
ＶＳｃ    メモリセル垂直構造体
ＶＳｄ    ダミー垂直構造体
Ｐｓ、Ｐｄ、Ｐｆ、Ｐｗ、Ｐｇ  パッド領域
ＧＥ      ゲート電極
１８２、１８４  コンタクトプラグ
１０３    基板
１０６、１３２、１６３、１８０  絶縁層
１７６    絶縁性スペーサー
１７８    不純物領域
１８０    導電性パターン
１５１    第１ゲート誘電体
１４６    ブロッキング誘電体層
１４７    情報格納層
１４８    トンネル誘電体層
１５４    チャンネル半導体層
１５７    コアパターン
１６９    第２ゲート誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８ａ】
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【図１８ｂ】
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【図１９ａ】
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【図１９ｂ】
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【図２０ａ】
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【図２０ｂ】
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【図２１ａ】
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【図２１ｂ】
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【図２２ａ】
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【図２２ｂ】
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