(57)【要約】【課題】  データ量の増加によるフレームレートの低下を抑制しつつ、撮像素子の省電力化を実現することを可能とする撮像素子及び撮像装置を提供する。【解決手段】  画素アレイは複数の画素によって形成される複数の画素ブロックを含み、信号処理部と対応する画素ブロックとは複数の第１の信号線によって接続され、信号処理部と対応する転送部とは複数の第２の信号線によって接続され、信号処理部は複数の第１の信号線から同期間に入力される第１の信号を順次アナログデジタル変換する変換回路を備え、転送部は第２の基板において回路アレイに対して第１の信号線が設けられた第１の方向とは異なる方向に配置されていることを特徴とする。【選択図】  図３０
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【特許請求の範囲】
【請求項１】
光電変換を行うための複数の画素を行列状に配置した画素アレイを有する第１の基板と、前記光電変換に基づく第１の信号を処理する複数の信号処理部を行列状に配置した回路アレイと前記信号処理部にて処理された第２の信号を外部へ転送する転送部とを有する第２の基板とを積層した撮像素子であって、
前記画素アレイは複数の画素によって形成される複数の画素ブロックを含み、
前記信号処理部と対応する画素ブロックとは複数の第１の信号線によって接続され、
前記信号処理部と対応する前記転送部とは複数の第２の信号線によって接続され、
前記信号処理部は前記複数の第１の信号線から同期間に入力される前記第１の信号を順にアナログデジタル変換する変換回路を備え、
前記転送部は前記第２の基板において前記回路アレイに対して前記第１の信号線が設けられた第１の方向とは異なる方向に配置されていることを特徴とする撮像素子。
【請求項２】
前記画素ごとに複数の光電変換部を備えることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記信号処理部は前記変換回路に対して前記複数の信号線の中からいずれの信号線を接続するかを選択する選択部をさらに備えることを特徴とする請求項１または２に記載の撮像素子。
【請求項４】
前記画素ブロックは同一列に含まれる画素のみを含み、前記第１の信号線は列方向に設けられかつ前記第２の信号線は前記第１の方向と直交する第２の方向に設けられ、
前記転送部は前記第２の基板において前記回路アレイに対して前記第２の方向に設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
【請求項５】
前記転送部は前記第２の基板において前記回路アレイを前記第２の方向において挟む位置に設けられていることを特徴とする請求項４に記載の撮像素子。
【請求項６】
前記第２の信号線は前記回路アレイにおける行ごとに複数の信号を転送可能に構成されていることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
【請求項７】
前記転送部は前記第２の信号を外部へ転送するための複数の出力部を備え、
前記転送部は前記第２の信号を外部へ転送るための前記出力部の数を切り替え可能なことを特徴とする請求項１乃至６のいずれか１項に記載の撮像素子。
【請求項８】
前記転送部が転送する前記第２の信号の順序は、対応する前記画素アレイにおける画素の位置に対応することを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
【請求項９】
請求項１乃至８のいずれか１項に記載の撮像素子と、
前記撮像素子から前記変換回路から出力されるデジタル信号を取得する取得手段と、
前記撮像素子の駆動を制御する駆動制御手段とを備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳセンサなどの撮像素子を用いた撮像装置では、多機能化が進み、静止画や動画などの撮像画像の生成だけでなく、例えば特許文献１には、撮像素子から得られた信号を用いて瞳分割方式の焦点検出が可能な構成とした撮像装置が開示されている。特許文献１に記載の構成では、データ量が増加して読み出し時間が長くなり、フレームレートの低下および消費電力の増加が発生していた。また、特許文献２には、撮像素子におけるアナログデジタル変換回路（いか、ＡＤＣ回路と表記する）の省電力化を目的として、画素ブロックごとの演算部の演算結果に応じて動作状態とスタンバイ状態を切り替える制御が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１２４９８４号公報
【特許文献２】特開２０１６−１８４８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献２における各画素は撮像画像を取得する従来からの構成を前提としており、画素ブロックをどのように構成するのかは明確化されていない。さらに、特許文献１のように撮像画像を生成する以外の焦点検出を取得可能な画素構成の場合などにおいてどのように画素ブロックを構成し、それぞれを制御するのかも明確ではなく、かえって消費電力を増加させてしまう懸念もある。
【０００５】
本発明の目的は、データ量の増加によるフレームレートの低下を抑制しつつ、撮像素子の省電力化を実現することを可能とする撮像素子及び撮像装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る撮像素子は、光電変換を行うための複数の画素を行列状に配置した画素アレイを有する第１の基板と、前記光電変換に基づく第１の信号を処理する複数の信号処理部を行列状に配置した回路アレイと前記信号処理部にて処理された第２の信号を外部へ転送する転送部とを有する第２の基板とを積層した撮像素子であって、前記画素アレイは複数の画素によって形成される複数の画素ブロックを含み、前記信号処理部と対応する画素ブロックとは複数の第１の信号線によって接続され、前記信号処理部と対応する前記転送部とは複数の第２の信号線によって接続され、前記信号処理部は前記複数の第１の信号線から同期間に入力される前記第１の信号を順次アナログデジタル変換する変換回路を備え、前記転送部は前記第２の基板において前記回路アレイに対して前記第１の信号線が設けられた第１の方向とは異なる方向に配置されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、データ量の増加によるフレームレートの低下を抑制しつつ、撮像素子の省電力化を実現することを可能とする撮像素子及び撮像装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態による撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態による撮像素子の概略構成を示すブロック図である。
【図３】本発明の第１の実施形態による撮像装置における撮像素子の画素配列の一例を示す平面図である。
【図４】撮像光学系の射出瞳から出る光束と単位画素との関係を示す模式図である。
【図５】撮像素子の２つの副画素から得られる像信号波形の例を示すグラフである。
【図６】本発明の第１の実施形態による撮像装置における撮像素子の構成の一例を示す概略図である。
【図７】本発明の第１の実施形態による撮像装置における撮像素子の単位画素の回路構成の一例を示す図である。
【図８】本発明の第１の実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図９】本発明の第１の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図１０】本発明の第１の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図１１】本発明の第２実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図１２】本発明の第２実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図１３】本発明の第２実施形態による画素ブロックの例である。
【図１４】本発明の第３実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図１５】本発明の第３実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図１６】本発明の第４実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図１７】本発明の第４実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図１８】本発明の第４実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図１９】本発明の第５実施形態による撮像装置における撮像素子の構成の一例を示す概略図である。
【図２０】本発明の第５実施形態による撮像装置における撮像素子の配線の一例を示す概略図である。
【図２１】本発明の第５実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図２２】本発明の第６実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図２３】本発明の第７実施形態による画素ブロックの例である。
【図２４】本発明の第７実施形態による撮像装置における撮像素子の構成の一例を示す概略図である。
【図２５】本発明の第７実施形態による補正パラメータの構成図である。
【図２６】本発明の第８実施形態によるＡＤＣ回路の内部構成図である。
【図２７】本発明の第８実施形態によるＡＤＣ回路の動作を示すタイミングチャートである。
【図２８】本発明の第９実施形態による撮像素子の内部構成の説明図である。
【図２９】本発明の第９の実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図３０】本発明の第９の実施形態による信号処理部２１より後段の回路ブロックの構成を示す図である。
【図３１】本発明の第９の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図３２】本発明の第９の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図３３】本発明の第９の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図３４】本発明の第９の実施形態の変形例１による信号処理部２１より後段の回路ブロックの構成を示す図である。
【図３５】本発明の第９の実施形態の変形例１による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図３６】本発明の第９の実施形態の変形例２による信号処理部２１より後段の回路ブロックの構成を示す図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
本発明の第１の実施形態による撮像素子及び撮像装置について、各図を用いて説明する。その際、全ての図において同一の機能を有するものは同一の数字を付けし、その繰り返しの説明は省略する。
【００１０】
はじめに、本実施形態による撮像装置１００の概略構成について、図１を用いて説明する。
【００１１】
本実施形態における撮像装置１００は、図１に示すように、第１レンズ群１０１、絞り１０２、第２レンズ群１０３、第３レンズ群１０４、光学的ローパスフィルタ１０５、撮像素子１０６を有している。また、撮像装置１００は、絞りアクチュエータ１１７、フォーカスアクチュエータ１１８、絞り駆動回路１１５、フォーカス駆動回路１１６を有している。また、撮像素子１０６は、信号処理部１０７を含む。撮像装置１００はさらに、ＤＦＥ（Ｄｉｇｉｔａｌ  Ｆｒｏｎｔ  Ｅｎｄ）１０８、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｅｒ）１０９を有している。また、撮像装置１００は、表示部１１１、ＲＡＭ１１２、タイミング生成回路（ＴＧ）１１３、ＣＰＵ１１４、ＲＯＭ１１９、記録媒体１１０を有している。
【００１２】
第１レンズ群１０１、絞り１０２、第２レンズ群１０３、第３レンズ群１０４及び光学的ローパスフィルタ１０５は、被写体側からこの順番で光軸に沿って配置されており、これらによって撮像光学系を構成している。撮像光学系は、被写体の光学像を形成するための光学系に相当する。第１レンズ群１０１は、撮像光学系の最前部（被写体側）に配置されたレンズ群であり、光軸方向に沿って進退可能に保持されている。絞り１０２は、その開口径を調節することで撮像時の光量調節を行う機能を備える。第２レンズ群１０３は、絞り１０２と一体となって光軸方向に沿って進退し、第１レンズ群１０１の進退動作との連動により、変倍動作（ズーム機能）を実現する。第３レンズ群１０４は、光軸方向に沿った進退により、焦点調節を行う機能を備える。光学的ローパスフィルタ１０５は、撮像画像の偽色やモアレを軽減するための光学素子である。
【００１３】
なお、本実施形態では、撮像光学系を有するレンズ装置を撮像装置１００の本体と一体的に構成した例を示すが、本発明の実施形態はこれに限定されるものではない。本発明は、撮像装置本体と、撮像装置本体に着脱可能に取り付けられたレンズ装置（撮像光学系）とにより構成された撮像システムにも適用可能である。
【００１４】
絞りアクチュエータ１１７は、絞り１０２の開口径を変更する機構を備えたものである。絞り駆動回路１１５は、絞りアクチュエータ１１７により絞り１０２の開口径を制御して撮像光量を調節するとともに静止画撮像時の露光時間制御を行なうための駆動回路である。フォーカスアクチュエータ１１８は、第３レンズ群１０４を光軸方向に沿って進退駆動する機構を備えたものである。フォーカス駆動回路１１６は、フォーカスアクチュエータ１１８を駆動することにより焦点位置を調節するための駆動回路である。
【００１５】
撮像素子１０６は、撮像光学系の結像面に配置された２次元ＣＭＯＳイメージセンサである。本実施形態の撮像素子１０６は、図２に示すように通常のイメージセンサとは異なり、積層構造を有する積層型イメージセンサである。より詳細には、入射光に対して光電変換を行う画素部１１を含む第１の基板１０と、画素部１１からの信号を処理する信号処理部２１および周辺回路等を含む第２の基板２０とを積層した積層型の構成を有している。画素部１１及ぶ信号処理部２１は各基板内において行方向および列方向に周期的に複数個が配列されている。なお、本実施形態においては２枚の基板を積層した構造としているが、より多くのの基板を積層してもよい。例えば、ＤＲＡＭ等のメモリを有する基板や、異なる信号処理回路を含む基板を積層することにより新たな機能を撮像素子１０６に持たせることが可能となる。なお、本実施形態において第２の基板に含まれる周辺回路には、電源回路、タイミング生成回路、レジスタ、出力アンプ等が含まれる。
【００１６】
撮像素子１０６は、撮像光学系により結像された被写体像（光学像）を光電変換により電気信号に変換する。なお、本明細書では、撮像素子１０６を、撮像部と表記することもある。ＴＧ１１３は、撮像素子１０６等を所定のタイミングで駆動するための駆動信号を撮像素子１０６等に供給するためのものである。駆動信号には、撮像素子１０６を動作させるためのクロック信号や同期信号を含み、さらには撮像素子１０６の駆動を選択するためのモード変更用の各種設定パラメータ等を含む。なお、ＴＧ１１３は撮像素子１０６の内部に内部ＴＧとして設けるようにしてもよく、外部から供給される同期信号に基づいて駆動信号を生成する構成としてもよい。また、撮像素子１０６の駆動を選択するためのモードとしては、少なくとも静止画用モード、動画用モード、ライブビューモードを備えている。
【００１７】
信号処理部１０７は、撮像素子１０６内に設けられ、少なくとも画素部から出力されるアナログ画像信号をデジタル画像信号に変換するＡＤＣ回路を備えている。
【００１８】
ＤＦＥ１０８は、撮像素子１０６から出力されるデジタル画像信号に対して所定の演算処理を実行する機能を備えている。ＤＳＰ１０９は、ＤＦＥ１０８から出力されるデジタル画像信号に対する補正処理や現像処理などを行う機能を備えている。ＤＳＰ１０９は、また、画像信号（デジタル画像信号）から焦点ずれ量を算出するＡＦ（オートフォーカス）演算を行う機能も備えている。また、ＤＦＥ１０８およびＤＳＰ１０９はＦＰＧＡ回路等のリコンフィギュアブル回路を備える。外部からの設定によってさまざまな回路構成をとることによって、複雑な補正動作等を少ない回路資源で実現することができる。
【００１９】
表示部１１１は、撮像画像や各種のメニュー画面などを表示する機能を備えている。表示部１１１には、液晶ディスプレイ（ＬＣＤ）や有機ＥＬディスプレイ（ＯＬＥＤ）などが用いられる。ＲＡＭ１１２は、撮像画像のデータなどを一時的に記憶するためのランダムアクセスメモリである。ＲＯＭ１１９は、各種補正データや所定の処理を実行するためのプログラムなどを記憶するリードオンリメモリである。記録媒体１１０は、撮像画像のデータを記録するためのものである。記録媒体１１０は、例えばＳＤメモリカードのような不揮発性半導体メモリを用いたメモリカード等、着脱可能なものでもよい。ＲＡＭ１１２、ＲＯＭ１１９、記録媒体１１０は、ＤＳＰ１０９に接続されている。
【００２０】
ＣＰＵ１１４は、撮像装置１００の全体の制御を司る制御装置であり、各構成要素の制御を統括的に行う。それと共に及び各種設定パラメータ等の設定を各構成要素に対して行う。また、ＣＰＵは１１４、データを電気的に書き込み・消去可能なキャッシュメモリ等を含み、これに記録されたプログラムを実行する。なお、メモリは、ＣＰＵが実行するプログラム格納領域、プログラム実行中のワーク領域、データの格納領域等として使用される。また、ＣＰＵ１１４は、撮像素子１０６から出力される信号の解析や画像処理も行う。解析結果は画像情報として出力される。なお、画像情報は画像の解析結果であって、被写体の輝度や色だけではなく、物体（人体を含む）の有無及び特長、物体の位置／速度／加速度、特定被写体の検出結果等を含む。また、ＣＰＵ１１４は、ＤＳＰ１０９から出力されるＡＦ演算結果に基づいてフォーカス駆動回路１１６を制御し、フォーカスアクチュエータ１１８によって撮像光学系の焦点位置の調節を行う。
【００２１】
次に、本実施形態による撮像装置１００における撮像素子１０６の画素配列の一例について、図３を用いて説明する。なお、図３に示す画素配列は第１の基板１０に含まれる画素部１１の配列に相当する。
【００２２】
撮像素子１０６は、例えば図３に示すように、複数の画素部１１（単位画素）が行方向及び列方向に沿って２次元アレイ状に配列された画素領域ＰＡ（画素アレイ）を有している。画素領域ＰＡは、特に限定されるものではないが、例えば４０００行×８０００列の画素部１１の画素アレイを含むことができる。なお、図３には、これらのうち、６行×８列の画素アレイを抜き出して示している。
【００２３】
それぞれの画素部１１は、２つのフォトダイオード（以下、「ＰＤ」と表記する）４０１ａ，４０１ｂと、１つのマイクロレンズ（図示せず）と、カラーフィルタ（図示せず）とを含む。ＰＤ４０１ａ及びＰＤ４０１ｂは、それぞれ、画素部１１内に構成される２つの副画素ａ及び副画素ｂの光電変換部である。マイクロレンズは、画素部１１に１つずつ設けられており、入射した光を同じ画素部１１の２つの光電変換部に集光する。
【００２４】
図２の画素部１１内に示している符号ａ，ｂは、左右に瞳分割された副画素ａ，ｂを表している。副画素ａから出力される出力信号ａ（Ａ信号）及び副画素ｂから出力される出力信号ｂ（Ｂ信号）は、焦点検出に利用される焦点検出信号である。また、Ａ信号とＢ信号とを加算して得られる信号（Ａ＋Ｂ信号）は、画像生成（撮像画像の生成）に用いられる。また、符号Ｒ，Ｇ，Ｂは、カラーフィルタの色（分光特性）を表しており、Ｒは赤フィルタ、Ｇは緑フィルタ、Ｂは青フィルタである。１つの画素部１１を構成する２つのＰＤ４０１ａ，４０１ｂには、同じ色のカラーフィルタが割り当てられている。なお、図２には、いわゆるベイヤー配列によりカラーフィルタを配置した例を示しているが、カラーフィルタの配置は、これに限定されるものではない。また、瞳の分割方向としては左右には限定されず上下であったり、２分割以上に分割するようにしたりしてもよい。
【００２５】
次に、撮像光学系（撮像レンズ）の射出瞳から出る光束と撮像素子１０６の画素部１１との関係について、図４を用いて説明する。画素部１１は、ＰＤ４０１ａ，４０１ｂと、ＰＤ４０１ａ，４０１ｂの上に配置されたカラーフィルタ２０１及びマイクロレンズ２０２とを含む。この画素部１１に、撮像光学系（撮像レンズ）の射出瞳２０３を通過した光束が、撮像光学系の光軸２０４を中心として入射する場合を想定する。撮像光学系（撮像レンズ）の射出瞳２０３のうち互いに異なる瞳領域（一部領域）２０５，２０６を通過する光束に着目すると、これらのうち瞳領域２０５を通過した光束は、マイクロレンズ２０２を介して、副画素ａのＰＤ４０１ａにより受光される。一方、瞳領域２０６を通過した光束は、マイクロレンズ２０２を介して、副画素ｂのＰＤ４０１ｂにより受光される。
【００２６】
このように、副画素ａ，ｂは、それぞれ、撮像レンズの射出瞳２０３の別々の領域（互いに異なる領域）を通過した光を受光している。このため、副画素ａの出力信号であるＡ信号と副画素ｂの出力信号であるＢ信号とを比較することにより、位相差方式の焦点検出が可能となる。
【００２７】
次に、撮像素子１０６の副画素ａ，ｂから得られる像信号波形について、図５を用いて説明する。図５（ａ）は、合焦状態から外れているとき（非合焦状態）に副画素ａ，ｂから得られる像信号波形の一例を示すグラフである。図５（ｂ）は、合焦状態（略合焦状態）のときに副画素ａ，ｂから得られる像信号波形の一例を示すグラフである。図５（ａ）及び図５（ｂ）において、縦軸は信号出力を示し、横軸は位置（画素水平位置）を示している。
【００２８】
合焦状態から外れている場合（非合焦状態の場合）、図５（ａ）に示すように、副画素ａ，ｂから得られる像信号波形（Ａ信号、Ｂ信号）は互いに一致せず、大きくずれた状態となる。非合焦状態から合焦状態に近づくと、図５（ｂ）に示すように、副画素ａ，ｂの互いの像信号波形のずれは小さくなる。そして、合焦状態において、これらの像信号波形は互いに重なる。このようにして、副画素ａ，ｂから得られる像信号波形のずれ（ズレ量）を検出することで焦点のズレ量（デフォーカス量）を検出することができ、この情報を利用することによって撮像光学系の焦点調節を行うことができる。
【００２９】
次に、本実施形態による撮像装置１００における撮像素子１０６の構成例について、具体的に説明する。
【００３０】
撮像素子１０６は、図２に示すように、画素部１１を含む第１の基板１０と、信号処理部２１を含む第２の基板２０とを積層した積層型の構成を有している。図６は画素部１１の配置と信号処理部２１の平面上の位置関係を表した図である。白で示した正方形が第１の基板１０に設けられた一つの画素部１１を示しており、添えられている文字は各画素部１１に設けられたカラーフィルタの色を示している。また、画素部１１の背面に配置され、灰色で示した矩形が第２の基板２０に設けられた一つの信号処理部２１を示している。
【００３１】
図６に示すように、画素部１１および信号処理部２１は各基板内において行方向および列方向に周期的に複数個が配列され画素アレイおよび回路アレイを形成している。そして、第１の基板１０における画素部１１の有する面積は第２の基板２０における信号処理部２１の有する面積よりも小さい。そのため、点線で示した所定の個数の画素部１１を画素ブロック１２とし、それぞれの画素ブロック１２に対応して１つの信号処理部２１が配置されている。本実施形態において４行×１２列の画素部１１を一つの画素ブロック１２としているが、これは一例であって異なる画素数または配列を画素ブロック１２としてもよい。また、各画素ブロック１２に対応する信号処理部２１は、必ずしも位置的に対応する（例えば、画素部１１の真下に位置する）必要はない。画素部１１と信号処理部２１は離間して配置してもよい。
【００３２】
画素部１１のそれぞれは、図７に示すように、ＰＤ４０１ａ，４０１ｂ、転送トランジスタ４０２ａ，４０２ｂ、リセットトランジスタ４０５、増幅トランジスタ４０４、選択トランジスタ４０６を有している。ＰＤ４０１ａのアノードは接地電圧線に接続され、ＰＤ４０１ａのカソードは転送トランジスタ４０２ａのソースに接続されている。ＰＤ４０１ｂのアノードは接地電圧線に接続され、ＰＤ４０１ｂのカソードは転送トランジスタ４０２ｂのソースに接続されている。転送トランジスタ４０２ａのドレイン及び転送トランジスタ４０２ｂのドレインは、リセットトランジスタ４０５のソース及び増幅トランジスタ４０４のゲートに接続されている。転送トランジスタ４０２ａ，４０２ｂのドレイン、リセットトランジスタ４０５のソース及び増幅トランジスタ４０４のゲートの接続ノードは、フローティングディフュージョン部（以下、「ＦＤ部」と表記する）４０３を構成する。リセットトランジスタ４０５のドレイン及び増幅トランジスタ４０４のドレインは、電源電圧線（電圧Ｖｄｄ）に接続されている。増幅トランジスタ４０４のソースは、選択トランジスタ４０６のドレインに接続されている。
【００３３】
副画素ａ，ｂのＰＤ４０１ａ，４０１ｂは、入射した光信号（光学像）を光電変換し、露光量に応じた電荷を蓄積する。転送トランジスタ４０２ａ，４０２ｂは、Ｈｉｇｈレベルの信号ＰＴＸＡ、ＰＴＸＢに応じて、ＰＤ４０１ａ，４０１ｂに蓄積されている電荷をＦＤ部４０３に転送する。ＦＤ部４０３は、ＰＤ４０１ａ，４０１ｂから転送された電荷を、その寄生容量により電荷の量に応じた電圧に変換し、増幅トランジスタ４０４のゲートに印加する。リセットトランジスタ４０５は、ＦＤ部４０３をリセットするためのスイッチ回路であり、Ｈｉｇｈレベルの信号ＰＲＥＳに応じて、ＦＤ部４０３をリセットする。ＰＤ４０１ａ，４０１ｂの電荷をリセットする場合には、信号ＰＲＥＳと信号ＰＴＸＡ、ＰＴＸＢとを同時にＨｉｇｈレベルとし、転送トランジスタ４０２ａ，４０２ｂ及びリセットトランジスタ４０５をオンにする。そして、ＦＤ部４０３を経由して、ＰＤ４０１ａ，４０１ｂのリセットを行う。選択トランジスタ４０６は、Ｈｉｇｈレベルの信号ＰＳＥＬに応じて、増幅トランジスタ４０４で電圧に変換された画素信号を、画素部１１（画素）の出力ノードｖｏｕｔに出力する。
【００３４】
第１の基板１０の画素アレイの各行には、行方向に延在して、不図示の駆動信号線がそれぞれ配置されている。駆動信号線は、第１の基板１０または第２の基板２０に設けられた垂直走査回路に接続されている。駆動信号線には、垂直走査回路から所定のタイミングで、画素部１１の画素読み出し回路を駆動するための所定の駆動信号が出力される。具体的には、それぞれの駆動信号線は、上述の信号ＰＴＸＡ、信号ＰＴＸＢ、信号ＰＲＥＳ、信号ＰＳＥＬを、行方向に並ぶ複数の画素部１１に供給するための複数（例えば４本）の信号線を含む。各信号線は、同じ行に属する複数の画素部１１に共通の信号線を成している。
【００３５】
図８を用いて撮像素子１０６における各画素部１１から信号を読み出すための読み出し回路に関して説明する。図８は撮像素子１０６の読み出し回路に関する等価回路を示している。図８では、図６に示した画素部１１のうち、奇数列に配置された画素部１１のみを示している。そして、第１の基板１０において画素部１１の各列に対し、４本の信号線８０３ａを有している。信号線８０３ａは接続部８０１を介して第２の基板２０における電流源８０２を有する８０３ｂと接続する。各画素部１１から出力される信号は信号線８０３ａおよび信号線８０３ｂを経由して第１の基板１０から第２の基板２０へ読み出される。なお、以下では信号線８０３ａおよび信号線８０３ｂを区別なく表記する場合には、単に信号線８０３と表記する。また、画素部１１の各列に対して４本の信号線８０３を有するが、それぞれの信号線をｃｏｌ＿ｘＮ（ｘ：画素部１１の列番号、Ｎ：Ａ乃至Ｄ）で表す。具体的には１行目の画素部１１はｃｏｌ＿ｘＡに接続されている。また、同様に２〜４行目の画素部１１は、順に信号線ｃｏｌ＿ｘＢ〜ｃｏｌ＿ｘＤに接続されている。信号線８０３は、他の列においても、１列目の画素部１１と同じように配されている。なお、本実施形態において画素部１１の各列に対して４本の信号線８０３を有する構成としたが、これに限られない。より高速に読み出すためにはさらに多くの信号線８０３を設けることが好ましい。ただし、信号線の数は２の倍数または４の倍数で構成することが好ましい。また、図８には一つの画素ブロック１２のみしか記載していないが、画素アレイには複数の画素ブロックが行列状で配置されている。つまり、信号線８０３は他の画素ブロックの画素部１１と共有されている。
【００３６】
各信号線８０３は、第２の基板２０に設けられた信号処理部２１と接続している。本実施形態の撮像素子１０６は、図６で示したように、複数の画素部１１を含む画素ブロック１２に対して一つの信号処理部２１が設けられている。したがって、信号処理部２１には複数の信号線８０３が接続されることとなる。信号処理部２１はマルチプレクサ回路８０４（以下、ＭＰＸ回路と表記する）を有し、当該ＭＰＸ回路８０４の入力に複数の信号線８０３が接続される。さらに、信号処理部２１は、ＡＤＣ回路８０５を有し、当該ＡＤＣ回路８０５はＭＰＸ回路８０４の出力と接続されている。複数の信号線８０３とＡＤＣ回路８０５の間にＭＰＸ回路８０４を設けることによって、信号処理部２１は１つのＡＤＣ回路８０５において時分割で複数の信号を高速で処理することが可能となる。なお、後の他の実施形態で詳細に説明するが、本実施形態においてＡＤＣ回路８０５は逐次比較型のＡＤ変換形式を採用している。本方式を用いることによって、ＡＤＣ回路８０５の高速でかつ低消費電力化を実現可能となる。また、本実施形態において、ＭＰＸ回路８０４は、複数の信号線８０３の中からＡＤＣ回路８０５に接続する信号線を選択するための選択部に相当する。
【００３７】
本実施形態において信号処理部２１には２つのＭＰＸ回路８０４ａ、８０４ｂを有し、それぞれに対してＡＤＣ回路８０５ａ、８０５ｂが対応している。ＭＰＸ回路８０４ａにはＲのカラーフィルタを有する画素に接続されたｃｏｌ＿ｘＡとｃｏｌ＿ｘＣからの信号を受け取り可能に構成される。また、ＭＰＸ回路８０４ｂにはＧのカラーフィルタを有する画素に接続されたｃｏｌ＿ｘＢとｃｏｌ＿ｘＤからの信号を受け取り可能に構成される。そして、ＭＰＸ回路８０４ａの出力はＡＤＣ回路８０５ａに接続され、ＭＰＸ回路８０４ｂの出力はＡＤＣ回路８０５ｂに接続される。それぞれのＡＤＣ回路８０５は独立にＡＤＣ機能を動作可能である。なお、本実施形態の信号処理部２１には２つのＭＰＸ回路とＡＤＣ回路を有する構成としたが、これに限られず、１つのみ有する構成としてもよいし、３つ以上を有する構成としてもよい。
【００３８】
また、信号線８０３とＭＰＸ回路８０４は直接接続される構成としているが、間に不図示のサンプルホールド回路を設け、画素部１１から読みだした信号を一時的に保持可能な構成としてもよい。
【００３９】
また、本実施形態のＡＤＣ回路８０５は、それぞれ一括してまたは個別で省電力動作（スタンバイ動作）を行うことが可能である。当該省電力動作を制御するために、第２の基板２０においてはＰＳＡＶＥ制御部８０６が設けられている。ＰＳＡＶＥ制御部８０６からの制御信号に応じて各ＡＤＣ回路８０５は省電力動作を開始または終了する。なお、省電力動作の一例としてＡＤＣ回路８０５に供給されている電源またはクロックの供給を停止する動作がある。なお、ＰＳＡＶＥ制御部８０６は信号処理部２１内に設けられてもよいし、行単位または列単位等の領域単位で設けるようにしてもよい。
【００４０】
なお、図８においては奇数列に設けられた画素部１１のみしか示していないが偶数列に配置された画素部１１においても同様の回路構成を有しているものとする。
【００４１】
図９は、撮像素子１０６の通常読み出し動作を示した図である。図９での動作は、画素部１１から読み出す信号を加算せずに順次読み出しを行う。この通常読み出し動作は主に高精細な静止画を取得する場合に用いられる。図９においては、焦点検出用の信号を出力せず、撮像用の信号のみを出力する場合について説明する。つまり、画素部１１は、複数のＰＤのうちの一部のみのＰＤの信号に基づく第１の信号の出力は行わず、複数のＰＤの信号に基づく第２の信号のみの出力を行う。
【００４２】
図９の信号ＰＲＥＳは、不図示の制御線を介して垂直走査回路からリセットトランジスタ４０５のゲートに供給される信号を示している。同じく、信号ＰＳＥＬは、制御線を介して垂直走査回路からＮ行目の画素部１１の選択トランジスタ４０６のゲートに供給される信号を示している。なお、信号ＰＳＥＬについては、出力される画素部１１の行位置を末尾に合わせて示している。つまり、信号ＰＳＥＬ（１）は、１行目の画素部１１に出力される信号ＰＳＥＬであることを示している。信号ＰＴＸＡは、制御線を介して垂直走査回路から転送トランジスタ４０２ａのゲートに供給される信号を示している。信号ＰＴＸＢは、制御線を介して垂直走査回路から転送トランジスタ４０２ｂのゲートに供給される信号を示している。なお、信号ＰＳＥＬは各行に対応する信号として説明したが、各行に対して複数の信号ＰＳＥＬを供給できる構成としてもよい。この構成によって周期的に列方向においても、いずれの画素の信号を出力するかを選択することが可能となる。
【００４３】
図９の信号ＰＳＡＶＥは、ＰＳＡＶＥ制御部８０６から各ＡＤＣ回路８０５へ供給される信号を示している。Ｈｉｇｈレベルに相当する信号をＡＤＣ回路８０５に入力することで、入力されたＡＤＣ回路８０５は省電力動作を開始する。また、Ｌｏｗレベルに相当する信号をＡＤＣ回路８０５に入力することで通常の動作を行う。なお、本実施形態では説明の簡略化のため、信号ＰＳＡＶＥを単一の信号として説明するが、これに限られるものではない。例えば、画素アレイ内の領域ごとに、またはＡＤＣ回路８０５ごとに信号ＰＳＡＶＥを個別に供給可能の構成とすることで、領域ごとに省電力動作の制御が可能となる。
【００４４】
図９では、ＭＰＸ回路８０４ａ、ＡＤＣ回路８０５ａに関わる動作を示している。このＭＰＸ回路８０４ａ、ＡＤＣ回路８０５ａには、図８で示したように、画素ブロック１２の配列においてＲのカラーフィルタを備える１行目および３行目であって、１〜１２列のうちの奇数列に位置する画素部１１の信号が入力される。したがって、図９では、１行目、３行目であって、１〜１２列のうちの奇数列に位置する画素部１１の動作に関わる動作を示している。
【００４５】
また、図９では、ＭＰＸ回路８０４ａが、ＡＤＣ回路８０５ａに信号を出力する列としてどの列を選択しているかを、信号線の名称Ｃｏｌ＿ｘＮで示している。このｘＮの表記を説明する。ｘは画素部１１の列番号を示している。また、Ｎは、１列の画素部１１に対応して配される４本の信号線８０３のいずれかを示している。
【００４６】
時刻ｔ１において、垂直走査回路は、１行目および３行目の画素部１１に出力する信号ＰＲＥＳをＨｉｇｈレベルとしている。これにより、１行目の画素部１１のリセットトランジスタ４０５がオンしている。よって、ＦＤ部４０３は、電源電圧Ｖｄｄに対応する電位にリセットされている。また、時刻ｔ１において垂直走査回路は、信号ＰＳＥＬ（１）をＨｉｇｈレベルとしている。これにより、１行目の画素部１１の選択トランジスタ４０６がオンする。よって、図８に示した電流源８０２が供給する電流が、１行目の画素部１１の選択トランジスタ４０６を介して増幅トランジスタ４０４に供給される。これにより、電源電圧Ｖｄｄ、増幅トランジスタ４０４、電流源８０２によるソースフォロワ回路が形成される。つまり、増幅トランジスタ４０４は、ＦＤ部４０３の電位に対応する信号を、選択トランジスタ４０６を介して信号線８０３に出力するソースフォロワ動作を行う。本実施形態において、時刻ｔ１以降の期間はＮ信号用読み出し期間に相当する。
【００４７】
時刻ｔ２に、垂直走査回路は、１行目の画素部１１に出力する信号ＰＲＥＳをＬｏｗレベルとする。これにより、１行目の画素部１１のリセットトランジスタ４０５がオフする。よって、ＦＤ部４０３のリセットが解除される。増幅トランジスタ４０４は、リセットが解除されたＦＤ部４０３の電位に基づく信号を、図８に示した対応する信号線８０３に出力する。この信号を、Ｎ信号（ノイズ信号）と表記する。これにより、各列の信号線８０３には、画素部１１からＮ信号が出力される。これにより、１〜１２列のうち奇数列の画素部１１に対応するＮ信号が同期間にＭＰＸ回路８０４ａに入力されることとなる。
【００４８】
時刻ｔ２以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【００４９】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、１行目の画素部１１に対応する１列目の信号線８０３のＮ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の１行目の画素部１１に対応する信号線８０３ａに出力されているＮ信号をデジタル信号にＡＤ変換する。各Ｎ信号はＭＰＸ回路８０４ａに既に入力されているために、ＭＰＸ回路８０４ａの出力を切り替えるだけで高速なＡＤ変換が可能となる。本実施形態において、時刻ｔ２以降の期間はＮ信号用ＡＤ変換期間に相当する。
【００５０】
時刻ｔ３に、垂直走査回路は、３行目の画素部１１に入力する信号ＰＲＥＳをＬｏｗレベルとする。これにより、３行目の画素部１１のリセットトランジスタ４０５がオフする。よって、ＦＤ部４０３のリセットが解除される。増幅トランジスタ４０４は、リセットが解除されたＦＤ部４０３の電位に基づく信号であるＮ信号を、図８に示した信号線８０３に出力する。これにより、各列の信号線８０３には、３行目の画素部１１からＮ信号が出力されている。これにより、１〜１２列のうち奇数列の画素部１１に対応するＮ信号が同期間にＭＰＸ回路８０４ａに入力されることとなる。
【００５１】
時刻ｔ３以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【００５２】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、３行目の画素部１１に対応する１列目の信号線８０３のＮ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素部１１に対応する信号線８０３に出力されているＮ信号をデジタル信号にＡＤ変換する。各Ｎ信号はＭＰＸ回路８０４ａに既に入力されているために、ＭＰＸ回路８０４ａの出力を切り替えるだけで高速なＡＤ変換が可能となる。本実施形態において、時刻ｔ３以降の期間はＮ信号用ＡＤ変換期間に相当する。
【００５３】
また、時刻ｔ３に、垂直走査回路は、１行目の画素部１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、ＰＤ４０１ａ、４０１ｂが蓄積した電荷（本実施形態では電子である）が、転送トランジスタ４０２ａ、４０２ｂを介してＦＤ部４０３に転送される。ＦＤ部４０３では、ＰＤ４０１ａ、４０１ｂのそれぞれの電荷が加算される。これにより、ＦＤ部４０３は、ＰＤ４０１ａ、４０１ｂのそれぞれの電荷を加算した電荷に対応する電位となる。仮に、ＰＤ４０１ａのみの電荷によるＦＤ部４０３の電位に基づいて増幅トランジスタ４０４が出力する信号をＡ信号とする。また、仮に、ＰＤ４０１ｂのみの電荷によるＦＤ部４０３の電位に基づいて増幅トランジスタ４０４が出力する信号をＢ信号とする。この表記に従うと、ＰＤ４０１ａ、４０１ｂのそれぞれの電荷を加算した電荷に対応するＦＤ部４０３の電位に基づいて増幅トランジスタ４０４が出力する信号はＡ信号とＢ信号を加算したＡ＋Ｂ信号とみなすことができる。各列の信号線８０３には、１行目の画素部１１のＡ＋Ｂ信号が出力されている。これにより、１〜１２列のうち奇数列の画素部１１に対応するＡ＋Ｂ信号が、同期間にＭＰＸ回路８０４ａに入力されることとなる。Ａ＋Ｂ信号は、複数のＰＤが生成した信号に基づく第２の信号である。第２の信号は、撮像用の信号として用いることができる。本実施形態において、時刻ｔ３以降の期間はＡ＋Ｂ信号用読み出し期間に相当する。
【００５４】
時刻ｔ４以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【００５５】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、１行目の画素部１１に対応する１列目の信号線８０３のＡ＋Ｂ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素部１１に対応する信号線８０３に出力されているＡ＋Ｂ信号をデジタル信号にＡＤ変換する。各Ａ＋Ｂ信号はＭＰＸ回路８０４ａに既に入力されているために、ＭＰＸ回路８０４ａの出力を切り替えるだけで高速なＡＤ変換が可能となる。本実施形態において、時刻ｔ４以降の期間はＡ＋Ｂ信号用ＡＤ変換期間に相当する。
【００５６】
時刻ｔ４に、垂直走査回路は、３行目の画素部１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、各列の信号線８０３には、３行目の画素部１１のＡ＋Ｂ信号が出力されている。これにより、１〜１２列のうち奇数列の画素部１１に対応するＡ＋Ｂ信号が、同期間にＭＰＸ回路８０４ａに入力されることとなる。本実施形態において、時刻ｔ４以降の期間はＡ＋Ｂ信号用読み出し期間に相当する。
【００５７】
時刻ｔ５以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【００５８】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、３行目の画素部１１に対応する１列目の信号線８０３のＡ＋Ｂ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素部１１に対応する信号線８０３に出力されているＡ＋Ｂ信号をデジタル信号にＡＤ変換する。各Ａ＋Ｂ信号はＭＰＸ回路８０４ａに既に入力されているために、ＭＰＸ回路８０４ａの出力を切り替えるだけで高速なＡＤ変換が可能となる。本実施形態において、時刻ｔ５以降の期間はＡ＋Ｂ信号用ＡＤ変換期間に相当する。
【００５９】
そして、これらの動作をＧのカラーフィルタを備える２行目および４行目に対しても並列的に行う。さらに、偶数列に位置する画素部１１に対しても同様に行いる。各画素ブロック１２に対して並列および順次実行することによって１画面分の画像信号を取得することが可能となる。また、Ａ信号またはＢ信号を取得したい場合には、Ａ＋Ｂ信号を読み出すタイミングで信号ＰＴＸＡまたは信号ＰＴＸＢのいずれかを制御しないようにすればよい。また、他の実施形態で詳細に説明するが、読み出し順序としてはＮ信号を読み出したのちでＡ＋Ｂ信号を読み出す前に読み出すことが好ましい。
【００６０】
ここで、本実施形態において特徴的な効果の一つに関して説明する。
【００６１】
図９に示した動作では、以下のように、複数の動作を並行して行っている。
（１）１行目の画素部１１に対応するＮ信号のＡＤ変換と、３行目の画素部１１に対応するＮ信号の読み出しとの並行動作
（２）３行目の画素部１１に対応するＮ信号のＡＤ変換と、１行目の画素部１１に対応するＡ＋Ｂ信号の読み出しとの並行動作
（３）１行目の画素部１１に対応するＡ＋Ｂ信号のＡＤ変換と、３行目の画素部１１に対応するＡ＋Ｂ信号の読み出しとの並行動作
【００６２】
この並行動作により、ＡＤＣ８０５ａが１度のＡＤ変換を終えてから、次のＡＤ変換を行うまでの待機期間を短縮することができる。これにより、全ての画素部１１が出力する信号のＡＤ変換に要する期間を短縮することができる。よって、撮像装置１００全体における高フレームレート化を進展させることができる。
【００６３】
なお、図９において各Ｎ信号用読み出し期間およびＡ＋Ｂ信号用読み出し期間を、同一のＭＰＸ回路８０４に接続された接続線８０３において同時期に制御している例を示したが、この動作に限られない。ＡＤＣ変換回路８０５にて各信号のＡＤ変換を行う期間と同時期に、当該ＡＤＣ回路８０５と接続可能な他の信号線８０３に対して読み出し動作を開始する点が重要な特徴である。つまり、各信号線８０３に対する読み出しタイミングや、読み出しタイミングとＡＤ変換のタイミングは、撮像条件（ＩＳＯ感度やフレームレート）や撮像素子１０６の特性にあわて適宜変更するほうが好ましい。例えば、時刻ｔ２および時刻ｔ４以降の各ＡＤ変換期間において順次各信号のＡＤ変換が行われるが、１列目と他の列に対応するＡＤ変換のタイミングはそれぞれ異なる。そして、読み出し期間の終了は一律である必要はなくＡＤ変換のタイミングまでに終了していればよい。そのため、図９においては、各列の読み出し期間の終了を時刻ｔ２および時刻ｔ４において一括して行っているが、列ごとにＡＤ変換のタイミングに合わせてずらして後ろ倒ししてもよい。より詳細には、１列目に対して３列目の読み出し期間の終了タイミングは、１列目のＡＤ変換の終了直前に設定される。そして、他の列の読み出し期間の終了タイミングも同様に直前のＡＤ変換の終了前にずらすことが可能である。このようなタイミングで動作させることで、信号読み出し直後にＡＤ変換を行うことができ、さらにＡＤ変換を開始するまでの余分な時間を短縮できる。
【００６４】
また、先に読み出し期間の終了に関して説明したが、開始においても同様である。特に、読み出し期間の終了タイミングが変化する場合には、各列の読み出し期間の長さが略同一となるように、読み出し期間の開始タイミングもそれに合わせて変化させることが好ましい。さらに、図９においては、例えば時刻ｔ１および時刻ｔ３において、一律に読み出し期間を開始しているが、各列のＡＤ変換を行う期間に対応する信号ＭＰＸ（Ｃｏｌ＿ｘＮ）が立ち下がった時点まで、前倒しが可能である。つまり、全列のＡＤ変換の終了を待つ必要はなく、それぞれの列に対するＡＤ変換期間が終了したタイミングで、次の信号の読み出しを開始することが可能である。これにより、さらなるフレームレートの向上が可能である。そして、複数の信号線８０３に対する読み出し期間を一律とせずに、ずらすことによって、電流源８０２に対する負荷も低減できる。つまり、対応する画素部１１に対して、異なるタイミングで読み出し動作を個別に実行するために、信号ＰＲＥＳ並びに信号ＰＴＸＡおよび信号ＰＴＸＢ等は各行に対して複数本の配線が必要となる。これにより制御も複雑となるが、一方で撮像素子１０６に対して供給するピーク消費電流を低減するという効果を得ることができ、全体として消費電力低減を実現できる。なお、信号線８０３ごとに、適切なタイミングにずらすことが好ましいが、回路が複雑になりすぎる場合は所定の本数の信号線８０３を一単位としてタイミングをずらすようにしてもよい。
【００６５】
次に、本実施形態による撮像装置１００における撮像素子１０６の特徴的な読み出し動作について、図１０を用いて説明する。図１０は撮像素子１０６の加算読み出し動作を示した図である。図１０での動作は、画素部１１から読み出す信号をＡＤ変換前に加算しつつ順次読み出しを行う。この加算読み出し動作は主に動画を取得する場合に用いられる。図１０においては、焦点検出用の信号を出力せず、撮像用の信号のみを出力する場合について説明する。なお、図１０において表示している信号線は図９と同一である。さらに、通常読み出し動作と共通する動作に関しては、その説明を省略する。
【００６６】
時刻ｔ２に、垂直走査回路は、１行目の画素部１１に出力する信号ＰＲＥＳをＬｏｗレベルとする。これにより、各列の信号線８０３には、画素部１１からＮ信号が出力される。これにより、１〜１２列のうち奇数列の画素部１１に対応するＮ信号が同期間にＭＰＸ回路８０４ａに入力されることとなる。
【００６７】
時刻ｔ２以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。なお、加算読み出し動作においては、通常読み出し動作とは異なり、ＡＤＣ回路８０５ａに対して複数の信号線８０３が同時に接続される。この動作により、ＭＰＸ回路８０４ａの出力は、同時に接続された信号線８０３に出力されている信号同士が加算平均された信号とほぼ等価になる。これにより信号線８０３の間で信号加算を行うことができる。本実施形態においては１列目と３列目のように同色で隣接する２列を加算するために、対応する信号線８０３を同時にＡＤＣ回路８０５ａに接続する。これによって、必要なＡＤ変換回数が通常読み出し動作の半分となる。そして、全体としては通常読み出し動作の半分の時間でＡＤ変換を終了することが可能な状態となる。なお、本実施形態において信号線８０３およびＭＰＸ回路８０４は画素部１１からの信号を加算するための加算回路に相当する。
【００６８】
さらに、時刻ｔ２以降でＡＤ変換が終了したタイミングで、各ＡＤＣ回路８０５に出力する信号ＰＳＡＶＥをＨｉｇｈレベルとする。これにより、ＡＤＣ回路８０５は省電力動作に切り替わる。そして時刻ｔ３に、おいてＬｏｗレベルとすることで、省電力動作を終了し次の信号にＡＤ変換が可能となる。
【００６９】
また、図１０において各行または各画素ブロックのＡＤ変換が終了したタイミングであって、水平ブランキング期間に相当するタイミングで信号ＰＳＡＶＥ信号をＨｉｇｈレベルとしている。これによって、さらなる省電力化が可能となる。なお、各ＡＤＣ回路８０５はそれぞれ独立に動作するため、必ずしも撮像素子１０６全体で一括して省電力動作を実行する必要はない。各ＡＤＣ回路８０５の動作に合わせて適切に省電力動作を実行することが好ましい。
【００７０】
このようにＡＤＣ回路８０５の前段に設けられるＭＰＸ回路８０４を利用して信号加算を行うことによって、ＡＤ変換に係る時間を短縮することが可能となる。そして、短縮した時間においてＡＤＣ回路８０５を省電力動作させることによって、フレームレートを維持したままで撮像素子１０６全体の省電力化を実現することが可能となる。なお、本実施形態において、信号加算数は２列分としたが、３列以上を加算するようにしてもよい。加算数を増やすことによって、ＡＤ変換時間をさらに短縮することが可能となり、さらに省電力化することが可能となる。さらには、フレームレートの向上も実現できる。
【００７１】
また、信号線８０３とＭＰＸ回路８０４との間にサンプルホールド回路を設ける場合には、信号加算する際にＭＰＸ回路８０４に複数の信号線８０３を同時接続する必要はない。例えば、サンプルホールド回路において信号を保持している容量（コンデンサ等）同士を接続するスイッチ回路等をさらに設けることによって信号加算を実現することができる。また、容量同士を接続することによる信号加算方式と、ＭＰＸ回路８０４に複数の信号線８０３を同時接続する加算方式とを組み合わせて加算読み出し動作を行うようにしてもよい。
【００７２】
なお、本実施形態においては、同色の信号を加算する動作を示したが、異色の信号を加算するようにしてもよい。画像信号の生成以外のＡＦ用や露出算出用の信号として利用することができる。
【００７３】
また、各タイミングチャートにおいては読み出しのタイミングのみが記載されているが、読み出しタイミングの前には画素部１１における各ＰＤ４０１のリセット動作を行う。画面全体として同一の蓄積期間とするために、リセット動作における各画素部１１に対する走査タイミングも本実施形態で説明した読み出しタイミングと合わせて行われることとなる。
【００７４】
（第２の実施形態）
第１の実施形態においては、ＭＰＸ回路８０４に接続している複数の信号線８０３を同時にＡＤＣ回路８０５に接続することによって列方向の信号加算を実現する例を示した。本実施形態においては、第１の実施形態と異なる信号線８０３とＭＰＸ回路８０４の接続例を示し、行方向においても信号加算を行う動作を示す。
【００７５】
図１１を用いて、本実施形態における撮像素子１０６における各画素部１１から信号を読み出すための読み出し回路に関して説明する。図１１は第１の実施形態における図８に相当し、撮像素子１０６の読み出し回路に関する等価回路を示している。図８と同じ構成要素に関しては、同一の符号を付し、その説明は省略する。
【００７６】
図１１において各画素部１１から出力される信号は信号線８０３を経由して読み出される。画素部１１の各列に対して４本の信号線８０３を有している。それぞれの信号線をｃｏｌ＿ｘＮ（ｘ：画素部１１の列番号、Ｎ：Ａ乃至Ｄ）で表す。信号線８０３は、他の列においても、１列目の画素部１１と同じように配されている。なお、図１１における第１の実施形態における回路との差異点は、信号線８０３とＭＰＸ回路８０４の接続形態である。具体的には、本実施形態において画素部１１の各列に対して４本の信号線８０３を有する構成としたが、これに限られない。より高速に読み出すためにはさらに多くの信号線８０３を設けることが好ましい。ただし、信号線の数は２の倍数または４の倍数、あるいは信号加算する信号数の倍数で構成することが好ましい。
【００７７】
図１１において、ＭＰＸ回路８０４およびＡＤＣ回路８０５には、Ｒのカラーフィルタを備える、１行目および３行目であって、１〜１２列のうちの奇数列に位置する画素部１１の信号が入力される。さらに、Ｇのカラーフィルタを備える、２行目および４行目であって、１〜１２列のうちの奇数列に位置する画素部１１の信号が入力される。図１１では説明に必要な奇数列のみを図示し、簡略化のためその他の奇数列および偶数列は省略している。
【００７８】
図１２は、第２の実施形態において撮像素子１０６の加算読み出し動作を示した図である。図１２での動作は、画素部１１から読み出す信号をＡＤ変換前に加算しつつ順次読み出しを行う。この加算読み出し動作は主に動画を取得する場合に用いられる。図１２においては、焦点検出用の信号を出力せず、撮像用の信号のみを出力する場合について説明する。なお、図１２において表示している信号線は図１０と同一であり、ＭＰＸ回路８０４に入力される信号のみが異なる。さらに、第１の実施形態で示した動作と共通する動作に関しては、その説明を省略する。
【００７９】
時刻ｔ２に、垂直走査回路は、１行目の画素部１１に出力する信号ＰＲＥＳと３行目の画素部１１に出力する信号ＰＲＥＳとをＬｏｗレベルとする。これにより、各列の信号線８０３には、画素部１１からＮ信号が出力される。これにより、１〜１２列のうち１行目と３行目であって奇数列の画素部１１に対応するＮ信号がＭＰＸ回路８０４に入力されることとなる。
【００８０】
時刻ｔ２以降、ＭＰＸ回路８０４は、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５に接続する。なお、本実施形態の加算読み出し動作においては、ＡＤＣ回路８０５に対して複数の信号線８０３が同時に接続される。具体的には、１行目の画素部１１に対応するＣｏｌ＿ｘＡと３行目の画素部１１に対応するＣｏｌ＿ｘＣが同時に接続される。この動作により、ＭＰＸ回路８０４の出力は、同時に接続された信号線８０３に出力されている信号同士が加算平均され、行方向に信号加算が実現できる。本実施形態においては１行目と３行目のように同色で隣接する２行を加算するために、対応する信号線８０３を同時にＡＤＣ回路８０５に接続する必要がある。これによって、１回のＡＤ変換で２行分のＡＤ変換に相当する信号が得られ、通常読み出し動作の半分の時間でＡＤ変換を終了することが可能となる。
【００８１】
さらに、時刻ｔ２以降でＡＤ変換が終了したタイミングで、各ＡＤＣ回路８０５に出力する信号ＰＳＡＶＥをＨｉｇｈレベルとする。これにより、ＡＤＣ回路８０５は省電力動作に切り替わる。そして時刻ｔ３の直前で、Ｌｏｗレベルとすることで、省電力動作を終了し次の信号にＡＤ変換が可能となる。
【００８２】
なお、本実施形態においては行方向の加算のみを行う動作を例示したが、第１の実施形態で示したように列方向の加算読み出し動作を組み合わせることによって、行方向と列方向の両方の加算を同時に実現することも可能となる。
【００８３】
このようにＡＤＣ回路８０５の前に設けられるＭＰＸ回路８０４に対して加算対象となる列または行に対応する画素部１１から接続可能とすることによって、通常読み出し動作および加算読み出し動作の両方を実現できる。さらに、ＡＤ変換時間が短縮した時間においてＡＤＣ回路８０５を省電力動作させることによって、フレームレートを維持したままで撮像素子１０６全体の省電力化を実現することが可能となる。なお、本実施形態において、信号加算数は２行分としたが、３行以上を加算するようにしてもよい。また、列方向の加算と組み合わせてもよく、その場合において、列方向の加算数と行方向の加算数は必ずしも同一でなくてもよい。
【００８４】
また、図６において所定の個数の画素部１１を含む画素ブロック１２に対して１つの信号処理部２１が配置されている例を示したが、画素ブロック１２に含まれる画素部１１同士は必ずしも隣接している必要はない。例えば、各同色の画素を加算した後の色重心（サンプリング周期）を考慮した場合には、図１３において実線で示す画素部１１から成るブロックを画素ブロック１２として、各画素部１１からの信号線８０３を一つのＭＰＸ回路８０４に接続するようにしてもよい。図１３に示す画素ブロックを採用することで、列方向に３画素分の信号を加算する場合、列方向において加算後の色重心をそろえることが可能になる。また、垂直方向にも同様の配置とすることによって、垂直方向も色重心をそろえることも可能である。
【００８５】
（第３の実施形態）
第１の実施形態および第２の実施形態においては、ＭＰＸ回路８０４において信号加算を行ってＡＤ変換時間を短縮し、その間にＡＤＣ回路８０５を省電力動作させる制御に関して説明した。本実施形態においては、ＭＰＸ回路８０４において信号加算を行う点は共通として、加算読み出し動作時に使用しないＡＤＣ回路８０５に対する省電力動作の制御に関して説明する。
【００８６】
図１４を用いて、本実施形態における撮像素子１０６における各画素部１１から信号を読み出すための読み出し回路に関して説明する。図１４は第１の実施形態における図８に相当し、撮像素子１０６の読み出し回路に関する等価回路を示している。図８と同じ構成要素に関しては、同一の符号を付す。
【００８７】
図１４において各画素部１１から出力される信号は信号線８０３を経由して読み出される。画素部１１の各列に対して４本の信号線８０３を有している。それぞれの信号線をｃｏｌ＿ｘＮ（ｘ：画素部１１の列番号、Ｎ：Ａ乃至Ｄ）で表す。信号線８０３は、他の列においても、１列目の画素部１１と同じように配されている。なお、図１４における第１の実施形態および第２の実施形態における回路における差異点は、信号処理部２１の構成に加わったＭＰＸ回路１４０４と、ＰＳＡＶＥ制御部１４０６である。
【００８８】
図１４において、ＭＰＸ回路８０４ａには、Ｒのカラーフィルタを備える、１行目および３行目であって、１〜１２列のうちの奇数列に位置する画素部１１の信号が入力される。また、ＭＰＸ回路８０４ｂには、Ｇのカラーフィルタを備える、２行目および４行目であって、１〜１２列のうちの奇数列に位置する画素部１１の信号が入力される。そして、ＭＰＸ回路１４０４には、ＭＰＸ回路８０４ａの出力とＭＰＸ回路８０４ｂの出力が入力される。ＭＰＸ回路１４０４の出力は制御信号である信号ＭＰＸ２に基づいて制御され、ＭＰＸ回路８０４ａの出力またはＭＰＸ回路８０４ｂの出力のいずれかをＡＤＣ回路８０５ａに出力するかを切り替える動作を行う。具体的には、信号ＭＰＸ２がＬｏｗレベルの場合にはＭＰＸ回路８０４ａの出力を出力し、Ｈｉｇｈレベルの場合にはＭＰＸ回路８０４ｂの出力を出力する。本動作によって、ＭＰＸ回路８０４ａの出力およびＭＰＸ回路８０４ｂの出力をＡＤＣ回路８０５ａの一つでＡＤ変換することが可能となる。
【００８９】
また、ＡＤＣ回路８０５ｂには、ＭＰＸ回路８０４ｂの出力が入力され、ＭＰＸ回路８０４ｂの出力をＡＤ変換する。しかし、上記のようにＭＰＸ回路８０４ａの出力およびＭＰＸ回路８０４ｂの出力をＡＤＣ回路８０５ａの一つでＡＤ変換する場合には、ＡＤＣ回路８０５ｂを動作させる必要がない。
【００９０】
また、本実施形態のＡＤＣ回路８０５は、それぞれ個別で省電力動作を行うことが可能である。当該省電力動作を制御するために、第２の基板２０においてはＰＳＡＶＥ制御部１４０６が設けられている。ＰＳＡＶＥ制御部１４０６からの個別の制御信号（ＰＳＡＶＥ１およびＰＳＡＶＥ２）に応じてＡＤＣ回路８０５ａおよびＡＤＣ回路８０５ｂはそれぞれ省電力動作を開始または終了する。したがって、ＡＤＣ回路８０５ａのみでＡＤ変換動作を行う場合にはＡＤＣ回路８０５ｂに対してのみ信号ＰＳＡＶＥ２を用いて省電力動作を行うようにすることが可能である。
【００９１】
図１５は、第３の実施形態において撮像素子１０６の加算読み出し動作を示した図である。図１５での動作は、画素部１１から読み出す信号をＡＤ変換前に加算しつつ順次読み出しを行う。この加算読み出し動作は主に動画を取得する場合に用いられる。図１５においては、焦点検出用の信号を出力せず、撮像用の信号のみを出力する場合について説明する。なお、図１５において表示している信号線は図１０等に対してＭＰＸ回路１４０４を制御するための信号ＭＰＸ２と、ＰＳＡＶＥ制御部１４０６からの信号ＰＳＡＶＥ１、信号ＰＳＡＶＥ２が追加されている。さらに、第１の実施形態および第２の実施形態で示した動作と共通する動作に関しては、その説明を省略する。
【００９２】
時刻ｔ２に、垂直走査回路は、１行目および２行目の画素部１１に出力する信号ＰＲＥＳをＬｏｗレベルとする。これにより、各列の信号線８０３には、画素部１１からＮ信号が出力される。これにより、１〜１２列のうち１行目および２行目であって奇数列の画素部１１に対応するＮ信号がＭＰＸ回路８０４ａおよびＭＰＸ回路８０４ｂに入力されることとなる。
【００９３】
時刻ｔ２以降、ＭＰＸ回路８０４は、ＴＧ１１３から供給される信号ＭＰＸおよび信号ＭＰＸ２によって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。なお、本実施形態の加算読み出し動作においては、ＡＤＣ回路８０５ａに対して複数の信号線８０３が同時に接続される。具体的には、１行目であって１列目の画素部１１に対応するＣｏｌ＿１Ａと３列目の画素部１１に対応するＣｏｌ＿３ＡがＭＰＸ回路８０４ａに同時に接続される。この動作により、ＭＰＸ回路８０４ａの出力は、同時に接続された信号線８０３に出力されている信号同士が加算平均された信号となり、列方向に信号加算が実現できる。そして、同タイミングで信号ＭＰＸ２はＬｏｗレベルに制御され、ＭＰＸ回路１４０４の出力としてＭＰＸ回路８０４ａの出力がＡＤＣ回路８０５ａに入力される。
【００９４】
さらに、時刻ｔ２以降で１列目と３列目のＡＤ変換が終了したタイミングで、２行目であって１列目の画素部１１に対応するＣｏｌ＿１Ｂと３列目の画素部１１に対応するＣｏｌ＿３ＢがＭＰＸ回路８０４ｂに同時に接続される。この動作により、ＭＰＸ回路８０４ｂの出力は、同時に接続された信号線８０３に出力されている信号同士が加算平均された信号となり、列方向に信号加算が実現できる。そして、同タイミングで信号ＭＰＸ２はＨｉｇｈレベルに制御され、ＭＰＸ回路１４０４の出力としてＭＰＸ回路８０４ｂの出力がＡＤＣ回路８０５ａに入力される。
【００９５】
そして、上記動作を繰り返して加算読み出し動作を行うことで、通常読み出し動作における１行分の時間で２行分のＡＤ変換動作を終了することが可能となる。つまり、通常読み出し動作では２つ必要だったＡＤＣ回路８０５が、一つのＡＤＣ回路８０５で画素ブロック１２全体を読み出すためには十分となる。したがって、不要となったＡＤＣ回路８０５ｂに対しては、信号ＰＳＡＶＥ２をＨｉｇｈレベルに制御し、加算読み出し動作中は常に省電力動作を行うことができ、大きく消費電力を低減することが可能となる。
【００９６】
なお、本実施形態においても第２の実施形態と同様にＡＤＣ回路８０５ａにおけるＡＤ変換動作が終了した時点で信号ＰＳＡＶＥをＨｉｇｈレベルとすることで、さらに省電力化を図ることができる。
【００９７】
このように信号処理部２１に複数のＭＰＸ回路を設けることにより、加算読み出し動作において、動作させる必要のないＡＤＣ回路をもうけることができる。そして、当該ＡＤＣ回路を省電力動作させることによって、フレームレートを維持したままで撮像素子１０６全体の省電力化を実現することが可能となる。なお、本実施形態において、信号加算数は２列分としたが、３列以上を加算するようにしてもよい。また、行方向の加算と組み合わせてもよく、その場合において、列方向の加算数と行方向の加算数は必ずしも同一でなくてもよい。
【００９８】
なお、本実施形態において複数の信号線８０３の信号を加算することで、ＡＤ変換時間を短縮したが、間引き動作を組み合わせることでも同様にＡＤ変換時間を短縮することが可能である。例えば、実施形態において３列目、７列目、１１列目の信号線８０３を接続させず、１列目、５列目、９列目の信号の信号線８０３のみを図１５に示す所定の各タイミングで読み出すことも可能である。
【００９９】
さらに、間引き読み出しを行う場合には、信号線８０３とＭＰＸ回路８０４との接続を工夫することで、ＭＰＸ回路１４０４を省略することも可能である。一例として間引かれる対象の画素部１１（例えば、３列目、７列目、１１列目の画素部１１）からの信号線８０３をＭＰＸ回路８０４ｂに接続する。そして、読み出す対象の画素部１１（例えば、１列目、５列目、９列目の画素部１１）からの信号線８０３をＭＰＸ回路８０４ａに接続する。このような接続を行うことによって、間引き読み出し動作時はＭＰＸ回路８０４ｂおよびＡＤＣ回路８０５ｂを省電力化することによって、第３の実施形態と同様の効果を得ることが可能となる。
【０１００】
なお、第１乃至第３の実施形態において、画素ブロック１２の端に位置する画素部１１（例えば１列目）より信号を読み出しているが、信号読み出しの順番はこれに限られない。例えば、逆の順番で読み出してもよいし、１つおきに読み出してもよい。
【０１０１】
（第４の実施形態）
第１の実施形態乃至第３の実施形態において、ＭＰＸ回路８０４において信号加算等を行いつつ、読み出し期間においてＡＤ変換動作を行っていないタイミングでＡＤＣ回路８０５の省電力動作を制御する例を示した。しかし、撮像素子１０６を用いた撮像装置１００の動作においては、ＡＤＣ回路８０５に対して省電力動作を設定可能なタイミングは他にも存在する。
【０１０２】
図１６は、撮像装置１００において１枚の画像を撮像する際のタイミングを示している。信号ＶＤは垂直同期信号であり、ＴＧ１１３から撮像素子１０６に供給される。また、信号ＶＤはＤＦＥ１０８やＤＳＰ１０９等の他の構成要素にも供給され、撮像装置１００全体の動作タイミングの同期をとる役割を担っている。なお、信号ＶＤの周期は動画を取得するためのフレームレートに対応し、本実施形態においては１／１２０秒とする。内部ＨＤは水平同期信号であり、ＴＧ１１３から供給される信号ＶＤに同期して撮像素子１０６内の回路によって生成される内部信号である。撮像素子１０６の動作は内部ＨＤによって、タイミングが規定され、例えば画素部１１のリセット動作や読み出を動作が制御される。撮像素子１０６は１ＨＤ期間中に所定の行数に対応する画素部１１からの信号を出力する。なお、本実施形態において撮像素子１０６が１フレーム分の画像信号を出力するのに要する時間（読み出し期間）は１／１８０秒とする。
【０１０３】
図１６に示す通り、１枚の画像を取得するために必要な読み出し期間は１／１８０秒とすると、フレームレートに対しては十分早いために、余剰時間はブランキング期間となる。ブランキング期間中は、信号の読み出しおよびＡＤ変換動作は行われない。そのため、本期間中は省電力動作が可能となる。図１６に示す通り、ブランキング期間中に信号ＰＳＡＶＥをＨｉｇｈレベルとすることで、省電力動作が達成できる。
【０１０４】
また、滑らかな動画を取得するためにはフレームレートが一定である必要がある。フレームレートを可変せずに一定とした場合、ブランキング期間は撮像素子１０６から読み出される信号量に依存する。例えば図１７に示すように、所定のフレームレート（例えば６０ｆｐｓ）の動画を撮像している最中に静止画を取得するような場合を想定する。動画に必要な画素数が８００万画素とした場合に、静止画に用いられる画素数が４倍の３２００万画素であるとする。そうすると必然的に動画撮像に対して静止画撮像時のブランキング期間は短くなる。このような場合には、図１７に示すように動画撮像時のブランキング期間のみ省電力動作を実行し、静止画撮像時には行わないようにすることが好ましい。連続して撮像する動画に対して静止画の撮像は単発的に行われるため、静止画撮像の際に省電力動作を実行しなくても撮像素子１０６全体としては省電力化を図ることが可能である。
【０１０５】
また、ブランキング期間と同様に信号の読み出しおよびＡＤ変換動作が行われない期間としては蓄積期間がある。図１８（ａ）に示すように撮像素子１０６は、画素部１１をリセットしたのちに、所定の蓄積期間の間露光し、その後読み出し期間において信号が読みだされる。蓄積期間は被写体の明るさに基づいてユーザ自身または自動で決定され、その期間は信号ＶＤまたは内部ＨＤによって規定される。本実施形態の撮像素子１０６は当該蓄積期間においても省電力動作は設定可能である。
【０１０６】
なお、図１８（ｂ）で示すように蓄積期間が短い場合（例えば１／１０００秒程度）には省電力動作を設定できる期間が短く、省電力動作からの復帰の影響も考慮して省電力動作の設定は行わないように制御する。一例としては１／８秒乃至１秒以上の蓄積期間が設定された場合に蓄積期間中において省電力動作を設定することが好ましい。
【０１０７】
（第５の実施形態）
第４の実施形態において、撮像素子１０６が用いられる撮像装置１００における撮像動作においてＡＤＣ回路８０５の省電力動作を実行するタイミングに関して説明した。本実施形態においては、撮像素子１０６の回路アレイにおいて領域を区分して省電力動作を実行する動作に関して詳細に説明する。
【０１０８】
図１９は撮像素子１０６の第２の基板２０に形成された回路アレイを示している、回路アレイの各要素は信号処理部２１を表しており、全体として水平方向にｎ個、垂直方向にｍ個の信号処理部２１が配置されている。図１９（ａ）は通常の撮像状態を示しており、画面全体を使用して画像を取得するため、すべての回路アレイを使用して信号の読み出しを行う。そのため、すべての信号処理部２１は通常動作に設定される。一方で、図１９（ｂ）はクリップ撮像状態（水平ｉ〜ｋ列、垂直ｈ〜ｊ行のみを使用する撮像）を示しており、画面の中央部からのみを使用して画像を取得するため、周辺部の回路アレイは使用しない。そのため、周辺部の信号処理部２１はクリップ撮像状態の間は省電力動作に設定される。
【０１０９】
図２０および図２１を用いて本実施形態における領域ごとに省電力動作を実行するための回路構成を説明する。図２０は信号ＰＳＡＶＥの供給線の配線レイアウトを示す図である。本実施形態の信号ＰＳＡＶＥは、各信号処理部２１に対して水平制御用のＰＳＡＶＥ＿Ｈ（ｎ）（ｎ：列番号）と垂直制御用のＰＳＡＶＥ＿Ｖ（ｍ）（ｍ：行番号）によって供給される。ＰＳＡＶＥ＿Ｈ（ｎ）とＰＳＡＶＥ＿Ｖ（ｍ）は不図示のドライバ回路によって接続され、ＴＧ１１３からのタイミング信号等によって制御される。
【０１１０】
図２１を用いて撮像素子１０６における各画素部１１から信号を読み出すための読み出し回路に関して説明する。図２１は第５の実施形態における撮像素子１０６の読み出し回路に関する等価回路を示している。図２１は第１の実施形態における図８に相当する。図８と同じ構成要素に関しては、同一の符号を付す。
【０１１１】
図２１において各画素部１１から出力される信号は信号線８０３を経由して読み出される。画素部１１の各列に対して４本の信号線８０３を有している。図２１における第１の実施形態における回路との差異点は、ＰＳＡＶＥ制御部２１０６である。ＰＳＡＶＥ制御部２１０６には図２０を用いて説明したＰＳＡＶＥ＿Ｈ（ｎ）とＰＳＡＶＥ＿Ｖ（ｍ）が入力される。そして、ＰＳＡＶＥ制御部２１０６はＡＮＤ回路を含み、ＰＳＡＶＥ＿Ｈ（ｎ）とＰＳＡＶＥ＿Ｖ（ｍ）のいずれかからＨｉｇｈレベルの信号が供給された場合にＡＤＣ回路８０５を省電力動作に制御する。このようにＰＳＡＶＥ＿Ｈ（ｎ）とＰＳＡＶＥ＿Ｖ（ｍ）を用いることで、回路アレイ内の任意の信号処理部２１に対して省電力動作の制御が可能となる。なお、回路アレイ内の任意の領域でより簡易に省電力動作の制御を可能とするために、信号処理部２１には不図示のラッチ回路を設けることが好ましい。これはＰＳＡＶＥ＿Ｈ（ｎ）とＰＳＡＶＥ＿Ｖ（ｍ）の両方からＨｉｇｈレベルとなり省電力動作に制御されたことをラッチに記憶し、そしてラッチがリセットされるまではその状態を保持することが可能となる。これによって、省電力動作に制御したい信号処理部２１に対応するＰＳＡＶＥ＿Ｈ（ｎ）とＰＳＡＶＥ＿Ｖ（ｍ）に常にＨｉｇｈレベルを供給する必要がなくなり、より高い自由度で領域選択が可能となる。一例としては画素アレイ中に複数領域で省電力動作を制御することが可能となる。なお、より高い自由度で省電力動作を制御する場合には、ＰＳＡＶＥ＿Ｈ（ｎ）またはＰＳＡＶＥ＿Ｖ（ｍ）の配線数を増やすことで対応できる。
【０１１２】
（第６の実施形態）
図２２は、撮像素子１０６の通常読み出し動作に加え焦点検出用の信号読み出し動作を示した図である。図２２での動作は、画素部１１から読み出す信号を加算せずに順次読み出しを行う。図２２においては、焦点検出用の信号と撮像用の信号を出力する場合について説明する。つまり、画素部１１は、複数のＰＤのうちの一部のみのＰＤの信号に基づく第１の信号の出力を行い、さらに複数のＰＤの信号に基づく第２の信号の出力を行う。なお、図２２において表示している信号線は図９と同一である。さらに、第１の実施形態で示した動作と共通する動作に関しては、その説明を省略する。
【０１１３】
時刻ｔ３に、垂直走査回路は、１行目の画素部１１に出力する信号ＰＴＸＡのみをＨｉｇｈレベルとする。これにより、ＰＤ４０１ａが蓄積した電荷が、転送トランジスタ４０２ａを介してＦＤ部４０３に転送される。これにより、ＦＤ部４０３は、ＰＤ４０１ａに対応する電位となる。そして、ＰＤ４０１ａのみの電荷によるＦＤ部４０３の電位に基づいて増幅トランジスタ４０４がＡ信号を出力する。各列の信号線８０３には、１行目の画素部１１のＡ信号が出力されている。これにより、１〜１２列のうち奇数列の画素部１１に対応するＡ信号が同期間にＭＰＸ回路８０４ａに入力されることとなる。本実施形態において、時刻ｔ３以降の期間はＡ信号用読み出し期間に相当する。
【０１１４】
時刻ｔ４以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【０１１５】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、１行目の画素部１１に対応する１列目の信号線８０３のＡ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素部１１に対応する信号線８０３に出力されているＡ信号をデジタル信号にＡＤ変換する。各Ａ信号はＭＰＸ回路８０４ａに既に入力されているために、ＭＰＸ回路８０４ａの出力を切り替えるだけで高速なＡＤ変換が可能となる。本実施形態において、時刻ｔ４以降の期間はＡ信号用ＡＤ変換期間に相当する。
【０１１６】
時刻ｔ４に、垂直走査回路は、３行目の画素部１１に出力する信号ＰＴＸＡのみをＨｉｇｈレベルとする。これにより、ＰＤ４０１ａが蓄積した電荷が、転送トランジスタ４０２ａを介してＦＤ部４０３に転送される。これにより、ＦＤ部４０３は、ＰＤ４０１ａに対応する電位となる。そして、ＰＤ４０１ａのみの電荷によるＦＤ部４０３の電位に基づいて増幅トランジスタ４０４がＡ信号を出力する。各列の信号線８０３には、３行目の画素部１１のＡ信号が出力されている。これにより、１〜１２列のうち奇数列の画素部１１に対応するＡ信号が同期間にＭＰＸ回路８０４ａに入力されることとなる。本実施形態において、時刻ｔ４以降の期間はＡ信号用読み出し期間に相当する。
【０１１７】
時刻ｔ５以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【０１１８】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、３行目の画素部１１に対応する１列目の信号線８０３のＡ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素部１１に対応する信号線８０３に出力されているＡ信号をデジタル信号にＡＤ変換する。本実施形態において、時刻ｔ５以降の期間はＡ信号用ＡＤ変換期間に相当する。
【０１１９】
また、時刻ｔ５に、垂直走査回路は、１行目の画素部１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、ＰＤ４０１ａ、４０１ｂが蓄積した電荷（本実施形態では電子である）が、転送トランジスタ４０２ａ、４０２ｂを介してＦＤ部４０３に転送される。ＦＤ部４０３では、ＰＤ４０１ａ、４０１ｂのそれぞれの電荷が加算される。これにより、ＦＤ部４０３は、時刻ｔ３で転送されたＰＤ４０１ａの電荷に加え、時刻ｔ５におけるＰＤ４０１ａ、４０１ｂのそれぞれの電荷を加算した電荷に対応する電位となる。各列の信号線８０３には、１行目の画素部１１のＡ＋Ｂ信号が出力されている。これにより、１〜１２列のうち奇数列の画素部１１に対応するＡ＋Ｂ信号が同期間にＭＰＸ回路８０４ａに入力されることとなる。本実施形態において、時刻ｔ５以降の期間はＡ＋Ｂ信号用読み出し期間に相当する。
【０１２０】
時刻ｔ６以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【０１２１】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、１行目の画素部１１に対応する１列目の信号線８０３のＡ＋Ｂ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素部１１に対応する信号線８０３に出力されているＡ＋Ｂ信号をデジタル信号にＡＤ変換する。本実施形態において、時刻ｔ６以降の期間はＡ＋Ｂ信号用ＡＤ変換期間に相当する。
【０１２２】
また、時刻ｔ６に、垂直走査回路は、３行目の画素部１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、ＰＤ４０１ａ、４０１ｂが蓄積した電荷（本実施形態では電子である）が、転送トランジスタ４０２ａ、４０２ｂを介してＦＤ部４０３に転送される。ＦＤ部４０３では、ＰＤ４０１ａ、４０１ｂのそれぞれの電荷が加算される。これにより、ＦＤ部４０３は、時刻ｔ４で転送されたＰＤ４０１ａの電荷に加え、時刻ｔ６におけるＰＤ４０１ａ、４０１ｂのそれぞれの電荷を加算した電荷に対応する電位となる。各列の信号線８０３には、３行目の画素部１１のＡ＋Ｂ信号が出力されている。これにより、１〜１２列のうち奇数列の画素部１１に対応するＡ＋Ｂ信号が同期間にＭＰＸ回路８０４ａに入力されることとなる。本実施形態において、時刻ｔ６以降の期間はＡ＋Ｂ信号用読み出し期間に相当する。
【０１２３】
時刻ｔ７以降、ＭＰＸ回路８０４ａは、ＴＧ１１３から供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素部１１に対応する信号線８０３を、順次ＡＤＣ回路８０５ａに接続する。
【０１２４】
ＡＤＣ回路８０５ａは、ＭＰＸ回路８０４ａから出力される、３行目の画素部１１に対応する１列目の信号線８０３のＡ＋Ｂ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素部１１に対応する信号線８０３に出力されているＡ＋Ｂ信号をデジタル信号にＡＤ変換する。本実施形態において、時刻ｔ７以降の期間はＡ＋Ｂ信号用ＡＤ変換期間に相当する。
【０１２５】
このように、Ａ＋Ｂ信号を読み出す前にＡ信号を読み出すことで、焦点検出用の信号と画像用信号の両方を読み出すことが可能となる。なお、焦点検出に用いるＢ信号は、Ａ信号とＡ＋Ｂ信号を読み出したのちに両者を減算することで算出する。
【０１２６】
（第７の実施形態）
第１の実施形態乃至第３の実施形態において撮像素子１０６内部の構成に関して例示したが、画素部１１から高速に信号を読み出すために、複数の回路を並列に配列し、それぞれの回路で同時読み出し動作が行われることとなる。一方で一眼レフに代表される撮像装置に用いられる撮像素子は対角長で数センチメートルのサイズとなる。そのため撮像素子内部の基準電圧レベル等の面内バラつきは無視できない。また、製造バラつきや回路の配線長の非対称性から並列に配列された回路ごとに出力バラつきが生じることがある。本実施形態においては、当該バラつきを補正する方法に関して説明する。なお、撮像素子１０６における読み出し回路に関しては、図８に示した第１の実施形態の読み出し回路を前提として説明する。なお、補正の例としてはオフセット補正およびゲイン補正があげられる。補正パラメータとしては事前にＲＯＭ１１９等に記憶させておいた値を用いてもよいし、信号を読み出す直前または直後にリアルタイムに生成した値を用いて行ってもよい。
【０１２７】
図２３は一つの信号処理部２１とそれに対応する画素ブロック１２を示している。当該画素ブロック１２は図８に示す通り、Ｒのカラーフィルタを有する画素部１１が配置される１行目、３行目と、Ｇのカラーフィルタを有する画素部１１が配置される２行目と４行目では異なるＭＰＸ回路８０４およびＡＤＣ回路８０５を経由して読み出される。したがって、図２３にＰで示した１行目、３行目と、Ｑで示した２行目、４行目とでは異なる補正値を用いて補正することが望ましい。これは、周期的な回路では共通の回路バラつきが発生すると考えられるためであり、周期的に同一の補正値を用いることで、補正に用いるパラメータ数を低減することができ、もって処理負荷の低減および消費電力化を達成することができる。
【０１２８】
図２４は第１の基板１０における画素アレイおよびそれに対応する補正パラメータを示している。図２４（ａ）に示すように画素アレイ内には水平方向にｎ個、垂直方向にｍ個の画素ブロック１２を備えている。本実施形態の撮像素子１０６は垂直方向に隣接する画素ブロック１２で、ＭＰＸ回路およびＡＤＣ回路を共通化する構成とする。この構成において、は回路を共通化している二つの画素ブロック１２を一つの単位として、対応する補正パラメータを持つことが好ましい。図２４（ｂ）は各単位に対応する補正パラメータを示している。一つの矩形が一つの補正パラメータを表しており、それぞれの補正パラメータには図２３で説明したように行ごとにＰとＱで示した補正パラメータが含まれる。
【０１２９】
なお、図２３では行単位で異なる補正パラメータを備える例を示したが、これに限られるものではない。図８に示すように一つの列には複数本（図８においては４本）の信号線８０３が設けられている。そのため、それぞれの信号線８０３に対応して補正パラメータを備えることも有効である。図２５は４本の信号線をＡ〜Ｄとして、それぞれの信号線に対応する補正パラメータを表している。図２４を用いて説明したように、ＡＤＣ回路を共通化している単位でも補正パラメータを備えるとして図２５に示すように垂直方向に異なるパラメータを有している。
【０１３０】
以上、撮像素子１０６を構成する回路周期に合わせて補正パラメータを備える例を示したが、補正パラメータは画素ブロックごとに記憶せずに関数形式記憶するようにしてもよい。また、回路の周期性が加算読み出し動作等によって変化する場合には動作モードに応じて補正パラメータを切り替えることが好ましい。その他、ＩＳＯ感度、露光時間等の撮像条件に応じて変更してもよい。なお。本実施形態においては、回路周期に合わせて補正パラメータを備えて補正する例を示したが、回路周期ごとに複数の補正を個別に行うようにしてもよい。
【０１３１】
（第８の実施形態）
図２６は、撮像素子１０６のＡＤＣ回路８０５の等価回路図である。ＡＤＣ回路８０５は入力端子ＩＮ及び出力端子ＯＵＴを有し、入力端子ＩＮから入力されたアナログ信号Ｓｉｎ（ＭＰＸ回路８０４の出力）をデジタル信号Ｓｏｕｔに変換して出力端子ＯＵＴから出力する。このアナログ信号Ｓｉｎは、第１の実施形態で説明した、Ｎ信号とＡ＋Ｂ信号（Ｓ信号）の一方あるいは両方とすることができる。ＡＤＣ回路８０５はＭＰＸ回路８０４の出力を５ビットの分解能でデジタル信号Ｓｏｕｔに変換する。
【０１３２】
ＡＤＣ回路８０５はアナログ信号Ｓｉｎとの比較に用いられる比較信号を生成する生成回路８１０を更に有する。生成回路８１０はバイナリウェイトの容量値を有する複数の容量素子ｃｐ０〜ｃｐ４と、容量素子ｃｐ０〜ｃｐ４に接続された複数のスイッチｓｗ０〜ｓｗ４とを有する。複数のスイッチｓｗ０〜ｓｗ４によって、容量素子ｃｐ０〜ｃｐ４のうちの１つ以上を選択するスイッチ回路が構成される。バイナリウェイトとは、公比２の等比数列をなす重み（容量値）の集合のことである。図２６の例では、容量素子ｃｐ０〜ｃｐ４は順に、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃの容量値を有する。容量素子ｃｐ０〜ｃｐ４の一方の電極は生成回路８１０の供給端子ＳＰＬに接続され、他方の電極はそれぞれスイッチｓｗ０〜ｓｗ４に接続される。スイッチｓｗ０〜ｓｗ４はそれぞれ、一端が容量素子ｃｐ０〜ｃｐ４に接続され、他端が端子Ａと端子Ｂとの間をトグルする。端子Ａには接地電位ＧＮＤが供給され、端子Ｂには基準電圧ＶＲＦが供給される。基準電圧ＶＲＦはＡＤＣ８０５の外部から供給される定電圧であり、接地電位ＧＮＤよりも大きな値である。スイッチｓｗ０が端子Ａにトグルすると、容量素子ｃｐ０に接地電位ＧＮＤが供給され、スイッチｓｗ０が端子Ｂにトグルすると、容量素子ｃｐ０に基準電圧ＶＲＦが供給される。他のスイッチｓｗ１〜ｓｗ４についても同様である。スイッチｓｗ０〜ｓｗ４が切り替わることによって、供給端子ＳＰＬと基準電圧ＶＲＦとの間に接続される容量素子の合成容量値が変化し、その結果として供給端子ＳＰＬから出力される比較信号Ｖｃｍｐの値が変化する。
【０１３３】
生成回路８１０の供給端子ＳＰＬには更に、ＡＤＣ回路８０５の外部からのランプ信号Ｖｒｍｐが容量素子ｃｐ５を介して供給される。容量素子ｃｐ５はランプ信号Ｖｒｍｐの大きさを調整するための容量素子であり、１Ｃの容量値を有する。すなわち、容量素子ｃｐ５の容量値は、バイナリウェイトの容量値を有する容量素子群ｃｐ０〜ｃｐ４の最小の容量値と等しい。ランプ信号Ｖｒｍｐの値が変化すると供給端子ＳＰＬから出力される比較信号Ｖｃｍｐの値も変化する。
【０１３４】
供給端子ＳＰＬと基準電圧ＶＲＦとの間に接続される容量素子の集合と、ランプ信号Ｖｒｍｐの値とを組み合わせることによって、比較信号Ｖｃｍｐは接地電位ＧＮＤ以上、基準電圧ＶＲＦ以下の任意の値を取りうる。
【０１３５】
ＡＤＣ回路８０５は比較器８１５を更に有する。比較器８１５はアナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値とを比較して、比較結果に応じた信号を出力する。比較器８１５の非反転端子には容量素子ｃｐ６を介してアナログ信号Ｓｉｎが供給され、比較器８１５の反転端子には生成回路８１０の供給端子ＳＰＬから比較信号Ｖｃｍｐが供給される。それにより、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値以上の場合にＨｉｇｈレベルが出力され、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値未満の場合にＬｏｗレベルが出力される。この例ではアナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値が等しい場合にＨｉｇｈレベルを出力しているが、Ｌｏｗレベルを出力してもよい。容量素子ｃｐ６はアナログ信号Ｓｉｎの値を比較信号Ｖｃｍｐとの比較が可能な範囲に調整する。本実施形態では、説明を簡単にするために、アナログ信号Ｓｉｎの値は接地電位ＧＮＤ以上、基準電圧ＶＲＦ以下であり、アナログ信号Ｓｉｎと同じ大きさの信号が比較器８１５の非反転端子に供給される場合を扱う。
【０１３６】
図２６の例ではアナログ信号Ｓｉｎを比較器８１５の非反転端子に供給し、比較信号Ｖｃｍｐを比較器８１５の反転端子に供給するが、アナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値との大小関係を判定できれば他の構成も取りうる。例えば、アナログ信号Ｓｉｎと比較信号Ｖｃｍｐとの差分を比較器８１５の非反転端子に供給し、接地電位ＧＮＤを比較器８１５の反転端子に供給してもよい。
【０１３７】
ＡＤＣ回路８０５はスイッチｓｗ５、ｓｗ６を更に有する。これらのスイッチｓｗ５、ｓｗ６が導通状態になると、比較器８１５の非反転端子、反転端子に接地電位ＧＮＤが供給され、比較器８１５がリセットされる。
【０１３８】
ＡＤＣ回路８０５は、制御回路８２０を更に備える。制御回路８２０には比較器８１５から比較結果が供給され、制御回路８２０はこの比較結果に基づいてデジタル信号Ｓｏｕｔを生成し、出力端子ＯＵＴから出力する。制御回路８２０はまた、各スイッチｓｗ０〜ｓｗ６に制御信号を送信してその状態を切り替える。
【０１３９】
図２７において、ｓｗ０〜ｓｗ６は制御回路８２０からスイッチｓｗ０〜ｓｗ６に供給される制御信号の値を示す。スイッチｓｗ０〜ｓｗ４は、供給される制御信号がＨｉｇｈレベルである場合に端子Ｂへトグルし、制御信号がＬｏｗレベルである場合に端子Ａへトグルする。スイッチｓｗ５、ｓｗ６は、供給される制御信号がＨｉｇｈレベルである場合に導通状態となり、制御信号がＬｏｗレベルである場合に非導通状態となる。図２７の下側にはアナログ信号Ｓｉｎ及び比較信号Ｖｃｍｐが示される。図２７では、アナログ信号Ｓｉｎの値が２進数で００１１０に相当する場合を例として扱う。
【０１４０】
続いて、ＡＤＣ回路８０５のＡＤ変換動作を時系列に沿って説明する。制御回路８２０は準備期間において、スイッチｓｗ０〜ｓｗ４に供給される制御信号をＬｏｗレベルにし、スイッチｓｗ５、ｓｗ６に供給される制御信号をＨｉｇｈレベルにする。これにより、比較器８１５の非反転端子及び反転端子が接地電位ＧＮＤにリセットされるとともに、比較信号Ｖｃｍｐの値が接地電位ＧＮＤに等しくなる。その後、制御回路８２０はスイッチｓｗ５、ｓｗ６に供給される制御信号をＬｏｗレベルにする。以降の動作において、比較器８１５の非反転端子にはアナログ信号Ｓｉｎが供給され続ける。
【０１４１】
次に、逐次比較期間が始まると、制御回路８２０はスイッチｓｗ４に供給される制御信号をＨｉｇｈレベルに変更する。これにより、スイッチｓｗ４は端子Ｂにトグルし、バイナリウェイトの中で１番目に大きな容量値を有するキャパシタｃｐ４を介して生成回路８１０の供給端子ＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／２だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ／２に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ／２）よりも小さいと判定し、スイッチｓｗ４に供給される制御信号をＬｏｗレベルに戻す。それにより、比較信号Ｖｃｍｐの値は接地電位ＧＮＤに戻る。この比較結果は、デジタル信号Ｓｏｕｔの値のＭＳＢ（ＬＳＢを１ビット目とした場合に５ビット目）が０であることを意味する。
【０１４２】
次に、制御回路８２０はスイッチｓｗ３に供給される制御信号をＨｉｇｈレベルに変更する。これにより、バイナリウェイトの中で２番目に大きな容量値を有するキャパシタｃｐ３を介して生成回路８１０の供給端子ＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／４だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ／４に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ／４）よりも小さいと判定し、スイッチｓｗ３に供給される制御信号をＬｏｗレベルに戻す。それにより、比較信号Ｖｃｍｐの値は接地電位ＧＮＤに戻る。この比較結果は、デジタル信号Ｓｏｕｔの値の４ビット目が０であることを意味する。
【０１４３】
次に、制御回路８２０はスイッチｓｗ２に供給される制御信号をＨｉｇｈレベルに変更する。これにより、バイナリウェイトの中で３番目に大きな容量値を有するキャパシタｃｐ２を介して生成回路８１０の供給端子ＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／８だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ／８に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ／８）よりも大きいと判定し、スイッチｓｗ２に供給される制御信号をＨｉｇｈレベルのままにする。それにより、比較信号Ｖｃｍｐの値はＶＲＦ／８に維持される。この比較結果は、デジタル信号Ｓｏｕｔの値の３ビット目が１であることを意味する。
【０１４４】
次に、制御回路８２０はスイッチｓｗ１に供給される制御信号をＨｉｇｈレベルに変更する。これにより、バイナリウェイトの中で４番目に大きな容量値を有するキャパシタｃｐ１と、キャパシタｃｐ２とを介して生成回路８１０の供給端子ＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／１６だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ＊３／１６に等しくなる。なお、本明細書で用いる「＊」は乗算を意味している。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ＊３／１６）よりも大きいと判定し、スイッチｓｗ１に供給される制御信号をＨｉｇｈレベルのままにする。それにより、比較信号Ｖｃｍｐの値はＶＲＦ＊３／１６に維持される。この比較結果は、デジタル信号Ｓｏｕｔの値の２ビット目が１であることを意味する。
【０１４５】
最後に、制御回路８２０はスイッチｓｗ０に供給される制御信号をＨｉｇｈレベルに変更する。これにより、バイナリウェイトの中で５番目に大きな容量値を有するキャパシタｃｐ０と、ｃｐ１、ｃｐ２とを介して生成回路８１０の供給端子ＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／３２だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ＊７／３２に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ＊７／３２）よりも小さいと判定し、スイッチｓｗ０に供給される制御信号をＬｏｗレベルに戻す。それにより、比較信号Ｖｃｍｐの値はＶＲＦ＊３／１６に戻る。この比較結果は、デジタル信号Ｓｏｕｔの値の１ビット目が０であることを意味する。
【０１４６】
以上の逐次比較により、制御回路８２０はアナログ信号に対応するデジタル信号Ｓｏｕｔが００１１０であると決定する。
【０１４７】
このようにして、ＡＤＣ回路８０５は、入力されるアナログ信号に対応するデジタル信号を生成するＡＤ変換を行うことができる。
【０１４８】
なお、他のＡＤ変換形式として逐次比較型のＡＤＣ回路を用いた例を説明した。ＡＤＣ回路８０５は、この逐次比較型のＡＤＣ回路に限定されるものでは無い。例えば、他のＡＤＣ回路として、ランプ信号比較型、デルタシグマ型、パイプライン型、フラッシュ型等の種々のＡＤＣ回路を用いることができる。
【０１４９】
（第９の実施形態）
本実施形態において、図２に示した撮像素子１０６の内部構成の詳細に関して説明する。図２８は撮像素子１０６の内部構成を示す機能ブロック図である。撮像素子１０６は図２で示したように第１の基板１０と第２の基板２０による積層構造を有する積層型イメージセンサである。本実施形態の撮像素子１０６は少なくとも水平方向に約８０００画素、垂直方向に６０００画素の有効画素を有しており、第１の基板１０および第２の基板２０は垂直方向の寸法に対して、水平方向の寸法が長い特徴を有する。
【０１５０】
第１の基板１０には、複数の画素部１１を含む画素アレイと各画素に対して駆動信号（信号ＰＳＥＬ、信号ＰＴＸＡ、信号ＰＴＸＢ、信号ＰＲＥＳ）等を供給するための画素駆動部１３が配置されている。画素駆動部１３には行単位、列単位、画素ブロック１２単位などを順次選択する走査回路と各駆動信号を生成するためのドライバ回路等を含む。なお、画素アレイ内には入射光を受光する有効画素に加え、黒基準を算出するために遮光された遮光画素およびダミー画素をも含む。遮光画素は主に画素アレイの周辺部分に配置され、例えば垂直方向に１２０画素、水平方向に１８０画素程度が配置されている。また、ダミー画素は光電変換部を有さない画素で、回路のオフセット除去用の補正値を生成するための信号を出力する。なお、画素駆動部１３は画素アレイを挟むように左右に配置してもよい。これにより各駆動信号のドライブ能力の向上等の効果を得ることができる
第２の基板２０には、複数の信号処理部２１を含む回路アレイと、撮像素子１０６の各ブロックに電力を供給するための電源２２を含む。電源２２は電力の供給先を制御する電力制御部を含み、いずれのブロックに対して電力を供給するかを制御することができる。また、第２の基板２０には各信号処理部２１に含まれるＡＤＣ回路８０５に対して基準電圧を供給するための基準電圧生成部２３と、各ブロックにクロックを供給するためのＰＬＬ回路２４を備える。さらには、第１の基板１０に配置された画素駆動部１３に対して制御信号を供給する垂直走査回路２５を備える。
【０１５１】
各信号処理部２１は内部ＴＧ２６からの制御信号によって制御される。制御信号にはＭＰＸ回路８０４に供給するための信号ＭＰＸやＰＳＡＶＥ制御部８０６に供給するための信号ＰＳＡＶＥ等が含まれる。そして、各信号処理部２１を順次駆動するための出力制御信号を入力し、ＡＤＣ回路８０５でＡＤ変換したデジタル信号を出力するように駆動する回路駆動部２７ａと回路駆動部２７ｂが設けられている。回路駆動部２７ａと回路駆動部２７ｂは回路アレイを左右から挟むように水平方向に配置されている。回路駆動部２７ａおよび回路駆動部２７ｂと同様に回路アレイの左右にはそれぞれシリアライザ２８ａとシリアライザ２８ｂが配置される。本実施形態の撮像素子１０６は信号読み出しの高速化を複数のＡＤＣ回路８０５を並列で動作させることで実現している。そのため、各ＡＤＣ回路８０５からは同時期に並行して信号が出力されることとなる。シリアライザ２８ａおよびシリアライザ２８ｂはマルチプレクサ回路を含み、これら並列信号を後段の転送部２９ａおよび転送部２９ｂが転送可能なように順次シリアル信号に変換する機能を有する。転送部２９ａおよび転送部２９ｂは差動信号対を転送するための信号線対を１ｌａｎｅとして、少なくともそれぞれ２４ｌａｎｅの信号線対を有している。伝送方式としては、例えばＬＶＤＳ方式、ＳＬＶＳ方式、ＳＰＩ方式等があるが、これらに限定されるものではなく、例えば無線での通信方式を採用してもよい。なお、実施形態において、画素駆動部１３は回路駆動部２７ａ、シリアライザ２８ａの配置と重なってしまうために第１の基板２０に設ける構成としたが、配置次第で第２の基板に設ける構成としてもよい。例えば、回路駆動部２７ａ、シリアライザ２８ａ等を回路アレイの左右のいずれか一方にのみ配置することで、画素駆動部１３も第２の基板に配置することが可能となる。また、回路駆動部２７ａと回路駆動部２７ｂは回路アレイを上下から挟むように垂直方向に配置してもよい。このような配置とすることで、回路アレイを水平方向に走査する場合には効率的に配線が可能となる。
【０１５２】
図２９を用いて本実施形態の撮像素子１０６における、第１の基板に設けられた画素部１１と信号処理部２１の接続形態に関して説明する。なお、図２９において各画素部１１に添えた数字は座標（列Ｘ、行Ｙ）による位置を表しており、各信号処理部２１に添えた数字は接続される画素部１１の列Ｘの番号を表している。
【０１５３】
本実施形態においても図８と同様に画素部１１から出力されるアナログ信号は信号線８０３ａおよび８０３ｂを経由して対応する各信号処理部２１に入力される。画素部１１と信号処理部２１は図２９に示したように、信号線８０３は撮像素子１０６の垂直方向に配置され、それぞれ画素アレイ上の列に対応している。そして、一つの列で共有された信号線８０３に対して一つの信号処理部２１に接続されている。つまり、信号処理部２１は同一列に配置された画素部１１の信号を処理することとなる。また、図２９における信号線８０３は１２本の信号線を束ねたものであり、そのため同時期に１２行分の画素部１１からの信号を１つの信号処理部２１に入力することができる。つまり、本実施形態においては一例として、１２行×１列の画素部１１が一つの画素ブロック１２に相当する。なお、信号線８０３は１２本以上であってもよく、本数を増やすことで同時に処理可能な画素数を向上させることができる。なお、信号線８０３に含まれる配線数は回路や画素部１１の対称性より４の倍数であることが好ましい。そのため、画素ブロック１２に含まれる画素部１１の数は１６行や２４行とすることが好ましい。これは列方向においても同様で、画素ブロック１２を列方向に拡張する場合には２列や４列とすることが好ましい。また、信号処理部２１は第２の基板２０上に垂直方向に４０個、水平方向に２００個以上が配置され回路アレイを構成している。垂直方向に配置される信号処理部２１の個数も４の倍数であることが好ましく、水平方向の個数は水平画素数に応じて決定することが好ましい。なお、図の簡略化のために省略したが各画素部１１のそれぞれには図３と同様のカラーフィルタ配列を有しており、座標（０，０）の位置に配置された画素部１１はＲのカラーフィルタを有している。また、図２９においては説明の簡略化のために信号線８０３を信号線８０３ａと信号線８０３ｂの二つに分割して示したが、第１の基板１０と第２の基板２０は積層されているため、どちらかの信号線のみがあれば画素部１１と信号処理部２１は接続可能である。
【０１５４】
図３０は第２の基板２０において信号処理部２１より後段の回路ブロックの構成を示した図である。なお、説明の簡略化のため、回路駆動部２７ｂ、シリアライザ２８ｂ、転送部２９ｂは省略してある。これらを組み合わせた場合の動作に関しては後に詳細に説明する。各信号処理部２１でＡＤ変換されたデジタル信号は、信号処理部２１内の所定のバッファにて一時的に保持される。その後、出力信号線８０７を介して順次シリアライザ２８ａに読み出される。出力信号線８０７は撮像素子１０６の水平方向に配置され、それぞれ回路アレイ上の行に対応している。回路アレイ上の各信号処理部２１は各行で出力信号線８０７を共有している。そして、各信号処理部２１からの読み出しは回路駆動部２７ａからの出力制御信号によって制御され、出力制御された信号処理部２１からの出力信号が出力信号線８０７に出力される。共有した出力信号線８０７を時分割で用いることによって、必要な配線数を低減することが可能となる。本実施形態において、出力信号線８０７は２４ｂｉｔのデジタル信号を並行して高速に転送するために２４本の配線を含んでいる。なお、出力信号線８０７上での信号転送の高速化は撮像素子１０６全体の高速化に影響するため、１００〜３００ＭＨｚと高速な駆動周波数で駆動する。なお、本駆動周波数はこれに限定されるわけではなく、さらに高速でもよいし、必要なフレームレートに合わせて可変する構成としてもよい。
【０１５５】
出力信号線８０７経由で並行して読み出されたデジタル信号はシリアライザ２８ａに入力され、シリアル信号に変換される。シリアライザ２８ａにはマルチプレクサ回路を有しており、同時期に入力された各信号を順次シリアル信号に変換することとなる。
【０１５６】
転送部２９ａは、差動信号対を出力するための差動アンプ回路を備え、シリアライザ２８ａにて変換されたシリアル信号を取得し、当該差動アンプ回路より所定の伝送方式によりシリアル信号を外部に出力する。転送部２９ａは作動信号対を転送するための信号線対を１ｌａｎｅとして、少なくとも２４ｌａｎｅの信号線対を有している。本実施形態において、撮像素子１０６が有する信号線対は転送部２９ａおよび転送部２９ｂの分を合わせて４８ｌａｎｅとなる。これは、回路アレイにおいて信号処理部２１が垂直方向に配置される数、言い換えれば、シリアライザ２８ａおよびシリアライザ２８ｂに接続される出力信号線８０７の本数に対応する。信号処理部２１から出力される信号を転送部２９ａおよび転送部２９ｂから効率よく転送を行うためには、信号線対のｌａｎｅ数は信号処理部２１が垂直方向に配置される数と同数か、共通な約数または倍数を有する数であることが望ましい。このような構成にすることによって、不要なデータを送信する期間や待ち時間を低減することが可能となる。なお、本実施形態において転送部が備える差動アンプ回路はデジタル信号を外部へ転送るための出力部に相当する。
【０１５７】
なお、本実施形態においては、回路アレイにおける各行に配置された信号線８０７はシリアライザ２８ａにはすべて接続され、シリアライザ２８ｂには回路アレイにおける偶数行（Ｘ＝１，３，５，・・・）に配置された信号線８０７のみが接続される。このような構成とすることで、奇数行は転送部２９ａから出力し、偶数行は転送部２９ｂから出力するという４８ｌａｎｅのすべてを使用する出力モードと、すべての行を転送部２９ａから出力するという２４ｌａｎｅのみを使用する出力モードを選択できる。これは撮像素子１０６からの信号を受け取るＤＦＥ１０８またはＤＳＰ１０９の処理能力または、撮像動作として許容される電力に応じて設定することが好ましい。なお、回路規模を抑えるために奇数行に配置された信号線８０７はシリアライザ２８ａにのみ接続する構成を示したが、シリアライザ２８ｂにも接続する構成としてもよい。このように構成することによって、設定可能な出力モードの種類を増やすことができる。例えば、回路アレイにおける複数行単位（４行あるいは８行）ごとに転送部２９ａおよび２９ｂへの接続を切り替えることも可能である。また、複数の駆動モードで動作させる場合には、駆動モードごとに使用するｌａｎｅ数を切り替えることも可能となる。
【０１５８】
図３１乃至３３を用いて本実施形態における信号読み出し動作に関して詳細に説明する。図３１は列番号Ｘ＝０に対応する信号処理部２１からの出力信号のタイミングを示した図であって、代表的に図２９に示した画素ブロック１２に対応する出力信号のタイミングを示している。上段には１つの画素ブロック１２に対応する１２個の画素部１１からの信号読み出しタイミングを示している。それぞれの画素に対して、信号ＰＴＸＡおよび信号ＰＴＸＢを制御する転送期間と、画素部１１からのアナログ信号を信号線８０３に読み出す読み出し期間と、ＡＤ変換回路８０５におけるＡＤ変換期間を示している。先の実施形態にて詳述したように、画素ブロック１２に含まれる画素部１１から出力されるアナログ信号は同時期に信号処理部２１のＭＰＸ回路８０４に入力され、ＡＤＣ回路８０５によって順次ＡＤ変換される。本実施形態においては、転送の効率化のために、ＡＤＣ回路８０５におけるＡＤ変換動作に合わせて順次転送および読み出しを行うように各期間が設定されている。具体的には、Ａ＋Ｂ信号用ＡＤ変換期間に次のＮ信号用読み出し期間が、Ｎ信号用ＡＤ変換期間に次のＡ＋Ｂ信号用読み出し期間が時間的に重なるように設定されている。このように各期間を重ね合わせることで、各画素部１１より効率よく信号を読み出すことが可能となる。信号処理部２１においてＡＤ変換されたのちのデジタル信号は、バッファ等に一時的に保持され、回路駆動部２７ａまたは回路駆動部２７ｂからの出力制御信号に基づいて後段に出力される。
【０１５９】
下段には信号処理部２１から出力されるデジタル信号の出力タイミングを示している。本実施形態においては、出力制御信号がＬｏｗレベルとなる立下りエッジを検出することで、信号処理部２１は一つの出力信号を出力信号線８０７に出力する。図３１においては一つの画素部１１から出力に基づくデジタル信号を一つの枠で示し、枠内に付された数字は画素アレイにおける画素部１１の座標に相当する。本実施形態のデジタル信号は１４ｂｉｔであるが、デジタル信号同士の加算等の演算処理を行う場合も考慮して出力信号線８０７は２４ｂｉｔの信号を転送可能となっている。なお、出力信号線８０７が転送可能な信号長は２４ｂｉｔではく、各信号処理部２１からの信号の転送の速度に応じて選択される。すなわち、出力信号線８０７上の駆動周波数の設定によっては１７ｂｉｔ程度が転送可能に構成すればよい。
【０１６０】
出力制御信号は回路駆動部２７ａまたは回路駆動部２７ｂからの信号処理部２１のＡＤ変換動作と対応して信号処理部２１に供給される。本実施形態においては所定の画素ブロック１２のＡＤ変換が終了してから次の画素ブロック１２のＡＤ変換が開始されるまでを１周期として、当該１周期の間にバッファに保持した１つの画素ブロック１２に対応する信号を出力するように制御される。
【０１６１】
図３２は出力信号線８０７経由でシリアライザ２８ａに供給される出力信号のタイミングを示している。各出力信号線８０７の上に示した枠は図３１と同様に一つのデジタル信号を示し、枠内に付された数字は画素アレイにおける画素部１１の座標に相当する。なお、シリアライザ２８ａには画素アレイの奇数列に配置された画素部１１からの信号が入力され、シリアライザ２８ｂに偶数列に配置された画素部１１からの信号が入力される。図３２においては説明の簡略化ためシリアライザ２８ｂおよび偶数列の信号を省略している。
【０１６２】
図３１に示したように、出力信号は出力制御信号がＬｏｗレベルとなる立下りエッジを検出することで出力される。一方、図３０で示したように、回路アレイ上の各信号処理部２１は各行で出力信号線８０７を共有している。そのため、信号出力線８０７を共有している信号処理部２１からは同時に出力信号を出力することができない。そのため、図３２に示すように出力信号線８０７を共有する信号処理部２１に対して順次出力制御信号を供給し、時分割に出力を行う。より詳細には、図３２に示したように、まず１行目の信号を順次出力する。この際に回路アレイ上の同一列に含まれる信号処理部２１には同一のタイミングで出力制御信号を供給する。一例として、最も左側に位置する列に対して出力制御信号を供給した後に、順次列ごとに供給を行い、画素アレイにおける１行目に対応する出力信号を出力する。そして、回路アレイ上のすべての信号処理部２１に出力制御信号を供給したのちに、再度左側に位置する列に対して出力制御信号を供給する。これによって画素ブロック上の２行目に相当する出力信号が出力される。本動作を１２回繰り返すことによって、一つの画素ブロック１２に対応する１２行分の出力信号を出力することとなる。さらに本動作を他の画素ブロック１２に対しても行うことで、１フレーム分の画像信号を得ることができる。なお、出力制御信号を供給する始めまたは終わりの列を切り替えることによって、信号を読み出す範囲を制御することも可能である。
【０１６３】
なお、図３１で示したように、一つの信号処理部２１に供給される出力制御信号の間隔はＡＤ変換を行う期間に対応している。また回路アレイ上には行方向に２００個以上の信号処理部２１が配置されていることから、一つの信号処理部２１に出力制御信号を供給する間隔内で２００個以上の出力信号を出力信号線８０７に出力して読み出す必要がある。したがって、出力信号線８０７における動作周波数は１００〜３００ＭＨｚと、画素部１１から信号を信号処理部２１に転送する速度と比較して高速な周波数で駆動することとなる。
【０１６４】
本実施形態において、撮像素子１０６は各画素部１１のカラーフィルタはベイヤー配列によって配列されていることから、シリアライザ２９ａおよびシリアライザ２９ｂには、同一のタイミングで同色のカラーフィルタに対応する信号が入力されることとなる。
【０１６５】
図３３（ａ）は転送部２９ａから出力される信号の順序を示し、図３３（ｂ）は転送部２９ｂから出力される信号の順序を示している。一つの画素部１１からの出力に基づくデジタル信号を一つの六角形の枠で示し、各矢印の先頭に記載している信号から順に出力される。なお、枠内に付された数字は画素アレイにおける画素部１１の座標に相当する。また、画素部１１からの出力に基づくデジタル信号の他にも同期信号、ヘッダ信号、フッダ信号、誤り訂正信号等も所定のタイミングで出力する。
【０１６６】
転送部２９ａおよび転送部２９ｂはそれぞれ２４ｌａｎｅの信号線対を有し、６ｌａｎｅを１単位（ｌリンク）として一つのデジタル信号の転送を行う。例えば、１８ｂｉｔのデジタル信号を３ｂｉｔずつ各ｌａｎｅ振り分けて転送する。なお、本実施例のように１リンクを６ｌａｎｅとせずに他のｌａｎｅ数として５Ｌａｎｅとしてもよいし、７Ｌａｎｅとしてもよい。ただし、１リンクに含まれるＬａｎｅ数は全ｌａｎｅ数の約数である必要がある。また、１ｌａｎｅで１つのデジタル信号の転送を行うようにしてもよい。また、出力するデジタル信号のｂｉｔ数が１リンク内のＬａｎｅ数で割り切れない場合には、データを転送しないＬａｎｅを設けてもよいし、次のデジタル信号の一部を送信するようにしてもよい。これにより電力低減および転送の効率化を図ることができる。
【０１６７】
本実施形態において、画素部１１から信号処理部２１へのアナログ信号の転送を行う信号線８０３を垂直方向に配置し、信号処理部２１からシリアライザ２８ａおよびシリアライザ２８ｂへのデジタル信号の転送を行う出力信号線８０７を水平方向に配置した。言い換えれば、本実施形態の撮像素子１０６において、外部へ信号を出力する転送部２９ａおよび転送部２９ｂは、撮像素子１０６の水平方向（左右方向）に配置されている。さらに、画素部１１を駆動するための画素駆動部１３並びに、回路駆動部２７ａおよび回路駆動部２７ｂは画素アレイおよび回路アレイのそれぞれに対して左右方向に配置されている。言い換えれば、画素部１１および信号処理２１を駆動するための駆動制御線は水平方向に配置されている。
【０１６８】
従来の画素アレイの列ごとにＡＤ変換回路を有するＣＭＯＳセンサ等においては、画素から読み出されるアナログ信号を列ごとに共通の垂直信号線によって転送し、垂直方向（上下方向）に配置されたＡＤ変換回路でデジタル信号に変換する。そして、同様に上下方向に設けられた転送部からデジタル信号を出力する。このような構成は、行単位で順次読み出しおよび出力を行う場合には好適である。なぜなら、列ごとに設けられているＡＤ変換回路配置は画素の並びと対応が取れているため、ＡＤ変換回路から水平方向（列ごと）に順次信号を出力するだけで、画素部１１の並びと同一の並びで、対応するデジタル信号を得ることができる。つまり、受信した後段のプロセッサー側で信号の並び替え等が不要となり、並び替え用の処理時間やメモリ等が不要となる。
【０１６９】
一方で、本実施形態に示した積層構造を有する撮像素子１０６は、第１の基板１０に配置された画素アレイからの信号を第２の基板２０に配置された回路アレイで処理している。この時、画素アレイ内の画素部１１の位置と回路アレイ内の信号処理部２１の位置関係は必ずしも一致しない。具体的には、図２９に示したように、画素アレイ内で水平方向に配置された４０列分の画素部１１に対応する信号処理部２１は回路アレイ内で上下方向に配置されている。このように配置した結果として、従来のＣＭＯＳセンサと同様に転送部を上下方向に設けた場合には、画素の並びと同一の並びで、対応するデジタル信号を得ることが困難となる。つまり、通常のタイミングでは４０列ごとに信号を出力することとなり、受信する後段のプロセッサー側で信号の並び替え等が必要となるか、さらに高速の動作が必要となり電力の増加や転送効率が低下を招くこととなる。そのため、並列でＡＤ変換動作を行い、高速化を実現するという本発明の効果が低減することとなる。
【０１７０】
したがって、本実施形態で示したように複数のアナログ信号に対して同時にＡＤ変換を可能とした構成において、アナログ信号を読み出す信号線８０３に対して、デジタル信号を出力するための出力信号線８０７を異なる方向に（例えば、直交して）配置することが効果的だといえる。なお、本実施形態において、信号線８０３（第１の信号線）が配置されている垂直方向は第１の方向に、出力信号線８０７（第２の信号線）が配置されている方向は第２の方向に相当する。
【０１７１】
（変形例１）
図３０において、回路アレイ上の各信号処理部２１において各行で出力信号線８０７を共有する例を示したが、各行に対して複数の出力信号線を共有する構成としてもよい。図３４は本変形例において、第２の基板２０において信号処理部２１より後段の回路ブロックの構成を示した図である。なお、説明の簡略化のため、回路駆動部２７ｂ、シリアライザ２８ｂ、転送部２９ｂは省略してある。出力信号線８０９ａおよび出力信号線８０９ｂは撮像素子１０６の水平方向に配置され、それぞれ回路アレイの行に対応している。回路アレイ上の各信号処理部２１は各行で出力信号線８０９ａおよび出力信号線８０９ｂを共有している。より詳細には、回路アレイ上で奇数列に配置された信号処理部２１は出力信号線８０９ａに、偶数列に配置された信号処理部２１は出力信号線８０９ｂに接続されている。共有した出力信号線は時分割で用いられるため、本数が増えることによって単位時間内に出力できるデータ量を増加することが可能となる。そのため、各出力信号線上での信号転送における駆動周波数を低下することもできる。なお、本変形例の効果として駆動周波数の低減に限定されるわけではなく、駆動周波数を高速に維持することでフレームレートの向上も期待できる。
【０１７２】
なお、回路アレイ上の各行の信号処理部２１は複数の出力信号線のいずれかに対して接続する構成としたが、スイッチ等を用いて複数の出力信号線に接続可能な構成としてもよい。いずれの出力信号線に接続するかは回路駆動部２７ａまたは回路駆動部２７ｂによって制御される。また、本変形例では回路アレイ上の各行に複数の出力信号線を有する構成としたが、出力信号線に含まれる複数の配線を振り分けるようにしても同様の効果を得ることができる。一例として、各出力信号線が転送可能な２４ｂｉｔを１２ｂｉｔずつに分け、回路アレイ上で奇数列に配置された信号処理部２１は上位の１２ｂｉｔの配線に、偶数列に配置された信号処理部２１は下位の１２ｂｉｔの配線に接続するようにしてもよい。この場合にフレームレートが低下する場合には、転送する駆動周波数を増加させることで、全体としてフレームレートを維持することも可能となる。
【０１７３】
図３５は出力信号線８０９ａおよび出力信号線８０９ｂ経由でシリアライザ２８ａに供給される出力信号のタイミングを示している。シリアライザ２８ａには画素アレイの奇数列に配置された画素部１１からの信号が入力され、シリアライザ２８ｂに偶数列に配置された画素部１１からの信号が入力される。図３５においては説明の簡略化ためシリアライザ２８ｂを省略している。
【０１７４】
図３５に示したように、に示すように出力信号線８０９ａおよび出力信号線８０９ｂを共有する信号処理部２１に対して順次出力制御信号を供給し、出力を行う。より詳細には、図３５に示したように、まず１行目の信号を順次出力する。この際に回路アレイ上の隣接２列に含まれる信号処理部２１には同一のタイミングで出力制御信号を供給する。一例として、最も左側に位置する列に対して出力制御信号を供給した後に、順次列ごとに供給を行い、画素アレイにおける１行目に対応する出力信号を出力する。そして、回路アレイ上のすべての信号処理部２１に出力制御信号を供給したのちに、再度左側に位置する列に対して出力制御信号を供給する。これによって画素ブロック上の２行目に相当する出力信号が出力される。本動作を行うことによって、行ごとに複数の信号を転送可能となり、半分の時間で信号読み出しを完了することが可能となる。なお、図３３で示した転送部２９ａおよび転送部２９ｂからの信号出力と同様のタイミングを実現するために、不図示のラインメモリを用意することが好ましい。
【０１７５】
（変形例２）
図３０において、回路アレイ上の各信号処理部２１において各行で出力信号線８０７を共有する例を示した。さらに、回路アレイにおける奇数行および偶数行に対応して配置された信号線８０７が交互にシリアライザ２８ａおよびシリアライザ２８ｂにそれぞれ接続する構成を示した。だたし、信号処理部２１の配置および、各シリアライザへの接続はこの構成に限定されるものではない。本変形例においては、他の信号処理部２１の配置および、各シリアライザへの接続例を示す。
【０１７６】
図３６は本変形例における第２の基板２０において信号処理部２１より後段の回路ブロックの構成を示した図である。なお、説明の簡略化のため、各回路駆動部と、各転送部は省略してある。各信号処理部２１でＡＤ変換されたデジタル信号は、信号処理部２１内の所定のバッファにて一時的に保持される。そして、対応する出力信号線８０７経由で読み出される。本変形例においては、図３６に示すように信号処理部２１は、回路アレイ上に列方向には４０列ごとに配置されているが、行方向に対しては列番号Ｘの順に並んで配置されない。具体的には、８列（Ｘ＝８）刻みで配置される。これにより行方向において５個の信号処理部２１を信号処理ブロックとして８個の信号処理ブロックが形成される。それぞれの信号処理ブロックは図３６に示したように、転送部２９ａおよび転送部２９ｂにおける６ｌａｎｅを１単位としたリンクに対応している。１つのリンクは各転送部において出力回路を共有しており、例えばリンクごとに１つの誤り訂正回路を共有している。誤り訂正回路は誤り訂正符号ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）を出力信号に付与する動作を行う。撮像素子１０６からの信号を受け取るＤＦＥ１０８またはＤＳＰ１０９は、誤り符号回路が付与したＥＣＣを取得することで、出力信号を正常に受信できたか否かを判定することが可能となる。
【０１７７】
なお、本変形例では１つの信号処理ブロックに含まれる信号処理部２１の数を５個としたが、これに限定されるものではない。信号処理ブロックに含まれる信号処理部２１の数は使用可能なｌａｎｅ数と対応しており、ｌａｎｅ数が２４の場合には、信号処理ブロックに含まれる信号処理部２１の数は１０個とすることが好ましい。このように、信号処理ブロックに含まれる信号処理部２１の数は使用可能なｌａｎｅ数と対応させることによって、画素部１１の並びと同一の並びで、対応するデジタル信号を得ることができる。つまり、受信した後段のプロセッサー側で信号の並び替え等が不要となり、並び替え用の処理時間やメモリ等が不要となる。なお、Ｌａｎｅ数を４８と２４を切り替える場合には、シリアライザ２８ａにおいてマルチプレクサを追加する必要がある。
【０１７８】
以上のように、本変形例に示すように回路アレイにおける奇数行および偶数行に対応して配置された信号線８０７が交互にシリアライザ２８ａおよびシリアライザ２８ｂにそれぞれ接続する必要ない。例えば、後段の各転送部における共通回路の構成を考慮して、複数行を信号処理ブロックとして、信号処理ブロックごとに各シリアライザへ接続する構成としてもよい。
【０１７９】
なお、本実施形態においては、画素アレイにおいて水平方向に８０００画素、垂直方向に６０００画素の有効画素を有する例を示したが、取得する画像信号のアスペクトによってはすべての画素部１１からの信号を得る必要はない。例えば、動画撮像に用いられる１６：９のアスペクト比においては垂直方向には約４０００画素分の画素があれば十分であり、残りの１０００画素に相当する画素部１１からの信号は読み出す必要がない。このような場合には、読み出す必要がない画素部１１（あるいは画素ブロック１２）および対応する信号処理部２１に対して省電力動作を行うことが好ましい。これは、静止画に用いられる３：２のアスペクト比の場合にも同様である。
【０１８０】
（第１０の実施形態）
各実施形態で説明した撮像素子１０６および撮像装置１００は様々なアプリケーションに適用可能である。例えば、撮像素子１０６は可視光以外にも赤外光、紫外光、Ｘ線等の光のセンシングに用いることが可能である。また、撮像装置１００はデジタルカメラに代表されるが他にも、スマートフォン等のカメラ付携帯電話、監視カメラ、ゲーム機器等にも適用可能である。さらに、内視鏡や血管撮像を行う医療機器や、肌や頭皮を観察する美容機器、スポーツやアクション動画を撮像するためのビデオカメラに適用できる。そして、交通監視やドライブレコーダー等の交通目的カメラ、天体観測や検体観察等の学術用途カメラ、カメラ付き家電製品、マシンビジョン等にも適用可能である。特にマシンビジョンとして、工場等におけるロボットには限られず、農業や漁業での活用も可能である。
【０１８１】
また、上記実施形態に示した撮像装置の構成は、一例を示したものであり、本発明を適用可能な撮像装置は、図１に示した構成に限定されるものではない。また、撮像装置の各部の回路構成も、各図に示した構成に限定されるものではない。
【０１８２】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【０１８３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１８４】
１０  第１の基板
１１  画素部
１２  画素ブロック
２０  第２の基板
２１  信号処理部
１００  撮像装置
１０６  撮像素子
８０３  信号線
８０４  ＭＰＸ回路
８０５  ＡＤＣ回路
８０６  ＰＳＡＶＥ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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