(57)【要約】【課題】従来例に比較してセキュアな逐次比較型ＡＤ変換装置を提供する。【解決手段】逐次比較型ＡＤ変換装置は、入力されるアナログ信号をデジタルデータにＡＤ変換する逐次比較型ＡＤ変換装置であって、ランダムビットを生成するランダムビット生成回路と、ランダムビットに基づいて、最上位ビットよりも下の少なくとも１ビットに関する比較結果信号を反転して反転ビットを生成する反転ビット反転回路と、ランダムビットと反転ビットに基づいて、反転の有無に拘わらず同一の比較結果信号が得られるように、反転ビットが示す期間において所定の比較しきい値から所定のディザ電圧だけ変化させて比較器のためのしきい値である追従電圧を生成して比較器に出力する追従電圧発生回路とを備える。【選択図】図３Ａ
2019087873.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号を標本化保持して、標本化保持後のデジタルデータをアナログ信号にＤＡ変換するＤＡ変換器と、
前記ＤＡ変換器からのアナログ信号を所定のしきい値と比較して、比較結果信号を出力する比較器と、
最上位ビットから最下位ビットに向かって二分探索法により逐次的に、前記入力されるアナログ信号をデジタルデータにＡＤ変換するように前記ＤＡ変換器を制御する逐次比較制御部とを備え、
前記入力されるアナログ信号をデジタルデータにＡＤ変換する逐次比較型ＡＤ変換装置であって、
ランダムビットを生成するランダムビット生成回路と、
前記ランダムビットに基づいて、最上位ビットよりも下の少なくとも１ビットに関する前記比較結果信号を反転して反転ビットを生成する反転ビット反転回路と、
前記ランダムビットと前記反転ビットに基づいて、前記反転の有無に拘わらず同一の比較結果信号が得られるように、前記反転ビットが示す期間において所定の比較しきい値から所定のディザ電圧だけ変化させて前記比較器のためのしきい値である追従電圧を生成して前記比較器に出力する追従電圧発生回路とを備えたことを特徴とする逐次比較型ＡＤ変換装置。
【請求項２】
前記ランダムビット生成回路は、前記比較結果信号に基づいて、最下位ビットの逐次比較後にランダムビットを生成することを特徴とする請求項１記載の逐次比較型ＡＤ変換装置。
【請求項３】
前記比較結果信号に対して、前記追従電圧発生回路の所定の誤差信号を加算する較正回路をさらに備えたことを特徴とする請求項１又は２記載の逐次比較型ＡＤ変換装置。
【請求項４】
請求項１〜３のうちのいずれか１つに記載の逐次比較型ＡＤ変換装置を備えたことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばセンサーシステムのためのセキュアな逐次比較型ＡＤ変換装置と、前記逐次比較型ＡＤ変換器を備えた半導体装置と、前記半導体装置を備えた電子機器とに関する。以下、「アナログデジタル変換」を「ＡＤ変換」という。
【背景技術】
【０００２】
図１Ａは従来例に係る逐次比較型ＡＤ変換器の構成を示すブロック図であり（例えば、特許文献１参照）、図１Ｂは図１Ａの逐次比較型ＡＤ変換器の制御回路１０のステート信号を示すタイミングチャートである。
【０００３】
図１Ａにおいて、従来例に係る逐次比較型ＡＤ変換器は、制御回路１０と、逐次比較制御部２０と、スイッチ１と、容量型ＤＡ変換器２と、比較器３と、シリアルパラレル変換（以下、「シリアルパラレル変換」を「ＳＰ変換」という。）器（ＳＰＣ）４とを備えて構成される。
【０００４】
制御回路１０は、サンプルホールド制御信号φＳＨと、タイミング制御信号φ０〜φＮ−１とを発生してそれぞれ、スイッチ１及び逐次比較制御部２０に出力する。逐次比較制御部２０は、比較器３からの比較結果のデジタル信号ＳＣＯＭＰと、タイミング制御信号φ０〜φＮ−１とに基づいて、容量型ＤＡ変換器２のためのＤＡ変換制御信号ＳＣ１〜ＳＣＭを発生して容量型ＤＡ変換器２に出力する。スイッチ１は、端子Ｔ１に入力される入力電圧ＶＩＮを、制御回路１０からのサンプルホールド制御信号φＳＨに従ってサンプリング（標本化）して容量型ＤＡ変換器２に出力する。容量型ＤＡ変換器２は、バイナリで重み付けされた容量値１Ｃ，２Ｃ，４Ｃ，…，２Ｎ−１Ｃをそれぞれ有する複数のキャパシタＣ１〜ＣＭからなる容量アレイと、端子Ｔ２の参照電圧ＶＲＥＦと接地電位とのうちの一方を選択する複数のスイッチＳ１〜ＳＭとを含み、サンプリングされた入力電圧ＶＩＮを保持しつつ、ＤＡ変換制御信号ＳＣ１〜ＳＣＭに従ってＤＡ変換して比較器３に出力する。比較器３は、ＤＡ変換された入力電圧ＶＩＮを、端子Ｔ３の比較しきい値電圧ＶＣＭと比較して、比較結果のデジタル信号ＳＣＯＭＰをＳＰ変換器４に出力する。ＳＰ変換器４は、比較結果のデジタル信号ＳＣＯＭＰをＳＰ変換することで復号化して、ＡＤ変換値の出力データＤＯＵＴを端子Ｔ４に出力する。
【０００５】
以上のように構成された逐次比較型ＡＤ変換器において、逐次比較制御部２０は、図１Ｂの制御回路ステート信号に従って、サンプルホールド（標本化保持（（ＳＨ））期間の後、逐次比較期間（ＤＮ−１〜Ｄ０）において、比較器３に入力される１対の電圧を逐次的に比較しながら、最上位ビットから最下位ビットに向かって公知の二分探索法により、入力電圧ＶＩＮがＤＡ変換電圧ＶＤＡＣに実質的に一致するようにスイッチＳ１〜ＳＭを順次選択的に切り替えて入力電圧ＶＩＮをＡＤ変換してＡＤ変換値の出力データＤＯＵＴを出力するように制御する。
【０００６】
ところで、例えばセンサーシステムに搭載されるＡＤ変換器の多くは参照電圧端子が外部ピンの出力端子で構成されている。当該参照電圧端子にはＡＤ変換データに依存する電圧波形が現れる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１４／０３８１９８号パンフレット
【非特許文献】
【０００８】
【非特許文献１】Ｉｎｇｒｉｄ  Ｖｅｒｂａｕｗｈｅｄｅ，  ｅｔ  ａｌ．，  “Ｃｉｒｃｕｉｔ  Ｃｈａｌｌｅｎｇｅｓ  ｆｒｏｍ  Ｃｒｙｐｔｏｇｒａｐｈｙ，”  ＩＳＳＣＣ  ２０１５  （ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２０１５），  Ｄｉｇｅｓｔ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  ４２８−４２９，  Ｆｅｂｒｕａｒｙ  ２０１５．
【非特許文献２】Ｍｉｎｓｅｏ  Ｋｉｍ，  ｅｔ  ａｌ．，  “Ａ  ８２ｎＷ  Ｃｈａｏｔｉｃ−Ｍａｐ  Ｔｒｕｅ  Ｒａｎｄｏｍ  Ｎｕｍｂｅｒ  Ｇｅｎｅｒａｔｏｒ  Ｂａｓｅｄ  ｏｎ  Ｓｕｂ−Ｒａｎｇｉｎｇ  ＳＡＲ  ＡＤＣ，”  ＥＳＳＣＩＲＣ  ２０１６  （Ｅｕｒｏｐｅａｎ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２０１６），  ｐｐ．  １５７−１６０，  Ｓｅｐｔｅｍｂｅｒ  ２０１６．
【非特許文献３】Ｓｕｒｅｓｈ  Ｃｈａｒｉ，  ｅｔ  ａｌ．，  “Ｔｅｍｐｌａｔｅ  Ａｔｔａｃｋｓ，”  ＣＨＥＳ  ２００３  （Ｃｒｙｐｔｏｇｒａｐｈｉｃ  Ｈａｒｄｗａｒｅ  ａｎｄ  Ｅｍｂｅｄｄｅｄ  Ｓｙｓｔｅｍｓ  ２００３），  ｐｐ．  １３−２８，  Ｆｅｂｒｕａｒｙ  ２００３．
【非特許文献４】本間尚史，青木孝文，「知っておきたいキーワード，サイドチャネル攻撃」，映像情報メディア学会誌，Ｖｏｌ．６４，Ｎｏ．１１，ｐｐ．１５７６−１５７９，２０１０年１１月
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従って、当該参照電圧波形が解析されると、暗号化前のセンサーデータが漏洩する可能性がある。また、参照電圧端子を介して電圧等が強制的に印加されると、センサーデータが改ざんされるおそれがあるという問題点があった。
【００１０】
本発明の目的は以上の問題点を解決し、従来例に比較してセキュアな逐次比較型ＡＤ変換装置を提供することにある。
【００１１】
本発明の別の目的は、従来例に比較してセキュアな逐次比較型ＡＤ変換装置を備えた半導体装置と、前記半導体装置を備えた電子機器とを提供することにある。
【課題を解決するための手段】
【００１２】
第１の発明に係る逐次比較型ＡＤ変換装置は、
入力されるアナログ信号を標本化保持して、標本化保持後のデジタルデータをアナログ信号にＤＡ変換するＤＡ変換器と、
前記ＤＡ変換器からのアナログ信号を所定のしきい値と比較して、比較結果信号を出力する比較器と、
最上位ビットから最下位ビットに向かって二分探索法により逐次的に、前記入力されるアナログ信号をデジタルデータにＡＤ変換するように前記ＤＡ変換器を制御する逐次比較制御部とを備え、
前記入力されるアナログ信号をデジタルデータにＡＤ変換する逐次比較型ＡＤ変換装置であって、
ランダムビットを生成するランダムビット生成回路と、
前記ランダムビットに基づいて、最上位ビットよりも下の少なくとも１ビットに関する前記比較結果信号を反転して反転ビットを生成する反転ビット反転回路と、
前記ランダムビットと前記反転ビットに基づいて、前記反転の有無に拘わらず同一の比較結果信号が得られるように、前記反転ビットが示す期間において所定の比較しきい値から所定のディザ電圧だけ変化させて前記比較器のためのしきい値である追従電圧を生成して前記比較器に出力する追従電圧発生回路とを備えたことを特徴とする。
【００１３】
前記逐次比較型ＡＤ変換装置において、前記ランダムビット生成回路は、前記比較結果信号に基づいて、最下位ビットの逐次比較後にランダムビットを生成することを特徴とする。
【００１４】
また、前記逐次比較型ＡＤ変換装置において、前記比較結果信号に対して、前記追従電圧発生回路の所定の誤差信号を加算する較正回路をさらに備えたことを特徴とする。
【００１５】
第２の発明に係る半導体装置は、前記逐次比較型ＡＤ変換装置を備えたことを特徴とする半導体装置。
【００１６】
第３の発明に係る電子機器は、前記半導体装置を備えたことを特徴とする。
【発明の効果】
【００１７】
従って、本発明に係る逐次比較型ＡＤ変換装置によれば、従来例に比較してセキュアな逐次比較型ＡＤ変換装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１Ａ】従来例に係る逐次比較型ＡＤ変換器の構成を示すブロック図である。
【図１Ｂ】図１Ａの逐次比較型ＡＤ変換器の制御回路１０のステート信号を示すタイミングチャートである。
【図２Ａ】本発明の問題点を説明するための図であって、公知の逐次比較型ＡＤ変換器３６を含むＩｏＴセンサノード回路３０の構成例を示すブロック図である。
【図２Ｂ】図２Ａの逐次比較型ＡＤ変換器３６の構成例を示す回路図である。
【図２Ｃ】図２ＡのＩｏＴセンサノード回路３０の動作例を示すタイミングチャートである。
【図３Ａ】実施形態に係る逐次比較型ＡＤ変換器の構成例を示すブロック図である。
【図３Ｂ】図３Ａの逐次比較型ＡＤ変換器の制御回路１０Ａのステート信号を示すタイミングチャートである。
【図４Ａ】図３Ａのランダムビット生成回路１１とその周辺回路の構成例を示すブロック図である。
【図４Ｂ】図３Ａの逐次比較型ＡＤ変換器の基本動作を示すタイミングチャートである。
【図５Ａ】図３Ａのビット反転回路１２とその周辺回路の構成例を示すブロック図である。
【図５Ｂ】図３Ａの逐次比較型ＡＤ変換器のビット反転動作を示すタイミングチャートである。
【図６Ａ】図３Ａの追従電圧発生回路１３の構成例を示す回路図である。
【図６Ｂ】図３Ａの逐次比較型ＡＤ変換器の電圧追従動作を示すタイミングチャートである。
【図７Ａ】図３ＡのＡＤ変換装置における追従電圧発生回路とその周辺回路の構成例を示す回路図である。
【図７Ｂ】図７Ａの追従電圧発生回路１３の動作例を示す真理値表である。
【図７Ｃ】図７Ａの追従電圧発生回路１３を含む逐次比較型ＡＤ変換装置の動作例を示すタイミングチャートである。
【図７Ｄ】従来例の較正なしのＡＤ変換装置と、実施例に係る７％のオーバーヘッドの較正有りのＡＤ変換装置とのチップ面積の比較を示すグラフである。
【図８】実施例に係るＡＤ変換装置のための参照電圧の充電側におけるサイドチャネル攻撃（ＳＣＡ）を評価するための実験システムの構成を示すブロック図である。
【図９Ａ】テンプレートマッチング法を用いて、図８の実験システムにより得られた、参照電圧の充電側におけるサイドチャネル攻撃（ＳＣＡ）により測定された漏洩データであって、非保護時における出力コードの時間波形を示す図である。
【図９Ｂ】図９Ａの非保護時における測定された漏洩データの電力スペクトラムを示すスペクトル図である。
【図１０Ａ】テンプレートマッチング法を用いて、図８の実験システムにより得られた、参照電圧の充電側におけるサイドチャネル攻撃（ＳＣＡ）により測定された漏洩データであって、保護時における出力コードの時間波形を示す図である。
【図１０Ｂ】図１０Ａの保護時における測定された漏洩データの電力スペクトラムを示すスペクトル図である。
【図１１Ａ】図８の実験システムにおいて較正なしのときの電力スペクトラムを示すスペクトル図である。
【図１１Ｂ】図８の実験システムにおいて較正ありのときの電力スペクトラムを示すスペクトル図である。
【図１２】図８の実験システムにおいて電力スペクトラムの較正効果を示すグラフである。
【図１３】図８の実験システムにより得られた実験結果であって、保護時と非保護時の各性能値を示す表である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る各実施形態について説明する。図面において、同一又は同様の構成要素については同一の符号を付して詳細説明を省略する。
【００２０】
上述のように、ＡＤ変換器は、動作時の参照電圧波形を解析することで、ＡＤ変換器が処理しているデータが漏洩するという問題があった。従来技術に係るディザリング処理を施すことで、ＡＤ変換器の内部動作と変換データの相関を減らすことができるが、ディザリング処理は入力信号に雑音を重畳するため、入力レンジの削減が課題となる。従って、ＡＤ変換器の性能を犠牲にすることなく、参照電圧波形と変換データの相関をなくし、データ漏洩を防止する手法が求められている。以下、前記の問題点について、図２Ａ〜図２Ｃを参照して具体的に説明する。
【００２１】
図２Ａは、本発明の問題点を説明するための図であって、公知の逐次比較型ＡＤ変換器３６を含むＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）センサノード回路３０の構成例を示すブロック図である。なお、逐次比較型ＡＤ変換器３６は、ＩｏＴセンサノード回路３０に限らず、ＩｏＴ、パーソナルコンピュータ、スマートホン、携帯電話機などの電子機器に内蔵してもよい。
【００２２】
図２Ａにおいて、ＩｏＴセンサノード回路３０は、端子Ｔ１１〜Ｔ１３と、センサ信号処理ＩＣ３２と、ＲＦ信号処理ＩＣ３３とを備えて構成される。ここで、センサ信号処理ＩＣ３２は、信号増幅器３５と、逐次比較型ＡＤ変換器（ＳＡＲＡＤＣ）３６と、暗号化回路３８を内蔵したマイクロコンピュータユニット（ＭＣＵ）３７とを備える。センサ３１により検出されたセンサ信号は端子Ｔ１１を介してセンサ信号処理ＩＣ３２内の信号増幅器３５を介して逐次比較型ＡＤ変換器３６に入力される。逐次比較型ＡＤ変換器３６はセンサ信号をＡＤ変換した後、マイクロコンピュータユニット３７に出力し、マイクロコンピュータユニット３７は入力されるセンサ信号に対して暗号化回路３８を用いて暗号化した後、処理後のデジタル信号をＲＦ信号処理ＩＣ３３に出力する。次いで、ＲＦ信号処理ＩＣ３３は所定のデジタル変調方式でデジタル変調した後、無線周波数に高域周波数変換してデジタル変調無線信号を生成してアンテナ３４から送信する。
【００２３】
図２Ｂは図２Ａの公知の逐次比較型ＡＤ変換器３６の構成例を示す回路図であり、図２Ｃは図２ＡのＩｏＴセンサノード回路３０の動作例を示すタイミングチャートである。
【００２４】
図２Ａに示すＩｏＴセンサノード回路３０に対するハードウェア領域における物理的攻撃は、深刻な脅威の１つである。ＭＣＵの出力デジタル情報と無線ネットワーク上信号は暗号化によって解読が困難であるが、デジタルハードウェアブロック上の電源端子を介したサイドチャネル攻撃（ＳＣＡ）により暗号鍵が抜き取られる恐れがある。しかし、このデジタルＳＣＡは広く議論されており、多くの対策が報告されている（例えば、非特許文献１参照）。
【００２５】
しかしながら、センサ３１のフロントエンド回路でのアナログハードウェアブロックに対する物理的攻撃についてはあまり議論されていない。後段のデジタルブロックのセキュリティはすべて、アナログフロントエンド回路のセキュリティに依存しているため、実際にはさらに重要である。本実施形態では、主に一般的なセンサアナログフロントエンド回路ブロックである逐次比較型ＡＤ変換器に対するＳＣＡの対策回路について以下に説明する。ここで、センサ３１からとりこまれたアナログ情報は、非常に微弱な信号であるため、直接プロービングすることは不可能であるが、逐次比較型ＡＤ変換器の入力電圧ＶＩＮと参照電圧端子を流れる電荷との相関（図２Ｂ）を利用することにより、逐次比較型ＡＤ変換器に対するＳＣＡが可能になる。つまり、図２（Ｃ）に示す通り、逐次比較型ＡＤ変換器の内部の容量型ＤＡ変換器の動作に従って、異なるスパイク波形が参照電圧端子に現れるため、参照電圧波形を解析することにより入力電圧ＶＩＮを復元することができる。
【００２６】
逐次比較型ＡＤ変換器のサイドチャネルの漏洩を抑制するために、いくつかの潜在的な回路技術が存在する。差動構造は保護に一定の効果を有するが、電荷再配分時の電流フローが相殺されないので、アナログ入力電圧ＶＩＮと参照電圧ＶＲＥＦの波形との間の相関を完全に排除することはできない。もう一つの解決法はディザリングである。ディザリングは、ＡＤ変換器のアナログ入力電圧ＶＩＮに意図的に雑音を注入し、後段のデジタル領域において当該雑音を減算することによって、非線形誤差に対する性能を向上させる手法の１つである。この技術は、デジタルサイドチャンネル攻撃（ＳＣＡ）に対する論理マスキングのように入力と内部動作の間の相関を隠す可能性がある。
【００２７】
以下、以上の問題点を解決するための本発明に係る実施形態について説明する。
【００２８】
実施形態．
図３Ａは実施形態に係る逐次比較型ＡＤ変換器の構成例を示すブロック図であり、図３Ｂは図３Ａの逐次比較型ＡＤ変換器の制御回路１０Ａのステート信号を示すタイミングチャートである。
【００２９】
図３Ａにおいて、実施形態に係る逐次比較型ＡＤ変換器は、制御回路１０Ａと、逐次比較制御部２０Ａと、スイッチ１と、容量型ＤＡ変換器２と、比較器３と、ＳＰ変換器（ＳＰＣ）４と、ランダムビット生成回路１１と、ビット反転回路１２と、追従電圧発生回路１３とを備えて構成される。従って、実施形態に係る逐次比較型ＡＤ変換器は、図１Ａの逐次比較型ＡＤ変換器に比較して以下の点が異なる。
（１）制御回路１０に代えて、制御回路１０Ａを備える。
（２）逐次比較制御部２０に代えて、逐次比較制御部２０Ａを備える。
（３）容量型ＤＡ変換器２に代えて、容量型ＤＡ変換器２Ａを備える。ここで、容量型ＤＡ変換器２Ａは容量型ＤＡ変換器２に比較して、単位容量値Ｃの半分の容量値０．５Ｃを有するキャパシタＣ０と、それに対応し制御信号ＳＣ０により制御されるスイッチＳ０とをさらに備える。
（４）ランダムビット生成回路１１と、ビット反転回路１２と、追従電圧発生回路１３とをさらに備える。
以下、相違点について詳述する。
【００３０】
制御回路１０Ａは、サンプルホールド制御信号φＳＨと、タイミング制御信号φ０〜φＮ−１と、冗長タイミング制御信号φＲとを発生してそれぞれ、スイッチ１、逐次比較制御部２０Ａ及びランダムビット生成回路１１に出力する。逐次比較制御部２０Ａは、比較器３からの比較結果のデジタル信号ＳＣＯＭＰと、タイミング制御信号φ０，…，φＮ−３，φＮ−１と、冗長タイミング制御信号φＲとに基づいて、容量型ＤＡ変換器２のためのＤＡ変換制御信号ＳＣ０〜ＳＣＭを発生して容量型ＤＡ変換器２に出力する。スイッチ１は、端子Ｔ１に入力される入力電圧ＶＩＮを、制御回路１０Ａからのサンプルホールド制御信号φＳＨに従ってサンプリングして容量型ＤＡ変換器２Ａに出力する。容量型ＤＡ変換器２Ａは、バイナリで重み付けされた容量値０．５Ｃ，１Ｃ，２Ｃ，４Ｃ，…，２Ｎ−１Ｃをそれぞれ有する複数のキャパシタＣ０〜ＣＭからなる容量アレイと、端子Ｔ２の参照電圧ＶＲＥＦと接地電位とのうちの一方を選択する複数のスイッチＳ０〜ＳＭとを含み、サンプリングされた入力電圧ＶＩＮを、ＤＡ変換制御信号ＳＣ０〜ＳＣＭに従ってＤＡ変換して比較器３に出力する。比較器３は、ＤＡ変換された入力電圧ＶＩＮを、追従電圧発生回路１３からの追従電圧ＶＴと比較して、比較結果のデジタル信号ＳＣＯＭＰをＳＰ変換器４に出力する。
【００３１】
図３Ｂに示すように、制御回路１０Ａは、タイミング制御信号φ０により示される最下位ビット（ＬＳＢ）比較期間φ０後に、ランダムビット生成期間φＲを示す冗長タイミング制御信号φＲを発生する。なお、本明細書において、対応する時間期間を分かりやすくするために、タイミング制御信号φ０〜φＮ−１，φＲと、それらの信号により示される時間期間φ０〜φＮ−１，φＲとを互いに同一の符号を用いて示す。
【００３２】
ランダムビット生成回路１１は、冗長タイミング制御信号φＲと、比較結果のデジタル信号ＳＣＯＭＰとに基づいて、詳細後述するランダムビットＤＲを生成してビット反転回路１２及び追従電圧発生回路１３に出力する。ビット反転回路１２は、ランダムビットＤＲに従って、タイミング制御信号φＮ−２のタイミングで比較器出力信号を反転または非反転して逐次比較制御部２０Ａに出力する。ＳＰ変換器４は、比較結果のデジタル信号ＳＣＯＭＰをＳＰ変換することで復号化して、ＡＤ変換値の出力データＤＯＵＴを端子Ｔ４に出力する。
【００３３】
図４Ａは図３Ａのランダムビット生成回路１１とその周辺回路の構成例を示すブロック図であり、図４Ｂは図３Ａの逐次比較型ＡＤ変換器の基本動作を示すタイミングチャートである。
【００３４】
図４Ａにおいて、ランダムビット生成回路１１は遅延型フリップフロップ１１ｍを含み、比較結果のデジタル信号ＳＣＯＭＰを、冗長タイミング制御信号φＲのタイミングでラッチしてランダムビットＤＲとして追従電圧発生回路１３に出力する。これにより、最下位ビット（ＬＳＢ）のビット判定後、ＤＡ変換器２Ａに追加した容量値０．５ＣのキャパシタＣ０を制御することで、ＤＡ変換器２Ａの出力電圧ＶＤＡＣを、比較しきい値電圧ＶＣＭに近づける。その後、比較器３は、ランダムビット生成期間φＲにおいてＤＡ変換電圧ＶＤＡＣを、比較しきい値電圧ＶＣＭと比較し、比較結果のデジタル信号ＳＣＯＭＰを遅延型フリップフロップ１１ｍで一時的に記憶する。このとき、ＤＡ変換電圧ＶＤＡＣと比較しきい値電圧ＶＣＭの値が互いに極めて接近しているため、図４Ｂに示すように、比較器３の熱雑音により１又は０が確率的に出力される。つまり、比較器３の熱雑音の確率分布を持ったランダムビットＤＲが生成されてビット反転回路１２及び追従電圧発生回路１３に出力される。
【００３５】
なお、容量値０．５ＣのキャパシタＣ０の追加は、従来例に比較してよりＤＡ変換電圧ＶＤＡＣを比較しきい値電圧ＶＣＭに接近させ、比較器３の熱雑音の確率分布（図４Ｂ）内に収めるためであり、既に最下位ビット（ＬＳＢ）の比較段階で比較器３の熱雑音の確率分布内に必ず入るようなＡＤ変換装置（σ≫０．３ＬＳＢ）であれば、キャパシタＣ０の追加は必要ない。また、熱雑音が十分に少ないＡＤ変換装置（σ≪０．３ＬＳＢ）では、より高精度の追加容量値０．２５Ｃ，０．１２５Ｃ，０．０６２５，…を有する追加キャパシタが必要になる。
【００３６】
図５Ａは図３Ａのビット反転回路１２とその周辺回路の構成例を示すブロック図であり、図５Ｂは図３Ａの逐次比較型ＡＤ変換器のビット反転動作を示すタイミングチャートである。
【００３７】
図５Ａにおいて、ビット反転回路１２は、排他的論理和ゲート１２ｅと、遅延型フリップフロップ１２ｍとを備えて構成される。ビット反転回路１２においては、排他的論理和ゲート１２ｅが、最上位ビット（ＭＳＢ）よりも低い次ビット（Ｎ−２）の比較結果のデジタル信号ＳＣＯＭＰと、ランダムビットＤＲとの排他的論理和演算を行って出力信号を遅延型フリップフロップ１２ｍに出力する。遅延型フリップフロップ１２ｍは、タイミング制御信号φＮ−２のタイミングで排他的論理和ゲート１２ｅからの出力信号をラッチしてラッチした信号を反転ビットＤＮ−２として追従電圧発生回路１３及び逐次比較制御部２０Ａに出力する。図５Ｂに示すように、ランダムビットＤＲの値が０のときは、次ビットの比較のためのＤＡ変換電圧ＶＤＡＣの値は従来通り比較しきい値電圧ＶＣＭに接近するように制御される一方、ランダムビットＤＲの値が１のときは、ＤＡ変換電圧ＶＤＡＣは比較しきい値電圧ＶＣＭと逆方向になるように制御される。この制御動作により、反転による電圧差であるディザ電圧ＶＤが入力電圧ＶＩＮに印加されることになる。
【００３８】
なお、反転ビットは最上位ビット（ＭＳＢ）よりも低い次ビット（Ｎ−２）に限定しない。反転ビットは最上位ビット（ＭＳＢ）よりも低い次ビット（Ｎ−２）又はそれよりも下位ビットであれば、１ビット又は複数ビットの反転ビットが存在することができ、その場合は、ランダムビットを多ビット化することにより実現することができる。図５Ａのビット反転回路１２は排他的論理和ゲート１２ｅを用いて構成したが、本発明はこれに限らず、例えば複数の所定電圧を選択的に選択して出力するセレクタ回路で構成してもよい。
【００３９】
図６Ａは図３Ａの追従電圧発生回路１３の構成例を示す回路図であり、図６Ｂは図３Ａの逐次比較型ＡＤ変換器の電圧追従動作を示すタイミングチャートである。
【００４０】
図６Ａにおいて、追従電圧発生回路１３は、キャパシタＣ１１〜Ｃ３２からなる容量アレイと、容量アレイを制御するスイッチＳ１２，Ｓ３２と、サンプリングスイッチＳ２１〜Ｓ２３と、セレクタ１３ｓとを備えて構成される。追従電圧発生回路１３は、図６Ｂに示すように、ビット反転回路１２でＤＡ変換器２Ａを逆方向の制御動作した際に、比較器しきい値電圧ＶＣＭを、印加した差電圧であるディザ電圧ＶＤ分だけ前記逆方向の制御動作と同一の方向へ追従させる。すなわち、追従電圧発生回路１３は追従電圧ＶＴ（＝ＶＣＭ＋ＶＤ）を発生する。これにより、印加したディザ電圧ＶＤを比較しきい値電圧ＶＣＭから差し引くことができ、反転動作をしない場合と同じ出力コードが得られることになる。
【００４１】
図６Ａでは、サンプルホールド（標本化保持）期間φＳＨで比較しきい値電圧ＶＣＭをスイッチＳ２１〜Ｓ２３によりサンプルホールドした後、その微小時間Δφ後において、キャパシタＣ１２，Ｃ３２のボトムプレート電圧を制御し、電荷再配分することで、比較しきい値電圧ＶＣＭに加えて、電圧ＶＣＭ＋ＶＤ，電圧ＶＣＭ−ＶＤを生成する。すなわち、３個の電圧ＶＣＭ＋ＶＤ，電圧ＶＭ，電圧ＶＣＭ−ＶＤが発生される。セレクタ１３ｓは、ランダムビットＤＲと、最上位ビット（ＭＳＢ）よりも低い次ビットＤＮ−２とに基づいて、以下のように、前記３個の電圧ＶＣＭ＋ＶＤ，電圧ＶＭ，電圧ＶＣＭ−ＶＤから１個の電圧を選択して追従電圧ＶＴとして出力する。
【００４２】
（１）ＤＮ−２＝０のとき、比較しきい値電圧ＶＣＭを出力する。
（２）ＤＮ−２＝１でかつＤＲ＝１のとき、電圧ＶＣＭ＋ＶＤを出力する。
（３）ＤＮ−２＝１でかつＤＲ＝０のとき、電圧ＶＣＭ−ＶＤを出力する。
【００４３】
なお、図６Ａの追従電圧発生回路１３は容量アレイとセレクタ１３ｓとを用いて構成したが、本発明はこれに限らず、所定の電源電圧を複数の分圧抵抗により３個の電圧ＶＣＭ＋ＶＤ，電圧ＶＭ，電圧ＶＣＭ−ＶＤを発生させてセレクタ１３ｓにより前記３個の電圧ＶＣＭ＋ＶＤ，電圧ＶＭ，電圧ＶＣＭ−ＶＤから１個の電圧を選択するように構成してもよい。
【００４４】
図７Ａは図３ＡのＡＤ変換装置における追従電圧発生回路１３とその周辺回路の構成例を示す回路図である。また、図７Ｂは図７Ａの追従電圧発生回路１３の動作例を示す真理値表であり、図７Ｃは図７Ａの追従電圧発生回路１３を含む逐次比較型ＡＤ変換装置の動作例を示すタイミングチャートである。
【００４５】
すなわち、図７Ａにおいて、ディザ追従ＤＡ変換器を用いた追従電圧発生回路１３と較正回路５６の構成例を示す。ここで、追従電圧発生回路１３は、図６Ａと同様に構成される。比較しきい値電圧ＶＣＭから、ディザリング処理の両方の方向を追従するために、電荷再配分のキャパシタＣ１２，Ｃ３２により、２つの電圧（ＶＣＭ±ＶＤ）が生成される。参照電圧ＶＲＥＦを用いたスイッチング動作の外部回路への露出を防止するために、これらの電圧はサンプルホールド位相（ＳＨ）で動作し、あらかじめ作成され、追従動作中に、これらのうちの１つの電圧がセレクタ１３ｓにより選択される。
【００４６】
図７Ｂの表に示すように、追従電圧発生回路１３は、ランダムビットＤＲと、期間指定ビットＤ８とに基づいて、当該表に示す追従電圧ＶＴを発生する。ここで、追従電圧発生回路１３のディザ追従ＤＡ変換器はメインの容量型ＤＡ変換器３６Ａとは異なり、ディザ追従ＤＡ変換器の出力電圧（ＶＣＭ±ＶＤ）の誤差をデジタル領域で較正することができるから、高精度である必要はない。ここで、理想的なディザ追従ＤＡ変換器の出力電圧と、実際のディザ追従ＤＡ変換器の出力電圧との誤差εＰは、付加的な容量型ＤＡ変換器の容量値４ＣのキャパシタＣＭの冗長性を用いて推定されて出力電圧のデータに追加される。
【００４７】
図７Ｄは従来例の較正なしのＡＤ変換装置と、実施例に係る較正有りのＡＤ変換装置とのチップ面積の比較を示すグラフである。較正無しの場合、ディザ追従ＤＡ変換器１３の容量素子は、メインの容量型ＤＡ変換器３６Ａと同等の精度が必要になる。しかし、この較正により、ディザ追従ＤＡ変換器の容量精度が緩和され、サンプリング時の熱ノイズを満たす容量値まで削減することができる。その結果、本実施例に係る面積のオーバーヘッドを７％に抑えることができ、較正なしで高精度の容量値を使用する場合と比較して、ＡＤ変換器の面積がおよそ半分のサイズに軽減される。
【００４８】
以上のように構成された逐次比較型ＡＤ変換器において、逐次比較制御部２０Ａは、図３Ｂの制御回路ステート信号に従って、サンプルホールド期間（ＳＨ）の後、逐次比較期間（ＤＮ−１〜Ｄ０）において、比較器３に入力される１対の電圧を逐次的に比較しながら、最上位ビットから最下位ビットに向かって公知の二分探索法により、入力電圧ＶＩＮがＤＡ変換電圧ＶＤＡＣに実質的に一致するようにスイッチＳ１〜ＳＭを順次選択的に切り替えて入力電圧ＶＩＮをＡＤ変換してＡＤ変換値の出力データＤＯＵＴを出力するように制御する。ここで、最上位ビット（ＭＳＢ）よりも低い次ビットＤＮ−２の期間φＮ−２においては、ランダムビットＤＲに基づいて、比較結果のデジタル信号ＳＣＯＭＰに対するビット反転動作と、比較器３の比較対象電圧値である追従電圧ＶＴの変更を行うことで、同じデータに対して複数の内部動作の挙動が存在するようになり、外部参照電圧端子Ｔ２を介した内部データの漏洩を防止することができる。
【００４９】
なお、本実施形態では、最上位ビット（ＭＳＢ）よりも低い次ビットＤＮ−２の期間φＮ−２において、ランダムビットＤＲに基づいて、ビット反転動作及び追従電圧ＶＴの変更を行っているが、本発明はこれに限らず、最上位ビット（ＭＳＢ）よりも低い次ビットＤＮ−２の以下の１つ又は複数のビットにおいて、ビット反転動作及び追従電圧ＶＴの変更を行ってもよい。
【００５０】
以上説明したように、本実施形態に係るＡＤ変換器を備えた集積回路チップ（以下、「集積回路」を「ＩＣ」という。）などの半導体装置によれば、マイクロコンピュータＩＣチップ、もしくはディスクリートＩＣチップなどのＩＣチップに搭載されるＡＤ変換器により処理されるデータが、外部参照電圧端子Ｔ２を介して外部回路へ漏洩することを防止することができる。従来技術では、データと内部動作の相関を減少させるために入力レンジの削減が避けられなかったが、本実施形態では、一切入力レンジは削減されないため、ＡＤ変換器の性能を犠牲にすることなく、データのセキュリティを確保することができる。従って、従来例に比較してセキュアなＡＤ変換装置を提供することができる。
【００５１】
図８は実施例に係るＡＤ変換装置に対する参照電圧端子を介したサイドチャネル攻撃（ＳＣＡ）を評価するための実験システムの構成を示すブロック図である。本実施形態に係るセキュアな逐次比較型ＡＤ変換器６２は、１ＭＨｚのサンプリング周波数、１０ビットの分解能で試作され、図８に示すように、任意波形信号発生器（ＡＷＧ）６１から信号が入力される。参照電圧ＶＲＥＦは、１オームのシャント抵抗６４を介して外部電源から供給され、差動プローブ回路６５を使用して参照電圧波形をオシロスコープ６６によりモニタされる。
【００５２】
図８において、入力データと参照電圧ＶＲＥＦ波形との相関を求めるために、テンプレート攻撃が採用されている（例えば、非特許文献３参照）。まず、線形ステップＶＹ０〜ＶＹ６３を有する６４個の入力電圧が任意波形信号発生器６１から逐次比較型ＡＤ変換器６２に印加され、各参照電圧ΔＶＲＥＦの電圧波形はテンプレートＹ０〜Ｙ６３として所定の記憶装置に記憶される。次に、オンライン信号ＶＸが入力され、参照電圧ΔＶＲＥＦの電圧波形Ｘと、６４個のすべてのテンプレート信号ＹＮとの間の相関係数ρ（Ｘ，ＹＮ）が次式を用いて算出される。
【００５３】
【数１】
2019087873.tif 000003
【００５４】
ここで、電圧波形Ｘとテンプレート信号ＹＮの共分散をσＸ，ＹＮとし、各標準偏差をσＸ、σＹＮとする。計算された相関係数ρ（Ｘ，ＹＮ）の結果に基づいて、最も相関の高いテンプレート信号ＹＮのインデックス番号は漏洩データとみなされる。
【００５５】
図９Ａは従来の逐次比較型ＡＤ変換器に対してテンプレートマッチング法を用いて、図８の実験システムにより得られた、漏洩データであって、非保護時における出力コードの時間波形を示す図である。また、図９Ｂは図９Ａの非保護時における漏洩データの電力スペクトラムを示すスペクトル図である。すなわち、図９Ａ及び図９Ｂは、テンプレートマッチング法を用いた参照電圧サイドチャネル攻撃（ＳＣＡ）の実験結果を示す。
【００５６】
図９Ａにおいて、２７ｋＨｚの入力正弦波に対して復元された漏洩データＤＬＥＡＫ及びＡＤ変換器出力データＤＯＵＴの出力波形がグラフ上にプロットされている。図９Ｂは、漏洩データＤＬＥＡＫ及びＡＤ変換器出力データＤＯＵＴの出力波形のＦＦＴスペクトルを示す。ここで、本実施形態で提案されたディザリング処理が適用されない従来例の逐次比較型ＡＤ変換器の場合、４．６ビットの有効ビット数（Ｅｆｆｅｃｔｉｖｅ  Ｎｕｍｂｅｒ  ｏｆ  Ｂｉｔｓ；以下、「ＥＮＯＢ」という。）が抽出され、このことはほとんどのアナログ情報が漏洩していることを示している。
【００５７】
図１０Ａはテンプレートマッチング法を用いて、図８０の実験システムにより得られた、漏洩データであって、保護時における出力コードの時間波形を示す図であり、図１０Ｂは図１０Ａの保護時における測定された漏洩データの電力スペクトラムを示すスペクトル図である。保護された実施形態に係る逐次比較型ＡＤ変換器からのデータ漏洩は、０．８ビットのＥＮＯＢに抑えられる。その理由は、提案された実施形態に係るディザリング処理は、テンプレートの不正なコードでピーク相関を得ることを誘導するからである。評価結果より実施形態に係る逐次比較型ＡＤ変換器は、９０％以上のアナログ情報を保護することができる。
【００５８】
図１１Ａは図８の実験システムにおいて較正なしのときの電力スペクトラムを示すスペクトル図であり、図１１Ｂは図８の実験システムにおいて較正ありのときの電力スペクトラムを示すスペクトル図である。図１２は図８の実験システムにおいて電力スペクトラムの較正効果を示すグラフである。さらに、図１３は図８の実験システムにより得られた実験結果であって、保護時と非保護時の各性能値を示す表である。
【００５９】
図１１Ａから明らかなように、較正なしでは、信号対雑音及び歪み比（Ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ  ａｎｄ  ｄｉｓｔｏｒｔｉｏｎ  ｒａｔｉｏ；以下、「ＳＮＤＲ」という。）は、小面積で低精度のディザ追従ＤＡ変換器（追従電圧発生回路１３）のキャパシタのミスマッチのために、４３．８ｄＢに低下する。しかしながら、図１１Ｂから明らかなように、較正有りでは、１０ｄＢ以上に改善され、３０ｋＨｚの入力信号に対して、ＳＮＤＲは５４．４ｄＢに達する。図１２から明らかなように、提案された実施形態では、１．４μＷの電力オーバーヘッドを含めて、総電力消費量は６５μＷである。図１３から明らかなように、提案された実施形態に係るセキュリティ強化技術は、１０％未満の速度、電力、及び領域オーバーヘッドで、４．６ビットから０．８ビットへの漏れ抑制を達成する。
【００６０】
以上説明したように、本実施形態の実験結果によれば、速度１ＭＳ／ｓの逐次比較型ＡＤ変換器の測定において、分解能１０ビット、わずか８％の速度低下、２％の電力増加、及び７％の面積増加のオーバーヘッドで、４．６ビットから０．８ビットへの情報漏洩の抑制を実証している。
【００６１】
以上詳述したように、本実施形態によれば、マイクロコンピュータＩＣチップ、又はディスクリートＩＣチップに搭載される逐次比較型ＡＤ変換器が処理するデータが、参照電圧端子を介して外部へ漏洩することを防止することができる。従来技術では、データと内部動作の相関を減少させるために入力レンジの削減が避けられなかったが、本実施形態では一切入力レンジは削減されないため、逐次比較型ＡＤ変換器の性能を犠牲にすることなく、データのセキュリティを確保することができる。
【００６２】
以上の実施形態においては、入力されるアナログ電圧ＶＩＮをデジタルデータにＡＤ変換しているが、本発明はこれに限らず、アナログ信号をデジタルデータにＡＤ変換してもよい。
【００６３】
以上の実施形態においては、図５Ａのランダムビット生成回路１１は、冗長タイミング制御信号φＲと、比較結果のデジタル信号ＳＣＯＭＰとに基づいてランダムビットＤＲを生成しているが、本発明はこれに限らず、比較結果のデジタル信号ＳＣＯＭＰを用いず、公知の擬似ランダム信号発生器を用いて、冗長タイミング制御信号φＲのタイミングで所定のランダムビットを生成してもよい。
【産業上の利用可能性】
【００６４】
以上詳述したように、本発明に係る逐次比較型ＡＤ変換装置によれば、従来例に比較してセキュアな逐次比較型ＡＤ変換装置を提供することができる。当該セキュアなＡＤ変換装置は、例えばセンサーシステム等のＡＤ変換器を用いるシステムにおけるデータ保護に有効であることから、電子商取引安全技術研究組合（ＥＣＳＥＣ）及び関連企業によるセキュア・ハードウェア構築事業に活用できる。
【符号の説明】
【００６５】
１  スイッチ
２，２Ａ  容量型ＤＡ変換器
３  比較器
４  シリアルパラレル変換器（ＳＰ変換器）
１０，１０Ａ  制御回路
１１  ランダムビット生成回路
１１ｍ  遅延型フリップフロップ
１２  ビット反転回路
１２ｅ  排他的論理和ゲート
１２ｍ  遅延型フリップフロップ
１３  追従電圧発生回路
１３ｓ  セレクタ
２０，２０Ａ  逐次比較制御部
３０  ＩｏＴセンサノード回路
３１  センサ
３２  センサ信号処理ＩＣ
３３  ＲＦ信号処理ＩＣ
３４  アンテナ
３５  信号増幅器
３６，３６Ａ  逐次比較型ＡＤ変換器
３７  マイクロコンピュータユニット（ＭＣＵ）
３８  暗号化回路
５６  較正回路
６１  任意波形信号発生器
６２  逐次比較型ＡＤ変換器
６３  直流電源
６４  抵抗
６５  差動プローブ回路
６６  オシロスコープ
Ｃ０〜ＣＭ，Ｃ１１〜Ｃ３２  キャパシタ
Ｓ０〜Ｓ３２  スイッチ
Ｔ１〜Ｔ１４  端子
【図１Ａ】
2019087873.tif 000004
【図１Ｂ】
2019087873.tif 000005
【図２Ａ】
2019087873.tif 000006
【図２Ｂ】
2019087873.tif 000007
【図２Ｃ】
2019087873.tif 000008
【図３Ａ】
2019087873.tif 000009
【図３Ｂ】
2019087873.tif 000010
【図４Ａ】
2019087873.tif 000011
【図４Ｂ】
2019087873.tif 000012
【図５Ａ】
2019087873.tif 000013
【図５Ｂ】
2019087873.tif 000014
【図６Ａ】
2019087873.tif 000015
【図６Ｂ】
2019087873.tif 000016
【図７Ａ】
2019087873.tif 000017
【図７Ｂ】
2019087873.tif 000018
【図７Ｃ】
2019087873.tif 000019
【図７Ｄ】
2019087873.tif 000020
【図８】
2019087873.tif 000021
【図９Ａ】
2019087873.tif 000022
【図９Ｂ】
2019087873.tif 000023
【図１０Ａ】
2019087873.tif 000024
【図１０Ｂ】
2019087873.tif 000025
【図１１Ａ】
2019087873.tif 000026
【図１１Ｂ】
2019087873.tif 000027
【図１２】
2019087873.tif 000028
【図１３】
2019087873.tif 000029