(57)【要約】【課題】Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するＡＤ変換器において、ミッシングコードや単調性喪失のないＡＤ変換器を得る。【解決手段】コンパレータは、ＮＭＯＳ差動入力段を有する第１コンパレータと、ＰＭＯＳ差動入力段を有するコンパレータと、２つのコンパレータの出力のいずれかを選択する出力選択回路とを有し、補正回路は、同一入力電圧に対する、第１コンパレータを用いた場合の第１ＡＤ変換値と、第２コンパレータを用いた場合の第２ＡＤ変換値を事前に取得して補正値を算出し、補正値に基づく補正処理を実行することで、第１ＡＤ変換値と第２ＡＤ変換値とのオフセット誤差を抑制する。【選択図】図１
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【特許請求の範囲】
【請求項１】
グランド電圧から電源電圧までの全入力電圧範囲を有するコンパレータと、ＡＤＣ制御回路と、補正回路と、記憶装置と、を備え、
前記コンパレータは、
前記グランド電圧よりも高く前記電源電圧よりも低い第１入力電圧から、前記電源電圧までの範囲で正常な比較動作を実行可能なＮＭＯＳ差動入力段を有する第１コンパレータと、
前記グランド電圧から、前記第１入力電圧よりも高く前記電源電圧よりも低い第２入力電圧までの範囲で正常な比較動作を実行可能なＰＭＯＳ差動入力段を有する第２コンパレータと、
入力電圧の大きさに応じて、前記第１コンパレータの出力か、前記第２コンパレータの出力か、を選択する出力選択回路と
を有して構成され、
前記補正回路は、
前記第１コンパレータおよび前記第２コンパレータがともに正常な比較動作を実行可能な、前記第１入力電圧以上であり前記第２入力電圧以下の入力電圧の領域に相当する共通領域内の同一入力電圧に対する、前記第１コンパレータを用いた場合の第１ＡＤ変換値と、前記第２コンパレータを用いた場合の第２ＡＤ変換値とを前記ＡＤＣ制御回路を介して事前に取得し、前記同一入力電圧に対して得られた前記第１ＡＤ変換値および前記第２ＡＤ変換値に基づいて補正値を算出し、前記記憶装置に事前に記憶させておき、
前記補正値に基づく補正処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制し、前記全入力電圧範囲において前記オフセット誤差が抑制された後のＡＤ変換値を出力する
ＡＤ変換器。
【請求項２】
前記補正回路は、
前記第１ＡＤ変換値と前記第２ＡＤ変換値との差分を前記補正値として算出しておき、
前記補正値を加算または減算する補正処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制する
請求項１に記載のＡＤ変換器。
【請求項３】
前記補正回路は、
前記同一入力電圧に対する理想的なＡＤ変換値を理想値としてあらかじめ保持しており、
前記第１ＡＤ変換値と前記理想値との差分を第１補正値として算出しておき、
前記第２ＡＤ変換値と前記理想値との差分を第２補正値として算出しておき、
前記第１ＡＤ変換値に対しては前記第１補正値を加算する補正処理を実行し、前記第１ＡＤ変換値に対しては前記第１補正値を加算する補正処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制する
請求項１に記載のＡＤ変換器。
【請求項４】
グランド電圧から電源電圧までの全入力電圧範囲を有するコンパレータと、ＡＤＣ制御回路と、補正回路と、を備え、
前記コンパレータは、
前記グランド電圧よりも高く前記電源電圧よりも低い第１入力電圧から、前記電源電圧までの範囲で正常な比較動作を実行可能なＮＭＯＳ差動入力段を有する１つ以上の第１コンパレータと、
前記グランド電圧から、前記第１入力電圧よりも高く前記電源電圧よりも低い第２入力電圧までの範囲で正常な比較動作を実行可能なＰＭＯＳ差動入力段を有する１つ以上の第２コンパレータと
を有して構成され、
前記ＡＤＣ制御回路は、前記第１コンパレータの出力を元にした第１ＡＤ変換値と、前記第２コンパレータの出力を元にした第２ＡＤ変換値とを生成し、
前記補正回路は、前記第１コンパレータおよび前記第２コンパレータがともに正常な比較動作を実行可能な、前記第１入力電圧以上であり前記第２入力電圧以下の入力電圧の領域に相当する共通領域において、前記第１ＡＤ変換値と前記第２ＡＤ変換値による平均化補正処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制し、前記全入力電圧範囲において前記オフセット誤差が抑制された後のＡＤ変換値を出力する
ＡＤ変換器。
【請求項５】
前記補正回路は、
平均化補正処理を実行する範囲を規定するためのＡＤ変換値の上限値および下限値があらかじめ設定されており、
前記第１ＡＤ変換値および前記第２ＡＤ変換値がともに、前記下限値以上、前記上限値以下の範囲内である入力電圧に対しては、前記平均化補正処理として、前記第１ＡＤ変換値と前記第２ＡＤ変換値の加重平均化処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制する
請求項４に記載のＡＤ変換器。
【請求項６】
前記補正回路は、
平均化補正処理を実行する範囲を規定するためのＡＤ変換値の上限値および下限値があらかじめ設定されており、
前記第１ＡＤ変換値および前記第２ＡＤ変換値がともに、前記下限値以上、前記上限値以下の範囲内である入力電圧に対しては、前記平均化補正処理として、前記第１ＡＤ変換値と前記第２ＡＤ変換値の単純平均化処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制する
請求項４に記載のＡＤ変換器。
【請求項７】
グランド電圧から電源電圧までの全入力電圧範囲を有する複数のコンパレータと、前記複数のコンパレータの出力から１つの出力を選択する多数決回路と、出力選択回路と、ＡＤＣ制御回路と、を備え、
前記複数のコンパレータは、
前記グランド電圧よりも高く前記電源電圧よりも低い第１入力電圧から、前記電源電圧までの範囲で正常な比較動作を実行可能なＮＭＯＳ差動入力段を有する複数の第１コンパレータと、
前記グランド電圧から、前記第１入力電圧よりも高く前記電源電圧よりも低い第２入力電圧までの範囲で正常な比較動作を実行可能なＰＭＯＳ差動入力段を有する複数の第２コンパレータと
を有して構成され、
前記多数決回路は、
前記複数の第１コンパレータからのそれぞれの出力に対する多数決結果を出力する第１多数決回路と、
前記複数の第２コンパレータからのそれぞれの出力に対する多数決結果を出力する第２多数決回路と
を有し、
前記出力選択回路は、前記第１多数決回路の出力と、前記第２多数決回路の出力のいずれかを選択して出力し、
前記ＡＤＣ制御回路は、前記出力選択回路で選択された出力に対するＡＤ変換値を出力し、
前記複数のコンパレータのいずれかを使用することによるＡＤ変換値のオフセット誤差を抑制する
ＡＤ変換器。
【請求項８】
前記複数の第１コンパレータのそれぞれは、トランジスタサイズの異なるコンパレータとして構成され、
前記複数の第２コンパレータのそれぞれは、トランジスタサイズの異なるコンパレータとして構成される
請求項７に記載のＡＤ変換器。
【請求項９】
請求項１から８のいずれか１項に記載のＡＤ変換器を備えた半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路を備えた回転検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するＡＤ（ＡＮＡＬＯＧ−ｔｏ−Ｄｉｇｉｔａｌ）変換器（ＡＤＣ）、半導体集積回路および回転検出装置に関する。
【背景技術】
【０００２】
グランド電圧から電源電圧までのＲａｉｌ−ｔｏ−Ｒａｉｌ入力電圧を、デジタル値に変換可能なＡＤ変換器は、入力電圧と基準電圧とを比較するためのコンパレータとして、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータを用いる必要がある。
【０００３】
Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータとして、ＮＭＯＳ差動入力段を有するコンパレータと、ＰＭＯＳ差動入力段を有するコンパレータとを組み合わせた回路構成を備える従来装置が提案されている（例えば、特許文献１参照）。
【０００４】
ＮＭＯＳ差動入力段を有するコンパレータは、入力電圧が約１Ｖ以下である場合には、比較動作を正常に行うことができない。一方、ＰＭＯＳ差動入力段を有するコンパレータは、入力電圧が（電源電圧−約１Ｖ）以上である場合には、比較動作を正常に行うことができない。
【０００５】
そこで、従来装置は、ＮＭＯＳ差動入力段を有するコンパレータと、ＰＭＯＳ差動入力段を有するコンパレータのうち、入力電圧に対してどちらのコンパレータの出力を用いるかを切り替える構成を備えている。このような構成を備えることで、従来装置は、グランド電圧から電源電圧までのＲａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲において、正常な比較動作実現している。
【０００６】
このような従来のコンパレータをＡＤ変換器に用いることで、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するＡＤ変換器を構成することができる。
【０００７】
一方で、ＡＤ変換器の変換誤差を補正する方法として、例えば、ＡＤ変換器を複数配置する手法がある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２０１０−５１７３３６号公報
【特許文献２】特開平１０−０２８０５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来技術には以下のような課題がある。
コンパレータは、一般的に、製造ばらつきに起因するオフセット電圧が存在する。このため、比較電圧に対して、オフセット電圧分のずれが存在する。
【００１０】
上述したようなＮＭＯＳ差動入力段を有するコンパレータと、ＰＭＯＳ差動入力段を有するコンパレータとでは、製造ばらつきに起因するオフセット電圧に差異が存在する。そのため、同一入力電圧であっても、例えば、ＮＭＯＳ差動入力段を有するコンパレータの比較結果は、Ｈｉｇｈレベル、ＰＭＯＳ差動入力段を有するコンパレータの比較結果は、Ｌｏｗレベル、といったように、比較結果が異なってしまう可能性がある。
【００１１】
ＮＭＯＳ差動入力段を有するコンパレータと、ＰＭＯＳ差動入力段を有するコンパレータとの比較結果が異なると、動作するコンパレータを切り替えた際に、ＡＤ変換結果にオフセット誤差が発生する。ここで、入力電圧をＶｉｎ、ＮＭＯＳ差動入力段を有するコンパレータのオフセット電圧をＶｏｆｆｓｅｔ（ｎ）、ＰＭＯＳ差動入力段を有するコンパレータのオフセット電圧をＶｏｆｆｓｅｔ（ｐ）とする。
【００１２】
この場合、ＮＭＯＳ差動入力段を有するコンパレータを用いた場合のＡＤ変換結果は、Ｖｉｎ＋Ｖｏｆｆｓｅｔ（ｎ）の電圧をＡＤ変換した結果となる。一方、ＰＭＯＳ差動入力段を有するコンパレータを用いた場合のＡＤ変換結果は、Ｖｉｎ＋Ｖｏｆｆｓｅｔ（ｐ）の電圧をＡＤ変換した結果となる。
【００１３】
従って、このオフセット誤差により、ミッシングコード発生や単調性喪失という問題が発生する可能性がある。
【００１４】
また、変換誤差を補正するためには、特許文献２に示されたように、ＡＤ変換器を複数配置する手法がある。しかしながら、この特許文献２の構成では、回路規模が大きくなってしまう。
【００１５】
本発明は、上記のような課題を解決するためになされたものであり、回路規模が増大することを抑制するとともに、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有して動作する２つのコンパレータの切り替わりに起因するオフセット誤差をなくし、ミッシングコードや単調性喪失のないＡＤ変換器、半導体集積回路および回転検出装置を得ることを目的とする。
【課題を解決するための手段】
【００１６】
本発明におけるＡＤ変換器は、グランド電圧から電源電圧までの全入力電圧範囲を有するコンパレータと、ＡＤＣ制御回路と、補正回路と、記憶装置と、を備え、コンパレータは、グランド電圧よりも高く電源電圧よりも低い第１入力電圧から、電源電圧までの範囲で正常な比較動作を実行可能なＮＭＯＳ差動入力段を有する第１コンパレータと、グランド電圧から、第１入力電圧よりも高く電源電圧よりも低い第２入力電圧までの範囲で正常な比較動作を実行可能なＰＭＯＳ差動入力段を有するコンパレータと、入力電圧の大きさに応じて、第１コンパレータの出力か、第２コンパレータの出力か、を選択する出力選択回路とを有して構成され、補正回路は、第１コンパレータおよび第２コンパレータがともに正常な比較動作を実行可能な、第１入力電圧以上であり第２入力電圧以下の入力電圧の領域に相当する共通領域内の同一入力電圧に対する、第１コンパレータを用いた場合の第１ＡＤ変換値と、第２コンパレータを用いた場合の第２ＡＤ変換値とをＡＤＣ制御回路を介して事前に取得し、同一入力電圧に対して得られた第１ＡＤ変換値および第２ＡＤ変換値に基づいて補正値を算出し、記憶装置に事前に記憶させておき、補正値に基づく補正処理を実行することで、第１ＡＤ変換値と第２ＡＤ変換値とのオフセット誤差を抑制し、全入力電圧範囲においてオフセット誤差が抑制された後のＡＤ変換値を出力するものである。
【発明の効果】
【００１７】
本発明によれば、選択切り替えされる２つのコンパレータが共通して正常動作可能な領域において、同一入力電圧に対するそれぞれのコンパレータの出力をＡＤ変換し、それぞれのＡＤ変換値に基づいてオフセット誤差を補正する構成を備えている。この結果、回路規模が増大することを抑制するとともに、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有して動作する２つのコンパレータの切り替わりに起因するオフセット誤差をなくし、ミッシングコードや単調性喪失のないＡＤ変換器、半導体集積回路および回転検出装置を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１におけるＡＤ変換器の構成図である。
【図２】コンパレータの入力電圧範囲を示す図である。
【図３】本発明の実施の形態１に係る補正回路における補正値取得方法を示す説明図である。
【図４】本発明の実施の形態１における補正回路による、ＡＤ変換値に対する補正方法を示した説明図である。
【図５】本発明の実施の形態２に係る補正回路における補正値取得方法を示す説明図である。
【図６】本発明の実施の形態２における補正回路による、ＡＤ変換結果に対する補正方法を示した説明図である。
【図７】本発明の実施の形態３におけるＡＤ変換器の構成図である。
【図８】本発明の実施の形態３における補正回路による、ＡＤ変換値に対する補正方法を示した説明図である。
【図９】本発明の実施の形態４における補正回路による、ＡＤ変換値に対する補正方法を示した説明図である。
【図１０】本発明の実施の形態５におけるＡＤ変換器の構成図である。
【図１１】本発明の実施の形態７における半導体集積回路を示す構成図である。
【図１２】本発明の実施の形態８における車両を示す構成図である。
【発明を実施するための形態】
【００１９】
以下、本発明のＡＤ変換器、半導体集積回路および回転検出装置の好適な実施の形態につき図面を用いて説明する。
【００２０】
実施の形態１．
図１は、本発明の実施の形態１におけるＡＤ変換器の構成図である。図１におけるＡＤ変換器は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータ１０１と、補正値を保持する記憶装置１０３と、ＡＤＣ制御回路１０２から出力されるＡＤ変換値１２と記憶装置１０３に保持されている補正値とを用いて補正処理を行う補正回路１０４とを有することを特徴とする。
【００２１】
コンパレータ１０１は、ＮＭＯＳ差動入力段を有するコンパレータ２０１と、ＰＭＯＳ差動入力段を有するコンパレータ２０２と、コンパレータ２０１の出力とコンパレータ２０２の出力のいずれか一方を選択するための出力選択回路２０３から構成される。
【００２２】
図２は、コンパレータ１０１の入力電圧範囲を示す図である。図１に示した回路で構成されるＲａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータ１０１は、図２に示すように、ＮＭＯＳ差動入力段を有するコンパレータ２０１とＰＭＯＳ差動入力段を有するコンパレータ２０２とが共通して正常動作可能な領域が存在する。
【００２３】
そこで、本実施の形態１に係るＡＤ変換器は、この共通して正常動作可能な領域における同一入力電圧に対して、コンパレータ２０１の動作結果とコンパレータ２０２の動作結果とを比較することで、両者のオフセット誤差を修正している。
【００２４】
具体的には、本実施の形態１に係るＡＤ変換器は、この共通して正常動作可能な領域における同一入力電圧に対して、ＮＭＯＳ差動入力段を有するコンパレータ２０１と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の双方で、ＡＤ変換を実行する。そして、本実施の形態１に係るＡＤ変換器は、このようにして事前に取得した２つのＡＤ変換値の差分に基づいて、実際にＡＤ変換を行う際の補正処理を実行する。この結果、両者のＡＤ変換値のオフセット誤差を補正することができるＡＤ変換器を実現できる。
【００２５】
このようなオフセット誤差の補正は、図１に示した補正回路１０４で行われる。そこで、補正回路１０４による補正値取得方法について、図３を用いて説明する。図３は、本発明の実施の形態１に係る補正回路１０４における補正値取得方法を示す説明図である。
【００２６】
補正回路１０４は、制御信号１４を出力することで、出力選択回路２０３を制御し、同一入力電圧に対する出力選択回路２０３の出力信号１１を、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力とするか、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力とするかを切り換え制御する。
【００２７】
制御信号１４を受信した出力選択回路２０３は、出力信号１１として、コンパレータ２０１の出力を行っているか、コンパレータ２０２の出力を行っているかを識別するための制御信号１３を、出力信号１１とともに出力する。ＡＤＣ制御回路１０２は、出力信号１１に対してＡＤ変換を施した結果をＡＤ変換値１２として出力する。
【００２８】
この結果、補正回路１０４は、自身が出力した制御信号１４に基づいて、図３に示すように、出力選択回路２０３からの制御信号１３と、ＡＤＣ制御回路１０２からのＡＤ変換値１２を取得できる。すなわち、補正回路１０４は、同一入力電圧に対して、ＮＭＯＳ差動入力段を有するコンパレータ２０１を用いて変換したＡＤ変換値１と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力を用いて変換したＡＤ変換値２を取得することができる。
【００２９】
さらに、補正回路１０４は、ＡＤ変換結果の差分を計算し、補正値として記憶装置１０３に保持する。出力選択回路２０３の出力信号１１として、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力を用いるときに補正処理を行う場合の補正値は、ＡＤ変換値１からＡＤ変換値２を減算した値となる。
【００３０】
一方、出力選択回路２０３の出力信号１１として、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力を用いるときに補正処理を行う場合の補正値は、ＡＤ変換値２からＡＤ変換値１を減算した値となる。
【００３１】
図４は、本発明の実施の形態１における補正回路１０４による、ＡＤ変換値に対する補正方法を示した説明図である。この図４は、出力選択回路２０３の出力信号１１として、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力を用いるときに、オフセット誤差をキャンセルする補正を行う場合の補正処理例を示している。
【００３２】
補正回路１０４は、出力選択回路２０３から出力される制御信号１３により、ＡＤＣ制御回路１０２によるＡＤ変換が、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力を用いて行われたものか、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力を用いて行われたものかを判定する。
【００３３】
補正回路１０４は、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力を用いて行われたＡＤ変換結果を、ＡＤ変換値１２として受信した場合には、記憶装置１０３に保持された補正値をＡＤ変換値１２に加算することで、オフセット誤差をキャンセルする補正を行う。
【００３４】
このような補正処理を行うことで、図４に示すように、出力選択回路２０３の出力信号１１が、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力とで、切り替わった場合においても、補正回路１０４による補正後のＡＤ変換値には、オフセット誤差が発生しない。これにより、ミッシングコードや単調性喪失のないＡＤ変換器が実現可能となる。
【００３５】
また、このＡＤ変換値に対する補正のために追加することが必要な回路は、補正回路１０４と記憶装置１０３のみである。従って、本実施の形態１に係るＡＤ変換器は、小規模な回路追加で、安価に、オフセット誤差をキャンセルする補正処理を実現することができる。
【００３６】
実施の形態２．
図５は、本発明の実施の形態２に係る補正回路１０４における補正値取得方法を示す説明図である。本実施の形態２は、図１のＡＤ変換器において、図５に示す補正方法で補正処理を行うことを特徴とする。
【００３７】
図５で示す補正方法を実行する際に、補正回路１０４は、先の実施の形態１と同様に、自身が出力した制御信号１４に基づいて、図５に示すように、出力選択回路２０３からの制御信号１３と、ＡＤＣ制御回路１０２からのＡＤ変換値１２を取得できる。すなわち、補正回路１０４は、同一入力電圧に対して、ＮＭＯＳ差動入力段を有するコンパレータ２０１を用いて変換したＡＤ変換値１と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力を用いて変換したＡＤ変換値２を取得することができる。
【００３８】
本実施の形態２における補正回路１０４は、同一入力電圧に対する理想的なＡＤ変換値をあらかじめ保持している。従って、補正回路１０４は、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力を用いて変換したＡＤ変換値１と理想値との差分を補正値１として算出し、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力を用いて変換したＡＤ変換値２と理想値との差分を補正値２として算出し、記憶装置１０３に事前に保持させておくことができる。
【００３９】
図６は、本発明の実施の形態２における補正回路１０４による、ＡＤ変換結果に対する補正方法を示した説明図である。補正回路１０４は、出力選択回路２０３から出力される制御信号１３により、ＡＤ変換値１２が、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力を用いて行われたＡＤ変換値か、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力を用いて行われたＡＤ変換値かを判定する。
【００４０】
そして、補正回路１０４は、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力を用いて行われたＡＤ変換値１２を取得したと判定した場合には、記憶装置１０３に保持された補正値１をＡＤ変換値１２に加算することで、オフセット誤差をキャンセルする補正を行う。
【００４１】
一方、補正回路１０４は、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力を用いて行われたＡＤ変換値１２を取得したと判定した場合には、記憶装置１０３に保持された補正値２をＡＤ変換値１２に加算することで、オフセット誤差をキャンセルする補正を行う。
【００４２】
このように、同一入力電圧に対する理想的なＡＤ変換値に対して補正を行うことで、図６に示すように、出力選択回路２０３の出力信号１１が、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力とで、切り替わった場合においても、補正回路１０４による補正後のＡＤ変換値には、オフセット誤差が発生しない。さらに、本実施の形態２による補正処理を行うことで、図６に示すように、ＡＤ変換値の絶対値を補正することが可能となる。
【００４３】
実施の形態３．
図７は、本発明の実施の形態３におけるＡＤ変換器の構成図である。図７におけるＡＤ変換器は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータ１１１と、ＡＤＣ制御回路１１２と、補正回路１１４を有することを特徴とする。
【００４４】
コンパレータ１１１は、ＮＭＯＳ差動入力段を有するコンパレータ２０１と、ＰＭＯＳ差動入力段を有するコンパレータ２０２から構成される。そして、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力２１と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力２２は、ともにＡＤＣ制御回路１１２に出力される。
【００４５】
ＡＤＣ制御回路１１２は、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力２１を元にしたＡＤ変換値２３と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力２２を元にしたＡＤ変換値２４とを、ともに補正回路１１４に出力する。
【００４６】
補正回路１１４は、ＮＭＯＳ差動入力段を有するコンパレータ２０１の出力２１を元にしたＡＤ変換値２３と、ＰＭＯＳ差動入力段を有するコンパレータ２０２の出力２２を元にしたＡＤ変換値２４とを、規定された電圧範囲内において重み付けをして平均化処理することで、オフセット誤差をキャンセルする補正を行う。
【００４７】
図８は、本発明の実施の形態３における補正回路１１４による、ＡＤ変換値に対する補正方法を示した説明図である。図８に示すように、補正回路１１４は、重みづけ平均（加重平均）を実施する電圧範囲として、切替え上限値３１と切替え下限値３２を保持している。
【００４８】
補正回路１１４は、ＡＤ変換値２３の値とＡＤ変換値２４の値が、ともに切替え上限値３１と切替え下限値３２の範囲内であれば、ＡＤ変換値２３とＡＤ変換値２４の重みづけ平均化処理を行い、ＡＤ変換値２５として出力する。
【００４９】
図７に示すＡＤ変換器は、図１に示すＡＤ変換器と比較すると、出力選択回路２０３と記憶装置１０３が不要となっている。このため、本実施の形態３は、先の実施の形態１、２と比較して、回路規模の小さいＡＤ変換器を実現することが可能となる。
【００５０】
実施の形態４．
図９は、本発明の実施の形態４における補正回路１１４による、ＡＤ変換値に対する補正方法を示した説明図である。本実施の形態４は、図７のＡＤ変換器において、図９に示す補正方法で補正処理を行うことを特徴とする。
【００５１】
図９に示す補正方法では、補正回路１１４は、ＡＤ変換値２３と、ＡＤ変換値２４とを、規定された電圧範囲内で、単純平均化することで、オフセット誤差をキャンセルする補正を行う。
【００５２】
図９に示すように、補正回路１１４は、単純平均を実施する電圧範囲として、切替え上限値３３と切替え下限値３４を保持している。そして、補正回路１１４は、ＡＤ変換値２３の値とＡＤ変換値２４の値が、ともに切替え上限値３３と切替え下限値３４の範囲内であれば、ＡＤ変換値２３とＡＤ変換値２４の単純平均化処理を行い、ＡＤ変換値２５として出力する。
【００５３】
本実施の形態４は、ＡＤ変換値に対する補正処理が、先の実施の形態３に比べて単純である。このため、本実施の形態４によれば、先の実施の形態３と比較して、回路規模がさらに小さいＡＤ変換器を実現することが可能となる。ただし、本実施の形態４による補正処理では、オフセット誤差は緩和がされるが、完全になくなるわけではない。このため、元のオフセットが小さい場合に、本実施の形態４による補正処理を用いることで、ミッシングコードや単調性喪失を改善することが可能である。
【００５４】
実施の形態５．
図１０は、本発明の実施の形態５におけるＡＤ変換器の構成図である。図１０におけるＡＤ変換器は、ＮＭＯＳ差動入力段を有する複数のコンパレータ２０１とＰＭＯＳ差動入力段を有する複数のコンパレータ２０２とから構成されるＲａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有するコンパレータ１１５と、複数のコンパレータから１つの出力を選択するための多数決回路１１６と、出力選択回路２０３と、ＡＤＣ制御回路１１２を有することを特徴とする。
【００５５】
多数決回路１１６は、ＮＭＯＳ側多数決回路２２３と、ＰＭＯＳ側多数決回路２２４から構成される。ＮＭＯＳ側多数決回路２２３は、ＮＭＯＳ差動入力段を有する複数のコンパレータ２０１の出力２１が接続され、複数のコンパレータ２０１の出力２１を多数決した結果２６を生成する。
【００５６】
同様に、ＰＭＯＳ側多数決回路２２４は、ＰＭＯＳ差動入力段を有する複数のコンパレータ２０２の出力２２が接続され、複数のコンパレータ２０２の出力２２を多数決した結果２７を生成する。
【００５７】
出力選択回路２０３は、入力電圧に応じて、ＮＭＯＳ側多数決回路２２２の結果２６、ＰＭＯＳ側多数決回路２２３の結果２７のいずれかを、ＡＤＣ制御回路１１２に出力する。
【００５８】
本実施の形態５に係るＡＤ変換器は、複数のコンパレータ２０１による複数の出力２１のそれぞれと、複数のコンパレータ２０２による複数の出力２２のそれぞれについて多数決を行うことで、複数の出力２１のオフセットと、複数の出力２２のオフセットを平均化することができる。
【００５９】
すなわち、本実施の形態５に係るＡＤ変換器は、補正回路を用いて補正処理を行う代わりに、多数決回路を用いてオフセットの平均化処理を施すことで、コンパレータの製造ばらつきに起因するオフセットを軽減することができる。この結果、補正回路を有さない本実施の形態５に係るＡＤ変換器も、ＡＤ変換値のオフセット誤差の補正を行うことが可能である。
【００６０】
実施の形態６．
本実施の形態６は、実施の形態５で説明したＮＭＯＳ差動入力段を有する複数のコンパレータ２０１、およびＰＭＯＳ差動入力段を有する複数のコンパレータ２０２のそれぞれにおいて、コンパレータを構成するトランジスタサイズが異なることを特徴とする。
【００６１】
コンパレータの製造バラツキに起因するオフセット電圧は、コンパレータを構成するトランジスタサイズにも依存する。従って、トランジスタサイズが異なるコンパレータを搭載することで、コンパレータのオフセットの偏りを軽減することが可能である。本実施の形態６に係るＡＤ変換器は、オフセットの偏りが軽減された複数のコンパレータ出力の多数決をとることで、先の実施の形態５と比較して、より高精度にオフセットを平均化することが可能である。
【００６２】
実施の形態７．
図１１は、本発明の実施の形態７における半導体集積回路３００を示す構成図である。図１１に示す半導体集積回路３００は、センサ３１０から入力されるセンサ信号を増幅する増幅回路３０１と、増幅回路３０１の出力をデジタル信号に変換するＡＤ変換器３０２と、ＡＤ変換器３０２の出力を信号処理するデジタル回路３０３とを備える。
【００６３】
ここで、一般的に、センサ信号は、微弱な信号である。このため、増幅回路３０１によって、センサ信号の振幅を増幅する必要がある。増幅回路３０１の出力をデジタル信号に変換するＡＤ変換器として、本発明によるＡＤ変換器を用いることができる。本発明のＡＤ変換器を適用することで、増幅回路３０１によってセンサ信号を電源電圧まで増幅しても、ＡＤ変換することが可能となる。したがって、より増幅度の高い増幅回路を採用することができる。このため、本実施の形態７に係る半導体集積回路３００は、センサ信号をより高精度に処理することができる。
【００６４】
このように、公知の半導体集積回路を構成するＡＤ変換器として、先の実施の形態１〜６のいずれかのＡＤ変換器を適用することができる。
【００６５】
実施の形態８．
本実施の形態８では、公知の回転検出装置を構成する半導体集積回路として、先の実施の形態７の半導体集積回路３００を適用する場合について説明する。
【００６６】
図１２は、本発明の実施の形態８における車両４０１を示す構成図である。図１２に示す車両４０１は、車輪４０２と、半導体集積回路３００を有する回転検出装置４０３とを備える。回転検出装置４０３は、例えば、車輪４０２の回転軸など、車両４０１に搭載される回転機器の回転軸を検出する。
【００６７】
ここで、回転検出装置４０３など、車載用の各種検出装置は、低燃費の要求から、高精度かつ低消費電力で動作することが必要である。各種検出装置を構成する半導体集積回路として、先の実施の形態７で説明した半導体集積回路３００を用いることで、このような必要性が満たされる。
【００６８】
このように、公知の回転検出装置を構成する半導体集積回路として、先の実施の形態１〜６のいずれかのＡＤ変換器を備えた半導体集積回路３００を適用することができる。
【００６９】
以上のように、実施の形態８によれば、公知の回転検出装置を構成する半導体集積回路として、先の実施の形態１〜６のいずれかのＡＤ変換器を備えた半導体集積回路を適用するように構成されている。これにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入力電圧範囲を有しつつ、ミッシングコード発生や単調性喪失のないＡＤ変換器を備えた回転検出装置を実現することができる。
【００７０】
なお、本発明の実施例として、実施の形態１〜８を説明したが、本発明は、実施の形態１〜８の各構成に限定されるものではない。本発明の趣旨を逸脱しない範囲において、実施の形態１〜８の各構成を適宜組み合わせたり、各構成に一部変形を加えたり、各構成を一部省略したりすることが可能である。
【符号の説明】
【００７１】
１０１、１１１、１１５、２０１、２０２  コンパレータ、１０２、１１２  ＡＤＣ制御回路、１０３  記憶装置、１０４、１１４  補正回路、１１６、２２２、２２３  多数決回路、３００  半導体集積回路、３０１  増幅回路、３０２  ＡＤ変換器、３０３  デジタル回路、３１０  センサ、４０１  車両、４０２  車輪、４０３  回転検出装置。
【図１】
2019087968.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成31年1月28日(2019.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
グランド電圧から電源電圧までの全入力電圧範囲を有するコンパレータと、ＡＤＣ制御回路と、補正回路と、記憶装置と、を備え、
前記コンパレータは、
前記グランド電圧よりも高く前記電源電圧よりも低い第１入力電圧から、前記電源電圧までの範囲で正常な比較動作を実行可能なＮＭＯＳ差動入力段を有する第１コンパレータと、
前記グランド電圧から、前記第１入力電圧よりも高く前記電源電圧よりも低い第２入力電圧までの範囲で正常な比較動作を実行可能なＰＭＯＳ差動入力段を有する第２コンパレータと、
入力電圧の大きさに応じて、前記第１コンパレータの出力か、前記第２コンパレータの出力か、を選択する出力選択回路と
を有して構成され、
前記補正回路は、
前記第１コンパレータおよび前記第２コンパレータがともに正常な比較動作を実行可能な、前記第１入力電圧以上であり前記第２入力電圧以下の入力電圧の領域に相当する共通領域内の同一入力電圧に対する、前記第１コンパレータを用いた場合の第１ＡＤ変換値と、前記第２コンパレータを用いた場合の第２ＡＤ変換値とを前記ＡＤＣ制御回路を介して事前に取得し、前記同一入力電圧に対して得られた前記第１ＡＤ変換値および前記第２ＡＤ変換値に基づいて補正値を算出し、前記記憶装置に事前に記憶させておき、
前記補正値に基づく補正処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制し、前記全入力電圧範囲において前記オフセット誤差が抑制された後のＡＤ変換値を出力する
ＡＤ変換器。
【請求項２】
前記補正回路は、
前記第１ＡＤ変換値と前記第２ＡＤ変換値との差分を前記補正値として算出しておき、
前記補正値を加算または減算する補正処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制する
請求項１に記載のＡＤ変換器。
【請求項３】
前記補正回路は、
前記同一入力電圧に対する理想的なＡＤ変換値を理想値としてあらかじめ保持しており、
前記第１ＡＤ変換値と前記理想値との差分を第１補正値として算出しておき、
前記第２ＡＤ変換値と前記理想値との差分を第２補正値として算出しておき、
前記第１ＡＤ変換値に対しては前記第１補正値を加算する補正処理を実行し、前記第２ＡＤ変換値に対しては前記第２補正値を加算する補正処理を実行することで、前記第１ＡＤ変換値と前記第２ＡＤ変換値とのオフセット誤差を抑制する
請求項１に記載のＡＤ変換器。
【請求項４】
請求項１から３のいずれか１項に記載のＡＤ変換器を備えた半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路を備えた回転検出装置。