(57)【要約】【課題】ヘテロ接合バイポーラトランジスタなどの素子に用いられる半導体層の結晶品質の劣化が抑制できるようにする。【解決手段】第１基板１０１の上に、バッファ層１０２、剥離犠牲層１０３、第１半導体層１０４、第２半導体層１０５を順次に形成し、第２基板１０７の上に第２金属層１０８を形成し、第１金属層１０６と第２金属層１０８とを当接させて第１基板１０１と第２基板１０７とを貼り合わせ、第１金属層１０６と第２金属層１０８とを一体とした金属層１０９を形成する【選択図】  図１Ｃ
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【特許請求の範囲】
【請求項１】
基板の上に形成されたＧａを含む窒化物半導体から構成されたｎ型またはｐ型の不純物がドープた第１半導体層と、
前記基板の上に形成されたＧａを含む窒化物半導体から構成され、ｎ型またはｐ型の不純物が前記第１半導体層より高濃度にドープされた第２半導体層と、
前記基板の上に形成された金属層と
を備え、
前記基板の上に、前記金属層、前記第２半導体層、前記第１半導体層がこれらの順に積層されていることを特徴とする半導体ウエハ。
【請求項２】
Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、またはサファイアのいずれかから構成された第１基板の上に、剥離犠牲層、Ｇａを含む窒化物半導体から構成されたｎ型またはｐ型の不純物がドープた第１半導体層、およびＧａを含む窒化物半導体から構成されてｎ型またはｐ型の不純物が前記第１半導体層より高濃度にドープされた第２半導体層を順次に結晶成長させることで形成する第１工程と、
前記第２半導体層の上に第１金属層を形成する第２工程と、
第２基板の上に第２金属層を形成する第３工程と、
前記第１基板と前記第２基板とを張り合わせ、前記第１金属層と前記第２金属層とを一体とした金属層を形成する第４工程と、
前記第４工程の後で、前記第１基板を除去する第５工程と、
前記第５工程の後で、前記剥離犠牲層を除去して前記第２基板の上に、前記金属層、前記第２半導体層、前記第１半導体層がこれらの順に積層された状態とする第６工程と
を備えることを特徴とする半導体ウエハの製造方法。
【請求項３】
請求項２記載の半導体ウエハの製造方法において、
前記第２工程の後で、加熱処理により前記第１金属層と前記第２半導体層とをオーミックコンタクトさせることを特徴とする半導体ウエハの製造方法。
【請求項４】
請求項１記載の半導体ウエハの上に形成されたヘテロ接合バイポーラトランジスタであって、
前記金属層の上に形成されて前記第２半導体層から構成されたコレクタコンタクト層と、
前記コレクタコンタクト層の上に形成されて前記第１半導体層から構成されたコレクタ層と、
前記コレクタ層の上に形成されたＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体から構成されたベース層と、
前記ベース層の上に形成されたＩＩＩ−Ｖ族化合物半導体から構成されたエミッタ層と、
前記エミッタ層の上に形成されたＩｎ、Ｇａ、Ａｓを含むＩＩＩ−Ｖ族化合物半導体から構成されたエミッタコンタクト層と
を備えることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、またはサファイアのいずれかから構成された第１基板の上に、剥離犠牲層、Ｇａを含む窒化物半導体から構成されたｎ型またはｐ型の不純物がドープた第１半導体層、およびＧａを含む窒化物半導体から構成されてｎ型またはｐ型の不純物が前記第１半導体層より高濃度にドープされた第２半導体層を順次に結晶成長させることで形成する第１工程と、
前記第２半導体層の上に第１金属層を形成する第２工程と、
第２基板の上に第２金属層を形成する第３工程と、
前記第１基板と前記第２基板とを張り合わせ、前記第１金属層と前記第２金属層とを一体とした金属層を形成する第４工程と、
前記第４工程の後で、前記第１基板を除去する第５工程と、
前記第５工程の後で、前記剥離犠牲層を除去し、前記第２基板の上に、前記金属層、前記第２半導体層、前記第１半導体層がこれらの順に積層された状態とする第６工程と、
第３基板の上にエッチング停止層、ＩＩＩ−Ｖ族化合物半導体から構成されたエミッタコンタクト形成層、エミッタ形成層、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体から構成されたベース形成層を、これらの順に積層して形成する第７工程と、
前記第２基板と前記第３基板とを張り合わせる第８工程と、
前記第３基板を除去し、前記エッチング停止層を除去し、前記第２基板の上に、前記金属層、前記第２半導体層、前記第１半導体層、前記ベース形成層、前記エミッタ形成層、前記エミッタコンタクト形成層がこれらの順に積層された状態とする第９工程と、
前記第２半導体層からコレクタコンタクト層を形成し、前記第１半導体層からコレクタ層を形成し、前記ベース形成層からベース層を形成し、前記エミッタ形成層からエミッタ層を形成し、前記エミッタ形成層からエミッタ層を形成する第１０工程と
を備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタなどの素子製造に用いる半導体ウエハおよびその製造方法、ヘテロ接合バイポーラトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ＩｎＰ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、高い電子移動度やキャリア密度を利用することで、数百ＧＨｚの遮断周波数が実現可能な超高速電子デバイスである。トランジスタの高速性能の指標の一つとして、電流利得遮断周波数（ｆＴ）と耐圧（ＢＶ）の積（ｆＴ×ＢＶ）があり、この値が大きいほど、高速性能と高耐圧性能とが両立したデバイスであることを意味する。
【０００３】
ＨＢＴの耐圧は、ベースとコレクタとの接合の耐圧に依存する。従って、コレクタ層にワイドバンドギャップ材料を適用して薄層化することが、ＨＢＴの高耐圧化を維持したまま高速性を更に向上させるのに有効である。一般的なＩｎＰ系ＨＢＴは、ベース層を、高濃度にドープされた狭バンドギャップのＩｎＧａＡｓやＧａＡｓＳｂ、ＩｎＧａＡｓＳｂなどから構成している。前述のような、コレクタ層にベース層よりもバンドギャップの大きな材料（例えばＩｎＰなど）を用いるＤＨＢＴは、高いｆＴ×ＢＶを有する傾向にある。例えば、非特許文献１においては、ＩｎＰ系ダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ）において、室温におけるｆＴおよびＢＶとして、４７０ＧＨｚおよび６．５Ｖが報告されており、ｆＴ×ＢＶは３０５５ＧＨｚ×Ｖとなり、きわめて高い値が報告されている。
【０００４】
ＤＨＢＴを更に高ｆＴ×ＢＶ化させる技術として、コレクタ層にＩｎＰなどよりバンドギャップの大きい材料を適用することが考えられる。一般的な高速ＨＢＴのベース・エミッタ材料であるＩｎＰ系やＧａＡｓ系よりも更にワイドバンドギャップな半導体材料としては、ＧａＮ、ＡｌＮ、ＳｉＣ、ダイアモンド（Ｃ）などいくつか候補が挙げられる。しかしながら、これらはいずれの材料もＩｎＰ系の材料よりも格子定数が小さい。エピタキシャル結晶成長などの成膜技術で、このような異種材料のヘテロ接合を形成することは、格子不整合の観点から困難である。
【０００５】
各々異なる基板上にエピタキシャル成長したウエハ同士を直接接合することによって、ワイドバンドギャップコレクタを有し、ＨＢＴ構造を作製する技術が、非特許文献２において報告されている。この報告では、まずＧａＡｓ基板を用い、ｎ型ＧａＡｓエミッタコンタクト層、ｎ型組成傾斜ＡｌＧａＡｓエミッタ層、ｐ型ＧａＡｓベース層、およびＧａＡｓセットバック層を形成する。また、別の基板上に、ｎ型ＧａＮサブコレクタ層およびｎ型ＧａＮコレクタ層を形成する。これら２つを、セットバック層とコレクタ層とが接合するようにウエハ接合し、ＧａＡｓ基板を除去することによってＨＢＴウエハを作製する。この後、典型的なＨＢＴ作製半導体プロセス技術によって、メサ構造を形成し、ＨＢＴデバイスを作製する。
【０００６】
上述した製造方法によれば、２０Ｖ以上のコレクタ−エミッタ間バイアス条件でも動作するＧａＡｓベースＨＢＴが実現している。現状では、ウエハ接合技術が未成熟であるため、このようなウエハ接合技術を用いた微細トランジスタや、この高周波特性に関する報告はないが、これらの技術が今後更に進展することで、既存の格子整合系の限界を突破した性能の実現が期待される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】H. Xu et al., "0.5 THz Performance of a Type-II DHBT With a Doping-Graded and Constant-Composition GaAsSb Base", IEEE Electron Device Letters, vol. 35, no. 1, pp. 24-26, 2014.
【非特許文献２】C. Lian et al., "Gain degradation mechanisms in wafer fused AlGaAs / GaAs / GaN heterojunction bipolar transistors", Applied Physics Letters, vol. 91, 063502, 2007.
【非特許文献３】E. Higurashi et al., "Room temperature GaN-GaAs direct bonding by argon-beam surface activation", Proceedings of SPIE, vol. 6717, 67170L-1, 2007.
【非特許文献４】T. Shimatsu and M. Uomoto, "Atomic diffusion bonding of wafers with thin nanocrystalline metal films", Journal of Vacuum Science & Technology B, vol. 28, no. 4, pp. 706-714, 2010.
【非特許文献５】M. Nada et al., "High-sensitivity 25 Gbit/s avalanche photodiode receiver optical sub-assembly for 40 km transmission", Electronics Letters, vol. 48, no. 13, pp. 2012.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、ウエハ接合法によってワイドバンドギャップコレクタ層を形成することで、高速性能に優れたＧａＡｓ系やＩｎＰ系ＨＢＴを更に高耐圧化させることが期待される。しかし、このようなデバイス構造を、ＩｎＰ系ＨＢＴに適用するには、以下に示すように、解決すべき課題がある。
【０００９】
非特許文献２において、ウエハ接合時の高温熱処理に伴う電流利得低下が報告されている。非特許文献２には、ウエハ接合時の５５０℃以上の熱処理条件において、電流利得が大きく劣化してしまうことが報告されている。ＧａＡｓベースＨＢＴにおいては、４５０℃以下の熱処理であれば、デバイスの劣化が引き起こされないため、ウエハ接合条件の最適化、すなわち、低温でのウエハ接合が必要である。
【００１０】
ＩｎＰ系ＨＢＴにおいては、ＨＢＴウエハ作製プロセスに許容される温度の上限は、一般的にＧａＡｓ系よりも更に低いため、室温〜３００℃以下などごく低い温度でのウエハ接合技術が必要とされる。近年では、非特許文献３に記載の、ウエハ表面をプラズマ処理することで、より低温〜常温でのウエハ接合を可能とする表面活性化接合法が報告されている。また、非特許文献４に記載の、Ｔｉなどの原子をウエハ表面に堆積し、それらの拡散・再構成によって、非加圧・非加熱での接合を可能とする原子拡散接合法などが報告されている。これらの、接合温度の更に低減化によって、デバイス特性の改善が期待できる。
【００１１】
温度に関する別の問題として、ベース・エミッタ材料であるＩｎＰ系材料と、コレクタ材料であるＧａＮのプロセス温度の違いが挙げられる。超高速トランジスタの実現には、電極とのコンタクト抵抗の低減化が必須である。半導体と金属電極とのオーミック形成には、通常、熱処理によるアロイ化処理が行われる。例えば、ｎ型にドープされたＧａＮに対しては、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを蒸着法などによって堆積し、窒素雰囲気下で８００℃以上などの高温で熱処理を施すことによりオーミックコンタクトを得る技術が、一般的に用いられる。
【００１２】
しかし、前述のように、ＧａＡｓ系材料は、５５０℃以上の高温プロセスでは、結晶品質の劣化が引き起こされることが報告されており、またＩｎＰ系材料においては、結晶品質劣化が引き起こされる温度は更に低いと考えられる。従って、ウエハ接合によりＨＢＴウエハを作製しても、ＧａＮに対するオーミックアニールを十分に施すことができず、コンタクト抵抗が高くなってしまい、高周波特性を引き出すことができない。
【００１３】
本発明は、以上のような問題点を解消するためになされたものであり、ヘテロ接合バイポーラトランジスタなどの素子に用いられる半導体層の結晶品質の劣化が抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体ウエハは、基板の上に形成されたＧａを含む窒化物半導体から構成されたｎ型またはｐ型の不純物がドープされた第１半導体層と、基板の上に形成されたＧａを含む窒化物半導体から構成され、ｎ型またはｐ型の不純物が第１半導体層より高濃度にドープされた第２半導体層と、基板の上に形成された金属層とを備え、基板の上に、金属層、第２半導体層、第１半導体層がこれらの順に積層されている。
【００１５】
本発明に係る半導体ウエハの製造方法は、Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、またはサファイアのいずれかから構成された第１基板の上に、剥離犠牲層、Ｇａを含む窒化物半導体から構成されたｎ型またはｐ型の不純物がドープされた第１半導体層、およびＧａを含む窒化物半導体から構成されてｎ型またはｐ型の不純物が第１半導体層より高濃度にドープされた第２半導体層を順次に結晶成長させることで形成する第１工程と、第２半導体層の上に第１金属層を形成する第２工程と、第２基板の上に第２金属層を形成する第３工程と、例えば第１金属層と第２金属層とを当接させることで、第１基板と第２基板とを貼り合わせ、第１金属層と第２金属層とを一体とした金属層を形成する第４工程と、第４工程の後で、第１基板を除去する第５工程と、第５工程の後で、剥離犠牲層を除去して第２基板の上に、金属層、第２半導体層、第１半導体層がこれらの順に積層された状態とする第６工程とを備える。
【００１６】
上記半導体ウエハの製造方法において、第２工程の後で、加熱処理により第１金属層と第２半導体層とをオーミックコンタクトさせる。
【００１７】
本発明に係るヘテロ接合バイポーラトランジスタは、前述した半導体ウエハの上に形成されたヘテロ接合バイポーラトランジスタであって、金属層の上に形成されて第２半導体層から構成されたコレクタコンタクト層と、コレクタコンタクト層の上に形成されて第１半導体層から構成されたコレクタ層と、コレクタ層の上に形成されたＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体から構成されたベース層と、ベース層の上に形成されたＩＩＩ−Ｖ族化合物半導体から構成されたエミッタ層と、エミッタ層の上に形成されたＩｎ、Ｇａ、Ａｓを含むＩＩＩ−Ｖ族化合物半導体から構成されたエミッタコンタクト層とを備える。
【００１８】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、またはサファイアのいずれかから構成された第１基板の上に、剥離犠牲層、Ｇａを含む窒化物半導体から構成されたｎ型またはｐ型の不純物がドープされた第１半導体層、およびＧａを含む窒化物半導体から構成されてｎ型またはｐ型の不純物が第１半導体層より高濃度にドープされた第２半導体層を順次に結晶成長させることで形成する第１工程と、第２半導体層の上に第１金属層を形成する第２工程と、第２基板の上に第２金属層を形成する第３工程と、例えば第１金属層と第２金属層とを当接させることで、第１基板と第２基板とを貼り合わせ、第１金属層と第２金属層とを一体とした金属層を形成する第４工程と、第４工程の後で、第１基板を除去する第５工程と、第５工程の後で、剥離犠牲層を除去し、第２基板の上に、金属層、第２半導体層、第１半導体層がこれらの順に積層された状態とする第６工程と、第３基板の上にエッチング停止層、ＩＩＩ−Ｖ族化合物半導体から構成されたエミッタコンタクト形成層、エミッタ形成層、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体から構成されたベース形成層を、これらの順に積層して形成する第７工程と、例えばベース形成層と第１半導体層とを当接させることで、第２基板と第３基板とを貼り合わせる第８工程と、第３基板を除去し、エッチング停止層を除去し、第２基板の上に、金属層、第２半導体層、第１半導体層、ベース形成層、エミッタ形成層、エミッタコンタクト形成層がこれらの順に積層された状態とする第９工程と、第２半導体層からコレクタコンタクト層を形成し、第１半導体層からコレクタ層を形成し、ベース形成層からベース層を形成し、エミッタ形成層からエミッタ層を形成し、エミッタ形成層からエミッタ層を形成する第１０工程とを備える。
【発明の効果】
【００１９】
以上説明したことにより、本発明によれば、ヘテロ接合バイポーラトランジスタなどの素子に用いられる半導体層の結晶品質の劣化が抑制できるという優れた効果が得られる。
【図面の簡単な説明】
【００２０】
【図１Ａ】図１Ａは、本発明の実施の形態における半導体ウエハの製造方法を説明するための途中工程の状態を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における半導体ウエハの製造方法を説明するための途中工程の状態を示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における半導体ウエハの製造方法を説明するための途中工程の状態を示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における半導体ウエハの製造方法を説明するための途中工程の状態を示す断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における半導体ウエハの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態における半導体ウエハを適用した素子の構成を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態における半導体ウエハを適用した素子の構成を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態における半導体ウエハを適用した素子の構成を示す断面図である。
【図３Ａ】図３Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図３Ｂ】図３Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図３Ｃ】図３Ｃは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図３Ｄ】図３Ｄは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図３Ｅ】図３Ｅは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図３Ｆ】図３Ｆは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について説明する。
【００２２】
［半導体ウエハ］
【００２３】
はじめに、本発明の実施の形態おける半導体ウエハの製造方法について図１Ａ〜図１Ｅを参照して説明する。
【００２４】
まず、図１Ａに示すように、第１基板１０１の上に、バッファ層１０２、剥離犠牲層１０３、第１半導体層１０４、第２半導体層１０５を順次に結晶成長（エピタキシャル成長）させることで形成する（第１工程）。第１基板１０１は、Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、またはサファイア（Ａｌ2Ｏ3）のいずれかから構成されていればよい。バッファ層１０２は、例えば、ＧａＮから構成すればよい。バッファ層１０２は、後述する窒化物半導体の各層を第１基板１０１の上に成長するために必要な核形成層であり、公知となっている低温緩衝層などの技術を適用する。また、剥離犠牲層１０３は、ＧａＮなどの窒化物半導体から構成すればよい。
【００２５】
また、第１半導体層１０４は、Ｇａを含む窒化物半導体（ＧａＮ）から構成され、ｎ型不純物がドープされている。第１半導体層１０４は、ｐ型の不純物がドープされていてもよい。また、第２半導体層１０５は、Ｇａを含む窒化物半導体（ＧａＮ）から構成されてｎ型の不純物が第１半導体層１０４より高濃度にドープされている。第２半導体層１０５は、ｐ型の不純物が高濃度にドープされていてもよい。
【００２６】
各層は、例えば、分子線エピタキシ法（ＭＢＥ）、有機金属化学気相堆積法（ＭＯＣＶＤまたはＭＯＶＰＥ）、ハイドライド気相成長法（ＨＶＰＥ）、（パルス）レーザ堆積またはレーザＭＢＥ法、スパッタ法、ミストＣＶＤ法などにより成長させればよい。
【００２７】
引き続き、第２半導体層１０５の上に第１金属層１０６を形成する（第２工程）。例えば、電子線蒸着法などにより所定の金属を堆積することで第１金属層１０６を形成すればよい。高濃度にｎ型不純物が導入されたＧａＮからなる第２半導体層１０５と第１金属層１０６とをオーミックコンタクトさせる場合においては、例えば公知となっているＴｉ／Ａｌ／Ｎｉ／Ａｕなどの積層構造を用い、また、窒素雰囲気下で熱処理を施すとよい。この場合、熱処理によって第１金属層１０６の表面粗さが増大することがあるため、熱処理後に第１金属層１０６を化学機械研磨（ＣＭＰ）などの技術で研磨し、表面平坦性を向上させてもよい。
【００２８】
次に、図１Ｂに示すように、第２基板１０７の上に第２金属層１０８を形成する（第３工程）。第２基板１０７は、通常、素子を作製した際の放熱性、および集積回路としたときの素子への影響から、放熱性や半絶縁性を考慮して選ばれる。例えば、窒化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ダイアモンド（Ｃ）などの基板は、放熱性がよく半絶縁性基板を得ることができるため好適である。また、基板価格の観点から、サファイア（Ａｌ2Ｏ3）やケイ素（Ｓｉ）から第２基板１０７を構成してもよい。
【００２９】
堆積する第２金属層１０８は、密着性の観点から、Ｔｉなどを含む多層構造とすればよい。例えば、Ｔｉ／Ａｕなどの多層膜が考えられる。そのほか、Ｎｉ、Ｗ、Ｍｏ、Ａｌなどや、それらとＮやＳｉとの合金層を含んでもよい。
【００３０】
次に、図１Ｃに示すように、第１基板１０１と第２基板１０７とを貼り合わせ、第１金属層１０６と第２金属層１０８とを一体とした金属層１０９を形成する（第４工程）。例えば、第１金属層１０６と第２金属層１０８とを当接させて第１基板１０１と第２基板１０７とを貼り合わせればよい。この貼り合わせは、例えば、直接接合法、表面活性化接合法（ＳＡＢ）、原子拡散接合法（ＡＤＢ）など、公知の貼り合わせ技術により実施すればよい。ウエハ貼り合わせによって、接合界面１０９ａが形成される。
【００３１】
上述したように貼り合わせた後、図１Ｄに示すように、第１基板１０１を除去する（第５工程）。第１基板１０１をサファイアから構成した場合、基板としてサファイアなどを用いた場合は、例えばレーザリフトオフなどの公知の技術により剥離する。この剥離においては、バッファ層１０２および剥離犠牲層１０３にレーザを照射することによってＧａＮ結晶を破壊するため、素子部への影響を小さくするために、剥離犠牲層１０３は、通常数マイクロメール（μｍ）程度の厚さとすればよい。
【００３２】
上述したように第１基板１０１を除去した後、剥離犠牲層１０３を除去し、図１Ｅに示すように、第２基板１０７の上に、金属層１０９、第２半導体層１０５、第１半導体層１０４がこれらの順に積層された状態とする（第６工程）。第１基板１０１を剥離したのち、剥離犠牲層１０３の表面は荒れているので、ＣＭＰ（Chemical Mechanical Polishing）などの技術によって、剥離犠牲層１０３を削り除去する。
【００３３】
また、第１基板１０１の除去は、上述したレーザリフトオフ以外の技術によっても実現可能である。例えば、第１基板１０１と第２基板１０７とを貼り合わせた後、まず、公知のバックグラインドなどの技術によって、第１基板１０１を薄層化する。この後、ＣＭＰなどの技術で、第１基板１０１をすべて削りとり、バッファ層１０２または剥離犠牲層１０３を露出させる。更にＣＭＰなどの技術によって、バッファ層１０２、剥離犠牲層１０３を削り表面平坦化することによって、第２基板１０７の上に、金属層１０９、第２半導体層１０５、第１半導体層１０４がこれらの順に積層された状態としてもよい。この技術は、第１基板１０１をサファイア基板以外の材料から構成した場合においても適用可能である。
【００３４】
以上に説明した製造方法により、図１Ｅに示すように、第２基板１０７の上に、金属層１０９、第２半導体層１０５、第１半導体層１０４がこれらの順に積層され、第１半導体層１０４の表面が平坦な状態とされた半導体ウエハが得られる。
【００３５】
なお、上述では、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを蒸着法にて堆積した後、熱処理によって、第２半導体層１０５と金属層１０９とをオーミックコンタクトさせるようにしたが、これに限るものではない。例えば、第２半導体層１０５と金属層１０９とがショットキー接触を形成していたとしても、用途によっては問題とならない場合がある。このような用途の場合は、金属層１０９を形成した後、熱処理を実施せず、また平坦性が良好であればＣＭＰも実施せずに、第１基板１０１と第２基板１０７とのウエハ貼り合わせを実施することも可能である。本発明においては、第２基板１０７があり、金属層１０９が埋め込まれた状態で、この上に窒化物半導体の層が積層された構造であることが重要な点である。
【００３６】
ここで、上述した半導体ウエハを用いた素子について図２Ａ〜図２Ｃを用いて説明する。以下では、上述した半導体ウエハを用いたダイオードを例に説明する。まず、図２Ａに示すように、サファイアから構成した第１基板１０１の上に、バッファ層１０２、剥離犠牲層１０３、ｎ型のＧａＮからなる第１半導体層１０４、ｎ型のＧａＮからなる第２半導体層１０５、およびｐ型のＧａＮからなる第３半導体層１１０を順次に結晶成長（エピタキシャル成長）させることで形成する。第３半導体層１１０は、高濃度にｐ型不純物を導入して形成する。
【００３７】
また、エピタキシャル成長後、第３半導体層１１０は、原料のＨによって正孔が補償されているため、これを活性化させるためのアニール処理を実施する。このアニール処理では、第３半導体層１１０が最表面に露出しているため、アニールによる活性化は効率的に実施される。
【００３８】
引き続き、第３半導体層１１０の上に第１金属層１０６を形成する。第１金属層１０６は、電子線蒸着法などの技術で堆積する。第３半導体層１１０と第１金属層１０６とのオーミックコンタクトを実現する場合においては、例えば公知となっている積層構造を用い、また、窒素雰囲気下で熱処理を施すとよい。この場合、熱処理によって第１金属層１０６の表面粗さが増大することがあるため、熱処理後に第１金属層１０６を化学機械研磨（ＣＭＰ）などの技術で研磨し、表面平坦性を向上させてもよい。
【００３９】
次に、第２金属層１０８を形成した第２基板１０７を用意し、図２Ｂに示すように、第１基板１０１と第２基板１０７とを貼り合わせ、第１金属層１０６と第２金属層１０８とを一体とした金属層１０９を形成する。例えば、第１金属層１０６と第２金属層１０８とを当接させて第１基板１０１と第２基板１０７とを貼り合わせる。
【００４０】
この後、前述同様に、レーザリフトオフなどの技術によって、第１基板１０１を除去し剥離犠牲層１０３を研磨して平坦化する。この工程において、第１半導体層１０４が露出するようにＣＭＰを実施する。このようにして、図３Ｃに示すように、金属埋め込み半導体ウエハを得る。この半導体ウエハを作製したのち、一般的な半導体リソグラフィ技術などによるパターニング、ドライエッチング技術などによるメサ構造の形成、高真空蒸着技術またはスパッタ技術などによる電極形成を実施することで、所望の素子構造を得ることができる。
【００４１】
このようなｐ型の第３半導体層１１０が第２基板１０７に近い側に配置されるデバイスとしては、例えば非特許文献５に記載の、アバランシェフォトダイオードが挙げられる。アバランシェフォトダイオードは、走行するキャリアのアバランシェ増幅によって、高い利得・帯域積を得るデバイスであるが、アバランシェ層に効率よく高い電界を印加するために、エピタキシャル成長層構造と、デバイス形状による電界制御が重要である。非特許文献５では、ｐ型層を基板側とし、ｎ型層をデバイス上部に配置し、メサ形状を制御することで、メサの端部への電界集中を抑制することで、アバランシェ層へ印加される電界を制御することができる。
【００４２】
同様のデバイス構造を、例えばＧａＮ系材料を用いた紫外線フォトダイオードが挙げられるが、一般的なＧａＮの成長用基板を用いると、ｐ型ＧａＮをエピタキシャル成長したのちに、アンドープＧａＮおよびｎ型ＧａＮを成長させることになる。このような成長シークエンスにおいては、前述のように、後に成長するｎ型ＧａＮおよびアンドープＧａＮの結晶品質が低くなってしまい、所望のデバイス特性が得られない場合がある。
【００４３】
これに対し、本発明の金属埋め込み半導体ウエハの作製技術を用いれば、エピタキシャル成長の際は、ｎ型層の成長後にｐ型層を成長できるため、結晶品質は保たれ、本来の特性を得ることができる。
【００４４】
［ヘテロ接合バイポーラトランジスタ］
次に、本発明の実施の形態おけるヘテロ接合バイポーラトランジスタの製造方法について図３Ａ〜図３Ｆを参照して説明する。まず、図１Ａ〜図１Ｅを用いて説明した工程により、図３Ａに示すように、第２基板１０７の上に、金属層１０９、第２半導体層１０５、第１半導体層１０４がこれらの順に積層された状態とする（第１工程〜第６工程）。
【００４５】
次に、図３Ｂに示すように、第３基板１１１の上にバッファ層１１２、第１エッチング停止層１１３、第２エッチング停止層１１４、ＩＩＩ−Ｖ族化合物半導体から構成されたエミッタコンタクト形成層１１５、エミッタ形成層１１６、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体から構成されたベース形成層１１７を形成する（第７工程）。
【００４６】
第３基板１１１は、ＩｎＰから構成すればよい。第３基板１１１は、Ｓｉ、ＧａＡｓな度から構成してもよい。バッファ層１１２はＩｎＰから構成すればよい。第１エッチング停止層１１３は、ＩｎＧａＡｓから構成し、第２エッチング停止層１１４は、ＩｎＰから構成する。エミッタコンタクト形成層１１５は、エミッタコンタクト層とするそうであり、高濃度にｎ型ドープされたＩｎＧａＡｓから構成する。また、エミッタ形成層１１６は、エミッタとする層であり、高い電流利得を得るために、ベース層とするベース形成層１１７よりもバンドギャップの大きい材料から構成する。例えば、エミッタ形成層１１６は、ＩｎＰから構成すればよい。
【００４７】
ベース形成層１１７は、高周波特性を向上させるために、コンタクト抵抗を低減化すべく、高濃度にｐ型ドープされた材料を用いる。また、エミッタ層よりもバンドギャップの小さい材料が望ましい。例えば、ベース形成層１１７は、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂなどの材料から構成すればよい。なお、ベース形成層１１７（ベース層）の上に、例えばＩｎＰなどから構成したセットバック層を備えるようにしてもよい。
【００４８】
次に、図３Ｃに示すように、第２基板１０７と第３基板１１１とを貼り合わせる（第８工程）。例えば、ベース形成層１１７と第１半導体層１０４とを当接させて第２基板１０７と第３基板１１１とを貼り合わせる。この貼り合わせは、図１Ｃを用いた説明と同様に、例えば、直接接合法、表面活性化接合法（ＳＡＢ）、原子拡散接合法（ＡＤＢ）など、公知の貼り合わせ技術により実施すればよい。なお、前述のように、更にセットバック層を挿入した場合、接合界面がベースとなるベース形成層１１７から遠ざかるため、接合による欠陥導入などのベースへの影響が小さくなる効果も期待される。
【００４９】
次に、第３基板１１１、バッファ層１１２、第１エッチング停止層１１３、第２エッチング停止層１１４を除去し、図３Ｄに示すように、第２基板１０７の上に、金属層１０９、第２半導体層１０５、第１半導体層１０４、ベース形成層１１７、エミッタ形成層１１６、エミッタコンタクト形成層１１５がこれらの順に積層された状態とする（第９工程）。
【００５０】
例えば、ＩｎＧａＡｓはあまりエッチングせずに選択的にＩｎＰをエッチングするエッチング液を用いたウエットエッチングにより、バッファ層１１２をエッチング除去することで、第３基板１１１を除去する。このエッチングは、ＩｎＧａＡｓからなる第１エッチング停止層１１３で自動的に停止する。
【００５１】
次に、ＩｎＰはあまりエッチングせずに選択的にＩｎＧａＡｓをエッチングするエッチング液を用いたウエットエッチングにより、第１エッチング停止層１１３を除去する。このエッチングは、ＩｎＰからなる第２エッチング停止層１１４で自動的に停止する。この後、ＩｎＧａＡｓはあまりエッチングせずに選択的にＩｎＰをエッチングするエッチング液を用いたウエットエッチングにより、第２エッチング停止層１１４を除去する。このエッチングは、ＩｎＧａＡｓからなるエミッタコンタクト形成層１１５で自動的に停止する。
【００５２】
次に、図３Ｅに示すように、第２半導体層１０５からコレクタコンタクト層１２１を形成し、第１半導体層１０４からコレクタ層１２２を形成し、ベース形成層１１７からベース層１２３を形成し、エミッタ形成層１１６からエミッタ層１２４を形成し、エミッタコンタクト形成層１１５からエミッタコンタクト層１２５を形成する（第１０工程）。これらは、よく知られたトランジスタ作成プロセスによって形成すればよい。ベース層１２３より上層は、ＩｎＰ系材料によって構成されるため、一般的なウエットエッチングプロセスによって、このような構造を形成可能である。コレクタ層１２２より下層は、ＧａＮ系材料によって構成されるため、ウエットエッチングによってメサを形成するのは難しく、ドライエッチングなどを用いることで、コレクタ層１２２、およびコレクタコンタクト層１２１をパターニングしてメサを形成する。
【００５３】
次に、図３Ｆに示すように、コレクタ電極１２６，ベース電極１２７、エミッタ電極１２８を形成し、ヘテロ接合バイポーラトランジスタを得る。例えば、リフトオフマスクの形成、真空蒸着法による電極材料の堆積、リフトオフマスクの除去（リフトオフ）などによるリフトオフ法により、上述した各電極を形成すればよい。なお、金属層１０９の一部をコレクタ電極としてもよい。
【００５４】
なお、ヘテロ接合バイポーラトランジスタの作製方法については、上述した説明の工程順に必ずしも従うものではなく、例えば、エミッタ電極を先に形成し、エミッタ電極をマスクとして、エミッタメサを作製する、いわゆる自己整合プロセス（セルフアラインプロセス）を用いてもよい。ベースメサについても同様である。
【００５５】
以上に説明したように、本発明によれば、基板の上に、金属層が埋め込まれた状態で、窒化物半導体の層が積層されているようにしたので、ヘテロ接合バイポーラトランジスタなどの素子に用いられる半導体層の結晶品質の劣化が抑制できるようになる。
【００５６】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【００５７】
１０１…第１基板、１０２…バッファ層、１０３…剥離犠牲層、１０４…第１半導体層、１０５…第２半導体層、１０６…第１金属層、１０７…第２基板、１０８…第２金属層、１０９…金属層。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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