(57)【要約】      （修正有）【課題】コスト効率がよく高帯域幅を有する多段増幅器を提供する。【解決手段】２段増幅器１００は、シリコンドライバ段ＩＣダイ１１０と最終段ＩＣダイ１８０とを含む。最終段ＩＣダイは、ＩＩＩ‐Ｖ族半導体基板（例えば、ＧａＮ基板）と第１のトランジスタ１８２とを含む。シリコンドライバ段ＩＣダイは、別のタイプの半導体基板（例えば、シリコン基板）と、第２のトランジスタ１４０と、第１のトランジスタの制御端子に電気的に結合された１つ以上の二次回路１７０とを含む。接続（例えば、ワイヤボンドアレイ１７４または他のＤＣ結合接続）が、シリコンドライバ段ＩＣダイのＲＦ信号出力端子１２２と最終段ＩＣダイのＲＦ信号入力端子１９０との間に電気的に結合される。シリコンドライバ段ＩＣダイの二次回路は、最終段バイアス回路および／または最終段高調波制御回路を含み、それらは様々な接続を介して最終段ＩＣダイに電気的に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＩＩＩ‐Ｖ族半導体基板、第１の無線周波数（ＲＦ）信号入力端子、第１のＲＦ信号出力端子、および第１のトランジスタを含む第１のダイであって、前記第１のトランジスタは、前記第１のＲＦ信号入力端子に電気的に結合された制御端子と、前記第１のＲＦ信号出力端子に電気的に結合された電流導通端子とを有する、第１のダイと、
第２のタイプの半導体基板、第２のＲＦ信号入力端子、第２のＲＦ信号出力端子、第１の二次回路、および前記第２のＲＦ信号入力端子と前記第２のＲＦ信号出力端子との間の増幅経路を含む第２のダイであって、前記増幅経路は、制御端子と電流導通端子とを有する第２のトランジスタを含み、前記第２のトランジスタの前記制御端子は前記第２のＲＦ信号入力端子に電気的に結合され、前記第２のトランジスタの前記電流導通端子は前記第２のＲＦ信号出力端子に電気的に結合され、前記第１の二次回路は、前記第１のトランジスタの前記制御端子に電気的に結合され、前記第１の二次回路は、最終段バイアス回路および最終段高調波制御回路から選択される、第２のダイと、
前記第２のＲＦ信号出力端子と前記第１のＲＦ信号入力端子との間に電気的に結合される第１の接続と
を備える、多段増幅器。
【請求項２】
前記第２のダイはさらに、外部バイアス電圧源に電気的に結合されるように構成された第１の二次回路端子を含み、
前記第１の二次回路は、前記最終段バイアス回路であり、前記第１の二次回路端子と前記第２のＲＦ信号出力端子との間に電気的に結合される、請求項１に記載の増幅器。
【請求項３】
前記最終段バイアス回路は、
前記第１の二次回路端子と前記第２のＲＦ信号出力端子との間に電気的に結合された直流‐直流（ＤＣ‐ＤＣ）電圧変換器を備える、請求項２に記載の増幅器。
【請求項４】
前記ＤＣ‐ＤＣ電圧変換器は、前記第１の二次回路端子に提供される第１のＤＣ電圧を前記第２のＲＦ信号出力端子で負のＤＣ電圧に変換するように構成される、請求項３に記載の増幅器。
【請求項５】
前記最終段バイアス回路は、
前記第２のダイに集積され、前記第１の二次回路端子と前記第２のＲＦ信号出力端子との間に電気的に結合されたインダクタ
を備える、請求項２に記載の増幅器。
【請求項６】
前記第２のトランジスタの電流通電端子に電気的に結合されたドライバ段バイアス制御回路と、
前記第２のトランジスタの前記電流導通端子に電気的に結合された第１の端子と、前記最終段バイアス回路と前記第２のＲＦ信号出力端子とに電気的に結合された第２の端子とを有するデカップリングコンデンサと
をさらに備える、請求項２に記載の増幅器。
【請求項７】
前記第２のダイは、
第２の二次回路端子と、
前記第２の二次回路端子と接地ノードとの間に電気的に結合された前記最終段高調波制御回路の形態の第２の二次回路と、
前記第２の二次回路端子と前記第１のトランジスタとの間に電気的に結合された第２の接続と
をさらに備える、請求項２に記載の増幅器。
【請求項８】
前記最終段高調波制御回路は、
第１の端子と第２の端子とを有するコンデンサであって、前記第１の端子は前記第２の二次回路端子に電気的に結合され、前記第２の端子は前記接地ノードに電気的に結合され、前記第２の接続と前記コンデンサとの組み合わせは、直列インダクタ‐コンデンサ（ＬＣ）高調波終端回路を形成し、前記増幅器の中心動作周波数ｆ０の第２高調波２ｆ０で信号エネルギーについて前記接地ノードに低インピーダンス経路を提供する、コンデンサ
を備える、請求項７に記載の増幅器。
【請求項９】
前記第２のダイは第１の二次回路端子をさらに含み、
前記増幅器は、前記第１の二次回路端子と前記第１のトランジスタとの間に電気的に結合された第２の接続をさらに含み、
前記第１の二次回路は、前記最終段高調波制御回路であり、前記第１の二次回路端子と接地ノードとの間に電気的に結合される、請求項１に記載の増幅器。
【請求項１０】
前記最終段高調波制御回路は、
第１の端子と第２の端子とを有するコンデンサであって、前記第１の端子は前記第１の二次回路端子に電気的に結合され、前記第２の端子は前記接地ノードに電気的に結合され、前記第２の接続と前記コンデンサとの組み合わせは、直列インダクタ‐コンデンサ（ＬＣ）高調波終端回路を形成し、前記増幅器の中心動作周波数ｆ０の第２高調波２ｆ０で信号エネルギーについて前記接地ノードに低インピーダンス経路を提供する、コンデンサ
を備える、請求項９に記載の増幅器。
【請求項１１】
前記第２のダイは、
外部バイアス電圧源に電気的に結合されるように構成された第２の二次回路端子と、
前記第２の二次回路端子と前記第２のＲＦ信号出力端子との間に電気的に結合された最終段バイアス回路の形態の第２の二次回路と
をさらに備える、請求項９に記載の増幅器。
【請求項１２】
前記最終段バイアス回路は、
前記第１の二次回路端子と前記第２のＲＦ信号出力端子との間に電気的に結合された直流‐直流（ＤＣ‐ＤＣ）電圧変換器を備える、請求項１１に記載の増幅器。
【請求項１３】
前記ＤＣ‐ＤＣ電圧変換器は、前記第１の二次回路端子に提供される第１のＤＣ電圧を前記第２のＲＦ信号出力端子で負のＤＣ電圧に変換するように構成される、請求項１２に記載の増幅器。
【請求項１４】
前記最終段バイアス回路は、
前記第２のダイに集積され、前記第２の二次回路端子と前記第２のＲＦ信号出力端子との間に電気的に結合されたインダクタ
を備える、請求項１１に記載の増幅器。
【請求項１５】
前記第２のトランジスタの電流通電端子に電気的に結合されたドライバ段バイアス制御回路と、
前記第２のトランジスタの前記電流導通端子に電気的に結合された第１の端子と、前記最終段バイアス回路と前記第２のＲＦ信号出力端子とに電気的に結合された第２の端子とを有するデカップリングコンデンサと
をさらに備える、請求項１１に記載の増幅器。
【請求項１６】
前記第２のダイは、
前記第２のトランジスタの前記電流導通端子と前記第２のＲＦ信号出力端子との間に電気的に結合された段間インピーダンス整合回路の集積部分であって、前記第１の接続は前記段間インピーダンス整合回路の非集積部分である、段間インピーダンス整合回路の集積部分
をさらに備える、請求項１に記載の増幅器。
【請求項１７】
前記ＩＩＩ‐Ｖ族半導体基板は、窒化ガリウム（ＧａＮ）基板、ＧａＮオンシリコン基板、およびＧａＮオンシリコンカーバイド基板から選択される、請求項１に記載の増幅器。
【請求項１８】
前記第２のタイプの半導体基板は、シリコン基板およびシリコンオンインシュレータ基板から選択される、請求項１に記載の増幅器。
【請求項１９】
前記第１のダイは、ＧａＮ電界効果トランジスタ（ＦＥＴ）を含み、前記第２のトランジスタは、シリコン横方向拡散金属酸化物半導体（ＬＤＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含む、請求項１に記載の増幅器。
【請求項２０】
前記第１のダイは、ＧａＮ電界効果トランジスタ（ＦＥＴ）を含み、前記第２のトランジスタは、シリコン相補型金属酸化膜半導体（ＣＭＯＳ）カスコードスタックを含む、請求項１に記載の増幅器。
【請求項２１】
導電性基板、第１のランドおよび第２のランドを含み、前記第１および第２のダイが前記導電性基板に接続されているノンリード半導体デバイスパッケージと、
前記第１のランドと前記第２のＲＦ入力端子との間に電気的に結合される第２の接続と、
前記第１のＲＦ出力端子と前記第２のランドとの間に電気的に結合される第３の接続と
をさらに備える、請求項１に記載の増幅器。
【請求項２２】
前記第１のダイおよび第２のダイが結合されるプリント回路基板であって、第１の端子と第２の端子とを含むプリント回路基板と、
前記第１の端子と前記第２のＲＦ入力端子との間に電気的に結合される第２の接続と、
前記第１のＲＦ出力端子と前記第２の端子との間に電気的に結合される第３の接続と
をさらに備える、請求項１に記載の増幅器。
【請求項２３】
前記増幅器は、主増幅器とピーキング増幅器とを含むドハティ電力増幅器であり、
前記主増幅器は前記第１のダイおよび第２のダイを含み、前記第２のダイの前記第２のＲＦ信号入力端子は主増幅器入力部に対応し、前記第１のダイの前記第１のＲＦ信号出力端子は主増幅器出力部に対応する、請求項１に記載の増幅器。
【請求項２４】
ピーキング増幅器入力部とピーキング増幅器出力部とを含む前記ピーキング増幅器と、
前記主増幅器と前記ピーキング増幅器とが結合された基板と、
前記第１のダイの前記第１のＲＦ信号出力端子と前記ピーキング増幅器出力部との間に電気的に結合された位相シフト要素と
をさらに備える、請求項２３に記載の増幅器。
【請求項２５】
前記位相シフト要素は、９０度の電気長を有する伝送線路を備える、請求項２４に記載の増幅器。
【請求項２６】
入力端子と第１の出力端子および第２の出力端子とを有する電力スプリッタであって、前記第１の出力端子は前記主増幅器入力部に電気的に結合され、前記第２の出力端子は前記ピーキング増幅器入力部に電気的に結合され、前記電力スプリッタは、前記電力スプリッタの前記入力端子において入力ＲＦ信号を受信し、前記入力ＲＦ信号の電力を前記電力スプリッタの前記第１の出力端子および第２の出力端子で生成された第１のＲＦ信号および第２のＲＦ信号に分割するように構成されている、電力スプリッタ
をさらに備える、請求項２４に記載の増幅器。
【請求項２７】
前記接続がＤＣ結合接続である、請求項１に記載の増幅器。
【請求項２８】
前記接続は、ワイヤボンドアレイ、マイクロストリップ線路、プリントコイル、および並列結合された抵抗器／コンデンサ回路から選択される接続を含む、請求項２７に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の主題の実施形態は、一般的に多段電力増幅器に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）パワートランジスタは、効率および動作帯域幅を増加させるために、セルラー基地局および他のシステム用の高電力増幅器回路でますます利用されている。ＧａＮトランジスタについては、それらのシリコンベース対応物の一部と比較したとき、比較的高い電力密度および比較的高い単位電流利得周波数により、高い増幅器性能を提供することが証明されている。より高い電力密度は、所与のレベルの出力電力に対して、より小さいダイ周囲を可能にする。これにより、シリコンデバイスと比較してドレイン‐ソース間容量ＣＤＳが低くなり得、より広い出力帯域幅での出力インピーダンスがより高くなる。
【０００３】
なお、高周波増幅器の線形性に関しドハティ増幅器をプリディストーション回路として適用することについて、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，８６４，７４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＧａＮトランジスタは、シリコンベースのトランジスタに比べていくつかの欠点も有する。例えば、ＧａＮの現在のコストは、ＧａＮダイ面積および集積度を重視すると、シリコンのコストよりもかなり高い。さらに、ＧａＮトランジスタの圧縮特性は、デジタルプリディストーション線形化回路に課題をもたらす。ＧａＮトランジスタは、比較的遅く、漸進的な振幅圧縮を有する傾向があり、伝送位相は、駆動中に膨張を示す。
【０００６】
さらにまた、ＧａＮ入力特性は、性能を著しく制限し得る。より具体的には、ＧａＮ入力インピーダンスは、高いＱ値で非常に低くなる傾向があり、ゲート‐ソース間容量ＣＧＳは、駆動に対してかなり変動する。ＧａＮ主増幅器とＧａＮピーキング増幅器とを有するドハティ電力増幅器では、ＧａＮピーキング増幅器は、無線周波数（ＲＦ）駆動レベルおよび信号エンベロープに依存して、オフ状態とオン状態との間で遷移する。これらの遷移が生じると、入力インピーダンスは大きな変動を示し、先行する５０オーム利得段との不一致が大きくなり得る。この不一致は、かなりの反射および不良入力リターンロス（ＩＲＬ：Ｉｎｐｕｔ  Ｒｅｔｕｒｎ  Ｌｏｓｓ）を生成し得る。さらに、結果として生じる制限された入力の帯域幅は、増幅器の全体的な帯域幅を制限する可能性がある。ＧａＮトランジスタのこれらおよび他の特性が、ＧａＮトランジスタを、多くの従来の増幅器トポロジでの使用に非実用的または不適当なものにしている。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、請求項１に記載の発明は、多段増幅器であって、ＩＩＩ‐Ｖ族半導体基板、第１の無線周波数（ＲＦ）信号入力端子、第１のＲＦ信号出力端子、および第１のトランジスタを含む第１のダイであって、前記第１のトランジスタは、前記第１のＲＦ信号入力端子に電気的に結合された制御端子と、前記第１のＲＦ信号出力端子に電気的に結合された電流導通端子とを有する、第１のダイと、
第２のタイプの半導体基板、第２のＲＦ信号入力端子、第２のＲＦ信号出力端子、第１の二次回路、および前記第２のＲＦ信号入力端子と前記第２のＲＦ信号出力端子との間の増幅経路を含む第２のダイであって、前記増幅経路は、制御端子と電流導通端子とを有する第２のトランジスタを含み、前記第２のトランジスタの前記制御端子は前記第２のＲＦ信号入力端子に電気的に結合され、前記第２のトランジスタの前記電流導通端子は前記第２のＲＦ信号出力端子に電気的に結合され、前記第１の二次回路は、前記第１のトランジスタの前記制御端子に電気的に結合され、前記第１の二次回路は、最終段バイアス回路および最終段高調波制御回路から選択される、第２のダイと、
前記第２のＲＦ信号出力端子と前記第１のＲＦ信号入力端子との間に電気的に結合される第１の接続とを備える、ことを要旨とする。
【０００８】
主題のより完全な理解は、以下の図面と併せて考慮するとき、詳細な説明および特許請求の範囲を参照することによって導き出され得、図面を通して同様の参照符号は同様の要素を指す。
【図面の簡単な説明】
【０００９】
【図１】例示的な実施形態による、シリコンドライバ段とＧａＮ最終段とを有する２段増幅器の簡略ブロック図。
【図２】例示的な実施形態による、シリコンドライバ段とＧａＮ最終段とを有する２段カスケード増幅器の回路図。
【図３】例示的な実施形態による、シリコンカスコードドライバ段とＧａＮ最終段とを有する２段カスケード増幅器の回路図。
【図４】例示的な実施形態による、ＧａＮ最終段ＩＣダイに電気的に結合されたシリコンドライバ段集積回路（ＩＣ）ダイを有する増幅器の部分の上面図。
【図５】例示的な実施形態による、図４の線５‐５に沿った増幅器部分の断面側面図。
【図６】例示的な実施形態による、高電力パッケージにパッケージングされた２段増幅器を含むＲＦ増幅器デバイスの例の上面図。
【図７】例示的な実施形態による、クワッドフラットノンリードパッケージにパッケージングされた２段増幅器を含むＲＦ増幅器デバイスの例の上面図。
【図８】例示的な実施形態による、２経路増幅器モジュール内に２つの２段増幅器を含むＲＦ増幅器デバイスの例の上面図。
【図９】例示的な実施形態による、ドハティ電力増幅器モジュール内の２段主増幅器を含むＲＦ増幅器デバイスの例の上面図。
【発明を実施するための形態】
【００１０】
本発明の主題の様々な実施形態は、シリコンドライバ段集積回路（ＩＣ）ダイとＩＩＩ‐Ｖ族（例えば、ＧａＮ、ガリウム砒素（ＧａＡｓ）、ガリウム燐（ＧａＰ）、インジウム燐（ＩｎＰ）、アンチモン化インジウム（ＩｎＳｂ））最終段ＩＣダイとを有する多段（例えば、カスケード）増幅器を含む。多段増幅器のより具体的な実施形態は、カスケード増幅器構成においてＧａＮ最終段ＩＣダイに電気的に結合されたシリコンドライバ段ＩＣダイを含む。シリコンドライバ段ＩＣダイは、ＧａＮ最終段ＩＣダイについての整合前インピーダンス調整器および利得強化器として機能する。
【００１１】
本明細書で提供される増幅器の実施形態は、例えば、ＧａＮドライバ‐ＧａＮ最終カスケード増幅器構成よりも潜在的に著しく安価でありながら、ＧａＮトランジスタに関する前述の問題の一部または全部を克服し得る。例えば、典型的なＧａＮトランジスタは、孤立してゆっくりと緩やかな振幅圧縮を有し、伝送位相は駆動中に膨張を示すが、カスケード構成のＧａＮ最終段ＩＣダイを有するシリコンドライバ段ＩＣダイを含むことにより、応答が改善され得、その結果、線形特性が改善され得る。シリコンドライバ段ＩＣダイは、様々な実施形態において、ＧａＮ最終段ＩＣダイへの入力ＲＦ波形を終端または整形するために使用され、より最適な出力波形をもたらし得る。例えば、シリコンドライバ段ＩＣダイは、ＧａＮトランジスタのゲート‐ソース間容量Ｃｇｓが高い非線形性を示すので、クラスＦのＧａＮ増幅器に通常適用されるゲート短絡を調整し制御するのに役立ち得る。具体的には、シリコンドライバ段ＩＣダイを使用し得、ＧａＮ利得および位相圧縮特性を補う（または補償する）ことができる。本明細書に記載の様々な実施形態を利用するデバイスは、従来のデバイスと比較して、比較的平坦な利得応答および位相応答（ＡＭ／ＡＭおよびＡＭ／ＰＭ応答）を示し得る。したがって、送信チェーンにおける増幅器の実施形態に先立って実装されるデジタルプリディストーション（ＤＰＤ）回路は、あまり複雑でなく、および／または、コストがかからないであろう。本質的に、本明細書で説明する複合増幅器の実施形態は、従来の単段および他の２段増幅器と比較して、改善された利得、より広い帯域幅、および改善された駆動特性を有し得る。
【００１２】
一実施形態によれば、シリコンドライバ段ＩＣダイとＧａＮ最終段ＩＣダイとの間の電気接続は、増幅器回路内の低インピーダンスポイントで直列ワイヤボンドアレイを用いて行われる。このワイヤボンドアレイは、ＧａＮ最終段ＩＣダイの特徴的に低いゲート‐ソース間容量ＣＧＳによく整合する直列インダクタンスを提供し得る。ワイヤボンドアレイは、一実施形態ではＤＣ結合接続であり、シリコンドライバ段ＩＣダイからＧａＮ最終段ＩＣダイへのＤＣバイアス信号およびＲＦ信号の両方の提供を容易にする。他の実施形態では、シリコンドライバ段ＩＣダイとＧａＮ最終段ＩＣダイとの間の他のタイプのＤＣ結合電気接続を実装することができる。さらに、一実施形態によれば、受動構成要素（例えば、インダクタ、コンデンサ、および抵抗器）からなる入力および段間整合回路は、ＧａＮ最終段ＩＣダイに電力を転送するために比較的低コストのシリコンドライバ段ＩＣダイに集積される。言い換えれば、シリコンドライバ段ＩＣダイは、デバイスチェーンに集積インピーダンス整合を提供する。
【００１３】
ＧａＮトランジスタは通例、デプレションモードのノーマリオンデバイスであり、特定のバイアス電圧制御回路を利用して負のゲート電圧を生成してデバイスをピンチオフする。デプレションモードＧａＮ最終段ＩＣダイを含むいくつかの実施形態によれば、シリコンドライバ段ＩＣダイは、集積ＧａＮバイアス電圧制御回路を含み、これは、ＧａＮ最終段ＩＣダイに電気的に結合され、負のゲート電圧を提供してデバイスをピンチオフするように構成される。より具体的には、このような実施形態では、ＧａＮバイアス電圧制御回路は、ＧａＮ負ＤＣバイアス回路（例えば、第１の（正または負）ＤＣ電圧を負ＤＣ電圧に変換してＧａＮバイアス電圧として用いられるように構成された直流‐直流（ＤＣ‐ＤＣ）電圧変換器）であると考えられ得る。ＧａＮ最終段ＩＣダイがエンハンスメントモードのノーマリオフデバイスである他の実施形態では、シリコンドライバ段ＩＣダイは、ＧａＮ最終段ＩＣダイに正のゲート電圧を提供するように構成された集積ＧａＮバイアス電圧制御回路を含み得る。より具体的には、そのような実施形態では、ＧａＮバイアス電圧制御回路は、ＧａＮ正ＤＣバイアス回路（例えば、第１の（正または負）ＤＣ電圧を正ＤＣ電圧に変換してＧａＮバイアス電圧として用いられるように構成されたＤＣ‐ＤＣ電圧変換器）であると考えられ得る。いずれの実施形態においても、ＧａＮ最終段ＩＣダイについてのゲートバイアス電圧は、シリコンドライバ段ＩＣダイによって提供される。ＧａＮダイとは対照的に、ＧａＮバイアス電圧制御回路をシリコンダイに集積することは、ＧａＮダイ面積と比較してシリコンダイ面積のコストがより低いことを考慮すると、大幅なコスト削減をもたらし得る。
【００１４】
ＧａＮトランジスタは、高度に非線形のドレイン‐ソース間容量ＣＤＳおよびゲート‐ソース間容量ＣＧＳとともに、高周波利得によって特徴付けられる。いくつかの実施形態によれば、シリコンドライバＩＣダイは、ＧａＮ最終ＩＣダイに電気的に結合された集積ゲートおよび／またはドレイン高調波制御回路を含む。繰り返すが、ＧａＮダイとは対照的に、シリコンダイ上のゲートおよびドレイン高調波制御回路の集積は、ＧａＮダイ面積と比較してシリコンダイ面積のコストがより低いことを考慮すると、大幅なコスト削減をもたらし得る。
【００１５】
特定の実施形態によれば、ＧａＮ電界効果トランジスタ（ＦＥＴ）最終段ＩＣダイは、シリコン横方向拡散型金属酸化物半導体（ＬＤＭＯＳ）ドライバ段ＩＣダイに接続される。別の特定の実施形態によれば、ＧａＮ  ＦＥＴ最終段ＩＣダイは、シリコン相補型金属酸化物半導体（ＣＭＯＳ）ドライバ段ＩＣダイに接続される。
【００１６】
以下の詳細な説明は、本質的に単なる例示であり、本主題の実施形態またはそのような実施形態の用途および使用を限定することを意図するものではない。本明細書で使用される場合、「例示」および「例」という用語は、「例、事例、または例示としての役割を果たす」ことを意味する。例示または例として本明細書に記載されたいずれの実施態様も、必ずしも他の実施態様よりも好ましいかまたは有利であると解釈されるわけではない。さらに、先行技術分野、背景、または以下の詳細な説明に示された明示または黙示の理論に拘束される意図はない。
【００１７】
本明細書で使用される場合、「トランジスタ」という用語は、電界効果トランジスタ（ＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、または別のタイプのトランジスタを意味する。例えば、「ＦＥＴ」は、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）、横方向拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）、モードまたはデプレションモード高電子移動度トランジスタ（ＨＥＭＴ）、または別のタイプのＦＥＴであり得る。以下の説明は、制御端子と２つの電流導通端子とを含むものとしてのトランジスタを指す。例えば、ＦＥＴに関連する用語を使用すると、「制御端子」はトランジスタのゲート端子を指し、第１および第２の電流導通端子はトランジスタのドレイン端子およびソース端子を指す（またはその逆でもよい）。以下の説明では、ＦＥＴデバイスと関連して通例使用される用語を使用し得るが、様々な実施形態は、ＦＥＴデバイスを利用する実施態様に限定されず、代わりに、ＢＪＴデバイスまたは他のタイプのトランジスタを利用する実施態様にも適用されることを意味する。
【００１８】
「集積回路ダイ」および「ＩＣダイ」という用語は、１つ以上の回路構成要素（例えば、トランジスタ、受動デバイスなど）が集積され、および／または直接的に物理的に接続される単一の別個のダイを意味する。用語「シリコン…ＩＣダイ」（例えば、「シリコンドライバ段ＩＣダイ」のように）は、シリコンパワートランジスタを含む集積回路ダイを意味する。例えば、「シリコン…ＩＣダイ」は、シリコン基板、シリコンオンインシュレータ基板、または別の適切なシリコンベース基板の中および／または上に形成されたシリコンパワートランジスタ（例えばＦＥＴ、ＭＯＳＦＥＴ、ＬＤＭＯＳＦＥＴ、または他のタイプのシリコントランジスタ）を含むダイである。「シリコンパワートランジスタ」または「シリコントランジスタ」は、主電流導通チャネルが主にシリコン半導体材料から形成されるトランジスタを意味する。用語「ＧａＮ…ＩＣダイ」（例えば、「ＧａＮ最終段ＩＣダイ」のように）は、ＧａＮパワートランジスタを含む集積回路ダイを意味する。例えば、「ＧａＮ…ＩＣダイ」は、ＧａＮ基板、ＧａＮオンシリコン基板、ＧａＮオンシリコンカーバイド（ＳｉＣ）基板、ＧａＮオン窒化アルミニウム（ＡｌＮ）基板、ＧａＮオンサファイア基板、ＧａＮオンダイヤモンド基板、または別の好適なＧａＮベースヘテロエピタキシおよび基板構成の中および／または上に形成されたＧａＮパワートランジスタを含むダイである。「ＧａＮパワートランジスタ」または「ＧａＮトランジスタ」は、主電流導通チャネルが主としてＧａＮ半導体材料から形成されるトランジスタを意味する。
【００１９】
図１は、例示的な実施形態による、ＲＦ信号入力端子１０２とＲＦ信号出力端子１０４との間にカスケード構成で電気的にともに結合されたシリコンドライバ段ＩＣダイ１１０とＧａＮ最終段ＩＣダイ１８０とを有する２段増幅器１００の簡略ブロック図である。シリコンドライバ段ＩＣダイ１１０は、一実施形態において、シリコンＩＣダイ入力端子１２０と、シリコンＩＣダイ出力端子１２２と、入力インピーダンス整合回路１３０と、シリコントランジスタ１４０と、段間インピーダンス整合回路１５０の集積部分と、バイアス電圧制御回路１６０（「最終段バイアス回路」）と、高調波制御回路１７０（「最終段高調波制御回路」）とを含む。最終段バイアス回路１６０および最終段高調波制御回路１７０は、シリコンドライバ段ＩＣダイ１１０とともに集積されている点で、シリコンドライバ段ＩＣダイ１１０の「二次回路」と称され得るが、より詳細に以下で説明するように、その機能は、ＧａＮトランジスタ１８２のバイアス電圧または高調波制御にそれぞれ影響を及ぼすことに関連する。シリコンドライバ段ＩＣダイ１１０は、能動デバイス（すなわち、シリコントランジスタ１４０）と、入力および段間インピーダンス整合回路１３０，１５０に関連する複数の集積受動構成要素とを含むので、シリコン駆動段ＩＣダイ１１０は、代替的に「集積能動デバイス」（ＩＡＤ：Ｉｎｔｅｇｒａｔｅｄ  Ａｃｔｉｖｅ  Ｄｅｖｉｃｅ）と見なされ得る。
【００２０】
順方向増幅経路に沿って、ＲＦ信号入力端子１０２は、接続１０３（例えば、ワイヤボンド、ワイヤボンドアレイ、または他の電気接続）を介してシリコンＩＣダイ入力端子１２０に電気的に結合され、シリコンＩＣダイ入力端子１２０は入力インピーダンス整合回路１３０への入力部に結合され、入力インピーダンス整合回路１３０の出力部はシリコントランジスタ１４０の入力部１４４（制御端子）に結合され、シリコントランジスタ１４０の出力部１４６（電流導通端子）は、段間インピーダンス整合回路１５０への入力部に結合され、段間インピーダンス整合回路１５０の出力部は、シリコンＩＣダイ出力端子１２２に結合される。
【００２１】
シリコンＩＣダイ出力端子１２２は、ＧａＮ最終段ＩＣダイ１８０のＧａＮ  ＩＣダイ入力端子１９０に接続１７４（例えば、ワイヤボンドアレイまたは他のＤＣ結合導電接続）を介して電気的に結合される。接続１７４は、シリコントランジスタ１４０の出力部（例えば、ドレイン）とＧａＮトランジスタ１８２の入力部（例えば、ゲート）との間の段間整合回路の非集積部分を表す。より具体的には、接続１７４は、シリコントランジスタ１４０をＧａＮトランジスタ１８２の最終インピーダンスに整合させるために回路内の低入力インピーダンスポイントに配置され、これは、低いゲート‐ソース間容量Ｃｇｓを有する。一実施形態では、接続１７４は、ワイヤボンドアレイなどの誘導性接続である。他の実施形態では、他のタイプのＤＣ結合接続を実装し得る。例えば、代替的な実施形態では、ダイ１１０，１８０は、フリップチップダイであり得、または、ＤＣバイアスおよびＲＦ信号が、基板とは異なるワイヤボンドまたは他の電気接続を介して搬送されるのではなく、ダイ１１０，１８０が結合される基板を介して搬送可能であるように、構成またはパッケージングされ得る。
【００２２】
一実施形態では、ＧａＮ最終段ＩＣダイ１８０は、ＧａＮ  ＩＣダイ入力端子１９０と、ＧａＮ  ＩＣダイ出力端子１９２と、ＧａＮトランジスタ１８２とを含む。順方向増幅経路に沿って続けて、ＧａＮ  ＩＣダイ入力端子１９０は、ＧａＮトランジスタ１８２の入力部１８４（制御端子）に結合され、ＧａＮトランジスタ１８２の出力部１８６（電流導通端子）は、ＧａＮ  ＩＣダイ出力端子１９２に結合される。ＧａＮ  ＩＣダイ出力端子１９２は、接続１７９（例えば、ワイヤボンドアレイまたは他の電気接続）を介してＲＦ信号出力端子１０４に電気的に結合される。
【００２３】
動作中、ＲＦ信号入力端子１０２とシリコンＩＣダイ入力端子１２０とを介して受信されたＲＦ信号は、入力インピーダンス整合回路１３０を介して搬送され、これは、増幅器１００のインピーダンスをより高いインピーダンスレベル（例えば、５０オームまたは別のインピーダンスレベル）に上昇させるように構成され、利得平坦性と周波数帯域にわたる電力伝達とを増強する。そして、結果として得られるＲＦ信号は、シリコントランジスタ１４０によって増幅される（すなわち、シリコントランジスタ１４０は、ＲＦ信号に第１の利得を印加する、またはＲＦ信号を「前置増幅する」ドライバ増幅器として機能する）。例えば、シリコントランジスタ１４０は、ＲＦ信号に対して約１０デシベル（ｄＢ）から約２５ｄＢの範囲（いくつかの実施形態では、約２０ｄＢ）の利得を印加し得るが、シリコントランジスタ１４０により印加される利得はまた、低くても高くてもよい。そして、シリコントランジスタ１４０の出力部１４６で生成された増幅ＲＦ信号は、段間インピーダンス整合回路１５０の集積部分を通って搬送される。そして、出力端子１２２で生成された、結果として生じるＲＦ信号は、接続１７４を介してＧａＮ最終段ＩＣダイ１８０のＧａＮ  ＩＣダイ入力端子１９０に搬送される。段間インピーダンス整合回路１５０の集積部分、およびダイ１１０，１８０間の接続１７４はともに、利得平坦性と周波数帯域にわたる電力伝送とを増強させるために、シリコントランジスタ１４０の出力インピーダンス（またはドレインインピーダンス）をＧａＮトランジスタ１８２の入力インピーダンスと整合させるように構成される。いくつかの実施形態では、接続１７４は、シリコン増幅器１４０の出力部とＧａＮ増幅器１８２の入力部１８４との間の段間整合回路内の非集積直列誘導性構成要素である。
【００２４】
ＧａＮ  ＩＣダイ入力端子１９０で受信された前置増幅ＲＦ信号は、ＧａＮトランジスタ１８２によって増幅される（すなわち、ＧａＮトランジスタ１８２は、最終増幅器として機能し、ＲＦ信号に第２の利得を印加する）。例えば、ＧａＮトランジスタ１８２は、ＲＦ信号に対して約１０ｄＢから約１５ｄＢの範囲（例えば、いくつかの実施形態では、約１４ｄＢ）の利得を印加し得、デバイス１００を通る総利得を、約２０ｄＢから約４０ｄＢの範囲で（例えば、いくつかの実施形態では、約３５ｄＢ）生じさせるが、ＧａＮトランジスタ１８２によって印加される利得および／または総デバイス利得はまた、より低くても高くてもよい。そして、ＧａＮトランジスタ１８２の出力部１８６で生成された増幅ＲＦ信号は、ＧａＮ  ＩＣダイ出力端子１９２および接続１７９を介してＲＦ信号出力端子１０４に搬送される。
【００２５】
一実施形態によれば、シリコンドライバ段ＩＣダイ１１０はさらに、集積バイアス電圧制御回路１６０（すなわち「最終段ゲートバイアス回路」）を含み、これは、バイアス電圧をＧａＮ最終段ＩＣダイ１８０のＧａＮトランジスタ１８２の入力部１８４（例えば、ゲート端子）に搬送するように構成される。より具体的には、シリコンドライバ段ＩＣダイ１１０は、バイアス電圧制御回路入力端子１５８（単に「バイアス入力端子」と称される）と、バイアス入力端子１５８と出力端子１２２との間に電気的に結合される集積バイアス電圧制御回路１６０とを含む。集積バイアス電圧制御回路１６０は、一実施形態ではＤＣ‐ＤＣ変換器回路である。様々な実施形態では、集積バイアス電圧制御回路１６０は、１）正ＤＣバイアス電圧を異なる電圧レベルの別の正ＤＣバイアス電圧に変換し、２）正ＤＣバイアス電圧を負ＤＣバイアス電圧に変換し、３）負ＤＣバイアス電圧を正ＤＣバイアス電圧に変換し、または４）負ＤＣバイアス電圧を、異なる電圧レベルの別の負ＤＣバイアス電圧に変換するよう構成され得る。バイアス入力端子１５８は、バイアス入力端子１５８を介して外部バイアス回路（例えば、ＤＣバイアス電圧＋ＶＤＤまたは−ＶＤＤを生成する外部電圧源１６４）からバイアス電圧を受信するよう構成され、集積バイアス電圧制御回路１６０は、受信したバイアス電圧をＤＣ‐ＤＣ変換して、最終段ゲートバイアス電圧を生成し、これは、ＧａＮ最終段ＩＣダイ１８０のＧａＮトランジスタ１８２に提供される。バイアス入力端子１５８は、シリコンドライバ段ＩＣダイ１１０の「二次回路」（すなわちより具体的には集積バイアス電圧制御回路１６０）に電気的に結合されるので、入力端子１５８は、代替的に「二次回路端子」と称され得る。
【００２６】
一実施形態によれば、ＧａＮトランジスタ１８２は、デプレションモードのノーマリオンデバイスであり、受信され搬送されるバイアス電圧は、ＧａＮトランジスタ１８２をピンチオフするように機能する負ＤＣバイアス電圧である。別の実施形態では、ＧａＮトランジスタ１８２は、モードのノーマリオフデバイスであり、受信され搬送されるバイアス電圧は、正ＤＣバイアス電圧である。先に述べたように、出力端子１２２は、ＧａＮ最終段ＩＣダイ１８０の入力端子１９０に接続１７４（例えば、１つ以上のワイヤボンドまたは他の導電接続）を介して電気的に結合される。集積バイアス電圧制御回路１６０および接続１７４はともに、ＤＣバイアス電圧をフィルタリングし、結果として生じるバイアス電圧信号を入力端子１９０で生成するよう構成される。一方、入力端子１９０は、ＧａＮトランジスタ１８２の入力部１８４（例えば、ゲート端子）に電気的に結合される。動作中、バイアス入力端子１５８を介して集積バイアス電圧制御回路１６０によって外部バイアス電圧源１６４から受信されたバイアス電圧は、回路１６０によって調整（例えば、フィルタリング）され、ＧａＮトランジスタ１８２の入力部１８４に、シリコンドライバ段ＩＣダイ１１０の出力端子１２２、接続１７４、およびＧａＮ最終段ＩＣダイ１８０の入力端子１９０を介して、搬送される。
【００２７】
上述の説明に示されるように、シリコントランジスタ１４０によって生成された最終段ゲートバイアス電圧および前置増幅ＲＦ信号は、両方とも同じ出力端子１２２、接続１７４、および入力端子１９０を通って搬送される。さらに、図２と併せてより詳細に説明されるように、最終段ゲートバイアス回路１６０および段間インピーダンス整合回路１５０の集積部分は、いくつかの電気的構成要素（例えば、図２の抵抗器２５４およびインダクタ２５５）を共有し得る。代替的な実施形態では、最終段ゲートバイアス回路１６０は、段間インピーダンス整合回路１５０の集積部分とは何の構成要素も共有しなくてもよいが、代わりに、段間インピーダンス整合回路１５０の一部ではない構成要素を含み得る。さらに、他の実施形態では、シリコントランジスタ１４０によって生成された最終段ゲートバイアス電圧および前置増幅ＲＦ信号は、異なる導電経路を介してダイ１１０，１８０間で搬送され得る。換言すれば、前置増幅ＲＦ信号は、出力端子１２２、接続１７４、および入力端子１９０を通って搬送され得、最終段ゲートバイアス電圧は、シリコンドライバ段ＩＣダイ１１０の別個の出力端子、別個のＤＣ結合接続（例えば、ワイヤボンドまたは他の電気接続）、およびＧａＮ最終段ＩＣダイ１８０の別個の入力端子を通って搬送され得る。
【００２８】
別の実施形態によれば、シリコンドライバ段ＩＣダイ１１０はさらに、増幅器１００が動作するよう構成された基本周波数（ｆ０）の１つ以上の高調波周波数（例えば、第２高調波周波数（２ｆ０）、第３高調波周波数（３ｆ０）など）における信号について低インピーダンス経路を外部接地基準１２８に提供するように構成された集積高調波制御回路１７０（すなわち「最終段高調波制御回路」）を含む。より具体的には、シリコンドライバ段ＩＣダイ１１０は、高調波制御回路入力端子１７１と、高調波制御回路入力端子１７１と外部接地基準１２８との間に電気的に結合された高調波制御回路１７０とを含む。高調波制御回路入力端子１７１は、接続１７８（例えば、１つ以上のワイヤボンドまたは他の導電接続）を介して、ＧａＮ最終段ＩＣダイ１８０の高調波信号出力端子１９４に電気的に結合される。一方、高調波信号出力端子１９４は、ＧａＮトランジスタ１８２の入力端子１８４（例えば、ゲート端子）に電気的に結合される。動作中、１つ以上の高調波周波数でＧａＮトランジスタ１８２の入力端子１８４で生成された信号エネルギーは、高調波信号出力端子１９４から接続１７８を介して高調波制御回路入力端子１７１に搬送され、最終段高調波制御回路１７０は、高調波周波数信号エネルギーを外部接地基準１２８にシャントするように機能する。高調波制御回路入力端子１７１は、シリコンドライバ段ＩＣダイ１１０の「二次回路」（すなわちより具体的には高調波制御回路１７０）に電気的に結合されているので、入力端子１７１は、代替的に「二次回路端子」と称され得る。
【００２９】
図１のデバイス１００は、従来のデバイスに比べていくつかの利点を有し得る。概念的には、シリコンドライバ段ＩＣダイ１１０は、ＧａＮ最終段ＩＣダイ１８０への入力をバッファするように機能する。より具体的には、シリコンドライバ段ＩＣダイ１１０の利用は、ＧａＮ最終段ＩＣダイ１８０の動的入力を隔離し、これは、デバイス１００を、ブロードバンドアプリケーションにより適したものにし得る。さらに、シリコンドライバ段ＩＣダイ１１０とＧａＮ最終段ＩＣダイ１８０との間の相互作用は、ＡＭ／ＰＭおよびＡＭ／ＡＭ応答のより良好な整形を可能にし得る。さらに、シリコンドライバ段ＩＣダイ１１０は、ＧａＮ波形整形のための適切な入力高調波負荷を提供し得る。さらにまた、様々な高性能ＧａＮ最終段ＩＣダイ１８０と柔軟に適合させることができる標準的なオプションとして、シリコンドライバ段ＩＣダイ１１０の様々な実施形態を提供し得、これにより、２段デバイスを、より迅速に市場に導入することが可能になる。
【００３０】
増幅器１００のより具体的な実施形態の記述を含む回路図を、以下、図２および図３とともにより詳細に説明する。より具体的には、図２は、２段カスケード増幅器の一実施形態の回路図であり、図３は、シリコンドライバ段ＩＣダイ１１０が具体的にカスコードスタック電力増幅器を含む２段カスケード増幅器の一実施形態の回路図である。
【００３１】
まず図２を参照すると、例示的な実施形態による、シリコンドライバ段とＧａＮ最終段とを有する２段カスケード増幅器２００の回路図が示されている。増幅器２００は、シリコンドライバ段ＩＣダイ２１０（例えば、図１のシリコンＩＣダイ１１０）とＧａＮ最終段ＩＣダイ２８０（例えば、図１のＧａＮ  ＩＣダイ１８０）とを含み、これらはともに、ＲＦ信号入力端子２０２（例えば、図１の入力端子１０２）とＲＦ信号出力端子２０４（例えば、図１の出力端子１０４）との間のカスケード構成で電気的に結合される。受動および／または能動電気構成要素の構成をそれぞれ含む複数の回路が、シリコンドライバ段ＩＣダイ２１０およびＧａＮ最終段ＩＣダイ２８０内に集積される。
【００３２】
より具体的には、シリコンドライバ段ＩＣダイ２１０は、シリコンＩＣダイ内に集積された複数の回路を含む。一実施形態では、ダイ２１０の集積回路は、一実施形態における、入力端子２２０（例えば、図１の入力端子１２０）と、出力端子２２２（例えば、図１の出力端子１２２）と、第１のＤＣブロッキング／ＡＣデカップリングコンデンサ２２４と、第２のＤＣブロッキング／ＡＣデカップリングコンデンサ２２６と、入力インピーダンス整合回路２３０（例えば、図１の回路１３０）と、パワートランジスタ２４０（例えば、図１のトランジスタ１４０）と、段間インピーダンス整合回路２５０の集積部分（例えば、図１の回路１５０）と、バイアス電圧制御回路２６０（例えば、図１の回路１６０）と、高調波制御回路２７０の集積部分（例えば、図１の回路１７０）とを含む。
【００３３】
パワートランジスタ２４０は、シリコンドライバ段ＩＣダイ２１０の主増幅構成要素である。一実施形態では、パワートランジスタ２４０は、ゲート端子２４４（制御端子）と、ドレイン端子２４６（第１の電流導通端子）と、ソース端子２４８（第２の電流導通端子）とを有するＦＥＴを含む。ソース端子２４８は、接地ノード２２８に電気的に結合される（例えば、ソース端子２４８は、１つ以上の基板貫通ビア（ＴＳＶ：ｔｈｒｏｕｇｈ  ｓｕｂｓｔｒａｔｅ  ｖｉａ）を介してシリコンＩＣダイ２１０の底面の導電層に電気的に結合される）。
【００３４】
ＲＦ信号入力端子２０２は、接続２０３（例えば、複数のワイヤボンドまたは別の電気接続）によってシリコンドライバ段ＩＣダイ２１０の入力端子２２０に電気的に結合される。第１のＤＣブロッキング／ＡＣデカップリングコンデンサ２２４は、入力端子２２０に電気的に結合された第１の端子と、入力インピーダンス整合回路２３０に電気的に結合された第２の端子とを有する。第１のＤＣブロッキング／ＡＣデカップリングコンデンサ２２４は、任意のインピーダンス変換を提供し得るが、ドライバ段ゲートバイアス電圧Ｖｇ１（例えば、約３．２ボルトまでまたはそれ以上）を入力端子２２０からブロッキングする主機能を有する。
【００３５】
入力インピーダンス整合回路２３０は、ＤＣブロッキング／ＡＣデカップリングコンデンサ２２４の第２の端子とパワートランジスタ２４０のゲート端子２４４との間に電気的に結合される。図２では、入力インピーダンス整合回路２３０は、シリコンドライバ段ＩＣダイ２１０の実際の例示的なレイアウト（例えば、図４に示す例示的なレイアウト）を表す、平行で対称なサブ回路を有するものとして示されている。他の実施形態では、対応する並列サブ回路は、並列サブ回路の実施形態と実質的に同等の電気特性を有する構成要素値とともに、単一サブ回路にともに組み合わされ得る。図２において、並列サブ回路の対応する構成要素は、同一の参照番号を有する。
【００３６】
入力インピーダンス整合回路２３０は、第１のＤＣブロッキング／ＡＣデカップリングコンデンサ２２４と、第２のコンデンサ２３１と、第１のインダクタ２３２と、第１の抵抗器２３３と、第２の抵抗器２３４、第２のインダクタ２３５および第３のコンデンサ２３６の直列組み合わせを含むシャント回路とを含む。第２のコンデンサ２３１は、ＤＣブロッキング／ＡＣデカップリングコンデンサ２２４の第２の端子に結合される第１の端子と、接地ノード２２８に結合される第２の端子とを含む。第１のインダクタ２３２は、ＤＣブロッキング／ＡＣデカップリングコンデンサ２２４の第２の端子に（およびコンデンサ２３１の第１の端子に）結合された第１の端子と、第１の抵抗器２３３を介してパワートランジスタ２４０のゲート端子２４４に結合された第２の端子とを含む。シャント回路は、パワートランジスタ２４０のゲート端子２４４と接地ノード２２８との間に電気的に結合された、第２の抵抗器２３４と、第２のインダクタ２３５と、第３のコンデンサ２３６（例えば、ＤＣブロッキングコンデンサ）とを含む。代替の実施形態では、第２の抵抗器２３４、第２のインダクタ２３５、および第３のコンデンサ２３６の順序は、図２に示された順序と異なり得る。
【００３７】
入力インピーダンス整合回路２３０は、先に述べたように、増幅器１００のインピーダンスを上昇させるとともに、ＧａＮ最終段ＩＣダイ１８０のＧａＮトランジスタ１８２によって与えられる振幅および位相歪みとは逆の振幅および位相歪みをＲＦ信号に与えるように機能する。以下でより詳細に説明するように、入力インピーダンス整合回路２３０（それ自体で、または段間インピーダンス整合回路２５０とともに）は、平坦なＲＦ利得応答を生成するために、トランジスタ１４０，１８２の負の利得勾配を補う正の損失勾配によって特徴付けられ得る。入力インピーダンス整合回路２３０は、様々な実施形態において、ローパス回路、ハイパス回路、バンドパス回路、またはそれらの組み合わせを含み得る。様々な実施形態において、
・ＤＣブロッキング／ＡＣデカップリングコンデンサ２２４は、約４．１ピコファラド（ｐＦ）から約５．１ｐＦの範囲の容量値（例えば、約３．５ギガヘルツ（ＧＨｚ）の中心動作周波数ｆ０で約４．６ｐＦ）を有し得、
・第２のコンデンサ２３１は、約０．２ｐＦから約０．３ｐＦの範囲の容量値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約０．２５ｐＦ）を有し得、
・第１のインダクタ２３２は、約２．０ナノヘンリー（ｎＨ）から約３．０ｎＨの範囲のインダクタンス値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約２．５４ｎＨ）を有し得、
・第１の抵抗器２３３は、無視できる抵抗値を有し得、
・第２の抵抗器２３４は、無視できる抵抗値を有し得、
・第２のインダクタ２３５は、約３．３ｎＨから約４．３ｎＨの範囲のインダクタンス値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約３．８５ｎＨ）を有し得、
・第３のコンデンサ２３６は、約１５ｐＦから約２５ｐＦの範囲の容量値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約２０ｐＦ）を有し得る。
インダクタンス、容量、および抵抗値は、様々な実施形態において、上記の所与の範囲よりも低くても高くてもよい。一般的に、インダクタンス、容量、および抵抗値は、増幅器２００の動作の中心周波数に応じてスケーリングされる。さらに、入力インピーダンス整合回路２３０が特定の構成を有するように図２に示されているが、他の実施形態では、入力インピーダンス整合回路２３０は、実質的に同じ機能を実行しながら、異なるように構成され得る。
【００３８】
一実施形態では、パワートランジスタ２４０についてのゲートバイアス電圧Ｖｇ１は、入力インピーダンス整合回路２３０のシャント回路を介してパワートランジスタ２４０のゲート端子２４４に提供される。より具体的には、ゲートバイアス電圧は、シャント回路のノード（例えば、第２のインダクタ２３５と第３のコンデンサ２３６との間のノード）に電気的に結合された入力端子２３７を介して提供され得る。例えば、ゲートバイアス電圧は、外部電圧源によって提供され得、約３．２ボルトまでまたはそれ以上の値を有し得るが、ゲートバイアス電圧はまた、より低くても高くてもよい。
【００３９】
段間インピーダンス整合回路２５０の集積部分は、パワートランジスタ２４０のドレイン端子２４６と出力端子２２２との間に電気的に結合される。再び図２では、段間インピーダンス整合回路２５０の集積部分は、シリコンドライバ段ＩＣダイ２１０の実際の例示的なレイアウト（例えば、図４に示す例示的なレイアウト）を表す、平行で対称的なサブ回路を有するものとして示されている。他の実施形態では、対応する並列サブ回路は、並列サブ回路の実施形態と実質的に同等の電気特性を有する構成要素値を有して、単一サブ回路にともに組み合わされ得る。
【００４０】
段間インピーダンス整合回路２５０の集積部分は、第１のインダクタ２５１と、第１のシャント回路と、第２のＤＣブロッキング／ＡＣデカップリングコンデンサ２２６と、第２のシャント回路とを含む。第１のインダクタ２５１は、パワートランジスタ２４０のドレイン端子２４６に結合された第１の端子と、第２のＤＣブロッキング／ＡＣデカップリングコンデンサ２２６の第１の端子に結合された第２の端子とを含む。第１のシャント回路は、第１のインダクタ２５１の第２の端子（および第２のＤＣブロッキング／ＡＣデカップリングコンデンサ２２６の第１の端子）と接地ノード２２８との間に電気的に結合された、第２のインダクタ２５２および第１のコンデンサ２５３（例えば、ＤＣブロッキングコンデンサ）の直列組み合わせを含む。第２のシャント回路は、出力端子２２２（および第２のＤＣブロッキング／ＡＣデカップリングコンデンサ２２６の第２の端子）と接地ノード２２８との間に電気的に結合された、第１の抵抗器２５４、第３のインダクタ２５５、および第２のコンデンサ２５６（例えば、ＤＣブロッキングコンデンサ）の直列組み合わせを含む。代替の実施形態では、抵抗器２５４、インダクタ２５５、およびコンデンサ２５６の順序は、図２に示された順序とは異なり得る。
【００４１】
接続２７４と結合された段間インピーダンス整合回路２５０は、周波数帯域にわたる適切な電力伝送のために、パワートランジスタ２４０のドレイン端子２４６のインピーダンスをトランジスタ２８２のゲート端子２８４に整合させるように機能する。さらに、段間インピーダンス整合回路２５０は、ＧａＮ最終段ＩＣダイ２８０への入力ＲＦ波形を整形するように機能する。上述したように、段間インピーダンス整合回路２４０（それ自体で、または入力インピーダンス整合回路２３０とともに）は、平坦なＲＦ利得応答を生成するためにトランジスタ１４０，１８２の負の利得勾配を補う正の損失勾配によって特徴付けられ得る。例えば、トランジスタ１４０，１８２がオクターブあたりＸｄＢのロールオフ（例えば、オクターブあたり６ｄＢまたはある他の値）を特徴とする場合、入力および／または段間インピーダンス整合回路２３０，２５０は、オクターブあたりＸｄＢの正の勾配（例えば、オクターブあたり６ｄＢまたは他の値）を有するよう設計され得る。これにより、相補的な利得応答が生成され、全体的により平坦な利得が提示され得る。
【００４２】
段間インピーダンス整合回路２５０（および接続２７４）は、様々な実施形態において、ローパス回路、ハイパス回路、バンドパス回路、またはそれらの組み合わせを含み得る。様々な実施形態において、
・第１のインダクタ２５１は、約３ｎＨから約５ｎＨの範囲のインダクタンス値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約４ｎＨ）を有し得、
・第２のインダクタ２５２は、約１．３ｎＨから約２．３ｎＨの範囲のインダクタンス値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約１．８６ｎＨ）を有し得、
・第１のコンデンサ２５３は、約１５ｐＦから約２５ｐＦの範囲の容量値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約２０ｐＦ）を有し得、
・ＤＣブロッキング／ＡＣデカップリングコンデンサ２２６は、約３．４ｐＦから約４．４ｐＦの範囲の容量値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約３．９ｐＦ）を有し得、
・第１の抵抗器２５４は、約４．７オームから約５．７オームの範囲の抵抗値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約５．２オーム）を有し得、
・第３のインダクタ２５５は、約０．３ｎＨから約１．３ｎＨの範囲のインダクタンス値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約０．８１ｎＨ）を有し得、
・第２のコンデンサ２５６は、約１５ｐＦから約２５ｐＦの範囲の容量値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約２０ｐＦ）を有し得る。
インダクタンス、容量、および抵抗値は、様々な実施形態において、より低くても高くてもよい。一般的に、インダクタンス、容量、および抵抗値は、増幅器２００の動作の中心周波数に応じてスケーリングされる。さらに、段間インピーダンス整合回路２５０が特定の構成を有するように図２に示されているが、他の実施形態では、段間インピーダンス整合回路２５０は、実質的に同じ機能を実行しながら、異なるように構成され得る。
【００４３】
第２のＤＣブロッキング／ＡＣデカップリングコンデンサ２２６は、任意のインピーダンス変換を提供し得るが、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてゲートバイアス電圧Ｖｇ２からドレインバイアス電圧Ｖｄ１をブロッキングする主機能を有する。一実施形態では、パワートランジスタ２４０についてのドレインバイアス電圧Ｖｄ１は、段間インピーダンス整合回路２５０の第１のシャント回路を介してパワートランジスタ２４４のドレイン端子２４６に提供される。より具体的には、ドレインバイアス電圧は、シャント回路のノード（例えば、第２のインダクタ２５２と第１のコンデンサ２５３との間のノード）に電気的に結合された入力端子２５７を介して提供され得る。例えば、ドレインバイアス電圧は、外部電圧源によって提供され得、約２８ボルトから約４８ボルトの範囲の値を有し得るが、ドレインバイアス電圧はまた、より低くても高くてもよい。したがって、第１のシャント回路の少なくとも一部は、ドライバ段バイアス制御回路として、またはより具体的にはドライバ段ドレインバイアス電圧制御回路として機能する。
【００４４】
一実施形態によれば、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてのゲートバイアス電圧Ｖｇ２は、段間インピーダンス整合回路２５０の第２のシャント回路の一部を介して提供される。より具体的には、一実施形態では、集積ゲートバイアス電圧回路２６０（すなわち「最終段バイアス回路」）は、入力端子２５８と、インダクタ２５５と、抵抗器２５４とを含む。動作中、ＤＣ電圧が（例えば、図１の電源１６４などの外部電圧源によって）入力端子２５８を介して提供され得、入力端子２５８は、シャント回路のノード（例えば、インダクタ２５５とコンデンサ２５６との間のノード）に電気的に結合される。そして、集積ゲートバイアス電圧回路２６０は、受信した電圧をＧａＮトランジスタ２８２についてのＤＣゲートバイアス電圧Ｖｇ２に変換する。例えば、ゲートバイアス電圧は、約−５ボルトの値を有し得るが、ゲートバイアス電圧はより低くてももしくはより高くても、および／または、正であってもよい。
【００４５】
特に、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてのゲートバイアス電圧Ｖｇ２についてのゲートバイアス電圧制御回路２６０（すなわち「最終段バイアス回路」）は、シリコンドライバ段ＩＣ２１０に集積される。ＧａＮ最終段ＩＣダイ２８０ではなくシリコンドライバ段ＩＣダイ２１０内にゲートバイアス電圧制御回路２６０を含むことによって、シリコンダイ面積対ＧａＮダイ面積のコストが大幅に低減されるため、大幅なコスト削減がもたらされ得る。さらに、シリコンに実装されたディスクリート構成要素（例えば、ＭＩＭコンデンサ）は、ＧａＮに実装された同様の構成要素よりも優れた制御を有し得る。
【００４６】
一実施形態では、ＧａＮパワートランジスタ２８２についてのドレインバイアス電圧Ｖｇ２は、ＲＦ出力端子２９２を介してパワートランジスタ２８２のドレイン端子２８６に提供され得る。例えば、ドレインバイアス電圧は、外部電圧源によって提供され得、約２８ボルトから約４８ボルトの範囲の値を有し得るが、ドレインバイアス電圧はまた、より低くても高くてもよい。いくつかの実施形態では、トランジスタ２４０，２８２についてのドレインバイアス電圧は等しくなくてもよく（例えば、Ｖｇ１＝２８ボルトおよびＶｇ２＝４８ボルト）、他の実施形態では、トランジスタ２４０，２８２についてのドレインバイアス電圧は等しくてもよい（例えば、Ｖｇ１＝Ｖｇ２＝２８ボルト、またはＶｇ１＝Ｖｇ２＝４８ボルト）。
【００４７】
上述したように、シリコンドライバ段ＩＣダイ２１０はまた、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２のゲート端子２８４に電気的に結合された高調波制御回路２７０（すなわち「最終段高調波制御回路」）の集積部分を含み得る。より具体的には、一実施形態では、高調波制御回路２７０の集積部分は、入力端子２７１と、入力端子２７１と接地ノード２２８との間に電気的に結合されたコンデンサ２７２とを含む。入力端子２７１は、接続２７８を介して、ＧａＮ最終段ＩＣダイ２８０の端子２９４に電気的に結合される。一方、端子２９４は、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２のゲート端子２８４に電気的に結合される。いくつかの実施形態では、接続２７８は、誘導性接続（例えば、ワイヤボンド、ワイヤボンドアレイ、または他の誘導性接続）であり、かつ、接続２７８とコンデンサ２７２との直列組み合わせは、増幅器２００の中心動作周波数ｆ０の第２高調波２ｆ０で信号エネルギーについて接地ノード２２８への低インピーダンス経路を提供する。一実施形態によれば、コンデンサ２７２は、約０．４ｐＦから約０．８ｐＦの容量値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約０．６ｐＦ）を有し、接続２７８は、約０．５ｎＨから約１．１ｎＨのインダクタンス値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約０．８ｎＨ）を有するが、インダクタンス値はまた、小さくても大きくてもよい。繰り返すが、ＧａＮ最終段ＩＣダイ２８０ではなくシリコンドライバ段ＩＣダイ２１０内に高調波制御回路２７０の一部を含むことによって、シリコンダイ面積対ＧａＮダイ面積のコストが大幅に低減されるため、大幅なコスト削減がもたらされ得る。
【００４８】
上述のように、シリコンドライバ段ＩＣダイ２１０（例えば、図１のシリコンＩＣダイ１１０）は、ＧａＮ最終段ＩＣダイ２８０（例えば、図１のＧａＮ  ＩＣダイ１８０）に電気的に結合される。一実施形態では、シリコンＩＣダイ２１０は、シリコンＩＣダイ２１０の出力端子２２２とＧａＮ  ＩＣダイ２８０の入力端子２９０との間の接続２７４を介して、ＧａＮ  ＩＣダイ２８０に電気的に結合される。例えば、接続２７４は、ワイヤボンドアレイ（例えば、図４のワイヤボンドアレイ４７４）などの誘導性接続を含み得、または別のタイプのＤＣ結合接続（例えば、マイクロストリップ線路、プリントコイル、並列結合抵抗器／コンデンサ回路など）を含み得る。接続２７４は、二重機能を有し得る。第１の機能は、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてのゲートバイアス電圧Ｖｇ２をゲートバイアス電圧制御回路２６０からパワートランジスタ２８２のゲート端子２８４に搬送することである。第２の機能は、段間インピーダンス整合回路２５０の非集積部分を提供することである。一実施形態によれば、接続２７４は、約０．２ｎＨから約０．３ｎＨの範囲のインダクタンス値（例えば、約０．２５ｎＨ）を有するが、インダクタンス値はまた、より小さくても大きくてもよい。
【００４９】
ＧａＮ最終段ＩＣダイ２８０は、ＧａＮ  ＩＣダイ内に集積された複数の回路を含む。一実施形態では、ダイ２８０の集積回路は、一実施形態における、入力端子２９０（例えば、図１の入力端子１９０）と、出力端子２９２（例えば、図１の出力端子１９２）と、パワートランジスタ２８２（例えば、図１のトランジスタ１８２）とを含む。
【００５０】
パワートランジスタ２８２は、ＧａＮ最終段ＩＣダイ２８０の主増幅構成要素である。一実施形態では、パワートランジスタ２８２は、ゲート端子２８４（制御端子）と、ドレイン端子２８６（第１の電流導通端子）と、ソース端子２８８（第２の電流導通端子）とを有するＦＥＴを含む。入力端子２９０は、ＧａＮトランジスタ２８２のゲート端子２８４に結合される。ＧａＮトランジスタ２８２のドレイン端子２８６は、出力端子２９２に結合され、ＧａＮトランジスタ２８２のソース端子２８８は、接地ノード２９６に電気的に結合される（例えば、ソース端子２８８は、１つ以上のＴＳＶを介してＧａＮ  ＩＣダイ２８０の底面上の導電層に電気的に結合される）。出力端子２９２は、接続２７９（例えば、ワイヤボンドアレイまたは他の電気接続）を介して増幅器２００のＲＦ信号出力端子２０４に電気的に結合される。
【００５１】
多段増幅器の代替の実施形態を図３に示し、これは、例示的な実施形態による、シリコンカスコードスタックドライバ段とＧａＮ最終段とを有する２段カスケード増幅器３００の回路図である。より具体的には、増幅器３００は、カスケード構成でともに電気的に結合されたシリコンドライバ段ＩＣダイ３１０（例えば、図１のシリコンＩＣダイ１１０）とＧａＮ最終段ＩＣダイ２８０（例えば、図１のＧａＮ  ＩＣダイ１８０）とを含む。受動および／または能動電気構成要素の構成をそれぞれ含む複数の回路が、シリコンドライバ段ＩＣダイ３１０およびＧａＮ最終段ＩＣダイ２８０内に集積される。
【００５２】
図３の実施形態では、集積回路構成要素の多くは、図２の実施形態の対応する構成要素と類似または同一であり得る。例えば図３において、図３のＧａＮ最終段ＩＣダイ２８０は、図２のＧａＮ最終段ＩＣダイ２８０と実質的に同様であり得る。さらに、シリコンドライバ段ＩＣダイ３１０において、入力および段間インピーダンス整合回路３３０，３５０は、図２の増幅器２００の入力および段間インピーダンス整合回路２３０，２５０と実質的に同様であり得る。簡潔化のために、図２の実施形態における同様の対応部分を有する図３の構成要素および回路の多くは、以下に詳細に説明しない。図２に関連して上述した対応する構成要素の詳細は、図３に関連して以下に説明する対応する構成要素にも適用されることを意図している。図２と図３との間の対応する構成要素は、同一の参照番号を有するか、または同じ下２桁の数字を有する（例えば、構成要素２２０および３２０は対応する構成要素である）。
【００５３】
ここで図３を参照すると、シリコンドライバ段ＩＣダイ３１０は、シリコンＩＣダイ内に集積された複数の回路を含む。一実施形態では、ダイ３１０の集積回路は、一実施形態における、入力端子３２０（例えば、図１の入力端子１２０）と、出力端子３２２（例えば、図１の出力端子１２２）と、第１のＤＣブロック／ＡＣデカップリングコンデンサ３２４と、第２のＤＣブロック／ＡＣデカップリングコンデンサ３２６と、入力インピーダンス整合回路３３０（例えば、図１の回路１３０）と、カスコードスタック構成でともに結合された複数のパワートランジスタ３４０，３４１，３４２，３４３，３４４と、段間インピーダンス整合回路３５０の集積部分（例えば、図１の回路１５０）と、バイアス電圧制御回路３６０（例えば、図１の回路１６０）と、高調波制御回路３７０の集積部分（例えば、図１の回路１７０）とを含む。
【００５４】
ＲＦ信号入力端子３０２は、接続３０３（例えば、複数のワイヤボンドまたは別の電気接続）によってシリコンドライバ段ＩＣダイ３１０の入力端子３２０に電気的に結合される。第１のＤＣブロック／ＡＣデカップリングコンデンサ３２４は、入力端子３２０に電気的に結合された第１の端子と、入力インピーダンス整合回路３３０に電気的に結合された第２の端子とを有する。第１のＤＣブロック／ＡＣデカップリングコンデンサ３２４は、任意のインピーダンス変換を提供し得るが、入力端子３２０からゲートバイアス電圧Ｖｇ１をブロッキングする主機能を有する。
【００５５】
入力インピーダンス整合回路３３０は、ＤＣブロック／ＡＣデカップリングコンデンサ３２４の第２の端子とパワートランジスタ３４０のゲート端子３４５との間に電気的に結合される。図３では、入力インピーダンス整合回路３３０がブロックとして示されている。様々な実施形態において、入力インピーダンス整合回路３３０は、上で詳細に説明した入力インピーダンス整合回路２３０（図２）の実施形態の構造と類似または同一の構造を有し得る。簡潔にするために、入力インピーダンス整合回路３３０の詳細は図３には示されず、または詳細には説明されない。図２に関連して上述した入力インピーダンス整合回路２３０の詳細は、図３の入力インピーダンス整合回路３３０にも適用されることが意図される。
【００５６】
パワートランジスタ３４０〜３４４のカスコードスタックは、シリコンドライバ段ＩＣダイ３１０の主増幅構成要素である。５つのトランジスタからなるカスコードスタックが図３に示されているが、他の実施形態は、カスコードスタック構成で接続される、より少ないまたはより多いトランジスタ（例えば、２〜１０個またはそれ以上のトランジスタ）を含み得る。さらに、他の実施形態は、図３に示すトポロジとは異なるカスコードトポロジを含み得る。
【００５７】
一実施形態では、パワートランジスタ３４０〜３４４の各々は、ゲート端子（例えば、ゲート端子３４５）と、ドレイン端子（例えば、ドレイン端子３４６）と、ソース端子（例えば、ソース端子３４８）とを有するＣＭＯＳＦＥＴを含む。スタック内の最も下のトランジスタ３４０のゲート端子３４５は、入力インピーダンス整合回路３３０に電気的に結合される。スタック内の最も下のトランジスタ３４０のソース端子３４８は、接地ノード３２８に電気的に結合される（例えば、ソース端子３４８は、１つ以上のＴＳＶを介してシリコンＩＣダイ３１０の底面上の導電層に電気的に結合される）。スタック内の最も下のトランジスタ３４０からスタック内の最も上のトランジスタ３４４まで進むにつれて、各下位トランジスタ３４０〜３４３のドレイン端子は、図３に示すように、各隣接高位トランジスタ３４１〜３４４のソース端子に電気的に結合される。スタック内の最も上のトランジスタ３４４のドレイン端子３４６は、以下でより詳細に説明するように、出力端子３２２に電気的に結合される。本質的に、一実施形態では、シリコンドライバ段ＩＣダイ３１０のトランジスタ３４０〜３４４は、ＣＭＯＳカスコードスタックとしてともに接続される。いくつかの実施形態では、シリコンドライバ段ＩＣダイ３１０は、シリコンオンインシュレータ（ＳＯＩ）基板を使用して実装されるが、他の実施形態では、ダイ３１０は、他のタイプの基板を使用して実装され得る。
【００５８】
一実施形態では、パワートランジスタ３４０〜３４４についてのゲートバイアス電圧Ｖｇ１が、電圧ラダーネットワーク３３２を介してパワートランジスタ３４０〜３４４のゲート端子に提供される。より具体的には、ゲートバイアス電圧は、電圧ラダーネットワーク３３２に電気的に結合された入力端子３３７を介して提供され得る。電圧ラダーネットワーク３３２を介して、連続的により高いゲートバイアス電圧が、最も下のトランジスタ３４０から最も上のトランジスタ３４４まで提供され得る。例えば、ゲートバイアス電圧は、外部電圧源によって端子３３７に提供され得、約３ボルトから約１０ボルトの範囲の値を有し得るが、ゲートバイアス電圧はまた、より低くても高くてもよい。一実施形態によれば、ゲートバイアス電圧のＡＣ成分は、コンデンサネットワーク３３４を介して接地ノード３２８にバイパスされ得る。代替の実施形態では、コンデンサネットワーク３３４を回路から除外し得る。
【００５９】
段間インピーダンス整合回路３５０の集積部分は、最も上のパワートランジスタ３４４のドレイン端子３４６と出力端子３２２との間に電気的に結合される。段間インピーダンス整合回路３５０の集積部分は、第１のインダクタ３５１と、第１のシャント回路と、第２のＤＣブロック／ＡＣデカップリングコンデンサ３２６と、第２のシャント回路とを含む。第１のインダクタ３５１は、パワートランジスタ３４４のドレイン端子３４６に結合された第１の端子と、第２のＤＣブロック／ＡＣデカップリングコンデンサ３２６の第１の端子に結合された第２の端子とを含む。第１のシャント回路は、第１のインダクタ３５１の第２の端子（および第２のＤＣブロック／ＡＣデカップリングコンデンサ３２６の第１の端子）と接地ノード３２８との間に電気的に結合された、第２のインダクタ３５２および第１のコンデンサ３５３の直列組み合わせを含む。第２のシャント回路は、出力端子３２２（および第２のＤＣブロック／ＡＣデカップリングコンデンサ３２６の第２の端子）と接地ノード３２８との間に電気的に結合された、第１の抵抗器３５４、第３のインダクタンス３５５、および第２のコンデンサ３５６の直列組み合わせを含む。代替の実施形態では、抵抗器３５４、インダクタ３５５、およびコンデンサ３５６の順序は、図３に示された順序と異なり得る。
【００６０】
第２のＤＣブロック／ＡＣデカップリングコンデンサ３２６は、いくらかのインピーダンス変換を提供し得るが、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてのゲートバイアス電圧Ｖｇ２からドレインバイアス電圧Ｖｄ１をブロッキングする主機能を有する。一実施形態では、パワートランジスタ３４４についてのドレインバイアス電圧Ｖｄ１は、段間インピーダンス整合回路３５０の第１のシャント回路を介してパワートランジスタ３４４のドレイン端子３４６に提供される。より具体的には、ドレインバイアス電圧は、シャント回路のノード（例えば、第２のインダクタ３５２と第１のコンデンサ３５３との間のノード）に電気的に結合された入力端子３５７を介して提供され得る。例えば、ドレインバイアス電圧は、外部電圧源によって提供され得、約３ボルトの値を有し得るが、ドレインバイアス電圧はまた、より低くても高くてもよい。
【００６１】
一実施形態によれば、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてのゲートバイアス電圧Ｖｇ２は、一実施形態において、段間インピーダンス整合回路３５０の第２のシャント回路の一部を介して提供される。より具体的には、一実施形態では、集積ゲートバイアス電圧回路３６０（すなわち「最終段バイアス回路」）は、入力端子３５８と、インダクタ３５５と、抵抗器３５４とを含む。動作中、ＤＣ電圧が入力端子３５８を介して（例えば、図１の電源１６４などの外部電圧源によって）提供され得、入力端子３５８は、シャント回路のノード（例えば、インダクタ３５５とコンデンサ３５６との間のノード）に電気的に結合される。そして、集積ゲートバイアス電圧回路３６０は、受信した電圧を、ＧａＮトランジスタ２８２についてのＤＣゲートバイアス電圧Ｖｇ２に変換する。例えば、ゲートバイアス電圧は、約−５ボルトの値を有し得るが、ゲートバイアス電圧はまた、より低くてももしくはより高くても、および／または、正であってもよい。繰り返すが、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてのゲートバイアス電圧Ｖｇ２のためのゲートバイアス電圧制御回路３６０がシリコンドライバ段ＩＣダイ３１０に集積されることが大幅なコスト削減をもたらし得ることに留意すべきである。
【００６２】
上述したように、シリコンドライバ段ＩＣダイ３１０はまた、ＧａＮ最終段ＩＣダイ２１０のパワートランジスタ２８２のゲート端子２８４に電気的に結合された高調波制御回路３７０（すなわち「最終段高調波制御回路」）の集積部分を含み得る。より具体的には、高調波制御回路３７０の集積部分は、一実施形態において、入力端子３７１と、入力端子３７１と接地ノード３２８との間に電気的に結合されたコンデンサ３７２とを含む。一方、入力端子３７１は、接続３７８を介して、ＧａＮ最終段ＩＣダイ２８０の端子２９４に電気的に結合される。端子２９４は、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２のゲート端子２８４に電気的に結合される。いくつかの実施形態では、接続３７８は、誘導性接続（例えば、ワイヤボンド、ワイヤボンドアレイ、または他の誘導性接続）であり、かつ、接続３７８とコンデンサ３７２との直列組み合わせは、増幅器３００の中心動作周波数ｆ０の第２高調波２ｆ０で信号エネルギーについて接地ノード３２８への低インピーダンス経路を提供する。繰り返すが、ＧａＮ最終段ＩＣダイ２８０ではなくシリコンドライバ段ＩＣダイ３１０内に高調波制御回路３７０の部分を含むことによって、大幅なコスト削減がもたらされ得る。
【００６３】
図２の増幅器実施形態と同様に、シリコンドライバ段ＩＣダイ３１０（例えば、図１のシリコンＩＣダイ１１０）は、ＧａＮ最終段ＩＣダイ２８０（例えば、図１のＧａＮ  ＩＣダイ１８０）に電気的に結合される。一実施形態では、シリコンＩＣダイ３１０は、シリコンＩＣダイ３１０の出力端子３２２とＧａＮ  ＩＣダイ２８０の入力端子２９０との間の接続３７４を介して、ＧａＮ  ＩＣダイ２８０に電気的に結合される。例えば、接続３７４は、ワイヤボンドアレイ（例えば、図４のワイヤボンドアレイ４７４）などの誘導性接続を含み得、または別のタイプのＤＣ結合接続（例えば、マイクロストリップ線路、分布インダクタ、並列結合抵抗器／コンデンサ回路等）を含み得る。前述の実施形態と同様に、接続３７４は、二重機能を有し得る。第１の機能は、ＧａＮ最終段ＩＣダイ２８０のパワートランジスタ２８２についてのゲートバイアス電圧Ｖｇ２を、ゲートバイアス電圧制御回路３６０からパワートランジスタ２８２のゲート端子２８４に搬送することである。第２の機能は、段間インピーダンス整合回路３５０の非集積部分を提供することである。一実施形態によれば、接続３７４は、約０．２ｎＨから約０．３ｎＨの範囲のインダクタンス値（例えば、約３．５ＧＨｚの中心動作周波数ｆ０で約０．２５ｎＨ）を有するが、インダクタンス値はまた、より小さくても大きくてもよい。
【００６４】
図３のＧａＮ最終段ＩＣダイ２８０は、図２のＧａＮ最終段ＩＣダイ２８０と同一または実質的に同様であり得る。簡略化のために、図３のＧａＮ最終段ＩＣダイ２８０の詳細は、ここでは繰り返さない。図２に関連して上述したＧａＮ最終段ＩＣダイ２８０の詳細は、図３のＧａＮ最終段ＩＣダイ２８０にも適用されることが意図されている。
【００６５】
前述した増幅器に対応する多段増幅器回路およびデバイスの実際の物理的実施形態について、図４〜図１０を参照して説明する。まず図４から始めると、例示的な実施形態による、ＧａＮ最終段ＩＣダイ４８０に電気的に結合されたシリコンドライバ段ＩＣダイ４１０を含む増幅器４００の一部の上面図が示されている。図４は、図５と平行して参照されるべきであり、図５は、図４の線５‐５に沿った増幅器４００の断面側面図である。増幅器４００の様々な構成要素は、図２の回路図に示される構成要素に対応する。より具体的には、図２と図４および図５との間の対応する構成要素は、同じ下２桁の数字を有する（例えば、構成要素２２０および４２０は対応する構成要素であり、構成要素２２８および５２８は対応する構成要素である）。
【００６６】
シリコンドライバ段ＩＣダイ４１０のレイアウトでは、入力インピーダンス整合回路４３０、段間インピーダンス整合回路４５０、バイアス電圧制御回路４６０、および高調波制御回路４７０、の特定の構成要素が、図２とともに上述したように並列に対称的な方法で複製される。図４での混乱を避けるために、参照番号は、対応する並列構成要素の各組における両方の構成要素には付されていない。それらの対称配置および同一の描写に基づいて、どの構成要素が互いに対応するのかを理解すべきである。さらに、対称的なレイアウトが示されているが、他の実施形態では、対応する並列サブ回路および構成要素は、並列サブ回路または構成要素の実施形態と実質的に同等の電気特性を有する構成要素値を有する単一のサブ回路または構成要素にともに組み合わされ得る。
【００６７】
増幅器４００は、シリコンドライバ段ＩＣダイ４１０（例えば、図２のシリコンＩＣダイ２１０）とＧａＮ最終段ＩＣダイ４８０（例えば、図２のＧａＮ  ＩＣダイ２８０）とを含み、これらは、ダイ２１０のＲＦ信号入力端子４２０（例えば、図２の入力端子２２０）とダイ４８０のＲＦ信号出力端子４９２（例えば、図２の出力端子２９２）との間のカスケード構成でともに電気的に結合される。様々な実施形態において、シリコンドライバ段ＩＣダイ４１０およびＧａＮ最終段ＩＣダイ４８０は、基板４０６に物理的および電気的に結合され得る。例えば、基板４０６は、プリント回路基板（ＰＣＢ）、導電性フランジ（例えば、リードフレームの一部または個々の導電性構成要素）、または別の適切な基板であり得る。様々な実施形態において、ダイ４１０，４８０が取り付けられるフランジ４０６の表面の少なくともそれらの部分は、導電性である。いくつかの実施形態では、基板４０６のそのような導電性部分は、システム接地に電気的に結合され得る。さらに、基板４０６のこのような導電性部分はまた、動作中にダイ４１０，４８０によって生成された熱を散逸させるためのヒートシンクとしても機能し得る。例えば、導電性コイン５５０，５５２または熱ビア（図示せず）を基板４０６に埋め込み得、ダイ４１０，４８０を導電性コインまたは熱ビアに物理的に結合し得る。したがって、これらのコイン、ビア、または他の導電性特徴は、動作中、システム接地への接続として、およびダイ４１０，４８０に対するヒートシンクとして機能し得る。
【００６８】
図５を参照すると、シリコンドライバ段ＩＣダイ４１０は、シリコン基板５１０と、シリコン基板５１０の上面上の複数のビルドアップ層５１２とを含む。複数のビルドアップ層５１２は、例えば、複数のインタリーブされた誘電体層およびパターニングされた導電層を含み得る。別個のパターニングされた導電層の部分は、導電性ビア（例えば、ビア５３２）と電気的に結合される。さらに、導電性基板貫通ビア（ＴＳＶ）（例えば、ビア５４８）は、シリコン基板５１０の上面と底面との間に導電経路を提供し得る。一実施形態によれば、シリコン基板５１０の底面上の導電層５２８は、（例えば、図２の接地ノード２２８に対応する）ダイ４１０の接地ノードとして機能する。図５には示されていないが、導電層５２８は、上述したように、ダイ４１０が取り付けられている基板４０６の接地ノードに物理的および電気的に結合され得る。
【００６９】
シリコンドライバ段ＩＣダイ４１０の以下の説明では、コンデンサ、インダクタ、および／または抵抗器を含む様々な回路が参照される。コンデンサ４２４，４２６，４３１，４３６，４５３，４５６，４７２は、様々な実施形態において、例えばビルドアップ層５１２内に形成された集積化金属‐絶縁体‐金属（ＭＩＭ：ｍｅｔａｌ‐ｉｎｓｕｌａｔｏｒ‐ｍｅｔａｌ）コンデンサ、および／またはダイ４１０の上面に結合される小さなチップコンデンサ（ディスクリートコンデンサ）であり得る。抵抗器２３３，２３４，２５４は、例えば、集積抵抗器（例えば、ポリシリコンから形成される）、またはダイ４１０の上面に結合された小さなディスクリート抵抗器であり得る。インダクタ４３２，４３５，４５１，４５２，４５５は、示されているように、集積されたスパイラルインダクタであり得、またはワイヤボンドまたは他の誘導性構成要素から形成されたディスクリートインダクタまたはインダクタンスであり得る。
【００７０】
図４および図５を参照すると、シリコンドライバ段ＩＣダイ４１０は、シリコンＩＣダイ４１０内に集積された複数の回路を含む。一実施形態では、ダイ４１０の集積回路は、一実施形態における、入力端子４２０（例えば、図２の入力端子２２０）と、出力端子４２２（例えば、図２の出力端子２２２）と、第１のＤＣブロッキング／ＡＣデカップリングコンデンサ４２４（例えば、図２のコンデンサ２２４）と、第２のＤＣブロッキング／ＡＣデカップリングコンデンサ４２６（例えば、図２のコンデンサ２２６）と、入力インピーダンス整合回路４３０（例えば、図２の回路２３０）と、パワートランジスタ４４０（例えば、図２のトランジスタ２４０）と、段間インピーダンス整合回路４５０の集積部分（例えば、図２の回路２５０）と、バイアス電圧制御回路４６０（例えば、図２の回路２６０）と、高調波制御回路４７０の集積部分（例えば、図２の回路２７０）とを含む。
【００７１】
パワートランジスタ４４０は、シリコンドライバ段ＩＣダイ４１０の主増幅構成要素である。一実施形態では、パワートランジスタ４４０は、ゲート端子４４４（制御端子）と、ドレイン端子４４６（第１の電流導通端子）と、ソース端子（第２の電流導通端子、符号なし）とを有するＦＥＴ（例えば、ＬＤＭＯＳＦＥＴ）を含む。代替の実施形態では、パワートランジスタ４４０は、（例えば、図３に関連して説明した実施形態のように）ＣＭＯＳ電力増幅器構成を含み得る。図４の実施形態において、ソース端子は、接地ノードに電気的に結合される（例えば、ソース端子は、１つ以上のＴＳＶ５４８またはドープされたシンカー領域を介してシリコンＩＣダイ４１０の底面の導電層５２８に電気的に結合される）。
【００７２】
入力端子４２０は、例えば、ダイ４１０の上面にて露出されるとともにワイヤボンド（例えば、図１および図２の接続１０３，２０３に対応する）の取り付け用に構成された導電性ボンドパッドであり得る。あるいは、前述のように、ダイ４１０および／または４８０は、フリップチップダイであり得、または基板４０６を介してＤＣバイアスおよびＲＦ信号を受信して搬送するように別様に構成され得、この場合、入力端子４２０（および端子４２２，４７１，４９０、４９２，４９４）は、導電性ランドまたは他のタイプの接続からなり得る。第１のＤＣブロッキング／ＡＣデカップリングコンデンサ４２４は、入力端子４２０に電気的に結合された第１の端子と、入力インピーダンス整合回路４３０に電気的に結合された第２の端子とを有する。第１のＤＣブロッキング／ＡＣデカップリングコンデンサ４２４は、様々な実施形態では、例えばビルドアップ層５１２内に形成された金属‐絶縁体‐金属（ＭＩＭ）コンデンサ、またはダイ４１０の上面に結合された小さなチップコンデンサであり得る。
【００７３】
入力インピーダンス整合回路４３０は、ＤＣブロッキング／ＡＣデカップリングコンデンサ４２４の第２の端子とパワートランジスタ４４０のゲート端子４４４との間に電気的に結合される。入力インピーダンス整合回路４３０は、第１のＤＣブロッキング／ＡＣデカップリングコンデンサ４２４、第２のコンデンサ４３１（例えば、図２のコンデンサ２３１）、第１のインダクタ４３２（例えば、図２のインダクタ２３２）、第１の抵抗器４３３（例えば、図２の抵抗器２３３）、および、第２の抵抗器４３４（例えば、図２の抵抗器２３４）と、第２のインダクタ４３５（例えば、図２のインダクタ２３５）と、第３のコンデンサ４３６（例えば、図２のコンデンサ２３６）との直列組み合わせを含むシャント回路を含む。第２のコンデンサ４３１は、ＤＣブロッキング／ＡＣデカップリングコンデンサ４２４の第２の端子に結合された第１の端子と、ダイ４１０の底面の導電層５２８に（例えば、図２の接地ノード２２８に）結合された第２の端子とを含む。第１のインダクタ４３２は、ＤＣブロッキング／ＡＣデカップリングコンデンサ４２４の第２の端子に（およびコンデンサ４３１の第１の端子に）結合された第１の端子と、第１の抵抗器４３３を介してパワートランジスタ４４０のゲート端子４４４に結合された第２の端子とを含む。シャント回路は、パワートランジスタ４４０のゲート端子４４４と接地ノード（例えば、ダイ４１０の底面の導電層５２８）との間に電気的に結合された、第２の抵抗器４３４と、第２のインダクタ４３５と、第３のコンデンサ４３６とを含む。代替の実施形態では、第２の抵抗器４３４、第２のインダクタ４３５、および第３のコンデンサ４３６の順序は、図４に示された順序と異なり得る。
【００７４】
パワートランジスタ４４０についてのゲートバイアス電圧Ｖｇ１は、一実施形態では、入力インピーダンス整合回路４３０のシャント回路を介してパワートランジスタ４４０のゲート端子４４４に提供される。より具体的には、ゲートバイアス電圧は、シャント回路のノード（例えば、第３のコンデンサ４３６に接続されたノード）に電気的に結合された入力端子４３７を介して提供され得る。
【００７５】
段間インピーダンス整合回路４５０の集積部分は、パワートランジスタ４４０のドレイン端子４４６と出力端子４２２との間に電気的に結合される。段間インピーダンス整合回路４５０の集積部分は、第１のインダクタ４５１（例えば、図２のインダクタ２５１）と、第１のシャント回路と、第２のＤＣブロッキング／ＡＣデカップリングコンデンサ４２６と、第２のシャント回路とを含む。第１のインダクタ４５１は、パワートランジスタ４４０のドレイン端子４４６に結合された第１の端子と、第２のＤＣブロッキング／ＡＣデカップリングコンデンサ４２６の第１の端子に結合された第２の端子とを含む。第１のシャント回路は、第１のインダクタ４５１の第２の端子（および第２のＤＣブロッキング／ＡＣデカップリングコンデンサ４２６の第１の端子）と接地ノード（例えば、ダイ４１０の底面の導電層５２８）との間に電気的に結合された、第２のインダクタ４５２（例えば、図２のインダクタ２５２）および第１のコンデンサ４５３（例えば、図２のコンデンサ２５３）の直列組み合わせを含む。第２のシャント回路は、出力端子４２２（および第２のＤＣブロッキング／ＡＣデカップリングコンデンサ４２６の第２の端子）と接地ノード（例えば、ダイ４１０の底面の導電層５２８）との間に電気的に結合された、第１の抵抗器４５４（例えば、図２の抵抗器２５４）、第３のインダクタ４５５（例えば、図２のインダクタ２５５）、および第２のコンデンサ４５６（例えば、図２のコンデンサ２５６）の直列組み合わせを含む。代替の実施形態では、抵抗器４５４、インダクタ４５５、およびコンデンサ４５６の順序は、図４に示された順序とは異なり得る。
【００７６】
一実施形態では、パワートランジスタ４４０についてのドレインバイアス電圧Ｖｄ１は、段間インピーダンス整合回路４５０の第１のシャント回路を介してパワートランジスタ４４４のドレイン端子４４６に提供される。より具体的には、ドレインバイアス電圧は、シャント回路のノードに（例えば、第１のコンデンサ４５３に）電気的に結合された入力端子４５７を介して提供され得る。
【００７７】
前述したように、一実施形態では、ＧａＮ最終段ＩＣダイ４８０のパワートランジスタ４８２についてのゲートバイアス電圧Ｖｇ２は、段間インピーダンス整合回路４５０の第２のシャント回路の一部を介して提供される。より具体的には、一実施形態では、集積ゲートバイアス電圧回路４６０は、入力端子４５８（例えば、図２の入力端子２５８）と、インダクタ４５５と、抵抗器４５４とを含む。動作中、シャント回路のノードに（例えば、コンデンサ４５６に）電気的に結合される入力端子４５８を介して（例えば、図１の電源１６４などの外部電圧源によって）ＤＣ電圧が提供され得る。そして、集積ゲートバイアス電圧回路４６０は、受信した電圧をＧａＮトランジスタ４８２についてのＤＣゲートバイアス電圧Ｖｇ２に変換する。
【００７８】
シリコンドライバ段ＩＣダイ４１０はまた、一実施形態では、ＧａＮ最終段ＩＣダイ４８０のパワートランジスタ４８２のゲート端子４８４に電気的に結合された高調波制御回路４７０の集積部分を含む。高調波制御回路４７０の集積部分は、一実施形態では、入力端子４７１（例えば、図２の入力端子２７１）と、入力端子４７１と接地ノード（例えば、ダイ４１０の底面の導電層５２８）との間に電気的に結合されたコンデンサ４７２（例えば、図２のコンデンサ２７２）とを含む。入力端子４７１は、１つ以上のワイヤボンド４７８または他の電気接続（例えば、図２の接続２７８に対応する）を介して、ＧａＮ最終段ＩＣダイ４８０の端子４９４（例えば、図２の端子２９４）に電気的に結合される。端子４７１および４９４は、例えば、それぞれダイ４１０，４８０の上面に露出されるとともにワイヤボンド（例えば、ワイヤボンド４７８）の取り付け用に構成された導電性ボンドパッドであり得る。端子４９４は、ＧａＮ最終段ＩＣダイ４８０のパワートランジスタ４８２のゲート端子４８４に電気的に結合される。かつ、電気接続４７８とコンデンサ４７２との直列組み合わせは、直列インダクタ‐コンデンサ（ＬＣ）高調波終端回路に対応し、これは、増幅器４００の中心動作周波数ｆ０の第２高調波２ｆ０での信号エネルギーについての接地ノードへの低インピーダンス経路を提供する。
【００７９】
上述したように、シリコンドライバ段ＩＣダイ４１０（例えば、図２のシリコンＩＣダイ２１０）は、ＧａＮ最終段ＩＣダイ４８０（例えば、図２のＧａＮ  ＩＣダイ２８０）に電気的に結合される。一実施形態では、シリコンＩＣダイ４１０は、シリコンＩＣダイ４１０の出力端子４２２とＧａＮ  ＩＣダイ４８０の入力端子４９０との間のワイヤボンドアレイ４７４（例えば、図２の接続２７４に対応する）を介してＧａＮ  ＩＣダイ４８０に電気的に結合される。このような実施形態では、シリコンＩＣダイ４１０の出力端子４２２およびＧａＮ  ＩＣダイ４８０の入力端子４９０はそれぞれ、例えば、それぞれダイ４１０または４８０の上面にて露出されるとともにワイヤボンド（例えば、ワイヤボンド４７４）の取り付け用に構成された導電性ボンドパッドであり得る。図４に示すように、ワイヤボンドアレイ２７４は、複数のワイヤボンドを含み、各ワイヤボンドは、シリコンＩＣダイ４１０の出力端子４２２に接続された第１の端部と、ＧａＮ  ＩＣダイ４８０の入力端子４９０に接続された第２の端部とを有する。４つのワイヤボンドがアレイ４７４を構成するように示されているが、他の実施形態ではより多くのまたはより少ないワイヤボンドを使用し得る。あるいは、前述のように、ワイヤボンドアレイ４７４で実装される誘導性接続は、代わりに、異なる構成のタイプのＤＣ結合接続を含み得る。
【００８０】
前述したように、ワイヤボンドアレイ４７４（または他の電気接続）は、二重機能を有し得る。第１の機能は、ＧａＮ最終段ＩＣダイ４８０のパワートランジスタ４８２についてのゲートバイアス電圧Ｖｇ２を、ゲートバイアス電圧制御回路４６０からパワートランジスタ４８２のゲート端子４８４に搬送することである。第２の機能は、段間インピーダンス整合回路４５０の非集積部分を提供することである。ワイヤボンドアレイ４７４のプロファイル（例えば、アレイ４７４におけるワイヤボンドの高さ、長さ、形状）は、一実施形態では、図５でより明確に示されるように、ＧａＮトランジスタ４８２のゲート‐ソース間容量Ｃｇｓを補償するように設計されている。特定のプロファイルが図５に示されているが、プロファイルは、他の実施形態では異なり得る。
【００８１】
引き続き図５を参照すると、ＧａＮ最終段ＩＣダイ４８０は、ＧａＮ基板５８０と、ＧａＮ基板５８０の上面上の複数のビルドアップ層５８２とを含む。複数のビルドアップ層５８２は、例えば、複数のインタリーブされた誘電体層およびパターニングされた導電層を含み得る。別個のパターニングされた導電層の部分は、導電性ビア（例えば、ビア５９２）と電気的に結合される。さらに、導電性ＴＳＶ（例えば、ビア５８８）は、ＧａＮ基板５８０の上面と底面との間に導電経路を提供し得る。一実施形態によれば、ＧａＮ基板５８０の底面上の導電層５９６は、ダイ４８０についての接地ノード（例えば、図２の接地ノード２９６に対応する）として機能する。図５には示されていないが、導電層５９６は、上述したように、ダイ４８０が取り付けられている基板４０６の接地ノードに物理的および電気的に結合され得る。
【００８２】
図４および図５の両方を参照すると、ＧａＮ最終段ＩＣダイ４８０は、ＧａＮ  ＩＣダイ内に集積された複数の回路を含む。ダイ４８０の集積回路は、一実施形態では、入力端子４９０（例えば、図２の入力端子２９０）と、出力端子４９２（例えば、図２の出力端子２９２）と、パワートランジスタ４８２（例えば、図２のトランジスタ２８２）とを含む。
【００８３】
パワートランジスタ４８２は、ＧａＮ最終段ＩＣダイ４８０の主増幅構成要素である。一実施形態では、パワートランジスタ４８２は、ゲート端子４８４（制御端子）と、ドレイン端子４８６（第１の電流導通端子）と、ソース端子４８８（第２の電流導通端子）とを有するＦＥＴ（例えば、高電子移動度トランジスタ（ＨＥＭＴ））を含む。入力端子４９０は、ＧａＮトランジスタ４８２のゲート端子４８４に結合される。ＧａＮトランジスタ４８２のドレイン端子４８６は、出力端子４９２に結合され、ＧａＮトランジスタ４８２のソース端子４８８は、接地ノードに電気的に結合される（例えば、ソース端子は、１つ以上のＴＳＶ５８８またはドープされたシンカー領域を介してＧａＮ  ＩＣダイ４１０の底面の導電層５９６に電気的に結合される）。出力端子４９２は、例えば、ダイ４８０の上面にて露出されるとともにワイヤボンドまたは他の電気接続（例えば、図２の接続２７９に対応する）の取り付け用に構成された導電性ボンドパッドであり得る。
【００８４】
次に図６を参照すると、例示的な実施形態による、高電力半導体デバイスパッケージ内にパッケージングされた２段増幅器を含むパッケージ化ＲＦ増幅器デバイス６００の例の上面図が示されている。より具体的には、デバイス６００は、高電力半導体デバイスパッケージ内に収容された２つの並列増幅経路を含む。簡潔化のために、図１〜図５の実施形態における同様の対応部分を有する図６の構成要素および回路の多くは、以下で詳細に論じられない。図１〜図５に関連して上述した対応する構成要素の詳細は、図６と関連して以下に説明する対応する構成要素にも適用されることを意図している。繰り返すが、増幅器６００の様々な構成要素は、図１〜図５に示された構成要素に対応する。より具体的には、図６および図１〜図５の対応する構成要素は、同じ下２桁の数字を有する（例えば、構成要素２２０および６２０は対応する構成要素であり、構成要素４０６および６０６は対応する構成要素である）。
【００８５】
各増幅経路は、例示的な実施形態による、シリコンドライバ段ＩＣダイ６１０（例えば、シリコンドライバ段ＩＣダイ１１０，２１０，３１０，４１０）と、ＧａＮ最終段ＩＣダイ６８０（例えば、ＧａＮ最終段ＩＣダイ１８０，２８０，３８０，４８０）と、基板６０６の上面に物理的に接続された出力「集積受動デバイス」（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ）６９８とを含む。さらに、増幅経路の各々は、入力リードおよび出力リード６０２，６０４（例えば、入力部１０２，２０２，３０２および出力部１０４，２０４，３０４にそれぞれ対応する）の間に電気的に結合される。バイアスリード６３７，６５７，６５８は、外部バイアス回路（例えば、外部バイアス電圧源１６４）に結合されて、ゲートおよびドレインバイアス電圧を受信し、バイアス電圧をデバイス６００内部の回路に搬送し得る。
【００８６】
一実施形態によれば、デバイス６００は、エアキャビティパッケージ内に組み込まれ得、ダイ６１０，６８０およびＩＰＤ６９８は、閉じたエアキャビティ内に配置される。基本的には、エアキャビティは、基板６０６、基板６０６の上面に取り付けられた分離構造６０８、および分離構造６０８およびリード６０２，６０４，６３７，６５７，６５８に重なって接触しているキャップ（図示せず）によって境界が定められている。入力部、出力部およびバイアスリード６０２，６０４，６３７，６５７，６５８は、中央開口部の反対側にある分離構造６０６の上面に取り付けられている。他の実施形態では、デバイスは、オーバーモールドされたパッケージ（すなわち、能動デバイス領域内の電気構成要素が非導電性モールドコンパウンドで封止され、リード６０２，６０４，６３７，６５７、６５８の部分も、モールドコンパウンドによって包含され得るパッケージ）に組み込まれ得る。
【００８７】
いずれにしても、基板６０６は、上面および底面（上面のみが図６で見える）と、デバイス６００の周囲に対応する実質的に長方形の周囲とを有する。一実施形態では、基板６０６はフランジを含み、これは、固体導電性材料から形成された剛性導電性基板であり、デバイス６００の電気構成要素および素子についての構造的支持を提供するのに十分な厚さを有する。さらに、フランジは、増幅器ダイ６１０，６８０と、フランジに取り付けられた他のデバイスとのためのヒートシンクとして機能し得る。あるいは、基板６０６は、その上面の下に１つ以上の非導電性材料の層を有し得る。いずれにしても、基板６０６は導電性の上面を有する。
【００８８】
以下の説明では、増幅経路の第１のものをより詳細に説明する。第２の増幅経路は、第１の増幅経路と同一であり得、または実質的に同様であり得ることを理解されたい。しかし、他の実施形態では、第２の増幅経路は、第１の増幅経路とは異なって構成され得る。さらに、他の実施形態では、３つ以上の増幅経路を高電力半導体デバイスパッケージ内にともに収容し得る。
【００８９】
第１の増幅器経路は、シリコンドライバ段ＩＣダイ６１０と、ＧａＮ最終段ＩＣダイ６８０と、ＩＰＤ６９８とを含み、これらは、ＲＦ信号入力リード６０２（例えば、入力１０２、２０２，３０２）とＲＦ信号出力リード６０４（例えば、出力１０２，２０２，３０２）との間のカスケード構成でともに電気的に結合される。
【００９０】
シリコンドライバ段ＩＣダイ６１０は、複数の集積回路を含む。一実施形態では、ダイ６１０の集積回路は、一実施形態における、入力端子６２０（例えば、入力端子１２０，２２０，３２０，４２０）と、出力端子６２２（例えば、出力端子１２２，２２２，３２２，４２２）と、入力インピーダンス整合回路６３０（例えば、回路１３０，２３０，３３０，４３０）と、シリコンパワートランジスタ６４０（例えば、トランジスタ１４０，２４０，３４０〜３４４，４４０）と、段間インピーダンス整合回路６５０の集積部分（例えば、回路１５０，２５０，３５０，４５０）と、バイアス電圧制御回路６６０（例えば、回路１６０，２６０，３６０，４６０）と、高調波制御回路６７０の集積部分（例えば、回路１７０，２７０，３７０，４７０）とを含む。シリコンドライバ段ＩＣダイ６１０内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。図６に示す実施形態において、シリコンパワートランジスタ６４０は、２つの並列セクションに実装される。他の実施形態では、シリコンパワートランジスタ６４０は、単一のセクションで、または３つ以上のセクションで実装され得る。
【００９１】
ＲＦ信号入力リード６０２は、１つ以上のワイヤボンドまたは他の電気接続（例えば、接続１０３，２０３，３０３および４０３に対応する）を介してシリコンドライバ段ＩＣダイ６１０の入力端子６２０に電気的に結合される。バイアスリード６３７，６５７，６５８は（例えば、端子１５８，２３７，２５７，２５８，３３７，３５７，３５８または４３７，４５７，４５８を介して）、対応する、シリコントランジスタゲートに接続されたバイアス電圧制御回路と、シリコントランジスタドレインに接続されたバイアス電圧制御回路と、ＧａＮトランジスタについてのバイアス電圧制御回路６６０とにそれぞれ電気的に結合される。
【００９２】
ＧａＮ最終段ＩＣダイ６８０は、複数の集積回路を含む。一実施形態では、ダイ６８０の集積回路は、入力端子６９０（例えば、入力端子１９０，２９０，３９０，４９０）と、出力端子６９２（例えば、出力端子１９２，２９２，３９２，４９２）と、ＧａＮパワートランジスタ６８２（例えば、トランジスタ１８２，２８２，３８２，４８２）とを含む。ＧａＮ最終段ＩＣダイ６８０内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。
【００９３】
シリコンドライバ段ＩＣダイ６１０の出力端子６２２は、ワイヤボンドアレイ６７４（例えば、接続１７４，２７４，３７４，４７４に対応する）を介してＧａＮ最終段ＩＣダイ６８０の入力端子６９０に電気的に結合される。入力端子６９０は、ＧａＮパワートランジスタ６８２のゲートに電気的に結合される。ＧａＮパワートランジスタ６８２のゲートはまた、（例えば、接続１７８，２７８，３７８，４７８に対応する）１つ以上のワイヤボンド６７８を介して、シリコンドライバ段ＩＣダイ６１０内の高調波制御回路６７０の集積部分に電気的に結合される。
【００９４】
ＧａＮ最終段ＩＣダイ６８０の出力端子６９２は、ワイヤボンドアレイ６７９（例えば、接続１７９，２７９に対応する）を介して出力リード６０４に電気的に結合される。一実施形態によれば、ワイヤボンドアレイ６７９は、出力インピーダンス整合回路の直列回路を形成し得、これはまたシャント回路を含み得る。例えば、出力整合回路のシャント回路は、ＩＰＤ６９８に実装された１つ以上の受動構成要素（例えば、コンデンサ、インダクタ、および抵抗器）を含み得る。より具体的には、シャント回路は、ＧａＮ最終段ＩＣダイ６８０の出力端子６９２に電気的に結合された第１の端子と、接地ノードに電気的に結合された第２の端子とを有するシャントコンデンサを含み得る。
【００９５】
一実施形態によれば、ＩＰＤ６９８は、シリコンダイに集積され、および／またはシリコンダイの上面に接続された複数の受動構成要素を含み得る。例えば、ＩＰＤ６９８は、１つ以上のコンデンサ（例えば、ＭＩＭコンデンサ、ディスクリートチップコンデンサなど）、１つ以上のインダクタ（例えば、集積スパイラルインダクタ、集積導電性トレース、ワイヤボンドアレイ、ディスクリートインダクタなど）、および／または１つ以上の抵抗器（例えば、集積ポリシリコン抵抗器、集積導電性トレース、ディスクリート抵抗器など）を含み得、これらは、出力インピーダンス整合回路の１つ以上の部分を形成するようにともに電気的に結合される。様々な実施形態において、出力インピーダンス整合回路は、ローパス回路、ハイパス回路、バンドパス回路、またはそれらの組み合わせを含み得る。他の実施形態では、ＩＰＤ６９８は、異なる半導体基板（例えば、ヒ化ガリウム（ＧａＡｓ）基板、ＧａＮ基板、または別のタイプの基板）を利用するダイに実装され得、または、ＩＰＤ６９８は、ディスクリートセラミックアセンブリ（例えば、低温同時焼成セラミック（ＬＴＣＣ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ‐ｆｉｒｅｄ  Ｃｅｒａｍｉｃ）構造）として実装され得る。
【００９６】
出力端子６９２とＩＰＤ６９８との間のワイヤボンド６９９は、出力整合回路のシャント誘導性構成要素として機能し得る。ＩＰＤ６９８内の様々に接続されたコンデンサ、インダクタ、および／または抵抗器は、ワイヤボンド６９９に電気的に結合され、出力インピーダンス整合回路のシャント回路における追加のシャント構成要素として機能し得る。代替の実施形態では、出力整合回路（およびしたがって、ＩＰＤ６９８およびワイヤボンド６９９）のシャント回路は、デバイス６００から除外され得る。
【００９７】
前述したデバイス（例えば、デバイス１００，２００，３００，４００、図１〜図４）に関して上述した潜在的な利点に加えて、図６のデバイス６００は、従来のデバイスと比較して追加の利点を有し得る。例えば、ＩＰＤ６９８の利用は、デバイス６００についての出力インピーダンスを増加させ得、したがって、デバイス６００が結合されるＰＣＢに実装される必要のある出力インピーダンス整合の量を減少させ、負荷インピーダンス（例えば、５０オーム）を整合させる。
【００９８】
次に図７を参照すると、例示的な実施形態による、クワッドフラットノンリード（ＱＦＮ）半導体デバイスパッケージにパッケージングされた２段増幅器を含むパッケージ化ＲＦ増幅器デバイス７００の例の上面図が示されている。より具体的には、デバイス７００は、ＱＦＮ半導体デバイスパッケージ内に収容された２つの並列増幅経路を含む。簡潔化のために、図１〜図５の実施形態における同様の対応部分を有する図７の構成要素および回路の多くは、以下で詳細に論じられない。図１〜図５に関連して上述した対応する構成要素の詳細は、図７と関連して以下に説明する対応する構成要素にも適用されることを意図している。繰り返すが、増幅器７００の様々な構成要素は、図１〜図５に示された構成要素に対応する。より具体的には、図７と図１〜図５との間の対応する構成要素は、同じ下２桁の数字を有する（例えば、構成要素２２０および７２０は対応する構成要素であり、構成要素４０６および７０６は対応する構成要素である）。
【００９９】
ＱＦＮパッケージは、導電性基板７０６と、非導電性封止体７０８で物理的にともに結合された複数の周辺ランド（例えば、ランド７０２，７０４，７３７，７５７，７５８）とを含む。各増幅経路は、例示的な実施形態による、シリコンドライバ段ＩＣダイ７１０（例えば、シリコンドライバ段ＩＣダイ１１０，２１０，３１０，４１０）と、物理的に基板７０６の上面に接続されたＧａＮ最終段ＩＣダイ７８０（例えば、ＧａＮ最終段ＩＣダイ１８０，２８０，３８０，４８０）とを含む。さらに、増幅経路の各々は、入力ランドおよび出力ランド７０２，７０４（例えば、入力１０２，２０２，３０２および出力１０４，２０４，３０４にそれぞれ対応する）の間に電気的に結合される。バイアスランド７３７，７５７，７５８は、外部バイアス回路（例えば、外部バイアス電圧源１６４）に結合されて、ゲートおよびドレインバイアス電圧を受信し、バイアス電圧をデバイス７００内部の回路に搬送し得る。
【０１００】
一実施形態では、基板７０６は、フランジを含み、これは、固体導電性材料から形成された剛性の導電性基板であり、デバイス７００の電気構成要素および素子についての構造的支持を提供するのに十分な厚さを有する。さらに、フランジは、増幅器ダイ７１０，７８０と、フランジに取り付けられた他のデバイスとのためのヒートシンクとして機能し得る。
【０１０１】
以下の説明では、増幅経路の第１のものをより詳細に説明する。第２の増幅経路は、第１の増幅経路と同一であり得、または実質的に同様であり得ることを理解されたい。しかし、他の実施形態では、第２の増幅経路は、第１の増幅経路とは異なって構成され得る。さらに、他の実施形態では、３つ以上の増幅経路をＱＦＮ半導体デバイスパッケージ内にともに収容し得る。
【０１０２】
第１の増幅器経路は、ＲＦ信号入力ランド７０２（例えば、入力１０２，２０２，３０２）とＲＦ信号出力ランド７０４（例えば、出力１０２，２０２，３０２）との間にカスケード構成でともに電気的に結合されたシリコンドライバ段ＩＣダイ７１０とＧａＮ最終段ＩＣダイ７８０とを含む。
【０１０３】
シリコンドライバ段ＩＣダイ７１０は、複数の集積回路を含む。一実施形態では、ダイ７１０の集積回路は、一実施形態における、入力端子７２０（例えば、入力端子１２０，２２０，３２０，４２０）と、出力端子７２２（例えば、出力端子１２２，２２２，３２２，４２２）と、入力インピーダンス整合回路７３０（例えば、回路１３０，２３０，３３０，４３０）と、シリコンパワートランジスタ７４０（例えば、トランジスタ１４０，２４０，３４０〜３４４，４４０）と、段間インピーダンス整合回路７５０の集積部分（例えば、回路１５０，２５０，３５０，４５０）と、バイアス電圧制御回路７６０（例えば、回路１６０，２６０，３６０，４６０）と、高調波制御回路７７０の集積部分（例えば、回路１７０，２７０，３７０，４７０）とを含む。シリコンドライバ段ＩＣダイ７１０内の様々な回路および構成要素は、図１〜図５に関連して前述したように構成され、電気的にともに結合され得る。
【０１０４】
ＲＦ信号入力ランド７０２は、１つ以上のワイヤボンドまたは他の電気接続（例えば、接続１０３，２０３，３０３，４０３に対応する）を介して、シリコンドライバ段ＩＣダイ７１０の入力端子７２０に電気的に結合される。バイアスランド７３７，７５７，７５８は（例えば、端子１５８，２３７，２５７，２５８，３３７，３５７，３５８または４３７，４５７，４５８を介して）、対応する、シリコントランジスタゲートに接続されたバイアス電圧制御回路と、シリコントランジスタドレインに接続されたバイアス電圧制御回路と、ＧａＮトランジスタについてのバイアス電圧制御回路７６０とにそれぞれ電気的に結合される。
【０１０５】
ＧａＮ最終段ＩＣダイ７８０は、複数の集積回路を含む。一実施形態では、ダイ７８０の集積回路は、入力端子７９０（例えば、入力端子１９０，２９０，３９０，４９０）と、出力端子７９２（例えば、出力端子１９２，２９２，３９２，４９２）と、ＧａＮパワートランジスタ７８２（例えば、トランジスタ１８２，２８２，３８２，４８２）とを含む。ＧａＮ最終段ＩＣダイ７８０内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。
【０１０６】
シリコンドライバ段ＩＣダイ７１０の出力端子７２２は、ワイヤボンドアレイ７７４または他のタイプの電気接続（例えば、接続１７４，２７４，３７４，４７４に対応する）を介してＧａＮ最終段ＩＣダイ７８０の入力端子７９０に電気的に結合される。入力端子７９０は、ＧａＮパワートランジスタ７８２のゲートに電気的に結合される。ＧａＮパワートランジスタ７８２のゲートはまた、１つ以上のワイヤボンド７７８または他のタイプの電気接続（例えば、接続１７８，２７８、３７８、４７８に対応する）を介して、シリコンドライバ段ＩＣダイ７１０内の高調波制御回路７７０の集積部分に電気的に結合される。
【０１０７】
ＧａＮ最終段ＩＣダイ７８０の出力端子７９２は、ワイヤボンドアレイ７７９または他のタイプの電気接続（例えば、接続１７９，２７９に対応する）を介して出力ランド７０４に電気的に結合される。一実施形態によれば、追加のバイアスランド７０５が、追加のワイヤボンドアレイ７０７または他のタイプの電気接続を介してＧａＮ最終段ＩＣダイ７８０の出力端子７９２に電気的に結合され得る。ドレインバイアス電圧は、バイアスランド７０５に接続された外部バイアス電圧源によってＧａＮトランジスタ７８２のドレイン端子に提供され得る。
【０１０８】
次に、図８を参照すると、例示的な実施形態による、リードレスプリント回路基板（ＰＣＢ）モジュール内にパッケージングされた２段増幅器を含むＲＦ増幅器デバイス８００の例の上面図が示されている。より具体的には、デバイス８００は、ＰＣＢモジュール内に収容された２つの並列増幅経路を含む。簡潔化のために、図１〜図５の実施形態における同様の対応部分を有する図８の構成要素および回路の多くは、以下で詳細に論じられない。図１〜図５に関連して上述した対応する構成要素の詳細は、図８と関連して以下に説明する対応する構成要素にも適用されることを意図している。繰り返すが、増幅器８００の様々な構成要素は、図１〜図５に示された構成要素に対応する。より具体的には、図８と図１〜図５との間の対応する構成要素は、同じ下２桁の数字を有する（例えば、構成要素２２０および８２０は対応する構成要素であり、構成要素４０６および８０６は対応する構成要素である）。
【０１０９】
ＰＣＢモジュールは、少なくとも１つの誘電体層（例えば、ＦＲ‐４、セラミック、または他のＰＣＢ誘電体材料から形成される）と、２つ以上の導電層とを含む多層ＰＣＢ８０６を含む。一実施形態では、ＰＣＢ８０６の上面の導電層は、パターニングされた導電層である。パターニングされた上部導電層の一部から形成される様々な導電性特徴（例えば、導電性パッドおよびトレース）は、ダイ８１０，８８０および他のディスクリート構成要素の取り付けポイントとして機能し得、また、ダイ８１０，８８０と他のディスクリート構成要素との間の電気接続を提供し得る。別の導電層は、接地基準面として機能し得る。いくつかの実施形態では、１つ以上の追加のパターニングされた導電層が、ダイ８１０，８８０、ディスクリート構成要素、および接地基準面の間の導電接続を提供し得る。
【０１１０】
各増幅経路は、例示的な実施形態による、ＰＣＢ８０６の上面に物理的に接続されている、シリコンドライバ段ＩＣダイ８１０（例えば、シリコンドライバ段ＩＣダイ１１０，２１０，３１０，４１０）とＧａＮ最終段ＩＣダイ８８０（例えば、ＧａＮ最終段ＩＣダイ１８０，２８０，３８０，４８０）とを含む。さらに、増幅経路の各々は、入力端子および出力端子８０２，８０４（例えば、入力１０２，２０２，３０２および出力１０４，２０４，３０４にそれぞれ対応する）の間に電気的に結合される。バイアス端子８０５，８３７，８５７，８５８は、外部バイアス回路（例えば、外部バイアス電圧源１６４）に結合されて、ゲートおよびドレインバイアス電圧を受信し、バイアス電圧をデバイス８００の回路に搬送し得る。デバイス８００が表面実装型デバイスである一実施形態では、端子８０２，８０４，８０５，８３７，８５７，８５８は、ＰＣＢ８０６の上面の導電性特徴、ＰＣＢ８０６の底面の導電性特徴、ならびにＰＣＢ８０６を通って上部および底部の導電性特徴の間に延在する導電性ビア（破線の円で示されている）を含み得る。
【０１１１】
以下の説明では、増幅経路の第１のものをより詳細に説明する。第２の増幅経路は、第１の増幅経路と同一であり得、または実質的に同様であり得ることを理解されたい。しかし、他の実施形態では、第２の増幅経路は、第１の増幅経路とは異なって構成され得る。さらに、他の実施形態では、３つ以上の増幅経路をＰＣＢモジュール内にともに収容し得る。
【０１１２】
第１の増幅器経路は、ＲＦ信号入力端子８０２（例えば、入力１０２，２０２，３０２）とＲＦ信号出力端子８０４（例えば、出力１０２，２０２，３０２）との間にカスケード構成でともに電気的に結合された、シリコンドライバ段ＩＣダイ８１０とＧａＮ最終段ＩＣダイ８８０とを含む。
【０１１３】
シリコンドライバ段ＩＣダイ８１０は、複数の集積回路を含む。一実施形態では、ダイ８１０の集積回路は、一実施形態における、入力端子８２０（例えば、入力端子１２０，２２０，３２０，４２０）と、出力端子８２２（例えば、出力端子１２２，２２２，３２２，４２２）と、入力インピーダンス整合回路８３０（例えば、回路１３０，２３０，３３０，４３０）と、シリコンパワートランジスタ８４０（例えば、トランジスタ１４０，２４０，３４０〜３４４，４４０）と、段間インピーダンス整合回路８５０の集積部分（例えば、回路１５０，２５０，３５０，４５０）と、バイアス電圧制御回路８６０（例えば、回路１６０，２６０，３６０，４６０）と、高調波制御回路８７０の集積部分（例えば、回路１７０，２７０，３７０，４７０）とを含む。シリコンドライバ段ＩＣダイ８１０内の様々な回路および構成要素は、図１〜図５に関連して前述したように構成され、電気的にともに結合され得る。
【０１１４】
ＲＦ信号入力端子８０２は、導電性トレースおよび１つ以上のワイヤボンドまたは他のタイプの電気接続（例えば、接続１０３，２０３，３０３，４０３に対応する）を介してシリコンドライバ段ＩＣダイ８１０の入力端子８２０に電気的に結合される。バイアス端子８０５，８３７，８５７，８５８は、追加の導電性トレース、ワイヤボンド、および端子（例えば、端子１５８，２３７，２５７，２５８または３３７，３５７，３５８または４３７，４５７，４５８）を介して、対応する、シリコントランジスタゲートに接続されたバイアス電圧制御回路と、シリコントランジスタドレインに接続されたバイアス電圧制御回路と、ＧａＮトランジスタについてのバイアス電圧制御回路８６０とにそれぞれ電気的に結合される。いくつかの実施形態では、追加のバイアス電圧制御回路が、バイアス端子８０５，８３７，８５７，８５８とダイ８１０，８８０との間のＰＣＢに取り付けられたディスクリート構成要素（例えば、ディスクリートコンデンサ、インダクタおよび／または抵抗器）で示されるように（例えば、ディスクリート構成要素８０８）、バイアス端子８０５，８３７，８５７，８５８とダイ８１０，８８０との間のＰＣＢ８０６上に実装され得る。
【０１１５】
ＧａＮ最終段ＩＣダイ８８０は、複数の集積回路を含む。一実施形態では、ダイ８８０の集積回路は、入力端子８９０（例えば、入力端子１９０，２９０，３９０，４９０）と、出力端子８９２（例えば、出力端子１９２，２９２，３９２，４９２）と、ＧａＮパワートランジスタ８８２（例えば、トランジスタ１８２，２８２，３８２，４８２）とを含む。ＧａＮ最終段ＩＣダイ８８０内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。
【０１１６】
シリコンドライバ段ＩＣダイ８１０の出力端子８２２は、ワイヤボンドアレイ８７４または別のタイプの電気接続（例えば、接続１７４，２７４、３７４、４７４に対応する）を介してＧａＮ最終段ＩＣダイ８８０の入力端子８９０に電気的に結合される。入力端子８９０は、ＧａＮパワートランジスタ８８２のゲートに電気的に結合される。ＧａＮパワートランジスタ８８２のゲートはまた、１つ以上のワイヤボンド８７８または別のタイプの電気接続（例えば、接続１７８，２７８、３７８，４７８に対応する）を介して、シリコンドライバ段ＩＣダイ８１０内の高調波制御回路８７０の集積部分に電気的に結合される。ＧａＮ最終段ＩＣダイ８８０の出力端子８９２は、ワイヤボンドアレイ８７９または別のタイプの電気接続（例えば、接続１７９，２７９に対応する）および追加のトレースを介して出力パッド８０４に電気的に結合される。
【０１１７】
図６〜図８に示すデバイス６００，７００，８００はそれぞれ、ＲＦ入力信号を独立して増幅して別個の増幅ＲＦ出力信号を生成する２つの並列増幅経路を含む。他の実施形態は、３つ以上の増幅経路（例えば、３つ、４つ、またはいくつかの他の数の経路）を含み得る。いくつかの実施形態では、複数の増幅経路を、多経路増幅器システムの一部としてともに電気的に結合し得る。例えば、図１〜図５に関連して説明したデバイスの実施形態は、ドハティ電力増幅器にて実装し得る。２ウェイドハティ電力増幅器は、ＲＦ信号を受信するように構成されたＲＦ入力部と、入力ＲＦ信号を第１および第２の入力ＲＦ信号に分割するように構成された信号スプリッタと、第１のＲＦ信号を増幅するように構成された主増幅経路と、第２の入力ＲＦ信号を増幅するように構成されたピーキング増幅経路と、主およびピーキング増幅経路からの増幅された出力信号を合成するように構成された信号合成器と、合成および増幅されたＲＦ出力信号を出力するように構成されたＲＦ出力部とを含む。さらに、２ウェイドハティ電力増幅器は、様々な位相遅延およびインピーダンス変換要素を含み、これらは、ドハティ電力増幅器の正しい動作を可能にする。いくつかのドハティ電力増幅器構成は、２つ以上のピーキング増幅器経路を含み得、このようなドハティ電力増幅器は、Ｎウェイドハティ電力増幅器と称され、ここで、ピーキング増幅器経路の数はＮ−１に等しい。
【０１１８】
様々な実施形態では、シリコンドライバ段ＩＣダイとＧａＮ最終段ＩＣダイとを有する２段増幅器が、ドハティ電力増幅器モジュールの１つ以上の増幅経路に組み込まれる。例えば、このような２段増幅器は、主増幅経路、ピーキング増幅経路、複数ピーキング増幅経路、または主増幅経路およびピーキング増幅経路の任意の組み合わせに組み込まれ得る。それぞれがシリコンドライバ段ＩＣダイとＧａＮ最終段ＩＣダイとを有する２段増幅器が主およびピーキング増幅経路に組み込まれる例示的な実施形態を図９に示す。当業者であれば、本明細書の記載に基づいて、他の実施形態が、主増幅器経路および複数ピーキング増幅器経路内にシリコンドライバ段ＩＣダイとＧａＮ最終段ＩＣダイとを有する２段増幅器を含み得ることが理解されよう。
【０１１９】
より具体的には、図９は、主増幅経路とピーキング増幅経路とを有するドハティ電力増幅器を含むＲＦ増幅器デバイス９００の例の上面図であり、例示的な実施形態によれば、主増幅経路は、シリコンドライバ段ＩＣダイ９１０とＧａＮ最終段ＩＣダイ９８０とを含み、ピーキング増幅経路も、シリコンドライバ段ＩＣダイ９１１とＧａＮ最終段ＩＣダイ９８１とを含む。ＲＦ増幅器デバイス９００は、以下、「ドハティ電力増幅器モジュール」と代替的に称されることがある。簡潔にするために、図１〜図５の実施形態における同様の対応部分を有する図９の構成要素および回路の多くは、以下で詳細に論じられない。図１〜図５に関連して上述した対応する構成要素の詳細は、図９と関連して以下に説明する対応する構成要素にも適用されることを意図している。繰り返すが、増幅器９００の様々な構成要素は、図１〜図５に示された構成要素に対応する。より具体的には、図９と図１〜図５との間の対応する構成要素は、同じ下２桁の数字を有する（例えば、構成要素２２０および９２０は対応する構成要素であり、構成要素４０６および９０６は対応する構成要素である）。
【０１２０】
ドハティ電力増幅器モジュール９００は、少なくとも１つの誘電体層（例えば、ＦＲ‐４、セラミック、または他のＰＣＢ誘電体材料から形成される）と、２つ以上の導電層とを含む多層ＰＣＢ９０６の形態の基板を含む。一実施形態では、ＰＣＢ９０６の上面の導電層は、パターニングされた導電層である。パターニングされた上部導電層の一部から形成された様々な導電性特徴（例えば、導電性パッドおよびトレース）は、ダイ９１０，９１１，９８０，９８１および他のディスクリート構成要素の取り付けポイントとして機能し得、また、ダイ９１０，９１１，９８０，９８１および他のディスクリート構成要素間の電気接続を提供し得る。別の導電層は、接地基準面として機能し得る。いくつかの実施形態では、１つ以上の追加のパターニングされた導電層は、ダイ９１０，９１１，９８０，９８１、ディスクリート構成要素、および接地基準面の間の導電性接続を提供し得る。一実施形態によれば、外部アクセス可能な導電性ランディングパッドを提供するために底部導電層が利用され、いくつかの例示的なランディングパッド９０１，９０９，９５８，９５９の位置は、図９に破線ボックスで示されている。これらのランディングパッド（特に図示せず）は、ドハティ電力増幅器モジュール９００をＲＦシステムの他の部分に電気接続を提供する別個の基板（図示せず）上に表面実装することを可能にする。モジュール９００は、ランドグリッドアレイ（ＬＧＡ）モジュールとして示されているが、代わりに、モジュール９００は、ピングリッドアレイモジュール、ＱＦＮモジュール、または別のタイプのパッケージとしてパッケージングされ得る。
【０１２１】
ドハティ電力増幅器モジュール９００はさらに、ＲＦ信号入力端子と、電力スプリッタ９０２と、カスケード結合されたシリコンドライバ段ＩＣダイ９１０とＧａＮ最終段ＩＣダイ９８０とを含む２段主増幅器と、カスケード結合されたシリコンドライバ段ＩＣダイ９１１とＧａＮ最終段ＩＣダイ９８１とを含む２段ピーキング増幅器と、様々な位相シフトおよびインピーダンス整合要素と、合成器とを含む。ＰＣＢ９０６の底面に露出された導電性ランディングパッド９０１は、モジュール９００のＲＦ信号入力端子として機能する。１つ以上の導電性構造（例えば、ビア、トレースおよび／またはワイヤボンド）を通じて、ランディングパッド９０１は、電力スプリッタ９０２への入力部に電気的に結合される。
【０１２２】
ＰＣＢ９０６の実装面に結合される電力スプリッタ９０２は、図９では単一要素として示されているが、１つ以上のディスクリートのダイおよび／または構成要素を含み得る。電力スプリッタ９０２は、入力端子と２つの出力端子とを含む。入力端子は、入力ＲＦ信号を受信するために、１つ以上の導電性構造（例えば、ビア、トレース、および／またはワイヤボンド）を介してランディングパッド９０１に電気的に結合される。電力スプリッタ９０２の出力端子は、１つ以上の導電性構造（例えば、ビア、トレース、および／またはワイヤボンド）を介して、主増幅器およびピーキング増幅器の入力９２０，９２１にそれぞれ電気的に結合される。
【０１２３】
電力スプリッタ９０２は、ランディングパッド９０１を介して受信された入力ＲＦ信号の電力を、電力スプリッタ９０２の出力端子で生成される第１および第２のＲＦ信号に分割するように構成される。さらに、電力スプリッタ９０２は、出力端子にて提供されるＲＦ信号間に約９０度の位相差を与えるように構成された１つ以上の位相シフト要素を含み得る。電力スプリッタ９０２の出力部で生成された第１および第２のＲＦ信号は、等しいまたは不等な電力を有し得る。
【０１２４】
電力スプリッタの第１の出力部は、主増幅器経路に（すなわち主増幅器に）電気的に結合され、電力スプリッタの第２の出力部は、ピーキング増幅器経路に（すなわちピーキング増幅器に）電気的に結合される。図示された実施形態では、第２の電力スプリッタ出力で生成されたＲＦ信号は、第１の電力スプリッタ出力で生成されたＲＦ信号から約９０度だけ遅延される。換言すれば、ピーキング増幅器経路に提供されるＲＦ信号は、主増幅器経路に提供されるＲＦ信号から約９０度だけ遅延される。
【０１２５】
電力スプリッタ９０２によって生成された第１のＲＦ信号は、シリコンドライバ段ＩＣダイ９１０と、ＧａＮ最終段ＩＣダイ９８０と、位相シフト要素９０３とを含む主増幅器経路を介して増幅される。電力スプリッタ９０２によって生成された第２のＲＦ信号は、シリコンドライバ段ＩＣダイ９１１、ＧａＮ最終段ＩＣダイ９８１を含むピーキング増幅器経路を介して増幅される。
【０１２６】
主増幅器経路のシリコンドライバ段ＩＣダイ９１０およびＧａＮ最終段ＩＣダイ９８０は、シリコンドライバ段ＩＣダイ９１０の入力端子９２０（主増幅器入力部に対応する）とＧａＮ最終段ＩＣダイ９８０の出力端子９９２（主増幅器出力に対応する）との間のカスケード構成でともに電気的に結合される。シリコンドライバ段ＩＣダイ９１０は、複数の集積回路を含む。一実施形態では、ダイ９１０の集積回路は、一実施形態における、入力端子９２０（例えば、入力端子１２０，２２０，９０２，４２０）と、出力端子９２２（例えば、出力端子１２２，２２２，３２２，４２２）と、入力インピーダンス整合回路９３０（例えば、回路１３０，２３０，３３０，４３０）と、シリコンパワートランジスタ９４０（例えば、トランジスタ１４０，２４０，３４０〜３４４，４４０）と、段間インピーダンス整合回路９５０の集積部分（例えば、１５０，２５０，３５０，４５０）と、バイアス電圧制御回路９６０（例えば、回路１６０，２６０，３６０，４６０）と、高調波制御回路９７０の集積部分（例えば、回路１７０，２７０，３７０，４７０）とを含む。シリコンドライバ段ＩＣダイ９１０内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。
【０１２７】
電力分割器９０２の第１の出力部は、様々な導電性トレース、回路、およびワイヤボンドまたは他のタイプの電気接続（例えば、接続２０３，３０３，４０３に対応する）を介して、シリコンドライバ段ＩＣダイ９１０の入力端子９２０に電気的に結合される。バイアスランド９５８は、追加の導電性構造、ワイヤボンド（または他のタイプの電気接続）、および端子（例えば、端子１５８，２５８，３５８または４５８）を介して、対応する、ＧａＮトランジスタ９８２のバイアス電圧制御回路９６０に電気的に結合される。図９には示されていないが、追加のバイアスランドは、シリコントランジスタのゲートおよびドレイン用のバイアス電圧制御回路に電気的に結合され得る。
【０１２８】
ＧａＮ最終段ＩＣダイ９８０は、複数の集積回路を含む。一実施形態では、ダイ９８０の集積回路は、入力端子９９０（例えば、入力端子１９０，２９０，３９０，４９０）と、出力端子９９２（例えば、出力端子１９２，２９２，３９２，４９２）と、ＧａＮパワートランジスタ９８２（例えば、トランジスタ１８２，２８２，３８２，４８２）とを含む。ＧａＮ最終段ＩＣダイ９８０内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。
【０１２９】
シリコンドライバ段ＩＣダイ９１０の出力端子９２２は、ワイヤボンドアレイ９７４または他のタイプの電気接続（例えば、接続１７４，２７４，３７４，４７４に対応する）を介してＧａＮ最終段ＩＣダイ９８０の入力端子９９０に電気的に結合される。入力端子９９０は、ＧａＮパワートランジスタ９８２のゲートに電気的に結合される。ＧａＮパワートランジスタ９８２のゲートはまた、１つ以上のワイヤボンド９７８または別のタイプの電気接続（例えば、接続１７８，２７８，３７８，４７８に対応する）を、シリコンドライバ段ＩＣダイ９１０内の高調波制御回路９７０の集積部分に電気的に結合される。
【０１３０】
増幅された第１のＲＦ信号は、ＧａＮ最終段ＩＣダイ９８０の出力端子９９２において生成される。一実施形態によれば、出力端子９９２は、（例えば、ワイヤボンド９７９または別のタイプの電気接続を介して）位相シフト要素９０３に電気的に結合される。一実施形態によれば、位相シフト要素９０３は、ＧａＮ最終段ＩＣダイ９８０の出力端子９９２に近接する第１の端部と、ＧａＮ最終段ＩＣダイ９８１の出力端子９９３に近接する第２の端部とを有する。例えば、位相シフト要素９０３は、ラムダ／４（λ／４）伝送線路（例えば、９０度の電気長を有するマイクロストリップ伝送線路）を用いて実装され得、これは、その第１および第２の端部間に延在する。位相シフト要素９０３は、信号が位相シフト要素の第１の端部からその第２の端部へ移動するときに、増幅された第１のＲＦ信号に約９０度の相対位相シフトを与え得る。
【０１３１】
上述したように、電力スプリッタ９０２によって生成された第２のＲＦ信号は、シリコンドライバ段ＩＣダイ９１１とＧａＮ最終段ＩＣダイ９８１とを含むピーキング増幅器経路を介して増幅される。ピーキング増幅器経路のシリコンドライバ段ＩＣダイ９１１およびＧａＮ最終段ＩＣダイ９８１は、シリコンドライバ段ＩＣダイ９１１の入力端子９２１（ピーキング増幅器入力部に対応する）とＧａＮ最終段ＩＣダイ９８１の出力端子９９３（ピーキング増幅器出力に対応する）との間にカスケード構成で電気的にともに結合される。シリコンドライバ段ＩＣダイ９１１は、複数の集積回路を含む。一実施形態では、ダイ９１１の集積回路は、一実施形態における、入力端子９２１（例えば、入力端子１２０，２２０，９０２，４２０）と、出力端子９２３（例えば、出力端子１２２，２２２，３２２，４２２）と、入力インピーダンス整合回路９３１（例えば、回路１３０，２３０，３３０，４３０）と、シリコンパワートランジスタ９４１（例えば、トランジスタ１４０，２４０，３４０〜３４４，４４０）と、段間インピーダンス整合回路９５１の集積部分（例えば、回路１５０，２５０，３５０，４５０）と、バイアス電圧制御回路９６１（例えば、回路１６０，２６０，３６０，４６０）と、高調波制御回路９７１の集積部分（例えば、回路１７０，２７０，３７０，４７０）とを含む。シリコンドライバ段ＩＣダイ９１１内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。
【０１３２】
電力分割器９０２の第２の出力部は、様々な導電性トレース、回路、およびワイヤボンドまたは別のタイプの電気接続（例えば、接続２０３，３０３，４０３に対応する）を介して、シリコンドライバ段ＩＣダイ９１１の入力端子９２１に電気的に結合される。バイアスランド９５９は、追加の導電性構造、ワイヤボンド（または別のタイプの電気接続）、および端子（例えば端子１５８，２５８，３５８または４５８）を介して、対応する、ＧａＮトランジスタ９８３のバイアス電圧制御回路９６１に電気的に結合される。図９には示されていないが、追加のバイアスランドは、シリコントランジスタのゲートおよびドレイン用のバイアス電圧制御回路に電気的に結合され得る。
【０１３３】
ＧａＮ最終段ＩＣダイ９８１は、複数の集積回路を含む。一実施形態では、ダイ９８１の集積回路は、入力端子９９１（例えば、入力端子１９０，２９０，３９０，４９０）と、出力端子９９３（例えば、出力端子１９２，２９２，３９２，４９２）と、ＧａＮパワートランジスタ９８３（例えば、トランジスタ１８２，２８２，３８２，４８２）とを含む。ＧａＮ最終段ＩＣダイ９８１内の様々な回路および構成要素は、図１〜図５に関連して先に説明したように構成され、電気的にともに結合され得る。
【０１３４】
シリコンドライバ段ＩＣダイ９１１の出力端子９２３は、ワイヤボンドアレイ９７５または別のタイプの電気接続（例えば、接続１７４，２７４，３７４，４７４に対応する）を介してＧａＮ最終段ＩＣダイ９８１の入力端子９９１に電気的に結合される。入力端子９９１は、ＧａＮパワートランジスタ９８３のゲートに電気的に結合される。ＧａＮパワートランジスタ９８３のゲートはまた、１つ以上のワイヤボンド９７７または別のタイプの電気接続（例えば、接続１７８，２７８，３７８，４７８）を介して、シリコンドライバ段ＩＣダイ９１１内の高調波制御回路９７１の集積部分に電気的に結合される。
【０１３５】
カスケード結合されたピーキング増幅器ダイ９１１，９８１を通る信号経路は、ＲＦ入力端子９２１からＲＦ出力端子９９３まで延在する方向にあり、その方向は矢印９１３で示されている。逆に、カスケード結合された主増幅器ダイ９１０，９８０を通る信号経路は、シリコンドライバ段ＩＣダイ入力端子９２０からＧａＮ最終段ＩＣダイ出力端子９９２まで延在する方向にあり、その方向は矢印９１１で示されている。図９に見られるように、カスケード結合されたピーキング増幅器ダイ９１１，９８１およびカスケード結合された主増幅器ダイ９１０，９８０を通る信号経路は、著しく異なる方向に延在しており、より具体的には、信号経路は図９の実施形態では直交している。言い換えれば、ダイ９１１，９８１を通るＲＦ信号経路は、ダイ９１０，９８０を通るＲＦ信号経路に直交している。ダイ９１０，９１１，９８０，９８１が互いに比較的近接して配置され得るとしても、それらの直交方位は、主およびピーキング増幅器経路を通って搬送され増幅される信号間の結合を大幅に低減し得る。
【０１３６】
いずれにせよ、増幅された第２のＲＦ信号は、ＲＦ出力端子９９３においてＧａＮ最終段ＩＣダイ９８１により生成される。一実施形態によれば、ＲＦ出力端子９９３は、（例えば、ワイヤボンド９０４または別のタイプの電気接続を介して）位相シフト要素９０３の第２の端部に電気的に結合される。したがって、ＧａＮ最終段ＩＣダイ９８０によって生成された増幅された第１のＲＦ信号はＲＦ出力端子９９３に搬送され、出力端子９９３は、増幅された第１および第２のＲＦ信号についての加算ノード９０５として機能する。第１および第２のＲＦ信号に別個に与えられた様々な位相シフトが実質的に等しい場合、増幅された第１および第２のＲＦ信号は加算ノード９０５において実質的に同相で合成される。
【０１３７】
ＲＦ出力端子９９３（および、したがって加算ノード９０５）は、出力ネットワーク９０８に（例えば、ワイヤボンド９０７または別のタイプの電気接続を介して）電気的に結合され、これは、適切な負荷インピーダンスを主およびピーキング増幅器ダイ９８０，９８１のそれぞれに提示するよう機能する。さらに、出力ネットワーク９０８は、示されているように、デカップリングコンデンサを含み得る。詳細は図９には示されていないが、出力ネットワーク９０８は、所望のインピーダンス整合を提供するために、様々な導電性トレース、追加のディスクリート構成要素、および／または集積構成要素（例えば、コンデンサ、インダクタ、および／または抵抗器）を含み得る。出力ネットワーク９０８は、ＰＣＢ９０６を介して、ＰＣＢ９０６の底面に露出した導電性ランディングパッド９０９に電気的に結合される。ランディングパッド９０９は、ドハティ電力増幅器モジュール９００のＲＦ出力ノードとして機能する。
【０１３８】
多段増幅器の一実施形態は、第１のダイと、第２のダイと、ダイ間の接続とを含む。第１のダイは、ＩＩＩ‐Ｖ族半導体基板と、第１のＲＦ信号入力端子と、第１のＲＦ信号出力端子と、第１のトランジスタとを含む。第１のトランジスタは、第１のＲＦ信号入力端子に電気的に結合された制御端子と、第１のＲＦ信号出力端子に電気的に結合された電流導通端子とを有する。第２のダイは、第２のタイプの半導体基板と、第２のＲＦ信号入力端子と、第２のＲＦ信号出力端子と、第１の二次回路と、第２のＲＦ信号入力端子と第２のＲＦ信号出力端子との間の増幅経路とを含む。増幅経路は、制御端子と電流導通端子とを有する第２のトランジスタを含む。第２のトランジスタの制御端子は第２のＲＦ信号入力端子に電気的に結合され、第２のトランジスタの電流導通端子は第２のＲＦ信号出力端子に電気的に結合される。第１の二次回路は、第１のトランジスタの制御端子に電気的に結合され、第１の二次回路は、最終段バイアス回路および最終段高調波制御回路から選択される。接続は、第２のＲＦ信号出力端子と第１のＲＦ信号入力端子との間に電気的に結合される。
【０１３９】
前述の詳細な説明は、本質的に単なる例示であり、本主題の実施形態またはそのような実施形態の用途および使用を限定することを意図するものではない。例えば、上記の説明では、様々な実施形態におけるＧａＮ最終段ＩＣダイの使用について論じているが、他の実施形態では、他のタイプのＩＩＩ‐Ｖ族トランジスタ（例えば、ＧａＡｓトランジスタ、ＩｎＰトランジスタなど）を最終段ＩＣダイとして使用し得る。
【０１４０】
本明細書で使用される場合、「例示（的）」という用語は、「例、事例、または例示としての役割を果たす」ことを意味する。例示として本明細書に記載されたいずれの実施態様も、必ずしも他の実施態様よりも好ましいかまたは有利であると解釈されるわけではない。さらに、先行技術分野、背景、または詳細な説明に示された明示または黙示の理論に拘束される意図はない。
【０１４１】
本明細書に含まれる様々な図に示される接続線は、様々な要素間の例示的な機能的関係および物理的結合の両方または一方を表すことが意図されている。主題の実施形態には、多くの代替的または追加的機能関係または物理的接続が存在し得ることに留意されたい。さらに、特定の用語は、参照のみの目的のために本明細書中で使用され得、したがって限定することを意図するものではなく、用語「第１」、「第２」および構造を指す他のそのような数値用語は、文脈によって明確に示されていない限り、シーケンスまたは順序を暗示しない。
【０１４２】
本明細書で使用される場合、「ノード」は、所与の信号、論理レベル、電圧、データパターン、電流、または量が存在する、任意の内部または外部基準点、接続点、接合、信号線、導電要素などを意味する。さらに、２つ以上のノードは、１つの物理的要素によって実現され得る（および、２つ以上の信号は、共通ノードで受信または出力されたとしても、多重化、変調、または別様に区別されることができる）。
【０１４３】
前述の説明は、ともに「接続された」または「結合された」要素またはノードまたは特徴を指す。本明細書で使用される場合、別段の明示的な記載がない限り、「接続された」とは、ある要素が別の要素に直接接合されている（または直接通信する）ことを意味し、必ずしも機械的に接合されている必要はない。同様に、別段の明示的な記載がない限り、「結合された」とは、ある要素が別の要素に直接的または間接的に接合されている（または直接的もしくは間接的に、電気的にまたは別様に通信する）ことを意味し、必ずしも機械的に接合されている必要はない。したがって、図面に示される概略図は、要素の１つの例示的な配置を示しているが、図示された主題の実施形態に追加の介在要素、デバイス、特徴または構成要素が存在し得る。
【０１４４】
少なくとも１つの例示的な実施形態が前述の詳細な説明で提示されているが、膨大な数の変形例が存在することを理解されたい。本明細書に記載された１つまたは複数の例示的な実施形態は、特許請求の範囲に記載された主題の、範囲、適用可能性または構成を決して限定するものではないことを理解されたい。むしろ、上述の詳細な説明は、記載された１つまたは複数の実施形態を実装するための便利なロードマップを当業者に提供するであろう。この特許出願を出願した時点での既知の均等物および予見可能な均等物を含む、特許請求の範囲によって規定される範囲から逸脱することなく、要素の機能および配置に様々な変更を加えることができることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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