(57)【要約】【課題】溝の側面にドリフト領域が形成されたスーパージャンクション構造を有し、且つ高い耐圧を得られる半導体装置及び半導体装置の製造方法を提供する。【解決手段】基板１０と、基板１０の主面に形成された溝１００の一方の側面に接して形成され、溝１００が基板１０の主面と平行に延伸する方向に沿って第１導電型の第１ドリフト領域２１と第２導電型の第２ドリフト領域２２が交互に配置された半導体層２０と、オン状態において基板１０の主面と垂直な方向に半導体層２０を流れる主電流の電流経路の一方の端部である第１の主電極３１と、半導体層２０を介して第１の主電極３１と対向して配置された、電流経路の他方の端部である第２の主電極３２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面に形成された溝の一方の側面に接して形成され、前記溝が前記基板の主面と平行に延伸する方向に沿って第１導電型の第１ドリフト領域と第２導電型の第２ドリフト領域が交互に配置された半導体層と、
オン状態において前記基板の主面と垂直な方向に前記半導体層を流れる主電流の電流経路の一方の端部である第１の主電極と、
前記半導体層を介して前記第１の主電極と対向して配置された、前記電流経路の他方の端部である第２の主電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記基板が絶縁性を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ドリフト領域が前記第１の主電極と電気的に接続していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電流経路において前記主電流が遮断されたオフ状態において、前記第１ドリフト領域と前記第２ドリフト領域の境界に形成されるｐｎ接合から伸びる空乏層によって前記第１ドリフト領域及び前記第２ドリフト領域の少なくとも一部が空乏化されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ドリフト領域が、オン状態において前記第１の主電極と電気的に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の主電極と前記第２の主電極の一方が前記溝の外側に配置され、他方が前記溝の底面に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の主電極と前記第２の主電極が、前記溝を挟んで前記溝の外側にそれぞれ配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記第１ドリフト領域の端部に接続して前記溝の底部の角部に配置された第２導電型の電界緩和領域を更に備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１ドリフト領域の上面に配置された絶縁膜と、
前記絶縁膜を介して前記第１ドリフト領域の上方に前記第１ドリフト領域に沿って配置され、前記第１の主電極と電気的に接続された電界緩和電極と
を更に備えることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２ドリフト領域が前記溝の底部まで延在することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第２ドリフト領域の膜厚が前記第１ドリフト領域よりも厚く、前記第２ドリフト領域が前記第１ドリフト領域よりも前記基板の主面から深い位置まで形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１の主電極が前記第１ドリフト領域との間にエネルギー障壁を有して形成され、
前記第２の主電極が前記第１ドリフト領域とオーミック接続され、
前記第１の主電極をアノード電極とし、前記第２の主電極をカソード電極とするダイオードとして動作することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１の主電極と前記第２の主電極との間に配置された制御電極を更に備え、
前記第１の主電極及び前記第２の主電極が前記第１ドリフト領域とオーミック接続され
前記制御電極によって前記電流経路を流れる前記主電流を制御するトランジスタとして動作することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１４】
前記基板の主面の面法線方向に沿って前記制御電極の上方に前記第１の主電極が配置されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
基板の主面に溝を形成する工程と、
前記溝の一方の側面に接する半導体層を、前記溝が前記基板の主面と平行に延伸する方向に沿って第１導電型の第１ドリフト領域と第２導電型の第２ドリフト領域が交互に配置されるように形成する工程と、
前記基板１０の主面と垂直な方向に前記半導体層を流れる主電流の電流経路の一方の端部である第１の主電極を形成する工程と、
前記半導体層を介して前記第１の主電極と対向させて、前記電流経路の他方の端部である第２の主電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１ドリフト領域及び前記第２ドリフト領域を前記基板へのイオン注入によって形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１ドリフト領域及び前記第２ドリフト領域を前記基板でのエピタキシャル成長によって形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
第１導電型のドリフト領域と第２導電型のドリフト領域を交互に配置してｐｎ接合が周期的に形成されたスーパージャンクション（ＳＪ）構造の半導体装置は、高耐圧且つ低オン抵抗であるという特性を有する。ＳＪ構造の半導体装置では、例えばｎ型不純物の濃度を高くしたドリフト領域を電流が流れ、オン抵抗を下げることができる。一方、逆バイアス時ではｐｎ接合から伸びる空乏層によってドリフト領域が空乏化されて、高耐圧が確保される。
【０００３】
基板の主面に形成した溝の側面に沿って、基板の主面に対して垂直にドリフト領域を配置する構造が開示されている（特許文献１参照。）。この構造により、ドリフト領域の面積の増大に起因する単位面積当たりのオン抵抗の増大を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−１８１３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＪ構造において高い耐圧を得るために、オフ状態においてドリフト領域を完全に空乏化させることが必要である。このため、ｐ型のドリフト領域のｐ型不純物の総量とｎ型のドリフト領域のｎ型不純物の総量との比を１近傍に設定する。一般的に、ｐ型のドリフト領域の膜厚とｐ型不純物濃度との積と、ｎ型のドリフト領域の膜厚とｎ型不純物濃度との積が同等であるようにする。
【０００６】
しかしながら、溝の側面の面法線方向にｐ型のドリフト領域とｎ型のドリフト領域を重ねて形成する場合、ｐ型のドリフト領域とｎ型のドリフト領域とでは、膜厚と不純物濃度との積を同等にすることは困難である。例えば、ｐ型のドリフト領域とｎ型のドリフト領域とで不純物の総量を溝の側面において同等にしようとすると、溝の側面と底面が接する角部においてｐ型のドリフト領域とｎ型のドリフト領域の厚みが異なってしまう。即ち、イオン注入によって先に形成されるｐ型のドリフト領域の膜厚が、後から形成されるｎ型のドリフト領域よりも厚くなる。このため、溝の側面にドリフト領域を形成したＳＪ構造の半導体装置において高い耐圧を得ることが困難であった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、溝の側面にドリフト領域が形成されたスーパージャンクション構造を有し、且つ高い耐圧を得られる半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、基板の主面に形成された溝の側面に沿って第１導電型の第１ドリフト領域と第２導電型の第２ドリフト領域が交互に配置された半導体層と、半導体層を介して配置され、基板の主面と垂直な方向に半導体層を流れる主電流の電流経路のそれぞれの端部である第１の主電極及び第２の主電極とを備えることを要旨とする。
【０００９】
本発明の他の態様に係る半導体装置の製造方法は、基板の主面に溝を形成する工程と、溝の側面に沿って第１導電型の第１ドリフト領域と第２導電型の第２ドリフト領域が交互に配置された半導体層を形成する工程と、基板の主面と垂直な方向に半導体層を流れる主電流の電流経路のそれぞれの端部である第１の主電極及び第２の主電極を、半導体層を介して互いに対向させて形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、溝の側面にドリフト領域が形成されたスーパージャンクション構造を有し、且つ高い耐圧を得られる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図２】本発明の第１の実施形態に係る半導体装置の空乏層の広がりを説明するための模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その６）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その７）。
【図１０】本発明の第２の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。
【図１６】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その６）。
【図１７】本発明の第２の実施形態の第１の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図１８】本発明の第２の実施形態の第２の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図１９】本発明の第２の実施形態に係る半導体装置の電界分布の計算結果を示す模式図である。
【図２０】本発明の第２の実施形態の第３の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図２１】本発明の第２の実施形態の第３の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図２２】本発明の第２の実施形態の第４の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図２３】本発明の第３の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図２４】本発明の第３の実施形態に係る半導体装置を用いて構成されるフルブリッジ回路のハーフブリッジ部分を示す回路図である。
【図２５】本発明のその他の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１２】
図面を参照して、実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００１３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、基板１０と、基板１０の主面に形成された溝１００の一方の側面に接して形成された半導体層２０を備える。半導体層２０は、溝１００が主面と平行に延伸する方向（長手方向）に沿って複数の第１導電型の第１ドリフト領域２１と複数の第２導電型の第２ドリフト領域２２が交互に配置された構成である。なお、半導体層２０が接する側面に対向する溝１００の側面には半導体層２０は接していない。
【００１４】
上記のように、図１に示した半導体装置は、溝１００の長手方向に沿って複数のｐｎ接合が配列されたＳＪ構造を有する。即ち、逆バイアス時にｐｎ接合から伸びる空乏層によって第１ドリフト領域２１及び第２ドリフト領域２２が空乏化されて、高い耐圧が得られる。
【００１５】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。
【００１６】
基板１０には、例えば絶縁性を有する炭化珪素（ＳｉＣ）基板を使用する。ここで、「絶縁性を有する」基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、以下では、代表的な４ＨのＳｉＣ基板を基板１０として使用する場合を説明する。
【００１７】
図１に示す半導体装置は、第１の主電極３１と、半導体層２０を介して第１の主電極３１と対向して配置された第２の主電極３２を更に備える。第１の主電極３１は溝１００の外側で基板１０の主面に配置され、第２の主電極３２は溝１００の底面に配置されている。なお、第２ドリフト領域２２は第１の主電極３１と電気的に接続している。これにより、オフ状態のときに第１ドリフト領域２１と第２ドリフト領域２２の間に適切な電位差が生じて、第１ドリフト領域２１と第２ドリフト領域２２が空乏化しやすくなる。
【００１８】
また、溝１００の底面における第２の主電極３２と接合部分には、半導体層２０に第１導電型の第３ドリフト領域２３が形成されている。溝１００の角部には電界が集中しやすいが、第３ドリフト領域２３によって電界の集中が緩和され、半導体装置の耐圧が向上する。なお、第３ドリフト領域２３は必要に応じて形成すればよい。
【００１９】
第１の主電極３１は、オン状態において半導体層２０を流れる主電流の電流経路の一方の端部である。第２の主電極３２は、電流経路の他方の端部である。図１に示した半導体装置は、第１の主電極３１が第１ドリフト領域２１との間にエネルギー障壁を有して形成され、第２の主電極３２が第１ドリフト領域２１とオーミック接続されている。即ち、図１に示した半導体装置は、第１の主電極３１と第２の主電極３２間で主電流が流れるダイオードである。以下において、第１の主電極３１をアノード電極、第２の主電極３２をアノード電極として、第１の実施形態を説明する。
【００２０】
アノード電極３１に、仕事関数の高いニッケル（Ｎｉ）材、プラチナ（Ｐｔ）材などの金属、若しくはｐ型不純物の高濃度にドープしたシリコン膜などの、第１ドリフト領域２１との間にショットキー接合若しくはｐｎ接合を形成する材料を用いる。一方、カソード電極３２に、チタン（Ｔｉ）などの仕事関数の低い金属、若しくは高濃度にｎ型不純物をドープしたシリコン膜などの、第１ドリフト領域２１とオーミック接続する材料を用いる。
【００２１】
以下に、図１に示した半導体装置の基本的な動作について説明する。
【００２２】
オン動作では、アノード電極３１を基準電位としてカソード電極３２に低い電圧（順方向電圧）を印加することで、アノード電極３１と第１ドリフト領域２１間のエネルギー障壁が低くなる。このため、第１ドリフト領域２１からアノード電極３１に電子が流れ込むようになり、アノード電極３１からカソード電極３２に電流（順方向電流）が流れる。
【００２３】
オフ動作では、アノード電極３１を基準電位としてカソード電極３２に高い電圧（逆方向電圧）を印加することにより、アノード電極３１と第１ドリフト領域２１間のエネルギー障壁が高くなる。このため、第１ドリフト領域２１からアノード電極３１に電子が流れなくなる。この時、アノード電極３１から第１ドリフト領域２１の内部に空乏層が広がる。
【００２４】
また、図２に矢印で示すように、第１ドリフト領域２１と第２ドリフト領域２２の界面からも空乏層２００が広がる。そして、ある程度まで逆方向電圧が大きくなると、第１ドリフト領域２１と第２ドリフト領域２２はともに完全に空乏した状態（ピンチオフ状態）となる。
【００２５】
第１ドリフト領域２１と第２ドリフト領域２２がピンチオフ状態になることにより、ＳＪ構造の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。これにより、半導体装置の耐圧が向上する。
【００２６】
図１に示した半導体装置では、アノード電極３１が溝１００の外側に配置され、カソード電極３２が溝１００の底面に配置されて、溝１００の側面に第１ドリフト領域２１と第２ドリフト領域２２を配置している。このため、アノード電極３１とカソード電極３２間の基板１０の主面と水平な距離（以下において「水平距離」という。）を増加させることなく、アノード電極３１とカソード電極３２間の距離を拡張することができる。このため、チップ面積を増大させずに、オフ動作でアノード電極３１からカソード電極３２に伸びる空乏層の幅を広げて、半導体装置に印加される最大電界を下げることができる。これにより、図１に示した半導体装置について、単位チップ面積当たりのオン抵抗を増加させることなく、高耐圧化することができる。
【００２７】
以下に、図３〜図９を参照して、本発明の第１の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
【００２８】
先ず、ノンドープの炭化珪素絶縁半導体である基板１０の主面に、溝１００を形成する。エッチング法によって溝１００を形成するために、基板１０の主面にマスク材１１１を形成する（図３参照。）。マスク材１１１としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、マスク材１１１上にフォトレジスト材をパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィ技術を用いる。パターニングされたフォトレジスト材をマスクにして、マスク材１１１をエッチングする。エッチング法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いる。次にフォトレジスト材を酸素プラズマや硫酸などで除去する。このようにして形成したマスク材１１１をエッチングマスクとして、ドライエッチングによって基板１０を選択的にエッチングし、図３に示すように溝１００を形成する。
【００２９】
次に、溝１００の一方の側面に接する半導体層２０を、溝１００の長手方向に沿って第１導電型の第１ドリフト領域２１と第２導電型の第２ドリフト領域２２が交互に配置されるように形成する。
【００３０】
即ち、図４に示すように、イオン注入によって第１ドリフト領域２１を基板１０の上面及び溝１００の一方の側面に形成する。溝１００の側面に第１ドリフト領域２１を形成するために、イオン斜め注入を行う。その後、図５に示すように、第１ドリフト領域２１を覆うマスク材１１２を、マスク材１１１と同様にフォトリソグラフィ技術を用いて形成する。そして、マスク材１１２をマスクとして、イオン注入によって基板１０に第２ドリフト領域２２を選択的に形成する。
【００３１】
その後、図６に示すように、第３ドリフト領域２３を形成する領域が露出するように、基板１０にマスク材１１３を形成する。そして、マスク材１１３をマスクに用いたイオン注入によって、基板１０に第３ドリフト領域２３を形成する。
【００３２】
ここまでの工程におけるイオン注入では、例えば、ｎ型不純物として窒素（Ｎ）を用い、ｐ型不純物としてアルミニウム（Ａｌ）やボロン（Ｂ）を用いる。なお、基板１０の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。そして、イオン注入した不純物を熱処理することで活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。
【００３３】
なお、第１ドリフト領域２１と第３ドリフト領域２３の不純物濃度は、１Ｅ１５／ｃｍ3〜１Ｅ１９／ｃｍ3程度が好適である。また、第２ドリフト領域２２の不純物濃度は、１Ｅ１５／ｃｍ3〜１Ｅ／ｃｍ3程度が好適である。
【００３４】
ところで、オフ状態でＳＪ構造を完全に空乏化させて高い耐圧を得るためには、ｐ型のドリフト領域のｐ型不純物の総量とｎ型のドリフト領域のｎ型不純物の総量との比を１近傍に設定する必要がある。このため、第１ドリフト領域２１のｎ型不純物の濃度Ｎｄ、第２ドリフト領域２２のｐ型不純物の濃度Ｎａ、第１ドリフト領域２１の幅Ｗｎ、第２ドリフト領域２２の幅Ｗｐが以下の式（１）を満たすことにより、高い耐圧を得られる：
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ  ・・・（１）
幅Ｗｎと幅Ｗｐは、第１ドリフト領域２１と第２ドリフト領域２２が繰り返し配列される方向の幅である。
【００３５】
次に、オン状態において溝１００の深さ方向に第１ドリフト領域２１を流れる主電流の電流経路の一方の端部であるアノード電極３１と、半導体層２０を介してアノード電極３１と対向する、電流経路の他方の端部であるカソード電極３２を形成する。そのために、半導体層２０の端部に、アノード電極３１とカソード電極３２を配置する溝を形成する。即ち、図７に示すように、アノード電極３１とカソード電極３２を形成する領域が露出するようにマスク材１１４をパターニングし、マスク材１１４をマスクとするドライエッチングにより半導体層２０の端部をエッチング除去する。
【００３６】
マスク材１１４を除去した後、フォトレジスト材１２１を基板１０と半導体層２０の上面に塗布する。そして、フォトレジスト材１２１をパターニングして、溝１００の外側のアノード電極３１を形成する領域の基板１０を露出させる。そして、図８に示すようにアノード電極３１を形成する。例えば、アノード電極３１に、Ｎｉ材やＰｔ材などの仕事関数の高い、第１ドリフト領域２１とショットキー接合を形成する金属を使用する。アノード電極３１の形成には、電子ビーム（ＥＢ）蒸着法やスパッタ法などを使用する。その後、フォトレジスト材１２１を除去するリフトオフによって、フォトレジスト材１２１の上面に形成された必要のない金属（図示せず）を除去する。
【００３７】
次いで、図９に示すようにフォトレジスト材１２２をパターニングして、溝１００の底面にカソード電極３２を形成する。カソード電極３２に、Ｔｉ材などの仕事関数の低い、第１ドリフト領域２１とオーミック接続する金属を用いる。その後、フォトレジスト材１２２の上面に形成された必要のない金属膜（図示せず）を除去するリフトオフのために、フォトレジスト材１２２を除去する。以上により、図１に示した半導体装置が完成する。
【００３８】
上記では、第１ドリフト領域２１と第２ドリフト領域２２を基板１０へのイオン注入によって形成する例を説明した。しかし、基板１０でのエピタキシャル成長によって、第１ドリフト領域２１と第２ドリフト領域２２を基板１０上に形成してもよい。なお、イオン注入によって第１ドリフト領域２１と第２ドリフト領域２２を形成することにより、エピタキシャル成長によって形成する場合よりも製造コストを低減できる。一方、エピタキシャル成長によって形成することによって、第１ドリフト領域２１と第２ドリフト領域２２をより厚く形成することが可能となり、単位面積当たりのオン抵抗を低減する効果を得られる。
【００３９】
図１に示した半導体装置では、溝１００の長手方向に沿って第１ドリフト領域２１と第２ドリフト領域２２の繰り返しによるＳＪ構造を形成している。このため、異なる導電型のドリフト領域を膜厚方向に配置する場合とは異なり、溝１００の側面と底面の交わる角部においても式（１）で表されるＳＪ構造の高耐圧化に必要な条件を満たすことができる。即ち、ｐ型不純物の総量とｎ型不純物の総量を等しくできる。したがって、逆バイアス時にｐｎ接合から伸びる空乏層によってＳＪ構造の全体が空乏化される。このため、オフ状態において第２ドリフト領域２２と第１ドリフト領域２１の界面と垂直方向に第２ドリフト領域２２から第１ドリフト領域２１に加わる電界が、ＳＪ構造の全体において等しくなる。これにより、ＳＪ構造の全体において電界緩和効果を均等に得ることができる。
【００４０】
上記のように、電流経路において主電流が遮断されたオフ状態において、第１ドリフト領域２１と第２ドリフト領域２２の境界に形成されるｐｎ接合から伸びる空乏層によって、第１ドリフト領域２１及び第２ドリフト領域２２の少なくとも一部が空乏化される。仮に第１ドリフト領域２１及び第２ドリフト領域２２の全部が空乏化されなくても、一部が空乏化されることによっても一定の耐圧が得られる。
【００４１】
図１では、溝１００の側面に第１ドリフト領域２１と第２ドリフト領域２２を形成するために、アノード電極３１が溝１００の外側で基板１０の主面に配置され、カソード電極３２が溝１００の底面に配置されている例を示した。しかし、アノード電極３１を溝１００の底面に配置し、カソード電極３２を溝１００の底面に配置してもよいことはもちろんである。
【００４２】
なお、第２ドリフト領域２２は、溝１００の底部まで延在することが好ましい。溝１００の側面に第１ドリフト領域２１を形成した場合、オフ状態で高電圧が印加された場合に溝１００の底部で電界集中が発生する。この時、第２ドリフト領域２２が溝１００の底部の位置まで伸びていると、第２ドリフト領域２２から延びる空乏層によって溝１００の底部の電界が緩和され、半導体装置の耐圧が向上する効果を得られる。
【００４３】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、図１０に示すように、第１の主電極３１と第２の主電極３２の間に制御電極３３を更に備える。制御電極３３は、第１の主電極３１と第２の主電極３２の間で第１ドリフト領域２１に流れる電流経路の近傍に配置され、電流経路を流れる主電流を制御する。つまり、図１０に示した半導体装置は、制御電極３３を備え、トランジスタとして動作することが図１に示した半導体装置と異なる点である。なお、図１０に示した半導体装置では、第１の主電極３１及び第２の主電極３２が第１ドリフト領域２１とオーミック接続される。その他の構成については、図１に示す第１の実施形態と同様である。
【００４４】
以下において、第１の主電極３１をソース電極、第２の主電極３２をドレイン電極、制御電極３３をゲート電極として、第２の実施形態を説明する。図１０に示すように、ソース電極３１及びゲート電極３３は溝１００の外側で基板１０の主面に配置され、ドレイン電極３２は溝１００の底面に配置されている。
【００４５】
図１０に示す半導体装置では、第２導電型のウェル領域２４と、第１ドリフト領域２１及び第２ドリフト領域２２を挟んでウェル領域２４に対向して配置された高濃度の第１導電型のドレイン領域２６が、溝１００の長手方向に延伸するように配置されている。ウェル領域２４は、溝１００の外部で第１ドリフト領域２１の一方の端部に接続する。ドレイン領域２６は、溝１００の底面でドレイン電極３２と接続するとともに、第１ドリフト領域２１の他方の端部に接続する。更に、ウェル領域２４とソース電極３１との間に、高濃度の第１導電型のソース領域２５が配置されている。ソース領域２５はソース電極３１と半導体層２０のオーミック接続のために配置され、ドレイン領域２６はドレイン電極３２と半導体層２０のオーミック接続のために配置されている。第２ドリフト領域２２とウェル領域２４は、ソース電極３１と同電位に設定される。
【００４６】
図１０に示すように、ゲート絶縁膜４０に周囲を囲まれたゲート電極３３が、ソース領域２５から第１ドリフト領域２１及び第２ドリフト領域２２に達する領域まで、ウェル領域２４を貫通して配置されている。このため、第２ドリフト領域２２の一方の端部はゲート絶縁膜４０に接し、他方の端部はドレイン領域２６に接している。
【００４７】
図１０に示した半導体装置では、オン動作時に、ゲート絶縁膜４０と接するウェル領域２４にチャネル領域が形成される。以下に、図１に示した半導体装置の基本的な動作について説明する。
【００４８】
オン動作において、ソース電極３１の電位を基準として、ドレイン電極３２に正の電位を印加した状態でゲート電極３３の電位を制御することにより、半導体装置がトランジスタとして機能する。即ち、ゲート電極３３とソース電極３１間の電圧を所定の閾値電圧以上にすることにより、ゲート電極３３の側面のウェル領域２４のチャネル領域に反転層が形成される。これにより、半導体装置がオン状態となり、ドレイン電極３２とソース電極３１間に主電流が流れる。このように、第１ドリフト領域２１は、オン状態において形成される反転層を介して第１の主電極３１と電気的に接続される。
【００４９】
一方、オフ動作では、ゲート電極３３とソース電極３１間の電圧を所定の閾値電圧以下にする。これにより、反転層が消滅し、主電流が遮断される。
【００５０】
オフ状態では、ウェル領域２４と第１ドリフト領域２１間のｐｎ接合からドレイン電極３２に向かって空乏層が広がるが、この時、第１ドリフト領域２１と第２ドリフト領域２２の界面からも空乏層が広がる。ある程度まで逆方向電圧が大きくなると、第１ドリフト領域２１と第２ドリフト領域２２がともに完全に空乏した状態（ピンチオフ状態）となる。
【００５１】
第１ドリフト領域２１と第２ドリフト領域２２がピンチオフ状態になることにより、ＳＪ構造の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。これにより、半導体装置の耐圧が向上する。第２ドリフト領域２２は、ウェル領域２４及びソース領域２５を介してソース電極３１と電気的に接続している。このため、オフ状態のときに第１ドリフト領域２１と第２ドリフト領域２２の間に適切な電位差が生じて、第１ドリフト領域２１と第２ドリフト領域２２が空乏化しやすくなる。
【００５２】
また、第１ドリフト領域２１と第２ドリフト領域２２の電流経路に沿った長さを延長することにより、長さを延長しない状態で同様の逆方向電圧を印加した場合よりも、最大電界が低下する。これにより、半導体装置を高耐圧化できる。図１０に示した半導体装置では、基板１０の主面に対して垂直方向に第１ドリフト領域２１を延長できるため、第１ドリフト領域２１を延長してもチップ面積が増加しない。このため、単位チップ面積当たりのオン抵抗を増加させることなく、高耐圧化することが可能である。
【００５３】
なお、基板１０にＳｉＣ基板を使用することにより、基板１０の絶縁性を高く、且つ熱伝導率を高くできる。このため、基板１０の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷やすことができる。この構造によれば、ＳｉＣ基板の熱伝導率が大きいため、半導体装置がオン状態のとき主電流による発熱を効率良く発散することができる。ＳｉＣはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を実現し易く、高い耐圧の半導体装置を実現できる。
【００５４】
以下に、図面を参照して、本発明の第２の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
【００５５】
第１の実施形態において図３〜図５を参照して説明した方法と同様に、基板１０に溝１００を形成し、基板１０に第１ドリフト領域２１と第２ドリフト領域２２を形成する。即ち、溝１００の一方の側面に接する半導体層２０を、溝１００の長手方向に沿って第１ドリフト領域２１及び第２ドリフト領域２２が交互に配置されるように形成する。
【００５６】
次に、図１１に示すように、ウェル領域２４を形成する領域が露出するように、基板１０に形成したマスク材１１５をパターニングする。そして、マスク材１１５をマスクに用いたイオン注入によって、ウェル領域２４を形成する。マスク材１１５のパターニングの方法としては、一般的なフォトリソグラフィ技術を用いることができる。即ち、フォトリソグラフィ技術によってパターニングされたフォトレジスト材（図示せず）をマスクにして、マスク材１１５をエッチングする。エッチング法としては、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。
【００５７】
マスク材１１５を除去した後、ソース領域２５とドレイン領域２６を形成する領域が露出するようにパターニングしたマスク材１１６をマスクにして、図１２に示すようにイオン注入によってソース領域２５とドレイン領域２６を形成する。
【００５８】
ここまでのイオン注入の工程においては、第１の実施形態と同様に、ｎ型不純物として窒素を用い、ｐ型不純物としてアルミニウムやボロンを用いることができる。第１ドリフト領域２１の不純物濃度は１Ｅ１５／ｃｍ3〜１Ｅ１９／ｃｍ3程度、第２ドリフト領域２２の不純物濃度は１Ｅ１５／ｃｍ3〜１Ｅ／ｃｍ3程度が好適である。そして、式（１）を満たすように、第１ドリフト領域２１のｎ型不純物の濃度Ｎｄ、第２ドリフト領域２２のｐ型不純物の濃度Ｎａ、第１ドリフト領域２１の幅Ｗｎ、第２ドリフト領域２２の幅Ｗｐを設定する。
【００５９】
また、ウェル領域２４の不純物濃度は、１Ｅ１５／ｃｍ3〜１Ｅ１９／ｃｍ3程度が好適である。ソース領域２５とドレイン領域２６の不純物濃度は、１Ｅ１８／ｃｍ3〜１Ｅ２１／ｃｍ3程度が好適である。
【００６０】
次いで、基板１０上に形成したマスク材１１７を、図１３に示すように、ゲート絶縁膜４０を形成する溝を有するようにパターニングする。そして、マスク材１１７をマスクにしたエッチングによって、図１４に示すようにゲート溝４００を形成する。エッチング法としては、例えば、反応性イオンエッチングなどのドライエッチングを用いる。
【００６１】
その後、ゲート溝４００の内壁面を酸化してゲート絶縁膜４０を形成する。ゲート絶縁膜４０の形成方法は、熱酸化法でも堆積法でも構わない。例として、熱酸化法の場合、酸素雰囲気中で１１００℃程度の温度に基板１０を加熱する。ゲート絶縁膜４０を形成した後、ウェル領域２４とゲート絶縁膜４０との界面における界面準位を低減するために、窒素、アルゴン、Ｎ2Ｏなどの雰囲気中で１０００℃程度のアニールを行ってもよい。また、直性ＮＯかＮ2Ｏ雰囲気中での熱酸化も可能である。その場合の温度は１１００℃〜１４００℃が好適である。ゲート絶縁膜４０の厚さは数十ｎｍ程度である。
【００６２】
次に、図１５に示すようにゲート溝４００を埋め込んでゲート電極３３を形成する。ゲート電極３３の材料はポリシリコン膜が一般的であり、ここではポリシリコン膜をゲート電極３３に使用する場合を説明する。ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。また、ポリシリコン膜を堆積した後に、オキシ塩化リンＰＯＣｌ3中で９５０℃のアニール処理することで、第１導電型のポリシリコン膜が形成され、ゲート電極３３に導電性を持たせる。次に、ゲート電極３３のポリシリコンをエッチングして平坦化する。エッチング法は等方性エッチングでも異方性の選択エッチングでもよい。エッチングの結果、ポリシリコン膜はゲート溝４００の内部に埋め込まれた構造になる。
【００６３】
次に、ソース電極３１とドレイン電極３２を形成する。即ち、マスク材(図示せず)を用いたパターニングにより、ソース領域２５のソース電極３１を形成する領域と、ドレイン領域２６のドレイン電極３２を形成する領域を、エッチングする。その後、新たに形成したフォトレジスト材１２３をソース電極３１及びドレイン電極３２を形成する領域が露出するようにパターニングし、図１６に示すようにソース電極３１とドレイン電極３２を形成する。
【００６４】
その後、フォトレジスト材１２３の上面に形成された必要のない金属膜（図示せず）を除去するリフトオフのために、フォトレジスト材１２３を除去する。以上により、図１０に示した半導体装置が完成する。
【００６５】
＜第１の変形例＞
図１７に示す本発明の第２の実施形態の第１の変形例に係る半導体装置は、ソース電極３１とドレイン電極３２が、溝１００を挟んで溝１００の外側にそれぞれ配置されている。即ち、ドレイン電極３２が溝１００の底面ではなく溝の外側に配置されている点が、図１０に示した半導体装置と異なる。即ち、溝１００の一方の側面から溝１００の底面を介して他方の側面まで、第１ドリフト領域２１と第２ドリフト領域２２が溝１００の内壁面に連続して形成されている。
【００６６】
図１７に示した半導体装置によれば、ソース電極３１とドレイン電極３２が溝１００を挟んで溝１００の外部にそれぞれ形成されることにより、電極を溝１００の底面に形成する場合と比較して容易なプロセスで電極を形成できる。また、溝１００の両側の側面をドリフト領域として用いるため、ソース電極３１とドレイン電極３２間の水平距離が短くても高い耐圧を得ることができる。
【００６７】
なお、図１７にはソース電極３１とドレイン電極３２が溝１００の外側に配置される例を示したが、第１の実施形態に係る半導体装置においても、アノード電極３１とカソード電極３２の両方を溝１００の外側に配置してもよい。これにより、アノード電極３１とカソード電極３２間の水平距離が短くても高い耐圧を得られる。
【００６８】
＜第２の変形例＞
図１８に示す本発明の第２の実施形態の第２の変形例に係る半導体装置は、溝１００の底部の角部に第２導電型の電界緩和領域２７が配置されている点が、図１０に示した半導体装置と異なる。図１８に示した半導体装置では、第１ドリフト領域２１は溝１００の底面に達しておらず、溝１００の底面の近傍で第１ドリフト領域２１の端部が電界緩和領域２７に接続している。
【００６９】
既に説明したように、第１ドリフト領域２１と第２ドリフト領域２２がピンチオフ状態になることにより、最大電界が大きく低下し、半導体装置の耐圧が向上する。しかし、第１ドリフト領域２１が溝１００の側面と底面の交わる角部で曲がっていることにより、角部に電界が集中して絶縁破壊につながるおそれがある。
【００７０】
図１９に、第１ドリフト領域２１が曲がっている場合にドレイン電極３２に６００Ｖの電圧を印加したときの電界分布の計算結果を示す。図１９に示すように、溝１００の側面と底面の交わる角部Ｐは、計算結果で色が濃く表示される電界の集中する領域である。
【００７１】
図１８に示した半導体装置によれば、電界集中が発生する溝１００の角部に第２導電型の電界緩和領域２７を配置することにより、電界緩和領域２７から第１ドリフト領域２１に空乏層が広がる。このため、溝１００の角部での電界集中が緩和される効果が得られる。
【００７２】
＜第３の変形例＞
図２０に示す本発明の第２の実施形態の第３の変形例に係る半導体装置は、第１ドリフト領域２１の上面に層間絶縁膜５０が配置され、層間絶縁膜５０を介して第１ドリフト領域２１の上方に第１ドリフト領域２１に沿って電界緩和電極６０が配置されている。図２０や図２１に示すように、電界緩和電極６０は、ソース電極３１と電気的に接続されている。なお、図面をわかりやすくするために、図２０では層間絶縁膜５０を輪郭のみで示している。
【００７３】
既に説明したように、第１ドリフト領域２１が溝１００の角部で曲がっていることにより、オフ状態でドレイン電極３２に高い電圧が印加されると、第１ドリフト領域２１の角部に電界が集中し、絶縁破壊につながる。図２０に示した半導体装置では、層間絶縁膜５０を介してソース電極３１と同じ電位の電界緩和電極６０が、第１ドリフト領域２１に沿って配置されている。このため、電界緩和電極６０がフィールドプレートとして機能し、溝１００の角部に集中している電界が電界緩和電極６０の端部に分散される。これにより第１ドリフト領域２１に集中する電界のピークが分散され、電界強度のピークの最大値が低下する。その結果、半導体装置の耐圧を向上させることができる。
【００７４】
＜第４の変形例＞
図２２に示す本発明の第２の実施形態の第４の変形例に係る半導体装置は、基板１０の主面の面法線方向に沿って、ゲート電極３３の上方にソース電極３１が配置されている。即ち、第１ドリフト領域２１と第２ドリフト領域２２の端面に、ウェル領域２４、ソース領域２５及びソース電極３１が基板１０の主面の面法線方向に沿って順に配置されている。そして、ゲート電極３３は、基板１０の上面と垂直に溝１００の側面に露出している。
【００７５】
図２２に示す半導体装置では、ソース電極３１、ウェル領域２４及びゲート電極３３が基板１０の主面に対して垂直に並べて配置されていることにより、ソース電極３１からゲート電極３３までの活性領域の面積が小さくなる。このため、単位面積当たりのオン抵抗が低減される効果が得られる。
【００７６】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、図２３に示すように、第２の実施形態に係る半導体装置と同様の構成の複数の半導体素子が、同一の基板１０に集積されている。即ち、図２３に示す半導体装置では、絶縁性の基板１０上に、第１の半導体素子１と第２の半導体素子２が形成されている。
【００７７】
図２３に示すように、溝１００の長手方向に沿って交互に配置された第１ドリフト領域２１と第２ドリフト領域２２が、溝１００を挟んだ基板１０の一方の上面から、溝１００の底面を経由して、基板１０の他方の上面に渡って形成されている。
【００７８】
第１の半導体素子１と第２の半導体素子２はいずれも、ソース電極３１、ドレイン電極３２及びゲート電極３３を有するトランジスタ構造である。なお、図２３に示すように、第１の半導体素子１のドレイン電極３２と第２の半導体素子２のソース電極３１は兼用されている。
【００７９】
第１の半導体素子１のソース電極３１及びゲート電極３３は溝１００の外側に配置され、ドレイン電極３２は溝１００の底面に配置されている。一方、第２の半導体素子２のソース電極３１及びゲート電極３３は溝１００の底面に配置され、ドレイン電極３２は溝１００の外側に配置されている。
【００８０】
第１の半導体素子１と第２の半導体素子２を有する半導体装置によれば、例えば、図２４に示すＤＣ／ＤＣコンバータなどに用いられるフルブリッジ回路のハーフブリッジ部分を集積化できる。即ち、第１の半導体素子１をＮ端子とＵ端子の間に接続される下アーム素子、第２の半導体素子をＵ端子とＰ端子の間に接続される上アーム素子として形成する。
【００８１】
この場合、第１の半導体素子１のソース電極３１と接続するように、Ｎ端子が配置される。第１の半導体素子１のドレイン電極３２及び第２の半導体素子２のソース電極３１と接するように、Ｕ端子が配置される。そして、第２の半導体素子２のドレイン電極３２と接するように、Ｐ端子が配置される。
【００８２】
第３の実施形態に係る半導体装置によれば、複数の半導体素子を同一の基板１０に集積化することにより、配線インダクタンスの低減、チップコストの削減などの効果を奏する。他は、第２の実施形態と実質的に同様であり、重複した記載を省略する。
【００８３】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００８４】
例えば、上記では基板１０にＳｉＣ基板を使用する例を説明したが、ＳｉＣ基板に限らず、バンドギャップの広い半導体材料からなる基板１０を使用してもよい。バンドギャップの広い半導体材料には、ＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮなどがある。
【００８５】
また、ゲート電極３３に第１導電型のポリシリコン膜を使用する例を説明したが、第２導電型のポリシリコン膜を使用してもよい。また、他の半導体材料をゲート電極３３に使用してもよいし、メタル材料などの他の導電性材料を使用してもよい。例えば、第２導電型のポリ炭化珪素、ＳｉＧｅ、Ａｌなどをゲート電極３３の材料に使用することができる。
【００８６】
なお、ゲート絶縁膜４０にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜４０に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層体をゲート絶縁膜４０に使用してもよい。ゲート絶縁膜４０にシリコン窒化膜を使用した場合の等方性エッチングは、１６０℃の熱燐酸による洗浄によって行うことができる。
【００８７】
また、図２５に示すように、第２ドリフト領域２２を、第１ドリフト領域２１よりも基板１０の主面から深い位置まで形成されていることが好ましい。つまり、第２ドリフト領域２２の膜厚を第１ドリフト領域２１の膜厚よりも厚くする。第２ドリフト領域２２が第１ドリフト領域２１よりも深い領域まで形成されていることによって、通常は電界が集中する第１の主電極３１の端部と第２ドリフト領域２２の距離が短くなる。この距離が短くなることによって、第２ドリフト領域２２から伸びる空乏層によって第１の主電極３１の端部での電界集中が緩和される。
【００８８】
更に、基板１０に絶縁性を有する基板を使用することにより、半導体装置がオフ状態の時に第１の主電極３１に集中する電界を、基板１０を介して溝１００の側面に配置した第２ドリフト領域２２によって緩和する効果が得られる。また、電気的に分離された素子を同一の半導体チップに形成することが可能となる。
【００８９】
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００９０】
本発明の半導体装置及び半導体装置の製造方法は、ＳＪ構造を有する半導体装置を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【００９１】
１０…基板
２０…半導体層
２１…第１ドリフト領域
２２…第２ドリフト領域
２３…第３ドリフト領域
２４…ウェル領域
２５…ソース領域
２６…ドレイン領域
２７…電界緩和領域
３１…第１の主電極
３２…第２の主電極
３３…制御電極
４０…ゲート絶縁膜
６０…電界緩和電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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