(57)【要約】【課題】不揮発性メモリ装置を提供する。【解決手段】データ信号を出力する出力ドライバを含む不揮発性メモリ装置において、出力ドライバは、複数のＰ型トランジスタで構成される第１プルアップドライバ、及び複数のＮ型トランジスタで構成される第２プルアップドライバを含むプルアップドライバ、並びに複数のＮ型トランジスタを含むプルダウンドライバを含み、プルアップドライバは、互いに異なる電圧レベルを有する複数の電源電圧のうち一部が選択的に印加され、第１プルアップドライバは、第１電源電圧が印加され、第２プルアップドライバは、第２電源電圧が印加される。【選択図】図３
2019087296.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を出力する出力ドライバを含む不揮発性メモリ装置において、
前記出力ドライバは、
複数のＰ型トランジスタで構成される第１プルアップドライバ、及び複数のＮ型トランジスタで構成される第２プルアップドライバを含むプルアップドライバと、
複数のＮ型トランジスタを含むプルダウンドライバと、を含み、
前記プルアップドライバは、互いに異なる電圧レベルを有する複数の電源電圧のうち一部が選択的に印加され、
前記第１プルアップドライバは、第１電源電圧が印加され、前記第２プルアップドライバは、第２電源電圧が印加されることを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１電源電圧及び前記第２電源電圧は、互いに異なる電圧レベルを有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１電源電圧及び前記第２電源電圧は、互いに同一電圧レベルを有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記出力ドライバは、
前記プルアップドライバに印加される前記第１電源電圧及び前記第２電源電圧のレベルに基づいて、前記第１プルアップドライバ及び前記第２プルアップドライバのうち少なくとも一つが駆動することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記第１プルアップドライバの複数のＰ型トランジスタは、ターンオフされることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記出力ドライバは、前記出力ドライバに受信されるプルアップ駆動信号及びプルダウン駆動信号に基づいて駆動され、
前記プルアップ駆動信号及び前記プルダウン駆動信号の周波数に基づいて、前記プルアップドライバに含まれた前記第１プルアップドライバ及び前記第２プルアップドライバのうち少なくとも一つが駆動されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記第１プルアップドライバの複数のＰ型トランジスタは、ターンオフされることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記プルダウンドライバは、
複数のＰ型トランジスタをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
データ信号を出力する出力ドライバと、
前記出力ドライバを駆動させる複数の駆動信号を生成する駆動信号生成器と、を含み、
前記出力ドライバは、
複数のＰ型トランジスタで構成される第１プルアップドライバ、及び複数のＮ型トランジスタで構成される第２プルアップドライバを含むプルアップドライバと、
複数のＮ型トランジスタを含むプルダウンドライバと、を含み、
前記プルアップドライバは、互いに異なる電圧レベルを有する複数の電源電圧のうち一部が選択的に印加されることを特徴とする不揮発性メモリ装置。
【請求項１０】
前記プルアップドライバのＰ型トランジスタは、第１電源電圧が印加され、前記プルアップドライバのＮ型トランジスタは、第２電源電圧が印加されることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記駆動信号生成器は、
前記プルアップドライバに印加される前記第１電源電圧及び前記第２電源電圧のレベルに係る情報を受信し、
前記第１電源電圧及び前記第２電源電圧のレベルに係る情報を基に、前記複数の駆動信号を生成することを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記駆動信号生成器は、
前記複数の駆動信号のうち、前記第１プルアップドライバに伝送される少なくとも１つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成し、
前記複数の駆動信号のうち、前記第２プルアップドライバに伝送される少なくとも１つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成することを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記駆動信号生成器は、
前記複数の駆動信号のうち、前記第１プルアップドライバに含まれた複数のＰ型トランジスタにそれぞれ伝送される駆動信号をハイレベルを有するように生成し、
前記複数の駆動信号のうち、前記第２プルアップドライバに伝送される少なくとも１つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成し、
前記第２プルアップドライバに伝送される少なくとも１つの駆動信号のハイレベルが有する電圧レベルは、前記第２電源電圧のレベルと同一であることを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１４】
前記駆動信号生成器は、クロック信号を受信し、
前記クロック信号の周波数を基に、前記複数の駆動信号を生成することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１５】
前記駆動信号生成器は、
前記複数の駆動信号のうち、前記第１プルアップドライバに伝送される少なくとも１つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成し、
前記複数の駆動信号のうち、前記第２プルアップドライバに伝送される少なくとも１つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成することを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記プルダウンドライバは、複数のＰ型トランジスタをさらに含み、
前記プルダウンドライバの複数のＰ型トランジスタは、第１プルダウンドライバを構成し、前記プルダウンドライバの複数のＮ型トランジスタは、第２プルダウンドライバを構成することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１７】
データ信号を出力する出力ドライバと、
前記出力ドライバを駆動させる複数の駆動信号を生成する駆動信号生成器と、を含み、
前記出力ドライバは、
複数のＰ型トランジスタで構成される第１プルアップドライバ、及び複数のＮ型トランジスタで構成される第２プルアップドライバを含むプルアップドライバと、
複数のＰ型トランジスタで構成される第１プルダウンドライバ、及び複数のＮ型トランジスタで構成される第２プルダウンドライバと、を含むことを特徴とする不揮発性メモリ装置。
【請求項１８】
前記駆動信号生成器は、
前記第１プルアップドライバ及び前記第２プルアップドライバのうち少なくとも一つを選択的に駆動させるプルアップ駆動信号を生成し、前記第１プルダウンドライバ及び前記第２プルダウンドライバのうち少なくとも一つを選択的に駆動させるプルダウン駆動信号を生成することを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項１９】
前記駆動信号生成器は、
前記プルアップドライバに連結される電源電圧のレベルを基に、前記第１プルアップドライバ及び前記第２プルアップドライバのうち少なくとも一つを選択的に駆動させることを特徴とする請求項１８に記載の不揮発性メモリ装置。
【請求項２０】
前記駆動信号生成器は、
前記第１プルアップドライバ及び前記第２プルアップドライバを駆動させるプルアップ駆動信号を生成し、前記第１プルダウンドライバ及び前記第２プルダウンドライバを駆動させるプルダウン駆動信号を生成することを特徴とする請求項１８に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に係り、より詳しくは、データ信号を出力する出力ドライバを含む不揮発性メモリ装置に関する。
【背景技術】
【０００２】
メモリ装置は、データ保存に使用され、揮発性メモリ装置と不揮発性メモリ装置とに区分される。不揮発性メモリ装置の一例としてのフラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置及びその他装置において使用される。
【０００３】
不揮発性メモリ装置において、データ信号を出力する出力ドライバは、それぞれ複数のトランジスタを含むプルアップドライバ及びプルダウンドライバを含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２３３９９８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、不揮発性メモリ装置に係り、広範囲な電源電圧が印加される出力ドライバを含む不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の技術的思想の一側面による、データ信号を出力する出力ドライバを含む不揮発性メモリ装置において、前記出力ドライバは、複数のＰ型トランジスタで構成される第１プルアップドライバ、及び複数のＮ型トランジスタで構成される第２プルアップドライバを含むプルアップドライバと、複数のＮ型トランジスタを含むプルダウンドライバと、を含み、前記プルアップドライバは、互いに異なる電圧レベルを有する複数の電源電圧のうち一部が選択的に印加され、前記第１プルアップドライバは、第１電源電圧が印加され、前記第２プルアップドライバは、第２電源電圧が印加される。
【０００７】
本発明の技術的思想の一側面による不揮発性メモリ装置は、データ信号を出力する出力ドライバと、前記出力ドライバを駆動させる複数の駆動信号を生成する駆動信号生成器と、を含み、前記出力ドライバは、複数のＰ型トランジスタで構成される第１プルアップドライバ、及び複数のＮ型トランジスタで構成される第２プルアップドライバを含むプルアップドライバと、複数のＮ型トランジスタを含むプルダウンドライバと、を含み、前記プルアップドライバは、互いに異なる電圧レベルを有する複数の電源電圧のうち一部が選択的に印加される。
【０００８】
本発明の技術的思想の一側面による不揮発性メモリ装置は、データ信号を出力する出力ドライバと、前記出力ドライバを駆動させる複数の駆動信号を生成する駆動信号生成器と、を含み、前記出力ドライバは、複数のＰ型トランジスタで構成される第１プルアップドライバ、及び複数のＮ型トランジスタで構成される第２プルアップドライバを含むプルアップドライバと、複数のＰ型トランジスタで構成される第１プルダウンドライバ、及び複数のＮ型トランジスタで構成される第２プルダウンドライバを含む。
【発明の効果】
【０００９】
本発明による不揮発性メモリ装置は、プルアップドライバに、Ｐ型トランジスタ及びＮ型トランジスタがいずれも含まれ、プルアップドライバに広範囲な電源電圧が印加される。また、不揮発性メモリ装置は、オン抵抗の大きさが一定しており、プルアップドライバに含まれたＰ型トランジスタ及びＮ型トランジスタを選択的に駆動し、電力消費が低減され、データ信号の信頼性も確保できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による不揮発性メモリ装置を示すブロック図である。
【図２】図１に図示したデータ出力回路の一実施形態であり、データ出力回路を、さらに詳細に示すブロック図である。
【図３】図２に図示した出力ドライバの一実施形態を示す回路図である。
【図４】電源電圧の電圧レベルにより、プルアップドライバの駆動方式を比較して説明するための回路図である。
【図５】電源電圧の電圧レベルにより、プルアップドライバの駆動方式を比較して説明するための回路図である。
【図６】データ出力電圧による、プルアップドライバに含まれたＰ型トランジスタ及びＮ型トランジスタに流れる電流の大きさ変化を示すグラフである。
【図７】図２に図示した出力ドライバの他の一実施形態を示す回路図である。
【図８】データ出力電圧による、プルダウンドライバに含まれたＰ型トランジスタ及びＮ型トランジスタに流れる電流の大きさ変化を示すグラフである。
【図９】図１に図示したデータ出力回路の他の一実施形態であり、データ出力回路をさらに詳細に示すブロック図である。
【図１０】図７に図示した出力ドライバを、４個の等価トランジスタで示した図面である。
【図１１】図１０の出力ドライバに入力される駆動信号を示すタイミング図である。
【図１２】図７に図示した出力ドライバを、４個の等価トランジスタで示した図面である。
【図１３】図１２の出力ドライバに入力される駆動信号を示すタイミング図である。
【図１４】図７に図示した出力ドライバを、４個の等価トランジスタで示した図面である。
【図１５】図１４の出力ドライバに入力される駆動信号を示すタイミング図である。
【図１６】図７に図示した出力ドライバを、４個の等価トランジスタで示した図面である。
【図１７】図１６の出力ドライバに入力される駆動信号を示すタイミング図である。
【図１８】本発明の一実施形態による出力ドライバの動作について説明するための図面であり、動作速度によるデータ信号を示すタイミング図である。
【図１９】本発明の例示的実施形態によるメモリブロックを示す回路図である。
【図２０】本発明の例示的実施形態によるメモリセルアレイに含まれたメモリブロックの他例（ＢＬＫ０‘）を示す回路図である。
【図２１】図２０のメモリブロックＢＬＫ０’を示す斜視図である。
【図２２】本発明の一実施形態による不揮発性メモリ装置を具備するコンピューティングシステム装置を示す図面である。
【発明を実施するための形態】
【００１１】
図１は、本発明の実施形態による不揮発性メモリ装置を示すブロック図である。
図１を参照すれば、不揮発性メモリ装置１は、メモリセルアレイ２０、ロウデコーダ３０、ページバッファ回路４０、電圧生成部５０、データ入出力回路１０及び制御ロジック６０を含む。しかし、不揮発性メモリ装置１の構成は、これに限定されるものではなく、他の構成要素をさらに含んでもよい。
【００１２】
不揮発性メモリ装置１は、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ  ｆｌａｓｈ  ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ：ｖｅｒｔｉｃａｌ  ＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ  ｆｌａｓｈ  ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（ＲＲＡＭ（登録商標）：ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、相変化メモリ（ＰＲＡＭ：ｐｈａｓｅ−ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、強誘電体メモリ（ＦＲＡＭ（登録商標）：ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、スピン注入磁化反転メモリ（ＳＴＴ−ＲＡＭ：ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）などを含む。不揮発性メモリ装置１は、三次元アレイ構造により具現される。以下、説明の便宜のために、不揮発性メモリ装置１がＮＡＮＤフラッシュメモリ装置であると仮定して説明するが、これに制限されるものではない。
【００１３】
メモリセルアレイ２０は、複数のメモリブロックを含む。該メモリブロックは、複数のメモリセルを含む。例えば、複数のメモリセルは、１ビットデータを保存するシングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）であり、他の一部メモリセルは、マルチレベルセル（ＭＬＣ：ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ）である。
【００１４】
メモリセルアレイ２０は、ワードラインＷＬｓ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを介して、ロウデコーダ３０に連結され、ビットラインＢＬｓを介して、ページバッファ回路４０に連結される。メモリセルアレイ２０は、ビットラインＢＬｓに連結されたストリングを含んでもよい。ここで、該ストリングそれぞれは、ビットラインと共通ソースライン（ＣＳＬ：ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）との間で直列連結された少なくとも１つのストリング選択トランジスタ、複数のメモリセル、少なくとも１つの接地選択トランジスタを含んでもよい。該ストリングそれぞれは、ストリング選択トランジスタとメモリセルとの間で、少なくとも１つのダミーセルと、接地選択トランジスタとメモリセルとの間で、少なくとも１つのダミーセルをさらに含んでもよい。メモリセルアレイ２０は、図１９乃至図２１を参照してさらに詳細に説明する。
【００１５】
図１を参照すれば、不揮発性メモリ装置１が、メモリセルアレイ２０を一つ含むように図示しているが、これに制限されるものではない。例えば、不揮発性メモリ装置１は、複数のメモリセルアレイ２０を含んでもよい。
【００１６】
ロウデコーダ３０は、ロウアドレスＸ−ＡＤＤＲを基に、ワードラインＷＬｓのうちの一部のワードラインを選択する。ロウデコーダ３０は、ワードラインに、ワードライン電圧を伝達する。プログラム動作時、ロウデコーダ３０は、選択されたワードラインに、プログラム電圧と検証電圧とを印加し、非選択のワードラインには、プログラムインヒビット（ｉｎｈｉｂｉｔ）電圧を印加する。読み取り動作時、ロウデコーダ３０は、選択ワードラインには、読み取り電圧を印加し、非選択のワードラインには、読み取りインヒビット電圧を印加する。また、ロウデコーダ３０は、ロウアドレスＸ−ＡＤＤＲを基に、ストリング選択ラインＳＳＬのうちの一部のストリング選択ライン、または接地選択ラインＧＳＬのうちの一部の接地選択ラインを選択する。
【００１７】
ページバッファ回路４０は、ビットラインＢＬｓを介して、メモリセルアレイ２０に連結され、制御ロジック６０から受信したページバッファ制御信号ＣＴＲＬ＿ＰＢに応答し、プログラム動作または読み取り動作を遂行する。ページバッファ回路４０は、デコーディングされたカラムアドレスを利用してビットラインＢＬｓを選択することにより、データラインＤＬｓに連結する。
【００１８】
ページバッファ回路４０は、プログラム動作時、プログラムされるデータを保存したり、読み取り動作時、読み取られたデータを保存する複数のページバッファを含む。複数のページバッファそれぞれは、複数のラッチを含む。プログラム動作時、ページバッファに保存されたデータは、ビットラインＢＬｓを介して選択されたメモリブロックに対応するページにプログラムされる。読み取り動作時、選択メモリブロックに対応するページから読み取られたデータは、ビットラインＢＬｓを介して、ページバッファに保存される。一方、ページバッファ回路４０は、メモリセルアレイ２０の第１領域からデータを読み取り、読み取ったデータをメモリセルアレイ２０の第２領域に保存することもできる。例えば、ページバッファ回路４０は、コピーバック（ｃｏｐｙ−ｂａｃｋ）を行うようにも具現される。
【００１９】
電圧生成部５０は、電圧制御信号ＣＴＲＬ＿ｖｏｌを基にし、メモリセルアレイ２０に対するプログラム動作、読み取り動作及び消去動作を遂行するための多種の電圧を生成する。例えば、電圧生成部５０は、ワードラインＷＬｓを駆動するためのワードライン駆動電圧ＶＷＬを生成する。このとき、ワードライン駆動電圧ＶＷＬは、プログラム電圧（または、書き込み電圧）、読み取り電圧、消去電圧、インヒビット電圧またはプログラム検証（ｖｅｒｉｆｙ）電圧でもある。図示していないが、電圧生成部５０は、複数のストリング選択ラインＳＳＬを駆動するためのストリング選択ライン駆動電圧ＶＳＳＬ、及び複数の接地選択ラインＧＳＬを駆動するための接地選択ライン駆動電圧ＶＧＳＬをさらに生成する。
【００２０】
制御ロジック６０は、メモリコントローラから受信したコマンドＣＭＤ、アドレスＡＤＤＲ及び制御信号ＣＴＲＬを基に、メモリセルアレイ２０にデータを保存したり、メモリセルアレイ２０からデータを読み取ったりするための各種内部制御信号を出力する。
【００２１】
制御ロジック６０は、不揮発性メモリ装置１内の各種動作を全般的に制御する。制御ロジック６０から出力された各種内部制御信号は、ロウデコーダ３０、電圧生成部５０、ページバッファ回路４０及びデータ入出力回路１０にも提供される。例えば、制御ロジック６０は、ロウデコーダ３０に、ロウアドレスＸ−ＡＤＤＲを提供し、電圧生成部５０に、電圧制御信号ＣＴＲＬ＿ｖｏｌを提供し、ページバッファ回路４０に、ページバッファ制御信号ＣＴＲＬ＿ＰＢを提供する。制御ロジック６０は、クロック信号を発生させるクロック発生器をさらに含む。
【００２２】
制御ロジック６０は、データ入出力回路１０に、出力制御信号ＣＴＲＬ＿Ｏを提供する。出力制御信号ＣＴＲＬ＿Ｏは、不揮発性メモリ装置１に使用される電源電圧のレベルに係る情報、及び不揮発性メモリ装置１の動作周波数に係る情報（例えば、クロック信号）を含む。
【００２３】
データ入出力回路１０は、データラインＤＬｓを介して、少なくとも１つのページバッファ回路４０に連結される。データ読み取り動作時、データ入出力回路１０は、ページバッファ回路４０に、読み取られたデータを、データラインＤＬｓを介して、外部に出力する。
【００２４】
データ入出力回路１０は、制御ロジック６０から出力された出力制御信号ＣＴＲＬ＿Ｏによって動作するデータ出力回路１００を含む。データ出力回路１００は、メモリコントローラにデータ信号ＤＱを伝送するが、詳細な構成と動作は、図２に係る説明で後述する。
【００２５】
図２は、図１に図示したデータ出力回路１００の一実施形態であり、データ出力回路１００をさらに詳細に示すブロック図である。
図１及び図２を参照すれば、データ出力回路１００は、出力ドライバ１１０及び駆動信号生成器１２０を含む。データ出力回路１００は、データラインＤＬｓを介して、内部データＤＡＴＡを受信し、制御ロジック６０からクロック信号ＣＬＫを受信する。
【００２６】
データ出力回路１００は、内部データＤＡＴＡを入力され、制御ロジック６０の制御により、データ信号ＤＱを出力する。データ信号ＤＱは、クロック信号ＣＬＫ及び内部データＤＡＴＡにより、ハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）とローレベル（ｌｏｗ  ｌｅｖｅｌ）とを有する。データ信号ＤＱは、出力ハイレベル電圧と出力ローレベル電圧との間でスイング（ｓｗｉｎｇ）するＡＣ形態の信号でもある。
【００２７】
出力ドライバ１１０は、プルアップ駆動信号ＯＰ＿Ｕによって決定される電流を生成するプルアップドライバ１１１と、プルダウン駆動信号ＯＰ＿Ｄによって決定される抵抗値を有するプルダウンドライバ１１３と、を含む。プルアップドライバ１１１は、複数のＰ型トランジスタで構成された第１プルアップドライバ、及び複数のＮ型トランジスタで構成された第２プルアップドライバを含む。プルダウンドライバ１１３は、複数のＮ型トランジスタで構成されたプルダウントランジスタを含む。出力ドライバ１１０の詳細な構成と動作は、図３を参照して後述する。
【００２８】
駆動信号生成器１２０は、内部データＤＡＴＡ及びクロック信号ＣＬＫを基に、プルアップ駆動信号ＯＰ＿Ｕ及びプルダウン駆動信号ＯＰ＿Ｄを出力する。プルアップ駆動信号ＯＰ＿Ｕは、出力ドライバ１１０のプルアップドライバ１１１が生成する電流を変更するためのコードであり、プルダウン駆動信号ＯＰ＿Ｄは、出力ドライバ１１０のプルダウンドライバ１１３に流れる電流の量を変更するためのコードである。従って、駆動信号ＯＰ＿Ｕ及びプルダウン駆動信号ＯＰ＿Ｄにより、出力ドライバ１１０のオン抵抗が調節される。
【００２９】
プルアップドライバ１１１とプルダウンドライバ１１３は、相互にターンオンされ、プルアップドライバ１１１が動作するときには、ハイレベルのデータ信号ＤＱが出力され、プルダウンドライバ１１３が動作するときには、ローレベルのデータ信号ＤＱが出力される。例えば、駆動信号生成器１２０は、プルアップドライバ１１１に含まれたトランジスタをいずれもターンオンさせるプルアップ駆動信号ＯＰ＿Ｕを生成すると共に、プルダウンドライバ１１３に含まれたトランジスタをいずれもターンオフさせるプルダウン駆動信号ＯＰ＿Ｄを生成する。
【００３０】
すなわち、駆動信号生成器１２０は、出力ドライバ１１０がデータ信号ＤＱを出力するとき、プルアップドライバ１１１及びプルダウンドライバ１１３に流れるそれぞれの電流量を調節し、プルアップドライバ１１１及びプルダウンドライバ１１３が有するそれぞれの抵抗値を決定する。
【００３１】
図３は、図２に図示した出力ドライバ１１０の一実施形態を示す回路図である。
図２及び図３を参照すれば、出力ドライバ１１０は、プルアップドライバ１１１及びプルダウンドライバ１１３を含む。
【００３２】
プルアップドライバ１１１は、第１電源電圧ＶＤＤＱ＿ＰとノードＮとの間に接続される第１プルアップドライバＰＵ、及び第２電源電圧ＶＤＤＱ＿ＮとノードＮとの間に接続される第２プルアップドライバＮＵを含む。このとき、第１電源電圧ＶＤＤＱ＿Ｐ及び第２電源電圧ＶＤＤＱ＿Ｎは、互いに同一レベルを有するか、または、互いに異なるレベルを有する。例えば、第１電源電圧ＶＤＤＱ＿Ｐは、第２電源電圧ＶＤＤＱ＿Ｎより電圧レベルが高くともよい。
【００３３】
第１プルアップドライバＰＵは、第０プルアップトランジスタＰＵ０乃至第ｋプルアップトランジスタＰＵｋを含む。このとき、ｋは、自然数である。第１プルアップドライバＰＵの第０プルアップトランジスタＰＵ０乃至第ｋプルアップトランジスタＰＵｋは、それぞれＰ型トランジスタによって具現される。
【００３４】
第２プルアップドライバＮＵは、第０プルアップトランジスタＮＵ０乃至第ｌプルアップトランジスタＮＵｌを含む。このとき、ｌは、自然数である。第２プルアップドライバＮＵの第０プルアップトランジスタＮＵ０乃至第ｌプルアップトランジスタＮＵｌは、それぞれＮ型トランジスタによって具現される。
【００３５】
プルダウンドライバ１１３は、接地電圧ＶＳＳとノードＮとの間に接続される第０プルダウントランジスタＮＤ０乃至第ｍプルダウントランジスタＮＤｍを含む。このとき、ｍは、自然数である。それぞれの第０プルダウントランジスタＮＤ０乃至第ｍプルダウントランジスタＮＤｍは、Ｎ型トランジスタによって具現される。
【００３６】
プルアップドライバ１１１は、プルアップ駆動信号ＯＰ＿Ｕによって決定される電流を生成する。第１プルアップドライバＰＵ及び第２プルアップドライバＮＵは、駆動信号生成器１２０から、プルアップ駆動信号ＯＰ＿Ｕを伝達され、それにより、それぞれｋ個及びｌ個のトランジスタのオン状態とオフ状態とが調節される。第１プルアップドライバＰＵに含まれたｋ個のトランジスタ、及び第２プルアップドライバＮＵに含まれたｌ個のトランジスタそれぞれのオンオフ状態により、プルアップドライバ１１１に流れる電流量が調節される。
【００３７】
プルアップ駆動信号ＯＰ＿Ｕは、第１プルアップドライバＰＵの第０プルアップトランジスタＰＵ０乃至第ｋプルアップトランジスタＰＵｋに入力される複数の第１プルアップ駆動信号ＯＰ＿ＰＵ０乃至ＯＰ＿ＰＵｋ、及び第２プルアップドライバＮＵの第０プルアップトランジスタＮＵ０乃至第ｌプルアップトランジスタＮＵｌに入力される複数の第２プルアップ駆動信号ＯＰ＿ＮＵ０乃至ＯＰ＿ＮＵｌを含む。
【００３８】
複数の第２プルアップ駆動信号ＯＰ＿ＮＵ０乃至ＯＰ＿ＮＵｌがハイレベルであるときの第２プルアップ駆動信号ＯＰ＿ＮＵ０乃至ＯＰ＿ＮＵｌそれぞれの電圧レベルは、第２電源電圧ＶＤＤＱ＿Ｎと同一電圧レベルを有する。ただし、それに限定されるものではなく、第２プルアップ駆動信号ＯＰ＿ＮＵ０乃至ＯＰ＿ＮＵｌがハイレベルであるときの第２プルアップ駆動信号ＯＰ＿ＮＵ０乃至ＯＰ＿ＮＵｌの電圧レベルそれぞれは、第２電源電圧ＶＤＤＱ＿Ｎより高い電圧レベルを有することができる。例えば、複数の第２プルアップ駆動の信号ＯＰ＿ＮＵ０乃至ＯＰ＿ＮＵｌは、不揮発性メモリ装置内部の電圧生成部５０（図１）で生成された電圧をブースティングした電圧を基にして生成され、または外部（例えば、メモリコントローラ）から入力された電圧を基にしても生成される。
【００３９】
プルダウンドライバ１１３に入力されるプルダウン駆動信号ＯＰ＿Ｄにより、ｍ個のトランジスタＮＤ０乃至ＮＤｍのオンオフが調節される。プルダウン駆動信号ＯＰ＿Ｄは、第０プルダウントランジスタＮＤ０乃至第ｍプルダウントランジスタＮＤｍに入力される複数のプルダウン駆動信号ＯＰ＿ＮＤ０乃至ＯＰ＿ＮＤｍを含む。また、ｍ個のトランジスタそれぞれのオンオフ状態により、プルダウンドライバ１１３に流れる電流量が調節される。従って、プルアップドライバ１１１及びプルダウンドライバ１１３に流れるそれぞれの電流が調節されることにより、出力ドライバ１１０は、前述の電流に対応する特定抵抗値を有し、ＤＱパッド（ＤＱ  ｐａｄ）を介して、データ信号ＤＱをメモリコントローラに伝送する。
【００４０】
複数のプルダウン駆動信号ＯＰ＿ＮＤ０乃至ＯＰ＿ＮＤｍがハイレベルであるときのプルダウン駆動信号ＯＰ＿ＮＤ０乃至ＯＰ＿ＮＤｍそれぞれの電圧レベルは、第１電源電圧ＶＤＤＱ＿Ｐまたは第２電源電圧ＶＤＤＱ＿Ｎと同一電圧レベルである。ただし、それに限定されるものではなく、複数のプルダウン駆動信号ＯＰ＿ＮＤ０乃至ＯＰ＿ＮＤｍがハイレベルであるときのプルダウン駆動信号ＯＰ＿ＮＤ０乃至ＯＰ＿ＮＤｍそれぞれの電圧レベルは、第１電源電圧ＶＤＤＱ＿Ｐ及び第２電源電圧ＶＤＤＱ＿Ｎより高い電圧レベルを有することができる。例えば、複数のプルダウン駆動信号ＯＰ＿ＮＤ０乃至ＯＰ＿ＮＤｍは、不揮発性メモリ装置内部の電圧生成部で生成された電圧をブースティングした電圧を基にして生成され、または外部（例えば、メモリコントローラ）から入力された電圧を基にしても生成される。
【００４１】
本発明の一実施形態による不揮発性メモリ装置に含まれたプルアップドライバ１１１は、Ｐ型トランジスタで構成された第１プルアップドライバＰＵ、及びＮ型トランジスタで構成された第２プルアップドライバＮＵを含み、プルアップドライバ１１１を駆動させるために使用可能な電源電圧ＶＣＣＱのレベル範囲が広くなる。詳細は、図４及び図５の説明で後述する。
【００４２】
また、プルアップドライバ１１１は、Ｐ型トランジスタ及びＮ型トランジスタをいずれも含むので、Ｐ型トランジスタ及びＮ型トランジスタそれぞれの特性により、ノードＮと連結されるＤＱパッド（ＤＱ  ｐａｄ）のデータ出力電圧ＶＤＱに対して、プルアップドライバ１１１が生成する電流が線形性を有する。詳細は、図６の説明で後述する。
【００４３】
図４及び図５は、電源電圧の電圧レベルにより、プルアップドライバの駆動方式を比較して説明するための回路図である。
図４を参照すれば、プルアップドライバ１１１は、Ｐ型トランジスタＰＵ０乃至ＰＵｋで構成される第１プルアップドライバＰＵ、及びＮ型トランジスタＮＵ０乃至ＮＵｌで構成される第２プルアップドライバＮＵを含む。第１プルアップドライバＰＵ及び第２プルアップドライバＮＵには、同一電圧レベルを有するロー電源電圧ＶＤＤＱ１がそれぞれ印加される。ロー電源電圧ＶＤＤＱ１は、相対的に低い電圧レベルを有する電源電圧を意味し、具体的には、図５のハイ電源電圧ＶＤＤＱ２より低い電圧レベルを有する。
【００４４】
Ｐ型トランジスタＰＵ０乃至ＰＵｋがターンオンされるためには、Ｐ型トランジスタの特性により、ロー電源電圧ＶＤＤＱ１と、Ｐ型トランジスタＰＵ０乃至ＰＵｋをターンオンさせるために入力される第１プルアップ駆動信号ＯＰ＿ＰＵ０乃至ＯＰ＿ＰＵｋとの電圧レベル（例えば、ＶＳＳ）の差値が、Ｐ型トランジスタＰＵ０乃至ＰＵｋそれぞれの閾値電圧より大きい値を有さなければならない。Ｐ型トランジスタＰＵ０乃至ＰＵｋそれぞれの閾値電圧は、Ｐ型トランジスタＰＵ０乃至ＰＵｋそれぞれを製造する工程条件によっても異なり、Ｐ型トランジスタＰＵ０乃至ＰＵｋごとに互いに異なりもする。従って、相対的に低い電圧レベルを有するロー電源電圧ＶＤＤＱ１が印加される場合には、Ｐ型トランジスタＰＵ０乃至ＰＵｋのうち少なくとも一部は、ターンオンされない。
【００４５】
一方、Ｎ型トランジスタＮＵ０乃至ＮＵｌは、特定レベル以下の値を有するロー電源電圧ＶＤＤＱ１のレベルが印加されても、ターンオンされるための条件を満足するので、正常にターンオンされる。
従って、本発明の一実施形態による不揮発性メモリ装置に含まれたプルアップドライバ１１１は、相対的に低い電源電圧（例えば、ロー電源電圧ＶＤＤＱ１）が印加され、第１プルアップドライバＰＵが出力する電流ＩＤ＿ＰＵ１が十分ではないとしても、第２プルアップドライバＮＵが出力する電流ＩＤ＿ＮＵ１により補完される。
【００４６】
図５を参照すれば、プルアップドライバ１１１には、相対的に高い電圧レベルを有するハイ電源電圧ＶＤＤＱ２が印加される。第１プルアップドライバＰＵ及び第２プルアップドライバＮＵには、同一電圧レベルを有するハイ電源電圧ＶＤＤＱ２がそれぞれ印加される。ハイ電源電圧ＶＤＤＱ２は、相対的に高い電圧レベルを有する電源電圧を意味し、具体的には、図４のロー電源電圧ＶＤＤＱ１より高い電圧レベルを有する。
【００４７】
Ｎ型トランジスタＮＵ０乃至ＮＵｌがターンオンされるためには、Ｎ型トランジスタの特性により、Ｎ型トランジスタＮＵ０乃至ＮＵｌをターンオンさせるために入力される第２プルアップ駆動信号ＯＰ＿ＮＵ０乃至ＯＰ＿ＮＵｌの電圧レベルと、データ信号ＤＱの電圧レベルとの差値が、Ｎ型トランジスタＮＵ０乃至ＮＵｌそれぞれの閾値電圧より大きい値を有さなければならない。相対的に高い電圧レベルを有するハイ電源電圧ＶＤＤＱ２が印加される場合には、前記条件を満足させることができず、Ｎ型トランジスタＮＵ０乃至ＮＵｌのうち少なくとも一部は、ターンオンされない。
【００４８】
一方、Ｐ型トランジスタＰＵ０乃至ＰＵｋは、特定レベル以上の値を有するハイ電源電圧ＶＤＤＱ２のレベルが印加されても、ターンオンされるための条件を満足するので、正常にターンオンされる。
従って、本発明の一実施形態による不揮発性メモリ装置に含まれたプルアップドライバ１１１は、相対的に高い電源電圧（例えば、ハイ電源電圧ＶＤＤＱ２）が印加され、第２プルアップドライバＮＵが出力する電流ＩＤ＿ＮＵ２が十分ではないとしても、第１プルアップドライバＰＵが出力する電流ＩＤ＿ＰＵ２により補完する。
【００４９】
図４及び図５では、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵに同一電圧レベルを有する電源電圧ＶＤＤＱ１、ＶＤＤＱ２を印加する場合についてだけ説明したが、それに限定されるものではない。第１プルアップドライバＰＵ及び第２プルアップドライバＮＵには、それぞれ互いに異なる電圧レベルを有する電源電圧が印加され、例えば、第１プルアップドライバＰＵには、ハイ電源電圧ＶＤＤＱ２が印加され、第２プルアップドライバＮＵには、ロー電源電圧ＶＤＤＱ１が印加されもする。
【００５０】
そのとき、プルアップドライバ１１１に印加されるロー電源電圧ＶＤＤＱ１及びハイ電源電圧ＶＤＤＱ２は、一例示であり、本発明の一実施形態による不揮発性メモリ装置に含まれたプルアップドライバ１１１は、相対的に低い電圧レベルを有するロー電源電圧ＶＤＤＱ１、及び相対的に高い電圧レベルを有するハイ電源電圧ＶＤＤＱ２を含む広い範囲の電圧レベルの電源電圧が多様に使用される。
【００５１】
図６は、データ出力電圧による、プルアップドライバに含まれたＰ型トランジスタ及びＮ型トランジスタに流れる電流の大きさ変化を示すグラフである。
図３及び図６を参照すれば、Ｐ型トランジスタＰＵ０乃至ＰＵｋ及びＮ型トランジスタＮＵ０乃至ＮＵｌは、互いの特性差により、データ信号ＤＱの電圧レベルである出力電圧ＶＤＱによる、Ｐ型トランジスタＰＵ０乃至ＰＵｋ及びＮ型トランジスタＮＵ０乃至ＮＵｌにそれぞれ流れる電流ＩＤ＿ＰＵ、ＩＤ＿ＮＵの大きさ変化曲線が異なる。
【００５２】
プルアップドライバ１１１に流れる全体電流ＩＤ＿Ｕは、Ｐ型トランジスタＰＵ０乃至ＰＵｋに流れる電流ＩＤ＿ＰＵ、及びＮ型トランジスタＮＵ０乃至ＮＵｌに流れる電流ＩＤ＿ＮＵを加えたものである。プルアップドライバ１１１は、Ｐ型トランジスタ及びＮ型トランジスタをいずれも含むので、出力電圧ＶＤＱに対して、プルアップドライバ１１１に流れる電流ＩＤ＿Ｕが線形性を有する。従って、プルアップドライバ１１１を含む出力ドライバ１１０は、一定の交流オン抵抗値を有する。
【００５３】
図７は、図２に図示した出力ドライバの他の一実施形態を示す回路図である。図８は、データ出力電圧による、プルダウンドライバに含まれたＰ型トランジスタ及びＮ型トランジスタに流れる電流の大きさ変化を示すグラフである。図３のプルダウンドライバ１１３と比較するとき、プルダウンドライバ１１３ａは、複数のＰ型トランジスタをさらに含む。図３と重複する符号については、重複説明を省略する。
【００５４】
図２及び図７を参照すれば、出力ドライバ１１０は、プルアップドライバ１１１及びプルダウンドライバ１１３ａを含む。
【００５５】
プルダウンドライバ１１３ａは、接地電圧ＶＳＳとノードＮとの間に接続される第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤを含む。第１プルダウンドライバＰＤは、第０プルダウントランジスタＰＤ０乃至第ｎプルダウントランジスタＰＤｎを含む。このとき、ｎは、自然数である。それぞれの第０プルダウントランジスタＰＤ０乃至第ｎプルダウントランジスタＰＤｎは、Ｐ型トランジスタによって具現される。第２プルダウンドライバＮＤは、第０プルダウントランジスタＮＤ０乃至第ｍプルダウントランジスタＮＤｍを含む。このとき、ｍは、自然数である。それぞれの第０プルダウントランジスタＮＤ０乃至第ｍプルダウントランジスタＮＤｍは、Ｎ型トランジスタによって具現される。
【００５６】
内部データＤＡＴＡがローレベルであるとき、プルダウンドライバ１１３ａは、プルダウン駆動信号ＯＰ＿Ｄに基いて、特定の抵抗値を有する。
【００５７】
プルダウン駆動信号ＯＰ＿Ｄは、第１プルダウンドライバＰＤの第０プルダウントランジスタＰＤ０乃至第ｎプルダウントランジスタＰＤｎに入力される複数の第１プルダウン駆動信号ＯＰ＿ＰＤ０乃至ＯＰ＿ＰＤｎ、及び第２プルダウンドライバＮＤの第０プルダウントランジスタＮＤ０乃至第ｍプルダウントランジスタＮＤｍに入力される複数の第２プルダウン駆動信号ＯＰ＿ＮＤ０乃至ＯＰ＿ＮＤｍを含む。
【００５８】
図７及び図８を参照すれば、Ｐ型トランジスタ及びＮ型トランジスタは、それぞれの特性差により、出力電圧ＶＤＱによる、Ｐ型トランジスタＰＤ０乃至ＰＤｎ及びＮ型トランジスタＮＤ０乃至ＮＤｍにそれぞれ流れる電流ＩＤ＿ＰＤ、ＩＤ＿ＮＤの大きさ変化曲線が異なる。
【００５９】
プルダウンドライバ１１３ａに流れる電流ＩＤ＿Ｄは、Ｐ型トランジスタＰＤ０乃至ＰＤｎに流れる電流ＩＤ＿ＰＤ、及びＮ型トランジスタＮＤ０乃至ＮＤｍに流れる電流ＩＤ＿ＮＤを加えたものである。プルダウンドライバ１１３ａは、Ｐ型トランジスタ及びＮ型トランジスタをいずれも含むので、出力電圧ＶＤＱに対して、プルダウンドライバ１１３ａに流れる電流ＩＤ＿Ｄは、線形性を有する。プルアップドライバ１１１及びプルダウンドライバ１１３ａを含む出力ドライバ１１０ａは、一定の交流オン抵抗値を有する。
【００６０】
図９は、図１に図示したデータ出力回路の他の一実施形態であり、データ出力回路をさらに詳細に示すブロック図である。
図９を参照すれば、データ出力回路１００ｂは、出力ドライバ１１０ｂ及び駆動信号生成器１２０ｂを含む。データ出力回路１００ｂは、データライン（例えば、図１のＤＬｓ）を介して、内部データＤＡＴＡを受信し、内部データＤＡＴＡが入力され、制御ロジック（例えば、図１の６０）の制御により、データ信号ＤＱを出力する。
【００６１】
出力ドライバ１１０ｂは、プルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵによって決定される電流を生成するプルアップドライバ１１１ｂと、プルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤによって決定される抵抗値を有するプルダウンドライバ１１３ｂと、を含む。プルアップドライバ１１１ｂは、複数のＰ型トランジスタで構成された第１プルアップドライバ、及び複数のＮ型トランジスタで構成された第２プルアップドライバを含む。プルダウンドライバ１１３ｂは、複数のＰ型トランジスタで構成された第１プルダウンドライバ、及び複数のＮ型トランジスタで構成された第２プルダウンドライバを含む。出力ドライバ１１０ｂは、図７の出力ドライバ１１０ａと同一構成であるが、それに限定されるものではない。
【００６２】
駆動信号生成器１２０ｂは、内部データＤＡＴＡ、及びプルアップドライバ１１１ｂに印加される電源電圧に係る情報ＶＣＣＱ  ＭＯＤＥを基に、プルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵ及びプルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤを出力する。電源電圧に係る情報ＶＣＣＱ  ＭＯＤＥは、制御ロジック（例えば、図１の６０）から提供された出力制御信号（例えば、ＣＴＲＬ＿Ｏ）に含まれる。
【００６３】
プルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵの内、ＯＰ＿ＰＵは第１プルアップ駆動信号と、ＯＰ＿ＮＵは第２プルアップ駆動信号と呼称する。第１プルアップ駆動信号ＯＰ＿ＰＵは、第１プルアップドライバを駆動させる駆動信号であり、第２プルアップ駆動信号ＯＰ＿ＮＵは、第２プルアップドライバを駆動させる駆動信号である。
【００６４】
プルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤの内、ＯＰ＿ＰＤは第１プルダウン駆動信号と、ＯＰ＿ＮＤは第２プルダウン駆動信号と呼称する。第１プルダウン駆動信号ＯＰ＿ＰＤは、第１プルダウンドライバを駆動させる駆動信号であり、第２プルダウン駆動信号ＯＰ＿ＮＤは、第２プルダウンドライバを駆動させる駆動信号である。
【００６５】
駆動信号生成器１２０ｂは、プルアップドライバ１１１ｂに含まれた第１プルアップドライバ及び第２プルアップドライバのうち一つを選択的にターンオフさせ、それらに対応するプルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵを生成する。また、駆動信号生成器１２０ｂは、プルダウンドライバ１１３ｂに含まれた第１プルダウンドライバ及び第２プルダウンドライバのうち一つを選択的にターンオフさせ、それらに対応するプルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤを生成する。駆動信号生成器１２０ｂの動作、及びそれによる出力ドライバ１１０ｂの動作に係る説明は、以下の図面で後述する。
【００６６】
図１０は、図７に図示した出力ドライバを、４個の等価トランジスタで示した図面であり、４個の等価トランジスタがいずれも駆動される実施形態について説明するためのものである。図１１は、図１０の出力ドライバに入力される駆動信号を示すタイミング図である。
【００６７】
図９、図１０及び図１１を参照すれば、プルアップドライバ１１１ｂの第１プルアップドライバＰＵは、１つの等価Ｐ型トランジスタとして、第２プルアップドライバＮＵは、１つの等価Ｎ型トランジスタとして示す。プルダウンドライバ１１３ｂの第１プルダウンドライバＰＤは、１つの等価Ｐ型トランジスタとして、第２プルダウンドライバＮＤは、１つの等価Ｎ型トランジスタとして示す。
【００６８】
駆動信号生成器１２０ｂは、内部データＤＡＴＡ、プルアップドライバ１１１ｂに印加される電源電圧に係る情報ＶＣＣＱ  ＭＯＤＥ及び出力ドライバ１１０ｂに係るコードを基に、プルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵ及びプルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤを出力する。
【００６９】
一実施形態において、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵにそれぞれ印加される電源電圧が、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵが正常に駆動するための条件を満足させる場合、駆動信号生成器１２０ｂは、内部データＤＡＴＡに基づいて、ハイレベルＨとローレベルＬとの間でトグリングするプルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵを生成する。また、駆動信号生成器１２０ｂは、ハイレベルＨとローレベルＬとの間でトグリングするプルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤを生成する。
【００７０】
それにより、出力電圧ＶＤＱに対するプルアップドライバ１１１ｂに流れる電流、及びプルダウンドライバ１１３ｂに流れる電流が線形性を有する。
【００７１】
以下の図面においては、駆動信号生成器１２０ｂが、ハイレベルＨとローレベルＬとの間でトグリングする駆動信号を生成するとき、駆動信号生成器１２０ｂがトグリングする駆動信号を受信するプルアップドライバ１１１ｂまたはプルダウンドライバ１１３ｂを駆動させるとして説明する。例えば、駆動信号生成器１２０ｂが、第１プルアップドライバＰＵに含まれた複数のＰ型トランジスタのうち少なくとも一つに対して、ハイレベルＨとローレベルＬとの間でトグリングする駆動信号を生成する場合、駆動信号生成器１２０ｂは、第１プルアップドライバＰＵを駆動させる。第２プルアップドライバＮＵ、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤにも、同一説明が適用される。
【００７２】
図１２は、図７に図示した出力ドライバを、４個の等価トランジスタで示した図面であり、４個の等価トランジスタのうち一部が駆動されない一実施形態について説明するためのものである。図１３は、図１２の出力ドライバに入力される駆動信号を示すタイミング図である。
【００７３】
図９、図１２及び図１３を参照すれば、駆動信号生成器１２０ｂは、プルアップドライバ１１１ｂの第１プルアップドライバＰＵ及び第２プルアップドライバＮＵのうち少なくとも一つを選択的に駆動させる。例えば、駆動信号生成器１２０ｂは、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵのうち一つに対して、ターンオフされるように、プルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵを出力する。
【００７４】
また、駆動信号生成器１２０ｂは、プルダウンドライバ１１３ｂの第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤのうち少なくとも一つを選択的に駆動させる。例えば、駆動信号生成器１２０ｂは、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤのうちの一つに対して、ターンオフされるように、プルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤを出力する。
【００７５】
第１プルアップドライバＰＵ及び第２プルアップドライバＮＵにそれぞれ印加される電源電圧が、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵが正常に駆動するための条件を満足させる場合、駆動信号生成器１２０ｂは、内部データＤＡＴＡに基づいて、ハイレベルＨとローレベルＬとの間でトグリングするプルアップ駆動信号ＯＰ＿ＰＵ、ＯＰ＿ＮＵを生成する。
【００７６】
駆動信号生成器１２０ｂは、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤのうち、第２プルダウンドライバＮＤだけ正常に駆動させる。駆動信号生成器１２０ｂは、内部データＤＡＴＡに基づいて、ハイレベルＨとローレベルＬとの間でトグリングする第２プルダウン駆動信号ＯＰ＿ＮＤを生成し、ハイレベルＨを有する第１プルダウン駆動信号ＯＰ＿ＰＤを生成する。従って、出力ドライバ１１０ｂでの電力消費が低減する。
【００７７】
ただし、これに限定されるものではなく、場合により、駆動信号生成器１２０ｂは、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤのうち、第１プルダウンドライバＰＤだけ正常に駆動させることもできる。
【００７８】
図１４は、図７に図示した出力ドライバを、４個の等価トランジスタで示した図面であり、４個の等価トランジスタのうち一部が駆動されない他の実施形態について説明するためのものである。図１５は、図１４の出力ドライバに入力される駆動信号を示すタイミング図である。
【００７９】
図９、図１４及び図１５を参照すれば、第２プルアップドライバＮＵに印加される電源電圧は、第２プルアップドライバＮＵが正常に駆動するための条件を満足するが、第１プルアップドライバＰＵに印加される電源電圧が、第１プルアップドライバＰＵを正常に駆動するための条件を満足させない。例えば、図４のロー電源電圧ＶＤＤＱ１が印加される場合を仮定する。駆動信号生成器１２０ｂは、出力ドライバ１１０ｂでの第１プルアップドライバＰＵ及び第２プルアップドライバＮＵのうち第２プルアップドライバＮＵだけ正常に駆動させる。従って、駆動信号生成器１２０ｂは、内部データＤＡＴＡに基づいて、ハイレベルＨとローレベルＬとの間でトグリングする第２プルアップ駆動信号ＯＰ＿ＮＵを生成し、ハイレベルＨを有する第１プルアップ駆動信号ＯＰ＿ＰＵを生成する。第２プルアップドライバＮＵだけ正常に駆動させるので、出力ドライバ１１０ｂが消費する電力が低減される。
【００８０】
ただし、それに限定されるものではなく、第２プルアップドライバＮＵに印加される電源電圧が第２プルアップドライバＮＵが正常に駆動するための条件を満足できない場合（例えば、図５のハイ電源電圧ＶＤＤＱ２が印加される場合）には、駆動信号生成器１２０ｂは、内部データＤＡＴＡに基づいて、ハイレベルＨとローレベルＬとの間でトグリングする第１プルアップ駆動信号ＯＰ＿ＰＵを生成し、ローレベルＬを有する第２プルアップ駆動信号ＯＰ＿ＮＵを生成する。
【００８１】
また、駆動信号生成器１２０ｂは、出力電圧ＶＤＱに対して、プルダウンドライバ１１３ｂに流れる電流ＩＤ＿Ｄが線形性を有するようにするために、ハイレベルＨとローレベルＬとの間でトグリングするプルダウン駆動信号ＯＰ＿ＰＤ、ＯＰ＿ＮＤを生成する。
【００８２】
図１６は、図７に図示した出力ドライバを、４個の等価トランジスタで示した図面であり、４個の等価トランジスタのうち一部が駆動されないさらに他の実施形態について説明するためのものである。図１７は、図１６の出力ドライバに入力される駆動信号を示すタイミング図である。
【００８３】
図９、図１６及び図１７を参照すれば、駆動信号生成器１２０ｂは、プルアップドライバ１１１ｂの第１プルアップドライバＰＵ及び第２プルアップドライバＮＵのうち一つだけ選択的に駆動させる。駆動信号生成器１２０ｂは、プルダウンドライバ１１３ｂの第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤのうち一つだけ選択的に駆動させる。従って、駆動信号生成器１２０ｂで消耗する消費電力を低減させる。
【００８４】
一実施形態において、図４のロー電源電圧ＶＤＤＱ１が駆動信号生成器１２０ｂに印加される場合には、駆動信号生成器１２０ｂは、第２プルアップドライバＮＵのみを駆動させ、他の実施形態では、図５のハイ電源電圧ＶＤＤＱ２が駆動信号生成器１２０ｂに印加される場合には、駆動信号生成器１２０ｂは、第１プルアップドライバＰＵのみを駆動させる。
【００８５】
図１０乃至図１６、及び図１１乃至図１７を参照すれば、本発明の一実施形態によるデータ出力回路は、出力ドライバ１１０ｂに含まれた第１プルアップドライバＰＵ、第２プルアップドライバＮＵ、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤを選択的に駆動させる。それにより、データ出力電圧ＶＤＱにより、出力ドライバ１１０ｂに流れる電流の線形性を確保し、オン抵抗の大きさを一定に維持させ、または、出力ドライバ１１０ｂで消耗する電力を低減させる。場合によっては、さらに有利な効果を発生させるように、出力ドライバ１１０ｂの第１プルアップドライバＰＵ、第２プルアップドライバＮＵ、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤが選択的に駆動される。
【００８６】
図１０乃至図１６、及び図１１乃至図１７では、第１プルアップドライバＰＵ、第２プルアップドライバＮＵ、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤを含む出力ドライバ１１０ｂについて説明したが、図３に図示した出力ドライバ１１０においても、類似の説明が適用される。
【００８７】
図１８は、本発明の一実施形態による出力ドライバの動作について説明するための図面であり、動作速度によるデータ信号を示すタイミング図である。
【００８８】
図７及び図１８を参照すれば、データ信号ＤＱ＿ＬＦ、ＤＱ＿ＨＦは、内部データＤＡＴＡにより、ハイレベルとローレベルとを有する。データ信号ＤＱ＿ＬＦ、ＤＱ＿ＨＦは、出力ハイレベル電圧ＶＯＨ＿ＬＦ、ＶＯＨ＿ＨＦと出力ローレベル電圧ＶＯＬ＿ＬＦ、ＶＯＬ＿ＨＦとの間でスイングするＡＣ形態の信号でもある。データ信号ＤＱ＿ＬＦ、ＤＱ＿ＨＦは、データ出力回路（例えば、図２の１００、または図９の１００ｂ）の動作速度により、スイングする形態が異なる。
【００８９】
例えば、相対的に高い周波数を有するクロック信号が、制御回路（例えば、図１の６０）からデータ出力回路に入力される場合には、データ信号ＤＱ＿ＨＦが十分にスイングする時間的余裕が不足するので、スイングする形態が不完全である。データ信号ＤＱ＿ＨＦのスイングが不完全である場合には、データ信号ＤＱ＿ＨＦを受信したメモリコントローラが、データ信号ＤＱ＿ＨＦと基準電圧と比較し、受信されたデータ値（０または１）の決定が不正確にもなる。従って、データ信号ＤＱ＿ＨＦのスイング形態は、データ信号ＤＱ＿ＨＦの信頼度向上に影響を与える。高周波数を有するデータ信号ＤＱ＿ＨＦのスイング形態を完全にさせるために、ターミネーション（ｔｅｒｍｉｎａｔｉｏｎ）を適用する。
【００９０】
Ｎ型トランジスタの特性により、ソース電圧のレベルは、ゲートに印加される電圧レベルと、Ｎ型トランジスタの閾値電圧レベルとの差値より小さいか、あるいはそれと同じ値を有する。従って、図１４、図１５、図１６及び図１７に図示するように、一実施形態においては、駆動信号生成器（例えば、図９の１２０ｂ）は、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵのうち第２プルアップドライバＮＵだけ駆動させる。すなわち、該駆動信号生成器は、内部データに基づいて、ハイレベル電圧とローレベル電圧との間でトグリングする第２プルアップ駆動信号ＯＰ＿ＮＵを生成し、ハイレベルＨを有する第１プルアップ駆動信号ＯＰ＿ＰＵを生成する。
【００９１】
第２プルアップドライバＮＵだけ駆動される場合には、データ信号ＤＱ＿ＨＦの電圧レベルが、第２プルアップ駆動信号ＯＰ＿ＰＵの電圧レベルと、等価Ｎ型トランジスタの閾値電圧ＶＴＨとの差値より小さいか、あるいはそれと同じレベルを有する。従って、該駆動信号生成器は、第２プルアップ駆動信号ＯＰ＿ＰＵがハイレベルであるとき、第２プルアップ駆動信号ＯＰ＿ＰＵを、第２電源電圧ＶＤＤＱ＿Ｎと同一電圧レベルに生成し、データ信号ＤＱ＿ＨＦの電圧レベルから、閾値電圧ＶＴＨレベル以上低下するターミネーションが適用される効果が生じる。
【００９２】
一方、相対的に低い周波数を有するクロック信号が、制御回路からデータ出力回路に入力される場合には、データ信号ＤＱ＿ＬＦが十分にスイングするので、図１０、図１１、図１２及び図１３に図示しているように、該駆動信号生成器は、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵをいずれも駆動させる。ただし、それに限定されるものではなく、第１プルアップドライバＰＵ及び第２プルアップドライバＮＵのうち一つだけを駆動させることもできる。
【００９３】
データ出力回路の動作速度により、出力ドライバ１１０ｂが駆動方式が異なることについてのみ説明したが、それに限定されるものではない。データ信号の電圧レベルから、閾値電圧ＶＴＨレベル以上低下する効果（ターミネーション）が必要な場合にも、本発明の説明が同様に適用される。
【００９４】
本発明の一実施形態によるデータ出力回路は、データ出力回路に入力されるクロック信号の周波数に基づいて、含まれた第１プルアップドライバＰＵ、第２プルアップドライバＮＵ、第１プルダウンドライバＰＤ及び第２プルダウンドライバＮＤを選択的に駆動させる。それにより、高速動作が必要な場合にも、データ信号の信頼性を維持する。
【００９５】
図１９は、本発明の例示的実施形態によるメモリブロックを示す回路図である。
図１９を参照すれば、メモリセルアレイ（例えば、図１の２０）は、水平ＮＡＮＤフラッシュメモリのメモリセルアレイでもあり、複数のメモリブロックを含む。各メモリブロックＢＬＫ０は、ビットラインＢＬ０乃至ＢＬｍ−１側に、多数個のメモリセルＭＣが直列に連結されるｍ（ｍは、２以上の整数）本のセルストリングＳＴＲを含む。
【００９６】
図１９の構造を有するＮＡＮＤフラッシュメモリ装置は、ブロック単位で消去が行われ、各ワードラインＷＬ１乃至ＷＬｎに対応するページＰＡＧＥ単位でプログラムを遂行する。図１９は、１つのブロックに、ｎ本のワードラインＷＬ１乃至ＷＬｎに対するｎ枚のページが具備される例を図示する。また、図１の不揮発性メモリ装置１は、以上で説明したメモリセルアレイ２０と同一構造であり、同一動作を遂行する複数のメモリセルアレイを含んでもよい。
【００９７】
図２０は、本発明の例示的実施形態によるメモリセルアレイに含まれたメモリブロックの他例（ＢＬＫ０‘）を示す回路図である。
図２０を参照すれば、メモリセルアレイ（例えば、図１の２０）は、垂直ＮＡＮＤフラッシュメモリのメモリセルアレイであり、複数のメモリブロックを含む。各メモリブロックＢＬＫ０’は、複数のＮＡＮＤセルストリングＮＳ１１、ＮＳ１２、ＮＳ１３、ＮＳ２１、ＮＳ２２、ＮＳ２３、ＮＳ３１、ＮＳ３２、ＮＳ３３、複数のワードラインＷＬ１乃至ＷＬ８、複数のビットラインＢＬ１乃至ＢＬ３、複数のグラウンド選択ラインＧＳＬ１乃至ＧＳＬ３）、複数のセルストリング選択ラインＳＳＬ１ないしＳＳＬ３及び共通ソースラインＣＳＬを含む。図２０は、１つのブロックに８本のワードラインＷＬ１−乃至ＷＬ８が具備される例を図示したが、それに限定されるものではなく、８本以上のワードラインが具備されもする。ここで、ＮＡＮＤセルストリングの本数、ワードラインの本数、ビットラインの本数、グラウンド選択ラインの本数、及びセルストリング選択ラインの本数は、実施形態によって多様に変更される。
【００９８】
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間に、ＮＡＮＤセルストリングＮＳ１１、ＮＳ２１、ＮＳ３１が提供され、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間に、ＮＡＮＤセルストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供され、第３ビットラインＢＬ３と共通ソースラインＣＳＬとのの間に、ＮＡＮＤセルストリングＮＳ１３、ＮＳ２３、ＮＳ３３が提供される。各ＮＡＮＤセルストリング（例えば、ＮＳ１１）は、直列に連結されたセルストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣ１乃至ＭＣ８、及びグラウンド選択トランジスタＧＳＴを含む。
【００９９】
１本のビットラインに共通に連結されたセルストリングは、１つのカラムを構成する。例えば、第１ビットラインＢＬ１に共通に連結されたセルストリングＮＳ１１、ＮＳ２１、ＮＳ３１は、第１カラムに対応し、第２ビットラインＢＬ２に共通に連結されたセルストリングＮＳ１２、ＮＳ２２、ＮＳ３２は、第２カラムに対応し、第３ビットラインＢＬ３に共通に連結されたセルストリングＮＳ１３、ＮＳ２３、ＮＳ３３は、第３カラムに対応する。
【０１００】
１本のセルストリング選択ラインに連結されるセルストリングは、１つのロウを構成する。例えば、第１セルストリング選択ラインＳＳＬ１に連結されたセルストリングＮＳ１１、ＮＳ１２、ＮＳ１３は、第１ロウに対応し、第２セルストリング選択ラインＳＳＬ２に連結されたセルストリングＮＳ２１、ＮＳ２２、ＮＳ２３は、第２ロウに対応し、第３セルストリング選択ラインＳＳＬ３に連結されたセルストリングＮＳ３１、ＮＳ３２、ＮＳ３３は、第３ロウに対応する。
【０１０１】
セルストリング選択トランジスタＳＳＴは、対応するセルストリング選択ラインＳＳＬ１乃至ＳＳＬ３に連結される。複数のメモリセルＭＣ１乃至ＭＣ８は、それぞれ対応するワードラインＷＬ１乃至ＷＬ８に連結される。グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ラインＧＳＬ１乃至ＧＳＬ３に連結される。セルストリング選択トランジスタＳＳＴは、対応するビットラインＢＬ１乃至ＢＬ３に連結され、グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結される。
【０１０２】
同一高さのワードライン（例えば、ＷＬ１）は、互いに共通に連結されており、セルストリング選択ラインＳＳＬ１乃至ＳＳＬ３は、互いに分離されており、グラウンド選択ラインＧＳＬ１乃至ＧＳＬ３も、互いに分離されている。例えば、第１ワードラインＷＬ１に連結されおり、セルストリングＮＳ１１、ＮＳ１２、ＮＳ１３に属しているメモリセルをプログラムする場合には、第１ワードラインＷＬ１と第１セルストリング選択ラインＳＳＬ１とが選択される。グラウンド選択ラインＧＳＬ１乃至ＧＳＬ３は、互いに共通に連結されもする。
【０１０３】
図２１は、図２０のメモリブロックＢＬＫ０’を示す斜視図である。
図２１を参照すれば、メモリセルアレイ（例えば、図１の２０）に含まれた各メモリブロックは、基板ＳＵＢに対して垂直方向に形成されている。図２１では、メモリブロックが、２本の選択ラインＧＳＬ、ＳＳＬ、８本のワードラインＷＬ１乃至ＷＬ８、及び３本のビットラインＢＬ１乃至ＢＬ３を含むように図示しているが、実際には、それより多くても、少なくともよい。
【０１０４】
基板ＳＵＢは、第１導電型（例えば、ｐタイプ）を有し、基板ＳＵＢ上に、第１方向（例えば、Ｙ方向）に沿って伸び、第２導電型（例えば、ｎタイプ）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１方向に沿って伸びる複数の絶縁膜ＩＬが、第３方向（例えば、Ｚ方向）に沿って順次提供され、複数の絶縁膜ＩＬは、第３方向に沿って、特定距離ほど離隔される。例えば、複数の絶縁膜ＩＬは、シリコン酸化物のような絶縁物質を含んでもよい。
【０１０５】
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢ領域上に、第１方向に沿って順次に配置され、第３方向に沿って複数の絶縁膜ＩＬを貫通する複数のピラＰが提供される。例えば、複数のピラＰは、複数の絶縁膜ＩＬを貫通し、基板ＳＵＢとコンタクトする。具体的には、各ピラＰの表面層（ｓｕｒｆａｃｅ  ｌａｙｅｒ）Ｓは、第１タイプを有するシリコン物質を含んでもよく、チャンネル領域として機能する。一方、各ピラＰの内部層Ｉは、シリコン酸化物のような絶縁物質またはエアギャップ（ａｉｒ  ｇａｐ）を含んでもよい。
【０１０６】
隣接した２本の共通ソースラインＣＳＬ間の領域において、絶縁膜ＩＬ、ピラＰ及び基板ＳＵＢの露出された表面に沿って、電荷保存層（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｌａｙｅｒ）ＣＳが提供される。電荷保存層ＣＳは、ゲート絶縁層（または、「トンネリング絶縁層」と称する）、電荷トラップ層及びブロッキング絶縁層を含んでもよい。例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）構造を有する。また、隣接した２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出された表面上に、選択ラインＧＳＬ、ＳＳＬ及びワードラインＷＬ１乃至ＷＬ８のようなゲート電極ＧＥが提供される。
【０１０７】
複数のピラＰ上には、ドレインまたはドレインコンタクトＤＲがそれぞれ提供される。例えば、ドレインまたはドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含んでもよい。ドレインＤＲ上に、第２方向（例えば、Ｘ方向）に伸び、第１方向に沿って特定距離ほど離隔されて配置されたビットラインＢＬ１乃至ＢＬ３が提供される。
【０１０８】
図２２は、本発明の一実施形態による不揮発性メモリ装置を具備するコンピューティングシステム装置１０００を示す図面である。
図２２を参照すれば、コンピューティングシステム装置１０００は、バス１０６０に電気的に連結されたＣＰＵ  １０３０、ユーザインターフェース１０５０、並びにメモリコントローラ１０１２及び不揮発性メモリ装置１０１１を具備する不揮発性メモリシステム１０１０を含む。
【０１０９】
不揮発性メモリ装置１０１１は、図２及び図９に図示したデータ出力回路１００、１００ｂ、及び図３及び図７に図示した出力ドライバ１１０、１１０ｂのうち少なくとも一つを含む。従って、不揮発性メモリ装置１０１１は、オン抵抗の大きさが一定であり、広範囲の電圧レベルを有する電源電圧が選択的に出力ドライバに印加され、電力消費が低減する。
【０１１０】
コンピューティングシステム装置１０００は、さらに、ＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）１０４０及びパワー供給装置１０２０をさらに具備する。
【０１１１】
コンピューティングシステム装置１０００がモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリ及びベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐ  ｓｅｔ）のようなモデムがさらに提供される。また、コンピューティングシステム装置１０００には、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ＣＩＰ：ｃａｍｅｒａ  ｉｍａｇｅ  ｐｒｏｃｅｓｓｏｒ）、モバイルＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）などがさらに提供されることは、当該分野の当業者に自明な事項であり、さらに詳細な説明は、省略する。
【０１１２】
メモリコントローラ１０１２と不揮発性メモリ装置１０１１は、例えば、データ保存に不揮発性メモリを使用するＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅ  ｄｒｉｖｅ／ｄｉｓｋ）を構成する。
【０１１３】
以上のように、図面及び明細書で例示的な実施形態を開示した。本明細書において、特定用語を使用して実施形態について説明したが、それらは、ただ本発明の技術的思想について説明するための目的で使用したものであり、意味を限定したり、特許請求の範囲に記載された本発明の範囲を制限したりするために使用したものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解できる。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められる。
【産業上の利用可能性】
【０１１４】
本発明の不揮発性メモリ装置は、例えば、データ保存関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１１５】
１、１０１１  不揮発性メモリ装置
１０  データ入出力回路
２０  メモリセルアレイ
３０  ロウデコーダ
４０  ページバッファ回路
５０  電圧生成部
６０  制御ロジック
１００、１００ｂ  データ出力回路
１１０、１１０ａ、１１０ｂ  出力ドライバ
１１１、１１１ｂ  プルアップドライバ
１２０、１２０ｂ  駆動信号生成器
１１３、１１３ａ、１１３ｂ  プルダウンドライバ
１２０、１２０ｂ  駆動信号生成器
１０００  コンピューティングシステム装置
１０１０  不揮発性メモリシステム
１０１１  不揮発性メモリ装置
１０１２  メモリコントローラ
１０２０  パワー供給装置
１０３０  ＣＰＵ
１０４０  ＲＡＭ
１０５０  ユーザインターフェース
１０６０  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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