(57)【要約】      （修正有）【課題】小型で製造容易な多孔質半導体電極を提供する。【解決手段】スーパーキャパシタの電極に適したブランク１７ａ、１７ｂであって、第１多孔質半導体ボリューム２２と第２多孔質半導体ボリューム２１とを備える。第２多孔質半導体ボリューム２１が第１多孔質半導体ボリューム２２によって横方向に囲まれ、電解質を受け入れるのに適したトレンチ１０によって第１多孔質半導体ボリューム２２から分離されることによって、第１および第２多孔質半導体ボリューム２２、２１は、トレンチ１０に開口するチャネルを備える。スーパーキャパシタは、第１多孔質半導体ボリューム２２が一方の電極として作用し、第２多孔質半導体ボリューム２１が他方の電極として作用する。【選択図】図２４
2019096893.tif 000002
【特許請求の範囲】
【請求項１】
スーパーキャパシタ（２５）の本体として使用するのに適したブランク（１７、１７ａ
、１７ｂ）であって、
第１多孔質半導体ボリューム（２２）と第２多孔質半導体ボリューム（２１）とを備え
、前記第２多孔質半導体ボリューム（２１）は、前記第１多孔質半導体ボリューム（２２
）によって横方向に囲まれ、電解質（２４）を受け入れるのに適したトレンチ（１０）に
よって前記第１多孔質半導体ボリューム（２２）から分離されることによって、前記第１
および第２多孔質半導体ボリューム（２２、２１）は、前記トレンチ（１０）に開口する
チャネルを備える、ブランク。
【請求項２】
前記第１多孔質半導体ボリューム（２２）と前記第２多孔質半導体ボリューム（２１）
とが同じ半導体層（１、１３）にあり、前記第１多孔質半導体ボリューム（２２）と前記
第２多孔質半導体ボリューム（２１）とは前記層（１、１３）の高さ方向全体に伸びてい
る、請求項１に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項３】
前記第１多孔質半導体ボリューム（２２）の前記トレンチ（１０）の側端部と前記第２
多孔質半導体ボリューム（２１）の前記トレンチ（１０）の側端部とが互いに少なくとも
１つの電極を形成する、請求項１または２に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項４】
前記電極の少なくとも１つ、両方、または全てがそれぞれの端部で少なくとも部分的に
コーティングされ、それらがコーティングされた多孔質半導体であるまたはコーティング
された多孔質半導体を備える、請求項３に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項５】
前記コーティングは、原子層堆積法を用いて、またはコンフォーマル層を製造する任意
の方法によって施される、請求項４に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項６】
前記コーティングは、ＴｉＮ、ＮｂＮ、または少なくとも１つの導電性酸化物または金
属である、またはそれらを備える、請求項４または５に記載のブランク（１７、１７ａ、
１７ｂ）。
【請求項７】
前記第１多孔質半導体ボリューム（２２）および前記第２多孔質半導体ボリューム（２
１）はシリコンであるまたはシリコンを含む、請求項１〜６のいずれかに記載のブランク
（１７、１７ａ、１７ｂ）。
【請求項８】
前記ブランク（１７、１７ａ、１７ｂ）はさらに、前記第１多孔質半導体ボリューム（
２２）の、前記第２多孔質半導体ボリューム（２１）の、および前記トレンチ（１０）の
底部に限定される絶縁層（１２、１５）を備える、請求項１〜７のいずれかに記載のブラ
ンク（１７、１７ａ、１７ｂ）。
【請求項９】
前記絶縁層（１２、１５）は、埋め込み酸化層（１２）であるまたは埋め込み酸化層（
１２）を備える、および／または、半導体酸化物からなる、および／または、特に窒化ケ
イ素層（１５）であり得る絶縁層を備える、請求項６または７に記載のブランク（１７、
１７ａ、１７ｂ）。
【請求項１０】
前記ブランク（１７、１７ｂ）は、片側または両側研磨シリコンウェハ内にあり、前記
第１多孔質半導体ボリューム（２２）および前記第２多孔質半導体ボリューム（２１）が
半導体シリコン層（１、１３）内に形成されることにより、前記片側または両側研磨シリ
コンウェハがｎ＋＋またはｐ＋＋にドープされる、請求項１〜９のいずれかに記載のブラ
ンク（１７、１７ｂ）。
【請求項１１】
前記トレンチ（１０）は、下側から窒化ケイ素層によりまたはシーリングとして作用す
るＢＯＸ層（１２）により限定される、請求項１０に記載のブランク（１７、１７ｂ）。
【請求項１２】
ａ）前記ブランク（１７、１７ａ）は、片側または両側研磨シリコンウェハ（１４、１
４”’、１４””’）内にあり、前記第１多孔質半導体ボリューム（２２）および前記第
２多孔質半導体ボリューム（２１）が前記ハンドル層（１、１３）内に形成されることに
より、前記片側または両側研磨シリコンウェハ（１４、１４”’、１４””’）がｎ＋＋
またはｐ＋＋にドープされ、または、ｂ）前記ブランク（１７、１７ａ、１７ｂ）は、シ
リコン・オン・インシュレータ層（１１）を備えるシリコン・オン・インシュレータウェ
ハであって、前記シリコン・オン・インシュレータ層（１１）の反対側に位置する片側ま
たは両側研磨シリコンウェハ（１４、１４”、１４”’、１４””’）内にある、請求項
１〜１１のいずれかに記載のブランク（１７、１７ａ）。
【請求項１３】
前記第１多孔質半導体ボリューム（２２）が一方の電極として作用し、前記第２多孔質
半導体ボリューム（２１）が他方の電極として作用し、前記トレンチ（１０）内に電解質
（２４）を備える、請求項１〜１２のいずれかに記載のブランク（１７、１７ａ、１７ｂ
）を用いて形成された本体を備える、スーパーキャパシタ（２５）。
【請求項１４】
前記スーパーキャパシタ（２５）はさらに、前記トレンチ（１０）直下の層（１２、１
５）を介して形成された電極への電気接触点（１８、１９）を備える、請求項１３に記載
のスーパーキャパシタ（２５）。
【請求項１５】
前記トレンチ（１０）をシールするためのシーリング用蓋（２３）をさらに備え、好ま
しくは前記トレンチ（１０）を頂部側からのみシールするよう構成される、請求項１３ま
たは１４に記載のスーパーキャパシタ（２５）。
【請求項１６】
前記スーパーキャパシタ（２５）は、セパレータのないスーパーキャパシタであって、
介在するセパレータまたは前記トレンチ内のセパレータはなく、前記トレンチ（１０）そ
のものがセパレータとして作用する、請求項１３〜１５のいずれかに記載のスーパーキャ
パシタ（２５）。
【請求項１７】
多孔質シリコン（３）ボリュームを製造する方法であって、
−半導体シリコン層（１、１３）を備えるシリコン構造上に電界を設定するステップと
、
−前記半導体シリコン層（１、１３）にフッ化水素ベースのエッチング液、特にフッ化
水素とエタノールの混合物を導入して、前記半導体シリコン層（１、１３）内に多孔質シ
リコン（３）ボリュームを選択的に形成し、前記エッチング液によって形成されるチャネ
ルの方向が電場線によって誘導されるようなステップと、
を含む方法。
【請求項１８】
−前記シリコン構造はさらに、半導体シリコン層（１）に限定される、ＢＯＸ層、Ｓｉ
Ｏ２層等の非導電性層（４、１２、１５）、または特に窒化ケイ素層（１５）である絶縁
層を備え、前記多孔質シリコン（３）は、自己制御方式で前記半導体シリコン層（１、１
３）内に形成され、前記多孔質シリコン（３）は、前記非導電性層（４、１２、１５）に
限定される、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体およびマイクロエレクトロニクスの分野に関する。特に、本発明のい
くつかの態様は、半導体ベースのスーパーキャパシタに関し、本発明のいくつかの態様は
、多孔質半導体の製造に関する。
【背景技術】
【０００２】
一般的に、活性炭、炭化物由来炭素、カーボンナノチューブ、グラフェン等の高表面積
炭素ベース材料が、スーパーキャパシタの電極として使用される。
【０００３】
特に、低コストの活性炭は、市販されているスーパーキャパシタにおいて広く応用され
ている。炭素材料は通常、高分子接着剤や様々なコーティングプロセスを用いて集電体（
ｃｕｒｒｅｎｔ  ｃｏｌｌｅｃｔｏｒ）上に塗布される。
【０００４】
ただし、これらのプロセスを小型化してマイクロエレクトロニクスの製造プロセスと統
合することは困難であるため、代替的な微細加工およびナノ加工プロセスが近年提案され
ている。有望な加工方法としては、一般的なフォトレジスト材料から高表面積炭素を製造
して、いわゆるフォトレジスト由来の炭素とすること、およびマイクロスケールでのレー
ザ還元によって製造可能である酸化黒鉛の部分的還元等がある。
【０００５】
レーザによりパターン化した酸化黒鉛／還元された酸化グラフェン（ＧＯ／ＲＧＯ）の
マイクロコンデンサに関して２．３５Ｆｃｍ−３の比容量が得られ、非常に安定して動作
する。酸化黒鉛膜の製造および成膜に関して、商品化の前に解決すべき課題が残っている
。炭化ケイ素由来炭素膜を有する素子についても最大０．７ｍＦｃｍ−２の容量を有する
ことが示されており、ＣＮＴベースの電極に匹敵する。この技術の欠点の一つは、プロセ
ス温度が高いことであり、黒鉛化は１０５０℃で行われている。
【０００６】
特許文献１で公開されているインテル社の国際特許出願は、電荷蓄積素子を開示してい
る。この電荷蓄積素子は、セパレータによって互いに分離された第１および第２導電構造
を有する。第１および第２導電構造は、複数のチャネルを含む多孔質構造を備える。これ
らのチャネルのそれぞれが、多孔質構造の表面に開口部を有する。
【０００７】
特許文献２で公開されている本願の出願人による国際特許出願は、集積化可能な電気化
学キャパシタおよびその製造方法を開示している。電気化学キャパシタは、第１多孔質部
分を有する第１硬質片（ｒｉｇｉｄ  ｐｉｅｃｅ）を備える第１電極と、第２多孔質部分
を有する第２硬質片を備える第２電極と、第１多孔質部分と第２多孔質部分とに接する電
解質とを備える。このような構造によって、電極間のセパレータ膜を用いずに電気化学キ
ャパシタを製造することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２０１１／１２３１３５号
【特許文献２】国際公開第２０１３／１２８０８２号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
マイクロスーパーキャパシタ材料としてシリコンを使用すれば、高表面積のナノ多孔質
構造となるようエッチング可能であるのにもかかわらず、意外にもこれまでのところほと
んど注目されていない。電極材料として直接多孔質Ｓｉ（ＰＳ）を使用できれば、既存の
製造プロセスへの簡単な統合の助けとなるであろう。
【００１０】
残念ながら、シリコンは、一般的な電解質において電気化学的に不安定であり、濡れ性
に限界があり、電気伝導性に劣るので、このような特性により、ＰＳスーパーキャパシタ
の全般的な電気的性能は良くない。ＰＳをコーティングすれば、抵抗が下がり安定性が増
すので、有力な方法として広く認識されているが、コーティングされた電極であっても、
その性能は、炭素ベースのオンチップスーパーキャパシタの性能よりも数桁低いものであ
る。これは、複雑なＳｉのナノ構造による抵抗によって、出力密度が制限されてしまうか
らである。
【００１１】
特許文献２に開示されている集積化可能な電気化学キャパシタは、製造が難しい。
【００１２】
特許文献１に開示されている電荷蓄積素子も、動作可能であったとしても、実現が難し
い。
【００１３】
さらに、電気化学キャパシタまたは電荷蓄積素子の内部に電解質を横方向に拘束するの
に必要な設計の実現が困難であることがわかっている。トレンチの端部をシールすること
もかなり困難である場合がある。
【００１４】
トレンチ内に多孔質の半導体チャネルを製造することも困難である。特許文献２で提案
されているような方法でトレンチを製造可能であったとしても、シリコン・オン・インシ
ュレータ（ＳＯＩ）ウェハ側面は、ＳＯＩのメソ多孔質構造を製造するべくフッ化水素ベ
ースのエッチング液で処理されており、フッ化水素が絶縁層と激しく反応するので、エッ
チング液の影響で絶縁層がなくなってしまう。この結果、スーパーキャパシタのキャリア
構造として絶縁層を利用することが不可能ではないとしても困難となる。絶縁層が損なわ
れていなければ、別の目的でシリコン・オン・インシュレータウェハを使用することも可
能であろう。
【課題を解決するための手段】
【００１５】
本発明の第１態様の目的は、スーパーキャパシタまたはスーパーキャパシタの本体とし
ての使用に適したブランクの製造を簡単にすることである。この目的は、独立請求項１に
記載のブランク、または同様の独立請求項１３に記載のスーパーキャパシタにより達成可
能である。
【００１６】
本発明の第２態様の目的は、多孔質シリコンの形成方法を改善することに関する。この
目的は、請求項１７に記載の多孔質シリコンボリュームの製造方法、請求項１８に記載の
自己制御式のエッチング方法、および、多孔質シリコンの成形方法により達成可能である
。
【００１７】
本発明の第３態様の目的は、多孔質半導体チャネルの製造方法を改善することである。
この目的は、多孔質半導体チャネルを選択的に形成するための第１、第２、または第３の
方法を用いて達成可能である。
【００１８】
本発明の第４態様の目的は、シリコンナノ構造、特にマイクロスーパーキャパシタ内で
新規のＰＳ−ＴｉＮハイブリッド材料を用いる方法に関する。この目的は、特にマイクロ
スーパーキャパシタを製造するために、バルクシリコンを電気化学エッチングすることに
よりナノ多孔質シリコンとし、次にシリコンナノ構造内でＴｉＮを高いコンフォーマリテ
ィを有する原子相成長法でコーティングすることによって製造する多孔質シリコン（ＰＳ
）−ＴｉＮハイブリッド材料を用いる方法により達成可能である。
【００１９】
本発明の第５態様の目的は、本発明の他の態様のいずれかに記載のブランクまたはスー
パーキャパシタにおいて使用可能であるような、シリコン構造における電極の製造に関す
る。この目的は、シリコン構造において電極を製造する方法によって達成可能である。
【００２０】
従属請求項により、ブランク、スーパーキャパシタ、およびその方法の様々な利点を有
する態様が記載される。
【発明の効果】
【００２１】
スーパーキャパシタの本体としての使用に適したブランクは、第１多孔質半導体ボリュ
ームと第２多孔質半導体ボリュームとを備える。第２多孔質半導体ボリュームは、第１多
孔質半導体ボリュームによって横方向に囲われており、電解質を受け入れるのに適したト
レンチによって第１多孔質半導体ボリュームから分離される。第１および第２多孔質半導
体ボリュームは、トレンチに開口するチャネルを備える。
【００２２】
大きな利点は、第１多孔質半導体ボリュームによって第２多孔質半導体ボリュームが横
方向に囲われるので、トレンチの端部を閉じる必要がなくなる（すなわち、トレンチを横
方向に閉じる必要がない）ことである。このために、トレンチは、（必然ではないものの
）ループ状、円形等の閉じた形状に形成するとよく、矩形形状または任意の形状であって
もよい。トレンチの両側の多孔質半導体ボリュームが電気的に互いに絶縁され、スーパー
キャパシタの電極に短絡が生じないようにすることが重要である。
【００２３】
第１多孔質半導体ボリュームと第２多孔質半導体ボリュームとが同じ半導体層にあって
その層の高さ方向全体に伸びている場合、トレンチの頂部からブランクを閉じることがよ
り容易となる。ただし、この方法でもっと良いことは、半導体ウェハボリュームの高さ全
体が利用可能であって、これによって、半導体素子のさらなる小型化が容易となることで
ある。
【００２４】
第１多孔質半導体ボリュームのトレンチ側の端部と第２多孔質半導体ボリュームのトレ
ンチ側の端部とがそれぞれ少なくとも１つの電極を形成する場合、ブランクとの（または
その後のスーパーキャパシタとの）電気的接続が明確に定義された場所で可能となる。
【００２５】
電極の少なくとも１つ、両方、または全てがそれぞれの端部で少なくとも部分的にコー
ティングされる場合、スーパーキャパシタの安定性が改善され、かなり高い容量密度が維
持できる。さらに、コーティングは、原子層堆積法を用いて、またはＴｉＮまたはＮｂＮ
、ＴｉＮまたはＮｂＮを含む材料、化合物または合金を用いる等により、コンフォーマル
層を製造する任意の方法によって実行可能である。ＴｉＮは、十分に高い伝導性を備え、
電気化学的に十分安定している。これに加えてまたはあるいは、コーティングが、導電性
の酸化物または金属であってもよく、または、導電性の酸化物または金属を備えてもよい
。
【００２６】
我々は、第１多孔質半導体ボリュームおよび第２多孔質半導体ボリュームが、相対的に
良い安定性を示すシリコンであるまたはシリコンを備える、ブランクのプロトタイプにつ
いて試験を行った。
【００２７】
ブランクがさらに第１多孔質ボリュームと第２多孔質ボリュームの底部におよびトレン
チの底部に制限される絶縁層を備える場合、この構造によってトレンチの底部からも電解
質のシールが得られるので、後にトレンチの底部でシーリング工程を行う必要がない。
【００２８】
さらに、絶縁層は、埋め込み酸化層であるまたは埋め込み酸化層を備え、および／また
は、半導体酸化物からなる。半導体酸化物は、半導体と組み合わせが可能である。
【００２９】
ブランクは、シリコン・オン・インシュレータ層を備えるシリコン・オン・インシュレ
ータウェハである片側または両側研磨シリコンウェハ内にあってもよく、そのようなシリ
コン・オン・インシュレータ層の反対側に位置してもよい。ブランクは、片側または両側
研磨シリコンウェハのｎ＋＋またはｐ＋＋ドープされた層内にあるとよい。ブランクは、
片側または両側研磨シリコンウェハであって、ウェハの反対側を覆う絶縁層を有するよう
なウェハ内にあってもよい。ブランクは、そのような片側または両側研磨シリコンウェハ
のｎ＋＋またはｐ＋＋ドープされた層内にあるとよい。ＳＯＩウェハにおいて、ＢＯＸ層
内の絶縁体が、二酸化ケイ素ではなく窒化物であってもよい。
【００３０】
我々のプロトタイプにおいて、このようなｎ＋＋またはｐ＋＋ドープされたシリコン・
オン・インシュレータウェハを使用し、絶縁体はＳｉＯ２であるかＳｉＯ２からなる。Ｓ
ｉＯ２層が中間層にある場合には、第１および第２多孔質ボリュームはウェハのどちら側
に形成してもよい。但し、ウェハの下側（基板またはハンドルウェハ）のｎ＋＋またはｐ
＋＋ドープされた層は通常、ＳＯＩ層のシリコン層よりも十分に厚い。従って、基板側を
ブランクとして（またはスーパーキャパシタとして）使用するならば、多孔質ボリューム
を十分に大きくでき、よって得られる容量値が増す。
【００３１】
本発明に係るスーパーキャパシタは、トレンチ内の電解質を有するブランクを用いて形
成された本体を備える。第１多孔質ボリュームが１つの電極として作用し、第２多孔質ボ
リュームがもう１つの電極として作用する。電解質を注入した後、トレンチを適切なカバ
ーで覆うことが最も好ましい。
【００３２】
スーパーキャパシタがさらにトレンチ直下の層を介して形成された電極への電気接触点
を備える場合、このような接触点はスーパーキャパシタの下から形成可能である。この方
法では、トレンチの下の層がスーパーキャパシタを補強するよう作用可能である。さらに
、トレンチ下の層が埋め込み酸化（ＢＯＸ）層であって、ＢＯＸ層の反対側にＢＯＸ層上
のシリコン・オン・インシュレータ（ＳＯＩ）層がある場合には、スーパーキャパシタの
接触点を便利な方法で形成可能であるだけでなく、ＳＯＩ層を用いて他の部品をスーパー
キャパシタの部品と集積可能である。
【００３３】
さらに、スーパーキャパシタは、セパレータのないスーパーキャパシタであって、介在
するセパレータまたはトレンチ内のセパレータはなく、トレンチそのものがセパレータと
して作用する。この方法では、分離用の介在するセパレータまたはトレンチ内にセパレー
タを挿入することが避けられる。これによって、製造コストが抑えられ、および／または
、スーパーキャパシタの体積がより小さくなる。
【００３４】
トレンチに開口する多孔質半導体チャネルを選択的に形成する第１の方法は、
−適切な濃度、特に１：１、１：２、１：４の濃度、または他の任意の濃度の、ＨＦ：エ
タノール、ＨＦ：水、ＨＦ：水：エタノール、ＨＷ：イソプロパノール、ＨＦ：水：イソ
プロパノール、および／または他の添加物等の、フッ化水素（ＨＦ）ベースのエッチング
液を用いて、少なくとも１つの半導体の半導体層と少なくとも１つの埋め込み酸化層およ
び／または半導体酸化物からなる少なくとも１つの層および／または窒化ケイ素等の少な
くとも１つの絶縁層を備える半導体ウェハの半導体の半導体層内で部分的なトレンチをエ
ッチングするステップであって、エッチングされたシリコン層は埋め込み酸化層、半導体
酸化物層、絶縁層に限定されるステップにより、半導体ウェハ上に電界を印加することに
よって少なくとも同時にトレンチに開口する多孔質半導体チャネルを形成するようエッチ
ングを行うステップと、
−フッ化水素ベースのエッチング液を除去するステップと、
−埋め込み酸化層、半導体酸化物層、または絶縁層に到達するまでプラズマエッチングに
よってトレンチをより深くエッチングするステップと、を含む。
【００３５】
トレンチに開口する多孔質半導体チャネルを選択的に形成する第２の方法は、第１の方
法の代替的な方法であって、
−プラズマエッチングによって、少なくとも１つの半導体の半導体層と少なくとも１つの
埋め込み酸化層、半導体二酸化物からなる少なくとも１つの層、または特に窒化ケイ素で
ある少なくとも１つの絶縁層を備える半導体ウェハの半導体の半導体層内で部分的なトレ
ンチをエッチングするステップであって、エッチングされた半導体層は埋め込み酸化層、
半導体酸化物層、絶縁層に限定されるステップと、
−半導体ウェハ上に電界を印加することと少なくとも同時に、適切な濃度、特に１：１、
１：２、１：４の濃度、または他の任意の濃度の、ＨＦ：エタノール、ＨＦ：水、ＨＦ：
水：エタノール、ＨＷ：イソプロパノール、ＨＦ：水：イソプロパノール、および／また
は他の添加物等の、フッ化水素（ＨＦ）ベースのエッチング液を部分的なトレンチに加え
て、トレンチに開口する多孔質半導体チャネルを形成するステップと、
−フッ化水素ベースのエッチング液を除去するステップと、
−埋め込み酸化層、半導体酸化物層、または絶縁層に到達するまでプラズマエッチングに
よってトレンチをより深くエッチングするステップと、を含む。
【００３６】
トレンチに開口する多孔質半導体チャネルを選択的に形成する第３の方法は、第１およ
び第２の方法の代替的な方法であって、
−プラズマエッチングによって、少なくとも１つの半導体の半導体層と少なくとも１つの
埋め込み酸化層、半導体二酸化物からなる少なくとも１つの層、または窒化ケイ素である
少なくとも１つの絶縁層を備える半導体ウェハの半導体の半導体層内でトレンチをエッチ
ングするステップであって、エッチングされた半導体の半導体層は埋め込み酸化層、半導
体酸化物層、絶縁層に限定され、これによってトレンチが前記窒化ケイ素層にまで伸びる
ステップと、
−半導体ウェハ上に電界を印加することと少なくとも部分的に同時に、適切な濃度、特に
１：１、１：２、１：４の濃度、または他の任意の濃度の、ＨＦ：エタノール、ＨＦ：水
、ＨＦ：水：エタノール、ＨＷ：イソプロパノール、ＨＦ：水：イソプロパノール、およ
び／または他の添加物等の、フッ化水素（ＨＦ）ベースのエッチング液をトレンチに加え
て、トレンチに開口する多孔質半導体チャネルを形成するステップと、
−フッ化水素ベースのエッチング液を除去するステップと、を含む。これら３つの方法は
すべて、トレンチに開口する多孔質チャネルを備える半導体層内にこのようなトレンチを
作成するのに適しており、半導体層直下の埋め込み酸化層または半導体酸化物層を破壊し
ない。
【００３７】
この方法において、市販のシリコン・オン・インシュレータウェハにおいて容易に利用
可能であるような、埋め込み酸化層、半導体酸化物層、または（特に窒化ケイ素層である
かもしれない）絶縁層が、ブランクまたは結果的にスーパーキャパシタの補強として活用
可能である。さらに、ウェハにおいて埋め込み酸化層、半導体酸化物層、または絶縁層の
反対側にさらなるシリコン層がある場合、この層を上手く用いてスーパーキャパシタの電
極との接触だけでなく、同じ部品上にさらなるマイクロエレクトロニクス部品を集積化す
ることも任意に可能である。
【００３８】
トレンチに開口する多孔質半導体チャネルを選択的に形成する第１、第２、および／ま
たは第３の方法において、トレンチは半導体ウェハの層を第１多孔質半導体ボリュームと
第２多孔質半導体ボリュームとに分けるようエッチングされ、
−第２多孔質半導体ボリュームは、第１多孔質半導体ボリュームによって横方向に囲われ
ており、
−第２多孔質半導体ボリュームは、電解質を受け入れるのに適したトレンチによって第１
多孔質半導体ボリュームから分離され、第１および第２トレンチに開口するチャネルを備
えることが好ましい。
【００３９】
この方法において、トレンチに開口する多孔質チャネルを備える半導体層内にトレンチ
を作成する方法であって、半導体層直下の埋め込み酸化層、半導体酸化物層、または絶縁
層を破壊しない方法は、この部品をスーパーキャパシタとして使用する場合には、後にト
レンチ内に追加される電解質を鉛直下方から拘束するようにも改善可能である。この方法
において、トレンチの端部のシーリングはもちろん回避可能である。電解質のシーリング
はトレンチの頂部にのみ必要であり、当業者であれば、これによってスーパーキャパシタ
を製造する際のシーリングの確度が改善し、または製造中の手間が省けることを理解され
るであろう。
【００４０】
トレンチに開口する多孔質半導体チャネルを選択的に形成する第１、第２、および／ま
たは第３の方法において、トレンチは、原子相成長法を用いて導電性材料、化合物、また
は合金で少なくとも部分的にコーティングすることが好ましく、特に好ましくはＴｉＮに
よってコーティングされる。ＴｉＮの代わりに、ＮｂＮおよび／または導電性酸化物また
は金属を使用してもよい。スーパーキャパシタにするならば、結果として得られるスーパ
ーキャパシタの安定性が増すと共に十分大きな容量値が得られる。
【００４１】
トレンチを少なくとも部分的にコーティングする場合、導電性材料、金属、化合物、酸
化物または合金を（全てではなくとも少なくとも部分的に）トレンチの底部から除去する
ことが好ましい。結果として得られる製品がスーパーキャパシタとして使用されるならば
このことは特に有用である。これによって予期しない電極の短絡が上手く回避できるから
である。これらの材料、金属、化合物、酸化物または合金を完全に除去することが困難で
あるかもしれないが、残留物を介してトレンチ上で短絡が生じない程度に実質的に除去で
きれば十分であろう。
【００４２】
これらの３つの方法を用いれば、本発明の第１態様に係るスーパーキャパシタの本体と
して使用するのに適したブランク、または本発明の第１態様に係るスーパーキャパシタを
作成することができる。
【００４３】
半導体は、シリコンであるまたはシリコンを含むものであってよい。
これに代えてまたは追加的に、半導体ウェハは、片側または両側研磨シリコン・オン・
インシュレータウェハまたは窒化ケイ素層に接合した片側または両側研磨シリコンウェハ
であってよい。
【００４４】
バルクシリコンを電気化学エッチングすることによりナノ多孔質シリコンとし、次にシ
リコンナノ構造内でＴｉＮを高いコンフォーマリティを有する原子層堆積法でコーティン
グすることによって製造する多孔質シリコン（ＰＳ）−ＴｉＮハイブリッド材料を用いる
方法は、スーパーキャパシタを小型化する際に有用な方法である。
【００４５】
多孔質シリコンボリュームを製造する方法は、
−半導体シリコン層を含むシリコン構造上に電界を設定するステップと、
−半導体シリコン層にフッ化水素ベースのエッチング液、特にフッ化水素とエタノールの
混合物を導入して、半導体シリコン層内に多孔質シリコンボリュームを選択的に形成し、
エッチング液によって形成されるチャネルの方向が電場線によって誘導されるようなステ
ップと、を含む。
【００４６】
多孔質シリコンボリュームを製造する自己制御エッチング方法において、選択的形成方
法に加えて、シリコン構造はさらに、半導体シリコン層に限定される、ＢＯＸ層、ＳｉＯ
２層等の非導電性層、または特に窒化ケイ素層である絶縁層を備える。多孔質シリコンは
、多孔質シリコンが電気絶縁層に限定するように自己制御方式により半導体シリコン層内
に形成される。
【００４７】
多孔質シリコン構造を成形する方法は、入り口位置からシリコン構造内部にエッチング
液を導入することにより得られたシリコン構造内の多孔質シリコンの一部を除去するステ
ップを含み、多孔質シリコンの除去は入り口位置でのプラズマエッチングによって行われ
る。この方法において、液体電解質に対する多孔質シリコン構造の透過性を増すことでき
る。通常、エッチング液の後、チャネルは入り口位置でより細く、深くなるにつれてより
太くなっているからである。その結果、入り口位置の周辺での多孔質シリコンが少なくと
も部分的にプラズマエッチングによって除去されると、チャネルのより太い部分が電解質
チャネルに対する開口部として機能する。
【００４８】
シリコン構造において電極を製造する方法において、トレンチは導電層、特にＴｉＮお
よび／またはＮｂＮおよび／または少なくとも１つの導電性酸化物または金属によってコ
ーティングされ、施されたコーティングはその後、プラズマエッチングによってトレンチ
の底部から除去される。
【図面の簡単な説明】
【００４９】
以下、添付の図面を参照して本発明をより詳細に説明する。
【図１】ＮａＣｌ電解質を有する多孔性シリコン−ＴｉＮ−電解質−ＴｉＮ−ＰＳスーパーキャパシタを示す概略図である。
【図２】初期段階でのＴｉＮ層の成長での１つのＡＬＤサイクルの第１部の３Ｄ模式図である。
【図３】中間段階でのＴｉＮ層の成長での１つのＡＬＤサイクルの第２部の３Ｄ模式図である。
【図４】いくつかのＡＬＤサイクルを経たＴｉＮ層の３Ｄ模式図である。
【図５】多孔質シリコンの選択形成による多孔質シリコンの製造を示す走査顕微鏡画像である。
【図６】自己制御エッチングによる多孔質シリコンの製造を示す図である。
【図７】パターン化した窒化ケイ素マスク層を介してエッチングされた円形多孔質シリコン領域を有する１５０ｍｍ径のシリコンウェハを示す図と、同ウェハの断面を走査顕微鏡により詳細に示す図である。
【図８】図７のＳＯＩウェハから作成した我々のサンプルを示す図である。
【図９】２０ｎｍ厚のＴｉＮ層を（初期の）ＡＬＤコンフォーマルコーティングする前の、図７の多孔質シリコン層の底部のＳＥＭ画像を拡大した図である。
【図１０】２０ｎｍ厚のＴｉＮ層をＡＬＤコンフォーマコーティングした後の図７の多孔質シリコン層の底部のＳＥＭ画像を拡大した図である。
【図１１】他の製品（ｗｏｒｋｓ）から再現されたデータと比較した我々のサンプルのラゴンプロットである。
【図１２】ＰＤＭＳ環状部（ｃｏｌｌａｒ）（図８）によって分離された２つの多孔質シリコン電極からなるサンプルＭ４７（ＮａＣｌ）の測定値を示す図である。
【図１３】サンプルＭ５０（ＴＥＡＢＦ４／ＰＣ）の測定値を示す図である。
【図１４】サンプルに関する簡略化した等価回路を示す図である。
【図１５】１．０ｍＡでの水性（＃Ａ）および有機（＃Ｏ）電解質を有するセルの電気化学特性（定電流充放電曲線）を示す図である。
【図１６】５０ｍΩＥＳＲと直列の３  Ｆ  ＥＤＬＣについての理論的サイクリック・ボルタンメトリー曲線を示す図である。
【図１７】５０ｍΩＥＳＲと直列の３  Ｆ  ＥＤＬＣについての測定されたサイクリック・ボルタンメトリー曲線を示す図である。
【図１８】コーティングしていない多孔質シリコン電極の測定したサイクリック・ボルタンメトリー曲線を示す図である。
【図１９】１００ｍＶ／ｓ走査レートで−２．０；＋２．０Ｖ窓内部で行われた２１、２００、１０００、３０００、および５０００サイクル間のサンプルＭ５０（有機電解質を有するサンプル＃Ｏ）のサイクリック・ボルタンメトリー特性曲線である。
【図２０】１００ｍＶ／ｓで−１．０Ｖ〜１．０Ｖ窓内部で行われた３、１０００、２０００サイクル間のサンプルＭ４７（水性電解質を有するサンプル＃Ａ）のサイクリック・ボルタンメトリー特性曲線である。
【図２１】ｎ＋Ｓｉウェハ内にプラズマエッチングにより製造したＳＯＩ層内のトレンチを示すＳＥＭ画像である。
【図２２】ｎ−Ｓｉウェハ内にプラズマエッチングにより製造したＳＯＩ層内のトレンチを示すＳＥＭ画像である。
【図２３】高濃度にドープしたｎ＋ＳＯＩウェハ内の２つの平行なトレンチの断面を示すＳＥＭ画像である。
【図２４】スーパーキャパシタの製造に使用可能な２種類のブランクの構造を示す図である。
【図２５】ＳＯＩウェハのハンドルの裏側からまたは頂部に絶縁層を備えるＤＳＰウェハ内部にエッチングされたトレンチを示す図である。
【図２６】（ａ）および（ｂ）は、ハンドル側から、個々のチップに劈開した後の図２５のハンドルウェハを示す図である。
【図２７】（ａ）および（ｂ）は、ＳＯＩ側から、個々のチップに劈開した後の図２５のハンドルウェハを示す図である。
【図２８】第１種類のブランクから形成されたスーパーキャパシタを示す図である。
【図２９】第２種類のブランクから形成されたスーパーキャパシタを示す図である。
【図３０】（ａ）は接触点を頂部から見た様子を示す図であり、（ｂ）および（ｃ）は下部側から見たトレンチを示す図である。
【図３１】深くエッチングしたトレンチのＳＥＭ画像である。
【図３２】多孔質シリコンの形成を示すＳＥＭ画像である。
【図３３】トレンチの底部から多孔質シリコンを除去した様子を示す図である。
【図３４】トレンチの側壁を示す多孔質シリコンのＳＥＭ画像である。
【図３５】原子相成長法によってＴｉＮを蒸着した様子を示す一連のＳＥＭ画像である。
【図３６】ＴｉＮコーティングされた多孔質シリコンを示す一連のＳＥＭ画像である。
【図３７】図３７a〜３７ｄは、トレンチの底部からＴｉＮを除去した様子を示すＳＥＭ画像である。
【図３８】測定を行うのに使用したサンプルホルダを示す図である。
【図３９】（ａ）および（ｂ）は、スーパーキャパシタのサイクリック・ボルタンメトリー曲線の測定値を表す図である。
【発明を実施するための形態】
【００５０】
全ての図面において同じ技術要素に同じ参照符号を付与する。
Ｉ．導入：サンドイッチ構造のスーパーキャパシタ
バルクＳｉをメソ多孔質Ｓｉへと電気化学エッチングし、次に、ＴｉＮを高いコンフォ
ーマリティを有する原子相成長法によってコーティングすることによって製造した（図１
、２、９、１０、および１１）ＰＳ−ＴｉＮハイブリッド材料によって、シリコンナノ構
造や多孔質Ｓｉを微小スーパーキャパシタにおいて広く利用することについての妨げとな
っている致命的な問題に対する有力な解決策が得られることを立証した。
【００５１】
図１において、多孔質シリコン内のチャネルは、縦方向のチャネルとして簡略化して示
されており、横方向のトレンチにより分離されている。水に溶解したＮａＣｌ等の電解質
がトレンチに導入されており、チャネルにも入っている。図１において、白丸は、Ｎａ＋
イオンを示し、黒丸がＣｌ−イオンを示している。
【００５２】
図２は、ＴｉＮを形成するためのＡＬＤサイクルのＴｉＣｌ４パルスを示す図である。
図３は、ＴｉＮを形成するためのＡＬＤサイクルのＮＨ３パルスを示す図である。図４は
、図２および３に概略的に示したいくつかのサイクルの後のＴｉＮ層を示す図である。
【００５３】
文献で報告されたオンチップ用途に用いられる可能性のあるいくつかの方法のエネルギ
ー密度と出力密度と我々のＰＳ−ＴｉＮハイブリッドによるものとを比較したものを、図
１１のラゴンプロットおよび表１にまとめる。
【００５４】
表１：
水性および有機電解質を有する素子の特性
２つの対称構造のシリコン電極を有する素子について定電流充放電により測定した容量
値および、ＰＳ面積と厚さを考慮した比体積値（ｓｐｅｃｉｆｉｃ  ｖｏｌｕｍｅｔｒｉ
ｃ  ｖａｌｕｅｓ）。以下に報告する測定は、図８に記載の超電導体を用いて行われた。
【表１】
2019096893.tif 000003
【００５５】
ここで調査したＰＳ−ＴｉＮハイブリッドスーパーキャパシタ構造について、図１、２
、３、４、９、１０、１１、および１２に示す。図２〜４に概略を示すように、原子相成
長法（ＡＬＤ）により、１０〜２０ｎｍ厚のＴｉＮ層で１０ｎｍから１００ｎｍの範囲の
孔径の多孔質シリコン（図９）をコーティングした。
【００５６】
ＡＬＤであれば非常にアスペクト比の高い構造についてもコンフォーマルコーティング
ができ、スーパーキャパシタにおいて、ＴｉＮによって一般的な電解質に対する優れた電
気伝導性と化学的安定性が得られる。
【００５７】
ここで使用するＴｉＮを用いたＡＬＤプロセスは、１／１０００を超えるアスペクト比
の構造をコーティング可能であって非常に高いコンフォーマリティ（ｃｏｎｆｏｒｍａｌ
ｉｔｙ）を示した。我々のＴｉＮ層の比抵抗は約０．１６ｍΩ−ｃｍであって、最初のプ
ロトタイプの比抵抗は約０．６ｍΩ−ｃｍであり、他のデータに匹敵するものである。
【００５８】
（Ｓｉは高濃度にドープされていたとしても、なおシリコンは導電性を有するが、Ｔｉ
Ｎコーティングよりも導電性が低いが）Ｓｉが比較的高い比抵抗を示し、高表面積シリコ
ンナノ構造において、トラップ、量子閉じ込めおよび空乏効果によって、比抵抗はさらに
増加するので、ＴｉＮの電気伝導性が良いことは特に重要である。図９および１０にＴｉ
Ｎコーティングの前後でのＰＳ構造の走査型電子顕微鏡（ＳＥＭ）画像を示すが、これら
によりＴｉＮコーティングのコンフォーマリティが確認される。さらに、コーティングに
よりＰＳの親水性が高くなるよう変質が起こり、初期の多孔質Ｓｉと比較すると、水性電
解質による孔部の充填が改善される。
【００５９】
ＴｉＮコーティングされたＰＳ電極の製造は、リソグラフィー、ＰＳ形成、およびＡＬ
Ｄを含み、標準的な道具やマイクロエレクトロニクス業界で一般的なプロセスを用いて、
１５０ｍｍのＳｉウェハ（図７）上で行った。コーティングされないＰＳ電極やＰＳ−Ｔ
ｉＮハイブリッド電極の実現可能性を試験および比較するために、実験ではＮａＣｌベー
スの水性および有機ＴＥＡＢＦ４／ＰＣ電解質の両方を用いた。
【００６０】
素子＃Ａ（水性電解質）および＃Ｏ（有機電解質）のパラメータを表１にまとめる。
【００６１】
曲線が三角形であってほぼ対称な形状であることがＥＤＬＣとして高い性能を有する特
徴である。充放電曲線から評価したスーパーキャパシタの効率は高く、水性電解質は８８
％で有機電解質は８３％である。準備したＴｉＮコーティングされていない多孔質シリコ
ン電極を有する装置を用いた定電流充放電特性評価によれば、ＥＤＬキャパシタとしての
性能は低く、Ｓｉ素子に関する従来の文献と一致している。
【００６２】
ＰＳ−ＴｉＮスーパーキャパシタの小信号周波数応答は、インピーダンスの実数成分Ｚ
’に対して虚数成分Ｚ”をプロット表示したものである、ナイキストプロットを用いて検
証可能である。我々の測定では、我々の装置のほぼ純粋な容量性挙動が、実数成分が小さ
いことおよび折れ点周波数が高いことにより示され、極座標曲線の角度は４５°に近づく
。折れ点周波数は、サンプル＃Ｏについては４００Ｈｚであって、サンプル＃Ａについて
は２００Ｈｚであった。高周波数部の半円形によって、電解質と多孔質電極との間の電荷
の移動の抵抗が非常に小さい、すなわち、多孔質電極へのイオンの拡散を示すワールブル
グインピーダンスが小さいことが示されている。Ｚ’軸と交差するよう極座標曲線の直線
鉛直部分を外挿することによってナイキストプロットから評価した等価直列抵抗（ＥＳＲ
）値は、サンプル＃Ａおよび＃Ｏについてそれぞれ５Ω、１８Ωである。この値は、図１
５のパルス列測定より得られたＥＳＲ値とよく一致しており、サンプル＃Ａ、＃Ｏについ
てそれぞれ５Ω、１７Ωであった。
【００６３】
ＰＳ−ＴｉＮハイブリッド電極の性能を広域サイクッリクボルタンメトリー（ｃｙｃｌ
ｉｃ  ｖｏｌｔａｍｍｅｔｒｙ）（ＣＶ）測定によりさらに調査した（図２０および１９
）。異なる走査レートでの水性電解質および有機電解質に関して得られた曲線は、ほぼ理
想的な矩形形状であり、正規化したＣＶ曲線は、容量値のばらつきが小さいこと（図２０
および１９）を示しており、ほぼ純粋なＥＤＬＣ挙動が確認される。このような挙動は、
Ｓｉベースのナノ構造には見られないものであって、実際、我々のコーティングしていな
いサンプルも非常に非理想的な挙動を示す。図２０には水性電解質を有する素子（素子＃
Ａ）から測定したＣＶ曲線を示す。この装置は、水性電解質の最大電位窓に近い、−１．
０Ｖ〜＋１．０Ｖ電位窓内で行われた３、１０００、および３０００回の充放電サイクル
の間、優れた安定性を示す。電位窓０．５Ｖ〜１．０Ｖ内でより長いサイクル測定が行わ
れた。
【００６４】
我々の測定によれば、（利用可能な測定時間の制限である）最大１３０００サイクルま
での容量の保持が示される。容量値の初期過渡性／低下は、ＴｉＮの上層での部分的な酸
化および／または電解質からの分解生成物や加熱によって最も小さい孔部が閉鎖されたこ
とと関連があるかもしれない。
【００６５】
ＣＶ曲線には、酸化および還元に関連する電流のピークはなく、水性電解質内でのＴｉ
Ｎコーティングの安定性が確認された。有機電解質を有する素子は、より大きな電圧、結
果的により高い最大出力で動作可能である。最大２．５Ｖまでの周期的ボルタンメトリー
走査によれば、２．０Ｖを超えると、充電電流が上昇し始めるが、このことは有機電解質
中の水分の存在と関係付けられる。容量保持は、−２．０Ｖ〜＋２．０Ｖの窓内で測定さ
れた。ＣＶ曲線は、ほぼ完全な矩形形状を示す。容量値の高速な落下が最初の３００サイ
クルで観測され、これは水性電解質の結果と同様であり、その後容量値はゆっくりと初期
の値に近づいていく。１．０Ｖおよび２．０Ｖの電位窓内でのより長いＣＶ検査（１３０
００サイクル）でも良好な容量保持が示され、水性電解質を有するサンプルと同様である
。
【００６６】
我々のＰＳ−ＴｉＮハイブリッド素子の比容量値は、ＡＬＤコーティングが上手く作用
することを裏付ける値である（表１）。我々のＰＳ−ＴｉＮハイブリッド素子の体積エネ
ルギーと出力は、マイクロキャパシタに関する性能指数であるが、他の方法の値に匹敵す
るものとなっている（表１および図１１）。これら両方の量は、ドープおよびコーティン
グされたシリコンナノワイヤ、窒化チタンナノワイヤ、またはフォトレジスト由来の炭素
の対応する数値より少なくとも二桁大きい値である。我々のサンプル＃Ｏの出力密度の値
は５００Ｗ／ｃｍ３であり、これまでの文献で報告されているシリコンナノ構造に基づく
スーパーキャパシタが実現した出力密度の少なくとも１５０倍大きい値である。最近のグ
ラフェンスーパーキャパシタだけが同様の出力密度を示している。
【００６７】
図１１において、
−影付きの丸はＳｉＣを示す。
−影付きの三角はＴｉＮナノワイヤを示す。
−影付きの菱形は、Ａ／０．１ｍｍＰＤＭＳを示す。
−影付きの四角はＯ／０．１ｍｍＰＤＭＳを示す。
−＋はＳＵ−８  ｃａｒｂｏｎを示す。
−＊はＲＧＯを示す。
−×はレーザ書刻のＧＯを示す。
−白抜きの菱形はＡ／２．０ｍｍＰＤＭＳを示す。
−白抜きの四角はＯ／２．０ｍｍＰＤＭＳを示す。
【００６８】
ＰＳ−ＴｉＮハイブリッド電極によれば、局所的なエネルギー貯蔵のための拡大縮小可
能な省スペースのスーパーキャパシタのオンチップ集積化が容易となる。集積化のための
１つの魅力的な手段は、これを利用しなければ、集積化したマイクロおよびナノ素子にと
って機能しない単なるプラットフォームとしての役割しか果たさなかったであろうバルク
シリコンチップの体積の一部を利用することである。
【００６９】
例えば標準的なＳｉチップについて、その体積の５０％をスーパーキャパシタに使用し
た場合、表１の値から、水性（有機）電解質を有するチップの面積１ｍｍ２当たりにおい
て、１ｍＦ（０．６ｍＦ）の容量、０．６ｍＪ（１．５ｍＪ）のエネルギー、２０ｍＷ（
１６９ｍＷ）の出力が得られる。これらの値は、オンチップ集積化に関して非常に魅力的
な値であり、固体−固体コンデンサを基に従来の方法によって得られる値より少なくとも
三桁大きい値である。空隙率、ＡＬＤコーティング、電解質を最適化すればさらなる改善
が得られる。
【００７０】
要するに、我々は、Ｓｉの電気化学エッチングとＴｉＮの原子相成長法とを組み合わせ
て、ナノ多孔質のＳｉ−ＴｉＮハイブリッド電極を開発し、この電極は高性能のマイクロ
スーパーキャパシタに使用可能である。これらのハイブリッド電極は、効率的で安定した
動作を示し、炭素ベースの材料の性能水準に到達している。一方、化学的に不安定であっ
て抵抗が高いために初期のシリコンナノ構造をスーパーキャパシタの電極として直接使用
することはできない。マイクロスーパーキャパシタにおいて多孔質シリコンを使用する際
の重要な要因は、標準的なシリコンのマイクロ加工プロセスとの互換性やスーパーキャパ
シタとしてのシリコンチップの機能しない体積を利用できることであり、これら両方の要
因によってオンチップ集積化が容易となる。
【００７１】
ＩＩ．方法
ａ）多孔質シリコンの準備
多孔質シリコン／ＴｉＮ電極の構造を最適化することを目的とする試験構造として用い
たサンプルの製造方法を以下に記載する。
【００７２】
高濃度にドープされた１５０ｍｍ径で（１００）配向ｐ型シリコンウェハであって１−
４ｍΩｃｍの抵抗を有する（２．７５×ｌ０１９〜１．３×ｌ０２０ｃｍ−３ドーピング
）を初期材料として使用した。（１１０）および（１１１）ウェハも使用可能であって、
他の任意の抵抗値の範囲を選択可能である。
【００７３】
２００ｎｍ厚の窒化ケイ素層を低圧化学蒸着（ＬＰＣＶＤ）技術により蒸着し、多孔質
シリコン形成用のマスクを形成した。窒化ケイ素マスクをＵＶリソグラフィーとプラズマ
エッチングによってパターン化し、それぞれが１．４ｃｍ径の同一の円形の窓２０個とし
た（図７）。多孔質シリコンの窓は、５０％のＨＦとエタノール溶液を１：４で含む市販
のエッチングセル（ＡＭＭＴ、ドイツ）内でシリコンウェハ全体の電気化学エッチングに
より準備した。重量測定法で評価したＰＳ層の空隙率は、８７〜８８％であった。多孔質
電極単層（６μｍ厚、面積１．５ｃｍ２）の質量を評価したところ、０．２７ｍｇであっ
た。
【００７４】
ｂ）原子相成長法
Ｂｅｎｅｑ(R)（フィンランドおよび欧州共同体（ＥＣ）でのＢｅｎｅｑ  Ｏｙの登録
商標）ＴＦＳ−５００反応炉（ｒｅａｃｔｏｒ）またはＰｉｃｏｓｕｎ(R)（フィンラン
ドおよび欧州共同体（ＥＣ）でのＰｉｃｏｓｕｎ  Ｏｙの商標登録）ＳＵＮＡＬＥ  Ｒ−
２００内での熱ＡＬＤプロセスにより孔部内部にＴｉＮ層を成長させた。ＴｉＣｌ４とア
ンモニアとを前駆体ガスとして用いた。このプロセスは、反応チャンバ内部を圧力８００
Ｐａに保ち、温度は７２３Ｋで行った。前駆体搬送用のキャリアガスとして窒素を使用し
、さらに、前駆体パルス後の反応チャンバのパージにも窒素を使用した。前駆体パルス／
パージの時間は、ＴｉＣｌ４、アンモニアについてそれぞれ０．５ｓ／１０ｓ、２ｓ／４
０ｓであった。プロセスの順序について図１ｂに示す。孔部内部に蒸着するＴｉＮ層の量
は、重量測定法で評価したところ、０．９ｍｇであった。
【００７５】
組み立ておよび電解質の充填。処理後のウェハを中央に単一の多孔質領域を有する２３
×２３ｍｍ２のチップに劈開した。
【００７６】
中央に多孔質シリコン領域を有する２つのシリコンチップをポリジメチルシロキサン（
ＰＤＭＳ）の枠で挟んだ。ＰＤＭＳの枠は約２ｍｍの厚さであって、Ｓｙｌｇａｒｄ１８
４から作成し、電解質の容器（ｒｅｓｅｒｖｏｉｒ）としての役割を有する。
【００７７】
シリコンチップとＰＤＭＳとを接着により接合した。このセルに注射器を用いて電解質
を充填した。ＮａＣｌ水溶液１Ｍ（水性電解質）とＰＣ中のＴＥＡＢＦ４  ０．５Ｍ（炭
酸プロピレン中のホウフッ化テトラエチルアンモニウム、有機電解質）とを用いた。
【００７８】
検査および測定技術。作成およびＴｉＮコーティングした多孔質シリコン層を、ＬＥＯ
(R)（数か国でＣａｒｌ  Ｚｅｉｓｓ  ＮＴＳ  ＧｍｂＨ  または、Ｃａｒｌ  Ｚｅｉｓ
ｓ  Ｍｉｃｒｏｓｃｏｐｙ  ＧｍｂＨの登録商標）、Ｓｕｐｒａ−３５（Ｓｕｐｒａ(R)
は、少なくとも米国とチェコ共和国において登録されたＣａｒｌ  Ｚｅｉｓｓ  ＮＴＳ  
ＧｍｂＨの商標）走査電子顕微鏡を用いて観察した。解像度は、シリコン空隙の大きさと
共に、空隙内部のその後のＡＬＤコーティングのコンフォーマリティと厚さとを評価する
のに十分なものであった。ＰＳ層の空隙率は、解像度が０．１ｍｇであるＳａｒｔｏｒｉ
ｕｓ(R)  ＣＰ２２４Ｓ検査天秤（ｌａｂｏｒａｔｏｒｙ  ｂａｌａｎｃｅ）を用いて重
量測定法から算出した（Ｓａｒｔｏｒｉｕｓ(R)は、様々な国でのＳａｒｔｏｒｉｕｓ  
ＡＧの登録商標である）。
【００７９】
全ての電気特性評価は、上述の対称構造に対して行った。Ａｒｂｉｎスーパーキャパシ
タ試験ステーション（Ａｒｂｉｎ  Ｉｎｓｔｒｕｍｅｎｔｓ、米国）を用いて、０．１ｍ
Ａおよび１．０ｍＡでの定電流充放電曲線を測定した。Ａｒｂｉｎ試験ステーションはさ
らにパルス測定ＥＳＲを付与するものである。サイクリック・ボルタンメトリー（ＣＶ）
走査および電気化学的インピーダンス分光法において、Ｉｖｉｕｍ  Ｔｅｃｈの定電位電
解装置（ｐｏｔｅｎｔｉｏｓｔａｔ）（Ｉｖｉｕｍ  Ｔｅｃｈｎｏｌｏｇｉｅｓ、オラン
ダ）を使用した。
【００８０】
すなわち、多孔質シリコンのエッチングとＡＬＤＴｉＮを用いた電極の製造の理論的背
景は、比較的確立されたものであり、ＰＤＳＭリングを用いて互いに取り付けられた２つ
の別々の電極からなるコンデンサ構造を用いて試験される。
【００８１】
我々の結果は再現性があり、我々が開発した方法を用いると、図８に概略を示す構造の
サンドイッチ構造のマイクロスーパーキャパシタは、これまでに我々が知っているどのマ
イクロスーパーキャパシタよりも容量、エネルギー、出力密度において優れている。
【００８２】
ＩＩＩ．シリコンウェハ内部のスーパーキャパシタおよびそのブランク
シリコンウェハ内部のスーパーキャパシタおよびそのブランクについて以下に説明する
。スーパーキャパシタとブランクの構造の例を、図２１〜３９に示す。
【００８３】
我々の概念を実証するデモ素子（ｄｅｍｏｎｓｔｒａｔｏｒｓ）を、ＳＯＩウェハのハ
ンドル内部であってバルクシリコンウェハの内部に作成した。これらの装置は、期待され
た挙動を示し、例えば、１ｃｍ径のリングであるトレンチを有する構造の場合、約１２０
μＦであった。これらの装置の構造については、特にその幾何学的配置およびロバスト性
についてさらに最適化が可能である。
【００８４】
概念実証素子を作成およびその特性を評価した。動作は予想通りのものであった。
【００８５】
このマイクロスーパーキャパシタは、エネルギーハーベスター、高性能システム（ｓｍ
ａｒｔ  ｓｙｓｔｅｍ）、自律装置において集積化されたエネルギー貯蔵用として利用可
能である。その用途分野は、エネルギーハーベスティング、温度エネルギー貯蔵、高性能
システム、自律システム、および電池の集積化を含む。
【００８６】
マイクロスーパーキャパシタの利点として、小型で高性能であること、チップ上または
その内部に直接集積化が可能であること、ハンドルウェハの利用されていない体積を利用
可能であること、効率が改善すること、拡大縮小可能であること、マイクロエレクトロニ
クスのプロセスや材料を用いて作成されること、不均一集積（ｈｅｔｅｒｏｇｅｎｅｏｕ
ｓ  ｉｎｔｅｇｒａｔｉｏｎ）に適していることが挙げられる。高エネルギー、出力密度
、容量は拡大縮小可能であって、パッケージ技術を用いて直接チップ上にまたはチップ内
に集積が可能である。
【００８７】
ＩＶ．多孔質シリコンの選択形成および自己制御型（ｓｅｌｆ−ｌｉｍｉｔｉｎｇ）エッ
チング
図５は、多孔質シリコン３ボリュームの選択形成を示す走査顕微鏡画像である。半導体
シリコン層１（以降、シリコンという用語を半導体シリコン層を指すものとして使用する
場合がある）をＳｉ３Ｎ４マスク２でマスキングする。多孔質シリコン３ボリュームは、
シリコン内でのエッチングによって形成される。
【００８８】
半導体シリコン層１およびマスク２を含む構造の上に、電界を設定する。その後、フッ
化水素ベースのエッチング液（特にフッ化水素とエタノールの混合物等）をシリコン層１
内部に導入する。エッチング液によって、シリコン層１内に多孔質構造（すなわち、多孔
質ボリューム３）が作成され、これによって、エッチング液によって形成されたチャネル
は電場線（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ  ｌｉｎｅ）に沿うようになり、すなわち、電
場線によって誘導される。
【００８９】
多孔質シリコン３ボリュームの選択形成の方法をさらに改善して、自己制御エッチング
と我々が呼ぶ方法とした。
【００９０】
図６に、自己制御エッチングによる多孔質シリコン３ボリュームの製造について示す（
左側の画像がＳＥＭ画像であって、右側の画像がエッチングされたチャネルが空隙を形成
する様子を詳しく示す拡大図である）。このシリコン構造は、半導体シリコン層１に加え
て、半導体シリコン層１に限定する（ＢＯＸ層および／またはＳｉＯ２層および／または
ＳｉＮ層であり得る）電気絶縁層４を備える。
【００９１】
多孔質シリコン３ボリュームは、多孔質シリコン３が電気絶縁層４に限定するように自
己制御方式により半導体シリコン層１内に形成される。
【００９２】
図７は、ＳＯＩウェハ５内の多孔質シリコンエッチング後のＳＯＩウェハ５を示す図で
ある。このＳＯＩウェハ５をチップ６に劈開し、これらを用いてＰＤＭＳ層が２つのチッ
プの間になるようにサンプル８（図８参照）を準備した。ＳＯＩウェハ５の下に示すのが
、多孔質シリコン３の構造を示すＳＯＩウェハ５のＳＥＭ画像である。図から分かるよう
に、多孔質シリコン３は、選択形成法により形成されたものである。
【００９３】
図９に、多孔質シリコン３をより拡大して示す。
【００９４】
さらに、多孔質シリコン３を原子相成長法によりコーティングした。図１０に、コーテ
ィングした多孔質シリコン９を示す。コーティングとしてＴｉＮを使用した。
【００９５】
図１１は、様々な材料をラゴンプロットしたものである。
【００９６】
図１２および１４に、サンプル８に関する二電極測定について示すが、それぞれサンプ
ルＭ４７（図１２、ＮａＣｌ）、サンプルＭ５０（図１３、ＴＥＡＢＦ４／ＰＣ）につい
て示したものである。図１０〜２０に示した測定と同じ測定原理を使用した。
【００９７】
図１４に、サンプルに関する簡略化した等価回路を示す。容量Ｃに加えて、サンプル８
は、等価直列抵抗ＲＥＳＲと漏れ抵抗ＲＬｅａｋとを有する。
【００９８】
図１５に、サンプルＭ４７（Ａ）およびＭ５０（Ｏ）の定電流充放電曲線を示す。
【００９９】
図１６に、５０ｍΩのＥＳＲと直列の３Ｆ  ＥＤＬＣについての理論的サイクリック・
ボルタンメトリー曲線を示す。図１７に、５０ｍΩのＥＳＲと直列の３Ｆ  ＥＤＬＣにつ
いての実測（測定された）サイクリック・ボルタンメトリー曲線を示す。
【０１００】
図１８に、コーティングしていない多孔質シリコン電極（すなわち、多孔質シリコン３
で形成した）サンプル８に関して、初期状態と２週間後の状態を測定したサイクリック・
ボルタンメトリー曲線を示す。図から分かるように、多孔質シリコン電極３は、あまり安
定したものとはみなされず、従って、長時間の用途に関しては、限定的にのみ適している
かもしれない。
【０１０１】
Ｖ．トレンチの作成
図２１は、ｎ＋Ｓｉウェハ１４内にプラズマエッチングにより製造したＳＯＩ層１１内
のトレンチ１０のＳＥＭ画像である。ＢＯＸ層１２およびハンドル層１３も示されている
。
【０１０２】
図２２は、ｎ−Ｓｉウェハ１４’内にプラズマエッチングにより製造したＳＯＩ層１１
内のトレンチ１０のＳＥＭ画像である。
【０１０３】
図２３は、高濃度にドープしたｎ＋ＳＯＩウェハ内の円筒形トレンチの断面を示すＳＥ
Ｍ画像である。図から分かるように、プラズマエッチングによって、ほぼ矩形形状の鉛直
壁を得ることができる。このことは、はっきりとした形状の多孔質シリコン構造を製造す
るのに役立つ。
【０１０４】
ＶＩ．スーパーキャパシタおよびそのブランク
図２４に、第１ブランク１７ａの断面図の半分と第２ブランク１７ｂの断面の半分とを
示す。ブランク１７ａ、１７ｂはともに、我々の概念を実証するための試験素子である。
【０１０５】
ブランク１７ａは、（ｎ＋＋またはｐ＋＋ドープされた）ＤＳＰＳＯＩウェハ１４”’
に基づく。トレンチ１０は、上述の方法を用いて形成されており、その底部としてＢＯＸ
層に限定されている。多孔質シリコン３は、ＡＬＤを用いてＴｉＮでコーリングされてお
り、コーティングした多孔質シリコン９を形成している。
【０１０６】
接触点１８、１９はＢＯＸ層１２とさらにＳＯＩ層１１とを貫通し、従って、ＳＯＩ層
１１内およびその上の接触が可能となる。これによって、さらなるマイクロエレクトロニ
クス部品を備えるインチップ構造へのブランク１７ａの集積化が容易となる。
【０１０７】
ブランク１７ａの代替手段であるブランク１７ｂは、（ｎ＋＋またはｐ＋＋ドープされ
た）ＤＳＰＳＯＩウェハ１４””に基づく。図から分かるように、半導体シリコン層１は
、ＬＴＯ層、ＰＳｉ層、または金属層をその頂部に有するＳｉＮ層１５に限定されている
。
【０１０８】
図２５は、ハンドルウェハ１４””’の裏側からエッチングされたトレンチ１０を示す
図である。ハンドルウェハ１４””’は、特に、ｎ＋＋またはｐ＋＋ドープされたＤＳＰ
ＳＯＩウェハ”’または高濃度にドープされたｎ＋ＳＯＩウェハ１４”であってもよい。
【０１０９】
ハンドルウェハ１４””’は、ブランク１７ａであり得る複数のブランク１７を備える
。ハンドルウェハ１４””’はさらに、ブランク１７以外の他の微細電気部品を備えてい
てもよい。
【０１１０】
図２６ａおよび２６ｂは、ハンドル層１３側から、個々のチップ（ブランク１７やその
他の微細電気部品２０）に劈開した後のハンドルウェハ１４””’を示す図であって、図
２７ａおよび２７ｂは、ＳＯＩ層１１側から示す図である。
【０１１１】
図から分かるように、トレンチ１０によってブランク１７が２つのボリュームに分けら
れ、横方向に外側のボリュームである第１ボリューム２２が横方向に内側のボリュームで
ある第２ボリューム２１を囲んでいる。
【０１１２】
（１から多数までの任意の数であってよい）接触点１８は、第１ボリューム２２に接し
ている。
【０１１３】
（１から多数までの任意の数であってよい）接触点１９は、第２ボリューム２１に接し
ている。多数の接触点を用いると、電荷の移動がスーパーキャパシタ２５のボリューム内
でもさらに行えるかもしれない。
【０１１４】
図２８は、電解質２４をトレンチ１０内部に追加し、電解質２４がスーパーキャパシタ
２９から出ないように上側からトレンチ１０を閉じるようシーリング用の蓋２３を固定す
ることによってブランク１７ａから製造したスーパーキャパシタ２５を示す図である。
【０１１５】
図２９は、電解質２４をトレンチ１０内部に追加し、電解質２４がスーパーキャパシタ
２５から出ないように上側からトレンチ１０を閉じるようシーリング用の蓋２３を固定す
ることによってブランク１７ｂから製造したスーパーキャパシタ２５を示す図である。
【０１１６】
これらのスーパーキャパシタ２５は共に、さらなる微細電気部品２６を備えてもよい。
スーパーキャパシタ２５がブランク１７ｂから製造されている場合には、微細電気部品２
６の少なくともいくつかは、スーパーキャパシタ２５のＳＯＩ層２６内部にあるとよい。
【０１１７】
図３０ａは、接触点１８、１９を頂部側から見た様子を示す図である。これらの接触点
は、ＬＴＯ／ｐＳｉ／金属層１６またはＳＯＩ層１１によって囲まれている。図３０ｂお
よび３０ｃは、下側から見たトレンチ１０を示す図であって、トレンチ１０が第２ボリュ
ーム２１（すなわち横方向内側のボリューム）から第１ボリューム２２（すなわち横方向
外側のボリューム）を分離している。トレンチの両側の多孔質半導体ボリュームが電気的
に互いに絶縁され、スーパーキャパシタの電極に短絡が生じないのであれば、トレンチ１
０は、上述のように閉じたまたは閉じていない形状のいずれでもよい。
【０１１８】
ＶＩＩ．我々のサンプルの選択的詳細（ｓｅｌｅｃｔｅｄ  ｄｅｔａｉｌｓ）および方法
図３１は、半導体シリコン層１内で深くエッチングしたトレンチ１０のＳＥＭ画像であ
る。右側の画像は、拡大画像である。
【０１１９】
図３２は、多孔質シリコン３内でトレンチ１０を深くエッチングした様子を示すＳＥＭ
画像である。左側の画像は拡大画像であり、右側の画像はさらに拡大した画像である。ト
レンチ１０は、ハンドルウェハ１４””’のハンドル層１３内に作成されている。
【０１２０】
図３３は、トレンチ１０の底部から多孔質シリコン３を除去した様子を示す図である。
特に、図３２に示すようにトレンチ１０の底部が十分でない場合には、エッチングの後、
多孔質シリコンを除去する必要があるかもしれない。
【０１２１】
図３４は、トレンチ１０の側壁上であってチャネルの端部、すなわち、多孔質シリコン
３と（ＳＯＩ層１１等の）半導体シリコン層１との界面における多孔質シリコン３を示す
図である。
【０１２２】
図３５は、原子相成長法によるＴｉＮの蒸着を示す図である。下側の画像は拡大画像で
あり、第３の画像はさらに拡大した画像である。トレンチ１０の側壁はＴｉＮでコーティ
ングしてある（すなわちコーティングされた多孔質シリコン９）。
【０１２３】
図３６は、図３５のさらなる拡大画像のようにＴｉＮをコーティングしたＰＳのＳＥＭ
画像である。
【０１２４】
図３７ａから３７ｄは、トレンチ１０の底部からＴｉＮを除去した様子を示す図である
。図３７ａは、トレンチの側壁を示し、図３７ｂは約７８ｎｍのＴｉＮ層を有するトレン
チの底部を示す図である。図３７ｃは、トレンチの側壁を示し、図３７ｄは、プラズマエ
ッチングによってトレンチ１０の底部からＴｉＮを除去した後のトレンチの底部を示す図
である。
【０１２５】
図３８は、測定を行うのに使用したサンプルホルダを示す図である。
【０１２６】
図３９ａおよび３９ｂは、シリコンウェハ内部に作成したいくつかのスーパーキャパシ
タのサイクリック・ボルタンメトリー曲線の測定値を表す図である。
【０１２７】
図３９ａは、ＡＬＤＴｉＮコーティングをした、多孔質シリコンボリュームを有さない
スーパーキャパシタの測定結果である。スーパーキャパシタの容量は４μＦである。
【０１２８】
図３９ｂは、ＡＬＤＴｉＮコーティングをした、多孔質シリコンボリュームを有するス
ーパーキャパシタの測定結果である。スーパーキャパシタ２５の容量は１４０μＦである
。
【０１２９】
要約すると、我々の発明によるスーパーキャパシタ２５は、小型化され集積化されたエ
ネルギー貯蔵ようの新しい可能性を切り開く可能性がある。一般的にはスーパーキャパシ
タと称される、電気化学二重層コンデンサ（ＥＤＬＣ）により、小型化された素子におい
ても利用可能な短期高出力エネルギー貯蔵に関する魅力的な可能性が提供される。多孔質
シリコン（ＰＳ）等の大面積シリコンナノ構造を利用することによるスーパーキャパシタ
素子のオンチップまたはインチップ集積化により、拡大縮小可能なオンチップの解決策が
提供可能である。初期のＰＳ−電解質界面の電気特性および安定性は悪く、ＰＳが高抵抗
であることによって、出力の引き出しが制限され、炭素ベースのオンチップスーパーキャ
パシタの性能よりはるかに低い性能となっていた。しかしながら、本願の基礎となる我々
の研究によれば、スーパーキャパシタの電極用の新たなＳｉベースのハイブリッドナノ材
料を立証することができ、最も優れたグラフェン電極の性能に到達するとともに、拡大縮
小可能なオンチップのエネルギー貯蔵に応用が可能である。このような性能は、原子相成
長法（ＡＬＤ）技術により極薄い窒化チタン層でＰＳをコーティングすることにより得ら
れる。ＰＳによって、これらのＴｉＮ−ＰＳハイブリッド電極に関して大きな有効面積が
可能となり、非常に大きな比容量値（〜４１４０μＦｃｍ−３）とエネルギー密度（４．
５Ｊｃｍ−３）の値につながった。ＴｉＮ層が低い抵抗と化学的安定性を有することで、
我々の研究により、高い出力密度（最大５００Ｗｃｍ−３）と優れた動作安定性（１３０
００サイクル超）がもたらされる。
【０１３０】
本発明は、添付の請求項のみに限定するものと理解すべきではなく、法律的な均等物全
てを含むものと考えるべきである。
【０１３１】
方法、素子、構造について、コーティングとしてＴｉＮを用いて説明してきたが、さら
に適した材料の候補があるものと現在考えている。このような候補としては、ＮｂＮや導
電性酸化物が挙げられる。
【０１３２】
電解質２４として、水ベースの電解質や有機（液体）電解質の代わりまたはそれに加え
て、Ｔｉ０２等の固体電解質を使用してもよい。ウェハ内スーパーキャパシタは、直列ま
たは並列に簡単に接続可能であって、電圧や総容量を変更可能である。
【符号の説明】
【０１３３】
１：半導体シリコン層
２：マスク
３：多孔質シリコン
４：絶縁層
５：ＳＯＩウェハ
６：シリコンチップ
７：ポリジメチルシロキサン（ＰＤＭＳ）層
８：サンプル
９：コーティングした多孔質シリコン
１０：トレンチ
１１：ＳＯＩ層
１２：ＢＯＸ層
１３：ハンドル層
１４：ｎ＋Ｓｉウェハ
１４’：ｎ−Ｓｉウェハ
１４”’：高濃度ｎ＋ＳＯＩウェハ
１４”’：ｎ＋＋またはｐ＋＋ドープされたＤＳＰ  ＳＯＩウェハ
１４””：ｎ＋＋またはｐ＋＋ドープされたＤＳＰ  Ｓｉウェハ
１４””’：ハンドルウェハ
１５：絶縁層、好ましくは窒化ケイ素（Ｓｉ３Ｎ４）層
１６：ＬＴＯ／ｐＳｉ／金属層
１７ａ：（ＤＳＰ  ＳＯＩウェハに基づく）ブランク
１７ｂ：（ＤＳＰ  Ｓｉウェハに基づく）ブランク
１７：ブランク
１８、１９：接触点
２０：他の微細電気部品
２１：第２ボリューム（横方向内側のボリューム）
２２：第１ボリューム（横方向外側のボリューム）
２３：シーリング用蓋
２４：電解質
２５：スーパーキャパシタ
２６：マイクロエレクトロニクス素子
【図１】
2019096893.tif 000004
【図２】
2019096893.tif 000005
【図３】
2019096893.tif 000006
【図４】
2019096893.tif 000007
【図５】
2019096893.tif 000008
【図６】
2019096893.tif 000009
【図７】
2019096893.tif 000010
【図８】
2019096893.tif 000011
【図９】
2019096893.tif 000012
【図１０】
2019096893.tif 000013
【図１１】
2019096893.tif 000014
【図１２】
2019096893.tif 000015
【図１３】
2019096893.tif 000016
【図１４】
2019096893.tif 000017
【図１５】
2019096893.tif 000018
【図１６】
2019096893.tif 000019
【図１７】
2019096893.tif 000020
【図１８】
2019096893.tif 000021
【図１９】
2019096893.tif 000022
【図２０】
2019096893.tif 000023
【図２１】
2019096893.tif 000024
【図２２】
2019096893.tif 000025
【図２３】
2019096893.tif 000026
【図２４】
2019096893.tif 000027
【図２５】
2019096893.tif 000028
【図２６ａ】
2019096893.tif 000029
【図２６ｂ】
2019096893.tif 000030
【図２７ａ】
2019096893.tif 000031
【図２７ｂ】
2019096893.tif 000032
【図２８】
2019096893.tif 000033
【図２９】
2019096893.tif 000034
【図３０ａ】
2019096893.tif 000035
【図３０ｂ】
2019096893.tif 000036
【図３０ｃ】
2019096893.tif 000037
【図３１】
2019096893.tif 000038
【図３２】
2019096893.tif 000039
【図３３】
2019096893.tif 000040
【図３４】
2019096893.tif 000041
【図３５】
2019096893.tif 000042
【図３６】
2019096893.tif 000043
【図３７ａ】
2019096893.tif 000044
【図３７ｂ】
2019096893.tif 000045
【図３７ｃ】
2019096893.tif 000046
【図３７ｄ】
2019096893.tif 000047
【図３８】
2019096893.tif 000048
【図３９ａ】
2019096893.tif 000049
【図３９ｂ】
2019096893.tif 000050
【手続補正書】
【提出日】平成31年2月21日(2019.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スーパーキャパシタ（２５）の本体として使用するのに適したブランク（１７、１７ａ、１７ｂ）であって、
第１多孔質半導体ボリューム（２２）と第２多孔質半導体ボリューム（２１）とを備え、前記第２多孔質半導体ボリューム（２１）は、前記第１多孔質半導体ボリューム（２２）によって横方向に囲まれ、電解質（２４）を受け入れるのに適したトレンチ（１０）のみによって前記第１多孔質半導体ボリューム（２２）から分離されることによって、前記第１および第２多孔質半導体ボリューム（２２、２１）は、前記トレンチ（１０）に開口するチャネルを備える、ブランク。
【請求項２】
前記第１多孔質半導体ボリューム（２２）と前記第２多孔質半導体ボリューム（２１）とが同じ半導体層（１、１３）にあり、前記第１多孔質半導体ボリューム（２２）と前記第２多孔質半導体ボリューム（２１）とは前記層（１、１３）の高さ方向全体に伸びている、請求項１に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項３】
前記第１多孔質半導体ボリューム（２２）の前記トレンチ（１０）の側端部と前記第２多孔質半導体ボリューム（２１）の前記トレンチ（１０）の側端部とが互いに少なくとも１つの電極を形成する、請求項１または２に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項４】
前記電極の少なくとも１つ、両方、または全てがそれぞれの端部で少なくとも部分的にコーティングされ、それらがコーティングされた多孔質半導体であるまたはコーティングされた多孔質半導体を備える、請求項３に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項５】
前記コーティングは、原子層堆積法を用いて、またはコンフォーマル層を製造する任意の方法によって施される、請求項４に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項６】
前記コーティングは、ＴｉＮ、ＮｂＮ、または少なくとも１つの導電性酸化物または金属である、またはそれらを備える、請求項４または５に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項７】
前記第１多孔質半導体ボリューム（２２）および前記第２多孔質半導体ボリューム（２１）はシリコンであるまたはシリコンを含む、請求項１〜６のいずれかに記載のブランク（１７、１７ａ、１７ｂ）。
【請求項８】
前記ブランク（１７、１７ａ、１７ｂ）はさらに、前記第１多孔質半導体ボリューム（２２）の、前記第２多孔質半導体ボリューム（２１）の、および前記トレンチ（１０）の底部に限定される絶縁層（１２、１５）を備える、請求項１〜７のいずれかに記載のブランク（１７、１７ａ、１７ｂ）。
【請求項９】
前記絶縁層（１２、１５）は、埋め込み酸化層（１２）であるまたは埋め込み酸化層（１２）を備える、および／または、半導体酸化物からなる、および／または、窒化ケイ素層（１５）であり得る絶縁層を備える、請求項６または７に記載のブランク（１７、１７ａ、１７ｂ）。
【請求項１０】
前記ブランク（１７、１７ｂ）は、片側または両側研磨シリコンウェハ内にあり、前記第１多孔質半導体ボリューム（２２）および前記第２多孔質半導体ボリューム（２１）が半導体シリコン層（１、１３）内に形成されることにより、前記片側または両側研磨シリコンウェハがｎ＋＋またはｐ＋＋にドープされる、請求項１〜９のいずれかに記載のブランク（１７、１７ｂ）。
【請求項１１】
前記トレンチ（１０）は、下側から窒化ケイ素層によりまたはシーリングとして作用するＢＯＸ層（１２）により限定される、請求項１０に記載のブランク（１７、１７ｂ）。
【請求項１２】
ａ）前記ブランク（１７、１７ａ）は、片側または両側研磨シリコンウェハ（１４、１４”’、１４””’）内にあり、前記第１多孔質半導体ボリューム（２２）および前記第２多孔質半導体ボリューム（２１）が前記ハンドル層（１、１３）内に形成されることにより、前記片側または両側研磨シリコンウェハ（１４、１４”’、１４””’）がｎ＋＋またはｐ＋＋にドープされ、または、ｂ）前記ブランク（１７、１７ａ、１７ｂ）は、シリコン・オン・インシュレータ層（１１）を備えるシリコン・オン・インシュレータウェハであって、前記シリコン・オン・インシュレータ層（１１）の反対側に位置する片側または両側研磨シリコンウェハ（１４、１４”、１４”’、１４””’）内にある、請求項１〜１１のいずれかに記載のブランク（１７、１７ａ）。
【請求項１３】
前記第１多孔質半導体ボリューム（２２）が一方の電極として作用し、前記第２多孔質半導体ボリューム（２１）が他方の電極として作用し、前記トレンチ（１０）内に電解質（２４）を備える、請求項１〜１２のいずれかに記載のブランク（１７、１７ａ、１７ｂ）を用いて形成された本体を備える、スーパーキャパシタ（２５）。
【請求項１４】
前記スーパーキャパシタ（２５）はさらに、前記トレンチ（１０）直下の層（１２、１５）を介して形成された電極への電気接触点（１８、１９）を備える、請求項１３に記載のスーパーキャパシタ（２５）。
【請求項１５】
前記トレンチ（１０）をシールするためのシーリング用蓋（２３）をさらに備え、前記トレンチ（１０）を頂部側からのみシールするよう構成される、請求項１３または１４に記載のスーパーキャパシタ（２５）。
【請求項１６】
前記スーパーキャパシタ（２５）は、セパレータのないスーパーキャパシタであって、介在するセパレータまたは前記トレンチ内のセパレータはなく、前記トレンチ（１０）そのものがセパレータとして作用する、請求項１３〜１５のいずれかに記載のスーパーキャパシタ（２５）。
【請求項１７】
多孔質シリコン（３）ボリュームを製造する方法であって、
−半導体シリコン層（１、１３）を備えるシリコン構造上に電界を設定するステップと、
−前記半導体シリコン層（１、１３）にフッ化水素ベースのエッチング液を導入して、前記半導体シリコン層（１、１３）内に多孔質シリコン（３）ボリュームを選択的に形成し、前記エッチング液によって形成されるチャネルの方向が電場線によって誘導されるようなステップと、
を含み、前記多孔質シリコン（３）ボリュームは第１ボリューム（２２）と第２ボリューム（２１）とを備え、前記第２ボリューム（２１）は、前記第１ボリューム（２２）によって横方向に囲まれ、電解質（２４）を受け入れるのに適したトレンチ（１０）のみによって前記第１ボリューム（２２）から分離されることによって、前記第１および第２ボリューム（２２、２１）は、前記トレンチ（１０）に開口するチャネルを備える方法。
【請求項１８】
−前記シリコン構造はさらに、半導体シリコン層（１）に限定される、ＢＯＸ層、ＳｉＯ２層等の非導電性層（４、１２、１５）、または窒化ケイ素層（１５）であり得る絶縁層を備え、前記多孔質シリコン（３）は、自己制御方式で前記半導体シリコン層（１、１３）内に形成され、前記多孔質シリコン（３）は、前記非導電性層（４、１２、１５）に限定される、請求項１７に記載の方法。
【外国語明細書】
2019096893000001.pdf