(57)【要約】【課題】従来に比べて、ゲート電極および導電層（ソースフィールドプレート）の各端部への電界集中を緩和できる半導体装置を提供する。【解決手段】ヘテロ接合を含むIII族窒化物半導体積層構造２と、III族窒化物半導体積層構造上のパッシベーション膜２９と、ゲート開口部３２の底部および側部を覆うゲート絶縁膜３３と、ゲート絶縁膜３３上に形成されたゲート電極４と、III族窒化物半導体積層構造２に電気的に接続されたソース電極５およびドレイン電極３と、ゲート電極４とドレイン電極３との間でパッシベーション膜２９に埋め込まれた第１ソースフィールドプレート８と、第１ソースフィールドプレート８よりもドレイン電極３側の領域において、第１ソースフィールドプレート８よりも上側でパッシベーション膜２９に埋め込まれた第２ソースフィールドプレート５９とを含む、半導体装置１を提供する。【選択図】図３
2019087740.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ接合を含むIII族窒化物半導体積層構造と、
前記III族窒化物半導体積層構造に達するゲート開口部を有する、前記III族窒化物半導体積層構造上の絶縁層と、
前記ゲート開口部の底部および側部を覆うゲート絶縁膜と、
前記ゲート開口部内で前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟むように前記ゲート電極から離れて配置され、それぞれ前記III族窒化物半導体積層構造に電気的に接続されたソース電極およびドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された第１導電層と、
前記第１導電層よりも前記ドレイン電極側の領域において、前記第１導電層よりも上側で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された第２導電層とを含む、半導体装置。
【請求項２】
前記第２導電層は、前記絶縁層の厚さ方向において、前記絶縁層の一部を挟んで前記第１導電層に対向する前記ゲート電極側の端部を有している、請求項１に記載の半導体装置。
【請求項３】
前記第２導電層よりも前記ドレイン電極側の領域において前記絶縁層上に配置され、前記ソース電極に電気的に接続された第３導電層をさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第２導電層よりも前記ドレイン電極側の領域において、前記第２導電層よりも上側で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された第３導電層をさらに含む、請求項１または２に記載の半導体装置。
【請求項５】
前記第３導電層は、前記絶縁層の厚さ方向において、前記絶縁層の一部を挟んで前記第２導電層に対向する前記ゲート電極側の端部を有している、請求項３または４に記載の半導体装置。
【請求項６】
前記第３導電層の直下の前記絶縁層の厚さが１５０ｎｍ〜２５０ｎｍである、請求項３〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート電極は、前記絶縁層の厚さ方向において、前記絶縁層の一部を挟んで前記第１導電層の前記ゲート電極側の端部に対向するように前記絶縁層上に形成されたオーバーラップ部を含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記絶縁層は、前記第１導電層を支持する第１絶縁層と、前記第１導電層を覆うように形成され、前記第２導電層を支持する第２絶縁層と、前記第２導電層を覆うように形成された第３絶縁層とを含み、
前記第１絶縁層は、ＳｉＮ層からなる、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ＳｉＮ層は、３０ｎｍ〜８０ｎｍの厚さを有している、請求項８に記載の半導体装置。
【請求項１０】
前記III族窒化物半導体積層構造の前記ヘテロ接合に形成された二次元電子ガスの濃度が、０．５×１０１３ｃｍ−２〜１．０×１０１３ｃｍ−２である、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記サイドウォールは、ＳｉＯ２、ＳｉＮおよびＳｉＯＮからなる群から選択される少なくとも一種の材料を含む、請求項１１に記載の半導体装置。
【請求項１３】
前記ゲート電極と前記第１導電層との距離ＬＧＦ１が１μｍ以下である、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ゲート絶縁膜は、構成元素としてＳｉ、ＡｌおよびＨｆからなる群から選択される少なくとも一種の材料を含む、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ゲート電極は、金属電極を含む、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記III族窒化物半導体積層構造は、前記ソース電極および前記ドレイン電極で前記ゲート電極を挟むことによって構成された素子構造を含むアクティブ領域と、前記アクティブ領域外のノンアクティブ領域とを含み、
前記ソース電極、前記第１導電層および前記第２導電層は、それぞれ、前記ノンアクティブ領域への延長部を含み、
前記ソース電極の延長部と前記前記第１導電層および前記第２導電層の延長部とが互いに接続されている、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記III族窒化物半導体積層構造は、前記ヘテロ接合を形成する第１半導体層および前記第１半導体層上の第２半導体層を含み、
前記第２半導体層は、前記ゲート開口部の底部に選択的に、前記第２半導体層の酸化によって形成された酸化膜を含む、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記III族窒化物半導体積層構造は、前記ヘテロ接合を形成する第１半導体層および前記第１半導体層上の第２半導体層を含み、
前記第２半導体層が、前記ゲート開口部の底部のみ選択的にエッチングされている、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１９】
前記ゲート電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ゲート絶縁膜によって前記ゲート電極から絶縁され、かつ、前記ソース電極からも絶縁されたフローティング導電層をさらに含む、請求項１〜１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を有する半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＩＳ（Metal Insulator Semiconductor）構造を有するＨＥＭＴでは、ゲート電極の端部への電界集中を緩和するために、ゲート電極と一体的なゲートフィールドプレートを形成することが知られている。一方、当該電界集中を緩和する他の方策として、ゲート電極の側方に、ソース電極と電気的に接続されたソースフィールドプレートを形成することが提案されている（たとえば、特許文献１〜３を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２４４４０号公報
【特許文献２】特開２００８−１３１０３１号公報
【特許文献３】特表２００７−５３７５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態は、従来に比べて、ゲート電極および導電層（ソースフィールドプレート）の各端部への電界集中を緩和できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体装置は、ヘテロ接合を含むIII族窒化物半導体積層構造と、前記III族窒化物半導体積層構造に達するゲート開口部を有する、前記III族窒化物半導体積層構造上の絶縁層と、前記ゲート開口部の底部および側部を覆うゲート絶縁膜と、前記ゲート開口部内で前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、それぞれ前記III族窒化物半導体積層構造に電気的に接続されたソース電極およびドレイン電極と、前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された第１導電層と、前記第１導電層よりも前記ドレイン電極側の領域において、前記第１導電層よりも上側で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された第２導電層とを含む。
【０００６】
この構成によれば、第１導電層よりもドレイン電極側の領域において、ソース電極に電気的に接続された第２導電層が絶縁層に埋め込まれている。つまり、第２導電層は、ゲート電極の上方領域にオーバーラップせず、ゲート電極の側方において、ゲート電極の頂部よりも下方位置に配置されている。これにより、ゲート−ドレイン間における電界集中の強度を緩和することができる。その結果、耐圧およびリーク特性の改善を実現できる半導体装置を提供することができる。
【０００７】
本発明の一実施形態に係る半導体装置では、前記第２導電層は、前記絶縁層の厚さ方向において、前記絶縁層の一部を挟んで前記第１導電層に対向する前記ゲート電極側の端部を有していてもよい。
本発明の一実施形態に係る半導体装置は、前記第２導電層よりも前記ドレイン電極側の領域において前記絶縁層上に配置され、前記ソース電極に電気的に接続された第３導電層をさらに含んでいてもよい。
【０００８】
本発明の一実施形態に係る半導体装置は、前記第２導電層よりも前記ドレイン電極側の領域において、前記第２導電層よりも上側で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された第３導電層をさらに含んでいてもよい。
第３導電層を設けることによって、ゲート−ドレイン間における電界集中の強度を一層緩和することができる。
【０００９】
本発明の一実施形態に係る半導体装置では、前記第３導電層は、前記絶縁層の厚さ方向において、前記絶縁層の一部を挟んで前記第２導電層に対向する前記ゲート電極側の端部を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第３導電層の直下の前記絶縁層の厚さが１５０ｎｍ〜２５０ｎｍであってもよい。
【００１０】
本発明の一実施形態に係る半導体装置では、前記ゲート電極は、前記絶縁層の厚さ方向において、前記絶縁層の一部を挟んで前記第１導電層の前記ゲート電極側の端部に対向するように前記絶縁層上に形成されたオーバーラップ部を含んでいてもよい。
この構成によれば、ドレイン電極に電気的につながる二次元電子ガスとゲート電極との間の容量（ゲート−ドレイン間容量Ｃｇｄ）を低減することができる。その結果、半導体装置の寄生容量を低減することができるので、窒化物半導体系デバイスの特徴である高速スイッチング動作、高周波動作等を良好に発揮することができる。
【００１１】
本発明の一実施形態に係る半導体装置では、前記絶縁層は、前記第１導電層を支持する第１絶縁層と、前記第１導電層を覆うように形成され、前記第２導電層を支持する第２絶縁層と、前記第２導電層を覆うように形成された第３絶縁層とを含み、前記第１絶縁層は、ＳｉＮ層からなっていてもよい。
この構成によれば、第１絶縁層としてＳｉＯ２層を使用する場合に比べて、第１導電層のドレイン電極側の端部にかかる電界強度を低減することができる。
【００１２】
本発明の一実施形態に係る半導体装置では、前記ＳｉＮ層は、３０ｎｍ〜８０ｎｍの厚さを有していてもよい。
本発明の一実施形態に係る半導体装置では、前記III族窒化物半導体積層構造の前記ヘテロ接合に形成された二次元電子ガスの濃度が、０．５×１０１３ｃｍ−２〜１．０×１０１３ｃｍ−２であってもよい。
【００１３】
本発明の一実施形態に係る半導体装置は、前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含んでいてもよい。
この構成によれば、ゲート電極と第１導電層との距離を、主にサイドウォールの厚さによって制御することできる。そのため、ゲート絶縁膜の厚さを、主に、意図したゲートしきい値電圧に合わせて設計することができる。
【００１４】
本発明の一実施形態に係る半導体装置では、前記サイドウォールは、ＳｉＯ２、ＳｉＮおよびＳｉＯＮからなる群から選択される少なくとも一種の材料を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極と前記第１導電層との距離ＬＧＦ１が１μｍ以下であってもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート絶縁膜は、構成元素としてＳｉ、ＡｌおよびＨｆからなる群から選択される少なくとも一種の材料を含んでいてもよい。
【００１５】
本発明の一実施形態に係る半導体装置では、前記ゲート電極は、金属電極を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記III族窒化物半導体積層構造は、前記ソース電極および前記ドレイン電極で前記ゲート電極を挟むことによって構成された素子構造を含むアクティブ領域と、前記アクティブ領域外のノンアクティブ領域とを含み、前記ソース電極、前記第１導電層および前記第２導電層は、それぞれ、前記ノンアクティブ領域への延長部を含み、前記ソース電極の延長部と前記前記第１導電層および前記第２導電層の延長部とが互いに接続されていてもよい。
【００１６】
この構成によれば、ソース電極と、第１導電層および第２導電層とを電気的に接続するための構造として、ゲート電極の上方を跨いでソース電極および各導電層のそれぞれに電気的に接続される導電構造をアクティブ領域に設ける必要がない。このような導電構造がアクティブ領域に設けられると半導体装置の寄生容量を増加させる要因になり得るが、上記のようにノンアクティブ領域でソース電極と各導電層とを接続することによって、寄生容量の増加を抑制することができる。
【００１７】
本発明の一実施形態に係る半導体装置では、前記III族窒化物半導体積層構造は、前記ヘテロ接合を形成する第１半導体層および前記第１半導体層上の第２半導体層を含み、前記第２半導体層は、前記ゲート開口部の底部に選択的に、前記第２半導体層の酸化によって形成された酸化膜を含んでいてもよい。
この構成によれば、ゲート電極の直下の二次元電子ガスを低減させることができるので、ノーマリオフ型のＨＥＭＴを実現することができる。
【００１８】
本発明の一実施形態に係る半導体装置では、前記III族窒化物半導体積層構造は、前記ヘテロ接合を形成する第１半導体層および前記第１半導体層上の第２半導体層を含み、前記第２半導体層が、前記ゲート開口部の底部のみ選択的にエッチングされていてもよい。
この構成によれば、エッチングによるリセス構造によって、ゲート電極の直下におけるヘテロ接合の形成が防止される。これにより、ゲートバイアスを印加しないとき（ゼロバイアス時）には当該直下領域に二次元電子ガスが形成されないので、ノーマリオフ型のＨＥＭＴを実現することができる。
【００１９】
本発明の一実施形態に係る半導体装置は、前記ゲート電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ゲート絶縁膜によって前記ゲート電極から絶縁され、かつ、前記ソース電極からも絶縁されたフローティング導電層をさらに含んでいてもよい。
【図面の簡単な説明】
【００２０】
【図１Ａ】図１Ａは、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図１Ｂ】図１Ｂは、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、前記半導体装置の模式的な断面図である。
【図３】図３は、図２の半導体装置の要部拡大図である。
【図４Ａ】図４Ａは、前記半導体装置の製造工程の一部を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を示す図である。
【図４Ｊ】図４Ｊは、図４Ｉの次の工程を示す図である。
【図４Ｋ】図４Ｋは、図４Ｊの次の工程を示す図である。
【図４Ｌ】図４Ｌは、図４Ｋの次の工程を示す図である。
【図４Ｍ】図４Ｍは、図４Ｌの次の工程を示す図である。
【図４Ｎ】図４Ｎは、図４Ｍの次の工程を示す図である。
【図４Ｏ】図４Ｏは、図４Ｎの次の工程を示す図である。
【図４Ｐ】図４Ｐは、図４Ｏの次の工程を示す図である。
【図４Ｑ】図４Ｑは、図４Ｐの次の工程を示す図である。
【図４Ｒ】図４Ｒは、図４Ｑの次の工程を示す図である。
【図５】図５は、フィールドプレートの数とブレークダウン電圧との関係を示す図である。
【図６】図６は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図７】図７は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図８】図８は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図９】図９は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１Ａおよび図１Ｂは、本発明の一実施形態に係る半導体装置１の模式的な平面図である。明瞭化のために、図１Ａおよび図１Ｂでは、後述する第１ソースフィールドプレート８、第２ソースフィールドプレート５９および第３ソースフィールドプレート６０のうち、代表例として第１ソースフィールドプレート８の形状を示す。また、図１Ａでは第１ソースフィールドプレート８およびフローティングプレート９の領域をハッチングで示し、図１Ｂではドレイン電極３およびソース電極５の領域をハッチングで示している。また、図１Ａおよび図１Ｂでは、ゲート電極４の領域を一点鎖線で示している。図１Ａおよび図１Ｂは、ハッチングが付された領域が異なる点以外は同一である。
【００２２】
半導体装置１は、ベースとなるIII族窒化物半導体積層構造２上に、ドレイン電極３、ゲート電極４、ソース電極５およびプレート膜６を有している。たとえば、図１Ａおよび図１Ｂに示すように、ドレイン電極３（Ｄ）、ゲート電極４（Ｇ）およびソース電極５（Ｓ）は、ＤＧＳＧＤの順に周期的に配置されている。これにより、ドレイン電極３およびソース電極５でゲート電極４を挟むことによって素子構造７が構成されている。プレート膜６は、ゲート−ソース間およびドレイン−ゲート間それぞれ配置されている。本発明の第１導電層の一例としての第１ソースフィールドプレート８がドレイン−ゲート間に配置され、本発明のフローティング導電層の一例としてのフローティングプレート９がゲート−ソース間に配置されている。
【００２３】
III族窒化物半導体積層構造２の表面には、当該素子構造７を含むアクティブ領域１０と、アクティブ領域１０外のノンアクティブ領域１１とを定義できる。ノンアクティブ領域１１は、図１Ａおよび図１Ｂに示すようにアクティブ領域１０に隣接しているだけでもよいし、アクティブ領域１０を取り囲んでいてもよい。
ソース電極５は、ノンアクティブ領域１１上の本発明の延長部の一例としてのベース部１２と、当該ベース部１２に一体的に接続された複数の電極部１３とを含む。この実施形態のソース電極５は、複数の電極部１３が互いに平行なストライプ状に延びる櫛歯状である。ベース部１２は、ノンアクティブ領域１１内に、電極部１３用の接続端部１４を有している。複数の電極部１３は、当該接続端部１４からアクティブ領域１０へ向かって延びている。つまり、複数の電極部１３は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。
【００２４】
隣り合う電極部１３の間のスペース１５は、ドレイン電極３が配置された領域である。この実施形態では、各スペース１５に直線状のドレイン電極３が配置されることによって、二つの櫛歯状のソース電極５およびドレイン電極３が、互いに係合している。なお、図示はしていないが、ドレイン電極３は、ソース電極５と同様に、ノンアクティブ領域１１上のベース部と、当該ベース部に一体的に接続された複数の電極部（スペース１５に配置される部分）とを含んでいてもよい。
【００２５】
ゲート電極４は、ノンアクティブ領域１１上のベース部１６と、当該ベース部１６に一体的に接続された複数の電極部１７とを含む。この実施形態のゲート電極４は、複数の電極部１７が互いに平行なストライプ状に延びる櫛歯状である。ベース部１６は、ノンアクティブ領域１１内に、電極部１７用の接続端部１８を有している。接続端部１８は、アクティブ領域１０とノンアクティブ領域１１との境界（素子分離ライン１９）を基準に、ソース電極５の接続端部１４よりも外側（相対的にアクティブ領域１０から遠い側）に設けられている。複数の電極部１７は、当該接続端部１８からアクティブ領域１０へ向かって延びている。つまり、複数の電極部１７は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。また、ゲート電極４のベース部１６は、ソース電極５のベース部１２よりも外側の引き出し部２０を含む。たとえば、引き出し部２０は、ゲート電極４に対するコンタクトを形成するための領域である。
【００２６】
第１ソースフィールドプレート８は、ノンアクティブ領域１１上に本発明の延長部の一例としてのベース部２１と、当該ベース部２１に一体的に接続された複数の電極部５４とを含む。この実施形態の第１ソースフィールドプレート８は、ベース部２１の両端部から一対の電極部５４が延びるアーチ状である。ベース部２１は、ノンアクティブ領域１１内に、電極部５４用の接続端部２２を有している。接続端部２２は、素子分離ライン１９を基準に、ソース電極５の接続端部１４とほぼ同じ位置に設けられている。一対の電極部５４は、当該接続端部２２からアクティブ領域１０へ向かって延びている。つまり、一対の電極部５４は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。
【００２７】
ソース電極５のベース部１２と第１ソースフィールドプレート８のベース部２１は、ノンアクティブ領域１１内で部分的に重なっている。この重なり部分において、ソース電極５および第１ソースフィールドプレート８は、ソースコンタクト２３を介して接続されている。たとえば、ソースコンタクト２３は、図１Ａおよび図１Ｂに示すように、スペース１５に対向する位置（電極部１３の延長部を避けた位置）に設けられている。
【００２８】
このようにソースコンタクト２３をノンアクティブ領域１１に設ければ、ソース電極５と第１ソースフィールドプレート８とを電気的に接続するための構造として、ゲート電極４の上方を跨いでソース電極５および第１ソースフィールドプレート８のそれぞれに電気的に接続される導電構造をアクティブ領域１０に設ける必要がない。このような導電構造がアクティブ領域１０に設けられると半導体装置１の寄生容量を増加させる要因になり得るが、上記のようにノンアクティブ領域１１でソース電極５と第１ソースフィールドプレート８とを接続することによって、寄生容量の増加を抑制することができる。
【００２９】
フローティングプレート９は、ノンアクティブ領域１１上にベース部５１と、当該ベース部５１に一体的に接続された複数の電極部５５とを含む。この実施形態のフローティングプレート９は、ベース部５１の両端部から一対の電極部５５が延びるアーチ状である。ベース部５１は、ノンアクティブ領域１１内に、電極部５５用の接続端部５２を有している。接続端部５２は、素子分離ライン１９を基準に、ソース電極５の接続端部１４とほぼ同じ位置に設けられている。一対の電極部５５は、当該接続端部５２からアクティブ領域１０へ向かって延びている。つまり、一対の電極部５５は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。
【００３０】
なお、図１Ａおよび図１Ｂでは、第１ソースフィールドプレート８とソース電極５との接続形態のみを示したが、後述する第２ソースフィールドプレート５９および第３ソースフィールドプレート６０も、第１ソースフィールドプレート８と同様に、ソース電極５と接続されている。たとえば、第２ソースフィールドプレート５９および第３ソースフィールドプレート６０は、第１ソースフィールドプレート８と相似なアーチ状に形成され、ノンアクティブ領域１１において、ソースコンタクト２３とは異なる位置で、ソース電極５にコンタクトされていてもよい。
【００３１】
次に、図２および図３を主に参照して、半導体装置１の断面構造を説明する。
図２は、半導体装置１の模式的な断面図である。図３は、図２の半導体装置１の要部拡大図である。なお、図２は、図１の特定の位置における断面を示すものではなく、あくまでも、本発明を実施形態の理解を助けるために模式化したものである。また、図２では、明瞭化のため、半導体装置１の構成要素のうち導電体のみにハッチングを付し、必要な参照符号のみを示している。
【００３２】
III族窒化物半導体積層構造２は、本発明の第１半導体層の一例としての電子走行層２４と、電子走行層２４上の本発明の第２半導体層の一例としての電子供給層２５とを含む。電子走行層２４および電子供給層２５は、互いにＡｌ組成の異なるIII族窒化物半導体からなっている。たとえば、電子走行層２４は、ＧａＮ層からなっていてもよく、その厚さは、０．１μｍ〜３μｍであってもよい。たとえば、電子供給層２５は、ＡｌＮ層からなっていてもよく、その厚さは、１ｎｍ〜７ｎｍであってもよい。なお、電子走行層２４および電子供給層２５は、ヘテロ接合を形成して二次元電子ガスを発生させることができる組成であれば特に限定されず、それぞれ、ＡｌｘＧａ１−ｘＮ層（０≦ｘ≦１）およびＡｌｙＧａ１−ｙＮ層（０≦ｙ≦１）からなっていてもよい。
【００３３】
このように、電子走行層２４と電子供給層２５とは、互いにＡｌ組成の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、この格子不整合に起因する分極のために、電子走行層２４と電子供給層２５との界面に近い位置（たとえば界面から数Å程度の距離の位置）には、その分極に起因する二次元電子ガス２６が広がっている。二次元電子ガス２６の濃度は、たとえば、０．５×１０１３ｃｍ−２〜１．０×１０１３ｃｍ−２であってもよい。
【００３４】
電子供給層２５には、その表面から電子走行層２４に至るように、酸化膜２７が選択的に形成されている。酸化膜２７は、電子供給層２５とほぼ等しい膜厚を有している。たとえば、酸化膜２７は、熱酸化膜であり、電子走行層２４との界面に損傷を与えることなく形成された酸化膜である。電子供給層２５がＡｌＮ層である場合、酸化膜２７は、ＡｌＯＮ膜からなっていてもよい。
【００３５】
なお、III族窒化物半導体積層構造２は、シリコン基板等の基板上に、バッファ層を介して積層されていてもよい。
半導体装置１は、図３に示すように、III族窒化物半導体積層構造２上に形成された、下地膜２８と、本発明の絶縁層の一例としてのパッシベーション膜２９と、層間絶縁膜３０とをさらに含む。
【００３６】
下地膜２８は、ドレイン電極３およびソース電極５の形成領域を含むIII族窒化物半導体積層構造２の表面全体に形成されている。たとえば、下地膜２８は、ＳｉＮ膜からなっていてもよく、その厚さは、１ｎｍ〜２００ｎｍであってもよい。
パッシベーション膜２９は、下地膜２８を覆っており、本発明の第１絶縁層の一例としての第１パッシベーション膜５６、本発明の第２絶縁層の一例としての第２パッシベーション膜５７、および本発明の第３絶縁層の一例としての第３パッシベーション膜５８を含む。
【００３７】
第１パッシベーション膜５６、第２パッシベーション膜５７および第３パッシベーション膜５８は、ＳｉＮ膜、ＳｉＯ２膜からなっていてもよいが、電界集中を緩和する観点から、ＳｉＮ膜からなっていることが好ましい。また、パッシベーション膜２９は、１８０ｎｍ〜３３０ｎｍの厚さを有していてもよい。個別には、第１パッシベーション膜５６が３０ｎｍ〜８０ｎｍの厚さを有し、第２パッシベーション膜５７が７５ｎｍ〜１２５ｎｍの厚さを有し、第３パッシベーション膜５８が７５ｎｍ〜１２５ｎｍの厚さを有していてもよい。
【００３８】
パッシベーション膜２９および下地膜２８には、III族窒化物半導体積層構造２に達するゲート開口部３２が形成されている。ゲート開口部３２の底部には、酸化膜２７が露出している。ゲート開口部３２の底部および側部を覆うようにゲート絶縁膜３３が形成されている。ゲート絶縁膜３３は、ゲート開口部３２内に加えて、パッシベーション膜２９の上面（この実施形態では、最上層の第３パッシベーション膜５８の上面）を覆うように形成されている。
【００３９】
たとえば、ゲート絶縁膜３３は、構成元素としてＳｉ、ＡｌおよびＨｆからなる群から選択される少なくとも一種の材料膜からなっていてもよい。より具体的には、ゲート絶縁膜３３は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＳｉＯおよびＨｆＯ２等からなる群から選択される少なくとも一種の材料膜からなっていてもよい。これらのうち、好ましくは、Ａｌ２Ｏ３膜が挙げられる。また、ゲート絶縁膜３３は、１０ｎｍ〜１００ｎｍの厚さを有していてもよい。
【００４０】
ゲート電極４は、ゲート開口部３２に埋め込まれ、さらに、ゲート開口部３２の周縁でゲート絶縁膜３３（パッシベーション膜２９）上に形成されたオーバーラップ部３４を含んでいる。このオーバーラップ部３４は、パッシベーション膜２９の厚さ方向において、第２パッシベーション膜５７および第３パッシベーション膜５８を挟んで第１ソースフィールドプレート８（この実施形態では、第１ソースフィールドプレート８のゲート電極４側の端部６１）に対向している。
【００４１】
なお、ゲート電極４は、ゲート開口部３２の開口端よりも上方に出っ張らないようにゲート開口部３２に充填されていてもよい。たとえば、ゲート電極４は、Ｍｏ、Ｎｉ等の金属電極からなっていてもよいし、ドープトポリシリコン等の半導体電極からなっていてもよい。金属電極はポリシリコンに比べて埋め込み性に劣るので、金属電極を用いた場合に、特にオーバーラップ部３４が形成され易い。
【００４２】
第１ソースフィールドプレート８およびフローティングプレート９は、ゲート開口部３２の側部を部分的に形成するように、ゲート電極４の側方に配置されている。具体的には、第１ソースフィールドプレート８およびフローティングプレート９は、ゲート開口部３２の側部の下側で露出するように、下地膜２８上に、第１パッシベーション膜５６を介して形成されている。つまり、ゲート開口部３２の側部は、下側が第１ソースフィールドプレート８およびフローティングプレート９で形成され、上側がパッシベーション膜２９の一部（具体的には、第２パッシベーション膜５７および第３パッシベーション膜５８）で形成されることによって、導電層／絶縁層の積層界面を有している。
【００４３】
そして、第１ソースフィールドプレート８およびフローティングプレート９に接するように、ゲート開口部３２の側部に絶縁性のサイドウォール３５が形成されている。つまり、サイドウォール３５は、ゲート開口部３２の側部とゲート絶縁膜３３との間に配置されている。たとえば、サイドウォール３５は、ＳｉＯ２、ＳｉＮおよびＳｉＯＮからなる群から選択される少なくとも一種の材料膜からなっていてもよい。これらのうち、好ましくは、ＳｉＯ２膜が挙げられる。また、サイドウォール３５は、１０ｎｍ〜２００ｎｍの厚さを有していてもよい。
【００４４】
第１ソースフィールドプレート８およびフローティングプレート９は、サイドウォール３５およびゲート絶縁膜３３によって、ゲート電極４から絶縁されている。たとえば、ゲート電極４と第１ソースフィールドプレート８およびフローティングプレート９との距離ＬＧＦ１は、１μｍ以下であり、好ましくは、５０ｎｍ〜２００ｎｍであってよい。距離ＬＧＦ１は、この実施形態ではゲート絶縁膜３３およびサイドウォール３５の総厚さで定義されるが、サイドウォール３５を有しない構成では、距離ＬＧＦ１＝ゲート絶縁膜３３の厚さであってもよい。また、第１ソースフィールドプレート８の長さＬＦＰ１は、たとえば、半導体装置１の耐圧が２００Ｖ以下の場合、０．３μｍ〜０．６μｍであってよい。また、第１ソースフィールドプレート８およびフローティングプレート９は、Ｍｏ膜からなっていてもよく、その厚さは、１０ｎｍ〜２００ｎｍであってもよい。
【００４５】
第２パッシベーション膜５７は、第１ソースフィールドプレート８およびフローティングプレート９を覆うように、第１パッシベーション膜５６上に積層されている。これにより、第１ソースフィールドプレート８およびフローティングプレート９は、第１パッシベーション膜５６と第２パッシベーション膜５７との間に挟まれ、パッシベーション膜２９に埋め込まれた状態となっている。
【００４６】
第２パッシベーション膜５７、第１パッシベーション膜５６および下地膜２８を貫通するように、III族窒化物半導体積層構造２に達するソースコンタクトホール３７およびドレインコンタクトホール３８が形成されている。ソースコンタクトホール３７およびドレインコンタクトホール３８は、ゲート開口部３２から横方向に離れた位置に形成されている。ソースコンタクトホール３７およびドレインコンタクトホール３８には、それぞれ、ソース電極５およびドレイン電極３が埋め込まれている。ソース電極５およびドレイン電極３は、それぞれ、ソースコンタクトホール３７およびドレインコンタクトホール３８内でIII族窒化物半導体積層構造２に電気的に接続されている。
【００４７】
ソース電極５およびドレイン電極３は、それぞれ、パッシベーション膜２９内に埋め込まれ、III族窒化物半導体積層構造２にオーミック接続されている。図１Ａおよび図１Ｂに示すように、ソース電極５およびドレイン電極３は、スペース１５の奥行き方向における端部が互いに同じ位置に配置されているが、たとえば、ドレイン電極３の端部が、ノンアクティブ領域１１からアクティブ領域１０に向かう方向に、選択的に後退していてもよい。また、ソース電極５およびドレイン電極３は、その頂部が第２パッシベーション膜５７の表面から露出している。また、ソース電極５およびドレイン電極３は、Ｔｉ／Ａｌの積層膜からなっていてもよい。
【００４８】
第２パッシベーション膜５７上には、さらに、第２ソースフィールドプレート５９が形成されている。第２ソースフィールドプレート５９は、第１ソースフィールドプレート８よりもドレイン電極３側の領域に配置されている。この実施形態では、第２ソースフィールドプレート５９は、パッシベーション膜２９の厚さ方向において、第２パッシベーション膜５７を挟んで第１ソースフィールドプレート８（この実施形態では、第１ソースフィールドプレート８のドレイン電極３側の端部６２）に対向するゲート電極４側の端部６３を有している。また、第２ソースフィールドプレート５９の長さＬＦＰ２（第１ソースフィールドプレート８と重複している場合は、図３に示すように、第１ソースフィールドプレート８の端部６２からの長さ）は、たとえば、半導体装置１の耐圧が２００Ｖ以下の場合、０．３μｍ〜１．０μｍであってよい。また、第２ソースフィールドプレート５９は、ソース電極５およびドレイン電極３と同じ材料からなっていてもよく、その厚さは、５０ｎｍ〜４００ｎｍであってもよい。
【００４９】
第３パッシベーション膜５８は、第２ソースフィールドプレート５９、ドレイン電極３およびソース電極５を覆うように、第２パッシベーション膜５７上に積層されている。これにより、第２ソースフィールドプレート５９、ドレイン電極３およびソース電極５は、第２パッシベーション膜５７と第３パッシベーション膜５８との間に挟まれ、パッシベーション膜２９に埋め込まれた状態となっている。
【００５０】
なお、この実施形態では図３と異なる位置での切断面に現れる構成であるが、パッシベーション膜２９には、第１ソースフィールドプレート８に達するコンタクトホール４６が形成されていてもよい。このコンタクトホール４６には、図１に示したソースコンタクト２３が埋め込まれ、第１ソースフィールドプレート８に接続されていてもよい。
パッシベーション膜２９上（この実施形態では、第３パッシベーション膜５８上）には、ゲート絶縁膜３３を介して、第３ソースフィールドプレート６０が形成されている。第３ソースフィールドプレート６０は、第２ソースフィールドプレート５９よりもドレイン電極３側の領域に配置されている。この実施形態では、第３ソースフィールドプレート６０は、パッシベーション膜２９の厚さ方向において、第３パッシベーション膜５８を挟んで第２ソースフィールドプレート５９（この実施形態では、第２ソースフィールドプレート５９のドレイン電極３側の端部６４）に対向するゲート電極４側の端部６５を有している。一方、第３ソースフィールドプレート６０のドレイン電極３側の端部６６は、ドレイン電極３と重複しておらず、ドレイン電極３に対してゲート電極４側に離れた位置に配置されている。また、第３ソースフィールドプレート６０の長さＬＦＰ３（第２ソースフィールドプレート５９と重複している場合は、図３に示すように、第２ソースフィールドプレート５９の端部６４からの長さ）は、たとえば、半導体装置１の耐圧が２００Ｖ以下の場合、０．３μｍ〜１．０μｍであってよい。また、第３ソースフィールドプレート６０は、ゲート電極４と同じ材料からなっていてもよく、その厚さは、５０ｎｍ〜１０００ｎｍであってもよい。
【００５１】
層間絶縁膜３０は、第１層間絶縁膜６７および第２層間絶縁膜６８を含む。第１層間絶縁膜６７および第２層間絶縁膜６８は、たとえば、ＳｉＯ２膜からなっていてもよい。また、第１層間絶縁膜６７および第２層間絶縁膜６８は、それぞれ、０．３μｍ〜１．５μｍおよび０．３μｍ〜１．５μｍの厚さを有していてもよい。
第１層間絶縁膜６７は、ゲート電極４および第３ソースフィールドプレート６０を覆うように、パッシベーション膜２９上（この実施形態では、パッシベーション膜２９上のゲート絶縁膜３３の表面）に積層されている。第１層間絶縁膜６７には、ソース電極５の一部を露出させるコンタクトホール６９が形成されている。なお、図示しないが、第１層間絶縁膜６７には、図示しない位置でドレイン電極３の一部を露出させるコンタクトホールが形成されていてもよい。
【００５２】
第１層間絶縁膜６７上には、第１ソース配線７０が形成されている。第１ソース配線７０は、コンタクトホール６９を介して、ソース電極５に接続されている。また、第１ソース配線７０は、たとえば、ＡｌまたはＡｌ合金からなっていてもよい。
第２層間絶縁膜６８は、第１ソース配線７０を覆うように、第１層間絶縁膜６７上に積層されている。第２層間絶縁膜６８には、第１ソース配線７０の一部を露出させるコンタクトホール７１が形成されている。
【００５３】
第２層間絶縁膜６８上には、第２ソース配線７２が形成されている。第２ソース配線７２は、コンタクトホール７１を介して、第１ソース配線７０に接続されている。また、第２ソース配線７２は、たとえば、ＡｌまたはＡｌ合金からなっていてもよい。
そして、第２ソース配線７２（この実施形態では、最上層配線）を覆うように、表面保護膜７５が形成されている。表面保護膜７５は、第２ソース配線７２の一部をソースパッド７３として露出させる開口７４を有している。また、表面保護膜７５は、第２ソース配線７２の側から順に第１表面保護膜７６および第２表面保護膜７７が積層された構造を有していてもよい。第１表面保護膜７６は、たとえば、ＳｉＯ２膜からなっていてもよい。また、第１表面保護膜７６は、たとえば、０．２μｍ〜２．０μｍの厚さを有していてもよい。第２表面保護膜７７は、たとえば、ポリイミド膜からなっていてもよい。また、第２表面保護膜７７は、たとえば、１．０μｍ〜２０μｍの厚さを有していてもよい。
【００５４】
次に、図４Ａ〜図４Ｒを参照して、半導体装置１の製造方法を説明する。
図４Ａ〜図４Ｒは、半導体装置１の製造工程を工程順に示す図である。
半導体装置１を製造するには、たとえば、基板（図示せず）上に、バッファ層（図示せず）および電子走行層２４が順にエピタキシャル成長させられ、図４Ａに示すように、さらに電子走行層２４上に電子供給層２５がエピタキシャル成長させられる。これにより、III族窒化物半導体積層構造２が形成される。
【００５５】
次に、図４Ｂに示すように、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、下地膜２８が形成される。
次に、図４Ｃに示すように、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、第１パッシベーション膜５６が形成される。
次に、図４Ｄに示すように、たとえば、スパッタ法、蒸着法等によって、第１パッシベーション膜５６上にプレート膜６が形成される。そして、たとえば、ドライエッチングによって、プレート膜６が選択的に除去される。これにより、ソース電極５の形成領域とドレイン電極３の形成領域との間に、プレート膜６が形成される。
【００５６】
次に、図４Ｅに示すように、第１パッシベーション膜５６上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、第２パッシベーション膜５７が形成される。
次に、図４Ｆに示すように、たとえば、ドライエッチングによって、第２パッシベーション膜５７、第１パッシベーション膜５６および下地膜２８が選択的に除去される。これにより、ソースコンタクトホール３７およびドレインコンタクトホール３８が同時に形成される。
【００５７】
次に、図４Ｇに示すように、たとえば、スパッタ法、蒸着法等によって、第２パッシベーション膜５７上に導電膜が形成され、たとえば、ドライエッチングによって、当該導電膜が選択的に除去される。これにより、第２ソースフィールドプレート５９、ソース電極５およびドレイン電極３が、同時に形成される。
次に、図４Ｈに示すように、第２パッシベーション膜５７上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、第３パッシベーション膜５８が形成される。
【００５８】
次に、図４Ｉに示すように、プレート膜６に対向する領域を含むエッチング領域からパッシベーション膜２９およびプレート膜６をエッチングすることによって、ゲート開口部３２が形成される。これにより、プレート膜６は、ゲート開口部３２に対して自己整合的に、ドレイン側の第１ソースフィールドプレート８とソース側のフローティングプレート９とに分離される。したがって、第１ソースフィールドプレート８およびフローティングプレート９は、この段階では、ゲート開口部３２の側部に露出することになる。
【００５９】
次に、図４Ｊに示すように、パッシベーション膜２９上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、絶縁膜４７が形成される。絶縁膜４７を形成する工程は、パッシベーション膜２９に接する下層膜４８を形成する工程と、絶縁膜４７の最表面を形成する上層膜４９を形成する工程とを含むことによって、絶縁膜の積層構造を形成する工程を含んでいてもよい。当該積層構造は、二層構造からなっていてもよいし、三層以上の構造からなっていてもよい。たとえば、下層膜４８は、ＳｉＯ２膜からなっていてもよく、上層膜４９は、Ａｌ２Ｏ３膜からなっていてもよい。パッシベーション膜２９および下層膜４８が共にＳｉＯ２膜である場合、パッシベーション膜２９に対する絶縁膜４７（下層膜４８）の密着性を高めることができる。そのため、後の工程において、サイドウォール３５の膜剥がれを防止することができる。
【００６０】
次に、図４Ｋに示すように、たとえば、エッチバックによって、絶縁膜４７のパッシベーション膜２９上の部分が選択的に除去され、ゲート開口部３２の側部上にサイドウォール３５が形成される。上層膜４９としてＡｌ２Ｏ３膜を採用していると、エッチバック後に、エッチングされ難いＡｌ２Ｏ３膜の一部がゲート開口部３２から上方への突出部５０として残ることがある。
【００６１】
次に、図４Ｌに示すように、たとえば、ドライエッチングによって、ゲート開口部３２の底部における下地膜２８が選択的に除去される。これにより、ゲート開口部３２の底部にIII族窒化物半導体積層構造２の電子供給層２５が露出する。下地膜２８がＳｉＮ膜であり、上層膜４９がＡｌ２Ｏ３膜である場合、下地膜２８用のエッチャント（たとえば、ＣＦ４ガス等）に対して上層膜４９のエッチング選択比を小さくすることができる。したがって、下地膜２８をエッチングする際に、下層膜４８を上層膜４９で保護できるので、サイドウォール３５（下層膜４８）が下地膜２８と一緒にエッチングされて薄くなることを抑制することができる。そのため、下地膜２８のエッチング後においても、設計値に近い厚さを有するサイドウォール３５を維持することができる。
【００６２】
次に、図４Ｍに示すように、たとえば、ドライエッチングによって、サイドウォール３５の表面部が選択的に除去される。この実施形態では、最表面を形成する上層膜４９が選択的に除去されることによって、下層膜４８がサイドウォール３５として残ることとなる。上層膜４９がＡｌ２Ｏ３膜である場合、たとえば、ＢＣｌ３ガスがエッチャントとして使用されてもよい。その後、電子供給層２５のゲート開口部３２に露出した部分が選択的に酸化されることによって、電子供給層２５の一部が酸化膜２７となる。
【００６３】
次に、図４Ｎに示すように、パッシベーション膜２９上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、ゲート絶縁膜３３が形成される。
次に、図４Ｏに示すように、たとえば、スパッタ法、蒸着法等によって、パッシベーション膜２９（第３パッシベーション膜５８）上に導電膜が形成される。当該導電膜は、ゲート開口部３２に埋め込まれると共に、パッシベーション膜２９の表面にも形成される。そして、たとえば、ドライエッチングによって、当該導電膜が選択的に除去される。これにより、ゲート電極４および第３ソースフィールドプレート６０が、同時に形成される。
【００６４】
次に、図４Ｐに示すように、パッシベーション膜２９上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、第１層間絶縁膜６７が形成される。
次に、図４Ｑに示すように、たとえば、ドライエッチングによって、第１層間絶縁膜６７が選択的に除去される。これにより、コンタクトホール６９が形成される。
次に、図４Ｒに示すように、たとえば、スパッタ法、蒸着法等によって、第１層間絶縁膜６７上に第１ソース配線７０が形成される。
【００６５】
その後は、第２層間絶縁膜６８、第２ソース配線７２および表面保護膜７５等が形成されることによって、半導体装置１が得られる。
以上、この半導体装置１では、前述したように、電子走行層２４上にＡｌ組成の異なる電子供給層２５が形成されてヘテロ接合が形成されている。これにより、電子走行層２４と電子供給層２５との界面付近の電子走行層２４内に二次元電子ガス２６が形成され、この二次元電子ガス２６をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極４は、酸化膜２７およびゲート絶縁膜３３の積層膜を挟んで電子走行層２４に対向しており、ゲート電極４の直下には、電子供給層２５は存在しない。したがって、ゲート電極４の直下では、電子供給層２５と電子走行層２４との格子不整合による分極に起因する二次元電子ガス２６が形成されない。よって、ゲート電極４にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス２６によるチャネルはゲート電極４の直下で遮断されている。こうして、ノーマリオフ型のＨＥＭＴが実現されている。ゲート電極４に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート電極４の直下の電子走行層２４内にチャネルが誘起され、ゲート電極４の両側の二次元電子ガス２６が接続される。これにより、ソース−ドレイン間が導通する。
【００６６】
使用に際しては、たとえば、ソース電極５とドレイン電極３との間に、ドレイン電極３側が正となる所定の電圧（たとえば２００Ｖ〜４００Ｖ）が印加される。その状態で、ゲート電極４に対して、ソース電極５を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
酸化膜２７と電子走行層２４との界面は、電子供給層２５と電子走行層２４との界面に連続していて、ゲート電極４の直下における電子走行層２４の界面の状態は、電子供給層２５と電子走行層２４との界面の状態と同等である。そのため、ゲート電極４の直下の電子走行層２４における電子移動度は高い状態に保持されている。こうして、この実施形態は、ノーマリオフ型のＨＥＭＴ構造を有する窒化物半導体装置を提供する。
【００６７】
一方、半導体装置１がオフ状態のときに、ゲート−ドレイン間の第１ソースフィールドプレート８のドレイン側端部に電界集中し易いが、上記の構成によれば、第１ソースフィールドプレート８よりもドレイン電極３側の領域において、ソース電極５に電気的に接続された第２ソースフィールドプレート５９がパッシベーション膜２９に埋め込まれている。つまり、第２ソースフィールドプレート５９は、ゲート電極４の上方領域にオーバーラップせず、ゲート電極４の側方において、ゲート電極４の頂部よりも下方位置に配置されている。これにより、ゲート−ドレイン間における電界集中の強度を緩和することができる。その結果、耐圧およびリーク特性の改善を実現できる半導体装置１を提供することができる。
【００６８】
上記の効果は、たとえば、次に示すシミュレーションによって説明できる。シミュレーションで設定した構造は、概ね、前述の実施形態で説明した構造ではあるが、図３に示した各ソースフィールドプレート８，５９，６０の端部同士がパッシベーション膜２９の厚さ方向において重複している構成については考慮されていない。
（１）耐圧特性の向上について
まず、第１ソースフィールドプレート８のみの構成と、第２ソースフィールドプレート５９ありの構成とのブレークダウン電圧を比較した（いずれも、第３ソースフィールドプレート６０はなし）。その結果、図５に示す結果が得られた。
【００６９】
図５に示すように、第２ソースフィールドプレート５９を挿入することによって、耐圧特性が大きく向上する結果が得られた。
（２）膜種変更による効果
次に、第１パッシベーション膜５６の種類によって、ゲート電極４のドレイン側の端部、第１ソースフィールドプレート８のドレイン側の端部６２、および第２ソースフィールドプレート５９のドレイン側の端部６４にかかる電界強度がどのように変化するかを検証した。なお、二次元電子ガスの濃度は１×１０１３ｃｍ−２とし、第１パッシベーション膜５６の厚さは４０ｎｍとし、Ｖｇ＝０Ｖ、Ｖｄ＝１００Ｖとした。結果を表１に示す。表１から、第１パッシベーション膜５６をＳｉＮとすることで、ゲート電極４のドレイン側の端部、および第１ソースフィールドプレート８のドレイン側の端部６２にかかる電界強度が弱まっていることが分かる。
【００７０】
【表１】
2019087740.tif 000003
【００７１】
（３）膜厚変更による効果
次に、第１パッシベーション膜５６の厚さによって、ゲート電極４のドレイン側の端部、第１ソースフィールドプレート８のドレイン側の端部６２、および第２ソースフィールドプレート５９のドレイン側の端部６４にかかる電界強度がどのように変化するかを検証した。なお、二次元電子ガスの濃度は１×１０１３ｃｍ−２とし、第１パッシベーション膜５６の種類はＳｉＮとし、Ｖｇ＝０Ｖ、Ｖｄ＝１００Ｖとした。結果を表２に示す。表２から、第１パッシベーション膜５６の厚さの変更に伴い、ゲート電極４のドレイン側の端部、および第１ソースフィールドプレート８のドレイン側の端部６２にかかる電界強度の割り振りが変わっていることが分かる。
【００７２】
【表２】
2019087740.tif 000004
【００７３】
（４）二次元電子ガスの濃度変更による効果
次に、二次元電子ガス２６の濃度によって、ゲート電極４のドレイン側の端部、第１ソースフィールドプレート８のドレイン側の端部６２、および第２ソースフィールドプレート５９のドレイン側の端部６４にかかる電界強度がどのように変化するかを検証した。なお、第１パッシベーション膜５６の種類および厚さはＳｉＮ：４０ｎｍとし、Ｖｇ＝０Ｖ、Ｖｄ＝１００Ｖとした。結果を表３に示す。表３から、二次元電子ガス２６の濃度が下がれば下がるほど、電界強度が弱まっていることが分かる。
【００７４】
【表３】
2019087740.tif 000005
【００７５】
（５）第３ソースフィールドプレートの効果
次に、第３ソースフィールドプレートの有無によって、ゲート電極４のドレイン側の端部、第１ソースフィールドプレート８のドレイン側の端部６２、第２ソースフィールドプレート５９のドレイン側の端部６４、および第３ソースフィールドプレート６０のドレイン側の端部６６にかかる電界強度がどのように変化するかを検証した。なお、二次元電子ガスの濃度は１×１０１３ｃｍ−２とし、第１パッシベーション膜５６の種類および厚さはＳｉＯ２：４０ｎｍとし、Ｖｇ＝０Ｖ、Ｖｄ＝１００Ｖとした。結果を表４に示す。表４から、第３ソースフィールドプレート６０の挿入によって、第２ソースフィールドプレート５９のドレイン側の端部６４にかかる電界強度が弱まっていることが分かる。
【００７６】
【表４】
2019087740.tif 000006
【００７７】
（６）第３ソースフィールドプレートとその直下の絶縁膜の膜厚との関係
次に、第３ソースフィールドプレートの直下の絶縁膜（このシミュレーションではＳｉＯ２）の膜厚によって、ゲート電極４のドレイン側の端部、第１ソースフィールドプレート８のドレイン側の端部６２、第２ソースフィールドプレート５９のドレイン側の端部６４、および第３ソースフィールドプレート６０のドレイン側の端部６６にかかる電界強度がどのように変化するかを検証した。なお、二次元電子ガスの濃度は１×１０１３ｃｍ−２とし、第１パッシベーション膜５６の種類および厚さはＳｉＮ：４０ｎｍとし、Ｖｇ＝０Ｖ、Ｖｄ＝１００Ｖとした。結果を表５に示す。表５から、第３ソースフィールドプレート６０の直下の絶縁膜の厚さは、各ソースフィールドプレートにかかる電界強度のバランスを考慮すれば、２００ｎｍ前後が好ましいことが分かる。
【００７８】
【表５】
2019087740.tif 000007
【００７９】
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、図６に示す半導体装置８０では、第３ソースフィールドプレート６０が、パッシベーション膜２９上に形成されず、パッシベーション膜２９に埋め込まれている。この場合、パッシベーション膜２９は、第３パッシベーション膜５８上に第４パッシベーション膜８１を有しており、第３ソースフィールドプレート６０は、第３パッシベーション膜５８と第４パッシベーション膜８１との間に挟まれていてもよい。
【００８０】
また、たとえば、図７に示す半導体装置８２は、ノーマリオフ型のＨＥＭＴを実現する構造として、酸化膜２７に代えて、リセス５３を有している。リセス５３は、たとえば、ゲート開口部３２の底部のみを選択的にエッチングすることによって、電子供給層２５を貫通し、電子走行層２４の表層部に至るように形成されていてもよい。リセス５３によって、ゲート電極４の直下における電子走行層２４と電子供給層２５とのヘテロ接合の形成が防止される。これにより、ゲートバイアスを印加しないとき（ゼロバイアス時）には当該直下領域に二次元電子ガス２６が形成されないので、ノーマリオフ型のＨＥＭＴを実現することができる。
【００８１】
また、たとえば、図８に示す半導体装置９１のように、断面視において、第１ソースフィールドプレート８およびフローティングプレート９は、互いに略同じ幅を有していてもよい。また、ドレイン電極３、ゲート電極４、ソース電極５および第２ソースフィールドプレート５９の表面部には、それぞれ、側面が曲面で構成された段部９２，９３，９４，９５が形成されていてもよい。また、第２ソースフィールドプレート５９の段部９５には、当該段部９５よりもさらに窪んだ凹部９６が形成されていてもよい。また、ゲート開口部３２は、前述のように、その底部から開口端に向かって一定の幅を有していてもよいが、底部から開口端に向かって幅が広がる断面視テーパ状であってもよい。
【００８２】
また、たとえば、図９に示す半導体装置１０１のように、断面視において、フローティングプレート９は、第１ソースフィールドプレート８よりも広い幅を有していてもよい。また、ソース電極５は、パッシベーション膜２９の厚さ方向において、第２パッシベーション膜５７を介してフローティングプレート９にオーバーラップするように形成されていてもよい。つまり、ソース電極５は、第２パッシベーション膜５７を挟んでフローティングプレート９上に配置された部分を有していてもよい。一方、第２ソースフィールドプレート５９の端部６３は、パッシベーション膜２９の厚さ方向において、第１ソースフィールドプレート８に対向していなくてもよい。
【００８３】
また、半導体装置１は、サイドウォール３５を備えていなくてもよい。この場合、ゲート絶縁膜３３のみの厚さに基づいて、ゲート電極４と第１ソースフィールドプレート８との距離ＬＧＦを制御することができる。
また、半導体装置１は、ソース−ゲート間のフローティングプレート９を備えていなくてもよい。つまり、ソース−ゲート間およびゲート−ドレイン間のうち、後者のみに選択的にフィールドプレート（第１ソースフィールドプレート８、第２ソースフィールドプレート５９および第３ソースフィールドプレート６０）が設けられていてもよい。このような構成は、たとえば、図４Ｊに示すエッチング時に、エッチング領域を、プレート膜６の端部の内外に跨る領域として設定すればよい。
【００８４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８５】
１  半導体装置
２  III族窒化物半導体積層構造
３  ドレイン電極
４  ゲート電極
５  ソース電極
７  素子構造
８  第１ソースフィールドプレート
９  フローティングプレート
１０  アクティブ領域
１１  ノンアクティブ領域
１２  （ソース電極）ベース部
２１  （第１ソースフィールドプレート)ベース部
２３  ソースコンタクト
２４  電子走行層
２５  電子供給層
２６  二次元電子ガス
２７  酸化膜
２８  下地膜
２９  パッシベーション膜
３２  ゲート開口部
３３  ゲート絶縁膜
３４  オーバーラップ部
３５  サイドウォール
５３  リセス
５６  第１パッシベーション膜
５７  第２パッシベーション膜
５８  第３パッシベーション膜
５９  第２ソースフィールドプレート
６０  第３ソースフィールドプレート
６１  （第１ソースフィールドプレート）端部
６２  （第１ソースフィールドプレート）端部
６３  （第２ソースフィールドプレート）端部
６４  （第２ソースフィールドプレート）端部
６５  （第３ソースフィールドプレート）端部
６６  （第３ソースフィールドプレート）端部
８０  半導体装置
８１  第４パッシベーション膜
８２  半導体装置
９１  半導体装置
１０１  半導体装置
【図１Ａ】
2019087740.tif 000008
【図１Ｂ】
2019087740.tif 000009
【図２】
2019087740.tif 000010
【図３】
2019087740.tif 000011
【図４Ａ】
2019087740.tif 000012
【図４Ｂ】
2019087740.tif 000013
【図４Ｃ】
2019087740.tif 000014
【図４Ｄ】
2019087740.tif 000015
【図４Ｅ】
2019087740.tif 000016
【図４Ｆ】
2019087740.tif 000017
【図４Ｇ】
2019087740.tif 000018
【図４Ｈ】
2019087740.tif 000019
【図４Ｉ】
2019087740.tif 000020
【図４Ｊ】
2019087740.tif 000021
【図４Ｋ】
2019087740.tif 000022
【図４Ｌ】
2019087740.tif 000023
【図４Ｍ】
2019087740.tif 000024
【図４Ｎ】
2019087740.tif 000025
【図４Ｏ】
2019087740.tif 000026
【図４Ｐ】
2019087740.tif 000027
【図４Ｑ】
2019087740.tif 000028
【図４Ｒ】
2019087740.tif 000029
【図５】
2019087740.tif 000030
【図６】
2019087740.tif 000031
【図７】
2019087740.tif 000032
【図８】
2019087740.tif 000033
【図９】
2019087740.tif 000034