(57)【要約】【課題】  ３次元構造のメモリセルを含むＮＯＲ型フラッシュメモリを提供する。【解決手段】  本発明に係るＮＯＲ型のフラッシュメモリは、１つのメモリセルが１つの記憶トランジスタと１つの選択トランジスタとを含む。シリコン基板９上に共通ソース５が形成され、共通ソース５と電気的に接続されるように垂直方向に延在する活性領域３が形成される。活性領域３の側部を取り囲むように記憶トランジスタのコントロールゲート４と、選択トランジスタの選択ゲート線２とが形成され、活性領域３の頂部がビット線１に電気的に接続される。【選択図】  図１０Ｉ
2019186349.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板表面または基板上に形成された導電領域と、
前記基板の表面から垂直方向に延在し、かつ活性領域を含む複数の柱状部と、
各柱状部の側部を取り囲むように形成された記憶トランジスタおよび選択トランジスタとを有し、
前記記憶トランジスタのゲートにはコントロールゲートが接続され、前記選択トランジスタのゲートには選択ゲートが接続され、
前記柱状部の一方の端部がビット線に電気的に接続され、前記柱状部の他方の端部が前記導電領域に電気的に接続され、
１つのメモリセルは、１つの記憶トランジスタと１つの選択トランジスタとを含む、ＮＯＲ型のフラッシュメモリ。
【請求項２】
前記コントロールゲートと前記柱状部の間に複数の絶縁層が形成され、複数の絶縁層の中央の絶縁層が電荷蓄積層として機能する、請求項１に記載のフラッシュメモリ。
【請求項３】
前記柱状部はシリコンまたはポリシリコンから構成され、前記シリコン柱状部とコントロールゲートの間が複数の絶縁層で囲まれ、中央部の絶縁層がシリコンナイトライド膜から構成され、当該シリコンナイトライド膜に書き込みまたは消去動作で異なる電荷量を蓄積する、請求項１または２に記載のフラッシュメモリ。
【請求項４】
前記柱状部はシリコンまたはポリシリコンから構成され、前記シリコン柱状部とコントロールゲートの間及び前記シリコン柱状部と選択ゲートの間が複数の絶縁層で囲まれ、中央部の絶縁層がシリコンナイトライド膜から構成され、当該シリコンナイトライド膜に書き込みまたは消去動作で異なる電荷量を蓄積する、請求項１ないし３いずれか１つに記載のフラッシュメモリ。
【請求項５】
複数のメモリセルを含むメモリセルアレイが３次元構造を有する、請求項１ないし４いずれか１つに記載のフラッシュメモリ。
【請求項６】
前記選択ゲートは、前記コントロールゲートよりも上方に位置する、請求項１ないし５いずれか１つに記載のフラッシュメモリ。
【請求項７】
前記基板は、周辺回路が形成されたシリコン基板を含み、
前記導電領域は、絶縁領域を介して前記シリコン基板上に形成される、請求項１ないし６いずれか１つに記載のフラッシュメモリ。
【請求項８】
前記コントロールゲートは、メモリセルアレイの全てのメモリセルに対して共通である、請求項１ないし７いずれか１つに記載のフラッシュメモリ。
【請求項９】
前記導電領域は、メモリセルアレイの全てのメモリセルに対して共通である、請求項１ないし８いずれか１つに記載のフラッシュメモリ。
【請求項１０】
フラッシュメモリはさらに、プログラム動作時に、選択メモリセルのコントロールゲートに第１のプログラム電圧を印加し、前記導電領域に第２のプログラム電圧を印加し、前記選択ゲートを介して前記選択トランジスタを導通状態にする制御手段を含む、請求項１ないし９いずれか１つに記載のフラッシュメモリ。
【請求項１１】
前記制御手段はさらに、消去動作時に、選択メモリセルのコントロールゲートに第１の消去電圧を印加し、前記導電領域に第２の消去電圧を印加し、前記選択ゲートおよびビット線をフローティング状態にする、請求項１０に記載のフラッシュメモリ。
【請求項１２】
前記導電領域は、複数の導電領域を含み、前記制御手段は、アドレス情報に基づき導電領域を選択する、請求項１０または１１に記載のフラッシュメモリ。
【請求項１３】
前記コントロールゲートは、複数のコントロールゲートを含み、前記制御手段は、アドレス情報に基づきコントロールゲートを選択する、請求項１０または１１に記載のフラッシュメモリ。
【請求項１４】
ＮＯＲ型のフラッシュメモリの製造方法であって、
基板表面または基板上に導電領域を形成し、
前記導電領域上に第１の絶縁層を介して第１の導電層を形成し、
第１の導電層上に第２の絶縁層を介して第２の導電層を形成し、
第２の導電層上に第３の絶縁層を形成し、
第３の絶縁層から前記導電領域に至る開口を複数形成し、
電荷蓄積用の絶縁層と柱状構造の活性領域とを各開口内に形成し、
第２の導電層をエッチングして隣接する柱状構造間で第２の導電層を分離させる工程を含み、
前記活性領域の一方の端部が前記開口のコンタクトホールを介して前記導電領域に電気的に接続され、前記活性領域の他方の端部がビット線に電気的に接続され、
第１の導電層および第２の導電層の一方は、記憶トランジスタのゲートであり、他方は、選択トランジスタのゲートであり、１つのメモリセルは、１つの記憶トランジスタと１つの選択トランジスタとを含む、製造方法。
【請求項１５】
製造方法はさらに、前記開口の底部の電荷蓄積用の絶縁層をエッチングすることにより前記導電領域を露出させるコンタクトホールを形成する、請求項１４に記載の製造方法。
【請求項１６】
前記電荷蓄積用の絶縁層をエッチングするとき、前記電荷蓄積用の絶縁層上には保護膜が形成されている、請求項１５に記載の製造方法。
【請求項１７】
製造方法はさらに、前記基板に周辺回路を形成し、
前記基板上に絶縁層を形成し、
前記絶縁層上に前記導電領域を形成する工程を含む、請求項１４ないし１６いずれか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＯＲ型フラッシュメモリに関し、３次元構造のフラッシュメモリに関する。
【背景技術】
【０００２】
ＮＯＲ型フラッシュメモリでは、その集積度の向上を図るために、仮想接地方式や多値方式を採用している。典型的な仮想接地方式では、メモリセルのソース／ドレインが行方向に隣接するメモリセルのソース／ドレインと共通であり、共通のソースおよびドレインがビット線に電気的に接続される。読出しを行うとき、選択されたメモリセルのソースが接地電位に、ドレインが読出し電圧に印加され、隣接するメモリセルのソース／ドレインがフローティング状態にされる（特許文献１、２）。
【０００３】
多値方式では、フローティングゲートまたは電荷をトラップする電荷蓄積領域への電荷を制御することでメモリセルに複数のしきい値を設定する。特許文献３は、電荷トラップ型の多値メモリとしてミラービットタイプのフラッシュメモリを開示している。このフラッシュメモリは、シリコン基板表面とゲート電極との間に、酸化膜−窒化膜−酸化膜のＯＮＯを形成し、酸化膜と窒化膜との界面に電荷を捕獲する。ソース／ドレインに印加する電圧を入れ替えることで、窒化膜（電荷蓄積層）のソース側、ドレイン側にそれぞれ電荷を保持させ、１つのメモリセルに２ビットの情報を記憶する。また、ゲート電極の両端近傍に分離したＯＮＯ膜を形成し、電荷を蓄積する領域を物理的に切り離す構成も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１０００９２号公報
【特許文献２】特開平１１−１１０９８７号公報
【特許文献３】特開２００９−２８３７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＮＯＲ型フラッシュメモリにおいても、ゲート長やゲート幅を縮小すると、パンチスルーやショートチャンネル効果等の問題が生じるため、メモリセルのスケーリングは既に限界にきていると考えられる。
【０００６】
図１は、従来のＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路、図２は、メモリセルの概略断面図である。セルＡは、プログラムされるメモリセルであり、プログラム動作中、メモリセルＡには、選択ワード線に約１０Ｖの電圧が印加され、ビット線ＢＬに約４〜５Ｖの電圧が印加され、ソース線ＳＬにＧＮＤが供給され、メモリセルＡのフローティングゲートに電子が注入される。セルＢは、メモリセルＡに隣接するプログラムされないメモリセルである。メモリセルＢの非選択ワード線はフローティング（ほぼグランドされるのと同じ）であり、ビット線ＢＬに４〜５Ｖの電圧が印加され、ソース線ＳＬにＧＮＤないしＧＮＤに近い電圧が供給される(図２でＳＬは〜０Ｖ)。
【０００７】
メモリセルＢのゲート長は、ビット線ＢＬからソース線ＳＬへのリーク電流を抑制するために、１００ｎｍ以上である必要があり、ゲート長をさらに縮小させることはできない。ゲート幅もまた、読出し時に、高い読出し電流を得るために、さらに縮小することはできない。こうしたことから、ＮＯＲ型フラッシュメモリの集積度を高め、ビット当たりのコストを低減させることが難しくなっている。
【０００８】
本発明は、このような従来の課題を解決し、３次元構造のメモリセルを含むＮＯＲ型フラッシュメモリおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るＮＯＲ型のフラッシュメモリは、基板と、前記基板表面または基板上に形成された導電領域と、前記基板の表面から垂直方向に延在し、かつ活性領域を含む複数の柱状部と、各柱状部の側部を取り囲むように形成された記憶トランジスタおよび選択トランジスタとを有し、前記記憶トランジスタのゲートにはコントロールゲートが接続され、前記選択トランジスタのゲートに選択ゲートが接続され、前記柱状部の一方の端部がビット線に電気的に接続され、前記柱状部の他方の端部が前記導電領域に電気的に接続され、
１つのメモリセルは、１つの記憶トランジスタと１つの選択トランジスタとを含む。
【００１０】
ある実施態様では、前記コントロールゲートと前記柱状部の間に複数の絶縁層が形成され、複数の絶縁層の中央の絶縁層が電荷蓄積層として機能する。ある実施態様では、前記柱状部はシリコンまたはポリシリコンから構成され、前記シリコン柱状部とコントロールゲートの間が複数の絶縁層で囲まれ、中央部の絶縁層がシリコンナイトライド膜から構成され、当該シリコンナイトライド膜に書き込みまたは消去動作で異なる電荷量を蓄積する。ある実施態様では、前記柱状部はシリコンまたはポリシリコンから構成され、前記シリコン柱状部とコントロールゲートの間及び前記シリコン柱状部と選択ゲートの間が複数の絶縁層で囲まれ、中央部の絶縁層がシリコンナイトライド膜から構成され、コントロールゲート下の当該シリコンナイトライド膜に書き込みまたは消去動作で異なる電荷量を蓄積する。ある実施態様では、複数のメモリセルを含むメモリセルアレイが３次元構造を有する。ある実施態様では、前記選択ゲートは、前記コントロールゲートよりも上方に位置する。ある実施態様では、前記基板は、周辺回路が形成されたシリコン基板を含み、前記導電領域は、絶縁領域を介して前記シリコン基板上に形成される。ある実施態様では、前記コントロールゲートは、メモリセルアレイの全てのメモリセルに対して共通である。ある実施態様では、前記導電領域は、メモリセルアレイの全てのメモリセルに対して共通である。ある実施態様では、フラッシュメモリはさらに、プログラム動作時に、選択メモリセルのコントロールゲートに第１のプログラム電圧を印加し、前記導電領域に第２のプログラム電圧を印加し、前記選択ゲートを介して前記選択トランジスタを導通状態にする制御手段を含む。ある実施態様では、前記制御手段はさらに、消去動作時に、選択メモリセルのコントロールゲートに第１の消去電圧を印加し、前記導電領域に第２の消去電圧を印加し、前記選択ゲートおよびビット線をフローティング状態にする。ある実施態様では、前記導電領域は、複数の導電領域を含み、前記制御手段は、アドレス情報に基づき導電領域を選択する。ある実施態様では、前記コントロールゲートは、複数のコントロールゲートを含み、前記制御手段は、アドレス情報に基づきコントロールゲートを選択する。
【００１１】
本発明に係るＮＯＲ型のフラッシュメモリの製造方法は、基板表面または基板上に導電領域を形成し、前記導電領域上に第１の絶縁層を介して第１の導電層を形成し、第１の導電層上に第２の絶縁層を介して第２の導電層を形成し、第２の導電層上に第３の絶縁層を形成し、第３の絶縁層から前記導電領域に至る開口を複数形成し、電荷蓄積用の絶縁層と柱状構造の活性領域とを各開口内に形成し、第２の導電層をエッチングして隣接する柱状構造間で第２の導電層を分離させる工程を含み、前記活性領域の一方の端部が前記開口のコンタクトホールを介して前記導電領域に電気的に接続され、前記活性領域の他方の端部がビット線に電気的に接続され、第１の導電層および第２の導電層の一方は、記憶トランジスタのゲートであり、他方は、選択トランジスタのゲートであり、１つのメモリセルは、１つの記憶トランジスタと１つの選択トランジスタとを含む。
【００１２】
ある実施態様では、製造方法はさらに、前記開口の底部の電荷蓄積用の絶縁層をエッチングすることにより前記導電領域を露出させるコンタクトホールを形成する。ある実施態様では、前記電荷蓄積用の絶縁層をエッチングするとき、前記電荷蓄積用の絶縁層上には保護膜が形成されている。ある実施態様では、製造方法はさらに、前記基板に周辺回路を形成し、前記基板上に絶縁層を形成し、前記絶縁層上に前記導電領域を形成する工程を含む。
【発明の効果】
【００１３】
本発明によれば、メモリセルを３次元構造にしたことにより、２次元的なスケーリングによる制約を受けることなくメモリセルの活性領域を形成することができる。これにより、メモリセルの集積化と高い動作電流とを同時に実現することができる。
【図面の簡単な説明】
【００１４】
【図１】従来のＮＯＲ型フラッシュメモリのメモリセルの等価回路を示す図である。
【図２】図１に示すメモリセルの断面図である。
【図３】本発明の実施例に係るフラッシュメモリのメモリセル構造の模式的な上面図である。
【図４Ａ】図３に示すメモリセル構造のＡ−Ａ線断面図である。
【図４Ｂ】図３に示すメモリセル構造のＡ−Ａ線断面の他の構成を示す断面図である。
【図５】図３に示すメモリセル構造のＢ−Ｂ線断面図である。
【図６】図３に示すメモリセル構造のＣ−Ｃ線断面図である。
【図７】図３に示すメモリセル構造のＤ−Ｄ線断面図である。
【図８】本発明の実施例に係るメモリセルの等価回路図である。
【図９Ａ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図９Ｂ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図９Ｃ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図９Ｄ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図９Ｅ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ａ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｂ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｃ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｄ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｅ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｆ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｇ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｈ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１０Ｉ】本実施例に係るフラッシュメモリの製造工程を説明する断面図である。
【図１１】本実施例に係るフラッシュメモリの４つのメモリセルの等価回路を示す図である。
【図１２】本実施例に係るフラッシュメモリの読出し動作、プログラム動作、消去動作時のバイアス条件を示すテーブルである。
【図１３】本発明の変形例に係るフラッシュメモリのメモリセルの構成を説明する断面図である。
【図１４】本発明の変形例に係るフラッシュメモリのメモリセルの構成を説明する断面図である。
【図１５】本発明の変形例に係るデコーダとメモリセルアレイとの関係を説明する図である。
【図１６Ａ】本発明の変形例に係るフラッシュメモリのメモリセルの構成を説明する断面図である。
【図１６Ｂ】本発明の変形例に係るフラッシュメモリのメモリセルの構成を説明する断面図である。
【図１７】本発明の変形例に係るフラッシュメモリのメモリセルの構成を説明する断面図である。
【発明を実施するための形態】
【００１５】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、３次元構造のＮＯＲ型フラッシュメモリを例示する。なお、図面は、発明の説明を容易にするために描かれており、図面に示された各部のスケールは、実際のデバイスのスケールと必ずしも一致しないことに留意すべきである。
【実施例】
【００１６】
本発明の実施例に係るＮＯＲ型フラッシュメモリは、従来のメモリセルと異なり、１つのメモリセルが１つの選択トランジスタと１つの記憶トランジスタとから構成される。さらに、選択トランジスタおよび記憶トランジスタは、基板とほぼ垂直方向に延在するチャンネルを有する。図８に、本実施例のメモリセルアレイの等価回路を示す。ここには、４行×２列のメモリアレイが例示される。１つのメモリセルＭＣは、１つの選択トランジスタＳＥＬと、１つの記憶トランジスタＭＥＭとから構成される。ビット線１−１と共通ソース５との間に各メモリセルの選択トランジスタＳＥＬと記憶トランジスタＭＥＭとが直列に接続され、ビット線１−２と共通ソース５との間に各メモリセルの選択トランジスタＳＥＬと記憶トランジスタＭＥＭとが直列に接続される。選択ゲート線２−１、２−２、２−３、２−４は、列方向の選択トランジスタＳＥＬのゲートに電気的に共通に接続され、共通コントロールゲート４は、各メモリセルＭＣの記憶トランジスタＭＥＭのコントロールゲートに電気的に共通に接続される。選択トランジスタＳＥＬは、記憶トランジスタＭＥＭを選択する機能を有する。なお、以後の説明において、ビット線、選択ゲート線を総称するとき、ビット線１、選択ゲート線２とする。
【００１７】
始めに、本実施例のＮＯＲ型フラッシュメモリのメモリセルアレイ構造の詳細について説明する。図３は、本実施例に係るＮＯＲ型フラッシュメモリのメモリセルアレイの一部の上面図を示している。同図に示すように、ビット線１−１、１−２、１−３がＸ方向に延在し、ビット線１より下層の選択ゲート線２−１〜２−ｊがＹ方向に延在する。各ビット線１と各選択ゲート線２とが交差する領域に、垂直方向に延在する活性領域３が形成される。活性領域３は、選択トランジスタＳＥＬおよび記憶トランジスタＭＥＭのチャンネル領域を提供する。
【００１８】
図４Ａ、図４Ｂは、図３のＡ−Ａ線断面図、図５は、図３のＢ−Ｂ線断面図、図６は、図３のＣ−Ｃ線断面図、図７は、図３のＤ−Ｄ線断面図である。図４Ａに示すように、シリコン基板９上に共通ソース５が形成される。共通ソース５は、メモリセルアレイが形成される領域の全体に形成され、メモリセルアレイの全てのメモリセルに共通である。共通ソース５は、例えば、シリコン基板９内に不純物をイオン注入した不純物の拡散領域であってもよいし、あるいはシリコン基板９の表面上に形成された導電層（例えば、不純物がドーピングされた導電性のポリシリコン層）であってもよい。
【００１９】
図４Ｂは、他の構成例を示している。シリコン基板９上に絶縁層２０が形成され、絶縁層２０上に共通ソース５が形成される。図４Ｂに示す構成では、絶縁層２０よりも下方のシリコン基板９上に、ＣＭＯＳトランジスタ、キャパシタ、抵抗、ダイオードなどの回路を形成することができる。本発明は、図４Ａまたは図４Ｂの構成のいずれも適用することが可能であるが、以後の説明では、図４Ａに示す構成を用いる。
【００２０】
共通ソース５上には、絶縁層６、コントロールゲート４、絶縁層７、選択ゲート線２、絶縁層８、ビット線１が積層される。ビット線１と選択ゲート線２とが交差する部分に活性領域３が形成される。チャンネル領域を含む活性領域３は、図４Ａ、図６に示すように、シリコン基板９に対して垂直方向に形成される。活性領域３の一方の端部は、共通ソース５に電気的に接続され、他方の端部は、ビット線１に電気的に接続される。共通ソース５の全面に絶縁層６が形成され、絶縁層６の全面にコントロールゲート４が形成される。コントロールゲート４は、メモリセルアレイの全てのメモリセルに共通であり、つまり、コントロールゲート４は、１つの面として全面に形成される。
【００２１】
コントロールゲート４の全面に絶縁層７が形成され、絶縁層７上にＹ方向に延在する複数の選択ゲート線２−１、２−２、・・・２−ｊが形成される。選択ゲート線２上に絶縁層８が形成され、絶縁層８上にＸ方向に延在する複数のビット線１−１、１−２が形成される。
【００２２】
こうして、図８に示すようなメモリセルアレイが構成される。１つのメモリセルＭＣは、１つの選択トランジスタＳＥＬと１つの記憶トランジスタＭＥＭとから構成される。記憶トランジスタＭＥＭは、コントロールゲート４と、フローティングゲート（電荷蓄積層）と、活性領域３とを含み、フローティングゲート内に電子を蓄積する。選択トランジスタＳＥＬは、選択ゲート線２と活性領域３とを含み、選択ゲート線２に或る正の電圧が印加されたときに導通し、記憶トランジスタＭＥＭがビット線１に電気的に接続するのを可能にする。なお、図８には示されていないが、メモリセルアレイには、ビット線１、選択ゲート線２、共通コントロールゲート４および共通ソース５を選択・駆動するためのデコーダが接続される。そして、読出し動作、プログラム動作、消去動作時に、ビット線１、選択ゲート線２、共通コントロールゲート４および共通ソース５の各ノードにデコーダを介して適切なバイアス電圧が印加される。
【００２３】
次に、本実施例に係るＮＯＲ型フラシュメモリのメモリセルアレイの製造方法について図９Ａないし図１０Ｉを参照して詳細に説明する。
【００２４】
図９Ａに示すように、ｐ型のシリコン基板９にヒ素（Ａｓ）またはリン（Ｐ）等のＮ型シリコン層を形成する為の元素をイオン注入し、シリコン基板９の表面にｎ＋の高不純物濃度の共通ソース５が形成される。共通ソース５は、メモリセルアレイを形成する領域全面に形成される。共通ソース５を含むシリコン基板９上には、例えば、シリコン酸化膜などの絶縁膜６が形成され、絶縁膜６上にはコントロールゲート４が形成される。コントロールゲート４は、例えば、導電性のポリシリコン層である。コントロールゲート４上に絶縁層７を形成した後、絶縁層７上に、選択ゲート線のための例えば導電性のポリシリコン層２が形成される。ポリシリコン層２上には絶縁層８が形成される。
【００２５】
次に、図９Ｂに示すように、基板９に対して垂直方向に延在する活性領域３が形成される。活性領域３の詳細な製造方法については後述する。
【００２６】
次に、フォトリソ工程により絶縁層８およびポリシリコン層２を同時にエッチングし、図９Ｃに示すように、Ｙ方向のエッチングされた領域１０によって離間されたＹ方向に延在する複数の選択ゲート線２を形成する。
【００２７】
次に、エッチングされた領域１０を含む全面に絶縁膜２０をデポジットし、図９Ｄに示すように、エッチングされた領域１０の窪地のみ絶縁膜２０が残るようにする。ある実施態様では、低抵抗の選択ゲート線２を形成するために、エッチングされた領域１０を介して選択ゲート線２のサリサイドを形成することが可能である。
【００２８】
次に、活性領域３の端部を露出させるためのコンタクトホールが絶縁膜２０に形成され、その後、全面に金属材料がデポジットされ、金属材料をパターンニングすることで、図９Ｅに示すように、活性領域３または柱状構造のポリシリコンの端部に接続されるビット線１が形成される。
【００２９】
次に、図９Ｅの破線で囲む領域１１を形成するための製造工程について図１０を参照して説明する。絶縁層８の形成後、図１０Ａに示すように、絶縁層８から共通ソース５に至る開口１２が形成される。例えば、絶縁層８上に、エッチング用マスク層を形成し、フォトリソ工程によりエッチング用マスク層に円形状の開口を形成し、エッチング用マスク層を介して異方性エッチングを行い、絶縁層８から共通ソース５に至る開口を形成する。
【００３０】
次に、図１０Ｂに示すように、開口１２を含む絶縁層８上に、絶縁層１３、１４、１５が積層される。例えば、酸化膜１４、窒化膜１５、酸化膜１６が積層される。中央の絶縁層１４は、電荷を蓄積する層として機能する。
【００３１】
次に、図１０Ｃに示すように、開口１２を含む絶縁層１５上に、ＣＶＤ等により一定の膜厚でポリシリコン層１６がデポジットされる。次に、図１０Ｄに示すように、開口１２の底部のポリシリコン層１６および絶縁層１３、１４、１５がエッチングにより除去され、共通ソース５の表面が露出される。ポリシリコン層１６は、電荷蓄積層を構成する絶縁層１４を含む絶縁膜１３、１４、１５をエッチングから保護する。
【００３２】
次に、開口１２を含むポリシリコン層１６上に、ＣＶＤ等により２番目のポリシリコン層１８をデポジットし、開口１２をポリシリコン層１８で充填する。ポリシリコン層１８は、例えば、ボロン等がドープされたｐ型を有する。もしくはボロン等の不純物を含まないポリシリコン層とする。ポリシリコン層１８は、開口１２の底部で露出された共通ソース５に電気的に接続される。
【００３３】
次に、図１０Ｆに示すように、絶縁層１５が露出するまで、ポリシリコン層１６、１８をＣＭＰによる平坦化処理またはエッチバック処理をし、その結果、開口１２の内部にのみポリシリコン層１６、１８が残される。
【００３４】
次に、図１０Ｇに示すように、積層された絶縁層１３、１４、１５、選択ゲート層がエッチングされ、パターンニングされた選択ゲート線２が形成される。隣接する選択ゲート線２は、エッチングにより形成された間隔１９により離間される。
【００３５】
次に、図１０Ｈに示すように、全面に絶縁層２０がデポジットされる。共通ソース５は、リンやヒ素のようなｎ型の不純物により高濃度にドープされており、ｎ型の不純物がチャンネル領域の底部に拡散し（例えば、熱拡散）、そこにｎ型のシリコン領域が形成される。他方、チャンネル領域の表面側にｎ型の不純物がイオン注入され、そこにｎ型のシリコン領域が形成される。
【００３６】
次に、図１０Ｉに示すように、活性領域３上の絶縁層２０がエッチングされ、そしてビット線１が形成される。ビット線１は、絶縁層２０の開口を介して活性領域３、つまりチャンネル領域１６、１８に電気的に接続される。
【００３７】
次に、本実施例に係るＮＯＲ型フラッシュメモリの動作について説明する。図１１に示すメモリセルアレイにおいて、メモリセルＭＣ＿１が選択され、それ以外のメモリセルが非選択であるとする。図１２に、読出し動作時、プログラム動作時、消去時のバイアス条件を示すテーブルを示す。なお、ここには図示しないが、フラッシュメモリは、読出し動作、プログラム動作、消去動作を制御するためのステートマシンまたはマイクロコントローラを含み、これらのコントローラは、外部から供給されるアドレスやコマンドに基づき各部の動作を制御する。
【００３８】
読出し動作時、ビット線ＢＬ１には、読出し電圧ｒｅａｄ１のバイアスが印加される。ｒｅａｄ１は、例えば、約１〜２Ｖである。選択ゲート線ＳＧ１には、読出し電圧ｒｅａｄ２のバイアスが印加される。ｒｅａｄ２は、選択トランジスタＳＥＬの閾値よりも高い電圧であり、例えば、１〜３Ｖである。コントロールゲートＣＧには、読出し電圧ｒｅａｄ３のバイアスが印加される。ｒｅａｄ３は、例えば、０〜３Ｖである。それ以外のノードは、ＧＮＤである。
【００３９】
メモリセルＭＣ＿１の記憶トランジスタＭＥＭの閾値Ｖｔが読出し電圧ｒｅａｄ３のバイアスよりも高いとき、記憶トランジスタＭＥＭは非導通状態になり、ビット線ＢＬ１からソースＳＬに電流は流れず、データ「０」が認識される。メモリセルＭＣ＿１の記憶トランジスタＭＥＭの閾値Ｖｔが読出し電圧ｒｅａｄ３のバイアスよりも低いとき、記憶トランジスタＭＥＭは導通状態になり、ビット線ＢＬ１からソースＳＬに電流が流れ、データ「１」が認識される。
【００４０】
データ「０」および「１」の許容できる閾値Ｖｔの範囲は、読出し電圧ｒｅａｄ３よりも高いかまたは低いということになる。これに対し、選択トランジスタを持たない従来の１トランジスタのメモリセルの場合、データ「１」の閾値Ｖｔは、コントロールゲートＣＧの電圧よりも低くなければならず、かつ、０Ｖよりも高くなければならない。もし、データ「１」の閾値Ｖｔが０Ｖよりも低いと、同じビット線に接続された他のメモリセルの誤った読出しを生じさせてしまう。
【００４１】
次に、プログラム動作について説明する。ビット線ＢＬ１には、プログラム電圧ｐｒｏｇ１のバイアスが印加される。ｐｒｏｇ１は、０Ｖないし１Ｖ以下の電圧である。ビット線ＢＬ２には、プログラム電圧ｐｒｏｇ２のバイアスが印加される。ｐｒｏｇ２は、ｐｒｏｇ１よりも大きく、ビット線ＢＬ２からソースＳＬへの電流を遮断する。ソースＳＬには、プログラム電圧ｐｒｏｇ４が印加される。ｐｒｏｇ４は、４〜６Ｖである。メモリセルＭＣ＿１のコントロールゲートＣＧにはプログラム電圧ｐｒｏｇ３が印加される。ｐｒｏｇ３は、５〜１０Ｖである。選択ゲートＳＧ１には選択ゲートの閾値より高い電圧ｐｒｏｇ５を与え、選択ゲートＳＧ２には０Ｖないし、選択ゲートの閾値より低い電圧を与える。
【００４２】
コントロールゲートＣＧおよび選択ゲート線ＳＧ１の間のシリコン表面の横方向の電界は十分に高くなり、コントロールゲートＣＧの直下の電荷蓄積層１４にホットエレクトロンが注入され絶縁膜１４に電子が蓄積され、これにより、メモリセルＭＣ＿１の記憶トランジスタＭＥＭの閾値Ｖｔが高くなる。このプログラム方法は、コントロールゲートＣＧと選択ゲート線ＳＧとの間のチャンネル領域でホットエレクトロンが発生するため、“ソースサイドホットエレクトロン注入”と呼ばれる。ソースサイドホットエレックトロン注入は、ビット線からソース線へのより小さな消費電流を有する。従って、１０バイト以上の多数のメモリセルを一度にプログラムすることが可能であり、高速プログラムを実行することができる。選択ゲート線ＳＧ２に印加されるバイアスは選択ゲートの閾値以下であるため、選択ゲート線ＳＧ２に接続された選択トランジスタＳＥＬはオフ状態であり、ホットエレクトロン注入は生じない。それ故、メモリセルＭＣ＿１以外の他のメモリセルは、記憶トランジスタＭＥＭで閾値Ｖｔのシフトは生じない。
【００４３】
次に、消去動作について説明する。消去を行う方法は２つある。消去方法１では、ビット線ＢＬ１、ＢＬ２、選択ゲート線ＳＧ１、ＳＧ２がフローティングにされ、これはほぼ０Ｖである。というのは、これらのノードは、０Ｖの電位のＰＮ接合の一方の側に接続されているためである。コントロールゲートＣＧには、消去電圧ｅｒａ１が印加され、ｅｒａ１は、−３〜−５Ｖである。ソースＳＬには、消去電圧ｅｒａ２が印加され、ｅｒａ２は、４〜７Ｖである。コントロールゲートＣＧへの負のバイアスでソースＳＬのバイアスを大きくすることにより、コントロールゲートＣＧの直下のソースＳＬから記憶トランジスタＭＥＭの電荷蓄積層１４へのホール（正孔）の注入、または電荷蓄積層１４からソースＳＬへの電子の放出が発生し、読出し電圧ｒｅａｄ３よりも低い、全メモリセルの記憶トランジスタＭＥＭの閾値Ｖｔの減少になる。
【００４４】
消去方法２では、ビット線ＢＬ１、ＢＬ２、選択ゲートＳＧ１、ＳＧ２のバイアスは、消去方法１と同じである。コントロールゲートＣＧには、消去電圧ｅｒａ３が印加される。ｅｒａ３は、おおよそ〜０Ｖである。ソースＳＬには、消去電圧ｅｒａ４が印加される。ｅｒａ４は、７〜１０Ｖである。消去方法１の場合と同様に、ソース５に高いバイアスを印加することで、アレイ内のメモリセルの記憶トランジスタＭＥＭの閾値Ｖｔの減少は、読出し電圧ｒｅａｄ３より小さくなる。
【００４５】
選択されたメモリセルアレイ内部の全てのメモリセルを消去するため上記消去動作を行うことで、全てのメモリセルの記憶トランジスタＭＥＭがデータ「１」の状態になる。データ「１」のメモリセルの最小限の閾値Ｖｔに対する制限はないので、消去の歩留まりは、単一のトランジスタのメモリセルよりも高くなる。
【００４６】
本実施例によれば、垂直方向にチャンネルを有するトランジスタを用いることでメモリセルサイズを縮小させることが可能になる。また、本実施例のメモリセルは、共通ソースがチャンネル領域の底部において直接にチャンネル領域に接続されるため、ソース線コンタクトのための領域を必要としない。さらに本実施例のメモリセルは、ビット線がチャンネル領域の頂部において直接にチャンネル領域に接続されるため、ビット線コンタクトのための領域を必要としない。また、メモリセルアレイの下方に回路を形成することにより、当該回路のための領域を削減することができ、このことは、チップサイズの縮小にも貢献し得る。
【００４７】
メモリセルが単一のメモリトランジスタのみから構成される場合、過剰消去（オーバーイレース）の問題が歩留まりを低下させる。あるビットは、消去動作の後に負のしきい値Ｖｔであるかもしれず、このことは、同じビット線に接続された他のメモリセルの読出しエラーを生じさせる。これに対し、本実施例のメモリセルは、記憶トランジスタのみならず選択トランジスタを備えている。それ故、過剰消去の問題は生じない。つまり、読出し動作中に、非選択メモリセルの選択ゲート線は、同一のビット線に接続された他のメモリセルの読出し中のセルの電流を遮断する。
【００４８】
本実施例では、プログラム動作時にソースサイドホットエレクトロン注入を用いることで、エレクトロン注入効率を高くすることができる。それ故、多数のメモリセルを一度にプログラムすることが可能になり、高速プログラムが可能になる。
【００４９】
次に、本発明の実施例の変形例について説明する。上記実施例では、コントロールゲートを先に形成し、その後に選択ゲート線を形成したが、これは一例であり、この位置関係は反対であってもよい。この場合、図１３に示すように、絶縁層６上に選択ゲート層を形成し、選択ゲート層をパターニングすることでＹ方向に延在する複数の選択ゲート線２を形成する。その後、絶縁層７、コントロールゲート４、絶縁層８を順次形成し、以後、図１０Ａないし図１０Ｉに示す工程が実施される。
【００５０】
また、上記実施例では、コントロールゲート４が全てのメモリセルに共通になるようにメモリセルアレイの全面に形成されたが、これは一例であり、コントロールゲートを複数に分割するようにしてもよい。この場合、図１４に示すように、コントロールゲートのための層を形成した後、当該層をパターンニングすることで複数のコントロールゲート４が形成される。複数のコントロールゲートの中から、選択メモリセルに関連するコントロールゲートが選択され、選択されたコントロールゲートには、動作時のバイアス条件に応じた電圧が印加される。
【００５１】
次に、本実施例のメモリセルアレイとデコーダとの関係について説明する。図１５（Ａ）に示すように、メモリセルアレイを構成するためのｐウエル領域１００またはｐ型のシリコン基板１００が形成される。行選択・駆動回路１１０は、行アドレスに従い選択ゲート線ＳＧを選択し、選択された選択ゲート線ＳＧに動作時のバイアス条件に応じた電圧を印加する。コントロールゲートＣＧがメモリアレイの全てのメモリセルに共通に形成されている場合には、行選択・駆動回路１１０は、コントロールゲート４を選択することなく、動作時のバイアス条件に応じた電圧をコントロールゲート４に印加する。コントロールゲート４が複数に分割されている場合には、行選択・駆動回路１１０は、行アドレスに従いコントロールゲート４を選択し、選択したコントロールゲート４に動作時のバイアス条件に応じた電圧を印加する。
【００５２】
また、列選択・駆動回路１２０は、列アドレスに従いビット線ＢＬを選択し、選択したビット線に動作時のバイアス条件に応じた電圧を印加する。ｐウエル領域１００またはｐ型のシリコン基板１００上のｎ＋のソース５がメモリアレイの全てのメモリセルに共通に形成されている場合には、列選択・駆動回路１２０は、ソース５に動作時のバイアス条件に応じた電圧を印加する。また、図１５（Ｂ）に示すように、ソース５が複数に分割されている場合（図の例では、４つのソース５−１、５−２、５−３、５−４に分割されている）、列選択・駆動回路１２０は、列アドレスに従いソース５を選択し、選択したソースに動作時のバイアス条件に応じた電圧を印加する。
【００５３】
図１６Ａに本発明の他の変形例を示す。同図に示すように、例えば、ｎ型のシリコン基板上に、複数のｐウエル領域１００−１、１００−２、１００−３、１００−４を形成し、各ｐウエル領域上に独立した３次元構造のメモリセルアレイを形成するようにしてもよい。
【００５４】
また、図１６Ｂに別の本発明の変形例を示す。同図に示すように、例えばp型シリコン基板上に複数のｎウェル１０１−１、１０１−２、１０１−３、１０１−４で囲まれたｐウェル１００−１、１００−２、１００−３、１００−４を形成し、各ｐウエル領域上に独立した３次元構造のメモリセルアレイを形成するようにしてもよい。図１６Ａないし１６Ｂの例では、行選択・駆動回路１１０−１は、ｐウエル１００−１、１００−３のメモリセルアレイに共通であり、行選択・駆動回路１１０−２は、ｐウエル１００−２、１００−４のメモリセルアレイに共通であり、列選択・駆動回路１２０−１は、ｐウエル１００−１、１００−２のメモリセルアレイに共通であり、列選択・駆動回路１２０−２は、ｐウエル領域１００−３、１００−４のメモリセルアレイに共通である。但し、これに限らず、各ｐウエルのメモリセルアレイ毎に行選択・駆動回路および列選択・駆動回路をそれぞれ形成してもよい。この場合には、ビット線、選択ゲート線、コントロールゲート、ソースは、各ｐウエルのメモリセルアレイ毎に独立である。
【００５５】
図１７に本発明の他の変形例を示す。当該変形例は、シリコン基板２００上に３次元構造のメモリセルアレイ２３０を搭載するものである。シリコン基板２００には、デコーダ、昇圧回路、センス回路等の周辺回路２０２が形成される。シリコン基板２００上に絶縁層２１０が形成され、絶縁層２１０上に導電層２２０が形成され、導電層２２０上にメモリセルアレイ２３０が形成される。導電層２２０は、メモリセルアレイ２３０の共通のソースを提供する。導電層２２０は、例えば、ｎ型のポリシリコン層、あるいは金属層とｎ型のポリシリコン層との積層から構成される。３次元構造のメモリセルアレイ２３０は、図４ないし図１０で説明した製造工程を用いて導電層２２０上に形成される。このようにシリコン基板２００に周辺回路を形成し、その上にメモリセルアレイを積層することで、メモリチップの２次元的な面積を小さくすることができる。
【００５６】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５７】
１：ビット線
２：選択ゲート線
３：活性領域
４：共通コントロールゲート
５：共通ソース
６、７、８：絶縁層
９：シリコン基板
１０：隣接する選択ゲート線の間の空間
１２：開口
１３：最初の絶縁層
１４：２番目の絶縁層
１５：３番目の絶縁層
１６：最初のポリシリコン層
１７：エッチングされた領域
１８：２番目のポリシリコン層
１９：選択ゲート線の間隔
２０：絶縁層
１００：ｐウエル領域またはｐ型のシリコン基板
１０１：ｎウエル領域
１１０：行選択・駆動回路
１２０：列選択・駆動回路
２００：シリコン基板
２０２：周辺回路
２１０：絶縁層
２２０：導電層
２３０：メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１０Ｉ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【手続補正書】
【提出日】令和1年8月6日(2019.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板表面または基板上に形成された導電領域と、
前記基板の表面から垂直方向に延在し、かつ活性領域を含む複数の柱状部と、
各柱状部の側部を取り囲むように形成された記憶トランジスタおよび選択トランジスタとを有し、
前記記憶トランジスタのゲートにはコントロールゲートが接続され、前記選択トランジスタのゲートには選択ゲートが接続され、
前記柱状部の一方の端部がビット線に電気的に接続され、前記柱状部の他方の端部が前記導電領域に電気的に接続され、
１つのメモリセルは、１つの記憶トランジスタと１つの選択トランジスタとを含む、ＮＯＲ型のフラッシュメモリ。
【請求項２】
前記コントロールゲートと前記柱状部の間に複数の絶縁層が形成され、複数の絶縁層の中央の絶縁層が電荷蓄積層として機能する、請求項１に記載のフラッシュメモリ。
【請求項３】
前記柱状部はシリコンまたはポリシリコンから構成され、前記柱状部とコントロールゲートの間が複数の絶縁層で囲まれ、中央部の絶縁層がシリコンナイトライド膜から構成され、当該シリコンナイトライド膜に書き込みまたは消去動作で異なる電荷量を蓄積する、請求項１または２に記載のフラッシュメモリ。
【請求項４】
前記柱状部はシリコンまたはポリシリコンから構成され、前記柱状部とコントロールゲートの間及び前記柱状部と選択ゲートの間が複数の絶縁層で囲まれ、中央部の絶縁層がシリコンナイトライド膜から構成され、当該シリコンナイトライド膜に書き込みまたは消去動作で異なる電荷量を蓄積する、請求項１ないし３いずれか１つに記載のフラッシュメモリ。
【請求項５】
複数のメモリセルを含むメモリセルアレイが３次元構造を有する、請求項１ないし４いずれか１つに記載のフラッシュメモリ。
【請求項６】
前記選択ゲートは、前記コントロールゲートよりも上方に位置する、請求項１ないし５いずれか１つに記載のフラッシュメモリ。
【請求項７】
前記基板は、周辺回路が形成されたシリコン基板を含み、
前記導電領域は、絶縁領域を介して前記シリコン基板上に形成される、請求項１ないし６いずれか１つに記載のフラッシュメモリ。
【請求項８】
前記コントロールゲートは、メモリセルアレイの全てのメモリセルに対して共通である、請求項１ないし７いずれか１つに記載のフラッシュメモリ。
【請求項９】
前記導電領域は、メモリセルアレイの全てのメモリセルに対して共通である、請求項１ないし８いずれか１つに記載のフラッシュメモリ。
【請求項１０】
前記導電領域は、複数の導電領域を含む、請求項１ないし７いずれか１つに記載のフラッシュメモリ。
【請求項１１】
前記コントロールゲートは、複数のコントロールゲートを含む、請求項１ないし７いずれか１つに記載のフラッシュメモリ。
【請求項１２】
フラッシュメモリはさらに、プログラム動作時に、選択メモリセルのコントロールゲートに第１のプログラム電圧を印加し、前記導電領域に第２のプログラム電圧を印加し、前記選択ゲートを介して前記選択トランジスタを導通状態にする制御手段を含む、請求項１ないし１１いずれか１つに記載のフラッシュメモリ。
【請求項１３】
前記制御手段はさらに、消去動作時に、選択メモリセルのコントロールゲートに第１の消去電圧を印加し、前記導電領域に第２の消去電圧を印加し、前記選択ゲートおよびビット線をフローティング状態にする、請求項１２に記載のフラッシュメモリ。
【請求項１４】
前記導電領域が複数の導電領域を含むとき、前記制御手段は、アドレス情報に基づき導電領域を選択する、請求項１０に記載のフラッシュメモリ。
【請求項１５】
前記コントロールゲートが複数のコントロールゲートを含むとき、前記制御手段は、アドレス情報に基づきコントロールゲートを選択する、請求項１１に記載のフラッシュメモリ。
【請求項１６】
ＮＯＲ型のフラッシュメモリの製造方法であって、
基板表面または基板上に導電領域を形成し、
前記導電領域上に第１の絶縁層を介して第１の導電層を形成し、
第１の導電層上に第２の絶縁層を介して第２の導電層を形成し、
第２の導電層上に第３の絶縁層を形成し、
第３の絶縁層から前記導電領域に至る開口を複数形成し、
電荷蓄積用の絶縁層と柱状構造の活性領域とを各開口内に形成し、
第２の導電層をエッチングして隣接する柱状構造間で第２の導電層を分離させる工程を含み、
前記活性領域の一方の端部が前記開口のコンタクトホールを介して前記導電領域に電気的に接続され、前記活性領域の他方の端部がビット線に電気的に接続され、
第１の導電層および第２の導電層の一方は、記憶トランジスタのゲートであり、他方は、選択トランジスタのゲートであり、１つのメモリセルは、１つの記憶トランジスタと１つの選択トランジスタとを含む、製造方法。
【請求項１７】
製造方法はさらに、前記開口の底部の電荷蓄積用の絶縁層をエッチングすることにより前記導電領域を露出させるコンタクトホールを形成する、請求項１６に記載の製造方法。
【請求項１８】
前記電荷蓄積用の絶縁層をエッチングするとき、前記電荷蓄積用の絶縁層上には保護膜が形成されている、請求項１７に記載の製造方法。
【請求項１９】
製造方法はさらに、前記基板に周辺回路を形成し、
前記基板上に絶縁層を形成し、
前記絶縁層上に前記導電領域を形成する工程を含む、請求項１６ないし１８いずれか１つに記載の製造方法。