(57)【要約】      （修正有）【課題】電源に大きな出力容量を付加することなくスイッチング速度の高速化を可能とする高周波スイッチ装置を提供する。【解決手段】外部から入力された制御信号ＶＣを基にデコーダ回路３により生成された第一制御信号vc1a、vc2aは、タイミング調整回路４−１、４−２において出力タイミングが調整されて第二制御信号vc1b、vc2bとしてレベルシフトバッファ回路５−１、５−２によりレベルシフトされて高周波パススイッチ回路８−１、８−２へ入力されることで、高周波パススイッチ回路８−１、８−２が共にオフとなる状態を経由して経路切り替えがなされ、遅延の無い迅速な経路切り替えが可能となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体スイッチ素子が直列接続されてなる高周波パススイッチ回路を有し、一つの高周波入出力共通端子と、所要数設けられた高周波入出力個別端子との間に、前記高周波パススイッチ回路がそれぞれ設けられ、前記高周波パススイッチ回路の動作を制御する制御信号を生成、出力する制御回路を有し、前記制御回路は正負両電源を用いて前記制御信号を生成、出力して前記高周波パススイッチ回路の動作制御を可能に構成されてなる高周波スイッチ装置において、
前記制御回路は、前記高周波パススイッチ回路の経路切り替えの際に、全ての前記高周波パススイッチ回路がオフとなる状態を経由して所望の動作状態に遷移せしめ得るよう前記制御信号の出力タイミングが設定可能に構成されてなることを特徴とする高周波スイッチ装置。
【請求項２】
半導体スイッチ素子を用いてなり、前記高周波パススイッチ回路が非導通状態にある場合に、当該高周波パススイッチ回路の入力段をグランドに接続する高周波シャントスイッチ回路を設けると共に、
前記制御回路は、前記高周波パススイッチ回路と前記高周波シャントスイッチ回路の動作切替の際に、前記高周波パススイッチ回路及び前記高周波シャントスイッチ回路が共にオフとなる状態を経由して所望の動作状態に遷移せしめ得るよう前記制御信号の出力タイミングが設定可能に構成されてなることを特徴とする請求項１記載の高周波スイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波スイッチに係り、特に、スイッチ素子が多段直列接続された構成におけるスイッチ動作の高速化を図ったものに関する。
【背景技術】
【０００２】
近年、ＳＰＤＴ(Single Pole Double Throw：単極双投)スイッチ等を構成する高周波スイッチでは、微細プロセス技術を用いた製造が行われるため、ゲート長が短くなり、ＦＥＴ（電界効果型トランジスタ）１つのみではハイパワーの信号を十分に制御することが難しくなってきている。
【０００３】
それ故、ＦＥＴ等の半導体スイッチ素子を多段直列接続した構成が採られることがある（例えば、特許文献１等）。
このような半導体スイッチ素子が多段直列接続された高周波スイッチを有する高周波スイッチ装置の従来回路例について、図１３乃至図１６を参照しつつ説明する。
この高周波スイッチ装置は、ＳＰＤＴスイッチの場合の構成例であり、高周波回路部１００Ａと制御回路部２００Ａとに大別されて構成されている（図１３参照）。
【０００４】
高周波回路部１００Ａは、高周波入出力共通端子ＰＣと高周波入出力個別端子Ｐ１，Ｐ２と、高周波入出力共通端子ＰＣと高周波入出力個別端子Ｐ１との間に接続された高周波パススイッチ回路８Ａ−１と、高周波入出力共通端子ＰＣと高周波入出力個別端子Ｐ２との間に接続された高周波パススイッチ回路８Ａ−２を有して構成されている。
高周波パススイッチ回路８Ａ−１，８Ａ−２は、複数のＦＥＴが直列接続されて構成されている。
【０００５】
制御回路部２００Ａは、正電圧電源回路（図１３においては「＋ＰＯＷＥＲ」と表記）１Ａと、負電圧電源回路（図１３においては「−ＰＯＷＥＲ」と表記）２Ａと、デコーダ（図１３においては「ＤＥＣ」と表記）３Ａと、レベルシフトバッファ回路５Ａ−１，５Ａ−２と、出力コンデンサ６Ａと、デカップリングコンデンサ７Ａ−１，７Ａ−２を有して構成されている。
正電圧電源回路１Ａは、高周波スイッチを導通状態にするための正の電圧ＶＯＮ及びデコーダ３Ａ、レベルシフトバッファ回路５Ａ−１，５Ａ−２の電源電圧ＶＨを出力する。電圧ＶＯＮとＶＨは、同じ電圧でも良い。
負電圧電源回路２Ａは、高周波スイッチを遮断状態にするための負の電圧ＶＯＦＦを出力する。
【０００６】
かかる従来回路において、例えば、図１４に示されたように、高周波入出力共通端子ＰＣと高周波入出力個別端子Ｐ１間の経路が導通し、高周波入出力共通端子ＰＣと高周波入出力個別端子Ｐ２間の経路が遮断した状態（状態Ｉ）から、高周波入出力共通端子ＰＣと高周波入出力個別端子Ｐ１間の経路が遮断し、高周波入出力共通端子ＰＣと高周波入出力個別端子Ｐ２間の経路が導通した状態（状態ＩＩＩ）へ切り替わる際の回路動作を例に挙げて、以下説明する。
【０００７】
まず、初期状態（状態Ｉ）においては、レベルシフトバッファ回路５Ａ−１の入力信号vc1cは、ＰＣ−Ｐ１経路の高周波パススイッチ回路８Ａ−１を導通状態とするため論理値Ｈｉｇｈに相当する電圧レベルとなっている（図１５（Ａ）及び図１５（Ｂ）参照）。
また、レベルシフトバッファ回路５Ａ−２の入力信号vc2cは、ＰＣ−Ｐ２経路の高周波パススイッチ回路８Ａ−２を遮断状態とするため論理値Ｌｏｗに相当する電圧レベルとなっている（図１５（Ａ）及び図１５（Ｃ）参照）。
【０００８】
かかる状態にあって、高周波パススイッチ回路８Ａ−１，８Ａ−２の経路切り替えのために、デコーダ３Ａに外部から入力される制御信号ＶＣの論理が切り替わると、レベルシフトバッファ回路５Ａ−１，５Ａ−２の入力信号vc1c及びvc2cは、図１５（Ｂ）及び図１５（Ｃ）に示されたように、ほぼ同時にデコード回路３Ａから出力されて論理が反転する（状態ＩＩＩ）。
【０００９】
レベルシフトバッファ回路５Ａ−１の入力信号vc1cの論理が変化したことにより、レベルシフトバッファ回路５Ａ−１においては、出力信号の電圧が負電圧電源２Ａの負電圧に切り替えられ、高周波パススイッチ回路８Ａ−１のゲート容量がハイレベル（ＶＯＮ）からローレベル（ＶＯＦＦ）に充電される。
この際の充電経路は、図１６に点線で示されたように、負電圧電源回路回路２Ａの出力コンデンサ６Ａからレベルシフトバッファ回路５Ａ−１を通る経路iss0となる。
【００１０】
一方、レベルシフトバッファ回路５Ａ−２においては、入力信号vc2cの論理変化により、レベルシフトバッファ回路５Ａ−２において、出力信号の電圧が正電圧電源回路１Ａの正電圧に切り替えられ、高周波パススイッチ回路８Ａ−２のゲート容量がローレベル（ＶＯＦＦ）からハイレベル（ＶＯＮ）に充電される。
この際の充電経路は、図１６に点線で示されたように、正電源電圧１Ａからレベルシフトバッファ回路５Ａ−２を通る経路idd0となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１２−９９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述の従来回路において、高周波パススイッチ回路８Ａ−１，８Ａ−２は、多数のスイッチＦＥＴが直列接続されて構成されているが、オン抵抗を小さくするために、そのゲート幅は数ｍｍ程度に設定されており、そのためゲート容量は数１０〜１００ｐＦ程度と非常に大きなものとなっている。
【００１３】
正電圧電源回路１Ａは、入出力電圧差が小さいＬＤＯ(Low Dorp Out)と称される回路構成などを用いて実現されて比較的電流駆動能力も高いため、高周波パススイッチ回路８Ａ−１，８Ａ−２のような大規模なゲート容量を充電する場合であっても負電圧を充電する場合ほどの遅延は発生しない。
【００１４】
このような大きなゲート容量を瞬時に充電するには、負電圧電源回路２Ａの出力コンデンサ６Ａは、ゲート容量以上に大きな容量が必要になる。
しかしながら、半導体チップの制約上、必要とされるだけの大きな容量値を確保することは現実的には困難なため、実際には、半導体チップの制約の範囲で実現可能な値を選択せざる得ない。
【００１５】
そのため、従来回路においては、高周波パススイッチ回路８Ａ−１，８Ａ−２の経路切り替えの際に、負電圧電源回路２Ａの出力容量が不足することによる信号伝搬の遅延が発生し、高速、かつ、円滑な経路切り替えが確保できないという問題がある。
【００１６】
本発明は、上記実状に鑑みてなされたもので、半導体スイッチ素子が多段直列接続された構成において、電源に大きな出力容量を付加することなく、スイッチング速度の高速化を可能とする高周波スイッチ装置を提供するものである。
【課題を解決するための手段】
【００１７】
上記本発明の目的を達成するため、本発明に係る高周波スイッチ装置は、
複数の半導体スイッチ素子が直列接続されてなる高周波パススイッチ回路を有し、一つの高周波入出力共通端子と、所要数設けられた高周波入出力個別端子との間に、前記高周波パススイッチ回路がそれぞれ設けられ、前記高周波パススイッチ回路の動作を制御する制御信号を生成、出力する制御回路を有し、前記制御回路は正負両電源を用いて前記制御信号を生成、出力して前記高周波パススイッチ回路の動作制御を可能に構成されてなる高周波スイッチ装置において、
前記制御回路は、前記高周波パススイッチ回路の経路切り替えの際に、全ての前記高周波パススイッチ回路がオフとなる状態を経由して所望の動作状態に遷移せしめ得るよう前記制御信号の出力タイミングが設定可能に構成されてなるものである。
【発明の効果】
【００１８】
本発明によれば、複数の半導体スイッチ素子を用いてなる高周波パススイッチ回路の経路切り替えの際に、全ての半導体スイッチ素子がオフの状態を経由して所望する動作状態へ遷移するように構成することで、オフ状態の際に半導体スイッチ素子のゲート容量に加えてデカップッリング容量を負電圧電源の出力容量とすることができるので、オフ充電時における負電圧の劣化を抑制すると共に、従来と異なり半導体スイッチ素子のオフ動作が確実に高速化され、信頼性の高い高周波スイッチ装置を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態における高周波スイッチ装置の第１の回路構成例を示す回路図である。
【図２】高周波パススイッチ回路の回路構成例を示す回路図である。
【図３】タイミング調整回路の回路構成例を示す回路図である。
【図４】タイミング調整回路の動作を説明するタイミングチャートであって、図４（Ａ）は入力信号の変化を示すタイミングチャート、図４（Ｂ）は出力信号の変化を示すタイミングチャートである。
【図５】レベルシフトバッファ回路の動作を説明するタイミングチャートであって、図５（Ａ）は入力電圧の変化を示すタイミングチャート、図５（Ｂ）は出力電圧の変化を示すタイミングチャートである。
【図６】第１の回路構成例における制御信号電圧の変化を示すタイミングチャートであって、図６（Ａ）はデコーダ回路に入力される制御信号ＶＣの変化を示すタイミングチャート、図６（Ｂ）はタイミング調整回路から出力される制御信号vc1bの変化を示すタイミングチャート、図６（Ｃ）はタイミング調整回路から出力される制御信号vc2bの変化を示すタイミングチャートである。
【図７】第１の回路構成例における高周波入出力共通端子と高周波入出力個別端子との導通状態の変化を説明する説明図である。
【図８】第１の回路構成例において回路の動作状態が状態Ｉから状態ＩＩとなる場合の充電経路を説明する回路図である。
【図９】第１の回路構成例において回路の動作状態が状態ＩＩＩの場合の充電経路を説明する回路図である。
【図１０】第１の回路構成例におけるゲート電圧のシュミレーション結果を従来回路のシミュレーション結果と共に示す特性線図である。
【図１１】本発明の実施の形態における高周波スイッチ装置の第２の回路構成例を示す回路図である。
【図１２】第２の回路構成例における高周波パススイッチ回路及び高周波シャントスイッチ回路の回路構成例を示す回路図である。
【図１３】従来の高周波スイッチ装置の回路構成例を示す回路図である。
【図１４】従来回路における入出力端子間の動作状態を説明する説明図である。
【図１５】従来回路における制御信号電圧の変化を示すタイミングチャートであって、図１５（Ａ）はデコーダ回路に入力される制御信号ＶＣの変化を示すタイミングチャート、図１５（Ｂ）はデコーダ回路から出力される制御信号vc1cの変化を示すタイミングチャート、図１５（Ｃ）はデコーダ回路から出力される制御信号vc2cの変化を示すタイミングチャートである。
【図１６】従来回路における充電経路を説明する回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図１乃至図１２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
図１における回路構成例は、ＳＰＤＴスイッチの場合の構成例であり、本発明の実施の形態における高周波スイッチ装置は、高周波回路部１００と制御回路部２００とに大別されて構成されたものとなっている。
【００２１】
高周波回路部１００は、１つの高周波入出力共通端子（図１においては「ＰＣ」と表記）３１と、２つの高周波入出力個別端子（図１においては、それそれ「Ｐ１」、「Ｐ２」と表記）３２−１，３２−２と、高周波入出力共通端子３１と第１の高周波入出力個別端子３２−１との間、高周波入出力共通端子３１と第２の高周波入出力個別端子３２−２との間に、それぞれ接続される高周波パススイッチ回路８−１，８−２を有して構成されている。
【００２２】
なお、この第１の回路構成例においては、先に述べたようにＳＰＤＴスイッチの場合の構成例を示しているため、高周波入出力個別端子３２−１，３２−２は２つであるが、この高周波スイッチ装置は、ＳＰＤＴスイッチへの適用に限定されるものではない。すなわち、高周波入出力個別端子がｎ個のＳＰｎＴスイッチに適用できるものである。
【００２３】
図２には、高周波パススイッチ回路８−１，８−２の回路構成例が示されており、以下、同図を参照しつつ高周波パススイッチ回路８−１，８−２について説明する。
高周波パススイッチ回路８−１，８−２は、半導体スイッチ素子として、ｋ個のＦＥＴ（電界効果型トランジスタ）２１−１〜２１−ｋが直列接続されて構成されたものとなっている。
【００２４】
高周波パススイッチ回路８−１は、高周波入出力共通端子３１と第１の高周波入出力個別端子３２−１の間に、高周波パススイッチ回路８−２は、高周波入出力共通端子３１と第２の高周波入出力個別端子３２−２の間に、それぞれＦＥＴ２１−１〜２１−ｋが直列接続されて設けられている。
【００２５】
このように複数のＦＥＴを直列接続するのは、次述するような理由によるものである。
すなわち、近年、無線通信機器などで使用される高周波スイッチＩＣの場合、その取り扱う高周波信号の電圧振幅は数１０Ｖのピーク電圧に達している。
一方で、スイッチＦＥＴは、微細プロセスを用いて製造されているため、その動作耐圧は２．５Ｖ程度であり、１つのスイッチＦＥＴだけで高周波スイッチＩＣに要求される耐電圧を満足することができない。そのため、複数直列接続することで所望の耐電圧を確保するためである。
【００２６】
また、各ＦＥＴ２１−１〜２１−ｋのゲートとレベルシフトバッファ回路５−１，５−２の出力段との間には、高周波帯でのハイインピーダンスを維持するために、それぞれゲート抵抗器（図２においては、「ＲＧ１１」、「ＲＧ１２」、「ＲＧ１３」・・・「ＲＧ１ｋ」と表記）２２−１〜２２−ｋが接続されている。
【００２７】
さらに、各ＦＥＴ２１−１〜２１−ｋには、ドレインとソースの間に、それぞれの電位を固定するためにドレイン・ソース間抵抗器（図２においては、それぞれ「ＲＤＳ１１」、「ＲＤＳ１２」、「ＲＤＳ１３」・・・「ＲＤＳ１ｋ」と表記）２３−１〜２３−ｋが接続されている。
【００２８】
制御回路部２００は、正電圧電源回路（図１においては「＋ＰＯＷＥＲ」と表記）１と、負電圧電源回路（図１においては「−ＰＯＷＥＲ」と表記）２と、デコーダ（図１においては「ＤＥＣ」と表記）３と、タイミング調整回路４−１，４−２と、レベルシフトバッファ回路５−１，５−２と、出力コンデンサ６と、デカップリングコンデンサ７−１，７−２を有して構成されている。
【００２９】
正電圧電源回路１は、外部から印加される電源入力電圧ＶＤＤを基に正の電圧（ＶＯＮ＞０）を生成、出力するものである。このような電源回路は、例えば、半導体基板上に入出力電圧差が小さいＬＤＯ(Low Dorp Out)と称されるレギュレータＩＣなどを設けて実現される。
かかる正電圧電源回路１の出力電圧は、レベルシフトバッファ回路５−１，５−２の正電圧入力端子に印加されるようになっている。なお、正電圧電源回路１はデコーダ回路３の正電源として用いても良い。
【００３０】
負電圧電源回路２は、外部から印加される電源入力電圧ＶＤＤを基に負の電圧（ＶＯＦＦ＜０）を生成、出力するものである。
かかる負電圧電源回路２は、良く知られているように、例えば、発振回路９とチャージポンプ回路１０を用いて実現される。
かかる負電圧電源回路１の出力電圧は、レベルシフトバッファ回路５−１，５−２の負電圧入力端子に印加されるようになっている。
【００３１】
デコーダ回路３は、外部から入力される制御信号ＶＣをデコードして、複数の第一制御信号を生成、出力する。
デコーダ回路３から出力された複数の第一制御信号は、それぞれタイミング調整回路４−１，４−２へ入力される。なお、この第１の回路構成例におけるデコーダ回路３は、２つの第一制御信号ｖｃ１ａ、ｖｃ２ａを生成、出力するものとなっている。
【００３２】
タイミング調整回路４−１，４−２は、上述の第一制御信号のハイレベル、ローレベルに応じて、詳細は後述するように所定のタイミングで第二制御信号を生成、出力するものである。
タイミング調整回路４−１，４−２から出力された第二制御信号は、それぞれレベルシフトバッファ回路５−１，５−２へ入力される。
【００３３】
図３には、タイミング調整回路４−１，４−２の具体回路構成例が、また、図４にはタイミング調整回路４−１，４−２の入出力信号の変化のタイミングを説明するタイミングチャートが、それぞれ示されており、以下、これらの図を参照しつつ、タイミング調整回路４−１，４−２の具体回路構成例について説明する。
【００３４】
まず、図３に例示されたタイミング調整回路４−１，４−２の回路構成について説明する。
タイミング調整回路４−１，４−２は、いずれも、ＦＥＴ４１と、２つのバッファ素子４２−１，４２−２と、一つの反転素子４３と、抵抗器４４と、コンデンサ４５とを有して構成されたものとなっている。
【００３５】
第１のバッファ素子４２−１の入力端子には、外部からの入力信号が印加されるようになっている一方、出力端子は抵抗器４４を介して第２のバッファ素子４２−２の入力端子に接続されると共に、反転素子４３の入力端子にも接続されている。
【００３６】
反転素子４３の出力端子はＦＥＴ４１のゲートに接続され、ＦＥＴ４１のドレインは第２のバッファ素子４２−２の入力端子に接続される一方、ＦＥＴ４１のソースはグランドに接続されている。
また、抵抗器４４と第２のバッファ素子４２−２の入力端子の接続点とグランドとの間には、コンデンサ４５が接続されている。
【００３７】
次に、かかる構成における入出力信号の変化のタイミングについて図４を参照しつつ説明する。
入力信号vin1が論理値Ｌｏｗに相当する電圧レベルＶLから論理値Ｈｉｇｈに相当する電圧レベルＶHに遷移する際、出力信号vout1は時間Ｔrdだけ遅延して第２のバッファ素子４２−２から出力される（図４（Ａ）及び図４（Ｂ）参照）。
【００３８】
一方、入力信号vin1が論理値Ｈｉｇｈに相当する電圧レベルＶHから論理値Ｌｏｗに相当する電圧レベルＶLに遷移する際には、出力信号vout1は時間Ｔfdだけ遅延して第２のバッファ素子４２−２から出力される（図４（Ａ）及び図４（Ｂ）参照）。
【００３９】
ここで、出力信号vout1が論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルに遷移する際の遅延時間Ｔrdと、論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルに遷移する際の遅延時間Ｔfdは、高周波パススイッチ回路８−１，８−２のゲート制御信号が全てオフ状態になる期間を作り出すように調整、設定されている。
すなわち、この第１の回路構成例にあっては、Ｔrd＞Ｔfdとなるように回路定数が設定される。
【００４０】
次に、レベルシフトバッファ回路５−１，５−２は、タイミング調整回路４−１，４−２から出力された第二制御信号vc1b，vc2bの電圧振幅を、高周波スイッチ（ＦＥＴ）のバイアス値へレベルシフトして、ゲート制御信号として高周波パススイッチ回路８−１，８−２へ出力する。
【００４１】
図５には、レベルシフトバッファ回路５−１，５−２のレベルシフト動作を説明するタイミングチャートが示されており、以下、同図を参照しつつレベルシフト動作について説明する。
レベルシフトバッファ回路５−１，５−２は、論理値Ｌｏｗに相当する電圧レベルＶLの信号が入力されると、負電源回路２で生成された負電圧ＶＯＦＦを出力する（図５（Ａ）及び図５（Ｂ）参照）一方、論理値Ｈｉｇｈに相当する電圧レベルＶHの信号が入力されると、正電圧電源回路１で生成された正電圧ＶＯＮを出力する（図５（Ａ）及び図５（Ｂ）参照）。
【００４２】
出力コンデンサ６は、負電圧電源回路２の出力とグランドとの間に接続されている。この出力コンデンサ６は、負電圧（ＶＯＦＦ）で充電され、負電圧電源回路２の出力電圧（ＶＯＦＦ）を安定化させる機能を有する。
デカップリングコンデンサ７−１，７−２は、レベルシフトバッファ回路５−１，５−２の出力において対地に対して接続されている。
このデカップリングコンデンサ７−１，７−２は、高周波回路部１００と制御回路部２００を電気的に分離するために設けられている。
【００４３】
次に、かかる構成における回路動作について、図６乃至図１０を参照しつつ説明する。
以下、初期状態である状態Ｉから状態ＩＩＩ（図７参照）へ遷移する際の回路動作について説明する。
ここで、状態Ｉは、高周波入出力共通端子３１と第１の高周波入出力個別端子３２−１間の経路が導通し、高周波入出力共通端子３１と第２の高周波入出力個別端子３２−２間の経路が遮断した状態と定義する（図７参照）。
また、状態ＩＩＩは、高周波入出力共通端子３１と第１の高周波入出力個別端子３２−１間の経路が遮断し、高周波入出力共通端子３１と第２の高周波入出力個別端子３２−２間の経路が導通した状態であると定義する（図７参照）。
【００４４】
まず、初期状態（状態Ｉ）においては、レベルシフトバッファ回路５−１の入力信号vc1bは、高周波入出力共通端子３１と第１の高周波入出力個別端子３２−１間の経路の高周波パススイッチ回路８−１を導通状態とするため論理値Ｈｉｇｈに相当する電圧レベルとなっている（図６（Ａ）及び図６（Ｂ）参照）。
また、レベルシフトバッファ回路５−２の入力信号vc2bは、高周波入出力共通端子３１と第２の高周波入出力個別端子３２−２間の経路の高周波パススイッチ回路８−２を遮断状態とするため論理値Ｌｏｗに相当する電圧レベルとなっている（図６（Ａ）及び図６（Ｃ）参照）。
【００４５】
次いで、高周波パススイッチ回路８−１，８−２の経路切り替えのために、制御信号vcの論理が切り替わると、デコード回路３から第一制御信号vc1a，vc2aが出力される。第一制御信号vc1aはタイミング調整回路４−１に、第一制御信号vc2aはタイミング調整回路４−２に、それぞれ入力される。
【００４６】
第一制御信号vc1aはタイミング調整回路４−１に入力され、時間Ｔfdの遅延が施された後、第二制御信号vc1bとして出力され（図６（Ａ）及び図６（Ｂ）参照）、レベルシフトバッファ回路５−１に入力される。
一方、第一制御信号vc2aはタイミング調整回路４−２に入力され、時間Ｔrdの遅延が施された後、第二制御信号vc2bとして出力され（図６（Ａ）及び図６（Ｃ）参照）、レベルシフトバッファ回路５−２に入力される。
【００４７】
本発明の実施の形態における高周波スイッチ装置においては、高周波パススイッチ回路８−１，８−２の経路切り替えの際に、全てのＦＥＴゲートが全てオフ状態にバイアスされるよう第二制御信号vc1b，vc2bの立ち上がり、立ち下がりのタイミングが調整されており（図６（Ａ）乃至図６（Ｃ）参照）、Ｔrd＞Ｔfdが成立するものとなっている。
すなわち、高周波パススイッチ回路８−１，８−２の経路切り替えは、図７に示されたように、従来と異なり、状態Ｉから状態ＩＩを経由して状態ＩＩＩへ、又は、状態ＩＩＩから状態ＩＩを経由して状態Ｉへ至るものとなっている。
【００４８】
状態ＩＩにおいて、第二制御信号vc2bのレベルは、状態Ｉと変わらず論理値Ｌｏｗに相当するレベルであるため、レベルシフトバッファ回路５−２の出力は負電圧（ＶＯＦＦ）に維持されたままとなる。
一方、第二制御信号vc1bのレベルは、論理値Ｈｉｇｈに相当するレベルから論理値Ｌｏｗに相当するレベルへ遷移するため、レベルシフトバッファ回路５−１においては、正電圧（ＶＯＮ）から負電圧（ＶＯＦＦ）へ出力切替が行われる。
その結果、高周波パススイッチ回路８−１のＦＥＴのゲート容量は、ハイレベル（ＶＯＮ）からローレベル（ＶＯＦＦ）に充電されることとなる。
【００４９】
この場合、充電経路は、図８に示されたように、負電圧電源回路２の出力コンデンサ６からレベルシフトバッファ回路５−１を通る経路iss0に加えて、オフ状態の高周波パススイッチ回路８−２のゲート容量とオフバイアスで充電されているデカップリングコンデンサ７−２からレベルシフトバッファ回路５−２を通る経路iss2の２つの経路が生ずることとなる。
【００５０】
これに対して、従来回路（図１３参照）にあって、高周波パススイッチ回路８Ａ−１のゲート容量の充電経路は経路iss0のみである（図１６参照）。
したがって、本発明の実施の形態における高周波スイッチ装置においては、上述のように、２つの経路iss0、経路iss2によって高周波パススイッチ回路８−１のゲート容量の充電が行われるため、従来回路に比してより早く短時間での充電が可能となる。
【００５１】
状態ＩＩＩにおいては、第二制御信号vc2bは、ローレベルからハイレベルへ遷移するため、レベルシフトバッファ回路５−２においては、負電圧（ＶＯＦＦ）から正電圧（ＶＯＮ）へ出力切替が行われ、高周波パススイッチ回路８−２のゲート容量がハイレベルに充電される。
この場合、充電経路は、図９に示されたように、正電圧電源回路１からレベルシフトバッファ回路５−２を通る経路idd0となる。
【００５２】
なお、正電圧電源回路１は、入出力電圧差が小さいＬＤＯ(Low Dorp Out)と称される回路構成などを用いて実現される。そのため、比較的電流駆動能力は高く、高周波パススイッチ回路８−１，８−２のような大規模なゲート容量を充電する際にあっても負電圧の場合ほどの遅延は発生しない。
このように、本発明の実施の形態における高周波スイッチ装置においては、従来回路に比して、高周波パススイッチ回路８−１，８−２の経路切り替えが確実に高速で行われるものとなっている。
【００５３】
図１０には、高周波パススイッチ回路８−１，８−２のゲート容量をハイレベルからローレベルへ充電する際の充電時間のシミュレーション結果が示されており、以下、同図について説明する。
図１０において、本発明の実施の形態における高周波スイッチ装置のシミュレーション結果が実線で、従来回路（図１３参照）のシュミレーション結果が点線で、それぞれ表されている。
【００５４】
本発明の実施の形態における高周波スイッチ装置の場合、高周波パススイッチ回路８−１，８−２のゲート電位がＦＥＴの閾値に達するまでの時間はｔ２であるのに対して、従来回路の場合、時間ｔ１（ｔ１＞ｔ２）と、時間ｔ２よりも長く、本発明の実施の形態における高周波スイッチ装置は、従来回路に比して確実に早く高周波パススイッチ回路８−１，８−２の経路切り替えが行われることが確認できる。
【００５５】
なお、上述の第１の回路構成例においては、高周波パススイッチ回路８−１，８−２がＳＰＤＴスイッチである場合の例として説明したが、ＳＰｎＴ構成の場合は、レベルシフトバッファ回路５、デカップリングコンデンサ７、及び、オフ状態の高周波パススイッチ回路８も（ｎ−１）個となるため、より大きな効果が期待できる。
【００５６】
次に、第２の回路構成例について、図１１及び図１２を参照しつつ説明する。  なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
先の第１の回路構成例は２つの高周波パススイッチ回路８−１，８−２を有する構成のものであったのに対して、第２の回路構成例は、１つの高周波パススイッチ回路８とし、新たに高周波シャントスイッチ回路１３を付加した構成を有するものである。
【００５７】
かかる構成において、一方のレベルシフトバッファ回路５−１は高周波パススイッチ回路８に、他方のレベルシフトバッファ回路５−２は高周波シャントスイッチ回路１３に、それぞれ接続されている。
【００５８】
図１２には、高周波パススイッチ回路８と高周波シャントスイッチ回路１３の具体回路構成例が示されており、以下、同図を参照しつつ、これらの回路構成について説明する。
高周波パススイッチ回路８は、先に図２に示された回路構成と同一であるので、ここでの再度の詳細な説明は省略する。
【００５９】
高周波シャントスイッチ回路１３は、高周波入出力個別端子（図１２においては「Ｐｎ」と表記）３２−１と接地端子間に直列接続されて設けられる。
かかる高周波シャントスイッチ回路１３は、複数のＦＥＴ（図１２においては、「Ｓ１１」、「Ｓ１２」、「Ｓ１３」・・・「Ｓ１ｋ」と表記）２４−１〜２４−ｋが直接接続されて設けられている。
【００６０】
各ＦＥＴ２４−１〜２４−ｋのゲートとレベルシフトバッファ回路５−２の出力端子との間には、高周波帯でのハイインピーダンスを維持するために、それぞれゲート抵抗器（図１２においては、「ＳＲＧ１１」、「ＳＲＧ１２」、「ＳＲＧ１３」・・・「ＳＲＧ１ｋ」と表記）２５−１〜２５−ｋが接続されている。
【００６１】
さらに、各ＦＥＴ２４−１〜２４−ｋには、ドレインとソースの間に、それぞれの電位を固定するためにドレイン・ソース間抵抗器（図１２においては、それぞれ「ＳＲＤＳ１１」、「ＳＲＤＳ１２」、「ＳＲＤＳ１３」・・・「ＳＲＤＳ１ｋ」と表記）２６−１〜２６−ｋが接続されている。
【００６２】
かかる高周波シャントスイッチ回路１３は、高周波パススイッチ回路８が遮断状態（非導通状態）の時に導通状態となり、高周波パススイッチ回路８から漏れだした高周波電力を接地側へ逃がし、高周波パススイッチ回路８の遮断特性の向上を図っている。
【００６３】
一方、高周波パススイッチ回路８が導通状態の時に、高周波シャントスイッチ回路１３は遮断状態となる。これにより、高周波パススイッチ回路８を通過する高周波信号は、高周波シャントスイッチ回路１３の影響を受けることなく通過可能となる。
このように、高周波パススイッチ回路８と高周波シャントスイッチ回路１３は、逆論理で動作するものとなっている。
【００６４】
したがって、第１の回路構成例で説明したように、高周波パススイッチ回路８と高周波シャントスイッチ回路１３へ対する制御信号の論理を切り替える際に、高周波パススイッチ回路８と高周波シャントスイッチ回路１３が共にオフ状態（図７の状態ＩＩ参照）になるようタイミング調整回路４−１，４−２の回路定数を設定することで、第１の回路構成例と同様、切り替え時間の遅延発生が回避されるものとなっている。
【産業上の利用可能性】
【００６５】
電源に大きな出力容量を付加することなくスイッチング速度の確保が所望される高周波スイッチ装置に適用できる。
【符号の説明】
【００６６】
１…正電圧電源回路
２…負電圧電源回路
３…デコーダ回路
４−１，４−２…タイミング調整回路
５−１，５−２…レベルシフトバッファ回路
６…出力コンデンサ
７−１，７−２…デカップリングコンデンサ
８−１，８−２…高周波パススイッチ回路
１００…高周波回路部
２００…制御回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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