(57)【要約】【課題】Ｉ２Ｃ等のオープンドレイン出力された信号が送受信される通信方式において、信号を伝送する伝送路の故障を検出する。【解決手段】伝送装置１０１は、論理回路１１０と、オープンドレイン信号生成回路１１１と、伝送路故障判定回路１とを有する。伝送路故障判定回路１は、エッジ波形情報取得回路２０と、故障判定回路３０とを有し、論理回路１１０からオープンドレイン信号生成回路１１１を介して出力される信号が伝送される伝送路の故障の有無を判定する。エッジ波形情報取得回路２０はオープンドレイン信号生成回路の出力端子に印加される印加信号の立上りエッジ及び立下りエッジの少なくとも一方の波形を示すエッジ波形情報を取得する。故障判定回路３０は、エッジ波形情報が所定の条件を充足するか否かを判定し、エッジ波形情報が所定の条件を充足しないと判定したときに、伝送路に故障が有ることを示す故障信号を出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定の処理を実行して、前記処理に応じて論理出力信号を出力する論理回路と、
入力端子が前記論理回路に接続され且つ出力端子がプルアップ抵抗に接続可能であり、前記論理回路から「０」を示す前記論理出力信号が前記入力端子に入力されたときに「０」を示す出力信号を出力し、前記論理回路から「１」を示す前記論理出力信号が前記入力端子に入力されたときにＨｉ−Ｚ出力するオープンドレイン信号生成回路と、
前記論理回路から前記オープンドレイン信号生成回路を介して出力される信号が伝送される伝送路の故障の有無を判定する伝送路故障判定回路と、を有し、
前記伝送路故障判定回路は、
前記オープンドレイン信号生成回路の出力端子に印加される印加信号の立上りエッジ及び立下りエッジの少なくとも一方の波形を示すエッジ波形情報を取得するエッジ波形情報取得回路と、
前記エッジ波形情報が所定の条件を充足するか否かを判定し、前記エッジ波形情報が所定の条件を充足しないと判定したときに、前記伝送路に故障が有ることを示す故障信号を出力する故障判定回路と、
を有する、伝送装置。
【請求項２】
前記エッジ波形情報取得回路は、前記印加信号の立上りエッジ及び立下りエッジの少なくとも一方の数をカウントし、カウントしたカウント数を前記エッジ波形情報として取得するエッジカウンタを有する、請求項１に記載の伝送装置。
【請求項３】
前記故障判定回路は、
前記論理出力信号の立上りエッジ及び立下りエッジの少なくとも一方に応じて、前記カウント数を前記エッジ波形情報として取得し、
前記カウント数が「１」に一致するか否かを判定し、
前記カウント数が「１」に一致しないと判定したときに、前記故障信号を出力する、
請求項２に記載の伝送装置。
【請求項４】
前記エッジ波形情報取得回路は、
前記論理出力信号の立上りエッジ及び立下りエッジの少なくとも一方の数をカウントし、カウント数を第１エッジ波形情報として取得する第１エッジカウンタと、
前記印加信号の立上りエッジ及び立下りエッジの少なくとも一方の数をカウントし、カウント数を第２エッジ波形情報として取得する第２エッジカウンタと、を有し、
前記故障判定回路は、
前記第１エッジ波形情報及び前記第２エッジ波形情報を取得し、
前記第１エッジ波形情報に対応するカウント数が前記第２エッジ波形情報に対応するカウント数に一致するか否かを判定し、
前記第１エッジ波形情報に対応するカウント数が前記第２エッジ波形情報に対応するカウント数に一致しないと判定したときに、前記故障信号を出力する、
請求項１に記載の伝送装置。
【請求項５】
前記伝送路故障判定回路は、前記論理出力信号の立上りエッジ及び立下りエッジの少なくとも一方を検出し、エッジ検出信号を出力するエッジ検出回路と、前記エッジ検出信号を遅延させて判定指示信号を出力する遅延回路と、を有する判定指示信号生成回路を更に有し、
前記故障判定回路は、前記判定指示信号の入力に応じて、前記エッジ波形情報が所定の条件を充足するか否かを判定する、請求項１〜３の何れか一項に記載の伝送装置。
【請求項６】
所定の処理を実行して、前記処理に応じて論理出力信号を出力する論理回路と、
入力端子が前記論理回路に接続され且つ出力端子がプルアップ抵抗に接続可能であり、前記論理回路から「０」を示す前記論理出力信号が前記入力端子に入力されたときに「０」を示す出力信号を出力し、前記論理回路から「１」を示す前記論理出力信号が前記入力端子に入力されたときにＨｉ−Ｚ出力するオープンドレイン信号生成回路と、
前記論理回路から前記オープンドレイン信号生成回路を介して出力される信号が伝送される伝送路の故障の有無を判定する伝送路故障判定回路と、を有する伝送装置において、
前記オープンドレイン信号生成回路の出力端子に印加される印加信号の立上りエッジ及び立下りエッジの少なくとも一方の波形を示すエッジ波形情報を取得し、
前記エッジ波形情報が所定の条件を充足するか否かを判定し、
前記エッジ波形情報が所定の条件を充足しないと判定したときに、前記伝送路に故障が有ることを示す故障信号を出力する、
ことを含む、伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置及び伝送方法に関する。
【背景技術】
【０００２】
フィールドプログラマブルロジックアレイ（Field-Programmable Gate Array、ＦＰＧＡ）等の半導体装置により形成される伝送装置において、信号を伝送する伝送路の故障を検出する種々の技術が知られている。例えば、一対の双方向バッファのそれぞれにテストデータを入力したときの出力信号を比較して比較結果から障害箇所を診断する障害診断方法が知られている（例えば、特許文献１を参照）。
【０００３】
また、アイ・スクエアド・シー（Inter-Integrated Circuit、Ｉ２Ｃ）とも称されるシリアルバス通信方式が知られている。
【０００４】
図１は、Ｉ２Ｃを使用する通信システムを示す図である。
【０００５】
通信システム９００は、制御デバイスであるマスターデバイス９０１と、周辺デバイスであるスレーブデバイス１０２と、ＳＣＬバス１０３と、ＳＤＡバス１０４と、ＳＣＬプルアップ抵抗１０５と、ＳＤＡプルアップ抵抗１０６とを有する。ＳＣＬバス１０３は、クロック信号であるＳＣＬをマスターデバイス９０１とスレーブデバイス１０２との間を伝送する伝送路である。ＳＤＡバス１０４は、データ信号であるＳＤＡをマスターデバイス９０１とスレーブデバイス１０２との間を伝送する伝送路である。
【０００６】
ＳＣＬプルアップ抵抗１０５は、ＳＣＬバス１０３に接続され、マスターデバイス９０１及びスレーブデバイス１０２の双方からＳＣＬバス１０３にＨｉ−Ｚ出力されたときに、ＳＣＬバス１０３の信号レベルを電源電圧と同一のレベルに昇圧させる。ＳＤＡプルアップ抵抗１０６は、ＳＤＡバス１０４に接続され、マスターデバイス９０１及びスレーブデバイス１０２の双方からＳＤＡバス１０４にＨｉ−Ｚ出力されたときに、ＳＤＡバス１０４の信号レベルを電源電圧と同一のレベルに昇圧させる。
【０００７】
マスターデバイス９０１は、Ｉ２Ｃマスター回路９１０と、ＳＣＬオープンドレイン信号生成回路１１１と、ＳＣＬ入力バッファ１１２と、ＳＤＡオープンドレイン信号生成回路１１３と、ＳＤＡ入力バッファ１１４とを有する。Ｉ２Ｃマスター回路９１０は、所定の処理を実行する論理回路であり、ＳＣＬ出力信号及びＳＤＡ出力信号を論理出力信号として出力すると共に、ＳＣＬ入力信号及びＳＤＡ入力信号が論理入力信号として入力される。
【０００８】
ＳＣＬオープンドレイン信号生成回路１１１は、入力端子がＩ２Ｃマスター回路９１０に接続され且つ出力端子がＳＣＬバス１０３を介してＳＣＬプルアップ抵抗１０５に接続される。ＳＣＬオープンドレイン信号生成回路１１１は、Ｉ２Ｃマスター回路９１０から「０」を示すＳＣＬ出力信号が入力端子に入力されたときに「０」を示すＳＣＬを出力する。また、ＳＣＬオープンドレイン信号生成回路１１１は、Ｉ２Ｃマスター回路９１０から「１」を示すＳＣＬ出力信号が入力端子に入力されたときにＨｉ−Ｚ出力する。ＳＣＬオープンドレイン信号生成回路１１１は、例えば、データ入力端子が接地され且つ制御端子にＳＣＬが入力されるトライステート素子を含む。
【０００９】
ＳＣＬ入力バッファ１１２は、ＳＣＬバス１０３を介して入力されるＳＣＬをバッファリングしてＳＣＬ入力信号としてＩ２Ｃマスター回路９１０に入力する。また、ＳＣＬ入力バッファ１１２は、Ｈｉ−Ｚ出力するときにＳＣＬ入力バッファ１１２の出力端子に印加される印加信号をバッファリングしてＩ２Ｃマスター回路９１０に入力する。すなわち、ＳＣＬ入力バッファ１１２は、ＳＣＬオープンドレイン信号生成回路１１１の出力端子に印加される印加信号に応じてＳＣＬ入力信号を出力する。
【００１０】
ＳＣＬ入力バッファ１１２は、ＳＣＬオープンドレイン信号生成回路１１１の出力端子に印加される印加信号が立上り遷移するとき、印加信号の信号レベルが所定の立上りしきい値ＶIHよりも大きくなったときに「１」を出力する。また、ＳＣＬ入力バッファ１１２は、ＳＣＬオープンドレイン信号生成回路１１１の出力端子に印加される印加信号が立下り遷移するとき、印加信号の信号レベルが所定の立下りしきい値ＶILよりも小さくなったときに「０」を出力する。
【００１１】
ＳＤＡオープンドレイン信号生成回路１１３及びＳＤＡ入力バッファ１１４の構成及び機能は、ＳＤＡをＳＣＬの代わりに入出力する以外はＳＣＬオープンドレイン信号生成回路１１１及びＳＣＬ入力バッファ１１２の構成及び機能と同様である。したがって、ＳＤＡオープンドレイン信号生成回路１１３及びＳＤＡ入力バッファ１１４の構成及び機能は、ここでは詳細な説明は省略する。
【００１２】
スレーブデバイス１０２は、Ｉ２Ｃスレーブ回路１２０と、ＳＣＬオープンドレイン信号生成回路１２１と、ＳＣＬ入力バッファ１２２と、ＳＤＡオープンドレイン信号生成回路１２３と、ＳＤＡ入力バッファ１２４とを有する。スレーブデバイス１０２は、例えば、通信装置では光モジュール、遅延調整デバイス、温度監視デバイス、クロックデバイス、および電源デバイス等である。
【００１３】
Ｉ２Ｃスレーブ回路１２０は、種々の物理量の検出等の所定の処理を実行する論理回路であり、ＳＣＬ出力信号及びＳＤＡ出力信号を論理出力信号として出力すると共に、ＳＣＬ入力信号及びＳＤＡ入力信号が論理入力信号として入力される。スレーブデバイス１０２は、マスターデバイス９０１からの指令に応じて所定の処理を実行する論理回路であり、マスターデバイス９０１と同様にクロック信号であるＳＣＬとデータ信号であるＳＤＡとを論理出力信号として出力する。
【００１４】
ＳＣＬオープンドレイン信号生成回路１２１〜ＳＤＡ入力バッファ１２４の構成及び機能は、ＳＣＬオープンドレイン信号生成回路１１１〜ＳＤＡ入力バッファ１１４の構成及び機能と同様なので、ここでは詳細な説明は省略する。
【００１５】
Ｉ２Ｃでは、ＡＣＫ／ＮＡＣＫビット、及びクロックストレッチ等の制御信号が規定される。マスターデバイス９０１からスレーブデバイス１０２にアドレス信号及びデータ信号等がＳＤＡバスを介して伝送されるとき、スレーブデバイス１０２は、ビジー状態を示す。一方、スレーブデバイス１０２からマスターデバイス９０１にデータ信号がＳＤＡバスを介して伝送されるとき、マスターデバイス９０１は、ビジー状態を示す。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平９−３４７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
マスターデバイス９０１及びスレーブデバイス１０２の製造工程、並びに通信システム９００の運用時において、マスターデバイス９０１及びスレーブデバイス１０２を含む信号の伝送路である配線に配線故障が発生することがある。配線故障は、配線オープン故障とも称される断線故障、及び配線ショート故障を含む。断線故障は、ＳＣＬバス１０３及びＳＤＡバス１０４の何れかが切断されて、マスターデバイス９０１とスレーブデバイス１０２との間の電気的な接続が遮断される故障である。
【００１８】
配線ショート故障は、ＳＣＬバス１０３及びＳＤＡバス１０４の何れかが電圧レベルが一定値に固定される故障である。配線ショート故障は、電圧レベルが接地レベルに固定される配線Ｌｏｗショート故障と、電圧レベルが電源電圧レベルに固定される配線Ｈｉｇｈショート故障とを含む。配線Ｌｏｗショート故障は、例えばＳＣＬオープンドレイン信号生成回路１１１及びＳＤＡオープンドレイン信号生成回路１１３の故障によりＳＣＬバス１０３及びＳＤＡバス１０４の何れかが接地レベルに固定されて発生する。また、配線Ｌｏｗショート故障は、ＳＣＬバス１０３及びＳＤＡバス１０４がはんだ屑等の導電物を介してグランド線に接続されることで、ＳＣＬバス１０３及びＳＤＡバス１０４の何れかが接地レベルに固定されて発生する。
【００１９】
配線Ｈｉｇｈショート故障は、例えばＳＣＬオープンドレイン信号生成回路１１１及びＳＤＡオープンドレイン信号生成回路１１３の故障によりＳＣＬバス１０３及びＳＤＡバス１０４の何れかが電源電圧レベルに固定されて発生する。また、配線Ｈｉｇｈショート故障は、ＳＣＬバス１０３及びＳＤＡバス１０４がはんだ屑等の導電物を介して電源線に接続されることで、ＳＣＬバス１０３及びＳＤＡバス１０４の何れかが電源電圧レベルに固定されて発生する。
【００２０】
ディジタル通信装置等の伝送装置９０１が搭載される電子装置では、Ｉ２Ｃに故障が発生したとき、マスターデバイス９０１とスレーブデバイス１０２との間の通信が遮断される。マスターデバイス９０１とスレーブデバイス１０２との間の通信が遮断されると、中央処理装置（Central Processing Unit、ＣＰＵ）等のマスターデバイス９０１の上位制御装置は、スレーブデバイス１０２を制御できず、電子装置の動作に支障が生じる。マスターデバイス９０１とスレーブデバイス１０２との間の通信の故障を早急に検知するために、通信システム９００は、Ｉ２Ｃの配線故障の有無を監視し、配線故障を検出したときに、警報信号を出力することが望ましい。
【００２１】
例えば、マスターデバイス９０１は、スレーブデバイス１０２から入力される信号のＡＣＫ／ＮＡＣＫビットで示されるＮＡＣＫ状態及びクロックストレッチに基づいてスレーブデバイス１０２がビジー状態である期間を監視する。マスターデバイス９０１は、スレーブデバイスがビジー状態である期間が一定時間を超えたときに、インタフェース異常状態であることを示す警報信号を上位制御装置に出力することができる。
【００２２】
しかしながら、ＮＡＣＫ状態及びクロックストレッチに基づいて検出されるインタフェース異常状態は、スレーブデバイス１０２が応答しない状態を示すものである。マスターデバイス９０１は、インタフェース異常状態がスレーブデバイス１０２の通常動作により発生したビジー状態、スレーブデバイス１０２の故障、及び配線故障の何れかであるかを判定することは容易ではない。
【００２３】
一実施形態では、Ｉ２Ｃ等のオープンドレイン出力された信号が送受信される通信方式において、信号を伝送する伝送路の故障を検出可能な伝送装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
１つの態様では、伝送装置は、所定の処理を実行して、処理に応じて論理出力信号を出力する論理回路と、オープンドレイン信号生成回路と、伝送路故障判定回路とを有する。オープンドレイン信号生成回路は、論理回路から「０」を示す論理出力信号が入力端子に入力されたときに「０」を示す出力信号を出力し、論理回路から「１」を示す論理出力信号が入力端子に入力されたときにＨｉ−Ｚ出力する。伝送路故障判定回路は、エッジ波形情報取得回路と、故障判定回路とを有し、論理回路からオープンドレイン信号生成回路を介して出力される信号が伝送される伝送路の故障の有無を判定する。エッジ波形情報取得回路は、オープンドレイン信号生成回路の出力端子に印加される印加信号の立上りエッジ及び立下りエッジの少なくとも一方の波形を示すエッジ波形情報を取得する。故障判定回路は、エッジ波形情報が所定の条件を充足するか否かを判定し、エッジ波形情報が所定の条件を充足しないと判定したときに、伝送路に故障が有ることを示す故障信号を出力する。
【発明の効果】
【００２５】
一実施形態では、Ｉ２Ｃ等のオープンドレイン出力された信号が送受信される通信方式において、信号を伝送する伝送路の故障を検出することができる。
【図面の簡単な説明】
【００２６】
【図１】Ｉ２Ｃにより通信する通信システムを示す図である。
【図２】第１実施形態に係る伝送装置を有する通信システムを示す図である。
【図３】図２に示すＳＣＬ伝送路故障判定回路を示す図である。
【図４】（ａ）は図３に示す判定指示信号生成回路を示す図であり、（ｂ）は図３に示すエッジ波形情報取得回路を示す図であり、（ｃ）は図３に示す故障判定回路を示す図である。
【図５】図３に示す故障判定回路による故障判定処理を示すフローチャートである。
【図６】第１実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【図７】第１実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【図８】第１実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【図９】第１実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【図１０】第２実施形態に係る伝送装置を有する通信システムを示す図である。
【図１１】図１０に示すＳＣＬ伝送路故障判定回路を示す図である。
【図１２】（ａ）は図１０に示す立上判定指示信号生成回路を示す図であり、（ｂ）は図１０に示す立上エッジ波形情報取得回路を示す図である。
【図１３】（ａ）は図１０に示す立下判定指示信号生成回路を示す図であり、（ｂ）は図１０に示す立下エッジ波形情報取得回路を示す図である。
【図１４】第２実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【図１５】第２実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【図１６】第２実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【図１７】第２実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【図１８】第３実施形態に係る伝送装置を有する通信システムを示す図である。
【図１９】図１８に示すＳＣＬ伝送路故障判定回路を示す図である。
【図２０】第３実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【図２１】第３実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【図２２】第３実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【図２３】第３実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【図２４】第４実施形態に係る伝送装置を有する通信システムを示す図である。
【図２５】図２４に示すＳＣＬ伝送路故障判定回路を示す図である。
【図２６】第５実施形態に係る伝送装置を有する通信システムを示す図である。
【図２７】Ｉ２Ｃマスター回路５１０の処理を示すタイミングチャートである。
【図２８】図２６に示すＳＣＬ伝送路故障判定回路を示す図である。
【図２９】（ａ）は図２８に示す出力エッジ波形情報取得回路を示す図であり、（ｂ）は図２８に示す入力エッジ波形情報取得回路を示す図であり、（ｃ）は図２８に示す故障判定回路を示す図である。
【図３０】第５実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【図３１】第５実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【図３２】第５実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【図３３】第５実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【図３４】第６実施形態に係る伝送装置を有する通信システムを示す図である。
【図３５】図３４に示すＳＣＬ伝送路故障判定回路を示す図である。
【図３６】（ａ）は図３５に示す出力エッジ波形情報取得回路を示す図であり、（ｂ）は図３５に示す入力エッジ波形情報取得回路を示す図である。
【図３７】第６実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【図３８】第６実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【図３９】第６実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【図４０】第６実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【図４１】図３に示す故障判定回路の変形例を示す図である。
【発明を実施するための形態】
【００２７】
以下図面を参照して、実施形態に係る伝送装置及び伝送方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。
【００２８】
（実施形態に係る伝送装置の概要）
実施形態に係る伝送装置は、オープンドレイン出力された信号が送受信される通信方式において、オープンドレイン出力したときの伝送路の信号の状態に基づいて、伝送路の故障の有無を判定することで、伝送路の故障を検出することができる。
【００２９】
（第１実施形態に係る伝送装置）
図２は、第１実施形態に係る伝送装置を有する通信システムを示す図である。
【００３０】
通信システム１００は、マスターデバイス１０１をマスターデバイス９０１の代わりに有することが通信システム９００と相違する。マスターデバイス１０１は、Ｉ２Ｃマスター回路１１０をＩ２Ｃマスター回路９１０の代わりに有することがマスターデバイス９０１と相違する。また、マスターデバイス１０１は、ＳＣＬ伝送路故障判定回路１及びＳＤＡ伝送路故障判定回路２を有することがマスターデバイス１０１と相違する。Ｉ２Ｃマスター回路１１０、ＳＣＬ伝送路故障判定回路１及びＳＤＡ伝送路故障判定回路２以外の通信システム１００の構成要素の構成及び機能は、同一符号が付された通信システム９００の構成要素の構成及び機能と同一なので、詳細な説明は省略する。
【００３１】
Ｉ２Ｃマスター回路１１０は、ＳＣＬ伝送路故障判定回路１及びＳＤＡ伝送路故障判定回路２のそれぞれにクロックを出力することがＩ２Ｃマスター回路９１０と相違する。Ｉ２Ｃマスター回路１１０が出力するクロックの周波数は、ＳＣＬの周波数よりも十分に高い。ＳＣＬ伝送路故障判定回路１は、Ｉ２Ｃマスター回路１１０とＳＣＬ入力バッファ１１２とに接続され、ＳＣＬバス１０３を含む伝送路の故障の有無を判定する。ＳＤＡ伝送路故障判定回路２は、Ｉ２Ｃマスター回路１１０とＳＤＡ入力バッファ１１４とに接続され、ＳＤＡバス１０４を含む伝送路の故障の有無を判定する。
【００３２】
図３は、ＳＣＬ伝送路故障判定回路１を示す図である。
【００３３】
ＳＣＬ伝送路故障判定回路１は、判定指示信号生成回路１０と、エッジ波形情報取得回路２０と、故障判定回路３０とを有する。ＳＣＬ伝送路故障判定回路１は、ＳＣＬ入力信号、すなわちオープンドレイン信号生成回路１１１の出力端子に印加される印加信号の立上りエッジ及び立下りエッジの波形を示すエッジ波形情報に基づいて、ＳＣＬの伝送路の故障の有無を判定する。より具体的には、ＳＣＬ伝送路故障判定回路１は、ＳＣＬバス１０３に故障が発生したときに発生するＳＣＬ入力信号の立上りエッジ及び立下りエッジの波形擾乱を検出し、検出した波形擾乱に基づいてＳＣＬの伝送路の故障の有無を判定する。
【００３４】
ＳＣＬ伝送路故障判定回路１は、ＳＣＬ出力信号の立上り及び立下りに応じたＳＣＬ入力信号の立上りエッジ及び立下りエッジのカウント数が「１」であるときに、ＳＣＬの伝送路に故障は発生しないと判定する。
【００３５】
ＳＣＬ伝送路故障判定回路１は、ＳＣＬ出力信号の立上り及び立下りに応じたＳＣＬ入力信号の立上りエッジ及び立下りエッジのカウント数が「１」より大きいときに、ＳＣＬの伝送路に断線が発生したと判定する。ＳＣＬ伝送路故障判定回路１は、ＳＣＬの伝送路に断線が発生してＳＣＬ入力信号の波形に擾乱が生じたことにより、ＳＣＬ入力信号の立上りエッジ及び立下りエッジのカウント数が増加することを利用してＳＣＬの伝送路の断線を検出する。
【００３６】
ＳＣＬ伝送路故障判定回路１は、ＳＣＬ出力信号の立上り及び立下りに応じたＳＣＬ入力信号の立上りエッジ及び立下りエッジのカウント数が「１」より小さい、すなわち「０」であるときに、ＳＣＬの伝送路がショートしたと判定する。ＳＣＬ伝送路故障判定回路１は、ＳＣＬ出力信号の立上り及び立下りに応じたＳＣＬ入力信号の立上りエッジ及び立下りエッジのカウント数が「０」であり且つＳＣＬ入力信号の信号レベルが「０」のとき、ＳＣＬの伝送路がＬｏｗショートしたと判定する。ＳＣＬ伝送路故障判定回路１は、ＳＣＬ出力信号の立上り及び立下りに応じたＳＣＬ入力信号の立上りエッジ及び立下りエッジのカウント数が「０」であり且つＳＣＬ入力信号の信号レベルが「１」のとき、ＳＣＬの伝送路がＨｉｇｈショートしたと判定する。
【００３７】
判定指示信号生成回路１０は、Ｉ２Ｃマスター回路１１０から出力されるＳＣＬ出力信号の立上りエッジ及び立下りエッジから判定指示信号を生成し、生成した判定指示信号を故障判定回路３０に出力する。エッジ波形情報取得回路２０は、ＳＣＬ入力信号、すなわちオープンドレイン信号生成回路１１１の出力端子に印加される印加信号の立上りエッジ及び立下りエッジの波形を示すエッジ波形情報を取得し、エッジ波形情報を故障判定回路３０に出力する。
【００３８】
故障判定回路３０は、エッジ波形情報が所定の条件を充足するか否かを判定し、エッジ波形情報が所定の条件を充足しないと判定したときに、ＳＣＬに故障が有ることを示す故障信号を出力する。故障信号は、ＳＣＬ断線信号、ＳＣＬ配線Ｌｏｗショート信号、及びＳＣＬ配線Ｈｉｇｈショート信号を含む。ＳＣＬ断線信号は、ＳＣＬバス１０３を含むＳＣＬの伝送路に断線が発生したことを示す。ＳＣＬ配線Ｌｏｗショート信号は、ＳＣＬの伝送路に配線Ｌｏｗショート故障が発生したことを示す。ＳＣＬ配線Ｈｉｇｈショート信号は、ＳＣＬの伝送路に配線Ｈｉｇｈショート故障が発生したことを示す。
【００３９】
図４（ａ）は判定指示信号生成回路１０を示す図であり、図４（ｂ）はエッジ波形情報取得回路２０を示す図であり、図４（ｃ）は故障判定回路３０を示す図である。
【００４０】
判定指示信号生成回路１０は、エッジ検出回路１３と、遅延回路１４とを有する。エッジ検出回路１３は、第１エッジフリップフロップ１３１と、第２エッジフリップフロップ１３２と、エッジＥＯＲ素子１３３とを有し、ＳＣＬ出力信号の立上りエッジ及び立下りエッジを検出して、エッジ検出信号を出力する。遅延回路１４は、第１遅延フリップフロップ１４１〜第６フリップフロップ１４６を有するシフトレジスタであり、エッジ検出回路１３から出力されるエッジ検出信号を遅延させて、判定指示信号として出力する。
【００４１】
エッジ波形情報取得回路２０は、２ビットのアップカウンタ２１と、波形ＮＡＮＤ素子２２とを有する。エッジ波形情報取得回路２０は、ＳＣＬ入力バッファ１１２から出力されるＳＣＬ入力信号の波形の立上りエッジ及び立下りエッジの数をカウントして、カウント数を示すエッジカウント信号を出力する。
【００４２】
故障判定回路３０は、比較器３１と、第１判定フリップフロップ３２〜第３判定フリップフロップ３４と、第１判定ＡＮＤ素子３５〜第２判定ＡＮＤ素子３６とを有する。比較器３１は、２ビットの比較器であり、エッジ波形情報取得回路２０から入力されるエッジカウント信号に対応するカウント数と「１」との比較結果に応じた比較結果信号を出力する。比較器３１は、エッジカウント信号に対応するカウント数が「１」より大きいときに、信号レベルが「１」である比較結果信号を第１判定フリップフロップ３２に出力する。第１判定フリップフロップ３２は、信号レベルが「１」である比較結果信号が入力された状態で、判定指示信号が入力されたとき、クロックの立上りエッジに応じてＳＣＬ断線信号を出力する。
【００４３】
一方、比較器３１は、エッジカウント信号に対応するカウント数が「１」より小さいとき、すなわちカウント数が「０」であるときに、信号レベルが「１」である比較結果信号を第１判定ＡＮＤ素子３５〜第２判定ＡＮＤ素子３６に出力する。第１判定ＡＮＤ素子３５は、ＳＣＬ入力信号の信号レベルが「０」であるときに、信号レベルが「１」である比較結果信号を第２判定フリップフロップ３３に出力する。第２判定フリップフロップ３３は、信号レベルが「１」である比較結果信号が入力された状態で、判定指示信号が入力されたとき、クロックの立上りエッジに応じてＳＣＬ配線Ｌｏｗショート信号を出力する。第２判定ＡＮＤ素子３６は、ＳＣＬ入力信号の信号レベルが「１」であるときに、信号レベルが「１」である比較結果信号を第３判定フリップフロップ３４に出力する。第３判定フリップフロップ３４は、信号レベルが「１」である比較結果信号が入力された状態で、判定指示信号が入力されたとき、クロックの立上りエッジに応じてＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【００４４】
図５は、故障判定回路３０による故障判定処理を示すフローチャートである。
【００４５】
故障判定回路３０は、ＳＣＬ入力信号、すなわちＳＣＬオープンドレイン信号生成回路１１１の出力端子に印加される印加信号のエッジのカウント数が「１」より大きいとき（Ｓ１０１−ＹＥＳ）、ＳＣＬ断線信号を出力する（Ｓ１０２）。故障判定回路３０は、ＳＣＬ入力信号のエッジのカウント数が「１」であるとき（Ｓ１０１−ＮＯ且つＳ１０３−ＮＯ）、いずれの警報信号も出力しない。
【００４６】
故障判定回路３０は、ＳＣＬ入力信号のエッジのカウント数が「１」より大きく（Ｓ１０３−ＹＥＳ）且つＳＣＬ入力信号の信号レベルが「０」であるとき（Ｓ１０４−ＹＥＳ）、ＳＣＬ配線Ｌｏｗショート信号を出力する。故障判定回路３０は、ＳＣＬ入力信号のエッジのカウント数が「１」より大きく（Ｓ１０３−ＹＥＳ）且つＳＣＬ入力信号の信号レベルが「１」であるとき（Ｓ１０４−ＮＯ）、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【００４７】
図６は、第１実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【００４８】
ＳＣＬの伝送路に故障が発生しないとき、ＳＣＬ出力信号が立上り遷移することに応じて、ＳＣＬ入力バッファ１１２はＨｉ−Ｚ出力するので、ＳＣＬバス１０３はＳＣＬプルアップ抵抗１０５により昇圧される。ＳＣＬバス１０３がＳＣＬプルアップ抵抗１０５により昇圧されることで、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号は立上り遷移する。ＳＣＬ入力バッファ１１２は印加信号に立上り遷移に応じてＳＣＬ入力信号を「０」から「１」に遷移させ、故障判定回路３０はＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「１」にする。故障判定回路３０は、判定指示信号が判定指示信号生成回路１０から入力されると、エッジのカウント数が「１」であるので、ＳＣＬの伝送路に故障が発生していないと判定する。
【００４９】
同様に、故障判定回路３０は、ＳＣＬ出力信号が立下り遷移することに応じたエッジのカウント数が「１」であるので、ＳＣＬの伝送路に故障が発生していないと判定する。
【００５０】
図７は、第１実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【００５１】
ＳＣＬ入力バッファ１１２は、ＳＣＬ出力信号が立上り遷移することに応じて、Ｈｉ−Ｚ出力する。ＳＣＬ入力バッファ１１２がＨｉ−Ｚ出力すると、ＳＣＬバス１０３の信号レベルが不安定になり、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号の波形に擾乱が生じる。ＳＣＬ入力信号は、印加信号の波形の擾乱に応じて「０」と「１」との間で複数回遷移され、故障判定回路３０はＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「３」にする。故障判定回路３０は、判定指示信号が判定指示信号生成回路１０から入力されると、エッジのカウント数が「３」であるので、ＳＣＬの伝送路に断線故障が発生していると判定してＳＣＬ断線信号を出力する。
【００５２】
同様に、故障判定回路３０は、ＳＣＬ出力信号が立下り遷移することに応じたエッジのカウント数が「３」であるので、ＳＣＬの伝送路に断線故障が発生していると判定してＳＣＬ断線信号を出力する。
【００５３】
図８は、第１実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【００５４】
ＳＣＬ入力バッファ１１２は、ＳＣＬ出力信号が立上り遷移することに応じてＨｉ−Ｚ出力するが、ＳＣＬの伝送路にＬｏｗショート故障が発生しているため、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号は「０」を維持する。印加信号が「０」を維持するので、エッジカウント信号は「０」から変化しない。故障判定回路３０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「０」であるので、ＳＣＬの伝送路にＬｏｗショート故障が発生していると判定する。そして、故障判定回路３０は、ＳＣＬ配線Ｌｏｗショート信号を出力する。
【００５５】
同様に、故障判定回路３０は、ＳＣＬ出力信号が立下り遷移することに応じたエッジのカウント数が「０」であり且つＳＣＬ入力信号が「０」であるので、ＳＣＬの伝送路にＬｏｗショート故障が発生していると判定する。そして、故障判定回路３０は、ＳＣＬ配線Ｌｏｗショート信号を出力する。
【００５６】
図９は、第１実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【００５７】
ＳＣＬ入力バッファ１１２は、ＳＣＬ出力信号が立上り遷移することに応じてＨｉ−Ｚ出力するが、ＳＣＬの伝送路にＨｉｇｈショート故障が発生しているため、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号は「０」を維持する。印加信号が「１」を維持するので、エッジカウント信号は「０」から変化しない。故障判定回路３０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「１」であるので、ＳＣＬの伝送路にＨｉｇｈショート故障が発生していると判定する。そして、故障判定回路３０は、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【００５８】
同様に、故障判定回路３０は、ＳＣＬ出力信号が立下り遷移することに応じたエッジのカウント数が「０」であり且つＳＣＬ入力信号が「１」であるので、ＳＣＬの伝送路にＨｉｇｈショート故障が発生していると判定する。そして、故障判定回路３０は、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【００５９】
ＳＤＡ伝送路故障判定回路２は、ＳＣＬ伝送路故障判定回路１と同様な構成を有するので、ここでは詳細な説明は省略する。
【００６０】
（第２実施形態に係る伝送装置）
図１０は、第２実施形態に係る伝送装置を有する通信システムを示す図である。
【００６１】
通信システム２００は、マスターデバイス２０１をマスターデバイス１０１の代わりに有することが通信システム１００と相違する。マスターデバイス２０１は、ＳＣＬ伝送路故障判定回路３及びＳＤＡ伝送路故障判定回路４をＳＣＬ伝送路故障判定回路１及びＳＤＡ伝送路故障判定回路２の代わりに有することがマスターデバイス１０１と相違する。ＳＣＬ伝送路故障判定回路３及びＳＤＡ伝送路故障判定回路４以外の通信システム２００の構成要素の構成及び機能は、同一符号が付された通信システム１００の構成要素の構成及び機能と同一なので、詳細な説明は省略する。
【００６２】
図１１は、ＳＣＬ伝送路故障判定回路３を示す図である。
【００６３】
ＳＣＬ伝送路故障判定回路３は、ＳＣＬ立上伝送路故障判定回路３０１と、ＳＣＬ立下伝送路故障判定回路３０２と、断線ＯＲ素子３０３と、ＬｏｗショートＯＲ素子３０４と、ＨｉｇｈショートＯＲ素子３０５とを有する。
【００６４】
ＳＣＬ立上伝送路故障判定回路３０１は、立上判定指示信号生成回路４０と、立上エッジ波形情報取得回路５０と、立上故障判定回路６０を有し、ＳＣＬ出力信号の立上りエッジに応じて、ＳＣＬの伝送路に故障が発生したか否かを判定する。ＳＣＬ立下伝送路故障判定回路３０２は、立下判定指示信号生成回路４５と、立下エッジ波形情報取得回路５５と、立下故障判定回路６５を有し、ＳＣＬ出力信号の立下りエッジに応じて、ＳＣＬの伝送路に故障が発生したか否かを判定する。
【００６５】
断線ＯＲ素子３０３は、ＳＣＬ立上伝送路故障判定回路３０１及びＳＣＬ立下伝送路故障判定回路３０２の何れか一方がＳＣＬの伝送路に断線故障が発生したと判定したときに、ＳＣＬ断線信号を出力する。ＬｏｗショートＯＲ素子３０４は、ＳＣＬ立上伝送路故障判定回路３０１及びＳＣＬ立下伝送路故障判定回路３０２の何れか一方がＳＣＬの伝送路にＬｏｗショート故障が発生したと判定したときに、ＳＣＬ配線Ｌｏｗショート信号を出力する。ＨｉｇｈショートＯＲ素子３０４は、ＳＣＬ立上伝送路故障判定回路３０１及びＳＣＬ立下伝送路故障判定回路３０２の何れか一方がＳＣＬの伝送路にＨｉｇｈショート故障が発生したと判定したときに、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【００６６】
図１２（ａ）は立上判定指示信号生成回路４０を示す図であり、図１２（ｂ）は立上エッジ波形情報取得回路５０を示す図である。
【００６７】
立上判定指示信号生成回路４０は、立上エッジ検出回路４１をエッジ検出回路１３の代わりに有することが判定指示信号生成回路１０と相違する。立上エッジ検出回路４１は、立上エッジＡＮＤ素子４１３をエッジＥＯＲ素子１３３の代わりに有することがエッジ検出回路１３と相違する。立上エッジ検出回路４１は、ＳＣＬ出力信号の立上りエッジを検出して、エッジ検出信号を出力する。
【００６８】
立上エッジ波形情報取得回路５０は、２ビットのアップカウンタ５１をアップカウンタ２１の代わりに有することがエッジ波形情報取得回路２０と相違する。立上エッジ波形情報取得回路５０は、ＳＣＬ入力バッファ１１２から出力されるＳＣＬ入力信号の波形の立上りエッジの数をカウントして、カウント数を示す立上エッジカウント信号を出力する。
【００６９】
立上故障判定回路６０は、故障判定回路３０と同一の構成を有する。
【００７０】
図１３（ａ）は立下判定指示信号生成回路４５を示す図であり、図１３（ｂ）は立下エッジ波形情報取得回路５５を示す図である。
【００７１】
立下判定指示信号生成回路４５は、立下エッジ検出回路４６をエッジ検出回路１３の代わりに有することが判定指示信号生成回路１０と相違する。立下エッジ検出回路４６は、第１エッジフリップフロップ４６１と、第２エッジフリップフロップ４６２と、立下エッジＡＮＤ素子４６３とを有する。立下エッジ検出回路４６は、ＳＣＬ出力信号の立下りエッジを検出して、エッジ検出信号を出力する。
【００７２】
立下エッジ波形情報取得回路５５は、２ビットのアップカウンタ５６をアップカウンタ２１の代わりに有することがエッジ波形情報取得回路２０と相違する。立下エッジ波形情報取得回路５５は、ＳＣＬ入力バッファ１１２から出力されるＳＣＬ入力信号の波形の立下りエッジの数をカウントして、カウント数を示す立下エッジカウント信号を出力する。
【００７３】
立下故障判定回路６５は、故障判定回路３０と同一の構成を有する。
【００７４】
図１４は、第２実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【００７５】
ＳＣＬの伝送路に故障が発生しないとき、ＳＣＬ入力信号が「０」から「１」に遷移することに応じて、立上故障判定回路６０は、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「１」にする。立上故障判定回路６０は、判定指示信号が立上判定指示信号生成回路４０から入力されると、エッジのカウント数が「１」であるので、ＳＣＬの伝送路に故障が発生していないと判定する。
【００７６】
ＳＣＬの伝送路に故障が発生しないとき、ＳＣＬ入力信号が「１」から「０」に遷移することに応じて、立下故障判定回路６５は、ＳＣＬ入力信号の立下りエッジのカウント数を示すエッジカウント信号を「１」にする。立下故障判定回路６５は、判定指示信号が立下判定指示信号生成回路４５から入力されると、エッジのカウント数が「１」であるので、ＳＣＬの伝送路に故障が発生していないと判定する。
【００７７】
図１５は、第２実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【００７８】
ＳＣＬの伝送路に断線故障が発生しているとき、ＳＣＬ入力信号は「０」と「１」との間で複数回遷移され、立上故障判定回路６０は、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「３」にする。立上故障判定回路６０は、判定指示信号が立上判定指示信号生成回路４０から入力されると、エッジのカウント数が「３」であるので、ＳＣＬの伝送路に断線故障が発生していると判定してＳＣＬ断線信号を出力する。
【００７９】
同様に、立下故障判定回路６５は、ＳＣＬ出力信号が立下り遷移することに応じたエッジのカウント数が「３」であるので、ＳＣＬの伝送路に断線故障が発生していると判定してＳＣＬ断線信号を出力する。
【００８０】
図１６は、第２実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【００８１】
ＳＣＬの伝送路にＬｏｗショート故障が発生しているとき、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号は「０」を維持するので、エッジカウント信号は「０」から変化しない。立上故障判定回路６０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「０」であるので、ＳＣＬの伝送路にＬｏｗショート故障が発生していると判定する。そして、故障判定回路６０は、ＳＣＬ配線Ｌｏｗショート信号を出力する。
【００８２】
同様に、立下故障判定回路６５は、ＳＣＬ出力信号が立下り遷移することに応じて、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「０」であるので、ＳＣＬの伝送路にＬｏｗショート故障が発生していると判定する。そして、故障判定回路６５は、ＳＣＬ配線Ｌｏｗショート信号を出力する。
【００８３】
図１７は、第２実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【００８４】
ＳＣＬの伝送路にＨｉｇｈショート故障が発生しているとき、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号は「１」を維持するので、エッジカウント信号は「０」から変化しない。立上故障判定回路６０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「１」であるので、ＳＣＬの伝送路にＨｉｇｈショート故障が発生していると判定する。そして、故障判定回路６０は、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【００８５】
同様に、立下故障判定回路６５は、ＳＣＬ出力信号が立下り遷移することに応じて、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「１」であるので、ＳＣＬの伝送路にＨｉｇｈショート故障が発生していると判定する。そして、故障判定回路６０は、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【００８６】
ＳＤＡ伝送路故障判定回路４は、ＳＣＬ伝送路故障判定回路３と同様な構成を有するので、ここでは詳細な説明は省略する。
【００８７】
（第３実施形態に係る伝送装置）
図１８は、第３実施形態に係る伝送装置を有する通信システムを示す図である。
【００８８】
通信システム３００は、マスターデバイス３０１をマスターデバイス１０１の代わりに有することが通信システム１００と相違する。マスターデバイス３０１は、ＳＣＬ伝送路故障判定回路５及びＳＤＡ伝送路故障判定回路６をＳＣＬ伝送路故障判定回路１及びＳＤＡ伝送路故障判定回路２の代わりに有することがマスターデバイス１０１と相違する。ＳＣＬ伝送路故障判定回路５及びＳＤＡ伝送路故障判定回路６以外の通信システム２００の構成要素の構成及び機能は、同一符号が付された通信システム１００の構成要素の構成及び機能と同一なので、詳細な説明は省略する。
【００８９】
図１９は、ＳＣＬ伝送路故障判定回路５を示す図である。
【００９０】
ＳＣＬ伝送路故障判定回路５は、立上判定指示信号生成回路４０と、立上エッジ波形情報取得回路５０と、故障判定回路３０とを有し、ＳＣＬ入力信号の立上りエッジに応じて、ＳＣＬの伝送路の故障の有無を判定する。立上判定指示信号生成回路４０及び立上エッジ波形情報取得回路５０の構成及び機能は、図１２（ａ）及び１２（ｂ）を参照して説明したので、ここでは詳細な説明は省略する。故障判定回路３０の構成及び機能は、図４（ｃ）を参照して説明したので、ここでは詳細な説明は省略する。
【００９１】
図２０は、第３実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【００９２】
ＳＣＬの伝送路に故障が発生しないとき、ＳＣＬ入力信号が「０」から「１」に遷移することに応じて、故障判定回路３０は、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「１」にする。故障判定回路３０は、判定指示信号が立上判定指示信号生成回路４０から入力されると、エッジのカウント数が「１」であるので、ＳＣＬの伝送路に故障が発生していないと判定する。故障判定回路３０は、ＳＣＬ入力信号が「１」から「０」に遷移するとき、故障判定処理を実行しない。
【００９３】
図２１は、第３実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【００９４】
ＳＣＬの伝送路に断線故障が発生しているとき、ＳＣＬ入力信号は「０」と「１」との間で複数回遷移され、故障判定回路３０は、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「３」にする。故障判定回路３０は、判定指示信号が立上判定指示信号生成回路４０から入力されると、エッジのカウント数が「３」であるので、ＳＣＬの伝送路に断線故障が発生していると判定してＳＣＬ断線信号を出力する。故障判定回路３０は、ＳＣＬ入力信号が「１」から「０」に遷移するとき、故障判定処理を実行しない。
【００９５】
図２２は、第３実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【００９６】
ＳＣＬの伝送路にＬｏｗショート故障が発生しているとき、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号は「０」を維持するので、エッジカウント信号は「０」から変化しない。故障判定回路３０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「０」であるので、ＳＣＬの伝送路にＬｏｗショート故障が発生していると判定する。そして、故障判定回路３０は、ＳＣＬ配線Ｌｏｗショート信号を出力する。故障判定回路３０は、ＳＣＬ入力信号が「１」から「０」に遷移するとき、故障判定処理を実行しない。
【００９７】
図２３は、第３実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【００９８】
ＳＣＬの伝送路にＨｉｇｈショート故障が発生しているとき、ＳＣＬ入力バッファ１１２の出力端子に印加される印加信号は「１」を維持するので、エッジカウント信号は「０」から変化しない。故障判定回路３０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「１」であるので、ＳＣＬの伝送路にＨｉｇｈショート故障が発生していると判定する。そして、故障判定回路３０は、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。故障判定回路３０は、ＳＣＬ入力信号が「１」から「０」に遷移するとき、故障判定処理を実行しない。
【００９９】
ＳＤＡ伝送路故障判定回路６は、ＳＣＬ伝送路故障判定回路５と同様な構成を有するので、ここでは詳細な説明は省略する。
【０１００】
（第４実施形態に係る伝送装置）
図２４は、第４実施形態に係る伝送装置を有する通信システムを示す図である。
【０１０１】
通信システム４００は、マスターデバイス４０１をマスターデバイス１０１の代わりに有することが通信システム１００と相違する。マスターデバイス４０１は、Ｉ２Ｃマスター回路４１０をＩ２Ｃマスター回路１１０に有することがマスターデバイス１０１と相違する。マスターデバイス４０１は、ＳＣＬ伝送路故障判定回路７及びＳＤＡ伝送路故障判定回路８をＳＣＬ伝送路故障判定回路１及びＳＤＡ伝送路故障判定回路２の代わりに有することがマスターデバイス１０１と相違する。Ｉ２Ｃマスター回路４１０、ＳＣＬ伝送路故障判定回路７及びＳＤＡ伝送路故障判定回路８以外の通信システム２００の構成要素の構成及び機能は、同一符号が付された通信システム１００の構成要素の構成及び機能と同一なので、詳細な説明は省略する。
【０１０２】
Ｉ２Ｃマスター回路４１０は、判定指示信号を生成し、生成した判定指示信号をＳＣＬ伝送路故障判定回路７及びＳＤＡ伝送路故障判定回路８に出力することが、Ｉ２Ｃマスター回路１１０と相違する。Ｉ２Ｃマスター回路４１０は、例えば、判定指示信号生成回路１０を内部に有してもよい。
【０１０３】
図２５は、ＳＣＬ伝送路故障判定回路７を示す図である。
【０１０４】
ＳＣＬ伝送路故障判定回路７は、判定指示信号生成回路１０を有さないことがＳＣＬ伝送路故障判定回路１と相違する。エッジ波形情報取得回路２０エッジ波形情報取得回路２０の構成及び機能は、図４（ｂ）及び４（ｃ）を参照して説明したので、ここでは詳細な説明は省略する。
【０１０５】
（第５実施形態に係る伝送装置）
図２６は、第５実施形態に係る伝送装置を有する通信システムを示す図である。
【０１０６】
通信システム５００は、マスターデバイス５０１をマスターデバイス１０１の代わりに有することが通信システム１００と相違する。マスターデバイス５０１は、Ｉ２Ｃマスター回路５１０をＩ２Ｃマスター回路１１０の代わりに有することがマスターデバイス１０１と相違する。また、マスターデバイス５０１は、ＳＣＬ伝送路故障判定回路１５及びＳＤＡ伝送路故障判定回路１６をＳＣＬ伝送路故障判定回路１及びＳＤＡ伝送路故障判定回路２の代わりに有することがマスターデバイス１０１と相違する。Ｉ２Ｃマスター回路５１０、ＳＣＬ伝送路故障判定回路１５及びＳＤＡ伝送路故障判定回路１６以外の通信システム５００の構成要素の構成及び機能は、同一符号が付された通信システム１００の構成要素の構成及び機能と同一なので、詳細な説明は省略する。
【０１０７】
Ｉ２Ｃマスター回路５１０は、判定指示信号を生成し、生成した判定指示信号をＳＣＬ伝送路故障判定回路１５及びＳＤＡ伝送路故障判定回路１６に出力することが、Ｉ２Ｃマスター回路１１０と相違する。Ｉ２Ｃマスター回路５１０は、ＳＣＬ出力信号、ＳＣＬ入力信号、ＳＤＡ出力信号及びＳＤＡ入力信号に基づいて、判定指示信号を出力するタイミングを決定する。図２７に示すように、Ｉ２Ｃマスター回路５１０は、例えば、フレームによるアドレスおよびデータの送受信が行われたのちのフレームとフレームの間の通信を行っていない時に判定指示信号を出力してもよい。
【０１０８】
図２８は、ＳＣＬ伝送路故障判定回路１５を示す図である。
【０１０９】
ＳＣＬ伝送路故障判定回路１５は、出力エッジ波形情報取得回路７０と、入力エッジ波形情報取得回路７５と、故障判定回路８０とを有する。
【０１１０】
出力エッジ波形情報取得回路７０は、Ｉ２Ｃマスター回路５１０から出力されるＳＣＬ出力信号の波形の立上りエッジ及び立下りエッジの数をカウントして、カウント数を示す出力エッジカウント信号を出力する。出力エッジカウント信号は、Ｉ２Ｃマスター回路５１０から出力される出力信号の立上りエッジ及び立下りエッジの少なくとも一方のカウント数を示す第１エッジ波形情報である。
【０１１１】
入力エッジ波形情報取得回路７５は、Ｉ２Ｃマスター回路５１０に入力されるＳＣＬ入力信号の波形の立上りエッジ及び立下りエッジの数をカウントして、カウント数を示す入力エッジカウント信号を出力する。入力エッジカウント信号は、Ｉ２Ｃマスター回路５１０に入力されるに入力信号の立上りエッジ及び立下りエッジの少なくとも一方のカウント数を示す第２エッジ波形情報である。
【０１１２】
故障判定回路８０は、出力エッジカウント信号に対応するカウント数と入力エッジカウント信号に対応するカウント数とが一致するか否かを判定する。故障判定回路８０は、出力エッジカウント信号に対応するカウント数と入力エッジカウント信号に対応するカウント数に一致しないと判定したときに、故障信号を出力する。
【０１１３】
図２９（ａ）は出力エッジ波形情報取得回路７０を示す図であり、図２９（ｂ）は入力エッジ波形情報取得回路７５を示す図であり、図２９（ｃ）は故障判定回路８０を示す図である。
【０１１４】
出力エッジ波形情報取得回路７０は、４ビットのアップカウンタ７１と、波形ＮＡＮＤ素子７２とを有する。出力エッジ波形情報取得回路７０は、ＳＣＬ出力信号の波形の立上りエッジ及び立下りエッジの数をカウントして、カウント数を示す出力エッジカウント信号を出力する。
【０１１５】
入力エッジ波形情報取得回路７５は、４ビットのアップカウンタ２１と、波形ＮＡＮＤ素子２２とを有する。エッジ波形情報取得回路２０は、ＳＣＬ入力信号の波形の立上りエッジ及び立下りエッジの数をカウントして、カウント数を示す入力エッジカウント信号を出力する。
【０１１６】
故障判定回路８０は、比較器８１を比較器３１の代わりに有することが故障判定回路３０と相違する。比較器８１以外の故障判定回路８０の構成要素の構成及び機能は、同一符号が付された故障判定回路３０の構成要素と同一なので、ここでは詳細な説明は省略する。比較器８１は、４ビットの比較器であり、出力エッジカウント信号に対応するカウント数と入力エッジカウント信号に対応するカウント数との比較結果に応じた比較結果信号を出力する。
【０１１７】
図３０は、第５実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【０１１８】
ＳＣＬの伝送路に故障が発生しないとき、出力エッジ波形情報取得回路７０は、ＳＣＬ出力信号が「１」から「０」、次いで「０」から「１」に遷移することに応じて、出力エッジカウント信号を「２」にする。一方、入力エッジ波形情報取得回路７５は、ＳＣＬ入力信号が「１」から「０」、次いで「０」から「１」に遷移することに応じて、入力エッジカウント信号を「２」にする。故障判定回路８０は、入力エッジカウント信号に対応するカウント数と出力エッジカウント信号に対応するカウント数とが一致するので、ＳＣＬの伝送路に故障が発生していないと判定する。
【０１１９】
図３１は、第５実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【０１２０】
出力エッジ波形情報取得回路７０は、ＳＣＬ出力信号が「１」から「０」、次いで「０」から「１」に遷移することに応じて、出力エッジカウント信号を「２」にする。一方、入力エッジ波形情報取得回路７５は、ＳＣＬ入力信号が「０」と「１」との間で複数回遷移され、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「１４」にする。故障判定回路８０は、入力エッジカウント信号に対応するカウント数が出力エッジカウント信号に対応するカウント数より多いので、ＳＣＬの伝送路に断線故障が発生していると判定してＳＣＬ断線信号を出力する。
【０１２１】
図３２は、第５実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【０１２２】
出力エッジ波形情報取得回路７０は、ＳＣＬ出力信号が「１」から「０」、次いで「０」から「１」に遷移することに応じて、出力エッジカウント信号を「２」にする。一方、入力エッジ波形情報取得回路７５は、ＳＣＬの伝送路にＬｏｗショート故障が発生しているため、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「０」に維持する。故障判定回路８０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「０」であるので、ＳＣＬの伝送路にＬｏｗショート故障が発生していると判定する。そして、故障判定回路８０は、ＳＣＬ配線Ｌｏｗショート信号を出力する。
【０１２３】
図３３は、第５実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【０１２４】
出力エッジ波形情報取得回路７０は、ＳＣＬ出力信号が「１」から「０」、次いで「０」から「１」に遷移することに応じて、出力エッジカウント信号を「２」にする。一方、入力エッジ波形情報取得回路７５は、ＳＣＬの伝送路にＨｉｇｈショート故障が発生しているため、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「０」に維持する。故障判定回路８０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「１」であるので、ＳＣＬの伝送路にＨｉｇｈショート故障が発生していると判定する。そして、故障判定回路８０は、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【０１２５】
ＳＤＡ伝送路故障判定回路１６は、ＳＣＬ伝送路故障判定回路１５と同様な構成を有するので、ここでは詳細な説明は省略する。
【０１２６】
（第６実施形態に係る伝送装置）
図３４は、第６実施形態に係る伝送装置を有する通信システムを示す図である。
【０１２７】
通信システム６００は、マスターデバイス６０１をマスターデバイス１０１の代わりに有することが通信システム５００と相違する。マスターデバイス６０１は、ＳＣＬ伝送路故障判定回路１７及びＳＤＡ伝送路故障判定回路１８をＳＣＬ伝送路故障判定回路１５及びＳＤＡ伝送路故障判定回路１６の代わりに有することがマスターデバイス５０１と相違する。ＳＣＬ伝送路故障判定回路１７及びＳＤＡ伝送路故障判定回路１８以外の通信システム６００の構成要素の構成及び機能は、同一符号が付された通信システム５００の構成要素の構成及び機能と同一なので、詳細な説明は省略する。
【０１２８】
図３５は、ＳＣＬ伝送路故障判定回路１７を示す図である。
【０１２９】
ＳＣＬ伝送路故障判定回路１７は、出力エッジ波形情報取得回路７３及び入力エッジ波形情報取得回路７８を出力エッジ波形情報取得回路７０及び入力エッジ波形情報取得回路７５の代わりに有することがＳＣＬ伝送路故障判定回路１５と相違する。
【０１３０】
出力エッジ波形情報取得回路７３は、Ｉ２Ｃマスター回路５１０から出力されるＳＣＬ出力信号の波形の立上りエッジの数をカウントして、カウント数を示す出力エッジカウント信号を出力する。出力エッジカウント信号は、Ｉ２Ｃマスター回路５１０から出力される出力信号の立上りエッジのカウント数を示す第１エッジ波形情報である。
【０１３１】
入力エッジ波形情報取得回路７８は、Ｉ２Ｃマスター回路５１０に入力されるＳＣＬ入力信号の波形の立上りエッジの数をカウントして、カウント数を示す入力エッジカウント信号を出力する。入力エッジカウント信号は、Ｉ２Ｃマスター回路５１０に入力されるに入力信号の立上りエッジのカウント数を示す第２エッジ波形情報である。
【０１３２】
故障判定回路８０は、出力エッジカウント信号に対応するカウント数と入力エッジカウント信号に対応するカウント数とが一致するか否かを判定する。故障判定回路８０は、出力エッジカウント信号に対応するカウント数と入力エッジカウント信号に対応するカウント数が一致しないと判定したときに、故障信号を出力する。
【０１３３】
図３６（ａ）は出力エッジ波形情報取得回路７３を示す図であり、図３６（ｂ）は入力エッジ波形情報取得回路７８を示す図である。
【０１３４】
出力エッジ波形情報取得回路７３は、４ビットのアップカウンタ７４をアップカウンタ７１の代わりに有することが出力エッジ波形情報取得回路７０と相違する。出力エッジ波形情報取得回路７３は、ＳＣＬ出力信号の波形の立上りエッジの数をカウントして、カウント数を示す出力エッジカウント信号を出力する。
【０１３５】
入力エッジ波形情報取得回路７８は、４ビットのアップカウンタ７９をアップカウンタ７７の代わりに有することが入力エッジ波形情報取得回路７５と相違する。入力エッジ波形情報取得回路７８は、ＳＣＬ入力信号の波形の立上りエッジの数をカウントして、カウント数を示す入力エッジカウント信号を出力する。
【０１３６】
図３７は、第６実施形態において、ＳＣＬの伝送路に故障が発生しないときのタイミングチャートを示す図である。
【０１３７】
ＳＣＬの伝送路に故障が発生しないとき、出力エッジ波形情報取得回路７３は、ＳＣＬ出力信号が「０」から「１」に遷移することに応じて、出力エッジカウント信号を「１」にする。一方、入力エッジ波形情報取得回路７８は、ＳＣＬ入力信号が「０」から「１」に遷移することに応じて、入力エッジカウント信号を「１」にする。故障判定回路８０は、入力エッジカウント信号に対応するカウント数と出力エッジカウント信号に対応するカウント数とが一致するので、ＳＣＬの伝送路に故障が発生していないと判定する。
【０１３８】
図３８は、第６実施形態において、ＳＣＬの伝送路に断線故障が発生したときのタイミングチャートを示す図である。
【０１３９】
出力エッジ波形情報取得回路７３は、ＳＣＬ出力信号が「０」から「１」に遷移することに応じて、出力エッジカウント信号を「１」にする。一方、入力エッジ波形情報取得回路７８は、ＳＣＬ入力信号が「０」と「１」との間で複数回遷移され、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「７」にする。故障判定回路８０は、入力エッジカウント信号に対応するカウント数が出力エッジカウント信号に対応するカウント数より多いので、ＳＣＬの伝送路に断線故障が発生していると判定して断線信号を出力する。
【０１４０】
図３９は、第６実施形態において、ＳＣＬの伝送路にＬｏｗショート故障が発生したときのタイミングチャートを示す図である。
【０１４１】
出力エッジ波形情報取得回路７３は、ＳＣＬ出力信号が「０」から「１」に遷移することに応じて、出力エッジカウント信号を「１」にする。一方、入力エッジ波形情報取得回路７８は、ＳＣＬの伝送路にＬｏｗショート故障が発生しているため、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「０」に維持する。故障判定回路８０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「０」であるので、ＳＣＬの伝送路にＬｏｗショート故障が発生していると判定する。そして、故障判定回路８０は、ＳＣＬ配線Ｌｏｗショート信号を出力する。
【０１４２】
図４０は、第６実施形態において、ＳＣＬの伝送路にＨｉｇｈショート故障が発生したときのタイミングチャートを示す図である。
【０１４３】
出力エッジ波形情報取得回路７３は、ＳＣＬ出力信号が「０」から「１」に遷移することに応じて、出力エッジカウント信号を「１」にする。一方、入力エッジ波形情報取得回路７８は、ＳＣＬの伝送路にＨｉｇｈショート故障が発生しているため、ＳＣＬ入力信号の立上りエッジのカウント数を示すエッジカウント信号を「０」に維持する。故障判定回路８０は、エッジのカウント数が「０」であり且つＳＣＬ入力信号が「１」であるので、ＳＣＬの伝送路にＨｉｇｈショート故障が発生していると判定する。そして、故障判定回路８０は、ＳＣＬ配線Ｈｉｇｈショート信号を出力する。
【０１４４】
ＳＤＡ伝送路故障判定回路１８は、ＳＣＬ伝送路故障判定回路１７と同様な構成を有するので、ここでは詳細な説明は省略する。
【０１４５】
（実施形態に係る伝送装置の作用効果）
実施形態に係る伝送装置は、オープンドレイン出力された信号が送受信される通信方式において、オープンドレイン出力したときの伝送路の信号の状態に基づいて、伝送路の故障の有無を判定することで、伝送路の故障を検出することができる。
【０１４６】
また、実施形態に係る伝送装置は、信号をオープンドレイン出力する出力端子に印加される印加信号の変化エッジの波形を示すエッジ波形情報を使用するので、故障検出専用の信号を生成することなく伝送路の故障の有無を判定することができる。
【０１４７】
また、第１〜第４実施形態に係る伝送装置は、オープンドレイン出力する出力端子に印加される印加信号の変化エッジの数をカウントすることで伝送路の故障の有無を判定するので、故障判定回路の回路構成を簡明にできる。
【０１４８】
また、第５〜第６実施形態に係る伝送装置は、伝送装置が送受信する信号の変化エッジの数をカウントすることで伝送路の故障の有無を判定することで、第１〜第４実施形態に係る伝送装置よりも故障判定処理を実行する周期を長くすることができる。第５〜第６実施形態に係る伝送装置は、第１〜第４実施形態に係る伝送装置よりも故障判定処理を実行する周期を長くできるので、第１〜第４実施形態に係る伝送装置よりも故障判定処理による消費電力を低減できる。
【０１４９】
（実施形態に係る伝送装置の変形例）
説明された実施形態に係る伝送装置では、伝送路故障判定回路はマスターデバイスに搭載されるが、実施形態に係る伝送装置では、伝送路故障判定回路はマスターデバイスに搭載されなくてもよい。しかしながら、伝送路故障判定回路をマスターデバイスに搭載しないとき、伝送路故障判定回路とマスターデバイスとの間の伝送路の故障と、ＳＣＬ及びＳＤＡの伝送路の故障との何れかであるかの判断が難しい。したがって、伝送路故障判定回路は、マスターデバイスに搭載されることが好ましい。
【０１５０】
また、実施形態に係る伝送装置に搭載される回路は、説明された実施形態に係る伝送装置に搭載される回路に限定されない。例えば、故障判定回路３０は、故障判定回路３０と同一の動作を実現する他の回路としてもよい。
【０１５１】
図４１は、故障判定回路３０の変形例を示す図である。
【０１５２】
故障判定回路３７は、第３判定ＮＡＮＤ素子３８を比較器３１の代わりに有することが故障判定回路３０と相違する。第１判定フリップフロップ３２のデータ入力端子は、エッジカウント信号の上位ビットが入力される。
【符号の説明】
【０１５３】
１、３、５、７、１５、１７    ＳＣＬ伝送路故障判定回路
２、４、６、８、１６、１８    ＳＤＡ伝送路故障判定回路
１０    判定指示信号生成回路
２０、    エッジ波形情報取得回路
３０、    故障判定回路
４０    立上判定指示信号生成回路
４５    立下判定指示信号生成回路
５０    立上エッジ波形情報取得回路
５５    立下エッジ波形情報取得回路
６０    立上故障判定回路
６５    立下故障判定回路
７０、７３    出力エッジ波形情報取得回路
７５、７８    入力エッジ波形情報取得回路
１０１、２０１、３０１、４０１、５０１、６０１    マスターデバイス（伝送装置）
１１０    Ｉ２Ｃマスター回路（論理回路）
１１１    オープンドレイン信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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