(57)【要約】【課題】高エネルギーのフォトン又は荷電粒子を検出できる検査システムを提供する。【解決手段】短波長光及び荷電粒子の画像センサは、半導体膜と、半導体膜の一表面上に形成された回路素子と、半導体膜の他の表面上の純粋ボロン層とを有する。この画像センサは、高フラックスでの複数年の連続使用を行っても、高効率及び良好な安定度を有する。画像センサは、ＣＣＤ（電荷結合素子）又はＣＭＯＳ（相補型金属酸化物半導体）技術を用いて製造し得る。画像センサは、二次元のエリアセンサ又は一次元のアレイセンサであり得る。画像センサは、電子衝撃型画像センサ内及び／又は検査システム内に含まれ得る。【選択図】図３Ｇ
2019080070.tif 000002
【特許請求の範囲】
【請求項１】
サンプルを検査するシステムであって、前記システムは、
それぞれ照光源により発生される光を前記サンプルに導くよう構成される、第１及び第２の照光リレーと、
前記サンプルからの第１の光出力を、前記第１の光出力が前記第１のチャネル照光リレーにより導かれる前記光に対応する場合に、第１のチャネルの画像モードリレーに導くように構成され、前記サンプルからの第２の光出力を、前記第２の光出力が前記第２のチャネル照光リレーにより導かれる前記光に対応する場合に、第２のチャネルの画像モードリレーに導くように構成される、画像リレー光学部品と、
前記第１のチャネルの画像モードリレーからの前記第１の光出力及び前記第２のチャネルの画像モードリレーからの前記第２の光出力を受けるように構成される画像センサであって、前記画像センサは、エピタキシャルシリコン膜上に２次元アレイで配置される画素を含む画像領域であって、前記エピタキシャルシリコン膜は、前記エピタキシャルシリコン膜の第１の表面上に形成された回路素子と、前記エピタキシャルシリコン膜の反対側の第２の表面上に配置された純粋ボロン層とを含む、画像領域と、前記画像領域の第１の側に配置された第１の読出し回路と、前記画像領域の第２の側に配置された第２の読出し回路と、を含む画像センサと、
を有し、
前記システムが、前記第１の読出し回路が前記第１のチャネルの画像モードリレーにより前記画像領域に導かれる前記第１の光出力に対応する画素からの電荷を読み出し、前記第２の読出し回路が前記第２のチャネルの画像モードリレーにより前記画像領域に導かれる前記第２の光出力に対応する画素からの電荷を読み出すように構成される、検査システム。
【請求項２】
前記第１照光リレー及び前記第１のチャネルの画像モードリレーは、前記画像リレー光学部品により前記第１のチャネルの画像モードリレーに導かれる前記第１の光出力が前記サンプルから反射された前記光の第１の部分を含む、ように構成され、
前記第２照光リレー及び前記第２のチャネルの画像モードリレーは、前記画像リレー光学部品により前記第２のチャネルの画像モードリレーに導かれる前記第２の光出力が前記サンプルを通って伝送される前記光の第２の部分を含むように構成される、請求項１に記載の検査システム。
【請求項３】
前記画像領域は、第１の側部領域内に配置された第１の複数の前記画素と、第２の側部領域内に配置された第２の複数の前記画素と、を含み、
前記画像センサは、前記第１の読出し回路が前記第１の複数の前記画素の電荷を読み出し、前記第２の読出し回路が前記第２の複数の前記画素の電荷を読み出すように構成される、請求項１に記載の検査システム。
【請求項４】
前記画像センサの各画素は、ｐ型シリコン層とｎ型シリコン層とを含み、前記回路素子は、前記ｎ型シリコン層上に形成される、請求項１に記載の検査システム。
【請求項５】
サンプルを検査する検査システムであって、
光を生成するよう構成される照光源と、
対物レンズを含む光学部品であって、前記光学部品は、前記照光源により生成された前記光を前記サンプル上に導いてフォーカスするように構成される、該光学部品と、
前記サンプルから再度導かれた前記光の一部分を受けるように構成される検出器と、を有し、
前記光学部品は、前記再度導かれた光を前記検出器上に集光し、導き、及び、フォーカスするように更に構成され、
前記検出器は、画像センサのアレイを含み、前記画像センサのアレイ中の少なくとも１つの画像センサは、半導体膜を含み、前記半導体膜は、エピタキシャル層を備え、互いに反対側の第１の表面と第２の表面を有し、前記半導体膜の前記第１の表面上に形成された回路素子と、前記半導体膜の前記第２の表面上に形成された純粋ボロン層とを含み、ボロンの一部は前記第２の表面を通って前記エピタキシャル層内に拡散される、検査システム。
【請求項６】
前記画像センサのアレイは、間隔を開けて配置された画像センサの第１の行と、間隔を開けて配置された画像センサの第２の行と、を含み、
前記第１の行は、前記第２の行に対してオフセットされており、これにより、前記第１の行の第１の画像センサが前記第２の行の第２及び第３の画像センサを隔てる空間と整列されている、請求項５に記載の検査システム。
【請求項７】
前記第１のセンサの幅は、前記第２及び第３の画像センサを隔てる空間以上である、請求項６に記載の検査システム。
【請求項８】
前記少なくとも１つの画像センサは更に、前記ボロン層上に堆積された反射防止被覆を備える、請求項５に記載の検査システム。
【請求項９】
前記照光源は、レーザ励起プラズマ光源を備える、請求項５に記載の検査システム。
【請求項１０】
検査システムであって、
光を生成するよう構成される照光源と、
対物レンズを含む光学部品であって、前記光学部品は、前記照光源により生成された前記光をサンプルの線状の領域上に導いてフォーカスするように構成される、該光学部品と、
前記サンプルの前記線状の領域から再度導かれた前記光の一部分を受けるように構成される検出器と、を有し、
前記光学部品は、前記再度導かれた光を前記検出器上に集光し、導き、及び、フォーカスするように更に構成され、
前記検出器は、画像センサを含み、前記画像センサは、半導体膜を含み、前記半導体膜は、互いに反対側の第１の表面と第２の表面を有するエピタキシャル層を備え、前記エピタキシャル層の前記第１の表面上に形成された回路素子と、前記エピタキシャル層の前記第２の表面上に形成された純粋ボロン層とを含み、ボロンの一部は前記第２の表面を通って前記エピタキシャル層内に拡散される、検査システム。
【請求項１１】
前記画像センサは、ラインセンサを含む、請求項１０に記載の検査システム。
【請求項１２】
前記ラインセンサは、電子衝撃型ラインセンサを含む、請求項１１に記載の検査システム。
【請求項１３】
検査システムであって、
光を生成するよう構成される照光源と、
対物レンズを含む光学部品であって、前記光学部品は、前記照光源により生成された前記光をサンプル上の複数のスポット型領域に導いてフォーカスするように構成される、該光学部品と、
前記サンプルの前記スポット型領域から再度導かれた前記光の一部分を受けるように構成される検出器と、を有し、
前記光学部品は、前記再度導かれた光を前記検出器上に集光し、導き、及び、フォーカスするように更に構成され、
前記検出器は、画像センサを含み、前記画像センサは、半導体膜を含み、前記半導体膜は、エピタキシャル層を備え、互いに反対側の第１の表面と第２の表面を有し、前記第１の表面上に形成された回路素子と、前記第２の表面上に形成された純粋ボロン層とを含み、ボロンの一部は前記第２の表面を通って前記エピタキシャル層内に拡散される、検査システム。
【請求項１４】
前記画像センサは、２次元アレイセンサを含む、請求項１３に記載の検査システム。
【請求項１５】
前記画像センサは、電子衝撃型２次元アレイセンサを含む、請求項１３に記載の検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、Ｃｈｅｒｎらによる２０１２年４月１０日に出願された「マスク及びウエハ検査におけるＥＵＶ及びＶＵＶ用純粋ボロン被覆を有する裏面照射ＣＣＤ」（“ＢＡＣＫ−ＩＬＬＵＭＩＮＡＴＥＤ  ＣＣＤ  ＷＩＴＨ  ＰＵＲＥ−ＢＯＲＯＮ  ＣＯＡＴＩＮＧ  ＦＯＲ  ＥＵＶ  ＡＮＤ  ＶＵＶ  ＡＰＰＬＩＣＡＴＩＯＮ  ＩＮ  ＭＡＳＫ  ＡＮＤ  ＷＡＦＥＲ  ＩＮＳＰＥＣＴＩＯＮ”）と題する米国仮特許出願第６１／６２２，２９５号、及び、Ｃｈｕａｎｇらによる２０１２年６月１２日に出願された「電子衝撃型ＣＣＤ検出器を用いた電子衝撃型ＣＣＤ及び検査システム」（“ＥＬＥＣＴＲＯＮ−ＢＯＭＢＡＲＤＥＤ  ＣＣＤ  ＡＮＤ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭＳ  ＵＳＩＮＧ  ＥＬＥＣＴＲＯＮ−ＢＯＭＢＡＲＤＥＤ  ＣＣＤ  ＤＥＴＥＣＴＯＲＳ”）と題する米国仮特許出願第６１／６５８，７５８号に基づく優先権を主張し、これらは双方とも、参照により本書に組み込まれる。
【０００２】
また、本出願は、Ｃｈｕａｎｇらにより２０１１年１２月１２日に出願された「ＥＢＣＣＤ検出器を用いた電子衝撃型電荷結合素子及び検査システム」（“ＥＬＥＣＴＲＯＮ−ＢＯＭＢＡＲＤＥＤ  ＣＨＡＲＧＥ−ＣＯＵＰＬＥＤ  ＤＥＶＩＣＥ  ＡＮＤ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭＳ  ＵＳＩＮＧ  ＥＢＣＣＤ  ＤＥＴＥＣＴＯＲＳ”）と題する米国仮特許出願第６１／５６９，６１１号に基づく優先権を主張するＣｈｕａｎｇらにより２０１２年１２月１０日に出願された「ＥＢＣＣＤ検出器を用いた電子衝撃型電荷結合素子及び検査システム」（“ＥＬＥＣＴＲＯＮ−ＢＯＭＢＡＲＤＥＤ  ＣＨＡＲＧＥ−ＣＯＵＰＬＥＤ  ＤＥＶＩＣＥ  ＡＮＤ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭＳ  ＵＳＩＮＧ  ＥＢＣＣＤ  ＤＥＴＥＣＴＯＲＳ”）と題する米国特許出願第１３／７１０，３１５号に関する。また、本出願は、Ｂｒｏｗｎらにより２０１２年１２月１０日に出願された「パルス照射を用いた動画の高速取得方法及び装置」（“ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＨＩＧＨ  ＳＰＥＥＤ  ＡＣＱＵＩＳＩＴＩＯＮ  ＯＦ  ＭＯＶＩＮＧ  ＩＭＡＧＥＳ  ＵＳＩＮＧ  ＰＵＬＳＥＤ  ＩＬＬＵＭＩＮＡＴＩＯＮ”）と題する米国仮特許出願第６１／７３５，４２７号に関する。これら全ての出願は、参照により本書に組み込まれる。
【０００３】
本出願は、深紫外（ＤＵＶ）、真空紫外（ＶＵＶ）及び極紫外（ＥＵＶ）波長の放射を感知するのに適する画像センサ及びこのような画像センサを作製する方法に関する。センサのいくつかの実施形態は、電子及び他の荷電粒子を感知するのに適している。これらセンサの全ては、フォトマスク、レチクル又はウエハ検査システムにおける使用に適している。
【背景技術】
【０００４】
集積回路、フォトマスク、レチクル、太陽電池、電荷結合デバイス等の従来に無いより小さい構造を解像するとともに、それらの構造サイズと同程度か又はより小さいサイズを有する欠陥を検出するため、集積回路産業は、ますます高い解像度を有する検査ツールを必要とする。
【０００５】
短波長、例えば、約２５０ｎｍより短い波長で動作する検査システムは、このような分解能を多くの場合、提供することができる。その他の場合、電子又は他の荷電粒子、例えば、ヘリウム（Ｈｅ）核（すなわち、α粒子）等が使用され得る。具体的には、フォトマスク又はレチクル検査に対して、リソグラフィで用いられる波長と同一又はこれに近い波長、すなわち、現世代リソグラフィの１９３．４ｎｍに近い波長及び将来のＥＵＶリソグラフィの１３．５ｎｍに近い波長を用いて検査を行うことが望ましく、それは、パターンによって生じる検査光の位相シフトがリソグラフィの間に生じる位相シフトと同一又は非常に近いからである。半導体のパターニングされたウエハを検査するために、近紫外、ＤＵＶ及び／又はＶＵＶの範囲の波長を含む波長範囲等の比較的広い波長範囲に亘って動作する検査システムは有利であり得るが、それは、広い波長範囲が、個々の波長で反射率に大きな変化を生じさせ得る層の厚さ又はパターン寸法の小さな変化に対する敏感性を減少させ得るからである。
【０００６】
フォトマスク、レチクル及び半導体ウエハ上の小さな欠陥又は粒子を検出するため、高い信号対雑音比が必要とされる。検出されるフォトン数の統計的変動（ポアソンノイズ）が、信号対雑音比の基本的な限界であることから、高速での検査の場合に高い信号対雑音比を確実にするためには、高いフォトン又は粒子フラックス密度が必要である。多くの場合、画素当たり約１００，０００以上のフォトンが必要である。検査システムは、通常、ほんの短い停止だけで１日当たり２４時間使用されるので、検出器は、ほんの数ヵ月の稼働の後でも、大量の放射に曝される。
【０００７】
２５０ｎｍの真空波長のフォトンは、約５ｅＶのエネルギーを有する。二酸化シリコンのバンドギャップは、約１０ｅＶである。このような波長のフォトンは、二酸化シリコンにより吸収されないように思われるが、シリコン表面で成長した二酸化シリコンは、二酸化シリコン構造がシリコン結晶の構造と完全に整合できないので、シリコンとの界面に必ずある程度のダングリングボンドを有する。更に、二酸化シリコンはアモルファスであるので、ダングリングボンドがおそらく材料内にも存在する。実際、深紫外波長、特に約２５０ｎｍより短い波長を有するフォトンを吸収し得る無視できない密度の欠陥及び不純物が、酸化物内のみならず下地の半導体との界面にも存在するだろう。更に、高い放射フラックス密度の下では、２つの高エネルギーのフォトンが非常に短い時間間隔（ナノ秒又はピコ秒）内に同じ位置の近くに到達する場合があり、これが、高速で連続する２つの吸収事象又は２フォトン吸収により、二酸化シリコンの伝導帯に励起した電子を生じさせ得る。ＥＵＶフォトンは非常に高いエネルギー（波長１３．５ｎｍは、９２ｅＶに近いフォトンエネルギーに対応する）を有しており、シリコン−酸素結合を切断するのみならず、酸化物中の欠陥及び汚染物質と強く相互作用することができる。電子及び荷電粒子検出器は、通常、数百ｅＶ又はそれ以上のエネルギーを有する電子又は荷電粒子を検出しなければならない。１０ｅＶより大きいエネルギーは、シリコン−酸素結合を容易に切断することができる。
【０００８】
上記のように、高エネルギーのフォトン及び粒子は、二酸化ケイ素層中で結合を切断し、原子をイオン化し得る。二酸化シリコンは良い絶縁体であるため、二酸化シリコン中に生成する自由電子は、再結合までにミリ秒又はより長い寿命を有し得る。これらの電子の一部は、半導体材料に移動し得る。これらの電子は、二酸化シリコン内及び二酸化シリコンと半導体との間に電界を発生させる。これらの電界は、フォトンの吸収によって半導体中に生成された電子を半導体の表面に移動させて、再結合させ、それにより、信号の喪失と検出器の量子効率の低下を招来させる。新しい自由電荷が、それらが再結合するのと同じ速度又はそれ以上の速度で生成するため、装置のほぼ連続的な使用は、検出器の回復のための時間がほとんど無いか又はゼロになり得ることを意味する。
【０００９】
高エネルギーの粒子及びフォトンは、二酸化シリコンに不可逆変化を生じさせ得る。このような変化は、二酸化シリコン中での原子の結合の再構成又は小原子の移動を含み得る。通常、室温近くから約５０°Ｃまでの範囲である検出器の通常の動作温度では、これらの変化は回復しないだろう。特に、ＥＵＶ検出器として用いられる従来のシリコンフォトダイオードは、使用により効率が劣化することが知られている。
【００１０】
半導体検出器の表面上の二酸化シリコン層は、低エネルギー（約２ｋＶ未満の）電子のためのこれら検出器の効率を大きく低下させる。一部の低エネルギー電子は、二酸化シリコンによって吸収され、それにより、二酸化シリコンを荷電させ、以降に到着する電子を偏向させる。露出したシリコン表面上に常に自然酸化物が生成するので、シリコン検出器は、その表面上にいくらかの酸化物を必然的に有する。半導体の表面上での（酸化物の代わりの）代替的な誘電材料の成長又は堆積は、二酸化シリコンと半導体の界面における、ずっとより高い密度の欠陥状態を生じさせる。これらの欠陥は、特に半導体の表面の近くで吸収されるフォトン又は荷電粒子に対して、検出器の量子効率を低下させる。
【００１１】
ＥＵＶセンサの劣化の更なる原因は、ＥＵＶシステムでは、画像センサ及び光学要素の表面を含むＥＵＶ放射に曝露されるあらゆる表面上に、カーボンの薄層が経時的に堆積することである。このカーボン層は、厚くなるにつれて、ＥＵＶ放射を吸収し、センサの感度を低下させ、光経路内の光学要素の反射率を低下させる。ＥＵＶシステムでは、ＥＵＶに曝される全ての表面は、カーボンを除去するために定期的にクリーニングされる。このクリーニングは、通常、活性化水素（原子状水素及び水素ラジカルの混合物）を用いて行われ、これは、カーボンの除去に非常に有効である。しかし、水素ラジカルは、シリコン検出器の表面上の酸化物に影響し、それらセンサの性能の劣化も引き起こし得る。
【００１２】
ＥＵＶ及び／又は電子を検出するのに適するダイオード検出器は、当該技術分野で知られている。例示的なダイオード検出器は、２０１２年３月２０日にＮｉｈｔｉａｎｏｖに発行された米国特許第８，１３８，４８５号、２００９年９月８日にＮｉｈｔｉａｎｏｖに発行された米国特許第７，５８６，１０８号、２０１２年１０月２５日に公開された米国特許出願公開第２０１２／０２６８７２２号（Ｎｉｈｔｉａｎｏｖにより出願）及び２０１１年７月１４日に公開された米国特許出願公開第２０１１／０１６９１１６号（Ｎａｎｖｅｒにより出願）に記載されている。これらのダイオード検出器は、シリコン表面の直上にボロンの薄い（１ｎｍ〜２０ｎｍ）層を含む。米国特許出願公開第２０１１／０１６９１１６号は更に、このような検出器の表面上の金属導体の目の粗いメッシュを記載する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第８，１３８，４８５号
【特許文献２】米国特許第７，５８６，１０８号
【特許文献３】米国特許出願公開第２０１２／０２６８７２２号
【特許文献４】米国特許出願公開第２０１１／０１６９１１６号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
これらの先行技術の検出器は、上部（光又は電子入射）表面上に形成された接点を有する。照光面上に接点及び導体を有することの欠点は、高い検出器効率を維持しつつ、多数（数千又は数１００万）の検出素子（画素）を有する検出器を形成することが不可能であることである。各検出器素子は、複数の制御信号を必要とし、これらは、通常、他の検出器素子と共有される。１００，０００電子以上のフルウェルキャパシティーでは、検出器素子の寸法は、通常約１０μｍ〜２０μｍの範囲であり得る。表面の領域の相当な割合を被覆することなく、これらの制御信号を互いに接続し、かつ、回路を駆動する、何百又は何千もの相互接続を作製することは、不可能である。ＤＵＶ、ＶＵＶ及びＥＵＶフォトン並びに低エネルギー粒子は、金属及びポリシリコン等の導体の層を貫通しないので、これらの導体によって被覆される領域は、感度が低く、又は感度がゼロである。
【００１５】
従って、上記の不利を克服しつつ、高エネルギーのフォトン又は荷電粒子を検出できる画像センサに対する必要性が生じる。
【課題を解決するための手段】
【００１６】
高い量子効率を有するＤＵＶ、ＶＵＶ及び／又はＥＵＶ放射及び／又は荷電粒子を撮像するための画像センサを製造する方法が記載される。これらの方法に従って製造された画像センサは、高フラックスのＤＵＶ、ＶＵＶ、ＥＵＶ及び／又は荷電粒子の下で長寿命動作が可能である。これらの方法は、半導体（好ましくは、シリコン）ウエハ上の層内に、光感知能動及び／又は受動回路素子を形成する処理ステップを含む。
【００１７】
画像センサを製造する例示的な方法は、基板上にエピタキシャル層を形成するステップと、エピタキシャル層上にゲート層を形成するステップであって、ゲート層は、二酸化シリコン及び窒化シリコン等の誘電材料の１つ以上の層を備える、該ステップと、ポリシリコン及び誘電材料を有するが金属膜又は金属相互接続は備えないゲート層上に、回路素子を形成するステップと、薄化された基板（ここでは膜ともいう）を作り出し、エピタキシャル層の少なくとも部分を露出させるように基板を薄化するステップと、エピタキシャル層の露出部分上に純粋ボロン層を直接形成するステップと、を有する。本書の用法では、「回路素子」の用語は、電荷結合デバイス及びフォトダイオード等の感光デバイス、及び、トランジスタ、ダイオード、抵抗器及びコンデンサ等の他の半導体装置、及び、これらの間の相互接続部（しばしば相互接続と呼ばれる）を称する。この第１の例示的な実施形態では、ボロン堆積の前に形成される回路素子は、いかなる金属相互接続も含まない。これらの回路素子は、これらに限定されないが、フォトリソグラフィ、堆積、エッチング、イオンインプラント（イオン注入法）及びアニールを含む標準的な半導体製造工程を用いて形成される。サンプル（例えば、ウエハ）の薄化は、化学エッチング及び／又は研磨を用いて実施され得る。とりわけ、この薄化により、裏側表面に入射する光に対する画像センサの感度が増加され得る。反射防止被覆又は導電被覆が、ボロン層上に形成され得る。この反射防止又は導電被覆は、画像センサへの所望の波長の伝送を増加させ、及び／又は、画像センサを保護し得る。一実施形態では、基板の薄化の後で、ボロン層の形成の前に、エピタキシャル層の少なくとも１つの露出部分がドーピングされ得る。ボロン層が裏側表面上に堆積された後に、金属相互接続の形成を含め、前側表面上の回路が完成され得る。
【００１８】
画像センサを製造する他の方法は、基板上にエピタキシャル層を形成するステップと、その後、エピタキシャル層上に回路素子を形成するステップとを含む。このステップは、金属相互接続の形成を含み得る。ハンドリングウエハ又は保護層のどちらかが、回路素子上に形成され得る。その後、エピタキシャル層の少なくとも一部を露出させるように基板が薄化される。上記のように、この薄化は、裏側表面に入射する光に対する画像センサの感度を増加させ得る。純粋ボロン層は、薄化プロセスで露出されたエピタキシャル層の表面上に形成される。反射防止被覆又は導電被覆は、ボロン層上に形成され得る。この反射防止又は導電被覆は、画像センサへの所望の波長の伝送を増加させ、及び／又は、画像センサを保護し得る。
【００１９】
ＤＵＶ、ＶＵＶ及び／又はＥＵＶ放射及び／又は荷電粒子のための高い量子効率及び長寿命動作を有する画像センサが記述される。これらの画像センサは、裏側から薄化されるため、これらは、画像センサの裏側に入射する放射又は荷電粒子に非常に敏感である（ここで、画像センサは、裏面照光される）。エピタキシャル層の裏側表面上に直接堆積されるのは、高純度アモルファスボロンの薄い（例えば約２ｎｍと約２０ｎｍとの間の厚さ）層である。いくつかの実施形態では、材料の追加の層がボロン上に被覆され得る。画像センサへの所望の波長の伝送を増加させ、及び／又は、画像センサを保護するために、各層の厚み及び材料が選択され得る。
【００２０】
本書に記載される画像センサは、ＣＣＤ（電荷結合デバイス）又はＣＭＯＳ（相補型金属酸化物半導体）技術を用いて製造され得る。画像センサは、二次元のエリアセンサ又は一次元のアレイセンサであり得る。
【００２１】
電子衝撃型画像センサが、本書に記載される。電子衝撃型画像センサは、フォトン又は荷電粒子を吸収したときに電子を放出する光電陰極を含む。放出された電子は、ＣＣＤ画像センサ又はＣＭＯＳ画像センサ等の固体画像センサの方へと加速される。画像センサは、上記のように、薄化された基板上に直接堆積された純粋ボロン層を含み、従って、これに衝突するほとんど全ての電子がデバイスを貫通することが確実になる。この高レベルの貫通により、電子衝撃型画像センサは、低い加速電圧（例えば、２ｋＶ未満又は１ｋＶ未満等の加速電圧）を用いることが可能になり、それによって、より良好な画像分解能及びより長いセンサ寿命を実現する。
【００２２】
サンプルを検査するためのシステムもまた記載される。このシステムは、サンプルを照光するための光源及び２つの照光リレーを含む。画像リレー光学部品は、サンプルの光の出力、すなわち、反射及び／又は伝送を、光の出力が第１のチャネルの照光リレーに対応するときは第１のチャネルの画像モードリレーへ、光の出力が第２のチャネルの照光リレーに対応するときは第２のチャネルの画像モードリレーに導くように構成される。センサは、第１のチャネルの画像モードリレー及び第２のチャネルの画像モードリレーのリレー出力を受けるように構成される。センサは、半導体膜を含み、ここで、回路素子は、この膜の一表面上に形成され、この膜の反対表面上にはボロン層が堆積される。この構成では、センサは、同じサンプルの２つの画像を同時に検出することができる。
【００２３】
例示的な検査システムもまた記載される。この検査システムは、光源、光学部品及び検出器を含む。光学部品は、光源からサンプル上へ放射を導き、フォーカスするように構成される。検出器は、サンプルからの反射又は散乱された光を受けるように構成され、ここで、光学部品は、検出器上に反射又は散乱された光を集光し、導き、及び、フォーカスするように更に構成される。検出器は、１つ以上の画像センサを含み得る。少なくとも、１つの画像センサは、半導体膜を含み、ここで、半導体膜は、半導体膜の一表面上に形成された回路素子を含み、ボロン層は、半導体膜の反対表面上に堆積される。
【図面の簡単な説明】
【００２４】
【図１】画像センサを製造する例示的な方法を示す。
【図２】画像センサを製造する代替的な例示的な技術１２０を示す。
【図３Ａ】図１に関して記述される方法に従ったウエハの例示的な断面を示す。
【図３Ｂ】図１に関して記述される方法に従ったウエハの例示的な断面を示す。
【図３Ｃ】図１に関して記述される方法に従ったウエハの例示的な断面を示す。
【図３Ｄ】図１に関して記述される方法に従ったウエハの例示的な断面を示す。
【図３Ｅ】図１に関して記述される方法に従ったウエハの例示的な断面を示す。
【図３Ｆ】図１に関して記述される方法に従ったウエハの例示的な断面を示す。
【図３Ｇ】図１に関して記述される方法に従ったウエハの例示的な断面を示す。
【図４Ａ】図２を参照して記述される方法に従ったウエハの例示的な断面を示す。
【図４Ｂ】図２を参照して記述される方法に従ったウエハの例示的な断面を示す。
【図４Ｃ】図２を参照して記述される方法に従ったウエハの例示的な断面を示す。
【図４Ｄ】図２を参照して記述される方法に従ったウエハの例示的な断面を示す。
【図４Ｅ】図２を参照して記述される方法に従ったウエハの例示的な断面を示す。
【図４Ｆ】図２を参照して記述される方法に従ったウエハの例示的な断面を示す。
【図４Ｇ】図２を参照して記述される方法に従ったウエハの例示的な断面を示す。
【図５】例示的な電子衝撃型画像センサシステムを示す。
【図６】本書に記述されるＣＣＤを組み込んだ任意の画像センサのクロック信号に対する例示的な駆動電圧を示す。
【図７Ａ】２組の読出し回路を含む例示的なスプリット読出し画像センサを示す。
【図７Ｂ】それぞれが複数のゲートを有するゲート電極の組を駆動する複数のＣＣＤドライバを示す。
【図８】１つのセンサ上で画像又は信号の２つのチャネルを同時に検出することが可能な、レチクル、フォトマスク又はウエハ検査システムを示す。
【図９】画像センサ、シリコンインターポーザ及び他の電子機器を組み込んだ例示的な検出器アセンブリを示す。
【図１０】複数の時間遅延積分（ＴＤＩ）センサモジュールを含む例示的なセンサモジュールアレイを示す。
【図１１】ウエハ、レチクル又はフォトマスク等のサンプルを計測するように構成される例示的な検査システムを示す。
【発明を実施するための形態】
【００２５】
図１は、画像センサを製造するための例示的な技術１００を示す。ステップ１０１では、リソグラフィ、堆積、イオンインプラント、アニール及びエッチング等の標準的な半導体処理ステップを用いて、回路素子が形成され得る。また、ステップ１０１の間に、ＣＣＤ及び／又はＣＭＯＳセンサ素子及びデバイスも形成され得る。これらの回路素子は、ウエハの前表面上のエピタキシャル層中に形成され、従って、前側回路素子とも呼ばれる。好適な実施形態では、エピタキシャル（エピ）層は、厚さ約２０μｍ〜４０μｍである。好適な実施形態では、エピ層及び基板の双方は、ｐ型ドーパント（例えば、ボロン）でドーピングされるが、しかし、バルクウエハ（以下及び図において、ｐ＋ドーピングと称する）よりも、エピ層は非常に低いドーパント濃度（以下及び図において、ｐ−ドーピングと称する）を有している。典型的には、エピタキシャル層の抵抗率は、約１０〜１００Ωｃｍであり、基板の抵抗率は、約０．０１Ωｃｍ未満である。ポリシリコン相互接続がステップ１０１で形成され得るが、金属が後続の高温処理ステップで損傷を受けるので、金属相互接続は、一般に、形成されない。
【００２６】
ステップ１０３では、アクティブセンサエリア又はウエハ全体さえもが、裏側から薄化され得る。この薄化は、エピ層を露出するため、研磨及びエッチングの組み合わせを典型的には含む。一実施形態では、ウエハが約２００μｍ〜３００μｍの厚みになるまで、ウエハは裏側から研磨される。次いで、前表面及びアクティブセンサエリアの周りのフレームエリアは、フォトレジスト又は他の適切な材料等の材料で保護される。このとき、アクティブセンサエリア上のバルクウエハをエッチング除去するために化学エッチャントが使用され、それによって、アクティブセンサエリアを露出させる。バルクウエハがエピ層より非常により高いドーパント濃度及び欠陥密度を有しているため、バルク半導体材料のエッチング速度はエピ層のそれより非常により高い。エッチングプロセスは、エピ層に達したときに減速し、それによって、均一な厚みの膜エリアを生じさせる。他の実施形態では、画像センサウエハは、クォーツ、シリコン、サファイヤ又は他の材料で作製され得るハンドリングウエハに結合される。その後、エピ層のみが残るまでウエハの全体を研磨するように、研磨プロセスが使用される。
【００２７】
ステップ１０５では、ステップ１０７〜１１１の間、前側回路素子を保護するために、保護層が前側表面上に堆積され得る。特に、ボロンがシリコン上に優先して堆積する傾向があるため、前側表面上の任意の露出したシリコン又はポリシリコンは、保護される必要がある。いくつかの実施形態では、裏側薄化プロセス（ステップ１０３）の間に、保護層が追加の保護を前側表面に提供し得るように、ステップ１０５は、ステップ１０３の前に実行され得る。いくつかの実施形態では、保護層は、例えば、プラズマ強化ＣＶＤ堆積を用いて堆積される窒化ケイ素層を有し得る。
【００２８】
ステップ１０７では、裏側表面はクリーニングされ、ボロン堆積のための準備がされ得る。このクリーニングの間、自然酸化物及び有機化合物類及び金属を含む任意の汚染物質は、裏側表面から除去されるべきである。１つの好適な実施形態では、希釈ＨＦ溶液又はＲＣＡクリーニングプロセス（これは、有機汚染物質、薄い酸化物層及びイオン汚染物質の除去を含むウエハクリーニングステップの周知のセットである）を用いて、クリーニングが実行され得る。クリーニングの後及び準備の間、ウエハは、好ましくは、マランゴニ乾燥技術（表面張力ベースの乾燥技術）又は類似した技術を用いて乾燥し、表面を乾燥させ、ウォータマークが無い状態にする。好適な実施形態では、ウエハは、自然酸化物の再成長を最小にするため、ステップ１０７〜１０９の間、（例えば、乾燥した窒素を用いて）制御された雰囲気中で保護される。
【００２９】
ステップ１０９では、ウエハは、希釈水素ガス又は低圧水素ガス等の還元環境内で、数分間、高温に保持され得る。好適な実施形態では、ウエハは、約８００℃の温度で約４分間、保持され得る。この高温は、ステップ１０７の後で再成長したかもしれない任意の自然酸化物層を除去することができる。
【００３０】
ステップ１１１では、純粋ボロンのアモルファス層は、裏側表面上に堆積される。１つの好適な実施形態では、約７００〜８００の℃の温度でジボラン及び水素ガスの混合ガスを用いてこの堆積を実行することにより、高純度アモルファスボロン層を形成することができる。ボロン層の厚みは、センサに対して意図された用途に依存する。典型的には、ボロン層の厚さは、約２ｎｍと２０ｎｍの間である。最小厚さは、ピンホールの無い均一な膜の必要性により一般に制限される。最大厚みは、ボロンによるフォトン又は所望の荷電粒子の吸収に一般に依存する。ステップ１０９及び１１１は、同じプロセス機器内で、好ましくは、同じプロセスチャンバ内で実行することができ、それにより、ステップ１０９及び１１１は、ステップ間で、表面汚染又は酸化物成長の可能性無しで、立て続けに、確実に実行され得ることに留意されたい。ボロン堆積に関する更なる詳細は、Ｓａｒｕｂｂｉらの「制御されたナノメートル深さのｐ＋−ｎ接合形成のための、シリコン上へのａ−ボロン層の化学気相成長法」（“Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  ａ−  ｂｏｒｏｎ  ｌａｙｅｒｓ  ｏｎ  ｓｉｌｉｃｏｎ  ｆｏｒ  ｃｏｎｔｒｏｌｌｅｄ  ｎａｎｏｍｅｔｅｒ−ｄｅｅｐ  ｐ＋−ｎ  ｊｕｎｃｔｉｏｎ  ｆｏｒｍａｔｉｏｎ”）、Ｊ．  Ｅｌｅｃｔｒｏｎ．  Ｍａｔｅｒｉａｌ，  ｖｏｌ．  ３９，  ｐｐ．  １６２−１７３，２０１０に見出すことができる。
【００３１】
ボロン層中の純度及びピンホールの欠如は、本書に開示される画像センサの感度及び寿命に重要である。任意の自然酸化被膜がボロンの堆積の前にエピ層表面から除去されない場合、その自然酸化物は、ＤＵＶ、ＶＵＶ及びＥＵＶフォトンによる、及び、荷電粒子による影響を受け、使用によるセンサ性能の劣化を引き起こす。たとえ全ての自然酸化物がボロン堆積の前に除去されたとしても、ピンホールがボロン層中に存在するならば、処理の後、酸素がそれらのピンホールを通してエピ層に達することができ、その層の表面を酸化させ得る。
【００３２】
いくつかの実施形態では、ステップ１１１の間、又は、その直後に、他の層もまたボロン層上に堆積され得る。これらの他の層は、二酸化シリコン、窒化シリコン、フッ化マグネシウム及びフッ化リチウム等の１つ以上の材料を有する反射防止被覆を含み得る。これらの他の層は、耐熱金属の薄い（数ｎｍの）層を有する保護層もまた含み得る。たとえ反射防止被覆がＤＵＶ、ＶＵＶ又はＥＵＶ放射によって影響を受け得るとしても、反射防止被覆とエピ層との間のボロン層の存在は、反射防止被覆中のトラップ及び電荷からエピ層を保護し、画像センサの感度が大きく劣化しないことを確実にする。
【００３３】
ステップ１１３では、前表面上での相互接続の製造の準備のために、前側保護層が除去又はパターニングされ得る。いくつかの実施形態では、ボロン層が希釈ＨＦに比較的耐性であるため、この除去／パターニングは、希釈ＨＦ中での前側表面のエッチングを含み得る。
【００３４】
ステップ１１５では、前表面上の相互接続がパターニング及び製造され得る。これらの相互接続は、Ａｌ、Ｃｕ又は他の金属により形成され得る。相互接続製造が完了した後、これらの相互接続を保護するために、不活性化層が前側表面上に堆積され得る。
【００３５】
ステップ１１７では、完成された回路素子がパッケージングされ得る。パッケージは、基板へのチップのフリップチップボンディング又はワイヤーボンディングを含み得る。パッケージは、所望の波長を伝送するウィンドウを含み得るか、又は、真空シールへの界面のためのフランジ又はシールを有し得る。電子衝撃型画像センサの実施形態では、パッケージは、光電陰極等の他の要素のみならず、シールされた空にされたチューブを含み得る。
【００３６】
図２は、画像センサを製造する代替的な例示的な技術２００を示す。この実施形態では、回路素子は、リソグラフィ、堆積、イオンインプラント、アニール及びエッチングを含む標準的な半導体処理ステップを用いて、ステップ２０１で形成され得る。一実施形態では、ＣＣＤ及び／又はＣＭＯＳセンサ素子及びデバイスは、ステップ２０１で形成され得る。これらの回路素子は、ウエハの前側表面上のエピ層中に形成される。好適な実施形態では、エピ層は、約２０μｍ〜４０μｍの厚さである。エピ層は、低いドーパント濃度（ｐ−）を有する。一実施形態では、金属相互接続等の相互接続もステップ２０１で形成され得る。
【００３７】
ステップ２０３では、ウエハの前側表面が保護され得る。この保護は、ステップ２０１の間に形成される回路素子の上部への１つ以上の保護層の堆積を含み得る。この保護は、追加で、又は、代わりに、ウエハを、シリコンウエハ、クォーツウエハ又は他の材料からなるウエハ等のハンドリングウエハに取り付けることを含み得る。
【００３８】
ステップ２０５は、エピタキシャル層を、少なくとも、アクティブセンサエリア内で露出するように、裏側からウエハを薄化することを含む。このステップは、研磨、エッチング又はその両方を含み得る。いくつかの実施形態では、全ウエハが裏側薄化される。他の実施形態では、アクティブセンサエリアのみが、エピタキシャル層に達するまで薄化される。
【００３９】
ステップ２０７は、ボロン堆積の前に、裏側表面をクリーニングし、及び、準備することを含む。このクリーニングの間、自然酸化物及び有機化合物及び金属を含む任意の汚染物質が、裏側表面から除去されるべきである。一実施形態では、このクリーニングは、希釈したＨＦ溶液を用い、又は、ＲＣＡクリーニングプロセスを用いて実行され得る。クリーニングの後、及び、準備の間、ウエハは、表面が乾燥し、ウォータマークが無い状態になるように、好ましくは、マランゴニ乾燥技術又は類似の技術を用いて乾燥され得る。
【００４０】
ステップ２０９では、ウエハを保護環境中で堆積機器へ移送することができ、それによって、ステップ２１１の間のウエハの保護を可能にする。一実施形態では、例えば、保護環境は、自然酸化物の再成長を最小化する乾燥した窒素雰囲気である。ステップ２０９を実行するために費やされる時間は、最小値に保たれるべきであり、好ましくは、約５分未満である。
【００４１】
ステップ２１１では、ボロンは、ウエハの裏側表面上に堆積される。１つの好適な実施形態では、この堆積は、約４００〜４５０℃の温度でジボラン及び水素ガスの混合物を用いて行うことができ、これにより高純度アモルファスボロン層を形成する。堆積されたボロン層の厚みは、センサのために意図された用途に依存する。典型的には、ボロン層の厚さは、約２ｎｍと１０ｎｍとの間である。最小厚みは、ピンホールの無い均一な膜の必要性により設定され、一方、最大厚みは、ボロンによるフォトン又は所望の荷電粒子の吸収と、金属相互接続が前側上にある場合には、ウエハが高温に保持され得る最長の時間とに依存する。
【００４２】
いくつかの実施形態では、ステップ２１１で、ボロン層上に他の層が堆積され得る。これらの他の層は、二酸化シリコン、窒化シリコン、フッ化マグネシウム及びフッ化リチウム等の１つ以上の材料を有する反射防止被覆を含み得る。これらの他の層は、耐熱金属の薄層を有する保護層も含み得る。いくつかの実施形態では、この耐熱金属層の厚さは、約１ｎｍと約１０ｎｍの間であり得る。
【００４３】
一実施形態では、保護前側層は、ステップ２１３で除去され得る。他の実施形態では、ステップ２１３で、ホール又はビアを保護前側層中に穿孔することが可能であり、又は、デバイスの端部の周りのシリコン貫通ビアを露出させることが可能であり、それによって、回路構造への接続が可能になる。
【００４４】
ステップ２１５では、得られた構造は、適切なパッケージでパッキングされ得る。パッキングのステップは、基板へのデバイスのフリップチップボンディング又はワイヤーボンディングを有し得る。パッケージは、所望の波長を伝送するウィンドウを含み得るか、又は、真空シールとの界面のためのフランジ又はシールを有し得る。電子衝撃型画像センサの実施形態では、パッケージは、光電陰極等の他のコンポーネントを含み得るとともに、シールされた空にされたチューブを有し得る。
【００４５】
図３Ａ〜３Ｆは、方法１００（図１）に従うウエハの例示的な断面を示す。図３Ａは、基板３０１の前側に形成されるエピタキシャル（エピ）層３０２を示す。一実施形態では、基板３０１は、ｐ＋（すなわち、高度にｐドープされた）基板であり、エピ層３０２はｐ−エピ層（すなわち、低濃度のｐドーパントを有する層）である。図３Ｂは、エピ層３０２上に形成されるゲート酸化物層３０３と、ゲート酸化物層３０３上に形成される窒化シリコン（Ｓｉ３Ｎ４）ゲート層３０４と、ゲート層３０４上に形成される前側回路素子３０５（ステップ１０１）とを示す。画像センサ技術のタイプに応じて、ゲート誘電体は、１つ、２つ、又は、３つの層を有し得ることに留意されたい。前側回路素子の形成は、エピ層の前側の部分のインプラント又はドーピングを含み、また、ゲート層のパターニングを含み得る。図３Ｃは、薄化された基板３０１Ａを形成するように、その裏側表面において、少なくとも、特定のエリアにおいて薄化された基板３０１（ステップ１０３）と、前側回路素子３０５上に形成される保護層３０５Ａ（ステップ１０５）とを示す。図３Ｄは、薄化された基板３０１Ａにより露出されるエピ層３０２の部分に形成され得る任意的なドープ層３０２Ａを示す。このドーピングは、イオンインプラント及びその後の熱活性化により、プラズマドーピングにより、プラズマ補助ドーピング又は類似の技術により形成され得る。一実施形態では、このドーピングは、裏側表面準備の一部としてステップ１０７間に、及び、ステップ１０９の高温表面処理の前に実行可能である。図３Ｅは、薄化された基板３０１Ａ及び露出したエピ層３０２上に形成される純粋ボロン層３０６を示す（ステップ１１１）。ボロンの一部がエピ層に数ｎｍ拡散するため、いくつかの実施形態は、別個にドープ層３０３Ａを含む必要が無い。図３Ｆは、保護層３０５Ａが除去され又は開けられた（ステップ１１３）後、前側金属（すなわち、相互接続）３０７が前側回路素子３０５上に形成され得ることを示す。図３Ｇは、キャップ層３０８がボロン層３０６上に形成可能である１つの任意的な実施形態を示す。キャップ層３０８は、ステップ１１１（ボロン層の堆積）の後で、ステップ１１７（パッケージング）の前のいつにでも形成可能である。
【００４６】
図４Ａ〜４Ｇは、方法１２０（図１Ｂ）に従う例示的なウエハの断面を示す。図４Ａは、基板４０１の前側に形成されるエピタキシャル（エピ）層４０２を示す。一実施形態では、基板４０１はｐ＋基板であり、エピ層４０２はｐ−エピ層である。一実施形態では、基板は、基板４０１とエピ層４０２との間に埋込み酸化物層４０２Ａを有するＳＯＩ（シリコン・オン・インシュレータ）ウエハである。ＳＯＩウエハは、Ｓｏｉｔｅｃ社（フランス国ベルナン）及び他の供給元から商業的に入手可能である。他の実施形態では、エピ層は、埋込み酸化物層４０２Ａを全く有さない基板４０１上に直接成長される。図４Ｂは、エピ層上に形成され得る相互接続を含む様々な回路素子４０３（ステップ１２１）を示す。（エピ層が示されているが、図面を過度に複雑化しないようにラベリングされていないことに留意されたい。）エピ層に至る裏側薄化の前に、相互接続がウエハ上に形成されるため、これらの相互接続は、通常のサブミクロンＣＭＯＳ加工技術を用いて形成可能であり、複数層の高密度金属相互接続を含み得る。いくつかの実施形態では、回路素子４０３への接続を可能にするため、複数のシリコン貫通ビア（ＴＳＶ）４０３Ａが、画像センサアレイの１つ以上の端部の周りに形成される。図４Ｃは、回路素子４０３の上部に取り付けられたハンドリングウエハ４０４を示す（ステップ１２３）。シリコン貫通ビアが示されるが、図面を過度に複雑化しないようにラベリングされていないことに留意されたい。他の実施形態では、ハンドリングウエハ４０４の代わりに、保護層が使用され得る。図４Ｄは、基板４０１がエピ層４０２まで裏側薄化された後のウエハを示す。一実施形態では、この裏側薄化は、埋込み酸化物層４０２Ａを露出させる。図４Ｅは、裏側表面のクリーニング及び準備（ステップ１２７）の後のウエハを示し、これにより、ＴＳＶ４０３Ａを保護する一方で、画像センサアレイエリアのエピ層を露出するようにパターニングされたエッチングされた酸化物４０２Ｂが形成され得る。図４Ｆは、エピ層４０２の裏側表面上に形成された後の純粋ボロン層４０６を示す（ステップ１３１）。いくつかの実施形態では、反射防止被覆又は金属被覆又はキャップ層（不図示）が、純粋ボロン層の上部に堆積され得る。図４Ｇは、ＴＳＶ４０３Ａへの電気的接続を可能にするように、エッチングされた酸化物４０２Ｂが除去されて、金属パッド４０７で置き換えられた後のウエハを示す（ステップ１３１）。
【００４７】
図５は、例示的な電子衝撃型画像センサシステム５０１を示す。この実施形態では、アセンブリの全体が、（例えば、標準的な画像増倍管及び電子衝撃型ＣＣＤ（ＥＢＣＣＤ）デバイスの封止管と実質的に同様の）封止管５０５内に収容され得る。管５０５の上部表面５０７は、所望の波長で透明のウィンドウを含み得る。ＵＶ感知性の電子衝撃型画像センサについては、このウィンドウは、好ましくは、高純度グレードのクォーツ、溶融シリカ又はアルミナ（サファイヤ）を有する。ある好適な実施形態では、ウィンドウの外面は、ＵＶ反射防止被覆で被覆される。そのような被覆は、ＭｇＦ２等の低指数材料の単層を有し得るか、又は、多層被覆を有し得る。
【００４８】
ウィンドウの内面を被覆し、又は、その内面のすぐ隣りに配置されるものは、光電陰極５０４である。光電陰極材料は、光電子増倍管、画像増倍管又は先行技術のＥＢＣＣＤ検出器での使用に当該技術分野で知られる任意の光電陰極材料と実質的に類似し得る。好適な実施形態では、光電陰極は、セシウム等の１つ以上のアルカリ金属を有し得るか、及び／又は、ＧａＮ，ＧａＡｓ又はシリコン等の半導体を有し得る。光電陰極５０４は、封止管５０５の底面の近くに配置される固体画像センサ５０２に対して、負電圧５０３に保持され得る。いくつかの実施形態では、負電圧５０３は、約５００Ｖであることができ、他の実施形態では、数百ボルト又は約１０００Ｖであり得る。好適な実施形態では、負電圧５０３は、１００Ｖと１５００Ｖとの間である。
【００４９】
固体画像センサ５０２は、電子がまずその裏側表面に衝突するように方向付けられた薄化されたＣＣＤ又はＣＭＯＳ画像センサであり得る。固体画像センサ５０２の裏側は、上記のような画像アレイのエピ層上に直接堆積されるボロンの層を含む。いくつかの実施形態では、耐熱金属等の導電材料の薄い（数ｎｍの）層がボロン層上に堆積され、センサ表面の荷電を防止する。チタン、タングステン、タンタル、ロジウム、ルテニウム、バナジウム又はクロム等の耐熱金属は、非耐熱金属と比較して利点を有し、これは、耐熱金属の硬度は、電子によるスパッタリングへの耐性を与え、また、耐熱金属は、室温で酸化に対して比較的耐性を有するためである。いくつかの実施形態では、固体画像センサ５０２は、時間遅延積分（ＴＤＩ）ＣＣＤである。いくつかの実施形態では、固体画像センサ５０２は、電子感知素子の線形アレイを有する。他の実施形態では、固体画像センサ５０２は、電子感知素子の二次元アレイを有する。ある好適な実施形態では、固体画像センサ５０２は、グラウンド電位（図示）の近くに保持される。
【００５０】
光５１０が電子衝撃型画像センサシステム５０１上に入射すると、１つ以上の光電子５２０が、光電陰極５０４から放出される。これらの光電子は、実質的に全ての方向に放出されるが、これらは、光電陰極５０４と固体画像センサ５０２との間の電位差により、固体画像センサ５０２の方へ加速される。好適な実施形態では、光電陰極５０４と固体画像センサ５０２との間のギャップは、１ｍｍ未満である。いくつかの実施形態では、ギャップは、約５００μｍである。
【００５１】
電子は、二酸化シリコン層を通るよりもより容易にボロン層を通過することが可能なため、本書に記載される構造の１つを有し、及び／又は、本書に記載される任意の方法に従って製造される固体画像センサ５０２を組み込むことにより、電子衝撃型画像センサシステム５０１が、高いゲインを有しつつ、光電陰極５０４と固体画像センサ５０２との間の低い電位差で動作することが可能になる。ボロンドープシリコン、ボロンシリサイド及びボロンの全てが、少なくとも部分的に導電性であるため、電子衝撃下の表面の帯電は最小化され、又は、回避される。本書に記載されるように、ボロン層の上部の導電又は金属層によって、荷電に対する敏感性を更に低くすることができる。
【００５２】
先行技術のＥＢＣＣＤのセンサでは、光電陰極と画像センサとの間のギャップは、典型的には１〜２ｍｍである。そのような大きなギャップは、光電陰極から放出される際の電子のエネルギーにより、電子が光電陰極から画像センサまで移動するときの電子の顕著な横方向の動作を可能にする。光電陰極と画像センサとの間の大きな電位差（典型的には約２０００Ｖ以上）のため、１〜２ｍｍ以上のギャップが必要である。光電陰極と画像センサとの間の電位差を低減することにより、より小さなギャップを用いることが可能になる。更に、電子のより低いエネルギーは、固体画像センサ内に生成される電子の拡散が小さいことを意味する。
【００５３】
固体画像センサ５０２に到達する電子の低いエネルギーは、原子が固体画像センサ５０２の表面から除去される可能性がゼロまで低くなることを意味する。更に、固体画像センサ５０２に到達する電子のエネルギーは、シリコンからＸ線を発生させるのに十分でなく、これにより、画像センサ５０２の近傍画素でのスプリアス信号の生成が回避される。
【００５４】
封止管５０５内に形成される真空中の残留ガス原子との低エネルギー電子の衝突が作り出すイオンは、高エネルギー電子の場合と比較して少ない。更に、光電陰極５０４と固体画像センサ５０２との間の低い電位差のため、それらのイオンが光電陰極に衝突するときの運動エネルギーはより小さく、除去される光電陰極材料はより少なくなる。
【００５５】
電子衝撃型画像センサ５０１に組み込むことができる電子衝撃型画像センサの更なる詳細は、本書に参照により組み込まれるＣｈｕａｎｇらによって２０１２年１２月１０日に出願された「ＥＢＣＣＤ検出器を用いた電子衝撃型電荷結合デバイス及び検査システム」（“ＥＬＥＣＴＲＯＮ−ＢＯＭＢＡＲＤＥＤ  ＣＨＡＲＧＥ−ＣＯＵＰＬＥＤ  ＤＥＶＩＣＥ  ＡＮＤ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭＳ  ＵＳＩＮＧ  ＥＢＣＣＤ  ＤＥＴＥＣＴＯＲＳ”）と題する米国特許出願第１３／７１０，３１５号に見出され得る。電子衝撃型画像センサシステム５０１への使用に適切な光電陰極構造は、参照により本書に組み込まれるＣｈｕａｎｇらより２０１２年８月３日に出願された「低ノイズ及び高量子効率の光電陰極、高空間分解能低ノイズ画像センサ、及び画像センサを組み込んだ検査システム」（“ＰＨＯＴＯＣＡＴＨＯＤＥ  ＷＩＴＨ  ＬＯＷ  ＮＯＩＳＥ  ＡＮＤ  ＨＩＧＨ  ＱＵＡＮＴＵＭ  ＥＦＦＩＣＩＥＮＣＹ，  ＨＩＧＨ  ＳＰＡＴＩＡＬ  ＲＥＳＯＬＵＴＩＯＮ  ＬＯＷ−ＮＯＩＳＥ  ＩＭＡＧＥ  ＳＥＮＳＯＲ  ＡＮＤ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭＳ  ＩＮＣＯＲＰＯＲＡＴＩＮＧ  ＡＮ  ＩＭＡＧＥ  ＳＥＮＳＯＲ”）と題する米国仮特許出願第６１／６７９，２００号に記載されている。
【００５６】
図６は、ＣＣＤを組み込んだ本書に記載される画像センサの任意のもののクロック信号のための例示的な駆動電圧を示す。ＣＣＤでは、電荷が出力増幅器に到達するまで、電荷は、ある蓄電素子から他の蓄電素子に移送される必要がある。電荷の移送に複数のクロック信号が必要である。ＣＣＤのデザインに応じ、典型的には、２つ、３つ、又は、４つのクロック信号が必要である。ある好適な実施形態では、従来のＣＣＤデバイスに用いられる実質的に方形の波形に優先して、これらのクロック信号の形状は、正弦波、又は、実質的な正弦波である。正弦波の波形を用いる長所は、電荷移送がより円滑であり（これは、ＴＤＩセンサがより正確に画像の動きを追跡することを可能にするのに特に有利である）、最小の基本周波数の高調波成分のために、クロック信号が発生する電気ノイズ及び熱が小さくなることである。図６は、三相ＣＣＤのためのクロック電圧を示す。クロック信号６０１は、時間の関数としての第１のクロック信号の電圧を示す。クロック信号６０１は、実質的に正弦波波形である。第２のクロック信号６０２もまた、時間の関数として変化するが、クロック信号６０１に対して実質的に１２０°位相遅れの電圧を有する。第３のクロック信号６０３の電圧も、時間の関数として変化するが、クロック信号６０２に対して実質的に１２０°位相遅れであり、それゆえに、クロック信号６０１に対して実質的に２４０°位相遅れである。線６０４は、３つのクロック信号６０１、６０２及び６０３の和を示し、それは実質的に常にゼロである。実質的に０の和電圧は、クロック信号から固体画像センサ５０２の接地信号にほとんど電流が流れず、それゆえ、より低い電気ノイズレベルが達成されることを意味する。これは、実質的に常にゼロ以外の和電圧を有するであろう、３つの位相外れの方形波クロック信号の和と対照的である。
【００５７】
２相ＣＣＤ（不図示）を含む画像センサでは、２つのクロック信号は、互いに実質的に１８０°位相外れである。４相ＣＣＤ（不図示）では、第２のクロック信号は、第１のクロック信号に対して実質的に９０°位相遅れであり、第３のクロック信号は、第１のクロック信号に対して実質的に１８０°位相遅れであり、第４のクロック信号は、第１のクロック信号に対して実質的に２７０°位相遅れであろう。
【００５８】
ＣＣＤ画像センサを駆動する正弦波及び他のクロック信号の使用の更なる詳細は、２０１１年５月３１日に発行されたＢｒｏｗｎらによる「ＴＤＩセンサの連続クロッキング装置」（“Ａｐｐａｒａｔｕｓ  ｆｏｒ  ｃｏｎｔｉｎｕｏｕｓ  ｃｌｏｃｋｉｎｇ  ｏｆ  ＴＤＩ  ｓｅｎｓｏｒｓ”）と題する米国特許第７，９５２，６３３号、及び、２００９年１０月２７日に発行されたＢｒｏｗｎらによる「ＴＤＩセンサの連続クロッキング」（“Ｃｏｎｔｉｎｕｏｕｓ  ｃｌｏｃｋｉｎｇ  ｏｆ  ＴＤＩ  ｓｅｎｓｏｒｓ”）と題する米国特許第７，９５２，６３３号に見出すことができる。これらの特許の両方とも、参照により本書に組み込まれる。
【００５９】
図７Ａは、画像領域７０３の両側に配置される２組の読出し回路７０１Ａ及び７０１Ｂを含む例示的なスプリット読出し画像センサ７００を示す。画像領域７０３は、本書に記載されるように、その感光面上の純粋ボロン層を含む。読出し回路７０１Ａ及び７０１Ｂは、シリアルレジスタ７０２Ａ及び７０２Ｂ及び読出し増幅器７０４Ａ及び７０４Ｂ、並びに、移送ゲート等の他の構成部品を含み得る。読出し回路７０１Ａ及び７０１Ｂ並びにセンサ７００の他の構成部品の例示的な実施形態は、参照により本書に組み込まれる２００９年１０月２７日に発行された「ＴＤＩセンサの連続クロッキング」（“Ｃｏｎｔｉｎｕｏｕｓ  Ｃｌｏｃｋｉｎｇ  ｏｆ  ＴＤＩ  Ｓｅｎｓｏｒｓ”）と題する米国特許第７，６０９，３０９号に記載されている。画像領域７０３は、画素の二次元（２Ｄ）アレイであり、画像の各ラインは、各方向Ａ及びＢで同時に読出される。各ラインは、その後、最も単純な場合、一度に１つの画素を読出される。従って、好適な実施形態では、シリアルレジスタ７０２Ａ及び７０２Ｂは、複数のレジスタセグメントに分割することができ（例えば、図７Ａは、６つのセグメントに分割された各シリアルレジスタを示す）、それにより、複数の増幅器７０４Ａ及び７０４Ｂを用いた並列読出しが可能になる。
【００６０】
注目すべきことに、読出し回路７０１Ａ及び７０１Ｂは、独立に動作させることが可能であり、それによって、画像センサ７００が、２つの読出し方向Ａ及びＢを提供することが可能になる。スプリット読出しモードでは、画像領域７０３の各サイド（すなわち、サイド７０３Ａ及び７０３Ｂ）を同期してクロックし、これらのそれぞれの出力チャネルに１つの画像ラインを読み出すことができる。一実施形態では、画像領域７０３は、各ラインが画素の行によって形成された１０００本のラインを有し得る。従って、スプリット読出しモードの間、５００本のラインを方向Ａで読出し、同時に、５００本のラインを方向Ｂで読出すことができるであろう。
【００６１】
このスプリット読出しモードは、画像センサの電荷結合デバイス（ＣＣＤ）ドライバの計時起動に基づいて可能である。例えば、位相の提供のため、複数のＣＣＤドライバＰ１ａ、Ｐ２ａ、Ｐ３ａ、Ｐ１ｂ、Ｐ２ｂ及びＰ３ｂが使用され得る。図７Ｂに示すように、ＣＣＤドライバＰ１ａ、Ｐ２ａ、Ｐ３ａ、Ｐ１ｂ、Ｐ２ｂ及びＰ３ｂは、各セットが６つのゲートを有する、ゲート電極（以下、ゲート）の駆動セットとして特徴付けられ得る。画像センサの１つの好適な実施形態では、３つの位相を提供するために３つのゲートが各画素に設けられる。図７Ｂには、２つの画素７１０及び７１１が示され、ここで、ゲート７３１、７３２及び７３３は、画素７１０上に配置され、ゲート７３４、７３５及び７３６は、画素７１１上に配置される。画像センサでは、画素７１０及び７１１は、読出し軸に沿って整列され、画像領域７０３を形成する画素の２Ｄアレイの列の一部を形成する。
【００６２】
画像領域７０３は、光センサ又は荷電粒子センサとして実施され得る。１つの光センサの実施形態では、画像領域７０３は、感光性ｐ型シリコン基板７１４及びｎ型埋込みチャネル型７１３を含み得る。シリコン基板７１４内の静電力は、クロック入力信号（例えば、ＣＣＤドライバＰ１ａ、Ｐ２ａ、Ｐ３ａ、Ｐ１ｂ、Ｐ２ｂ及びＰ３ｂからのクロック信号の１つ）により特定のゲートに印加される電圧レベルにより決定される。高レベルの電圧は、ゲート下にポテンシャル「井戸」の形成を誘発し、一方、低レベルの電圧は、電子の運動に対するポテンシャル障壁を形成する。１つの画素からの電荷が他の画素と混合しないことを確実にするため、ゲート電圧は、隣りのゲート電圧が低くされる場合は、高くされる。時間７７０の初期状態では、画素７１０及び７１１のゲート７３１及び７３４は、それぞれ、統合された電荷（すなわち電子）によりポテンシャル井戸を形成する高レベル電圧を有し、（画素７１０の）ゲート７３２、７３３及び（画素７１１の）ゲート７３５、７３６は、ポテンシャル障壁を形成する低レベル電圧を有する。後続の時間７２１では、画素７１０及び７１１のゲート７３２及び７３５は、それぞれ、統合された電荷（すなわち電子）によりポテンシャル井戸を形成する高レベル電圧を有し、（画素７１０の）ゲート７３１、７３３及び（画素７１１の）ゲート７３４、７３６は、ポテンシャル障壁を形成する低レベル電圧を有する。更に後続の時間７７１では、画素７１０及び７１１のゲート７３３及び７３６は、それぞれ、統合された電荷（すなわち電子）によりポテンシャル井戸を形成する高レベル電圧を有し、（画素７１０の）ゲート７３１、７３２及び（画素７１１の）ゲート７３４、７３５は、ポテンシャル障壁を形成する低レベル電圧を有する。隣接したゲートは、電荷をシフトする際に、電荷移送を容易にするように、ともに、短い時間、高レベル電圧を有することが好ましいことに留意されたい。従って、時間７７０から時間７７１に、電荷は、左から右に、すなわち、画素７１０から画素７１１にシフトされる。時間７７１から時間７７２に、同様の電荷の方向性の移動が生じ得る。
【００６３】
スプリット読出し画像センサ７００の更なる詳細は、参照により本書に組み込まれるＤａｖｉｄ  Ｂｒｏｗｎらにより２０１２年１２月１０日に出願された「パルス照射を用いた動画の高速取得方法及び装置」（“ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＨＩＧＨ  ＳＰＥＥＤ  ＡＣＱＵＩＳＩＴＩＯＮ  ＯＦ  ＭＯＶＩＮＧ  ＩＭＡＧＥＳ  ＵＳＩＮＧ  ＰＵＬＳＥＤ  ＩＬＬＵＭＩＮＡＴＩＯＮ”）と題する米国仮特許出願第６１／７３５，４２７号に提供される。他の例示的な画像センサに関する更なる詳細は、参照により本書に組み込まれる２００９年５月５日にＢｒｏｗｎらに発行された「多数の画像の同時高速取得方法及び装置」（“ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＳＩＭＵＬＴＡＮＥＯＵＳ  ＨＩＧＨ−ＳＰＥＥＤ  ＡＣＱＵＩＳＩＴＩＯＮ  ＯＦ  ＭＵＬＴＩＰＬＥ  ＩＭＡＧＥＳ”）と題する米国特許第７，５２８，９４３号に提供される。
【００６４】
図８は、１つのセンサ８７０上の画像又は信号の２本のチャネルを同時に検出するレチクル、フォトマスク又はウエハ検査システム８００を示す。画像センサ８７０は、上記したようなスプリット読出し画像センサを有する。光源８０９は、１９３ｎｍ又はサブ２００ｎｍレーザーを組み込み得る。２本のチャネルは、検査されたオブジェクト８３０が透過である場合（例えば、レチクル又はフォトマスク）に、反射及び伝送された強度を有し得るか、又は、例えば、入射角、偏光状態、波長範囲又はその任意の組み合わせ等の２つの異なる照光モードを有し得る。光は、チャネル１の照光リレー８１５及びチャネル２の照光リレー８２０を用いて、検査対象物８３０に導かれる。
【００６５】
検査対象物８３０は、レチクル、フォトマスク、半導体ウエハ又は他の検査される物品であり得る。画像リレー光学部品８４０は、検査対象物８３０によって反射及び／又は伝送された光を、チャネル１の画像モードリレー８５５及びチャネル２の画像モードリレーへ導き得る。チャネル１の画像モードリレー８５５は、チャネル１の照光リレー８１５に対応する反射／伝送を検出するように調整され、一方、チャネル２の画像モードリレーセンサ８６０は、チャネル２の照光リレー８２０に対応する反射／伝送を検出するように調整される。チャネル１の画像モードリレー８５５及びチャネル２の画像モードリレーセンサ８６０は、次いで、それらの出力をセンサ８７０に導く。２つのチャネルに対して検出された信号又は画像に対応するデータは、データ８９０として示され、処理のためにコンピュータ（不図示）に伝送される。
【００６６】
レチクル又はフォトマスクから伝送され、及び、反射された光を計測するよう構成され得るレチクル及びフォトマスク検査システム及び方法の他の詳細は、双方が参照により本書に組み込まれる２００８年４月１日にＫｖａｍｍｅらに発行された米国特許第７，３５２，４５７号及び１９９６年１０月８日にＥｍｅｒｙらに発行された米国特許第５，５６３，７０２号に記載される。
【００６７】
図９は、本発明の特定の実施形態に従う画像センサ９０４、シリコンインターポーザ９０２及び他の電子機器を組み込んだ例示的な検出器アセンブリ９００を示す。
【００６８】
本発明の１つの態様では、検出器アセンブリ９００は、インターポーザ９０２の表面上に配置される１つ以上の感光センサ９０４を含み得る。いくつかの実施形態では、アセンブリ１００の１つ以上のインターポーザ９０２は、これに限定されないが、シリコンインターポーザを含み得る。本発明の更なる態様では、アセンブリ９００の１つ以上の感光センサ９０４は、上記のように、裏側薄化され、更に、裏面上に堆積されるボロン層を含め、裏面照射のために構成される。
【００６９】
本発明の他の態様では、アセンブリ９００の様々な回路素子は、インターポーザ９０２上に配置され、又は、インターポーザ９０２に組み込まれ得る。一実施形態では、１つ以上の増幅回路（例えば、荷電変換増幅器）（不図示）が、インターポーザ９０２上に配置され、又は、インターポーザ９０２に組み込まれ得る。他の実施形態では、１つ以上の変換回路９０８（例えば、アナログ−ディジタル変換回路、すなわちディジタイザ９０８）が、インターポーザ９０２上に配置され、又は、インターポーザ９０２に組み込まれ得る。他の実施形態では、１つ以上のドライバ回路９０６が、インターポーザ９０２上に配置され、又は、インターポーザ９０２に組み込まれ得る。例えば、１つ以上のドライバ回路９０６は、タイミング／シリアルドライブ回路を含み得る。例えば、１つ以上のドライバ回路９０６は、これに限定されないが、クロックドライバ回路又はリセットドライバ回路を含み得る。他の実施形態では、１つ以上のデカップリングコンデンサ（不図示）が、インターポーザ９０２上に配置され、又は、インターポーザ９０２に組み込まれ得る。更に他の実施形態では、１つ以上のシリアル伝送器（図９では不図示）が、インターポーザ１０２上に配置され、又は、インターポーザ１０２に組み込まれ得る。
【００７０】
本発明のもう１つの態様では、センサ９０４に物理的な支持を提供するため、１つ以上の支持構造物が、感光アレイセンサ９０４の底面とインターポーザ９０２の上面との間に配置され得る。一実施形態では、センサ９０４に物理的な支持を提供するため、複数の半田ボール９１６が、感光アレイセンサ９０４の底面とインターポーザ９０２の上面との間に配置され得る。センサ９０４の画像化領域は、外部の電気的接続を含まない場合があるが、センサ９０４の裏側薄化は、センサ９０４をますます可撓化させる原因になることが、ここに認識される。このように、センサ９０４の画像化部分を補強する方法でセンサ９０４をインターポーザ９０２に接続するため、半田ボール９１６を利用し得る。代替的な実施形態では、センサ９０４に物理的な支持を提供するため、アンダーフィル材料が、感光アレイセンサ９０４の底面とインターポーザ９０２の上面との間に配置され得る。例えば、エポキシ樹脂が、感光アレイセンサ９０４の底面とインターポーザ９０２の上面との間に配置され得る。
【００７１】
本発明のもう１つの態様では、インターポーザ９０２及び種々の追加の回路（例えば、増幅回路、ドライバ回路９０６、ディジタイザ回路９０８等）が、基板９１０の表面上に配置される。更なる態様では、基板９１０は、高い熱伝導率を有する基板（例えば、セラミック基板）を含む。この点に関して、基板９１０は、物理的支持をセンサ９０４／インターポーザ９０２アセンブリに提供する一方、画像化センサ９０４及び種々の他の回路（例えば、ディジタイザ９０６、ドライバ回路９０８、増幅器等）から効率的に熱を伝導除去するための手段をアセンブリ９００に提供するように構成される。基板は、当該技術分野で知られる任意の硬質の高熱伝導率の基板材料を含み得ることが、ここに認識される。例えば、基板９１０は、これに限定されないが、セラミック基板を含み得る。例えば、基板１１０は、これに限定されないが、窒化アルミニウムを含み得る。
【００７２】
他の実施形態では、基板９１０は、ソケット又は下にあるプリント回路基板（ＰＣＢ）へのインターフェイスを提供するように構成され得る。例えば、図９で示すように、基板９１０は、相互接続９１２を介して、インターポーザ９０２とソケット又はＰＣＢとの間の相互接続を提供し得る。基板９１０は、下にあるＰＣＢに作動的に結合され、更に、その全てが本発明の範囲内であると解釈される様々な方法でソケット又はＰＣＢに更に電気的に結合され得ることを、当業者は認識するであろう。
【００７３】
画像センサ、シリコンインターポーザ及び他の電子回路を組み込んだ検出器アセンブリの更なる詳細は、参照により本書に組み込まれるＢｒｏｗｎらにより２０１２年９月１８日に出願された「高速画像獲得用のインターポーザに基づく撮像センサ及び検査システム」（“ＩＮＴＥＲＰＯＳＥＲ  ＢＡＳＥＤ  ＩＭＡＧＩＮＧ  ＳＥＮＳＯＲ  ＦＯＲ  ＨＩＧＨ−ＳＰＥＥＤ  ＩＭＡＧＥ  ＡＣＱＵＩＳＩＴＩＯＮ  ＡＮＤ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭＳ”）と題する米国特許出願第１３／６２２，１５５号に見出すことができる。
【００７４】
図１０は、複数の時間遅延積分（ＴＤＩ）センサモジュール１００１を含む例示的なセンサモジュールアレイ１０００を示す。各センサモジュール１００１は、上記の画像センサの１つを含む。いくつかの実施形態では、クリーニングの間にボロンを保護するために、画像センサは、数ｎｍ（１又は２ｎｍ等）厚さのＲｕ又は他の耐熱金属の被覆をボロンの上部に有し得る。一実施形態では、各ＴＤＩセンサモジュール１００１は、局所化ドライブ及び信号処理回路を含み得る。この回路は、ＴＤＩセンサ（中央のブロック）、ＴＤＩセンサからの信号を処理する処理回路、タイミング及びシリアルドライブ回路、及び、画素ゲートドライバ回路を含み得る。駆動／処理回路は、ＴＤＩセンサの周りに配置される。従って、隣接行のＴＤＩセンサは、連続スキャン配置で使用されるときに、少なくとも１００％の画像カバレージが達成されるように位置合わせされ得る。
【００７５】
例えば、図１０に示される実施形態では、ＴＤＩセンサが、隣接行のドライブ／処理回路により形成されるギャップ内に配置されるように、上側行１００２は、下側行１００４に対してオフセットされ得る。ギャップの無い画像カバレージを確実にするため、各ＴＤＩセンサの幅は、ＴＤＩセンサの間の間隔と同一か、又は、それよりも大きい。この配置では、検査されたウエハ／マスク／レチクルがＴＤＩ画像スキャン方向１００６に移動する際に、センサモジュールアレイ１０００は、１００％のＥＵＶ波長の画像捕捉を確実にできる。一実施形態では、隣接行からのＴＤＩセンサ間のある最小のオーバーラップが、重複データを提供し得る。この重複データにより、例えば、ＴＤＩセンサモジュール１００１により生成される画像データの正確な位置合わせが確実になり得る。最小のオーバーラップの一実施形態では、検査システムは、端部画素に対して使用される１つのＴＤＩセンサモジュールからのデータを任意に選択することができる。他の実施形態では、検出システムは、端部画素近傍における改善された品質のデータを得るために、部分画素（サブピクセル）ディジタル処理を用いて、複数のＴＤＩセンサモジュールからのデータを組み合わせ、及び、位置合わせすることができる。
【００７６】
ＥＵＶ検査システム検出器アレイの更なる詳細は、参照により本書に組み込まれるＣｈｕａｎｇらによる２０１１年５月１９日に公開された「パターニングされたＥＵＶマスク、マスクブランク及びウエハの上の欠陥発見のためのＥＵＶ高スループット検査システム」（“ＥＵＶ  ＨＩＧＨ  ＴＨＲＯＵＧＨＰＵＴ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭ  ＦＯＲ  ＤＥＦＥＣＴ  ＤＥＴＥＣＴＩＯＮ  ＯＮ  ＰＡＴＴＥＲＮＥＤ  ＥＵＶ  ＭＡＳＫＳ，  ＭＡＳＫ  ＢＬＡＮＫＳ，  ＡＮＤ  ＷＡＦＥＲＳ”）と題する米国特許出願公開第２０１１／０１１６０７７号に見出すことができる。
【００７７】
図１１は、ウエハ、レチクル又はフォトマスク等のサンプル１１０８を計測するよう構成された例示的な検査システム１１００を示す。サンプル１１０８は、光学部品の下でのサンプル１１０８の異なる領域への移動を容易化するようステージ１１１２上に配置される。ステージ１１１２は、Ｘ−Ｙステージ又はＲ−θステージを有し得る。いくつかの実施形態では、ステージ１１１２は、検査の間、焦点維持のために、サンプル１１０８の高さを調整し得る。他の実施形態では、焦点維持のために、対物レンズ１１０５が調整され得る。
【００７８】
光源１１０２は、１つ以上のレーザ及び／又は広帯域光源を有し得る。光源１１０２は、ＤＵＶ及び／又はＶＵＶ放射を出射し得る。対物レンズ１１０５を含む光学部品１１０３は、その放射をサンプル１１０８の方へ導き、及び、これをサンプル１１０８上にフォーカスさせ得る。光学部品１１０３は、また、ミラー、レンズ及び／又はビームスプリッタを有し得る。サンプル１１０８から反射又は散乱された光は、光学部品１１０３により検出器アセンブリ１１０４内の検出器１１０６上に集光され、導かれ、及び、フォーカスされ得る。
【００７９】
検出器１１０６は、ボロン被覆裏側照光ＣＣＤセンサ、ボロン被覆裏側照光ＣＭＯＳセンサ及びボロン被覆裏側薄化固体画像センサを組み込んだ電子衝撃型画像センサを含めて、本書に記載される１つ以上の画像センサを含み得る。検出器１１０６は、二次元アレイセンサ又は一次元ラインセンサを含み得る。一実施形態では、検出器１１０６の出力は、出力を分析するコンピューティングシステム１１１４に提供され得る。コンピューティングシステム１１１４は、キャリア媒体１１１６に記憶され得るプログラム命令１１１８によりコンフィギュレーションされ得る。
【００８０】
一実施形態では、光源１１０２は、アーク灯、レーザ励起プラズマ光源又はＣＷレーザ等の連続光源であり得る。他の実施形態では、光源１１０２は、モードロックレーザ、Ｑスイッチレーザ、Ｑスイッチレーザで励起されるプラズマ光源等のパルス光源であり得る。Ｑスイッチレーザを組み込んだ検査システム１１００のいくつかの実施形態では、検出器１１０６内の（単数又は複数の）画像センサは、レーザパルスと同期する。このような実施形態では、画像センサは、レーザパルスの間、ＴＤＩモードで動作し得るとともに、その後、レーザパルスの中間で、センサの両側の複数の出力を介してデータを読出し得る。
【００８１】
検査システム１１００のいくつかの実施形態は、サンプル１１０８上のラインを照光し、１つ以上の暗視野及び／又は明視野集光チャネルで散乱及び／又は反射された光を集光する。このような実施形態では、画像センサは、ラインセンサ又は電子衝撃型ラインセンサであり得る。
【００８２】
検査システム１１００のいくつかの実施形態は、サンプル１１０８上の複数の点を照光し、１つ以上の暗視野及び／又は明視野集光チャネルで散乱及び／又は反射された光を集光する。このような実施形態では、画像センサは、二次元アレイセンサ又は電子衝撃型二次元アレイセンサであり得る。
【００８３】
本書に記載される１つ以上の画像を組み込んだ検査システム１１００の種々の実施形態の更なる詳細は、２０１１年７月１２日にＲｏｍａｎｏｖｓｋｙらにより出願された「サンプル検査システム」（“ＳＡＭＰＬＥ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭ”）と題する米国特許仮出願第６１／５０６，８９２号、２０１２年７月９日にＲｏｍａｎｏｖｓｋｙらにより出願された「ウエハ検査システム」（“ＷＡＦＥＲ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭ”）と題する米国特許出願第１３／５５４，９５４号、２００９年７月１６日に公開されたＡｒｍｓｔｒｏｎｇらによる米国特許出願公開第２００９／０１８０１７６号、２００７年１月４日に公開されたＣｈｕａｎｇらによる米国特許出願公開第２００７／０００２４６５号、１９９９年１２月７日に発行されたＳｈａｆｅｒらによる米国特許第５，９９９，３１０号、及び、２００９年４月２８日に発行されたＬｅｏｎｇらによる米国特許第７，５２５，６４９号に見出し得る。これらの特許及び特許出願の全ては、参照により本書に組み込まれる。
【００８４】
上記した本発明の構造及び方法の種々の実施形態は、本発明の原理を示すのみであり、本発明の範囲を、記載された特定の実施形態に限定することは意図されない。例えば、図１及び２の中に示されるフローチャートに追加のステップを追加することができ、又は、示されたステップのいくつかは、示された順序と異なる順序で行い得る。従って、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。実施形態には、以下の事項が含まれることを付言する。
（１）画像センサを製造する方法であって、前記方法は、
基板上にエピタキシャル層を形成するステップと、
前記基板上にゲート層を形成するステップと、
前記ゲート層上に回路素子層を形成するステップと、
薄化された基板を作り出すように前記基板を薄化するステップであって、前記薄化された基板は、前記エピタキシャル層の少なくとも部分を露出する、該ステップと、
前記エピタキシャル層の前記露出部分上に純粋ボロン層を形成するステップと、
を有する方法。
（２）前記純粋ボロン層上に反射防止被覆を形成するステップを更に有する、上記（１）に記載の方法。
（３）前記純粋ボロン層上に導電層を形成するステップを更に有する、上記（１）に記載の方法。
（４）前記回路素子層上に保護層を形成するステップを更に有する、上記（１）に記載の方法。
（５）前記基板を薄化する前記ステップの後で、かつ、前記純粋ボロン層を形成する前記ステップの前に、前記エピタキシャル層の少なくとも１つの前記露出部分をドーピングするステップを更に有する、上記（１）に記載の方法。
（６）画像センサを製造する方法であって、前記方法は、
基板上にエピタキシャル層を形成するステップと、
前記エピタキシャル層上に回路素子を形成するステップと、
前記回路素子にハンドリングウエハを取り付けるステップと、
前記エピタキシャル層を露出させるように前記基板を薄化するステップと、
前記エピタキシャル層の前記露出した表面上に純粋ボロン層を形成するステップと、
を有する方法。
（７）前記純粋ボロン層上に反射防止被覆を形成するステップを更に有する、上記（６）に記載の方法。
（８）前記純粋ボロン層上に導電層を形成するステップを更に有する、上記（６）に記載の方法。
【図１】
2019080070.tif 000003
【図２】
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【図３Ａ】
2019080070.tif 000005
【図３Ｂ】
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【図３Ｃ】
2019080070.tif 000007
【図３Ｄ】
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【図３Ｅ】
2019080070.tif 000009
【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
2019080070.tif 000015
【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
2019080070.tif 000024
【図１０】
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【図１１】
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