(57)【要約】【課題】  電界集中を抑制可能であるとともに、オン抵抗が低いスイッチング素子を実現する。【解決手段】  スイッチング素子の製造方法であって、半導体基板の上面に平行に伸びる複数のトレンチを形成する工程と、遮蔽部と開口部を有するマスクを、前記各トレンチ上に前記遮蔽部と前記開口部が前記各トレンチの長手方向に沿って繰り返し配置されるように形成する工程と、前記マスクを介して前記各トレンチの底面にｐ型不純物を注入することによって複数の底部ｐ型領域を形成する工程を有する。【選択図】図９
2019087611.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子の製造方法であって、
半導体基板の上面に平行に伸びる複数のトレンチを形成する工程と、
遮蔽部と開口部を有するマスクを、前記各トレンチ上に前記遮蔽部と前記開口部が前記各トレンチの長手方向に沿って繰り返し配置されるように形成する工程と、
前記マスクを介して前記各トレンチの底面にｐ型不純物を注入することによって複数の底部ｐ型領域を形成する工程、
を有し、
前記スイッチング素子が、
前記トレンチの内面を覆う複数のゲート絶縁層と、
前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されている複数のゲート電極と、
前記トレンチの側面を覆う前記ゲート絶縁層に接するｎ型の複数のソース領域と、
前記各ソース領域の下側で前記ゲート絶縁層に接するｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁層に接するｎ型のドリフト領域と、
前記ドリフト領域に接する前記底部ｐ型領域、
を有することを特徴とする製造方法。
【請求項２】
前記マスクを介して前記各トレンチの側面にｐ型不純物を注入することによって複数の接続ｐ型領域を形成する工程をさらに有し、
前記スイッチング素子において、前記接続ｐ型領域が、前記底部ｐ型領域と前記ボディ領域とを接続することを特徴とする請求項１の製造方法。
【請求項３】
前記各トレンチの両側面が、前記トレンチの底面に向かうにしたがって前記トレンチの幅が狭くなるように傾斜したテーパ形状を有することを特徴とする請求項２の製造方法。
【請求項４】
スイッチング素子であって、
半導体基板と、
前記半導体基板の上面に設けられており、互いに平行に伸びる複数のトレンチと、
前記トレンチの内面を覆う複数のゲート絶縁層と、
前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されている複数のゲート電極、
を有し、
前記半導体基板が、
前記トレンチの側面を覆う前記ゲート絶縁層に接するｎ型の複数のソース領域と、
前記各ソース領域の下側で前記ゲート絶縁層に接するｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁層に接するｎ型のドリフト領域と、
前記各トレンチの底面を覆う前記ゲート絶縁層に接し、前記ドリフト領域に接する複数の底部ｐ型領域、
を有し、
前記各トレンチの底面において、前記底部ｐ型領域が、前記各トレンチの長手方向に間隔を開けて複数個配置されている、
スイッチング素子。
【請求項５】
前記半導体基板が、前記各底部ｐ型領域を前記ボディ領域に接続しており、前記各底部ｐ型領域の上部の範囲内で前記トレンチの側面を覆う前記ゲート絶縁層に接している複数の接続ｐ型領域を有している請求項４のスイッチング素子。
【請求項６】
前記トレンチが、第１トレンチと、前記第１トレンチの隣の第２トレンチを有し、
前記底部ｐ型領域が、前記第１トレンチの底面を覆う前記ゲート絶縁層に接する第１底部ｐ型領域と、前記第２トレンチの底面を覆う前記ゲート絶縁層に接する第２底部ｐ型領域を有し、
前記各トレンチの長手方向において第１底部ｐ型領域の範囲と第２底部ｐ型領域の範囲が重複していない、
請求項５のスイッチング素子。
【請求項７】
前記トレンチが、第１トレンチと、前記第１トレンチの隣の第２トレンチを有し、
前記接続ｐ型領域が、前記第１トレンチの前記第２トレンチ側の側面を覆う前記ゲート絶縁層に接する第１接続ｐ型領域と、前記第２トレンチの前記第１トレンチ側とは反対側の側面を覆う前記ゲート絶縁層に接する第２接続ｐ型領域を有し、
前記接続ｐ型領域が、前記第２トレンチの前記第１トレンチ側の側面を覆う前記ゲート絶縁層に接する範囲に存在しない、
請求項５または６のスイッチング素子。
【請求項８】
前記各トレンチの長手方向において、前記底部ｐ型領域のピッチが３０μｍ以下である請求項４〜７のいずれか一項のスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子とその製造方法に関する。
【０００２】
特許文献１には、トレンチ型のスイッチング素子が開示されている。各トレンチの底面に接する範囲に、底部ｐ型領域が設けられている。各底部ｐ型領域は、対応するトレンチの底面全域でゲート絶縁層に接している。また、各底部ｐ型領域は、ドリフト領域に接している。このスイッチング素子がオフすると、各底部ｐ型領域からドリフト領域に空乏層が伸びる。各底部ｐ型領域から伸びる空乏層によって、各トレンチの下端における電界集中が抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２４２８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トレンチ型のスイッチング素子がオンするときには、隣り合うトレンチの間に位置するドリフト領域が電流経路となる。特許文献１のスイッチング素子では、各トレンチの底面に接する範囲に底部ｐ型領域が設けられているので、隣り合うトレンチの間に位置するドリフト領域（すなわち、隣り合う底部ｐ型領域の間に位置するドリフト領域）の幅が狭い。このため、電流経路の幅が狭く、スイッチング素子のオン抵抗が高いという問題があった。したがって、本明細書では、底部ｐ型領域によって電界集中を抑制可能であるとともに、オン抵抗が低いスイッチング素子とその製造方法を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング素子の製造方法は、半導体基板の上面に平行に伸びる複数のトレンチを形成する工程と、遮蔽部と開口部を有するマスクを前記各トレンチ上に前記遮蔽部と前記開口部が前記各トレンチの長手方向に沿って繰り返し配置されるように形成する工程と、前記マスクを介して前記各トレンチの底面にｐ型不純物を注入することによって複数の底部ｐ型領域を形成する工程を有する。前記スイッチング素子が、前記トレンチの内面を覆う複数のゲート絶縁層と、前記トレンチ内に配置されているとともに前記ゲート絶縁層によって前記半導体基板から絶縁されている複数のゲート電極と、前記トレンチの側面を覆う前記ゲート絶縁層に接するｎ型の複数のソース領域と、前記各ソース領域の下側で前記ゲート絶縁層に接するｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁層に接するｎ型のドリフト領域と、前記ドリフト領域に接する前記底部ｐ型領域を有する。
【０００６】
この製造方法では、各トレンチ上に遮蔽部と開口部が各トレンチの長手方向に沿って繰り返し配置されるようにマスクが形成された後に、マスクを介して各トレンチの底面にｐ型不純物が注入される。したがって、各トレンチの底面において、各トレンチの長手方向に沿って間隔を開けて複数の底部ｐ型領域が形成される。底部ｐ型領域が形成されていない部分では、隣り合うトレンチの間に位置するドリフト領域の幅が広く、電流経路が広い。したがって、このスイッチング素子のオン抵抗は低い。また、各トレンチの底面には、底部ｐ型領域が設けられていない部分が存在するが、この部分はスイッチング素子がオフしているときにｙ方向に隣接する底部ｐ型領域から伸びる空乏層によって空乏化される。したがって、底部ｐ型領域が設けられていない部分でも、トレンチの下端における電界集中が抑制される。以上に説明したように、この製造方法によれば、底部ｐ型領域によって電界集中を抑制可能であるとともに、オン抵抗が低いスイッチング素子を製造することができる。
【０００７】
また、本明細書では、スイッチング素子を提案する。このスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられているとともに互いに平行に伸びる複数のトレンチと、前記トレンチの内面を覆う複数のゲート絶縁層と、前記トレンチ内に配置されているとともに前記ゲート絶縁層によって前記半導体基板から絶縁されている複数のゲート電極を有する。前記半導体基板が、前記トレンチの側面を覆う前記ゲート絶縁層に接するｎ型の複数のソース領域と、前記各ソース領域の下側で前記ゲート絶縁層に接するｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁層に接するｎ型のドリフト領域と、前記各トレンチの底面を覆う前記ゲート絶縁層に接するとともに前記ドリフト領域に接する複数の底部ｐ型領域を有する。前記各トレンチの底面において、前記底部ｐ型領域が、前記各トレンチの長手方向に間隔を開けて複数個配置されている。
【０００８】
このスイッチング素子では、各トレンチの底面において、各トレンチの長手方向に沿って間隔を開けて複数の底部ｐ型領域が配置されている。底部ｐ型領域が形成されていない部分では電流経路が広いので、このスイッチング素子のオン抵抗は低い。また、スイッチング素子がオフするときには、底部ｐ型領域が設けられていない部分がｙ方向に隣接する底部ｐ型領域から伸びる空乏層によって空乏化される。したがって、底部ｐ型領域が設けられていない部分で電界集中が抑制される。以上に説明したように、このスイッチング素子によれば、底部ｐ型領域によって電界集中を抑制可能であるとともに、低いオン抵抗を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態のＭＯＳＦＥＴの断面を含む斜視図。
【図２】図１のＩＩ面における断面図。
【図３】図１のＩＩＩ面における断面図。
【図４】図１のＩＶ面における断面図。
【図５】ＭＯＳＦＥＴを上側からみたときのトレンチと底部ｐ型領域の配置を示す図。
【図６】ＭＯＳＦＥＴの製造工程の説明図。
【図７】ＭＯＳＦＥＴの製造工程の説明図。
【図８】ＭＯＳＦＥＴの製造工程の説明図。
【図９】ＭＯＳＦＥＴの製造工程の説明図。
【図１０】ＭＯＳＦＥＴの製造工程の説明図。
【図１１】ＭＯＳＦＥＴの製造工程の説明図。
【図１２】ＭＯＳＦＥＴの製造工程の説明図。
【図１３】変形例のＭＯＳＦＥＴを上側からみたときのトレンチと底部ｐ型領域の配置を示す図。
【図１４】別の変形例のＭＯＳＦＥＴの図２に対応する断面図。
【発明を実施するための形態】
【００１０】
図１〜４は、実施形態のＭＯＳＦＥＴ１０を示している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図２は、図１の平面ＩＩ（図２において露出しているｘｚ平面）を示す断面図であり、図３は図１の平面ＩＩＩを示す断面図であり、図４は図１の平面ＩＶを示す断面図である。図２〜４に示すように、半導体基板１２の上面１２ａ上には、電極、絶縁層等が設けられている。なお、図１では、説明のため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。
【００１１】
半導体基板１２は、ＳｉＣにより構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、複数のトレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。複数のトレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２、３に示すように、各トレンチ２２の両側の側面は、底面側に向かうほどトレンチ２２の幅が狭くなるように傾斜したテーパ形状を有している。各トレンチ２２の内部に、ゲート絶縁層２４とゲート電極２６が配置されている。
【００１２】
図１〜４に示すように、ゲート絶縁層２４は、トレンチ２２の内面を覆っている。ゲート絶縁層２４は、酸化シリコンにより構成されている。ゲート絶縁層２４は、底部絶縁層２４ｂと側面絶縁膜２４ａを有している。底部絶縁層２４ｂは、トレンチ２２の底部に配置されている。底部絶縁層２４ｂは、トレンチ２２の底面を覆っている。また、底部絶縁層２４ｂは、トレンチ２２の底面近傍において、トレンチ２２の側面を覆っている。側面絶縁膜２４ａは、底部絶縁層２４ｂの上部に位置するトレンチ２２の側面を覆っている。
【００１３】
ゲート電極２６は、底部絶縁層２４ｂの上部に配置されている。すなわち、ゲート電極２６とトレンチ２２の底面の間の絶縁層が、底部絶縁層２４ｂである。また、ゲート電極２６とトレンチ２２の側面の間の絶縁層が、側面絶縁膜２４ａである。ゲート電極２６は、側面絶縁膜２４ａと底部絶縁層２４ｂによって半導体基板１２から絶縁されている。ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１４】
図２〜４に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、上面１２ａと層間絶縁膜２８を覆っている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１５】
図１〜４に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、複数の底部ｐ型領域３６、複数の接続ｐ型領域３８、ドリフト領域３４、及び、ドレイン領域３５が設けられている。
【００１６】
各ソース領域３０は、ｎ型領域である。隣接する２つのトレンチ２２に挟まれた半導体領域（以下、トレンチ間領域という場合がある）のそれぞれに、２つのソース領域３０が配置されている。トレンチ間領域に配置されている２つのソース領域３０のうちの一方は、トレンチ間領域の両側に位置する２つのトレンチのうちの一方に隣接している。前記２つのソース領域３０のうちの他方は、前記２つのトレンチのうちの他方に接している。各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。図１に示すように、各ソース領域３０は、トレンチ２２に沿ってｙ方向に長く伸びている。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ａに接している。各ソース領域３０は、ゲート電極２６に対して側面絶縁膜２４ａを介して対向している。
【００１７】
ボディ領域３２は、ｐ型領域である。図１〜４に示すように、ボディ領域３２は、各トレンチ間領域に設けられている。ボディ領域３２は、各ソース領域３０の下側で各側面絶縁膜２４ａに接している。ボディ領域３２は、複数のボディコンタクト領域３２ａと低濃度ボディ領域３２ｂを有している。
【００１８】
各ボディコンタクト領域３２ａは、ｐ型不純物濃度が高いｐ型領域である。各ボディコンタクト領域３２ａは、２つのソース領域３０の間に配置されている。各ボディコンタクト領域３２ａは、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。図１に示すように、各ボディコンタクト領域３２ａは、ソース領域３０に沿ってｙ方向に直線状に長く伸びている。
【００１９】
低濃度ボディ領域３２ｂは、各ボディコンタクト領域３２ａよりもｐ型不純物濃度が低いｐ型領域である。図１〜３に示すように、低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側に配置されている。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａに対して下側から接している。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側の全域に分布している。このため、各ソース領域３０及び各ボディコンタクト領域３２ａは、低濃度ボディ領域３２ｂによってドリフト領域３４から分離されている。低濃度ボディ領域３２ｂは、ソース領域３０の下側で、側面絶縁膜２４ａに接している。低濃度ボディ領域３２ｂは、ゲート電極２６に対して側面絶縁膜２４ａを介して対向している。低濃度ボディ領域３２ｂの下端は、ゲート電極２６の下端（すなわち、底部絶縁層２４ｂの上面）よりも上側に配置されている。
【００２０】
図１、２に示すように、各底部ｐ型領域３６は、対応するトレンチ２２の底面に臨む範囲に配置されている。各底部ｐ型領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ｂに接している。図４に示すように、各トレンチ２２の底面において、ｙ方向に沿って、複数の底部ｐ型領域３６が間隔を開けて配置されている。言い換えると、各トレンチ２２の底面において、ｙ方向に沿って、底部ｐ型領域３６が設けられている部分と底部ｐ型領域３６が設けられていない部分とが交互に繰り返し現れるように底部ｐ型領域３６が設けられている。以下では、図２に示すようにｘｚ平面に沿う断面において底部ｐ型領域３６が設けられている部分を耐圧構造部８０と呼び、図３に示すようにｘｚ平面に沿う断面において底部ｐ型領域３６が設けられていない部分を電流制御部８２と呼ぶ。図４に示すように、耐圧構造部８０と電流制御部８２は、ｙ方向に沿って交互に繰り返し配置されている。本実施形態では、各トレンチ２２の底面において、複数の底部ｐ型領域３６のｙ方向におけるピッチＰ１が３０μｍ以下とされている。図５は、ＭＯＳＦＥＴ１０を上側から見たときにおけるトレンチ２２と底部ｐ型領域３６の配置を示している。図５に示すように、複数のトレンチ２２の間で、底部ｐ型領域３６が設けられている範囲がｙ方向において重複している。すなわち、図５において、トレンチ２２ａに設けられている底部ｐ型領域３６の位置と、トレンチ２２ｂに設けられている底部ｐ型領域３６位置と、トレンチ２２ｃに設けられている底部ｐ型領域３６の位置が、ｙ方向において重複している。
【００２１】
図１、２に示すように、各接続ｐ型領域３８は、低濃度ボディ領域３２ｂの下側に配置されている。各接続ｐ型領域３８は、低濃度ボディ領域３２ｂの下側で側面絶縁膜２４ａに接している。図２に示す断面においては、トレンチ間領域のそれぞれに、２つの接続ｐ型領域３８が配置されている。図２に示す断面においては、トレンチ間領域に配置されている２つの接続ｐ型領域３８のうちの一方は、トレンチ間領域の両側に位置する２つのトレンチ２２のうちの一方に隣接している。前記２つの接続ｐ型領域３８のうちの他方は、前記２つのトレンチ２２のうちの他方に接している。各接続ｐ型領域３８は、対応するトレンチ２２の側面に沿って伸びている。各接続ｐ型領域３８の上端は低濃度ボディ領域３２ｂに接続されており、各接続ｐ型領域３８の下端は対応する底部ｐ型領域３６に接続されている。すなわち、接続ｐ型領域３８を介して、底部ｐ型領域３６が低濃度ボディ領域３２ｂに接続されている。図３に示すように、電流制御部８２には、接続ｐ型領域３８が設けられていない。すなわち、接続ｐ型領域３８は、ｘｚ平面における断面において底部ｐ型領域３６が存在する部分に設けられており、ｘｚ平面における断面において底部ｐ型領域３６が存在しない部分には設けられていない。したがって、接続ｐ型領域３８は、底部ｐ型領域３６と同様に、ｙ方向に断続的に設けられている。すなわち、各トレンチ２２の側面において、ｙ方向に沿って、複数の接続ｐ型領域３８が間隔を開けて配置されている。
【００２２】
ドリフト領域３４は、ｎ型不純物濃度が低いｎ型領域である。図１〜４に示すように、ドリフト領域３４は、ボディ領域３２（より詳細には、低濃度ボディ領域３２ｂ）の下側に配置されている。ドリフト領域３４は、低濃度ボディ領域３２ｂによって各ソース領域３０から分離されている。ドリフト領域３４は、各トレンチ間領域から各トレンチ２２よりも下側の領域に跨って分布している。ドリフト領域３４は、トレンチ２２の反対側から低濃度ボディ領域３２ｂに接している。ドリフト領域３４は、底部ｐ型領域３６の側面と底面に接している。図３に示すように、接続ｐ型領域３８が存在しない範囲では、ドリフト領域３４は、低濃度ボディ領域３２ｂの下側で側面絶縁膜２４ａと底部絶縁層２４ｂに接している。ドリフト領域３４は、ゲート電極２６に対して側面絶縁膜２４ａを介して対向している。底部ｐ型領域３６が存在しない範囲では、ドリフト領域３４は、トレンチ２２の底面において底部絶縁層２４ｂに接している。底部ｐ型領域３６及びトレンチ２２の下端よりも下側では、ドリフト領域３４は、ｘ方向及びｙ方向において、半導体基板１２の全域に分布している。
【００２３】
ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。図１〜４に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に設けられており、下部電極７２にオーミック接触している。
【００２４】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。
【００２５】
ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、側面絶縁膜２４ａ近傍の低濃度ボディ領域３２ｂに電子が引き寄せられる。これによって、側面絶縁膜２４ａ近傍の低濃度ボディ領域３２ｂに、反転層（ｐ型からｎ型に反転した層）が形成される。
【００２６】
図３に示す電流制御部８２（接続ｐ型領域３８が存在しない部分）では、側面絶縁膜２４ａに沿って低濃度ボディ領域３２ｂに反転層が形成されると、反転層によってソース領域３０とドリフト領域３４が接続される。したがって、ソース領域３０から反転層とドリフト領域３４を通ってドレイン領域３５へ電子が流入する。すなわち、ＭＯＳＦＥＴ１０がオンする。このように、電流制御部８２では、反転層がチャネル（電流経路）として機能する。電流制御部８２では、底部ｐ型領域３６が存在しないので、トレンチ２２に挟まれた範囲のドリフト領域３４の幅Ｗ１が広く、この範囲のドリフト領域３４の抵抗が低い。したがって、電流制御部８２では、トレンチ２２に挟まれた範囲のドリフト領域３４を電子が流れるときに、損失が生じ難い。
【００２７】
他方、図２に示す耐圧構造部８０（接続ｐ型領域３８が存在する部分）では、側面絶縁膜２４ａに沿って低濃度ボディ領域３２ｂに反転層が形成されても、反転層の下側に接続ｐ型領域３８が存在するので、反転層がドリフト領域３４に繋がらない。したがって、耐圧構造部８０では、反転層にほとんど電子が流れず、反転層はチャネルとして機能しない。また、耐圧構造部８０では、底部ｐ型領域３６が存在するので、トレンチ２２に挟まれた範囲のドリフト領域３４の幅Ｗ２が狭く、この範囲のドリフト領域３４の抵抗が高い。しかしながら、上述したように、耐圧構造部８０では反転層がチャネルとして機能しないので、トレンチ２２に挟まれた範囲（幅Ｗ２の範囲）のドリフト領域３４に電子がほとんど流れない。したがって、トレンチ２２に挟まれた範囲（幅Ｗ２の範囲）のドリフト領域３４の抵抗が高くても、この範囲では損失はほとんど生じない。
【００２８】
以上に説明したように、ＭＯＳＦＥＴ１０では、高い電流が流れる電流制御部８２に底部ｐ型領域３６が存在しないので、ドリフト領域３４を電子が流れるときに損失が生じ難い。
【００２９】
ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、反転層が消失し、電子の流れが停止する。ＭＯＳＦＥＴ１０がオフすると、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。低濃度ボディ領域３２ｂはボディコンタクト領域３２ａを介して上部電極７０に接続されているので、低濃度ボディ領域３２ｂの電位は上部電極７０の電位（すなわち、０Ｖ）と略同じ電位に固定されている。また、底部ｐ型領域３６が接続ｐ型領域３８を介して低濃度ボディ領域３２ｂに接続されているので、底部ｐ型領域３６の電位は低濃度ボディ領域３２ｂと略同じ電位（すなわち、０Ｖに近い電位）に固定されている。下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位は上昇する。ドリフト領域３４の電位が上昇すると、低濃度ボディ領域３２ｂとドリフト領域３４の間に電位差が生じる。このため、低濃度ボディ領域３２ｂとドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、低濃度ボディ領域３２ｂからドリフト領域３４に空乏層が広がる。低濃度ボディ領域３２ｂからドリフト領域３４広がる空乏層によって、ＭＯＳＦＥＴ１０に印加される電圧が保持される。また、ドリフト領域３４の電位が上昇すると、底部ｐ型領域３６とドリフト領域３４の間に電位差が生じる。このため、底部ｐ型領域３６とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。したがって、底部ｐ型領域３６からドリフト領域３４にも空乏層が広がる。図２に示す耐圧構造部８０では、底部ｐ型領域３６からドリフト領域３４に広がる空乏層によって、トレンチ２２の下端近傍における電界集中が抑制される。他方、図３に示す電流制御部８２には、底部ｐ型領域３６が存在しない。しかしながら、図４に示すように、電流制御部８２に対してｙ方向に隣接する位置に、耐圧構造部８０内の底部ｐ型領域３６が存在する。このため、底部ｐ型領域３６からドリフト領域３４に伸びる空乏層が、電流制御部８２内まで進入する。電流制御部８２内では、トレンチ２２の下端近傍のドリフト領域３４が、耐圧構造部８０内の底部ｐ型領域３６から伸びる空乏層によって空乏化される。このため、電流制御部８２内でも、トレンチ２２の下端近傍における電界集中が抑制される。特に、ｙ方向における底部ｐ型領域３６のピッチＰ１が３０μｍ以下と狭いので、底部ｐ型領域３６から広がる空乏層が電流制御部８２内でトレンチ２２の下端近傍のドリフト領域３４を空乏化し易い。このため、電流制御部８２内でも、効果的に電界集中が抑制される。
【００３０】
以上に説明したように、ＭＯＳＦＥＴ１０では、電流制御部８２内に底部ｐ型領域３６が存在しなくても、トレンチ２２の底面全体における電界集中を抑制することができる。
【００３１】
以上に説明したように、ＭＯＳＦＥＴ１０の構造によれば、トレンチ２２の下端における電界集中を抑制しながら、オン抵抗を低減することができる。
【００３２】
次に、図６〜１２を用いて、ＭＯＳＦＥＴ１０の製造方法について説明する。図６〜１２は、ＭＯＳＦＥＴ１０の製造過程における半導体基板１２の断面を示している。図６〜１２において、左側の断面は耐圧構造部８０の断面（図２に相当する断面）を示しており、右側の断面は電流制御部８２（図３に相当する断面）を示している。
【００３３】
最初に、ＳｉＣによって構成されているｎ型の半導体基板１２（加工前の半導体基板１２）に、ボディ領域３２と複数のソース領域３０を形成する（図６参照）。ボディ領域３２とソース領域３０は、エピタキシャル成長やイオン注入によって形成することができる。
【００３４】
次に、図７に示すように、半導体基板１２の上面１２ａ上に開口部を有する絶縁膜６０を形成し、その後に、絶縁膜６０の開口部内で半導体基板１２をエッチングする。これによって、半導体基板１２の上面１２ａに、複数のトレンチ２２を形成する。ここでは、トレンチ２２がソース領域３０と低濃度ボディ領域３２ｂを貫通してドリフト領域３４に達するようにトレンチ２２を形成する。
【００３５】
次に、図８に示すように、絶縁膜６０とトレンチ２２の内面を覆うようにレジスト層６２を形成し、その後、レジスト層６２を部分的に除去して開口部を形成する。ここでは、耐圧構造部８０上のレジスト層６２を除去し、電流制御部８２上にレジスト層６２を残存させる。すなわち、電流制御部８２上にレジスト層６２の遮蔽部（レジスト層６２自体）が位置し、耐圧構造部８０上にレジスト層６２の開口部（すなわち、レジスト層６２が存在しない部分）が位置するように、レジスト層６２を加工する。トレンチ２２上において遮蔽部と開口部がｙ方向に沿って繰り返し配置されるようにレジスト層６２を加工する。
【００３６】
次に、図９に示すように、レジスト層６２と絶縁膜６０が存在する状態で、トレンチ２２の底面にｐ型不純物をイオン注入する。半導体基板１２の上面１２ａは絶縁膜６０に覆われているので、上面１２ａにはｐ型不純物は注入されない。また、電流制御部８２では、トレンチ２２の内面がレジスト層６２に覆われているので、ｐ型不純物がトレンチ２２の底面に注入されない。他方、耐圧構造部８０では、レジスト層６２が存在しないので、ｐ型不純物がトレンチ２２の底面に注入される。したがって、耐圧構造部８０では、トレンチ２２の底面に露出する範囲に底部ｐ型領域３６が形成される。
【００３７】
なお、底部ｐ型領域３６を形成する工程では、ｐ型不純物の注入方向のばらつき等の影響によって、耐圧構造部８０内のトレンチ２２の側面にｐ型不純物が注入される。特に、トレンチ２２の両側面が傾斜しているので、トレンチ２２の側面にｐ型不純物が注入され易い。その結果、耐圧構造部８０では、トレンチ２２の両側面近傍の半導体領域に多数の結晶欠陥が形成される。しかしながら、上述したように、耐圧構造部８０では、トレンチ２２の側面近傍の半導体領域に電流がほとんど流れないので、トレンチ２２の側面近傍の半導体領域に結晶欠陥が形成されても、ＭＯＳＦＥＴ１０の特性にほとんど影響はない。また、電流制御部８２では、レジスト層６２によってトレンチ２２の側面へのｐ型不純物の注入が防止される。したがって、電流制御部８２では、トレンチ２２の側面近傍の半導体領域に結晶欠陥が形成されず、このような結晶欠陥に起因するＭＯＳＦＥＴ１０の特性の悪化（例えば、チャネル抵抗の増加等）は生じない。
【００３８】
次に、図１０に示すように、半導体基板１２に対して斜めにｐ型不純物を注入することによって、耐圧構造部８０内の各トレンチ２２の一方の側面にｐ型不純物を注入する。次に、図１１に示すように、注入角度を変更して、耐圧構造部８０内の各トレンチ２２の他方の側面にｐ型不純物を注入する。これによって、耐圧構造部８０内の各トレンチ２２の両側面に沿って、接続ｐ型領域３８を形成する。なお、図１０、１１に示すイオン注入でも、電流制御部８２では、レジスト層６２によってトレンチ２２の側面へのｐ型不純物の注入が防止される。したがって、電流制御部８２では、トレンチ２２の側面近傍の半導体領域に結晶欠陥が形成されず、このような結晶欠陥に起因するＭＯＳＦＥＴ１０の特性の悪化（例えば、チャネル抵抗の増加等）は生じない。
【００３９】
次に、図１２に示すように、レジスト層６２及び絶縁膜６０を除去し、各トレンチ２２の内部にゲート絶縁層２４とゲート電極２６を形成する。次に、半導体基板１２の上面１２ａ上に層間絶縁膜２８と上部電極７０を形成する。次に、半導体基板１２の下面１２ｂに露出する範囲にドレイン領域３５を形成する。次に、半導体基板１２の下面１２ｂに下部電極７２を形成する。以上の工程によって、図１〜５に示すＭＯＳＦＥＴ１０が完成する。
【００４０】
以上に説明したように、この製造方法では、底部ｐ型領域３６及び接続ｐ型領域３８を形成する工程において、電流制御部８２内のトレンチ２２の側面近傍の半導体領域（チャネルがとなる領域）に結晶欠陥が形成されない。このため、結晶欠陥に起因するＭＯＳＦＥＴ１０の特性の悪化（例えば、チャネル抵抗の増加等）を防止することができる。
【００４１】
また、この製造方法では、共通のレジスト層６２を用いてトレンチ２２の底面に対するｐ型不純物注入とトレンチ２２の側面に対するｐ型不純物注入を行うことができる。このため、効率的にＭＯＳＦＥＴ１０を製造することができる。また、底部ｐ型領域３６の上部に正確に接続ｐ型領域３８を形成することができるので、底部ｐ型領域３６と接続ｐ型領域３８が存在しない電流制御部８２を広く設けることができる。
【００４２】
なお、上述した実施形態では、図５に示すように、全てのトレンチ２２において、底部ｐ型領域３６のｙ方向における位置が重複していた。しかしながら、図１３に示すように、隣りあうトレンチ２２の間で、底部ｐ型領域３６のｙ方向における位置がずれていてもよい。すなわち、隣り合うトレンチ２２の間で、底部ｐ型領域３６のｙ方向における範囲が重複しないように各底部ｐ型領域３６が配置されていてもよい。図１３の配置でも、上述した実施形態と同様の効果を得ることができる。
【００４３】
また、上述した実施形態では、耐圧構造部８０において、トレンチ２２の両側の側面に接続ｐ型領域３８が設けられていた。しかしながら、図１４に示すように、耐圧構造部８０において、トレンチ２２の一方の側面に接続ｐ型領域３８を設け、他方の側面に接続ｐ型領域３８を設けなくてもよい。上述した製造方法において図１１のｐ型不純物注入工程を省略することで、図１４の構造を得ることができる。このように、底部ｐ型領域３６の片側のみに接続ｐ型領域３８を設けても、上述した実施形態と同様の効果を得ることができる。また、この構成によれば、接続ｐ型領域３８を減らすことができるので、電流経路が広くなる。したがって、ＭＯＳＦＥＴ１０のオン抵抗をより低くすることができる。なお、図１３の構造と図１４の構造を組み合わせてもよい。
【００４４】
また、上述した実施形態では、底部ｐ型領域３６が接続ｐ型領域３８によってボディ領域３２に接続されていた。しかしながら、接続ｐ型領域３８が存在せず、底部ｐ型領域３６がボディ領域３２から分離されていてもよい。このような構造では、底部ｐ型領域３６の電位がボディ領域３２の電位から切り離され、底部ｐ型領域３６の電位が浮遊電位となる。このようなフローティング構造でも、ＭＯＳＦＥＴがオフしたときに、底部ｐ型領域３６からドリフト領域３４に空乏層が伸びるので、上述した実施形態と略同様の効果を得ることができる。但し、フローティング構造では、底部ｐ型領域３６からドリフト領域３４に伸びる空乏層の振る舞いが安定し難いので、接続ｐ型領域３８が存在する方がより好ましい。
【００４５】
また、上述した実施形態において、各工程の順序を適宜変更することができる。例えば、トレンチ２２の側面へのｐ型不純物の注入を、トレンチ２２の底面へのｐ型不純物の注入よりも前に行ってもよい。
【００４６】
上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態のレジスト層６２は、請求項のマスクの一例である。図１３のトレンチ２２ａに対して設けられている底部ｐ型領域３６は、請求項の第１底部ｐ型領域の一例である。図１３のトレンチ２２ｂに対して設けられている底部ｐ型領域３６は、請求項の第２底部ｐ型領域の一例である。図１４の左側のトレンチ２２に対して設けられている接続ｐ型領域３８は、請求項の第１接続ｐ型領域の一例である。図１４の中央のトレンチ２２に対して設けられている接続ｐ型領域３８は、請求項の第２接続ｐ型領域の一例である。
【００４７】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００４８】
本明細書が開示する一例の製造方法は、底部ｐ型領域を形成するときと同じマスクを介して各トレンチの側面にｐ型不純物を注入することによって複数の接続ｐ型領域を形成する工程をさらに有していてもよい。スイッチング素子において、接続ｐ型領域が、底部ｐ型領域とボディ領域とを接続してもよい。
【００４９】
この製造方法によれば、底部ｐ型領域がボディ領域に接続されるので、底部ｐ型領域の電位を安定させることができる。これによって、スイッチング素子がオンするときに底部ｐ型領域から伸びる空乏層の振る舞いを安定させることができる。また、この製造方法では、接続ｐ型領域と底部ｐ型領域を同じマスクを用いて形成することができるので、スイッチング素子を効率的に製造することができる。
【００５０】
本明細書が開示する一例の製造方法においては、各トレンチの両側面が、トレンチの底面に向かうにしたがってトレンチの幅が狭くなるように傾斜したテーパ形状を有していてもよい。
【００５１】
トレンチの側面がテーパ形状を有すると、底部ｐ型領域に対する不純物注入時に、トレンチの側面に不純物が注入され易い。しかしながら、マスクによって覆われている範囲では、トレンチの側面への不純物の注入を防止できる。これによって、不純物注入によってチャネル中に欠陥が生じることを抑制することができる。
【００５２】
本明細書が開示する一例のスイッチング素子は、半導体基板が、各底部ｐ型領域をボディ領域に接続しており、各底部ｐ型領域の上部の範囲内でトレンチの側面を覆うゲート絶縁層に接している複数の接続ｐ型領域を有していてもよい。
【００５３】
この構成によれば、スイッチング素子の動作が安定する。
【００５４】
本明細書が開示する一例のスイッチング素子では、トレンチが、第１トレンチと、第１トレンチの隣の第２トレンチを有していてもよい。底部ｐ型領域が、第１トレンチの底面を覆うゲート絶縁層に接する第１底部ｐ型領域と、第２トレンチの底面を覆うゲート絶縁層に接する第２底部ｐ型領域を有していてもよい。各トレンチの長手方向において第１底部ｐ型領域の範囲と第２底部ｐ型領域の範囲が重複していなくてもよい。
【００５５】
本明細書が開示する一例のスイッチング素子では、トレンチが、第１トレンチと、第１トレンチの隣の第２トレンチを有していてもよい。接続ｐ型領域が、第１トレンチの第２トレンチ側の側面を覆うゲート絶縁層に接する第１接続ｐ型領域と、第２トレンチの第１トレンチ側とは反対側の側面を覆うゲート絶縁層に接する第２接続ｐ型領域を有していてもよい。接続ｐ型領域が、第２トレンチの第１トレンチ側の側面を覆うゲート絶縁層に接する範囲に存在しなくてもよい。
【００５６】
この構成によれば、接続ｐ型領域の占有範囲が少なくなるので、電流経路が広くなる。したがって、スイッチング素子のオン抵抗をより低くすることができる。
【００５７】
本明細書が開示する一例のスイッチング素子では、各トレンチの長手方向において、底部ｐ型領域のピッチが３０μｍ以下であってもよい。
【００５８】
この構成によれば、スイッチング素子がオフしているときに、底部ｐ型領域が設けられていない部分をより確実に空乏化させることができる。
【００５９】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００６０】
１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２４：ゲート絶縁層
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部ｐ型領域
３８：接続ｐ型領域
６０：絶縁膜
６２：レジスト層
７０：上部電極
７２：下部電極
８０：耐圧構造部
８２：電流制御部
【図１】
2019087611.tif 000003
【図２】
2019087611.tif 000004
【図３】
2019087611.tif 000005
【図４】
2019087611.tif 000006
【図５】
2019087611.tif 000007
【図６】
2019087611.tif 000008
【図７】
2019087611.tif 000009
【図８】
2019087611.tif 000010
【図９】
2019087611.tif 000011
【図１０】
2019087611.tif 000012
【図１１】
2019087611.tif 000013
【図１２】
2019087611.tif 000014
【図１３】
2019087611.tif 000015
【図１４】
2019087611.tif 000016