(57)【要約】【課題】ＵＳＢ３．０／３．１規格で規定されるＬＦＰＳ信号の３値信号を発生する。【解決手段】３値信号発生装置２は、最上位ビットと最下位ビットの論理積信号、最上位ビットと最下位ビットの論理和信号、最上位ビットを出力する論理回路部１１と、論理積信号を増幅する可変増幅器１２ａ、最上位ビットを増幅する可変増幅器１２ｂ、論理和信号を増幅する可変増幅器１２ｃとを有する可変増幅部１２と、可変増幅器１２ａの出力と可変増幅器１２ｂの出力を加算し、この加算した第１加算信号と可変増幅器１２ｃの出力を加算した第２加算信号を出力する加算部１３と、３値信号のオフ時に最上位ビットを低レベル、最下位ビットを高レベルと定義し、第１加算信号と第２加算信号の振幅レベルが等しくなるように各可変増幅器１２ａ，１２ｂ，１２ｃの振幅レベルを独立して制御する制御部１４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生装置（２）であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力する論理回路部（１１）と、
前記論理積信号を増幅する第１可変増幅器（１２ａ）と、前記最上位ビット信号を増幅する第２可変増幅器（１２ｂ）と、前記論理和信号を増幅する第３可変増幅器（１２ｃ）とを有する可変増幅部（１２）と、
前記第１可変増幅器の出力信号と前記第２可変増幅器の出力信号を加算し、この加算による第１加算信号と前記第３可変増幅器の出力信号を加算した第２加算信号を出力する加算部（１３）と、
前記３値信号のオフ時に前記最上位ビット信号を低レベル、前記最下位ビット信号を高レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御する制御部（１４）とを備えたことを特徴とする３値信号発生装置。
【請求項２】
低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生装置（２）であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力する論理回路部（１１）と、
前記論理積信号を増幅する第１可変増幅器（１２ａ）と、前記最上位ビット信号を増幅する第２可変増幅器（１２ｂ）と、前記論理和信号を増幅する第３可変増幅器（１２ｃ）とを有する可変増幅部（１２）と、
前記第２可変増幅器の出力信号と前記第３可変増幅器の出力信号を加算し、この加算による第１加算信号と前記第１可変増幅器の出力信号を加算した第２加算信号を出力する加算部（１３）と、
前記３値信号のオフ時に前記最上位ビット信号を高レベル、前記最下位ビット信号を低レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御する制御部とを備えたことを特徴とする３値信号発生装置。
【請求項３】
低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生方法であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力するステップと、
前記論理積信号を第１可変増幅器（１２ａ）で増幅するステップと、
前記最上位ビット信号を第２可変増幅器（１２ｂ）で増幅するステップと、
前記論理和信号を第３可変増幅器（１２ｃ）で増幅するステップと、
前記論理積信号の増幅信号と前記最上位ビットの増幅信号を加算して第１加算信号を出力するステップと、
前記第１加算信号と前記論理和信号の増幅信号を加算して第２加算信号を出力するステップと、
前記３値信号のオフ時に前記最上位ビットを低レベル、前記最下位ビットを高レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように、前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御するステップとを含むことを特徴とする３値信号発生方法。
【請求項４】
低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生方法であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力するステップと、
前記論理積信号を第１可変増幅器（１２ａ）で増幅するステップと、
前記最上位ビット信号を第２可変増幅器（１２ｂ）で増幅するステップと、
前記論理和信号を第３可変増幅器（１２ｃ）で増幅するステップと、
前記最上位ビットの増幅信号と前記論理和信号の増幅信号を加算して第１加算信号を出力するステップと、
前記第１加算信号と前記論理積信号の増幅信号を加算して第２加算信号を出力するステップと、
前記３値信号のオフ時に前記最上位ビットを高レベル、前記最下位ビットを低レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように、前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御するステップとを含むことを特徴とする３値信号発生方法。
【請求項５】
コンデンサ（Ｃ）を介してＡＣ結合される被測定物（Ｗ）に対し、請求項１又は請求項２の３値信号発生装置（２）で発生した３値信号をパターン信号として入力することを特徴とするパルスパターン発生装置。
【請求項６】
コンデンサ（Ｃ）を介してＡＣ結合される被測定物（Ｗ）に対し、請求項３又は請求項４の３値信号発生方法で発生した３値信号をパターン信号として入力するステップを含むことを特徴とするパルスパターン発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユニバーサル・シリアル・バス（以下、ＵＳＢという）３．０／３．１規格で規定されるＬＦＰＳ(Low Frequency Periodic Signaling)信号の３値信号を発生する３値信号発生装置及び３値信号発生方法と、ＬＦＰＳ信号の３値信号を被測定物に入力するパターン信号として発生するパルスパターン発生装置及びパルスパターン発生方法に関する。
【背景技術】
【０００２】
従来、所望のディジタル通信装置を被測定物とし、この被測定物におけるビット誤り率を測定する場合には、例えば、下記特許文献１に開示されるような誤り率測定装置が用いられる。この種の誤り率測定装置では、被測定物が電気的なストレスをどの程度許容できるかを測定するため、パルスパターン発生装置から既知パターンの電気的ストレス信号をテスト信号として印可し、このテスト信号を被測定物内部又は外部でループバックし、エラー検出器で受信してテスト信号との比較により、例えばテスト信号の印可量に対してエラーの有無を測定するジッタ耐力測定を行っている。
【０００３】
ところで、コンピュータ等の情報機器に周辺機器を接続するためのシリアルバス規格の一つとしてＵＳＢが知られている。そして、ＵＳＢデバイスまたはホストを被測定物として各種測定を行う際のネゴシエーションでは、ＵＳＢ３．０／３．１規格で規定される３値のＬＦＰＳ信号が用いられる。３値のＬＦＰＳ信号は、例えば２０ｎｓ〜１００ｎｓの周期（ｔＰｅｒｉｏｄ）、４０％〜６０％のデューティ比のパルスで構成される図１２に示すようなバースト信号（ｔＢｕｒｓｔ，ｔＲｅｐｅａｔ）である。尚、特に図示はしないが、ＵＳＢ３．０／３．１規格には、ＬＦＰＳ送信時間を含め、動作モードを決めるための信号が定義されている。
【０００４】
従来、誤り率測定装置では、ネゴシエーション時にＵＳＢデバイスまたはホストのステートダイアグラムをループバックモードに遷移させ、ＵＳＢデバイスまたはホストからループバックされるＬＦＰＳ信号をエラー検出器がフレームに沿った受信を行うことで各種測定を実行しているが、ネゴシエーション時には高レベルと低レベルによる２値のＮＲＺ信号をＵＳＢ３．０／３．１規格で規定される３値のＬＦＰＳ信号に見立てて使用していた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２７４４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、２値のＮＲＺ信号によるＬＦＰＳ信号は、ＵＳＢ３．０／３．１規格に準拠していない疑似的な信号であり、高レベルと低レベルとの間の中間値が得られず、ＵＳＢ３．０／３．１規格で規定される高レベル、中間値レベル、低レベルによる３値の信号にならないという問題があった。しかも、ＵＳＢ３．０／３．１規格で規定される３値のＬＦＰＳ信号を２値のＮＲＺ信号で生成すると、ＵＳＢ３．０／３．１規格で規定されている入出力間のＡＣ結合による過渡応答が発生し、バースト区間とパターンに依存した差動信号間のコモンモード電圧にズレが生じて被測定物であるＵＳＢデバイスまたはホストの受信部で問題を起こし、信号を正常に受信することができないという問題がある。
【０００７】
そこで、本発明は上記問題点に鑑みてなされたものであって、ＵＳＢ３．０／３．１規格で規定されるＬＦＰＳ信号の３値信号を発生することができる３値信号発生装置及び３値信号発生方法と、ＬＦＰＳ信号の３値信号を被測定物に入力するパターン信号として発生することができるパルスパターン発生装置及びパルスパターン発生方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の請求項１に記載された３値信号発生装置は、低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生装置２であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力する論理回路部１１と、
前記論理積信号を増幅する第１可変増幅器１２ａと、前記最上位ビット信号を増幅する第２可変増幅器１２ｂと、前記論理和信号を増幅する第３可変増幅器１２ｃとを有する可変増幅部１２と、
前記第１可変増幅器の出力信号と前記第２可変増幅器の出力信号を加算し、この加算による第１加算信号と前記第３可変増幅器の出力信号を加算した第２加算信号を出力する加算部１３と、
前記３値信号のオフ時に前記最上位ビット信号を低レベル、前記最下位ビット信号を高レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御する制御部１４とを備えたことを特徴とする。
【０００９】
請求項２に記載された３値信号発生装置は、低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生装置２であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力する論理回路部１１と、
前記論理積信号を増幅する第１可変増幅器１２ａと、前記最上位ビット信号を増幅する第２可変増幅器１２ｂと、前記論理和信号を増幅する第３可変増幅器１２ｃとを有する可変増幅部１２と、
前記第２可変増幅器の出力信号と前記第３可変増幅器の出力信号を加算し、この加算による第１加算信号と前記第１可変増幅器の出力信号を加算した第２加算信号を出力する加算部１３と、
前記３値信号のオフ時に前記最上位ビット信号を高レベル、前記最下位ビット信号を低レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御する制御部とを備えたことを特徴とする。
【００１０】
請求項３に記載された３値信号発生方法は、低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生方法であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力するステップと、
前記論理積信号を第１可変増幅器１２ａで増幅するステップと、
前記最上位ビット信号を第２可変増幅器１２ｂで増幅するステップと、
前記論理和信号を第３可変増幅器１２ｃで増幅するステップと、
前記論理積信号の増幅信号と前記最上位ビットの増幅信号を加算して第１加算信号を出力するステップと、
前記第１加算信号と前記論理和信号の増幅信号を加算して第２加算信号を出力するステップと、
前記３値信号のオフ時に前記最上位ビットを低レベル、前記最下位ビットを高レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように、前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御するステップとを含むことを特徴とする。
【００１１】
請求項４に記載された３値信号発生方法は、低レベル、高レベル、中間値レベルの３値信号を発生する３値信号発生方法であって、
最上位ビット信号と最下位ビット信号を入力とし、前記最上位ビット信号と前記最下位ビット信号の論理積信号、前記最上位ビット信号と前記最下位ビット信号の論理和信号、前記最上位ビット信号を出力するステップと、
前記論理積信号を第１可変増幅器１２ａで増幅するステップと、
前記最上位ビット信号を第２可変増幅器１２ｂで増幅するステップと、
前記論理和信号を第３可変増幅器１２ｃで増幅するステップと、
前記最上位ビットの増幅信号と前記論理和信号の増幅信号を加算して第１加算信号を出力するステップと、
前記第１加算信号と前記論理積信号の増幅信号を加算して第２加算信号を出力するステップと、
前記３値信号のオフ時に前記最上位ビットを高レベル、前記最下位ビットを低レベルと定義し、前記第１加算信号の振幅レベルと前記第２加算信号の振幅レベルが等しくなるように、前記第１可変増幅器、前記第２可変増幅器、前記第３可変増幅器それぞれの振幅レベルを独立して制御するステップとを含むことを特徴とする。
【００１２】
請求項５に記載されたパルスパターン発生装置は、コンデンサＣを介してＡＣ結合される被測定物Ｗに対し、請求項１又は請求項２の３値信号発生装置２で発生した３値信号をパターン信号として入力することを特徴とする。
【００１３】
請求項６に記載されたパルスパターン発生方法は、コンデンサＣを介してＡＣ結合される被測定物Ｗに対し、請求項３又は請求項４の３値信号発生方法で発生した３値信号をパターン信号として入力するステップを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ＵＳＢ３．０／３．１規格で規定される３値のＬＦＰＳ信号の発生をする際に、ＵＳＢ３．０／３．１規格で規定される高レベル、中間値レベル、低レベルによる３値の信号を発生することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る３値信号発生装置を含むパルスパターン発生装置の第１実施の形態の構成図である。
【図２】図１の３値信号発生装置の真理値表を示す図である。
【図３】図２の真理値表に基づく出力波形を示す図である。
【図４】図１の３値信号発生装置による３値信号の発生方法のフローチャート図である。
【図５】本発明に係る３値信号発生装置を含むパルスパターン発生装置の第２実施の形態の構成図である。
【図６】図４の３値信号発生装置の真理値表を示す図である。
【図７】図４の真理値表に基づく出力波形を示す図である。
【図８】図５の３値信号発生装置による３値信号の発生方法のフローチャート図である。
【図９】０１パターンのシミュレーション結果の一例を示す図である。
【図１０】ＰＲＢＳ７のシミュレーション結果の一例を示す図である。
【図１１】従来のシミュレーション結果の一例を示す図である。
【図１２】ＵＳＢ３．０／３．１規格で規定されるＬＦＰＳ信号を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。
【００１７】
［第１実施の形態の構成］
図１に示すように、第１実施の形態のパルスパターン発生装置１は、被測定物Ｗに入力するパターン信号（テスト信号）を発生するものであり、ＵＳＢ３．０／３．１規格で規定される低レベル、高レベル、中間値レベルの３値によるＬＦＰＳ信号を発生する３値信号発生装置２を含む。
【００１８】
パルスパターン発生装置１は、ＤＣ成分を遮断するためのコンデンサＣを介して被測定物ＷとＡＣ結合される。
【００１９】
図１に示すように、３値信号発生装置２は、論理回路部１１、可変増幅部１２、加算部１３、制御部１４を備え、独立してアイ開口が調整可能な２ビット入力のＤＡコンバータを構成する。
【００２０】
論理回路部１１は、信号の最上位ビット信号（以下、ＭＳＢという）と最下位ビット信号（以下、ＬＳＢという）による２ビットの信号を入力として論理出力するロジック回路で構成され、論理積回路１１ａ、バッファ回路１１ｂ、論理和回路１１ｃを備える。
【００２１】
論理積回路１１ａは、ＭＳＢとＬＳＢの論理積信号を出力する。例えば図２や図４の真理値表に示すように、ＭＳＢ＝ＬＳＢ＝１（高レベル）のときに１（高レベル）を出力し、それ以外の組み合わせのときに０（低レベル）を出力する。
【００２２】
バッファ回路１１ｂは、ＭＳＢをバッファリングして出力する。例えば図２や図４の真理値表に示すように、ＭＳＢをそのままの状態でバッファリングして出力する。すなわち、ＭＳＢ＝０（低レベル）であれば０（低レベル）を出力し、ＭＳＢ＝１（高レベル）であれば１（高レベル）を出力する。
【００２３】
論理和回路１１ｃは、ＭＳＢとＬＳＢの論理和信号を出力する。例えば図２や図４の真理値表に示すように、ＭＳＢ＝ＬＳＢ＝０（低レベル）のときに０（低レベル）を出力し、それ以外の組み合わせのときに１（高レベル）を出力する。
【００２４】
そして、第１実施の形態では、図２の真理値表に示すように、３値信号を発生する時（Ｏｕｔｐｕｔ：ＯＮ）にＭＳＢ＝ＬＳＢとして出力：ＤＡＣｏｕｔが００レベル（低レベル）と１１レベル（高レベル）でスイングする。また、３値信号のオフ時（Ｏｕｔｐｕｔ：ＯＦＦ）にＭＳＢ＝０、ＬＳＢ＝１と定義して出力：ＤＡＣｏｕｔを０１レベルにする。なお、この定義の中では、ＭＳＢ＝１、ＬＳＢ＝０を使用せず、出力：ＤＡＣｏｕｔは１０レベルを出力しない。
【００２５】
可変増幅部１２は、第１可変増幅器１２ａ、第２可変増幅器１２ｂ、第３可変増幅器１２ｃから構成され、各可変増幅器１２ａ，１２ｂ，１２ｃの振幅レベルが制御部１４にて独立して制御される。
【００２６】
第１可変増幅器１２ａは、論理積回路１１ａの後段に接続され、制御部１４にて可変制御される振幅レベルにて論理積回路１１ａの出力（論理積信号）を増幅する。
【００２７】
第２可変増幅器１２ｂは、バッファ回路１１ｂの後段に接続され、制御部１４にて可変制御される振幅レベルにてバッファ回路１１ｂの出力（ＭＳＢ）を増幅する。
【００２８】
第３可変増幅器１２ｃは、論理和回路１１ｃの後段に接続され、制御部１４にて可変制御される振幅レベルにて論理和回路１１ｃの出力（論理和信号）を増幅する。
【００２９】
加算部１３は、第１加算器１３ａと第２加算器１３ｂで構成される。第１加算器１３ａは、第１可変増幅器１２ａからの論理積の増幅信号と第２可変増幅器１２ｂからのＭＳＢの増幅信号とを加算した第１加算信号を出力する。
【００３０】
また、第２加算器１３ｂは、第１加算器１３ａの第１加算信号と第３可変増幅器１２ｃからの論理和の増幅信号とを加算した第２加算信号を出力する。
【００３１】
制御部１４は、第１可変増幅器１２ａ、第２可変増幅器１２ｂ、第３可変増幅器１２ｃそれぞれの振幅レベルＶＨ、ＶＭ、ＶＬを独立して制御する。
【００３２】
さらに説明すると、制御部１４は、３値信号発生装置２から上下均等な３値信号を発生するため、図２の真理値表に示すように、３値信号オン時（Ｏｕｔｐｕｔ：ＯＮ）にＭＳＢ＝ＬＳＢとし、３値信号オフ時（Ｏｕｔｐｕｔ：ＯＦＦ）にＭＳＢ＝０、ＬＳＢ＝１と定義したときに、図４に示すように、（ＶＨ＋ＶＭ）：ＶＬ＝１：１の関係を満足するように、可変増幅部１２の各可変増幅器１２ａ，１２ｂ，１２ｃの振幅レベルＶＨ、ＶＭ、ＶＬを独立して可変制御する。
【００３３】
これにより、３値信号発生装置２は、図３に示すように、００レベル（低レベル）と０１レベル（中間値レベル）との間の間隔と、０１レベル（中間値レベル）と１１レベル（高レベル）との間の間隔とが均等な３値信号を発生することができる。
【００３４】
［第１実施形態による３値信号の発生方法］
次に、上記のように構成される第１形態の３値信号発生装置２を用いて３値信号を発生する方法について図２〜図４を参照しながら説明する。
【００３５】
３値信号発生時（Ｏｕｔｐｕｔ：ＯＮ）には、図２の真理値表に示すように、ＭＳＢ＝ＬＳＢとなる。これにより、３値信号発生装置２は、出力ＤＡＣｏｕｔが００レベル（低レベル）と１１レベル（高レベル）でスイングする（ＳＴ１）。
【００３６】
これに対し、３値信号オフ時（Ｏｕｔｐｕｔ：ＯＦＦ）には、図２の真理値表に示すように、ＭＳＢ＝０、ＬＳＢ＝１を定義し、出力ＤＡＣｏｕｔとして０１レベルを出力するように設定する（ＳＴ２）。この定義の中では、ＭＳＢ＝１、ＬＳＢ＝０は使用せず、出力ＤＡＣｏｕｔとして１０レベルは出力されない。
【００３７】
そして、制御部１４は、図３に示す（ＶＨ＋ＶＭ）：ＶＬ＝１：１の関係を満足するように、第１可変増幅器１２ａ、第２可変増幅器１２ｂ、第３可変増幅器１２ｃの振幅レベルＶＨ、ＶＭ、ＶＬをそれぞれ独立して可変制御する。これにより、３値信号発生装置２は、００レベルと０１レベルと１１レベルの間隔が均等となり、上下均等な３値信号を発生する（ＳＴ３）。
【００３８】
［第２実施の形態の構成］
次に、３値信号発生装置２を含むパルスパターン発生装置１の第２実施の形態の構成について図５を参照しながら説明する。なお、図５において、上述した図１の第１実施の形態と同一の構成や同一の機能を有する要素には同一番号を付し、その説明を省略または簡略している。
【００３９】
第２実施の形態は、上述した第１実施の形態と逆論理に基づく構成となっている。このため、図５に示すように、加算部１３の第１加算器１３ａは、第２可変増幅器１２ｂからのＭＳＢの増幅信号と第３可変増幅器１２ｃからの論理和の増幅信号とを加算した第１加算信号を出力する。また、第２加算器１３ｂは、第１加算器１３ａの第１加算信号と第１可変増幅器１２ａからの論理積の増幅信号とを加算した第２加算信号を出力する。
【００４０】
そして、制御部１４は、図６の真理値表に示すように、図２の真理値表の逆論理として、３値信号オフ時（Ｏｕｔｐｕｔ：ＯＦＦ）にＭＳＢ＝１、ＬＳＢ＝０と定義したときに、図７に示すように、ＶＨ：（ＶＭ＋ＶＬ）＝１：１の関係を満足するように、可変増幅部１２の各可変増幅器１２ａ，１２ｂ，１２ｃの振幅レベルを独立して可変制御する。
【００４１】
これにより、３値信号発生装置２は、図７に示すように、００レベル（低レベル）と１０レベル（中間値レベル）との間の間隔と、１０レベル（中間値レベル）と１１レベル（高レベル）との間の間隔が均等な３値信号を発生することができる。
【００４２】
［第２実施の形態による３値信号の発生方法］
次に、上記のように構成される第１形態の３値信号発生装置２を用いて３値信号を発生する方法について図６〜図８を参照しながら説明する。
【００４３】
３値信号発生時（Ｏｕｔｐｕｔ：ＯＮ）には、図６の真理値表に示すように、ＭＳＢ＝ＬＳＢとなる。これにより、３値信号発生装置２は、出力ＤＡＣｏｕｔが００レベル（低レベル）と１１レベル（高レベル）でスイングする（ＳＴ１１）。
【００４４】
これに対し、３値信号オフ時（Ｏｕｔｐｕｔ：ＯＦＦ）には、図６の真理値表に示すように、ＭＳＢ＝１、ＬＳＢ＝０を定義し、出力ＤＡＣｏｕｔとして１０レベルを出力するように設定する（ＳＴ１２）。この定義の中では、ＭＳＢ＝０、ＬＳＢ＝１は使用せず、出力ＤＡＣｏｕｔとして０１レベルは出力されない。
【００４５】
そして、制御部１４は、図７に示すＶＨ：（ＶＭ＋ＶＬ）＝１：１の関係を満足するように、第１可変増幅器１２ａ、第２可変増幅器１２ｂ、第３可変増幅器１２ｃの振幅レベルＶＨ、ＶＭ、ＶＬをそれぞれ独立して可変制御する。これにより、３値信号発生装置２は、００レベルと１０レベルと１１レベルの間隔が均等となり、上下均等な３値信号を発生する（ＳＴ１３）。
【００４６】
なお、上述した第１実施の形態および第２実施の形態において、論理回路部１１のバッファ回路１１ｂを削除し、ＭＳＢを直接第２可変増幅器１２ａに入力してもよい。
【００４７】
［具体的な適用例］
次に、本実施の形態の具体的な適用例として、図３の（ＶＨ＋ＶＭ）：ＶＬ＝１：１の関係を満足する振幅レベルとして、ＶＨ＝０．１５Ｖｐｐ、ＶＭ＝０．１５Ｖｐｐ、ＶＬ＝０．３０Ｖｐｐを設定した場合の０１パターンとＰＲＢＳ７のシミュレーション結果を図９および図１０に示す。また、本実施の形態を適用しない場合の０１パターンのシミュレーション結果を図１１に示す。
【００４８】
本実施の形態を適用しない場合には、図１１のシミュレーション結果に示すように、出力（Ｏｕｔｐｕｔ）が±０．３Ｖに収まってほしいところ、入出力間のＡＣ結合による過渡応答の発生によって出力（Ｏｕｔｐｕｔ）が＋０．６Ｖまでオーバーシュートしてしまうことが確認できた。このため、本実施の形態を適用しない場合には、被測定物に対して過入力等の問題が発生する。
【００４９】
これに対し、本実施の形態を適用した場合には、図９および図１０のシミュレーション結果に示すように、０１パターンとＰＲＢＳ７のいずれの場合であっても、図１１のような過渡応答によるオーバーシュートが起きていないことが確認でき、出力（Ｏｕｔｐｕｔ）が±０．３Ｖに収まっていることが判る。
【００５０】
このように、本実施の形態は、０１パターンだけでなく、ＰＲＢＳ７の波形についても適用することができ、任意のＮＲＺ信号に対して信号オフ時に中間値を生成することができる。そして、図１１に示すような入出力間のＡＣ結合による過渡応答の発生によって出力がオーバーシュートすることなく、信号のオン／オフを実現することができる。
【００５１】
［本実施の形態の効果］
本実施の形態によれば、ＵＳＢ３．０／３．１規格で規定される３値のＬＦＰＳ信号の発生をする際に、ＵＳＢ３．０／３．１規格で規定される高レベル、中間値レベル、低レベルによる３値の信号を発生することができる。
【００５２】
また、ＵＳＢ３．０／３．１規格で規定される３値のＬＦＰＳ信号を２値のＮＲＺ信号で生成すると、ＵＳＢ３．０／３．１規格で規定されている入出力間のＡＣ結合による過渡応答が発生し、バースト区間とパターンに依存した差動信号間のコモンモード電圧にずれが生じて被測定物であるＵＳＢデバイスまたはホストの受信部で問題を起こし、信号を正常に受信することができないという課題を解決することができる。
【００５３】
さらに、３値信号発生装置を外部に用意する必要がなく、パルスパターン発生装置をそのまま用いることで実現できる。これにより、足し合わせに用いられるＰｉｃｋ  Ｏｆｆ  Ｔｅｅやディバイダ回路が不要となり、測定系が簡易になる。また、ＬＦＰＳ信号に加えて、疑似ランダム信号などの任意の高速シリアル信号にも対応可能である。
【００５４】
以上、本発明に係る３値信号発生装置及び３値信号発生方法とパルスパターン発生装置及びパルスパターン発生方法の最良の形態について説明したが、この形態による記述及び図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれることは勿論である。
【符号の説明】
【００５５】
１  パルスパターン発生装置
２  ３値信号発生装置
１１  論理回路部
１１ａ  論理積回路
１１ｂ  バッファ回路
１１ｃ  論理和回路
１２  可変増幅部
１２ａ  第１可変増幅器
１２ｂ  第２可変増幅器
１２ｃ  第３可変増幅器
１３  加算部
１３ａ  第１加算器
１３ｂ  第２加算器
１４  制御部
Ｃ  コンデンサ
Ｗ  被測定物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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