(57)【要約】【課題】メインセルとセンスセルとを有する構成のＳｉＣ半導体装置の製造方法において、より精度良く良不良の検査を行えるようにする。【解決手段】ＭＯＳＦＥＴをバイポーラ動作させ、その前後において、メインセル領域Ｒｍのオン抵抗の増大率とセンスセル領域Ｒｓのオン抵抗の増大率を算出する。そして、それぞれの増大率が所定の範囲内であれば良品、範囲外であれば不良品と判定する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体素子がメインセル領域（Ｒｍ）とセンスセル領域（Ｒｓ）にそれぞれ備えられた炭化珪素半導体装置の製造方法であって、
前記メインセル領域と前記センスセル領域に備えられる前記半導体素子をバイポーラ動作させて電流を流すことと、
前記バイポーラ動作の前後において、前記センスセル領域に備えられた前記半導体素子の出力に相当する値を算出することと、
前記半導体素子の出力に相当する値に基づいて、良不良の検査を行うことと、を含む炭化珪素半導体装置の製造方法。
【請求項２】
前記半導体素子はＭＯＳＦＥＴであり、
前記バイポーラ動作させて電流を流すことでは、前記ＭＯＳＦＥＴに含まれる内蔵ダイオード（２、３、９）に対して順方向電流を流す請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記バイポーラ動作させて電流を流すことでは、前記内蔵ダイオードに対して所定の電流密度で前記順方向電流を流す請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記センスセル領域に備えられた前記半導体素子の出力に相当する値を算出することでは、前記バイポーラ動作の前後において、前記センスセル領域に備えられた前記半導体素子のオン抵抗を算出すると共に、該バイポーラ動作の前後における前記センスセル領域に備えられた前記半導体素子のオン抵抗の増大率を算出し、
前記良不良の検査を行うことでは、前記センスセル領域に備えられた前記半導体素子のオン抵抗の増大率が所定の閾値の範囲内にあれば良品、該範囲外であれば不良品と判定する請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記バイポーラ動作の前後において、前記メインセル領域に備えられた前記半導体素子の出力に相当する値を算出することを含み、
前記良不良の検査を行うことでは、前記メインセル領域に備えられた前記半導体素子と前記センスセル領域に備えられた前記半導体素子それぞれの出力に相当する値に基づいて、良不良の検査を行う請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記バイポーラ動作の前後において、前記メインセル領域に備えられた前記半導体素子のオン抵抗を算出すると共に、該バイポーラ動作の前後における前記メインセル領域に備えられた前記半導体素子のオン抵抗の増大率を算出することを含み、
前記良不良の検査を行うことでは、前記メインセル領域に備えられた前記半導体素子のオン抵抗の増大率と前記センスセル領域に備えられた前記半導体素子のオン抵抗の増大率が、共に、前記所定の閾値の範囲内にあれば良品、いずれか一方でも該範囲外であれば不良品と判定する請求項４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子をメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、特許文献１に、半導体の検査工程を含むＳｉＣ半導体装置の製造方法が提案されている。このＳｉＣ半導体装置の製造方法では、検査工程として、ＰＮダイオードにおける積層欠陥の有無を検査する工程を行っている。具体的には、まず、ＳｉＣからなるバイポーラ半導体素子の温度を１５０℃以上かつ２３０℃以下に設定する設定工程と、バイポーラ半導体素子に電流密度が１２０Ａ／ｃｍ２以上かつ４００Ａ／ｃｍ２以下の順方向電流を継続して流す通電工程と、を行う。続いて、順方向電流が流れているバイポーラ半導体素子の順方向抵抗、つまりオン抵抗が飽和状態となった場合の順方向抵抗の変化度合いを算出する算出工程と、算出した変化度合いが閾値未満であるか否かを判定する判定工程と、を行う。そして、変化度合いが閾値未満であれば、良品であると判定するという検査工程を行っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開６１０４３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体素子をメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出する場合、メインセルの順方向抵抗が変化しない場合でもセンスセルの順方向抵抗が変化することがある。この場合、例えば検査工程の前後において、メインセルに同じ電流値の電流を流したとしても、センスセルに流れる電流、換言すればセンスセルの出力が変化してしまう。このため、センスセルの出力に基づいてメインセルに流れる電流を精度良く検出することができなくなり、過電流や短絡電流の発生を検出できず、システムの故障を招く可能性があるという課題がある。
【０００５】
本発明は上記点に鑑みて、メインセルとセンスセルとを有する構成のＳｉＣ半導体装置の製造方法において、より精度良く良不良の検査を行えるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明は、半導体素子がメインセル領域（Ｒｍ）とセンスセル領域（Ｒｓ）にそれぞれ備えられた炭化珪素半導体装置の製造方法であって、メインセル領域とセンスセル領域に備えられる半導体素子をバイポーラ動作させて電流を流すことと、バイポーラ動作の前後において、センスセル領域に備えられた半導体素子の出力に相当する値を算出することと、半導体素子の出力に相当する値に基づいて、良不良の検査を行うことと、を含んでいる。
【０００７】
このようにして、センスセル領域の良不良の検査を行うことができる。このようにすれば、センスセル領域に素子動作に影響を及ぼすような積層欠陥が発生した場合について不良品と判定することができる。したがって、このような良不良の検査を行うことにより、メインセルとセンスセルとを有する構成のＳｉＣ半導体装置の製造方法において、より精度良く良不良の検査を行えるようにすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態で説明する製造方法により製造されるＳｉＣ半導体装置の上面レイアウト図である。
【図２】メインセル領域およびセンスセル領域を通過する線上での断面図である。
【図３Ａ】ＳｉＣ半導体装置に発生する結晶欠陥のモードの一例を示した図である。
【図３Ｂ】ＳｉＣ半導体装置に発生する結晶欠陥のモードの一例を示した図である。
【図３Ｃ】ＳｉＣ半導体装置に発生する結晶欠陥のモードの一例を示した図である。
【図４】良不良の検査の詳細を示したフローチャートである。
【図５】図１に示すＳｉＣ半導体装置の等価回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１０】
（第１実施形態）
第１実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。ここでは、ＳｉＣ半導体装置に備えられる半導体素子として、反転型のトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明する。なお、ＳｉＣ半導体装置の製造方法のうちの良不良の検査以外、つまりデバイス形成プロセスについては従来と同様であることから、ここでは良不良の検査について説明する。
【００１１】
まず、良不良の検査の説明に先立ち、本実施形態の製造方法によって製造するＳｉＣ半導体装置の構成について説明する。
【００１２】
図１および図２に示すように、本実施形態にかかるＳｉＣ半導体装置は、メインセルとなる領域（以下、メインセル領域という）Ｒｍおよびセンスセルとなる領域（以下、センスセル領域という）Ｒｓを有した構成とされている。これら各領域Ｒｍ、Ｒｓには、同じ構造の反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられており、各領域Ｒｍ、Ｒｓの間が素子分離されている。
【００１３】
具体的には、本実施形態のＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ＋型基板１の表面側に、ｎ＋型基板１よりも低不純物濃度のＳｉＣからなるｎ−型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ−型ドリフト層２の上層部にはｎ−型ドリフト層２よりも高不純物濃度のＳｉＣで構成されたｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３の上層部にはｎ＋型ソース領域４およびｐ＋型コンタクト領域５が形成されている。ｎ＋型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ＋型コンタクト領域５は、ｎ＋型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００１４】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。
【００１５】
さらに、ｐ型ベース領域３のうちｎ＋型ソース領域４とｎ−型ドリフト層２との間に位置する部分の表層部をチャネル領域として、このチャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
【００１６】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ＋型ソース領域４およびｐ＋型コンタクト領域５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００１７】
さらに、ｎ−型ドリフト層２のうちｐ型ベース領域３よりも下方位置に、トレンチゲート構造におけるトレンチ６の間において、トレンチ６の長手方向と平行に並べられたｐ型ディープ層９が備えられている。ｐ型ディープ層９は、トレンチ６の底部よりも深くなるように形成されており、ｐ型不純物濃度がｐ型ベース領域３よりも高濃度とされている。
【００１８】
また、ｎ＋型ソース領域４およびｐ＋型コンタクト領域５の表面やゲート電極８の表面には、ソース電極１０や図示しないゲート配線層が形成されている。ソース電極１０およびゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等によって構成されている。そして複数の金属のうち、ｎ＋型ソース領域４などのｎ型ＳｉＣと接触する部分はｎ型ＳｉＣとオーミック接触可能な金属とされ、ｐ＋型コンタクト領域５などのｐ型ＳｉＣと接触する部分はｐ型ＳｉＣとオーミック接触可能な金属とされている。なお、これらソース電極１０およびゲート配線層は、層間絶縁膜１１上に形成され、互いに分離されることで電気的に絶縁されている。この層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ＋型ソース領域４およびｐ＋型コンタクト領域５と電気的に接触させられ、ゲート配線層はゲート電極８と電気的に接触させられている。
【００１９】
そして、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されており、メインセル領域Ｒｍとセンスセル領域Ｒｓの両方に同じ構造のＭＯＳＦＥＴが形成されている。そして、メインセル領域Ｒｍとセンスセル領域Ｒｓに備えられる反転型のＭＯＳＦＥＴのセル面積、換言すればセル数が所定比率、例えば１０００：１もしくは１００００：１となるようにしてある。
【００２０】
また、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間において、ｐ型ベース領域３の表面からｐ型ベース領域３よりも深い位置まで素子分離層１４が形成されている。この素子分離層１４は、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間を素子分離、つまり電気的に分離するものであり、酸化膜などの絶縁膜もしくはｐ型ベース領域３と反対の導電型であるｎ型層によって構成されている。
【００２１】
さらに、メインセル領域Ｒｍのうちセンスセル領域Ｒｓの近傍や、センスセル領域Ｒｓのうちメインセル領域Ｒｍの近傍では、ＭＯＳＦＥＴが形成されていない部分が設けられている。この領域におけるｐ型ベース領域３の下方には、ｐ型層にて構成された電界緩和層１５が形成されている。この電界緩和層１５は、素子分離層１４よりも深い位置まで形成されており、素子分離層１４の底部がｐ型ベース領域３の底部から電界緩和層１５の底部までの間に位置させられている。このため、電界緩和層１５によって素子分離層１４の底部での電界集中を緩和することが可能となり、十分な耐圧構造が得られるようにしている。
【００２２】
また、電界緩和層１５は、素子分離層１４の底部において分離されている。このため、メインセル領域Ｒｍ側の電界緩和層１５とセンスセル領域Ｒｓ側の電界緩和層１５が電気的に分離されており、電界緩和層１５を通じてメインセル領域Ｒｍとセンスセル領域Ｒｓとが導通してしまわないようにしてある。
【００２３】
また、素子分離層１４の上には、フィールド酸化膜１６を介して層間絶縁膜１１が形成されている。そして、例えば素子分離層１４の上方において、メインセル領域Ｒｍとセンスセル領域Ｒｓそれぞれのソース電極１０が分離されており、それぞれ別々に外部との接続が行えるようになっている。
【００２４】
メインセル領域Ｒｍのうちセンスセル領域Ｒｓの近傍や、センスセル領域Ｒｓのうちメインセル領域Ｒｍの近傍において、ｐ型ベース領域３の上層部にｐ＋型コンタクト領域５ａが形成されている。このｐ＋型コンタクト領域５ａ上において、層間絶縁膜１１にはコンタクトホールが形成させられており、このコンタクトホールを通じてｐ＋型コンタクト領域５ａがソース電極１０に接続されている。これにより、ｐ型ベース領域３がソース電位に固定さられるようにしてある。
【００２５】
以上のようにして、メインセル領域Ｒｍおよびセンスセル領域Ｒｓに同じ構造の反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられるＳｉＣ半導体装置が構成されている。このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造のＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。これにより、ソース電極１０から注入された電子がｎ＋型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ−型ドリフト層２に到達し、ソース電極１０とドレイン電極１２との間に電流を流すという動作が行われる。
【００２６】
そして、このような反転型のＭＯＳＦＥＴをメインセル領域Ｒｍとセンスセル領域Ｒｓそれぞれに形成し、メインセル領域Ｒｍとセンスセル領域Ｒｓに備えられたＭＯＳＦＥＴのセル面積、換言すればセル数を所定比率に設定してある。このため、メインセル領域Ｒｍに流れる電流を所定比率で減少させた電流をセンスセル領域Ｒｓに流すことができる。したがって、センスセル領域Ｒｓに流れる電流を外部に出力することで、メインセル領域Ｒｍに流れる電流をセンシングできる。
【００２７】
また、逆バイアス時には、p型ベース領域３およびp型ディープ層９などのＰ型ＳｉＣとｎ−ドリフト層２などのＮ型ＳｉＣとによるＰＮ接合にて構成される内蔵ダイオードを通じて、ソース電極１０とドレイン電極１２の間に電流を流す。ＳｉＣ半導体装置がインバータ回路などに適用される場合、ソース電極１０とドレイン電極１２との間に流れる還流電流が逆バイアス時に流れる電流となる。
【００２８】
このように、半導体素子としてＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、内蔵ダイオードを利用して還流電流を流すことができるが、このときの還流電流が非常に大きな電流となる。本実施形態のＳｉＣ半導体装置は、例えばｎ＋型基板１としてＳｉＣ単結晶を切り出した基板を用いて製造されるが、ＳｉＣ単結晶には結晶欠陥が存在している。上記したように内蔵ダイオードに非常に大きな電流が流れると、素子動作にあまり影響を及ぼさなかった結晶欠陥を、影響を及ぼす状態に悪化させてしまうことがある。具体的には、ＳｉＣ単結晶には、基底面転位（以下、ＢＰＤという）が存在しているが、ＢＰＤは線状欠陥であるために、半導体装置のセル領域内における占有面積が狭く、素子動作に及ぼす影響が殆ど無い。ところが、内蔵ダイオードに対して非常に大きな電流が流れると、ＢＰＤが拡大してシングルショックレースタッキングフォルト（以下、ＳＳＳＦという）という積層欠陥になる。これがｎ−型ドリフト層２のみでなく、より欠陥密度の大きなｎ＋型基板１に達すると、より積層欠陥の拡張によって占有面積が広くなり、素子動作に及ぼす影響が大きくなる。
【００２９】
ここで、積層欠陥が拡張したときの状態として、例えば、図３Ａ〜図３Ｃに示すモードが考えられる。図３Ａは、センスセル領域Ｒｓにのみ積層欠陥２１が拡張するモードを示している。図３Ｂは、メインセル領域Ｒｍで拡張し始めた積層欠陥２１がセンスセル領域Ｒｓまで伸長したモードを示している。図３Ｃは、メインセル領域Ｒｍで拡張し始めて積層欠陥２１がセンスセル領域Ｒｓではない領域に伸長したモードを示している。
【００３０】
これらの図に示したように、欠陥起点２０から積層欠陥２１が拡張する。積層欠陥２１は、一方向に延びるように拡張し、台形形状となる。これら各モードのうち、図３Ｃに示すモードについては、メインセル領域Ｒｍの内蔵ダイオードに対して所定の電流密度の順方向電流を流したのち、ＭＯＳＦＥＴのオン抵抗の変化度合いを調べることで、積層欠陥２１の発生を検出できる。
【００３１】
しかしながら、図３Ａに示すモードについては、センスセル領域ＲｓにおいてＭＯＳＦＥＴのオン抵抗の変化が生じるものの、メインセル領域ＲｍにおいてはＭＯＳＦＥＴのオン抵抗の変化が無い。このため、メインセル領域Ｒｍの内蔵ダイオードに対して所定の電流密度の順方向電流を流したのちＭＯＳＦＥＴのオン抵抗の変化度合いを調べても、積層欠陥２１を検出することができない。
【００３２】
また、図３Ｂに示すモードについては、メインセル領域ＲｍでのＭＯＳＦＥＴのオン抵抗の変化が生じるものの、その変化が小さく、センスセル領域ＲｓのＭＯＳＦＥＴのオン抵抗の変化の方が大きくなる。この場合、メインセル領域ＲｍでのＭＯＳＦＥＴのオン抵抗の変化率からは積層欠陥２１の発生を検出できないことがあるが、センスセル領域Ｒｓの出力の変化が発生することになるため、本来は積層欠陥２１の発生を検出できるようにするべきである。
【００３３】
これらいずれのモードについても積層欠陥２１の発生を検出できるように、ＳｉＣ半導体装置の製造方法の１プロセスとして、図４に示すような良不良の検査を行っている。この良不良の検査は、図１および図２に示したＳｉＣ半導体装置におけるデバイス形成プロセスを終了した後に、チップ単位で行われる。
【００３４】
なお、本実施形態にかかるＳｉＣ半導体装置は、図５に示すモデル回路図に示されるように、メインセル領域ＲｍのＭＯＳＦＥＴとセンスセル領域ＲｓのＭＯＳＦＥＴとが並列接続されたのと等価の回路構成となる。
【００３５】
このような回路構成において、通常時の動作として、メインセル領域Ｒｍやセンスセル領域Ｒｓのゲート電極８に対してゲート電圧を印加し、ソース電極１０およびドレイン電極１２に所定電圧を印加することで、ＭＯＳＦＥＴがオンするという動作を行う。例えば、ゲート電圧として０〜２０Ｖの間、例えば２０Ｖの直流電圧を印加すると共に、ソース電極１０を接地電位とし、ドレイン電極１２に対してＳｉＣ半導体装置のオン抵抗値として想定される抵抗値に応じたドレイン電圧を印加する。すなわち、ＭＯＳＦＥＴに対して流れる電流値がメインセル領域Ｒｍで１００Ａ〜数１０００Ａ、例えば１００Ａとなり、センスセル領域Ｒｓでメインセル領域Ｒｍに流す電流に対してセル面積の比率に応じた電流値となるように、ドレイン電圧を調整する。
【００３６】
また、逆バイアス時の動作として、ゲート電圧を０Ｖとし、ドレイン電圧やソース電圧として逆バイアス時に想定される電圧を印加すると、バイポーラ動作モードでＭＯＳＦＥＴを動作させることができる。すなわち、内蔵ダイオードに対して還流電流が流れた場合と同様の動作を行わせることができる。
【００３７】
これらの通常時の動作と逆バイアス時の動作を行わせることで、良不良の検査を行う。なお、通常時の動作と逆バイアス時の動作については、メインセル領域Ｒｍとセンスセル領域Ｒｓのソース電極１０が別々に備えられていることから、一方のみにソース電位を印加することで、動作させたい側についてのみ動作させることができる。
【００３８】
まず、ステップＳ１００として、初期メイン側オン抵抗値測定を行う。初期メイン側オン抵抗値測定は、メインセル領域ＲｍのＭＯＳＦＥＴに対して逆バイアス時の動作を行わせる前の初期時のオン抵抗値を測定するものである。具体的には、メインセル領域ＲｍのＭＯＳＦＥＴに対して通常時の動作を行わせ、その時のメインセル領域ＲｍのＭＯＳＦＥＴのオン抵抗を測定する。
【００３９】
上記したように、メインセル領域ＲｍのＭＯＳＦＥＴに対して流れる電流値を所定値、例えば１００Ａとした場合に、その時のドレイン−ソース間電圧が判っているため、ドレイン−ソース間電圧を電流値で割ればオン抵抗が得られる。この時に得られたオン抵抗を初期値メイン側オン抵抗として記憶しておく。
【００４０】
次に、ステップＳ１１０として、初期センス側オン抵抗測定を行う。初期センス側オン抵抗測定は、センスセル領域ＲｓのＭＯＳＦＥＴに対して逆バイアス時の動作を行わせる前の初期時のオン抵抗値を測定するものである。具体的には、センスセル領域ＲｓのＭＯＳＦＥＴに対して通常時の動作を行わせ、その時のセンスセル領域ＲｓのＭＯＳＦＥＴのオン抵抗を測定する。
【００４１】
上記したように、センスセル領域ＲｓのＭＯＳＦＥＴに対して流れる電流値を所定値、例えば１００／１０００または１００／１００００Ａとした場合に、ドレイン−ソース間電圧を電流値で割ればオン抵抗が得られる。この時に得られたオン抵抗を初期値センス側オン抵抗として記憶しておく。
【００４２】
続いて、ステップＳ１２０として、内蔵ダイオード順方向通電を行う。具体的には、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの両方について、逆バイアス時の動作を行わせることで、還流電流に相当する順方向電流が流れる状態を作り出す。そして、この動作を所定時間実施する。このとき、逆バイアス時の動作を連続的に行わせることで順方向電流を直流電流のように発生させるようにしても良いし、パルス電流のように瞬間的に複数回発生させるようにしても良い。このように、逆バイアス時の動作を行わせることで、積層欠陥２１に拡張するような欠陥起点２０が存在していた場合には、その欠陥起点２０から拡張して積層欠陥２１が形成されることになる。
【００４３】
そして、ステップＳ１３０において、最終メイン側オン抵抗測定を行う。最終メイン側オン抵抗測定は、メインセル領域ＲｍのＭＯＳＦＥＴに対して逆バイアス時の動作を行わせた動作後のオン抵抗値を測定するものである。具体的には、メインセル領域ＲｍのＭＯＳＦＥＴに対して通常時の動作を行わせ、その時のメインセル領域ＲｍのＭＯＳＦＥＴのオン抵抗を測定する。測定の手法は、ステップＳ１００と同様である。
【００４４】
同様に、ステップＳ１４０において、最終センス側オン抵抗測定を行う。最終センス側オン抵抗測定は、センスセル領域ＲｓのＭＯＳＦＥＴに対して逆バイアス時の動作を行わせた動作後のオン抵抗値を測定するものである。具体的には、センスセル領域ＲｓのＭＯＳＦＥＴに対して通常時の動作を行わせ、その時のセンスセル領域ＲｓのＭＯＳＦＥＴのオン抵抗を測定する。測定の手法は、ステップＳ１１０と同様である。
【００４５】
その後、ステップＳ１５０において、メインセル領域Ｒｍにおけるオン抵抗増大率の算出を行う。例えば、ステップＳ１３０で求めた最終メイン側オン抵抗とステップＳ１００で求めた初期メイン側オン抵抗の差を初期メイン側オン抵抗で割った値をオン抵抗増大率として算出することができる。さらに、ステップＳ１６０において、ステップＳ１５０と同様の手法によって、センスセル領域Ｒｓにおけるオン抵抗増大率の算出を行う。
【００４６】
そして、ステップＳ１７０において、メインセル領域Ｒｍとセンスセル領域Ｒｓそれぞれのオン抵抗増大率に基づいて、良不良の判定を行う。具体的には、各オン抵抗増大率が所定の範囲内に収まっていれば積層欠陥２１による影響は少なく良品であると判定し、いずれか一方でも所定の範囲外であれば積層欠陥２１による影響が大きく不良品であると判定する。
【００４７】
以上のようにして、メインセル領域Ｒｍおよびセンスセル領域Ｒｓそれぞれの良不良の検査を行うことができる。このようにすれば、メインセル領域Ｒｍだけでなく、センスセル領域Ｒｓに素子動作に影響を及ぼすような積層欠陥２１が発生した場合、つまり図３Ａ〜図３Ｃのいずれのモードについても不良品と判定することができる。したがって、このような良不良の検査を行うことにより、メインセルとセンスセルとを有する構成のＳｉＣ半導体装置の製造方法において、より精度良く良不良の検査を行えるようにすることが可能となる。
【００４８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４９】
例えば、上記実施形態では、ＳｉＣ半導体装置に備えられる半導体素子としてＭＯＳＦＥＴを例に挙げたが、他の半導体素子、例えばＩＧＢＴやＪＦＥＴ等が備えられる場合についても、上記製造方法を適用できる。
【００５０】
ＩＧＢＴの場合、図２に示したｎ＋型基板１の導電型をｐ型に反転させることで構成される。ＩＧＢＴについては、バイポーラ動作を行うときには、ゲート電圧を印加して通常の動作を行わせる。そして、バイポーラ動作の前後において、上記したステップＳ１００、Ｓ１１０、Ｓ１２０〜Ｓ１７０と同様の処理を行うことで、良不良の検査を行うことができる。
【００５１】
また、ＪＦＥＴの場合、ｎ＋型基板の上にｎ−型層が形成されると共に、ｎ−型層の表層部に互いに離されて配置されたｐ型層が形成され、さらにｎ＋型基板に接する裏面電極とｎ−型層およびｐ型層に接する表面電極が備えられた構成とされる。このような構成において、バイポーラ動作を行う場合には、ｐ型層とｎ−型層とのＰＮ接合によるＰＮダイオードに対して電流を流すという動作を行わせる。そして、バイポーラ動作の前後において、上記したステップＳ１００、Ｓ１１０、Ｓ１２０〜Ｓ１７０と同様の処理を行うことで、良不良の検査を行うことができる。
【００５２】
また、上記実施形態で説明したステップＳ１００、Ｓ１１０の順序やステップＳ１３０、Ｓ１４０の順序については入れ替えても良い。
【００５３】
さらに、上記実施形態では、半導体素子をバイポーラ動作させた前後のメインセル領域Ｒｍやセンスセル領域Ｒｓに形成された半導体素子の出力に相当する値として、オン抵抗を算出した。これは、積層欠陥２１に応じて変化する半導体素子の出力に相当する値の一例を示したものである。例えば、半導体素子の出力そのもの、つまりゲート電圧やソース−ドレイン間電圧として所定電圧を印加したときにメインセル領域Ｒｍやセンスセル領域Ｒｓに流れる電流値を算出するようにしても良い
【００５４】
また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。勿論、半導体素子としてＩＧＢＴやＪＦＥＴを適用する場合おいても同様である。
【符号の説明】
【００５５】
Ｒｍ  メインセル領域
Ｒｓ  センスセル領域
２    ｎ−型ドリフト層
３    ｐ型ベース領域
４    ｎ＋型ソース領域
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
１０  ソース電極
１２  ドレイン電極
【図１】
2019087548.tif 000003
【図２】
2019087548.tif 000004
【図３Ａ】
2019087548.tif 000005
【図３Ｂ】
2019087548.tif 000006
【図３Ｃ】
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【図４】
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【図５】
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