(57)【要約】【課題】  ビアアレイを含む集積回路、及びそれを製造するための方法を提供する。【解決手段】  ビアスタックを含み、該ビアスタックは、同一レベルで複数のビアを含むビアアレイを含み、該ビアアレイの複数のビアは、相互隣接した導電層のトラックが交差する地点に配置され、またはトラック間の中心線に沿って配置され、ビアオーバーラップは、導電層のトラックと平行に延長され、それにより、該ビアアレイによって犠牲になるトラックが減少し、向上された経路制御可能性に起因し、改善された性能、及び低減された面積を有する集積回路である。【選択図】      図３Ａ
2019080057.tif 000002
【特許請求の範囲】
【請求項１】
第１水平方向に相互平行に延長される第１トラック上の導電パターンのうち、第１導電パターンを含む第１導電層と、
第２水平方向に相互平行に延長される第２トラック上の導電パターンのうち、第２導電パターン及び第３導電パターンを含む第２導電層と、
前記第１水平方向に相互平行に延長される第３トラック上の導電パターンのうち、第４導電パターンを含む第３導電層と、
前記第１導電パターンの上面にそれぞれ連結され、前記第２導電パターン及び第３導電パターンの下面にそれぞれ連結される、第１ビア及び第２ビアを含む第１ビアアレイと、
前記第２導電パターン及び前記第３導電パターンの上面にそれぞれ連結され、前記第４導電パターンの下面にそれぞれ連結される、第３ビア及び第４ビアを含む第２ビアアレイと、を含み、
前記第２導電層は、
前記第２導電パターンと前記第３導電パターンとの間の第２トラックに整列され、前記第２水平方向に延長され、前記第２導電パターン及び前記第３導電パターンと分離された導電パターン、
をさらに含む、ことを特徴とする集積回路。
【請求項２】
前記第１ビアと前記第２ビアとの間のピッチ、及び前記第３ビアと前記第４ビアとの間のピッチは、前記第２トラック間ピッチの倍数であることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記第１導電層は、前記第１トラック上の前記導電パターンのうち、第５導電パターンをさらに含み、
前記第１ビアアレイは、
前記第５導電パターンの上面にそれぞれ連結され、前記第２導電パターン及び前記第３導電パターンの下面にそれぞれ連結される、第５ビア及び第６ビア、
をさらに含む、ことを特徴とする請求項１に記載の集積回路。
【請求項４】
前記第１ビアと前記第５ビアとの間ピッチ、及び前記第２ビアと前記第６ビアとの間ピッチは、前記第１トラックのピッチの倍数であることを特徴とする請求項３に記載の集積回路。
【請求項５】
前記第３導電層は、前記第３トラック上の前記導電パターンのうち、第６導電パターンをさらに含み、
前記第２ビアアレイは、
前記第２導電パターン及び前記第３導電パターンの上面にそれぞれ連結され、前記第６導電パターンの下面にそれぞれ連結される、第７ビア及び第８ビア、
をさらに含む、ことを特徴とする請求項１に記載の集積回路。
【請求項６】
前記第３ビアと前記第７ビアとの間ピッチ、及び前記第４ビアと前記第８ビアとの間ピッチは、前記第３トラックのピッチの倍数であることを特徴とする請求項５に記載の集積回路。
【請求項７】
前記第２水平方向に相互平行に延長される第４トラック上の導電パターンのうち、第７導電パターンを含む第４導電層と、
前記第４導電パターンの上面にそれぞれ連結され、前記第７導電パターンの下面に連結された複数のビアを含む第３ビアアレイと、をさらに含むことを特徴とする請求項１に記載の集積回路。
【請求項８】
前記第７導電パターンの前記第１水平方向の長さは、前記第３ビアアレイの前記複数のビア間のピッチより大きいことを特徴とする請求項７に記載の集積回路。
【請求項９】
前記第３導電層の下面下に複数のトランジスタをさらに含み、
前記第１ビアアレイ及び前記第２ビアアレイは、前記複数のトランジスタのうち少なくとも１つのソースに電源電圧を供給するように構成されたことを特徴とする請求項１に記載の集積回路。
【請求項１０】
前記第３導電層の下面下に配列された複数の標準セルをさらに含み、
前記第１ビアアレイ及び前記第２ビアアレイは、前記複数の標準セルに電力を供給するように構成されたことを特徴とする請求項１に記載の集積回路。
【請求項１１】
前記第１トラック間ピッチは、前記第３トラック間ピッチと異なることを特徴とする請求項１に記載の集積回路。
【請求項１２】
第１水平方向に相互平行に延長されるトラック上の導電パターンを含み、前記第１水平方向に延長される第１導電パターンを含む第１導電層と、
前記第１水平方向と直交する第２水平方向に相互平行に延長されるトラック上の導電パターンのうち、第２導電パターン及び第３導電パターンを含む第２導電層と、
前記第１導電パターンの上面にそれぞれ連結され、前記第２導電パターン及び前記第３導電パターンの下面にそれぞれ連結される、第１ビア及び第２ビアを含む第１ビアアレイと、を含み、
前記第１導電パターン、前記第１ビア及び前記第２ビアは、前記第１導電層の前記トラック上の前記導電パターンの幅より長い前記第２水平方向の長さをそれぞれ有し、
前記第１導電パターンは、前記第１導電パターンの中心が、前記第１導電層の前記トラックのうち、第１トラックに整列されているか、あるいは前記第１トラック及び前記第１トラックに隣接した第２トラック間の中心線に整列されているように配置されることを特徴とする集積回路。
【請求項１３】
前記第１導電層のトラック上の前記導電パターンの幅及びピッチがそれぞれＭ及びＰであり、前記第１導電層の導電パターン間の最小間隔がＳであり、前記第１導電パターンの前記第２水平方向の長さがＷであり、ｎが正の整数であるとき、
前記第１導電パターンは、
【数５】
2019080057.tif 000007
である場合、前記第１トラック及び前記第１トラックに隣接した第２トラック間の中心線に整列されるように配置され、
【数６】
2019080057.tif 000008
である場合、前記第１導電層の前記トラックのうち、第１トラックに整列されて配置されることを特徴とする請求項１２に記載の集積回路。
【請求項１４】
前記第１導電層、前記第１ビア及び前記第２ビアは、同一の前記第２水平方向の長さを有することを特徴とする請求項１２に記載の集積回路。
【請求項１５】
前記第１ビアと前記第２ビアとの間のピッチは、前記第２導電層の前記トラック間ピッチの倍数であることを特徴とする請求項１２に記載の集積回路。
【請求項１６】
前記第１水平方向に相互平行に延長されるトラック上の導電パターンのうち、第４導電パターンを含む第３導電層と、
前記第２導電パターン及び前記第３導電パターンの上面にそれぞれ連結され、前記第４導電パターンの下面にそれぞれ連結される、第３ビア及び第４ビアを含む第２ビアアレイと、をさらに含むことを特徴とする請求項１２に記載の集積回路。
【請求項１７】
前記第４導電パターン、前記第３ビア及び前記第４ビアは、前記第３導電層の前記トラック上の前記導電パターンの幅より長い前記第２水平方向の長さをそれぞれ有し、
前記第４導電パターンは、前記第４導電パターンの中心が、前記第３導電層の前記トラックのうち、第３トラックに整列されているか、あるいは前記第３トラックと、前記第３トラックに隣接した第４トラックとの中心線に整列されているように配置されることを特徴とする請求項１６に記載の集積回路。
【請求項１８】
第１水平方向に相互平行に延長される第１トラック上の導電パターン、及び前記第１水平方向に延長される第１導電パターンを含む第１導電層と、
第２水平方向に相互平行に延長される第２トラック上の導電パターン、前記第２水平方向に延長される第２導電パターン及び第３導電パターンを含む第２導電層と、
前記第１水平方向に相互平行に延長される第３トラック上の導電パターン、及び前記第１水平方向に延長される第４導電パターンを含む第３導電層と、
前記第１導電パターンの上面にそれぞれ連結され、前記第２導電パターン及び第３導電パターンの下面のうち少なくとも一つにそれぞれ連結される、ビアを含む第１ビアアレイと、
前記第２導電パターン及び前記第３導電パターンの上面のうち少なくとも一つにそれぞれ連結され、前記第４導電パターンの下面にそれぞれ連結される、ビアを含む第２ビアアレイと、を含み、
前記第１ビアアレイの前記ビアは、前記第１トラック及び前記第２トラックが、平面視交差する地点に配置され、
前記第２ビアアレイの前記ビアは、前記第２トラック及び前記第３トラックが、平面視交差する地点に配置されることを特徴とする集積回路。
【請求項１９】
前記第２導電層は、
前記第２導電パターンと前記第３導電パターンとの間の第２トラックに整列され、前記第２水平方向に延長され、前記第２導電パターン及び前記第３導電パターンと分離された導電パターン、
をさらに含む、ことを特徴とする請求項１８に記載の集積回路。
【請求項２０】
前記第１導電層は、前記第１水平方向に延長される第５導電パターンをさらに含み、
前記第１ビアアレイは、
前記第５導電パターンの上面にそれぞれ連結され、前記第２導電パターン及び前記第３導電パターンの下面のうち少なくとも一つにそれぞれ連結され、前記第１トラック及び前記第２トラックが、平面視交差する地点に配置されるビア、
をさらに含む、ことを特徴とする請求項１８に記載の集積回路。
【請求項２１】
前記第３導電層は、前記第１水平方向に延長される第６導電パターンをさらに含み、
前記第２ビアアレイは、
前記第２導電パターン及び前記第３導電パターンの上面のうち少なくとも一つにそれぞれ連結され、前記第６導電パターンの下面にそれぞれ連結され、前記第２トラック及び前記第３トラックが、平面視交差する地点に配置されるビア、
をさらに含む、ことを特徴とする請求項１８に記載の集積回路。
【請求項２２】
集積回路を製造するための方法であって、
セルライブラリー及び前記集積回路を定義する入力データに基いて、複数の標準セルを配置してルーティングする段階を含み、
前記配置してルーティングする段階は、前記複数の標準セルのパワーレール及びパワーメッシュを相互接続するためのビアスタックを付加する段階を含み、
前記ビアスタックを付加する段階は、相互隣接した導電層間において、前記導電層のトラックが、平面視交差する地点にビアを配置する段階を含むことを特徴とする集積回路を製造するための方法。
【請求項２３】
前記配置してルーティングする段階は、前記ビアスタックを貫通し、前記ビアスタックと絶縁された導電パターンを生成する段階をさらに含むことを特徴とする請求項２２に記載の集積回路を製造するための方法。
【請求項２４】
前記ビアスタックを付加する段階は、バータイプビアの長さに基いて、ビアアレイを配置する段階をさらに含むことを特徴とする請求項２２に記載の集積回路を製造するための方法。
【請求項２５】
前記配置してルーティングする段階は、前記集積回路のレイアウトを定義するレイアウトデータを生成する段階を含み、
前記レイアウトデータに基いて作製されたマスクを使用し、前記ビアスタックをパターニングする段階をさらに含むことを特徴とする請求項２２に記載の集積回路を製造するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に係り、詳細には、ビアアレイを含む集積回路、及びそれを製造する方法に関する。
【背景技術】
【０００２】
半導体工程の微細化により、集積回路に含まれるパターンは、低減された幅及び／または厚みを有し、それにより、パターンで発生するＩＲドロップ（drop）の影響が増大する。異なる導電層に形成された導電パターン間のＩＲドロップを緩和するために、複数のビア（via）を含むビアアレイが使用される。該ビアアレイに含まれたビアは、設計規則を守るように離隔され、ビアと連結された導電パターンは、ビアオーバーラップ（overlap）とも呼ばれるさらなる面積を含んでしまう。それにより、ビアアレイに起因するビア及びビアオーバーラップは、集積回路のレイアウトにおいて、経路制御可能性（routability）を阻害し、ルーティング混雑を誘発してしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、ビアアレイを含む集積回路に係り、向上した経路制御可能性を提供するビアアレイ、それを含む集積回路、及び集積回路を製造するための方法を提供することである。
【課題を解決するための手段】
【０００４】
前述のような目的を達成するために、本開示の技術的思想の一側面による集積回路は、第１水平方向に相互平行に延長される第１トラック上の導電パターンのうち第１導電パターンを含む第１導電層、第２水平方向に相互平行に延長される第２トラック上の導電パターンのうち第２導電パターン及び第３導電パターンを含む第２導電層、第１水平方向に相互平行に延長される第３トラック上の導電パターンのうち第４導電パターンを含む第３導電層、第１導電パターンの上面にそれぞれ連結され、第２導電パターン及び第３導電パターンの下面にそれぞれ連結される、第１ビア及び第２ビアを含む第１ビアアレイ、並びに第２導電パターン及び第３導電パターンの上面にそれぞれ連結され、第４導電パターンの下面にそれぞれ連結される、第３ビア及び第４ビアを含む第２ビアアレイを含み、第２導電層は、第２導電パターン及び第３導電パターン間の第２トラックに整列され、第２水平方向に延長され、第２導電パターン及び第３導電パターンと分離された（uncoupled）導電パターン、をさらに含んでもよい。
【０００５】
本開示の技術的思想の一側面による集積回路は、第１水平方向に相互平行に延長されるトラック上の導電パターンを含み、第１水平方向に延長される第１導電パターンを含む第１導電層、第１水平方向と直交する第２水平方向に相互平行に延長されるトラック上の導電パターンのうち第２導電パターン及び第３導電パターンを含む第２導電層、並びに第１導電パターンの上面にそれぞれ連結され、第２導電パターン及び第３導電パターンの下面にそれぞれ連結される、第１ビア及び第２ビアを含む第１ビアアレイを含み、第１導電パターン、第１ビア及び第２ビアは、第１導電層のトラック上の導電パターンの幅より大きい第２水平方向の長さをそれぞれ有し、第１導電パターンは、第１導電パターンの中心が第１導電層のトラックのうち第１トラックに整列されているか、あるいは第１トラック、及び第１トラックに隣接した第２トラック間の中心線に整列されているように配置される。
【０００６】
本開示の技術的思想の一側面による集積回路は、第１水平方向に相互平行に延長される第１トラック上の導電パターン、及び第１水平方向に延長される第１導電パターンを含む第１導電層、第２水平方向に相互平行に延長される第２トラック上の導電パターン、第２水平方向に延長される第２導電パターン及び第３導電パターンを含む第２導電層、第１水平方向に相互平行に延長される第３トラック上の導電パターン、並びに第１水平方向に延長される第４導電パターンを含む第３導電層、第１導電パターンの上面にそれぞれ連結され、第２導電パターン及び第３導電パターンの下面の中で少なくとも一つにそれぞれ連結される、ビアを含む第１ビアアレイ、並びに第２導電パターン及び第３導電パターンの上面のうち少なくとも一つにそれぞれ連結され、第４導電パターンの下面にそれぞれ連結される、ビアを含む第２ビアアレイを含み、第１ビアアレイのビアは、第１トラック及び第２トラックが平面でＢｏＡ交差する地点に配置され、第２ビアアレイのビアは、第２トラック及び第３トラックが平面でＢｏＡ交差する地点に配置される。
【０００７】
本開示の技術的思想の一側面による、集積回路を製造するための方法は、セルライブラリー、及び集積回路を定義する入力データに基いて、複数の標準セルを配置してルーティングする段階を含み、配置してルーティングする段階は、複数の標準セルのパワーレール（rail）及びパワーメッシュ（mesh）を相互接続するためのビアスタックを付加する段階を含み、ビアスタックを付加する段階は、相互隣接した導電層間において、導電層のトラックが平面でＢｏＡ交差する地点にビアを配置する段階を含んでもよい。
【発明の効果】
【０００８】
本開示の実施形態による集積回路、及びそれを製造するための方法によれば、向上した経路制御可能性を提供するビアアレイに起因し、ルーティング混雑が低減される。
【０００９】
また、本開示による集積回路、及びそれを製造するための方法によれば、最適化されたルーティングに起因し、集積回路の性能が向上し、集積回路の面積が低減することができる。
【００１０】
本開示の例示的実施形態で得ることができる効果は、以上で言及した効果に制限されるものではなく、言及されていない他の効果は、以下の本開示の例示的実施形態に係わる記載から、本開示の例示的実施形態が属する技術分野で当業者によって明確に導き出されて理解されるであろう。すなわち、本開示の例示的実施形態を実施することによる意図されえない効果も、本開示の例示的実施形態から、当該技術分野の当業者によって導き出されるのである。
【図面の簡単な説明】
【００１１】
【図１】本開示の例示的実施形態による集積回路の一部を示す斜視図である。
【図２Ａ】ビアスタックの例示を示す図面である。
【図２Ｂ】ビアスタックの例示を示す図面である。
【図２Ｃ】ビアスタックの例示を示す図面である。
【図３Ａ】本開示の例示的実施形態によるビアスタックの例示を示す図面である。
【図３Ｂ】本開示の例示的実施形態によるビアスタックの例示を示す図面である。
【図３Ｃ】本開示の例示的実施形態によるビアスタックの例示を示す図面である。
【図４】本開示の例示的実施形態によるビアスタックの例示を示す平面図である。
【図５】本開示の例示的実施形態によるビアスタックの例示を示す斜視図である。
【図６】本開示の例示的実施形態によってビアアレイの例示を示す図面である。
【図７Ａ】本開示の例示的実施形態によるビアアレイの例示を示す図面である。
【図７Ｂ】本開示の例示的実施形態によるビアアレイの例示を示す図面である。
【図７Ｃ】本開示の例示的実施形態によるビアアレイの例示を示す図面である。
【図８】本開示の例示的実施形態による、集積回路を製造するための方法を示すフローチャートである。
【図９】本開示の例示的実施形態による、図８の段階Ｓ４００の例示を示すフローチャートである。
【図１０】本開示の例示的実施形態による、図９の段階Ｓ４２０の例示を示すフローチャートである。
【図１１】本開示の例示的実施形態によるシステム・オン・チップ（ＳｏＣ：system  on  chip）を示すブロック図である。
【図１２】本開示の例示的実施形態によるプログラムを保存するメモリを含むコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１２】
本明細書に添付された図面は,図解の便宜のためにスケールに合わないこともあり、構成要素を誇張したり縮小したりしても図示されている。また、異なる図面において、同一参照符号は、同一構成要素をそれぞれ示す点に留意する。
【００１３】
図１は、本開示の例示的実施形態による集積回路１００の一部を示す斜視図である。図解の便宜のために、図１は、集積回路１００に含まれた層のうち一部層のみを図示する。本明細書において、Ｘ軸方向及びＹ軸方向は、第１水平方向及び第２水平方向とそれぞれ呼ばれ、Ｚ軸方向は、垂直方向と呼ばれる。Ｘ軸及びＹ軸からなる平面は、水平面とされ、他の構成要素より相対的に＋Ｚ軸方向に配置された構成要素は、他の構成要素上にあるとされ、他の構成要素より相対的に−Ｚ軸方向に配置された構成要素は、他の構成要素の下にあるとされる。また、構成要素の表面において、＋Ｚ軸方向の表面は、構成要素の上面とされ、−Ｚ軸方向の表面は、構成要素の下面とされる。構成要素の面積は、水平面に平行な面での面積を指す。
【００１４】
図１を参照すれば、集積回路１００は、ＦＥＯＬ（front  end  of  line）領域ＦＲ及びＢＥＯＬ（back  end  of  line）領域ＢＲを含んでもよい。ＦＥＯＬ領域ＦＲは、複数の行によって整列された標準セルを含んでもよい。例えば、図１に図示されているように、ＦＥＯＬ領域ＦＲは、第１行の標準セルＣ１１，Ｃ１２、第２行の標準セルＣ２１ないしＣ２４、及び第３行の標準セルＣ３１ないしＣ３３を含んでもよい。図１において、第１行ないし第３行それぞれに図示された標準セルの個数は、例示に過ぎず、本開示の例示的実施形態は、それに制限されるものではない。該標準セルは、集積回路１００に含まれるレイアウトの単位として事前に決められた規格を守る構造を有し、集積回路１００は、多数の多様な標準セルを含んでもよい。例えば、図１に図示されているように、標準セル（例：Ｃ１１、Ｃ２１、Ｃ３１）は、一定高、すなわち、Ｙ軸方向の長さを有し、標準セル（例：Ｃ１１、Ｃ２１、Ｃ３１）の境界において、パワーレール１１１ないし１１４が、Ｙ軸方向に相互離隔されて平行にＸ軸方向にも延長される。一部実施形態において、標準セル（例：Ｃ１１、Ｃ２１、Ｃ３１）は、ＢＥＯＬ領域ＢＲの一部導電層に形成された導電パターン、及びそれらに連結されたビアを含んでもよい。
【００１５】
パワーレール１１１ないし１１４は、標準セル（例：Ｃ１１、Ｃ２１、Ｃ３１）に電源電圧（power  supply  voltage）を供給することができる。例えば、第１パワーレール１１１及び第３パワーレール１１３に、正の供給電圧（positive  supply  voltage）（例えば、ＶＤＤ）がそれぞれ印加され、第２パワーレール１１２及び第４パワーレール１１４に負の供給電圧（negative  supply  voltage）（例えば、ＶＳＳまたは接地電圧）がそれぞれ印加される。「正の供給電圧」及び「負の供給電圧」は、特定電圧レベルに制限されるものではなく、例えば、負の供給電圧は、接地電圧であってもよい。すなわち、パワーレールは、標準セルに含まれたトランジスタのソースに電源電圧を供給することができる。正の供給電圧及び負の供給電圧は、ＢＥＯＬ領域ＢＲに形成されたパワーライン１３１，１３２及びビアスタック１２１ないし１２４を介して、パワーレール１１１ないし１１４にそれぞれ提供される。一部実施形態において、パワーライン１３１，１３２は、下の導電パターンより広い幅、すなわち、Ｘ軸方向の長さを有し、パワーメッシュ（mesh）とも呼ばれる。
【００１６】
ＢＥＯＬ領域ＢＲは、パワーライン１３１，１３２、及びパワーレール１１１ないし１１４の間に、金属のような導電性物質で構成された複数の導電層を含み、パワーライン１３１，１３２、及びパワーレール１１１ないし１１４の間のＩＲドロップを低減させるために、ビアスタック１２１ないし１２４が使用される。ビアスタック１２１ないし１２４は、例えば、図２Ａないし図２Ｃを参照して後述されるように、相互隣接した導電層のパターンに連結された複数のビアを含んでもよい。そのように、同一レベルに配置され、同一ノードに連結された複数のビアは、ビアアレイとも称される。ビアスタック１１１ないし１１４は、複数のレベルにおいて、複数のビアアレイを含み、それにより、パワーメッシュ、すなわち、パワーライン１３１，１３２、及びパワーレール１１１ないし１１４の間のＩＲドロップが低減される。
【００１７】
前述のようにビアスタック１１１ないし１１４に起因して低減されたＩＲドロップが提供される一方、ビアスタック１１１ないし１１４は、集積回路１００において、ルーティング混雑を誘発してしまう。例えば、ビアスタック１１１ないし１１４それぞれは、同一レベルにおいて、複数のビアを含むビアアレイを含み、該ビアアレイに含まれたビアそれぞれに連結された導電パターンは、ビアオーバーラップを含む。それにより、図２Ａないし図２Ｃを参照して後述されるように、該ビアアレイは、ＢＥＯＬ領域ＢＲに含まれた導電層において、ルーティングのための導電パターンが形成される空間を制限する。
【００１８】
以下、図面を参照して後述されるように、一部実施形態において、ビアスタックに含まれたビアアレイは、相互隣接した導電層のトラックが交差する地点に配置されたビアを含み、それにより、集積回路１００において、経路制御可能性（routability）が向上する。例えば、ビアスタックと異なるノードに連結され、ビアスタックと分離されて（uncoupled）ビアスタックを貫通する、少なくとも１つの導電パターンが形成される。ＩＲドロップ低減のためのビアスタックの構造を害さずにも向上した経路制御可能性に起因して相互接続が最適化され、結果として、集積回路１００の性能が向上し、集積回路１００の面積が低減される。
【００１９】
図２Ａないし図２Ｃは、該ビアスタックの例示を示す図面である。具体的には、図２Ａは、１ｘ２ビアアレイを含むビアスタックを示す斜視図であり、図２Ｂは、２ｘ２ビアアレイを含むビアスタックを示す斜視図であり、図２Ｃは、２ｘ２ビアアレイを含むビアスタックを示す平面図である。以下において、図２Ａないし図２Ｃに係わる説明において、重複内容は、省略される。本明細書において、本開示の例示的実施形態は、１ｘ２ビアアレイ及び２ｘ２ビアアレイを主に参照して説明するが、１ｘ２より大きい一次元ビアアレイ、及び２ｘ２より大きい二次元ビアアレイにも適用されるという点は、理解されるであろう。
【００２０】
図２Ａを参照すれば、導電層は、ルーティングのための選好方向（preferred  direction）を有することができる。例えば、図２Ａに図示されているように、Ｍｘ層は、相互平行にＸ軸方向に延長されるトラックＴＲ１１，ＴＲ１２を有し、Ｍｘ層の導電パターンＰ１１のように、Ｍｘ層において、導電パターンは、トラックＴＲ１１，ＴＲ１２に整列されてＸ軸方向に延長される。類似して、Ｍｘ＋１層は、相互平行にＹ軸方向に延長されるトラックＴＲ２１ないしＴＲ２６を有し、Ｍｘ＋１層の導電パターンＰ２１ないしＰ２６のように、Ｍｘ＋１層において導電パターンは、トラックＴＲ２１ないしＴＲ２６に整列され、Ｙ軸方向に延長される。また、Ｍｘ＋２層は、相互平行にＸ軸方向に延長されるトラックＴＲ３１，ＴＲ３２を有し、Ｍｘ＋２層の導電パターンＰ３１のように、Ｍｘ＋２層において導電パターンは、トラックＴＲ３１，ＴＲ３２に整列され、Ｘ軸方向に延長される。本明細書において、Ｍｘ層及びＭｘ＋２層は、Ｘ軸方向に延長されるトラックをそれぞれ有し、Ｍｘ＋１層は、Ｙ軸方向に延長されるトラックをそれぞれ有すると仮定される。一部実施形態において、Ｍｘ＋１層は、Ｍｘ層上に、すなわち、＋Ｚ方向に離隔されており、Ｍｘ＋２層は、Ｍｘ＋１層の上にある。また、導電パターンがトラックに整列されること、または導電パターンがトラックに沿って配置されることは、図２Ａに図示されているように、トラックが導電パターンの中心を通過するように、導電パターンが配置されることを指称する。一部実施形態において、導電パターンは、導電パターンの中心ではない導電パターンの一部をトラックが貫通するように配置されてもよい。一部実施形態において、トラックは、導電パターンがその上に配置される経路としうる。
【００２１】
導電層において、トラック間ピッチは、設計規則に基いて決定されてもよい。例えば、Ｍｘ＋１層のトラックＴＲ２１ないしＴＲ２６は、ピッチによって等間隔に離隔されてＹ軸方向に延長され、Ｍｘ＋１層における導電パターンの幅、及び導電パターン間の最小間隔によって決定されてもよい。また、図２Ａに図示されているように、Ｍｘ＋２層の導電パターンの幅（すなわち、Ｙ軸方向の長さ）、及びトラック間ピッチは、Ｍｘ層及びＭｘ＋１層と異なってもよい。経路制御可能性を改善するために、相互隣接した導電層は、異なる方向のトラックをそれぞれ有することができる。例えば、図２Ａに図示されているように、Ｍｘ層及びＭｘ＋２層は、Ｘ軸方向に平行な選好方向を有することができる一方、Ｍｘ＋１層は、Ｙ軸方向に平行な選好方向を有することができる。
【００２２】
図２Ａに図示されているように、ビアスタックは、１ｘ２ビアアレイを含んでもよい。例えば、Ｍｘ層とＭｘ＋１層との間の１ｘ２ビアアレイにおいて、Ｍｘ層の導電パターンＰ１２の上面、及びＭｘ＋１層の導電パターンＰ２７の下面に連結されたビアＶ１１，Ｖ１２は、Ｘ軸方向に離隔され、Ｍｘ＋１層とＭｘ＋２層との間の１ｘ２ビアアレイにおいて、Ｍｘ＋１層の導電パターンＰ２７の上面、及びＭｘ＋２層の導電パターンＰ３２の下面に連結されたビアＶ２１，Ｖ２２も、Ｘ軸方向に離隔されている。一部実施形態において、ビアＶ１１，Ｖ１２は、ビアスタックにおいて、Ｖｘレベルにあるとしうる。一部実施形態において、ビアＶ２１，Ｖ２２は、ビアスタックにおいて、Ｖｘレベルよりさらに高いＶｘ＋１レベルにあるとしうる。
【００２３】
図２Ａの例示において、該ビアは、導電層のトラックと無関係に配置されうる。例えば、ビアアレイにおいてビアは、設計規則によって定義されたビア間の最小間隔によって配置されうる。また、ビアスタックの導電パターンＰ１２，Ｐ２７，Ｐ３２は、ビアオーバーラップを含んでもよい。例えば、図２Ａに図示されているように、導電パターンＰ１２，Ｐ２７，Ｐ３２は、ビアＶ１１，Ｖ１２，Ｖ２１，Ｖ２２の境界よりＸ軸方向にさらに延長され、このように、さらに延長された部分は、ビアオーバーラップとも称される。Ｍｘ層の導電パターンＰ１２は、Ｍｘ層の選好方向によって、トラックＴＲ１２に沿ってＸ軸方向に延長される一方、Ｍｘ＋１層の導電パターンＰ２７は、Ｍｘ＋１層の選好方向と異なるＸ軸方向に延長される。それにより、Ｍｘ＋１層において導電パターンＰ２１ないしＰ２５は、導電パターンＰ２７に起因し、Ｙ軸方向への延長が制限され、すなわち、導電パターンＰ２７によって、５個のトラックＰ２１ないしＰ２５が犠牲になる。
【００２４】
図２Ｂを参照すれば、ビアスタックは、２ｘ２ビアアレイを含んでもよい。例えば、Ｍｘ層とＭｘ＋１層との間の２ｘ２ビアアレイにおいて、Ｍｘ層の導電パターンＰ１２の上面、及びＭｘ＋１層の導電パターンＰ２７の下面に連結された４個のビアは、Ｘ軸方向及びＹ軸方向に離隔され、Ｍｘ＋１層とＭｘ＋２層との間の２ｘ２ビアアレイにおいて、Ｍｘ＋１層の導電パターンＰ２７の上面、及びＭｘ＋２層の導電パターンＰ３１の下面に連結された４個のビアも、Ｘ軸方向及びＹ軸方向に離隔されている。図２Ｂの例示において、２ｘ２ビアアレイのビアは、導電層のトラックと無関係に配置され、例えば、設計規則によって定義されたビア間の最小間隔によって配置されうる。
【００２５】
２ｘ２ビアアレイと連結された導電パターンは、一体に形成されうる。例えば、図２Ｂに図示されているように、Ｍｘ層の導電パターンＰ１２、Ｍｘ＋１層の導電パターンＰ２７、及びＭｘ＋２層の導電パターンＰ３１は、各導電層のトラックに沿って延長される導電パターンより広幅を有することができる。図２Ａの例示と類似し、Ｍｘ＋１層の導電パターンＰ２７に起因し、Ｍｘ＋１層の導電パターンＰ２１ないしＰ２５がＹ軸方向に延長されることが制限され、５個のトラックＰ２１ないしＰ２５が犠牲になる。
【００２６】
一部実施形態において、設計規則は、同一導電層において相対的に広幅を有する導電パターンの場合、隣接した導電パターンとの最小間隔を相対的にさらに大きく定義することができる。それにより、図２Ｂに図示されているように、導電パターンＰ１２に起因し、Ｍｘ層において導電パターンＰ１２と交差する２個のトラックＴＲ１３，ＴＲ１４だけではなく、導電パターンＰ１２と交差しないトラックＴＲ１２まで犠牲になりうる。
【００２７】
図２Ｃを参照すれば、ビアスタックは、２ｘ２ビアアレイを含み、２ｘ２ビアアレイに含まれたビアは、分離された導電パターンと連結される。例えば、図２Ｃに図示されているように、２ｘ２ビアアレイのビアのうち、第１ビアＶ１１及び第２ビアＶ１２は、Ｍｘ層の同一の導電パターンＰ１１の上面に連結される一方、Ｍｘ＋１層の分離された導電パターンＰ２１，Ｐ２２の下面にそれぞれ連結される。類似して、２ｘ２ビアアレイのビアのうち、第３ビアＶ１３及び第４ビアＶ１４は、Ｍｘ層の同一の導電パターンＰ１２の上面に連結される一方、Ｍｘ＋１層の分離された導電パターンＰ２１，Ｐ２２の下面にそれぞれ連結される。導電パターンＰ１２，Ｐ２２は、相互直接連結されない。
【００２８】
図２Ｂの例示と比べるとき、図２Ｃの例示において、２ｘ２ビアアレイのビアＶ１１ないしＶ１４が一体の導電パターンに連結されないことにより、ビアスタックに含まれた導電パターンＰ１１，Ｐ１２，Ｐ２１，Ｐ２２、及び周辺導電パターン間の最小間隔が低減されるが、ビアＶ１１ないしＶ１４は、Ｍｘ層のトラックＴＲ１１ないしＴＲ１６、及びＭｘ＋１層のトラックＴＲ２１ないしＴＲ２６と無関係に配置され、それにより、ビアアレイの外部トラック（例えば、ＴＲ１２、ＴＲ１５、ＴＲ２２、ＴＲ２５）はもとより、ビアアレイの内部トラックＴＲ２３，ＴＲ２４，ＴＲ１３，ＴＲ１４も犠牲になる。
【００２９】
図３Ａないし図３Ｃは、本開示の例示的実施形態によるビアスタックの例示を示す図面である。具体的には、図３Ａは、１ｘ２ビアアレイを含むビアスタックを示す斜視図であり、図３Ｂは、２ｘ２ビアアレイを含むビアスタックを示す斜視図であり、図３Ｃは、１ｘ３ビアアレイを含むビアスタックを示す斜視図である。以下において、図３Ａないし図３Ｃに係わる説明において、図２Ａないし図２Ｃに係わる説明と重複する内容は、省略される。
【００３０】
図３Ａないし図３Ｃを参照すれば、一部実施形態において、ビアアレイのビアは、相互隣接した導電層のトラック（例えば、平面視）が交差する地点に配置されうる。本明細書において、相互隣接したレイヤの２個のトラック間交差点は、２個のトラックが垂直方向に交差する地点を指す。２個の相互隣接したレイヤのトラック間交差点に配置されたビアは、２個のトラックのうち１つのトラックと交差する部分、及び他のトラックと交差する部分を有するように表現されうる。また、ビアアレイのビアに連結された導電パターンも、それ自体の導電層が有するトラックに沿って延長されうる。それにより、ビアスタックに起因して犠牲になる、すなわち、使用が制限されるトラックの個数が減少し、結果として、ルーティング混雑が低減することにより、経路制御可能性が改善される。
【００３１】
図３Ａを参照すれば、ビアスタックは、１ｘ２ビアアレイを含み、１ｘ２ビアアレイに含まれたビアは、トラックが交差する地点に配置されうる。例えば、Ｍｘ層とＭｘ＋１層との間の１ｘ２ビアアレイにおいて、Ｍｘ層の導電パターンＰ１２の上面、及びＭｘ＋１層の導電パターンＰ２２の下面に連結されたビアＶ１１は、Ｍｘ層のトラックＴＲ１２及びＭｘ＋１層のトラックＴＲ２２が交差する地点に配置され、Ｍｘ層の導電パターンＰ１２の上面、及びＭｘ＋１層の導電パターンＰ２４の下面に連結されたビアＶ１２は、Ｍｘ層のトラックＴＲ１２、及びＭｘ＋１層のトラックＴＲ２４が交差する地点に配置される。類似して、Ｍｘ＋１層とＭｘ＋２層との間の１ｘ２ビアアレイにおいて、Ｍｘ＋１層の導電パターンＰ２２の上面、及びＭｘ＋２層の導電パターンＰ３２の下面に連結されたビアＶ２１は、Ｍｘ＋１層のトラックＴＲ２２、及びＭｘ＋２層のトラックＴＲ３２が交差する地点に配置され、Ｍｘ＋１層の導電パターンＰ２４の上面、及びＭｘ＋２層の導電パターンＰ３２の下面に連結されたビアＶ２２は、Ｍｘ＋１層のトラックＴＲ２４、及びＭｘ＋２層のトラックＴＲ３２が交差する地点に配置される。図３Ａの例示において、Ｍｘ層のトラック間ピッチ、及びＭｘ＋２層のトラック間ピッチは異なり、それにより、図３Ａに図示されているように、Ｍｘ＋１層下のビアＶ１１，Ｖ１２及びＭｘ＋１層上のビアＶ２１，Ｖ２２は、Ｚ軸方向に整列されない。
【００３２】
ビアスタックにおいて、導電パターンＰ１２，Ｐ２２，Ｐ２４，Ｐ３２は、導電層のトラックに沿って延長されることにより、ビアオーバーラップを提供することができる。例えば、図３Ａに図示されているように、Ｍｘ層の導電パターンＰ１２は、ビアＶ１１，Ｖ１２のビアオーバーラップのために、トラックＴＲ１２に沿ってＸ軸方向に延長され、Ｍｘ＋１層の導電パターンＰ２２，Ｐ２４は、ビアＶ１１，Ｖ１２，Ｖ２１，Ｖ２２のビアオーバーラップのために、トラックＴＲ２２，ＴＲ２４に沿ってＹ軸方向に延長される。
【００３３】
前述のように、ビアアレイのビアがトラックが交差する地点に配置され、ビアオーバーラップがトラックに沿って延長されることにより、使用可能なトラックが増加することができる。例えば、図３Ａに図示されているように、Ｍｘ＋１層において、ビアオーバーラップを提供する導電パターンＰ２２，Ｐ２４のトラックＴＲ２２，ＴＲ２４の使用が制限されるのみであり、他のトラックＴＲ２１，ＴＲ２３，ＴＲ２５に沿って、導電パターンＰ２１，Ｐ２３，Ｐ２５がＹ軸方向に延長されうる。例えば、Ｍｘ＋１層の導電パターンＰ２３は、ビアオーバーラップを提供する導電パターンＰ２２，Ｐ２４と分離され、ビアスタックを貫通し、トラックＴＲ２３に沿ってＹ軸方向に延長される。結果として、図２Ａの例示において、Ｍｘ＋１層の５個トラックＴＲ２１ないしＴＲ２５が犠牲になるところと比較するとき、図３Ａの例示において、犠牲になるトラックの個数が減少し、良好な経路制御可能性が達成されるのである。
【００３４】
一部実施形態において、図３Ａに図示されているように、ビアアレイの一部分として、Ｍｘ層の導電パターン（例えば、Ｐ１２）は、Ｍｘ層の他の導電パターン（例えば、Ｐ１１）が延長される方向と同様に、トラックＴ１２に沿ってＸ軸方向に延長され、ビアアレイの一部分として、Ｍｘ＋１層の導電パターン（例えば、Ｐ２２）は、Ｍｘ＋１層の他の導電パターン（例えば、Ｐ２１、Ｐ２３、Ｐ２５）が延長される方向と同様に、Ｙ軸方向に延長される。
【００３５】
図３Ｂを参照すれば、ビアスタックは、２ｘ２ビアアレイを含み、２ｘ２ビアアレイに含まれたビアは、トラックが交差する地点に配置されうる。例えば、Ｍｘ層とＭｘ＋１層との間の２ｘ２ビアアレイにおいて、Ｍｘ層の導電パターンＰ１３の上面に連結されたビアＶ１１，Ｖ１２は、Ｍｘ層のトラックＴＲ１３、及びＭｘ＋１層のトラックＴＲ２１，ＴＲ２３が交差する地点にそれぞれ配置され、Ｍｘ層の導電パターンＰ１１の上面に連結されたビアＶ１３，Ｖ１４は、Ｍｘ層のトラックＴＲ１１、及びＭｘ＋１層のトラックＴＲ２１，ＴＲ２３が交差する地点にそれぞれ配置される。また、Ｍｘ＋１層とＭｘ＋２層との間の２ｘ２ビアアレイにおいて、Ｍｘ＋１層の導電パターンＰ２１の上面に連結されたビアＶ２１，Ｖ２３は、Ｍｘ＋１層のトラックＴＲ２１、及びＭｘ＋２層のトラックＴＲ３２，ＴＲ３１が交差する地点にそれぞれ配置され、Ｍｘ＋１層の導電パターンＰ２３の上面に連結されたビアＶ２２，Ｖ２４は、Ｍｘ＋１層のトラックＴＲ２３、及びＭｘ＋２層のトラックＴＲ３２，ＴＲ３１が交差する地点にそれぞれ配置される。
【００３６】
図３Ｂに図示されているように、ビアスタックの導電パターンＰ１１，Ｐ１３，Ｐ２１，Ｐ２３，Ｐ３１，Ｐ３２は、導電層のトラックに沿って延長されることにより、ビアオーバーラップを提供することができる。例えば、Ｍｘ層の導電パターンＰ１１，Ｐ１３は、ビアＶ１１ないしＶ１４のビアオーバーラップのために、トラックＴＲ１１，ＴＲ１３に沿ってＸ軸方向に延長されうる。また、Ｍｘ＋１層の導電パターンＰ２１，Ｐ２３は、ビアＶ１１ないしＶ１４，Ｖ２１ないしＶ２４のビアオーバーラップのために、トラックＴＲ２１，ＴＲ２３に沿ってＹ軸方向に延長されうる。
【００３７】
図３Ｂに図示されているように、Ｍｘ層において、ビアオーバーラップを提供する導電パターンＰ１１，Ｐ１３のトラックＴＲ１１，ＴＲ１３が犠牲になるのみであるので、Ｍｘ層の他トラック（例えば、ＴＲ１２）に沿って、導電パターン（例えば、Ｐ１２）がＸ軸方向に延長されうる。類似して、Ｍｘ＋１層において、ビアオーバーラップを提供する導電パターンＰ２１，Ｐ２３のトラックＴＲ２１，ＴＲ２３が犠牲になるのみであるので、Ｍｘ＋１層の他トラック（例えば、ＴＲ２２）に沿って、導電パターン（例えば、Ｐ２２）がＹ軸方向に延長されうる。結果として、図２Ｂの例示において、Ｍｘ＋１層の５個トラックＴＲ２１ないしＴＲ２５が犠牲になり、図２Ｃの例示において、Ｍｘ＋１層の４個トラックＴＲ２２ないしＴＲ２５が犠牲になるところと比較するとき、図３Ｂの例示において、犠牲になるトラックの個数が減少し、良好な経路制御可能性が達成される。
【００３８】
図３Ｃを参照すれば、ビアスタックは、広幅を有する導電パターンＰ４１とも連結される。図３Ｃに図示されているように、導電パターンＰ４１は、Ｍｘ＋３層において、トラックＴＲ４１に沿ってＹ軸方向に延長され、ファットメタル（fat  metal）とも称される。一部実施形態において、導電パターンＰ４１は、パワーメッシュに含まれるパワーライン（例えば、１３１，１３２（図１））でもある。Ｍｘ＋３層のトラックＴＲ４１は、Ｙ軸方向に延長されるにもかかわらず、導電パターンＰ４１の広幅、すなわち、Ｘ軸方向の長い長さに起因し、Ｘ軸方向に羅列されたビアＶ３１ないしＶ３３、すなわち、１ｘ３ビアアレイを介して、Ｍｘ＋２層の導電パターンＴＲ３１と連結され、Ｍｘ＋２層下においても、１ｘ３ビアアレイが反復される。例えば、Ｍｘ＋２層とＭｘ＋１層との間において、３個のビアＶ２１ないしＶ２３を含む１ｘ３ビアアレイがあり、Ｍｘ＋１層とＭｘ層との間において、３個のビアＶ１１ないしＶ１３を含む１ｘ３ビアアレイがある。
【００３９】
図３Ｃに図示されているように、１ｘ３ビアアレイのビアがトラックが交差する地点に配置されることにより、使用可能なトラックが増加する。例えば、Ｍｘ＋１層において、トラックＴＲ２１，ＴＲ２３，ＴＲ２５に沿ってビアオーバーラップを提供する導電パターン間において、ビアスタックと分離された導電パターンＰ２２，Ｐ２４がビアスタックを貫通し、トラックＴＲ２２，ＴＲ２４に沿ってＹ軸方向に延長されうる。たとえ図３Ｃにおいて、１ｘ３ビアアレイが図示されているにしても、ビアスタックは、一部実施形態において、１ｘ４以上の一次元ビアアレイを含んでもよく、一部実施形態において、２ｘ３以上の二次元ビアアレイを含んでもよい。
【００４０】
図４は、本開示の例示的実施形態によるビアスタックの例示を示す平面図である。具体的には、図４は、Ｍｘ層とＭｘ＋１層との間において、２ｘ２ビアアレイを含むビアスタックの例示を示す。図４において、陰影処理は、異なる層（例えば、Ｍｘ層及びＭｘ＋１層）上の導電パターンを表示するために使用される。
【００４１】
図４に図示されているように、２ｘ２ビアアレイのビアＶ１１ないしＶ１４は、Ｍｘ層のトラックＴＲ１２，ＴＲ１４、及びＭｘ＋１層のトラックＴＲ２２，ＴＲ２４が交差する地点にそれぞれ配置されうる。第１ビアＶ１１及び第２ビアＶ１２は、Ｍｘ層の導電パターンＰ１１の上面に連結され、Ｍｘ＋１層の導電パターンＰ２１，Ｐ２２の下面にも、それぞれ連結される。また、第３ビアＶ１３及び第４ビアＶ１４は、Ｍｘ層の導電パターンＰ１２の上面に連結され、Ｍｘ＋１層の導電パターンＰ２１，Ｐ２２の下面にもそれぞれ連結される。一部実施形態において、２ｘ２ビアアレイのビアＶ１１ないしＶ１４が、Ｘ軸方向に離隔された距離Ｓ２、及びＹ軸方向に離隔された距離Ｓ１は、設計規則によって定義されたビア間の最小距離より大きくなり、それにより、２ｘ２ビアアレイのビアＶ１１ないしＶ１４は、設計規則を守ることができる。たとえ図４に図示されていないにしても、Ｍｘ層のトラックＴＲ１３に沿ってビアスタックと絶縁された導電パターンがＸ軸方向に延長され、Ｍｘ＋１層のトラックＴＲ２３に沿ってビアスタックと絶縁された導電パターンがＹ軸方向に延長されてもよい。
【００４２】
トラックが交差する地点にビアが配置される場合、そのようなビアがＹ軸方向に離隔された距離Ｓ１は、以下の数式（１）のように計算されうる。
【００４３】
【数１】
2019080057.tif 000003
数式（１）において、ｎは、正の整数であり、設計規則によって定義されたビア間の最小距離がＭｘ層のトラックピッチより大きい場合、ｎは、２以上の整数である。また、数式（１）において、｛Ｍｘ  track  pitch｝は、図４のＭｘ層のトラック間ピッチを示し、任意のビアアレイのビアに連結された導電層において、Ｘ軸に平行なトラックを有する導電層でのトラックのピッチを意味する。また、数式（１）において、｛via  length｝は、ビアのＹ軸方向の長さを意味する。すなわち、ビアアレイにおいて、ビアのＹ軸方向ピッチは、Ｍｘ層のトラック間ピッチの倍数である。
【００４４】
類似して、ビアがＸ軸方向に離隔された距離Ｓ２は、以下の数式（２）のように計算されうる。
【００４５】
【数２】
2019080057.tif 000004
数式（２）において、ｍは、正の整数であり、設計規則によって定義されたビア間の最小距離がＭｘ＋１層のトラックピッチより大きい場合、ｍは、２以上の整数である。また、数式（２）において、｛Ｍｘ＋１  track  pitch｝は、図４のＭｘ＋１層のトラック間ピッチを示し、任意のビアアレイのビアに連結された導電層において、Ｙ軸に平行なトラックを有する導電層におけるトラック間ピッチを意味する。また、数式（２）において、｛via  width｝は、ビアのＸ軸方向の長さを意味する。すなわち、ビアアレイにおいて、ビアのＸ軸方向のピッチは、Ｍｘ＋１層のトラック間ピッチの倍数である。
【００４６】
図５は、本開示の例示的実施形態によるビアスタックの例示を示す斜視図である。具体的には、図５は、バータイプ（bar-type）ビアを含むビアアレイ、及びそれを含むビアスタックを示す。
【００４７】
図５を参照すれば、ビアスタックにおいて、ビアアレイは、バータイプビアを含み、バータイプビアは、Ｘ軸方向及び／またはＹ軸方向に相対的に長い長さ、例えば、導電パターンの幅より長い長さを有するビアを指す。例えば、図５に図示されているように、Ｍｘ層とＭｘ＋１層との間において１ｘ２ビアアレイは、Ｙ軸方向に長い長さを有するビアＶ１１，Ｖ１２を含み、Ｍｘ＋１層とＭｘ＋２層との間において１ｘ２ビアアレイも、Ｙ軸方向に長い長さを有するビアＶ２１，Ｖ２２を含んでもよい。ビアの断面積、すなわち、Ｘ軸及びＹ軸からなる平面に平行な面での面積が増大するほど、ビアで発生するＩＲドロップは低減し、それにより、図５に図示されているように、大きい断面積を有するビアが使用される。
【００４８】
一部実施形態において、バータイプビアは、トラックに沿って延長される導電パターンと重畳されるようにトラックに沿って配置される。例えば、図５に図示されているように、Ｍｘ層の導電パターンＰ１１の上面、及びＭｘ＋１層の導電パターンＰ２１の下面に連結されたビアＶ１１、並びにＭｘ＋１層の導電パターンＰ２１の上面、及びＭｘ＋２層の導電パターンＰ３１の下面に連結されたビアＶ２１は、Ｍｘ＋１層のトラックＴＲ２１に沿って整列されて配置される。類似して、ビアＶ１２，Ｖ２２も、Ｍｘ＋１層のトラックＴＲ２３に沿って整列されて配置される。それにより、Ｍｘ＋１層の導電パターンＰ２３は、トラックＴＲ２２に沿ってＹ軸方向に延長されうる。
【００４９】
一部実施形態において、バータイプビアは、トラックが最小限に犠牲になるように配置されうる。例えば、Ｍｘ＋１層のトラックが最小限に犠牲になるように、ビアＶ１１，Ｖ１２，Ｖ２１，Ｖ２２は、トラックＴＲ２１，ＴＲ２３に整列されても配置される一方、ビアＶ１１，Ｖ１２，Ｖ２１，Ｖ２２のＹ軸方向の位置は、ビアＶ１１，Ｖ１２，Ｖ２１，Ｖ２２のＹ軸方向の長さに基いて決定される。図６を参照して後述されるように、バータイプビアが配置される位置によって犠牲になるトラックの個数が変わり、それにより、犠牲になるトラックの個数が最小になるように、バータイプビアの位置が決定される。図５において、バータイプビアを含む１ｘ２ビアアレイの例示が図示されたが、該ビアスタックは、一部実施形態において、バータイプビアを含む１ｘ３以上の一次元ビアアレイを含み、一部実施形態において、バータイプビアを含む２ｘ２以上の二次元ビアアレイを含んでもよい。
【００５０】
図６は、本開示の例示的実施形態によるビアアレイの例示を示す図面である。具体的には、図６は、ビアアレイの配置によって犠牲になるトラックの数が変わる例示を示す。図６に図示されているように、Ｍｘ層とＭｘ＋１層との間において１ｘ２ビアアレイは、ビアＶ１１，Ｖ１２を含み、ビアＶ１１，Ｖ１２は、バータイプビアでもある。ビアＶ１１，Ｖ１２は、Ｍｘ＋１層の導電パターンＰ２１，Ｐ２２の幅と同一のＸ軸方向の長さを有することができる一方、Ｙ軸方向に相対的に長い（例えば、Ｘ軸方向におけるＭｘ＋１層の導電パターンＰ２１，Ｐ２２の幅より大きい）長さＷ０を有することができる。
【００５１】
図６の左側を参照すれば、１ｘ２ビアアレイのビアＶ１１，Ｖ１２は、Ｍｘ＋１層のトラックＴＲ２２，ＴＲ２４に沿って配置され、Ｍｘ層のトラックＴＲ１３に沿って配置されている。すなわち、ビアＶ１１，Ｖ１２の断面の中心がＭｘ＋１層のトラックＴＲ２２，ＴＲ２４と重畳され、Ｍｘ層のトラックＴＲ１３と重畳されるように、ビアＶ１１，Ｖ１２が配置されている。Ｍｘ層の導電パターンＰ１１は、ビアＶ１１，Ｖ１２のビアオーバーラップのためにＸ軸方向に延長され、ビアＶ１１，Ｖ１２のＹ軸方向の距離Ｗ０と同一の幅を有することができる。また、ビアＶ１１，Ｖ１２のビアオーバーラップのために、Ｍｘ＋１層の導電パターンＰ２１，Ｐ２２は、Ｙ軸方向に延長されている。
【００５２】
Ｍｘ＋１層において、導電パターンＰ２１，Ｐ２２に起因し、２個のトラックＴＲ２２，ＴＲ２４が犠牲になる一方、Ｍｘ層において、導電パターンＰ１１に起因し、３個のトラックＴＲ１２ないしＴＲ１４が犠牲になる。Ｍｘ層のトラックＴＲ１３は、導電パターンＰ１１と交差されるので、犠牲になる一方、Ｍｘ層のトラックＴＲ１２，ＴＲ１４に沿ってＸ軸方向に延長される導電パターンが配置される場合、導電パターンＰ１１と、設計規則によって定義された最小間隔を違反してしまうので、トラックＴＲ１２，ＴＲ１４も犠牲になる。それにより、図６の左側例示において、Ｍｘ層のトラックのうち３個のトラックＴＲ１２ないしＴＲ１４を使用してルーティングすることが制限される。
【００５３】
図６の右側を参照すれば、図６の左側に図示されたビアスタックが＋Ｙ軸方向に移動し、それにより、図６の右側に図示されているように、１ｘ２ビアアレイのビアＶ１１，Ｖ１２は、Ｍｘ＋１層のトラックＴＲ２２，ＴＲ２４に沿って配置される一方、Ｍｘ層のトラックＴＲ１３，ＴＲ１４間の中心線Ｘ１に沿って配置されている。すなわち、ビアＶ１１，Ｖ１２の断面の中心がＭｘ層のトラックＴＲ１３，ＴＲ１４間の中心を横切ってＸ軸方向に延長される中心線Ｘ１と重畳されるように、ビアＶ１１，Ｖ１２が配置されている。
【００５４】
Ｍｘ＋１層において、導電パターンＰ２１，Ｐ２２に起因し、２個のトラックＴＲ２２，ＴＲ２４が犠牲になる一方、Ｍｘ層において、Ｙ軸方向の距離Ｗ０を有する導電パターンＰ１１に起因し、２個のトラックＴＲ１３，ＴＲ１４が犠牲になる。すなわち、Ｍｘ層のトラックＴＲ１３，ＴＲ１４は、導電パターンＰ１１と交差されるので、犠牲になる一方、Ｍｘ層のトラックＴＲ１２，ＴＲ１５に沿ってＸ軸方向に延長される導電パターンＰ１２，Ｐ１３が配置されても、導電パターンＰ１２，Ｐ１３は、導電パターンＰ１１と、設計規則で定義された最小間隔以上離隔され、設計規則を守ることができる。それにより、図６の右側例示において、Ｍｘ層のトラックのうち２個のトラックＴＲ１３，ＴＲ１４を使用してルーティングすることが制限される。そのように、バータイプビアを含む同一ビアアレイの位置によって犠牲になるトラックの個数が変わる。以下において、図７Ａないし図７Ｃを参照し、犠牲になるトラックの個数が減少するように配置されたビアアレイの例示について説明する。
【００５５】
図７Ａないし図７Ｃは、本開示の例示的実施形態によるビアアレイの例示を示す図面である。具体的には、図７Ａは、Ｍｘ層のトラックＴＲ１３，ＴＲ１４間の中心線Ｘ２に沿って配置されたビアＶ１１，Ｖ１２を含む１ｘ２ビアアレイを示し、図７Ｂ及び図７Ｃは、Ｍｘ層のトラックＴＲ１３に沿って配置されたビアＶ１１，Ｖ１２を含む１ｘ２ビアアレイをそれぞれ示す。以下において、図７Ａないし図７Ｃに係わる説明において、重複する内容は省略される。
【００５６】
図７Ａを参照すれば、ビアＶ１１，Ｖ１２は、Ｙ軸方向の距離Ｗ１を有することができる。ビアＶ１１，Ｖ１２は、Ｍｘ層の導電パターンＰ１２の上面に連結され、Ｍｘ＋１層の導電パターンＰ２１，Ｐ２２の下面にも、それぞれ連結される。幅Ｗ１を有する導電パターンＰ１２に起因し、Ｍｘ層のトラックＴＲ１３，ＴＲ１４が犠牲になる一方、導電パターンＰ１１，Ｐ１３は、トラックＴＲ１２，ＴＲ１５に沿ってＸ軸方向に延長されうる。
【００５７】
ビアアレイによって犠牲になるＭｘ層のトラックの個数を減少させるために、ビアアレイによるＭｘ層の導電パターンの幅Ｗが、以下の数式（３）を満足する場合、ビアアレイのビアは、相互隣接したトラック間の中心線に沿って配置されうる。
【００５８】
【数３】
2019080057.tif 000005
図７Ａ及び数式（３）において、Ｗは、ビアアレイに連結されたＭｘ層の導電パターンの幅（例えば、Ｐ１２のＷ１）であり、Ｍは、ビアアレイに連結されていないＭｘ層の導電パターン（例えば、Ｐ１１）の幅であり、Ｐは、Ｍｘ層のトラック間ピッチであり、Ｓは、設計規則によって定義されたＭｘ層の導電パターン間の最小間隔であり、ｎは、正の整数である。数式（３）を満足するビアアレイ（または、導電パターン）の場合、Ｍｘ層において、偶数個のトラックが犠牲になる。
【００５９】
図７Ｂを参照すれば、ビアＶ１１，Ｖ１２は、Ｙ軸方向の距離Ｗ２を有することができる。ビアＶ１１，Ｖ１２は、Ｍｘ層の導電パターンＰ１２の上面に連結され、Ｍｘ＋１層の導電パターンＰ２１，Ｐ２２の下面にも、それぞれ連結される。幅Ｗ２を有する導電パターンＰ１２に起因し、Ｍｘ層のトラックＴＲ１２ないしＴＲ１４が犠牲になる一方、導電パターンＰ１１，Ｐ１３は、トラックＴＲ１１，ＴＲ１５に沿ってＸ軸方向に延長されうる。
【００６０】
ビアアレイによって犠牲になるＭｘ層のトラックの個数を減少させるために、ビアアレイによるＭｘ層の導電パターンの幅Ｗが以下の数式（４）を満足する場合、ビアアレイのビアは、トラックに沿って配置されうる。
【００６１】
【数４】
2019080057.tif 000006
図７Ｂ及び数式（４）において、Ｗは、ビアアレイに連結されたＭｘ層の導電パターンの幅（例えば、Ｐ１２のＷ２）で、Ｍは、ビアアレイに連結されていない導電パターン（例えば、Ｐ１１）の幅であり、Ｐは、Ｍｘ層のトラック間ピッチであり、Ｓは、設計規則によって定義されたＭｘ層の導電パターン間の最小間隔であり、ｎは、正の整数である。数式（４）を満足するビアアレイ（または、導電パターン）の場合、Ｍｘ層において、奇数個のトラックが犠牲になる。
【００６２】
図７Ｃを参照すれば、一部実施形態において、ビアは、導電パターンの幅より短い長さを有することもできる。例えば、図７Ｃに図示されているように、Ｍｘ層の導電パターンＰ１２は、Ｙ軸方向の距離Ｗ３を有する一方、ビアＶ１１，Ｖ１２は、長さＷ３より短いＹ軸方向の距離Ｌ１を有することができる。Ｍｘ層の導電パターンＰ１２は、数式（４）を満足するように、Ｍｘ層のトラックＴ１３に整列されて配置される一方、Ｍｘ層の導電パターンＰ１２の幅より短い長さを有するビアＶ１１，Ｖ１２は、図７Ｃに図示されているように、Ｍｘ層のトラックＴＲ１３、及びＭｘ＋１層のトラックＴＲ２２，ＴＲ２４が交差する地点にそれぞれ配置される。
【００６３】
図８は、本開示の例示的実施形態による、集積回路を製造するための方法を示すフローチャートである
一部実施形態において、図８に図示された段階（Ｓ２００、Ｓ４００、Ｓ６００、Ｓ８００）のうち少なくとも一部は、コンピューティングシステム（例えば、３００（図１２））で遂行されうる。
【００６４】
段階Ｓ２００において、標準セルライブラリーＤ１２を参照し、ＲＴＬデータＤ１１からネットリストデータＤ１３を生成する論理合成が行われる。ＲＴＬデータＤ１１は、集積回路の機能を定義することができ、非制限的な例示として、ＶＨＤＬ（ＶＨＳＩＣ  hardware  description  language）及びVerilogのようなＨＤＬ（hardware  description  language）として作成されうる。標準セルライブラリーＤ１２は、標準セルの機能及び属性などを定義することができる。半導体設計ツール（例えば、論理合成ツール）は、標準セルライブラリーＤ１２を参照し、ＲＴＬデータＤ１１から論理合成を行うことにより、集積回路を定義する、すなわち、複数の標準セル、及び標準セル間の連結関係を定義するビットストリーム及び／またはネットリストを含む、ネットリストデータＤ１３を生成することができる。
【００６５】
段階Ｓ４００において、標準セルライブラリーＤ１２及び設計規則Ｄ１４を参照し、ネットリストデータＤ１３からレイアウトデータＤ１５を生成する配置及びルーティング（Ｐ＆Ｒ：place  &  routing）が遂行される。標準セルライブラリーＤ１２は、標準セルのレイアウトを定義することができ、設計規則Ｄ１４は、半導体工程（例えば、段階Ｓ８００）により、集積回路のレイアウトが守らなければならない規則を定義することができる。例えば、設計規則Ｄ１４は、導電層のトラックの方向及びピッチ、導電層における導電パターン間の最小間隔、導電層における導電パターンの幅、同一レベルのビア間の最小間隔などを定義することができる。
【００６６】
半導体設計ツール（例えば、Ｐ＆Ｒツール）は、ネットリストデータＤ１３から標準セルライブラリーＤ１２を参照し、複数の標準セルを配置することができ、設計規則Ｄ１４を参照し、配置された複数の標準セルの入力ピン、出力ピン及びパワータブをルーティングすることができる。該ルーティングは、ビア及び／または導電パターンを含む相互接続を生成する段階を含んでもよい。また、該半導体設計ツールは、ＩＲドロップ緩和のための複数のビアスタックを生成することができ、図面を参照して説明したように、ビアスタックに含まれたビアアレイのビアは、一部実施形態において、導電層のトラックが交差する地点に配置されてもよく、一部実施形態において、トラック間の中心線に沿って配置されてもよい。それにより、ビアスタックは、低減されたＩＲドロップを提供しながらも、ルーティング混雑を低減させることができる。段階Ｓ４００の例示は、図９を参照して後述する。
【００６７】
段階Ｓ６００において、マスクを作製（manufacturing）する処理が遂行される。例えば、レイアウトデータＤ１５に、ＯＰＣ（optical  proximity  correction）を適用するにより、複数層に形成されたパターンを形成するために、マスク上のパターンが定義され、複数層それぞれのパターンを形成するための少なくとも１つのマスク（または、フォトマスク）が作製される。
【００６８】
段階Ｓ８００において、集積回路を製造（fabricating）する処理が遂行される。例えば、段階Ｓ６００で作製された少なくとも１つのマスクを使用し、複数層がパターニングされることにより、集積回路が製造される。図８に図示されているように、段階Ｓ８００は、段階（Ｓ８２０、Ｓ８４０）を含んでもよい。
【００６９】
段階Ｓ８２０において、ＦＥＯＬ（front-end-of-line）工程が遂行される。ＦＥＯＬ工程は、集積回路製造過程において、個別素子、例えば、トランジスタ、キャパシタ、抵抗などを基板に形成する過程を指す。例えば、ＦＥＯＬ工程は、ウェーハを平坦化（planarization）して洗浄（cleaning）する段階、トレンチを形成する段階、ウェルを形成する段階、ゲートラインを形成する段階、ソース及びドレインを形成する段階などを含んでもよい。それにより、複数の標準セルに含まれた素子が形成される。
【００７０】
段階Ｓ８４０において、ＢＥＯＬ（back-end-of-line）工程が遂行される。ＢＥＯＬ工程は、集積回路製造過程において、個別素子、例えば、トランジスタ、キャパシタ、抵抗などを相互接続する過程を指す。例えば、ＢＥＯＬ工程は、ゲート、ソース及びドレイン領域をシリサイド化（silicidation）する段階、誘電体を付加する段階、平坦化段階、ホールを形成する段階、金属層を付加する段階、ビアを形成する段階、パッシベーション（passivation）層を形成する段階などを含んでもよい。ビアスタックも、ＢＥＯＬ工程（Ｓ４２０）で形成されうる。その次に、該集積回路は、半導体パッケージにパッケージングされ、多様なアプリケーションの部品としても使用される。
【００７１】
図９は、本開示の例示的実施形態による、図８の段階Ｓ４００の例示を示すフローチャートである。図８を参照して説明したように、図９の段階Ｓ４００’において、標準セルライブラリーＤ１２及び設計規則Ｄ１４を参照し、配置及びルーティングが行われる。図９に図示されているように、段階Ｓ４００’は、複数の段階（Ｓ４２０、Ｓ４４０、Ｓ４６０）を含んでもよい。以下、図９について、図８を参照して説明する。
【００７２】
段階Ｓ４２０において、ビアスタックを付加する処理が遂行される。例えば、複数の標準セルが配置された後、パワーメッシュのパワーライン及びパワーレールを相互接続するためのビアスタックを付加する処理が遂行される。一部実施形態において、電源電圧の代わりに、信号のためのビアスタックが付加されてもよい。段階Ｓ４２０の例示は、図１０を参照して後述する。
【００７３】
段階Ｓ４４０において、ビアスタックを貫通する導電パターンを生成する処理が遂行される。段階Ｓ４２０で付加されたビアスタックは、導電層のトラックに沿って、または導電層のトラックが交差する地点に配置されたビアを含むビアアレイを含み、それにより、ビアスタックによって犠牲になるトラックの個数が減少する。また、図３Ａないし図３Ｃを参照して説明したように、設計規則によって定義される同一レベルのビア間の最小間隔が、トラック間ピッチより大きい場合、ビアアレイのビア間を通過し、ビアと絶縁された導電パターンが生成されてもよい。そのように、ビアスタックを貫通する導電パターンは、信号及び／または電源電圧のルーティングのために使用されうる。
【００７４】
段階Ｓ４６０において、レイアウトデータを生成する処理が遂行される。図８を参照して説明したように、レイアウトデータＤ１５は、集積回路のレイアウトを定義することができ、例えば、ＧＤＳＩＩのようなフォーマットを有することができ、標準セル及び相互接続の幾何学的情報を含みうる。
【００７５】
図１０は、本開示の例示的実施形態による、図９の段階Ｓ４２０の例示を示すフローチャートである。図９を参照して説明したように、図１０の段階Ｓ４２０’において、ビアスタックを付加する処理が遂行される。図１０に図示されているように、段階Ｓ４２０’は、段階Ｓ４２２及び段階Ｓ４２４を含み、一部実施形態において、段階Ｓ４２２及び段階Ｓ４２４は、相互並列的に遂行される。
【００７６】
段階Ｓ４２２において、相互隣接した導電層のトラックが交差する地点にビアを配置する処理が遂行される。例えば、図４を参照して説明したように、ビアアレイのビア（例えば、Ｖ１１ないしＶ１４）は、隣接した導電層（例えば、Ｍｘ層、Ｍｘ＋１層）のトラック（例えば、ＴＲ１２、ＴＲ１４、ＴＲ２２、ＴＲ２４）が交差する地点に配置され、それにより、犠牲になるトラックが減少することにより、ルーティング可能なトラックが増加することができる。
【００７７】
段階Ｓ４２４において、バータイプビアの長さに基いてビアアレイを配置する処理が遂行される。例えば、図６を参照して説明したように、バータイプビアの配置位置によって犠牲になるトラックの個数が異なる。それにより、図７Ａないし図７Ｃを参照して説明したように、バータイプビアの長さに基いて、バータイプビアは、トラックに沿って配置されたり、トラック間の中心線に沿っても配置されたりする。例えば、バータイプビアの一方向の距離Ｗが数式（３）を満足する場合、図７Ａに図示されているように、バータイプビアは、トラック間の中心線に沿って配置されうる。他方、バータイプビアの一方向の距離Ｗが数式（４）を満足する場合、図７Ｂに図示されているように、バータイプビアは、トラックに沿って配置されうる。それにより、バータイプビアを含むビアアレイによって犠牲になるトラックの個数が減少し、ルーティング可能なトラックが増加することができる。
【００７８】
図１１は、本開示の例示的実施形態によるシステム・オン・チップ（ＳｏＣ：system  on  chip）２００を示すブロック図である。ＳｏＣ  ２００は、半導体装置として、本開示の例示的実施形態によるビアスタックを含む集積回路を含んでもよい。ＳｏＣ  ２００は、多様な機能を遂行するＩＰ（intellectual  property）のような複雑な機能ブロックを１つのチップに具現したものであり、本開示の例示的実施形態によるビアスタックがＳｏＣ  ２００の各機能ブロックに含まれ、それにより、緩和されたＩＲドロップ、及び効率的にルーティングされたパターンに起因して向上した性能、及び低減された面積を有するＳｏＣ  ２００が達成される。
【００７９】
図１１を参照すれば、ＳｏＣ  ２００は、モデム２２０、ディスプレイコントローラ２３０、メモリ２４０、外部メモリコントローラ２５０、ＣＰＵ（central  processing  unit）２６０、トランザクションユニット２７０、ＰＭＩＣ（power  management  integrated  circuit）２８０及びＧＰＵ（graphics  processing  unit）２９０を含み、ＳｏＣ  ２００の各機能ブロックは、システムバス２１０を介して、互いに通信することができる。
【００８０】
ＳｏＣ  ２００の動作を全般的に制御することができるＣＰＵ  ２６０は、ＳｏＣ  ２００の他機能ブロックの動作を制御することができる。モデム２２０は、ＳｏＣ  ２００外部から受信される信号を復調（demodulation）したり、ＳｏＣ  ２００内部で生成された信号を変調（modulation）したりして外部に送信することができる。外部メモリコントローラ２５０は、ＳｏＣ  ２００に接続された外部メモリ装置からデータを送受信する動作を制御することができる。例えば、外部メモリ装置に保存されたプログラム及び／またはデータは、外部メモリコントローラ２５０の制御下で、ＣＰＵ  ２６０またはＧＰＵ  ２９０に提供される。ＧＰＵ  ２９０は、グラフィック処理と係わるプログラム命令（instruction）を実行することができる。ＧＰＵ  ２９０は、外部メモリコントローラ２５０を介して、グラフィックデータを受信することもでき、ＧＰＵ  ２９０によって処理されたグラフィックデータを、外部メモリコントローラ２５０を介して、ＳｏＣ  ２００外部に伝送することもできる。トランザクションユニット２７０は、各機能ブロックのデータトランザクションをモニタリングすることができ、ＰＭＩＣ  ２８０は、トランザクションユニット２７０の制御により、各機能ブロックに供給される電力を制御することができる。ディスプレイコントローラ２３０は、ＳｏＣ  ２００外部のディスプレイ（または、ディスプレイ装置）を制御することにより、ＳｏＣ  ２００内部で生成されたデータをディスプレイに伝送することができる。
【００８１】
メモリ２４０は、不揮発性メモリとして、ＥＥＰＲＯＭ（electrically  erasable  programmable  read-only  memory）、フラッシュメモリ、ＰＲＡＭ（phase-change  random  access  memory）、ＲＲＡＭ（登録商標（resistive  random  access  memory））、ＮＦＧＭ（nano  floating  gate  memory）、ＰｏＲＡＭ（polymer  random  access  memory）、ＭＲＡＭ（magnetic  random  access  memory）、ＦＲＡＭ（登録商標（ferroelectric  random  access  memory））などを含み、揮発性メモリとして、ＤＲＡＭ（dynamic  random  access  memory）、ＳＲＡＭ（static  random  access  memory）、モバイルＤＲＡＭ、ＤＤＲ（double  data  rate）  ＳＤＲＡＭ（synchronous  dynamic  random  access  memory）、ＬＰＤＤＲ（low  power  double  data  rate）  ＳＤＲＡＭ（synchronous  dynamic  random  access  memory）、ＧＤＤＲ（graphic  double  data  rate）  ＳＤＲＡＭ（synchronous  dynamic  random  access  memory）、ＲＤＲＡＭ（Rambus  dynamic  random  access  memory）などを含んでもよい。
【００８２】
図１２は、本開示の例示的実施形態によるプログラムを保存するメモリを含むコンピューティングシステム３００を示すブロック図である。本開示の例示的実施形態による、集積回路を製造する方法（例えば、図８に図示された方法）に含まれる段階のうち少なくとも一部は、コンピューティングシステム３００で遂行される。
【００８３】
コンピューティングシステム３００は、デスクトップコンピュータ、ワークステーション、サーバのように固定型コンピューティングシステムであってもよいし、ラップトップコンピュータのように携帯型コンピューティングシステムであってもよい。図１２に図示されているように、コンピューティングシステム３００は、プロセッサ３１０、入出力装置３２０、ネットワークインターフェース３３０、ＲＡＭ（random  access  memory）３４０、ＲＯＭ（read-only  memory）３５０及び保存（ストレージ）装置３６０を含んでもよい。プロセッサ３１０、入出力装置３２０、ネットワークインターフェース３３０、ＲＡＭ  ３４０、ＲＯＭ  ３５０及び保存装置３６０は、バス３７０に連結され、バス３７０を介して相互通信することができる。
【００８４】
プロセッサ３１０は、プロセッシングユニットと呼ばれ、例えば、マイクロプロセッサ（micro-processor）、ＡＰ（application  processor）、ＤＳＰ（digital  signal  processor）、ＧＰＵのように、任意の命令語セット（例えば、ＩＡ−３２（Intel  Architecture−３２）、６４ビット拡張ＩＡ−３２、ｘ８６−６４、Power  ＰＣ、Ｓｐａｒｃ、ＭＩＰＳ、ＡＲＭ、ＩＡ−６４など）を実行することができる少なくとも１つのコアを含んでもよい。例えば、プロセッサ３１０は、バス３７０を介して、メモリ、すなわち、ＲＡＭ  ３４０またはＲＯＭ  ３５０にアクセスすることができ、ＲＡＭ  ３４０またはＲＯＭ  ３５０に保存された命令語を実行することができる。
【００８５】
ＲＡＭ  ３４０は、本開示の例示的実施形態による集積回路を製造するためのプログラム３４１または、その少なくとも一部を保存することができ、プログラム３４１は、プロセッサ３１０に、集積回路を製造する方法に含まれる段階のうち少なくとも一部を遂行させる。すなわち、プログラム３４１は、プロセッサ３１０によって実行可能な複数の命令語を含み、プログラム３４１に含まれた複数の命令語は、プロセッサ３１０に、例えば、図８の段階Ｓ２００の論理合成処理、並びに／または段階Ｓ４００の配置及びルーティング処理を遂行させる。
【００８６】
保存装置３６０は、コンピューティングシステム３００に供給される電力が遮断されても、保存されたデータを消失させない。例えば、保存装置３６０は、不揮発性メモリ装置を含み、磁気テープ、光学ディスク、磁気ディスクのような記録媒体を含んでもよい。また、保存装置３６０は、コンピューティングシステム３００から脱着可能であってもよい。一部実施形態において、保存装置３６０は、本開示の例示的実施形態によるプログラム３４１を保存することもでき、プログラム３４１がプロセッサ３１０によって実行される以前に、保存装置３６０からプログラム３４１、またはその少なくとも一部がＲＡＭ  ３４０にローディングされうる。一部実施形態において、保存装置３６０は、プログラム言語によって作成されたファイルを保存することができ、ファイルからコンパイラなどによって生成されたプログラム３４１、またはその少なくとも一部がＲＡＭ  ３４０にローディングされてもよい。また、図１２に図示されているように、保存装置３６０は、データベース３６１を保存することができ、データベース３６１は、集積回路を設計するのに必要な情報、例えば、図８の標準セルライブラリーＤ１２、設計規則Ｄ１４などを含んでもよい。
【００８７】
保存装置３６０は、プロセッサ３１０によって処理されるデータ、またはプロセッサ３１０によって処理されたデータを保存することもできる。すなわち、プロセッサ３１０は、プログラム３４１により、保存装置３６０に保存されたデータを処理することにより、データを生成することができ、生成されたデータを保存装置３６０に保存することもできる。例えば、保存装置３６０は、図８のＲＴＬデータＤ１１、ネットリストデータＤ１３及び／またはレイアウトデータＤ１５を保存することもできる。
【００８８】
入出力装置３２０は、キーボード、ポインティング装置のような入力装置を含み、ディスプレイ装置、プリンタのような出力装置を含んでもよい。例えば、ユーザは、入出力装置３２０を介して、プロセッサ３１０によるプログラム３４１の実行をトリガすることもでき、図８のＲＴＬデータＤ１１及び／またはネットリストデータＤ１３を入力することもでき、図１１のレイアウトデータＤ１５を確認することもできる。
【００８９】
ネットワークインターフェース３３０は、コンピューティングシステム３００外部のネットワークに対するアクセスを提供することができる。例えば、該ネットワークは、多数のコンピューティングシステム及び通信リンクを含み、該通信リンクは、有線リンク、光学リンク、無線リンク、または任意の他の形態のリンクを含んでもよい。
【００９０】
以上のように、図面及び明細書において、例示的な実施形態が開示された。本明細書において、特定用語を使用して実施形態について説明したが、それらは、ただ本開示の技術的思想について説明するための目的に使用されたものであり、意味限定や、特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから、多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
【産業上の利用可能性】
【００９１】
本発明の、ビアアレイを含む集積回路、及びそれを製造するための方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【符号の説明】
【００９２】
１００    集積回路
１１１，１１２，１１３，１１４，１３１，１３２  パワーライン
１２１，１２２，１２３，１２４  スタック
２００    ＳｏＣ
２２０    モデム
２３０    ディスプレイコントローラ
２４０    メモリ
２５０    外部メモリコントローラ
２６０    ＣＰＵ
２７０    トランザクションユニット
２８０    ＰＭＩＣ
２９０    ＧＰＵ
３００    コンピューティングシステム
３１０    プロセッサ
３２０    入出力装置
３３０    ネットワークインターフェース
３４０    ＲＡＭ
３４１    プログラム
３５０    ＲＯＭ
３６０    保存装置
３６１    ＤＢ
【図１】
2019080057.tif 000009
【図２Ａ】
2019080057.tif 000010
【図２Ｂ】
2019080057.tif 000011
【図２Ｃ】
2019080057.tif 000012
【図３Ａ】
2019080057.tif 000013
【図３Ｂ】
2019080057.tif 000014
【図３Ｃ】
2019080057.tif 000015
【図４】
2019080057.tif 000016
【図５】
2019080057.tif 000017
【図６】
2019080057.tif 000018
【図７Ａ】
2019080057.tif 000019
【図７Ｂ】
2019080057.tif 000020
【図７Ｃ】
2019080057.tif 000021
【図８】
2019080057.tif 000022
【図９】
2019080057.tif 000023
【図１０】
2019080057.tif 000024
【図１１】
2019080057.tif 000025
【図１２】
2019080057.tif 000026