(57)【要約】【課題】出力信号のスルーレートを調節して、データを高速に送信できるだけでなく、ＥＭＩを最小化できるインタフェース回路を提供する。【解決手段】本インタフェース回路は、第１電源電圧を供給する第１電源ノードに連結され、第１入力信号により制御される第１スイッチ素子と、第１電源電圧よりも小さい第２電源電圧を供給する第２電源ノードに連結され、第１入力信号とは異なる第２入力信号により制御される第２スイッチ素子と、第１、第２スイッチ素子が互いに直列に連結されるノードとして定義され、出力信号を出力する出力ノードと、第１電源ノードと第１スイッチ素子との間に連結される第１抵抗と、第２電源ノードと第２スイッチ素子との間に連結される第２抵抗と、第１抵抗と第１スイッチ素子との間のノードに連結され、第１制御信号により充、放電される第１キャパシタと、第２抵抗と第２スイッチ素子との間のノードに連結され、第２制御信号により充、放電される第２キャパシタと、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１電源電圧を供給する第１電源ノードに連結され、第１入力信号により制御される第１スイッチ素子と、
前記第１電源電圧よりも小さい第２電源電圧を供給する第２電源ノードに連結され、前記第１入力信号とは異なる第２入力信号により制御される第２スイッチ素子と、
前記第１スイッチ素子と前記第２スイッチ素子とが互いに直列に連結されるノードとして定義され、出力信号を出力する出力ノードと、
前記第１電源ノードと前記第１スイッチ素子との間に連結される第１抵抗と、
前記第２電源ノードと前記第２スイッチ素子との間に連結される第２抵抗と、
前記第１抵抗と前記第１スイッチ素子との間のノードに連結され、第１制御信号により充電及び放電される第１キャパシタと、
前記第２抵抗と前記第２スイッチ素子との間のノードに連結され、第２制御信号により充電及び放電される第２キャパシタと、を含むことを特徴とするインタフェース回路。
【請求項２】
前記第１制御信号、前記第２制御信号、前記第１入力信号、及び前記第２入力信号の位相を調節して、前記出力信号のスルーレート（ｓｌｅｗ  ｒａｔｅ）を変更する、ことを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記第１制御信号が前記第１入力信号と同一の位相を有し、前記第２制御信号が前記第２入力信号とは反対の位相を有する場合に、前記出力信号のスルーレートを増加させる、ことを特徴とする請求項２に記載のインタフェース回路。
【請求項４】
前記第１制御信号が前記第１入力信号とは反対の位相を有し、前記第２制御信号が前記第２入力信号と同一の位相を有する場合に、前記出力信号のスルーレートを減少させる、ことを特徴とする請求項２に記載のインタフェース回路。
【請求項５】
前記第１キャパシタは、前記第１スイッチ素子に存在する寄生キャパシタにより提供される、ことを特徴とする請求項１に記載のインタフェース回路。
【請求項６】
前記第１キャパシタは、前記第１入力信号により充電及び放電される、ことを特徴とする請求項５に記載のインタフェース回路。
【請求項７】
前記第１抵抗と前記第２抵抗は、同一の値を有する、ことを特徴とする請求項６に記載のインタフェース回路。
【請求項８】
前記第１キャパシタは、前記第１抵抗及び前記第１スイッチ素子を連結する第１共通ノードと、前記第１制御信号の入力を受ける第１制御ノードとの間に連結される、ことを特徴とする請求項６に記載のインタフェース回路。
【請求項９】
前記第１入力信号と前記第２入力信号は、少なくとも一部の時間の間、同一の値を有する、ことを特徴とする請求項１に記載のインタフェース回路。
【請求項１０】
前記出力信号は、互いに異なる大きさを有する３つの出力値のうち何れか１つの値を有する、ことを特徴とする請求項９に記載のインタフェース回路。
【請求項１１】
前記第１入力信号と前記第２入力信号は、互いに反対の位相を有する、ことを特徴とする請求項１に記載のインタフェース回路。
【請求項１２】
前記出力信号は、前記第１入力信号と同一の位相を有する、ことを特徴とする請求項１１に記載のインタフェース回路。
【請求項１３】
互いに直列に連結される第１スイッチ素子と第２スイッチ素子、前記第１スイッチ素子の第１端子に連結される第１キャパシタ、及び前記第２スイッチ素子の第２端子に連結される第２キャパシタを各々含む複数のインタフェース回路と、
前記第１スイッチ素子と前記第２スイッチ素子のオン／オフを制御して前記複数のインタフェース回路の各々の出力信号を決定し、前記第１キャパシタと前記第２キャパシタを充電及び放電させて前記出力信号のスルーレートを調節する、前記複数のインタフェース回路を制御するコントローラと、を含む、ことを特徴とするインタフェース装置。
【請求項１４】
前記コントローラは、前記第１スイッチ素子をターンオンするときに前記第１キャパシタに充電信号を入力し、前記第２スイッチ素子をターンオンするときに前記第２キャパシタに放電信号を入力し、前記出力信号のスルーレートを増加させる、ことを特徴とする請求項１３に記載のインタフェース装置。
【請求項１５】
前記コントローラは、前記第１スイッチ素子をターンオンするときに前記第１キャパシタに放電信号を入力し、前記第２スイッチ素子をターンオンするときに前記第２キャパシタに充電信号を入力し、前記出力信号のスルーレートを減少させる、ことを特徴とする請求項１３に記載のインタフェース装置。
【請求項１６】
前記出力信号は、第１出力値、前記第１出力値よりも大きい第２出力値、及び前記第２出力値よりも大きい第３出力値のうち何れか１つの値を有する、ことを特徴とする請求項１３に記載のインタフェース装置。
【請求項１７】
前記コントローラは、前記出力信号が前記第１出力値から前記第２出力値及び前記第３出力値のうち何れか１つに増加するとき、前記第１キャパシタに充電信号を入力する、ことを特徴とする請求項１６に記載のインタフェース装置。
【請求項１８】
前記コントローラは、前記出力信号が前記第３出力値から前記第１出力値及び前記第２出力値のうち何れか１つに減少するとき、前記第２キャパシタに放電信号を入力する、ことを特徴とする請求項１６に記載のインタフェース装置。
【請求項１９】
前記複数のインタフェース回路の各々は、前記第１スイッチ素子の第１端子に連結される第１抵抗と、前記第２スイッチ素子の第１端子に連結される第２抵抗とを含み、前記出力信号が前記第２出力値を有するときの前記第１抵抗と前記第２抵抗は、前記出力信号が前記第１出力値及び前記第３出力値のうち何れか１つであるときの前記第１抵抗と前記第２抵抗よりも大きい、ことを特徴とする請求項１６に記載のインタフェース装置。
【請求項２０】
第１電源電圧の入力を受け、第１入力信号によりオン／オフが制御される第１スイッチ素子と、
前記第１電源電圧よりも小さい第２電源電圧の入力を受け、第２入力信号によりオン／オフが制御される第２スイッチ素子と、
前記第１スイッチ素子の第１ノードに連結され、前記第１スイッチ素子がターンオンされるときに充電される第１キャパシタと、
前記第２スイッチ素子の第１ノードに連結され、前記第２スイッチ素子がターンオフされるときに充電される第２キャパシタと、を含む、ことを特徴とするインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタフェース回路及びインタフェース装置に関するものである。
【背景技術】
【０００２】
電子機器に含まれる複数の集積回路チップは、インタフェース回路を介して互いにデータを送受信する。電子機器で処理するデータの容量がますます増加するにつれて、複数の集積回路チップの間で高速のデータ通信を提供できるインタフェース回路が提案されている。また、電子機器に含まれる集積回路チップの個数が増え、かつ種類が多様になるにつれて、インタフェース回路を介するデータの送受信の動作が他の集積回路チップに影響を与えないようにするための様々な方法が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする課題の１つは、出力信号のスルーレート（Ｓｌｅｗ  Ｒａｔｅ）を調節してデータを高速に送信できるだけでなく、動作環境によって周辺の他の集積回路チップに影響を与える可能性があるＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ、電磁妨害）を最小化できるインタフェース回路及びインタフェース装置を提供することである。
【課題を解決するための手段】
【０００４】
本発明の一実施形態によるインタフェース回路は、第１電源電圧を供給する第１電源ノードに連結され、第１入力信号により制御される第１スイッチ素子と、上記第１電源電圧よりも小さい第２電源電圧を供給する第２電源ノードに連結され、上記第１入力信号とは異なる第２入力信号により制御される第２スイッチ素子と、上記第１スイッチ素子と上記第２スイッチ素子とが互いに直列に連結されるノードとして定義され、出力信号を出力する出力ノードと、上記第１電源ノードと上記第１スイッチ素子との間に連結される第１抵抗と、上記第２電源ノードと上記第２スイッチ素子との間に連結される第２抵抗と、上記第１抵抗と上記第１スイッチ素子との間のノードに連結され、第１制御信号により充電及び放電される第１キャパシタと、上記第２抵抗と上記第２スイッチ素子との間のノードに連結され、第２制御信号により充電及び放電される第２キャパシタと、を含む。
【０００５】
本発明の一実施形態によるインタフェース装置は、互いに直列に連結される第１スイッチ素子と第２スイッチ素子、上記第１スイッチ素子の入力端に連結される第１キャパシタ、及び上記第２スイッチ素子の入力端に連結される第２キャパシタを各々含む複数のインタフェース回路と、上記第１スイッチ素子と上記第２スイッチ素子のオン／オフを制御して上記複数のインタフェース回路の各々の出力信号を決定し、上記第１キャパシタと上記第２キャパシタを充電及び放電させて上記出力信号のスルーレート（ｓｌｅｗ＿ｒａｔｅ）を調節する、上記複数のインタフェース回路を制御するコントローラと、を含む。
【０００６】
本発明の一実施形態によるインタフェース回路は、第１電源電圧の入力を受け、第１入力信号によりオン／オフが制御される第１スイッチ素子と、上記第１電源電圧よりも小さい第２電源電圧の入力を受け、第２入力信号によりオン／オフが制御される第２スイッチ素子と、上記第１スイッチ素子の入力ノードに連結され、上記第１スイッチ素子がターンオンされるときに充電される第１キャパシタと、上記第２スイッチ素子の入力ノードに連結され、上記第２スイッチ素子がターンオフされるときに充電される第２キャパシタと、を含む。
【発明の効果】
【０００７】
本発明の一実施形態によると、インタフェース回路の第１スイッチ素子と第２スイッチ素子の各々にキャパシタを連結し、第１スイッチ素子及び第２スイッチ素子のオン／オフ動作によりキャパシタを充電又は放電させる。これにより、出力信号のスルーレートを調節できるので、データを高速に送信できるだけでなく、動作環境によって周辺の他の集積回路チップに影響を与える可能性があるＥＭＩを最小化できるインタフェース回路及びインタフェース装置を、小さい回路面積で実現できる。
【０００８】
本発明の多様かつ有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解できよう。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による電子機器を概略的に示すブロック図である。
【図２】（ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース装置を概略的に示すブロック図である。
【図３】本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。
【図４】本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。
【図５】（ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。
【図６】本発明の一実施形態によるインタフェース回路の動作を説明するための図である。
【図７】（ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するの図である。
【図８】本発明の一実施形態によるインタフェース回路の動作を説明するための図である。
【図９】（ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するための図である。
【図１０】（ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するための図である。
【図１１】本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。
【図１２】本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。
【図１３】（ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。
【図１４】（ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。
【図１５】（ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。
【図１６】本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。
【図１７】本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。
【図１８】本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。
【発明を実施するための形態】
【００１０】
以下、添付した図面を参照して、本発明の好ましい実施形態を説明する。
【００１１】
図１を参照すると、本発明の一実施形態による電子機器１０は、プロセッサ１１、イメージセンサ１２、ディスプレイ１３、通信モジュール１４、及びメモリ１５などを含む。プロセッサ１１は、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）、中央処理装置などの集積回路から実現される。
【００１２】
プロセッサ１１、イメージセンサ１２、ディスプレイ１３、通信モジュール１４、及びメモリ１５などは、互いにデータを送受信するためのインタフェース回路を含む。インタフェース回路は、データを送信するための送信回路とデータを受信するための受信回路のうち、少なくとも１つを含む。例えば、電子機器１０がモバイル機器である場合、プロセッサ１１とイメージセンサ１２、プロセッサ１１とディスプレイ１３は、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）標準に準拠してデータを送受信するインタフェース回路を含む。
【００１３】
ＭＩＰＩ標準に準拠すると、互いに異なる物理階層を有する複数の通信規格が定義されることができる。従って、電子機器１０に含まれる構成要素１１〜１５の間のデータ通信に適用される通信規格が互いに異なることができるので、２つ以上の通信規格を全て支援できるインタフェース回路に対するニーズはますます増加する傾向にある。
【００１４】
例えば、インタフェース回路は、ＭＩＰＩ標準で規定するＤ−Ｐｈｙインタフェース及びＣ−Ｐｈｙインタフェースのうち、少なくとも１つによる通信を支援する。Ｄ−Ｐｈｙインタフェースにより通信する場合、送信側のインタフェース回路は、送信しようとするデータを含む信号とクロック信号とを別途に伝送し、受信側のインタフェース回路は、差動信号方式で受信した信号を処理してデータを復元する。一方、Ｃ−Ｐｈｙインタフェースにより通信する場合、送信側と受信側のインタフェース回路は、マルチレベル信号方式により信号を送受信する。一実施形態において、Ｃ−Ｐｈｙインタフェースによる通信では、クロック信号が別途に伝送される必要がない。
【００１５】
電子機器１０に含まれる構成要素１１〜１５が互いに送受信するデータの容量はますます増加する傾向にあり、それに伴って、高速でデータを送受信できるインタフェース回路に対する研究が活発に進められている。同時に、インタフェース回路により構成要素１１〜１５のうち少なくとも一部が互いにデータを送受信する動作が、他の構成要素１１〜１５の動作に干渉しないようにするための研究も活発に進められている。
【００１６】
図２は、本発明の一実施形態によるインタフェース装置を概略的に示すブロック図である。
【００１７】
図２（ａ）を参照すると、アプリケーションプロセッサ２０は、コントローラ２１と、インタフェース回路２２ａと、を含む。一実施形態において、コントローラ２１は、アプリケーションプロセッサ２０の動作の全般を制御するコントロールロジックを含む。インタフェース回路２２ａは、ディスプレイドライバ３０とデータを送受信する機能を行う回路であり、コントローラ２１によりインタフェース回路２２ａの動作方法が決定される。
【００１８】
ディスプレイドライバ３０は、コントローラ３１と、インタフェース回路３２と、を含む。ディスプレイドライバ３０のインタフェース回路３２は、アプリケーションプロセッサ２０のインタフェース回路２２ａと所定のプロトコルに従ってデータを送受信する。一例として、アプリケーションプロセッサ２０のインタフェース回路２２ａと、ディスプレイドライバ３０のインタフェース回路３２は、ＭＩＰＩ標準で定義するプロトコルに従ってデータを送受信する。インタフェース回路２２ａ、３２の各々は、送信回路と受信回路とを含む。
【００１９】
図２（ｂ）を参照すると、アプリケーションプロセッサ２０は、イメージセンサ４０とデータを送受信し、イメージセンサ４０は、データを送受信するためのインタフェース回路４２及びコントローラ４１を含む。コントローラ４１は、イメージセンサ４０が生成したイメージデータを、インタフェース回路４２を介してアプリケーションプロセッサ２０に伝送する。
【００２０】
本発明の一実施形態によるインタフェース回路２２ａ，  ２２ｂ、３２、４２のうち少なくとも１つは、出力信号のスルーレートを調節する機能を有する。出力信号のスルーレートは、コントローラ２１、３１、４１がインタフェース回路２２ａ，  ２２ｂ、３２、４２に入力する制御信号により決定されることができる。一実施形態において、コントローラ２１、３１、４１は、インタフェース回路２２ａ，  ２２ｂ、３２、４２に入力する制御信号を用いて、インタフェース回路２２ａ，  ２２ｂ、３２、４２に含まれるキャパシタを充電及び／又は放電させることにより、出力信号のスルーレートを調節する。
【００２１】
図３は、本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。
【００２２】
図３を参照すると、本発明の一実施形態によるインタフェース回路５０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１キャパシタＣ１、第２キャパシタＣ２、第１抵抗ＲＵＰ、第２抵抗ＲＤＮなどを含む。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２は、第１電源ノード５１と第２電源ノード５２との間に互いに直列に連結され、第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２との間の接続ノードにより出力ノード５３が定義される。出力ノード５３へ出力される出力信号ＯＵＴは、第１スイッチ素子Ｍ１を制御する第１入力信号ＩＮ１及び第２スイッチ素子Ｍ２を制御する第２入力信号ＩＮ２により決定される。
【００２３】
第１スイッチ素子Ｍ１は、第１抵抗ＲＵＰを介して第１電源ノード５１に連結され、第２スイッチ素子Ｍ２は、第２抵抗ＲＤＮを介して第２電源ノード５２に連結される。第１電源ノード５１を介して第１電源電圧ＶＤＤを供給し、第２電源ノード５２を介して第２電源電圧ＶＳＳが供給される。一実施形態において、第１電源電圧ＶＤＤは、第２電源電圧ＶＳＳよりも大きい。
【００２４】
第１キャパシタＣ１は、第１制御信号ＣＮＴ１が入力される第１制御ノード５４と第１共通ノードＣＭＰとの間に連結される。第１共通ノードＣＭＰは、第１抵抗ＲＵＰと第１スイッチ素子Ｍ１との間のノードと定義される。一方、第２キャパシタＣ２は、第２制御信号ＣＮＴ２が入力される第２制御ノード５５と第２共通ノードＣＭＮとの間に連結される。第２共通ノードＣＭＮは、第２抵抗ＲＤＮと第２スイッチ素子Ｍ２との間のノードと定義される。
【００２５】
本発明の一実施形態において、第１キャパシタＣ１と第２キャパシタＣ２は能動キャパシタであり、一例として、ＭＯＳキャパシタで実現される。第１キャパシタＣ１と第２キャパシタＣ２がＭＯＳキャパシタである場合、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２の各々は、第１キャパシタＣ１と第２キャパシタＣ２の各々のゲート端子へ入力される。一方、第１キャパシタＣ１と第２キャパシタＣ２の各々のソース／ドレーン端子は、第１共通ノードＣＭＰ及び第２共通ノードＣＭＮに連結される。第１キャパシタＣ１と第２キャパシタＣ２の値は、多様に選択でき、一例として、第２キャパシタＣ２が第１キャパシタＣ１よりも大きい容量を有する。
【００２６】
インタフェース回路５０が差動信号方式でデータを送信するＤ−Ｐｈｙインタフェースにより動作する場合、第１入力信号ＩＮ１と第２入力信号ＩＮ２は、互いに反対の位相を有する。出力信号ＯＵＴは、第１入力信号ＩＮ１により第１スイッチ素子Ｍ１がターンオンすると、ハイ（ｈｉｇｈ）出力値を有し、第２入力信号ＩＮ２により第２スイッチ素子Ｍ２がターンオンされると、ロー（ｌｏｗ）出力値を有する。従って、第１入力信号ＩＮ１及び第２入力信号ＩＮ２により出力信号ＯＵＴの値が決定される。
【００２７】
出力信号ＯＵＴがハイ出力値からロー出力値に変わるか、又はロー出力値からハイ出力値に変わるとき、出力信号ＯＵＴのスルーレートは、第１入力信号ＩＮ１と第２入力信号ＩＮ２の大きさ、各素子及び各ノードに存在する寄生成分などから影響を受けることができる。インタフェース回路５０を介して送受信するデータの容量がますます増加するにつれて、最近では、出力信号ＯＵＴのスルーレートを改善するための様々な方法が提案されている。
【００２８】
一方、インタフェース回路５０がマルチレベル信号方式でデータを送信するＣ−Ｐｈｙインタフェースにより動作する場合には、第１入力信号ＩＮ１と第２入力信号ＩＮ２が必ず互いに反対の位相を有する必要はない。少なくとも一部の時間において、第１入力信号ＩＮ１と第２入力信号ＩＮ２は同一の値を有することができ、その際、出力信号ＯＵＴは、ハイ出力値、ロー出力値、及びその間のミドル出力値のうちの何れか１つを有する。
【００２９】
本発明の一実施形態では、第１キャパシタＣ１と第２キャパシタＣ２を充電又は放電することにより、出力信号ＯＵＴのスルーレートを調節する。一例として、出力信号ＯＵＴが増加するときに、第１キャパシタＣ１及び第２キャパシタＣ２のうち、少なくとも１つを充電し、出力信号ＯＵＴが減少するときに、第１キャパシタＣ１及び第２キャパシタＣ２のうち、少なくとも１つを放電することにより、出力信号ＯＵＴのスルーレートを増加できる。
【００３０】
一方、図３に示した一実施形態によるインタフェース回路５０を単位回路と定義する場合、実際に実現されるインタフェース装置では、１つの出力ノード５３に複数の単位回路を連結できる。一例として、１つの出力ノード５３には、１つ以上の第１単位回路と、１つ以上の第２単位回路を連結できる。一例として、第１単位回路に含まれる抵抗ＲＵＰ、ＲＤＮ及びキャパシタＣ１、Ｃ２の値は、第２単位回路に含まれる抵抗ＲＵＰ、ＲＤＮ及びキャパシタＣ１、Ｃ２の値とは互いに異なってもよい。
【００３１】
一実施形態において、１つの出力ノード５３には、５つの第１単位回路と２つの第２単位回路が連結される。一例として、第１単位回路の各々に含まれる第１抵抗ＲＵＰと第１スイッチ素子Ｍ１のターンオン抵抗との合計は、第２単位回路の各々に含まれる第１抵抗ＲＵＰと第１スイッチ素子Ｍ１のターンオン抵抗との合計の１／２である。同様に、第１単位回路の各々に含まれる第２抵抗ＲＤＮと第２スイッチ素子Ｍ２のターンオン抵抗との合計は、第２単位回路の各々に含まれる第２抵抗ＲＤＮと第２スイッチ素子Ｍ２のターンオン抵抗との合計の１／２である。実際の動作では、第１単位回路と第２単位回路の各々に含まれる第１スイッチ素子Ｍ１及び第２スイッチ素子Ｍ２を適切に制御して必要な抵抗値を設定する。
【００３２】
一実施形態において、第１スイッチ素子Ｍ１及び第２スイッチ素子Ｍ２の各々の大きさは、上記のような抵抗の条件によって決定されることができる。一例として、第１単位回路と第２単位回路の各々に含まれる第１スイッチ素子と第２スイッチ素子の各々のゲート長が同一であると仮定すると、第１単位回路に含まれる第１スイッチ素子のゲート幅は、第２単位回路に含まれる第１スイッチ素子のゲート幅の２倍である。上記の例示において、ゲート幅は、ゲート長と交差する方向で定義されることができる。同様に、第１単位回路に含まれる第２スイッチ素子のゲート幅は、第２単位回路に含まれる第２スイッチ素子のゲート幅の２倍である。
【００３３】
上記のような第１単位回路及び第２単位回路の個数を仮定すると、第１単位回路に含まれる第１キャパシタＣ１は、第２単位回路に含まれる第１キャパシタＣ１のほぼ２倍の容量を有する。また、第１単位回路に含まれる第２キャパシタＣ２は、第２単位回路に含まれる第２キャパシタＣ２のほぼ２倍の容量を有する。
【００３４】
マルチレベル信号方式で動作するＣ−Ｐｈｙインタフェースの場合、データを伝送するために少なくとも３つの出力ノード５３を要する。また、３つの出力ノード５３の各々は、互いに同一の値を有さず、上述したように、ハイ出力値、ロー出力値、及びその間のミドル出力値のうち何れか１つを有する。本発明の一実施形態では、ハイ出力値とロー出力値を出力する出力ノード５３に連結された単位回路が全て動作する。これに対し、ミドル出力値を出力する出力ノード５３に連結された単位回路の中では、一部の第１単位回路のみ動作し、残りの第１単位回路と第２単位回路は動作しなくてもよい。
【００３５】
図４及び図５は、本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。
【００３６】
まず、図４を参照すると、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２は、第１入力信号ＩＮ１と同一の位相を有する。一方、第２入力信号ＩＮ２は、第１入力信号ＩＮ１とは反対の位相を有する。図４に示した一実施形態のように、第１、第２入力信号ＩＮ１、ＩＮ２と第１、第２制御信号ＣＮＴ１、ＣＮＴ２を決定することにより、出力信号ＯＵＴのスルーレートを増加させる。
【００３７】
図５は、インタフェース回路５０の出力信号ＯＵＴ及び共通ノードＣＭＰ、ＣＭＮで検出される共通電圧ＶＣＭＰ、ＶＣＭＮを示した波形図である。図５（ａ）は、第１及び第２キャパシタＣ１、Ｃ２が連結されていない場合を仮定したときの出力信号ＯＵＴと共通電圧ＶＣＭＰ、ＶＣＭＮを示した波形図である。
図５（ａ）を参照すると、第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで、第１共通ノードＣＭＰの第１共通電圧ＶＣＭＰが第１電源電圧ＶＤＤから大幅に、かつ急速に減少する。出力信号ＯＵＴは、第１電源電圧ＶＤＤと、第１共通電圧ＶＣＭＰの差に比例し、よって、出力信号ＯＵＴが第１入力信号ＩＮ１の上昇エッジで、緩やかに増加する。即ち、出力信号ＯＵＴがロー出力値ＶＯＵＴＬからハイ出力値ＶＯＵＴＨに増加する速度が緩やかになる。
【００３８】
同様に、第２スイッチ素子Ｍ２がターンオンされる第２入力信号ＩＮ２の上昇エッジで、第２共通ノードＣＭＮの第２共通電圧ＶＣＭＮが第２電源電圧ＶＳＳから大幅に、かつ急速に増加する。従って、出力信号ＯＵＴが第２入力信号ＩＮ２の上昇エッジで、緩やかに減少する。即ち、出力信号ＯＵＴがハイ出力値ＶＯＵＴＨからロー出力値ＶＯＵＴＬに減少する速度が緩やかになる。
【００３９】
これに対し、図５（ｂ）に示した一実施形態を参照すると、第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで、第１キャパシタＣ１が第１制御信号ＣＮＴ１により充電される。従って、第１キャパシタＣ１により第１共通電圧ＶＣＭＰが緩やかに減少し、出力信号ＯＵＴがロー出力値ＶＯＵＴＬからハイ出力値ＶＯＵＴＨに急速に増加する。
【００４０】
一方、第２スイッチ素子Ｍ１がターンオンされる第２入力信号ＩＮ２の上昇エッジでは、第２キャパシタＣ２が第２制御信号ＣＮＴ２により放電される。従って、第２キャパシタＣ２により第２共通電圧ＶＣＭＮが緩やかに増加し、出力信号ＯＵＴがハイ出力値ＶＯＵＴＨからロー出力値ＶＯＵＴＬに急速に減少する。即ち、本発明の一実施形態では、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２を第１入力信号ＩＮ１と同一の位相を有する信号に設定することにより、出力信号ＯＵＴのスルーレートを増加できる。
【００４１】
一方、本発明の一実施形態では、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２の位相を、図４及び図５を参照して説明した実施形態とは逆に設定することにより、出力信号ＯＵＴのスルーレートを意図的に減少できる。即ち、出力信号ＯＵＴのスルーレートを低くするため、第２入力信号ＩＮ２と同一の位相を有するように、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２を生成する。上記したように、意図的にインタフェース回路５０のスルーレートを低くすることにより、高速のデータ通信を要しない場合、インタフェース回路５０の動作が電子機器の他の構成要素、例えば、ＲＦモジュール、ＧＰＳモジュールなどの性能に及ぼす干渉を最小化して、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）特性を改善できる。
【００４２】
図６及び図７は、一般的なインタフェース回路の動作を説明するための図である。
【００４３】
まず、図６を参照すると、一般的なインタフェース回路６０は、第１出力信号ＯＵＴ１を出力する第１回路７０と、第２出力信号ＯＵＴ２を出力する第２回路８０と、を含む。図６に示した一実施形態によるインタフェース回路６０は、ＭＩＰＩ標準に準拠するＤ−Ｐｈｙインタフェースによる通信を支援する。第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２は、互いに反対の位相を有する。
【００４４】
第１出力信号ＯＵＴ１は、第１伝送経路９１に沿って第１受信ノード９３に入力され、第２出力信号ＯＵＴ２は、第２伝送経路９２に沿って第２受信ノード９４に入力される。第１受信ノード９３と第２受信ノード９４の各々には終端回路が連結され、終端回路は、終端抵抗ＲＴ及び終端キャパシタＣＴを含む。レシーバ９５は、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２を用いて受信データＤ０を生成する。
【００４５】
第１回路７０と第２回路８０は、互いに同一の構造を有する。第１回路７０を例示して説明すると、第１回路７０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１抵抗ＲＵＰ１、第２抵抗ＲＤＮ１などを含む。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２の各々の動作は、第１入力信号ＩＮ１と第２入力信号ＩＮ２により制御される。出力ノード７３を介して第１出力信号ＯＵＴ１が出力され、第１出力信号ＯＵＴ１は、第１スイッチ素子Ｍ１がターンオンされると増加し、第２スイッチ素子Ｍ２がターンオンされると減少する。
【００４６】
図７は、図６に示したインタフェース回路６０の動作を説明するための波形図である。まず、図７（ａ）を参照すると、Ｄ−Ｐｈｙインタフェースによる通信で第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２が互いに反対の位相を有するように、第１入力信号ＩＮ１と第４入力信号ＩＮ４が互いに同一の位相を有し、第２入力信号ＩＮ２と第３入力信号ＩＮ３が互いに同一の位相を有する。図６に示したインタフェース回路６０で、第１回路７０と第２回路８０は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２のスルーレートを調節できる手段を含まない。従って、図７（ｂ）に示したように、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２のスルーレートは低く、出力信号のグラフに示されるアイマージン（Ｅｙｅ  Ｍａｒｇｉｎ）が減少する。
【００４７】
図８〜図１０は、本発明の一実施形態によるインタフェース回路の動作を説明するための図である。
【００４８】
図８を参照すると、本発明の一実施形態によるインタフェース回路１００は、第１出力信号ＯＵＴ１を出力する第１回路１１０と、第２出力信号ＯＵＴ２を出力する第２回路１２０と、を含む。図８に示した一実施形態によるインタフェース回路１００は、ＭＩＰＩ標準に準拠するＤ−Ｐｈｙインタフェースによる通信を支援し、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２は、互いに反対の位相を有する。第１、第２データ伝送経路１３１、１３２、及び終端抵抗ＲＴと終端キャパシタＣＴからなる終端回路とレシーバ１３５などの構成と動作は、図６を参照して説明した内容と類似する。
【００４９】
第１回路１１０と第２回路１２０は、互いに同一の構造を有する。第１回路１１０を例示して説明すると、第１回路１１０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１抵抗ＲＵＰ１、第２抵抗ＲＤＮ１などを含む。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２の各々の動作は、第１入力信号ＩＮ１と第２入力信号ＩＮ２により制御される。出力ノード７３を介して第１出力信号ＯＵＴ１が出力され、第１出力信号ＯＵＴ１は、第１スイッチ素子Ｍ１がターンオンされると増加し、第２スイッチ素子Ｍ２がターンオンされると減少する。
【００５０】
第１回路１１０は、第１キャパシタＣ１及び第２キャパシタＣ２を含む。第１キャパシタＣ１は、第１抵抗ＲＵＰ１と第１スイッチ素子Ｍ１に連結され、第１制御信号ＣＮＴ１により充電又は放電される。第２キャパシタＣ２は、第２抵抗ＲＤＮ１と第２スイッチ素子Ｍ２に連結され、第２制御信号ＣＮＴ２により充電又は放電される。インタフェース回路１００を制御するコントローラは、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２を用いて、第１出力信号ＯＵＴ１のスルーレートを調節できる。同様に、第２出力信号ＯＵＴ２のスルーレートは、第３キャパシタＣ３と第４キャパシタＣ４を各々充電又は放電させる第３制御信号ＣＮＴ３及び第４制御信号ＣＮＴ４により設定される。
【００５１】
図９は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２のスルーレートを増加させる実施形態を説明するための波形図である。まず、図９（ａ）を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２が互いに反対の位相を有し、第３入力信号ＩＮ３と第４入力信号ＩＮ４が互いに反対の位相を有する。第１入力信号ＩＮ１と第４入力信号ＩＮ４は、互いに同一の位相を有する。従って、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２が互いに反対の位相を有する。
【００５２】
第１回路１１０に入力される第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２は、第１入力信号ＩＮ１と同一の位相を有する。従って、第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで第１キャパシタＣ１が充電され、第１出力信号ＯＵＴ１が急速に増加する。また、第２スイッチ素子Ｍ２がターンオンされる第２入力信号ＩＮ２の上昇エッジでは第２キャパシタＣ２が放電され、第１出力信号ＯＵＴ１が急速に減少できる。
【００５３】
第２回路１２０に入力される第３制御信号ＣＮＴ３と第４制御信号ＣＮＴ４は、第３入力信号ＩＮ３と同一の位相を有する。従って、第１回路１１０を参照して説明した内容と同様に、第３スイッチ素子Ｍ３がターンオンされると、第２出力信号ＯＵＴ２が急速に増加し、第４スイッチ素子Ｍ４がターンオンされると、第２出力信号ＯＵＴ２が急速に減少する。上述したように、スルーレートを増加させることにより、図９（ｂ）に示したように、アイマージン（Ｅｙｅ  Ｍａｒｇｉｎ）を増加できる。また、レシーバ１３５が生成した受信データＤ０がハイ論理値又はロー論理値を有する時間が増加するので、受信側で受信データＤ０を正確に検出できる。
【００５４】
図１０は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２のスルーレートを減少させる実施形態を説明するための波形図である。図１０（ａ）を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２が互いに反対の位相を有し、第３入力信号ＩＮ３と第４入力信号ＩＮ４が互いに反対の位相を有する。第１入力信号ＩＮ１と第４入力信号ＩＮ４は、互いに同一の位相を有する。従って、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２が互いに反対の位相を有する。
【００５５】
第１回路１１０に入力される第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２は、第２入力信号ＩＮ２と同一の位相を有する。第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで第１キャパシタＣ１が放電され、第１抵抗ＲＵＰ１と第１スイッチ素子Ｍ１と間の共通ノードの電圧が急速に減少する。従って、第１出力信号ＯＵＴ１が緩やかに増加する。また、第２スイッチ素子Ｍ２がターンオンされる第２入力信号ＩＮ２の上昇エッジでは第２キャパシタＣ２が充電され、第１出力信号ＯＵＴ１が緩やかに減少する。
【００５６】
第２回路１２０に入力される第３制御信号ＣＮＴ３と第４制御信号ＣＮＴ４は、第４入力信号ＩＮ４と同一の位相を有する。従って、第３スイッチ素子Ｍ３がターンオンされると、第２出力信号ＯＵＴ２が緩やかに増加し、第４スイッチ素子Ｍ４がターンオンされると、第２出力信号ＯＵＴ２が緩やかに減少する。よって、図１０（ｂ）に示したように、アイマージン（Ｅｙｅ  Ｍａｒｇｉｎ）が減少する。
【００５７】
結果的に、本発明の一実施形態によるインタフェース回路１００は、出力信号ＯＵＴ１、ＯＵＴ２のスルーレートを意図的に増加できるか、又は減少できる。上述したように、スルーレートを意図的に減少することで、高速のデータ通信を要しない場合、インタフェース回路１００を用いた通信が電子機器の他の構成要素、例えば、ＲＦモジュール、ＧＰＳモジュールなどの性能に及ぼす干渉を最小化できる。
【００５８】
図１１〜図１６は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。
【００５９】
図１１を参照すると、本発明の一実施形態によるインタフェース回路２００は、第１出力信号ＯＵＴ１を出力する第１回路２１０、第２出力信号ＯＵＴ２を出力する第２回路２２０、及び第３出力信号ＯＵＴ３を出力する第３回路２３０を含む。図１１に示した一実施形態によるインタフェース回路２００は、ＭＩＰＩ標準に準拠するＣ−Ｐｈｙインタフェースによる通信を支援する。第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３は、ハイ出力値、ミドル出力値、ロー出力値のうち何れか１つを有するが、第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３は、互いに同一の値を有することはできない。
【００６０】
第１出力信号ＯＵＴ１は、第１伝送経路２４１に沿って第１受信ノード２４４に入力され、第２出力信号ＯＵＴ２は、第２伝送経路２４２に沿って第２受信ノード２４５に入力され、第３出力信号ＯＵＴ３は、第３伝送経路２４３に沿って第３受信ノード２４６に入力される。第１受信ノード２４４、第２受信ノード２４５、第３受信ノード２４６の各々には終端回路が連結され、終端回路は、終端抵抗ＲＴ及び終端キャパシタＣＴを含む。
【００６１】
第１〜第３レシーバ２４７〜２４９は、第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３を用いて第１〜第３受信データＡ０〜Ｃ０を生成する。第１レシーバ２４７は、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２との差を用いて第１受信データＡ０を生成し、第２レシーバ２４８は、第２出力信号ＯＵＴ２と第３出力信号ＯＵＴ３との差を用いて第２受信データＢ０を生成し、第３レシーバ２４９は、第３出力信号ＯＵＴ３と第１出力信号ＯＵＴ１との差を用いて第３受信データＣ０を生成する。一実施形態において、受信側では第１〜第３受信データＡ０〜Ｃ０を用いて３つのビットを有する状態情報に変換し、状態情報の変化を用いてシンボル情報を生成できる。
【００６２】
第１回路２１０、第２回路２２０、及び第３回路２３０は、互いに同一の構造を有する。第１回路２１０を例示して説明すると、第１回路２１０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１抵抗ＲＵＰ１、第２抵抗ＲＤＮ１などを含む。一実施形態において、第１抵抗ＲＵＰ１と第２抵抗ＲＤＮ１は、互いに同一の値を有する。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２の各々の動作は、第１入力信号ＩＮ１と第２入力信号ＩＮ２により制御される。第１出力信号ＯＵＴ１のレベルは、第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２のオン／オフの状態によって決定される。
【００６３】
一方、図１１に示した一実施形態において、第１回路２１０は、第１キャパシタＣ１及び第２キャパシタＣ２を含む。第１キャパシタＣ１は、第１抵抗ＲＵＰ１と第１スイッチ素子Ｍ１に連結され、第１制御信号ＣＮＴ１により充電又は放電される。第２キャパシタＣ２は、第２抵抗ＲＤＮ１と第２スイッチ素子Ｍ２に連結され、第２制御信号ＣＮＴ２により充電又は放電される。インタフェース回路２００を制御するコントローラは、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２を用いて第１出力信号ＯＵＴ１のスルーレートを調節できる。
同様に、第２出力信号ＯＵＴ２のスルーレートは、第３キャパシタＣ３と第４キャパシタＣ４を各々充電又は放電させる第３制御信号ＣＮＴ３及び第４制御信号ＣＮＴ４により決定される。また、第３出力信号ＯＵＴ３のスルーレートは、第５キャパシタＣ５と第６キャパシタＣ６を各々充電又は放電させる第５制御信号ＣＮＴ５及び第６制御信号ＣＮＴ６により決定される。
【００６４】
次に、図１２を参照すると、本発明の一実施形態による第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２、及び第３出力信号ＯＵＴ３の波形図が、インタフェース回路２００と併せて示されている。図１２を参照すると、第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２、及び第３出力信号ＯＵＴ３の各々は、ハイ出力値、ミドル出力値、及びロー出力値のうち何れか１つを有するが、互いに同一の出力値を有しない。
【００６５】
一例として、第１出力信号ＯＵＴ１がハイ出力値を有し、第２出力信号ＯＵＴ２がミドル出力値を有し、第３出力信号ＯＵＴ３がロー出力値を有するためには、第１回路２１０の第１スイッチ素子Ｍ１はターンオンされ、第２スイッチ素子Ｍ２はターンオフされる。また、第２回路２２０の第３スイッチ素子Ｍ３と第４スイッチ素子Ｍ４は、両方ともターンオンされる。また、第３回路２３０の第５スイッチ素子Ｍ５がターンオフされ、第６スイッチ素子Ｍ６がターンオンされる。その結果、第１出力信号ＯＵＴ１がハイ出力値を有し、第２出力信号ＯＵＴ２がミドル出力値を有し、第３出力信号ＯＵＴ３がロー出力値を有する。
この場合、第１回路２１０の第１抵抗ＲＵＰ１と第２抵抗ＲＤＮ１、及び第３回路２３０の第１抵抗ＲＵＰ３と第２抵抗ＲＤＮ３は、同一の値を有し得る。一方、第２回路２２０の第１抵抗ＲＵＰ２と第２抵抗ＲＤＮ２は、互いに同一の値を有し、第１回路２１０及び第３回路２３０に含まれる抵抗ＲＵＰ１、ＲＵＰ３、ＲＤＮ１、ＲＤＮ３とは異なる値を有し得る。
【００６６】
第１スイッチ素子Ｍ１を介して流れる電流は、第１及び第３データ伝送経路２４１、２４３を経て第６スイッチ素子Ｍ６に流れることができる。一実施形態において、第１受信ノード２４４の電圧は、３＊ＶＤＤ／４であることができ、第３受信ノード２４６の電圧は、ＶＤＤ／４であることができる。一方、第２回路２２０では、第３スイッチ素子Ｍ３と第４スイッチ素子Ｍ４が両方ともターンオンされるので、第２回路２２０内で電流が流れる。従って、第２受信ノード２４５の電圧は、ＶＤＤ／２である。よって、第１レシーバ２４７と第２レシーバ２４８の各々は、第１受信データＡ０と第２受信データＢ０をハイロジック値、例えば、‘１’に決定できる。一方、第３レシーバ２４９は、第３受信データＣ０をローロジック値、例えば、‘０’に決定できる。
【００６７】
図１２に示した一実施形態において、第１出力信号ＯＵＴ１のスルーレートを増加させるための第１及び第２キャパシタＣ１、Ｃ２の制御方法は、第１出力信号ＯＵＴ１の変化によって決定される。一例として、第１出力信号ＯＵＴ１がハイ出力値からミドル出力値に減少すると、第２キャパシタＣ２を放電させてスルーレートを高くできる。また、第１出力信号ＯＵＴ１がロー出力値からハイ出力値に増加すると、第１キャパシタＣ１と第２キャパシタＣ２を充電させてスルーレートを高くできる。以下、図１３〜図１５を参照して、図１２で例示した第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３の各々のスルーレートを調節する方法を説明する。
【００６８】
図１３は、第１出力信号ＯＵＴ１のスルーレートを調節する方法を説明するための波形図である。まず、図１３（ａ）は、第１出力信号ＯＵＴ１のスルーレートを増加させる場合に対応することができる。図１３（ａ）を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２が両方ともハイ入力値を有するときに、第１出力信号ＯＵＴ１は、ミドル出力値を有することができる。また、第１入力信号ＩＮ１のみがハイ入力値を有すると、第１出力信号ＯＵＴ１はハイ出力値を有し、第２入力信号ＩＮ２のみがハイ入力値を有すると、第１出力信号ＯＵＴ１はロー出力値を有することができる。
【００６９】
図１３（ａ）を参照すると、第１出力信号ＯＵＴ１がハイ出力値からミドル出力値に減少するとき、第２キャパシタＣ２を放電させて第１出力信号ＯＵＴ１を急速に減少できる。また、第１出力信号ＯＵＴ１がハイ出力値からロー出力値に減少するときには、第１及び第２キャパシタＣ１、Ｃ２を放電させ、第１出力信号ＯＵＴ１がロー出力値からハイ出力値に増加するときには、第１及び第２キャパシタＣ１、Ｃ２を充電させ、第１出力信号ＯＵＴ１のスルーレートを増加できる。一実施形態において、第１出力信号ＯＵＴ１がミドル出力値からハイ出力値に増加するときには、第２キャパシタＣ２を充電する。
【００７０】
一方、図１３（ａ）の一実施形態とは逆に、第１及び第２キャパシタＣ１、Ｃ２を充電又は放電させて第１出力信号ＯＵＴ１のスルーレートを減少もできる。図１３（ｂ）を参照すると、第１出力信号ＯＵＴ１がハイ出力値からミドル出力値に減少するとき、第２キャパシタＣ２を充電させて第１出力信号ＯＵＴ１を緩やかに減少できる。また、第１出力信号ＯＵＴ１がハイ出力値からロー出力値に減少するときには、第１及び第２キャパシタＣ１、Ｃ２を充電させ、第１出力信号ＯＵＴ１がロー出力値からハイ出力値に増加するときには、第１及び第２キャパシタＣ１、Ｃ２を放電させ、第１出力信号ＯＵＴ１のスルーレートを減少できる。
【００７１】
図１４は、第２出力信号ＯＵＴ２のスルーレートを調節する方法を説明するための波形図である。図１４（ａ）は、第２出力信号ＯＵＴ２のスルーレートを増加させる実施形態である。図１４（ａ）を参照すると、第２出力信号ＯＵＴ２がロー出力値からミドル出力値に増加するとき、第３キャパシタＣ３を充電して第２出力信号ＯＵＴ２を急速に増加できる。また、第２出力信号ＯＵＴ２がハイ出力値からロー出力値に減少するときには、第３及び第４キャパシタＣ３、Ｃ４を放電させ、第２出力信号ＯＵＴ２のスルーレートを増加できる。一実施形態において、第２出力信号ＯＵＴ２がミドル出力値からロー出力値に減少するときには、第３キャパシタＣ３を放電する。
【００７２】
一方、図１４（ａ）の一実施形態とは逆に、第３及び第４キャパシタＣ３、Ｃ４を充電又は放電させて第２出力信号ＯＵＴ２のスルーレートを減少もできる。図１４（ｂ）を参照すると、第２出力信号ＯＵＴ２がロー出力値からミドル出力値に増加するとき、第３キャパシタＣ３を放電して第２出力信号ＯＵＴ２を緩やかに増加できる。また、第２出力信号ＯＵＴ２がハイ出力値からロー出力値に減少するときには、第３及び第４キャパシタＣ３、Ｃ４を充電して第２出力信号ＯＵＴ２のスルーレートを減少できる。
【００７３】
図１５は、第３出力信号ＯＵＴ３のスルーレートを調節する方法を説明するための波形図である。図１５（ａ）は、第３出力信号ＯＵＴ３のスルーレートを増加させる実施形態であり、図１３（ａ）及び図１４（ａ）を参照して説明した内容と類似する。一例として、第３出力信号ＯＵＴ３がロー出力値からハイ出力値に増加するとき、第５及び第６キャパシタＣ５、Ｃ６を充電して第３出力信号ＯＵＴ３を急速に増加できる。また、第３出力信号ＯＵＴ３がハイ出力値からロー出力値に減少するときには、第５及び第６キャパシタＣ５、Ｃ６を放電させて第３出力信号ＯＵＴ３のスルーレートを増加できる。
【００７４】
一方、図１５（ａ）の一実施形態とは逆に、第３出力信号ＯＵＴ３のスルーレートを低くする一実施形態を示した図１５（ｂ）を参照すると、第３出力信号ＯＵＴ３がハイ出力値からロー出力値に減少するとき、第５及び第６キャパシタＣ５、Ｃ６を充電して第３出力信号ＯＵＴ３を緩やかに減少できる。また、第３出力信号ＯＵＴ３がロー出力値からミドル出力値に増加するときには、第５キャパシタＣ５を放電して第３出力信号ＯＵＴ３のスルーレートを減少できる。
【００７５】
即ち、本発明の一実施形態では、インタフェース回路２００の第１〜第３回路２１０〜２３０に含まれるキャパシタＣ１〜Ｃ６を適切に充電又は放電させることにより、出力信号ＯＵＴ１〜ＯＵＴ３のスルーレートを高くできるか、又は低くできる。一例として、第１電源電圧ＶＤＤに連結されるキャパシタＣ１、Ｃ３、Ｃ５をプルアップキャパシタ、スイッチ素子Ｍ１、Ｍ３、Ｍ５をプルアップスイッチ素子と定義する。また、第２電源電圧ＶＳＳに連結されるキャパシタＣ２、Ｃ４、Ｃ６をプルダウンキャパシタ、スイッチ素子Ｍ２、Ｍ４、Ｍ６をプルダウンスイッチ素子と定義する。このとき、出力信号の増加時及び減少時にスルーレートを高くするためのキャパシタ制御方法は、下記表１のとおりである。
【００７６】
【表１】
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【００７７】
図１６は、図１２に示した一実施形態による第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３により生成された第１〜第３受信データＡ０〜Ｃ０を示した波形図である。インタフェース回路２００がＣ−Ｐｈｙインタフェースにより動作する場合、第１〜第３受信データＡ０〜Ｃ０を組み合わせて状態情報を生成し、状態情報の変化によるシンボル情報を生成してデータを復元できる。本発明の一実施形態による方法を適用して第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３のスルーレートを高くすることにより、第１〜第３受信データＡ０〜Ｃ０のアイマージン（Ｅｙｅ  Ｍａｒｇｉｎ）を改善し、高速のデータ通信をさらに正確に実現することができる。
【００７８】
図１７は、本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。
【００７９】
図１７を参照すると、本発明の一実施形態によるインタフェース回路３００は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１キャパシタＣ１、第２キャパシタＣ２などを含む。インタフェース回路３００の動作は、上述した実施形態と類似する。即ち、第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２は、第１入力信号ＩＮ１及び第２入力信号ＩＮ２の各々により制御され、第１入力信号ＩＮ１と第２入力信号ＩＮ２は、互いに反対の位相を有する。出力信号ＯＵＴは、第１入力信号ＩＮ１と同一の位相を有することができる。本発明の一実施形態では、第１キャパシタＣ１及び第２キャパシタＣ２の充電及び放電を制御することにより、出力信号ＯＵＴのスルーレートを高くできる。
【００８０】
図１７に示した一実施形態では、第１スイッチ素子Ｍ１と第１抵抗ＲＵＰとの間の第１共通ノードＣＭＰに連結される第１キャパシタＣ１が、第１スイッチ素子Ｍ１の寄生キャパシタにより提供される。従って、第１キャパシタＣ１は、第１入力信号ＩＮ１により充電又は放電されることができる。一方、第２キャパシタＣ２は、別途のキャパシタとして提供され、制御信号ＣＮＴにより充電又は放電される。以下、図１８を参照して、図１７に示した一実施形態によるインタフェース回路３００の動作を説明する。
【００８１】
図１８は、本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。
【００８２】
図１８を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２は、互いに反対の位相を有し、出力信号ＯＵＴは、第１入力信号ＩＮ１と同一の位相を有する。第１入力信号ＩＮ１の上昇エッジと第２入力信号ＩＮ２の下降エッジで、第１スイッチ素子Ｍ１がターンオンされ、かつ第２スイッチ素子Ｍ２がターンオフされると、出力信号ＯＵＴは、ロー出力値からハイ出力値に増加する。それに対し、第１入力信号ＩＮ１の下降エッジと第２入力信号ＩＮ２の上昇エッジで、第１スイッチ素子Ｍ１がターンオフされ、かつ第２スイッチ素子Ｍ２がターンオンされると、出力信号ＯＵＴは、ハイ出力値からロー出力値に減少する。
【００８３】
第１スイッチ素子Ｍ１の寄生キャパシタにより第１キャパシタＣ１が提供されるので、第１キャパシタＣ１は、第１入力信号ＩＮ１により充電又は放電される。第１入力信号ＩＮ１の上昇エッジで、第１キャパシタＣ１は第１入力信号ＩＮ１により充電され、第２キャパシタＣ２は制御信号ＣＮＴにより充電される。従って、共通ノードＣＭＰ、ＣＭＮの電圧の変動幅、特に第１共通ノードＣＭＰの電圧の減少幅を小さくでき、出力信号ＯＵＴをハイ出力値に急速に増加できる。
【００８４】
一方、第２入力信号ＩＮ２の上昇エッジで、第１キャパシタＣ１は第１入力信号ＩＮ１により放電し、第２キャパシタＣ２は制御信号ＣＮＴにより放電される。従って、共通ノードＣＭＰ、ＣＭＮの電圧の変動幅、第２共通ノードＣＭＮの電圧の増加幅を小さくでき、出力信号ＯＵＴをロー出力値に急速に減少できる。一方、スルーレートをさらに増加させようとする場合、第１キャパシタＣ１と並列に別途のキャパシタをさらに連結することもできる。
【００８５】
本発明は、上述した実施形態及び添付された図面により限定されず、添付された特許請求の範囲により限定される。従って、特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属するものとする。
【符号の説明】
【００８６】
１０      電子機器
１１      プロセッサ
１２      イメージセンサ
１３      ディスプレイ
１４      通信モジュール
１５      メモリ
２０      アプリケーションプロセッサ
２１、３１、４１      コントローラ
２２ａ、２２ｂ、３２、４２、５０、６０、１００、２００、３００      インタフェース回路
３０      ディスプレイドライバ
４０      イメージセンサ
５１，５２      第１、第２電源ノード
５３、７３、８３      出力ノード
５４、５５      第１、第２制御ノード
７０、８０      第１、第２回路
９１、９２      第１、第２伝送経路
９３、９４      第１、第２受信ノード
９５、１３５      レシーバ
１１０、１２０      第１、第２回路
１３１、１３２      第１、第２（データ）伝送経路
２１３、２２３、２３３      第１、第２、第３出力ノード
２４１、２４２、２４３      第１、第２、第３伝送経路
２４４、２４５、２４６      第１、第２、第３受信ノード
２４７、２４８、２４９      第１、第２、第３レシーバ
２１０、２２０、２３０      第１、第２、第３回路
１３１、１３２      第１、第２（データ）伝送経路
Ａ０，Ｂ０、Ｃ０      第１、第２、第３受信データ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６      第１、第２、第３、第４、第５、第６キャパシタ
ＣＭＰ、ＣＭＮ      第１、第２共通ノード
ＣＮＴ１，ＣＮＴ２、ＣＮＴ３、ＣＮＴ４、ＣＮＴ５、ＣＮＴ６      第１、第２、第３、第４、第５、第６制御信号
ＣＴ      終端キャパシタ
Ｄ０      受信データ
ＩＮ１，ＩＮ２      第１、第２入力信号
ＩＮ３，ＩＮ４      第３、第４入力信号
Ｍ１、Ｍ２      第１、第２スイッチ素子
ＯＵＴ      出力信号
ＯＵＴ１，ＯＵＴ２、ＯＵＴ３      第１、第２、第３出力信号
ＲＤＮ、ＲＤＮ１、ＲＤＮ２、ＲＤＮ３      第２抵抗
ＲＴ      終端抵抗
ＲＵＰ、ＲＵＰ１、ＲＵＰ２、ＲＵＰ３      第１抵抗
ＶＤＤ、ＶＳＳ      第１、第２電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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