(57)【要約】【課題】アンダーフィル２が選択的に配置され、アンダーフィル２による接続部１５への応力集中の緩和と高周波用接続部１５１での高周波信号の損失低減とを両立した半導体装置を実現する。【解決手段】半導体チップ１のうち高周波用接続部１５１と他の接続部１５２との間に、これらを区画する壁部１６を配置し、液状のアンダーフィル材が壁部１６に阻まれることで高周波用接続部１５１に到達しない構成とする。これにより、半導体チップ１と基板３との間のうち高周波用接続部１５１を含む所定の領域がアンダーフィル２から露出し、他の領域がアンダーフィル２に覆われた構成となり、接続部１５への応力集中の緩和と高周波信号の損失低減とが両立した半導体装置となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
一面（１ａ）を有し、複数の接続部（１５）を前記一面側に備える半導体チップ（１）と、
前記接続部を介して前記半導体チップが搭載される基板（３）と、
前記半導体チップと前記基板との隙間に配置されるアンダーフィル（２）と、を備え、
前記接続部の一部は、高周波を伝送する高周波用接続部（１５１）であり、
前記一面に対する法線方向から見て、前記高周波用接続部と他の前記接続部との間には壁部（１６）が配置され、
前記壁部は、前記法線方向から見て、該高周波用接続部と他の前記接続部とを区画しており、
前記高周波用接続部は、前記アンダーフィルから露出しており、
複数の前記接続部のうち前記高周波用接続部と異なる前記接続部は、前記アンダーフィルにより覆われている半導体装置。
【請求項２】
前記壁部は、前記半導体チップの前記一面側に形成されている請求項１に記載の半導体装置。
【請求項３】
前記高周波用接続部は、前記法線方向から見て前記半導体チップのうち最も外周側に配置されている請求項１または２に記載の半導体装置。
【請求項４】
前記半導体チップの前記一面側には、素子部（１７）がさらに形成されており、
前記素子部は、前記法線方向から見て、前記壁部を第１壁部（１６１）として、第２壁部（１６２）に囲まれていると共に、前記アンダーフィルから露出しており、
前記第２壁部は、前記半導体チップの前記一面側に形成されている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記壁部は、複数の前記接続部のうちグラウンド電位に接続される壁状のグラウンド接続部（１５２ａ）で構成されている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記壁部は、複数の前記接続部とは異なるものである請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項７】
前記基板は、前記高周波用接続部と電気的に接続された高周波用配線（３３）をさらに有し、
前記高周波用配線は、前記アンダーフィルから露出している請求項１ないし６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続部およびアンダーフィルを介して半導体チップが基板に搭載された半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置としては、例えば特許文献１に記載のものが挙げられる。特許文献１に記載の半導体装置は、複数の端子およびこれに電気的に接続されたはんだバンプを有するＢＧＡ（Ball Grid Arrayの略）型の半導体チップが基板上に搭載され、半導体チップと基板に形成された配線とがはんだバンプを介して接続された構成とされている。この半導体装置は、さらにアンダーフィルを備え、アンダーフィルが基板と半導体チップとの隙間を充填するように配置されている。
【０００３】
この半導体装置では、アンダーフィルは、基板と半導体チップとの隙間に配置されることで、基板と半導体チップとの線膨張係数差に起因する応力が、基板と半導体チップとを電気的に接続するはんだバンプに集中することを緩和する役割を果たす。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２０３４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、この種の半導体装置では、半導体チップが備える複数の端子の一部が高周波信号の伝送に用いられる場合において、アンダーフィルが所定の箇所に配置されたときには、当該高周波信号の損失が生じ得る。
【０００６】
具体的には、アンダーフィルが、半導体チップのうち高周波信号の伝送に用いられる端子もしくはこれと電気的に接続された部材、または基板上の配線のうち該端子と電気的に接続された配線、に接触している場合には、高周波信号の損失が生じる。これは、半導体チップおよび基板のうち高周波信号の伝送に用いられる部材に、これらを構成する材料とは異なる誘電率の材料で構成されたアンダーフィルが接触し、高周波信号の伝送経路における特性インピーダンスが変化することが原因である。
【０００７】
また、半導体チップが例えばスイッチや物理量に応じた信号を出力するセンサなどの機能を果たす素子部を備える場合において、アンダーフィルがこの素子部を覆ったときには、素子部が正常に作動しない等の不具合が生じ得る。
【０００８】
上記のように、この種の半導体装置では、はんだバンプと基板との間の応力集中を緩和すると共に、高周波信号の損失や素子部の動作不良などの特性低下を抑制するためには、アンダーフィルは、所定の部材とは接触しない選択的な配置とされなければならない。しかしながら、特許文献１に記載の半導体装置では、アンダーフィルが半導体チップと基板との隙間に単に充填されているに過ぎず、上記の特性低下を効果的に抑制することができない。
【０００９】
本発明は、上記の点に鑑みてなされたものであり、アンダーフィルが選択的に配置され、アンダーフィルによる半導体チップと基板との接合部における応力緩和と、アンダーフィルによる特性低下の抑制とが両立する構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の半導体装置は、一面（１ａ）を有し、複数の接続部（１５）を一面側に備える半導体チップ（１）と、接続部を介して半導体チップが搭載される基板（３）と、半導体チップと基板との隙間に配置されるアンダーフィル（２）と、を備える。このような構成において、接続部の一部は、高周波を伝送する高周波用接続部（１５１）であり、一面に対する法線方向から見て、高周波用接続部と他の接続部との間には壁部（１６）が配置され、壁部は、該法線方向から見て、該高周波用接続部と他の接続部とを区画しており、高周波用接続部は、アンダーフィルから露出しており、複数の接続部のうち高周波用接続部と異なる接続部は、アンダーフィルにより覆われている。
【００１１】
これにより、アンダーフィルが半導体チップと基板との間に配置されつつも、半導体チップのうち高周波信号を伝送する接続部が該アンダーフィルから露出した構成の半導体装置となる。これにより、アンダーフィルによる接続部への応力集中の緩和と高周波信号の損失低減とが両立した半導体装置となる。
【００１２】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の半導体装置を示す概略平面図である。
【図２】図１中に一点鎖線で示すII-II間の断面を示す概略断面図である。
【図３】図２中に二点鎖線で示す領域の断面構成を拡大して示す概略断面図である。
【図４】第１実施形態の半導体装置における壁部の平面形状およびソルダーレジスト層の配置の一例を示す概略平面図である。
【図５Ａ】第１実施形態の半導体装置の製造工程のうちベアチップの用意工程を示す概略断面図である。
【図５Ｂ】図５Ａに続く製造工程であって、絶縁層の一部を形成する工程を示す概略断面図である。
【図５Ｃ】図５Ｂに続く製造工程であって、所定のパターンとされたレジスト膜を形成する工程を示す概略断面図である。
【図５Ｄ】図５Ｃに続く製造工程であって、再配線層の形成およびレジスト膜の除去の工程を示す概略断面図である。
【図５Ｅ】図５Ｄに続く製造工程であって、絶縁層の残部を形成する工程を示す概略断面図である。
【図６Ａ】図５Ｅに続く製造工程であって、所定のパターンとされたレジスト膜を形成する工程を示す概略断面図である。
【図６Ｂ】図６Ａに続く製造工程であって、接続部の一部および壁部を形成する工程を示す概略断面図である。
【図６Ｃ】図６Ｂに続く製造工程であって、接続部の残部を形成する工程を示す概略断面図である。
【図６Ｄ】図６Ｃに続く製造工程であって、レジスト膜の除去およびリフローの工程を示す概略断面図である。
【図７Ａ】図６Ｄに続く製造工程であって、基板の用意および半導体チップの位置合わせの工程を示す概略断面図である。
【図７Ｂ】図７Ａに続く製造工程であって、基板の接合およびアンダーフィルの形成の工程を示す概略断面図である。
【図８】第２実施形態の半導体装置を示す概略平面図である。
【図９】図８中に一点鎖線で示すIX-IX間の断面を示す概略断面図である。
【図１０】第２実施形態の半導体装置の変形例を示す概略断面図である。
【図１１】第３実施形態の半導体装置を示す概略平面図である。
【図１２】図１１中に一点鎖線で示すXII-XII間の断面を示す概略断面図である。
【図１３】第４実施形態の半導体装置を示す概略平面図である。
【図１４】第４実施形態の半導体装置の製造工程のうちアンダーフィルの充填工程を示す概略平面図である。
【図１５】第５実施形態の半導体装置を示す概略平面図である。
【図１６】第６実施形態の半導体装置を示す概略平面図である。
【図１７】図１６中に一点鎖線で示すXVII-XVII間の断面を示す概略断面図である。
【図１８】第７実施形態の半導体装置を示す概略平面図である。
【図１９】他の実施形態の半導体装置における壁部と基板との間の断面構成の一例を示す概略断面図である。
【図２０】他の実施形態の半導体装置における壁部と基板との間の断面構成の一例を示す概略断面図である。
【図２１】他の実施形態の半導体装置における断面構成の一例を示す概略断面図である。
【図２２】他の実施形態の半導体装置における壁部の平面形状を示す概略平面図である。
【図２３】他の実施形態の半導体装置における半導体チップの構成例を示す概略断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態について、図１〜図７Ｂを参照して述べる。本実施形態の半導体装置は、例えば、自動車などの車両に搭載される半導体装置（例えばミリ波レーダなど）に適用されることができる。
【００１６】
図１では、構成を分かり易くするため、後述する半導体チップ１および基板３の構成要素であって、上面視では見えないものを破線または二点鎖線で示している。図１〜図７Ｂでは、構成を分かり易くするため、構成要素の寸法や厚みなどをデフォルメして誇張したものを示している。また、図２では、見易くするため、半導体チップ１のうち後述する端子１２、絶縁層１３および再配線層１４を省略している。
【００１７】
本実施形態の半導体装置は、図１もしくは図２に示すように、半導体チップ１と、アンダーフィル２と、基板３とを備え、基板３のうち基材３０の上面３０ａ上に半導体チップ１が搭載されると共に、これらの隙間にアンダーフィル２が選択的に配置されている。
【００１８】
半導体チップ１は、例えば、ＷＬＣＳＰ（Wafer level Chip Size Packageの略）とされており、通常の半導体プロセスで形成される。半導体チップ１は、例えば、図３に示すように、一面１ａを有する略板状とされ、ベアチップ１１、端子１２、絶縁層１３、再配線層１４、接続部１５および壁部１６を備える。半導体チップ１の一面１ａ側には、図３で示すように、端子１２、絶縁層１３、再配線層１４、接続部１５および壁部１６が配置されている。
【００１９】
ベアチップ１１は、例えば、主としてシリコンなどの半導体材料によりなり、図示しない集積回路（ＩＣ）を備えると共に、図３に示すように、表面１１ａを有する矩形板状とされ、表面１１ａ側に端子１２が形成されている。
【００２０】
端子１２は、例えば、Ａｌ（アルミニウム）などの金属材料により構成され、表面１１ａに対する法線方向から見て、アレイ状に複数配置されている。端子１２は、図３に示すように、再配線層１４と接続されると共に、絶縁層１３により覆われている。複数の端子１２は、その数や配置については用途に応じて適宜変更される。
【００２１】
絶縁層１３は、例えば、通常の再配線工程にて用いられる絶縁性材料、例えばポリイミドなどの樹脂材料などで構成される。
【００２２】
再配線層１４は、通常の再配線工程にて用いられる導電性材料、例えばＣｕ（銅）、Ａｌ、Ａｇ（銀）やＡｕ（金）などの金属材料などで構成される。再配線層１４は、例えば、電解メッキや無電解メッキなどにより形成され、図３に示すように、複数の端子１２とこれらに対応する接続部１５とをそれぞれ電気的に接続している。
【００２３】
接続部１５は、半導体チップ１を基板３に搭載する際に用いられ、半導体チップ１の端子１２と基板３上に形成された配線とを電気的に接続する部材であり、例えば、図１に示すように、複数形成されると共に、アレイ状に配置される。接続部１５は、例えば、図２に示すように、ＣｕやＡｇなどの金属材料によりなる下地層１５ａとはんだによりなるバンプ１５ｂとが積層された構成とされ、電解メッキや無電解メッキなどにより形成される。なお、下地層１５ａおよびバンプ１５ｂは、半導体チップ１の一面１ａに対する法線方向（以下「一面法線方向」という）における高さ（以下、単に「高さ」という）については任意である。
【００２４】
複数の接続部１５は、本実施形態では、その一部が例えばミリ波帯（周波数３０ＧＨｚ〜３００ＧＨｚ）などの高周波用信号の伝送に用いられる高周波用接続部１５１とされ、残部が他の用途に用いられる他の接続部１５２とされている。
【００２５】
高周波用接続部１５１は、本実施形態では、図１に示すように、上面視にて、複数の接続部１５のうち半導体チップ１の外郭に隣接する位置、すなわち最外周に２つ配置されている。高周波用接続部１５１は、必ずしも最外周に配置されていなくてもよいが、高周波信号の伝送における損失低減の観点から、最外周に配置されることが好ましい。
【００２６】
高周波用接続部１５１は、本実施形態では、例えば、図１もしくは図２に示すように、後述する高周波用配線３３にそれぞれ接続されると共に、後述する壁部１６に部分的に囲まれ、アンダーフィル２から露出している。２つの高周波用接続部１５１は、例えば、一方が半導体チップ１から基板３へ高周波信号を伝送する出力用の接続部とされ、他方が基板３から半導体チップ１へ高周波信号を伝送する入力用の接続部とされる。これにより、高周波信号を伝送する高周波用接続部１５１に、誘電率の異なる材料により構成されるアンダーフィル２が接触することによる高周波信号の損失が抑制される。
【００２７】
壁部１６は、後述する本実施形態の半導体装置の製造工程のうちアンダーフィル２の形成工程において、アンダーフィル２が高周波用接続部１５１に接触することを防止する壁としての役割を果たす部材である。壁部１６は、本実施形態では、接続部１５のうち下地層１５ａと同じ材料によりなり、接続部１５の形成工程において接続部１５と共に電解メッキや無電解メッキなどにより形成される。
【００２８】
壁部１６は、図１に示すように、上面視にて、高周波用接続部１５１と他の接続部１５２との間であって、高周波用接続部１５１から離れた位置に配置されると共に、これらを区画している。具体的には、壁部１６は、例えば図１に示すように、上面視にて、略Ｕ字形状とされると共に、高周波用接続部１５１が接続される高周波用配線３３の延設方向と異なる方向において、高周波用接続部１５１を部分的に囲む配置とされている。
【００２９】
壁部１６は、本実施形態では、図２もしくは図３に示すように、基板３と隙間を隔てて配置され、一面法線方向における高さが接続部１５の高さよりも小さい。言い換えると、壁部１６は、本実施形態では、半導体チップ１を基板３上に搭載する際に、基板３に接触せず、かつ後述するアンダーフィル２の形成工程においてアンダーフィル２を構成する材料が壁部１６と基板３との隙間に留まる程度の高さとされている。壁部１６の高さや形状の詳細については、後述する。
【００３０】
アンダーフィル２は、半導体チップ１と基板３との接合部分の補強、当該接合部分への応力集中の緩和や封止による保護等の役割を果たすものであり、例えばエポキシ樹脂などの樹脂材料によりなる。アンダーフィル２は、半導体チップ１を基板３上に搭載した後、樹脂材料を溶媒に混合することなどにより液状とされた材料（以下「アンダーフィル材」という）を、半導体チップ１の端面側から半導体チップ１の直下に注入して加熱硬化することで配置される。
【００３１】
アンダーフィル２は、高周波信号の損失低減のため、図２に示すように、半導体チップ１と基板３との隙間においては、高周波用接続部１５１を含む所定の領域と異なる領域を充填する選択的な配置とされている。アンダーフィル２は、図１に示すように、上面視にて、半導体チップ１の外郭から外側の領域においては、高周波信号の損失低減の観点から、基板３のうち高周波用接続部１５１に電気的に接続された高周波用配線３３とは接触しない配置とされることが好ましい。
【００３２】
基板３は、例えば、図２に示すように、基材３０と、複数のランド３１と、ソルダーレジスト層３２と、高周波用配線３３とを備える。基板３は、他の図示しない配線や電子部品が搭載されていてもよい。
【００３３】
基材３０は、例えば、主としてポリイミド樹脂などの合成樹脂により構成され、図１もしくは図２に示すように、上面３０ａを有する矩形板状とされると共に、上面３０ａ側にランド３１、ソルダーレジスト層３２および高周波用配線３３が配置されている。
【００３４】
ランド３１は、例えば、Ｃｕなどの金属材料により構成され、図２に示すように、半導体チップ１の接続部１５が接合されている。ランド３１は、高周波信号が伝送される高周波用配線３３や図示しない他の配線などが接続されている。ランド３１は、本実施形態では、例えば、図２に示すように、断面視にて、接続部１５の直下に配置される第１のランド３１１と壁部１６の直下に配置される第２のランド３１２とを有してなる。
【００３５】
なお、第２のランド３１２は、本実施形態では、後述する壁部１６と基板３との隙間の高さ方向における寸法を調整するダミーとして用いられており、第１のランド３１１およびこれに接続される配線と電気的に分離している。
【００３６】
ソルダーレジスト層３２は、例えば、ポリイミド樹脂などの絶縁性材料によりなり、図２に示すように、上面３０ａ側に形成され、第１のランド３１１の一部、第２のランド３１２および図示しない配線の一部などを覆っている。
【００３７】
ソルダーレジスト層３２は、本実施形態では、液状のアンダーフィル材の濡れ性が良好な任意の絶縁性材料で構成され、このアンダーフィル材が壁部１６を超えて高周波用接続部１５１に到達することを抑制するための所定の配置とされている。この詳細については後述する。また、ソルダーレジスト層３２は、例えば、上面３０ａに対する法線方向における厚みが５０μｍ程度とされるが、適宜調整されてもよい。
【００３８】
高周波用配線３３は、Ｃｕなどの金属材料により構成され、第１のランド３１１のうち高周波用接続部１５１が接続されるものに接続されている。高周波用配線３３は、本実施形態では、例えば、図示しないアンテナなどに接続されると共に、図１に示すように、アンダーフィル２から露出している。
【００３９】
以上が本実施形態の半導体装置の構成である。
【００４０】
次に、壁部１６と基板３との隙間について、図３を参照して説明する。
【００４１】
壁部１６と基板３のうち断面視にて壁部１６の直下に位置する部分（以下「壁直下部」という）との間には、本実施形態では、例えば、図３に示すように、隙間が存在している。
【００４２】
図３に示すように、半導体チップ１の一面１ａと基板３の上面３０ａとの隙間をギャップＧ０とし、壁部１６と壁直下部との隙間をギャップＧ１として、ギャップＧ１は、ギャップＧ０の１０％以下とされることが好ましい。具体的には、ギャップＧ０が例えば１００μｍ〜１５０μｍである場合には、ギャップＧ１は、１５μｍ以下、好ましくは５μｍ〜１０μｍとされることとなる。これにより、アンダーフィル２の形成工程において、壁部１６と壁直下部との間において毛細管現象が生じることとなる。
【００４３】
次に、壁部１６および基板３のうち壁直下部の形状等およびその効果について、図３を参照して説明する。
【００４４】
壁部１６と壁直下部との隙間には、後述する製造工程のうちアンダーフィル材を流し込む工程において、毛細管現象が働く結果、図３に示すように、アンダーフィル２が充填される。このとき、アンダーフィル材が壁部１６を超えて高周波用接続部１５１に到達しないようにするため、壁部１６は、図３に示すように、壁部１６のうち基板３側の先端部分の断面形状が角を有する形状、好ましくは直角形状とされる。
【００４５】
一方、基板３のうち壁直下部は、本実施形態では、図３に示すように、第２のランド３１２とこれを覆うソルダーレジスト層３２の一部とにより構成されている。壁直下部は、図３に示すように、断面視にて基板３の上面３０ａのうち壁部１６を一面法線方向に沿って投影した領域に形成されている。この壁直下部のうち壁部１６側、かつ高周波用接続部１５１側の先端部分は、壁部１６と同様に、その断面形状が角を有する形状、好ましくは直角形状とされる。
【００４６】
なお、壁部１６および壁直下部は、図３に示すように、断面視にて、高周波用接続部１５１側の端面が揃えられることが好ましい。
【００４７】
これにより、壁部１６の先端部分の面および壁直下部の先端部分の面のうち高周波用接続部１５１側の端部において、これらの面に沿って、アンダーフィル材が高周波用接続部１５１側にはみ出しにくい形状となる。そのため、アンダーフィル２と高周波用接続部１５１との接触が防止され、高周波用接続部１５１がアンダーフィル２から露出した構造となる。
【００４８】
次に、壁部１６の形状および基材３０上のソルダーレジスト層３２の配置について、図４を参照して説明する。
【００４９】
図４では、壁部１６やソルダーレジスト層３２の形状等を分かり易くするため、上面視では見えない壁部１６、高周波用接続部１５１、第１のランド３１１の一部、ソルダーレジスト層３２および高周波用配線３３の一部を実線で示している。また、図４では、上記の目的で、半導体チップ１の外郭を一点鎖線で示すと共に、第１のランド３１１のうちソルダーレジスト層３２に覆われて見えない外郭を破線で示している。
【００５０】
なお、以下、説明の簡略化のため、図４に示すように、上面視にて、壁部１６のうち高周波用接続部１５１側の壁面を「内壁面１６ａ」と称し、その反対側の壁面を「外壁面１６ｂ」と称する。また、図４に示すように、便宜的に、図４紙面中の左右方向を「Ｘ方向」と称し、図４紙面中においてＸ方向と垂直な方向を「Ｙ方向」と称する。
【００５１】
壁部１６の内壁面１６ａは、図４に示すように、上面視にて、Ｘ方向に沿った部分とＹ方向に沿った部分との交差部分が湾曲形状とされることが好ましい。これは、アンダーフィル材の注入時に、当該交差部分と基板３との隙間に到達したアンダーフィル材が、交差部分の形状に沿って滑らかに流動し、高周波用接続部１５１側にはみ出すことが抑制されるためである。
【００５２】
なお、当該交差部分は、角のない形状とされていればよく、図４に示すようなＲ形状だけでなく、適宜変更されてもよい。
【００５３】
一方、本実施形態では、図４に示すように、基材３０の上面３０ａのうち上面視にて半導体チップ１の直下領域、かつ、壁部１６の直下領域と高周波用接続部１５１に接続される第１のランド３１１との間の一部領域は、ソルダーレジスト層３２から露出している。具体的には、図４に示すように、基材３０の上面３０ａのうち少なくとも壁部１６の直下の領域に隣接する部分を含む領域は、ソルダーレジスト層３２から露出している。言い換えると、ソルダーレジスト層３２のうち壁部１６の直下領域と第１のランド３１１との間に、ソルダーレジスト層３２を貫通する溝が形成され、第１のランド３１１がこの溝に部分的に囲まれているとも言える。
【００５４】
また、基材３０の上面３０ａのうち上記のソルダーレジスト層３２から露出する領域（以下「露出領域」という）は、ソルダーレジスト層３２よりもアンダーフィル材の濡れ性が悪い状態とされている。具体的には、例えば、基材３０を主としてソルダーレジスト層３２よりもアンダーフィル材の濡れ性が悪い絶縁性材料により構成したり、アンダーフィル材の濡れ性が悪くなるように任意の撥液処理を施したりすることが挙げられる。
【００５５】
これにより、壁部１６と基板３との隙間に進入したアンダーフィル材が、高周波用接続部１５１側にはみ出そうとしても、アンダーフィル材の濡れ性の悪い露出領域における表面張力の作用によりその進行が阻まれることとなる。
【００５６】
したがって、壁部１６の内壁面１６ａの形状によるアンダーフィル材の流動への影響、および基材３０の露出領域によるアンダーフィル材の濡れ広がりのへ影響により、アンダーフィル材が高周波用接続部１５１に接触することが防止される。
【００５７】
次に、本実施形態の半導体装置の製造方法の一例について、図５Ａないし図７Ｂを参照して説明する。
【００５８】
なお、本実施形態の半導体装置では、半導体チップ１の製造において壁部１６を形成する点を除き、任意の半導体プロセスを採用できるため、この点以外の工程については簡単に説明する。また、図５Ａないし図６Ｄでは、工程を分かり易くするため、半導体チップ１のうち高周波用接続部１５１および壁部１６を備える一部の断面を示し、他の領域については省略している。
【００５９】
まず、図５Ａに示すように、通常の半導体プロセスにより複数の端子１２が表面１１ａ側に形成されたベアチップ１１を用意する。そして、図５Ｂに示すように、ベアチップ１１の表面１１ａ上に、ポリイミドなどの感光性の絶縁性材料によりなり、絶縁層１３の一部である第１絶縁膜１３１を形成した後、フォトリソグラフィエッチング法によってパターニングし、端子１２の一部を露出させる。
【００６０】
続けて、例えば、Ｔｉ（チタン）とＣｕとが積層されてなり、第１絶縁膜１３１および端子１２の一部を覆う図示しないシード層をスパッタリングなどにより成膜する。その後、図５Ｃに示すように、このシード層上に感光性の絶縁性材料によりなるレジスト膜４を塗布法により成膜し、フォトリソグラフィエッチング法によりパターニングして、シード層のうち端子１２およびその周囲を覆う部分を露出させる。
【００６１】
次いで、図５Ｄに示すように、例えば、電解メッキなどによりＣｕなどで再配線層１４を形成した後、レジスト剥離液などによりレジスト膜４を剥離し、図示しないシード層をエッチング液などにより除去する。その後、例えば、図５Ｂでの説明と同様の手順により、再配線層１４および第１絶縁膜１３１を覆う第２絶縁膜１３２の成膜およびパターニングを行い、ベアチップ１１の表面１１ａおよび再配線層１４の一部を覆う絶縁層１３を形成する。
【００６２】
そして、例えば、Ｔｉ（チタン）とＣｕとが積層されてなり、再配線層１４のうち第２絶縁膜１３２から露出した部分（以下「露出部」という）および第２絶縁膜１３２を覆う図示しないシード層をスパッタリングなどにより成膜する。その後、例えば、図５Ｃでの説明と同様の手順により、このシード層上にレジスト膜４の成膜およびパターニングを行う。このとき、図６Ａに示すように、図示しないシード層のうち再配線層１４の露出部およびその周囲を覆う部分を露出させる開口部４ａと、図示しないシード層のうち該露出部から離れた部分を覆う部分を露出させる開口部４ｂと、を備えるレジスト膜４とする。
【００６３】
その後、例えば、図５Ｄでの説明と同様の手順により、図６Ｂに示すように、Ｃｕなどによりなる下地層１５ａおよび壁部１６を形成した後、下地層１５ａおよび壁部１６上に図示しないＮｉ（ニッケル）の薄膜を電解メッキなどにより形成する。そして、図６Ｃに示すように、絶縁層１３上のレジスト膜４を第１レジスト膜４１として、例えば、壁部１６を覆う第２レジスト膜４２をディスペンサー塗布などにより形成し、電解メッキなどによりはんだによりなるバンプ１５ｂを下地層１５ａ上に形成する。
【００６４】
続けて、例えば、図５Ｄでの説明と同様の手順で、レジスト膜４１、４２および図示しないシード層を除去した後、はんだによりなるバンプ１５ｂを加熱融解させてから放冷して再度固化させる。これにより、図６Ｄに示すように、複数の接続部１５および高周波用接続部１５１を部分的に囲む壁部１６を備える半導体チップ１を製造することができる。
【００６５】
次いで、図７Ａに示すように、接続部１５が接続される第１のランド３１１と、壁部１６に対応する位置に第２のランド３１２と、これらを覆うソルダーレジスト層３２と、高周波用配線３３とを備える基板３を用意し、半導体チップ１と位置合わせをする。そして、例えば、リフロー方式によりバンプ１５ｂを加熱融解させてから放冷により再度固化することで、半導体チップ１と基板３とを接続する。
【００６６】
そして、図７Ｂに示すように、エポキシ樹脂などを溶媒等により溶解した液状のアンダーフィル材を半導体チップ１の端面から半導体チップ１の直下に流し込み、加熱硬化させることでアンダーフィル２を形成する。具体的には、半導体チップ１のうち一面１ａとその反対面１ｂとの間の面を端面１ｃとし、端面１ｃのうち上面視にて高周波用接続部１５１側の部分を第１端面１ｃａとし、その反対側の部分を第２端面１ｃｂとして、第２端面１ｃｂから上記の塗液を流し込む。このとき、壁部１６が高周波用接続部１５１を部分的に囲んでいるため、液状のアンダーフィル材が高周波用接続部１５１と接触することが防止される。この状態でアンダーフィル材を加熱硬化してアンダーフィル２を形成することで、アンダーフィル２が選択的に配置された本実施形態の半導体装置を製造することができる。
【００６７】
本実施形態によれば、半導体チップ１が基板３上に搭載され、半導体チップ１のうち高周波信号を伝送する高周波用接続部１５１がアンダーフィル２から露出すると共に、他の接続部１５２がアンダーフィル２に覆われた構造の半導体装置となる。そのため、アンダーフィル２が壁部１６の存在により選択的に配置され、他の接続部１５２への応力集中の緩和と、高周波用接続部１５１を介した高周波信号の伝送における損失低減と、が両立した構造の半導体装置となる。
【００６８】
（第２実施形態）
第２実施形態について、図８、図９を参照して述べる。
【００６９】
図８では、図１と同様に、半導体チップ１および基板３の構成要素であって、上面視では見えないものを破線または二点鎖線で示すと共に、構成要素の大きさなどをデフォルメして誇張したものを示している。図８、図９では、図１と同様に、構成要素の厚みなどをデフォルメして誇張したものを示すと共に、半導体チップ１の一部を省略している。
【００７０】
本実施形態の半導体装置は、図８に示すように、壁部１６が他の接続部１５２のうち高周波用接続部１５１と隣接するものにより構成され、ソルダーレジスト層３２から一部露出した第２のランド３１２と電気的に接続されている。本実施形態の半導体装置は、上記の点において第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
【００７１】
壁部１６は、本実施形態では、例えば、図８に示すように、他の接続部１５２のうち高周波用接続部１５１に隣接するものであって、壁状とされると共に、基板３のうちグラウンド電位とされた部分に接続される、グラウンド接続部１５２ａで構成されている。壁部１６は、例えば図８に示すように、上面視にて、略Ｕ字形状とされると共に、高周波用接続部１５１が接続される高周波用配線３３の延設方向と異なる方向において、高周波用接続部１５１を部分的に囲む配置とされている。
【００７２】
壁部１６は、本実施形態では、図９に示すように、他の接続部１５２と同様に、ＣｕやＡｇなどの金属材料により構成される下地層１６ｃとはんだによりなるバンプ１６ｄとが積層された構成とされている。壁部１６は、例えば、電解メッキや無電解メッキなどにより接続部１５と同時に形成される。壁部１６は、本実施形態では、例えば、図９に示すように、基板３のうちグラウンド電位とされた第２のランド３１２に接続されており、基板３との間に隙間が生じない配置とされている。
【００７３】
なお、本実施形態では、壁部１６と第２のランド３１２とが接続されているため、基板３の上面３０ａのうち高周波用接続部１５１と壁部１６との間の領域については、ソルダーレジスト層３２に覆われていてもよい。
【００７４】
本実施形態によれば、第１実施形態による効果が得られると共に、壁部１６と基板３との間に隙間が生じない構造であるため、第１実施形態よりもさらにアンダーフィル２が高周波用接続部１５１と接触することが抑制された半導体装置となる。また、本実施形態では、壁部１６と接続部１５とが同じ構成とされ、同時に形成できるため、製造コストが低減された半導体装置となる効果も期待される。
【００７５】
（第２実施形態の変形例）
第２実施形態の変形例について、図１０を参照して説明する。図１０では、図２と同様に、構成要素の厚みなどをデフォルメして誇張したものを示すと共に、半導体チップ１の一部を省略している。
【００７６】
本変形例の半導体装置は、高周波用接続部１５１、壁部１６および他の接続部１５２が、図１０に示すように、はんだによりなるバンプで構成されている点において上記第２実施形態と相違する。
【００７７】
本変形例の半導体装置は、半導体チップ１のうち高周波用接続部１５１、壁部１６および他の接続部１５２をはんだによりなるバンプのみで構成する点を除き、上記第１実施形態の半導体装置と同じ製造方法により製造されることができる。例えば、図６Ｂで説明した下地層１５ａおよび壁部１６の形成の代わりに、はんだによりなるバンプを電解メッキで形成した後、レジスト膜４および図示しないシード層を除去し、リフローすることで本変形例において用いられる半導体チップ１を用意できる。
【００７８】
本変形例によれば、上記第２実施形態と同様の効果が得られる半導体装置となる。
【００７９】
（第３実施形態）
第３実施形態について、図１１、図１２を参照して述べる。図１１では、図１と同様に、半導体チップ１および基板３の構成要素であって、上面視では見えないものを破線または二点鎖線で示すと共に、構成要素の大きさなどをデフォルメして誇張したものを示している。図１１、１２では、図１と同様に、構成要素の厚みなどをデフォルメして誇張したものを示すと共に、半導体チップ１の一部を省略している。
【００８０】
本実施形態の半導体装置は、例えば、図１１に示すように、上面視にて、高周波用接続部１５１を部分的に囲む壁部１６を第１壁部１６１として、素子部１７と該素子部１７を囲む第２壁部１６２とをさらに備える点において、上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
【００８１】
第２壁部１６２は、図１１に示すように、上面視にて素子部１７を囲む配置とされ、図１２に示すように、第１壁部１６１と同様の構成とされている。第２壁部１６２は、第１壁部１６１と同様に、アンダーフィル材が所定の位置に流れ込むことを遮る壁としての役割を果たす。なお、第２壁部１６２は、素子部１７を囲み、素子部１７がアンダーフィル２に覆われることを抑制できればよく、その位置や形状などについては適宜変更される。
【００８２】
素子部１７は、図１２に示すように、半導体チップ１に形成され、例えば、ＭＥＭＳ（Micro Electro Mechanical Systemsの略）などにより構成され、スイッチやセンサなどとして機能する部位である。素子部１７は、例えば、アクチュエータ、加速度センサ、圧力センサなどとして機能する任意の構成とされ、任意の半導体プロセスにより形成される。素子部１７は、図１１もしくは図１２に示すように、第２壁部１６２により囲まれることで、アンダーフィル２から露出している。
【００８３】
基板３は、本実施形態では、図１２に示すように、半導体チップ１のうち素子部１７を含む所定の領域、すなわち第２壁部１６２に囲まれる領域を投影した領域（以下、単に「素子部投影領域」という）にスルーホール３４が形成されている。
【００８４】
スルーホール３４は、図１２に示すように、基材３０の上面３０ａとその反対側の面とを繋ぐ貫通孔であり、素子部１７が出力した信号などを図示しない外部の電子部品などに伝送するために用いられ、必要に応じて壁面に図示しない電極層が形成される。なお、素子部１７が圧力センサとして機能する構成とされている場合は、基板３のうち素子部投影領域には、スルーホール３４以外に図示しない貫通孔が形成される。
【００８５】
なお、基板３の素子部投影領域のうちその外郭を含む所定の領域については、アンダーフィル材が素子部投影領域に流れ込むことを抑制する目的で、図１２に示すように、上面３０ａがソルダーレジスト層３２から露出していることが好ましい。これにより、上記第１実施形態での説明と同じ理由で、素子部投影領域のうち基材３０の上面３０ａが露出した部分でアンダーフィル材の濡れ性が悪化し、当該部分における表面張力の作用によりアンダーフィル材の流れ込みが抑制される。
【００８６】
本実施形態によれば、第１実施形態での効果に加えて、素子部１７を備えつつも、第２壁部１６２によりアンダーフィル２と素子部１７との接触およびこれに伴う動作不良が抑制された半導体装置となる。
【００８７】
（第４実施形態）
第４実施形態について、図１３、図１４を参照して述べる。図１３、図１４では、後述するソルダーレジスト層３２およびアンダーフィル２の配置を分かり易くするため、断面を示すものではないが、アンダーフィル２もしくはアンダーフィル材２ａにハッチングを施している。また、図１３、図１４では、見易くするために、半導体チップ１の外郭および構成要素を破線で示し、上面視にて半導体チップ１で隠される部分を実線で示すと共に、構成要素の大きさなどをデフォルメして誇張したものを示している。
【００８８】
ところで、従来、この種の半導体装置では、アンダーフィル２が上面視にて半導体チップ１の外郭の外側へはみ出した構成とされることが一般的である。このとき、アンダーフィル２は、高周波信号の損失低減の観点から、高周波用接続部１５１に接触しないだけでなく、基板３のうち高周波用配線３３にも接触しないか、もしくは接触したとしてもその部分ができるだけ少ない配置とされることが好ましい。
【００８９】
しかしながら、従来、アンダーフィル２の半導体チップ１からのはみ出し量を制御することが難しく、高周波用配線３３にアンダーフィル２が広範囲で接触してしまい、高周波信号の損失や半導体装置の高周波特性のバラツキが生じていた。
【００９０】
そこで、本発明者らは、鋭意検討の結果、上面視にてソルダーレジスト層３２のうち半導体チップ１からはみ出す部分の幅を調整し、アンダーフィル２が半導体チップ１からはみ出す量（以下「はみ出し量」という）が制御された本実施形態の半導体装置に至った。
【００９１】
本実施形態の半導体装置は、図１３に示すように、上面視にて、アンダーフィル２のはみ出し量がソルダーレジスト層３２に制御された構成とされている点で、上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
【００９２】
なお、以下、説明の簡略化のため、図１３に示すように、半導体チップ１の端面１ｃのうち高周波用接続部１５１に隣接するものを「第１端面１ｃａ」と称し、第１端面１ｃａと反対側のものを「第２端面１ｃｂ」と称する。また、図１３に示すように、ソルダーレジスト層３２のうち上面視にて半導体チップ１の外郭外側の領域を「はみ出し領域３２ａ」と称し、はみ出し領域３２ａのうちアンダーフィル材が滴下される領域を「滴下領域３２ａａ」と称する。
【００９３】
本実施形態の半導体装置では、ソルダーレジスト層３２は、液状のアンダーフィル材の濡れ性が良好な材料、すなわち親液性の材料で構成されている。ソルダーレジスト層３２は、本実施形態では、図１４に示すように、はみ出し領域３２ａのうち上面視にて第２端面１ｃｂの外郭のなす直線よりも半導体チップ１の反対側の領域が、アンダーフィル材が滴下される滴下領域３２ａａとされている。
【００９４】
ソルダーレジスト層３２は、例えば、図１４に示すように、はみ出し領域３２ａのうち滴下領域３２ａａと異なる部分における幅Ｌ１が一定とされている。幅Ｌ１は、任意であるが、例えば０．２ｍｍ〜１ｍｍ程度とされる。
【００９５】
なお、ここでいう「はみ出し領域３２ａの幅」とは、上面視にて、はみ出し領域３２ａが接する半導体チップ１の外郭に対して直交する方向における幅を意味する。言い換えると、はみ出し領域３２ａの幅とは、半導体チップ１の外郭の一辺と、はみ出し領域３２ａの外郭のうち該一辺の外側における部分と、の間の領域における幅である。
【００９６】
このようにはみ出し領域３２ａの幅Ｌ１を一定にすることにより、図１４に示すように、アンダーフィル材２ａを滴下して、アンダーフィル材２ａを半導体チップ１の直下に配置する際におけるアンダーフィル材２ａの過剰なはみ出しを抑制できる。
【００９７】
具体的には、滴下領域３２ａａに滴下されたアンダーフィル材２ａは、図１４中の白抜き矢印で示すように、第２端面１ｃｂ側から第１端面１ｃａ側に向かう方向に、毛細管現象により濡れ広がっていく。アンダーフィル材２ａは、半導体チップ１と基板３との隙間のうち壁部１６により囲まれた部分以外にまず充填された後、この隙間からはみ出し領域３２ａにはみ出し始め、はみ出し始めの際に滴下が中止される。
【００９８】
このとき、はみ出し領域３２ａのうち滴下領域３２ａａと異なる領域の幅Ｌ１が一定であるため、アンダーフィル材２ａは、当該異なる領域におけるはみ出しにムラが生じることが抑制される。そして、当該異なる領域においては、アンダーフィル材２ａは、表面張力の作用で留まると共に、はみ出し領域３２ａを超えてその外部まではみ出ることが抑制される。この状態でアンダーフィル材２ａを加熱硬化することにより、アンダーフィル２の半導体チップ１の外郭より外側へのはみ出し量が制御された構成の本実施形態の半導体装置となる。
【００９９】
本実施形態によれば、上記第１実施形態の効果に加えて、アンダーフィル２の半導体チップ１からのはみ出し量が制御されることで、高周波特性のバラツキが抑制された半導体装置となる。
【０１００】
（第５実施形態）
第５実施形態について、図１５を参照して述べる。図１５では、ソルダーレジスト層３２の配置を分かり易くするため、半導体チップ１を破線で示し、上面視にて半導体チップ１に隠れて見えない部分を実線で示している。
【０１０１】
本実施形態では、ソルダーレジスト層３２は、はみ出し領域３２ａのうち滴下領域３２ａａと異なる部分に余白領域３２１、３２２が形成されている点において、上記第１実施形態と相違する。
【０１０２】
余白領域３２１、３２２は、アンダーフィル材を滴下領域３２ａａから半導体チップ１の直下に注入した際に、半導体チップ１の直下の領域に意図しないアンダーフィル２の未充填領域、すなわちボイドが生じることを抑制する役割を果たす。
【０１０３】
ここで、アンダーフィル材の注入の際に、はみ出し領域３２ａにもアンダーフィル材が回り込み、かつこの回り込みのアンダーフィル材のほうが半導体チップ１の直下の領域よりも早く濡れ広がることがある。この場合、上面視にて、はみ出し領域３２ａで濡れ広がったアンダーフィル材が半導体チップ１の外郭領域付近で半導体チップ１を取り囲み、半導体チップ１の直下の領域に空気が閉じ込められてしまうことで、ボイドが生じてしまう。このようなボイドが生じた場合、ボイドは、温度変化などによりアンダーフィル２や接続部１５などにクラックが発生する起点となり、不具合の原因となり得る。
【０１０４】
しかしながら、はみ出し領域３２ａへのアンダーフィル材の回り込みが生じた場合でも、回り込んだアンダーフィル材が余分に濡れ広がる余白領域３２１、３２２が存在することで、アンダーフィル材の濡れ広がる速度を相対的に遅くすることができる。これにより、半導体チップ１の直下の領域でのアンダーフィル材の濡れ広がりが、はみ出し領域３２ａにおけるアンダーフィル材の濡れ広がりよりも先に完了し、ボイドが生じることが抑制される。
【０１０５】
なお、本実施形態では、余白領域３２１は、例えば、図１５に示すように、一つの長方形状とされている。余白領域３２２は、例えば、図１５に示すように、長方形状の突起が複数備える櫛歯形状とされている。ただ、余白領域３２１、３２２は、アンダーフィル材がはみ出し領域３２ａに回り込んだ際にその回り込んだアンダーフィル材の濡れ広がりの速度を遅くできればよく、数、配置および形状などについては任意である。この手法は、仮に壁部１６を有さない他の半導体チップを用いた場合には、他の半導体チップとこれが搭載される基板との間をすべてアンダーフィル材で充填し、ボイドを抑制するのに有効である。
【０１０６】
本実施形態によれば、上記第１実施形態の効果に加えて、半導体チップ１と基板３との隙間において意図しないボイドが生じることが抑制される半導体装置となる。
【０１０７】
（第６実施形態）
第６実施形態について、図１６、図１７を参照して述べる。図１６では、ソルダーレジスト層３２の配置や構成を分かり易くするため、断面を示すものではないが、ソルダーレジスト層３２にハッチングを施している。また、図１６では、見易くするために、半導体チップ１を破線で示し、上面視にて半導体チップ１で隠される部分を実線で示すと共に、ソルダーレジスト層３２よりも外側の領域を省略している。
【０１０８】
本実施形態の半導体装置は、図１６に示すように、アンダーフィル２のはみ出し量が基板３の上面３０ａのうちソルダーレジスト層３２から露出した領域によって制御された構成とされている点で、上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
【０１０９】
ソルダーレジスト層３２は、本実施形態では、例えば、図１６に示すように、上面視にて、半導体チップ１を囲む略四角形枠体状とされ、基材３０のうち該ソルダーレジスト層３２に囲まれた部分よりもアンダーフィル材の濡れ性が悪い状態とされている。これは、アンダーフィル材の注入時に、上面視にて、半導体チップ１の外郭からはみ出したアンダーフィル材がソルダーレジスト層３２を乗り越えて、さらに外側へ濡れ広がることを抑制するためである。
【０１１０】
なお、必要に応じて、基材３０の上面３０ａのうちソルダーレジスト層３２に囲まれた部分にアンダーフィル材の濡れ性が向上する任意の親液処理を施してもよいし、ソルダーレジスト層３２に任意の撥液処理を施してもよい。また、基材３０とソルダーレジスト層３２とを構成する材料の選定によって、アンダーフィル材の濡れ性の相対的な良し悪しを調整してもよい。
【０１１１】
アンダーフィル２は、本実施形態では、例えば、図１６に示すように、基板３のうちソルダーレジスト層３２の内郭により囲まれた領域３０ｂ（以下「レジスト内郭領域３０ｂ」という）を覆うように配置されている。アンダーフィル２は、図１６もしくは図１７に示すように、ソルダーレジスト層３２から露出したレジスト内郭領域３０ｂに配置され、半導体チップ１と基板３との隙間のうち高周波用接続部１５１を含む所定の領域と異なる領域を覆っている。
【０１１２】
以下、説明の簡略化のため、図１６に示すように、レジスト内郭領域３０ｂのうちアンダーフィル２に覆われると共に、半導体チップ１の外郭からはみ出した領域を「はみ出し領域３０ｂａ」と称する。また、はみ出し領域３０ｂａのうちアンダーフィル材を滴下する領域を「滴下領域３０ｂｂ」と称する。
【０１１３】
ここで、図１６に示すように、はみ出し領域３０ｂａのうち滴下領域３０ｂｂと異なる領域における幅をＬ２として、幅Ｌ２は上記第４実施形態と同様に、一定とされている。これは、上記第４実施形態と同様に、アンダーフィル２の半導体チップ１の外郭外側へのはみ出し量を制御するためである。
【０１１４】
なお、ここでいう「はみ出し領域３０ｂａの幅」とは、上面視にて、はみ出し領域３０ｂａが接する半導体チップ１の外郭に対して直交する方向における幅を意味する。
【０１１５】
本実施形態によれば、上記第１実施形態に加えて、アンダーフィル２の半導体チップ１からのはみ出し量が制御されることで、高周波特性のバラツキが抑制された半導体装置となる。
【０１１６】
（第７実施形態）
第７実施形態について、図１８を参照して述べる。図１８では、図１７と同様の目的で、半導体チップ１を破線で示し、上面視にて半導体チップ１で隠される部分を実線で示すと共に、ソルダーレジスト層３２よりも外側の領域を省略している。
【０１１７】
本実施形態の半導体装置は、図１８に示すように、アンダーフィル２のはみ出し量が基板３の上面３０ａのうちソルダーレジスト層３２に囲まれると共に、ソルダーレジスト層３２から露出したレジスト内郭領域３０ｂによって制御される構成とされている。また、本実施形態の半導体装置では、レジスト内郭領域３０ｂは、余白領域３０ｂｃ、３０ｂｄを備える。本実施形態の半導体装置は、これらの点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
【０１１８】
レジスト内郭領域３０ｂは、上記第６実施形態と同様に、ソルダーレジスト層３２よりもアンダーフィル材の濡れ性が良好な領域とされ、本実施形態では、図１８に示すように、余白領域３０ｂｃ、３０ｂｄを有してなる。
【０１１９】
余白領域３０ｂｃ、３０ｂｄは、上記第５実施形態における余白領域３２１、３２２と同様に、アンダーフィル材の注入時に、半導体チップ１の直下の領域に意図しないボイドが生じることを抑制する役割を果たす。
【０１２０】
なお、本実施形態では、余白領域３０ｂｃは、例えば、図１８に示すように、一つの長方形状とされている。余白領域３０ｂｄは、例えば、図１８に示すように、長方形状の突起が複数備える櫛歯形状とされている。ただ、余白領域３０ｂｃ、３０ｂｄは、アンダーフィル材がはみ出し領域３０ｂａに回り込んだ際にその回り込んだアンダーフィル材の濡れ広がりの速度を遅くできればよく、数、配置および形状などについては任意である。
【０１２１】
本実施形態によれば、上記第１実施形態の効果に加えて、半導体チップ１と基板３との隙間において意図しないボイドが生じることが抑制される半導体装置となる。
【０１２２】
（他の実施形態）
なお、上記した各実施形態に示した半導体装置は、本発明の半導体装置の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【０１２３】
（１）例えば、上記各実施形態では、基板３のうち壁部１６の直下である壁直下部が第２のランド３１２およびソルダーレジスト層３２の一部で構成されている例について説明した。ただ、壁直下部は、壁部１６とのギャップＧ１がギャップＧ０の１０％以下となればよく、図１９に示すように、第２のランド３１２のみで構成されていてもよい。また、第２のランド３１２は、ランドとしての形態だけでなく、配線の形態とされてもよい。さらに、壁直下部は、図２０に示すように、ソルダーレジスト層３２の一部のみで構成されていてもよい。
【０１２４】
（２）上記第１実施形態では、アンダーフィル２を樹脂材料のみにより構成した例について説明したが、アンダーフィル２は、図２１に示すように、ＳｉＯ２などの絶縁性材料によりなるフィラー２１を含んだ構成とされてもよい。この場合、フィラー２１は、図２１に示すように、その粒径が壁部１６と基板３とのギャップＧ１よりも大きいものが用いられることが好ましい。
【０１２５】
これにより、図２１に示すように、壁部１６と基板３との隙間の外側でフィラー２１が詰まり、壁部１６と基板３との隙間へのアンダーフィル材の進入量が抑さえられることで、高周波用接続部１５１にアンダーフィル２が接触することを防止する効果がより高まる。そのため、高周波信号の損失をより低減できる半導体装置となる。
【０１２６】
なお、フィラー２１の粒径とは、例えば、平均粒径分布における算術平均径をいう。フィラー２１は、壁部１６と基板３との隙間よりも大きい粒径のものが所定の量以上に含まれていればよく、壁部１６と基板３との隙間よりも小さい粒径のものを含んでいてもよい。
【０１２７】
（３）上記各実施形態では、壁部１６が高周波用接続部１５１を部分的、かつ連続的に取り囲む形状とされた例について説明したが、図２２に示すように、高周波用接続部１５１を断続的に取り囲む形状とされてもよい。この場合、上面視にて隣接する壁部１６同士の隙間は、毛細管現象が生じつつ、アンダーフィル材が容易に通過できない程度とされていればよい。
【０１２８】
（４）上記各実施形態では、高周波用配線３３がアンダーフィル２から露出した構造とされた例について説明したが、他にも高周波用配線３３までアンダーフィル材が進入することを抑制するものを備えた半導体装置とされてもよい。例えば、基板３のうち高周波用配線３３の周囲の領域に、液状のアンダーフィル材の進行を遮る凸部や凹部などが形成されていてもよい。
【０１２９】
（５）上記各実施形態では、半導体チップ１がＷＬＣＳＰとされた半導体装置の構造例について説明したが、図２３に示すように、半導体チップ１が、インターポーザ基板１９を有し、この他面１９ｂに壁部１６が形成された構造とされていてもよい。
【０１３０】
例えば、この場合、半導体チップ１は、図２３に示すように、シリコンチップ１８と、一面１９ａおよび他面１９ｂを有するインターポーザ基板１９と、を有してなる。
【０１３１】
シリコンチップ１８は、上記第１実施形態と同様に、ＷＬＣＳＰであり、図示しないベアチップ、端子、絶縁層および再配線層並びに接続部１８１を有する構成とされ、通常の半導体プロセスにより製造される。シリコンチップ１８は、はんだやＣｕなどの任意の導電性材料によりなる接続部１８１を介して、インターポーザ基板１９の一面１９ａ側に接続されている。
【０１３２】
インターポーザ基板１９は、例えば、主としてエポキシ樹脂などの絶縁性材料によりなる基材を有してなり、図２３に示すように、他面１９ｂ側に接続部１９１と壁部１６が形成された構成とされる。インターポーザ基板１９は、図示しない配線およびスルーホールが形成されており、一面１９ａ側に形成された図示しない配線と接続部１９１とが電気的に接続されている。
【０１３３】
つまり、この場合、接続部１９１は、上記各実施形態における接続部１５に相当し、その一部が高周波信号の伝送に用いられる。そして、接続部１９１と壁部１６との配置関係は、上記各実施形態における接続部１５と壁部１６との配置関係と同様とされる。すなわち、接続部１９１のうち高周波信号の伝送に用いられるものは、壁部１６によって部分的に囲まれることで、アンダーフィル２から露出する。
【０１３４】
なお、シリコンチップ１８とインターポーザ基板１９との間には、アンダーフィル２と同じまたは別の図示しない充填材が配置されていてもよい。上記各実施形態において、半導体チップ１が上記の構造とされた場合であっても、上記各実施形態と同様の効果が得られる。
【符号の説明】
【０１３５】
１      半導体チップ
１５１  高周波用接続部
１６    壁部
２      アンダーフィル
３      基板
３１    ランド
３２    ソルダーレジスト層
３３    高周波用配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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