(57)【要約】【課題】シナリオに基づいてアクセスされる半導体メモリ装置において、リフレッシュ効率を高められる半導体メモリ装置及びメモリシステム、並びにそのリフレッシュ方法を提供する。【解決手段】本発明による半導体メモリ装置は、データを格納する複数のＤＲＡＭセルを包含するセルアレイと、外部から提供されるアクセスシナリオ情報により、前記複数のＤＲＡＭセルをリフレッシュするためのリフレッシュ制御ロジックと、を有し、前記リフレッシュ制御ロジックは、前記アクセスシナリオ情報及び前記複数のＤＲＡＭセルのリテンション特性を参照して、前記複数のＤＲＡＭセルのリフレッシュ時間を決定し、前記決定された時間により前記複数のＤＲＡＭセルをリフレッシュする。【選択図】  図４
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【特許請求の範囲】
【請求項１】
データを格納する複数のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを包含するセルアレイと、
外部から提供されるアクセスシナリオ情報により、前記複数のＤＲＡＭセルをリフレッシュするためのリフレッシュ制御ロジックと、を有し、
前記リフレッシュ制御ロジックは、前記アクセスシナリオ情報及び前記複数のＤＲＡＭセルのリテンション特性を参照して、前記複数のＤＲＡＭセルのリフレッシュ時間を決定し、前記決定された時間により前記複数のＤＲＡＭセルをリフレッシュすることを特徴とする半導体メモリ装置。
【請求項２】
前記アクセスシナリオ情報は、前記複数のＤＲＡＭセルに、前記データが維持されるデータリテンション時間と、
前記データリテンション時間の間、前記複数のＤＲＡＭセルへのアクセスが遮断される少なくとも一つの非動作区間に対応する総リフレッシュ時間と、の情報を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記リフレッシュ制御ロジックは、前記総リフレッシュ時間を前記セルアレイの行の数で割って前記リフレッシュ時間を計算することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記リフレッシュ制御ロジックは、前記総リフレッシュ時間が、前記複数のＤＲＡＭセルをリフレッシュするのに短い場合、外部へリフレッシュ不可情報をモードレジスタリード（ＭＲＲ）方式で出力することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記リフレッシュ制御ロジックは、前記総リフレッシュ時間を格納するためのリフレッシュ時間レジスタと、
フェイルビット数により調整可能なリフレッシュ時間を格納するフェイルビットモードレジスタを含むリフレッシュモードレジスタと、を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記リフレッシュ制御ロジックは、前記リフレッシュモードレジスタから前記総リフレッシュ時間又は前記フェイルビット数を参照して、リフレッシュクロックの周波数を調整するリフレッシュクロックコントローラをさらに含むことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記リフレッシュ制御ロジックは、前記外部から提供され、前記少なくとも一つの非動作区間で活性化されるリフレッシュイネーブル信号に応答して、前記複数のＤＲＡＭセルをリフレッシュすることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記複数のＤＲＡＭセルの駆動温度をセンシングして、前記リフレッシュ制御ロジックに提供する温度センサをさらに有し、
前記リフレッシュ制御ロジックは、前記駆動温度に応じて前記リフレッシュ時間を調整することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記外部からの命令語をデコーディング（ｄｅｃｏｄｉｎｇ）して制御信号を生成する命令語デコーダをさらに有し、
前記命令語デコーダは、リフレッシュ命令語を実行するモードを有しないことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記リフレッシュ制御ロジックは、リフレッシュモードレジスタを含み、
前記アクセスシナリオ情報は、前記リフレッシュモードレジスタにレジスタライト方式で入力されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
アクセスシナリオによりバッファーにデータリテンション時間の間、データを記録して読み出す（ｒｅａｄ）ホストと、
前記バッファーに提供され、前記アクセスシナリオの時間情報が提供されて、前記データリテンション時間の間、前記ホストがアクセスを中止する非動作区間において、前記データが記録されたメモリ領域をセルフリフレッシュする前記バッファーとして動作するＤＲＡＭと、を有し、
前記ホストは、前記時間情報とリフレッシュイネーブル信号を使用して、前記ＤＲＡＭのセルフリフレッシュ動作を制御することを特徴とするメモリシステム。
【請求項１２】
前記ホストは、前記ＤＲＡＭをフレームバッファーに使用するイメージ処理装置であることを特徴とする請求項１１に記載のメモリシステム。
【請求項１３】
前記ＤＲＡＭは、前記アクセスシナリオの時間情報、前記ＤＲＡＭの駆動温度、及び前記ＤＲＡＭの許容可能なフェイルビットの数の内の少なくとも一つを用いて、前記メモリ領域の各行のリフレッシュ時間を計算するリフレッシュ制御ロジックを含むことを特徴とする請求項１１に記載のメモリシステム。
【請求項１４】
前記ＤＲＡＭは、前記アクセスシナリオによりアクセスされる第１メモリ領域と、前記アクセスシナリオとは関係なしにランダムアクセスが可能な第２メモリ領域と、を含むことを特徴とする請求項１１に記載のメモリシステム。
【請求項１５】
前記ホストは、アクセス領域情報を提供して、前記ＤＲＡＭが、前記第１メモリ領域又は前記第２メモリ領域のリフレッシュモードを選択するように制御することを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
前記第２メモリ領域のリフレッシュ動作は、前記ホストにより提供される命令語に応じて実行されるオートリフレッシュ動作であることを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
アクセスシナリオに基づいてデータが書き込まれ読み出される半導体メモリ装置のリフレッシュ方法において、
外部から前記アクセスシナリオによるデータリテンション時間、及び前記データリテンション時間に含まれる非動作区間の長さを受信するステップと、
前記非動作区間の前記長さとメモリセルの特性パラメータを使用して、前記データが書き込まれたメモリ領域のリフレッシュ時間を計算するステップと、
前記計算されたリフレッシュ時間により、前記非動作区間の間、前記メモリ領域をリフレッシュするステップと、を有することを特徴とする半導体メモリ装置のリフレッシュ方法。
【請求項１８】
前記リフレッシュ時間を計算するステップにおいて、前記半導体メモリ装置に含まれるエラー訂正ブロックの訂正可能なエラービット数を参照して前記リフレッシュ時間が決定されることを特徴とする請求項１７に記載の半導体メモリ装置のリフレッシュ方法。
【請求項１９】
前記リフレッシュ時間を計算するステップにおいて、前記半導体メモリ装置の動作温度を参照して前記リフレッシュ時間が決定されることを特徴とする請求項１７に記載の半導体メモリ装置のリフレッシュ方法。
【請求項２０】
前記メモリ領域をリフレッシュするステップにおいて、前記半導体メモリ装置は、リフレッシュ命令無しで前記非動作区間の間、活性化されるリフレッシュイネーブル信号に応答して前記メモリ領域をリフレッシュすることを特徴とする請求項１７に記載のリフレッシュ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、規定されたシナリオ範囲において作動する半導体メモリ装置及びメモリシステム並びにそのリフレッシュ方法に関する。
【背景技術】
【０００２】
ユーザーの高性能要求によって、多様な電子システムに使用される半導体メモリ装置の容量及び速度は飛躍的に増加している。
特に、揮発性メモリ装置の代表的な例としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が挙げられる。
ＤＲＡＭは、セルキャパシタ（Ｃｅｌｌ  Ｃａｐａｃｉｔｏｒ）に充電される電荷（Ｃｈａｒｇｅ）の形態でデータを格納する。
セルキャパシタに格納された電荷は、時間経過に伴ってリーク（ｌｅａｋ）するため、ＤＲＡＭ（ＤＲＡＭ）は、有限データ保有（Ｆｉｎｉｔｅ  Ｄａｔａ  Ｒｅｔｅｎｔｉｏｎ）特性を有する。
【０００３】
有限データ保有特性により、ＤＲＡＭにおいては、格納されたデータを維持するためにリフレッシュ（Ｒｅｆｒｅｓｈ）動作を実行する。
即ち、ＤＲＡＭは、リフレッシュ動作を通じてセルキャパシタに格納されたデータを維持できる。
従って、ＤＲＡＭにアクセスするホストは、ＤＲＡＭが周期的に又は必要時にリフレッシュを実行するように管理し、制御しなければならない。
ＤＲＡＭは、ホストから提供されるリフレッシュ命令に応じて与えられた周期でメモリセルをリフレッシュする。
リフレッシュを制御するためにホストのシステム複雑度が増加する。
ＤＲＡＭも外部命令語をデコーディングしてリフレッシュを実行するためには、命令語デコーダやタイマーのような構成を備えなければならない。
【０００４】
特定システムにおいては、ＤＲＡＭにランダムにアクセスすることではなく、与えられたシナリオに基づいて定められた時間に、ＤＲＡＭにデータを読み出し及び書き込みするアクセス方式を使用している。
例えば、ＤＲＡＭがイメージデータを一時格納するフレームバッファーで使用される場合、イメージ処理プロセッサは、ランダムにＤＲＡＭにアクセスするのではなく、定められたシナリオに基づいて規則的にＤＲＡＭにアクセスする。
【０００５】
シナリオに基づいてＤＲＡＭにアクセスする場合、ＤＲＡＭは、追加的な外部のリフレッシュ命令語無しに、リフレッシュ可能な時点でリフレッシュ動作を実行できる。
このようなシナリオに基づいてアクセスされるＤＲＡＭの場合、リフレッシュ動作の効率性を高めてシステムの単純化及び低電力化を具現でき、そのような開発が課題となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７３２７６２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記従来の半導体メモリ装置における課題に鑑みてなされたものであって、本発明の目的は、シナリオに基づいてアクセスされる半導体メモリ装置において、リフレッシュ効率を高められる半導体メモリ装置及びメモリシステム、並びにそのリフレッシュ方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明による半導体メモリ装置は、データを格納する複数のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを包含するセルアレイと、外部から提供されるアクセスシナリオ情報により、前記複数のＤＲＡＭセルをリフレッシュするためのリフレッシュ制御ロジックと、を有し、前記リフレッシュ制御ロジックは、前記アクセスシナリオ情報及び前記複数のＤＲＡＭセルのリテンション特性を参照して、前記複数のＤＲＡＭセルのリフレッシュ時間を決定し、前記決定された時間により前記複数のＤＲＡＭセルをリフレッシュすることを特徴とする。
【０００９】
上記目的を達成するためになされた本発明によるメモリシステムは、アクセスシナリオによりバッファーにデータリテンション時間の間、データを記録して読み出す（ｒｅａｄ）ホストと、前記バッファーに提供され、前記アクセスシナリオの時間情報が提供されて、前記データリテンション時間の間、前記ホストがアクセスを中止する非動作区間において、前記データが記録されたメモリ領域をセルフリフレッシュする前記バッファーとして動作するＤＲＡＭと、を有し、前記ホストは、前記時間情報とリフレッシュイネーブル信号を使用して、前記ＤＲＡＭのセルフリフレッシュ動作を制御することを特徴とする。
【００１０】
上記目的を達成するためになされた本発明による半導体メモリ装置のリフレッシュ方法は、アクセスシナリオに基づいてデータが書き込まれ読み出される半導体メモリ装置のリフレッシュ方法において、外部から前記アクセスシナリオによるデータリテンション時間、及び前記データリテンション時間に含まれる非動作区間の長さを受信するステップと、前記非動作区間の前記長さとメモリセルの特性パラメータを使用して、前記データが書き込まれたメモリ領域のリフレッシュ時間を計算するステップと、前記計算されたリフレッシュ時間により、前記非動作区間の間、前記メモリ領域をリフレッシュするステップと、を有することを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体メモリ装置及びメモリシステム、並びにそのリフレッシュ方法によれば、シナリオに基づいてアクセスされる半導体メモリ装置のリフレッシュ効率を高められ、リフレッシュ動作にかかる費用の節減が可能である、という効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態によるメモリシステムの構成を簡略に示すブロック図である。
【図２】ホストがシナリオに基づいてＤＲＡＭにアクセスする方式を例示的に説明するための図である。
【図３】図１のホストの概略的な構成例を示すブロック図である。
【図４】図４は、本発明の一実施形態によるシナリオに基づくリフレッシュ動作を実行するＤＲＡＭの概略的な構成を示すブロック図である。
【図５】図４のリフレッシュ制御ロジックの例示的な構成を簡略に示すブロック図である。
【図６Ａ】図５に示したリフレッシュモードレジスタの例示的な構成を示す表である。
【図６Ｂ】図５に示したリフレッシュモードレジスタの例示的な構成を示す表である。
【図７】図４のリフレッシュ制御ロジックの動作を説明するためのフローチャートである。
【図８】本発明のメモリシステムにおいてホストとＤＲＡＭとの間の相互作用を例示的に説明するためのフローチャートである。
【図９】本発明の他の実施形態による、シナリオに基づくリフレッシュ動作を実行するＤＲＡＭの概略的な構成を示すブロック図である。
【図１０】図９のリフレッシュ制御ロジックの概略的な構成の一例を示すブロック図である。
【図１１】図９のリフレッシュ制御ロジックの概略的な構成の他の例を示すブロック図である。
【図１２】図９のリフレッシュ制御ロジックの概略的な構成のさらに他の例を示すブロック図である。
【図１３】本発明の他の実施形態によるメモリシステムの概略的な構成を示すブロック図である。
【図１４】図１３のＤＲＡＭの概略的な構成の一例を示すブロック図である。
【図１５】図１４のリフレッシュ制御ロジックの動作を説明するためのフローチャートである。
【図１６】本発明の半導体メモリ装置を含む携帯用端末機の概略的な構成を例示的に示すブロック図である。
【発明を実施するための形態】
【００１３】
次に、本発明に係る半導体メモリ装置及びメモリシステム、並びにそのリフレッシュ方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１４】
一般的な説明及び以下の詳細な説明は全て例示的であるというのが理解されるべきであり、請求された発明に対する付加的な説明を提供している。
参照符号が本発明の好ましい実施形態に詳細に表示しており、それの例が参照図面に表示されている。
どのような可能な場合にも、同一の参照番号が同一の又は類似した部分を参照するため説明及び図面に使用される。
【００１５】
以下では、同期式ＤＲＡＭ（ＳＤＲＡＭ）が、本発明の特徴及び機能を説明するための半導体装置の例として使用する。
しかしながら、この技術分野における精通した者は、ここに記載された内容に沿って、本発明の他の利点及び性能を容易に理解できるはずである。
本発明は、他の実施形態を通じてまた、具現されたり適用されたりすることができるはずである。
更に、詳細な説明は、本発明の範囲、技術的思想、そして他の目的から逸脱せずにその観点及び応用により修正したり変更することができる。
【００１６】
図１は、本発明の一実施形態によるメモリシステムの構成を簡略に示すブロック図である。
図１を参照すると、本発明の一実施形態によるメモリシステムは、ホスト１０とＤＲＡＭ１００を含む。
【００１７】
ホスト１０は、ＤＲＡＭ１００をバッファー、ワーキングメモリ、又はメインメモリの用途に使用できる。
特に、ホスト１０は、シナリオに基づいてＤＲＡＭ１００にアクセスする。
例えば、ホスト１０は、固定された容量のデータを書き込み、格納されたデータを定められた時間の間だけ維持する方式でＤＲＡＭ１００にアクセスする。
即ち、ホスト１０は、ＤＲＡＭ１００をシナリオに基づくバッファーメモリ（Ｂｕｆｆｅｒ  ｍｅｍｏｒｙ）に使用できる。
モバイルフォン、デジタルＴＶ用アプリケーションプロセッサ（ＡＰ）、ＦＲＣ（Ｆｒａｍｅ  Ｒａｔｅ  Ｃｏｎｔｒｏｌ）用装置などのようなシステムに使用されるフレームバッファー（ｆｒａｍｅ  ｂｕｆｆｅｒ）は、このようなシナリオに基づくアクセス方式により制御される。
【００１８】
ホスト１０は、内部的にＤＲＡＭ１００にアクセスするための、固定されたＤＲＡＭアクセスシナリオ１５を含み得る。
ホスト１０のＤＲＡＭ１００へのアクセスは、ＤＲＡＭアクセスシナリオ１５の規則により行われるはずである。
ホスト１０は、ＤＲＡＭアクセスシナリオ１５に基づいたＤＲＡＭ１００に、アクセスシナリオ情報（Ａｃｃｅｓｓ  Ｓｃｅｎａｒｉｏ  Ｉｎｆｏｒｍａｔｉｏｎ：以下、ＡＳＩ）をＤＲＡＭ１００に伝達する。
アクセスシナリオ情報（ＡＳＩ）は、多様なメッセージ方式で提供することができるが、モードレジスタライト（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｗｒｉｔｅ：ＭＲＷ）の形態でＤＲＡＭ１００に伝達することができる。
【００１９】
ＤＲＡＭ１００は、ホスト１０から提供されたアクセスシナリオ情報（ＡＳＩ）により、セルアレイ１１０のリフレッシュ動作（Ｒｅｆｒｅｓｈ  ｏｐｅｒａｔｉｏｎ）を実行する。
アクセスシナリオ情報（ＡＳＩ）が書き込まれたモードレジスタ（図示せず）を参照して、ＤＲＡＭ１００のリフレッシュ制御ロジック１７０は、セルアレイ１１０をリフレッシュするための最適のリフレッシュ時間を計算する。
リフレッシュ時間は、複数の行がリフレッシュされる時間の間隔を意味する。
リフレッシュ制御ロジック１７０は、リフレッシュが可能な時間区間で計算された最適のリフレッシュ時間によりメモリセルのリフレッシュを実行する。
【００２０】
図２は、ホストがシナリオに基づいてＤＲＡＭにアクセスする方式を例示的に説明するための図である。
図２を参照すると、ホスト１０は、ＤＲＡＭ１００にＴ２時間までデータを書き込み、以後、Ｔ３時間まで書き込まれたデータを読み出す。
ＤＲＡＭ１００が、イメージ処理装置のフレームバッファーのような方式で駆動する時、このようなアクセスシナリオによりデータの入出力が実行され得る。
【００２１】
先ず、ホスト１０は、ＤＲＡＭ１００にＴ２時間までデータを書き込む。
例えば、センシングされたイメージデータがＴ２時間の間、ＤＲＡＭ１００に書き込まれる。
この時、書き込み（ライト）動作におけるＤＲＡＭ１００の帯域幅（ＢＷ２）は、リード区間における帯域幅（ＢＷ１）より大きいことがわかる。
書き込みが完了すると、Ｔ３時間までイメージデータの処理のため、イメージ処理プロセッサ（ＩＳＰ）のような装置において、ＤＲＡＭ１００に書き込まれたデータを読み出す。
従って、Ｔ３時間までは、ＤＲＡＭ１００に書き込まれたデータは維持されなければならない。
従って、一つのフレームデータをバッファリングしなければならないＴ０時間からＴ３時間までは、ＤＲＡＭリフレッシュ動作が実行されなければならない。
書き込まれたデータ単位が、ＤＲＡＭに維持されなければならないＴ０時間からＴ３時間をデータリテンション時間（ｔＲＥＴＮ）と称することにする。
【００２２】
書き込み（ライト）区間（Ｔ０〜Ｔ２）の一部区間（Ｔ０〜Ｔ１）におけるホスト１０が、ＤＲＡＭ１００にデータを書き込む様相を下段に詳細に示す。
書き込み区間（Ｔ０〜ｔ１）において、実質的にデータがＤＲＡＭ１００に供給され、ＤＲＡＭ１００のメモリセルにデータが格納される。
続いて、ホスト１０がＤＲＡＭアクセスではない、他の処理動作を実行するために提供される非動作区間（ＮＯＰ、ｔ１〜ｔ２）が続く。
そして、再書き込み（リライト）区間（ｔ２〜ｔ３）において、ホスト１０は、ＤＲＡＭ１００にデータを書き込む。
続いて、非動作区間（ＮＯＰ、ｔ３〜ｔ３）の間、データの書き込みが中止された後、ｔ４時点においてデータの書き込みは再開される。
【００２３】
ここで、ＤＲＡＭ１００にデータが書き込まれる書き込み区間のサイズ（ΔＴＷ）のサイズと非動作区間（ΔＴＮ）は、固定的な値で提供される。
即ち、一定の期間の間にデータを書き込み、一定の期間の間にデータの書き込みが中止される。
このような非動作区間は、書き込み動作においても同一に提供される。
【００２４】
ホスト１０は、一つのデータ単位（例えば、一つのイメージフレームやブロックデータ）をＤＲＡＭ１００に書き込んだ後、維持されなければならないデータリテンション時間（ｔＲＥＴＮ）の長さ情報を有している。
なお、ホスト１０は、書き込み動作又は読み出し動作が中止される非動作区間（ＮＯＰ）の長さ情報も有している。
このような情報は、アクセスシナリオ情報（ＡＳＩ）としてＤＲＡＭ１００に提供することができる。
ＤＲＡＭ１００は、アクセスシナリオ情報（ＡＳＩ）を使用して、データリテンション時間（ｔＲＥＴＮ）内にリフレッシュが可能であるか否か、リフレッシュ時間などを計算する。
【００２５】
図３は、図１のホストの概略的な構成例を示すブロック図である。
図３を参照すると、ホスト１０は、イメージをセンシングして処理するイメージ処理システムとして提供される。
ホスト１０は、イメージセンサー１６、イメージ信号プロセッサ１７、そしてＤＲＡＭコントローラ１８を含む。
【００２６】
イメージセンサ１６は、アクティブピクセルセンサ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ：ＡＰＳ）アレイ１１、行デコーダ１２、相関二重サンプラー１３、アナログ−デジタルコンバーター１４、そしてタイミングコントローラ１９を含む。
アクティブピクセルセンサアレイ１１は、２次元的に配列された複数のピクセルを含む。
それぞれのピクセルは、光信号を電気的信号に変換する。
アクティブピクセルセンサアレイ１１は、駆動信号に応答してそれぞれのピクセルによりセンシングされた電気的信号を、複数のコラムラインを介して相関二重サンプラー１３に提供する。
【００２７】
行デコーダ１２は、タイミングコントローラ１９の制御によりアクティブピクセルセンサアレイ１１のいずれかの行を選択できる。
相関二重サンプラー１３は、タイミングコントローラ１９の制御により、サンプリングされたコラムそれぞれの基準信号（ＲＥＦ）／映像信号（ＩＭＧ）を、複数のコラム単位でアナログ−デジタルコンバーター１４に伝達する。
アナログ−デジタルコンバーター１４は、相関二重サンプラー１３から出力される、それぞれのコラムについての相関二重サンプリング信号（ＲＥＦ／ＩＭＧ）をデジタル信号に変換して出力する。
【００２８】
イメージ信号プロセッサ１７は、イメージセンサ１６で生成されたイメージデータを処理する。
イメージ信号プロセッサ１７は、イメージセンサ１６から出力された未加工データ（Ｒａｗ  Ｄａｔａ）形態のイメージデータを処理する。
イメージ信号プロセッサ１７は、レンズなどの光学系補正処理やイメージセンサの偏差で発生する欠陥補正などのような画素単位の処理を実行する。
イメージ信号プロセッサ１７は、イメージセンサ１６に含まれるＩＰ形態で構成することもできるはずである。
【００２９】
ＤＲＡＭコントローラ１８は、イメージセンサ１６から出力されるイメージデータをＤＲＡＭ１００に書き込み、ＤＲＡＭ１００に格納されたデータを読み出してイメージ信号プロセッサ１７に提供する。
例えば、ＤＲＡＭコントローラ１８は、フレーム単位のイメージデータ（Ｉｍａｇｅ  ｄａｔａ）をＤＲＡＭ１００に格納した後に、再びイメージ信号プロセッサ１７に伝達する。
このようなイメージデータの格納と読み出し動作は、図２の説明のようにシナリオに基づいて実行される。
即ち、一つのフレームについての書き込み（ライト）と読み出し（リード）は、定められた時間の間に実行される。
【００３０】
ＤＲＡＭコントローラ１８は、このようなシナリオに基づくアクセスのため、ＤＲＡＭ１００にアクセスシナリオ情報（ＡＳＩ）を提供する。
すると、ＤＲＡＭ１００は、アクセスシナリオ情報（ＡＳＩ）によりリフレッシュ動作を実行する。
仮に、アクセスシナリオ情報（ＡＳＩ）だけでＤＲＡＭ１００内部でリフレッシュ周期を決定しにくい場合、このような状態をモードレジスタリード（ＭＲＲ）情報でＤＲＡＭコントローラ１８に提供される。
ＤＲＡＭコントローラ１８は、ＤＲＡＭ１００のリフレッシュをイネーブルするリフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）を、ＤＲＡＭ１００に提供することもできる。
リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）は、例えば、ＤＲＡＭ１００へのアクセスが存在しない非動作区間（ＮＯＰ）にて活性化され得る。
【００３１】
図４は、本発明の一実施形態によるシナリオに基づくリフレッシュ動作を実行するＤＲＡＭの概略的な構成を示すブロック図である。
図４を参照すると、ＤＲＡＭ１００は、セルアレイ１１０、行デコーダ１２０、アドレスバッファー１３０、列デコーダ１４０、感知増幅器１５０、データバッファー１６０、リフレッシュ制御ロジック１７０、命令語デコーダ１８０、そしてモードレジスタセット１９０を含む。
【００３２】
セルアレイ１１０は、複数のメモリセル（ＭＣｓ）が、それぞれワードライン（ＷＬ）とビットライン（ＢＬ）に接続されて、行方向と列方向に配列される。
それぞれのメモリセルは、セルキャパシタ（Ｃｅｌｌ  Ｃａｐａｃｉｔｏｒ）とアクセストランジスタ（Ａｃｃｅｓｓ  Ｔｒａｎｓｉｓｔｏｒ）とで構成され得る。
アクセストランジスタのゲートは、行方向に配列されたワードライン（ＷＬ）の中のいずれかに接続される。
アクセストランジスタの一端は、列方向に配列されているビットライン（ＢＬ）或いは相補ビットライン（ＢＬＢ）に接続される。
アクセストランジスタの他端は、セルキャパシタに接続される。
【００３３】
行デコーダ１２０は、入力されるアドレス（ＡＤＤ）に応答して、アクセスされるメモリセルのワードラインを選択する。
行デコーダ１２０は、入力されるアドレス（ＡＤＤ）をデコーディングして、該当ワードラインをイネーブル（Ｅｎａｂｌｅ）する。
なお、行デコーダ１２０は、セルフリフレッシュ動作モードにおいては、アドレスカウンター（図示せず）から発生される行アドレスをデコーディングして、該当ワードラインをイネーブルする。
列デコーダ１４０は、データが入力或いは出力されるメモリセルのビットラインを選択する。
【００３４】
アドレスバッファー１３０は、外部から入力されるアドレス（ＡＤＤ）を一時格納する。
アドレスバッファー１３０は、格納されたアドレスを行デコーダ１２０又は列デコーダ１４０に供給する。
アドレスバッファー１３０により、外部シグナリング方式のアドレス（ＡＤＤ）をＤＲＡＭ（半導体メモリ装置）１００の内部のシグナリン方式に変換することができる。
【００３５】
感知増幅器１５０は、選択されたビットラインで選択されたメモリセルにデータを書き込んだり、予め書き込まれたデータをセンシングしたりする。
感知増幅器１５０は、メモリセルに格納されたデータをビットラインを介してセンシングして出力する。
なお、感知増幅器１５０は、入力されるデータを選択されたメモリセルに格納するための構成をさらに含み得る。
感知増幅器１５０は、リフレッシュ動作時、メモリセルに格納されたデータを再書き込みする。
感知増幅器１５０は、本発明のリフレッシュ制御ロジック１７０の制御により、選択されたメモリセルについてのリフレッシュ動作を実行する。
即ち、感知増幅器１５０は、リフレッシュのために選択されたメモリセルのデータを増幅して再書き込みを行う。
このようなリフレッシュ動作のために感知増幅器１５０は図に示していないが、ビットライン（ＢＬ、ＢＬＢ）中に低電位のビットラインを放電するＮ感知増幅器（ＮＳＡ）と、ビットライン（ＢＬ、ＢＬＢ）中に高電位のビットラインを充電するＰ感知増幅器（ＰＳＡ）と、を含み得る。
【００３６】
リフレッシュ制御ロジック１７０は、ホスト１０から提供されるアクセスシナリオ情報（ＡＳＩ）を使用してセルアレイ１１０のリフレッシュ動作を実行する。
リフレッシュ制御ロジック１７０は、命令語デコーダ１８０からの制御無しにＤＲＡＭ１００のリフレッシュ動作を実行する。
リフレッシュ制御ロジック１７０は、アクセスシナリオ情報（ＡＳＩＩ）からホスト１０のアクセスシナリオで規定されたデータリテンション時間（ｔＲＥＴＮ）を認識できる。
そして、リフレッシュ制御ロジック１７０は、アクセスシナリオ情報（ＡＳＩ）からデータリテンション時間（ｔＲＥＴＮ）内に存在する非動作区間（ΔＴＮ）の長さと数を把握して、全体非動作区間の長さを計算する。
すると、全てのワードラインが、リフレッシュされるためのワードライン別のリフレッシュ時間（ｔＲＣ）を決定することができる。
そして、決定された値を用いてリフレッシュクロック（Ｒｅｆ＿ＣＬＫ）の周波数を決定する。
【００３７】
リフレッシュ制御ロジック１７０は、行の数とセルの特性を参照して、一つの行がリフレッシュされる最適のリフレッシュ時間（ｔＲＣ＿ｏｐｔ）を決定する。
そして、リフレッシュ制御ロジック１７０は、決定された最適のリフレッシュ時間（ｔＲＣ＿ｏｐｔ）により、非動作区間においてリフレッシュを実行する。
即ち、リフレッシュ制御ロジック１７０は、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化される区間において決定された最適のリフレッシュ時間（ｔＲＣ＿ｏｐｔ）により、メモリセルをリフレッシュする。
仮に、ホスト１０から提供されるアクセスシナリオ情報（ＡＳＩ）でリフレッシュ可能な時間が、全ての行をリフレッシュするのに不足する場合、リフレッシュ制御ロジック１７０は、外部にリフレッシュを実行する時間が不足することをモードレジスタリード（ＭＲＲ）方式で伝達する。
【００３８】
命令語デコーダ１８０は、外部から印加される信号（／ＲＡＣ、／ＣＡＳ、／ＷＥ）を参照して入力された命令語を判定する。
命令語デコーダ１８０は、外部から提供される命令語に応答して、データをセルアレイ１１０に書き込んだり読み出したりする。
なお、命令語デコーダ１８０は、外部から提供される命令語とアドレスにより、モードレジスタセット１９０にデータを書き込む。
しかしながら、本発明の命令語デコーダ１８０は、オートリフレッシュ命令を認識して、リフレッシュ動作を指示するデコーディング部分は備えられない。
一般的に、オートリフレッシュ動作（Ａｕｔｏ  Ｒｅｆｒｅｓｈ  Ｏｐｅｒａｔｉｏｎ）は、制御信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ）の組み合わせを通じて入力される。
すると、命令語デコーダ１８０によりリフレッシュ動作が判定され、リフレッシュ命令がリフレッシュ制御ロジック１７０に提供されなければならない。
しかしながら、本発明の命令語デコーダ１８０は、このようなオートリフレッシュ命令を、デコーディングしたり実行したりする構成や機能を含む必要がない。
シナリオに基づくセルフリフレッシュが、リフレッシュ制御ロジック１７０により実行されるためである。
【００３９】
上述した本発明の一実施形態によるＤＲＡＭ１００は、外部から提供されるアクセスシナリオ情報（ＡＳＩ）を用いて選択されたメモリ領域の各行をリフレッシュするためのリフレッシュ時間（ｔＲＣ）を決定できる。
そして、決定されたリフレッシュ時間に応じて、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化される非動作区間の間、リフレッシュ動作を実行できる。
従って、本発明のＤＲＡＭ１００において、命令語に基づくオートリフレッシュ動作のための構成や機能は備えられる必要がない。
【００４０】
図５は、図４のリフレッシュ制御ロジックの例示的な構成を簡略に示すブロック図である。
図５を参照すると、リフレッシュ制御ロジック１７０は、リフレッシュモードレジスタ１７１、リフレッシュクロックコントローラ１７３、そして、リフレッシュクロック（Ｒｅｆ＿ＣＬＫ）を生成するオシレータ（ｏｓｃｉｌｌａｔｏｒ）１７５を含む。
【００４１】
リフレッシュモードレジスタ１７１は、リフレッシュタイムレジスタ１７２とフェイルビットモードレジスタ１７４と、を含む。
リフレッシュタイムレジスタ１７２は、アクセスシナリオ情報（ＡＳＩ）に含まれるセルフリフレッシュ動作の実行が可能な総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を格納する。
例えば、データリテンション時間（ｔＲＥＴＮ）に含まれる非動作区間の総長さ情報が、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）であり得る。
【００４２】
フェイルビットモードレジスタ１７４は、許容されるフェイルビット数（ｎＦＢ）によるセルのリフレッシュ周期（ｔＲＥＦ）を提供するためのレジスタである。
即ち、ＤＲＡＭ１００の内部に備えられるエラー訂正ブロック（ＥＣＣ）の訂正能力により、各行についてのリフレッシュ周期を提供することができる。
仮に、エラー訂正能力が相対的に大きい場合、各行についてのリフレッシュ周期は増加する。
結果的に、許容されるフェイルビットの数を参照すると、各行に実行されるリフレッシュの回数を減らすことができる。
【００４３】
リフレッシュクロックコントローラ１７３は、リフレッシュモードレジスタ１７１から提供される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）又はフェイルビット数（ｎＦＢ）を参照して、各行がリフレッシュされる時間（ｔＲＣ）を決定する。
即ち、行全体のリフレッシュ回数と周期が決定されると、リフレッシュクロックコントローラ１７３は、オシレータ１７５から提供されるリフレッシュクロック（Ｒｅｆ＿ＣＬＫ）の周波数を調整する。
従って、リフレッシュクロックコントローラ１７３は、最適のリフレッシュ動作のための、調整されたリフレッシュクロック（Ｒｅｆ＿ＣＬＫ’）を生成できる。
【００４４】
図６Ａ及び図６Ｂは、図５に示したリフレッシュモードレジスタの例示的な構成を示す表である。
図６Ａは、リフレッシュタイムレジスタ１７２を、そして図６Ｂは、フェイルビットモードレジスタ１７４を例示的に示す。
【００４５】
図６Ａを参照すると、リフレッシュタイムレジスタ１７２には、ホスト１０から提供される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）に対応するレジスタ値が格納される。
例えば、ホスト１０は、非動作区間（ＮＯＰ）の総長さに対応する総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）が８ｍｓ以上で２５６ｍｓより短い場合、リフレッシュタイムレジスタ１７２に「００」を書き込む。
ホスト１０は、非動作区間（ＮＯＰ）の総長さに対応する総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）が４ｍｓ以上で８ｍｓより短い場合、リフレッシュタイムレジスタ１７２に「０１」を書き込む。
そして、ホスト１０は、非動作区間（ＮＯＰ）の総長さに対応する総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）が２ｍｓ以上で４ｍｓより短い場合、リフレッシュタイムレジスタ１７２に「１０」を書き込む。
しかし、ホスト１０は、非動作区間の総長さに対応する総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）が２ｍｓより短い場合、リフレッシュタイムレジスタ１７２にデータを書き込まない可能性がある。
この場合、もう一つの方式のリフレッシュ動作が実行され得る。
【００４６】
図６Ｂは、フェイルビットモードレジスタ１７４である。
フェイルビットモードレジスタ１７４は、許容可能なフェイルビットの数（ｎＦＢ）によるリフレッシュ周期（ｔＲＥＦ）を示す。
仮に、フェイルビットが発生してはならない場合、セルのリフレッシュ周期（ｔＲＥＦ）は３２ｍｓを示し、ホスト１０は、フェイルビットモードレジスタ１７４に「００」を書き込む。
しかし、１０ビット以下のフェイルビットが許容される場合であれば、リフレッシュ周期（ｔＲＥＦ）は１２８ｍｓに設定することができ、フェイルビットモードレジスタ１７４に「０１」を書き込む。
【００４７】
しかし、この場合のＤＲＡＭ１００は、エラー訂正ブロック（ＥＣＣ）を使用するセルフリフレッシュを実行しなければならない。
仮に、許容可能なエラービットの数が、１１ビットより大きくて１００ビット以下の場合であれば、リフレッシュ周期（ｔＲＥＦ）は２５６ｍｓに設定され、フェイルビットモードレジスタ１７４に「１０」を書き込む。
しかし、ＤＲＡＭ１００の内部的には、セルフリフレッシュが実行されなければならない。
なお、許容可能なエラービットの数が１００以上の場合であれば、リフレッシュ周期（ｔＲＥＦ）は２５６ｍｓ以上に設定することができ、フェイルビットモードレジスタ１７４に「１１」を書き込む。
【００４８】
図７は、図４のリフレッシュ制御ロジックの動作を説明するためのフローチャートである。
図７を参照すると、リフレッシュ制御ロジック１７０は、ホスト１０から提供されるアクセスシナリオ情報（ＡＳＩ）を使用して、セルフリフレッシュのためのリフレッシュ時間（ｔＲＣ）を求めることができる。
【００４９】
ステップＳ１１０において、リフレッシュ制御ロジック１７０は、ホスト１０からアクセスシナリオ情報（ＡＳＩ）を受信したか否かのモニタリングを行う。
このようなアクセスシナリオ情報（ＡＳＩ）のモニタリング動作は、ＤＲＡＭ１００のブーティング（Ｂｏｏｔｉｎｇ）やメモリシステムのブーティング、又は初期化動作時に始めることができる。
ホスト１０からのアクセスシナリオ情報（ＡＳＩ）が受信されなかったと判定されると（「いいえ」方向）、リフレッシュ制御ロジック１７０は、アクセスシナリオ情報（ＡＳＩ）についてのモニタリング動作を持続する。
一方、ホスト１０からのアクセスシナリオ情報（ＡＳＩ）を受信したと判定されると（「はい」方向）、手順はステップＳ１２０に移動する。
【００５０】
ステップＳ１２０において、リフレッシュ制御ロジック１７０は、ホスト１０から提供されたアクセスシナリオ情報（ＡＳＩ）を参照して、メモリセル又は各行をリフレッシュするためのリフレッシュ時間（ｔＲＣ）を計算する。
例えば、アクセスシナリオ情報（ＡＳＩ）を通じて確認される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を行の数で割ると、各行を全て最小１回リフレッシュできるリフレッシュ時間（ｔＲＣ）が計算される。
【００５１】
ステップＳ１３０において、リフレッシュ時間（ｔＲＣ）と基準時間（Ｒｅｆｅｒｅｎｃｅ  ｔｉｍｅ）とを比較する。
リフレッシュ時間（Ｒｅｆｅｒｅｎｃｅ  ｔｉｍｅ）が基準時間（Ｒｅｆｅｒｅｎｃｅ  ｔｉｍｅ）より長い場合（「はい」方向）、ＤＲＡＭ１００でセルフリフレッシュを実行することを意味する。
従って、手順は、リフレッシュを進行するためのステップＳ１４０に移動する。
一方、リフレッシュ時間（ｔＲＣ）が基準時間（Ｒｅｆｅｒｅｎｃｅ  ｔｉｍｅ）以下の場合（「いいえ」方向）、リフレッシュしなければならない行の数がセルフリフレッシュ能力を超過したことを意味する。
従って、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）以内に、全ての行についてのリフレッシュが不可であることをＤＲＡＭ１００の外部に伝達するため、手順はステップＳ１７０に移動する。
【００５２】
ステップＳ１４０において、リフレッシュ制御ロジック１７０は、リフレッシュを実行できる非動作区間の間に実行するリフレッシュ回数を決定する。
即ち、リフレッシュ制御ロジック１７０は、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）の間、最小限のリフレッシュ時間（ｔＲＣ）又は最適のリフレッシュ時間（ｔＲＣ＿ｏｐｔ）を決定する。
そして、リフレッシュ制御ロジック１７０は、決定されたリフレッシュ時間（ｔＲＣ）により、リフレッシュクロックが生成されるようにリフレッシュ動作パラメータを設定する。
【００５３】
ステップＳ１５０において、リフレッシュ制御ロジック１７０は、ホスト１０からのリフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）をモニタリングする。
例えば、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）は、非動作区間（ＮＯＰ）にて活性化され得る。
リフレッシュ制御ロジック１７０は、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化されなければ、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）の活性化を持続的にモニタリングする。
一方、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化されたと検出されると、手順はステップＳ１６０に移動する。
【００５４】
ステップＳ１６０において、リフレッシュ制御ロジック１７０は、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化される区間の間、計算されたリフレッシュ時間（ｔＲＣ）によるセルフリフレッシュを実行する。
【００５５】
ステップＳ１７０において、リフレッシュ制御ロジック１７０は、与えられた総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）の間、全ての行を最小限１回リフレッシュすることが不可能であるのを外部に知らせるための信号を提供する。
例えば、モードレジスタリード（ＭＲＲ）を通じてホスト１０にリフレッシュが不可であることを知らせる。
【００５６】
以上では、本発明のリフレッシュ制御ロジック１７０が、リフレッシュ命令語無しにアクセスシナリオ情報（ＡＳＩ）を使用してリフレッシュ時間（ｔＲＣ）を求め、リフレッシュを実行する手順を説明した。
しかし、リフレッシュ制御ロジック１７０の機能は、説明した例にのみに限定されない。
先に説明したように、リフレッシュ制御ロジック１７０が、許容可能なフェイルビットのサイズを追加に使用してリフレッシュ時間（ｔＲＣ）を計算し、計算されたリフレッシュ時間（ｔＲＣ）によりセルフリフレッシュ動作を実行することもできる。
【００５７】
図８は、本発明のメモリシステムにおいて、ホストとＤＲＡＭの相互作用を例示的に説明するためのフローチャートである。
図８を参照すると、ホスト１０は、モードレジスタライト（ＭＲＷ）を通じてアクセスシナリオ情報（ＡＳＩ）をＤＲＡＭ１００に総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を知らせる。
そして、ＤＲＡＭ１００は、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）に基づいて最適のリフレッシュ時間（ｔＲＣ）を計算する。
【００５８】
ステップＳ１１において、ホスト１０は、ＤＲＡＭ１００にモードレジスタライト（ＭＲＷ）を通じてアクセスシナリオ情報（ＡＳＩ）を伝達する。
アクセスシナリオ情報（ＡＳＩ）には、ＤＲＡＭ１００でデータが維持されなければならないデータリテンション時間（ｔＲＥＴＮ）と、データリテンション時間（ｔＲＥＴＮ）の間、リフレッシュの実行が可能な総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）情報とが含まれ得る。
【００５９】
ステップＳ１２において、ＤＲＡＭ１００は、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を用いてリフレッシュ時間（ｔＲＣ）を計算する。
【００６０】
ステップＳ１３において、ＤＲＡＭ１００は、リフレッシュ時間（ｔＲＣ）が基準時間より短いか否かを比較検出する。
仮に、リフレッシュ時間（ｔＲＣ）の最小値が基準時間より短い場合（「いいえ」方向）、ＤＲＡＭ１００のセルフリフレッシュを通じては、全ての行についてのリフレッシュを実行できないことを意味する。
この場合、ステップＳ１７に移動して、ＤＲＡＭ１００は、ホスト１０にセルフリフレッシュできないことを知らせるモードレジスタライト（ＭＲＲ）値を提供する。
しかし、リフレッシュ時間（ｔＲＣ）の最小値が基準時間より長いか、同一である場合（「はい」方向）、ＤＲＡＭ１００のセルフリフレッシュを通じては、全ての行は最小１回のリフレッシュを実行できることを意味する。
従って、手順はステップＳ１４に移動する。
【００６１】
ステップＳ１４において、ＤＲＡＭ１００は、リフレッシュ時間（ｔＲＣ）の計算が完了したことをホスト１０に知らせる応答を伝送する。
ステップＳ１５において、ホスト１０は、ＤＲＡＭ１００にリフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）を伝達する。
【００６２】
ステップＳ１６において、ＤＲＡＭ１００は、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化された状態で、リフレッシュ時間（ｔＲＣ）によりセルフリフレッシュを実行する。
【００６３】
以上では、リフレッシュ命令語無しに、ホスト１０から提供されるアクセスシナリオ情報（ＡＳＩ）に基づいてリフレッシュ時間（ｔＲＣ）を計算し、最適のセルフリフレッシュ動作を実行するＤＲＡＭ１００の動作時について説明した。
【００６４】
図９は、本発明の他の実施形態による、シナリオに基づくリフレッシュ動作を実行するＤＲＡＭの概略的な構成を示すブロック図である。
図９を参照すると、ＤＲＡＭ２００は、セルアレイ２１０、行デコーダ２２０、アドレスバッファー２３０、列デコーダ２４０、感知増幅器２５０、データバッファー２６０、エラー訂正ブロック２６５、リフレッシュ制御ロジック２７０、命令語デコーダ２８０、モードレジスタセット２９０、そして温度センサ２９５を含む。
ここで、セルアレイ２１０、行デコーダ２２０、アドレスバッファー２３０、列デコーダ２４０、感知増幅器２５０、データバッファー２６０、命令語デコーダ２８０、モードレジスタセット２９０などは、先に説明した図４のものと実質的に同一である。
従って、繰り返される説明は省略する。
【００６５】
一般的に、メモリセルのリフレッシュ周期（ｔＲＥＦ）は、温度に影響を受ける。
従って、外部から提供されるアクセスシナリオ情報（ＡＳＩ）を使用してリフレッシュ時間（ｔＲＣ）を決定する時、ＤＲＡＭ２００の駆動温度を考慮すると、より効率的なリフレッシュが可能である。
と共に、先に説明した図６Ｂのフェイルビットモードレジスタ１７４の許容可能なフェイルビットの数により、リフレッシュ周期は調整することができる。
即ち、エラー訂正能力に応じて、各行のリフレッシュ周期を調整できることを意味する。
【００６６】
リフレッシュ制御ロジック２７０は、ホスト１０から提供されるアクセスシナリオ情報（ＡＳＩ）を使用して、セルアレイ２１０のリフレッシュ動作を実行する。
リフレッシュ制御ロジック２７０は、命令語デコーダ２８０からの制御無しにＤＲＡＭ２００のリフレッシュ動作を実行する。
リフレッシュ制御ロジック２７０は、アクセスシナリオ情報（ＡＳＩ）からホスト１０のアクセスシナリオに規定されたデータリテンション時間（ｔＲＥＴＮ）を認識する。
そして、リフレッシュ制御ロジック２７０は、アクセスシナリオ情報（ＡＳＩ）からデータリテンション時間（ｔＲＥＴＮ）内に存在する非動作区間（ＮＯＰ）の長さと数を把握して、全体非動作区間の長さを検出する。
すると、全てのワードラインがリフレッシュされるためのワードライン別のリフレッシュ時間を決定する。
そして、決定された値を用いてリフレッシュクロック（Ｒｅｆ＿ＣＬＫ）の周波数を決定することができる。
【００６７】
エラー訂正ブロック２６５は、ＤＲＡＭ２００に内蔵されるオンチップエラー検出及び訂正ブロックで提供される。
エラー訂正ブロック２６５は、データバッファー２６０を通じて入力されるデータをＥＣＣエンコーディングして返還する。
エラー訂正ブロック２６５は、データバッファー２６０を通じて外部へ出力されるデータをＥＣＣデコーディングする。
エラー訂正ブロック２６５は、例えば、入力されるデータを複数の符号語（Ｃｏｄｅｗｏｒｄ）単位で分割し、それぞれの符号語には、エラーを検出できるパリティを生成して付加する方式でＥＣＣエンコーディングを実行する。
【００６８】
エラー訂正ブロック２６５は、ＥＣＣデコーディング時、パリティを使用してエラーが存在するか否かを検出する。
例えば、ＢＣＨ符号（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ  Ｈｏｃｑｕｅｎｇｈｅｍ  ｃｏｄｅ）を使用するＥＣＣデコーディングにおいては、パリティを使用してエラービットとエラー位置を検出することができる。
エラー位置が検出されると、エラー訂正ブロック２６５は、データバッファー２６０上でエラー位置に対応するビットを、訂正されたビットでオーバーライト（例えば、ビット転換）する方式でエラーを訂正する。
特に、エラー訂正ブロック２６５は、訂正できるエラービットの数についての情報（ＥＣＣ＿ｉｎｆｏ）をリフレッシュ制御ロジック２７０に提供する。
【００６９】
温度センサ２９５は、ＤＲＡＭ１００の内部駆動温度を感知し、その結果である現在温度情報（Ｃ＿Ｔｅｍｐ）をリフレッシュ制御ロジック２７０に提供する。
温度センサ２９５は、例えば、温度に応じて変化する起電力を使用する熱起電力型（又は、熱電対）センサと、温度に応じて変化する抵抗の大きさを感知する熱導電型センサなどを使用することができる。
しかし、温度センサ２９５の温度測定方式は、これに限定されず、多様に適用することが可能である。
【００７０】
リフレッシュ制御ロジック２７０は、行の数とセルの特性を参照して、一つの行がリフレッシュされるリフレッシュ時間（ｔＲＣ）を決定する。
特に、リフレッシュ制御ロジック２７０は、エラー訂正情報（ＥＣＣ＿ｉｎｆｏ）、現在温度情報（Ｃ＿Ｔｅｍｐ）、そして決定されたリフレッシュ時間（ｔＲＣ）の内の少なくとも一つを参照して非動作区間（ＮＯＰ）でリフレッシュを実行する。
リフレッシュ制御ロジック２７０は、エラー訂正情報（ＥＣＣ＿ｉｎｆｏ）により、先に説明した図６Ｂのフェイルビットモードレジスタ１７４を設定することができる。
【００７１】
リフレッシュ制御ロジック２７０は、外部から提供されるアクセスシナリオ情報（ＡＳＩ）と、エラー訂正情報（ＥＣＣ＿ｉｎｆｏ）又は現在温度情報（Ｃ＿Ｔｅｍｐ）とを組み合わせて、メモリセルのそれぞれ、又は各行の最適リフレッシュ時間（ｔＲＣ＿ｏｐｔ）を決定する。
そして、リフレッシュ制御ロジック２７０は、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化される区間で決定された最適リフレッシュ時間（ｔＲＣ＿ｏｐｔ）により、メモリセル又は各行をリフレッシュできる。
【００７２】
なお、リフレッシュ制御ロジック２７０は、アクセスシナリオ情報（ＡＳＩ）と、エラー訂正情報（ＥＣＣ＿ｉｎｆｏ）又は現在温度情報（Ｃ＿Ｔｅｍｐ）を考慮して、リフレッシュを実行する時間が不足することを知らせるフラッグ信号（ＭＲＲ）を外部に伝達できる。
即ち、リフレッシュ制御ロジック２７０は、エラー訂正情報（ＥＣＣ＿ｉｎｆｏ）又は現在温度情報（Ｃ＿Ｔｅｍｐ）を考慮する時、アクセスシナリオ情報（ＡＳＩ）から提供される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）が不足するかどうかを判定できる。
【００７３】
命令語デコーダ２８０は、外部から印加される信号（／ＲＡＣ、／ＣＡＳ、／ＷＥ）を参照して入力される命令語を判定する。
命令語デコーダ２８０は、外部から提供される命令語に応答して、データをセルアレイ２１０に書き込んだり読み出したりする。
なお、外部から提供される命令語とアドレスにより、モードレジスタセット２９０にデータを書き込む。
本発明の命令語デコーダ２８０は、オートリフレッシュ命令（Ａｕｔｏ  ｒｅｆｒｅｓｈ  ｃｏｍｍａｎｄ）を認識し、リフレッシュ動作を指示するデコーディング部分は備えない。
【００７４】
以上で図示された本発明の実施例によるＤＲＡＭ２００は、外部から提供されるアクセスシナリオ情報（ＡＳＩ）と、エラー訂正情報（ＥＣＣ＿ｉｎｆｏ，  又はフェイルビット数）又は現在温度情報（Ｃ＿Ｔｅｍｐ）とを用いてセルフリフレッシュ動作を実行できる。
【００７５】
図１０は、図９のリフレッシュ制御ロジックの概略的な構成の一例を示すブロック図である。
図１０を参照すると、リフレッシュ制御ロジック２７０ａは、リフレッシュモードレジスタ２７１、リフレッシュクロックコントローラ２７３ａ、そしてオシレータ２７５を含む。
【００７６】
リフレッシュモードレジスタ２７１は、リフレッシュタイムレジスタ２７２とフェイルビットモードレジスタ２７４と、を含む。
リフレッシュタイムレジスタ２７２は、アクセスシナリオ情報（ＡＳＩ）に含まれるセルフリフレッシュ動作の実行が可能な総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を格納する。
例えば、データリテンション区間（ｔＲＥＴＮ）に含まれる非動作区間の総長さ情報が、総リフレッシュ（ｔＲＥＦ＿ｔｏｔ）であり得る。
勿論、リフレッシュモードレジスタ２７１には、データリテンション区間（ｔＲＥＴＮ）の長さ情報もさらに含むことができることをよく理解されるであろう。
【００７７】
フェイルビットモードレジスタ２７４は、許容されるフェイルビットの数によるセルのリフレッシュ周期（ｔＲＥＦ）を提供するためのレジスタである。
即ち、ＤＲＡＭ２００の内部に備えられるエラー訂正ブロック２６５の訂正能力に応じて、各行についてのリフレッシュ周期を提供することができる。
フェイルビットモードレジスタ２７４は、エラー訂正ブロック２６５から提供されるエラー訂正情報（ＥＣＣ＿ｉｎｆｏ）を使用して実行することができる。
エラー訂正ブロック２６５のエラー訂正能力が大きいほど、メモリセル又は各行についてのリフレッシュ周期を増加できる。
即ち、データの信頼性を保障するためのリフレッシュ回数を減少させることができることを意味する。
【００７８】
リフレッシュクロックコントローラ２７３ａは、リフレッシュモードレジスタ２７１から提供される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）又はフェイルビット数（ｎＦＢ）を参照して、各行のリフレッシュ時間（ｔＲＣ）を決定する。
即ち、行全体のリフレッシュ回数と周期が決定されると、リフレッシュクロックコントローラ２７３ａは、オシレータ２７５から提供されるリフレッシュクロック（Ｒｅｆ＿ＣＬＫ）の周波数を調整する。
従って、リフレッシュクロックコントローラ２７３ａは、最適のリフレッシュ動作のために調整されたリフレッシュクロック（Ｒｅｆ＿ＣＬＫ’）を生成できる。
【００７９】
図１１は、図９のリフレッシュ制御ロジックの概略的な構成の他の例を示すブロック図である。
図１１を参照すると、リフレッシュ制御ロジック２７０ｂは、リフレッシュモードレジスタ２７１、リフレッシュクロックコントローラ２７３ｂ、そして、オシレータ２７５を含む。
【００８０】
リフレッシュモードレジスタ２７１は、リフレッシュタイムレジスタ２７２とフェイルビットモードレジスタ２７４と、を含む。
リフレッシュタイムレジスタ２７２は、アクセスシナリオ情報（ＡＳＩ）に含まれるセルフリフレッシュ動作の実行が可能な総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を格納する。
そして、リフレッシュモードレジスタ２７１は、格納された総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）をリフレッシュクロックコントローラ２７３ｂに提供する。
この時、フェイルビットモードレジスタ２７４に格納された許容可能なフェイルビット（ｎＦＢ）の数は、リフレッシュクロックコントローラ２７３ｂに提供されない可能性もある。
【００８１】
リフレッシュクロックコントローラ２７３ｂは、リフレッシュモードレジスタ２７１から提供される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）と温度センサ２９５（図９参照）から提供される現在温度情報（Ｃ＿Ｔｅｍｐ）とを参照して、各行のリフレッシュ時間（ｔＲＣ）を決定する。
即ち、リフレッシュクロックコントローラ２７３ｂは、現在温度における最適リフレッシュ時間（ｔＲＣ＿ｏｐｔ）を計算する。
このような温度に応じた最適リフレッシュ時間（ｔＲＣ＿ｏｐｔ）の計算のために、リフレッシュ制御ロジック２７０ｂは、別途のマッピングテーブルをさらに含み得る。
【００８２】
メモリセル又は行全体のリフレッシュ回数と周期が決定されると、リフレッシュクロックコントローラ２７３ｂは、オシレータ２７５から提供されるリフレッシュクロック（Ｒｅｆ＿ＣＬＫ）の周波数を調整する。
従って、リフレッシュクロックコントローラ２７３ｂは、最適のリフレッシュ動作のための、調整されたリフレッシュクロック（Ｒｅｆ＿ＣＬＫ’）を生成できる。
【００８３】
図１２は、図９のリフレッシュ制御ロジックの概略的な構成のさらに他の例を示すブロック図である。
図１２を参照すると、リフレッシュ制御ロジック２７０ｃは、リフレッシュモードレジスタ２７１、リフレッシュクロックコントローラ２７３ｃ、そしてオシレータ２７５を含む。
【００８４】
リフレッシュモードレジスタ２７１は、リフレッシュタイムレジスタ２７２とフェイルビットモードレジスタ２７４と、を含む。
リフレッシュタイムレジスタ２７２は、アクセスシナリオ情報（ＡＳＩ）に含まれるセルフリフレッシュ動作の実行が可能な、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を格納する。
そして、リフレッシュモードレジスタ２７１は、格納された総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）をリフレッシュクロックコントローラ２７３ｃに提供する。
フェイルビットモードレジスタ２７４は、リフレッシュ動作時、許容されるフェイルビットの数（ｎＦＢ）によるセルのリフレッシュ周期（ｔＲＥＦ）を提供するためのレジスタである。
即ち、ＤＲＡＭ２００の内部に備えられるエラー訂正ブロック２６５の訂正能力に応じて、各行についてのリフレッシュ周期を提供することができる。
フェイルビットモードレジスタ２７４は、エラー訂正ブロック２６５から提供されるエラー訂正情報（ＥＣＣ＿ｉｎｆｏ）を使用して実行することができる。
【００８５】
リフレッシュクロックコントローラ２７３ｃは、リフレッシュモードレジスタ２７１から提供される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）、リフレッシュ動作時に許容されるフェイルビットの数（ｎＦＢ）、そして温度センサ２９５から提供される現在温度情報（Ｃ＿Ｔｅｍｐ）を受信する。
リフレッシュクロックコントローラ２７３ｃは、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）、リフレッシュ動作時に許容されるフェイルビットの数（ｎＦＢ）、そして現在温度情報（Ｃ＿Ｔｅｍｐ）を参照して各行のリフレッシュ時間（ｔＲＣ＿ｏｐｔ）を計算する。
【００８６】
各行の最適リフレッシュ時間（ｔＲＣ＿ｏｐｔ）が決定されると、リフレッシュクロックコントローラ２７３ａは、オシレータ２７５から提供されるリフレッシュクロック（Ｒｅｆ＿ＣＬＫ）の周波数を調整する。
従って、リフレッシュクロックコントローラ２７３ａは、最適のリフレッシュ動作のための、調整されたリフレッシュクロック（Ｒｅｆ＿ＣＬＫ’）を生成する。
【００８７】
以上では、外部から提供されるアクセスシナリオ情報（ＡＳＩ）とＤＲＡＭ２００のエラー訂正能力、そして現在駆動温度に応じて最適のリフレッシュ動作を決定する、リフレッシュ制御ロジック２７０の実施例を説明した。
しかし、リフレッシュ制御ロジック２７０が、温度やエラー訂正能力以外にも、多様なＤＲＡＭ２００の特性（例えば、工程特性）を参照して、最適リフレッシュ時間（ｔＲＣ＿ｏｐｔ）を計算できることはよく理解されるであろう。
【００８８】
図１３は、本発明の他の実施形態によるメモリシステムの概略的な構成を示すブロック図である。
図１３を参照すると、本発明の他の実施形態によるメモリシステムは、ホスト３０とＤＲＡＭ３００と、を含む。
【００８９】
ホスト３０は、ＤＲＡＭ３００をバッファー用途又はワーキングメモリやメインメモリ用途に使用できる。
特に、ホスト３０は、シナリオに基づいてＤＲＡＭ３００にアクセスする。
例えば、ホスト３０は、固定された容量のデータを書き込み、格納されたデータを定められた時間の間だけ維持する方式でＤＲＡＭ３００にアクセスする。
即ち、ホスト３０は、ＤＲＡＭ３００をシナリオに基づいてアクセスするためのバッファーメモリ（Ｂｕｆｆｅｒ  ｍｅｍｏｒｙ）として使用する。
【００９０】
ホスト３０は、内部的にＤＲＡＭ３００にアクセスするための、固定されたＤＲＡＭアクセスシナリオ３５を含む。
ホスト３０は、大きく二つの方式でＤＲＡＭ３００にアクセスできる。
例えば、ホスト３０は、ＤＲＡＭ３００のセルアレイ３１０の第１領域３１２には、ＤＲＡＭアクセスシナリオ３５の規則によりアクセスするが、ＤＲＡＭ３００のセルアレイ３１０の第２領域３１４には、ランダムアクセス方式でアクセスする。
従って、ホスト３０は、ＤＲＡＭアクセスシナリオ３５によりセルアレイ３１０の第１領域３１２にアクセスする時には、アクセスシナリオ情報（ＡＳＩ）をＤＲＡＭ３００に伝達する。
一方、ホスト３０は、セルアレイ３１０の第２領域３１４にアクセスする時には、ランダムなアクセスのためにアクセス領域情報（Ａｃｃｅｓｓ  Ａｒｅａ  Ｉｎｆｏｒｍａｔｉｏｎ：以下、ＡＡＩ）をＤＲＡＭ３００に提供する。
アクセス領域情報（ＡＡＩ）は、アドレス形態やレジスタライト形態でも提供することができる。
【００９１】
ＤＲＡＭ３００は、ホスト３０から提供されるアクセス領域情報（ＡＡＩ）により、又はアクセスシナリオ情報（ＡＳＩ）により、セルアレイ３１０のリフレッシュを実行する。
仮に、アクセス領域情報（ＡＡＩ）が、シナリオに基づいたアクセスを実行するためのセルアレイ３１０の第１領域３１２に対応する場合、ＤＲＡＭ３００は、リフレッシュ命令語無しに、アクセスシナリオ情報（ＡＳＩ）を使用してセルフリフレッシュを実行する。
一方、アクセス領域情報（ＡＡＩ）が、ランダムアクセスのために提供されるセルアレイ３１０の第２領域３１４に対応する場合、ＤＲＡＭ３００は、オートリフレッシュ命令語に応じて、第２領域３１４についてのリフレッシュ動作を実行する。
ＤＲＡＭ３００のリフレッシュ制御ロジック３７０は、アクセス領域情報（ＡＡＩ）によりセルフリフレッシュ又は命令語に応じて実行するか、オートリフレッシュを実行する。
【００９２】
図１４は、図１３のＤＲＡＭの概略的な構成の一例を示すブロック図である。
図１４を参照すると、ＤＲＡＭ３００は、セルアレイ３１０、行デコーダ３２０、アドレスバッファー３３０、列デコーダ３４０、感知増幅器３５０、データバッファー３６０、リフレッシュ制御ロジック３７０、命令語デコーダ３８０、モードレジスタセット３９０を含む。
ここで、行デコーダ３２０、アドレスバッファー３３０、列デコーダ３４０、感知増幅器３５０、データバッファー３６０、モードレジスタセット３９０などは、図４のものと実質的に同一であるので、これに対する説明は省略することにする。
【００９３】
セルアレイ３１０は、複数のバンク単位（例えば、Ｂａｎｋ０〜Ｂａｎｋ３）でアクティブにすることができ、アクセスされる。
そして、複数のバンクは、それぞれアクセスシナリオ情報（ＡＳＩ）によりアクセスされる、第１領域３１２とアクセスシナリオ情報（ＡＳＩ）に関係無しにランダムにアクセスされる第２領域３２４とに区分することができる。
【００９４】
リフレッシュ制御ロジック３７０は、ホスト３０（図１３参照）から提供されるアクセス領域情報（ＡＡＩ）及びアクセスシナリオ情報（ＡＳＩ）を使用して、セルアレイ３１０のリフレッシュ動作を実行する。
リフレッシュ制御ロジック３７０は、アクセス領域情報（ＡＡＩ）が第１領域３１２に該当する場合、命令語デコーダ３８０からの制御無しにリフレッシュ動作を実行する。
一方、リフレッシュ制御ロジック３７０は、アクセス領域情報（ＡＡＩ）が第２領域３１４に該当する場合、命令語デコーダ３８０からのオートリフレッシュ（Ａｕｔｏ  ｒｅｆｒｅｓｈ）命令語に応じて選択されたメモリ領域についてのリフレッシュ動作を実行する。
【００９５】
命令語デコーダ３８０は、外部から印加される信号（／ＲＡＣ、／ＣＡＳ、／ＷＥ）を参照して入力された命令語を判定する。
命令語デコーダ３８０は、外部から提供される命令語に応答して、データをセルアレイ３１０に書き込んだり読み出したりする。
なお、外部から提供される命令語とアドレスにより、モードセットレジスタ３９０にデータを書き込む。
特に、本発明の命令語デコーダ３８０は、第１領域３１２についてのアクセスが発生する時点においては、リフレッシュ制御動作を非活性化する。
一方、命令語デコーダ３８０は、第２領域３１４についてのアクセスが発生する時点においては、外部から提供されるリフレッシュ命令語に基づいてメモリセルをリフレッシュする。
【００９６】
以上、図に示した本発明の実施形態によるＤＲＡＭ３００は、外部から提供されるアクセス領域情報（ＡＡＩ）及びアクセスシナリオ情報（ＡＳＩ）を使用して、セルアレイ３１０のリフレッシュ動作を実行する。
仮に、アクセスシナリオ情報（ＡＳＩ）を使用してメモリセルのリフレッシュが不可である場合、ＤＲＡＭ３００は、外部にモードレジスタリード（ＭＲＲ）情報を提供して、このような状態を知らせることができる。
そして、ホスト３０の制御により、オートリフレッシュ動作が可能な第２領域３１４が選択されるように動作する。
【００９７】
図には示さなかったが、ＤＲＡＭ３００は、エラー訂正ブロック（ＥＣＣ）や温度センサ（Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｅｎｓｏｒ）をさらに含むことができることは、よく理解されるであろう。
そして、ＤＲＡＭ３００は、アクセスシナリオ情報（ＡＳＩ）を使用してリフレッシュ動作を実行する時、現在温度及び許容可能なフェイルビットの数を参照して、最適リフレッシュ時間（ｔＲＣ＿ｏｐｔ）を決定できる。
【００９８】
図１５は、図１４のリフレッシュ制御ロジックの動作を説明するためのフローチャートである。
図１５を参照すると、リフレッシュ制御ロジック３７０は、ホスト３０（図１３参照）から提供されるアクセス領域情報（ＡＡＩ）及びアクセスシナリオ情報（ＡＳＩ）を使用して、セルアレイ３１０のリフレッシュ動作を実行する。
【００９９】
ステップＳ２１０において、リフレッシュ制御ロジック３７０は、ホスト３０からアクセス領域情報（ＡＡＩ）を受信する。
アクセス領域情報（ＡＡＩ）は、モードレジスタのようなレジスタライト方式や、アドレスバッファー３３０（図１３参照）から提供されるバンクアドレス（Ｂａｎｋ  ａｄｄｒｅｓｓ）を通じても生成することができる。
【０１００】
ステップＳ２２０において、リフレッシュ制御ロジック３７０は、アクセス領域情報（ＡＡＩ）により動作分岐を実行する。
アクセス領域情報（ＡＡＩ）が、シナリオに基づくアクセス領域に割り当てられた第１領域３１２を指示する場合、手順はステップＳ２３０に移動する。
一方、アクセス領域情報（ＡＡＩ）がランダムアクセス領域に割り当てられた第２領域３１４を指示する場合、手順はステップＳ２２５に移動する。
【０１０１】
ステップＳ２２５において、リフレッシュ制御ロジック３７０は、アクセスシナリオ情報（ＡＳＩ）に関係無しに、外部から提供されたリフレッシュ命令語に基づいて選択されたメモリ領域のリフレッシュ動作を実行する。
即ち、リフレッシュ制御ロジック３７０は、命令語デコーダ３８０からのオートリフレッシュ（Ａｕｔｏ  ｒｅｆｒｅｓｈ）命令語に基づいて選択されたメモリ領域についてのリフレッシュ動作を実行する。
【０１０２】
ステップＳ２３０において、リフレッシュ制御ロジック３７０は、ホスト３０からのアクセスシナリオ情報（ＡＳＩ）を受信する。
アクセスシナリオ情報（ＡＳＩ）によりリフレッシュ制御ロジック３７０は、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）とデータリテンション時間（ｔＲＥＴＮ）を確認できる。
【０１０３】
ステップＳ２４０において、リフレッシュ制御ロジック３７０は、ホスト３０から提供されたアクセスシナリオ情報（ＡＳＩ）を参照して、メモリセル又は各行をリフレッシュするためのリフレッシュ時間を計算する。
例えば、アクセスシナリオ情報（ＡＳＩ）を通じて確認される総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）を行の数で割ると、各行を全て最小１回リフレッシュできるリフレッシュ時間（ｔＲＣ）を計算することができる。
なお、リフレッシュ制御ロジック３７０は、温度情報やフェイルビット情報を用いて最適のリフレッシュ時間（ｔＲＣ＿ｏｐｔ）に調整できる。
【０１０４】
ステップＳ２５０において、計算したリフレッシュ時間（ｔＲＣ）と基準時間（Ｒｅｆｅｒｅｎｃｅ  ｔｉｍｅ）とを比較する。
リフレッシュ時間（ｔＲＣ）が基準時間（Ｒｅｆｅｒｅｎｃｅ  ｔｉｍｅ）より長い場合（「はい」方向）、ＤＲＡＭ３００がセルフリフレッシュを実行することを意味する。
従って、手順は、リフレッシュを進行するためのステップＳ２６０に移動する。
一方、リフレッシュ時間（ｔＲＣ）が基準時間（Ｒｅｆｅｒｅｎｃｅ  ｔｉｍｅ）以下の場合（「いいえ」方向）、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）以内にセルフリフレッシュの実行が不可であることを意味する。
従って、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）以内に、全ての行についてのリフレッシュが不可であることをＤＲＡＭ３００の外部に伝達するため、手順はステップＳ２９０に移動する。
【０１０５】
ステップＳ２６０において、リフレッシュ制御ロジック３７０は、格納されたデータを維持しなければならないリテンション区間において、リフレッシュを実行できる非動作区間の間に実行するリフレッシュ回数を決定する。
即ち、総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）の間、データが維持されるための最小限のリフレッシュ時間（ｔＲＣ）、又は最適のリフレッシュ時間（ｔＲＣ＿ｏｐｔ）を決定する。
【０１０６】
ステップＳ２７０において、リフレッシュ制御ロジック３７０は、ホスト３０からのリフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）をモニタリングする。
例えば、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）は、非動作区間（ＮＯＰ）に活性化することができる。
リフレッシュ制御ロジック３７０は、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化されなかったら（「いいえ」方向）、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）の活性化を持続的にモニタリングする。
一方、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化されたと検出されると（「はい」方向）、手順はステップＳ２８０に移動する。
【０１０７】
ステップＳ２８０において、リフレッシュ制御ロジック３７０は、リフレッシュイネーブル信号（Ｒｅｆ＿ＥＮ）が活性化される区間の間、リフレッシュ時間（ｔＲＣ）によるセルフリフレッシュを実行する。
【０１０８】
ステップＳ２９０において、リフレッシュ制御ロジック３７０は、与えられた総リフレッシュ時間（ｔＲＥＦ＿ｔｏｔ）の間、全ての行を最小限１回リフレッシュすることが不可能であることを外部に知らせるための信号を提供する。
例えば、モードレジスタリード（ＭＲＲ）を通じてホスト３０にリフレッシュが不可であることを知らせる。すると、ホスト３０は、命令語を通じたリフレッシュを実行する。
以上では、本発明のリフレッシュ制御ロジック３７０は、選択されたメモリ領域によりオートリフレッシュ又は命令語無しに実行されるセルフリフレッシュを実行することを説明した。
【０１０９】
図１６は、本発明の半導体メモリ装置を含む携帯用端末機の概略的な構成を例示的に示すブロック図である。
図１６を参照すると、本発明の実施形態による携帯用端末機１０００は、イメージ処理部１１００、無線送受信部１２００、オーディオ処理部１３００、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ  Ｍｕｌｔｉ  Ｍｅｄｉａ  Ｃａｒｄ）１４００、ＤＲＡＭ１５００、ユーザーインターフェース１６００、そしてコントローラ１７００を含む。
【０１１０】
イメージ処理部１１００は、レンズ１１１０、イメージセンサ１１２０、イメージプロセッサ１１３０、そしてディスプレイユニット１１４０を含む。
無線送受信部１２００は、アンテナ１２１０、トランシーバー１２２０、モデム１２３０を含む。
オーディオ処理部１３００は、オーディオプロセッサ１３１０、マイク１３２０、そしてスピーカー１３３０を含む。
ｅＭＭＣ１４００は、電力供給に関係なく、データを保存する。
ここで、ＤＲＡＭ１５００は、携帯用端末機１０００のワーキングメモリとして使用される。
共に、ＤＲＡＭ１５００は、イメージ処理部１１００のバッファーメモリとして使用することができる。
ユーザーインターフェス１６００は、ユーザー入力信号を提供するための構成である。
【０１１１】
ここで、ＤＲＡＭ１５００は、モバイルＤＲＡＭとして提供することができる。
ＤＲＡＭ１５００は、シナリオに基づいてアクセスされる時、外部命令語無しに最適のリフレッシュ時間により、メモリセルをリフレッシュするリフレッシュコントロールロジック１５１０を含む。
【０１１２】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１１３】
本発明は、半導体メモリのリフレッシュ効率を高めるメモリシステムに好適に使用可能である。
【符号の説明】
【０１１４】
１０、３０    ホスト
１１    アクティブピクセルセンサアレイ
１２、１２０、２２０、３２０    行デコーダ
１３    相関二重サンプラー
１４    アナログ−デジタルコンバーター
１５    ＤＲＡＭアクセスシナリオ
１６    イメージセンサ
１７    イメージ信号プロセッサ
１８    ＤＲＡＭコントローラ
１９    タイミングコントローラ
３５    ＤＲＡＭアクセスシナリオ
１００、２００、３００    ＤＲＡＭ
１１０、２１０、３１０    セルアレイ
１３０、２３０、３３０    アドレスバッファー
１４０、２４０、３４０    列デコーダ
１５０、２５０，３５０    感知増幅器
１６０、２６０、３６０    データバッファー
１７０、２７０、２７０（ａ〜ｃ）、３７０、１５１０    リフレッシュ制御ロジック
１７１、２７１    リフレッシュモードレジスタ
１７２、２７２    リフレッシュタイムレジスタ
１７３、２７３ａ、２７３ｂ、２７３ｃ    リフレッシュクロックコントローラ
１７４、２７４    フェイルビットモードレジスタ
１７５、２７５    オシレータ
１８０、２８０、３８０    命令語デコーダ
１９０、２９０、３９０    モードレジスタセット
２６５    エラー訂正ブロック
２９５    温度センサ
１０００    携帯用端末機
１１００    イメージ処理部
１２００    無線送受信部
１３００    オーディオ処理部
１４００    ｅＭＭＣ
１５００    ＤＲＡＭ
１６００    ユーザーインターフェース
１７００    コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
2019087297.tif 000013
【図１１】
2019087297.tif 000014
【図１２】
2019087297.tif 000015
【図１３】
2019087297.tif 000016
【図１４】
2019087297.tif 000017
【図１５】
2019087297.tif 000018
【図１６】
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