(57)【要約】【課題】消費電力の低減を図りつつ、信号処理装置としての性能の低下を抑制することができるようにすること。【解決手段】信号処理装置１０は、アナログ信号Ａｓの値をサンプリングし、デジタル信号Ｄｓ１を生成するΔΣ型のＡ／Ｄ変調器１１と、設定されているデシメーション比でデジタル信号Ｄｓ１をデシメーションし、デシメーション後のデジタル信号Ｄｓ２を出力するＣＩＣフィルタ１２とを備える。Ａ／Ｄ変調器１１は、アナログ信号Ａｓの値のサンプリング周期を変更可能である。デシメーション比は、サンプリング周期が長いときには、サンプリング周期が短いときよりも小さくなる。【選択図】図１
2019087773.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号をデジタル信号に変換して出力する信号処理装置であって、
前記アナログ信号の値をサンプリングし、サンプリングした前記アナログ信号の値を量子化することにより、デジタル信号を生成するΔΣ型のＡ／Ｄ変調器と、
設定されているデシメーション比で前記Ａ／Ｄ変調器で生成されたデジタル信号をデシメーションし、デシメーション後のデジタル信号を出力するフィルタ部と、
前記Ａ／Ｄ変調器による前記アナログ信号の値のサンプリング周期を制御するサンプリング周期制御部と、
前記サンプリング周期が長いときには、前記サンプリング周期が短いときよりも前記デシメーション比を小さくするデシメーション比制御部と、を備える
信号処理装置。
【請求項２】
前記Ａ／Ｄ変調器及び前記フィルタ部には、クロック信号がそれぞれ入力されるようになっており、
前記Ａ／Ｄ変調器は、入力されるクロック信号の周期が長いほど前記サンプリング周期が長くなるように構成され、
前記フィルタ部は、入力されるクロック信号の周期が長いほど前記デシメーション比が小さくなるように構成されており、
前記デシメーション比は、前記Ａ／Ｄ変調器に入力されるクロック信号の周期に対する前記フィルタ部に入力されるクロック信号の周期の比であり、
前記サンプリング周期制御部は、前記Ａ／Ｄ変調器に入力されるクロック信号の周期を調整することで前記サンプリング周期を制御し、
前記デシメーション比制御部は、前記デシメーション比を制御して前記フィルタ部に入力されるクロック信号の周期を一定値で保持する
請求項１に記載の信号処理装置。
【請求項３】
前記サンプリング周期制御部は、前記フィルタ部から出力されるデジタル信号の値が判定値未満であるときには、前記デジタル信号の値が前記判定値以上であるときよりも、前記サンプリング周期を長くする
請求項１又は請求項２に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ型のＡ／Ｄ変調器を有する信号処理装置に関する。
【背景技術】
【０００２】
特許文献１には、加速度センサや地磁気センサなどのセンサから入力されたアナログ信号に対して規定の信号処理を行い、同信号処理後の信号を出力信号とする信号処理装置の一例が記載されている。この信号処理装置では、センサから入力されるアナログ信号の値（電圧）が規定周期毎にサンプリングされる。そして、当該装置では、サンプリング数が規定数に達すると、サンプリングした規定数のアナログ信号の値を基に信号処理を行うことによって、出力信号が生成される。
【０００３】
ところで、上記のような信号処理装置にあっては、アナログ信号の値のサンプリング周期が短いほど、消費電力が増大してしまう。そこで、特許文献１に記載の信号処理装置では、アナログ信号の値のサンプリング周期を変更するようにしている。例えば、センサによって検出される情報（例えば、加速度センサが検出する加速度）があまり変化しないようなときには、サンプリング周期を長くすることにより、信号処理装置での消費電力を少なくすることができる。
【０００４】
しかし、サンプリング周期を長くすると、サンプリング数が規定数に達するまでに時間がかかるため、出力信号の生成周期が長くなる。そのため、センサによって検出される情報が大きく変化するようなときには、出力信号が、センサによって検出される情報の変化を反映しきれないおそれがある。したがって、センサによって検出される情報が大きく変化するようなときには、サンプリング周期が短縮される。このようにサンプリング周期を短くすることで出力信号の生成周期を短くできる分、センサによって検出される情報の変化を正確に反映した出力信号を生成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−５１５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
センサによって検出される情報があまり変化していないためにサンプリング周期を長くしている状況下で、当該情報が急に変化することがある。このような場合、当該情報の変化開始の検知が遅れ、サンプリング周期を短くするタイミングが遅れてしまうことがある。このように当該情報の変化開始の検知が遅れると、当該情報の変化の開始時点から当該情報の変化の開始の検知時点までの期間では、出力信号の生成周期が長いため、上記情報の変化を反映してない出力信号が信号処理装置から出力されることとなる。
【０００７】
すなわち、消費電力の低減を図りつつ、信号処理装置としての性能の低下を抑制するという点で改善の余地がある。
【課題を解決するための手段】
【０００８】
上記課題を解決するための信号処理装置は、入力されたアナログ信号をデジタル信号に変換して出力する信号処理装置である。この信号処理装置は、前記アナログ信号の値をサンプリングし、サンプリングした前記アナログ信号の値を量子化することにより、デジタル信号を生成するΔΣ型のＡ／Ｄ変調器と、設定されているデシメーション比で前記Ａ／Ｄ変調器で生成されたデジタル信号をデシメーションし、デシメーション後のデジタル信号を出力するフィルタ部と、前記Ａ／Ｄ変調器による前記アナログ信号の値のサンプリング周期を制御するサンプリング周期制御部と、前記サンプリング周期が長いときには、前記サンプリング周期が短いときよりも前記デシメーション比を小さくするデシメーション比制御部と、を備える。
【０００９】
上記構成によれば、Ａ／Ｄ変調器によるアナログ信号の値のサンプリング周期が長いときには、サンプリング周期が短いときよりもフィルタ部でのデシメーション比が小さくなる。すなわち、サンプリング周期が長くても、フィルタ部からのデジタル信号の出力周期が長くなりにくい。そのため、サンプリング周期が長い状況下でアナログ信号の値が急に変動するようになったとしても、デシメーション比が小さい分、アナログ信号の値の変化をある程度反映したデジタル信号をフィルタ部から出力させることができる。
【００１０】
したがって、消費電力の低減を図りつつ、信号処理装置としての性能の低下を抑制することができるようになる。
上記信号処理装置において、前記Ａ／Ｄ変調器及び前記フィルタ部には、クロック信号がそれぞれ入力されるようになっている。この場合、前記Ａ／Ｄ変調器は、入力されるクロック信号の周期が長いほど前記サンプリング周期が長くなるように構成され、前記フィルタ部は、入力されるクロック信号の周期が長いほど前記デシメーション比が小さくなるように構成されていることが好ましい。さらに、前記デシメーション比を、前記Ａ／Ｄ変調器に入力されるクロック信号の周期に対する前記フィルタ部に入力されるクロック信号の周期の比とした場合、前記サンプリング周期制御部は、前記Ａ／Ｄ変調器に入力されるクロック信号の周期を調整することで前記サンプリング周期を制御し、前記デシメーション比制御部は、前記デシメーション比を制御して前記フィルタ部に入力されるクロック信号の周期を一定値で保持することが好ましい。
【００１１】
上記構成によれば、デシメーション比の制御によって、Ａ／Ｄ変調器に入力されるクロック信号の周期、すなわちサンプリング周期によらず、フィルタ部に入力されるクロック信号の周期が一定値で保持される。したがって、サンプリング周期の長さによらず、デジタル信号の出力周期を保持することができる。
【００１２】
上記信号処理において、前記サンプリング周期制御部は、前記フィルタ部から出力されるデジタル信号の値が判定値未満であるときには、前記デジタル信号の値が前記判定値以上であるときよりも、前記サンプリング周期を長くすることが好ましい。
【００１３】
上記構成によれば、フィルタ部から出力されるデジタル信号の値が判定値未満である場合、アナログ信号の値が小さいと判断することができる。そのため、上記サンプリング周期が長めに設定される。これにより、信号処理装置における消費電力を低減させることができる。
【００１４】
そして、サンプリング周期が長めに設定されている状況下で、アナログ信号の値が大きくなるように変化すると、デジタル信号の値が判定値以上になる。この場合、アナログ信号の値が大きくなったと判断することができる。そのため、デジタル信号の値が判定値未満であったときよりも、サンプリング周期が短縮される。これにより、アナログ信号の値の変化をより正確に反映したデジタル信号をフィルタ部から出力させることができる。
【発明の効果】
【００１５】
上記信号処理装置によれば、消費電力の低減を図りつつ、信号処理装置としての性能の低下を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態の信号処理装置を示すブロック図。
【図２】（ａ），（ｂ）は、比較例の信号処理装置にアナログ信号が入力される場合のタイミングチャート。
【図３】（ａ）〜（ｃ）は、実施形態の信号処理装置にアナログ信号が入力される場合のタイミングチャート。
【図４】（ａ）〜（ｃ）は、別の実施形態の信号処理装置にアナログ信号が入力される場合のタイミングチャート。
【発明を実施するための形態】
【００１７】
以下、信号処理装置の一実施形態を図１〜図３に従って説明する。
図１には、アナログ信号Ａｓを出力するセンサ１００と、アナログ信号Ａｓをデジタル信号Ｄｓ２に変換して出力する本実施形態の信号処理装置１０とが図示されている。図１に示すように、信号処理装置１０は、アナログ信号Ａｓが入力されるΔΣ型のＡ／Ｄ変調器１１と、Ａ／Ｄ変調器１１から出力されたデジタル信号Ｄｓ１からノイズを除去したデジタル信号Ｄｓ２を出力するＣＩＣフィルタ１２と、ＣＩＣフィルタ１２から出力されたデジタル信号Ｄｓ２の値が判定値ＶＴｈ以上であるか否かを判定する判定部１３とを備えている。本実施形態では、ＣＩＣフィルタ１２が、「フィルタ部」の一例として機能する。なお、「ＣＩＣ」とは、「Cascaded Integrator-Comb」の略記である。
【００１８】
Ａ／Ｄ変調器１１は、センサ１００から入力されるアナログ信号Ａｓの値をサンプリングする。このときのサンプリング周期Ｓｐは、Ａ／Ｄ変調器１１に入力されるクロック信号ＡＣＬＫの周期が長いほど長くなる。また、Ａ／Ｄ変調器１１は、サンプリングしたアナログ信号Ａｓの値を量子化することにより、デジタル信号Ｄｓ１を生成する。そして、Ａ／Ｄ変調器１１は、生成したデジタル信号Ｄｓ１をＣＩＣフィルタ１２に出力する。
【００１９】
ＣＩＣフィルタ１２は、Ｎ段（図１に示す例では２段）の積分器１２１と、Ｍ段（図１に示す例では２段）の微分器１２２と、積分器１２１と微分器１２２との間に配置されているデシメータ１２３とを有している。Ｎ段の積分器１２１は直列に接続されているとともに、Ｍ段の微分器１２２は直列に接続されている。そして、Ｎ段の積分器１２１のうちの最下段の積分器１２１（図中最も右側の積分器１２１）と、Ｍ段の微分器１２２のうちの最上段の微分器１２２（図中最も左側の微分器１２２）との間に、デシメータ１２３が配置されている。
【００２０】
積分器１２１は、入力された信号を積分して出力するものである。積分器１２１には、Ａ／Ｄ変調器１１にも入力されるクロック信号ＡＣＬＫが入力される。そのため、積分器１２１が信号を積分する周期は、Ａ／Ｄ変調器１１におけるサンプリング周期Ｓｐと同じである。
【００２１】
微分器１２２は、入力された信号を微分して出力するものである。微分器１２２には、クロック信号ＤＣＬＫが入力される。そして、図１に示す例では、最下段の微分器１２２（図中最も右側の微分器１２２）から出力される信号が、デジタル信号Ｄｓ２に相当する。
【００２２】
デシメータ１２３は、設定されているデシメーション比ＤＲで積分器１２１から入力される信号をデシメーションし、デシメーション後の信号を微分器１２２に出力する。デシメータ１２３には、微分器１２２にも入力されるクロック信号ＤＣＬＫが入力される。なお、デシメーション比ＤＲとは、Ａ／Ｄ変調器１１に入力されるクロック信号ＡＣＬＫの周期に対するクロック信号ＤＣＬＫの周期の比（＝ＤＣＬＫの周期／ＡＣＬＫの周期）のことである。そのため、デシメーション比ＤＲを制御することにより、デシメータ１２３及び微分器１２２に入力されるクロック信号ＤＣＬＫの周期を調整することができる。
【００２３】
信号処理装置１０には、予め設定された周期のクロック信号ＣＬＫを生成して出力するクロック生成部１４と、クロック信号ＣＬＫが入力されるクロック周期変換部１５とが設けられている。このクロック周期変換部１５は、判定部１３による判定結果を基に、入力されたクロック信号ＣＬＫの周期を変換し、変換後のクロック信号をクロック信号ＡＣＬＫとして出力する。すなわち、クロック周期変換部１５は、判定部１３による判定結果を基に変換係数Ｘを設定し、クロック信号ＣＬＫの周期に変換係数Ｘを乗じた積をクロック信号ＡＣＬＫの周期として算出する。例えば、ＣＩＣフィルタ１２から出力されたデジタル信号Ｄｓ２の値が判定値ＶＴｈ未満であると判定部１３によって判定されている場合、クロック周期変換部１５は、変換係数Ｘを第１の値Ｘ１と等しくする。一方、デジタル信号Ｄｓ２の値が判定値ＶＴｈ以上であると判定部１３によって判定されている場合、クロック周期変換部１５は、変換係数Ｘを第１の値Ｘ１よりも小さい第２の値Ｘ２と等しくする。第１の値Ｘ１及び第２の値Ｘ２は、ともに「０」よりも大きい値である。
【００２４】
したがって、デジタル信号Ｄｓ２の値が判定値ＶＴｈ以上であるときには、デジタル信号Ｄｓ２の値が判定値ＶＴｈ未満であるときよりもクロック信号ＡＣＬＫの周期が短くなる。つまり、デジタル信号Ｄｓ２の値が判定値ＶＴｈ未満であるときにおける上記サンプリング周期Ｓｐを「第１の周期Ｓｐ１」とし、デジタル信号Ｄｓ２の値が判定値ＶＴｈ以上であるときにおけるサンプリング周期Ｓｐを「第２の周期Ｓｐ２」とした場合、第２の周期Ｓｐ２は第１の周期Ｓｐ１よりも短い。したがって、本実施形態では、クロック周期変換部１５が、クロック信号ＡＣＬＫの周期の制御を通じてサンプリング周期Ｓｐを制御する「サンプリング周期制御部」の一例として機能する。
【００２５】
また、信号処理装置１０には、デシメーション用倍率設定部１６と、デシメーション用倍率設定部１６による設定結果を基にクロック信号ＤＣＬＫを生成するデシメーション用クロック周期変換部１７とが設けられている。デシメーション用倍率設定部１６は、判定部１３による判定結果を基に、デシメーション用変換係数Ｙを設定する。例えば、ＣＩＣフィルタ１２から出力されたデジタル信号Ｄｓ２の値が判定値ＶＴｈ未満であると判定部１３によって判定されている場合、デシメーション用倍率設定部１６は、デシメーション用変換係数Ｙを第１の値Ｙ１と等しくする。一方、デジタル信号Ｄｓ２の値が判定値ＶＴｈ以上であると判定部１３によって判定されている場合、デシメーション用倍率設定部１６は、デシメーション用変換係数Ｙを第１の値Ｙ１よりも大きい第２の値Ｙ２と等しくする。第１の値Ｙ１及び第２の値Ｙ２は、ともに「０」よりも大きい値である。すなわち、デシメーション用変換係数Ｙは、クロック信号ＡＣＬＫの周期が長いとき（すなわち、Ｘ＝Ｘ１のとき）には当該周期が短いとき（すなわち、Ｘ＝Ｘ２のとき）よりも小さくなる。
【００２６】
デシメーション用クロック周期変換部１７は、入力されるクロック信号ＡＣＬＫの周期を、デシメーション用倍率設定部１６によって設定されたデシメーション用変換係数Ｙを基に変換し、変換後のクロック信号をクロック信号ＤＣＬＫとして出力する。すなわち、デシメーション用クロック周期変換部１７は、クロック信号ＤＣＬＫの周期を、クロック信号ＡＣＬＫの周期とデシメーション用変換係数Ｙとの積と等しくする。そのため、クロック信号ＤＣＬＫの周期は、デシメーション用変換係数Ｙが小さいほど短くなる。
【００２７】
なお、本実施形態では、第１の値Ｙ１と第１の値Ｘ１との積が第２の値Ｙ２と第２の値Ｘ２との積と等しくなるように、第１の値Ｙ１及び第２の値Ｙ２がそれぞれ設定される。そのため、クロック信号ＡＣＬＫが長く、サンプリング周期Ｓｐが長い場合におけるクロック信号ＤＣＬＫの周期を、デシメーション比ＤＲを制御することにより、クロック信号ＡＣＬＫが短く、サンプリング周期Ｓｐが短い場合におけるクロック信号ＤＣＬＫの周期と同じにすることができる。すなわち、サンプリング周期Ｓｐが長いときにはサンプリング周期Ｓｐが短いときよりもデシメーション比ＤＲを小さくすることで、サンプリング周期Ｓｐの長さに拘わらず、クロック信号ＤＣＬＫの周期が一定値で保持される。したがって、本実施形態では、デシメーション用倍率設定部１６とデシメーション用クロック周期変換部１７とにより、サンプリング周期Ｓｐが長いときには、サンプリング周期Ｓｐが短いときよりもデシメーション比ＤＲを小さくする「デシメーション比制御部」の一例が構成されている。
【００２８】
次に、図２及び図３を参照し、センサ１００から入力されたアナログ信号Ａｓをデジタル信号Ｄｓ２に変換して出力する際の作用を説明する。図２に示す例は、サンプリング周期Ｓｐの変更はできるものの、デシメーション比ＤＲの変更ができない比較例の信号処理装置におけるタイミングチャートである。一方、図３に示す例は、本実施形態の信号処理装置１０におけるタイミングチャートである。なお、図２（ａ）及び図３（ａ）における破線は、信号処理装置に入力されるアナログ信号Ａｓの値の推移を示し、図２（ａ）及び図３（ａ）におけるドットは、ＣＩＣフィルタ１２から出力されるデジタル信号Ｄｓ２の値である。
【００２９】
まず、図２を参照し、比較例の信号処理装置における作用について説明する。
図２（ａ）に示すように信号処理装置から出力されるデジタル信号Ｄｓ２の値が判定値ＶＴｈ未満であるときには、図２（ｂ）に示すように、変換係数Ｘが第１の値Ｘ１に設定される。そのため、上記サンプリング周期Ｓｐが第１の周期Ｓｐ１となる。比較例の信号処理装置ではデシメーション比ＤＲが固定されているため、このようにサンプリング周期Ｓｐが長いと、サンプリング周期Ｓｐが短い場合と比較し、ＣＩＣフィルタ１２からのデジタル信号Ｄｓ２の出力周期が長くなる。
【００３０】
図２に示す例では、ＣＩＣフィルタ１２からデジタル信号Ｄｓ２が出力されるタイミングｔ１１よりも少し前から入力信号であるアナログ信号Ａｓの値が大きくなり始めるものの、タイミングｔ１１で出力されたデジタル信号Ｄｓ２の値は未だ判定値ＶＴｈ未満である。そのため、タイミングｔ１１から、次にデジタル信号Ｄｓ２がＣＩＣフィルタ１２から出力されるタイミングｔ１２までの期間では、サンプリング周期Ｓｐは第１の周期Ｓｐ１である。
【００３１】
図２に示す例では、タイミングｔ１１の直後で、入力信号であるアナログ信号Ａｓの値が判定値ＶＴｈを超える。そして、アナログ信号Ａｓの値がピークに達し、アナログ信号Ａｓの値がピークから降下しているときに、デジタル信号Ｄｓ２がＣＩＣフィルタ１２から出力される（タイミングｔ１２）。すなわち、タイミング１１以降からタイミングｔ１２までの期間では、アナログ信号Ａｓの値が大きくなっても、デジタル信号Ｄｓ２の値が変わらない。そのため、比較例の信号処理装置では、タイミング１１以降からタイミングｔ１２までの期間におけるアナログ信号Ａｓの値の変化をデジタル信号Ｄｓ２に反映させることができない。
【００３２】
なお、図２に示す例では、タイミングｔ１２でＣＩＣフィルタ１２から出力されるデジタル信号Ｄｓ２の値が判定値ＶＴｈ以上になるため、図２（ｂ）に示すように、変換係数Ｘが第１の値Ｘ１よりも小さい第２の値Ｘ２に設定される。すると、サンプリング周期Ｓｐが、第１の周期Ｓｐ１よりも時間的に短い第２の周期Ｓｐ２に変更され、デジタル信号Ｄｓ２の出力周期が短くなる。そのため、デジタル信号Ｄｓ２の値が判定値ＶＴｈ以上であると判定された以降では、アナログ信号Ａｓの値の変化をデジタル信号Ｄｓ２に反映させることができる。
【００３３】
次に、図３を参照し、本実施形態の信号処理装置１０における作用について説明する。
図３（ａ）に示すように信号処理装置１０から出力されるデジタル信号Ｄｓ２の値が判定値ＶＴｈ未満であるときには、図３（ｂ）に示すように、変換係数Ｘが第１の値Ｘ１に設定される。そのため、サンプリング周期Ｓｐが第１の周期Ｓｐ１となる。また、このようにサンプリング周期Ｓｐが第１の周期Ｓｐ１と等しい場合、図３（ｃ）に示すようにデシメーション用変換係数Ｙが第１の値Ｙ１に設定されるため、デシメータ１２３によるデシメーション比ＤＲを小さくすることができる。その結果、図３（ａ）に示すように、デジタル信号Ｄｓ２の値が判定値ＶＴｈ未満であるためにサンプリング周期Ｓｐが長くても、ＣＩＣフィルタ１２からのデジタル信号Ｄｓ２の出力周期が長くならない。
【００３４】
図３に示す例では、ＣＩＣフィルタ１２からデジタル信号Ｄｓ２が出力されるタイミングｔ２１よりも少し前から入力信号であるアナログ信号Ａｓの値が大きくなり始めるものの、タイミングｔ２１で出力されたデジタル信号Ｄｓ２の値は未だ判定値ＶＴｈ未満である。そのため、タイミングｔ２１から、次にデジタル信号Ｄｓ２がＣＩＣフィルタ１２から出力されるタイミングｔ２２までの期間では、サンプリング周期Ｓｐは第１の周期Ｓｐ１である。
【００３５】
ここで、本実施形態では、サンプリング周期Ｓｐが長い場合、デシメータ１２３によるデシメーション比ＤＲを小さくしている分、ＣＩＣフィルタ１２からのデジタル信号Ｄｓ２の出力周期が長くならない。そのため、タイミングｔ２１と、タイミングｔ２１の次にデジタル信号Ｄｓ２が出力されるタイミングｔ２２との間隔、すなわちデジタル信号Ｄｓ２の出力周期は、図２を用いて説明した比較例におけるデジタル信号Ｄｓ２の出力周期よりも短い。すなわち、タイミングｔ２２は、図２を用いて説明した比較例におけるタイミングｔ１２に相当するタイミングｔ２３よりも手前のタイミングである。
【００３６】
そして、本実施形態では、タイミングｔ２２でＣＩＣフィルタ１２から出力されたデジタル信号Ｄｓ２の値が判定値ＶＴｈ以上になるため、タイミングｔ２２で、変換係数Ｘが第１の値Ｘ１から第２の値Ｘ２に切り替えられる。そのため、タイミングｔ２２以降では、タイミングｔ２２以前よりもサンプリング周期Ｓｐが短くなる。また、タイミングｔ２２では、デシメーション用変換係数Ｙが第１の値Ｙ１から第２の値Ｙ２に切り替えられる。そのため、タイミングｔ２２以降では、タイミングｔ２２以前よりもデシメーション比ＤＲが大きくなる。その結果、ＣＩＣフィルタ１２からのデジタル信号Ｄｓ２の出力周期は保持される。
【００３７】
なお、その後のタイミングｔ２４でＣＩＣフィルタ１２から出力されるデジタル信号Ｄｓ２の値が判定値ＶＴｈ未満になる。そのため、タイミングｔ２４で、変換係数Ｘが第２の値Ｘ２から第１の値Ｘ１に切り替えられる。そのため、タイミングｔ２４以降では、タイミングｔ２４以前よりもサンプリング周期Ｓｐが長くなる。また、タイミングｔ２４では、デシメーション用変換係数Ｙが第２の値Ｙ２から第１の値Ｙ１に切り替えられる。そのため、タイミングｔ２４以降では、タイミングｔ２４以前よりもデシメーション比ＤＲが小さくなる。
【００３８】
以上、本実施形態によれば、以下に示す効果を得ることができる。
（１）本実施形態では、上記サンプリング周期Ｓｐが長いときには、サンプリング周期Ｓｐが短いときよりも、デシメータ１２３によるデシメーション比ＤＲが小さくなる。すなわち、サンプリング周期Ｓｐが長くても、ＣＩＣフィルタ１２からのデジタル信号Ｄｓ２の出力周期が長くならない。そのため、サンプリング周期Ｓｐが長い状況下でアナログ信号Ａｓの値が急に変動するようになったとしても、デシメーション比ＤＲが小さい分、アナログ信号Ａｓの値の変化をある程度反映したデジタル信号Ｄｓ２をＣＩＣフィルタ１２から出力させることができる。したがって、消費電力の低減を図りつつ、信号処理装置１０としての性能の低下を抑制することができる。
【００３９】
（２）具体的には、ＣＩＣフィルタ１２から出力されるデジタル信号Ｄｓ２の値が判定値ＶＴｈ未満である場合、上記サンプリング周期Ｓｐが第１の周期Ｓｐ１に設定される、すなわちサンプリング周期Ｓｐが長めに設定される。これにより、信号処理装置１０における消費電力を低減させることができる。
【００４０】
そして、サンプリング周期Ｓｐが第１の周期Ｓｐ１に設定されている状況下で、アナログ信号Ａｓの値が大きくなるように変化すると、ＣＩＣフィルタ１２から出力されるデジタル信号Ｄｓ２の値が判定値ＶＴｈ以上になる。すると、サンプリング周期Ｓｐが第１の周期Ｓｐ１から第２の周期Ｓｐ２に変更される、すなわちサンプリング周期Ｓｐが短縮される。これにより、アナログ信号Ａｓの値の変化をより正確に反映したデジタル信号Ｄｓ２をＣＩＣフィルタ１２から出力させることができる。
【００４１】
（３）また、本実施形態では、上記サンプリング周期Ｓｐを変更しても、ＣＩＣフィルタ１２からのデジタル信号Ｄｓ２の出力周期が変わらないようになっている。すなわち、サンプリング周期Ｓｐの変更に起因するデジタル信号Ｄｓ２の出力周期のバラツキを無くすことができる。
【００４２】
なお、上記実施形態は以下のような別の実施形態に変更してもよい。
・サンプリング周期Ｓｐを変更するための判定値を、複数設けてもよい。図４には、判定値を２つ設けた例が図示されている。図４（ａ）に示すようにデジタル信号Ｄｓ２の値が第１の判定値ＶＴｈ１未満であるときには、変換係数Ｘが第１の値Ｘ１に設定されているとともに、デシメーション用変換係数Ｙが第１の値Ｙ１に設定されている。そのため、上記サンプリング周期Ｓｐは長いものの、デシメーション比ＤＲが小さい。
【００４３】
そして、デジタル信号Ｄｓ２の値が第１の判定値ＶＴｈ１に達すると、変換係数Ｘが第１の値Ｘ１から第２の値Ｘ２に変更されるとともに、デシメーション用変換係数Ｙが第１の値Ｙ１から第２の値Ｘ２に変更される。図４（ｂ），（ｃ）に示すように、第２の値Ｘ２は第１の値Ｘ１よりも小さく、第２の値Ｙ２は第１の値Ｙ１よりも大きい。すると、サンプリング周期Ｓｐが、デジタル信号Ｄｓ２の値が第１の判定値ＶＴｈ１に達する以前よりも短くなり、デシメーション比ＤＲが、デジタル信号Ｄｓ２の値が第１の判定値ＶＴｈ１に達する以前よりも大きくなる。
【００４４】
その後、デジタル信号Ｄｓ２の値が第１の判定値ＶＴｈ１よりも大きい第２の判定値ＶＴｈ２に達すると、変換係数Ｘが第２の値Ｘ２から第３の値Ｘ３に変更されるとともに、デシメーション用変換係数Ｙが第２の値Ｙ２から第３の値Ｘ３に変更される。図４（ｂ），（ｃ）に示すように、第３の値Ｘ３は第２の値Ｘ２よりも小さく、第３の値Ｙ３は第２の値Ｙ２よりも大きい。すると、サンプリング周期Ｓｐが、デジタル信号Ｄｓ２の値が第２の判定値ＶＴｈ２に達する以前よりも短くなり、デシメーション比ＤＲが、デジタル信号Ｄｓ２の値が第２の判定値ＶＴｈ２に達する以前よりも大きくなる。
【００４５】
・サンプリング周期Ｓｐ及びデシメーション比ＤＲを、デジタル信号Ｄｓ２の値に応じて変更するのであれば、判定値を用いなくてもよい。例えば、デジタル信号Ｄｓ２の値が大きくなるに従い、サンプリング周期Ｓｐを次第に短くするとともに、デシメーション比ＤＲが次第に大きくなるようにしてもよい。
【００４６】
・上記実施形態では、デジタル信号Ｄｓ２の値が大きいと判断できるときには、サンプリング周期Ｓｐを短くするとともに、デシメーション比ＤＲを大きくしている。しかし、このようにサンプリング周期Ｓｐが短い期間が長いほど、Ａ／Ｄ変調器１１での消費電力が増大してしまう。そこで、デジタル信号Ｄｓ２の値が大きい場合であっても、当該値があまり変化していないと判断できるときには、デジタル信号Ｄｓ２の値が大きく、且つ当該値が変化していると判断できるときよりも、サンプリング周期Ｓｐを長くするとともに、デシメーション比ＤＲを小さくするようにしてもよい。これにより、信号処理装置１０における消費電力の低減を図ることが可能となる。
【００４７】
・上記実施形態では、変換係数Ｘとデシメーション用変換係数Ｙとの積が一定値で保持されるように各変換係数Ｘ，Ｙをそれぞれ設定することで、サンプリング周期Ｓｐが変わってもＣＩＣフィルタ１２からのデジタル信号Ｄｓ２の出力周期が変わらないようにしている。しかし、これに限らず、サンプリング周期Ｓｐが長いほどデシメーション用変換係数Ｙを小さくすることができるのであれば、サンプリング周期Ｓｐの長さの変化に応じてデシメーション用変換係数Ｙと変換係数Ｘとの積が変わるように各変換係数Ｘ，Ｙをそれぞれ設定するようにしてもよい。
【００４８】
・フィルタ部は、設定されているデシメーション比ＤＲで、入力された信号をデシメーションし、デジタル信号Ｄｓ２を出力することができるのであれば、上記実施形態で説明したＣＩＣフィルタ１２とは異なる構成のフィルタであってもよい。
【符号の説明】
【００４９】
１０…信号処理装置、１１…Ａ／Ｄ変調器、１２…フィルタ部の一例であるＣＩＣフィルタ、１５…サンプリング周期制御部の一例であるクロック周期変換部、１６…デシメーション制御部の一例を構成するデシメーション用倍率設定部、１７…デシメーション制御部の一例を構成するデシメーション用クロック周期変換部。
【図１】
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【図２】
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【図３】
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【図４】
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