(57)【要約】【課題】半導体装置のリーク電流を低減しつつ、半導体装置の高出力化を図ること。【解決手段】基板２１の上方に形成された電子走行層２３と、電子走行層２３の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層２４と、電子供給層２４の上に形成されたソース電極２５と、電子供給層２４の上においてソース電極２５から間隔をおいて形成されたドレイン電極２６と、電子供給層２４の上であって、ソース電極２５とドレイン電極２６との間の一部領域R2に形成された第１の絶縁層３１と、第１の絶縁層３１とソース電極２５との間における電子供給層２４の上に形成され、第１の絶縁層３１の上に延びたゲート電極３２と、第１の絶縁層３１とドレイン電極２６との間における電子供給層２４の上に形成され、第１の絶縁層３１よりもバンドギャップが広い第２の絶縁層２７とを有する半導体装置による。【選択図】図１０
2019087631.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層と、
前記電子供給層の上に形成されたソース電極と、
前記電子供給層の上において前記ソース電極から間隔をおいて形成されたドレイン電極と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に形成された第１の絶縁層と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に形成され、前記第１の絶縁層の上に延びたゲート電極と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に形成され、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層と、
を有する半導体装置。
【請求項２】
前記第２の絶縁層は、アルミニウム含有絶縁層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板の上方に電子走行層を形成する工程と、
前記電子走行層の上に、インジウムを含む化合物半導体を材料とする電子供給層を形成する工程と、
前記電子供給層の上に、ソース電極とドレイン電極とを互いに間隔をおいて形成する工程と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に第１の絶縁層を形成する工程と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に、前記電子供給層から前記第１の絶縁層の上に延びるようにゲート電極を形成する工程と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層を形成する工程と、
を有する半導体装置の製造方法。
【請求項４】
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層と、
前記電子供給層の上に形成されたソース電極と、
前記電子供給層の上において前記ソース電極から間隔をおいて形成されたドレイン電極と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に形成された第１の絶縁層と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に形成され、前記第１の絶縁層の上に延びたゲート電極と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に形成され、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層と、
を備えた半導体装置を有する電源装置。
【請求項５】
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層と、
前記電子供給層の上に形成されたソース電極と、
前記電子供給層の上において前記ソース電極から間隔をおいて形成されたドレイン電極と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に形成された第１の絶縁層と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に形成され、前記第１の絶縁層の上に延びたゲート電極と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に形成され、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層と、
を備えた半導体装置を有する高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電源装置、高周波増幅器、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
GaN等の化合物半導体を利用した半導体装置には様々なタイプのものがある。なかでも、HEMT(High Electron Mobility Transistor)は、雑音が小さく高速動作が可能であるという特徴を有する。
【０００３】
そのHEMTにおいては、電子供給層に発生する自発分極やピエゾ分極によってその下の電子走行層に二次元電子ガスを誘起させることができる。
【０００４】
特に、電子供給層としてInAlN層やInAlGaN層等のようにインジウムを含む化合物半導体層を使用すると、電子供給層の自発分極が高められてその下の電子走行層に高濃度の二次元電子ガスを誘起できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−０８５０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このようにインジウムを含む電子供給層を使用したHEMTにおいては、リーク電流の低減と高出力化とを両立させるという点で改善の余地がある。
【０００７】
一側面によれば、本発明は、半導体装置のリーク電流を低減しつつ、半導体装置の高出力化を図ることを目的とする。
【課題を解決するための手段】
【０００８】
一側面によれば、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層と、前記電子供給層の上に形成されたソース電極と、前記電子供給層の上において前記ソース電極から間隔をおいて形成されたドレイン電極と、前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に形成された第１の絶縁層と、前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に形成され、前記第１の絶縁層の上に延びたゲート電極と、前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に形成され、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層とを有する半導体装置が提供される。
【発明の効果】
【０００９】
一側面によれば、第１の絶縁層を形成する領域をゲート電極とドレイン電極との間の一部領域とするため、電子供給層の導電性のインジウムが第１の絶縁層に拡散しても、ゲート電極とドレイン電極との間の第１の絶縁層にリークパスが発生するのを防止できる。
【００１０】
しかも、第１の絶縁層よりもバンドギャップが広く耐圧が高い第２の絶縁層によって半導体装置の耐圧が高まる。
【００１１】
更に、ドレイン電極とゲート電極との間の強電界に曝される一部領域を除いて第２の絶縁層を形成することにより、強電界に沿って移動する電子が第２の絶縁層に捕獲されるのを抑制することができる。その結果、第２の絶縁層に電子が捕獲されることで生じる電流コラプスを抑制することができ、半導体装置の高出力化を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、調査に使用した半導体装置の断面図である。
【図２】図２は、調査に使用した半導体装置の拡大断面図である。
【図３】図３は、調査に使用した半導体装置のTEM像を基にして描いた図である。
【図４】図４は、リーク電流が発生した半導体装置のゲート−ドレイン間電流Igとゲート電圧Vgとの関係について示すグラフである。
【図５】図５は、リーク電流が発生するのを防止するために本願発明者が案出した半導体装置の拡大断面図である。
【図６】図６は、アルミナ層に電子がトラップされた場合における半導体装置のドレイン電圧Vdとドレイン電流Idとの関係を示すグラフである。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１０】図１０は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１１】図１１は、第１実施形態に係る半導体装置の拡大断面図である。
【図１２】図１２は、第１実施形態に係る半導体装置のゲート−ドレイン間電流Igとゲート電圧Vgとの関係について示すグラフである。
【図１３】図１３は、第１実施形態に係る半導体装置のドレイン電圧Vdとドレイン電流Idとの関係を示すグラフである。
【図１４】図１４（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１５】図１５（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１６】図１６（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１７】図１７は、第３実施形態に係るディスクリートパッケージの平面図である。
【図１８】図１８は、第４実施形態に係るPFC回路の回路図である。
【図１９】図１９は、第５実施形態に係る電源装置の回路図である。
【図２０】図２０は、第６実施形態に係る高周波増幅器の回路図である。
【発明を実施するための最良の形態】
【００１３】
本実施形態の説明に先立ち、本願発明者が調査した事項について説明する。
【００１４】
図１は、その調査に使用した半導体装置の断面図である。
【００１５】
この半導体装置１は、HEMTであって、SiC基板等の基板２とその上に形成されたバッファ層３とを有する。
【００１６】
バッファ層３は、基板２の格子欠陥がその上の層に伝わるのを防止するAlGaN層やAlN層であり、その上に電子走行層４が形成される。この例では電子走行層４として不純物を含まないi型のGaN層を形成し、電子走行層４において電子の不純物散乱を抑制する。
【００１７】
そして、その電子走行層４の上には電子供給層５としてInAlGaN層が形成される。その電子供給層５の自発分極によって電子走行層４には二次元電子ガス１０が誘起されるが、電子供給層５として形成したInAlGaN層は膜中のインジウムによって大きな自発分極を有するため、高濃度の二次元電子ガス１０を誘起することができる。
【００１８】
更に、電子供給層５の上にはソース電極６とドレイン電極７とが間隔をおいて形成される。
【００１９】
そして、これらソース電極６とドレイン電極７の間の電子供給層５の上には、大気中の水分等から電子供給層５を保護するために耐湿性に優れた窒化シリコン(SiN)層８が形成される。
【００２０】
その窒化シリコン層８には開口８ａが形成されており、開口８ａ内とその周囲の窒化シリコン層８の上にはゲート電極９が形成される。ゲート電極９は断面視でＴ字型に形成され、窒化シリコン層８の上に形成された部分のゲート電極９はフィールドプレート９ａとなる。
【００２１】
そのフィールドプレート９ａには電子供給層５に対向する対向面９ｂが設けられる。ドレイン電極７からゲート電極９に印加される強い電界Eがその対向面９ｂに分散することにより電子供給層５や窒化シリコン層８が電界Eで破壊されるのを防止でき、半導体装置１の高耐圧化が実現できる。
【００２２】
このような半導体装置１によれば、前述のように電子供給層５としてインジウムを含むInAlGaN層を形成することにより高濃度の二次元電子ガス１０を誘起でき、半導体装置１の高出力化が期待できる。
【００２３】
しかしながら、本願発明者の調査によれば、電子供給層５のインジウムに起因して以下のような問題が生じることが明らかとなった。
【００２４】
図２は、この半導体装置１の拡大断面図である。
【００２５】
なお、図２において図１におけるのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【００２６】
本願発明者は、電子供給層５のインジウムの影響を調べるため、図２の点線Aで示す領域のTEM(Transmission Electron Microscopy)像を取得した。
【００２７】
図３は、そのTEM像を基にして描いた図である。
【００２８】
図３に示されるように、窒化シリコン層８には下地の電子供給層５からインジウムが拡散している。インジウムは融点が１５６℃程度と低いため、電子供給層５の上に窒化シリコン層８を形成するときにインジウムが加熱されて溶融し、このように窒化シリコン層８にインジウムが拡散したと考えられる。
【００２９】
その結果、図２に示すように、導電性のインジウムによって窒化シリコン層８にリーク電流のパスPが形成され、そのパスPに沿ってドレイン電極７とゲート電極９との間にリーク電流が発生してしまう。
【００３０】
図４は、このようにリーク電流が発生した半導体装置１のゲート−ドレイン間電流Igとゲート電圧Vgとの関係について示すグラフである。
【００３１】
なお、図４においては、パスPに沿ったリーク電流が存在しない理想的な場合を比較例として併記してある。
【００３２】
図４に示すように、上記のようにリーク電流が発生すると、ゲート電圧Vgに負の電圧を印加したときに比較例の場合よりもゲート−ドレイン間電流Igが増加してしまう。
【００３３】
図５は、このようなリーク電流が発生するのを防止するために本願発明者が案出した半導体装置１の拡大断面図である。
【００３４】
なお、図５において図１で説明したのと同じ要素には図１におけるのと同じ符号を付し、以下ではその説明を省略する。
【００３５】
図５に示すように、この半導体装置１においては、電子供給層５と窒化シリコン層８との間にアルミナ(Al2O3)層１１を設ける。
【００３６】
アルミナ層１１は、電子供給層５に含まれるインジウムが窒化シリコン層８に拡散するのを防止する拡散防止層として機能する。これにより電子供給層５から窒化シリコン層８にインジウムが拡散し難くなるため、インジウムに起因したリークパスが窒化シリコン層８に形成するのを防止でき、ドレイン電極７とゲート電極９との間を流れるリーク電流を抑制することができる。
【００３７】
しかしながら、本願発明者の調査によれば、アルミナ層１１には電子をトラップする電子トラップが存在し、点線矩形内に示すように電子eがアルミナ層１１中で捕獲されることが明らかとなった。
【００３８】
図６は、このようにアルミナ層１１に電子eがトラップされた場合における半導体装置１のドレイン電圧Vdとドレイン電流Idとの関係を示すグラフである。
【００３９】
なお、図６においては、アルミナ層１１に電子eがトラップされていない理想的な場合を比較例として併記してある。
【００４０】
図６に示すように、上記のようにアルミナ層１１に電子eがトラップされると、ドレイン電圧Vdを高めたときに流れるドレイン電流Idが比較例よりも小さくなってしまう。このような現象は電流コラプス現象と呼ばれる。
【００４１】
電流コラプス現象が発生すると、半導体装置１から出力されるドレイン電流Idが低下してしまうため、半導体装置１の高出力化が図れなくなってしまう。
【００４２】
よって、この半導体装置１においては、ドレイン電極７とゲート電極９との間を流れるリーク電流を低減することができるものの、半導体装置１の高出力化が実現できないという問題がある。
【００４３】
以下に、各実施形態について説明する。
【００４４】
（第１実施形態）
本実施形態に係る半導体装置についてその製造方法を追いながら説明する。
【００４５】
図７〜図１０は、本実施形態に係る半導体装置の製造途中の断面図である。
【００４６】
この半導体装置はHEMTであって、以下のようにして製造される。
【００４７】
まず、図７（ａ）に示すように、基板２１としてSiC基板を用意し、その上にMOVPE (Metal Organic Vapor Phase Epitaxy)法でバッファ層２２としてAlGaN層を０．００１μm〜０．５μm程度の厚さに形成する。なお、AlGaN層に代えてAlN層をバッファ層２２として形成してもよい。
【００４８】
更に、SiC基板に代えて、シリコン基板、AlN基板、サファイア基板、及びGaN基板のいずれかを基板２１として用いてもよい。
【００４９】
バッファ層２２の成膜条件も特に限定されない。本実施形態では、アルミニウムの原料ガスとしてTMA(Trimethylaluminum)ガスを使用すると共に、ガリウムの原料ガスとしてTMG(Trimethylgalium)ガスを使用する。
【００５０】
次に、バッファ層２２を形成したのと同じチャンバを引き続き使用し、バッファ層２２の上に電子走行層２３としてGaN層をMOVPE法で形成する。
【００５１】
この例では、TMGガスとアンモニアガスとの混合ガスを成膜ガスとして使用することにより電子走行層２３を１００nm〜３０００nm程度の厚さに形成する。
【００５２】
更に、上記のチャンバを引き続き使用し、そのチャンバ内において電子走行層２３の上にMOVPE法で電子供給層２４としてInAlGaN層を１nm〜３０nm程度、例えば５nm程度の厚さに形成する。その電子供給層２４の成膜ガスとしては、例えば、TMAガス、TMGガス、及びTMI(Trimethylindium)ガス等の混合ガスがある。
【００５３】
なお、電子供給層２４は、自発分極が大きなインジウムを含む化合物半導体層であればInAlGaN層に限定されない。そのような化合物半導体層としては、例えばInAlN層がある。
【００５４】
次いで、図７（ｂ）に示すように、電子供給層２４の上に蒸着法でタンタル層とアルミニウム層とをこの順に形成した後、これらの積層膜をリフトオフ法でパターニングすることにより、ソース電極２５とドレイン電極２６とを間隔をおいて形成する。
【００５５】
なお、タンタル層とアルミニウム層のそれぞれの膜厚は特に限定されないが、タンタル層は０．０１μm〜１００μm、例えば７μm程度の厚さに形成される。また、アルミニウム層は例えば０．０１μm〜１００μm程度の厚さに形成される。
【００５６】
その後に、窒素雰囲気中で基板温度を４００℃〜９００℃、例えば５８０℃程度とする条件でソース電極２５とドレイン電極２６を加熱する。
【００５７】
ソース電極２５の最下層に形成したタンタル層は窒素を取り込む性質があるため、このように加熱することで電子供給層２４に含まれる窒素がソース電極２５に拡散する。その結果、電子供給層２４とソース電極２５との間のバンドが滑らかとなり、電子供給層２４にソース電極２５をオーミックコンタクトさせることができる。これと同様に、ドレイン電極２６も電子供給層２４にオーミックコンタクトするようになる。
【００５８】
次に、図８（ａ）に示すように、電子供給層２４、ソース電極２５、及びドレイン電極２６の各々の上にALD(Atomic Layer Deposition)法でアルミナ層２７を１nm〜５０nm、例えば２０nm程度の厚さに形成する。なお、そのアルミナ層２７は第２の絶縁層の一例である。
【００５９】
また、アルミナ層２７に代えて、酸窒化アルミニウム(AlON)層や窒化アルミニウム(AlN)層を形成してもよい。
【００６０】
続いて、図８（ｂ）に示すように、フォトリソグラフィとウエットエッチングによりアルミナ層２７をパターニングする。これにより、ソース電極２５とドレイン電極２６との間の領域のうち、ドレイン電極２６寄りの領域R1にアルミナ層２７が残される。
【００６１】
なお、このウエットエッチングで使用するエッチング液としては、例えばフッ酸がある。
【００６２】
また、ウエットエッチングに代えてイオンミリングによりアルミナ層２７をパターニングしてもよい。
【００６３】
次いで、図９（ａ）に示すように、基板温度を３００℃〜４００℃とする条件でプラズマCVD(Chemical Vapor Deposition)法により基板２１の上側全面に窒化シリコン層３１を形成し、その窒化シリコン層３１で電子供給層２４を保護する。
【００６４】
なお、窒化シリコン層３１の成膜ガスとしては、例えば、シラン(SiH4)ガスとアンモニアガスとの混合ガスがある。また、窒化シリコン層３１は、第１の絶縁層の一例であって、１nm〜１０００nm、例えば６００nm程度の厚さに形成される。
【００６５】
その窒化シリコン層３１を成膜するときの熱により電子供給層２４内のインジウムが溶融して窒化シリコン層３１に拡散するため、本工程を終了した後の窒化シリコン層３１にはインジウムが含有されることになる。
【００６６】
また、窒化シリコン層３１は大気中の水分等から電子供給層２４を保護する役割を担うが、これと同じ機能を有する絶縁層を窒化シリコン層３１として形成してもよい。そのような絶縁層としては、例えば、酸化シリコン(SiO2)層、酸窒化シリコン(SiON)層、酸化ハフニウム(HfO2)層、及び酸炭化シリコン(SiOC)層がある。
【００６７】
次に、図９（ｂ）に示すように、フォトリソグラフィとドライエッチングで窒化シリコン層３１をパターニングすることにより、アルミナ層２７の上から窒化シリコン層３１を除去すると共に、窒化シリコン層３１に開口３１ａを形成する。そのドライエッチングでは、例えばBCl3ガスがエッチングガスとして使用される。
【００６８】
なお、ドライエッチングに代えてイオンミリングにより窒化シリコン層３１をパターニングしてもよい。
【００６９】
そして、このパターニングの結果、窒化シリコン層３１は、開口３１ａとアルミナ層２７との間の一部領域R2に残される。また、開口３１ａとソース電極３１との間にも窒化シリコン層３１は残される。
【００７０】
続いて、図１０に示すように、基板２１の上側全面に蒸着法によりニッケル層３２ａと金層３２ｂとをこの順に形成した後、これらの膜をリフトオフ法でパターニングすることにより、開口３１ａ内とその周囲の窒化シリコン層３１の上にゲート電極３２を形成する。
【００７１】
そのゲート電極３２は、断面視でT字型であって、開口３１ａ内において電子供給層２４と接触すると共に、開口３１ａから一部領域R2における窒化シリコン層３１の上に延びるように形成される。そして、一部領域R2におけるゲート電極３２は、ドレイン電極２６からゲート電極２７に加わる電界を緩和するためのフィールドプレート３２ｃとなる。
【００７２】
以上により、本実施形態に係る半導体装置４０の基本構造が完成する。
【００７３】
図１１は、本実施形態に係る半導体装置４０の拡大断面図である。
【００７４】
この半導体装置４０においては、膜中のインジウムによって大きな自発分極を有する電子供給層２４の作用で電子走行層２３に高濃度の二次元電子ガス３９が誘起されるため、ソース−ドレイン電流を高めることができる。
【００７５】
半導体装置４０をオン状態にするために各電極に印可する電圧は特に限定されないが、例えばソース電極２５（図１０参照）を接地電位にし、ゲート電極３２に１V〜２V程度の電圧を印加する。また、ドレイン電極２６には９０V程度の高電圧を印加する。
【００７６】
このように高電圧を印加することでドレイン電極２６からゲート電極３２に強い電界Eが作用することになるが、その電界Eはフィールドプレート３２ｃに分散して印加されるため、電界集中に起因して窒化シリコン層３１の耐圧が低下するのを防止できる。
【００７７】
更に、本実施形態ではフィールドプレート３２ｃが位置する一部領域R2からアルミナ層２７を除去したことにより、電界Eに沿って移動する電子がアルミナ層２７に捕獲され難くなる。
【００７８】
特に、一部領域R2においては強い電界Eによって電子の運動が促されるため、このようにアルミナ層２７を除去して電子が捕獲されるのを防止する実益が高い。
【００７９】
しかも、下地の電子走行層２４からインジウムが拡散した窒化シリコン層３１を一部領域R2に残したことにより、電界Eに沿って移動する電子が導電性のインジウムによって窒化シリコン層３１中を容易に移動できるようになり、窒化シリコン層３１に電子が捕獲され難くなる。
【００８０】
その結果、アルミナ層２７と窒化シリコン層３１のいずれにも電子トラップが発生し難くなり、半導体装置４０において電流コラプス現象が発生するのを抑制することができる。
【００８１】
また、ゲート電極３２とドレイン電極２６との間から窒化シリコン層３１を除去したことにより、ゲート電極３２からドレイン電極２６に至るリークパスが窒化シリコン層３１に形成されなくなるため、半導体装置４０においてリーク電流が発生するのを抑制できる。
【００８２】
更に、空気よりも誘電率が高いアルミナ層２７をゲート電極３２とドレイン電極２６との間に形成したことで電界Eの一部がアルミナ層２７を通るようになる。これにより、フィールドプレート３２ｃの下の窒化シリコン層３１に電界Eが集中するのを緩和でき、窒化シリコン層３１の耐圧を高めることもできる。
【００８３】
特に、アルミナ層２７のバンドギャップは約５eVであり、窒化シリコン層３１のバンドギャップ（約３eV）よりも高いため、アルミナ層２７は電界Eに曝されても破壊され難く、半導体装置４０の耐圧を高めることができる。
【００８４】
窒化シリコン層３１よりもバンドギャップが広い絶縁層としては、上記のアルミナ層２７の他に酸窒化アルミニウム層や窒化アルミニウム層等のアルミニウム含有絶縁層もあり、これらのいずれかをアルミナ層２７に代えて形成してもよい。アルミニウム含有絶縁膜はバンドギャップが広く耐圧が高いため、半導体装置４０の耐圧を高めるのに有効である。
【００８５】
本願発明者は、本実施形態の効果について検証した。その検証結果を図１２及び図１３に示す。
【００８６】
図１２は、本実施形態に係る半導体装置４０のゲート−ドレイン間電流Igとゲート電圧Vgとの関係について示すグラフである。
【００８７】
なお、図１２においては、ゲート−ドレイン間のリーク電流が存在しない理想的な場合を第１の比較例として併記すると共に、図１に示した半導体装置１のグラフを第２の比較例として併記してある。
【００８８】
図１２に示すように、本実施形態においては、理想的な第１の比較例と同程度にまで電流Igが低下しており、ゲート−ドレイン間におけるリーク電流が抑制されることが明らかとなった。これは、前述のようにゲート電極３２とドレイン電極２６との間から窒化シリコン層３１を除去したことにより、ゲート電極３２からドレイン電極２６に至るリークパスが窒化シリコン層３１に形成されなくなったためであると考えられる。
【００８９】
図１３は、本実施形態に係る半導体装置４０のドレイン電圧Vdとドレイン電流Idとの関係を示すグラフである。
【００９０】
なお、図１３においては、アルミナ層２７や窒化シリコン層３１に電子がトラップされていない理想的な場合を第１の比較例として併記すると共に、図１に示した半導体装置１のグラフを第２の比較例として併記してある。
【００９１】
図１３に示すように、本実施形態においては、理想的な第１の比較例と同程度にまでドレイン電流Idが増加しており、電流コラプス現象が抑制されることが明らかとなった。これは、前述のように電子トラップが存在するアルミナ層２７を一部領域R2から除去したことにより、アルミナ層２７に電子が捕獲され難くなったためと考えられる。また、インジウムが拡散した窒化シリコン層３１を一部領域R2に残したことで電界Eに沿って移動する電子が窒化シリコン層３１にトラップされ難くなったことによっても電流コラプス現象を抑制できたと考えられる。
【００９２】
（第２実施形態）
本実施形態では、第１実施形態とは異なる方法でHEMTを製造する。
【００９３】
図１４〜図１６は、本実施形態に係る半導体装置の製造途中の断面図である。
【００９４】
なお、図１４〜図１６において第１実施形態におけると同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【００９５】
まず、第１実施形態の図７（ａ）、（ｂ）の工程を行うことにより、図１４（ａ）に示すように、電子供給層２４の上にソース電極２５とドレイン電極２６とが間隔をおいて形成された構造を得る。
【００９６】
次に、図１４（ｂ）に示すように、基板２１の上側全面にプラズマCVD法で窒化シリコン層３１を１nm〜１０００nm程度、例えば６００nm程度の厚さに形成する。その窒化シリコン層３１の成膜条件は第１実施形態におけるのと同じなのでここでは省略する。
【００９７】
また、第１実施形態で説明したように、窒化シリコン層３１を形成する際には基板２１が加熱されるため、電子供給層２４として形成したInAlGaN層から窒化シリコン層３１にインジウムが拡散する。
【００９８】
続いて、図１５（ａ）に示すように、フォトリソグラフィとドライエッチングで窒化シリコン層３１をパターニングすることにより、ソース電極２５とドレイン電極２６との間の窒化シリコン層３１に開口３１ａを形成する。また、このパターニングでは、開口３１ａとドレイン電極２６との間の一部領域R2に窒化シリコン層３１を残しつつ、一部領域R2とドレイン電極２６との間から窒化シリコン層３１が除去される。
【００９９】
次に、図１５（ｂ）に示すように、基板２１の上側全面に蒸着法によりニッケル層３２ａと金層３２ｂとをこの順に形成し、更にこれらの膜をリフトオフ法でパターニングしてT字型のゲート電極３２を形成する。第１実施形態で説明したように、一部領域R2におけるゲート電極３２は、ドレイン電極２６からゲート電極３２に加わる電界を緩和するためのフィールドプレート３２ｃとなる。
【０１００】
次いで、図１６（ａ）に示すように、ALD法で基板２１の上側全面にアルミナ層２７を１nm〜５０nm程度の厚さ、例えば２０nmの厚さに形成し、そのアルミナ層２７でゲート電極３２を覆う。
【０１０１】
そして、図１６（ｂ）に示すように、フォトリソグラフィとウエットエッチングでアルミナ層２７をパターニングすることにより、ソース電極２５とドレイン電極２６の各々上からアルミナ層２７を除去し、これらの電極に不図示の配線を接続できるようにする。第１実施形態で説明したように、このウエットエッチングで使用するエッチング液としては、例えばフッ酸がある。
【０１０２】
以上により、本実施形態に係る半導体装置５０の基本構造が完成する。
【０１０３】
この半導体装置５０においても、フィールドプレート３２ｃの下にアルミナ層２７を形成せずに、インジウムを含有する窒化シリコン層３１をフィールドプレート３２ｃの下に形成する。そのため、第１実施形態と同じ理由によって窒化シリコン層３１に電子トラップが形成され難くなり、半導体装置５０において電流コラプス現象が発生するのを抑制できる。
【０１０４】
更に、一部領域R2とドレイン電極２６との間から窒化シリコン層３１を除去したことにより、インジウムを含む窒化シリコン層３１の膜中にリークパスが発生するのを防止でき、ドレイン電極２６とゲート電極３２との間にリーク電流が流れるのを防止することができる。
【０１０５】
しかも、ゲート電極３２の側面と上面がアルミナ層２７で覆われるため、大気中の水分等がゲート電極３２に浸入するのをアルミナ層２７で防ぐこともできる。
【０１０６】
（第３実施形態）
本実施形態では、第１実施形態や第２実施形態に係る半導体装置４０、５０を備えたディスクリートパッケージについて説明する。
【０１０７】
図１７は、本実施形態に係るディスクリートパッケージの平面図である。
【０１０８】
このディスクリートパッケージ１００は、半導体装置４０、５０のいずれかを含むHEMTチップ１０１と、そのHEMTチップ１０１を封止する樹脂１０２とを有する。
【０１０９】
このうち、HEMTチップ１０１には、ゲートパッド１０３、ドレインパッド１０４、及びソースパッド１０５が設けられる。これらのパッドの各々は、不図示の配線を介して前述のゲート電極３２、ドレイン電極２６、及びソース電極２５の各々と電気的に接続される。
【０１１０】
また、樹脂１０２には、ゲートリード１１０、ドレインリード１１１、及びソースリード１１２の各々の一部が埋没される。このうち、ドレインリード１１１には正方形状のランド１１１ａが設けられており、ダイアタッチ材１０７によりランド１１１ａにHEMTチップ１０１が接着される。
【０１１１】
そして、これらのリード１１０、１１１、１１２の各々は、アルミニウム線等の金属ワイヤ１１４を介してそれぞれゲートパッド１０３、ドレインパッド１０４、及びソースパッド１０５の各々に電気的に接続される。
【０１１２】
以上説明した本実施形態によれば、リーク電流が抑制された半導体装置４０、５０のいずれかをHEMTチップ１０１が含むため、耐圧が高いディスクリートパッケージ１００を提供することができる。しかも、半導体装置４０、５０において電流コラプス現象が抑制されているため、ディスクリートパッケージ１００を高出力化することも可能となる。
【０１１３】
（第４実施形態）
本実施形態では、第３実施形態のHEMTチップ１０１を用いたPFC（Power Factor Correction）回路について説明する。
【０１１４】
図１８は、そのPFC回路の回路図である。
【０１１５】
図１８に示すように、PFC回路２００は、ダイオード２０１、チョークコイル２０２、コンデンサ２０３、２０４、ダイオードブリッジ２０５、交流電源２０６、及びスイッチ素子２１０を有する。
【０１１６】
このうち、スイッチ素子２１０としては、第３実施形態で説明したHEMTチップ１０１を採用し得る。そのスイッチ素子２１０のドレイン電極は、ダイオード２０１のアノード端子と、チョークコイル２０２の一端子とに接続される。
【０１１７】
また、スイッチ素子２１０のソース電極は、コンデンサ２０３の一端子と、コンデンサ２０４の一端子とに接続される。
【０１１８】
なお、スイッチ素子２１０のゲート電極には不図示のゲートドライバが接続される。
【０１１９】
更に、コンデンサ２０３の他端子とチョークコイル２０２の他端子とが接続されると共に、コンデンサ２０４の他端子とダイオード２０１のカソード端子とが接続される。
【０１２０】
そして、コンデンサ２０３の両端子間にはダイオードブリッジ２０５を介して交流電源２０６が接続され、コンデンサ２０４の両端子間には直流電源DCが接続される。
【０１２１】
（第５実施形態）
本実施形態では、第３実施形態のHEMTチップ１０１を用いた電源装置について説明する。
【０１２２】
図１９は、その電源装置の回路図である。なお、図１９において、第４実施形態で説明したのと同じ要素には第４実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１２３】
図１９に示すように、電源装置３００は、高圧の一次側回路３０１、低圧の二次側回路３０２、及びこれらの間に接続されたトランス３０３を備える。
【０１２４】
このうち、一次側回路３０１には、第４実施形態で説明したPFC回路２００と、そのPFC回路２００のコンデンサ２０４の両端子間に接続されたフルブリッジインバータ回路３０４が設けられる。
【０１２５】
そのフルブリッジインバータ回路３０４には、四つのスイッチ素子３０４ａ、３０４ｂ、３０４ｃ、３０４ｄが設けられる。これらのスイッチ素子３０４ａ、３０４ｂ、３０４ｃ、３０４ｄの各々としては、第３実施形態で説明したHEMTチップ１０１を採用し得る。
【０１２６】
一方、二次側回路３０２は、三つのスイッチ素子３０２ａ、３０２ｂ、３０２ｃを備える。これらのスイッチ素子３０２ａ、３０２ｂ、３０２ｃとしては、例えば、シリコン基板にチャネルが形成されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を採用し得る。
【０１２７】
以上説明した本実施形態によれば、スイッチ素子２１０、３０４ａ、３０４ｂ、３０４ｃ、３０４ｄの各々にHEMTチップ１０１を採用する。そのHEMTチップ１０１においてはリーク電流と電流コラプス現象が抑制されているため、耐圧が高く高出力用途に適した電源装置３００を提供することができる。
【０１２８】
（第６実施形態）
本実施形態では、第３実施形態のHEMTチップ１０１を用いた高周波増幅器について説明する。
【０１２９】
図２０は、その高周波増幅器の回路図である。
【０１３０】
図２０に示すように、高周波増幅器４００は、ディジタル・プレディストーション回路４０１、ミキサ４０２、４０３、及びパワーアンプ４０４を備える。
【０１３１】
このうち、ディジタル・プレディストーション回路４０１は、入力信号の非線形歪みを補償する。また、ミキサ４０２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。
【０１３２】
そして、パワーアンプ４０４は、前述のHEMTチップ１０１を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、スイッチの切り替えにより、出力側の信号をミキサ４０３で交流信号とミキシングしてディジタル・プレディストーション回路４０１に送出できる。
【０１３３】
以上説明した本実施形態によれば、パワーアンプ４０４が内蔵するHEMTチップ１０１においてリーク電流と電流コラプス現象が抑制されているため、耐圧が高く高出力用途に適した高周波増幅器４００を提供することができる。
【０１３４】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１３５】
（付記１）  基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層と、
前記電子供給層の上に形成されたソース電極と、
前記電子供給層の上において前記ソース電極から間隔をおいて形成されたドレイン電極と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に形成された第１の絶縁層と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に形成され、前記第１の絶縁層の上に延びたゲート電極と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に形成され、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層と、
を有する半導体装置。
【０１３６】
（付記２）  前記第２の絶縁層は、アルミニウム含有絶縁層であることを特徴とする付記１に記載の半導体装置。
【０１３７】
（付記３）  前記第２の絶縁層は、前記ゲート電極の側面と上面とを覆うことを特徴とする付記１に記載の半導体装置。
【０１３８】
（付記４）  前記第１の絶縁層はインジウムを含有することを特徴とする付記１に記載の半導体装置。
【０１３９】
（付記５）  基板の上方に電子走行層を形成する工程と、
前記電子走行層の上に、インジウムを含む化合物半導体を材料とする電子供給層を形成する工程と、
前記電子供給層の上に、ソース電極とドレイン電極とを互いに間隔をおいて形成する工程と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に第１の絶縁層を形成する工程と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に、前記電子供給層から前記第１の絶縁層の上に延びるようにゲート電極を形成する工程と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層を形成する工程と、
を有する半導体装置の製造方法。
【０１４０】
（付記６）  基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層と、
前記電子供給層の上に形成されたソース電極と、
前記電子供給層の上において前記ソース電極から間隔をおいて形成されたドレイン電極と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に形成された第１の絶縁層と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に形成され、前記第１の絶縁層の上に延びたゲート電極と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に形成され、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層と、
を備えた半導体装置を有する電源装置。
【０１４１】
（付記７）  基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上に形成され、インジウムを含む化合物半導体を材料とする電子供給層と、
前記電子供給層の上に形成されたソース電極と、
前記電子供給層の上において前記ソース電極から間隔をおいて形成されたドレイン電極と、
前記電子供給層の上であって、前記ソース電極と前記ドレイン電極との間の一部領域に形成された第１の絶縁層と、
前記第１の絶縁層と前記ソース電極との間における前記電子供給層の上に形成され、前記第１の絶縁層の上に延びたゲート電極と、
前記第１の絶縁層と前記ドレイン電極との間における前記電子供給層の上に形成され、前記第１の絶縁層よりもバンドギャップが広い第２の絶縁層と、
を備えた半導体装置を有する高周波増幅器。
【符号の説明】
【０１４２】
１…半導体装置、２…基板、３…バッファ層、４…電子走行層、５…電子供給層、６…ソース電極、７…ドレイン電極、８…窒化シリコン層、８ａ…開口、９…ゲート電極、９ａ…フィールドプレート、９ｂ…対向面、１０…二次元電子ガス、１１…アルミナ層、２１…基板、２２…バッファ層、２３…電子走行層、２４…電子供給層、２５…ソース電極、２６…ドレイン電極、２７…アルミナ層、３１…窒化シリコン層、３１ａ…開口、３２…ゲート電極、３２ａ…ニッケル層、３２ｂ…金層、３２ｃ…フィールドプレート、４０、５０…半導体装置、１００…ディスクリートパッケージ、１０１…HEMTチップ、１０２…樹脂、１０３…ゲートパッド、１０４…ドレインパッド、１０５…ソースパッド、１０７…ダイアタッチ材、１１０…ゲートリード、１１１ａ…ランド、１１１…ドレインリード、１１２…ソースリード、１１４…金属ワイヤ、２００…PFC回路、２０１…ダイオード、２０２…チョークコイル、２０３、２０４…コンデンサ、２０５…ダイオードブリッジ、２０６…交流電源、３０１…一次側回路、３０２…二次側回路、３０３…トランス、３０４…フルブリッジインバータ回路、３０２ａ、３０２ｂ、３０２ｃ…スイッチ素子、４００…高周波増幅器、４０１…ディジタル・プレディストーション回路、４０２、４０３…ミキサ、４０４…パワーアンプ。
【図１】
2019087631.tif 000003
【図２】
2019087631.tif 000004
【図３】
2019087631.tif 000005
【図４】
2019087631.tif 000006
【図５】
2019087631.tif 000007
【図６】
2019087631.tif 000008
【図７】
2019087631.tif 000009
【図８】
2019087631.tif 000010
【図９】
2019087631.tif 000011
【図１０】
2019087631.tif 000012
【図１１】
2019087631.tif 000013
【図１２】
2019087631.tif 000014
【図１３】
2019087631.tif 000015
【図１４】
2019087631.tif 000016
【図１５】
2019087631.tif 000017
【図１６】
2019087631.tif 000018
【図１７】
2019087631.tif 000019
【図１８】
2019087631.tif 000020
【図１９】
2019087631.tif 000021
【図２０】
2019087631.tif 000022