(57)【要約】【課題】入力電圧範囲が広く、直線性の高いアンプを、低価格かつ簡易な構成で実装したＤＡ変換器。【解決手段】入力するデジタルコードに応じて第１アナログ電圧を出力する第１ＤＡ変換部と、Ｎ型トランジスタで構成される第１差動対を有する第１増幅回路と、Ｐ型トランジスタで構成される第２差動対を有する第２増幅回路と、デジタルコードに基づき、バッファされた第１アナログ電圧を第１増幅回路および第２増幅回路のいずれで出力するかを選択する第１選択回路と、を備えるＤＡ変換器およびＤＡ変換方法を提供する。【選択図】図３
2019087900.tif 000002
【特許請求の範囲】
【請求項１】
入力するデジタルコードに応じて第１アナログ電圧を出力する第１ＤＡ変換部と、
Ｎ型トランジスタで構成される第１差動対を有する第１増幅回路と、
Ｐ型トランジスタで構成される第２差動対を有する第２増幅回路と、
前記デジタルコードに基づき、バッファされた前記第１アナログ電圧を前記第１増幅回路および前記第２増幅回路のいずれで出力するかを選択する第１選択回路と、
を備えるＤＡ変換器。
【請求項２】
前記第１増幅回路および前記第２増幅回路は、前記第１ＤＡ変換部が出力する第１アナログ信号を入力し、
前記第１選択回路は、前記第１増幅回路および前記第２増幅回路の出力信号のいずれか一方を切り換えて出力させる第１スイッチ回路を有する、請求項１に記載のＤＡ変換器。
【請求項３】
前記第１増幅回路および前記第２増幅回路は、前記第１ＤＡ変換部が出力する第１アナログ信号を入力し、
前記第１選択回路は、前記第１増幅回路および前記第２増幅回路のいずれに増幅動作させるかを切り換える第２スイッチ回路を有する、請求項１に記載のＤＡ変換器。
【請求項４】
前記第１ＤＡ変換部は、入力するデジタルコードに応じて前記第１アナログ電圧および第２アナログ電圧を出力し、
Ｎ型トランジスタで構成される第３差動対を有する第３増幅回路と、
Ｐ型トランジスタで構成される第４差動対を有する第４増幅回路と、
前記デジタルコードに基づき、バッファされた前記第２アナログ電圧を前記第３増幅回路および前記第４増幅回路のいずれで出力するかを選択する第２選択回路と、
を更に備える請求項１から３のいずれか一項に記載のＤＡ変換器。
【請求項５】
前記第３増幅回路および前記第４増幅回路は、前記第１ＤＡ変換部が出力する第２アナログ信号を入力し、
前記第２選択回路は、前記第３増幅回路および前記第４増幅回路の出力信号のいずれか一方を切り換えて出力させる第３スイッチ回路を有する、請求項４に記載のＤＡ変換器。
【請求項６】
前記第３増幅回路および前記第４増幅回路は、前記第１ＤＡ変換部が出力する第２アナログ信号を入力し、
前記第２選択回路は、前記第３増幅回路および前記第４増幅回路のいずれに増幅動作させるかを切り換える第４スイッチ回路を有する、請求項４に記載のＤＡ変換器。
【請求項７】
前記第１増幅回路、前記第２増幅回路、前記第３増幅回路および前記第４増幅回路のうち少なくとも１つの増幅回路は、オフセットを調整する調整値を記憶する記憶部を有する、請求項４から６のいずれか一項に記載のＤＡ変換器。
【請求項８】
入力するデジタルコードの上位ビットをアナログ信号に変換する請求項４から７のいずれか一項に記載のＤＡ変換器と、
前記ＤＡ変換器の変換結果に基づき、前記デジタルコードの下位ビットをアナログ信号に変換する下位ビットＤＡ変換器と、
を備えるＤＡ変換装置。
【請求項９】
前記下位ビットＤＡ変換器は、
前記第１選択回路が選択して出力する第１信号と、前記第２選択回路が選択して出力する第２信号とを基準電圧として、前記デジタルコードに応じて第３アナログ電圧を出力する第２ＤＡ変換部と、
Ｎ型トランジスタで構成される第５差動対を有する第５増幅回路と、
Ｐ型トランジスタで構成される第６差動対を有する第６増幅回路と、
前記デジタルコードに基づき、バッファされた前記第３アナログ電圧を前記第５増幅回路および前記第６増幅回路のいずれで出力するかを選択する第３選択回路と、
を備える請求項８に記載のＤＡ変換装置。
【請求項１０】
前記第５増幅回路および前記第６増幅回路は、前記第２ＤＡ変換部が出力する第３アナログ信号を入力し、
前記第３選択回路は、前記第５増幅回路および前記第６増幅回路の出力信号のいずれか一方を切り換えて出力させる第５スイッチ回路を有する、請求項９に記載のＤＡ変換装置。
【請求項１１】
前記第５増幅回路および前記第６増幅回路は、前記第２ＤＡ変換部が出力する第３アナログ信号を入力し、
前記第３選択回路は、前記第５増幅回路および前記第６増幅回路のいずれに増幅動作させるかを切り換える第６スイッチ回路を有する、請求項９に記載のＤＡ変換装置。
【請求項１２】
入力するデジタルコードに応じて第１アナログ電圧を出力することと、
前記デジタルコードに基づき、第１増幅回路および第２増幅回路のいずれで前記第１アナログ電圧をバッファリングして出力するかを選択することと、
を備え、
前記第１増幅回路は、Ｎ型トランジスタで構成される第１差動対を有し、
前記第２増幅回路は、Ｐ型トランジスタで構成される第２差動対を有する、ＤＡ変換方法。
【請求項１３】
入力するデジタルコードの上位ビットを請求項１２に記載のＤＡ変換方法でアナログ信号に変換し、
前記デジタルコードの前記上位ビットの変換結果に基づき、前記デジタルコードの下位ビットをアナログ信号に変換することと、
を備えるＤＡ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換器、ＤＡ変換装置、およびＤＡ変換方法に関する。
【背景技術】
【０００２】
従来、同一の抵抗値を有する複数の抵抗を分解能の数だけ直列に接続した抵抗列を用いた抵抗ストリング型ＤＡ変換器が知られている。また、このような抵抗列を用いて上位ビット用ＤＡ変換器および下位ビット用ＤＡ変換器を構成し、ＤＡ変換器全体のチップ面積を低減させ、また、ＤＡ変換器のテスト回数を減少させることも知られていた（例えば、特許文献１参照）。
特許文献１  特開２０１６−３９４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このような抵抗ストリング型ＤＡ変換器は、変換した電圧値をバッファするアンプを用いた構成を有する。しかしながら、抵抗ストリング型ＤＡ変換器に用いられるアンプには、変換すべきデジタル入力のフルスケールにわたる電圧値が入力されるので、入力電圧範囲が広く、直線性の高いアンプが要求される。したがって、このようなアンプを低価格で、また簡易な構成でＤＡ変換器に実装できることが望まれていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、入力するデジタルコードに応じて第１アナログ電圧を出力する第１ＤＡ変換部と、Ｎ型トランジスタで構成される第１差動対を有する第１増幅回路と、Ｐ型トランジスタで構成される第２差動対を有する第２増幅回路と、デジタルコードに基づき、バッファされた第１アナログ電圧を第１増幅回路および第２増幅回路のいずれで出力するかを選択する第１選択回路と、を備えるＤＡ変換器およびＤＡ変換方法を提供する。
【０００５】
本発明の第２の態様においては、入力するデジタルコードの上位ビットをアナログ信号に変換する第１の態様のＤＡ変換器と、ＤＡ変換器の変換結果に基づき、デジタルコードの下位ビットをアナログ信号に変換する下位ビットＤＡ変換器と、を備えるＤＡ変換装置およびＤＡ変換方法を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】増幅回路１０の構成例を示す。
【図２】図１に示す増幅回路１０の入力電圧範囲の一例を示す。
【図３】本実施形態に係るＤＡ変換器１００の第１構成例を示す。
【図４】本実施形態に係る第１増幅回路１２２の一例を示す。
【図５】本実施形態に係る第２増幅回路１２４の一例を示す。
【図６】本実施形態に係る第１増幅回路１２２および第２増幅回路１２４のオフセット電圧の一例を示す。
【図７】本実施形態に係るＤＡ変換器１００の第２構成例を示す。
【図８】本実施形態に係るバッファ部１２０の第２構成例を示す。
【図９】本実施形態に係るＤＡ変換装置４００の第１構成例を示す。
【図１０】本実施形態に係るＤＡ変換装置４００の第２構成例を示す。
【図１１】本実施形態に係るＤＡ変換装置４００の第３構成例を示す。
【図１２】本実施形態に係るＤＡ変換装置４００のキャリブレーションの第１例を示す。
【図１３】本実施形態に係るＤＡ変換装置４００のキャリブレーションの第２例を示す。
【図１４】本実施形態に係るＤＡ変換装置４００の第４構成例を示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
略同一の抵抗値を有する複数の抵抗を分解能に応じた数だけ直列に接続した抵抗列を用いた抵抗ストリング型ＤＡ変換器が知られている。このような抵抗ストリング型ＤＡ変換器は、変換した電圧値をバッファするアンプを用いた構成を有する。このようなアンプには、変換すべきデジタル入力のフルスケールにわたる電圧値が入力されるので、入力電圧範囲が広いアンプが要求される。まず、このようなアンプの一例を説明する。
【００１０】
図１は、増幅回路１０の構成例を示す。増幅回路１０は、レール・ツー・レール（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）動作するＯＰアンプを構成する。増幅回路１０は、差動回路１２と増幅段１４とを備える。差動回路１２は、Ｎ型トランジスタの差動対回路と、Ｐ型トランジスタの差動対回路と、電流源とを有する。
【００１１】
図１は、差動回路１２が、ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２を含むＮ型トランジスタの差動対回路と、ＰＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４を含むＰ型トランジスタの差動対回路と、を有する例を示す。また、図１は、ＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ６を含む２つの電流源を有する例を示す。
【００１２】
また、図１は、ＮＭＯＳトランジスタＭ１およびＰＭＯＳトランジスタＭ３のゲートに入力信号の正側信号ＶＩＮ＋が入力され、ＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４のゲートに入力信号の負側信号ＶＩＮ−が入力される例を示す。そして、ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２は、ドレインが増幅段１４に接続され、ソースがＮＭＯＳトランジスタＭ６のドレインに接続される。また、ＰＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４は、ソースがＰＭＯＳトランジスタＭ５のドレインに接続され、ドレインが増幅段１４に接続される。
【００１３】
この場合、ＰＭＯＳトランジスタＭ５は、ソースが電源電圧ＶＤＤに接続され、ゲートが略一定の電圧ＶＢ１に接続される。また、ＮＭＯＳトランジスタＭ６は、ソースが基準電圧ＧＮＤに接続され、ゲートが略一定の電圧ＶＢ２に接続される。なお、基準電圧ＧＮＤは、予め定められた電圧でよく、一例として、略０Ｖのグラウンド電圧である。また、電圧ＶＢ１は、トランジスタＭ５を定電流源として動作させる電圧が供給され、電圧ＶＢ２は、トランジスタＭ６を定電流源として動作させる電圧が供給される。
【００１４】
増幅段１４は、複数のトランジスタがカスコード接続される。図１の例は、増幅段１４が、Ｍ７からＭ１０で示す４つのＰＭＯＳトランジスタと、Ｍ１１からＭ１４で示す４つのＮＭＯＳトランジスタと、を有する例を示す。ＰＭＯＳトランジスタＭ７およびＰＭＯＳトランジスタＭ８は、ソースが電源電圧ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭ９のドレインに接続される。また、ＰＭＯＳトランジスタＭ７のドレインはＰＭＯＳトランジスタＭ９のソースに、ＰＭＯＳトランジスタＭ８のドレインはＰＭＯＳトランジスタＭ１０のソースに、それぞれ接続される。
【００１５】
ＰＭＯＳトランジスタＭ９およびＰＭＯＳトランジスタＭ１０は、ゲートが略一定の電圧ＶＢ３に接続される。また、ＰＭＯＳトランジスタＭ９のドレインはＮＭＯＳトランジスタＭ１１のドレインに、ＰＭＯＳトランジスタＭ１０のドレインはＮＭＯＳトランジスタＭ１２のドレインに、それぞれ接続される。
【００１６】
ＮＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ１２は、ゲートが略一定の電圧ＶＢ４に接続される。また、ＮＭＯＳトランジスタＭ１１のソースはＮＭＯＳトランジスタＭ１３のドレインに、ＮＭＯＳトランジスタＭ１２のソースはＮＭＯＳトランジスタＭ１４のドレインに、それぞれ接続される。ＮＭＯＳトランジスタＭ１３およびＮＭＯＳトランジスタＭ１４は、ゲートが略一定の電圧ＶＢ５に接続され、ソースが基準電圧ＧＮＤに接続される。
【００１７】
このような増幅段１４は、差動回路１２のＮＭＯＳトランジスタＭ１のドレインがＰＭＯＳトランジスタＭ７およびＰＭＯＳトランジスタＭ９の間に接続され、ＮＭＯＳトランジスタＭ２のドレインがＰＭＯＳトランジスタＭ８およびＰＭＯＳトランジスタＭ１０の間に接続される。また、増幅段１４は、差動回路１２のＰＭＯＳトランジスタＭ３のドレインがＮＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ１３の間に接続され、ＰＭＯＳトランジスタＭ４のドレインがＮＭＯＳトランジスタＭ１２およびＮＭＯＳトランジスタＭ１４の間に接続される。そして、増幅段１４は、ＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１２の間から増幅信号ＶＯＵＴを出力する。
【００１８】
図２は、図１に示す増幅回路１０の入力電圧範囲の一例を示す。図２は、増幅回路１０の入力電圧範囲の一例を、「レール・ツー・レール」として示し、比較例を「ＮＭＯＳ」および「ＰＭＯＳ」として示す。比較例「ＮＭＯＳ」は、増幅回路がＮ型トランジスタの差動対回路のみを有する構成における入力電圧範囲を示し、比較例「ＰＭＯＳ」は、増幅回路がＰ型トランジスタの差動対回路のみを有する構成における入力電圧範囲を示す。
【００１９】
増幅回路が１種類の差動対回路のみを有する場合、入力電圧範囲は制限されてしまう。例えば、増幅回路がＮ型トランジスタの差動対回路のみを有する場合、入力電圧範囲は電源電圧ＶＤＤに近い高電圧側に制限される。また、増幅回路がＰ型トランジスタの差動対回路のみを有する場合、入力電圧範囲は基準電圧ＧＮＤに近い低電圧側に制限される。これに対し、図１に示す増幅回路１０のように、Ｎ型トランジスタおよびＰ型トランジスタの２種類の差動対回路を有する場合、互いに動作できない入力電圧範囲を補うことができ、例えば、基準電圧ＧＮＤから電源電圧ＶＤＤまでの電圧範囲を入力電圧範囲とほぼ等しくすることができる。
【００２０】
即ち、増幅回路１０は、入力電圧の大きさに応じて、異なる２つの差動対回路がそれぞれ動作する。例えば、入力電圧の大きさが基準電圧ＧＮＤに近い場合、Ｐ型トランジスタの差動対回路が主に動作し、入力電圧の大きさが電源電圧ＶＤＤに近い場合、Ｎ型トランジスタの差動対回路が主に動作する。また、入力電圧が基準電圧ＧＮＤおよび電源電圧ＶＤＤの中間電圧に近い場合、Ｎ型トランジスタおよびＰ型トランジスタの両方の差動対回路が動作する。したがって、増幅回路１０の特性は、入力電圧の大きさによって変化することがある。
【００２１】
例えば、増幅回路１０が出力する増幅信号ＶＯＵＴに含まれるオフセット電圧は、入力電圧が基準電圧ＧＮＤに近い場合はＰ型トランジスタの差動対回路に起因するオフセット電圧が支配的となり、入力電圧が電源電圧ＶＤＤに近い場合はＮ型トランジスタの差動対回路に起因するオフセット電圧が支配的となる。そして、当該オフセット電圧は、入力電圧が基準電圧ＧＮＤおよび電源電圧ＶＤＤの中間電圧に近い場合、Ｎ型トランジスタおよびＰ型トランジスタの２つの差動対回路に起因するオフセット電圧が支配的となる。
【００２２】
このように、増幅回路１０のオフセットが入力電圧の大きさに応じて変化すると、増幅信号の直線性が劣化してしまうことになる。また、このような直線性を簡便に調整して精度を向上させることは困難であった。例えば、基準電圧ＧＮＤおよび電源電圧ＶＤＤの中間電圧で調整すると、基準電圧ＧＮＤおよび電源電圧ＶＤＤに近い入力電圧でオフセットが大きくなってしまう。したがって、増幅回路１０の入力電圧の大きさに応じて複数個所で調整しなければならず、手間とコストが発生してしまう。
【００２３】
したがって、ＤＡ変換器に、入力電圧範囲が広く、直線性の高いアンプを、低価格かつ簡易な構成で実装することは困難であった。そこで、本実施形態に係るＤＡ変換器は、Ｎ型トランジスタの差動対回路とＰ型トランジスタの差動対回路を切り換えて動作させる簡素な構成で、入力電圧範囲が広く、直線性の高いアンプを実装可能とする。このようなＤＡ変換器について、次に説明する。
【００２４】
図３は、本実施形態に係るＤＡ変換器１００の第１構成例を示す。第１構成例のＤＡ変換器１００は、入力するデジタルコードに応じて、アナログ電圧を出力する。ＤＡ変換器１００は、Ｎ型トランジスタの差動対回路を有する増幅回路と、Ｐ型トランジスタの差動対回路を有する増幅回路とを、入力電圧に応じて切り換えることで、入力電圧範囲が広く、直線性の高いＤＡ変換を実行可能とする。ＤＡ変換器１００は、第１ＤＡ変換部１１０と、バッファ部１２０と、第１選択回路１３０と、を備える。
【００２５】
第１ＤＡ変換部１１０は、入力するデジタルコードに応じてアナログ電圧を出力する。ここで、第１ＤＡ変換部１１０が出力するアナログ電圧を第１アナログ電圧とする。第１ＤＡ変換部１１０は、略同一の抵抗値を有する複数の抵抗を直列に接続した抵抗列と、各抵抗の端部に設けられたスイッチ列とを有する。第１ＤＡ変換部１１０は、スイッチ列のうちの一のスイッチをオンにすることで、当該一のスイッチに接続された抵抗の端部の電圧を取得可能な抵抗ストリング型ＤＡ変換器である。
【００２６】
第１ＤＡ変換部１１０の抵抗列の一方の端子には、電源電圧ＶＤＤが接続され、他方の端子には電圧ＶＳＳが接続される。電圧ＶＳＳは、予め定められた略一定の電圧でよく、一例として、基準電圧ＧＮＤと同一の電圧である。第１ＤＡ変換部１１０は、電源電圧ＶＤＤおよび電圧ＶＳＳの間の電圧差を複数の抵抗で分圧し、スイッチによって選択した位置の分圧電圧を出力する。第１ＤＡ変換部１１０は、複数の抵抗のうち、デジタルコードに応じた位置の分圧電圧を出力する。これにより、第１ＤＡ変換部１１０は、抵抗の数に応じた分解能でＤＡ変換することができる。
【００２７】
バッファ部１２０は、第１ＤＡ変換部１１０の変換結果である第１アナログ電圧をバッファする。バッファ部１２０は、略１倍の増幅回路を有し、第１ＤＡ変換部１１０が出力する第１アナログ電圧と略同一の電圧を出力する。バッファ部１２０は、第１増幅回路１２２と、第２増幅回路１２４とを有する。第１増幅回路１２２および第２増幅回路１２４は、第１ＤＡ変換部１１０が出力する第１アナログ信号を入力し、それぞれ増幅して出力する。
【００２８】
第１選択回路１３０は、デジタルコードに基づき、バッファされた第１アナログ電圧を第１増幅回路１２２および第２増幅回路１２４のいずれで出力するかを選択する。第１選択回路１３０は、例えば、１または複数のスイッチを有し、入力するデジタルコードに応じて、当該スイッチを切り換えてバッファされた第１アナログ電圧を選択して出力する。図３は、第１選択回路１３０が第１増幅回路１２２および第２増幅回路１２４の出力信号のいずれか一方を切り換えて出力させる第１スイッチ回路１３２を有する例を示す。
【００２９】
第１選択回路１３０は、一例として、デジタルコードが予め定められたデジタル値以上の場合に、第１増幅回路１２２の増幅信号を選択し、デジタルコードが予め定められたデジタル値未満の場合に、第２増幅回路１２４の増幅信号を選択する。ここで、予め定められたデジタル値は、変換すべきアナログ電圧の電圧範囲の中央値、平均値、およびユーザの入力による設定値等に対応するデジタルコードでよい。以上の本実施形態に係る第１ＤＡ変換部１１０が用いる第１増幅回路１２２および第２増幅回路１２４について次に説明する。
【００３０】
図４は、本実施形態に係る第１増幅回路１２２の一例を示す。第１増幅回路１２２は、ミラー回路と、Ｎ型トランジスタで構成される第１差動対１４０と、電流源と、増幅段とを有するＯＰアンプでよい。図４は、ミラー回路が第３ＰＭＯＳトランジスタ１５２および第４ＰＭＯＳトランジスタ１５４を含み、第１差動対１４０が第１ＮＭＯＳトランジスタ１４２および第２ＮＭＯＳトランジスタ１４４を含み、電流源が第３ＮＭＯＳトランジスタ１５６を含み、増幅段が第５ＰＭＯＳトランジスタ１５８および第４ＮＭＯＳトランジスタ１６０を含む例を示す。
【００３１】
この場合、第３ＰＭＯＳトランジスタ１５２および第４ＰＭＯＳトランジスタ１５４は、ソースが電源電圧ＶＤＤに接続され、ゲートが第３ＰＭＯＳトランジスタ１５２のドレインに接続される。また、第３ＰＭＯＳトランジスタ１５２のドレインが第１ＮＭＯＳトランジスタ１４２のドレインに、第４ＰＭＯＳトランジスタ１５４のドレインが第２ＮＭＯＳトランジスタ１４４のドレインに接続される。
【００３２】
第１ＮＭＯＳトランジスタ１４２は、ゲートに入力信号の負側信号Ｖｉｎ１が入力され、第２ＮＭＯＳトランジスタ１４４は、ゲートに入力信号の正側信号Ｖｉｐ１が入力される。また、第１ＮＭＯＳトランジスタ１４２および第２ＮＭＯＳトランジスタ１４４は、ソースが第３ＮＭＯＳトランジスタ１５６のドレインに接続される。第３ＮＭＯＳトランジスタ１５６は、ソースが基準電圧ＧＮＤに接続され、ゲートが略一定の電圧Ｖｂ１に接続される。
【００３３】
第５ＰＭＯＳトランジスタ１５８は、ソースが電源電圧ＶＤＤに接続され、ゲートが第４ＰＭＯＳトランジスタ１５４および第２ＮＭＯＳトランジスタ１４４の間に接続され、ドレインが第４ＮＭＯＳトランジスタ１６０のドレインに接続される。第４ＮＭＯＳトランジスタ１６０は、ソースが基準電圧ＧＮＤに接続され、ゲートが略一定の電圧Ｖｂ１に接続される。電圧Ｖｂ１は、第３ＮＭＯＳトランジスタ１５６および第４ＮＭＯＳトランジスタ１６０を定電流源として動作させる電圧が供給される。
【００３４】
以上の第１増幅回路１２２は、第５ＰＭＯＳトランジスタ１５８および第４ＮＭＯＳトランジスタ１６０の間から出力電圧ＶＯＵＴ１が出力される。第１増幅回路１２２は、第１ＮＭＯＳトランジスタ１４２のゲートと、第５ＰＭＯＳトランジスタ１５８および第４ＮＭＯＳトランジスタ１６０の間とが接続されてよい。この場合、第１増幅回路１２２は、第２ＮＭＯＳトランジスタ１４４のゲートに入力する入力信号を増幅するバッファ回路として動作してよい。
【００３５】
図５は、本実施形態に係る第２増幅回路１２４の一例を示す。第２増幅回路１２４は、電流源と、Ｐ型トランジスタで構成される第２差動対１７０と、ミラー回路と、増幅段とを有するＯＰアンプでよい。図５は、電流源が第６ＰＭＯＳトランジスタ１８２を含み、第２差動対１７０が第１ＰＭＯＳトランジスタ１７２および第２ＰＭＯＳトランジスタ１７４を含み、ミラー回路が第５ＮＭＯＳトランジスタ１８４および第６ＮＭＯＳトランジスタ１８６を含み、増幅段が第７ＰＭＯＳトランジスタ１８８および第７ＮＭＯＳトランジスタ１９０を含む例を示す。
【００３６】
この場合、第６ＰＭＯＳトランジスタ１８２は、ソースが電源電圧ＶＤＤに接続され、ゲートが略一定の電圧Ｖｂ２に接続され、ドレインが第１ＰＭＯＳトランジスタ１７２および第２ＰＭＯＳトランジスタ１７４のソースに接続される。第１ＰＭＯＳトランジスタ１７２は、ゲートに入力信号の負側信号Ｖｉｎ２が入力され、第２ＰＭＯＳトランジスタ１７４は、ゲートに入力信号の正側信号Ｖｉｐ２が入力される。また、第１ＰＭＯＳトランジスタ１７２のドレインが第５ＮＭＯＳトランジスタ１８４のドレインに、第２ＰＭＯＳトランジスタ１７４のドレインが第６ＮＭＯＳトランジスタ１８６のドレインに、接続される。
【００３７】
第５ＮＭＯＳトランジスタ１８４および第６ＮＭＯＳトランジスタ１８６は、ゲートが第５ＮＭＯＳトランジスタ１８４のドレインに接続され、ソースが基準電圧ＧＮＤに接続される。第７ＰＭＯＳトランジスタ１８８は、ソースが電源電圧ＶＤＤに接続され、ゲートが略一定の電圧Ｖｂ２に接続され、ドレインが第７ＮＭＯＳトランジスタ１９０のドレインに接続される。電圧Ｖｂ２は、第６ＰＭＯＳトランジスタ１８２および第７ＰＭＯＳトランジスタ１８８を定電流源として動作させる電圧が供給される。第７ＮＭＯＳトランジスタ１９０は、ソースが基準電圧ＧＮＤに接続され、ゲートが第２ＰＭＯＳトランジスタ１７４および第６ＮＭＯＳトランジスタ１８６の間に接続される。
【００３８】
以上の第２増幅回路１２４は、第７ＰＭＯＳトランジスタ１８８および第７ＮＭＯＳトランジスタ１９０の間から出力電圧ＶＯＵＴ２が出力される。第２増幅回路１２４は第１ＰＭＯＳトランジスタ１７２のゲートと、第７ＰＭＯＳトランジスタ１８８および第７ＮＭＯＳトランジスタ１９０の間とが接続されてよい。この場合、第２増幅回路１２４は、第２ＰＭＯＳトランジスタ１７４のゲートに入力する入力信号を増幅するバッファ回路として動作してよい。
【００３９】
以上の第１増幅回路１２２は、図２で説明した比較例の「ＮＭＯＳ」と略同様の入力電圧範囲を有し、第２増幅回路１２４は、図２で説明した比較例の「ＰＭＯＳ」と略同様の入力電圧範囲を有する。そして、本実施形態に係るＤＡ変換器１００は、入力するデジタルコードに応じて、第１増幅回路１２２および第２増幅回路１２４のうち動作可能な増幅回路を選択して、第１アナログ電圧を増幅する。これにより、ＤＡ変換器１００は、図２で説明した「レール・ツー・レール」と略同様の入力電圧範囲を有することができる。このような第１増幅回路１２２および第２増幅回路１２４の動作特性について次に説明する。
【００４０】
図６は、本実施形態に係る第１増幅回路１２２および第２増幅回路１２４のオフセット電圧の一例を示す。図６の横軸は入力電圧を示し、縦軸はオフセット電圧を示す。図６の実線で示すグラフは、第１増幅回路１２２の入力電圧に対するオフセット電圧の特性の一例を示す。第１増幅回路１２２は、入力電圧が電圧ＶＳＳ側の増幅率が低下する電圧範囲になると、オフセット電圧が増加する。その一方で、第１増幅回路１２２は、入力電圧が電源電圧ＶＤＤ側の電圧範囲になると、オフセット電圧が略一定の電圧となる。
【００４１】
そこで、ＤＡ変換器１００は、例えば、電圧（ＶＤＤ＋ＶＳＳ）／２から電源電圧ＶＤＤまでの入力電圧範囲を、第１増幅回路１２２の動作範囲（第１動作範囲）とする。これにより、ＤＡ変換器１００は、入力電圧が第１動作範囲であれば、第１増幅回路１２２の略一定のオフセット電圧を含むアナログ電圧を、ＤＡ変換結果として出力できる。
【００４２】
また、点線で示すグラフは、第２増幅回路１２４の入力電圧に対するオフセット電圧の特性の一例を示す。第２増幅回路１２４は、入力電圧が電源電圧ＶＤＤ側の増幅率が低下する電圧範囲になると、オフセット電圧が増加する。その一方で、第２増幅回路１２４は、入力電圧が電圧ＶＳＳ側の電圧範囲になると、オフセット電圧が略一定の電圧となる。
【００４３】
そこで、ＤＡ変換器１００は、例えば、電圧ＶＳＳから電圧（ＶＤＤ＋ＶＳＳ）／２未満までの入力電圧範囲を、第２増幅回路１２４の動作範囲（第２動作範囲）とする。ＤＡ変換器１００は、入力電圧が第２動作範囲であれば、第２増幅回路１２４の略一定のオフセット電圧を含むアナログ電圧を、ＤＡ変換結果として出力できる。
【００４４】
ここで、ＤＡ変換器１００は、第１増幅回路１２２および第２増幅回路１２４のオフセット電圧の電圧差を予め測定し、測定結果を調整値としてよい。これにより、ＤＡ変換器１００は、入力電圧が電圧ＶＳＳから電源電圧ＶＤＤまでの入力電圧範囲であっても、略一定のオフセット電圧を含むアナログ電圧を、ＤＡ変換結果として出力できる。また、ＤＡ変換器１００は、第１増幅回路１２２および第２増幅回路１２４のオフセット電圧を予めそれぞれ測定し、測定結果を調整値としてもよい。これにより、ＤＡ変換器１００は、電圧ＶＳＳから電源電圧ＶＤＤまでの入力電圧範囲の入力電圧に対して、オフセット電圧を低減させたアナログ電圧を、ＤＡ変換結果として出力できる。オフセットの調整については、後述する。
【００４５】
以上のように、本実施形態に係るＤＡ変換器１００は、入力電圧範囲が広く、オフセット電圧が略一定の直線性の高い変換結果を出力できる。また、ＤＡ変換器１００は、第１増幅回路１２２および第２増幅回路１２４の増幅結果を入力するデジタルコードに応じて切り換える簡易な構成で、このようなＤＡ変換結果を出力できる。即ち、入力電圧範囲が広く、直線性の高いアンプを、低価格かつ簡易な構成で実装したＤＡ変換器を提供することができる。
【００４６】
図７は、本実施形態に係るＤＡ変換器１００の第２構成例を示す。第２構成例のＤＡ変換器１００において、図３に示された第１構成例に係るＤＡ変換器１００の動作と略同一のものには同一の符号を付け、説明を省略する。第２構成例のＤＡ変換器１００は、第１増幅回路１２２、第２増幅回路１２４、および第１選択回路１３０を有するバッファ部１２０を備える。即ち、第２構成例のＤＡ変換器１００は、バッファ部１２０の出力をＤＡ変換結果として出力する。このような第２構成例のバッファ部１２０について次に説明する。
【００４７】
図８は、本実施形態に係るバッファ部１２０の第２構成例を示す。第２構成例のバッファ部１２０は、第１増幅回路１２２、第２増幅回路１２４、第１選択回路１３０、出力回路２８０を有する。
【００４８】
第１増幅回路１２２は、ミラー回路と、Ｎ型トランジスタで構成される第１差動対２１０と、電流源とを含む。図８は、ミラー回路が第３ＰＭＯＳトランジスタ２２２および第４ＰＭＯＳトランジスタ２２４を含み、第１差動対２１０が第１ＮＭＯＳトランジスタ２１２および第２ＮＭＯＳトランジスタ２１４を含み、電流源が第３ＮＭＯＳトランジスタ２２６を含む例を示す。
【００４９】
この場合、第３ＰＭＯＳトランジスタ２２２および第４ＰＭＯＳトランジスタ２２４は、ソースが電源電圧ＶＤＤに接続され、ゲートが第１選択回路１３０に接続される。また、第３ＰＭＯＳトランジスタ２２２のドレインが第１ＮＭＯＳトランジスタ２１２のドレインに、第４ＰＭＯＳトランジスタ２２４のドレインが第２ＮＭＯＳトランジスタ２１４のドレインに接続される。
【００５０】
第１ＮＭＯＳトランジスタ２１２は、ゲートに入力信号の負側信号ＶＩＮが入力され、第２ＮＭＯＳトランジスタ２１４は、ゲートに入力信号の正側信号ＶＩＰが入力される。また、第１ＮＭＯＳトランジスタ２１２および第２ＮＭＯＳトランジスタ２１４は、ソースが第３ＮＭＯＳトランジスタ２２６のドレインに接続される。第３ＮＭＯＳトランジスタ２２６は、ソースが基準電圧ＧＮＤに接続され、ゲートが第１選択回路１３０に接続される。
【００５１】
以上の第１増幅回路１２２は、第１選択回路１３０に選択されると、第３ＰＭＯＳトランジスタ２２２および第４ＰＭＯＳトランジスタ２２４のゲートが第３ＰＭＯＳトランジスタ２２２のドレインに接続されて増幅動作する。第１増幅回路１２２は、第４ＰＭＯＳトランジスタ２２４および第２ＮＭＯＳトランジスタ２１４の間から出力電圧を出力する。
【００５２】
第２増幅回路１２４は、ミラー回路と、Ｐ型トランジスタで構成される第２差動対２４０と、電流源とを含む。図８は、ミラー回路が第４ＮＭＯＳトランジスタ２５４および第５ＮＭＯＳトランジスタ２５６を含み、第２差動対２４０が第１ＰＭＯＳトランジスタ２４２および第２ＰＭＯＳトランジスタ２４４を含み、電流源が第５ＰＭＯＳトランジスタ２５２を含む例を示す。
【００５３】
この場合、第５ＰＭＯＳトランジスタ２５２は、ソースが電源電圧ＶＤＤに接続され、ゲートが第１選択回路１３０に接続され、ドレインが第１ＰＭＯＳトランジスタ２４２および第２ＰＭＯＳトランジスタ２４４のソースに接続される。第１ＰＭＯＳトランジスタ２４２は、ゲートに入力信号の負側信号ＶＩＮが入力され、第２ＰＭＯＳトランジスタ２４４は、ゲートに入力信号の正側信号ＶＩＰが入力される。
【００５４】
また、第１ＰＭＯＳトランジスタ２４２のドレインが第４ＮＭＯＳトランジスタ２５４のドレインに、第２ＰＭＯＳトランジスタ２４４のドレインが第５ＮＭＯＳトランジスタ２５６のドレインに、接続される。第４ＮＭＯＳトランジスタ２５４および第５ＮＭＯＳトランジスタ２５６は、ゲートが第１選択回路１３０に接続され、ソースが基準電圧ＧＮＤに接続される。
【００５５】
以上の第２増幅回路１２４は、第１選択回路１３０に選択されると、第４ＮＭＯＳトランジスタ２５４および、第５ＮＭＯＳトランジスタ２５６のゲートが第４ＮＭＯＳトランジスタ２５４のドレインに接続され増幅動作する。第２増幅回路１２４は、第２ＰＭＯＳトランジスタ２４４および第５ＮＭＯＳトランジスタ２５６の間から出力電圧を出力する。
【００５６】
出力回路２８０は、第１増幅回路１２２および第２増幅回路１２４のいずれかから供給される出力電圧を増幅する。出力回路２８０は、図１の増幅段１４と同様の機能を有する回路でよい。例えば、出力回路２８０は、電源電圧ＶＤＤおよび基準電圧ＧＮＤの間に直列に接続された、第６ＰＭＯＳトランジスタ２８２および第６ＮＭＯＳトランジスタ２８４を含む。第６ＰＭＯＳトランジスタ２８２および第６ＮＭＯＳトランジスタ２８４のゲートは、第１選択回路１３０の出力がそれぞれ入力される。出力回路２８０は、第６ＰＭＯＳトランジスタ２８２および第６ＮＭＯＳトランジスタ２８４の間から増幅した信号を出力する。
【００５７】
第１選択回路１３０は、第１増幅回路１２２および第２増幅回路１２４のいずれを動作させるかを切り換える第２スイッチ回路を有する。図８は、第２スイッチ回路が、第１スイッチ２３２、第２スイッチ２３４、第３スイッチ２６２、第４スイッチ２６４、第５スイッチ２３６、第６スイッチ２３８、第７スイッチ２６６、第８スイッチ２６８、第９スイッチ２７２、第１０スイッチ２７４、第１１スイッチ２７６、および第１２スイッチ２７８を含む例を示す。
【００５８】
この場合、第１スイッチ２３２および第２スイッチ２３４は、電源電圧ＶＤＤおよび第３ＰＭＯＳトランジスタ２２２のドレインの間に直列に接続され、第１スイッチ２３２および第２スイッチ２３４の間の電圧が第３ＰＭＯＳトランジスタ２２２および第４ＰＭＯＳトランジスタ２２４のゲートに接続される。また、第３スイッチ２６２および第４スイッチ２６４は、電源電圧ＶＤＤおよび略一定の電圧Ｖｐの間に直列に接続され、第３スイッチ２６２および第４スイッチ２６４の間の電圧が第５ＰＭＯＳトランジスタ２５２のゲートに接続される。電圧Ｖｐは、第５ＰＭＯＳトランジスタ２５２を定電流源として動作させる電圧が供給される。
【００５９】
また、第５スイッチ２３６および第６スイッチ２３８は、略一定の電圧Ｖｎおよび基準電圧ＧＮＤの間に直列に接続され、第５スイッチ２３６および第６スイッチ２３８の間の電圧が第３ＮＭＯＳトランジスタ２２６のゲートに接続される。また、第７スイッチ２６６および第８スイッチ２６８は、第４ＮＭＯＳトランジスタ２５４のドレインおよび基準電圧ＧＮＤの間に直列に接続され、第７スイッチ２６６および第８スイッチ２６８の間の電圧が第４ＮＭＯＳトランジスタ２５４および第５ＮＭＯＳトランジスタ２５６のゲートに接続される。電圧Ｖｎは、第５ＮＭＯＳトランジスタ２５６を定電流源として動作させる電圧が供給される。
【００６０】
また、第９スイッチ２７２および第１０スイッチ２７４は、略一定の電圧Ｖｐおよび第１増幅回路１２２の出力の間に直列に接続され、第９スイッチ２７２および第１０スイッチ２７４の間の電圧が第６ＰＭＯＳトランジスタ２８２のゲートに接続される。また、第１１スイッチ２７６および第１２スイッチ２７８は、略一定の電圧Ｖｎおよび第２増幅回路１２４の出力の間に直列に接続され、第１１スイッチ２７６および第１２スイッチ２７８の間の電圧が第６ＮＭＯＳトランジスタ２８４のゲートに接続される。
【００６１】
第１スイッチ２３２、第４スイッチ２６４、および第１０スイッチ２７４は、ゲートにＶｓｉｄｅ１信号が入力し、第２スイッチ２３４、第３スイッチ２６２、および第９スイッチ２７２は、ゲートにＶｓｉｄｅ２信号が入力する。また、第５スイッチ２３６、第８スイッチ２６８、および第１２スイッチ２７８は、ゲートにＶｓｉｄｅ１信号が入力し、第６スイッチ２３８、第７スイッチ２６６、および第１１スイッチ２７６は、ゲートにＶｓｉｄｅ２信号が入力する。ここで、Ｖｓｉｄｅ２信号は、Ｖｓｉｄｅ１信号の反転信号でよい。
【００６２】
例えば、Ｖｓｉｄｅ１信号がハイ電位になると、第１スイッチ２３２、第４スイッチ２６４、および第１０スイッチ２７４はオフ状態になる。また、Ｖｓｉｄｅ１信号の反転信号のＶｓｉｄｅ２信号がロー電位となるので、第２スイッチ２３４、第３スイッチ２６２、および第９スイッチ２７２は、オン状態になる。これより、第３ＰＭＯＳトランジスタ２２２および第４ＰＭＯＳトランジスタ２２４がミラー状態となって、第５ＰＭＯＳトランジスタ２５２がオフ状態となる。
【００６３】
同様に、Ｖｓｉｄｅ１信号がハイ電位になると、第５スイッチ２３６および第８スイッチ２６８、および第１２スイッチ２７８はオン状態になる。また、Ｖｓｉｄｅ２信号がロー電位となるので、第６スイッチ２３８、第７スイッチ２６６、および第１１スイッチ２７６は、オフ状態になる。これより、第３ＮＭＯＳトランジスタ２２６が電流供給状態となって、第４ＮＭＯＳトランジスタ２５４および第５ＮＭＯＳトランジスタ２５６がオフ状態となる。以上のスイッチング動作により、第１増幅回路１２２は図４の回路と同様の回路となる。そして、出力回路２８０は、第１増幅回路１２２の出力電圧を増幅する。
【００６４】
また、Ｖｓｉｄｅ１信号がロー電位になると、第１スイッチ２３２、第４スイッチ２６４、および第１０スイッチ２７４はオン状態になる。また、Ｖｓｉｄｅ２信号がハイ電位となるので、第２スイッチ２３４、第３スイッチ２６２、および第９スイッチ２７２は、オフ状態になる。これより、第３ＰＭＯＳトランジスタ２２２および第４ＰＭＯＳトランジスタ２２４がオフ状態となって、第５ＰＭＯＳトランジスタ２５２が電流供給状態となる。
【００６５】
同様に、Ｖｓｉｄｅ１信号がロー電位になると、第５スイッチ２３６および第８スイッチ２６８、および第１２スイッチ２７８はオフ状態になる。また、Ｖｓｉｄｅ２信号がハイ電位となるので、第６スイッチ２３８、第７スイッチ２６６、および第１１スイッチ２７６は、オン状態になる。これより、第３ＮＭＯＳトランジスタ２２６がオフ状態となって、第４ＮＭＯＳトランジスタ２５４および第５ＮＭＯＳトランジスタ２５６がミラー状態となる。以上のスイッチング動作により、第２増幅回路１２４は図５の回路と同様の回路となる。そして、出力回路２８０は、第２増幅回路１２４の出力電圧を増幅する。
【００６６】
第１選択回路１３０は、以上のようなＶｓｉｄｅ１信号およびＶｓｉｄｅ２信号を発生させる信号発生回路を有してよい。即ち、第１選択回路１３０は、デジタルコードに応じて、Ｖｓｉｄｅ１信号およびＶｓｉｄｅ２信号を発生させて第２スイッチ回路に供給することで、第１増幅回路１２２および第２増幅回路１２４のいずれか一方を増幅動作させるように切り換える。これにより、バッファ部１２０は、例えば、当該バッファ部１２０の出力を入力信号の正側信号ＶＩＰとしてフィードバックさせ、負側信号ＶＩＮとして第１アナログ信号を入力することで、第１ＤＡ変換部１１０のバッファ回路として機能する。
【００６７】
以上の本実施形態に係る第２構成例のＤＡ変換器１００は、第１構成例のＤＡ変換器１００と同様に、入力するデジタルコードに応じて、第１増幅回路１２２および第２増幅回路１２４の増幅動作を切り換えることができる。これにより、第２構成例のＤＡ変換器１００は、入力電圧範囲が広く、オフセット電圧が略一定の直線性の高い変換結果を出力できる。
【００６８】
以上の本実施形態に係るＤＡ変換器１００は、一のＤＡ変換器として構成される例を説明したが、これに限定されることはない。ＤＡ変換器１００は、ＤＡ変換装置の一部に組み込まれてもよい。例えば、ＤＡ変換器１００は、デジタルコードを上位ビットおよび下位ビットに分割して、それぞれＤＡ変換するＤＡ変換装置の一部として機能してよい。このようなＤＡ変換装置について次に説明する。
【００６９】
図９は、本実施形態に係るＤＡ変換装置４００の第１構成例を示す。第１構成例のＤＡ変換装置４００は、ＤＡ変換器３００と下位ビットＤＡ変換器３５０とを備える。ＤＡ変換器３００は、入力するデジタルコードの上位ビットをアナログ信号に変換する上位ビットＤＡ変換器として機能する。ＤＡ変換器３００において、図３に示された第１構成例に係るＤＡ変換器１００の動作と略同一のものには同一の符号を付け、説明を省略する。ＤＡ変換器３００は、第１ＤＡ変換部３１０と、バッファ部３２０と、第１選択回路１３０と、第２選択回路３３０とを有する。
【００７０】
第１ＤＡ変換部３１０は、図３および図７で説明した第１ＤＡ変換部１１０のように、入力するデジタルコードに応じて第１アナログ電圧を出力する第１スイッチ列３１２を含む。また、第１ＤＡ変換部３１０は、入力するデジタルコードに応じて第２アナログ電圧を出力する第２スイッチ列３１４を含む。たとえば、第１スイッチ列３１２が入力するデジタルコードの上位ビットに対応する第１アナログ信号を出力する場合、第２スイッチ列３１４は、当該上位ビットより１ビット大きいビット値に対応する第２アナログ信号を出力する。
【００７１】
バッファ部３２０は、第１ＤＡ変換部３１０が出力する第１アナログ信号および第２アナログ信号をそれぞれ増幅する。図３および図７で説明したバッファ部１２０のように、Ｎ型トランジスタで構成される第１差動対を有する第１増幅回路１２２と、Ｐ型トランジスタで構成される第２差動対を有する第２増幅回路１２４とを有する。また、バッファ部３２０は、Ｎ型トランジスタで構成される第３差動対を有する第３増幅回路３２２と、Ｐ型トランジスタで構成される第４差動対を有する第４増幅回路３２４とを更に有する。
【００７２】
第１増幅回路１２２および第３増幅回路３２２は、図４で説明した第１増幅回路１２２と同様の回路構成を有してよい。また、第２増幅回路１２４および第４増幅回路３２４は、図５で説明した第２増幅回路１２４と同様の回路構成を有してよい。即ち、第１増幅回路１２２および第３増幅回路３２２は、図２で説明した比較例の「ＮＭＯＳ」と略同様の入力電圧範囲を有し、第２増幅回路１２４および第４増幅回路３２４は、図２で説明した比較例の「ＰＭＯＳ」と略同様の入力電圧範囲を有する。
【００７３】
第１選択回路１３０は、図３で説明したように、デジタルコードに基づき、バッファされた第１アナログ電圧を第１増幅回路１２２および第２増幅回路１２４のいずれで出力するかを選択する。また、第２選択回路３３０は、デジタルコードに基づき、バッファされた第２アナログ電圧を第３増幅回路３２２および第４増幅回路３２４のいずれで出力するかを選択する。
【００７４】
以上の様に、図９に示すＤＡ変換器３００は、第３増幅回路３２２および第４増幅回路３２４が、第１ＤＡ変換部３１０が出力する第２アナログ信号を入力し、第２選択回路３３０が、第３増幅回路３２２および第４増幅回路３２４の出力信号のいずれか一方を切り換えて出力させる第３スイッチ回路３３２を有する。即ち、ＤＡ変換器３００は、図３で説明したＤＡ変換器１００を、抵抗列を共通にして２つ組み合わせた構成を有する。これにより、ＤＡ変換器３００は、第１アナログ電圧および第２アナログ電圧の入力電圧範囲が広く、オフセット電圧が略一定の直線性の高い２つのＤＡ変換結果を出力できる。
【００７５】
下位ビットＤＡ変換器３５０は、ＤＡ変換器３００の変換結果に基づき、デジタルコードの下位ビットをアナログ信号に変換する。ＤＡ変換器３００がデジタルコードの上位ビットに対応する第１アナログ信号と、当該上位ビットより１ビット大きいビット値に対応する第２アナログ信号を出力するので、下位ビットＤＡ変換器３５０は、第１アナログ信号および第２アナログ信号の間のデジタルコードの下位ビットに対応するアナログ信号を出力することができる。また、ＤＡ変換器３００が精度よく第１アナログ信号および第２アナログ信号を出力できるので、第１構成例のＤＡ変換装置４００は、デジタルコードに応じたＤＡ変換を精度よく実行できる。
【００７６】
以上の第１構成例のＤＡ変換装置４００は、ＤＡ変換器３００が図３で説明した第１構成例のＤＡ変換器１００を利用した例を説明したが、これに限定されることはない。ＤＡ変換器３００は、図７で説明した第２構成例のＤＡ変換器１００を利用してもよい。このようなＤＡ変換装置４００について次に説明する。
【００７７】
図１０は、本実施形態に係るＤＡ変換装置４００の第２構成例を示す。第２構成例のＤＡ変換装置４００において、図９に示された第１構成例に係るＤＡ変換装置４００の動作と略同一のものには同一の符号を付け、説明を省略する。第２構成例のＤＡ変換装置４００は、ＤＡ変換器３００が第２構成例のＤＡ変換器１００を利用するものである。即ち、ＤＡ変換器３００は、図８に示すような、バッファ部１２０およびバッファ部３４０を有する。
【００７８】
バッファ部１２０は、図８で説明したように、第１増幅回路１２２、第２増幅回路１２４、第１選択回路１３０、出力回路２８０を有する。同様に、バッファ部３４０は、第３増幅回路３２２、第４増幅回路３２４、第２選択回路３３０、出力回路２８０を有してよい。この場合、第３増幅回路３２２および第４増幅回路３２４は、第１ＤＡ変換部３１０が出力する第２アナログ信号を入力し、第２選択回路３３０は、第３増幅回路３２２および第４増幅回路３２４のいずれを増幅動作させるかを切り換える第４スイッチ回路を有する。
【００７９】
このように、第２構成例のＤＡ変換装置４００は、第２構成例のＤＡ変換器１００のバッファ部１２０を２つ組み合わせ、一方は第１増幅回路１２２および第２増幅回路１２４の増幅動作を切り換え、他方は第３増幅回路３２２および第４増幅回路３２４の増幅動作を切り換える。これにより、第２構成例のＤＡ変換装置４００においても、第１アナログ電圧および第２アナログ電圧の入力電圧範囲が広く、オフセット電圧が略一定の直線性の高い２つのＤＡ変換結果を出力できる。
【００８０】
以上の本実施系値に係るＤＡ変換装置４００は、本実施形態に係るＤＡ変換器１００を利用した上位ビットＤＡ変換器について説明したが、これに限定されることはない。ＤＡ変換装置４００は、下位ビットＤＡ変換器３５０もＤＡ変換器１００を利用してよい。このようなＤＡ変換装置４００について次に説明する。
【００８１】
図１１は、本実施形態に係るＤＡ変換装置４００の第３構成例を示す。第３構成例のＤＡ変換装置４００は、下位ビットＤＡ変換器３５０として、図３に示すＤＡ変換器１００を設けた例を示す。即ち、下位ビットＤＡ変換器３５０は、第２ＤＡ変換部４１０と、バッファ部４２０と、第３選択回路４３０とを備える。
【００８２】
第２ＤＡ変換部４１０は、第１選択回路１３０が選択して出力する第１信号と、第２選択回路３３０が選択して出力する第２信号とを基準電圧として、デジタルコードに応じて第３アナログ電圧を出力する。バッファ部４２０は、Ｎ型トランジスタで構成される第５差動対を有する第５増幅回路４２２と、Ｐ型トランジスタで構成される第６差動対を有する第６増幅回路４２４とを含む。第３選択回路４３０は、デジタルコードに基づき、バッファされた第３アナログ電圧を第５増幅回路４２２および第６増幅回路４２４のいずれで出力するかを選択する。
【００８３】
第３構成例のＤＡ変換装置４００は、第５増幅回路４２２および第６増幅回路４２４が、第２ＤＡ変換部４１０が出力する第３アナログ信号を入力し、第３選択回路４３０は、第５増幅回路４２２および第６増幅回路４２４の出力信号のいずれか一方を切り換えて出力させる第５スイッチ回路を有する。このように、第３構成例のＤＡ変換装置４００は、図３で説明したような第１構成例のＤＡ変換器１００を３つ組み合わせた構成を有する。これにより、ＤＡ変換装置４００は、入力電圧範囲が広く、オフセット電圧が略一定の直線性の高いＤＡ変換結果を出力できる。
【００８４】
なお、本実施形態に係るＤＡ変換装置４００に設けられる増幅回路は、記憶部を有してよい。即ち、第１増幅回路１２２、第２増幅回路１２４、第３増幅回路３２２および第４増幅回路３２４のうち少なくとも１つの増幅回路は、オフセットを調整する調整値を記憶する記憶部を有してよい。また、第５増幅回路４２２および第６増幅回路４２４のうち少なくとも一方の増幅回路は、オフセットを調整する調整値を記憶する記憶部を有してよい。
【００８５】
図１１は、第２増幅回路１２４、第３増幅回路３２２、第４増幅回路３２４、および第６増幅回路４２４のそれぞれが、記憶部３４２、記憶部３４４、記憶部３４６、および記憶部４３２を有する例を示す。この場合、第２増幅回路１２４、第３増幅回路３２２、および第４増幅回路３２４は、第１増幅回路１２２のオフセットと略同一のオフセットとなるようにそれぞれ調整する調整値が記憶部３４２、記憶部３４４、および記憶部３４６に記憶されてよい。また、第６増幅回路４２４は、第５増幅回路４２２のオフセットと略同一のオフセットとなるように調整する調整値が記憶部４３２に記憶されてよい。このようなＤＡ変換装置４００の調整について次に説明する。
【００８６】
図１２は、本実施形態に係るＤＡ変換装置４００のキャリブレーションの第１例を示す。図１２は、第１増幅回路１２２、第２増幅回路１２４、第３増幅回路３２２、および第４増幅回路３２４のオフセットをキャリブレーションする前と後の値の例を示す。図１２の横軸は入力電圧範囲を示し、縦軸はオフセットの値を示す。第１増幅回路１２２および第３増幅回路３２２は、Ｎ型トランジスタの差動対を有するので、図６の実線で示した特性と同様の特性を有する。
【００８７】
第１増幅回路１２２および第３増幅回路３２２は、同種の材料および同様の形状で製造しても、図１３の「キャリブレーション前」の特性に示すように、製造バラツキ等によってオフセットが異なってしまうことがある。そこで、第３増幅回路３２２のオフセットが略一定の値となる範囲のオフセット値と、第１増幅回路１２２のオフセットが略一定の値となる範囲のオフセット値とを、略一致させるような調整値（例えばオフセット間の差分を示す係数等）を予め算出する。
【００８８】
一例として、第３増幅回路３２２の入力電圧（ＶＤＤ＋ＶＳＳ）／２におけるオフセットの値と、第１増幅回路１２２の入力電圧（ＶＤＤ＋ＶＳＳ）／２におけるオフセットの値との差を、調整値として予め算出する。そして、記憶部３４４は、算出した調整値を記憶する。第３増幅回路３２２は、増幅結果に記憶部３４４が記憶した調整値を加算することにより、オフセットが略一定の値となる範囲において、第１増幅回路１２２のオフセットと略同一のオフセットとすることができる。
【００８９】
第２増幅回路１２４および第４増幅回路３２４は、Ｐ型トランジスタの差動対を有するので、図６の点線で示した特性と同様の特性を有する。この場合においても、第２増幅回路１２４および第４増幅回路３２４のオフセットが略一定の値となる範囲のオフセット値と、第１増幅回路１２２のオフセットが略一定の値となる範囲のオフセット値とを、略一致させる調整値を予め算出する。そして記憶部３４２および記憶部３４６は、算出した調整値をそれぞれ記憶する。これにより、第２増幅回路１２４および第４増幅回路３２４は、は、オフセットが略一定の値となる範囲において、第１増幅回路１２２のオフセットと略同一のオフセットとすることができる。
【００９０】
図１２の「キャリブレーション後」の特性は、このようにして第２増幅回路１２４、第３増幅回路３２２、および第４増幅回路３２４のオフセットを第１増幅回路１２２のオフセットに略一致させた結果の例を示す。このように、複数の異なる種類の増幅回路を使用してＤＡ変換器を構成しても、簡便な調整により、オフセット電圧が略一定の直線性の高いＤＡ変換結果を出力できる。なお、図１３は、第１増幅回路１２２から第４増幅回路３２４の４つの増幅回路についてキャリブレーションを実行した例を示すが、これに限定されることはなく、第５増幅回路４２２および第６増幅回路４２４も同様にキャリブレーションしてよい。
【００９１】
また、以上のキャリブレーションは、複数の増幅回路のオフセットを第１増幅回路１２２のオフセットに一致させるように調整した例を説明したが、これに限定されることはない。例えば、複数の増幅回路のうち、最もオフセットが小さい増幅回路のオフセットに一致させるように調整してもよい。これに代えて、複数の増幅回路のオフセットを略０Ｖとなるように調整してもよい。このような調整について次に説明する。
【００９２】
図１３は、本実施形態に係るＤＡ変換装置４００のキャリブレーションの第２例を示す。図１３は、第１増幅回路１２２、第２増幅回路１２４、第３増幅回路３２２、および第４増幅回路３２４のオフセットをキャリブレーションする前と後の値の例を示す。図１３の横軸は入力電圧範囲を示し、縦軸はオフセットの値を示す。この場合において、第１増幅回路１２２、第２増幅回路１２４、第３増幅回路３２２、および第４増幅回路３２４のそれぞれは、調整値を記憶する記憶部をそれぞれ有するとする。
【００９３】
即ち、増幅回路のそれぞれについて、オフセットが略一定の値となる範囲のオフセット値が、略０Ｖとなる調整値（一例として、オフセット値と０Ｖとの差分を示す係数等）を予め算出する。一例として、それぞれの増幅回路の入力電圧（ＶＤＤ＋ＶＳＳ）／２におけるオフセットの値を、調整値として予め算出する。そして増幅回路のそれぞれが有する記憶部は、算出した調整値をそれぞれ記憶する。これにより、増幅回路のそれぞれは、オフセットが略一定の値となる範囲において、略０Ｖのオフセットにすることができる。
【００９４】
図１３の「キャリブレーション後」の特性は、このようにして第１増幅回路１２２、第２増幅回路１２４、第３増幅回路３２２、および第４増幅回路３２４のオフセットを略０Ｖにさせた結果の例を示す。これにより、複数の異なる種類の増幅回路を使用してＤＡ変換器を構成しても、オフセット電圧が略一定の直線性の高いＤＡ変換結果を出力できる。
【００９５】
以上の第３構成例のＤＡ変換装置４００は、下位ビットＤＡ変換器３５０として、図３に示すＤＡ変換器１００を設けた例を示したが、これに代えて、図７に示す第２構成例のＤＡ変換器１００を下位ビットＤＡ変換器３５０として用いてもよい。このような例について次に説明する。
【００９６】
図１４は、本実施形態に係るＤＡ変換装置４００の第４構成例を示す。第４構成例のＤＡ変換装置４００は、図１０に示すＤＡ変換器３００を上位ビットＤＡ変換器として用いた例を示す。また、第４構成例のＤＡ変換装置４００は、下位ビットＤＡ変換器３５０として、図７に示す第２構成例のＤＡ変換器１００を用いた例を示す。この場合、下位ビットＤＡ変換器３５０は、第２ＤＡ変換部４１０と、バッファ部４２０とを備える。
【００９７】
即ち、バッファ部４２０は、図８で説明したように、第５増幅回路４２２、第６増幅回路４２４、第３選択回路４３０、出力回路２８０を有する。この場合、第５増幅回路４２２および第６増幅回路４２４は、第２ＤＡ変換部４１０が出力する第３アナログ信号を入力し、第３選択回路４３０は、第５増幅回路４２２および第６増幅回路４２４のいずれに増幅動作させるかを切り換える第６スイッチ回路を有する。
【００９８】
このように、第４構成例のＤＡ変換装置４００は、第２構成例のＤＡ変換器１００のバッファ部１２０を３つ組み合わせた構成を有する。これにより、ＤＡ変換装置４００は、入力電圧範囲が広く、オフセット電圧が略一定の直線性の高いＤＡ変換結果を出力できる。
【００９９】
また、図１４に示すＤＡ変換装置４００は、各バッファ部が、記憶部をそれぞれ有する例を示す。例えば、記憶部４５２は第１増幅回路１２２および第２増幅回路１２４の調整値を記憶し、記憶部４５４は第３増幅回路３２２および第４増幅回路３２４の調整値を記憶し、記憶部４５６は第５増幅回路４２２および第６増幅回路４２４の調整値を記憶する。これにより、増幅回路のそれぞれは、オフセットが略一定の値となる範囲において、略０Ｖのオフセットにすることができる。
【０１００】
なお、以上のＤＡ変換装置４００は、ＤＡ変換器１００を組み合わせた例を説明したが、組み合わせの例はこれらに限定されることはない。例えば、上位ビットＤＡ変換器として、図９で説明したＤＡ変換器３００を用い、下位ビットＤＡ変換器３５０として、図７に示す第２構成例のＤＡ変換器１００を用いてよい。また、上位ビットＤＡ変換器として、図１０で説明したＤＡ変換器３００を用い、下位ビットＤＡ変換器３５０として、図３に示す第１構成例のＤＡ変換器１００を用いてもよい。
【０１０１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１０３】
１０  増幅回路、１２  差動回路、１４  増幅段、１００  ＤＡ変換器、１１０  第１ＤＡ変換部、１２０  バッファ部、１２２  第１増幅回路、１２４  第２増幅回路、１３０  第１選択回路、１３２  第１スイッチ回路、１４０  第１差動対、１４２  第１ＮＭＯＳトランジスタ、１４４  第２ＮＭＯＳトランジスタ、１５２  第３ＰＭＯＳトランジスタ、１５４  第４ＰＭＯＳトランジスタ、１５６  第３ＮＭＯＳトランジスタ、１５８  第５ＰＭＯＳトランジスタ、１６０  第４ＮＭＯＳトランジスタ、１７０  第２差動対、１７２  第１ＰＭＯＳトランジスタ、１７４  第２ＰＭＯＳトランジスタ、１８２  第６ＰＭＯＳトランジスタ、１８４  第５ＮＭＯＳトランジスタ、１８６  第６ＮＭＯＳトランジスタ、１８８  第７ＰＭＯＳトランジスタ、１９０  第７ＮＭＯＳトランジスタ、２１０  第１差動対、２１２  第１ＮＭＯＳトランジスタ、２１４  第２ＮＭＯＳトランジスタ、２２２  第３ＰＭＯＳトランジスタ、２２４  第４ＰＭＯＳトランジスタ、２２６  第３ＮＭＯＳトランジスタ、２３２  第１スイッチ、２３４  第２スイッチ、２３６  第５スイッチ、２３８  第６スイッチ、２４０  第２差動対、２４２  第１ＰＭＯＳトランジスタ、２４４  第２ＰＭＯＳトランジスタ、２５２  第５ＰＭＯＳトランジスタ、２５４  第４ＮＭＯＳトランジスタ、２５６  第５ＮＭＯＳトランジスタ、２６２  第３スイッチ、２６４  第４スイッチ、２６６  第７スイッチ、２６８  第８スイッチ、２７２  第９スイッチ、２７４  第１０スイッチ、２７６  第１１スイッチ、２７８  第１２スイッチ、２８０  出力回路、２８２  第６ＰＭＯＳトランジスタ、２８４  第６ＮＭＯＳトランジスタ、３００  ＤＡ変換器、３１０  第１ＤＡ変換部、３１２  第１スイッチ列、３１４  第２スイッチ列、３２０  バッファ部、３２２  第３増幅回路、３２４  第４増幅回路、３３０  第２選択回路、３３２  第３スイッチ回路、３４０  バッファ部、３４２  記憶部、３４４  記憶部、３４６  記憶部、３５０  下位ビットＤＡ変換器、４００  ＤＡ変換装置、４１０  第２ＤＡ変換部、４２０  バッファ部、４２２  第５増幅回路、４２４  第６増幅回路、４３０  第３選択回路、４３２  記憶部、４５２  記憶部、４５４  記憶部、４５６  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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