(57)【要約】【課題】  異種のメモリーセルを含む半導体メモリー及び方法を提供する。【解決手段】  本発明の実施例よる半導体メモリーは、基板上の第１領域に形成される第１メモリーセルアレイと、基板上の第２領域に形成される第２メモリーセルアレイとを含む。第１メモリーセルアレイはセルストリングを含み、セルストリングのそれぞれは基板と垂直な方向に積層される不揮発性メモリーセルを含む。第２メモリーセルアレイは揮発性メモリーセルを含み、揮発性メモリーセルのそれぞれは選択トランジスタ及びキャパシタを含む。キャパシタは、選択トランジスタと電気的に連結され、セルストリングのそれぞれの第１高さに対応する第２高さを有する少なくとも１つの第１コンタクトと、接地電圧が供給され、セルストリングのそれぞれの第１高さに対応する第３高さを有し、少なくとも１つの第１コンタクトに直ぐ隣接して配置され、そして少なくとも１つの第１コンタクトと電気的に分離される少なくとも１つの第２コンタクトとを含む。【選択図】      図１
2019080051.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第１領域に形成される第１メモリーセルアレイと、
前記基板上の第２領域に形成される第２メモリーセルアレイを含み、
前記第１メモリーセルアレイはセルストリングを含み、前記セルストリングの各セルストリングは不揮発性メモリーセルを含み、前記不揮発性メモリーセルは前記基板に垂直な方向に積層され、
前記第２メモリーセルアレイは複数の揮発性メモリーセルを含み、前記複数の揮発性メモリーセルの各揮発性メモリーセルは選択トランジスタ及びキャパシタを含み、
前記キャパシタは、
前記揮発性メモリーセルの前記選択トランジスタと電気的に連結され、前記セルストリングの各セルストリングの第１高さに対応する第２高さを有する少なくとも１つの第１コンタクトと、
接地電圧が供給されるように構成され、前記セルストリングの各セルストリングの第１高さに対応する第３高さを有し、前記揮発性メモリーセルの前記少なくとも１つの第１コンタクトに隣接して配置され、前記揮発性メモリーセルの前記少なくとも１つの第１コンタクトと電気的に分離される少なくとも１つの第２コンタクトとを含む、半導体メモリー。
【請求項２】
前記キャパシタは複数の第１コンタクトを含み、
前記キャパシタは前記複数の第１コンタクトのそれぞれの上部面上の導電パターンを含み、前記導電パターンは前記複数の第１コンタクトを連結し合うように構成される、請求項１に記載の半導体メモリー。
【請求項３】
前記複数の揮発性メモリーセルの少なくとも二つの揮発性メモリーセルはそれぞれのゲートを有するそれぞれの選択トランジスタを含み、前記それぞれのゲートは共通ワードラインに連結され、前記それぞれのゲートは前記共通ワードラインを介して連結され合い、
前記少なくとも二つの揮発性メモリーセルはそれぞれの導電パターンを含み、前記それぞれの導電パターンは直接接触から分離され合う、請求項２に記載の半導体メモリー。
【請求項４】
前記キャパシタは複数の第１コンタクトを含み、
前記キャパシタは前記複数の第１コンタクトのそれぞれの下部面及び前記基板間の導電パターンを含み、前記導電パターンは前記複数の第１コンタクトを連結し合う、請求項１に記載の半導体メモリー。
【請求項５】
前記キャパシタは複数の第２コンタクトを含み、
前記キャパシタは前記複数の第２コンタクトのそれぞれの下部面及び前記基板間の導電パターンを含み、前記導電パターンは前記複数の第２コンタクトを連結し合うように構成され、
前記キャパシタは前記複数の第２コンタクトのそれぞれの下部面及び前記基板間の絶縁物質を含み、前記絶縁物質は前記導電パターンを前記基板から絶縁するように構成される、請求項１に記載の半導体メモリー。
【請求項６】
前記キャパシタは複数の第２コンタクトを含み、
前記キャパシタは前記複数の第２コンタクトのそれぞれの上部面上の導電パターンをさらに含み、前記導電パターンは前記複数の第２コンタクトを連結し合うように構成され、
前記複数の揮発性メモリーセルの少なくとも二つの揮発性メモリーセルはそれぞれのゲートを有するそれぞれの選択トランジスタを含み、前記それぞれのゲートは共通ワードラインに連結され、前記それぞれのゲートは前記共通ワードラインを介して連結され合い、
前記少なくとも二つの揮発性メモリーセルはそれぞれの導電パターンを含み、前記それぞれの導電パターンは連結され合う、請求項１に記載の半導体メモリー。
【請求項７】
前記少なくとも一つの第１コンタクトは前記基板と垂直な方向に延在されて前記選択トランジスタの第１接合と連結される、請求項１に記載の半導体メモリー。
【請求項８】
前記複数の揮発性メモリーセルの各揮発性メモリーは、前記基板と垂直な方向に延在されて前記揮発性メモリーセルの前記選択トランジスタの第２接合に連結される少なくとも一つの第３コンタクトをさらに含む、請求項７に記載の半導体メモリー。
【請求項９】
前記複数の揮発性メモリーセルは互いに対称である少なくとも二つの揮発性メモリーセルを含み、
前記少なくとも二つの揮発性メモリーセルは共通の第２接合を共有し、
前記少なくとも二つの揮発性メモリーセルは共通の第３接合を共有する、請求項８に記載の半導体メモリー。
【請求項１０】
前記複数の揮発性メモリーセルの各揮発性メモリーは、前記基板と垂直な方向に延在されて前記基板上の第２接合と連結される少なくとも一つの第３コンタクトをさらに含み、
前記少なくとも一つの第２コンタクトは前記少なくとも一つの第１コンタクトと前記少なくとも一つの第３コンタクトの間に配置され、
前記基板は、前記基板に前記第１接合と前記第２接合とを含む深い接合を含む、請求項７に記載の半導体メモリー。
【請求項１１】
前記少なくとも一つの第２コンタクトは前記基板と垂直な方向に延在され、前記深い接合の上の絶縁物質に連結される、請求項１０に記載の半導体メモリー。
【請求項１２】
前記複数の揮発性メモリーセルの各揮発性メモリーセルは、前記揮発性メモリーセルの前記キャパシタと前記接地電圧が供給されるように構成されるノードとの間に連結される制御トランジスタをさらに含み、
前記少なくとも一つの第２コンタクトは、前記基板と垂直な方向に延在され、前記揮発性メモリーセルの前記制御トランジスタの複数の接合のうちの一つの接合に連結される、請求項１に記載の半導体メモリー。
【請求項１３】
前記少なくとも一つの第１コンタクト及び少なくとも一つの第２コンタクトは前記基板と垂直な方向に延在され、前記基板上の絶縁物質に連結される、請求項１に記載の半導体メモリー。
【請求項１４】
前記揮発性メモリーセルの各揮発性メモリーは、
前記基板と垂直な方向に延在されて前記揮発性メモリーセルの前記選択トランジスタの複数の接合のうちの一つの接合に連結される少なくとも一つの第３コンタクトと、
前記揮発性メモリーセルの前記少なくとも一つの第１コンタクトの上部面と前記揮発性メモリーセルの前記少なくとも一つの第３コンタクトの上部面に連結される第１導電パターンと、をさらに含む、請求項１３に記載の半導体メモリー。
【請求項１５】
前記複数の揮発性メモリーセルの各揮発性メモリーセルは、
前記基板と垂直な方向に延在されて前記絶縁物質に連結される少なくとも一つの第４コンタクトと、
前記揮発性メモリーセルの前記少なくとも一つの第４コンタクトと前記第１導電パターンを電気的に連結するように構成される第２導電パターンと、をさらに含む、請求項１４に記載の半導体メモリー。
【請求項１６】
複数のメモリーセルを含むメモリーセルアレイと、
ワードラインを介してメモリーセルに連結されるデコーダーと、
ビットラインを介してメモリーセルに連結されるライトドライバー及び感知増幅器とを含み、
前記複数のメモリーセルの各メモリーセルは選択トランジスタ及びキャパシタを含み、
前記キャパシタは、
基板と垂直な方向に延在されて前記メモリーセルの前記選択トランジスタの少なくとも一つの接合と連結される少なくとも１つの第１コンタクトと、
前記少なくとも一つの第１コンタクトと隣接した少なくとも一つの第２コンタクトを含み、
前記少なくとも一つの第２コンタクトは接地電圧が供給されるように構成され、前記少なくとも一つの第２コンタクトは少なくとも一つの第１コンタクトから電気的に遮断される、半導体メモリー。
【請求項１７】
複数の第２メモリーセルを含む第２メモリーセルアレイと、
第２ワードラインを介して第２メモリーセルに連結される第２デコーダーと、
第２ビットラインを介して第２メモリーセルに連結されるページバッファーとを含み、
前記複数の第２メモリーセルは前記基板に垂直な方向に積層される複数のセルストリングに包含され、
前記複数のメモリーセルの各メモリーセルの前記少なくとも一つの第１コンタクト及び前記少なくとも一つの第２コンタクトのそれぞれの高さは前記セルストリングの高さと関連される、請求項１６に記載の半導体メモリー。
【請求項１８】
前記ビットラインは前記第２ビットラインとそれぞれ連結され、
前記ライトドライバー及び感知増幅器と前記ページバッファーは前記メモリーセル及び前記第２メモリーセルを交代にアクセスする、請求項１７に記載の半導体メモリー。
【請求項１９】
前記メモリーセルアレイ、前記デコーダー、前記ライトドライバー及び感知増幅器は前記ページバッファーに包含される、請求項１８に記載の半導体メモリー。
【請求項２０】
基板上に第１メモリーセルアレイを提供するステップと、
前記基板上に第２メモリーセルアレイを提供するステップと、を含み、
前記第１メモリーセルアレイを提供するステップは、基板に垂直な方向に前記基板上に複数のセルストリングを提供するステップを含み、各セルストリングは前記第１メモリーセルアレイの第１メモリーセルの別個のスタックを含み、
前記第２メモリーセルアレイを提供するステップは、
前記セルストリングのそれぞれの第１高さに対応する第２高さを有する少なくとも１つの第１コンタクトを提供するステップと、
前記セルストリングのそれぞれの前記第１高さに対応する第３高さを有する少なくとも１つの第２コンタクトを提供するステップと、
前記少なくとも１つの第１コンタクトを選択トランジスタと電気的に連結するステップと、
前記少なくとも１つの第２コンタクトを接地ノードと電気的に連結するステップと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路に関するもので、さらに詳細には半導体メモリー方法に関する。
【背景技術】
【０００２】
半導体製造技術が発展しつつ、半導体メモリーの集積度が向上されている。特に、３次元構造の半導体メモリーの製造技術が開発されつつ、半導体メモリーの集積度が急激に向上されている。３次元構造の半導体メモリーはフラッシュメモリー、相変化メモリー(PRAM)、強誘電体メモリー(FRAM（登録商標）)、抵抗性メモリー(RRAM（登録商標）)のような不揮発性メモリーを含む。
【０００３】
半導体メモリーはメモリーセルが配置されるコア領域と、メモリーセルをアクセスするための周辺回路が配置される周辺領域を含む。メモリーセルが３次元構造に積層されつつ、コア領域と周辺領域との高さの差が増加している。コア領域と周辺領域との高さの差が増加するにつれ、周辺領域において使用されない空間が増加している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリーセルが３次元構造に積層されるにつれ、発生するコア領域と周辺領域の高さの差に基づいた異種のメモリーセルを含む半導体メモリー及び方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施例による半導体メモリーは、基板上の第１領域に形成される第１メモリーセルアレイと、基板上の第２領域に形成される第２メモリーセルアレイとを含む。第１メモリーセルアレイはセルストリング(cell  string)を含み、セルストリングのそれぞれは基板と垂直な方向に積層される不揮発性メモリーセルを含む。第２メモリーセルアレイは揮発性メモリーセルを含み、揮発性メモリーセルのそれぞれは選択トランジスタ及びキャパシタを含む。キャパシタは、選択トランジスタと電気的に連結され、セルストリングのそれぞれの第１高さに対応する第２高さを有する少なくとも１つの第１コンタクト(contact)と、接地電圧が供給され、セルストリングのそれぞれの第１高さに対応する第３高さを有し、少なくとも１つの第１コンタクトに直ぐ隣接して配置され、そして少なくとも１つの第１コンタクトと電気的に分離される少なくとも１つの第２コンタクトとを含む。
【０００６】
本発明の実施例よる半導体メモリーは、メモリーセルを含むメモリーセルアレイと、ワードライン(word  line)を介してメモリーセルに連結されるデコーダーと、ビットライン(bit line)を介してメモリーセルに連結されるライト(write)ドライバー及び感知増幅器とを含む。メモリーセルのそれぞれは選択トランジスタ及びキャパシタを含む。キャパシタ(capacitor)は、基板と垂直な方向に延在されて選択トランジスタの接合の中の１つと連結される少なくとも１つの第１コンタクトと、接地電圧が供給され、少なくとも１つの第１コンタクトに直ぐ隣接して配置され、そして少なくとも１つの第１コンタクトと電気的に分離される少なくとも１つの第２コンタクトとを含む。
【０００７】
本発明の実施例よる方法は、基板上に第１メモリーセルアレイを提供するステップと、基板上に第２メモリーセルアレイを提供するステップとを含む。第１メモリーセルアレイを提供するステップは、基板と垂直な方向に基板に積層されるメモリーセルを含むセルストリングを提供するステップを含む。第２メモリーセルアレイを提供するステップは、セルストリングのそれぞれの第１高さに対応する第２高さを有する少なくとも１つの第１コンタクトを提供するステップと、セルストリングのそれぞれの第１高さに対応する第３高さを有する少なくとも１つの第２コンタクトを提供するステップと、少なくとも１つの第１コンタクトを選択トランジスタと電気的に連結するステップと、少なくとも１つの第２コンタクトを接地ノードと電気的に連結するステップとを含む。
【発明の効果】
【０００８】
本発明によると、第１メモリーセルが３次元構造に積層され、高さの差により伸びるコンタクトを貯蔵用キャパシタに使用する第２メモリーセルが提供される。従って、コア領域と周辺領域の高さの差に基づいた異種のメモリーセルを含む半導体メモリー及び方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施例によるメモリーセルアレイを示す斜視図である。
【図２】図２は、図１のメモリーセルアレイのＩＩ−ＩＩ′線に沿う断面を示す斜視断面図である。
【図３】図３は、図１の第１メモリーセルアレイ１１０ａの回路図を示す。
【図４】図４は、図１の第２メモリーセルアレイのＩＶ−ＩＶ′線に沿う断面を示す斜視断面図である。
【図５】図５は、図１の第２メモリーセルアレイのＶ−Ｖ′線に沿う断面を示す断面図である。
【図６】図６は、図４の第２メモリーセルアレイの回路図を示す。
【図７】図７は、図５の断面図の応用例を示す。
【図８】図８は、図７の応用例による回路図を示す。
【図９】図９は、図５の断面図のもう１つの応用例を示す。
【図１０】図１０は、図９の断面図による回路図を示す。
【図１１】図１１は、図８の例と図９の例が結合された例を示す断面図である。
【図１２】図１２は、図５の断面図の他の応用例を示す。
【図１３】図１３は、図７の実施例と図１２の実施例が結合された実施例を示す断面図である。
【図１４】図１４は、図１２の応用例を示す断面図である。
【図１５】図１５は、図４の斜視断面図の応用例を示す。
【図１６】図１６は、第１及び第２メモリーセルアレイを含む半導体メモリーを示すブロック図である。
【図１７】図１７は、図１６の半導体メモリーの応用例を示す。
【図１８】図１８は、図１の応用例を示す。
【図１９】図１９は、図１８の第１メモリーセルアレイと第２メモリーセルアレイを含む半導体メモリーを示すブロック図である。
【発明を実施するための形態】
【００１０】
以下において、本発明の技術の分野における通常の知識を有する者が本発明を容易に実施できる程度に、本発明の実施例が明確かつ詳細に記載されるであろう。
【００１１】
以下において、第１構成要素が第２構成要素と連結されるという表現は、第１構成要素が第２構成要素と直接連結されたり、又は第１構成要素が第３構成要素を介して第２構成要素と間接連結されたりすることを包含できる。例えば、第１構成要素と第２構成要素との間に第３構成要素が存在しても第１構成要素は第２構成要素と連結されることで表現されることができる。
【００１２】
以下において、第１構成要素が第２構成要素と電気的に連結されるという表現は、導電物質の第１構成要素が導電物質の第２構成要素と連結されたり、又は導電物質の第１構成要素が導電物質の第３構成要素を介して導電物質の第２構成要素と間接連結されたりすることを包含できる。
【００１３】
図１は、本発明の実施例によるメモリーセルアレイ（１１０ａ、１１０ｂ）を示す斜視図である。図１を参照すれば、同一の基板上に形成された第１メモリーセルアレイ１１０ａ及び第２メモリーセルアレイ１２０ａが第１乃至第３方向に沿って図示される。
【００１４】
第１メモリーセルアレイ１１０ａは、メモリーセルアレイ１１０（図１６参照）の一部であり得る。第１メモリーセルアレイ１１０ａは、基板と垂直な第３方向に沿って積層されて第１方向に延在される接地選択ライン（ＧＳＬ）、第１ダミーワードライン（ＤＷＬ２）、第１乃至第８ワードライン（ＷＬ１〜ＷＬ８）、第２ダミーワードライン（ＤＷＬ２）、及び第１乃至第４ストリング選択ライン（ＳＳＬ１〜ＳＳＬ４）に連結される。
【００１５】
第１メモリーセルアレイ１１０ａは第２方向に沿って延在される第１乃至第４ビットライン（ＢＬ１〜ＢＬ４）に連結される。図１に図示された第１メモリーセルアレイ１１０ａに連結される多様なラインの数は例示的なものである。第１メモリーセルアレイ１１０ａに連結されるラインの数は限定されない。
【００１６】
第２メモリーセルアレイ１２０ａは、メモリーセルアレイ１２０（図１６参照）の一部であり得る。第２メモリーセルアレイ１２０ａは第１方向に沿って延在される第１乃至第４ワードライン（ＷＬ１〜ＷＬ４）に連結される。第２メモリーセルアレイ１２０ａは第２方向に沿って延在される第１乃至第４揮発性ビットライン（ＶＢＬ１〜ＶＢＬ４）に連結される。図１に図示された第２メモリーセルアレイ１２０ａに連結される多様なラインの数は例示的なものである。第２メモリーセルアレイ１２０ａに連結されるラインの数は限定されない。
【００１７】
第１メモリーセルアレイ１１０ａは、基板に垂直な第３方向に積層される不揮発性メモリーセルを包含できる。第２メモリーセルアレイ１２０ａは第１メモリーセルアレイ１１０ａの積層された不揮発性メモリーセルの高さと第２メモリーセルアレイ１２０aのトランジスタの高さとの間の差を用いて具現される揮発性メモリーセルを包含できる。
【００１８】
図面が不必要に複雑になることを防止するため、第１メモリーセルアレイ１１０ａ及び第２メモリーセルアレイ１２０ａは単純な六面体で図示される。第１メモリーセルアレイ１１０ａ及び第２メモリーセルアレイ１２０ａの細部的な構成は図２乃至図５を参照して、さらに詳細に説明される。
【００１９】
図２は、図１の第１メモリーセルアレイ１１０ａのＩＩ−ＩＩ′線に沿う断面を示す斜視断面図である。図３は、図１の第１メモリーセルアレイ１１０ａの回路図１００ｂを示す。図１乃至図３を参照すれば、基板１０１に、第１方向に沿って延在されて第２方向に沿って離隔され合った共通ソース領域（ＣＳＲ）が提供される。
【００２０】
共通ソース領域（ＣＳＲ）は共通で連結され、共通ソースライン（ＣＳＬ）を形成できる。例示的に、基板１０１はＰ導電型を有する半導体物質を含むことができる。共通ソース領域（ＣＳＲ）はＮ導電型を有する半導体物質を含むことができる。例えば、共通ソース領域（ＣＳＲ）上に共通ソースライン（ＣＳＬ）の導電率を高めるための導電物質が配置されることができる。
【００２１】
共通ソース領域（ＣＳＲ）間で、絶縁層（１１２、１１２ａ）が、基板と垂直な第３方向に沿って基板上に順次的に積層される。絶縁層（１１２、１１２ａ）は第３方向に沿って離隔され合って積層されることができる。例示的に、絶縁層（１１２、１１２ａ）はシリコン酸化物又はシリコン窒化物を含むことができる。例示的に、絶縁層（１１２、１１２ａ）の中で基板１０１と接触する絶縁層１１２ａの厚さ（例えば、第３方向に沿う厚さ）は、他の絶縁層１１２のそれぞれの厚さ（例えば、第３方向に沿う厚さ）より薄くてもよい。
【００２２】
共通ソース領域（ＣＳＲ）間で、第１方向と第２方向に沿って離隔され合って配置され、第３方向に沿って絶縁層（１１２、１１２ａ）を貫通するピラー（ＰＬ）が提供される。例示的に、ピラー（ＰＬ）は絶縁層（１１２，１１２ａ）を貫通して基板１０１と接触できる。ピラー（ＰＬ）のそれぞれは内部物質１１４、チャネル膜１１５、そして第１絶縁膜１１６を含むことができる。  
【００２３】
内部物質１１４は、絶縁物質又はエアギャップ(air gap)を含むことができる。チャネル膜１１５はＰ導電型を有する半導体物質又は真性(intrinsic)半導体物質を含むことができる。第１絶縁膜１１６はシリコン酸化膜、シリコン窒化膜、アルミニウム(aluminium)酸化膜のような１つ又は１つ以上の多くの絶縁膜（例えば、相異なる絶縁膜）を含むことができる。
【００２４】
共通ソース領域（ＣＳＲ）間で、絶縁層（１１２、１１２ａ）の上部面と下部面、そしてピラー（ＰＬ）の露出された外部面に第２絶縁膜１１７が提供される。絶縁層（１１２、１１２ａ）の中で、最も高い高さに位置した絶縁物質の上部面に提供される第２絶縁膜１１７は除去されることができる。
【００２５】
ピラー（ＰＬ）のそれぞれで、第１絶縁膜１１６及び第２絶縁膜１１７は隣接し合うように結合されたときに、情報貯蔵膜を形成できる。例えば、第１絶縁膜１１６及び第２絶縁膜１１７は、ONO(Oxide-Nitride-Oxide)又はONA(Oxide-Nitride-Aluminium)を含むことができる。第１絶縁膜１１６及び第２絶縁膜１１７はトンネリング(tunneling)絶縁膜、電荷捕獲膜、そしてブロッキング(blocking)絶縁膜を形成できる。
【００２６】
共通ソース領域（ＣＳＲ）間で、そして絶縁層（１１２、１１２ａ）間で、第２絶縁膜１１７の露出された外部表面に導電物質（ＣＭ１〜ＣＭ１３）が提供される。
導電物質（ＣＭ１〜ＣＭ１３）は金属性導電物質を含むことができる。ピラー（ＰＬ）上にドレイン(drain)１１８が提供される。例示的に、ドレイン１１８はＮ導電型を有する半導体物質（例えば、シリコン）を含むことができる。例示的に、ドレイン１１８はピラー（ＰＬ）のチャネル膜１１５の上部面と接触できる。
【００２７】
ドレイン１１８上に、第２方向に沿って延在され、第１方向に沿って互いに離隔されたビットライン（ＢＬ２、ＢＬ３）が提供される。ビットライン（ＢＬ２、ＢＬ３）はドレイン１１８と連結される。例示的に、ドレイン１１８及びビットライン（ＢＬ２、ＢＬ３）はコンタクトプラグを介して連結されることができる。ビットライン（ＢＬ２、ＢＬ３）は金属性導電物質を含むことができる。
【００２８】
ピラー（ＰＬ）は、第１及び第２絶縁膜（１１６、１１７）及び導電物質（ＣＭ１〜ＣＭ１３）と共にセルストリング（ＣＳ）を形成する。ピラー（ＰＬ）のそれぞれは、第１及び第２絶縁膜（１１６、１１７）、そして隣接した導電物質（ＣＭ１〜ＣＭ１３）と共に１つのセルストリングを構成する。第１導電物質（ＣＭ１）は、隣接した第１及び第２絶縁膜（１１６、１１７）、そしてチャネル膜１１５と共に接地選択トランジスタ（ＧＳＴ）を形成できる。第１導電物質（ＣＭ１）は第１方向に沿って延在されて接地選択ライン（ＧＳＬ）を形成できる。
【００２９】
第２導電物質（ＣＭ２）は、隣接した第１及び第２絶縁膜（１１６、１１７）、そしてチャネル膜１１５と共に第１ダミーメモリーセル（ＤＭＣ１）を形成できる。第１導電物質（ＣＭ２）は第１方向に沿って延在されて第１ダミーワードライン（ＤＷＬ１）を形成できる。
【００３０】
第３乃至第１０導電物質（ＣＭ３〜ＣＭ１０）は、隣接した第１及び第２絶縁膜（１１６、１１７）、そしてチャネル膜１１５と共に第１乃至第８メモリーセル（ＭＣ１〜ＭＣ８）をそれぞれ形成できる。第３乃至第１０導電物質（ＣＭ３〜ＣＭ１０）は第１方向に沿って延在されて第１乃至第８ワードライン（ＷＬ１〜ＷＬ８）をそれぞれ形成できる。
【００３１】
第１１導電物質（ＣＭ１１）は隣接した第１及び第２絶縁膜（１１６、１１７）、そしてチャネル膜１１５と共に第２ダミーメモリーセル（ＤＭＣ２）を形成できる。第１１導電物質（ＣＭ１１）は第１方向に沿って延在されて第２ダミーワードライン（ＤＷＬ２）を形成できる。
【００３２】
第１２導電物質（ＣＭ１２）は隣接した第１及び第２絶縁膜（１１６、１１７）、そしてチャネル膜１１５と共に基板に近い側の第１乃至第４ストリング選択トランジスタ（ＳＳＴ）（以下で、下部ストリング選択トランジスタ）を形成できる。第１２導電物質（ＣＭ１２）は第１方向に沿って延在されて基板に近い第１乃至第４ストリング選択ライン（ＳＳＬ１〜ＳＳＬ４）（以下で、下部ストリング選択ライン）を形成できる。
【００３３】
第１３導電物質（ＣＭ１３）は隣接した第１及び第２絶縁膜（１１６、１１７）、そしてチャネル膜１１５と共にビットライン（ＢＬ１〜ＢＬ４）に隣接した第１乃至第４ストリング選択トランジスタ（ＳＳＴ）（以下で、上部ストリング選択トランジスタ）を形成できる。第１３導電物質（ＣＭ１３）は第１方向に沿って延在されてビットライン（ＢＬ１〜ＢＬ４）に近い第１乃至第４ストリング選択ライン（ＳＳＬ１〜ＳＳＬ４）（以下で、上部ストリング選択ライン）を形成できる。
【００３４】
第１乃至第１３導電物質（ＣＭ１〜ＣＭ１３）が第３方向に沿って積層されるにつれ、各セルストリングにおいて、接地選択トランジスタ（ＧＳＴ）、第１ダミーメモリーセル（ＤＭＣ１）、メモリーセル（ＭＣ１〜ＭＣ８）、第２ダミーメモリーセル（ＤＭＣ２）、そしてストリング選択トランジスタ（ＳＳＴ）が第３方向に沿って積層されることができる。
【００３５】
ピラー（ＰＬ）のそれぞれでチャネル膜１１５が第１乃至第１３導電物質（ＣＭ１〜ＣＭ１３）により共有されるにつれ、各セルストリングにおいて、接地選択トランジスタ（ＧＳＴ）、第１ダミーメモリーセル（ＤＭＣ１）、メモリーセル（ＭＣ１〜ＭＣ８）、第２ダミーメモリーセル（ＤＭＣ２）、そしてストリング選択トランジスタ（ＳＳＴ）は第３方向に沿って直列に連結されることができる。
【００３６】
第１乃至第１１導電物質（ＣＭ１〜ＣＭ１１）が共通で連結されるにつれ、接地選択ライン（ＧＳＬ）、第１ダミーワードライン（ＤＷＬ１）、第１乃至第８ワードライン（ＷＬ１〜ＷＬ８）、そして第２ダミーワードライン（ＤＷＬ２）がセルストリング（ＣＳ）において共通で連結されることで示されることができる。
【００３７】
図４は、図１の第２メモリーセルアレイ１２０ａのＩＶ−ＩＶ′線に沿う断面を示す斜視断面図である。図５は図１の第２メモリーセルアレイ１２０ａのＶ−Ｖ′線に沿う断面を示す断面図である。図６は、図４の第２メモリーセルアレイ１２０ａの回路図を示す。
【００３８】
図１、図４乃至図６を参照すれば、基板１０１に、第１方向に沿って延在されて第２方向に沿って離隔し合った第１接合(junctions)１２３ａ及び第２接合１２３ｂが提供される。第１及び第２接合（１２３ａ、１２３ｂ）はＮ導電型を有し得る。第１及び第２接合（１２３ａ、１２３ｂ）は、第２方向に沿って延在される素子分離膜１２１により分離されることができる。素子分離膜１２１はトレンチ(trench)を包含できる。
【００３９】
第１及び第２接合（１２３ａ、１２３ｂ）間の基板１０１上の領域に第１絶縁膜１２４ａが提供されうる。第１絶縁膜１２４ａの上に第１方向に沿って延在される第１導電物質１２５ａが提供されうる。第１導電物質１２５ａはゲートパターンを包含できる。第１導電物質１２５ａは、隣接した第１及び第２接合（１２３ａ、１２３ｂ）と共に選択トランジスタ（ＴＲ）を形成できる。第１導電物質１２５ａは、第１方向に延在されてワードライン（例えば、ＶＷＬ３）を形成できる。
【００４０】
第２接合１２３ｂの上に第２導電物質（１２５ｂ、１２５ｅ）が形成されることができる。第２導電物質（１２５ｂ、１２５ｅ）は、ゲートパターン又は第２接合１２３ｂの導電率を高めるための金属シリサイド(silicide)を含むことができる。第２導電物質（１２５ｂ、１２５ｅ）は、基板１０１と垂直な第３方向に沿って延在される第１コンタクト（１２６ａ、１２６ｄ）を介して第１導電パターン（１２７ａ、１２７ｄ）に連結されることができる。
【００４１】
第１導電パターン（１２７ａ、１２７ｄ）は金属パターンを包含できる。第１導電パターン（１２７ａ、１２７ｄ）は第１上部コンタクト（１２８ａ、１２８ｂ）を介して揮発性ビットライン（例えば、ＶＢＬ２及びＶＢＬ３）に連結されることができる。揮発性ビットライン（例えば、ＶＢＬ２及びＶＢＬ３）は第２方向に沿って延在されることができる。
【００４２】
第１接合１２３ａの上に第３導電物質（１２５ｃ、１２５ｆ）が形成されることができる。第３導電物質（１２５ｃ、１２５ｆ）は、ゲートパターン又は第１接合１２３ａの導電率を高めるための金属シリサイド(silicide)を含むことができる。第３導電物質（１２５ｃ、１２５ｆ）は、基板１０１と垂直な第３方向に沿って延在される第２コンタクト（１２６ｂ、１２６ｅ）を介して第２導電パターン（１２７ｂ、１２７ｅ）に連結されることができる。
【００４３】
第３導電物質（１２５ｃ、１２５ｆ）から第２方向に沿って離隔された位置の基板１０１の上に第２絶縁膜（１２４ｂ、１２４ｃ）が提供されることができる。例えば、第２絶縁膜（１２４ｂ、１２４ｃ）は素子分離膜１２１と類似にトレンチの形態で形成されてもよい。第２絶縁膜（１２４ｂ、１２４ｃ）の上に第４導電物質（１２５ｄ、１２５ｇ）が提供されることができる。第４導電物質（１２５ｄ、１２５ｇ）はゲートパターンを包含できる。
【００４４】
第４導電物質（１２５ｄ、１２５ｇ）の上に第３コンタクト（１２６ｃ、１２６ｆ）が形成されることができる。第３コンタクト（１２６ｃ、１２６ｆ）の上に第３導電パターン（１２７ｃ、１２７ｆ）が形成されることができる。第３コンタクト（１２６ｃ、１２６ｆ）は第３導電パターン（１２７ｃ、１２７ｆ）を通じて接地ノードと連結されて接地電圧が供給されることができる。
【００４５】
第２コンタクト（１２６ｂ、１２６ｅ）と第３コンタクト（１２６ｃ、１２６ｆ）はすぐ隣接するように配置され、電気的に分離される。したがって、第２コンタクト（１２６ｂ、１２６ｅ）は第３コンタクト（１２６ｃ、１２６ｆ）とそれぞれ容量性結合(capacitive  coupling)を誘発できる。容量性結合に起因して、第２コンタクト１２６ｂと第３コンタクト１２６ｃ又は第２コンタクト１２６ｅと第３コンタクト１２６ｆは揮発性メモリーセル（ＶＭＣ）のキャパシタ（Ｃ）を形成できる。キャパシタ（Ｃ）及び選択トランジスタ（ＴＲ）は揮発性メモリーセル（ＶＭＣ）を形成できる。
【００４６】
図５に図示されたような揮発性メモリーセル（ＶＭＣ）が第１方向及び第２方向に沿って配列され、第１乃至第４揮発性ワードライン（ＶＷＬ１〜ＶＷＬ４）に連結され、そして第１乃至第４揮発性ビットライン（ＶＢＬ１〜ＶＢＬ４）に連結されることができる。即ち、第２メモリーセルアレイ１２０aを形成できる。
【００４７】
第１メモリーセルアレイ１１０aの高さが高くなるにつれ、ビットライン（ＢＬ１〜ＢＬ４）及び揮発性ビットライン（ＶＢＬ１〜ＶＢＬ４）が形成される階層の高さが増加している。揮発性ビットライン（ＶＢＬ１〜ＶＢＬ４）の高さが増加するにつれ、第２コンタクト（１２６ｂ、１２６ｅ）と第３コンタクト（１２６ｃ、１２６ｆ）の高さもまた高くなる。従って、第２コンタクト（１２６ｂ、１２６ｅ）と第３コンタクト（１２６ｃ、１２６ｆ）との間の容量性結合がさらに強くなる。
【００４８】
本発明の実施例によると、積層された構造を有する第１メモリーセルアレイ１１０aの高さが増加するにつれ、コンタクトの高さが増加するのを用いて、コンタクトをキャパシタに使用する揮発性メモリーセル（ＶＭＣ）が提供される。従って、高さの差を用いた異種のメモリーセルを有する半導体メモリーが提供される。
【００４９】
図４において、各導電物質（１２５ｂ、１２５ｃ、１２５ｄ、１２５ｅ、１２５ｆ又は１２５ｇ）は２つのコンタクト（１２６ａ、１２６ｃ、１２６ｄ、１２６ｅ又は１２６ｆ）を介して対応する導電パターン（１２７ａ、１２７ｃ、１２７ｄ、１２７ｅ又は１２７ｆ）と連結されることで図示される。しかしながら、各導電物質（１２５ｂ、１２５ｃ、１２５ｄ、１２５ｅ、１２５ｆ又は１２５ｇ）は少なくとも１つの導電パターンを通じて対応する導電パターン（１２７ａ、１２７ｃ、１２７ｄ、１２７ｅ又は１２７ｆ）と連結されることができる。
【００５０】
例示的に、キャパシタ（Ｃ）の第１極を形成するコンタクト（１２６ｂ又は１２６ｅ）及び第２極を形成するコンタクト（１２６ｃ又は１２６ｆ）中で少なくとも１つのコンタクトの間は導電物質で詰められる。即ち、少なくとも１つのコンタクトは導電物質で詰められた壁の形態に代替されることができる。
【００５１】
図７は、図５の断面図の応用例を示す。図１、図６及び図７を参照すれば、図５と比較して、第２接合１２３ｂの第２方向とは反対方向側に第３接合１２３ｃが提供される。第３接合はＮ導電型を有し得る。第２及び第３接合（１２３ｂ、１２３ｃ）間の基板１０１の上に第３絶縁膜１２４ｄが形成される。第３絶縁膜１２４ｄの上に第５導電物質１２５ｈが形成される。第５導電物質１２５ｈは第２及び第３接合（１２３ｂ、１２３ｃ）と共に選択トランジスタ（ＴＲ）を形成できる。
【００５２】
第３接合１２３ｃの上に第６導電物質１２５ｉ、第４コンタクト１２６ｇ、そして第４導電パターン１２７ｇが形成される。第６導電物質１２５ｉの第２方向とは反対方向側の基板１０１の上に第４絶縁膜１２４ｅが形成される。第４絶縁膜１２４ｅはトレンチの形態で提供されてもよい。
【００５３】
第４絶縁膜１２４ｅの上に第７導電物質１２５ｊ、第５コンタクト１２６ｈ、そして第５導電パターン１２７ｈが形成される。第４及び第５コンタクト（１２６ｇ、１２６ｈ）はキャパシタ（Ｃ）を形成できる。即ち、揮発性ビットライン（ＶＢＬ２）が連結される第２接合１２３ｂを中心にして、２つの揮発性メモリーセル（ＶＭＣ）が対称に配置されることができる。
【００５４】
図８は、図５の断面図の他の応用例を示す。図１、図６及び図８を参照すれば、図５と比較して、第４導電物質１２５ｄの第２方向側に第４接合１２３ｄが形成される。第４接合１２３ｄはＮ導電型を有し得る。第４接合１２３ｄの上に第８導電物質１２５ｋ、第６コンタクト１２６ｉ、そして第６導電パターン１２７ｉが形成される。
【００５５】
基板１０１に第１及び第４接合（１２３ａ、１２３ｄ）を包含する第５接合１２３ｅが形成されることができる。第５接合１２３ｅは第１及び第４接合（１２３ａ、１２３ｄ）と同一の導電型を有し得る。第５接合１２３ｅのドーピング(doping)濃度は、第１及び第４接合（１２３ａ、１２３ｄ）のドーピング濃度より高くてもよいし、あるいは低くてもよい。
【００５６】
第５接合１２３ｅは、第２コンタクト１２６ｂと第６コンタクト１２６ｉを電気的に連結する。従って、第２コンタクト１２６ｂと第６コンタクト１２６ｉはキャパシタ（Ｃ）の第１極を形成し、第３コンタクト１２６ｃはキャパシタ（Ｃ）の第２極を形成できる。第２コンタクト１２６ｂと第６コンタクト１２６ｉが第３コンタクト１２６ｃを取り囲むので、キャパシタの容量が増加できる。例示的に、図７を参照して説明されたように、図８に図示された構造を有するメモリーセルは、第１コンタクト１２６ａを中心にして対称に配置されることができる。
【００５７】
図９は、図５の断面図のもう１つの応用例を示す。図１０は図９の断面図による回路図を示す。図１、図９及び図１０を参照すれば、図５と比較して、第１接合１２３ａの第２方向側に第６接合１２３ｆが形成されることができる。第６接合１２３ｆはＮ導電型を有し得る。第６接合１２３ｆと第１接合１２３ａは第１絶縁物質１２２ａにより分離されうる。第１絶縁物質１２２ａはトレンチの形態で形成されて、第１及び第６接合（１２３ａ、１２３ｆ）間を電気的に遮断できる。
【００５８】
第６接合１２３ｆの上に第９導電物質１２５ｌが形成される。第９導電物質１２５ｌはゲートパターン又は金属シリサイドを含むことができる。第９導電物質１２５ｌの上に第７コンタクト１２６ｊが形成される。第７コンタクト１２６ｊの上に第７導電パターン１２７ｊが形成されることができる。
【００５９】
第６接合１２３ｆの第２方向側に第７接合１２３ｇが形成される。第７接合１２３ｇと第６接合１２３ｆの間の基板の上に第５絶縁膜１２４ｆが形成される。第５絶縁膜１２４ｆの上に第１０導電物質１２５ｍが形成される。第１０導電物質１２５ｍは、隣接した第６及び第７接合（１２３ｆ、１２３ｇ）と共に制御トランジスタ（ＣＴＲ）を形成できる。第１０導電物質１２５ｍは第１方向に延在されて制御ライン（例えば、ＣＬ１〜ＣＬ４の中で１つ）を形成できる。
【００６０】
第７接合１２３ｇはＮ導電型を有し得る。第７接合１２３ｇの上に第１１導電物質１２５ｎが形成される。第１１導電物質１２５ｎはゲートパターン又は金属シリサイドを含むことができる。第１１導電物質１２５ｎの上に第８コンタクト１２６ｋが形成される。第８コンタクトの上に第８導電パターン１２７ｋが形成される。第８導電パターン１２７ｋは接地ノードと連結されて接地電圧が供給されることができる。
【００６１】
第２コンタクト１２６ｂと第７コンタクト１２６ｊはキャパシタ（Ｃ）を形成できる。キャパシタ（Ｃ）、選択トランジスタ（ＴＲ）、そして制御トランジスタ（ＣＴＲ）は揮発性メモリーセル（ＶＭＣ）を形成できる。制御トランジスタ（ＣＴＲ）が具備されるとき、揮発性メモリーセルに対する、さらなる精巧な制御が可能となる。例示的に、図７を参照して説明されたように、図９に図示された構造を有するメモリーセルは第１コンタクト１２６aを中心にして対称に配置されることができる。
【００６２】
図１１は、図８の例と図９の例が結合された例を示す断面図である。図１、図１０及び図１１を参照すれば、図８と比較して、第４接合１２３ｄの第２方向側に第６接合１２３ｆが形成される。第６接合１２３ｆはＮ導電型を有し得る。第６接合１２３ｆと第４接合１２３ｄは第１絶縁物質１２２aにより分離されることができる。第１絶縁物質１２２aは、トレンチの形態で形成されて第４及び第６接合（１２３ｄ、１２３ｆ）間を電気的に遮断できる。
【００６３】
第６接合１２３ｆの上に第９導電物質１２５ｌが形成される。第９導電物質１２５ｌはゲートパターン又は金属シリサイドを含むことができる。第９導電物質１２５ｌの上に第７コンタクト１２６ｊが形成される。第７コンタクト１２６ｊの上に第７導電パターン１２７ｊが形成されることができる。
【００６４】
第７導電パターン１２７ｊの上に第２上部コンタクト１２８ｃが形成される。第２上部コンタクト１２８ｃの上に第１上部導電パターン１２９aが形成される。第１上部導電パターン１２９aは第６導電パターン１２７ｉの上を通じて第２方向の反対方向に延在されることができる。例えば、第１上部導電パターン１２９aは第３導電パターン１２７ｃの上まで延在されることができる。第１上部導電パターン１２９aは第３上部コンタクト１２８ｄを通じて第３導電パターン１２７ｃと連結されうる。
【００６５】
第６接合１２３ｆの第２方向側に第７接合１２３ｇが形成される。第７接合１２３ｇと第６接合１２３ｆの間の基板の上に第５絶縁膜１２４ｆが形成される。第５絶縁膜１２４ｆの上に第１０導電物質１２５ｍが形成される。第１０導電物質１２５ｍは、隣接した第６及び第７接合（１２３ｆ、１２３ｇ）と共に制御トランジスタ（ＣＴＲ）を形成できる。第１０導電物質１２５ｍは第１方向に延在されて制御ライン（例えば、ＣＬ１〜ＣＬ４の中で１つ）を形成できる。
【００６６】
第７接合１２３ｇはＮ導電型を有し得る。第７接合１２３ｇの上に第１１導電物質１２５ｎが形成される。第１１導電物質１２５ｎはゲートパターン又は金属シリサイドを含むことができる。第１１導電物質１２５ｎの上に第８コンタクト１２６ｋが形成される。第８コンタクトの上に第８導電パターン１２７ｋが形成される。第８導電パターン１２７ｋは接地ノードと連結されて接地電圧が供給されることができる。
【００６７】
第３コンタクト１２６ｃは、キャパシタ（Ｃ）の第１極を形成できる。第２コンタクト１２６ｂ及び第６コンタクト１２６ｉは、キャパシタ（Ｃ）の第２極を形成できる。制御トランジスタ（ＣＴＲ）は第７コンタクト１２６ｊ、第７導電パターン１２７ｊ、第２上部コンタクト１２８ｃ、第１上部導電パターン１２９ａ、第３上部コンタクト１２８ｄ、そして第３導電パターン１２７ｃを通じて第３コンタクト１２６ｃに接地電圧を供給できる。例示的に、図７を参照して説明されたように、図１１に図示された構造を有するメモリーセルは、第１コンタクト１２６ａを中心にして対称に配置されることができる。
【００６８】
図１２は、図５の断面図の他の応用例を示す。図１、図６及び図１２を参照すれば、図５と比較して、第１接合１２３ａの第２方向側に第２絶縁物質１２２ｂが提供されることができる。第２絶縁物質１２２ｂはトレンチの形態で提供されることができる。
【００６９】
第２絶縁物質１２２ｂの上で第１接合１２３ａに近い側の領域に第１２導電物質１２５ｏが形成される。第２絶縁物質１２２ｂの上で第１接合１２３ａから遠い側の領域に第４導電物質１２５ｄが形成される。第１２導電物質１２５ｏと第４導電物質１２５ｄはゲートパターンを包含できる。
【００７０】
第２導電パターン１２７ｂは第２方向に沿って延長されることができる。例えば、第２導電パターン１２７ｂは第２絶縁物質１２２ｂの上方まで延長されうる。第２絶縁物質１２２ｂの上で、第２導電パターン１２７ｂは第９コンタクト１２６ｌを通じて第２絶縁物質１２２ｂ、例えば、第２絶縁物質１２２ｂ上の第１２導電物質１２５ｏと連結されることができる。
【００７１】
第４導電物質１２５ｄの上に第３コンタクト１２６ｃが形成されることができる。第３コンタクト１２６ｃの上に第３導電パターン１２７ｃが形成されうる。第３導電パターン１２７ｃは接地ノードと連結されて接地電圧が供給されることができる。第３コンタクト１２６ｃと第９コンタクト１２６ｌはキャパシタ（Ｃ）を形成できる。例示的に、図７を参照して説明されたように、図１２に図示された構造を有するメモリーセルは第１コンタクト１２６ａを中心にして対称に配置されることができる。
【００７２】
図１３は、図９の実施例と図１２の実施例が結合された実施例を示す断面図である。図１、図１０及び図１３を参照すれば、図５と比較して、第１接合１２３ａの第２方向側に第２絶縁物質１２２ｂが提供されることができる。第２絶縁物質１２２ｂはトレンチの形態で提供されることができる。
【００７３】
第２絶縁物質１２２ｂの上で第１接合１２３ａに近い側の領域に第１２導電物質１２５ｏが形成される。第２絶縁物質１２２ｂの上で第１接合１２３ａから遠い側の領域に第１３導電物質１２５ｐが形成される。第１２導電物質１２５ｏと第１３導電物質１２５ｐはゲートパターンを包含できる。
【００７４】
第２導電パターン１２７ｂは第２方向に沿って延長されることができる。例えば、第２導電パターン１２７ｂは第２絶縁物質１２２ｂの上方まで延長されうる。第２絶縁物質１２２ｂの上で、第２導電パターン１２７ｂは第９コンタクト１２６ｌを通じて第２絶縁物質１２２ｂ、例えば、第２絶縁物質１２２ｂ上の第１２導電物質１２５ｏと連結されることができる。
【００７５】
第２絶縁物質１２２ｂの第２方向側に第６接合１２３ｆが形成されることができる。第６接合１２３ｆはＮ導電型を有し得る。第６接合１２３ｆの上に第９導電物質１２５ｌが形成される。第９導電物質１２５ｌはゲートパターン又は金属シリサイドを含むことができる。第９導電物質１２５ｌの上に第７コンタクト１２６ｊが形成される。第７コンタクト１２６ｊの上に第７導電パターン１２７ｊが形成されることができる。
【００７６】
第７導電パターン１２７ｊは第２方向の反対方向に沿って延長されることができる。例えば、第７導電パターン１２７ｊは第２絶縁物質１２２ｂの上方まで延長されうる。第２絶縁物質１２２ｂの上で、第７導電パターン１２７ｊは第１０コンタクト１２６ｍを通じて第２絶縁物質１２２ｂ、例えば、第２絶縁物質１２２ｂ上の第１３導電物質１２５ｐと連結されることができる。
【００７７】
第６接合１２３ｆの第２方向側に第７接合１２３ｇが形成される。第７接合１２３ｇと第６接合１２３ｆの間の基板の上に第５絶縁膜１２４ｆが形成される。第５絶縁膜１２４ｆの上に第１０導電物質１２５ｍが形成される。第１０導電物質１２５ｍは、隣接した第６及び第７接合（１２３ｆ、１２３ｇ）と共に制御トランジスタ（ＣＴＲ）を形成できる。第１０導電物質１２５ｍは第１方向に延在されて制御ライン（例えば、ＣＬ１〜ＣＬ４の中で１つ）を形成できる。
【００７８】
第７接合１２３ｇはＮ導電型を有し得る。第７接合１２３ｇの上に第１１導電物質１２５ｎが形成される。第１１導電物質１２５ｎはゲートパターン又は金属シリサイドを含むことができる。第１１導電物質１２５ｎの上に第８コンタクト１２６ｋが形成される。第８コンタクトの上に第８導電パターン１２７ｋが形成される。第８導電パターン１２７ｋは接地ノードと連結されて接地電圧が供給されることができる。
【００７９】
第９コンタクト１２６ｌと第１０コンタクト１２６ｍはキャパシタ（Ｃ）を形成できる。キャパシタ（Ｃ）、選択トランジスタ（ＴＲ）、そして制御トランジスタ（ＣＴＲ）は揮発性メモリーセル（ＶＭＣ）を形成できる。制御トランジスタ（ＣＴＲ）が具備されるとき、揮発性メモリーセルに対する、さらなる精巧な制御が可能となる。例示的に、図７を参照して説明されたように、図１３に図示された構造を有するメモリーセルは、第１コンタクト１２６aを中心にして対称に配置されることができる。
【００８０】
図１４は、図１２の応用例を示す断面図である。図１、図６及び図１４を参照すれば、図１２と比較して、第２絶縁物質１２２ｂの上で第４導電物質１２５ｄの第２方向側に第１４導電物質１２５ｑが提供される。第１４導電物質１２５ｑの上に第１１コンタクト１２６ｎが提供される。第１１コンタクト１２６ｎの上に第９導電パターン１２７ｌが形成される。
【００８１】
第９導電パターン１２７ｌの上に第４上部コンタクト１２８ｅが形成される。第４上部コンタクト１２８ｅの上に第２上部導電パターン１２９ｂが形成される。第２上部導電パターン１２９ｂは第２方向の反対方向に延長されることができる。例えば、第２上部導電パターン１２９ｂは第２導電パターン１２７ｂの上方まで延長されることができる。
【００８２】
第２導電パターン１２７ｂの上で、第２上部導電パターン１２９ｂは第５上部コンタクト１２８ｆを通じて第２導電パターン１２７ｂと連結されることができる。例示的に、図７を参照して説明されたように、図１４に図示された構造を有するメモリーセルは第１コンタクト１２６ａを中心にして対称に配置されることができる。
【００８３】
図１５は、図４の斜視断面図の応用例を示す。図１及び１５を参照すれば、図４と比較して、第２絶縁膜（１２４ｂ、１２４ｃ）が一つの絶縁膜１２４ｂ′に連結される。第４導電物質（１２５ｄ、１２５ｇ）は一つの導電物質１２５ｄ′に連結される。第３導電パターン（１２７ｃ、１２７ｆ）は一つの導電パターン１２７ｃ′に連結される。
【００８４】
図１５に図示されたように、接地電圧が供給される導電物質又は導電パターンは第１方向に沿って延長されて連結され合うことができる。接地電圧が供給されるコンタクト（例えば、１２６ｃ及び１２６ｆ）がメッシュ(mesh)構造で電気的に連結され合うと、接地電圧が供給される対象、即ち、導電物質１２５ｄ′、導電パターン１２７ｃ′及びコンタクト（１２６ｃ、１２６ｆ）の全体抵抗がもっと低くなる。従って、接地電圧がさらに安定する。
【００８５】
本発明の実施例によると、第１メモリーセルアレイ１１０ａと第２メモリーセルアレイ１２０ａの高さの差のため、コンタクトの長さ（又は高さ）が長くなるのに基づいて、コンタクトをキャパシタに使用する揮発性メモリーセルを含む第２メモリーセルアレイ１２０ａが、不揮発性メモリーセル（ＭＣ）を含む第１メモリーセルアレイ１１０ａと共に具現されることができる。
【００８６】
図１６は、第１及び第２メモリーセルアレイ（１１０、１２０）を含む半導体メモリー１００示すブロック図である。図１６を参照すれば、半導体メモリー１００は、第１メモリーセルアレイ１１０、第２メモリーセルアレイ１２０、第１デコーダー１３１、ページバッファー１３２、第１制御ロジック１３４、グローバルバッファー１３３、第２デコーダー１４１、ライト(write)ドライバー及び感知増幅器１４２、データバッファー１４３、そして第２制御ロジック１４４を含む。
【００８７】
第１メモリーセルアレイ１１０は、ワードライン（ＷＬ）を介して第１デコーダー１３１に連結され、ビットライン（ＢＬ）を介してページバッファー１３２に連結される。第１メモリーセルアレイ１１０は、図１乃至図３を参照して説明された第１メモリーセルアレイ１１０ａを包含できる。
【００８８】
第２メモリーセルアレイ１２０は、揮発性ワードライン（ＶＷＬ）を介して第２デコーダー１４１に連結され、揮発性ビットライン（ＶＢＬ）を介してライトドライバー及び感知増幅器１４２に連結される。第２メモリーセルアレイ１２０は、図１乃至図１５を参照して説明された第２メモリーセルアレイ１２０ａを包含できる。
【００８９】
第１デコーダー１３１はグローバルバッファー１３３からアドレス（ＡＤＤＲ）を受信できる。第１制御ロジック１３４の制御により、第１デコーダー１３１はアドレス（ＡＤＤＲ）をデコーディングし、デコーディングされたアドレスによりワードライン（ＷＬ）に供給される電圧を制御できる。
【００９０】
ページバッファー１３２はビットライン（ＢＬ）を介して第１メモリーセルアレイ１１０に連結され、データライン（ＤＬ）を介してグローバルバッファー１３３に連結される。ページバッファー１３２は第１制御ロジック１３４の制御により作動できる。ページバッファー１３２はグローバルバッファー１３３から伝達されるデータを第１メモリーセルアレイ１１０に記入できる。ページバッファー１３２は第１メモリーセルアレイ１１０からデータをリード(read)し、リード(read)されたデータをグローバルバッファー１３３に伝達できる。
【００９１】
グローバルバッファー１３３は、外部装置とデータ（ＤＡＴＡ）を交換できる。データ（ＤＡＴＡ）は第１メモリーセルアレイ１１０を対象にするか（例えば、ライトの時に）、又は第１メモリーセルアレイ１１０から由来した（例えば、リードの時に）データであり得る。
【００９２】
グローバルバッファー１３３は、データ（ＤＡＴＡ）をページバッファー１３２と交換できる。グローバルバッファー１３３は外部装置からコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）を受信できる。グローバルバッファー１３３はコマンド（ＣＭＤ）を第１制御ロジック１３４に伝達し、そしてアドレス（ＡＤＤＲ）を第１デコーダー１３１に伝達できる。
【００９３】
第１制御ロジック１３４は外部装置から制御信号（ＣＴＲＬ）を受信できる。第１制御ロジック１３４は制御信号に応答して、第１メモリーセルアレイ１１０と関連された作動、例えば、ライト(write)、リード(read)、消去又は背景作動を制御できる。第１制御ロジック１３４は制御信号（ＣＴＲＬ）に応答して外部装置と通信するようにグローバルバッファー１３３を制御できる。
【００９４】
第２デコーダー１４１は、第２制御ロジック１４４から揮発性アドレス（ＶＡＤＤＲ）を受信できる。第２制御ロジック１４４の制御により、第２デコーダー１４１は揮発性アドレス（ＶＡＤＤＲ）をデコーディングし、デコーディングされたアドレスにより揮発性ワードライン（ＶＷＬ）に供給される電圧を制御できる。
【００９５】
ライト(write)ドライバー及び感知増幅器１４２は、揮発性ビットライン（ＶＢＬ）を介して第２メモリーセルアレイ１２０に連結され、データライン（ＤＬ）を介してデータバッファー１４３に連結される。ライト(write)ドライバー及び感知増幅器１４２は、第２制御ロジック１４４の制御により作動できる。
【００９６】
ライト(write)ドライバー及び感知増幅器１４２は、データバッファー１４３から伝達される揮発性データ（ＶＤＡＴＡ）を第２メモリーセルアレイ１２０に記入できる。ライト(write)ドライバー及び感知増幅器１４２は第２メモリーセルアレイ１２０からデータをリードし、リードされた揮発性データをデータバッファー１４３に伝達できる。
【００９７】
データバッファー１４３は外部装置と揮発性データ（ＶＤＡＴＡ）を交換できる。揮発性データ（ＶＤＡＴＡ）は第２メモリーセルアレイ１２０を対象にするか（例えば、ライトの時に）、又は第２メモリーセルアレイ１２０から由来した（例えば、リードの時に）データであり得る。
【００９８】
第２制御ロジック１４４は外部装置から揮発性制御信号（ＶＣＴＲＬ）、揮発性コマンド（ＣＭＤ）、そして揮発性アドレス（ＶＡＤＤＲ）を受信できる。第２制御ロジック１４４は、揮発性制御信号（ＶＣＴＲＬ）に応答して、第２メモリーセルアレイ１２０と関連された作動、例えば、ライト(write)、リード(read)、消去又は背景作動を制御できる。第２制御ロジック１４４は、揮発性制御信号（ＶＣＴＲＬ）に応答して外部装置と通信するようにデータバッファー１４３を制御できる。
【００９９】
外部装置は第１メモリーセルアレイ１１０及び第２メモリーセルアレイ１２０を独立的にアクセスできる。即ち、半導体メモリー１００は第１メモリーセルアレイ１１０の不揮発性メモリーセルと第２メモリーセルアレイ１２０の揮発性メモリーセルが共存するハイブリッドメモリーに使用されることができる。
【０１００】
図１７は、図１６の半導体メモリー１００の応用例を示す。図１７を参照すれば、半導体メモリー１００′は第１メモリーセルアレイ１１０、第２メモリーセルアレイ１２０、第１デコーダー１３１、ページバッファー１３２、第１制御ロジック１３４′、グローバルバッファー１３３、第２デコーダー１４１、ライト(write)ドライバー及び感知増幅器１４２、データバッファー１４３′、そして第２制御ロジック１４４′を含む。
【０１０１】
図１６と比較すると、半導体メモリー１００′のデータバッファー１４３′は第１制御ロジック１３４′と揮発性データ（ＶＤＡＴＡ）を交換できる。第２制御ロジック１４４′は第１制御ロジック１３４′から揮発性制御信号（ＶＣＴＲＬ）、揮発性コマンド（ＶＣＭＤ）、そして揮発性アドレス（ＶＡＤＤＲ）を受信できる。
【０１０２】
半導体メモリー１００′は第１メモリーセルアレイ１１０の不揮発性メモリーを含む不揮発性メモリーに使用されることができる。第１制御ロジック１３４′は半導体メモリー１００′を駆動するのに必要かつ多様な情報を第２メモリーセルアレイ１２０に貯蔵できる。例えば、第２メモリーセルアレイ１２０は第１制御ロジック１３４′の作動メモリーに使用されることができる。
【０１０３】
他の例として、データバッファー１４３′はページバッファー１３２又はグローバルバッファー１３３と揮発性データ（ＶＤＡＴＡ）を交換するように変更されることができる。第１制御ロジック１３４′は第２メモリーセルアレイをデータバッファー、キャッシュメモリーなどに使用されることができる。なお、第１制御ロジック１３４′はデータ（ＤＡＴＡ）から生成されるパリティー(parity)又はデータ（ＤＡＴＡ）と共に交換されるパリティーを第２メモリーセルアレイ１２０に貯蔵できる。
【０１０４】
図１８は、図１の応用例を示す。図１８を参照すれば、同一の基板１０１上に形成された第１メモリーセルアレイ１１０ａ及び第２メモリーセルアレイ１２０ａが第１乃至第３方向に沿って図示される。図１と比較すると、ビットライン（ＢＬ１〜ＢＬ４）及び揮発性ビットライン（ＶＢＬ１〜ＶＢＬ４）が連結され合って、第１乃至第４ビットライン（ＢＬ１〜ＢＬ４）に統合されることができる。
【０１０５】
図１９は、図１８の第１メモリーセルアレイ１１０ａと第２メモリーセルアレイ１２０ａを含む半導体メモリー１００”を示すブロック図である。図１９を参照すれば、半導体メモリー１００”は第１メモリーセルアレイ１１０、第１デコーダー１３１、ページバッファー１３２′、グローバルバッファー１３３、そして第１制御ロジック１３４”を含む。ページバッファー１３２′は第２メモリーセルアレイ１２０、第２デコーダー１４１′、そしてライト(write)ドライバー及び感知増幅器１４２′を含む。
【０１０６】
図１６と比較すると、第２メモリーセルアレイ１２０、第２デコーダー１４１′、そしてライト(write)ドライバー及び感知増幅器１４２′はページバッファー１３２′に含まれる。第１メモリーセルアレイ１１０と第２メモリーセルアレイ１２０、はビットライン（ＢＬ）を介して連結される。ビットライン（ＢＬ）は第２メモリーセルアレイ１２０を経てライトドライバー及び感知増幅器１４２′まで連結されることができる
【０１０７】
第１制御ロジック１３４”は第２デコーダー１４１′に揮発性アドレス（ＶＡＤＤＲ）を提供できる。第１制御ロジック１３４”はビットライン（ＢＬ）を介して第１メモリーセルアレイ１１０又は第２メモリーセルアレイ１２０についてライト、リード又は消去を遂行するようにライトドライバー及び感知増幅器１４２′を制御できる。
【０１０８】
第１制御ロジック１３４”は、データライン（ＤＬ）を介してグローバルバッファー１３３とデータを交換するように、ライトドライバー及び感知増幅器１４２′を制御できる。例えば、第２メモリーセルアレイ１２０はページバッファー１３２′内のバッファーメモリーに使用されることができる。
【０１０９】
ライトドライバー及び感知増幅器１４２′はグローバルバッファー１３３からデータライン（ＤＬ）を介して伝達されるデータを第２メモリーセルアレイ１２０に貯蔵できる。ライトドライバー及び感知増幅器１４２′は第２メモリーセルアレイ１２０に貯蔵されたデータに基づいて、第１メモリーセルアレイ１１０についてライト作動を遂行できる。
【０１１０】
ライトドライバー及び感知増幅器１４２′は第１メモリーセルアレイ１１０についてリード作動を遂行し、リードされたデータを第２メモリーセルアレイ１２０に貯蔵できる。ライトドライバー及び感知増幅器１４２′は第２メモリーセルアレイ１２０に貯蔵されたデータをリードし、リードされたデータをデータライン（ＤＬ）を介して出力できる。
【０１１１】
前述された内容は、本発明を実施するための具体的な実施例である。本発明は前述した実施例だけではなく、単純に設計変更されるか容易に変更できる実施例をまた含むかであろう。なお、本発明は、実施例を用いて容易に変更して実施できる技術も包含するはずである。従って、本発明の範囲は前述した実施例に局限されて定まってはならないし、後述する特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものにより定まるべきである。
【産業上の利用可能性】
【０１１２】
本発明は、３次元構造の積層されたメモリーセルにおいてコアと周辺領域の高さの差による異種のメモリーセルを含む半導体メモリーに有用である。
【符号の説明】
【０１１３】
１０１：基板
１１０：第１メモリーセルアレイ
１２０：第２メモリーセルアレイ
１２２：絶縁物質
１２３：接合
１２４：絶縁膜
１２５：導電物質
１２６：コンタクト
１２７：導電パターン
１２８：上部コンタクト
１２９：上部導電パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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