(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】ｐ型の半導体層ＰＲ上には、ｉ型の半導体層ＥＰおよびキャップ層ＣＰ１が形成されている。ｉ型の半導体層ＥＰの一部は、ｎ型の半導体層ＮＲ１となっており、ｐ型の半導体層ＰＲ、ｉ型の半導体層ＥＰおよびｎ型の半導体層ＮＲ１は、それぞれ受光器の一部を構成している。キャップ層ＣＰ１上には、層間絶縁膜ＩＬ１が形成され、層間絶縁膜ＩＬ１には、キャップ層ＣＰ１に達するようにコンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１内には、キャップ層ＣＰ２が形成されており、キャップ層ＣＰ２内には、金属と、キャップ層ＣＰ２に含まれる材料との反応生成物を含むシリサイド層ＳＩ１が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、且つ、第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層の上部であり、且つ、前記第１導電型とは反対の導電型である第２導電型の第３半導体層と、
前記第１半導体層上および前記第３半導体層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、且つ、前記第３半導体層の上方に形成された第１コンタクトホールと、
前記第１コンタクトホール内に形成された第４半導体層と、
少なくとも前記第４半導体層内に形成され、且つ、第１金属と、前記第４半導体層に含まれる材料との反応生成物を含む第１化合物層と、
前記第１コンタクトホール内に形成され、且つ、前記第１化合物層を介して、前記第３半導体層に電気的に接続される第１プラグと、
を有し、
前記第３半導体層内には、前記第１金属と、前記第３半導体層に含まれる材料との反応生成物が形成されておらず、
前記第１半導体層、前記第２半導体層および前記第３半導体層は、それぞれ受光器の一部を構成している、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１プラグは、前記第１金属を含む第１バリアメタル膜と、第１導電性膜とを有し、
前記第１化合物層は、前記第１バリアメタル膜に含まれる前記第１金属と、前記第４半導体層に含まれる材料との反応生成物を含む、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１金属は、チタンであり、
前記第４半導体層は、シリコンを含み、
前記第１化合物層は、チタンシリサイドからなる、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１プラグは、前記第１金属と異なる第２金属を含む第１バリアメタル膜と、第１導電性膜とを有する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１金属は、コバルト、ニッケルまたはプラチナであり、
前記第４半導体層は、シリコンを含み、
前記第１化合物層は、コバルトシリサイド、ニッケルシリサイドまたはプラチナシリサイドからなる、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２半導体層を覆うように形成された第５半導体層を更に有し、
前記層間絶縁膜は、前記第５半導体層上に形成されている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記層間絶縁膜には、前記第１半導体層に達する第２コンタクトホールが形成され、
前記第２コンタクトホール内には、前記第４半導体層と同じ材料からなる第６半導体層が形成され、
前記第６半導体層内には、前記第１金属と、前記第６半導体層に含まれる材料との反応生成物を含む第２化合物層が形成され、
前記第２コンタクトホール内には、前記第２化合物層を介して、前記第１半導体層に電気的に接続される第２プラグが形成されている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第４半導体層には、前記第２導電型の不純物が導入され、
前記第６半導体層には、前記第１導電型の不純物が導入されている、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１コンタクトホールは、前記第３半導体層内に達するように形成されている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第２半導体層は、ゲルマニウムからなり、且つ、真性半導体であるか、または、１×１０１７／ｃｍ３未満の不純物濃度を有するｐ型若しくはｎ型の半導体であり、
前記受光器は、ｐｉｎ接合構造を有する、半導体装置。
【請求項１１】
（ａ）基板を準備する工程、
（ｂ）前記基板上に第１導電型の第１半導体層を形成する工程、
（ｃ）前記基板上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜を選択的に除去することで、前記第１絶縁膜に開口部を形成する工程、
（ｅ）前記（ｄ）工程後、前記開口部内から露出した前記第１半導体層上に第２半導体層を形成する工程、
（ｆ）前記第２半導体層内に、前記第１導電型とは反対の導電型である第２導電型の第３半導体層を形成する工程、
（ｇ）前記第１半導体層上および前記第３半導体層上に、層間絶縁膜を形成する工程、
（ｈ）前記第３半導体層の上方に位置するように、前記層間絶縁膜に、第１コンタクトホールを形成する工程、
（ｉ）前記第１コンタクトホール内に第４半導体層を形成する工程、
（ｊ）前記第１コンタクトホール内において、少なくとも前記第４半導体層内に、第１金属と、前記第４半導体層に含まれる材料との反応生成物である第１化合物層を形成する工程、
（ｋ）前記第１コンタクトホール内に、前記第１化合物層を介して、前記第３半導体層に電気的に接続される第１プラグを形成する工程、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層は、それぞれ受光器の一部を構成する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ１）前記層間絶縁膜上、および、前記第１コンタクトホール内の前記第４半導体層上に、前記第１金属を含む第１バリアメタル膜を形成する工程、
（ｊ２）熱処理を施すことで、少なくとも前記第４半導体層内に、前記第１バリアメタル膜に含まれる前記第１金属と、前記第４半導体層に含まれる材料との反応生成物を含む前記第１化合物層を形成する工程、
を有し、
前記（ｋ）工程は、
（ｋ１）前記第１バリアメタル膜上に、前記第１コンタクトホールを埋めるように第１導電性膜を形成する工程、
（ｋ２）前記第１コンタクトホールの外部に形成されている前記第１導電性膜および前記第１バリアメタル膜を除去することで、前記第１コンタクトホール内に残された、前記第１導電性膜および前記第１バリアメタル膜を含む前記第１プラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第１金属は、チタンであり、
前記第４半導体層は、シリコンを含み、
前記第１化合物層は、チタンシリサイドからなる、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ３）前記層間絶縁膜上および前記第１コンタクトホール内の前記第４半導体層上に、前記第１金属を含む第１金属膜を形成する工程、
（ｊ４）熱処理を施すことで、少なくとも前記第４半導体層内に、前記第１金属膜に含まれる前記第１金属と、前記第４半導体層に含まれる材料との反応生成物を含む前記第１化合物層を形成する工程、
（ｊ５）前記（ｊ４）工程後に、未反応の前記第１金属膜を除去する工程、
を有し、
前記（ｋ）工程は、
（ｋ３）前記層間絶縁膜上、および、前記第１コンタクトホール内における前記第１化合物層上に、前記第１金属とは異なる第２金属を含む第１バリアメタル膜を形成する工程、
（ｋ４）前記第１バリアメタル膜上に、第１導電性膜を形成する工程、
（ｋ５）前記第１コンタクトホールの外部に形成されている前記第１導電性膜および前記第１バリアメタル膜を除去することで、前記第１コンタクトホール内に残された、前記第１導電性膜および前記第１バリアメタル膜を含む前記第１プラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１金属は、コバルト、ニッケルまたはプラチナであり、
前記第４半導体層は、シリコンを含み、
前記第１化合物層は、コバルトシリサイド、ニッケルシリサイドまたはプラチナシリサイドからなる、半導体装置の製造方法。
【請求項１６】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程後、前記第２半導体層を覆うように第５半導体層を形成する工程を更に有する、半導体装置の製造方法。
【請求項１７】
請求項１１に記載の半導体装置の製造方法において、
（ｌ）前記（ｉ）工程前に、前記第１半導体層の上方に位置するように、前記層間絶縁膜に、第２コンタクトホールを形成する工程、
を更に有し、
前記（ｉ）工程では、前記第２コンタクトホール内に、前記第４半導体層と同じ材料からなる第６半導体層が形成され、
前記（ｊ）工程では、前記第２コンタクトホール内において、前記第６半導体層内に、前記第１金属と、前記第６半導体層に含まれる材料との反応生成物を含む第２化合物層が形成され、
前記（ｋ）工程では、前記第２コンタクトホール内に、前記第２化合物層を介して、前記第１半導体層に電気的に接続される第２プラグが形成される、半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
（ｍ）前記（ｉ）工程と前記（ｊ）工程との間に、イオン注入法によって、前記第４半導体層に前記第２導電型の不純物を導入し、前記第６半導体層に前記第１導電型の不純物を導入する工程、
を更に有する、半導体装置の製造方法。
【請求項１９】
請求項１１に記載の半導体装置の製造方法において、
前記第１コンタクトホールは、前記第３半導体層内に達するように形成される、半導体装置の製造方法。
【請求項２０】
請求項１１に記載の半導体装置の製造方法において、
（ｎ）前記（ｅ）工程後、前記第３半導体層上に、前記第３半導体層とは異なる材料からなる第６半導体層を形成する工程、
を更に有し、
前記（ｇ）工程では、前記層間絶縁膜は、前記第１半導体層上および前記第３半導体層上に形成され、
前記第３半導体層および前記第６半導体層は、それぞれエピタキシャル成長法によって形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、光デバイスを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコンフォトニクス技術が開発されている。このシリコンフォトニクス技術は、半導体基板上に、シリコンまたはゲルマニウムなどを材料とした光信号用の伝送線路を形成し、この光信号用の伝送線路により形成される種々の光デバイスと電子デバイスとを集積することにより、光通信用モジュールとしての半導体装置を実現する技術である。このような半導体装置の中には、光信号用の伝送線路として、半導体基板上に絶縁層を介して形成された半導体層からなる光導波路と、絶縁層上に光導波路を覆うように形成された層間絶縁膜と、を有するものがある。このとき、光導波路は、コア層として機能し、絶縁層および層間絶縁膜は、クラッド層として機能する。
【０００３】
また、このような半導体装置の中には、光信号を電気信号に変換する光電変換部を有するものがある。そして、光電変換部として、通信波長帯である１．６μｍ程度までの波長の近赤外光を検出するために、ゲルマニウムからなる半導体層を含む受光器を備えるものがある。
【０００４】
特許文献１には、光導波路と、ゲルマニウム受光器を備えた光電変換部とを有するシリコンフォトニクス技術が開示されている。
【０００５】
特許文献２には、ゲルマニウム受光器において、ゲルマニウム層上に、保護膜としてＳｉ層を形成することで、リーク電流を抑制する技術が開示されている。また、特許文献２には、Ｓｉ層上に形成され、且つ、金属からなるプラグが開示されている。そして、Ｓｉ層と、プラグとが接触する領域において、プラグ下におけるＳｉ層を全てＮｉＳｉ層とし、ゲルマニウム層の一部をＮｉＧｅ層とすることで、Ｓｉ層の追加による抵抗の増大を抑制する技術が開示されている。
【０００６】
特許文献３には、ゲルマニウム受光器において、ゲルマニウム層上に、保護膜としてＳｉＧｅ層を形成し、ＳｉＧｅ層上に、ＴｉＮ膜を介して、金属からなるプラグを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１７−４９５０４号公報
【特許文献２】特開２０１３−２０７２３１号公報
【特許文献３】特開２０１４−１８３１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ゲルマニウム層を含む受光器では、ゲルマニウム層中の暗電流を低減させることが望まれる。また、ゲルマニウム層上に、シリコンなどの保護膜を介して、金属からなるプラグを接続させる際に、ゲルマニウム層とプラグとの間の抵抗を、出来る限り低減させることが望まれる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、基板上に形成され、且つ、第１導電型の第１半導体層と、第１半導体層上に形成された第２半導体層と、第２半導体層の上部であり、且つ、第１導電型とは反対の導電型である第２導電型の第３半導体層と、第１半導体層上および第３半導体層上に形成された層間絶縁膜と、を有する。また、半導体装置は、層間絶縁膜に形成され、且つ、第３半導体層の上方に形成された第１コンタクトホールと、第１コンタクトホール内に形成された第４半導体層と、少なくとも第４半導体層内に形成され、且つ、第１金属と、第４半導体層に含まれる材料との反応生成物を含む第１化合物層と、を有する。また、半導体装置は、第１コンタクトホール内に形成され、且つ、第１化合物層を介して、第３半導体層に電気的に接続される第１プラグを有する。ここで、第３半導体層内には、第１金属と、第３半導体層に含まれる材料との反応生成物が形成されておらず、第１半導体層、第２半導体層および第３半導体層は、それぞれ受光器の一部を構成している。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９に続く製造工程を示す断面図である。
【図１１】図１０に続く製造工程を示す断面図である。
【図１２】図１１に続く製造工程を示す断面図である。
【図１３】図１２に続く製造工程を示す断面図である。
【図１４】図１３に続く製造工程を示す断面図である。
【図１５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】実施の形態３の半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く製造工程を示す断面図である。
【図１９】図１８に続く製造工程を示す断面図である。
【図２０】図１９に続く製造工程を示す断面図である。
【図２１】実施の形態４の半導体装置を示す断面図である。
【図２２】検討例の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１７】
また、本実施の形態において、ｐ型の半導体とは、ボロン（Ｂ）または二フッ化ボロン（ＢＦ２）などの不純物が導入された半導体を意味し、ｎ型の半導体とは、ヒ素（Ａｓ）またはリン（Ｐ）などの不純物が導入された半導体を意味する。導入される不純物の種類は、一種であってもよいし、それ以上であってもよい。また、本実施の形態において、ｉ型の半導体とは、真性半導体、または、１×１０１７／ｃｍ３未満の不純物濃度を有するｐ型若しくはｎ型の半導体を意味する。つまり、ｐ型の半導体は、１×１０１７／ｃｍ３以上の不純物濃度を有するｐ型の半導体を意味し、ｎ型の半導体は、１×１０１７／ｃｍ３以上の不純物濃度を有するｎ型の半導体を意味する。
【００１８】
（実施の形態１）
以下に、本実施の形態の半導体装置の構造、本実施の形態の半導体装置の製造方法、検討例の半導体装置、および、本実施の形態の主な特徴を、順番に説明する。
【００１９】
＜半導体装置の構造について＞
本実施の形態の半導体装置は、シリコンフォトニクス技術に関連し、例えば、光信号の伝送線路である光導波路と、電気信号を光信号に変換する光変調部と、光信号を電気信号に変換する光電変換部とを有する。ここで、本実施の形態の半導体装置の特徴は、光電変換部にあるため、光導波路および光変調部など、他の構造については、詳しい説明を省略する。光導波路および光変調部などについては、例えば、シリコンフォトニクス技術において採用されている公知の構成を適用できる。
【００２０】
図１は、光電変換部の受光器を有する半導体装置の断面構造を示している。この受光器は、ｐ型の半導体層ＰＲと、ｉ型の半導体層ＥＰと、半導体層ＥＰの一部にｎ型の不純物が導入された領域である半導体層ＮＲ１と、を含んで構成されるｐｉｎ接合構造である。以下に、ｐｉｎ接合構造の受光器の構造と、その周囲の構造とを詳細に説明する。
【００２１】
図１に示されるように、本実施の形態の半導体装置には、半導体基板（基板）ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸを介して半導体基板ＳＢ上に形成された半導体層ＳＬと、を有するＳＯＩ（Silicon on Insulator）基板が用いられる。半導体基板ＳＢは、例えば面方位が（１００）であり、抵抗率が５〜５０Ωｃｍ程度であるｐ型のシリコン単結晶基板からなる。絶縁層ＢＯＸは、例えば酸化シリコン膜である。半導体層ＳＬは、例えば面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のシリコン単結晶基板が薄化されたものである。絶縁層ＢＯＸの厚さは、例えば２〜３μｍ程度であり、半導体層ＳＬの厚さは、例えば１８０〜２５０ｎｍ程度である。ただし、基板は、支持用の半導体基板ＳＢを有するものに限定されるものではなく、例えば、ＳＯＳ（Silicon on Sapphire）基板のように、支持基板として機能する絶縁層（サファイア）上に半導体層を設けた２層構造の基板であってもよい。
【００２２】
半導体層ＳＬは、選択的にパターニングされており、絶縁層ＢＯＸ上には、複数の半導体層ＳＬが存在している。図１では、１つの半導体層ＳＬのみ図示している。光電変換部の半導体層ＳＬは、ｐｉｎ接合構造の一部を構成し、ｐ型の不純物が導入された半導体層ＰＲであり、例えば１×１０１９〜１×１０２０／ｃｍ３程度の不純物濃度を有する。半導体層ＰＲの厚さは、例えば１８０〜２５０ｎｍである。なお、図示は省略しているが、光電変換部以外の領域においては、半導体層ＳＬは、例えば光導波路として形成されている。
【００２３】
半導体層ＰＲの上面上および側面上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、半導体層ＰＲを覆うように絶縁層ＢＯＸ上に形成されている。絶縁膜ＩＦ１は、エピタキシャル成長法によって、後述の半導体層ＮＲ１を所定の位置にのみ選択的に形成する観点から、半導体層ＮＲ１を形成すべきでない領域を覆うための膜である。絶縁膜ＩＦ１は、例えば酸化シリコンからなり、絶縁膜ＩＦ１の厚さは、例えば２０〜４０ｎｍ程度である。また、絶縁膜ＩＦ１の一部は除去されており、絶縁膜ＩＦ１に開口部ＯＰ１が形成されている。この開口部ＯＰ１内において、半導体層ＰＲの上面が露出している。なお、絶縁膜ＩＦ１の材料および厚さは、上記の目的を達成できれば、特に限定されない。
【００２４】
絶縁膜ＩＦ１に覆われていない半導体層ＰＲの上面上には、ｉ型の半導体層ＥＰが形成されている。半導体層ＥＰは、例えばゲルマニウムからなり、半導体層ＥＰの厚さは、例えば３００ｎｍ〜２μｍ程度である。半導体層ＥＰの一部であり、且つ、半導体層ＥＰ内には、ｎ型の不純物が導入された半導体層ＮＲ１が形成されている。このｎ型の半導体層ＮＲ１の不純物濃度は、例えば１×１０１９〜１×１０２０／ｃｍ３程度である。半導体層ＮＲ１は、半導体層ＥＰの上面から２０ｎｍ程度の深さにかけて形成されている。半導体層ＮＲ１も、ｐｉｎ接合構造の一部を構成している。
【００２５】
ここで、ゲルマニウムは、シリコンよりも禁制帯幅が狭いという特徴がある。そのため、シリコンからなる半導体層ＰＲと、ゲルマニウムからなる半導体層ＥＰおよび半導体層ＮＲ１とで構成されたｐｉｎ接合構造により、通信波長帯である１．６μｍ程度までの波長の近赤外光を検出できる。
【００２６】
半導体層ＮＲ１上には、キャップ層（半導体層）ＣＰ１が形成されている。キャップ層ＣＰ１は、半導体層ＮＲ１と異なる材料からなり、例えばシリコン（Ｓｉ）からなる。キャップ層ＣＰ１の厚さは、例えば１０〜３０ｎｍ程度である。本実施の形態では、キャップ層ＣＰ１は、半導体層ＥＰ上に形成されたエピタキシャル成長膜である。キャップ層ＣＰ１の一部は、ｎ型の不純物が導入されており、ｎ型の半導体層ＮＲ２となっている。より具体的には、キャップ層ＣＰ１の半導体層ＮＲ１上に位置する部分は、ｎ型の不純物を含む。このｎ型の半導体層ＮＲ２の不純物濃度は、１×１０１９〜１×１０２０／ｃｍ３程度である。半導体層ＮＲ２は、半導体層ＮＲ１と接する位置に形成されている。
【００２７】
キャップ層ＣＰ１は、主に、半導体層ＥＰの表面が損傷する問題、半導体層ＥＰの表面が自然酸化する問題、または、半導体層ＥＰの厚さが減少する問題などを防止するために設けられている。また、キャップ層ＣＰ１の下には、ｐｉｎ接合構造の受光器が形成されているが、キャップ層ＣＰ１自体は、受光器として必須の構成ではない。しかしながら、上記の問題などを防止するために、キャップ層ＣＰ１を設けることが好ましい。
【００２８】
絶縁膜ＩＦ１上およびキャップ層ＣＰ１上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコンからなる。また、層間絶縁膜ＩＬ１の上面は、平坦化処理が施されていてもよい。
【００２９】
層間絶縁膜ＩＬ１には、キャップ層ＣＰ１（半導体層ＮＲ２）に達するコンタクトホールＣＨ１、および、半導体層ＰＲに達するコンタクトホールＣＨ２が形成されている。すなわち、受光器の一部である半導体層ＮＲ１および半導体層ＰＲの上方に、それぞれコンタクトホールＣＨ１およびコンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ１およびコンタクトホールＣＨ２の内部には、それぞれ、バリアメタル膜ＢＭ１を介して、導電性膜ＣＦ１が形成されている。バリアメタル膜ＢＭ１は、チタン（Ｔｉ）などの金属膜と、この金属膜上に形成された窒化チタン（ＴｉＮ）などの窒化金属膜との積層膜からなる。ここで、金属膜の厚さは、１０〜２０ｎｍ程度であり、窒化金属膜の厚さは、１０〜２０ｎｍ程度である。導電性膜ＣＦ１は、例えばタングステンからなる。コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に形成されているバリアメタル膜ＢＭ１および導電性膜ＣＦ１は、それぞれプラグＰＧ１を構成している。このコンタクトホールＣＨ１内のプラグＰＧ１によって、ｐｉｎ接合構造における光起電力効果により流れる直流電流を、受光器の外部に取り出すことができる。
【００３０】
本実施の形態では、コンタクトホールＣＨ１内において、バリアメタル膜ＢＭ１の下には、キャップ層（半導体層）ＣＰ２が形成されている。すなわち、層間絶縁膜ＩＬ１とバリアメタル膜ＢＭ１との間、および、半導体層ＮＲ２とバリアメタル膜ＢＭ１との間には、キャップ層ＣＰ２が形成されている。キャップ層ＣＰ２は、本実施の形態の主な特徴となる構成であるが、この構成の詳細な効果については、後で説明する。
【００３１】
キャップ層ＣＰ２は、半導体層ＮＲ１と異なる材料からなり、例えばシリコン（Ｓｉ）からなる。キャップ層ＣＰ２の厚さは、例えば１０〜５０ｎｍ程度である。キャップ層ＣＰ２全体には、ｎ型の不純物が導入されており、その不純物濃度は、例えば１×１０１９〜１×１０２０／ｃｍ３程度である。
【００３２】
キャップ層ＣＰ１の一部に導入される不純物と、半導体層ＥＰ内に導入される不純物と、キャップ層ＣＰ２に導入される不純物とは、同一の導電型であれば、互いに同じであってもよいし、異なっていてもよい。また、キャップ層ＣＰ１の不純物濃度と、半導体層ＥＰの不純物濃度と、キャップ層ＣＰ２の不純物濃度とは、互いに同じであってもよいし、異なっていてもよい。
【００３３】
キャップ層ＣＰ２とバリアメタル膜ＢＭ１との間には、シリサイド層（化合物層）ＳＩ１が形成されている。シリサイド層ＳＩ１は、キャップ層ＣＰ２に含まれる半導体材料がシリコンであり、バリアメタル膜ＢＭ１に含まれる金属材料がチタンである場合に、キャップ層ＣＰ２に含まれるシリコンと、バリアメタル膜ＢＭ１に含まれるチタンとが反応して形成された層であり、例えばチタンシリサイド（ＴｉＳｉ２）からなる。また、シリサイド層ＳＩ１の厚さは、例えば１０〜３０ｎｍ程度である。
【００３４】
また、本実施の形態では、キャップ層ＣＰ２の一部がシリサイド化された例を示しているが、キャップ層ＣＰ２の全部がシリサイド化されていてもよい。すなわち、本実施の形態では、少なくともキャップ層ＣＰ２内にシリサイド層ＳＩ１が形成され、キャップ層ＣＰ２が残されている場合を図示しているが、残されたキャップ層ＣＰ２の領域が、全てシリサイド層ＳＩ１となっていてもよい。また、キャップ層ＣＰ２の全部をシリサイド化する場合には、キャップ層ＣＰ２に、ｎ型の不純物が導入されていなくともよい。
【００３５】
更に、キャップ層ＣＰ２だけでなく、半導体層ＮＲ２（キャップ層ＣＰ１）の一部もシリサイド化されていてもよい。すなわち、シリサイド層ＳＩ１は、バリアメタル膜ＢＭ１に含まれる金属材料とキャップ層ＣＰ２に含まれる材料との反応生成物と、バリアメタル膜ＢＭ１に含まれる金属材料と半導体層ＮＲ２に含まれる材料との反応生成物とによって構成されていてもよい。しかし、シリサイド化が半導体層ＮＲ１まで進行すると、半導体層ＮＲ１中にジャーマナイド層が形成されることになるため、シリサイド層ＳＩ１は、半導体層ＮＲ２中に留めることが好ましい。
【００３６】
なお、後で詳細に説明するが、半導体層ＮＲ１中にジャーマナイド層が形成されると、ジャーマナイド層が電流のリークパスとなり、受光器としての暗電流が増加する問題がある。また、半導体層ＮＲ１を構成していた不純物濃度プロファイルが変化してしまう問題がある。
【００３７】
また、コンタクトホールＣＨ２内に形成されたプラグＰＧ１の底部周辺の半導体層ＰＲ内には、シリサイド層ＳＩ２が形成されている。シリサイド層ＳＩ２は、半導体層ＰＲに含まれるシリコンと、バリアメタル膜ＢＭ１に含まれるチタンとが反応して形成された層であり、例えばチタンシリサイド（ＴｉＳｉ２）からなる。また、シリサイド層ＳＩ２の厚さは、１０〜３０ｎｍ程度である。
【００３８】
以上のように、コンタクトホールＣＨ１内に形成されたプラグＰＧ１は、シリサイド層ＳＩ１、キャップ層ＣＰ２および半導体層ＮＲ２を介して、半導体層ＮＲ１に電気的に接続し、コンタクトホールＣＨ２内に形成されたプラグＰＧ１は、シリサイド層ＳＩ２を介して、半導体層ＰＲに電気的に接続される。
【００３９】
層間絶縁膜ＩＬ１上には、プラグＰＧ１に接続される配線Ｍ１が形成されている。配線Ｍ１は、アルミニウムを主体とする導電性膜と、この導電性膜の上部および下部にそれぞれ形成されたバリアメタル膜とからなる。これらのバリアメタル膜は、窒化チタン、または、チタンと窒化チタンとの積層膜で構成されている。
【００４０】
層間絶縁膜ＩＬ１上および配線Ｍ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコンからなる。また、層間絶縁膜ＩＬ２の上面は、平坦化処理が施されていてもよい。
【００４１】
層間絶縁膜ＩＬ２には、配線Ｍ１に達するコンタクトホールＣＨ３が形成されている。コンタクトホールＣＨ３の内部には、バリアメタル膜ＢＭ２を介して、導電性膜ＣＦ２が形成されている。バリアメタル膜ＢＭ２は、チタンなどの金属膜と、この金属膜上に形成された窒化チタンなどの窒化金属膜との積層膜からなる。ここで、金属膜の厚さは、１０〜２０ｎｍ程度であり、窒化金属膜の厚さは、１０〜２０ｎｍ程度である。導電性膜ＣＦ２は、例えばタングステンからなる。コンタクトホールＣＨ３内に形成されているバリアメタル膜ＢＭ２および導電性膜ＣＦ２は、プラグＰＧ２を構成している。
【００４２】
層間絶縁膜ＩＬ２上には、プラグＰＧ２に接続される配線Ｍ２が形成されている。配線Ｍ２は、例えばアルミニウムを主体とする導電性膜と、この導電性膜の上部および下部にそれぞれ形成されたバリアメタル膜とからなる。これらのバリアメタル膜は、例えば窒化チタン、または、チタンと窒化チタンとの積層膜で構成されている。
【００４３】
層間絶縁膜ＩＬ２上および配線Ｍ２上には、絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２は、主に、水分の浸入を防ぐ目的から耐湿性の高い材料で構成され、例えば窒化シリコン膜、若しくは、酸窒化シリコン膜からなる単層膜、または、酸化シリコン膜上に窒化シリコン膜を形成した積層膜である。絶縁膜ＩＦ２には、配線Ｍ２に達し、配線Ｍ２の上面の一部を露出する開口部ＯＰ２が形成されている。この開口部ＯＰ２から露出した配線Ｍ２は、ワイヤボンディングまたはバンプ電極などの外部接続用の端子に接続するための領域であり、パッド電極となる。
【００４４】
＜半導体装置の製造方法について＞
本実施の形態における半導体装置の製造方法を、図２〜図１４を用いて説明する。
【００４５】
まず、図２に示されるように、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸを介して半導体基板ＳＢ上に形成された半導体層ＳＬと、を有するＳＯＩ基板を準備する。
【００４６】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により形成できる。貼り合わせ法では、シリコンからなる第１半導体基板の表面を酸化することで絶縁層ＢＯＸを形成した後、その絶縁層ＢＯＸに、シリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせる。その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＯＸ下の第１半導体基板が半導体基板ＳＢとなる。
【００４７】
図３は、半導体層ＳＬのパターニング工程、および、半導体層ＰＲの形成工程を示している。
【００４８】
まず、フォトリソグラフィ法およびドライエッチング処理によって、半導体層ＳＬを選択的にパターニングする。なお、本実施の形態では、光電変換部のみを図示しているが、図示していない他の領域においては、このパターニングによって、光導波路などが形成される。
【００４９】
次に、フォトリソグラフィ法およびイオン注入法によって、半導体層ＳＬに、ボロンまたはフッ化ボロンなどの不純物を導入することで、ｐ型の半導体層ＰＲを形成する。なお、本実施の形態では、先に半導体層ＳＬをパターニングし、その後、イオン注入によって半導体層ＰＲを形成したが、これらの順番を逆にしてもよい。
【００５０】
図４は、絶縁膜ＩＦ１の形成工程を示している。
【００５１】
まず、半導体層ＰＲを覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、絶縁膜ＩＦ１を選択的にパターニングすることで、絶縁膜ＩＦ１に開口部ＯＰ１を形成する。この開口部ＯＰ１内において、半導体層ＰＲの上面の一部が露出される。
【００５２】
図５は、半導体層ＥＰおよびキャップ層（半導体層）ＣＰ１の形成工程を示している。
【００５３】
まず、絶縁膜ＩＦ１から露出している半導体層ＰＲの上面上に、エピタキシャル成長法によって、例えばゲルマニウム（Ｇｅ）からなる半導体層ＥＰと、半導体層ＥＰ上に、例えばシリコン（Ｓｉ）からなるキャップ層ＣＰ１とを順次形成する。半導体層ＥＰの厚さは、例えば３００ｎｍ〜２μｍ程度であり、キャップ層ＣＰ１の厚さは、例えば１０〜３０ｎｍ程度である。また、これら半導体層ＥＰおよびキャップ層ＣＰ１は、それぞれｉ型の半導体層である。
【００５４】
図６は、半導体層ＮＲ１および半導体層ＮＲ２の形成工程を示している。
【００５５】
まず、キャップ層ＣＰ１の上面の一部を開口するパターンを有するレジストパターンＲＰを形成する。次に、レジストパターンＲＰをマスクとしてイオン注入を行うことで、キャップ層ＣＰ１の一部および半導体層ＥＰの一部に、ヒ素またはリンなどの不純物を導入する。これにより、キャップ層ＣＰ１の一部は、ｎ型の半導体層ＮＲ２となり、半導体層ＥＰの一部は、ｎ型の半導体層ＮＲ１となる。また、半導体層ＮＲ１は、例えば、半導体層ＥＰの上面から例えば２０〜３０ｎｍ程度の深さにかけて形成されている。すなわち、半導体層ＮＲ１の厚さは、例えば２０〜３０ｎｍ程度である。
【００５６】
以上のようにして、半導体層ＰＲと、半導体層ＮＲ１を含む半導体層ＥＰと、を有するｐｉｎ接合構造の受光器が形成される。
【００５７】
図７は、層間絶縁膜ＩＬ１の形成工程を示している。
【００５８】
まず、キャップ層ＣＰ１上および絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ１を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、層間絶縁膜ＩＬ１を研磨することで、層間絶縁膜ＩＬ１の上面を平坦化する。なお、この平坦化処理は、必ずしも行われなくともよい。
【００５９】
図８は、コンタクトホールＣＨ１の形成工程を示している。
【００６０】
フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬ１に、半導体層ＮＲ２に達するコンタクトホールＣＨ１を形成する。すなわち、受光器の一部である半導体層ＮＲ１の上方に位置するように、コンタクトホールＣＨ１を形成する。また、このドライエッチング処理は、コンタクトホールＣＨ１の底部において、半導体層ＮＲ２の上面に層間絶縁膜ＩＬが残らないように、オーバーエッチングで行われるため、半導体層ＮＲ２の上面も若干削られる。
【００６１】
図９は、キャップ層（半導体層）ＣＰ２の形成工程を示している。
【００６２】
まず、層間絶縁膜ＩＬ１上およびコンタクトホールＣＨ１内に、導電性膜からなるキャップ層ＣＰ２を形成する。キャップ層ＣＰ２は、スパッタリング法によってシリコン膜を堆積する、または、ＣＶＤ法によって多結晶シリコン膜を堆積することで形成できる。キャップ層ＣＰ２の厚さは、例えば１０〜５０ｎｍ程度である。次に、イオン注入法を用いて、キャップ層ＣＰ２に、ヒ素またはリンなどの不純物を導入する。これにより、キャップ層ＣＰ２の全体が、ｎ型の導電性膜となる。
【００６３】
また、ｎ型のキャップ層ＣＰ２の他の形成工程として、イオン注入法を用いずに、ＣＶＤ法によって、ｎ型の不純物となるガスを導入しながら多結晶シリコン膜を堆積してもよい。
【００６４】
図１０は、キャップ層ＣＰ２のパターニング工程を示している。
【００６５】
フォトリソグラフィ法およびドライエッチング処理によって、キャップ層ＣＰ２を選択的にパターニングする。これにより、コンタクトホールＣＨ１内のキャップ層ＣＰ２が残され、後にコンタクトホールＣＨ２が形成される領域などにおいて、キャップ層ＣＰ２が除去される。
【００６６】
ここで、キャップ層ＣＰ２のパターニング工程は、必須ではない。しかしながら、後の図１４で行われるキャップ層ＣＰ２の除去工程時に、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間に、キャップ層ＣＰ２が除去しきれずに残されてしまうと、残されたキャップ層ＣＰ２が、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間のリークパスとなる恐れがある。従って、図１０のように、キャップ層ＣＰ２の一部を除去しておくことが好ましい。
【００６７】
図１１は、コンタクトホールＣＨ２の形成工程を示している。
【００６８】
フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１に、半導体層ＰＲに達するコンタクトホールＣＨ２を形成する。すなわち、受光器の一部である半導体層ＰＲの上方に位置するように、コンタクトホールＣＨ２を形成する。また、このドライエッチング処理は、絶縁膜ＩＦ１がコンタクトホールＣＨ２内に残らないようにオーバーエッチングで行われるため、半導体層ＰＲの表面も若干削られる。
【００６９】
図１２は、バリアメタル膜ＢＭ１、シリサイド層ＳＩ１およびシリサイド層ＳＩ２の形成工程を示している。
【００７０】
まず、コンタクトホールＣＨ２内の半導体層ＰＲ上、キャップ層ＣＰ２上および層間絶縁膜ＩＬ１上に、例えばスパッタリング法によって、例えばチタン（Ｔｉ）からなる金属膜を形成する。次に、この金属膜上に、例えばＣＶＤ法またはスパッタリング法によって、例えば窒化チタン（ＴｉＮ）からなる窒化金属膜を形成する。金属膜の厚さは、例えば１０〜２０ｎｍ程度であり、窒化金属膜の厚さは、例えば１０〜２０ｎｍ程度である。バリアメタル膜ＢＭ１は、これらの金属膜および窒化金属膜で構成される。
【００７１】
次に、窒素雰囲気などの不活性ガス雰囲気中において、熱処理が施される。この熱処理は、例えば、４００〜７００℃の範囲の温度であり、３０秒〜５分の範囲の時間で行われる。これにより、キャップ層ＣＰ２に含まれる材料と、バリアメタル膜ＢＭ１に含まれる上記金属との反応生成物を含むシリサイド層ＳＩ１が形成され、半導体層ＰＲに含まれる材料と、バリアメタル膜ＢＭ１に含まれる上記金属との反応生成物を含むシリサイド層ＳＩ２が形成される。シリサイド層ＳＩ１の厚さおよびシリサイド層ＳＩ２の厚さは、それぞれ１０〜３０ｎｍ程度である。例えば、上記熱処理において、温度が４００℃であり、時間が３分である場合、シリサイド層ＳＩ１の厚さは１０ｎｍ程度となり、温度が６００℃であり、時間が３分である場合、シリサイド層ＳＩ１の厚さは３０ｎｍ程度となる。なお、上記の熱処理条件およびシリサイド層ＳＩ１の厚さは、一例であり、バリアメタル膜ＢＭ１を構成する材料、および、キャップ層ＣＰ２の厚さなどの条件に基づいて適宜決定される。
【００７２】
バリアメタル膜ＢＭ１を構成する金属膜および窒化金属膜を形成する工程では、温度が室温〜３００℃程度の熱処理が加わるが、この熱処理の温度は、シリサイド層ＳＩ１およびシリサイド層ＳＩ２を形成するには不十分である。そのため、シリサイド層ＳＩ１およびシリサイド層ＳＩ２を形成するための熱処理は、バリアメタル膜ＢＭ１の形成工程よりも高い温度で行われる。
【００７３】
また、本実施の形態では、キャップ層ＣＰ２の一部がシリサイド化された例を示しているが、キャップ層ＣＰ２の全部がシリサイド化されていてもよい。更に、キャップ層ＣＰ２だけでなく、半導体層ＮＲ２（キャップ層ＣＰ１）の一部もシリサイド化されていてもよい。すなわち、シリサイド層ＳＩ１は、バリアメタル膜ＢＭ１に含まれる上記金属と、キャップ層ＣＰ２および半導体層ＮＲ２に含まれる材料との反応生成物であってもよい。
【００７４】
図１３は、導電性膜ＣＦ１の形成工程を示している。
【００７５】
バリアメタル膜ＢＭ１上に、例えばＣＶＤ法によって、例えばタングステンからなる導電性膜ＣＦ１を形成する。これにより、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に、導電性膜ＣＦ１が埋め込まれる。
【００７６】
図１４は、プラグＰＧ１の形成工程を示している。
【００７７】
ＣＭＰ法またはドライエッチング処理によって、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の外部に形成されている導電性膜ＣＦ１、バリアメタル膜ＢＭ１およびキャップ層ＣＰ２を除去することで、導電性膜ＣＦ１およびバリアメタル膜ＢＭ１を含むプラグＰＧ１が形成される。すなわち、コンタクトホールＣＨ１内には、キャップ層ＣＰ２を介してプラグＰＧ１が埋め込まれ、コンタクトホールＣＨ２内には、プラグＰＧ１が埋め込まれる。
【００７８】
その後、配線Ｍ１、層間絶縁膜ＩＬ２、プラグＰＧ２、配線Ｍ２、絶縁膜ＩＦ２および開口部ＯＰ２を形成することで、図１に示される半導体装置が製造される。以下に、その製造工程を説明する。
【００７９】
まず、層間絶縁膜ＩＬ１上に、例えばスパッタリング法によって、窒化チタン、または、チタンと窒化チタンとの積層膜からなる下層のバリアメタル膜を形成する。次に、下層のバリアメタル膜上に、例えばスパッタリング法によって、アルミニウムを主体とする導電性膜を形成する。次に、この導電性膜上に、例えばスパッタリング法によって、窒化チタン、または、チタンと窒化チタンとの積層膜からなる上層のバリアメタル膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、上層のバリアメタル膜、導電性膜および下層のバリアメタル膜を、パターニングすることで、プラグＰＧ１に接続される配線Ｍ１が形成される。
【００８０】
次に、層間絶縁膜ＩＬ１上および配線Ｍ１上に、例えばＣＶＤ法を用いて、例えば酸化シリコンからなる層間絶縁膜ＩＬ２を形成する。次に、ＣＭＰ法により、層間絶縁膜ＩＬ２に対して平坦化処理を施す。
【００８１】
次に、層間絶縁膜ＩＬ２に、フォトリソグラフィ法およびドライエッチング処理によって、配線Ｍ１に達するコンタクトホールＣＨ３を形成する。次に、コンタクトホールＣＨ３の内部に、スパッタリング法によって、バリアメタル膜ＢＭ２を形成する。バリアメタル膜ＢＭ２は、例えばチタンなどの金属膜と、この金属膜上に形成された窒化チタンなどの窒化金属膜との積層膜からなる。次に、バリアメタル膜ＢＭ２上に、例えばＣＶＤ法によって、例えばタングステンからなる導電性膜ＣＦ２を形成する。次に、ＣＭＰ法またはドライエッチング処理によって、コンタクトホールＣＨ３の外部に形成されている導電性膜ＣＦ２およびバリアメタル膜ＢＭ２を除去する。これにより、コンタクトホールＣＨ３の内部に残された、導電性膜ＣＦ２およびバリアメタル膜ＢＭ２を有するプラグＰＧ２が形成される。
【００８２】
次に、層間絶縁膜ＩＬ２上に、プラグＰＧ２に接続される配線Ｍ２を形成する。配線Ｍ２の形成工程および材料などは、配線Ｍ１と同様である。次に、層間絶縁膜ＩＬ２上および配線Ｍ２上に、例えばＣＶＤ法によって、例えば窒化シリコンまたは酸窒化シリコンからなる絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２に、フォトリソグラフィ法およびドライエッチング処理によって、配線Ｍ２に達し、配線Ｍ２の上面の一部を露出する開口部ＯＰ２を形成する。
【００８３】
以上で、図１に示される半導体装置が製造される。
【００８４】
＜検討例の半導体装置について＞
以下に、図２２を用いて、本願発明者らが検討した検討例の半導体装置を説明する。なお、検討例に示される半導体装置は、公知の構造ではなく、新規の構造である。
【００８５】
図２２は、検討例の半導体装置の断面図であり、本実施の形態と同様に、ｐ型の半導体層ＰＲと、ゲルマニウムからなるｉ型の半導体層ＥＰと、半導体層ＥＰの上面付近に形成されたｎ型の半導体層ＮＲ１と、を含む受光器が示されている。そして、半導体層ＮＲ１上には、キャップ層ＣＰ１（半導体層ＮＲ２）が形成されており、キャップ層ＣＰ１上には、コンタクトホールＣＨ１内に埋め込まれたプラグＰＧ１が形成されている。
【００８６】
しかしながら、検討例では本実施の形態と異なり、コンタクトホールＣＨ１内には、プラグＰＧ１のみが形成され、キャップ層ＣＰ２が形成されていない。このため、検討例のシリサイド層ＳＩ１は、バリアメタル膜ＢＭ１に含まれる金属と、キャップ層ＣＰ１を構成する材料との反応生成物として形成されている。従って、シリサイド層ＳＩ１の厚さは、キャップ層ＣＰ１の厚さに依存することになる。
【００８７】
検討例の半導体装置においても、シリサイド層ＳＩ１がキャップ層ＣＰ１内に形成され、半導体層ＮＲ１内に、図２２に示されるジャーマナイド層ＧＮが形成されていなければ、特に問題は無い。しかしながら、以下の理由により、本実施の形態の半導体装置は、検討例の半導体装置よりも優れた利点を有する。
【００８８】
まず、キャップ層ＣＰ１は、エピタキシャル成長法によって形成されるため、プロセスの制約があり、キャップ層ＣＰ１の厚さを厚くすることが難しいという問題がある。例えば、半導体層ＥＰがゲルマニウムであり、キャップ層ＣＰ１がゲルマニウムと異なる材料であるシリコンである場合には、互いの格子定数の違いにより、キャップ層ＣＰ１を厚く形成することが困難である。エピタキシャル成長法の形成温度を上げ、且つ、形成時間を長くすることで、キャップ層ＣＰ１を厚くすることは可能であるが、そうすると、酸化シリコン膜である絶縁膜ＩＦ１上にもシリコン層が形成される恐れがある。すなわち、選択成長が行われない恐れがある。このため、キャップ層ＣＰ１の膜厚を厚くすることが難しい。
【００８９】
また、同じ理由により、同一の半導体基板ＳＢ上に形成される複数のキャップ層ＣＰ１の厚さを、均一にすることも難しい。このため、同一の半導体基板ＳＢ上に形成される複数のシリサイド層ＳＩ１の厚さを、所望の厚さになるように均一に制御することが難しい。すなわち、複数のキャップ層ＣＰ１の厚さにばらつきがあると、一方のシリサイド層ＳＩ１は、キャップ層ＣＰ１内に留まるが、他方のシリサイド層ＳＩ１は、キャップ層ＣＰ１だけでなく半導体層ＮＲ１にも達する可能性がある。そうすると、シリサイド層ＳＩ１の下の半導体層ＮＲ１に、図２２に示されるジャーマナイド層（化合物層）ＧＮが形成されてしまう。そのため、設計時に、シリサイド層ＳＩ１の厚さを厚く設定することができない。従って、プラグＰＧ１に対する接触抵抗を十分に低減できない。
【００９０】
このジャーマナイド層ＧＮは、半導体層ＮＲ１に含まれるゲルマニウムと、バリアメタル膜ＢＭ１の金属に含まれるチタンとの反応生成物であり、ＴｉＧｅからなる。本願発明者らの検討によれば、このジャーマナイド層ＧＮは、プラグＰＧ１と、半導体層ＮＲ２および半導体層ＮＲ１との接触抵抗を低減させることには効果はある。しかし、ジャーマナイド層ＧＮは、半導体層ＮＲ１内において、電流のリークパスを構成する。このリークパスは、ｎ型の半導体層ＮＲ１内に留まらず、ｉ型の半導体層ＥＰにも達することもある。このため、受光器としては暗電流が増加することになる。
【００９１】
更に、半導体層ＮＲ１内にジャーマナイド層ＧＮが存在すると、半導体層ＮＲ１内に導入された不純物濃度が、ｉ型の半導体層ＥＰ側へ押し出されることもある。このため、半導体層ＮＲ１内の不純物濃度が変化する、または、半導体層ＥＰ内へ不純物が拡散するなどの問題が発生し、半導体層ＮＲ１を構成していた不純物濃度プロファイルが変化してしまう不具合もある。
【００９２】
以上のように、検討例では、半導体装置の性能が低下する恐れがある。
【００９３】
＜本実施の形態の主な特徴について＞
本実施の形態の主な特徴は、コンタクトホールＣＨ１内に形成されたキャップ層ＣＰ２を構成する材料と、金属との反応生成物であるシリサイド層ＳＩ１を形成し、半導体層ＮＲ１内には、半導体層ＮＲ１を構成する材料と、上記金属との反応生成物であるジャーマナイド層ＧＮを形成しないことである。
【００９４】
このように、半導体層ＮＲ１中には、検討例で示したＴｉＧｅのようなジャーマナイド層ＧＮが形成されていない。従って、半導体層ＮＲ１内において、リークパスが形成され、暗電流が増加するといった不具合を抑制でき、不純物濃度プロファイルが変化する問題も抑制できる。また、キャップ層ＣＰ２内にシリサイド層ＳＩ１が存在することで、プラグＰＧ１下での抵抗を低減できる。なお、本明細書において「ジャーマナイド層が形成されていない」とは、ジャーマナイド層が全く形成されていないという意味ではなく、前述した暗電流が増加するといった不具合、および不純物濃度プロファイルが変化するといった問題を抑制できる程度にジャーマナイド層が実質的に形成されていないことを意味する。
【００９５】
すなわち、本実施の形態では、暗電流を抑制し、不純物濃度プロファイルの変化を抑制し、プラグＰＧ１下での抵抗を低減できるので、半導体装置の性能を向上させることができる。
【００９６】
また、シリサイド化を促進させて、キャップ層ＣＰ２の全部がシリサイド化されていてもよい。更に、キャップ層ＣＰ２だけでなく、半導体層ＮＲ２（キャップ層ＣＰ１）にもシリサイド層ＳＩ１が形成されるようにしてもよい。すなわち、シリサイド層ＳＩ１の底面は、キャップ層ＣＰ２中または半導体層ＮＲ２中に位置し、半導体層ＮＲ１中には位置していない。
【００９７】
また、本実施の形態では、キャップ層ＣＰ２を、シリサイド層ＳＩ１の主な形成材料として形成している。従って、シリサイド層ＳＩ１の厚さが、キャップ層ＣＰ１の厚さに依存しない。キャップ層ＣＰ２は、図９で説明したように、ＣＶＤ法またはスパッタリング法によって形成できるため、キャップ層ＣＰ２の厚さを比較的容易に調整し易く、同一の半導体基板ＳＢに形成される複数のキャップ層ＣＰ２の厚さの均一性も高めることができる。このため、本実施の形態では、検討例と比較して、シリサイド層ＳＩ１の厚さを十分に確保することが容易であり、シリサイド層ＳＩ１の厚さを所望の厚さに制御することが容易である。
【００９８】
また、本実施の形態では、図１２で説明したシリサイド層ＳＩ１の形成工程を、プラグＰＧ１の一部となるバリアメタル膜ＢＭ１の形成工程を利用して行っている。従って、追加のマスクなどを用意する必要がなく、最低限の追加工程のみで行えるため、製造コストの上昇を抑制できる。
【００９９】
（実施の形態２）
以下に、実施の形態２の半導体装置とその製造方法を、図１５および図１６を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１００】
実施の形態１では、図１２で説明したように、シリサイド層ＳＩ１は、主に、キャップ層ＣＰ２に含まれる材料と、バリアメタル膜ＢＭ１に含まれる金属とを反応させることで形成されていた。
【０１０１】
これに対して、実施の形態２では、バリアメタル膜ＢＭ１に含まれる金属膜を用いずに、別の金属膜を用いて、シリサイド層ＳＩ３を形成する。
【０１０２】
図１５は、実施の形態１の図１１に続く製造工程を示している。図１５に示されるように、コンタクトホールＣＨ２内の半導体層ＰＲ上、キャップ層ＣＰ２上および層間絶縁膜ＩＬ１上に、スパッタリング法によって、コバルト（Ｃｏ）、ニッケル（Ｎｉ）またはプラチナ（Ｐｔ）などの金属を含む金属膜ＭＦを形成する。
【０１０３】
次に、図１６に示されるように、半導体基板ＳＢに、例えば３００〜６００℃程度の第１熱処理を施し、その後、例えば５００〜７５０℃程度の第２熱処理を施すことによって、キャップ層ＣＰ２に含まれる材料と、金属膜ＭＦに含まれる金属とを反応させる。また、コンタクトホールＣＨ２内において、半導体層ＰＲに含まれる材料と、金属膜ＭＦに含まれる金属とを反応させる。熱処理条件は、金属膜ＭＦに含まれる金属の材料に応じて、適宜調整される。これにより、キャップ層ＣＰ２および半導体層ＰＲに含まれるシリコンと、金属膜ＭＦに含まれる金属との反応生成物であるシリサイド層ＳＩ３が形成される。このシリサイド層ＳＩ３は、例えば、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）、または、プラチナシリサイド（ＰｔＳｉ）からなる。
【０１０４】
その後、未反応の金属膜ＭＦを除去する。その後の製造工程は、実施の形態１の図１２以降の製造工程とほぼ同様である。ただし、実施の形態２においては、既にシリサイド層ＳＩ３を形成しているため、実施の形態１でバリアメタル膜ＢＭ１の形成後に実施されていた、シリサイド層ＳＩ１およびシリサイド層ＳＩ２の形成工程用の熱処理を行わない。
【０１０５】
このように、実施の形態２では、バリアメタル膜ＢＭ１の金属膜とは別の金属膜ＭＦを用いて、シリサイド層ＳＩ３を形成している。
【０１０６】
しかしながら、実施の形態２では、シリサイド層ＳＩ３の材料を、バリアメタル膜ＢＭ１の金属膜の材料に依存することなく、自由に選択できる。
【０１０７】
例えば、実施の形態１では、シリサイド層ＳＩ１およびシリサイド層ＳＩ２は、チタンシリサイドで構成されていたが、実施の形態２では、チタンシリサイドよりも低抵抗な材料である、コバルトシリサイド、ニッケルシリサイドまたはプラチナシリサイドをシリサイド層ＳＩ３の材料に選択できる。従って、キャップ層ＣＰ２とプラグＰＧ１との接触抵抗、および、半導体層ＰＲとプラグＰＧ１との接触抵抗を、更に低減できる。
【０１０８】
また、実施の形態１と同様に、シリサイド層ＳＩ３を、半導体層ＮＲ２に達するように形成してもよい。すなわち、シリサイド層ＳＩ３は、金属膜ＭＦに含まれる金属とキャップ層ＣＰ２に含まれる材料との反応生成物と、金属膜ＭＦに含まれる金属と半導体層ＮＲ２に含まれる材料との反応生成物とにより構成されていてもよい。その場合、半導体層ＮＲ１がジャーマナイド化されないようにする。
【０１０９】
また、実施の形態２では、シリサイド層ＳＩ３を形成しているため、バリアメタル膜ＢＭ１をチタンなどの金属膜、および、窒化チタンなどの窒化金属膜の積層膜とせず、窒化金属膜の単層膜としてもよい。この場合、チタンなどの金属膜を形成しない分、製造工程を簡略化できる。
【０１１０】
しかし、信頼性の観点から、実施の形態２でも、バリアメタル膜ＢＭ１を上記金属膜および上記窒化金属膜の積層膜とする方が、より好ましい。例えば、バリアメタル膜ＢＭ１を形成する直前には、シリサイド層ＳＩ３の表面に、自然酸化膜などの薄い膜が形成されている場合がある。この時、シリサイド層ＳＩ３の表面に、チタンなどの金属膜を形成すると、チタンが自然酸化膜と反応することで、シリサイド層ＳＩ３の表面の自然酸化膜を除去できる。このため、プラグＰＧ１とシリサイド層ＳＩ３との接触抵抗を低減できる。
【０１１１】
（実施の形態３）
以下に、実施の形態３の半導体装置とその製造方法を、図１７〜図２０を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１１２】
実施の形態１では、図９〜図１１で説明したように、まず、コンタクトホールＣＨ１を形成し、次に、コンタクトホールＣＨ１内にキャップ層ＣＰ２を形成し、その後、コンタクトホールＣＨ２を形成していた。すなわち、コンタクトホールＣＨ２内にキャップ層ＣＰ２を形成していなかった。
【０１１３】
これに対して、実施の形態３では、コンタクトホールＣＨ１内だけでなく、コンタクトホールＣＨ２内にもキャップ層ＣＰ２を形成する。
【０１１４】
図１７は、実施の形態１の図８に続く製造工程を示している。図１７に示されるように、層間絶縁膜ＩＬ１にコンタクトホールＣＨ１を形成した後、フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬ１にコンタクトホールＣＨ２を形成する。
【０１１５】
なお、実施の形態３では、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを、それぞれ別の工程で形成しているが、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを、同じ工程で形成することもできる。その場合、同一のマスクを使用できるので、製造コストを抑制でき、製造工程も簡略化できる。
【０１１６】
しかし、その場合には、コンタクトホールＣＨ１が半導体層ＮＲ２に達した後も、コンタクトホールＣＨ２が半導体層ＰＲに達するまで、ドライエッチング処理が行われる。そうすると、半導体層ＮＲ２は過剰なドライエッチング処理に晒されることになり、半導体層ＮＲ２が削れすぎてしまう恐れがある。後のシリサイド層ＳＩ１の形成工程時には、半導体層ＮＲ２もシリサイド化する場合もある。従って、半導体層ＮＲ１がジャーマナイド化されないように、半導体層ＮＲ２の厚さが十分に確保されている必要がある。そのため、半導体層ＮＲ２が削れすぎて後退することは、好ましくない。以上の理由から、半導体層ＮＲ２の厚さを優先し、半導体装置の信頼性を優先する場合には、コンタクトホールＣＨ１の形成工程と、コンタクトホールＣＨ２の形成工程とを別の工程で行うことが好ましい。
【０１１７】
次に、図１８に示されるように、実施の形態１と同様の方法によって、層間絶縁膜ＩＬ１上、コンタクトホールＣＨ１およびコンタクトホールＣＨ２内に、キャップ層ＣＰ２を形成する。次に、フォトリソグラフィ法およびイオン注入法によって、コンタクトホールＣＨ１内のキャップ層ＣＰ２にｎ型の不純物を導入し、コンタクトホールＣＨ２内のキャップ層ＣＰ２にｐ型の不純物を導入する。このようにキャップ層ＣＰ２の導電型を変えている理由は、コンタクトホールＣＨ１内のキャップ層ＣＰ２を、半導体層ＮＲ１および半導体層ＮＲ２の導電型と同じ導電型とし、コンタクトホールＣＨ２内のキャップ層ＣＰ２を、半導体層ＰＲの導電型と同じ導電型とするためである。
【０１１８】
また、実施の形態１と同様に、キャップ層ＣＰ２の全部をシリサイド化する場合には、キャップ層ＣＰ２に、ｎ型の不純物およびｐ型の不純物が導入されていなくともよい。
【０１１９】
次に、図１９に示されるように、実施の形態１と同様の方法によって、キャップ層ＣＰ２上に、バリアメタル膜ＢＭ１を形成する。バリアメタル膜ＢＭ１は、実施の形態１と同様に、例えば、チタン（Ｔｉ）からなる金属膜と、窒化チタン（ＴｉＮ）からなる窒化金属膜との積層膜である。
【０１２０】
その後、実施の形態１と同様の熱処理を施すことで、キャップ層ＣＰ２に含まれる材料と、上記金属とを反応させることで、シリサイド層ＳＩ１を形成する。また、実施の形態１と同様に、シリサイド化を促進させて、キャップ層ＣＰ２の全部がシリサイド化されていてもよい。更に、キャップ層ＣＰ２だけでなく、半導体層ＮＲ２にもシリサイド層ＳＩ１が形成されるようにしてもよい。
【０１２１】
次に、図２０に示されるように、実施の形態１と同様の方法によって、バリアメタル膜ＢＭ１上に、例えばタングステンからなる導電性膜ＣＦ１を形成する。次に、ＣＭＰ法またはドライエッチング処理によって、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の外部に形成されている導電性膜ＣＦ１、バリアメタル膜ＢＭ１およびキャップ層ＣＰ２を除去することで、導電性膜ＣＦ１およびバリアメタル膜ＢＭ１を含むプラグＰＧ１が形成される。すなわち、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内には、キャップ層ＣＰ２およびプラグＰＧ１が埋め込まれる。
【０１２２】
その後の製造工程は、実施の形態１の図１４以降で説明した製造工程と同様である。
【０１２３】
以上のように、実施の形態３では、コンタクトホールＣＨ１内だけでなく、コンタクトホールＣＨ２内にもキャップ層ＣＰ２が形成される。従って、実施の形態１と同様の効果を得ることができる。また、実施の形態３では、実施の形態１の図１０で説明した、キャップ層ＣＰ２のパターニング工程を行わない。このため、製造工程の簡略化を図れ、製造コストの抑制を図れる。
【０１２４】
また、上述の実施の形態２で開示した技術を、実施の形態３で開示した技術に適用してもよい。
【０１２５】
（実施の形態４）
以下に、実施の形態４の半導体装置とその製造方法を、図２１を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１２６】
実施の形態１では、コンタクトホールＣＨ１は、半導体層ＮＲ２内に達し、半導体層ＮＲ１までは達しないように形成されていた。
【０１２７】
これに対して、実施の形態４では、図２１に示されるように、コンタクトホールＣＨ１は、半導体層ＮＲ２を貫通し、半導体層ＮＲ１内に達するように形成されている。コンタクトホールＣＨ１内には、キャップ層ＣＰ２が形成されているので、コンタクトホールＣＨ１が半導体層ＮＲ１内に達していても問題は無い。このため、コンタクトホールＣＨ１の形成時に行われるドライエッチング処理において、オーバーエッチングの時間が長くなるように設定できる。従って、コンタクトホールＣＨ１の底部に層間絶縁膜ＩＬが残される恐れを、より確実に抑制できる。
【０１２８】
特に、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを同時に形成する場合には、コンタクトホールＣＨ２が半導体層ＰＲに達するまで、コンタクトホールＣＨ１の底部ではオーバーエッチング状態が継続される。このため、コンタクトホールＣＨ１は、半導体層ＮＲ２だけでなく、半導体層ＮＲ１内に達する恐れが大きくなる。そうすると、半導体層ＮＲ１にジャーマナイド層ＧＮが形成される恐れがあるが、コンタクトホールＣＨ１内にはキャップ層ＣＰ２が形成されているので、シリサイド化は、キャップ層ＣＰ２内に留まり、半導体層ＮＲ１には到達しない。
【０１２９】
なお、受光器を構成する半導体層ＮＲ１の上面の幅は数十μｍであるのに対して、コンタクトホールＣＨ１の口径は０．５μｍ程度であるので、受光器の受光特性に対する影響は、ほぼ無い。
【０１３０】
また、プラグＰＧ１の底面だけでなくプラグＰＧ１の側面も、接触抵抗の低減に寄与できる。すなわち、プラグＰＧ１が、シリサイド層ＳＩ１およびキャップ層ＣＰ２を介して、半導体層ＮＲ２および半導体層ＮＲ１と接する面積が大きくなるため、接触抵抗の低減を図ることができる。
【０１３１】
また、実施の形態４の構造では、コンタクトホールＣＨ１内のキャップ層ＣＰ２と、半導体層ＮＲ１とが直接接するため、シリサイド化が促進しすぎて半導体層ＮＲ１内にジャーマナイド層が形成されないように、シリサイド層ＳＩ１は、キャップ層ＣＰ２内に形成されるようにする。
【０１３２】
このような実施の形態４のコンタクトホールＣＨ１の形成方法は、実施の形態１の図８で説明した工程において、上述のようにドライエッチング処理をオーバーエッチングとすることで達成できる。また、層間絶縁膜ＩＬをエッチングするためのガスを、途中から半導体層ＮＲ２または半導体層ＮＲ１をエッチングするためのガスへ変更することで、コンタクトホールＣＨ１を半導体層ＮＲ１内に到達させてもよい。
【０１３３】
また、上述の実施の形態２および実施の形態３で開示した技術を、実施の形態４で開示した技術に適用してもよい。
【０１３４】
以上、本願発明者らによってなされた発明を各実施の形態に基づき具体的に説明したが、本発明はこれらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１３５】
例えば、実施の形態１〜４では、キャップ層ＣＰ１および半導体層ＳＬの材料が、シリコンである場合について説明した。このため、半導体層ＮＲ２（キャップ層ＣＰ１）および半導体層ＳＬ中の半導体材料と、バリアメタル膜ＢＭ１の金属材料との化合物層をシリサイド層ＳＩ１と称した。しかし、キャップ層ＣＰ１および半導体層ＳＬの材料は、シリコンに限定されず、シリコンゲルマニウム（ＳｉＧｅ）など他の半導体材料でもよい。
【０１３６】
また、上記実施の形態１〜４では、半導体層ＰＲ、半導体層ＮＲ１および半導体層ＮＲ２をイオン注入法によって形成する場合について説明した。しかし、本願では、半導体層ＰＲをエピタキシャル成長法によって形成してもよい。また、ゲルマニウムからなるｉ型の半導体層ＥＰをエピタキシャル成長法によって形成し、その後、半導体層ＥＰを覆うように、エピタキシャル成長法によって、ｎ型の不純物が導入され、且つ、ゲルマニウムからなる半導体層ＮＲ１を形成してもよい。この場合、ｐ型の半導体層ＰＲ、ｉ型の半導体層ＥＰおよびｎ型の半導体層ＮＲ１が、それぞれ、ｐｉｎ接合構造の受光器の一部を構成する。
【符号の説明】
【０１３７】
ＢＭ１、ＢＭ２    バリアメタル膜
ＢＯＸ    絶縁層
ＣＦ１、ＣＦ２    導電性膜
ＣＨ１〜ＣＨ３    コンタクトホール
ＣＰ１、ＣＰ２    キャップ層（半導体層）
ＥＰ    半導体層
ＧＮ    ジャーマナイド層
ＩＦ１、ＩＦ２    絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
Ｍ１、Ｍ２  配線
ＭＦ    金属膜
ＮＲ１、ＮＲ２    半導体層
ＯＰ１、ＯＰ２    開口部
ＰＧ１、ＰＧ２    プラグ
ＰＲ    半導体層
ＲＰ    レジストパターン
ＳＢ    半導体基板
ＳＩ１〜ＳＩ３    シリサイド層
ＳＬ    半導体層
【図１】
2019186442.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019186442.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2019186442.tif 000016
【図１５】
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【図１６】
2019186442.tif 000018
【図１７】
2019186442.tif 000019
【図１８】
2019186442.tif 000020
【図１９】
2019186442.tif 000021
【図２０】
2019186442.tif 000022
【図２１】
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【図２２】
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