(57)【要約】【課題】高速動作が可能なオペアンプを提供する。【解決手段】入力差動対１０は、非反転入力端子（ＩＮＰ）、反転入力端子（ＩＮＮ）と接続される。テイル電流源１２は、入力差動対１０と接続される。カスコード型のカレントミラー回路１４は、入力差動対１０に能動負荷として接続され、同型のトランジスタを２段縦積みして構成される。カレントミラー回路１４は、カレントミラー回路１４の入力ノードＢと出力ノードＡの電圧が等しくなるように、カスコードカレントミラー回路の動作点を調節する。バッファアンプ１６の差動対はデプレッション型ＭＯＳトランジスタで構成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
非反転入力端子、反転入力端子と接続される入力差動対と、
前記入力差動対と接続され、前記入力差動対にテイル電流を供給するテイル電流源と、
前記入力差動対に能動負荷として接続され、同型のトランジスタを２段縦積みして構成されるカスコードカレントミラー回路と、
を備え、
前記カスコードカレントミラー回路は、前記カスコードカレントミラー回路の入力ノードと出力ノードの電圧が等しくなるように、前記カスコードカレントミラー回路の動作点を調節するバッファアンプを含み、
前記バッファアンプは、デプレッション型ＭＯＳトランジスタで構成される差動対を含むことを特徴とするオペアンプ。
【請求項２】
前記バッファアンプの前記差動対はＮチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のオペアンプ。
【請求項３】
請求項１または２に記載のオペアンプを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプに関する。
【背景技術】
【０００２】
２つの入力電圧の差を増幅するために、オペアンプ（差動アンプ）が利用される。図１は、一般的なオペアンプの構成例を示す回路図である。オペアンプ１００Ｒは、入力差動対１０、テイル電流源１２、カレントミラー回路１４、バイアス回路２０、出力段３０を備える。
【０００３】
入力差動対１０は、第１トランジスタＭ１および第２トランジスタＭ２を含む。テイル電流源１２は、入力差動対１０にテイル電流ＩＴＡＩＬを供給する。カレントミラー回路１４は、入力差動対１０の能動負荷であり、低電圧動作可能なカスコード型で構成される。
【０００４】
カレントミラー回路１４は、第３トランジスタＭ３〜第６トランジスタＭ６を含む。トランジスタＭ５，Ｍ６のゲートは適切にバイアスされ、またトランジスタＭ３（Ｍ４）のゲートは、トランジスタＭ５のドレインと接続される。これによりトランジスタＭ３，Ｍ５を確実に飽和させることができ、それがコピーされてトランジスタＭ４，Ｍ６も飽和し、低電圧動作が実現できる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
回路の高速動作のためには、カレントミラー回路１４に大電流を流す必要があり、トランジスタの素子サイズが大きく、ノードＣのゲート容量が大きくなる。図１のオペアンプ１００Ｒでは、ノードＣがノードＢと直接結線されており、ノードＢを含む信号ラインからゲート容量が見えるため、回路動作の低下を招く。
【０００６】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高速動作が可能なオペアンプの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様はオペアンプに関する。オペアンプは、非反転入力端子、反転入力端子と接続される入力差動対と、入力差動対と接続され、入力差動対にテイル電流を供給するテイル電流源と、入力差動対に能動負荷として接続され、同型のトランジスタを２段縦積みして構成されるカスコードカレントミラー回路と、を備える。カスコードカレントミラー回路は、カスコードカレントミラー回路の入力ノードと出力ノードの電圧が等しくなるように、カスコードカレントミラー回路の動作点を調節するバッファアンプを含む。バッファアンプは、デプレッション型ＭＯＳトランジスタで構成される差動対を含む。
【０００８】
この態様によれば、バッファアンプを設けることにより信号ラインに結合する容量を低減することができ、オペアンプを高速化できる。また、バッファアンプの差動対をデプレッション型ＭＯＳトランジスタで構成することにより、電源投入時にオペアンプを確実に起動できる。
【０００９】
バッファアンプの差動対はＮチャンネルＭＯＳトランジスタで構成されてもよい。
【００１０】
本発明の別の態様は半導体装置に関する。半導体装置は、上述のオペアンプを備えてもよい。
【００１１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明のある態様によれば、オペアンプを高速化できる。
【図面の簡単な説明】
【００１３】
【図１】一般的なオペアンプの構成例を示す回路図である。
【図２】実施の形態に係るオペアンプの回路図である。
【図３】図３のバッファアンプの回路図である。
【図４】比較技術に係る差動アンプの回路図である。
【図５】図４の差動アンプでボルテージフォロアを構成したときの入出力特性を示す図である。
【図６】図３のバッファアンプでボルテージフォロアを構成したときの入出力特性を示す図である。
【図７】図７（ａ）は、実施の形態に係るオペアンプの複数のノードの電源電圧依存性を示す図であり、図７（ｂ）は、比較技術に係るオペアンプの複数のノードの電源電圧依存性を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に実質的に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に実質的に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００１６】
図２は、実施の形態に係るオペアンプ１００の回路図である。オペアンプ１００の基本構成は図１のオペアンプ１００Ｒと同様であり、入力差動対１０、テイル電流源１２、カレントミラー回路１４、バイアス回路２０、出力段３０を備える。オペアンプ１００は、ひとつの半導体チップに集積化される。この半導体チップは、オペアンプＩＣやその他の機能ＩＣなどの半導体装置に内蔵される。
【００１７】
入力差動対１０は、ＰＭＯＳトランジスタである第１トランジスタＭ１，第２トランジスタＭ２を含む。テイル電流源１２は、ゲートがバイアスされたＰＭＯＳトランジスタで構成される。
【００１８】
カレントミラー回路１４は、入力差動対１０の能動負荷として設けられる。カレントミラー回路１４は、低電圧動作可能なカスコードカレントミラー回路であり、ＮＭＯＳトランジスタである第３トランジスタＭ３〜第６トランジスタＭ６およびバッファアンプ１６を含む。第３トランジスタＭ３と第４トランジスタＭ４のゲートは共通に接続される。第５トランジスタＭ５と第６トランジスタＭ６のゲートは共通に接続され、図示しないバイアス回路によって適切にバイアスされる。
【００１９】
バッファアンプ１６は、カレントミラー回路１４の入力ノードＢと出力ノードＢの電圧ＶＢ，ＶＡが等しくなるように、カレントミラー回路１４の動作点、すなわちトランジスタＭ３，Ｍ４のゲートＣの電圧を調節する。
【００２０】
出力段３０は、カレントミラー回路１４の出力ノードＡの電圧に応じた出力電圧ＶＯＵＴを生成する。出力段３０の構成は特に限定されず、公知技術を用いればよい。
【００２１】
図３は、図２のバッファアンプ１６の回路図である。バッファアンプ１６は、差動対４０、テイル電流源４２、能動負荷４４およびカレントミラー回路４６を含む差動アンプである。能動負荷４４は、トランジスタＭ９〜Ｍ１２を含む。またカレントミラー回路４６は、トランジスタＭ１３〜Ｍ１６を含む。バッファアンプ１６の差動対４０は、デプレッション型ＮＭＯＳトランジスタで構成される。なお能動負荷４４、カレントミラー回路４６の構成は図３のそれらに限定されない。
【００２２】
以上がオペアンプ１００の構成である。続いてその利点を説明する。
【００２３】
図３のオペアンプ１００では、信号の伝搬経路であるノードＡ，Ｂが、バッファアンプ１６によって、容量の大きなノードＣから分離されている。バッファアンプ１６の入力容量を、ノードＣのゲート容量よりも十分小さく設計することで、動作速度の低下が抑制され、オペアンプ１００の高速動作が可能となる。
【００２４】
加えて、図３を参照して説明したように、バッファアンプ１６の差動対がデプレッション型のＭＯＳトランジスタで構成される。この利点は、以下で説明する比較技術との対比によって明確となる。
【００２５】
図４は、比較技術に係るバッファアンプ１６Ｒの回路図である。入力容量を極力低減することが求められるため、バッファアンプ１６Ｒは、最も単純な差動アンプで構成され、差動対が一般的なエンハンスメント型のＰＭＯＳトランジスタで構成される。
【００２６】
図５は、図４の差動アンプでボルテージフォロアを構成したときの入出力特性を示す図である。図５から分かるように、図４のバッファアンプ１６Ｒは、ＶＤＤ側、ＶＳＳ側の両方に不感帯を有する。
【００２７】
このような特性を有するバッファアンプ１６Ｒを、図３のカレントミラー回路１４に組み込むと、オペアンプが起動不能となるという問題が生ずる。以下、バッファアンプ１６Ｒをカレントミラー回路１４に組み込んだオペアンプを１００Ｒの符号を付すこととする。なおこの問題は本発明者らが独自に認識したものであり、当業者の共通の認識と認定してはならない。
【００２８】
詳しくは、オペアンプ１００Ｒの電源起動の際に、ノードＡ，Ｂの電圧がＶＤＤ側の不感帯に含まれると、バッファアンプ１６Ｒの入力差動対がオフし、バッファアンプ１６Ｒの出力、すなわちノードＣの電位がローとなり、カレントミラー回路１４がオフ状態に陥り、起動不能となる。
【００２９】
図３に戻る。なおこの起動不能の問題は、出力段３０に電流制限回路３２を設けることで解決できる場合もある。すなわち、電流制限回路３２は、オペアンプ１００（１００Ｒ）の動作状態において、オペアンプ１００が出力端子ＯＵＴからシンクする電流を制限する。より詳しくは、ノードＡの電圧（すなわち出力トランジスタＭ２３のゲート電圧）が上昇すると、トランジスタＭ２１がオン、トランジスタＭ２２がオンし、ノードＡから電流が引き抜かれ、ノードＡの電圧が低下し、出力トランジスタＭ２３に流れるシンク電流が減少するように帰還がかかる。
【００３０】
この電流制限回路３２は、電源起動時の起動回路としても作用する。起動直後、ノードＡには電源電圧ＶＤＤ近傍の電圧が現れる。そうするとトランジスタＭ２１、Ｍ２２がオンし、ノードＡの電位を引き下げる。これにより、ノードＡの電圧がノードＢの電圧より低くなり、バッファアンプ１６Ｒのコンパレータ動作により、ノードＣの電圧が上昇し、カレントミラー回路１４に電流が流れ、オペアンプ１００Ｒが起動する。
【００３１】
ところが、電流制限回路３２の本来の機能である電流制限と、起動補助が両立できない場合もある。具体的には、制限したい電流量の設定によっては、ノードＡの電圧がバッファアンプ１６の入力電圧範囲に入らない場合もあり、その場合、電流制限回路３２による起動補助は期待できない。
【００３２】
単純に起動特性の改善のみを考えた場合、バッファアンプ１６Ｒの差動入力段を、Rail-To-Railアンプで用いられるＰＭＯＳ差動対とＮＭＯＳ差動対を含むフルスイングタイプで構成するというアプローチを取りうるが、このような差動入力段は、素子数が多いため、入力容量が大きくなり、高速化が要求されるオペアンプ１００には採用しえない。
【００３３】
以上が比較技術とそれに関連する問題点である。実施の形態に係るオペアンプ１００の説明に戻る。
【００３４】
図６は、図３の差動アンプでボルテージフォロアを構成したときの入出力特性を示す図である。差動対をデプレッション型で構成したことにより、入力電圧範囲が図５に比べて大きく拡大されている。
【００３５】
図７（ａ）は、実施の形態に係るオペアンプ１００の複数のノードの電源電圧依存性を示す図である。あわせて図７（ｂ）に、比較技術に係るオペアンプ１００Ｒの複数のノードの電源電圧依存性を示す。
【００３６】
先に図７（ｂ）を参照し、比較技術の動作を説明する。電源電圧が２．４５Ｖより低い領域ではノードＡ，Ｂの電圧は、電源電圧近傍に張り付いており、ノードＣの電圧は、ＭＯＳＦＥＴのゲートしきい値を下回っており、したがってオペアンプ１００Ｒは起動不能である。
【００３７】
続いて図７（ａ）を参照し、実施の形態に係るオペアンプ１００の動作を説明する。電源電圧が上昇すると、ノードＣの電圧は、０Ｖに張り付かずに増大する。そしてノードＣの電圧がＭＯＳＦＥＴのゲートしきい値を超えると、カレントミラー回路１４に電流が流れて、オペアンプ１００が起動する。
【００３８】
このように実施の形態に係るオペアンプ１００によれば、バッファアンプ１６を設けることにより信号ライン（ノードＡ，Ｂ）に結合する容量を低減することができ、オペアンプ１００を高速化できる。また、バッファアンプ１６の差動対４０をデプレッション型ＭＯＳトランジスタで構成することにより、電源投入時にオペアンプ１００を確実に起動できる。
【００３９】
また、図３の電流制限回路３２を、本来の電流制限の機能のみを考慮して設計することができる。なお、電流制限回路３２は必須ではなく、省略してもよいし、別の回路構成の電流制限回路を付加してもよい。
【００４０】
実施の形態で説明したオペアンプ１００の構成は例示であり、当業者によれば、さまざまな変形例が存在することが理解される。実施の形態ではＰＭＯＳ入力のオペアンプを説明したが、ＮＭＯＳ入力のオペアンプにも本発明は適用可能である。たとえば回路を天地反転し、ＰチャンネルとＮチャンネルを入れ替えてもよい。バイアス回路２０の構成も図３のそれに限定されない。
【００４１】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００４２】
１００  オペアンプ
１０２  電源ライン
１０４  接地ライン
ＩＮＰ  非反転入力端子
ＩＮＮ  反転入力端子
１０  差動対
１２  テイル電流源
１４  カレントミラー回路
１６  バッファアンプ
２０  バイアス回路
３０  出力段
３２  電流制限回路
４０  差動対
４２  テイル電流源
４４  能動負荷
４６  カレントミラー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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