(57)【要約】      （修正有）【課題】メタルゲート化していないメモリゲートＭＯＳ（MG-MOS）において、MG-MOSの縮小に伴う特性ばらつきの顕在化やMG抵抗の増大対策としてMG-MOSのゲート電極であるポリシリコン膜のメタル置換をCG-MOSのゲート電極であるメタル膜を保護しながら行う低コストで高性能なスプリットゲート型ＭＯＮＯＳメモリを提供する。【解決手段】スプリットゲート型ＭＯＮＯＳメモリの製造工程において、メモリゲート電極ＭＧのメタル置換を行う前にコントロールゲート電極ＣＧの上部に保護層を形成する。【選択図】図１
2019186351.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に、電荷蓄積部を有する第１ゲート絶縁膜を介して、第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極との間に絶縁膜を介し、かつ、前記半導体基板の主面との間に第２ゲート絶縁膜を介するように第２ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板の主面に層間絶縁膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記第１ゲート電極および前記第２ゲート電極を露出させる工程、
（ｅ）前記第２ゲート電極を除去し、第１の溝部を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１の溝部内に、第３ゲート絶縁膜を介して、第３ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第３ゲート電極の表面に酸化層を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第１ゲート電極を除去し、第２の溝部を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第２の溝部内に、第４ゲート電極を形成する工程。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１ゲート電極は、Ｐ型不純物を含むドープポリシリコンからなるドープポリシリコン電極であり、
前記第２ゲート電極は、ノンドープポリシリコンからなるノンドープポリシリコン電極である半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記（ｅ）工程において、アンモニア水またはアンモニア水と過酸化水素水の混合液により、前記第２ゲート電極を選択的に除去する半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法であって、
前記（ｈ）工程において、塩素ガスまたは臭化水素ガスを含むエッチングガスを用いるドライエッチングにより、前記第１ゲート電極を選択的に除去する半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜は、高誘電率膜を含むＨｉｇｈ−ｋ絶縁膜であり、
前記第３ゲート電極は、アルミニウムからなるメタルゲート電極であり、
前記（ｇ）工程において形成される酸化層は、アルミニウム酸化層である半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記（ｇ）工程における表面酸化処理は、４００℃以下の温度で施される低温酸化またはプラズマ酸化である半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法であって、
前記アルミニウム酸化層の膜厚は、５ｎｍ以上２０ｎｍ以下である半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
前記第１ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜からなるＯＮＯ膜であり、
前記第４ゲート電極は、アルミニウムからなるメタルゲート電極である半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜と前記第３ゲート電極の間、および前記第１ゲート絶縁膜と前記第４ゲート電極の間にＶｔｈ制御メタル膜となる窒化チタン膜を形成する半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法であって、
前記半導体基板の主面に、前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って延在する突起半導体層を有し、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第４ゲート電極のそれぞれは、前記突起半導体層の上面に形成される半導体装置の製造方法。
【請求項１１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に、第１ゲート絶縁膜を介して、第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極との間に電荷蓄積部を有する第２ゲート絶縁膜を介し、かつ、前記半導体基板の主面との間に前記第２ゲート絶縁膜を介するように第２ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板の主面に層間絶縁膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記第１ゲート電極および前記第２ゲート電極を露出させる工程、
（ｅ）前記第１ゲート電極を除去し、第１の溝部を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１の溝部内に、第３ゲート絶縁膜を介して、第３ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第３ゲート電極の表面に酸化層を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２ゲート電極を除去し、第２の溝部を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第２の溝部内に、第４ゲート電極を形成する工程。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記第１ゲート電極は、ノンドープポリシリコンからなるノンドープポリシリコン電極であり、
前記第２ゲート電極は、Ｐ型不純物を含むドープポリシリコンからなるドープポリシリコン電極である半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｅ）工程において、アンモニア水またはアンモニア水と過酸化水素水の混合液により、前記第１ゲート電極を選択的に除去する半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｈ）工程において、塩素ガスまたは臭化水素ガスを含むエッチングガスを用いるドライエッチングにより、前記第２ゲート電極を選択的に除去する半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜は、高誘電率膜を含むＨｉｇｈ−ｋ絶縁膜であり、
前記第３ゲート電極は、アルミニウムからなるメタルゲート電極であり、
前記（ｇ）工程において形成される酸化層は、アルミニウム酸化層である半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法であって、
前記（ｇ）工程における表面酸化処理は、４００℃以下の温度で施される低温酸化またはプラズマ酸化である半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法であって、
前記アルミニウム酸化層の膜厚は、５ｎｍ以上２０ｎｍ以下である半導体装置の製造方法。
【請求項１８】
請求項１１に記載の半導体装置の製造方法であって、
前記第２ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜からなるＯＮＯ膜であり、
前記第４ゲート電極は、アルミニウムからなるメタルゲート電極である半導体装置の製造方法。
【請求項１９】
請求項１１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜と前記第３ゲート電極の間、および前記第２ゲート絶縁膜と前記第４ゲート電極の間にＶｔｈ制御メタル膜となる窒化チタン膜を形成する半導体装置の製造方法。
【請求項２０】
請求項１１に記載の半導体装置の製造方法であって、
前記半導体基板の主面に、前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って延在する突起半導体層を有し、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第４ゲート電極のそれぞれは、前記突起半導体層の上面に形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造とその製造方法に係り、特に、スプリットゲート型不揮発性メモリを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く採用されている。フラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート絶縁膜に電荷を蓄積する領域を設け、それによる閾値電圧の不揮発的変化を利用して情報を記憶する。一方、ＭＩＳＦＥＴのチャネル電流値から閾値電圧を判定することで、読出しを行う。電荷の蓄積は、周囲を絶縁膜で囲まれた浮遊ゲート電極や、絶縁膜中のトラップ準位を用いて実現する。
【０００３】
このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型（ＳＧ型）セルがある。このスプリットゲート型ＭＯＮＯＳは、メモリゲートＭＯＳ（MG-MOS）のＭＯＮＯＳ膜中のシリコン窒化膜（SiN膜）に電荷をトラップすることによる高い電荷保持特性(信頼性)と、制御ゲート(コントロールゲート)に薄膜ゲート酸化膜を用いることによる高速かつ低消費電力な読み出しが実現可能であることが特徴である。
【０００４】
スプリットゲート型ＭＯＮＯＳ（SG-MONOS）の制御ゲートＭＯＳ（CG-MOS）においては、薄膜ゲート酸化膜（SiO2膜）に替えて高誘電率膜（High-K膜）を採用し、High-kメタルゲートＭＯＳ（HKMG-MOS）とすることで、性能を大幅に向上することができる。
【０００５】
また、制御ゲートＭＯＳ（CG-MOS）のゲート電極の側面はシリコン窒化膜（SiN膜）で覆われておりHigh-K膜の性能劣化が抑制される、メモリゲートＭＯＳ（MG-MOS）のゲート電極はMGのポリシリコン膜表面が金属シリサイド化されない、ＣＭＰ研磨によりゲート電極表面を露出させる場合にスクラッチ等による歩留まり低下を生じる懸念がない等のメリットがある。さらに、ポリシリコン膜表面を露出した後に金属シリサイド膜をMG表面に再形成するため、MG電極の低抵抗化が図れる。
【０００６】
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、HKMG-MOSのCG-MOSとポリシリコン膜から成るMG-MOSを有するSG-MONOS構造が開示されており、ダミーとなるCG電極除去のプロセスマージンを拡大するため、MG-MOS先作りのプロセス適用に加えて、ダミーCG電極をポリシリコン膜から他の材料に変更し、ダミーCG電極の除去時にMG電極のポリシリコン膜とのエッチング選択比を持たせる技術が記載されている。
【０００７】
また、特許文献２−５には、CG-MOSにメタルゲートを用い、MG-MOSにポリシリコン膜またはポリシリコン膜とメタル膜の積層構造を用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１７−１６８５７１号公報
【特許文献２】特開２０１５−１６２６２１号公報
【特許文献３】特開２０１５−１０３６９８号公報
【特許文献４】特開２０１６−５１７３５号公報
【特許文献５】特開２０１２−２４８６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来技術では、メタルゲート化していないメモリゲートＭＯＳ（MG-MOS）においては、MG-MOSの縮小に伴う特性ばらつきの顕在化やMG抵抗の増大が懸念される。また、その対策としてMG-MOSのゲート電極であるポリシリコン膜のメタル置換を考えた場合、CG-MOSのゲート電極であるメタル膜を保護しながらの置換が必要となる。
【００１０】
しかし、例えば、ダミーCG電極の除去を選択的に行うためにポリシリコン膜とは別の材料（シリコン酸化膜）を使用すると、Logic回路のポリシリコン膜の除去とダミーCG電極の除去では、別々の工程で除去するためにマスクを２枚追加する必要があり、コストの観点で課題が残る。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本開示の一実施の形態によれば、スプリットゲート型ＭＯＮＯＳメモリの製造工程において、メモリゲート電極のメタル置換を行う前にコントロールゲート電極の上部に保護層を形成する。
【発明の効果】
【００１３】
前記一実施の形態によれば、必要以上に工程数を増やすことなく、コントロールゲート電極およびメモリゲート電極の両方にメタルゲート電極を採用することができる。
【００１４】
これにより、低コストで高性能なスプリットゲート型ＭＯＮＯＳメモリとその製造方法を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る半導体装置の一部を示す断面図である。
【図２】比較例の半導体装置の一部を示す断面図である。
【図３Ａ】本発明の一実施形態に係る半導体装置の一部を示す平面図である。
【図３Ｂ】本発明の一実施形態に係る半導体装置の一部を示す斜視図である。
【図３Ｃ】図３ＡのＡ−Ａ’線における断面図である。
【図４】本発明の一実施形態（実施例１）に係る半導体装置の製造過程を示す断面図である。
【図５】図４に続く半導体装置の製造過程を示す断面図である。
【図６】図５に続く半導体装置の製造過程を示す断面図である。
【図７】図６に続く半導体装置の製造過程を示す断面図である。
【図８】図７に続く半導体装置の製造過程を示す断面図である。
【図９】図８に続く半導体装置の製造過程を示す断面図である。
【図１０】図９に続く半導体装置の製造過程を示す断面図である。
【図１１】図１０に続く半導体装置の製造過程を示す断面図である。
【図１２】図１１に続く半導体装置の製造過程を示す断面図である。
【図１３】図１２に続く半導体装置の製造過程を示す断面図である。
【図１４】図１３に続く半導体装置の製造過程を示す断面図である。
【図１５】図１４に続く半導体装置の製造過程を示す断面図である。
【図１６】図１５に続く半導体装置の製造過程を示す断面図である。
【図１７】図１６に続く半導体装置の製造過程を示す断面図である。
【図１８】図１７に続く半導体装置の製造過程を示す断面図である。
【図１９】図１８に続く半導体装置の製造過程を示す断面図である。
【図２０】本発明の一実施形態（実施例２）に係る半導体装置の製造過程を示す断面図である。
【図２１】図２０に続く半導体装置の製造過程を示す断面図である。
【図２２】図２１に続く半導体装置の製造過程を示す断面図である。
【図２３】図２２に続く半導体装置の製造過程を示す断面図である。
【図２４】図２３に続く半導体装置の製造過程を示す断面図である。
【図２５】図２４に続く半導体装置の製造過程を示す断面図である。
【図２６】図２５に続く半導体装置の製造過程を示す断面図である。
【図２７】図２６に続く半導体装置の製造過程を示す断面図である。
【図２８】図２７に続く半導体装置の製造過程を示す断面図である。
【図２９】図２８に続く半導体装置の製造過程を示す断面図である。
【図３０】図２９に続く半導体装置の製造過程を示す断面図である。
【図３１】図３０に続く半導体装置の製造過程を示す断面図である。
【図３２】図３１に続く半導体装置の製造過程を示す断面図である。
【図３３】図３２に続く半導体装置の製造過程を示す断面図である。
【図３４】図３３に続く半導体装置の製造過程を示す断面図である。
【図３５】図３４に続く半導体装置の製造過程を示す断面図である。
【図３６】本発明の一実施形態（実施例３）に係る半導体装置の製造過程を示す断面図である。
【図３７】図３６に続く半導体装置の製造過程を示す断面図である。
【図３８】図３７に続く半導体装置の製造過程を示す断面図である。
【図３９】図３８に続く半導体装置の製造過程を示す断面図である。
【図４０】図３９に続く半導体装置の製造過程を示す断面図である。
【図４１】図４０に続く半導体装置の製造過程を示す断面図である。
【図４２】図４１に続く半導体装置の製造過程を示す断面図である。
【図４３】図４２に続く半導体装置の製造過程を示す断面図である。
【図４４】図４３に続く半導体装置の製造過程を示す断面図である。
【図４５】図４４に続く半導体装置の製造過程を示す断面図である。
【図４６】図４５に続く半導体装置の製造過程を示す断面図である。
【図４７】図４６に続く半導体装置の製造過程を示す断面図である。
【図４８】図４７に続く半導体装置の製造過程を示す断面図である。
【図４９】図４８に続く半導体装置の製造過程を示す断面図である。
【図５０】図４９に続く半導体装置の製造過程を示す断面図である。
【図５１】図５０に続く半導体装置の製造過程を示す断面図である。
【図５２】本発明の一実施形態（実施例４）に係る半導体装置の製造過程を示す断面図である。
【図５３】図５２に続く半導体装置の製造過程を示す断面図である。
【図５４】図５３に続く半導体装置の製造過程を示す断面図である。
【図５５】図５４に続く半導体装置の製造過程を示す断面図である。
【図５６】図５５に続く半導体装置の製造過程を示す断面図である。
【図５７】図５６に続く半導体装置の製造過程を示す断面図である。
【図５８】図５７に続く半導体装置の製造過程を示す断面図である。
【図５９】図５８に続く半導体装置の製造過程を示す断面図である。
【図６０】図５９に続く半導体装置の製造過程を示す断面図である。
【図６１】図６０に続く半導体装置の製造過程を示す断面図である。
【図６２】図６１に続く半導体装置の製造過程を示す断面図である。
【図６３】図６２に続く半導体装置の製造過程を示す断面図である。
【図６４】図６３に続く半導体装置の製造過程を示す断面図である。
【図６５】図６４に続く半導体装置の製造過程を示す断面図である。
【図６６】図６５に続く半導体装置の製造過程を示す断面図である。
【図６７】図６６に続く半導体装置の製造過程を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例１】
【００１７】
図１から図１９を参照して、実施例１の半導体装置の構造とその製造方法について説明する。図１は本実施例の半導体装置の要部断面を示し、図２は図１の構成を分かり易くするために図１と対比して示す比較例である。図３Ａから図３Ｃは、図１に示す本実施例の半導体装置の要部を異なる方向から見た図であり、本実施例のスプリットゲート型ＭＯＮＯＳ（SG-MONOS）をフィン型トランジスタ（Fin-FET）に適用した例を示している。また、図４から図１９は図１に示す本実施例の半導体装置（SG-MONOS）を形成するための製造方法の各製造過程における断面図である。
【００１８】
＜比較例の半導体装置の構造について＞
先ず、図２を用いて、比較例の半導体装置（SG-MONOS）のメモリセル構造について説明する。なお、図２では構造の要部を分かり易くするために、後述するコンタクトプラグ（ビア）ＣＰや配線ＭＷについては図示を省略して簡略化している。
【００１９】
図２に示すように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルが形成されている。図示していないが、このメモリセルは、半導体基板ＳＢ上にアレイ状に複数形成されている。
【００２０】
図２に示すように、比較例の半導体装置における不揮発性メモリのメモリセルは、スプリットゲート型（SG型）のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続して構成されている。
【００２１】
ここで、電荷蓄積部を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。
【００２２】
以下に、比較例の半導体装置のメモリセルの構成を具体的に説明する。
【００２３】
図２に示すように、不揮発性メモリのメモリセルは、半導体基板ＳＢのｐ型ウエル中に形成されたソースおよびドレイン用のｎ型の半導体領域（拡散領域Ｄ１およびエクステンション領域ＥＸ）と、半導体基板ＳＢ（ｐ型ウエル）上に形成されたメモリゲート電極ＭＧと、半導体基板ＳＢ（ｐ型ウエル）上に形成されてメモリゲート電極ＭＧと隣り合う制御ゲート電極ＣＧとを有している。さらに、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエル）間に形成された絶縁膜（ＯＮＯ膜ＯＮ）と、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエル）間に形成された絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）と、を有している。
【００２４】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に側壁絶縁膜（サイドウォールＳＯ）、絶縁膜（シリコン窒化膜ＳＮ）および絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）を介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ソースおよびドレイン用の半導体領域（拡散領域Ｄ１およびエクステンション領域ＥＸ）の間の半導体基板ＳＢ（ｐ型ウエル）の上に形成されており、図２では右側の半導体領域（ソース領域ＭＳ）側にメモリゲート電極ＭＧが位置し、左側の半導体領域（ドレイン領域ＭＤ）側に制御ゲート電極ＣＧが位置している。
【００２５】
メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエル）との間には、下層から順に、シリコン酸化膜ＯＸ１とシリコン窒化膜ＮＦとシリコン酸化膜ＯＸ２との積層膜からなる絶縁膜（ＯＮＯ膜ＯＮ）が介在している。制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエル）との間には、絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）が介在しているが、この絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）は、制御ゲート電極ＣＧの下面に隣接する位置だけではなく、制御ゲート電極ＣＧの両側面に隣接する位置にも形成されている。すなわち、Ｈｉｇｈ−ｋ膜ＨＫは、制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエル）との間と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間と、制御ゲート電極ＣＧとシリコン窒化膜ＳＮとの間とにわたって、連続的に延在している。
【００２６】
メモリゲート電極ＭＧと制御ゲート電極ＣＧとは、間に側壁絶縁膜（サイドウォールＳＯ）と絶縁膜（シリコン窒化膜ＳＮ）と絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）との積層膜を介在して互いに隣り合っている。すなわち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、サイドウォールＳＯとシリコン窒化膜ＳＮとＨｉｇｈ−ｋ膜ＨＫとの積層膜が介在している。
【００２７】
メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、側壁絶縁膜（サイドウォールＳＯ）がメモリゲート電極ＭＧに隣接し、絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）がＶｔｈ制御メタル膜ＶＭを介して制御ゲート電極ＣＧに隣接し、絶縁膜（シリコン窒化膜ＳＮ）が側壁絶縁膜（サイドウォールＳＯ）と絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）との間に挟まれている。すなわち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、メモリゲート電極ＭＧから制御ゲート電極ＣＧ向かう方向に、サイドウォールＳＯとシリコン窒化膜ＳＮとＨｉｇｈ−ｋ膜ＨＫとが順に並んでいる。
【００２８】
側壁絶縁膜（サイドウォールＳＯ）は、例えばシリコン酸窒化膜（ＳｉＯＮ膜）からなり、Ｈｉｇｈ−ｋ膜ＨＫは、高誘電率絶縁膜からなる。Ｈｉｇｈ−ｋ膜ＨＫは、シリコン窒化膜（ＳｉＮ膜）よりも誘電率が高い絶縁材料膜である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜あるいは高誘電率ゲート絶縁膜と言うときは、シリコン窒化膜（ＳｉＮ膜）よりも誘電率（比誘電率）が高い膜を指す。
【００２９】
Ｈｉｇｈ−ｋ膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。このため、Ｈｉｇｈ−ｋ膜ＨＫは、金属元素と酸素（Ｏ）とを構成元素として含む絶縁膜である。
【００３０】
Ｈｉｇｈ−ｋ膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。Ｈｉｇｈ−ｋ膜ＨＫの形成膜厚は、例えば１〜３ｎｍ程度とすることができる。ゲート絶縁膜に高誘電率膜（ここではＨｉｇｈ−ｋ膜ＨＫ）を用いた場合は、ゲート絶縁膜にシリコン酸化膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点が得られる。
【００３１】
ＯＮＯ膜ＯＮのうち、シリコン窒化膜ＮＦは、電荷を蓄積するための絶縁膜であり、電荷蓄積部（電荷蓄積層）として機能する。すなわち、シリコン窒化膜ＮＦは、ＯＮＯ膜ＯＮ中に形成されたトラップ性絶縁膜である。このため、ＯＮＯ膜ＯＮは、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００３２】
拡散領域Ｄ１およびエクステンション領域ＥＸは、ソースまたはドレイン用の半導体領域である。すなわち、図２において、一方の拡散領域Ｄ１とエクステンション領域ＥＸは、ソース領域またはドレイン領域として機能する半導体領域であり、もう一方の（他方の）拡散領域Ｄ１とエクステンション領域ＥＸは、ドレイン領域またはソース領域として機能する半導体領域である。
【００３３】
図２に示す比較例のソース領域およびドレイン領域は、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域およびドレイン用の半導体領域は、それぞれｎ−型半導体領域（エクステンション領域ＥＸ）と、ｎ−型半導体領域（エクステンション領域ＥＸ）よりも高い不純物濃度を有するｎ＋型半導体領域（拡散領域Ｄ１）とを有している。
【００３４】
なお、拡散領域Ｄ１とエクステンション領域ＥＸは、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢ、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢにそれぞれ形成されている。
【００３５】
メモリゲート電極ＭＧの制御ゲート電極ＣＧに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォール（サイドウォールスペーサ）ＳＯが形成されている。サイドウォール（サイドウォールスペーサ）ＳＯは、制御ゲート電極ＣＧに隣接する位置にも形成されているが、サイドウォール（サイドウォールスペーサ）ＳＯと制御ゲート電極ＣＧとの間にはＨｉｇｈ−ｋ膜ＨＫおよびＶｔｈ制御メタル膜ＶＭが介在している。
【００３６】
また、シリコン窒化膜ＳＮと半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩが介在している。シリコン窒化膜ＳＮは、メモリゲート電極ＭＧに隣接する位置に形成されているが、シリコン窒化膜ＳＮとメモリゲート電極ＭＧとの間には、側壁絶縁膜（サイドウォールＳＯ）が介在し、シリコン窒化膜ＳＮと半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩが介在している。シリコン窒化膜ＳＮは、制御ゲート電極ＣＧに隣接する位置にも形成されているが、シリコン窒化膜ＳＮと制御ゲート電極ＣＧとの間には、Ｖｔｈ制御メタル膜ＶＭとＨｉｇｈ−ｋ膜ＨＫが介在し、このシリコン窒化膜ＳＮと半導体基板ＳＢとの間にも、ゲート絶縁膜ＧＩが介在している。
【００３７】
メモリゲートＭＧに隣接するシリコン窒化膜ＳＮの反対側にはシリコン窒化膜ＣＥを介して層間絶縁膜ＩＬが形成されており、制御ゲート電極ＣＧに隣接するシリコン窒化膜ＳＮの反対側にもシリコン窒化膜ＣＥを介して層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬと半導体基板ＳＢとの間にも、シリコン窒化膜ＣＥが介在しており、シリコン窒化膜ＳＮと層間絶縁膜ＩＬの間に介在するシリコン窒化膜ＣＥと、層間絶縁膜ＩＬと半導体基板ＳＢとの間に介在するシリコン窒化膜ＣＥとは、一体的に形成されている。
【００３８】
図２において、ソース／ドレイン領域を構成する一方のｎ−型半導体領域（エクステンション領域ＥＸ）（図２の右側のＥＸ）は、サイドウォールスペーサＳＯの下方に形成され、同じくソース／ドレイン領域を構成する一方のｎ＋型半導体領域（拡散領域Ｄ１）（図２の右側のＤ１）は、ｎ−型半導体領域（エクステンション領域ＥＸ）の外側に形成されている。従って、低濃度のｎ−型半導体領域（エクステンション領域ＥＸ）は、メモリトランジスタ（MG-MOS）のチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域（拡散領域Ｄ１）は、低濃度のｎ−型半導体領域（エクステンション領域ＥＸ）に隣接し、メモリトランジスタ（MG-MOS）のチャネル領域からｎ−型半導体領域（エクステンション領域ＥＸ）の分だけ離間するように形成されている。
【００３９】
一方、ソース／ドレイン領域を構成する他方のｎ−型半導体領域（エクステンション領域ＥＸ）（図２の左側のＥＸ）は、シリコン窒化膜ＳＮの下方に形成され、同じくソース／ドレイン領域を構成する他方のｎ＋型半導体領域（拡散領域Ｄ１）（図２の左側のＤ１）は、ｎ−型半導体領域（エクステンション領域ＥＸ）の外側に形成されている。従って、低濃度のｎ−型半導体領域（エクステンション領域ＥＸ）は、制御トランジスタ（CG-MOS）のチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域（拡散領域Ｄ１）は、低濃度のｎ−型半導体領域（エクステンション領域ＥＸ）に隣接し、制御トランジスタ（CG-MOS）のチャネル領域からｎ−型半導体領域（エクステンション領域ＥＸ）の分だけ離間するように形成されている。
【００４０】
メモリゲート電極ＭＧの下の絶縁膜（ＯＮＯ膜ＯＮ）の下にメモリトランジスタのチャネル領域が形成される。また、制御ゲート電極ＣＧの下の絶縁膜（Ｈｉｇｈ−ｋ膜ＨＫ）の下に制御トランジスタのチャネル領域が形成される。
【００４１】
Ｈｉｇｈ−ｋ膜ＨＫのうち、制御ゲート電極ＣＧと半導体基板ＳＢとの間に介在する部分のＨｉｇｈ−ｋ膜ＨＫが、すなわち制御ゲート電極ＣＧの下に位置する部分のＨｉｇｈ−ｋ膜ＨＫが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢの間に介在する絶縁膜（ＯＮＯ膜ＯＮ）が、すなわちメモリゲート電極ＭＧの下の絶縁膜（ＯＮＯ膜ＯＮ）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在するサイドウォールスペーサＳＯとシリコン窒化膜ＳＮとＨｉｇｈ−ｋ膜ＨＫとは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００４２】
左右のｎ＋型半導体領域（拡散領域Ｄ１）の上部には、金属シリサイド層Ｓ１が形成されている。メモリゲート電極ＭＧは、ポリシリコン膜ＰＳからなり、いわゆるシリコンゲート電極である。メモリゲート電極ＭＧの上部には、金属シリサイド層Ｓ１が形成されている。制御ゲート電極ＣＧは、金属膜（金属伝導を示す導電膜）からなり、いわゆるメタルゲート電極である。
【００４３】
＜本実施例の半導体装置の構造について＞
次に、図１を用いて、本実施例の半導体装置（SG-MONOS）のメモリセル構造について説明する。図２の比較例と同様に、構造の要部を分かり易くするために、後述するコンタクトプラグ（ビア）ＣＰや配線ＭＷについては図示を省略して簡略化している。
【００４４】
図２の比較例ではメモリゲート電極ＭＧにポリシリコン膜ＰＳおよび金属シリサイド層Ｓ１からなるシリコンゲート電極を採用しているのに対し、本実施例の半導体装置（SG-MONOS）では、図１に示すように、メモリゲート電極ＭＧに金属膜（金属伝導を示す導電膜）からなるメタルゲート電極を採用している。
【００４５】
メモリゲート電極ＭＧの金属膜としては、例えば、アルミニウム（Ａｌ）やタングステン（Ｗ）などの金属材料が用いられる。また、メモリゲート電極ＭＧの金属膜と周囲の絶縁膜（図１では両サイドのサイドウォールスペーサＳＯおよび下部のシリコン酸化膜ＯＸ２）との間には、Ｖｔｈ制御メタル膜ＶＭが形成されている。
【００４６】
図１に示す本実施例の半導体装置（SG-MONOS）のメモリセル構造は、メモリゲート電極ＭＧに金属膜（金属伝導を示す導電膜）からなるメタルゲート電極を採用している点以外は、上記で説明した図２の比較例のメモリセル構造と同様であるため、重複する詳細な説明は省略する。
【００４７】
図１に示す本実施例の半導体装置（SG-MONOS）のメモリセル構造では、メモリゲート電極ＭＧに金属膜（金属伝導を示す導電膜）からなるメタルゲート電極を採用しているため、メモリセル構造をスケーリング（セルサイズを縮小）しても、スケーリングに伴うメモリゲート電極ＭＧ（MG-MOS）の特性ばらつきや、抵抗増大を抑制することができる。
【００４８】
＜フィン型トランジスタ（Fin-FET）への適用について＞
次に、図３Ａから図３Ｃを用いて、本実施例のスプリットゲート型ＭＯＮＯＳ（SG-MONOS）をフィン型トランジスタ（Fin-FET）に適用した例について説明する。
【００４９】
図３Ａは、本実施例のスプリットゲート型ＭＯＮＯＳ（SG-MONOS）をフィン型トランジスタ（Fin-FET）に適用した場合のメモリセルアレイを示す平面図である。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。メモリセル領域には、Ｘ方向に延在する複数のフィンＦＩが、Ｙ方向に所定の間隔で配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して交差（直交）している。
【００５０】
複数のフィンＦＩ上には、図２に示すように、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。また、フィンＦＩの上面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【００５１】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳから構成される不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【００５２】
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【００５３】
各フィンＦＩには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたコンタクトプラグ（ビア）ＣＰを介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。
【００５４】
フィンＦＩは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、略直方体の突起半導体層である。なお、フィンＦＩは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＩのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＩのそれぞれの断面形状は、略直方体であるか、または台形である。
【００５５】
また、図３Ａに示すように、半導体基板ＳＢを平面視した場合、フィンＦＩが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＩは、長さ、幅、および高さを有する突起半導体層であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【００５６】
図３Ｂは、図３Ａに示すFin-FET型のSG-MONOSの斜視図である。図３Ｂでは、メモリセル領域の構造が分かり易いように、素子分離膜ＥＩおよび各素子の上の層間絶縁膜および配線と、制御ゲート電極ＣＧ上のキャップ絶縁膜と、メモリゲート電極ＭＧ上のキャップ絶縁膜を省略している。メモリセル領域のフィンＦＩの上部にはメモリセルＭＣが形成されている。図３Ｂに示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＩと交差し、フィンＦＩを跨ぐようにＹ方向に延在している。
【００５７】
図３Ｃは、図３ＡのＡ−Ａ’線における断面図である。なお、実際には１つのフィンＦＩ上には複数の素子が並んで形成されているが、図３Ｃでは、フィンＦＩ上にメモリセルＭＣを１つのみ示している。
【００５８】
図３Ｃに示すように、制御ゲート電極ＣＧの上面には酸化層ＣＧＯが形成されている。制御ゲート電極ＣＧをアルミニウム（Ａｌ）で形成する場合、この酸化層ＣＧＯはアルミニウム酸化層（ＡｌＯ層）となる。
【００５９】
図３Ｃに示すように、メモリセル領域のソース・ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＩの上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。シリサイド層Ｓ１は、フィンＦＩの上面および側面に沿って延在する層からなる。
【００６０】
図３Ｂおよび図３Ｃに示すように、フィンＦＩのそれぞれの側面の下部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィン同士の間は、素子分離膜ＥＩで分離されている。
【００６１】
フィンＦＩの上面上および側面上には、ゲート絶縁膜ＧＩおよびＨｉｇｈ−ｋ膜ＨＫ、Ｖｔｈ制御メタル膜ＶＭを介して制御ゲート電極ＣＧが形成されており、フィンＦＩの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、サイドウォールスペーサＳＯが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、サイドウォールスペーサＳＯで電気的に分離されている。
【００６２】
ゲート絶縁膜ＧＩは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化して形成した熱酸化膜（シリコン酸化膜）であり、その膜厚は例えば２ｎｍである。また、ＯＮＯ膜ＯＮは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化した熱酸化膜（シリコン酸化膜）からなるシリコン酸化膜ＯＸ１と、シリコン酸化膜ＯＸ１上に形成されたシリコン窒化膜ＮＦと、シリコン窒化膜ＮＦ上に形成されたシリコン酸化膜ＯＸ２とからなる。シリコン窒化膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積層）である。ここで、シリコン酸化膜ＯＸ１は例えば４ｎｍの膜厚を有し、シリコン窒化膜ＮＦは例えば７ｎｍの膜厚を有し、シリコン酸化膜ＯＸ２は例えば９ｎｍの膜厚を有する。
【００６３】
つまり、ＯＮＯ膜ＯＮは、フィンＦＩの上面側および制御ゲート電極ＣＧの側面側から順に（下層から順に）積層されたシリコン酸化膜ＯＸ１、シリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸ２からなる積層構造を有する。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩの膜厚よりも大きい。シリコン酸化膜ＯＸ２は、シリコン酸窒化膜により形成してもよい。
【００６４】
フィンＦＩの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩおよびＨｉｇｈ−ｋ膜ＨＫ、Ｖｔｈ制御メタル膜ＶＭを介して、フィンＦＩの上面、側面および素子分離膜ＥＩの上面に沿って延在している。同様に、フィンＦＩの短辺方向において、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮを介して、フィンＦＩの主面、側面および素子分離膜ＥＩの上面に沿って延在している。
【００６５】
また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むメモリセルＭＣパターンの側面は、シリコン窒化膜ＳＮおよびシリコン窒化膜ＣＥにより覆われている。シリコン窒化膜ＣＥは、層間絶縁膜ＩＬにコンタクトプラグ（ビア）ＣＰを形成する際のＣＥＳＬ膜（コンタクトエッチングストップライナー膜）としても機能する。
【００６６】
図３Ｃに示すように、制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦＩの上面を挟むように、一対のソース・ドレイン領域がフィンＦＩの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸおよびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸに比べて不純物濃度が高く、形成深さが深い。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸおよび拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸは、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＩの上面、つまりチャネル領域側に位置している。
【００６７】
ドレイン領域ＭＤは、制御ゲート電極ＣＧの直下のフィンＦＩに隣接し、ソース領域ＭＳは、メモリゲート電極ＭＧの直下のフィンＦＩに隣接している。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域ＭＤは制御ゲート電極ＣＧ側に位置し、ソース領域ＭＳはメモリゲート電極ＭＧ側に位置する。言い換えれば、平面視において、ドレイン領域ＭＤは制御ゲート電極ＣＧに隣接し、ソース領域ＭＳはメモリゲート電極ＭＧに隣接する。
【００６８】
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図３Ａに示すソース領域ＭＳに相当し、当該ドレイン領域は、図３Ａに示すドレイン領域ＭＤに相当する。
【００６９】
図３Ｃに示すように、フィンＦＩ上および素子分離膜ＥＩ上には、例えばシリコン酸化膜からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、フィンＦＩ、素子分離膜ＥＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域ＭＳ，ＭＤ、絶縁膜ＩＦ４、ＩＦ５、シリコン窒化膜ＳＮ、シリコン窒化膜ＣＥおよびシリサイド層Ｓ１のそれぞれを覆っている。層間絶縁膜ＩＬの上面は、平坦化されている。
【００７０】
層間絶縁膜ＩＬ上には複数の配線ＭＷが形成され、配線ＭＷは、層間絶縁膜ＩＬを貫通するコンタクトホール内に設けられたコンタクトプラグＣＰを介して、メモリセルＭＣのソース領域および上記ドレイン領域に電気的に接続されている。コンタクトプラグＣＰの底面は、シリサイド層Ｓ１の上面に直接接しており、コンタクトプラグＣＰはシリサイド層Ｓ１を介してソース・ドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるコンタクトプラグＣＰと、半導体からなるフィンＦＩ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００７１】
なお、制御ゲート電極ＣＧの給電領域（図示しない）では、制御ゲート電極ＣＧ上の酸化層ＣＧＯが除去され、制御ゲート電極ＣＧの上面にコンタクトプラグＣＰが接続されている。また、メモリゲート電極ＭＧの給電領域（図示しない）では、メモリゲート電極ＭＧの上面にコンタクトプラグＣＰが接続されている。
【００７２】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する不揮発性記憶素子である。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣは制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＩの表面をチャネルとして有するＦｉｎＦＥＴである。
【００７３】
＜本実施例の半導体装置の製造方法について＞
次に、図４から図１９を用いて、図１に示す本実施例の半導体装置（SG-MONOS）のメモリセル構造の製造方法について説明する。
【００７４】
先ず、半導体基板ＳＢ上に素子分離領域ＥＩを形成し（図示省略）、イオン注入によりウエルを形成する。チャネル注入を行った後、MG-MOSのゲート絶縁膜を半導体基板ＳＢ上に形成する。このゲート絶縁膜は、シリコン酸化膜ＯＸ１（例えば熱酸化法により２ｎｍ−５ｎｍ程度の膜厚で形成）と、シリコン酸化膜ＯＸ１上に形成されたシリコン窒化膜ＮＦ（例えばＣＶＤ法により５ｎｍ−１５ｎｍ程度の膜厚で形成）と、シリコン窒化膜ＮＦ上に形成されたシリコン酸化膜ＯＸ２またはシリコン酸窒化膜（例えばＣＶＤ法により５ｎｍ−１５ｎｍ程度の膜厚で形成）との積層膜からなる。
【００７５】
この積層膜は、いわゆる“ＯＮＯ膜（oxide-nitride-oxide）”とみなすことができる。ＯＮＯ膜でなくても、例えばＡＨＡ膜（Al2O3：アルミナ／HfSiO：ケイ酸ハフニウム/Al2O3の積層膜）でも良い。
【００７６】
続いて、図４に示すように、メモリゲート電極ＭＧとなるポリシリコン膜ＰＳ（例えば４０ｎｍ−１００ｎｍ程度の膜厚）とキャップ絶縁膜ＨＭとしてシリコン窒化膜（SiN膜、例えば２０ｎｍ−１００ｎｍ程度の膜厚）をＣＶＤ法により下層から順に成膜する。その後、フォトリソグラフィと異方性ドライエッチングにより、メモリセル領域にメモリゲート電極ＭＧを形成する。ここで、ポリシリコン膜ＰＳは、成膜後にイオン注入によるＰ型のドーピングおよびアニール処理を行う。
【００７７】
次に、図５に示すように、メモリゲート電極ＭＧとキャップ絶縁膜ＨＭの側壁にサイドウォール形状のシリコン酸窒化膜（SiON膜、例えばＣＶＤ法により５ｎｍ−１５ｎｍ程度の膜厚）を成膜する。その後、異方性ドライエッチングを行うことでサイドウォール（サイドウォールスペーサ）ＳＯを形成する。
【００７８】
次に、図６に示すように、半導体基板ＳＢ全面にゲート絶縁膜ＧＩとなるシリコン酸化膜を例えば熱酸化法により２ｎｍ−４ｎｍ程度の膜厚で形成する。
【００７９】
次に、図７に示すように、半導体基板ＳＢ全面にノンドープポリシリコン膜ＮＰを例えばＣＶＤ法により４０ｎｍ−８０ｎｍ程度の膜厚で成膜する。その後、異方性ドライエッチングを行うことでメモリゲート電極ＭＧおよびキャップ絶縁膜ＨＭの側壁にサイドウォール形状のコントロールゲート電極ＣＧ（ポリシリコン膜）を形成する。
【００８０】
次に、図８に示すように、フォトリソグラフィと等方性ドライエッチングにより、メモリセル領域からサイドウォール形状のポリシリコン膜の片側（ソース側）を除去する。
【００８１】
次に、図９に示すように、フォトリソグラフィとイオン注入によって、メモリセルＭＣのソース／ドレイン領域にＮ−型ＬＤＤ（エクステンション領域ＥＸ）を形成する。このとき、Halo注入あるいはPocket注入を含んでいても良いし（図示せず）、ソース領域とドレイン領域はそれぞれ注入条件を変えても良い。
【００８２】
次に、図１０に示すように、メモリセルＭＣのメモリゲート電極ＭＧまたはダミーＣＧ電極の側壁にシリコン窒化膜のサイドウォール（シリコン窒化膜ＳＮ）を形成する。サイドウォール（シリコン窒化膜ＳＮ）の幅はメモリセルＭＣと周辺回路で異なっていても良いし、同じでも良い。このメモリセルＭＣのサイドウォール（シリコン窒化膜ＳＮ）の幅は、例えば１０ｎｍ−５０ｎｍ程度である。
【００８３】
次に、図１１に示すように、フォトリソグラフィとイオン注入によって、メモリセルＭＣと周辺回路のソース／ドレイン領域にＮ＋型ソース／ドレイン（拡散領域Ｄ１）を形成する。続いて、半導体基板ＳＢ上に金属シリサイド層Ｓ１を形成する。このとき、コントロールゲート電極ＣＧのポリシリコン膜表面にも金属シリサイド層Ｓ１が形成される。
【００８４】
次に、図１２に示すように、半導体基板ＳＢ上に、ＣＥＳＬ膜（コンタクトエッチングストップライナー膜）として例えば１０ｎｍ−４０ｎｍ程度の膜厚のシリコン窒化膜ＣＥをＣＶＤ法により成膜した後、層間絶縁膜ＩＬとして例えば４００ｎｍ−６００ｎｍ程度の膜厚のP-TEOS酸化膜あるいはO3-TEOS酸化膜をＣＶＤ法により成膜する。その後、ＣＭＰ研磨を行って、メモリセルＭＣのメモリゲート電極ＭＧおよび周辺回路のダミーゲート電極のポリシリコン膜の表面を露出させる。
【００８５】
次に、図１３に示すように、ウェットエッチングにより、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜ＮＰ）を除去する。ここで、コントロールゲート電極ＣＧのノンドープポリシリコン膜ＮＰが削れて、メモリゲート電極ＭＧのＰ型ポリシリコン膜は削れにくい特性を利用するため、例えばアンモニア水（NH4OH）やＡＰＭ（アンモニア水（NH4OH）＋過酸化水素水（H2O2）の混合液）などのウェットエッチングにより行う。
【００８６】
なお、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜ＮＰ）をウェットエッチングにより除去する際、下地の熱酸化膜（ゲート絶縁膜ＧＩ）はウェットエッチングの高い選択性によりエッチングされずに残る。
【００８７】
次に、図１４に示すように、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜ＮＰ）を除去した後の溝部を埋め込むように、Ｈｉｇｈ−ｋ膜ＨＫ（例えば、酸化ハフニウム（HfO2）、酸化ジルコニウム（ZrO2）、酸化アルミニウム（Al2O3）など）を例えばＡＬＤ法により半導体基板ＳＢ上に１ｎｍ−３ｎｍ程度の膜厚で成膜する。また、Ｈｉｇｈ−ｋ膜ＨＫの直上には、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル層（金属膜ＭＦ１）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。
【００８８】
この際、ＣＭＰ研磨工程で使用される過酸化水素水（H2O2）により、メモリゲート電極ＭＧ（ポリシリコン膜ＰＳ）およびコントロールゲート電極ＣＧ（アルミニウム膜）のそれぞれの上部が酸化されるため、メモリゲート電極ＭＧ（ポリシリコン膜ＰＳ）の上部には薄いシリコン酸化層（SiO2）（図示せず）が形成され、コントロールゲート電極ＣＧ（アルミニウム膜）の上部には薄いアルミニウム酸化層（Al2O3）ＭＯが形成される。なお、ＣＭＰ研磨工程の条件にもよるが、この薄いアルミニウム酸化層（Al2O3）ＭＯの厚みは５ｎｍ程度である。
【００８９】
次に、図１５に示すように、例えば低温酸化やプラズマ酸化により、半導体基板ＳＢ表面を酸化する。この時、メモリゲート電極ＭＧの表面（上部）にはシリコン酸化膜（SiO2）ＭＧＯが形成され、コントロールゲート電極ＣＧの表面（上部）にはアルミニウム酸化膜（Al2O3）ＣＧＯが形成される。このアルミニウム酸化膜（Al2O3）ＣＧＯの膜厚は５ｎｍ−２０ｎｍ程度である。コントロールゲート電極ＣＧ部の膜厚の目安は、下層から上層に向かって順に、Ｈｉｇｈ−ｋ膜ＨＫ及びＶｔｈ制御メタル膜ＶＭ：メタル層（Al）：アルミニウム酸化膜（Al2O3）ＣＧＯ＝５ｎｍ−１５ｎｍ：４０ｎｍ−５０ｎｍ：５ｎｍ−２０ｎｍとするのが好適である。
【００９０】
なお、この表面酸化処理（低温酸化やプラズマ酸化）は、コントロールゲート電極ＣＧの電極材料であるアルミニウムの融点（約６６０℃）以下の温度で処理する必要があり、ゲート電極としてのアルミニウムの耐性・信頼性を考慮すると、約４００℃以下の温度で処理するのが望ましい。
【００９１】
また、この表面酸化処理（低温酸化やプラズマ酸化）により、半導体装置の良品歩留まりの向上が期待できる。例えば、上記したメタルゲート電極を形成する際に半導体基板ＳＢ表面に発生し得る不良（例えばショート）の原因となるメタルの残渣（例えばＣＭＰ残り）を酸化させ、導電性を失わせることで、未然に不良の発生を防ぐことができる。
【００９２】
次に、図１６に示すように、エッチングにより、メモリゲート電極ＭＧ上のシリコン酸化膜（SiO2）ＭＧＯを除去してメモリゲート電極ＭＧのＰ型ポリシリコン膜ＰＳを露出させる。エッチングは、ウェットエッチング（例えば希釈HF）または等方性ドライエッチング（例えばCF4ガスやSF6ガスによるエッチング）を用いてメモリゲート電極ＭＧ上のシリコン酸化膜ＭＧＯを除去する。この際、コントロールゲート電極ＣＧの表面はアルミウム酸化膜（Al2O3）ＣＧＯにより保護されている。また、P-TEOS酸化膜またはO3-TEOS酸化膜層間膜からなる層間絶縁膜ＩＬはエッチングによりリセスし、ＣＥＳＬ膜であるシリコン窒化膜ＣＥとの間に段差が形成される。
【００９３】
次に、図１７に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜ＰＳをエッチングにより除去する。このエッチングは、Ｐ型ポリシリコンＰＳをエッチングするため、ウェットエッチングではなく等方性ドライエッチング（例えばCl2ガスやHBrガスによるエッチング）を用いる。この時、コントロールゲート電極ＣＧの表面はアルミニウム酸化膜（Al2O3）ＣＧＯにより保護されている。
【００９４】
次に、図１８に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜ＰＳを除去した後の溝部を埋め込むように、ＯＮＯ膜ＯＮ（またはＡＨＡ膜）の直上に、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル層（金属膜ＭＦ２）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。この時、上記で説明した（図１６で説明した工程で形成された）層間絶縁膜ＩＬとシリコン窒化膜ＣＥ（ＣＥＳＬ膜）との間の段差はＣＭＰ研磨で平坦化される。
【００９５】
次に、図１９に示すように、半導体基板ＳＢ上に例えばＣＶＤ法によりP-TEOS酸化膜またはO3-TEOS酸化膜層間膜からなる層間絶縁膜ＩＬを形成する。続いて、フォトリソグラフィとドライエッチングによって、コンタクトホールを形成する。コンタクトホール内に、接続用の導電体部として、例えばＣＶＤ法とＣＭＰ研磨によってタングステン（W）などからなる導電性のコンタクトプラグ（ビア）ＣＰを形成する。その後、フォトリソグラフィとドライエッチングまたは配線ダマシン技術によって、図３Ａ−図３Ｃに示すような配線ＭＷ（W配線やAl配線、Cu配線）を形成する。
【００９６】
以上説明した製造方法により、図１に示す本実施例の半導体装置（SG-MONOS）のメモリセル構造が完成する。
【００９７】
本実施例の半導体装置（SG-MONOS）のメモリセル構造によれば、図２に示す比較例のようにコントロールゲート電極ＣＧにメタルゲート電極を用いるのに加え、メモリゲート電極ＭＧにもメタルゲート電極を採用しているため、メモリセル構造をスケーリング（セルサイズを縮小）した場合であっても、スケーリングに伴うメモリゲート電極ＭＧ（MG-MOS）の特性ばらつきや、抵抗増大を抑制することができる。
【００９８】
また、以上説明した製造方法によれば、コントロールゲート電極ＣＧの表面に低温酸化やプラズマ酸化により保護膜となるアルミニウム酸化膜（Al2O3）ＣＧＯを形成することで、コントロールゲート電極ＣＧに影響を与えることなく、ダミーメタルゲート電極ＭＧのポリシリコン膜ＰＳを除去できるため、マスク枚数（工程数）を必要以上に増やすことなく、メモリゲート電極ＭＧをメタル置換することができる。
【００９９】
また、コントロールゲート電極ＣＧのダミー材料にポリシリコン膜（ノンドープポリシリコン膜ＮＰ）を用いることで、メモリセルＭＣ以外のLogic回路等のポリシリコン膜と同時に除去することができ、従来技術に比べて、マスク枚数（工程数）を増やすことなく、メタル置換を行うことができる。
【０１００】
さらに、コントロールゲート電極ＣＧのメタル置換とメモリゲート電極ＭＧのメタル置換を別々に行うことができるため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧのそれぞれのＶｔｈ設定について自由度をもたせることができる。
【０１０１】
なお、上記のメモリセル構造とその製造方法は、図３Ａから図３Ｃに示すように、フィン型トランジスタ（Fin-FET）についても適用することが可能である。
【実施例２】
【０１０２】
＜本実施例の半導体装置の製造方法について＞
図２０から図３５を参照して、実施例２の半導体装置の製造方法について説明する。実施例１ではコントロールゲート電極ＣＧの表面に低温酸化やプラズマ酸化により保護膜となるアルミニウム酸化膜（Al2O3）ＣＧＯを形成しているのに対し、本実施例は異なる方法でコントロールゲート電極ＣＧの表面（上部）に保護膜を形成する変形例である。
【０１０３】
図２０から図３５は図１に示す半導体装置（SG-MONOS）を形成するための製造方法の各製造過程における断面図である。
【０１０４】
なお、図２０から図２９については、実施例１の図４から図１３と同様であるため、重複する説明を省略し、以下では図３０以降について説明する。
【０１０５】
図３０に示すように、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜ＮＰ）を除去した後、その溝部を埋め込むように、Ｈｉｇｈ−ｋ膜ＨＫ（例えば、酸化ハフニウム（HfO2）、酸化ジルコニウム（ZrO2）、酸化アルミニウム（Al2O3）など）を例えばＡＬＤ法により半導体基板ＳＢ上に１ｎｍ−３ｎｍ程度の膜厚で成膜する。また、Ｈｉｇｈ−ｋ膜ＨＫの直上には、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、タングステン（W）などのメタル層（金属膜ＭＦ３）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。
【０１０６】
次に、図３１に示すように、例えばＡＰＭ（アンモニア水（NH4OH）＋過酸化水素水（H2O2）の混合液）などによるウェットエッチングで、コントロールゲート電極ＣＧの埋め込みタングステン（W）を部分的にエッチングして、コントロールゲート電極ＣＧ上部に５ｎｍ−２０ｎｍ程度の窪み（リセス）を形成する。
【０１０７】
このウェットエッチングにより、半導体装置の良品歩留まりの向上が期待できる。例えば、上記したメタルゲート電極を形成する際に半導体基板ＳＢ表面に発生し得る不良（例えばショート）の原因となるメタルの残渣（例えばＣＭＰ残り）を酸化させ、導電性を失わせることで、未然に不良の発生を防ぐことができる。
【０１０８】
次に、図３２に示すように、ＣＶＤ法によりシリコン酸化膜（例えばP-TEOS酸化膜あるいはO3-TEOS酸化膜）を半導体基板ＳＢ上に成膜した後、ＣＭＰ研磨により、上記のコントロールゲート電極ＣＧ上部の窪み（リセス）にシリコン酸化膜ＯＸ３を埋め込み、コントロールゲート電極ＣＧ上部をシリコン酸化膜ＯＸ３で覆う。この際、上記のウェットエッチングで除去されたメタル残渣（例えばＣＭＰ残り）の跡に形成される窪みもシリコン酸化膜ＯＸ３で埋められ平坦化される。
【０１０９】
次に、図３３に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜ＰＳをエッチングにより除去する。このエッチングは、Ｐ型ポリシリコンＰＳをエッチングするため、ウェットエッチングではなく等方性ドライエッチング（例えばCl2ガスやHBrガスによるエッチング）を用いる。この時、コントロールゲート電極ＣＧの表面はシリコン酸化膜ＯＸ３（例えばP-TEOS酸化膜あるいはO3-TEOS酸化膜）により保護されている。
【０１１０】
次に、図３４に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜ＰＳを除去した後の溝部を埋め込むように、ＯＮＯ膜ＯＮ（またはＡＨＡ膜）の直上に、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル層（金属膜ＭＦ２）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。
【０１１１】
次に、図３５に示すように、半導体基板ＳＢ上に例えばＣＶＤ法によりP-TEOS酸化膜またはO3-TEOS酸化膜層間膜からなる層間絶縁膜ＩＬを形成する。続いて、フォトリソグラフィとドライエッチングによって、コンタクトホールを形成する。コンタクトホール内に、接続用の導電体部として、例えばＣＶＤ法とＣＭＰ研磨によってタングステン（W）などからなる導電性のコンタクトプラグ（ビア）ＣＰを形成する。その後、フォトリソグラフィとドライエッチングまたは配線ダマシン技術によって、図３Ａ−図３Ｃに示すような配線ＭＷ（W配線やAl配線、Cu配線）を形成する。
【０１１２】
以上説明した製造方法により、図１に示す本実施例の半導体装置（SG-MONOS）のメモリセル構造が完成する。
【実施例３】
【０１１３】
＜本実施例の半導体装置の製造方法について＞
図３６から図５１を参照して、実施例３の半導体装置の製造方法について説明する。実施例１では半導体基板ＳＢ上にメモリゲート電極ＭＧを先に形成するＭＧ先作り（ＭＧファースト）のスプリットゲート型ＭＯＮＯＳ（SG-MONOS）の製造方法を説明したが、本実施例では、コントロールゲート電極ＣＧを先に形成するＣＧ先作り（ＣＧファースト）の製造方法について説明する。
【０１１４】
なお、コントロールゲート電極ＣＧの表面に低温酸化やプラズマ酸化により保護膜となるアルミニウム酸化膜（Al2O3）ＣＧＯを形成する点においては、実施例１と同様である。
【０１１５】
先ず、半導体基板ＳＢ上に素子分離領域ＥＩを形成し（図示省略）、イオン注入によりウエルを形成する。チャネル注入を行った後、図３６に示すように、シリコン酸化膜（ゲート絶縁膜ＧＩ）を例えば熱酸化法により２ｎｍ−４ｎｍ程度の膜厚で形成する。続いて、コントロールゲート電極ＣＧとなるノンドープポリシリコン膜ＮＰ（例えば４０ｎｍ−１００ｎｍ程度の膜厚）とキャップ絶縁膜ＨＭとしてシリコン窒化膜（SiN膜、例えば２０ｎｍ−１００ｎｍ程度の膜厚）をＣＶＤ法により下層から順に成膜する。その後、フォトリソグラフィと異方性ドライエッチングにより、メモリセル領域にコントロールゲート電極ＣＧを形成する。
【０１１６】
次に、図３７に示すように、コントロールゲート電極ＣＧの側壁および半導体基板ＳＢ上にメモリゲート電極ＭＧのゲート絶縁膜となるＯＮＯ膜ＯＮを形成する。このゲート絶縁膜（ＯＮＯ膜ＯＮ）は、シリコン酸化膜ＯＸ１（例えば熱酸化法により２ｎｍ−５ｎｍ程度の膜厚で形成）と、シリコン酸化膜ＯＸ１上に形成されたシリコン窒化膜ＮＦ（例えばＣＶＤ法により５ｎｍ−１５ｎｍ程度の膜厚で形成）と、シリコン窒化膜ＮＦ上に形成されたシリコン酸化膜ＯＸ２またはシリコン酸窒化膜（例えばＣＶＤ法により５ｎｍ−１５ｎｍ程度の膜厚で形成）との積層膜からなる。
【０１１７】
この積層膜は、いわゆる“ＯＮＯ膜（oxide-nitride-oxide）”とみなすことができる。ＯＮＯ膜でなくても、例えばＡＨＡ膜（Al2O3：アルミナ／HfSiO：ケイ酸ハフニウム/Al2O3の積層膜）でも良い。
【０１１８】
次に、図３８に示すように、半導体基板ＳＢ全面にポリシリコン膜ＰＳを例えばＣＶＤ法により４０ｎｍ−８０ｎｍ程度の膜厚で成膜する。このポリシリコン膜ＰＳはノンドープ膜とする。続いて、ポリシリコン膜ＰＳにイオン注入によるＰ型のドーピングおよびアニール処理を行い、異方性ドライエッチングを行うことで、コントロールゲート電極ＣＧの側壁にサイドウォール形状のメモリゲート電極ＭＧ（ポリシリコン膜ＰＳ）を形成する。
【０１１９】
次に、図３９に示すように、フォトリソグラフィと等方性ドライエッチングにより、メモリセル領域からサイドウォール形状のメモリゲート電極ＭＧ（ポリシリコン膜ＰＳ）の片側（ドレイン側）を除去する。
【０１２０】
次に、図４０に示すように、表面に露出したＯＮＯ膜ＯＮの上層２層の膜（シリコン酸化膜ＯＸ２およびシリコン窒化膜ＮＦ）をドライエッチングにより除去して、最下層の膜（シリコン酸化膜ＯＸ１）を残す。
【０１２１】
次に、図４１に示すように、フォトリソグラフィとイオン注入によって、メモリセルＭＣのソース／ドレイン領域にＮ−型ＬＤＤ（エクステンション領域ＥＸ）を形成する。このとき、Halo注入あるいはPocket注入を含んでいても良いし（図示せず）、ソース領域とドレイン領域はそれぞれ注入条件を変えても良い。
【０１２２】
次に、図４２に示すように、メモリセルＭＣのメモリゲート電極ＭＧまたはダミーＣＧ電極の側壁にシリコン窒化膜のサイドウォール（シリコン窒化膜ＳＮ）を形成する。サイドウォール（シリコン窒化膜ＳＮ）の幅はメモリセルＭＣと周辺回路で異なっていても良いし、同じでも良い。このメモリセルＭＣのサイドウォール（シリコン窒化膜ＳＮ）の幅は、例えば１０ｎｍ−５０ｎｍ程度である。
【０１２３】
次に、図４３に示すように、フォトリソグラフィとイオン注入によって、メモリセルＭＣと周辺回路のソース／ドレイン領域にＮ＋型ソース／ドレイン（拡散領域Ｄ１）を形成する。続いて、半導体基板ＳＢ上に金属シリサイド層Ｓ１を形成する。このとき、メモリゲート電極ＭＧのポリシリコン膜表面にも金属シリサイド層Ｓ１が形成される。
【０１２４】
次に、図４４に示すように、半導体基板ＳＢ上に、ＣＥＳＬ膜（コンタクトエッチングストップライナー膜）として例えば１０ｎｍ−４０ｎｍ程度の膜厚のシリコン窒化膜ＣＥをＣＶＤ法により成膜した後、層間絶縁膜ＩＬとして例えば４００ｎｍ−６００ｎｍ程度の膜厚のP-TEOS酸化膜あるいはO3-TEOS酸化膜をＣＶＤ法により成膜する。その後、ＣＭＰ研磨を行って、メモリセルＭＣのメモリゲート電極ＭＧおよび周辺回路のダミーゲート電極のポリシリコン膜の表面を露出させる。
【０１２５】
次に、図４５に示すように、ウェットエッチングにより、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜）を除去する。ここで、コントロールゲート電極ＣＧのノンドープポリシリコン膜が削れて、メモリゲート電極ＭＧのＰ型ポリシリコン膜は削れにくい特性を利用するため、例えばアンモニア水（NH4OH）やＡＰＭ（アンモニア水（NH4OH）＋過酸化水素水（H2O2）の混合液）などのウェットエッチングにより行う。
【０１２６】
なお、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜）をウェットエッチングにより除去する際、下地の熱酸化膜（ゲート絶縁膜ＧＩ）はウェットエッチングの高い選択性によりエッチングされずに残る。
【０１２７】
次に、図４６に示すように、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜）を除去した後の溝部を埋め込むように、Ｈｉｇｈ−ｋ膜ＨＫ（例えば、酸化ハフニウム（HfO2）、酸化ジルコニウム（ZrO2）、酸化アルミニウム（Al2O3）など）を例えばＡＬＤ法により半導体基板ＳＢ上に１ｎｍ−３ｎｍ程度の膜厚で成膜する。また、Ｈｉｇｈ−ｋ膜ＨＫの直上には、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル層（金属膜ＭＦ１）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。
【０１２８】
この際、ＣＭＰ研磨工程で使用される過酸化水素水（H2O2）により、メモリゲート電極ＭＧ（ポリシリコン膜ＰＳ）およびコントロールゲート電極ＣＧ（アルミニウム膜）のそれぞれの上部が酸化されるため、メモリゲート電極ＭＧ（ポリシリコン膜ＰＳ）の上部には薄いシリコン酸化層（SiO2）（図示せず）が形成され、コントロールゲート電極ＣＧ（アルミニウム膜）の上部には薄いアルミニウム酸化層（Al2O3）（図示せず）が形成される。なお、ＣＭＰ研磨工程の条件にもよるが、この薄いアルミニウム酸化層（Al2O3）の厚みは５ｎｍ程度である。
【０１２９】
次に、図４７に示すように、例えば低温酸化やプラズマ酸化により、半導体基板ＳＢ表面を酸化する。この時、メモリゲート電極ＭＧの表面（上部）にはシリコン酸化膜（SiO2）ＭＧＯが形成され、コントロールゲート電極ＣＧの表面（上部）にはアルミニウム酸化膜（Al2O3）ＣＧＯが形成される。このアルミニウム酸化膜（Al2O3）ＣＧＯの膜厚は５ｎｍ−２０ｎｍ程度である。コントロールゲート電極ＣＧ部の膜厚の目安は、下層から上層に向かって順に、Ｈｉｇｈ−ｋ膜ＨＫ及びＶｔｈ制御メタル膜ＶＭ：メタル層（Al）：アルミニウム酸化膜（Al2O3）ＣＧＯ＝５ｎｍ−１５ｎｍ：４０ｎｍ−５０ｎｍ：５ｎｍ−２０ｎｍとするのが好適である。
【０１３０】
この表面酸化処理（低温酸化やプラズマ酸化）により、半導体装置の良品歩留まりの向上が期待できる。例えば、上記したメタルゲート電極を形成する際に半導体基板ＳＢ表面に発生し得る不良（例えばショート）の原因となるメタルの残渣（例えばＣＭＰ残り）を酸化させ、導電性を失わせることで、未然に不良の発生を防ぐことができる。
【０１３１】
次に、図４８に示すように、エッチングにより、メモリゲート電極ＭＧ上のシリコン酸化膜（SiO2）ＭＧＯを除去してメモリゲート電極ＭＧのＰ型ポリシリコン膜を露出させる。エッチングは、ウェットエッチング（例えば希釈HF）または等方性ドライエッチング（例えばCF4ガスやSF6ガスによるエッチング）を用いてメモリゲート電極ＭＧ上のシリコン酸化膜ＭＧＯを除去する。この際、コントロールゲート電極ＣＧの表面はアルミウム酸化膜（Al2O3）ＣＧＯにより保護されている。また、P-TEOS酸化膜またはO3-TEOS酸化膜層間膜からなる層間絶縁膜ＩＬはエッチングによりリセスし、ＣＥＳＬ膜であるシリコン窒化膜ＣＥとの間に段差が形成される。
【０１３２】
次に、図４９に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜をエッチングにより除去する。このエッチングは、Ｐ型ポリシリコンをエッチングするため、ウェットエッチングではなく等方性ドライエッチング（例えばCl2ガスやHBrガスによるエッチング）を用いる。この時、コントロールゲート電極ＣＧの表面はアルミニウム酸化膜（Al2O3）ＣＧＯにより保護されている。
【０１３３】
次に、図５０に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜を除去した後の溝部を埋め込むように、ＯＮＯ膜ＯＮ（またはＡＨＡ膜）の直上に、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル層（金属膜ＭＦ２）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。この時、上記で説明した（図４８で説明した工程で形成された）層間絶縁膜ＩＬとシリコン窒化膜ＣＥ（ＣＥＳＬ膜）との間の段差はＣＭＰ研磨で平坦化される。
【０１３４】
次に、図５１に示すように、半導体基板ＳＢ上に例えばＣＶＤ法によりP-TEOS酸化膜またはO3-TEOS酸化膜層間膜からなる層間絶縁膜ＩＬを形成する。続いて、フォトリソグラフィとドライエッチングによって、コンタクトホールを形成する。コンタクトホール内に、接続用の導電体部として、例えばＣＶＤ法とＣＭＰ研磨によってタングステン（W）などからなる導電性のコンタクトプラグ（ビア）ＣＰを形成する。その後、フォトリソグラフィとドライエッチングまたは配線ダマシン技術によって、図３Ａ−図３Ｃに示すような配線ＭＷ（W配線やAl配線、Cu配線）を形成する。
【０１３５】
以上説明した製造方法により、本実施例の半導体装置（SG-MONOS）のメモリセル構造が完成する。
【実施例４】
【０１３６】
＜本実施例の半導体装置の製造方法について＞
図５２から図６７を参照して、実施例４の半導体装置の製造方法について説明する。実施例３ではコントロールゲート電極ＣＧの表面に低温酸化やプラズマ酸化により保護膜となるアルミニウム酸化膜（Al2O3）ＣＧＯを形成しているのに対し、本実施例では実施例２と同様に、ウェットエッチングによりコントロールゲート電極ＣＧ上部に窪み（リセス）を形成し、この窪み（リセス）にシリコン酸化膜ＯＸ３を埋め込むことで、コントロールゲート電極ＣＧ上部の保護膜としている。
【０１３７】
なお、図５２から図６１については、実施例３の図３６から図４５と同様であるため、重複する説明を省略し、以下では図６２以降について説明する。
【０１３８】
図６２に示すように、コントロールゲート電極ＣＧのポリシリコン膜（ノンドープポリシリコン膜）を除去した後、その溝部を埋め込むように、Ｈｉｇｈ−ｋ膜ＨＫ（例えば、酸化ハフニウム（HfO2）、酸化ジルコニウム（ZrO2）、酸化アルミニウム（Al2O3）など）を例えばＡＬＤ法により半導体基板ＳＢ上に１ｎｍ−３ｎｍ程度の膜厚で成膜する。また、Ｈｉｇｈ−ｋ膜ＨＫの直上には、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、タングステン（W）などのメタル層（金属膜ＭＦ３）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。
【０１３９】
次に、図６３に示すように、例えばＡＰＭ（アンモニア水（NH4OH）＋過酸化水素水（H2O2）の混合液）などによるウェットエッチングで、コントロールゲート電極ＣＧの埋め込みタングステン（W）を部分的にエッチングして、コントロールゲート電極ＣＧ上部に５ｎｍ−２０ｎｍ程度の窪み（リセス）を形成する。
【０１４０】
このウェットエッチングにより、半導体装置の良品歩留まりの向上が期待できる。例えば、上記したメタルゲート電極を形成する際に半導体基板ＳＢ表面に発生し得る不良（例えばショート）の原因となるメタルの残渣（例えばＣＭＰ残り）を酸化させ、導電性を失わせることで、未然に不良の発生を防ぐことができる。
【０１４１】
次に、図６４に示すように、ＣＶＤ法によりシリコン酸化膜（例えばP-TEOS酸化膜あるいはO3-TEOS酸化膜）を半導体基板ＳＢ上に成膜した後、ＣＭＰ研磨により、上記のコントロールゲート電極ＣＧ上部の窪み（リセス）にシリコン酸化膜ＯＸ３を埋め込み、コントロールゲート電極ＣＧ上部をシリコン酸化膜ＯＸ３で覆う。この際、上記のウェットエッチングで除去されたメタル残渣（例えばＣＭＰ残り）の跡に形成される窪みもシリコン酸化膜ＯＸ３で埋められ平坦化される。
【０１４２】
次に、図６５に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜をエッチングにより除去する。このエッチングは、Ｐ型ポリシリコンをエッチングするため、ウェットエッチングではなく等方性ドライエッチング（例えばCl2ガスやHBrガスによるエッチング）を用いる。この時、コントロールゲート電極ＣＧの表面はシリコン酸化膜ＯＸ３（例えばP-TEOS酸化膜あるいはO3-TEOS酸化膜）により保護されている。
【０１４３】
次に、図６６に示すように、メモリゲート電極ＭＧのＰ型ポリシリコン膜を除去した後の溝部を埋め込むように、ＯＮＯ膜ＯＮ（またはＡＨＡ膜）の直上に、Ｖｔｈ制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル層（金属膜ＭＦ２）を上記溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、メモリセルＭＣにメタル層を残し、メタルゲート電極が形成される。
【０１４４】
次に、図６７に示すように、半導体基板ＳＢ上に例えばＣＶＤ法によりP-TEOS酸化膜またはO3-TEOS酸化膜層間膜からなる層間絶縁膜ＩＬを形成する。続いて、フォトリソグラフィとドライエッチングによって、コンタクトホールを形成する。コンタクトホール内に、接続用の導電体部として、例えばＣＶＤ法とＣＭＰ研磨によってタングステン（W）などからなる導電性のコンタクトプラグ（ビア）ＣＰを形成する。その後、フォトリソグラフィとドライエッチングまたは配線ダマシン技術によって、図３Ａ−図３Ｃに示すような配線ＭＷ（W配線やAl配線、Cu配線）を形成する。
【０１４５】
以上説明した製造方法により、本実施例の半導体装置（SG-MONOS）のメモリセル構造が完成する。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４７】
なお、本願は以下の付記１から２０に記載する特徴も有している。
【０１４８】
［付記１］
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に、電荷蓄積部を有する第１ゲート絶縁膜を介して、第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極との間に絶縁膜を介し、かつ、前記半導体基板の主面との間に、第２ゲート絶縁膜を介するように、第２ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板の主面に層間絶縁膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記第１ゲート電極および前記第２ゲート電極を露出させる工程、
（ｅ）前記第２ゲート電極を除去し、第１の溝部を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１の溝部内に、第３ゲート絶縁膜を介して、第３ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第３ゲート電極の上方に窪みを形成する工程、
（ｈ）前記（ｇ）工程の後、前記窪みを埋め込むように、前記第３ゲート電極の上面に保護膜を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第１ゲート電極を除去し、第２の溝部を形成する工程、
（ｊ）前記（ｉ）工程の後、前記第２の溝部内に、前記第１ゲート絶縁膜を介して、第４ゲート電極を形成する工程。
【０１４９】
［付記２］
付記１に記載の半導体装置の製造方法であって、
前記第１ゲート電極は、Ｐ型不純物を含むドープポリシリコンからなるドープポリシリコン電極であり、
前記第２ゲート電極は、ノンドープポリシリコンからなるノンドープポリシリコン電極である半導体装置の製造方法。
【０１５０】
［付記３］
付記２に記載の半導体装置の製造方法であって、
前記（ｅ）工程において、アンモニア水またはアンモニア水と過酸化水素水の混合液により、前記第２ゲート電極を選択的に除去する半導体装置の製造方法。
【０１５１】
［付記４］
付記２に記載の半導体装置の製造方法であって、
前記（ｉ）工程において、塩素ガスまたは臭化水素ガスを含むエッチングガスを用いるドライエッチングにより、前記第１ゲート電極を選択的に除去する半導体装置の製造方法。
【０１５２】
［付記５］
付記１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜は、高誘電率膜を含むＨｉｇｈ−ｋ絶縁膜であり、
前記第３ゲート電極は、タングステンからなるメタルゲート電極であり、
前記（ｈ）工程において形成される保護膜は、シリコン酸化膜である半導体装置の製造方法。
【０１５３】
［付記６］
付記５に記載の半導体装置の製造方法であって、
前記（ｇ）工程において、アンモニア水と過酸化水素水の混合液により、前記第３ゲート電極の上部を選択的にエッチングする半導体装置の製造方法。
【０１５４】
［付記７］
付記１に記載の半導体装置の製造方法であって、
前記（ｇ）工程において形成される窪みの深さは、５ｎｍ以上２０ｎｍ以下である半導体装置の製造方法。
【０１５５】
［付記８］
付記１に記載の半導体装置の製造方法であって、
前記第１ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜からなるＯＮＯ膜であり、
前記第４ゲート電極は、アルミニウムからなるメタルゲート電極である半導体装置の製造方法。
【０１５６】
［付記９］
付記１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜と前記第３ゲート電極の間、および前記第１ゲート絶縁膜と前記第４ゲート電極の間にＶｔｈ制御メタル膜となる窒化チタン膜を形成する半導体装置の製造方法。
【０１５７】
［付記１０］
付記１に記載の半導体装置の製造方法であって、
前記半導体基板の主面に、前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って延在する突起半導体層を有し、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第４ゲート電極のそれぞれは、前記突起半導体層の上面に形成される半導体装置の製造方法。
【０１５８】
［付記１１］
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に、第１ゲート絶縁膜を介して、第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極との間に電荷蓄積部を有する第２ゲート絶縁膜を介し、かつ、前記半導体基板の主面との間に、前記第２ゲート絶縁膜を介するように、第２ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板の主面に層間絶縁膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記第１ゲート電極および前記第２ゲート電極を露出させる工程、
（ｅ）前記第１ゲート電極を除去し、第１の溝部を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１の溝部内に、第３ゲート絶縁膜を介して、第３ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第３ゲート電極の上方に窪みを形成する工程、
（ｈ）前記（ｇ）工程の後、前記窪みを埋め込むように、前記第３ゲート電極の上面に保護膜を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第２ゲート電極を除去し、第２の溝部を形成する工程、
（ｊ）前記（ｉ）工程の後、前記第２の溝部内に、前記第２ゲート絶縁膜を介して、第４ゲート電極を形成する工程。
【０１５９】
［付記１２］
付記１１に記載の半導体装置の製造方法であって、
前記第１ゲート電極は、ノンドープポリシリコンからなるノンドープポリシリコン電極であり、
前記第２ゲート電極は、Ｐ型不純物を含むドープポリシリコンからなるドープポリシリコン電極である半導体装置の製造方法。
【０１６０】
［付記１３］
付記１２に記載の半導体装置の製造方法であって、
前記（ｅ）工程において、アンモニア水またはアンモニア水と過酸化水素水の混合液により、前記第１ゲート電極を選択的に除去する半導体装置の製造方法。
【０１６１】
［付記１４］
付記１２に記載の半導体装置の製造方法であって、
前記（ｉ）工程において、塩素ガスまたは臭化水素ガスを含むエッチングガスを用いるドライエッチングにより、前記第２ゲート電極を選択的に除去する半導体装置の製造方法。
【０１６２】
［付記１５］
付記１１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜は、高誘電率膜を含むＨｉｇｈ−ｋ絶縁膜であり、
前記第３ゲート電極は、タングステンからなるメタルゲート電極であり、
前記（ｈ）工程において形成される保護膜は、シリコン酸化膜である半導体装置の製造方法。
【０１６３】
［付記１６］
付記１５に記載の半導体装置の製造方法であって、
前記（ｇ）工程において、アンモニア水と過酸化水素水の混合液により、前記第３ゲート電極の上部を選択的にエッチングする半導体装置の製造方法。
【０１６４】
［付記１７］
付記１１に記載の半導体装置の製造方法であって、
前記（ｇ）工程において形成される窪みの深さは、５ｎｍ以上２０ｎｍ以下である半導体装置の製造方法。
【０１６５】
［付記１８］
付記１１に記載の半導体装置の製造方法であって、
前記第２ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜からなるＯＮＯ膜であり、
前記第４ゲート電極は、アルミニウムからなるメタルゲート電極である半導体装置の製造方法。
【０１６６】
［付記１９］
付記１１に記載の半導体装置の製造方法であって、
前記第３ゲート絶縁膜と前記第３ゲート電極の間、および前記第２ゲート絶縁膜と前記第４ゲート電極の間にＶｔｈ制御メタル膜となる窒化チタン膜を形成する半導体装置の製造方法。
【０１６７】
［付記２０］
付記１１に記載の半導体装置の製造方法であって、
前記半導体基板の主面に、前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って延在する突起半導体層を有し、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第４ゲート電極のそれぞれは、前記突起半導体層の上面に形成される半導体装置の製造方法。
【符号の説明】
【０１６８】
ＳＢ…半導体基板
Ｄ１…拡散領域
ＥＸ…エクステンション領域
Ｓ１…金属シリサイド層
ＧＩ…ゲート絶縁膜
ＯＮ…ＯＮＯ膜（Oxide-Nitride-Oxide膜）
ＯＸ１，ＯＸ２，ＯＸ３，ＭＧＯ…シリコン酸化膜
ＮＦ，ＳＮ，ＣＥ…シリコン窒化膜
ＩＬ…層間絶縁膜
ＣＧ…制御ゲート電極（コントロールゲート電極）
ＭＧ…メモリゲート電極
ＳＯ…サイドウォール（サイドウォールスペーサ）
ＨＫ…Ｈｉｇｈ−ｋ膜（高誘電率膜）
ＶＭ…Ｖｔｈ制御メタル膜
ＰＳ…（Ｐ型）ポリシリコン膜
ＭＣ…メモリセル
ＦＩ…フィン
ＥＩ…素子分離膜（領域）
ＣＰ…コンタクトプラグ（ビア）
ＭＤ…ドレイン領域
ＭＳ…ソース領域
ＭＷ…配線
ＭＯ…酸化層（アルミニウム酸化層）
ＣＧＯ…アルミニウム酸化膜
ＨＭ…キャップ絶縁膜
ＮＰ…ノンドープポリシリコン膜
ＭＦ１，ＭＦ２…金属膜（アルミニウム膜）
ＭＦ３…金属膜（タングステン膜）
【図１】
2019186351.tif 000003
【図２】
2019186351.tif 000004
【図３Ａ】
2019186351.tif 000005
【図３Ｂ】
2019186351.tif 000006
【図３Ｃ】
2019186351.tif 000007
【図４】
2019186351.tif 000008
【図５】
2019186351.tif 000009
【図６】
2019186351.tif 000010
【図７】
2019186351.tif 000011
【図８】
2019186351.tif 000012
【図９】
2019186351.tif 000013
【図１０】
2019186351.tif 000014
【図１１】
2019186351.tif 000015
【図１２】
2019186351.tif 000016
【図１３】
2019186351.tif 000017
【図１４】
2019186351.tif 000018
【図１５】
2019186351.tif 000019
【図１６】
2019186351.tif 000020
【図１７】
2019186351.tif 000021
【図１８】
2019186351.tif 000022
【図１９】
2019186351.tif 000023
【図２０】
2019186351.tif 000024
【図２１】
2019186351.tif 000025
【図２２】
2019186351.tif 000026
【図２３】
2019186351.tif 000027
【図２４】
2019186351.tif 000028
【図２５】
2019186351.tif 000029
【図２６】
2019186351.tif 000030
【図２７】
2019186351.tif 000031
【図２８】
2019186351.tif 000032
【図２９】
2019186351.tif 000033
【図３０】
2019186351.tif 000034
【図３１】
2019186351.tif 000035
【図３２】
2019186351.tif 000036
【図３３】
2019186351.tif 000037
【図３４】
2019186351.tif 000038
【図３５】
2019186351.tif 000039
【図３６】
2019186351.tif 000040
【図３７】
2019186351.tif 000041
【図３８】
2019186351.tif 000042
【図３９】
2019186351.tif 000043
【図４０】
2019186351.tif 000044
【図４１】
2019186351.tif 000045
【図４２】
2019186351.tif 000046
【図４３】
2019186351.tif 000047
【図４４】
2019186351.tif 000048
【図４５】
2019186351.tif 000049
【図４６】
2019186351.tif 000050
【図４７】
2019186351.tif 000051
【図４８】
2019186351.tif 000052
【図４９】
2019186351.tif 000053
【図５０】
2019186351.tif 000054
【図５１】
2019186351.tif 000055
【図５２】
2019186351.tif 000056
【図５３】
2019186351.tif 000057
【図５４】
2019186351.tif 000058
【図５５】
2019186351.tif 000059
【図５６】
2019186351.tif 000060
【図５７】
2019186351.tif 000061
【図５８】
2019186351.tif 000062
【図５９】
2019186351.tif 000063
【図６０】
2019186351.tif 000064
【図６１】
2019186351.tif 000065
【図６２】
2019186351.tif 000066
【図６３】
2019186351.tif 000067
【図６４】
2019186351.tif 000068
【図６５】
2019186351.tif 000069
【図６６】
2019186351.tif 000070
【図６７】
2019186351.tif 000071