(57)【要約】【課題】  情報格納素子に格納されたデータを正確に読み出すことができるメモリ装置を提供する。【解決手段】本発明の一実施形態によるメモリ装置は、スイッチ素子、及び上記スイッチ素子と連結され、相変化物質を有する情報格納素子を備えたメモリセルを複数含むメモリセルアレイと、上記メモリセルから第１読み出し電圧を検出し、上記メモリセルに第１書き込み電流を入力した後、上記メモリセルから第２読み出し電圧を検出し、上記第１読み出し電圧と上記第２読み出し電圧とを比較して、上記メモリセルの状態を判断するメモリコントローラと、を含む。【選択図】      図４
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【特許請求の範囲】
【請求項１】
スイッチ素子、及び前記スイッチ素子と連結され、相変化物質を有する情報格納素子を備えたメモリセルを複数含むメモリセルアレイと、
前記メモリセルから第１読み出し電圧を検出し、前記メモリセルに第１書き込み電流を入力した後、前記メモリセルから第２読み出し電圧を検出し、前記第１読み出し電圧と前記第２読み出し電圧とを比較して、前記メモリセルの状態を判断するメモリコントローラと、を含むメモリ装置。
【請求項２】
前記メモリコントローラは、前記第１読み出し電圧と前記第２読み出し電圧との差を所定の基準値と比較して、前記メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断する、請求項１に記載のメモリ装置。
【請求項３】
前記基準値の大きさは、前記セット状態と前記リセット状態のそれぞれにおいて前記情報格納素子が有する抵抗特性によって決定される、請求項２に記載のメモリ装置。
【請求項４】
前記メモリコントローラは、前記第１読み出し電圧と前記第２読み出し電圧との差が前記基準値より小さいと、前記メモリセルの状態をリセット状態であると判断する、請求項２に記載のメモリ装置。
【請求項５】
前記メモリコントローラは、前記第１読み出し電圧と前記第２読み出し電圧との差が前記基準値以上であると、前記メモリセルの状態をセット状態であると判断する、請求項２に記載のメモリ装置。
【請求項６】
前記メモリコントローラは、前記第１読み出し電圧を検出した後、前記メモリセルに前記第１書き込み電流を入力して、前記メモリセルの状態をリセット状態に設定する、請求項１に記載のメモリ装置。
【請求項７】
前記メモリコントローラは、前記メモリセルの状態がセット状態であると判断されると、前記第１書き込み電流と異なる第２書き込み電流を前記メモリセルに入力して、前記メモリセルの状態をセット状態に設定する、請求項１に記載のメモリ装置。
【請求項８】
前記メモリコントローラは、前記第１読み出し電圧に対応する電荷を充電する第１キャパシタ、前記第２読み出し電圧に対応する電荷を充電する第２キャパシタ、及び前記第１キャパシタの電圧に所定のオフセット値を加算して、前記第２読み出し電圧と比較する比較器を含む、請求項１に記載のメモリ装置。
【請求項９】
前記スイッチ素子は、オボニック閾値スイッチ（ＯＴＳ）素子を含む、請求項１に記載のメモリ装置。
【請求項１０】
スイッチ素子、及び前記スイッチ素子と連結され、相変化物質を有する情報格納素子を備えたメモリセルを複数含むメモリセルアレイと、
前記メモリセルに読み出し電流を入力して、第１読み出し電圧及び第２読み出し電圧を順次に検出し、前記第１読み出し電圧と前記第２読み出し電圧とを比較して、前記メモリセルの状態を判断するメモリコントローラと、を含むメモリ装置。
【請求項１１】
前記メモリコントローラは、前記第１読み出し電圧に所定のオフセット電圧を加算し、前記第２読み出し電圧と比較して、前記メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断する、請求項１０に記載のメモリ装置。
【請求項１２】
前記オフセット電圧の大きさは、前記メモリセルのリードディスターブ特性によって決定される、請求項１１に記載のメモリ装置。
【請求項１３】
前記メモリコントローラは、前記第１読み出し電圧と前記オフセット電圧の合計が前記第２読み出し電圧より小さいと、前記メモリセルの状態を前記セット状態であると判断する、請求項１１に記載のメモリ装置。
【請求項１４】
前記メモリコントローラは、前記第１読み出し電圧と前記オフセット電圧の合計が前記第２読み出し電圧より大きいと、前記メモリセルの状態を前記リセット状態であると判断する、請求項１１に記載のメモリ装置。
【請求項１５】
前記メモリコントローラは、前記第２読み出し電圧を検出した後、前記メモリセルをセット状態に設定する書き込み電流を、セット状態であると判断された前記メモリセルに入力する、請求項１０に記載のメモリ装置。
【請求項１６】
前記読み出し電流は、前記メモリセル内で前記スイッチ素子から前記情報格納素子へ流れる、請求項１０に記載のメモリ装置。
【請求項１７】
スイッチ素子、及び前記スイッチ素子と連結され、相変化物質を有する情報格納素子を含むメモリセルと、
前記メモリセルから第１読み出し電圧及び第２読み出し電圧を順次に検出し、前記第１読み出し電圧と前記第２読み出し電圧とを比較して、前記メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断するメモリコントローラと、を含み、
前記メモリコントローラは、前記メモリセルの状態が前記セット状態であると判断されると、前記メモリセルの状態を前記セット状態に設定するセット書き込み電流を前記メモリセルに入力する、メモリ装置。
【請求項１８】
前記メモリコントローラは、前記メモリセルから第１読み出し電圧を検出すると、前記メモリセルを前記リセット状態に設定するリセット書き込み電流を前記メモリセルに入力した後、前記第２読み出し電圧を検出する、請求項１７に記載のメモリ装置。
【請求項１９】
前記メモリコントローラは、前記第１読み出し電圧と前記第２読み出し電圧との差が所定の基準値以上であると、前記メモリセルの状態をセット状態であると判断し、前記第１読み出し電圧と前記第２読み出し電圧との差が前記基準値より小さいと、前記メモリセルの状態をリセット状態であると判断する、請求項１７に記載のメモリ装置。
【請求項２０】
前記基準値は、前記セット状態と前記リセット状態のそれぞれにおいて前記情報格納素子が有する抵抗特性、及び前記メモリセルのリードディスターブ特性のうちの少なくとも一方によって決定される、請求項１９に記載のメモリ装置。
【請求項２１】
複数のメモリセルのそれぞれから第１読み出し電圧を読み出す段階と、
前記複数のメモリセルのそれぞれから第２読み出し電圧を読み出す段階と、
前記第１読み出し電圧と前記第２読み出し電圧とを比較して、前記複数のメモリセルのそれぞれの状態をセット状態とリセット状態のいずれの一つであるかを判断する段階と、
前記複数のメモリセルのうち、セット状態であると判断されたメモリセルに、前記メモリセルの状態をセット状態に設定するセット書き込み電流を入力する段階と、を含むメモリ装置の動作方法。
【請求項２２】
前記複数のメモリセルのうち、前記第１読み出し電圧と前記第２読み出し電圧との差が所定の基準値以上である第１メモリセルの状態を前記セット状態であると判断し、前記第１読み出し電圧と前記第２読み出し電圧との差が前記基準値より小さい第２メモリセルの状態を前記リセット状態であると判断する、請求項２１に記載のメモリ装置の動作方法。
【請求項２３】
前記複数のメモリセルのそれぞれから前記第２読み出し電圧を読み出す前に、前記複数のメモリセルをリセット状態に設定するリセット書き込み電流を前記複数のメモリセルに入力する段階をさらに含む、請求項２１に記載のメモリ装置の動作方法。
【請求項２４】
前記第１書き込み電流は、前記情報格納素子を非晶質相に相変化させる、請求項１に記載のメモリ装置。
【請求項２５】
前記第２書き込み電流は、前記情報格納素子を結晶質相に相変化させる、請求項７に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置及びその動作方法に関するものである。
【背景技術】
【０００２】
低い電力を消費すると共に高い集積度を有するメモリ装置に対する要求が増えるにつれて、様々な種類の次世代メモリ装置に対する研究が活発に進められている。最近、相変化特性を有する情報格納素子の抵抗を調節してデータを格納及び削除することができるメモリ装置が次世代メモリ装置として活発に研究されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする課題の一つは、メモリセルが相変化特性を有する情報格納素子を含むメモリ装置であって、情報格納素子に格納されたデータを正確に読み出すことができるメモリ装置を提供することである。
【課題を解決するための手段】
【０００４】
本発明の一実施形態によるメモリ装置は、スイッチ素子、及び上記スイッチ素子と連結され、相変化物質を有する情報格納素子を備えたメモリセルを複数含むメモリセルアレイと、上記メモリセルから第１読み出し電圧を検出し、上記メモリセルに第１書き込み電流を入力した後、上記メモリセルから第２読み出し電圧を検出し、上記第１読み出し電圧と上記第２読み出し電圧とを比較して、上記メモリセルの状態を判断するメモリコントローラと、を含む。
【０００５】
本発明の一実施形態によるメモリ装置は、スイッチ素子、及び上記スイッチ素子と連結され、相変化物質を有する情報格納素子を備えたメモリセルを複数含むメモリセルアレイと、上記メモリセルに読み出し電流を入力して、第１読み出し電圧及び第２読み出し電圧を順次に検出し、上記第１読み出し電圧と上記第２読み出し電圧とを比較して、上記メモリセルの状態を判断するメモリコントローラと、を含む。
【０００６】
本発明の一実施形態によるメモリ装置は、スイッチ素子、及び上記スイッチ素子と連結され、相変化物質を有する情報格納素子を含むメモリセルと、上記メモリセルから第１読み出し電圧及び第２読み出し電圧を順次に検出し、上記第１読み出し電圧と上記第２読み出し電圧とを比較して、上記メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断するメモリコントローラと、を含み、上記メモリコントローラは、上記メモリセルの状態が上記セット状態であると判断されると、上記メモリセルの状態を上記セット状態に設定するセット書き込み電流を上記メモリセルに入力する。
【０００７】
本発明の一実施形態によるメモリ装置の動作方法は、複数のメモリセルのそれぞれから第１読み出し電圧を読み出す段階と、上記複数のメモリセルのそれぞれから第２読み出し電圧を読み出す段階と、上記第１読み出し電圧と上記第２読み出し電圧とを比較して、上記複数のメモリセルのそれぞれの状態をセット状態とリセット状態のいずれの一つであるかを判断する段階と、上記複数のメモリセルのうち、セット状態であると判断されたメモリセルに、上記メモリセルの状態をセット状態に設定するセット書き込み電流を入力する段階と、を含む。
【発明の効果】
【０００８】
本発明の一実施形態によれば、読み出し動作によりメモリセルで発生することができる抵抗変化を考慮して、データを読み出したいメモリセルから読み出し電圧を複数回検出し、これらを互いに比較してメモリセルに格納されたデータを判断することができる。したがって、読み出し動作中にメモリセルの情報格納素子の抵抗が変化してメモリセルのセンシングマージンが減少する問題を解決することができ、メモリ装置の動作特性を改善することができる。
【０００９】
本発明の多様で有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解されることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態によるメモリ装置を簡単に示したブロック図である。
【図２】本発明の一実施形態によるメモリ装置に含まれるメモリセルアレイを示した図である。
【図３】本発明の一実施形態によるメモリ装置に含まれるメモリセルの構造を簡単に示した図である。
【図４】本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図５】（ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図６】本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。
【図７】（ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図８】（ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図９】（ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図１０】（ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図１１】本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。
【図１２】（ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図１３】（ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【図１４】本発明の一実施形態において、メモリセルに格納されたデータを読み出す回路を説明するために提供される図である。
【図１５】本発明の一実施形態において、メモリセルに格納されたデータを読み出す回路を説明するために提供される図である。
【図１６】本発明の一実施形態において、メモリセルに格納されたデータを読み出す回路を説明するために提供される図である。
【図１７】（ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するためのタイミングダイアグラムである。
【図１８】本発明の一実施形態によるメモリ装置を含む電子機器を簡単に示したブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照して、本発明の好ましい実施形態を下記の通り説明する。
【００１２】
図１は、本発明の一実施形態によるメモリ装置を簡単に示したブロック図である。図２は、本発明の一実施形態によるメモリ装置に含まれるメモリセルアレイを簡単に示した図である。
【００１３】
先ず、図１を参照すると、本発明の一実施形態によるメモリ装置１０は、メモリコントローラ２０と、メモリセルアレイ３０と、を含むことができる。メモリコントローラ２０は、コントロールロジック２１、ロードライバ２２、及びコラムドライバ２３などを含むことができる。メモリセルアレイ３０は、複数のメモリセルＭＣを含むことができる。
【００１４】
一実施形態において、ロードライバ２２は、ワードラインＷＬを介してメモリセルＭＣと連結されることができ、コラムドライバ２３は、ビットラインＢＬを介してメモリセルＭＣと連結されることができる。一実施形態において、ロードライバ２２は、データを記録するか又はデータを読み出すメモリセルＭＣを選択するためのアドレスデコーダ回路を含むことができ、コラムドライバ２３は、メモリセルＭＣにデータを記録するか又はメモリセルＭＣからデータを読み出す、読み出し／書き込み回路を含むことができる。ロードライバ２２とコラムドライバ２３の動作は、コントロールロジック２１により制御されることができる。
【００１５】
図２を参照すると、本発明の一実施形態によるメモリセルアレイ３０は、複数のメモリセルＭＣを含むことができる。メモリセルＭＣのそれぞれは、複数のワードラインＷＬ及び複数のビットラインＢＬが交差する地点に設けられることができる。すなわち、メモリセルＭＣのそれぞれは、一つのワードラインＷＬと一つのビットラインＢＬに連結されることができる。
【００１６】
メモリセルＭＣのそれぞれは、スイッチ素子ＳＷと情報格納素子ＶＲとを含むことができる。一実施形態において、スイッチ素子ＳＷは、ＰＮ接合ダイオード、ショットキーダイオード、及びオボニック閾値スイッチ（ＯＴＳ）のうち、少なくとも一つを含むことができる。一方、一実施形態において、情報格納素子ＶＲは、カルコゲナイド（Ｃｈａｌｃｏｇｅｎｉｄｅ）物質及び超格子（Ｓｕｐｅｒ−ｌａｔｔｉｃｅ）のいずれか一つを有する相変化物質から形成されることができる。すなわち、情報格納素子ＶＲは、加熱時間及び温度などによって非晶質相と結晶質相に相変化が可能な相変化物質を含むことができる。
【００１７】
メモリコントローラ２０は、複数のワードラインＷＬと複数のビットラインＢＬを介して、複数のメモリセルＭＣのそれぞれに含まれる情報格納素子ＶＲの相変化物質を非晶質相又は結晶質相に相変化させることで、データを記録するか又は消去することができる。一実施形態において、メモリコントローラ２０は、メモリセルＭＣに含まれる情報格納素子ＶＲの相変化物質を非晶質相に相変化させることで、情報格納素子ＶＲの抵抗を増加させ、データを記録することができる。それに対して、メモリコントローラ２０は、メモリセルＭＣに含まれる情報格納素子ＶＲの相変化物質を結晶質相に相変化させることで、情報格納素子ＶＲの抵抗を減少させ、データを消去することができる。
【００１８】
図３は、本発明の一実施形態によるメモリ装置に含まれるメモリセルの構造を簡単に示した図である。
【００１９】
図３を参照すると、本発明の一実施形態によるメモリ装置に含まれるメモリセル１００は、第１ワードライン１０１とビットライン１０３との間に設けられる第１メモリ領域ＭＣ１、及び第２ワードライン１０２とビットライン１０３との間に設けられる第２メモリ領域ＭＣ２を含むことができる。第１メモリ領域ＭＣ１と第２メモリ領域ＭＣ２は、それぞれ独立されたメモリセルとして動作することができる。
【００２０】
第１メモリ領域ＭＣ１は、第１加熱電極１１０、第１情報格納素子１２０、及び第１スイッチ素子１３０などを含むことができる。第１スイッチ素子１３０は、第１スイッチ電極１３１、第２スイッチ電極１３２、及びその間に配置される第１選択層１３３などを含むことができる。一実施形態において、第１選択層１３３は、オボニック閾値スイッチ（Ｏｖｏｎｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈ、ＯＴＳ）物質を含むことができる。第１スイッチ電極１３１と第２スイッチ電極１３２との間に閾電圧より大きい電圧が印加されると、第１選択層１３３を介して電流が流れることができる。
【００２１】
第１情報格納素子１２０は、相変化物質を含むことができ、一実施形態において、カルコゲナイド物質を含むことができる。一例として、第１情報格納素子１２０は、Ｇｅ−Ｓｂ−Ｔｅ（ＧＳＴ）を含むことができ、第１情報格納素子１２０に含まれる元素の種類及びその化学的組成比に応じて第１情報格納素子１２０の結晶化温度、溶融点、結晶化エネルギーによる相変化速度などが決定されることができる。
【００２２】
第２メモリ領域ＭＣ２は、第１メモリ領域ＭＣ１と類似した構造を有することができる。図３を参照すると、第２メモリ領域ＭＣ２は、第２加熱電極１４０、第２情報格納素子１５０、及び第２スイッチ素子１６０などを含むことができる。第２加熱電極１４０、第２情報格納素子１５０、及び第２スイッチ素子１６０のそれぞれの構造及び特徴は、第１加熱電極１１０、第１情報格納素子１２０、及び第１スイッチ素子１３０と類似することができる。以下、第１メモリ領域ＭＣ１を例示として参照し、データを記録及び消去する方法を説明する。
【００２３】
第１ワードライン１０１とビットライン１０３を介して電圧が供給されると、第１加熱電極１１０と第１情報格納素子１２０との間の界面で上記電圧によるジュール熱（Ｊｏｕｌｅ  Ｈｅａｔ）が発生することがある。上記ジュール熱により第１情報格納素子１２０を構成する相変化物質が非晶質相から結晶質相に変わるか、又は結晶質相から非晶質相に変わることができる。第１情報格納素子１２０は非晶質相で高い抵抗を有することができ、結晶質相で低い抵抗を有することができる。一実施形態において、第１情報格納素子１２０の抵抗値に応じてデータ‘０’又は‘１’を定義することができる。
【００２４】
第１メモリ領域ＭＣ１にデータを記録するために、第１ワードライン１０１とビットライン１０３を介してプログラム電圧を供給することができる。上記プログラム電圧は、第１スイッチ素子１３０に含まれるオボニック閾値スイッチ物質の閾電圧より大きい。よって、第１スイッチ素子１３０を介して電流が流れることができる。上記プログラム電圧により第１情報格納素子１２０に含まれる相変化物質は非晶質相から結晶質相に変わることができ、これにより、第１メモリ領域にデータを記録することができる。一実施形態において、第１情報格納素子１２０に含まれる相変化物質が結晶質相を有する場合を、セット（Ｓｅｔ）状態と定義することができる。
【００２５】
一方、第１メモリ領域ＭＣ１に記録されたデータを消去するために、第１情報格納素子１２０に含まれる相変化物質を結晶質相から非晶質相に戻すことができる。一例として、第１ワードライン１０１とビットライン１０３を介して所定の消去電圧を供給することができる。上記消去電圧により第１情報格納素子１２０に含まれる相変化物質が結晶質相から非晶質相に変わることができる。一例として、上記消去電圧の最大値は、上記プログラム電圧の最大値より大きいことがあり、上記消去電圧が供給される時間は、上記プログラム電圧が供給される時間よりも短いことがある。
【００２６】
上述したように、情報格納素子１２０、１５０に含まれる相変化物質の状態に応じて情報格納素子１２０、１５０の抵抗値が変わることができ、メモリコントローラは、情報格納素子１２０、１５０の抵抗からデータ‘０’と‘１’を区分することができる。したがって、情報格納素子１２０、１５０に含まれる相変化物質の状態に応じて示される情報格納素子１２０、１５０の抵抗差が大きいほど、メモリコントローラがデータを正確に記録するか又は読み出すことができる。
【００２７】
図４及び図５は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【００２８】
本発明の一実施形態によるメモリ装置は、メモリコントローラ２２０がメモリセル２１０に供給する電源により動作することができる。図４を参照すると、メモリコントローラ２２０は、メモリセル２１０に電流又は電圧などを入力してメモリセル２１０にデータを格納するか又はメモリセル２１０に格納されたデータを読み出すことができる。
【００２９】
メモリセル２１０は、下部電極２１１、加熱電極２１２、情報格納素子２１４、スイッチ素子２１５、及び上部電極２１６などを含むことができる。図４には示されていないが、下部電極２１１と上部電極２１６は、ワードライン又はビットラインなどを介してメモリセル２１０がメモリコントローラ２２０から電流又は電圧を供給されることができる。加熱電極２１２の周辺には絶縁層２１３が設けられることができ、加熱電極２１２と隣接する情報格納素子２１４の一部の領域２１４ａで相変化が発生してメモリセル２１０の抵抗が変わることができる。メモリコントローラ２２０は、情報格納素子２１４で発生する相変化を用いてメモリセル２１０の抵抗を増加又は減少させることで、メモリセル２１０にデータを格納することができる。
【００３０】
一実施形態において、メモリコントローラ２２０は、メモリセル２１０の抵抗値を読み出すために、メモリセル２１０に所定の読み出し（ｒｅａｄ）電流を供給することができる。メモリコントローラ２２０は、上記読み出し電流が入力される間、メモリセル２１０から読み出し（ｒｅａｄ）電圧を測定し、上記読み出し電圧を所定の基準電圧と比較することで、メモリセル２１０に格納されたデータを判断することができる。
【００３１】
図５は、情報格納素子の状態に応じたメモリセルＭＣの電流−電圧特性を示したグラフである。図５（ａ）は、メモリセルＭＣに含まれたスイッチ素子がダイオードとして実現された一実施形態を示したグラフである。一方、図５（ｂ）は、メモリセルＭＣに含まれたスイッチ素子がオボニック閾値スイッチ（ＯＴＳ）素子として実現された一実施形態を示したグラフである。図５（ａ）及び図５（ｂ）を参照して説明する実施形態において、セット（Ｓｅｔ）状態は、情報格納素子が結晶質状態を有する場合に該当することができ、リセット（Ｒｅｓｅｔ）状態は、情報格納素子が非晶質状態を有する場合に該当することができる。
【００３２】
先ず、図５（ａ）を参照すると、スイッチ素子としてダイオードを含むメモリセルＭＣがリセット（Ｒｅｓｅｔ）状態を有する場合、メモリセルＭＣに印加される電圧が情報格納素子の臨界電圧ＶＴＨ＿ＧＳＴより大きいと、スナップバック（ｓｎａｐ  ｂａｃｋ）現象が発生することがある。それに対して、図５（ａ）に示した一実施形態において、メモリセルＭＣがセット（Ｓｅｔ）状態を有する場合には、メモリセルＭＣに印加される電圧の増加によるスナップバック現象が発生しないことがある。
【００３３】
次に、図５（ｂ）を参照すると、スイッチ素子としてオボニック閾値スイッチ（ＯＴＳ）素子を含むメモリセルＭＣがリセット（Ｒｅｓｅｔ）状態を有する場合、メモリセルＭＣに印加される電圧が情報格納素子の臨界電圧ＶＴＨ＿ＧＳＴより大きくなると、スナップバック現象が発生することがある。また、図５（ｂ）に示した一実施形態では、メモリセルＭＣがセット（Ｓｅｔ）状態を有する場合にもスナップバック現象が発生することがある。図５（ｂ）を参照すると、メモリセルＭＣがセット（Ｓｅｔ）状態を有する場合のスナップバック現象は、メモリセルＭＣに印加される電圧がスイッチ素子の臨界電圧ＶＴＨ＿ＯＴＳより大きくなる時点で発生することがある。
【００３４】
したがって、メモリセルＭＣがスイッチ素子としてオボニック閾値スイッチ（ＯＴＳ）素子を含む場合、セット（Ｓｅｔ）状態のメモリセルＭＣからデータを読み出す、読み出し動作でスナップバック現象が発生することがある。読み出し動作で発生するスナップバック現象により、セット（Ｓｅｔ）状態のメモリセルＭＣに含まれた情報格納素子で相変化が発生することがあり、これが情報格納素子の抵抗値の増加をもたらすことができる。すなわち、読み出し動作で発生するスナップバック現象により、セット（Ｓｅｔ）状態のメモリセルＭＣの抵抗値が増加することができ、これがメモリセルＭＣのセンシングマージンの減少につながり、メモリ装置の動作特性を低下させることがある。
【００３５】
図６は、本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。
【００３６】
図６を参照すると、本発明の一実施形態によるメモリ装置の読み出し動作は、メモリコントローラが読み出し動作を行って複数のメモリセルから第１読み出し電圧を取得することにより開始することができる（Ｓ１０）。メモリコントローラは、第１読み出し電圧を、後で取得する第２読み出し電圧と比較するために格納しておくことができる。一実施形態において、メモリコントローラは、第１読み出し電圧をキャパシタなどの素子に格納することができる。
【００３７】
第１読み出し電圧を取得した後、メモリコントローラは、複数のメモリセルに第１書き込み電流を入力することができる（Ｓ１１）。一実施形態において、第１書き込み電流は、複数のメモリセルに含まれる情報格納素子を非晶質相に相変化させる電流であることができる。メモリコントローラは、複数のメモリセル全体に第１書き込み電流を入力することができ、第１書き込み電流により複数のメモリセル全体の情報格納素子が非晶質相を有することができる。すなわち、Ｓ１１の段階が完了した後、複数のメモリセルは、全て高い抵抗値を有することができる。
【００３８】
メモリコントローラは、複数のメモリセルから第２読み出し電圧を取得することができる（Ｓ１２）。メモリコントローラは、複数のメモリセルのそれぞれから取得した第２読み出し電圧を、Ｓ１０の段階で取得した第１読み出し電圧と比較し（Ｓ１３）、複数のメモリセルのそれぞれに対して第１読み出し電圧と第２読み出し電圧との差が基準値以上であるか否かを判断することができる（Ｓ１４）。
【００３９】
Ｓ１４の段階の判断結果に基づいて、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が基準値より小さいメモリセルの状態をリセット（Ｒｅｓｅｔ）状態であると判断することができる（Ｓ１５）。一方、Ｓ１４の段階の判断結果に基づいて、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が基準値以上であるメモリセルの状態をセット（Ｓｅｔ）状態であると判断することができる（Ｓ１６）。
【００４０】
複数のメモリセルの状態は、リセット状態とセット状態のいずれか一つを有することができ、メモリコントローラは、複数のメモリセルから検出した読み出し電圧を所定の基準電圧と比較して、複数のメモリセルのそれぞれの状態を判断することができる。一例として、メモリコントローラは、読み出し電圧が基準電圧より大きいメモリセルの状態をリセット状態であると判断し、読み出し電圧が基準電圧より小さいメモリセルの状態をセット状態であると判断することができる。
【００４１】
本発明の一実施形態による読み出し動作では、第１読み出し電圧と第２読み出し電圧を順次に検出し、第２読み出し電圧を検出する前に第１書き込み電流を複数のメモリセルに入力して、複数のメモリセルの全てをリセット状態に設定することができる。したがって、第１書き込み電流を入力する前からリセット状態を有していたメモリセルの場合は、第１読み出し電圧と第２読み出し電圧が両方とも基準電圧より大きい値として検出されることができる。それに対して、第１書き込み電流を入力する前にセット状態を有していたメモリセルの場合は、第１読み出し電圧は基準電圧より小さい値として検出され、第２読み出し電圧は基準電圧より大きい値として検出されることができる。したがって、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が所定の基準値以上であると、該当するメモリセルをセット状態であると判断し、第１読み出し電圧と第２読み出し電圧との差が所定の基準値より小さいと、該当するメモリセルをリセット状態であると判断することができる。
【００４２】
メモリコントローラは、Ｓ１６の段階でセット状態であると判断されたメモリセルに第２書き込み電流を入力することができる（Ｓ１７）。第２書き込み電流は、第１書き込み電流によりセット状態からリセット状態に変更されたメモリセルを、再びセット状態に戻すために入力されることができる。一方、メモリコントローラは、Ｓ１５の段階及びＳ１６の段階で判断したメモリセルの状態を用いて、メモリセルから読み出したデータを出力することができる（Ｓ１８）。一実施形態において、Ｓ１７の段階とＳ１８の段階は同時に行われるか、又はその実行手順が変わることもできる。
【００４３】
図７乃至図１０は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【００４４】
図７及び図８は、セット状態を有するメモリセルからデータを読み出す、読み出し動作の実施形態を説明するための図である。一方、図９及び図１０は、リセット状態を有するメモリセルからデータを読み出す、読み出し動作の実施形態を説明するための図である。
【００４５】
先ず、図７（ａ）を参照すると、セット状態を有するメモリセルの読み出し電圧分布を示したセット読み出し電圧分布３００と、リセット状態を有するメモリセルの読み出し電圧分布を示したリセット読み出し電圧分布３１０が示されている。セット読み出し電圧分布３００とリセット読み出し電圧分布３１０との間にはセンシングマージンＳＭが存在することができ、センシングマージンＳＭ内に基準電圧ＶＲＥＦが定義されることができる。メモリコントローラの読み出し回路は、各メモリセルから読み出した読み出し電圧を基準電圧ＶＲＥＦと比較することで、各メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断することができる。
【００４６】
図７（ａ）を参照すると、メモリコントローラは、メモリセルから第１読み出し電圧ＶＲＤ１を取得することができる。第１読み出し電圧ＶＲＤ１を取得した後、メモリコントローラは、複数のメモリセルに第１書き込み電流を入力することができる。上述したように、第１書き込み電流は、複数のメモリセルに含まれる情報格納素子を非晶質相に相変化させる電流であることができる。したがって、第１書き込み電流が入力された後、メモリセルの読み出し電圧分布は図７（ｂ）のように示されることができる。
【００４７】
図７（ｂ）を参照すると、第１書き込み電流により複数のメモリセル全体の状態がリセット状態に設定され、リセット読み出し電圧分布３１１だけが示されることができる。したがって、第１読み出し電圧ＶＲＤ１を検出したメモリセルで読み出し動作を再度行う場合、該当するメモリセルで第１読み出し電圧ＶＲＤ１ではなく、第２読み出し電圧ＶＲＤ２が検出されることができる。図７（ｂ）に示した一実施形態において、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差はΔＶ１と定義されることができる。
【００４８】
メモリコントローラは、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差であるΔＶ１を所定の基準値と比較することができる。一実施形態において、上記基準値は、ΔＶ１より小さい値として選択されることができ、よって、メモリコントローラは、該当するメモリセルの状態をセット状態であると判断することができる。メモリコントローラは、第１書き込み電流によるメモリセルの状態の変化を復元するために、セット状態であると判断されたメモリセルに第２書き込み電流を入力することができる。第２書き込み電流が入力された後、メモリセルの読み出し電圧分布は、図７（ｃ）と同様であることができる。
【００４９】
第２書き込み電流は、メモリセルに含まれる情報格納素子を結晶質相に相変化させる電流であることができる。メモリコントローラは、セット状態であると判断されたメモリセルのみに第２書き込み電流を入力することができ、よって、複数のメモリセルの状態を読み出し動作が開始される前と実質的に同一の状態に戻すことができる。
【００５０】
次に、図８（ａ）を参照すると、セット状態を有するメモリセルの読み出し電圧分布を示したセット読み出し電圧分布３２０と、リセット状態を有するメモリセルの読み出し電圧分布を示したリセット読み出し電圧分布３３０が示されている。図８（ａ）に示した一実施形態では、セット読み出し電圧分布３２０とリセット読み出し電圧分布３３０とが互いに重なる領域を有することができる。したがって、特定のメモリセルの読み出し電圧が、セット読み出し電圧分布３２０とリセット読み出し電圧分布３３０とが互いに重なる領域で検出される場合、該当するメモリセルの状態を正確に判断することができない。図８（ａ）に示した一実施形態において、メモリセルから検出した読み出し電圧が第１読み出し電圧ＶＲＤ１である場合、基準電圧ＶＲＥＦよりも第１読み出し電圧ＶＲＤ１が大きいため、該当するメモリセルの状態をリセット状態であると誤って判断してしまい得る。
【００５１】
本発明の一実施形態では、読み出し動作中に書き込み電流を入力し、書き込み電流の入力前後に検出した読み出し電圧を互いに比較することで、上記のような問題を解決することができる。本発明の一実施形態によるメモリ装置では、メモリコントローラが第１読み出し電圧ＶＲＤ１を検出した後、第１書き込み電流を複数のメモリセルに入力することができる。第１書き込み電流は、複数のメモリセルに含まれる情報格納素子を非晶質相に相変化させる電流であることができる。一実施形態において、メモリコントローラは、全てのメモリセルに第１書き込み電流を入力することができる。
【００５２】
第１書き込み電流により全てのメモリセルの状態がリセット状態に設定されるため、第１書き込み電流が入力された後のメモリセルの読み出し電圧分布は、図８（ｂ）のように示されることができる。図８（ｂ）を参照すると、リセット読み出し電圧分布３３１だけが示されることができる。したがって、第１読み出し電圧ＶＲＤ１を検出したメモリセルで読み出し動作を再度行う場合、該当するメモリセルで第１読み出し電圧ＶＲＤ１ではなく、第２読み出し電圧ＶＲＤ２が検出されることができる。図８（ｂ）に示した一実施形態において、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差はΔＶ２と定義されることができる。
【００５３】
図７に示した一実施形態のように、メモリコントローラは、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差であるΔＶ２を所定の基準値と比較することができる。一実施形態において、上記基準値は、ΔＶ２より小さい値として選択されることができ、よって、メモリコントローラは、該当するメモリセルの状態をセット状態であると判断することができる。メモリコントローラは、第１書き込み電流によるメモリセルの状態の変化を復元するために、セット状態であると判断されたメモリセルに第２書き込み電流を入力することができる。第２書き込み電流が入力された後、メモリセルの読み出し電圧分布は、図８（ｃ）と同様であることができる。
【００５４】
第２書き込み電流は、メモリセルに含まれる情報格納素子を結晶質相に相変化させる電流であることができる。メモリコントローラは、セット状態であると判断されたメモリセルのみに第２書き込み電流を入力することができ、よって、複数のメモリセルの状態を読み出し動作が開始される前と実質的に同一の状態に戻すことができる。
【００５５】
次に、図９（ａ）を参照すると、セット状態を有するメモリセルの読み出し電圧分布を示したセット読み出し電圧分布３４０と、リセット状態を有するメモリセルの読み出し電圧分布を示したリセット読み出し電圧分布３５０が示されている。セット読み出し電圧分布３４０とリセット読み出し電圧分布３５０との間には、センシングマージンＳＭが存在することができ、センシングマージンＳＭ内に基準電圧ＶＲＥＦが定義されることができる。メモリコントローラの読み出し回路は、各メモリセルから読み出した読み出し電圧を基準電圧ＶＲＥＦと比較することで、各メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断することができる。
【００５６】
図９（ａ）を参照すると、メモリコントローラは、メモリセルから第１読み出し電圧ＶＲＤ１を取得することができる。第１読み出し電圧ＶＲＤ１を取得した後、メモリコントローラは、複数のメモリセルに第１書き込み電流を入力することができる。第１書き込み電流が入力された後、メモリセルの読み出し電圧分布は、図９（ｂ）のように示されることができる。第１書き込み電流は、複数のメモリセルに含まれる情報格納素子を非晶質相に相変化させる電流であることができる。
【００５７】
図９（ｂ）を参照すると、第１書き込み電流により複数のメモリセル全体の状態がリセット状態に設定され、リセット読み出し電圧分布３５１だけが示されることができる。第１読み出し電圧ＶＲＤ１を検出したメモリセルで読み出し動作を再度行う場合、該当するメモリセルで検出される第２読み出し電圧ＶＲＤ２は、第１読み出し電圧ＶＲＤ１と殆ど差がないことがある。これは、該当するメモリセルが第１読み出し電圧ＶＲＤ１を検出する前に、予めリセット状態に設定された状態であるため、第１書き込み電流による影響を殆ど受けないためである。したがって、メモリコントローラは、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差が基準値より小さいと判断し、該当するメモリセルの状態をリセット状態であると判断することができる。
【００５８】
メモリコントローラは、第１書き込み電流によるメモリセルの状態の変化を復元するために、セット状態であると判断されたメモリセルに第２書き込み電流を入力することができる。第２書き込み電流が入力された後、メモリセルの読み出し電圧分布は、図９（ｃ）と同様であることができる。第２書き込み電流は、メモリセルに含まれる情報格納素子を結晶質相に相変化させる電流であることができる。
【００５９】
次に、図１０（ａ）を参照すると、セット状態を有するメモリセルの読み出し電圧分布を示したセット読み出し電圧分布３６０と、リセット状態を有するメモリセルの読み出し電圧分布を示したリセット読み出し電圧分布３７０が示されている。図１０（ａ）に示した一実施形態では、セット読み出し電圧分布３６０とリセット読み出し電圧分布３７０とが互いに重なる領域を有することができる。したがって、特定のメモリセルの読み出し電圧がセット読み出し電圧分布３６０とリセット読み出し電圧分布３７０とが互いに重なる領域で検出される場合、該当するメモリセルの状態を正確に判断することができない。図１０（ａ）に示した一実施形態において、メモリセルから検出した読み出し電圧が第１読み出し電圧ＶＲＤ１の場合、メモリコントローラは、該当するメモリセルが実際にはリセット状態を有するにもかかわらず、セット状態であると誤って判断してしまい得る。
【００６０】
上記のような問題を解決するために、本発明の一実施形態によるメモリ装置では、メモリコントローラが第１読み出し電圧ＶＲＤ１を検出した後、第１書き込み電流を複数のメモリセルに入力することができる。第１書き込み電流は、複数のメモリセルに含まれる情報格納素子を非晶質相に相変化させる電流であることができる。一実施形態において、メモリコントローラは、全てのメモリセルに第１書き込み電流を入力することができる。
【００６１】
第１書き込み電流により全てのメモリセルの状態がリセット状態に設定されるため、第１書き込み電流が入力された後のメモリセルの読み出し電圧分布は、図１０（ｂ）のように示されることができる。図１０（ｂ）を参照すると、リセット読み出し電圧分布３７１だけが示されることができる。第１書き込み電流を入力した後、第１読み出し電圧ＶＲＤ１を検出したメモリセルで読み出し動作を再度行うと、該当するメモリセルで第２読み出し電圧ＶＲＤ２が検出されることができる。第２読み出し電圧ＶＲＤ２は、第１読み出し電圧ＶＲＤ１と殆ど差がないことがある。
【００６２】
メモリコントローラは、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差を計算して所定の基準値と比較することができる。一実施形態において、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２は実質的に同一であるため、上記基準値より小さい差を有することができる。したがって、メモリコントローラは、該当するメモリセルの状態をリセット状態であると判断することができる。
【００６３】
一方、メモリコントローラは、第１書き込み電流によるメモリセルの状態の変化を復元するために、セット状態であると判断されたメモリセルに第２書き込み電流を入力することができる。第２書き込み電流が入力された後、メモリセルの読み出し電圧分布は、図１０（ｃ）のように復元されることができる。
【００６４】
図１１は、本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。
【００６５】
図１１を参照すると、本発明の一実施形態によるメモリ装置の読み出し動作は、メモリコントローラが複数のメモリセルから第１読み出し電圧を取得することにより開始することができる（Ｓ２０）。メモリコントローラは、複数のメモリセルのそれぞれに所定の読み出し電流を供給して第１読み出し電圧を取得することができる。メモリコントローラは、第１読み出し電圧を取得した後、複数のメモリセルに再度読み出し電流を入力して、第２読み出し電圧を取得することができる（Ｓ２１）。
【００６６】
メモリコントローラは、Ｓ２０の段階で取得した第１読み出し電圧と、Ｓ２１の段階で取得した第２読み出し電圧を互いに比較することができる（Ｓ２２）。メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が所定の基準値以上であるか否かを判断することができる（Ｓ２３）。
【００６７】
Ｓ２３の段階の判断結果に基づいて、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が基準値より小さいメモリセルの状態をリセット（Ｒｅｓｅｔ）状態であると判断することができる（Ｓ２４）。一方、Ｓ２３の段階の判断結果に基づいて、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が基準値以上のメモリセルの状態をセット（Ｓｅｔ）状態であると判断することができる（Ｓ２５）。
【００６８】
メモリコントローラは、複数のメモリセルから検出した読み出し電圧を所定の基準電圧と比較して、複数のメモリセルのそれぞれの状態を判断することができる。一例として、メモリコントローラは、読み出し電圧が基準電圧より大きいメモリセルの状態をリセット状態であると判断し、読み出し電圧が基準電圧より小さいメモリセルの状態をセット状態であると判断することができる。
【００６９】
理想的な場合、セット状態を有するメモリセルの読み出し電圧分布とリセット状態を有するメモリセルの読み出し電圧分布との間にはセンシングマージンが存在することができる。しかしながら、実際の動作において、セット状態を有するメモリセルの読み出し電圧分布とリセット状態を有するメモリセルの読み出し電圧分布とが互いに重なることがある。互いに異なる状態の読み出し電圧分布が重なる領域で読み出し電圧が検出される場合、メモリコントローラは該当するメモリセルの状態を誤って判断してしまい得る。
【００７０】
上記のような問題を解決するために、本発明の一実施形態による読み出し動作では、第１読み出し電圧と第２読み出し電圧を順次に検出し、第１読み出し電圧と第２読み出し電圧との差を所定の基準値と比較して、メモリセルの状態を判断することができる。セット状態を有するメモリセルの場合、第１読み出し電圧に比べて第２読み出し電圧がより大きく検出され、リセット状態を有するメモリセルの場合、第１読み出し電圧と第２読み出し電圧が実質的に同一の値を有することができる。したがって、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が所定の基準値より小さいと、該当するメモリセルをリセット状態であると判断し、第１読み出し電圧と第２読み出し電圧との差が所定の基準値以上であると、該当するメモリセルをセット状態であると判断することができる。
【００７１】
メモリコントローラがメモリセルの状態を正確に判断するために、上記基準値は、読み出し動作が行われる間、セット状態のメモリセルで発生するリードディスターブ（ｒｅａｄ  ｄｉｓｔｕｒｂ）特性により決定されることができる。読み出し動作が行われる間、セット状態のメモリセルに含まれる情報格納素子で読み出し電流から生じる熱による相変化が発生することができる。それにより、セット状態のメモリセルの抵抗値が増加するリードディスターブが示されることができる。
【００７２】
メモリコントローラがメモリセルの状態を正確に判断するために、リードディスターブ特性により上記基準値が決定されることができる。一実施形態において、上記基準値は、読み出し動作が行われる間、セット状態のメモリセルで抵抗が増加する程度に比例する値を有することができる。
【００７３】
一方、読み出し動作を行うために複数のメモリセルのそれぞれに読み出し電流を入力する過程において、メモリセルのそれぞれに含まれるスイッチ素子がターンオンされることができ、このときに発生する熱により情報格納素子で相変化が発生することがある。情報格納素子の相変化は、セット状態を有するメモリセルで特に高い確率で発生することがある。読み出し電流によりセット状態を有するメモリセルで情報格納素子の相変化が発生すると、セット状態を有するメモリセルの抵抗値が増加して、メモリ装置のセンシングマージンが減少する問題が発生することがある。
【００７４】
上記のような問題を解決するために、本発明の一実施形態によるメモリ装置では、読み出し動作を完了した後、セット状態であると判断されたメモリセルに補償電流を入力することができる（Ｓ２６）。上記補償電流は、メモリセルをセット状態に設定する電流であることができる。上記補償電流によりセット状態を有するメモリセルの情報格納素子で読み出し動作により発生した相変化が復元されることができる。メモリコントローラは、Ｓ２３の段階乃至Ｓ２５の段階で判断した複数のメモリセルのそれぞれの状態に基づいて、データを出力することができる（Ｓ２７）。一実施形態において、上記補償電流はデータ出力の前にセット状態を有するメモリセルに入力されるか、又は上記データを出力すると同時に入力されることもできる。
【００７５】
図１２及び図１３は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。
【００７６】
先ず、図１２（ａ）を参照すると、セット状態を有するメモリセルの読み出し電圧分布を示したセット読み出し電圧分布４００と、リセット状態を有するメモリセルの読み出し電圧分布を示したリセット読み出し電圧分布４１０が示されている。セット読み出し電圧分布４００とリセット読み出し電圧分布４１０との間にはセンシングマージンＳＭが存在することができ、センシングマージンＳＭ内に基準電圧ＶＲＥＦが定義されることができる。メモリコントローラの読み出し回路は、各メモリセルから読み出した読み出し電圧を、基準電圧ＶＲＥＦと比較することで、各メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断することができる。
【００７７】
メモリコントローラは、メモリセルから第１読み出し電圧ＶＲＤ１を取得することができる。第１読み出し電圧ＶＲＤ１を取得するためにメモリコントローラがメモリセルに入力した読み出し電流により、セット状態を有するメモリセルのうちの少なくとも一部の抵抗値が増加することができる。図１２（ｂ）を参照すると、読み出し電流によりセット状態を有するメモリセルのうちの少なくとも一部の抵抗値が増加して、セット読み出し電圧分布４０１がグラフにおいて右側に移動するか又はその分散度が増加することができる。
【００７８】
メモリコントローラは、第１読み出し電圧ＶＲＤ１を取得したメモリセルから第２読み出し電圧ＶＲＤ２を再度取得することができる。第２読み出し電圧ＶＲＤ２は、第１読み出し電圧ＶＲＤ１とは別途の読み出し動作で取得されるか、又は第１読み出し電圧ＶＲＤ１を取得した読み出し動作で共に取得されることもできる。図１２（ｂ）に示した一実施形態において、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差はΔＶ３と定義されることができる。
【００７９】
メモリコントローラは、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差であるΔＶ３を所定の基準値と比較することができる。一実施形態において、上記基準値は、ΔＶ３より小さいことができ、よって、メモリコントローラは、該当するメモリセルの状態をセット状態であると判断することができる。第２読み出し電圧ＶＲＤ２を取得した後、メモリコントローラは、読み出し動作による一部のメモリセルの抵抗の増加を復旧するために、補償電流を入力することができる。図１２（ｃ）に示したように、補償電流を入力した後、複数のメモリセルの読み出し電圧分布は、読み出し動作を行う前の図１２（ａ）のグラフと実質的に同一となることができる。一例として、メモリコントローラは、消費電力を低減するために、セット状態であると判断されたメモリセルのみに対して選択的に補償電流を入力することができる。
【００８０】
次に、図１３（ａ）を参照すると、セット状態を有するメモリセルの読み出し電圧分布を示したセット読み出し電圧分布４２０と、リセット状態を有するメモリセルの読み出し電圧分布を示したリセット読み出し電圧分布４３０が示されている。セット読み出し電圧分布４２０とリセット読み出し電圧分布４３０との間にセンシングマージンＳＭが存在することができ、センシングマージンＳＭ内に基準電圧ＶＲＥＦが定義されることができる。
【００８１】
メモリコントローラは、メモリセルから第１読み出し電圧ＶＲＤ１を取得することができる。第１読み出し電圧ＶＲＤ１を取得するためにメモリコントローラがメモリセルに入力した読み出し電流により、セット状態を有するメモリセルのうちの少なくとも一部の抵抗値が増加することができる。図１３（ｂ）に示したように、読み出し電流によりセット状態を有するメモリセルのうちの少なくとも一部の抵抗値が増加して、セット読み出し電圧分布４２１の中間値がグラフの右側に移動するか又はその分散度が増加することができる。
【００８２】
メモリコントローラは、第１読み出し電圧ＶＲＤ１を取得したメモリセルから第２読み出し電圧ＶＲＤ２を再度取得することができる。第２読み出し電圧ＶＲＤ２は、第１読み出し電圧ＶＲＤ１とは別途の読み出し動作で取得されるか、又は第１読み出し電圧ＶＲＤ１を取得した読み出し動作で共に取得されることもできる。図１３（ｂ）に示した一実施形態において、メモリコントローラが第１読み出し電圧ＶＲＤ１を取得したメモリセルは、リセット状態のメモリセルであることができ、第２読み出し電圧ＶＲＤ２は、第１読み出し電圧ＶＲＤ１と実質的に同一であることができる。これは、リセット状態のメモリセルで読み出し動作による情報格納素子の相変化が発生する確率が高くないためである。
【００８３】
メモリコントローラは、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差を所定の基準値と比較することができる。図１３（ｂ）に示した一実施形態において、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２が実質的に同一であるため、第１読み出し電圧ＶＲＤ１と第２読み出し電圧ＶＲＤ２との差は、基準値より小さくなることができる。したがって、メモリコントローラは、該当するメモリセルの状態をリセット状態であると判断することができる。
【００８４】
第２読み出し電圧ＶＲＤ２を取得した後、メモリコントローラは、読み出し動作による一部メモリセルの抵抗の増加を復旧するために、補償電流を入力することができる。図１３（ｃ）に示したように、補償電流を入力した後、複数のメモリセルの読み出し電圧分布は、読み出し動作を行う前の図１３（ａ）のグラフと実質的に同一であることができる。
【００８５】
図１４乃至図１６は、本発明の一実施形態において、メモリセルに格納されたデータを読み出す回路を説明するために提供される図である。
【００８６】
先ず、図１４を参照すると、メモリセルＭＣは、スイッチ素子ＳＷと、情報格納素子ＶＲと、を含むことができる。スイッチ素子ＳＷは、オボニック閾値スイッチ（ＯＴＳ）素子として実現されることができ、情報格納素子ＶＲは、相変化物質を含む可変抵抗として実現されることができる。一実施形態において、情報格納素子ＶＲに含まれる相変化物質は、ＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）などを含むことができる。
【００８７】
読み出し回路５００は、メモリセルＭＣに格納されたデータを読み出すために所定のバイアス電流ＩＢをメモリセルＭＣに供給することができる。一実施形態において、バイアス電流ＩＢは、クランピングトランジスタＭ１、Ｍ２を介してメモリセルＭＣに供給されることができる。クランピングトランジスタＭ１、Ｍ２は、ゲート端子に入力されるランプ電圧特性のクランピング電圧ＶＣＬＡＭＰにより動作することができ、クランピングトランジスタＭ１、Ｍ２により第１ノードＮ１の電圧が適切な範囲内でクランピングされることができる。一実施形態において、クランピングトランジスタＭ１により、第１ノードＮ１の電圧は、情報格納素子ＶＲに含まれる相変化物質の閾電圧より小さくクランピングされることができる。
【００８８】
第１キャパシタＣ１と第２キャパシタＣ２のそれぞれは、メモリセルＭＣから検出される第１読み出し電圧と第２読み出し電圧を格納することができる。一実施形態において、クランピング電圧ＶＣＬＡＭＰがスイッチ素子ＳＷの閾電圧より大きくなると、第１センスアンプＳＡ１により第１スイッチＳＷ１又は第２スイッチＳＷ２がターンオフされ、第１読み出し電圧と第２読み出し電圧がそれぞれ第１キャパシタＣ１と第２キャパシタＣ２に格納されることができる。第２センスアンプＳＡ２は、第１キャパシタＣ１と第２キャパシタＣ２のそれぞれに格納された第１読み出し電圧と第２読み出し電圧とを比較することができる。
【００８９】
一実施形態において、第２センスアンプＳＡ２は、第１読み出し電圧に所定のオフセット値αを加算して、第２読み出し電圧と比較することができる。但し、実施形態によっては、上記オフセット値αは、第２読み出し電圧側に加算されることもできる。メモリコントローラがメモリセルの状態を正確に判断することができるように、上記オフセット値αは、読み出し動作が行われる間、セット状態のメモリセルで抵抗が増加する程度に応じて決定されることができる。一例として、読み出し動作が行われる間、セット状態のメモリセルで抵抗が大きく増加する場合、オフセット値αは相対的に大きくなることができる。それに対して、読み出し動作が行われる間、セット状態のメモリセルで示される抵抗の増加幅が小さい場合、オフセット値αは相対的に小さいことができる。
【００９０】
以下、図１５及び図１６を参照して、読み出し回路５００の動作をさらに詳しく説明する。
【００９１】
図１５は、第１読み出し電圧を検出する場合に、読み出し回路５００の動作を説明するために提供される回路図である。図１５を参照すると、第１読み出し電圧を検出する場合、第２スイッチＳＷ２は動作しなくてよい。第１読み出し電圧を検出するために、クランピング電圧ＶＣＬＡＭＰが入力されると、第１スイッチＳＷ１がターンオンされて、第１キャパシタＣ１が充電されることができる。
【００９２】
ランプ電圧特性を有するクランピング電圧ＶＣＬＡＭＰが増加してメモリセルＭＣのスイッチ素子ＳＷがターンオンされると、第１センスアンプＳＡ１により第１スイッチＳＷ１がターンオフされて、第１キャパシタＣ１の充電動作が完了することができる。第１センスアンプＳＡ１は、第１ノードＮ１の電圧が基準電圧ＶＲＥＦより大きいと、第１スイッチＳＷ１をターンオフさせるように設計されることができる。
【００９３】
次に、図１６は、第２読み出し電圧を検出する場合の読み出し回路５００の動作を説明するために提供される回路図である。図１６を参照すると、第２読み出し電圧を検出する場合、第１スイッチＳＷ１は動作しなくてよい。第２読み出し電圧を検出するために、クランピング電圧ＶＣＬＡＭＰが入力されると、第２スイッチＳＷ２がターンオンされて、第２キャパシタＣ２が充電されることができる。クランピング電圧ＶＣＬＡＭＰが増加してメモリセルＭＣのスイッチ素子ＳＷがターンオンされると、第１センスアンプＳＡ１は、第２スイッチＳＷ２をターンオフさせて、第２キャパシタＣ２に対する充電動作を終了することができる。
【００９４】
第２センスアンプＳＡ２は、第１キャパシタＣ１に格納された第１読み出し電圧と、第２キャパシタＣ２に格納された第２読み出し電圧とを互いに比較することができる。上述したように、第２センスアンプＳＡ２は、第１読み出し電圧と第２読み出し電圧のうちの少なくとも一つに所定のオフセット値αを加算することができる。第１読み出し電圧にオフセット値αが加算される場合、メモリコントローラは、下記式に基づいてメモリセルＭＣの状態をセット状態とリセット状態のいずれの一つであるかを判断することができる。
（数式１）
第１読み出し電圧＋α＜第２読み出し電圧→セット状態であると判断
第１読み出し電圧＋α＞第２読み出し電圧→リセット状態であると判断
【００９５】
本発明の一実施形態では、メモリセルＭＣに格納されたデータを読み出すために、メモリセルＭＣから第１読み出し電圧と第２読み出し電圧を順次に取得し、第１読み出し電圧と第２読み出し電圧とを比較して、メモリセルＭＣの状態をセット状態とリセット状態のいずれの一つであるかを判断することができる。したがって、読み出し動作の過程において、セット状態のメモリセルの抵抗値が増加するか、又はセット状態のメモリセルとリセット状態のメモリセルのそれぞれの読み出し電圧分布が重なる場合にも、メモリセルＭＣに格納されたデータを正確に読み出すことができる。一方、第１読み出し電圧を取得し、第２読み出し電圧を取得する前に、上述したように書き込み電流がメモリセルＭＣに入力されることもできる。
【００９６】
図１７は、本発明の一実施形態によるメモリ装置の動作を説明するためのタイミングダイアグラムである。
【００９７】
先ず、図１７（ａ）を参照すると、メモリコントローラは、メモリセルに読み出し信号を、順次に２回入力することができる。メモリコントローラは、１回目の読み出し信号が入力される第１読み出し動作で第１読み出し電圧を取得することができ、２回目の読み出し信号が入力される第２読み出し動作で第２読み出し電圧を取得することができる。
【００９８】
図１７（ａ）に示した一実施形態において、メモリコントローラは、２回目の読み出し信号を入力する前に、第１書き込み電流をメモリセルに入力することができる。一実施形態において、第１書き込み電流は、全てのメモリセルに入力されることができ、メモリセルの状態をリセット状態に設定する電流であることができる。第１書き込み電流により、全てのメモリセルの状態がリセット状態に設定されることができる。
【００９９】
第１読み出し動作を開始する前にセット状態を有するメモリセルは、第１書き込み電流によりその状態がリセット状態に変更されることができる。それに対して、第１読み出し動作を開始する前にリセット状態を有するメモリセルは、第１書き込み電流と関係なく、リセット状態を維持することができる。したがって、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が所定の基準値以上であるメモリセルを、セット状態であると判断することができる。一方、メモリコントローラは、第１書き込み電流によるメモリセルの状態の変化を復元するために、第２読み出し動作が完了した後、第２書き込み電流をセット状態であると判断されたメモリセルのみに選択的に入力することができる。第２書き込み電流は、メモリセルの状態をセット状態に設定する電流であることができる。
【０１００】
次に、図１７（ｂ）を参照すると、メモリコントローラは、メモリセルに読み出し信号を、順次に２回入力することができる。メモリコントローラは、１回目の読み出し信号が入力される第１読み出し動作で第１読み出し電圧を取得することができ、２回目の読み出し信号が入力される第２読み出し動作で第２読み出し電圧を取得することができる。一方、他の一実施形態において、メモリコントローラは、１回目の読み出し動作が行われる間、第１読み出し電圧と第２読み出し電圧を、順次に取得することもできる。
【０１０１】
第１読み出し動作を開始する前にセット状態を有するメモリセルでは、第１読み出し動作が行われる間、抵抗値が増加することができる。それに対して、第１読み出し動作を開始する前にリセット状態を有するメモリセルは、第１読み出し動作が行われる間、抵抗値が殆ど変わらないことができる。したがって、メモリコントローラは、第１読み出し電圧と第２読み出し電圧との差が所定の基準値以上であるメモリセルをセット状態であると判断し、第１読み出し電圧と第２読み出し電圧との差が所定の基準値より小さいメモリセルをリセット状態であると判断することができる。
【０１０２】
一方、メモリコントローラは、読み出し動作によりセット状態のメモリセルで示される抵抗値の増加を補償するために、第２読み出し動作が完了した後、所定の補償電流をセット状態であると判断されたメモリセのみに選択的に入力することができる。補償電流は、第２書き込み電流と同様に、メモリセルの状態をセット状態に設定するセット書き込み電流であることができる。
【０１０３】
図１８は、本発明の一実施形態によるメモリ装置を含む電子機器を簡単に示したブロック図である。
【０１０４】
図１８に示した実施形態による電子機器１０００は、ディスプレイ１０１０、通信部１０２０、メモリ装置１０３０、プロセッサ１０４０、及び入出力部１０５０などを含むことができる。ディスプレイ１０１０、通信部１０２０、メモリ装置１０３０、プロセッサ１０４０、及び入出力部１０５０などの構成要素は、バス１０６０を介して互いに通信することができる。上記に示した構成要素の他に、電子機器１０００は、電源装置、ポートなどをさらに含むことができる。
【０１０５】
プロセッサ１０４０は、特定の演算や命令語及びタスクなどを行うことができる。プロセッサ１０４０は、中央処理装置（ＣＰＵ）、マイクロプロセッサユニット（ＭＣＵ）、又はアプリケーションプロセッサ（ＡＰ）などであることができ、バス１０６０を介してディスプレイ１０１０、通信部１０２０、メモリ装置１０３０、入出力部１０５０などの他の構成要素と通信することができる。
【０１０６】
図１８に示した電子機器１０００に含まれるメモリ装置１０３０は、本発明の様々な実施形態によるメモリ装置であることができる。一例として、メモリ装置１０３０は、メモリコントローラ１０３１とメモリセルアレイ１０３２を含むことができ、図１乃至図１７を参照して説明した様々な実施形態により動作することができる。メモリ装置１０３０は、プロセッサ１０４０が伝達する命令に応答してデータを格納するか、出力するか、又は削除することができる。
【０１０７】
本発明は、上述した実施形態及び添付した図面により限定されるものではなく、添付した特許請求の範囲により限定するものとする。したがって、特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、当技術分野の通常の知識を有する者により様々な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するものとする。
【符号の説明】
【０１０８】
１０：            メモリ装置
２０、２２０：    メモリコントローラ
３０：            メモリセルアレイ
１００、２１０：  メモリセル
５００：          読み出し回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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