(57)【要約】      （修正有）【課題】消費電力が小さく、また、分解能の高いデルタシグマ変調器およびデルタシグマ変換器を提供する。【解決手段】デルタシグマ変調器２００は、少なくとも１次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部１００と、アナログ増幅部の出力信号を量子化する量子化器２１０と、量子化器の出力をＤＡ変換してアナログ増幅部にフィードバックするフィードバック信号を出力するＤＡ変換器２２０と、入力するアナログ信号からフィードバック信号を減算したアナログ信号を、アナログ増幅部に入力する加減算器と２３０、を備える。【選択図】図１１
2019118100.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、
前記アナログ増幅部の出力信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記アナログ増幅部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
入力するアナログ信号から前記フィードバック信号を減算したアナログ信号を、前記アナログ増幅部に入力する加減算器と、
予め定められた周期毎に前記アナログ増幅部をリセットするリセット回路と、
前記アナログ増幅部をリセットしてから、予め定められた期間が経過するまで、前記１次のフィードバック係数が１の積分器として動作し、前記予め定められた期間が経過した後に、前記１次のフィードバック係数が１よりも大きい増幅器として動作するように、前記アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器。
【請求項２】
前記アナログ増幅部は、
入力端子および出力端子の間に設けられたアナログ増幅器と、
前記入力端子および前記アナログ増幅器の間に設けられ、第１キャパシタを含む第１スイッチトキャパシタ回路と、
前記アナログ増幅器の帰還回路として並列に設けられる、第２キャパシタを含む第２スイッチトキャパシタ回路および帰還キャパシタと
を有する、請求項１に記載のデルタシグマ変調器。
【請求項３】
前記アナログ増幅部は、
入力端子および出力端子の間に設けられたアナログ増幅器と、
前記入力端子および前記アナログ増幅器の間に設けられた第１電圧−電流変換回路と、
前記アナログ増幅器の帰還回路として並列に設けられる、第２電圧−電流変換回路および帰還キャパシタと
を有する、請求項１に記載のデルタシグマ変調器。
【請求項４】
前記アナログ増幅部は増幅率が可変である、請求項１から３のいずれか一項に記載のデルタシグマ変調器。
【請求項５】
前記アナログ増幅部および前記量子化器の間に設けられる第１増幅器と、
前記ＤＡ変換器および前記加減算器の間に設けられる第２増幅器と
を備える、請求項１から４のいずれか一項に記載のデルタシグマ変調器。
【請求項６】
前記第１増幅器の増幅率および前記第２増幅器の増幅率の積が、前記フィードバック係数と一致する、請求項５に記載のデルタシグマ変調器。
【請求項７】
入力する前記アナログ信号を増幅して前記加減算器に供給する第３増幅器を更に備え、
前記第３増幅器の増幅率は可変である、請求項１から６のいずれか一項に記載のデルタシグマ変調器。
【請求項８】
前記制御回路は、前記アナログ増幅部の前記フィードバック係数を１よりも大きくさせる場合、前記第３増幅器の増幅率を零として前記アナログ信号の供給を行わせない、請求項７に記載のデルタシグマ変調器。
【請求項９】
前記アナログ増幅部の出力信号をデジタル信号に変換するＡＤ変換部を備える、請求項１から８のいずれか一項に記載のデルタシグマ変調器。
【請求項１０】
請求項１から９のいずれか一項に記載のデルタシグマ変調器と、
前記デルタシグマ変調器が出力する変調デジタル信号をフィルタリングするデジタルフィルタ部と
を備えるデルタシグマ変換器。
【請求項１１】
前記デジタルフィルタ部は、前記アナログ増幅部の増幅動作と等価なデジタル演算を実行する、請求項１０に記載のデルタシグマ変換器。
【請求項１２】
少なくとも１次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、
前記アナログ増幅部の出力信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記アナログ増幅部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
入力するアナログ信号から前記フィードバック信号を減算したアナログ信号を、前記アナログ増幅部に入力する加減算器と、
予め定められた期間が経過するまで、前記１次のフィードバック係数が１の積分器として動作し、前記予め定められた期間が経過した後に、前記１次のフィードバック係数が１よりも大きい増幅器として動作するように、前記アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器およびデルタシグマ変換器に関する。
【背景技術】
【０００２】
従来、スイッチトキャパシタ積分器が知られていた（例えば、特許文献１参照）。また、このようなスイッチトキャパシタ積分器を用いて、入力する信号成分を増幅するデルタシグマ変調器が知られていた。また、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献２参照）。
特許文献１  特開２０１３−１０１４９４号公報
特許文献２  特開２０１６−１３１３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
デルタシグマ変調器およびデルタシグマ変調器を用いたデルタシグマ変換器等は、より消費電力が小さく、また、より分解能の高いことが求められている。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、少なくとも１次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、アナログ増幅部の出力信号を量子化する量子化器と、量子化器の出力をＤＡ変換してアナログ増幅部にフィードバックするフィードバック信号を出力するＤＡ変換器と、入力するアナログ信号からフィードバック信号を減算したアナログ信号を、アナログ増幅部に入力する加減算器と、予め定められた周期毎にアナログ増幅部をリセットするリセット回路と、アナログ増幅部をリセットしてから、予め定められた期間が経過するまで、１次のフィードバック係数が１の積分器として動作し、予め定められた期間が経過した後に、１次のフィードバック係数が１よりも大きい増幅器として動作するように、アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器を提供する。
【０００５】
本発明の第２の態様においては、少なくとも１次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、アナログ増幅部の出力信号を量子化する量子化器と、量子化器の出力をＤＡ変換してアナログ増幅部にフィードバックするフィードバック信号を出力するＤＡ変換器と、入力するアナログ信号からフィードバック信号を減算したアナログ信号を、アナログ増幅部に入力する加減算器と、予め定められた期間が経過するまで、１次のフィードバック係数が１の積分器として動作し、予め定められた期間が経過した後に、１次のフィードバック係数が１よりも大きい増幅器として動作するように、アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器を提供する。
【０００６】
本発明の第３の態様においては、第１の態様または第２の態様のデルタシグマ変調器と、デルタシグマ変調器が出力する変調デジタル信号をフィルタリングするデジタルフィルタ部とを備えるデルタシグマ変換器を提供する。
【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る積分器１０の離散系による構成例を示す。
【図２】本実施形態に係る積分器１０の入出力特性をＺ平面で示した例である。
【図３】本実施形態に係る積分器１０の実回路の構成例を示す。
【図４】図３に示す積分器１０の動作特性の一例を示す。
【図５】図３に示す積分器１０を用いたデルタシグマ変換器４０の構成例を示す。
【図６】本実施形態に係るアナログ増幅部１００の離散系による構成例を示す。
【図７】図６に示すアナログ増幅部１００と等価な構成例を示す。
【図８】本実施形態に係るアナログ増幅部１００の入出力特性をＺ平面で示した例である。
【図９】本実施形態に係るアナログ増幅部１００の実回路の構成例を示す。
【図１０】本実施形態に係るアナログ増幅部１００の動作特性の一例を示す。
【図１１】本実施形態に係るデルタシグマ変調器２００の構成例を示す。
【図１２】本実施形態に係るデルタシグマ変換器３００の構成例を示す。
【図１３】本実施形態に係るデルタシグマ変調器２００の第１変形例を示す。
【図１４】本実施形態に係るデルタシグマ変調器２００の第２変形例を示す。
【図１５】本実施形態に係るデルタシグマ変調器２００の第３変形例を示す。
【図１６】第３変形例のアナログ増幅部１００の実回路の構成例を示す。
【図１７】オペアンプ回路５００の一例を示す。
【図１８】本実施形態に係るデルタシグマ変調器２００の第４変形例を示す。
【図１９】本実施形態に係る連続時間系の積分器６００の構成例を示す。
【図２０】本実施形態に係る連続時間系のアナログ増幅部７００の構成例を示す。
【図２１】本実施形態に係るアナログ増幅部７００の全差動回路の構成例を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、本実施形態に係る積分器１０の離散系による構成例を示す。積分器１０は、入力アナログ信号ＡＩＮを積分した積分信号ＡＯＵＴを出力する。積分器１０は、入力端子２、出力端子４、遅延素子１２、および加算器１４を備える。遅延素子１２は、入力端子２および出力端子４の間に設けられ、入力する信号を遅延させて出力する。加算器１４は、入力端子２に入力するアナログ信号ＡＩＮに遅延素子１２の出力信号ＡＯＵＴを加えた信号ＡＩＮ＋ＡＯＵＴを、遅延素子１２に入力する。
【００１１】
このように、積分器１０は、遅延素子１２に入力する信号ＡＩＮ＋ＡＯＵＴを遅延させた信号を出力するので、出力信号ＡＯＵＴは次式のように示される。
【数１】
2019118100.tif 000003
【００１２】
（数１）式より、入出力特性は、次式のように示される。
【数２】
2019118100.tif 000004
【００１３】
図２は、本実施形態に係る積分器１０の入出力特性をＺ平面で示した例である。図２の横軸は実数軸、縦軸は虚数軸を示す。図２に示すように、極は単位円上の１に出現することがわかる。このような積分器１０は、実回路として、スイッチトキャパシタ等を用いて次のように構成することができる。
【００１４】
図３は、本実施形態に係る積分器１０の実回路の構成例を示す。積分器１０は、入力端子２、出力端子４、増幅器２２、帰還キャパシタ２４、およびスイッチトキャパシタ回路２６を備える。増幅器２２およびスイッチトキャパシタ回路２６は、入力端子２および出力端子４の間において直列に接続される。増幅器２２の一方の入力端子にはスイッチトキャパシタ回路２６の出力端子が接続され、他方の入力端子は基準電位が接続される。基準電位は、予め定められた電位でよく、一例として０Ｖ（接地電位）である。増幅器２２の出力端子は、積分器１０の出力端子４に接続される。
【００１５】
帰還キャパシタ２４は、増幅器２２の一方の入力端子および出力端子の間に接続される。帰還キャパシタ２４は、増幅器２２の一方の入力端子に入力する信号を蓄積する。スイッチトキャパシタ回路２６は、入力端子２および増幅器２２の一方の端子の間に設けられ、積分器１０に入力するアナログ信号の充電と、増幅器２２への放電とを繰り返す。
【００１６】
スイッチトキャパシタ回路２６は、第１キャパシタＣ１を有する。スイッチトキャパシタ回路２６は、例えば、期間φ１において、第１キャパシタＣ１の一方の端子を積分器１０の入力端子２に接続し、他方の端子を基準電位に接続して、入力端子２からのアナログ信号を充電する。この場合、スイッチトキャパシタ回路２６は、期間φ２において、第１キャパシタＣ１の一方の端子を基準電位に接続し、他方の端子を増幅器２２の一方の入力端子に接続して、充電した電荷を放電する。スイッチトキャパシタ回路２６は、期間φ１および期間φ２を繰り返して、第１キャパシタＣ１の充放電を繰り返す。
【００１７】
図４は、図３に示す積分器１０の動作特性の一例を示す。図４の横軸は時間、縦軸は電圧を示す。図４は、積分器１０の出力端子４からの出力信号ＡＯＵＴと、期間φ１および期間φ２のタイミング信号の例を示す。この場合、期間φ１および期間φ２のタイミング信号は、略一定のクロック周期に同期した信号でよい。即ち、期間φ１および期間φ２は、予め定められた周期でオンおよびオフが切り換わる。また、図４は、積分器１０に入力するアナログ信号が、時刻０までは０Ｖ、時刻０からは略一定の電位ＡＩＮである例を示す。
【００１８】
このような積分器１０の出力信号ＡＯＵＴは、ｎ回のクロック信号（即ち、ｎ回の充放電）に応じて、次式のように変化する。即ち、積分器１０は、入力するアナログ信号ＡＩＮをｎ倍に増幅するように動作する。ここで、ｎは入力するクロックの数に相当する。デルタシグマ変調器は、このような積分器１０を用いることが知られている。
【数３】
2019118100.tif 000005
【００１９】
図５は、図３に示す積分器１０を用いたデルタシグマ変換器４０の構成例を示す。デルタシグマ変換器４０は、入力端子６と、出力端子８と、デルタシグマ変調器３０と、デジタルフィルタ部４２とを備える。デルタシグマ変調器３０およびデジタルフィルタ部４２は、入力端子６および出力端子８の間で直列に接続される。
【００２０】
図５は、デルタシグマ変調器３０が、積分器１０を１つ有する一次変調器として動作する例を示す。デルタシグマ変調器３０は、積分器１０と、量子化器３２と、ＤＡ変換器３４と、加減算器３６とを有する。量子化器３２は、積分器１０の出力信号ＡＯＵＴを量子化したデジタル信号ＤＯＵＴを出力する。ＤＡ変換器３４は、量子化器３２の出力ＤＯＵＴをＤＡ変換して積分器１０にフィードバックするフィードバック信号ＡＦＢを出力する。加減算器３６は、デルタシグマ変調器３０に入力するアナログ信号ＡＳＩＧからフィードバック信号ＡＦＢを減算したアナログ信号ＡＩＮを、積分器１０に入力する。
【００２１】
一次変調器として動作するデルタシグマ変調器３０の積分器１０は、入力するアナログ信号ＡＳＩＧおよびフィードバック信号ＡＦＢに対して、図４で説明したように、ｎ回のクロック信号が入力した後にｎ倍した値を出力する。即ち、積分器１０に入力するアナログ信号ＡＩＮは、次式のように、デルタシグマ変調器３０に入力するアナログ信号ＡＳＩＧおよびフィードバック信号ＡＦＢの差分で示される。また、積分器１０の出力信号ＡＯＵＴは（数２）式より次式のように示される。
【数４】
2019118100.tif 000006
【００２２】
ＤＡ変換器３４が理想的に動作する場合、量子化器３２の出力ＤＯＵＴおよびフィードバック信号ＡＦＢは、略同一の値とすることができるので、（数４）式は次式のように示される。
【数５】
2019118100.tif 000007
【００２３】
ここで、積分器１０の出力信号ＡＯＵＴの初期値が０、デルタシグマ変調器３０に入力するアナログ信号ＡＳＩＧを略一定の値とした場合、ｉ回目の量子化器３２の出力をＤＯＵＴ（ｉ）とすると、出力信号ＡＯＵＴは次式のように示される。なお、ｎは入力するクロックの数を示す。
【数６】
2019118100.tif 000008
【００２４】
（数６）式を変形することにより、次式を得る。
【数７】
2019118100.tif 000009
【００２５】
（数７）式より、デルタシグマ変調器３０に入力するアナログ信号ＡＳＩＧは、量子化器３２の出力ＤＯＵＴを用いて表現できることがわかる。即ち、デルタシグマ変調器３０のデジタル出力ＤＯＵＴを用いて（数７）式の右辺第１項のように演算することにより、アナログ信号ＡＳＩＧをデジタル変換したデジタル信号ＤＳＩＧを算出することができる。
【００２６】
デジタルフィルタ部４２は、このような演算、即ち、次式で示す積分器１０の動作と等価なデジタル演算を実行する。
【数８】
2019118100.tif 000010
【００２７】
このように、デジタルフィルタ部４２は、アナログ信号ＡＳＩＧをデジタル変換したデジタル信号ＤＳＩＧを出力することができるので、図５に示すデルタシグマ変換器４０は、ＡＤ変換動作できることがわかる。なお、デルタシグマ変換器４０の出力ＤＳＩＧは、（数８）式に略等しくなる。したがって、（数７）式および（数８）式を比較することにより、ＡＤ変換の量子化誤差ＥＭＯＤ１は、次式のように示される。
【数９】
2019118100.tif 000011
【００２８】
ここで、デルタシグマ変調器３０のフィードバックループを安定化させた場合、積分器１０の出力信号ＡＯＵＴを、略一定の電圧値Ｖ以内の値に抑えることができる。このように安定化させた場合、デルタシグマ変調器３０の量子化誤差ＥＭＯＤ１は、次式のように示される。
【数１０】
2019118100.tif 000012
【００２９】
（数１０）式より、デルタシグマ変換器４０は、１次のデルタシグマ変調器３０を用い、積分器１０の出力が初期値０からｎ回の積分動作を実行することで、量子化誤差を１／ｎに抑えられることがわかる。即ち、デルタシグマ変換器４０は、ＡＤ変換の分解能をｎ倍に向上させることができる。なお、積分器１０の出力を初期値０にすべく、デルタシグマ変換器４０は、予め定められた周期で積分器１０およびデジタルフィルタ部４２をリセットしてよい。このようなリセット動作を伴うデルタシグマ変換器４０は、インクリメンタルデルタシグマ変換器として知られている。
【００３０】
このようなデルタシグマ変換器４０は、デルタシグマ変調器３０の積分器１０の数を増加させることで、分解能を更に向上できる。即ち、図５において、加減算器３６および量子化器３２の間に、複数の積分器１０を直列に接続してよい。例えば、加減算器３６および量子化器３２の間に３つの積分器１０が設けられたデルタシグマ変調器３０の例を説明する。
【００３１】
３つの積分器１０のうち、最終段の積分器１０の出力信号ＡＯＵＴ３は、次式で示される。
【数１１】
2019118100.tif 000013
【００３２】
ここで、３つの積分器１０の出力信号の初期値が０、デルタシグマ変調器３０に入力するアナログ信号ＡＳＩＧが略一定の値とした場合、ｉ回目の量子化器３２の出力をＤＯＵＴ（ｉ）とすると、出力信号ＡＯＵＴ３は次式のように示される。
【数１２】
2019118100.tif 000014
【００３３】
（数１２）式を変形することにより、次式を得る。
【数１３】
2019118100.tif 000015
【００３４】
（数１３）式より、デルタシグマ変調器３０に入力するアナログ信号ＡＳＩＧは、量子化器３２の出力ＤＯＵＴを用いて表現でき、アナログ信号ＡＳＩＧをデジタル変換したデジタル信号ＤＳＩＧを算出することができる。このような３次変調器を用いた場合のＡＤ変換の量子化誤差ＥＭＯＤ３は、（数１３）式の第２項と略同一の次式で示される。
【数１４】
2019118100.tif 000016
【００３５】
この場合においても、デルタシグマ変調器３０のフィードバックループを安定化させることで、最終段の積分器１０の出力信号ＡＯＵＴ３を、略一定の電圧値Ｖ以内の値に抑えることができる。即ち、３次のデルタシグマ変調器３０の量子化誤差ＥＭＯＤ３は、次式のように示される。
【数１５】
2019118100.tif 000017
【００３６】
（数１５）式より、デルタシグマ変換器４０は、３次のデルタシグマ変調器３０を用い、積分器１０の出力が初期値０からｎ回の積分動作を実行することで、量子化誤差を３！／｛ｎ・（ｎ−１）・（ｎ−２）｝倍に抑えることができる。即ち、デルタシグマ変換器４０は、ＡＤ変換の分解能を｛ｎ・（ｎ−１）・（ｎ−２）｝／３！｝倍に向上させることができる。このように、インクリメンタルデルタシグマ変換器は、Ｌ次のデルタシグマ変調器を用いた場合、分解能ＲＬは、次式のように示されことが知られている。なお、ＤＡ変換器３４は、１ビットＤＡ変換器を用いるものとする。
【数１６】
2019118100.tif 000018
【００３７】
１次変調器を用いたデルタシグマ変換器等の場合、（数１０）式で示したように、ｎ回の積分動作を実行することで、ＡＤ変換の分解能をｎ倍に向上させることができる。例えば、ｎ＝２１６回の積分動作を実行することで、１６ビットの分解能を得ることができる。しかし、このような高い分解能を得る場合、クロック周波数をｆ［Ｈｚ］とすると、変換速度はｆ／２１６［Ｈｚ］程度となり、高速動作のＡＤ変換器として用いることができなくなってしまう。
【００３８】
そこで、Ｌ次変調器（Ｌ＞１）を用いたデルタシグマ変換器等を用いることで、より高速な変換速度でより高い分解能のＡＤ変換器を実現することができる。しかしながら、より高次のＬ次変調器を用いる場合、Ｌ個の積分器１０が必要となるため、消費電力およびコストが上昇してしまう。そこで、本実施形態に係るデルタシグマ変調器およびデルタシグマ変換器は、消費電力およびコストが上昇することを防止しつつ、より高速な変換速度でより高い分解能のＡＤ変換器を実現する。
【００３９】
図６は、本実施形態に係るアナログ増幅部１００の離散系による構成例を示す。本実施形態に係るデルタシグマ変調器およびデルタシグマ変換器は、積分器１０に代えて、このようなアナログ増幅部１００を用いて、高速かつ高い分解能のＡＤ変換器を実現させる。アナログ増幅部１００は、図１に示す積分器１０のフィードバックループ中に、増幅器を設けた構成でよい。即ち、アナログ増幅部１００は、入力端子１０２、出力端子１０４、遅延素子１１２、増幅器１１４、および加算器１１６を備える。
【００４０】
遅延素子１１２は、入力端子１０２および出力端子１０４の間に設けられ、入力する信号を遅延させて出力する。増幅器１１４は、遅延素子１１２の出力を増幅して加算器１１６に供給する。増幅器１１４は、１よりも大きい倍率ｘで遅延素子１１２の出力ＡＯＵＴを増幅する。加算器１１６は、入力端子１０２に入力するアナログ信号ＡＩＮに増幅器１１４の出力信号ｘ・ＡＯＵＴを加えた信号ＡＩＮ＋ｘ・ＡＯＵＴを、遅延素子１１２に入力する。
【００４１】
このように、アナログ増幅部１００は、遅延素子１１２に入力する信号ＡＩＮ＋ｘ・ＡＯＵＴを遅延させた信号を出力するので、出力信号ＡＯＵＴは次式のように示される。
【数１７】
2019118100.tif 000019
【００４２】
（数１７）式より、入出力特性は、次式のように示される。
【数１８】
2019118100.tif 000020
【００４３】
図７は、図６に示すアナログ増幅部１００と等価な構成例を示す。また、図８は、このようなアナログ増幅部１００の入出力特性をＺ平面で示した例である。図８の横軸は実数軸、縦軸は虚数軸を示す。図８に示すように、極は単位円上の外側に出現することがわかる。なお、図８は、離散系のシステムとしてＺ平面を用いて説明したが、連続系のシステムとしてＳ平面を用いて表現してもよい。この場合、アナログ増幅部１００の極は、Ｓ平面の右半平面に配置されることになる。このようなアナログ増幅部１００は、実回路として、スイッチトキャパシタ等を用いて次のように構成することができる。
【００４４】
図９は、本実施形態に係るアナログ増幅部１００の実回路の構成例を示す。アナログ増幅部１００は、入力端子１０２、出力端子１０４、アナログ増幅器１１０、帰還キャパシタ１２０、第１スイッチトキャパシタ回路１３０、および第２スイッチトキャパシタ回路１４０を備える。
【００４５】
アナログ増幅器１１０は、入力端子１０２および出力端子１０４の間に設けられる。アナログ増幅器１１０は、オペアンプ等でよい。アナログ増幅器１１０の一方の入力端子は、第１スイッチトキャパシタ回路１３０を介して入力端子１０２からの信号を受け取る。アナログ増幅器１１０の他方の入力端子は基準電位が接続される。基準電位は、予め定められた電位でよく、一例として０Ｖ（接地電位）である。アナログ増幅器１１０の出力端子は、出力端子１０４に接続される。
【００４６】
帰還キャパシタ１２０は、アナログ増幅器１１０の一方の入力端子および出力端子の間に設けられ、帰還回路の一部を形成する。ここで、帰還キャパシタ１２０の容量をＣ０とする。
【００４７】
第１スイッチトキャパシタ回路１３０は、入力端子１０２およびアナログ増幅器１１０の間に設けられる。第１スイッチトキャパシタ回路１３０の出力は、アナログ増幅器１１０の一方の入力端子に接続される。即ち、第１スイッチトキャパシタ回路１３０およびアナログ増幅器１１０は、入力端子１０２および出力端子１０４の間において直列に接続される。第１スイッチトキャパシタ回路１３０は、入力する信号を充放電させる第１キャパシタＣ１を含む。
【００４８】
第１スイッチトキャパシタ回路１３０は、例えば、期間φ１において、第１キャパシタＣ１の一方の端子をアナログ増幅部１００の入力端子１０２に接続し、他方の端子を基準電位に接続して、入力端子１０２からのアナログ信号を充電する。この場合、第１スイッチトキャパシタ回路１３０は、期間φ２において、第１キャパシタＣ１の一方の端子を基準電位に接続し、他方の端子をアナログ増幅器１１０の一方の入力端子に接続して、充電した電荷を放電する。第１スイッチトキャパシタ回路１３０は、期間φ１および期間φ２を繰り返して、第１キャパシタＣ１の充放電を繰り返す。
【００４９】
第２スイッチトキャパシタ回路１４０は、アナログ増幅器１１０の一方の入力端子および出力端子の間に設けられる。即ち、第２スイッチトキャパシタ回路１４０および帰還キャパシタ１２０は、アナログ増幅器１１０の帰還回路として並列に設けられる。第２スイッチトキャパシタ回路１４０は、入力する信号を充放電させる第２キャパシタＣ２を含む。
【００５０】
第２スイッチトキャパシタ回路１４０は、例えば、期間φ１において、第２キャパシタＣ２の一方の端子をアナログ増幅部１００の出力端子１０４に接続し、他方の端子を基準電位に接続して、入力する信号を充電する。この場合、第２スイッチトキャパシタ回路１４０は、期間φ２において、第２キャパシタＣ２の一方の端子を基準電位に接続し、他方の端子をアナログ増幅器１１０の一方の入力端子に接続して、充電した電荷を放電する。第２スイッチトキャパシタ回路１４０は、期間φ１および期間φ２を繰り返して、第２キャパシタＣ２の充放電を繰り返す。
【００５１】
このようなアナログ増幅部１００の増幅率ｘは、第２キャパシタＣ２および帰還キャパシタ１２０の比に基づいて、次式のように定められる。
【数１９】
2019118100.tif 000021
【００５２】
即ち、図３の積分器１０の場合は、帰還キャパシタ２４に電荷を保持することで積分動作を実行した。これに対し、図９のアナログ増幅部１００は、帰還キャパシタ１２０の電荷に容量比Ｃ２／Ｃ０に対応する電荷を加算して、アナログ増幅器１１０の一方の入力に供給するので、１を超える増幅率の演算を実現する。
【００５３】
図１０は、本実施形態に係るアナログ増幅部１００の動作特性の一例を示す。図１０の横軸は時間、縦軸は電圧を示す。図１０は、アナログ増幅部１００の出力端子１０４からの出力信号ＡＯＵＴと、期間φ１および期間φ２のタイミング信号の例を示す。この場合、期間φ１および期間φ２のタイミング信号は、略一定のクロック周期に同期した信号でよい。即ち、期間φ１および期間φ２は、予め定められた周期でオンおよびオフが切り換わる。また、図１０は、アナログ増幅部１００に入力するアナログ信号が、時刻０までは０Ｖ、時刻０からは略一定の電位ＡＩＮである例を示す。また、図１０は、Ｃ２＝Ｃ０の場合、即ち、アナログ増幅部１００の増幅率ｘを２とした場合の動作特性の例を示す。
【００５４】
このようなアナログ増幅部１００の出力信号ＡＯＵＴは、ｎ回のクロック信号（即ち、ｎ回の充放電）に応じて、次式のように変化する（ｘ＞１）。
【数２０】
2019118100.tif 000022
【００５５】
なお、時刻０からのアナログ増幅部１００に入力するアナログ信号が、略一定の電位ＡＩＮであることから、（数２０）式は次式のように示される。即ち、アナログ増幅部１００の出力信号ＡＯＵＴは、ｎの増加に対して、指数関数的に増加することがわかる。このようなアナログ増幅部１００を用いたデルタシグマ変調器について次に説明する。
【数２１】
2019118100.tif 000023
【００５６】
図１１は、本実施形態に係るデルタシグマ変調器２００の構成例を示す。デルタシグマ変調器２００は、図９に示すアナログ増幅部１００を用いる。即ち、デルタシグマ変調器２００は、入力端子１０６と、出力端子１０８と、アナログ増幅部１００と、量子化器２１０と、ＤＡ変換器２２０と、加減算器２３０とを備える。
【００５７】
アナログ増幅部１００は、図９および図１０で説明したように、入力するアナログ信号を増幅する。量子化器２１０は、アナログ増幅部１００の出力信号ＡＯＵＴを量子化したデジタル信号ＤＯＵＴを出力する。アナログ増幅部１００は、少なくとも１次のフィードバック係数を有し、フィードバック係数は１よりも大きい。例えば、フィードバック回路が理想的であり、損失がほぼ無視できる場合、アナログ増幅部１００の増幅率は１よりも大きい値を有してよく、当該増幅率がフィードバック係数と略等しくてよい。
【００５８】
量子化器２１０は、外部から供給されるクロック信号等に応じて、アナログ増幅部１００の出力信号ＡＯＵＴを量子化してよい。量子化器２１０は、１ビット量子化器として機能して、２値のデジタル信号に量子化してよい。これに代えて、量子化器２１０は、マルチビット量子化器として機能し、多値のデジタル信号に量子化してもよい。
【００５９】
ＤＡ変換器２２０は、量子化器２１０の出力ＤＯＵＴをＤＡ変換してアナログ増幅部１００にフィードバックするフィードバック信号ＡＦＢを出力する。ＤＡ変換器２２０は、クロック信号等と同期してデジタル信号ＤＯＵＴをアナログ信号ＡＦＢに変換してよい。加減算器２３０は、アナログ信号から前記フィードバック信号を減算したアナログ信号を、アナログ増幅部１００に入力する。
【００６０】
以上のアナログ増幅部１００に入力するアナログ信号ＡＩＮは、次式のように、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧおよびフィードバック信号ＡＦＢの差分で示される。また、アナログ増幅部１００の出力信号ＡＯＵＴは（数１８）式より次式のように示される。
【数２２】
2019118100.tif 000024
【００６１】
ＤＡ変換器２２０が理想的に動作する場合、量子化器２１０の出力ＤＯＵＴおよびフィードバック信号ＡＦＢは、略同一の値とすることができるので、（数２２）式は次式のように示される。
【数２３】
2019118100.tif 000025
【００６２】
ここで、アナログ増幅部１００の出力信号ＡＯＵＴの初期値が０、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧが略一定の値とした場合、ｉ回目の量子化器２１０の出力をＤＯＵＴ（ｉ）とすると、出力信号ＡＯＵＴは次式のように示される。なお、ｎは入力するクロックの数を示す。ここで、ｘ＞１とする。
【数２４】
2019118100.tif 000026
【００６３】
（数２４）式を変形することにより、次式を得る。
【数２５】
2019118100.tif 000027
【００６４】
以上のように、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧは、量子化器２１０の出力ＤＯＵＴを用いて表現できることがわかる。したがって、デルタシグマ変調器２００のデジタル出力ＤＯＵＴを用いて（数２５）式の右辺第１項のように演算することにより、アナログ信号ＡＳＩＧをデジタル変換したデジタル信号ＤＳＩＧを算出することができる。
【００６５】
図１２は、本実施形態に係るデルタシグマ変換器３００の構成例を示す。デルタシグマ変換器３００は、図１１で説明したデルタシグマ変調器２００と、デジタルフィルタ部３１０とを備える。デルタシグマ変調器２００は、図１１において説明したので、ここでは説明は省略する。
【００６６】
デジタルフィルタ部３１０は、デルタシグマ変調器２００が出力する変調デジタル信号をフィルタリングする。デジタルフィルタ部３１０は、アナログ増幅部１００の増幅動作と等価なデジタル演算を実行する。即ち、デジタルフィルタ部３１０は、次式で示すデルタシグマ変調器２００の動作と略等価なデジタル演算を実行する。
【数２６】
2019118100.tif 000028
【００６７】
このように、デジタルフィルタ部３１０は、アナログ信号ＡＳＩＧをデジタル変換したデジタル信号ＤＳＩＧを出力することができるので、図１２に示すデルタシグマ変換器３００は、ＡＤ変換動作できることがわかる。なお、デルタシグマ変換器３００のＡＤ変換の量子化誤差Ｅ１は、次式のように示される。
【数２７】
2019118100.tif 000029
【００６８】
ここで、デルタシグマ変調器２００のフィードバックループを安定化させた場合、アナログ増幅部１００の出力信号ＡＯＵＴを、略一定の電圧値Ｖ以内の値に抑えることができる。このように安定化させた場合、デルタシグマ変調器２００の量子化誤差Ｅ１は、次式のように示される。
【数２８】
2019118100.tif 000030
【００６９】
以上のように、本実施形態に係るデルタシグマ変調器２００は、アナログ増幅部１００を用いることにより、積分器１０を用いたデルタシグマ変調器３０と比較して、より量子化誤差を小さくすることができる。例えば、ｎ＝１０の場合、（数１０）式より、積分器１０を用いたデルタシグマ変調器３０は、量子化誤差ＥＭＯＤ１がＶ／１０未満となる。また、（数１５）式より、３次のデルタシグマ変調器３０の量子化誤差ＥＭＯＤ３は、Ｖ／１２０未満となる。これに対して、アナログ増幅部１００を用いたデルタシグマ変調器２００は、（数２８）式より、ｘ=２とすると、量子化誤差Ｅ１がＶ／１０２３未満となる。
【００７０】
即ち、本実施形態に係るデルタシグマ変調器２００は、１次のデルタシグマ変調器３０の１０２．３倍、３次のデルタシグマ変調器３０の８．５２５倍の分解能を得ることができる。また、アナログ増幅部１００は、複数の遅延素子１１２を直列接続するものではないので、ｎ次のデルタシグマ変調器３０のように、変換速度を低減させることなく、また、アナログ増幅器１１０を多段にして消費電力が増加することを防止しつつ、高い分解能を実現することができる。
【００７１】
以上の本実施形態に係るデルタシグマ変調器２００の構成例として、図１１の例を説明したが、これに限定されることはない。デルタシグマ変調器２００は、種々の回路が追加されてよい。例えば、デルタシグマ変調器２００は、各部に増幅器を追加してよい。このようなデルタシグマ変調器２００の例を次に説明する。
【００７２】
図１３は、本実施形態に係るデルタシグマ変調器２００の第１変形例を示す。第１変形例のデルタシグマ変調器２００は、第１増幅器４１０と、第２増幅器４２０とを更に備える。
【００７３】
第１増幅器４１０は、アナログ増幅部１００および量子化器２１０の間に設けられる。第１増幅器４１０は、増幅率ａ１ｆｆで入力する信号を増幅してよい。第２増幅器４２０は、ＤＡ変換器２２０および加減算器２３０の間に設けられる。第２増幅器４２０は、増幅率ａ１ｆｂで入力する信号を増幅してよい。デルタシグマ変調器２００は、このような増幅器の増幅率を調整することにより、フィードバックループの安定性を向上させてよい。
【００７４】
例えば、アナログ増幅部１００の出力ＡＯＵＴから、第１増幅器４１０、量子化器２１０、ＤＡ変換器２２０、第２増幅器４２０、加減算器２３０、および加算器１１６を経てＡＳＵＭに至るフィードバック経路の伝達関数ＴＦ１は、−ａ１ｆｆ・ａ１ｆｂとなる。また、アナログ増幅部１００の内部で、ＡＯＵＴからＡＳＵＭへとフィードバックされる経路の伝達関数ＴＦ２は、増幅率ｘに相当する。したがって、ＡＯＵＴからＡＳＵＭに至る全てのフィードバック経路を考慮した伝達関数をＴＦとした場合、次式のように表現できる。
【数２９】
2019118100.tif 000031
【００７５】
ここで、アナログ増幅部１００の出力ＡＯＵＴは、ＡＳＵＭを遅延させたものであるから、次式が成立する。
【数３０】
2019118100.tif 000032
【００７６】
即ち、（数２９）式が成立する場合、アナログ増幅部１００の出力ＡＯＵＴは、次のクロックのＡＳＵＭに影響を与えない。即ち、一のクロックタイミングにおける出力ＡＯＵＴは、次のクロックにおける出力ＡＯＵＴに影響を与えない。このように、第１増幅器４１０の増幅率ａ１ｆｆおよび第２増幅器４２０の増幅率ａ１ｆｂの積が、フィードバック係数であるアナログ増幅部１００の増幅率ｘと略一致する場合、アナログ増幅部１００の出力ＡＯＵＴが発散して不安定となることが低減し、アナログ増幅部１００は安定に動作することができる。
【００７７】
なお、アナログ増幅部１００は、増幅率ｘが可変であってもよい。例えば、アナログ増幅部１００は、予め定められたタイミングにおいて、増幅率が変化してもよい。ここで、ｉ回目のクロックタイミングにおけるアナログ増幅部１００の増幅率をｘｉとすると、デルタシグマ変調器２００の入力アナログ信号ＡＳＩＧは、（数２５）式に対応して、次式のように示される。
【数３１】
2019118100.tif 000033
【００７８】
このようなデルタシグマ変調器２００を用いたデルタシグマ変換器３００は、デジタルフィルタ部３１０が、（数３１）式の右辺第１項のように動作することで、増幅率ｘｉの変化に応じたＡＤ変換を実行できる。また、このように、アナログ増幅部１００の増幅率が可変の場合、当該増幅率ｘｉの変化に応じて、第１増幅器４１０および第２増幅器４２０の増幅率も可変でよい。即ち、第１増幅器４１０および第２増幅器４２０の増幅率は、増幅率ｘｉの変化に応じて、（数２９）式が成立するように変化することで、アナログ増幅部１００を安定に動作させることができる。
【００７９】
なお、デルタシグマ変調器２００は、第３増幅器４３０と、第４増幅器４４０と、加算器４４２とを更に備えてよい。第３増幅器４３０は、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧを増幅して加減算器２３０に供給する。第３増幅器４３０は、増幅率ａ１で入力する信号を増幅してよい。また、第４増幅器４４０は、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧを増幅して加算器４４２に供給する。第４増幅器４４０は、増幅率ａｏｆｆで入力する信号を増幅してよい。加算器４４２は、第４増幅器４４０が増幅した信号を、第１増幅器４１０の出力に加算して量子化器２１０に供給する。なお、第３増幅器４３０および第４増幅器４４０の増幅率は可変でもよい。
【００８０】
図１４は、本実施形態に係るデルタシグマ変調器２００の第２変形例を示す。第２変形例のデルタシグマ変調器２００は、ＡＤ変換部４５０を更に備える。デルタシグマ変調器２００の量子化誤差Ｅ１は、（数２７）式に示すように、アナログ増幅部１００の出力ＡＯＵＴに比例した値となる。即ち、アナログ増幅部１００の出力ＡＯＵＴをＡＤ変換することにより、量子化誤差Ｅ１に相当するデジタル値を算出でき、更に分解能を向上させることができる。そこで、第２変形例のデルタシグマ変調器２００は、アナログ増幅部１００の出力ＡＯＵＴをデジタル値に変換する。
【００８１】
ＡＤ変換部４５０は、アナログ増幅部１００の出力信号ＡＯＵＴをデジタル信号に変換する。ＡＤ変換部４５０は、変換したデジタル信号を出力端子４５２から出力してよい。ＡＤ変換部４５０は、逐次比較型、フラッシュ型、パイプライン型、およびデルタシグマ型等のＡＤ変換器を含んでよい。ＡＤ変換部４５０は、デルタシグマ変調器２００に追加したＡＤ変換器を含んでよく、これに代えて、量子化器２１０を用いたＡＤ変換器であってもよい。ＡＤ変換部４５０のビット数をｍ、フルスケールをＡＦＳ、量子化誤差をＥＡＤＣとすると、ＡＤ変換部４５０が出力するデジタル信号ＤＯＵＴ２は、次式のように示される。
【数３２】
2019118100.tif 000034
【００８２】
（数３２）式のデジタル信号ＤＯＵＴ２に関する式を（数２５）式に代入することにより、次式を得る。
【数３３】
2019118100.tif 000035
【００８３】
また、（数３２）式の量子化誤差ＥＡＤＣに関する式を（数３３）式に代入することにより、次式を得る。
【数３４】
2019118100.tif 000036
【００８４】
以上のように、第２変形例のデルタシグマ変調器２００は、量子化器２１０が出力するデジタル信号ＤＯＵＴと、アナログ増幅部１００の出力ＡＯＵＴをＡＤ変換したデジタル信号ＤＯＵＴ２とを出力する。したがって、第２変形例のデルタシグマ変調器２００を有するデルタシグマ変換器３００は、デジタル信号ＤＯＵＴおよびデジタル信号ＤＯＵＴ２を用いて、デジタル演算を実行することにより、分解能を更にｍビット向上させることができる。この場合、デジタルフィルタ部３１０は、（数３３）式の右辺第１項および右辺第２項に相当するデジタル処理を実行してよい。
【００８５】
図１５は、本実施形態に係るデルタシグマ変調器２００の第３変形例を示す。第３変形例のデルタシグマ変調器２００は、アナログ増幅部１００が、増幅動作と積分器１０の動作とを切り換える構成を有する。第３変形例のデルタシグマ変調器２００は、リセット回路４６０と、制御回路４７０とを更に備え、アナログ増幅部１００は、スイッチ回路４８０を更に備える。
【００８６】
リセット回路４６０は、予め定められた周期毎に、アナログ増幅部１００の出力ＡＯＵＴをリセットする。この場合、アナログ増幅部１００は、例えば、アナログ増幅器１１０の一方の入力端子と、出力端子１０４の間を接続して、帰還キャパシタ１２０をリセット可能に構成される。そして、リセット回路４６０は、帰還キャパシタ１２０をリセットさせるリセット信号をアナログ増幅部１００に供給してよい。また、リセット回路４６０は、デルタシグマ変調器２００がデルタシグマ変換器３００に設けられた場合、デジタルフィルタ部３１０にもリセット信号を供給してよい。
【００８７】
制御回路４７０は、アナログ増幅部１００の動作を切り換える制御信号をスイッチ回路４８０に供給する。制御回路４７０は、予め定められたタイミングで、アナログ増幅部１００の動作を切り換えてよい。また、制御回路４７０は、リセット回路４６０にリセット信号を供給すべきタイミングを通知してもよい。
【００８８】
スイッチ回路４８０は、制御回路４７０から受け取る制御信号に応じて、フィードバック経路に増幅器１１４を挿入するか否かを切り換える。フィードバック経路に増幅器１１４がない場合、アナログ増幅部１００は、図１に示す積分器１０と同様の構成となり、積分動作することになる。また、フィードバック経路に増幅器１１４が挿入された場合、アナログ増幅部１００は、図６に示すアナログ増幅部１００と同様の構成となり、増幅動作することになる。即ち、スイッチ回路４８０は、制御回路４７０の制御信号に応じて、アナログ増幅部１００を積分動作させるか増幅動作させるかを切り換える。
【００８９】
本実施形態に係るデルタシグマ変換器３００は、デジタルフィルタ部３１０が（数２６）式に示す演算を実行することで、精度よくＡＤ変換できることを説明した。ここで、実際の増幅器のＤＣゲインおよび帯域は有限であり、また、電子部品の定数にバラツキ等が生じ、コンデンサの容量のミスマッチ等が発生することがある。したがって、デルタシグマ変換器３００は、電子部品を実装して実際に動作させると、アナログ増幅部１００の増幅率等が設計値からずれてしまうことがある。この場合、デジタルフィルタ部３１０が（数２６）式に示す演算を実行しても、アナログ増幅部１００の増幅動作とは異なる演算となってしまうことから、ＡＤ変換の線形性等が劣化してしまうことがある。
【００９０】
これに対して、図１および図３に示す積分器１０は、アナログ増幅部１００の増幅動作とは異なり、帰還キャパシタ２４の容量にバラツキが生じても、積分された電荷は当該帰還キャパシタ２４に保持されるので、フィードバック係数がずれることはほとんどない。そこで、第３変形例のデルタシグマ変調器２００は、アナログ増幅部１００の積分動作と増幅動作とを組み合わせて、ＡＤ変換の線形性を改善する。例えば、デルタシグマ変調器２００は、予め定められた期間だけアナログ増幅部１００に積分動作させる。
【００９１】
本実施形態に係るデルタシグマ変調器２００は、アナログ増幅部１００がリセットされてからｋ回目のクロック信号まで、アナログ増幅部１００を積分動作させる例を説明する。この場合、デルタシグマ変調器２００は、残りの（ｎ−ｋ）回のクロック信号に対して、アナログ増幅部１００を増幅動作させ、（ｎ＋１）回目のクロック信号において、アナログ増幅部１００を再びリセットする。
【００９２】
ここで、アナログ増幅部１００の出力信号ＡＯＵＴの初期値が０、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧが略一定の値とした場合、ｉ回目の量子化器２１０の出力をＤＯＵＴ（ｉ）とすると、出力信号ＡＯＵＴは次式のように示される。
【数３５】
2019118100.tif 000037
【００９３】
（数３５）式を変形することにより、次式を得る。なお、量子化誤差をＥ２とした。
【数３６】
2019118100.tif 000038
【００９４】
ここで、デルタシグマ変調器２００のフィードバックループを安定化させた場合、アナログ増幅部１００の出力信号ＡＯＵＴを、略一定の電圧値Ｖ以内の値に抑えることができる。このように安定化させた場合、第３変形例のデルタシグマ変調器２００の量子化誤差Ｅ２は、次式のように示される。
【数３７】
2019118100.tif 000039
【００９５】
以上のように、第３変形例のデルタシグマ変調器２００は、アナログ増幅部１００の動作を一定期間だけ積分動作させることにより、高い分解能のまま線形性の劣化を低減させる。例えば、ｎ＝１０、ｋ＝５、ｘ＝２の場合、（数３７）式より、第３変形例のデルタシグマ変調器２００は、量子化誤差Ｅ２がＶ／１９１未満となる。これより、第３変形例のデルタシグマ変調器２００を用いたデルタシグマ変換器３００は、１次のデルタシグマ変調器３０および３次のデルタシグマ変調器３０と比較して、高い分解能を保ちつつ、良好な線形性のＡＤ変換を実行することができる。
【００９６】
図１６は、第３変形例のアナログ増幅部１００の実回路の構成例を示す。図１６の第３変形例のアナログ増幅部１００において、図９に示された本実施形態に係るアナログ増幅部１００の動作と略同一のものには同一の符号を付け、説明を省略する。第３変形例のアナログ増幅部１００は、スイッチ回路４８０を更に有する。
【００９７】
スイッチ回路４８０は、第２スイッチトキャパシタ回路１４０をアナログ増幅器１１０の帰還回路に接続するか否かを切り換える。スイッチ回路４８０が第２スイッチトキャパシタ回路１４０をアナログ増幅器１１０の帰還回路から電気的に切断した場合、アナログ増幅部１００は、積分動作する。また、スイッチ回路４８０が第２スイッチトキャパシタ回路１４０をアナログ増幅器１１０の帰還回路に電気的に接続した場合、アナログ増幅部１００は、増幅動作する。即ち、第３変形例のアナログ増幅部１００は、フィードバック係数を１よりも大きくするか、１とするかを切り換える。
【００９８】
第３変形例のデルタシグマ変調器２００は、このようなスイッチ回路４８０を制御する。例えば、制御回路４７０は、アナログ増幅部１００の出力ＡＯＵＴをリセットしてから、予め定められた期間が経過するまで、第２スイッチトキャパシタ回路１４０およびアナログ増幅器１１０の帰還回路の間を電気的に切断させる制御信号を、スイッチ回路４８０に供給する。また、制御回路４７０は、予め定められた期間が経過した後に、第２スイッチトキャパシタ回路１４０およびアナログ増幅器１１０の帰還回路の間を電気的に接続させる制御信号を、スイッチ回路４８０に供給する。
【００９９】
以上の本実施形態に係るデルタシグマ変調器２００は、アナログ増幅部１００を図９に示す構成にして増幅動作させる例を説明した。この場合、期間φ２におけるアナログ増幅器１１０の一方の入力端子には、第１キャパシタＣ１および第２キャパシタＣ２の両方の負荷が掛かることになる。この場合における伝達関数について次に説明する。
【０１００】
図１７は、オペアンプ回路５００の一例を示す。オペアンプ回路５００は、オペアンプ５１０、第３キャパシタＣｘ、および第４キャパシタＣｙを備える。オペアンプ５１０は、一方の入力に第３キャパシタＣｘの一端が接続され、他方の入力には基準電位が接続される。オペアンプ５１０の一方の入力の電位をＶＩＮとし、出力の電位をＶＯＵＴとする。第３キャパシタＣｘの他端には、当該オペアンプ回路５００に入力する入力信号が供給される。第４キャパシタＣｙは、オペアンプ５１０の一方の入力および出力の間に設けられる。
【０１０１】
このようなオペアンプ回路５００におけるオペアンプ５１０の出力ＶＯＵＴから入力ＶＩＮへの伝達関数は、次式のように示される。
【数３８】
2019118100.tif 000040
【０１０２】
即ち、オペアンプ５１０の入力ＶＩＮにフィードバックされるＧＢ積が、（数３８）式で示される量だけ減少することになる。これにより、第３キャパシタＣｘおよび第４キャパシタＣｙの容量比であるＣｘ／Ｃｙを大きくすればするほど、オペアンプ５１０に要求されるＧＢ積が高くなり、これに伴い、オペアンプ５１０の消費電力が増大してしまうことになる。図１７のオペアンプ回路５００の例を、図９に示すアナログ増幅部１００に適用すると、期間φ２において次式が成立する。
【数３９】
2019118100.tif 000041
【０１０３】
即ち、本実施形態におけるアナログ増幅部１００において、第２キャパシタＣ２を付加することにより、アナログ増幅器１１０の消費電力が増加することになる。そこで、第２キャパシタＣ２を付加する場合、第１キャパシタＣ１の容量を調節して、容量比Ｃｘ／Ｃｙが増加することを防止してよい。
【０１０４】
なお、図１３に示すように、デルタシグマ変調器２００が入力端子１０６側に第３増幅器４３０を備える場合、帰還キャパシタ１２０および第１キャパシタＣ１の容量比は、第３増幅器４３０の増幅率ａ１と次式のように対応することが望ましい。
【数４０】
2019118100.tif 000042
【０１０５】
そこで、制御回路４７０が第１キャパシタＣ１の容量を切り換える場合、第３増幅器４３０の増幅率ａ１を更に調節してよい。このようなデルタシグマ変調器２００について、次に説明する。
【０１０６】
図１８は、本実施形態に係るデルタシグマ変調器２００の第４変形例を示す。第４変形例のデルタシグマ変調器２００は、増幅率が可変の第３増幅器４３０を備える。第４変形例のデルタシグマ変調器２００において、制御回路４７０は、第１スイッチトキャパシタ回路１３０および第２スイッチトキャパシタ回路１４０の期間φ１および期間φ２を切り換える。
【０１０７】
また、制御回路４７０は、第１キャパシタＣ１の容量を切り換えと共に、第３増幅器４３０の増幅率ａ１を切り換える。ここで、制御回路４７０が第３増幅器４３０の増幅率をｉ回目のクロックに応じて調節することに応じて、図１８では、当該増幅率をａ１ｉと示す。制御回路４７０は、（数４０）式が成立するように、増幅率ａ１ｉを切り換えてよい。
【０１０８】
これに代えて、制御回路４７０は、予め定められた期間において、増幅率ａ１ｉを０にしてもよい。なお、このような制御回路４７０による第３増幅器４３０の増幅率の調節は、図１５で説明した、アナログ増幅部１００の積分動作および増幅動作の切り換えと並行して実行してもよい。このように、アナログ増幅部１００の積分動作および増幅動作がｉ回目のクロックに応じて切り換わることに応じて、図１８では、アナログ増幅部１００の増幅率をｘｉと示す。
【０１０９】
ここで、リセット回路４６０がアナログ増幅部１００に一のリセット信号を供給してから次のリセット信号を供給するまでに、ｎ回のクロック信号がアナログ増幅部１００に供給されるとする。そして、ｎ回のクロックのうち、１番目からｋ番目のクロック信号に対して、アナログ増幅部１００を積分動作させ、ｋ＋１番目からｎ番目のクロック信号に対して、アナログ増幅部１００を増幅率ｘで増幅動作させる例を説明する。
【０１１０】
この場合、制御回路４７０は、１番目からｋ番目のクロック信号に対して、アナログ増幅部１００の第２スイッチトキャパシタ回路１４０およびアナログ増幅器１１０の帰還回路の間を電気的に切断させる。この場合、制御回路４７０は、第３増幅器４３０の増幅率ａ１ｉを第１キャパシタおよび帰還キャパシタの比に基づく値とする。制御回路４７０は、例えば、増幅率ａ１ｉを次式のようにする。
【数４１】
2019118100.tif 000043
【０１１１】
そして、制御回路４７０は、ｋ＋１番目からｎ番目のクロック信号に対して、アナログ増幅部１００の第２スイッチトキャパシタ回路１４０およびアナログ増幅器１１０の帰還回路の間を電気的に接続させる。この場合、制御回路４７０は、第３増幅器４３０の増幅率ａ１ｉを零とし、即ち入力を行わない。
【数４２】
2019118100.tif 000044
【０１１２】
ここで、（数１９）を満たすように第２キャパシタＣ２を定めると、（数１９）及び（数４１）から、
【数４３】
2019118100.tif 000045
となる。
【０１１３】
これにより、１番目からｋ番目のクロック信号に対しては、Ｃｘ＝Ｃ１、ｋ＋１番目からｎ番目のクロック信号に対しては、Ｃｘ＝Ｃ２となるが、Ｃ１＝Ｃ２であるため、１番目からｎ番目のクロック信号まで常にＣｘは等しくなり、アナログ増幅器１１０の負荷を略一定に保つことができる。ここで、アナログ増幅部１００の出力信号ＡＯＵＴの初期値が０、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧが略一定の値とした場合、ｉ回目の量子化器２１０の出力をＤＯＵＴ（ｉ）とすると、出力信号ＡＯＵＴは次式のように示される。
【数４４】
2019118100.tif 000046
【０１１４】
（数４４）式を変形することにより、次式を得る。なお、量子化誤差をＥ３とした。
【数４５】
2019118100.tif 000047
【０１１５】
ここで、デルタシグマ変調器２００のフィードバックループを安定化させた場合、アナログ増幅部１００の出力信号ＡＯＵＴを、略一定の電圧値Ｖ以内の値に抑えることができる。このように安定化させた場合、第４変形例のデルタシグマ変調器２００の量子化誤差Ｅ３は、次式のように示される。
【数４６】
2019118100.tif 000048
【０１１６】
ｎ＝１０、ｋ＝５、ｘ＝２とし、１番目から５番目のクロックに対しては第３増幅器４３０の増幅率ａ１ｉを非零の値とし、６番目から１０番目のクロックに対しては第３増幅器４３０の増幅率ａ１ｉを零とする例の場合、量子化誤差Ｅ３は、次式のように算出される。
【数４７】
2019118100.tif 000049
【０１１７】
本実施形態において、制御回路４７０が第３増幅器４３０の増幅率ａ１ｉを０にするので、入力アナログ信号に対するアナログ増幅部１００の増幅が減少し、分解能は低減することになる。しかしながら、（数３７）式から算出されるＶ／１９１未満の結果と比較して、（数４６）式が示すように、分解能の低減は僅かであり、第４変形例のデルタシグマ変調器２００を用いたデルタシグマ変換器３００は、１次のデルタシグマ変調器３０および３次のデルタシグマ変調器３０と比較して、高い分解能を保ちつつ、良好な線形性のＡＤ変換を実行できることがわかる。
【０１１８】
以上の本実施形態のデルタシグマ変調器２００は、スイッチトキャパシタ回路を用いた離散時間系デルタシグマ変調器として動作する構成例を説明したが、これに限定されることはない。デルタシグマ変調器２００は、連続時間系デルタシグマ変調器として動作してもよい。例えば、図３に示す積分器１０は、スイッチトキャパシタ回路２６を電圧−電流変換回路に置き換えることで、連続時間系の積分器として動作する。
【０１１９】
図１９は、本実施形態に係る連続時間系の積分器６００の構成例を示す。図１９の積分器６００において、図３に示された本実施形態に係る積分器１０の動作と略同一のものには同一の符号を付け、説明を省略する。積分器６００は、図３に示す積分器１０のスイッチトキャパシタ回路２６を第１電圧−電流変換回路６１０に置き換えた例を示す。なお、図１９は、第１電圧−電流変換回路６１０を抵抗素子とした例を示す。このように、積分器６００は、連続時間系の積分器として動作するので、同様の置き換えにより、デルタシグマ変調器２００が用いるアナログ増幅部１００も連続時間系の変調器の構成とすることができる。
【０１２０】
図２０は、本実施形態に係る連続時間系のアナログ増幅部７００の構成例を示す。図２０のアナログ増幅部７００において、図９に示された本実施形態に係るアナログ増幅部１００の動作と略同一のものには同一の符号を付け、説明を省略する。アナログ増幅部７００は、第１スイッチトキャパシタ回路１３０を第１電圧−電流変換回路６１０に置き換えた例を示す。また、アナログ増幅部７００は、第２スイッチトキャパシタ回路１４０を第２電圧−電流変換回路６２０および増幅回路６３０に置き換えた例を示す。
【０１２１】
アナログ増幅部７００は、ＲＣ積分回路として機能する。この場合、入力から出力へのゲインは負となるので、アナログ増幅部７００は、−１倍の増幅回路６３０を挿入して、正帰還動作させる。本実施形態に係るデルタシグマ変調器２００は、このようなアナログ増幅部７００を備えることにより、連続時間系のデルタシグマ変調器として動作することができる。また、デルタシグマ変換器３００は、このようなデルタシグマ変調器２００を用いてよい。
【０１２２】
図２１は、本実施形態に係るアナログ増幅部７００の全差動回路の構成例を示す。アナログ増幅部７００は、差動入力端子７０２、差動出力端子７０４、アナログ増幅器７１０、第１帰還キャパシタ７２２、第２帰還キャパシタ７２４、正側第１電圧−電流変換回路７３２、負側第１電圧−電流変換回路７３４、正側第２電圧−電流変換回路７４２、および負側第２電圧−電流変換回路７４４を備える。
【０１２３】
アナログ増幅器７１０は、差動入力端子７０２および差動出力端子７０４の間に設けられる。アナログ増幅器７１０は、オペアンプ等でよい。アナログ増幅器７１０の差動入力端子は、正側第１電圧−電流変換回路７３２および負側第１電圧−電流変換回路７３４を介して差動入力端子７０２からの差動信号を受け取る。アナログ増幅器７１０の差動出力端子は、差動出力端子７０４に接続される。
【０１２４】
第１帰還キャパシタ７２２は、アナログ増幅器７１０の正側の入力端子および負側の出力端子の間に設けられ、帰還回路の一部を形成する。また、第２帰還キャパシタ７２４は、アナログ増幅器７１０の負側の入力端子および正側の出力端子の間に設けられ、帰還回路の一部を形成する。
【０１２５】
正側第１電圧−電流変換回路７３２および負側第１電圧−電流変換回路７３４は、差動入力端子７０２およびアナログ増幅器７１０の間に設けられる。正側第１電圧−電流変換回路７３２および負側第１電圧−電流変換回路７３４の出力は、アナログ増幅器の差動入力端子にそれぞれ接続される。即ち、正側第１電圧−電流変換回路７３２およびアナログ増幅器は、差動入力端子７０２および差動出力端子７０４の間の正側回路において直列に接続される。また、負側第１電圧−電流変換回路７３４およびアナログ増幅器は、差動入力端子７０２および差動出力端子７０４の間の負側回路において直列に接続される。正側第１電圧−電流変換回路７３２および負側第１電圧−電流変換回路７３４は、入力する信号を電圧−電流変換する抵抗素子をそれぞれ含む。
【０１２６】
正側第２電圧−電流変換回路７４２は、アナログ増幅器７１０の正側の入力端子および正側の出力端子の間に設けられる。負側第２電圧−電流変換回路７４４は、アナログ増幅器７１０の負側の入力端子および負側の出力端子の間に設けられる。正側第２電圧−電流変換回路７４２および負側第２電圧−電流変換回路７４４は、入力する信号を電圧−電流変換する抵抗素子を含む。
【０１２７】
以上のアナログ増幅部７００は、ＲＣ積分回路として機能する。この場合、入力から出力へのゲインは正となるよう接続されるので、正帰還動作となる。本実施形態に係るデルタシグマ変調器２００は、このようなアナログ増幅部７００を備えることにより、連続時間系のデルタシグマ変調器として動作することができる。また、デルタシグマ変換器３００は、このようなデルタシグマ変調器２００を用いてよい。
【０１２８】
以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階又は（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
【０１２９】
なお、専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
【０１３０】
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。
【０１３１】
コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【０１３２】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。
【０１３３】
コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【０１３４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１３５】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１３６】
２  入力端子、４  出力端子、６  入力端子、８  出力端子、１０  積分器、１２  遅延素子、１４  加算器、２２  増幅器、２４  帰還キャパシタ、２６  スイッチトキャパシタ回路、３０  デルタシグマ変調器、３２  量子化器、３４  ＤＡ変換器、３６  加減算器、４０  デルタシグマ変換器、４２  デジタルフィルタ部、１００  アナログ増幅部、１０２  入力端子、１０４  出力端子、１０６  入力端子、１０８  出力端子、１１０  アナログ増幅器、１１２  遅延素子、１１４  増幅器、１１６  加算器、１２０  帰還キャパシタ、１３０  第１スイッチトキャパシタ回路、１４０  第２スイッチトキャパシタ回路、２００  デルタシグマ変調器、２１０  量子化器、２２０  ＤＡ変換器、２３０  加減算器、３００  デルタシグマ変換器、３１０  デジタルフィルタ部、４１０  第１増幅器、４２０  第２増幅器、４３０  第３増幅器、４４０  第４増幅器、４４２  加算器、４５０  ＡＤ変換部、４５２  出力端子、４６０  リセット回路、４７０  制御回路、４８０  スイッチ回路、５００  オペアンプ回路、５１０  オペアンプ、６００  積分器、６１０  第１電圧−電流変換回路、６２０  第２電圧−電流変換回路、６３０  増幅回路、７００  アナログ増幅部、７０２  差動入力端子、７０４  差動出力端子、７１０  アナログ増幅器、７２２  第１帰還キャパシタ、７２４  第２帰還キャパシタ、７３２  正側第１電圧−電流変換回路、７３４  負側第１電圧−電流変換回路、７４２  正側第２電圧−電流変換回路、７４４  負側第２電圧−電流変換回路
【図１】
2019118100.tif 000050
【図２】
2019118100.tif 000051
【図３】
2019118100.tif 000052
【図４】
2019118100.tif 000053
【図５】
2019118100.tif 000054
【図６】
2019118100.tif 000055
【図７】
2019118100.tif 000056
【図８】
2019118100.tif 000057
【図９】
2019118100.tif 000058
【図１０】
2019118100.tif 000059
【図１１】
2019118100.tif 000060
【図１２】
2019118100.tif 000061
【図１３】
2019118100.tif 000062
【図１４】
2019118100.tif 000063
【図１５】
2019118100.tif 000064
【図１６】
2019118100.tif 000065
【図１７】
2019118100.tif 000066
【図１８】
2019118100.tif 000067
【図１９】
2019118100.tif 000068
【図２０】
2019118100.tif 000069
【図２１】
2019118100.tif 000070