(57)【要約】【課題】工程を簡素化し、且つ高信頼性を確保することができるＵＢＭ層の構造を有する半導体パッケージを提供する。【解決手段】本発明の一実施形態は、接続パッドを有する半導体チップと、半導体チップが配置された第１面、及び第１面と反対方向に位置する第２面を有し、接続パッドと電気的に連結された再配線層を含む連結部材と、連結部材の第１面に配置され、半導体チップを封止する封止材と、連結部材の第２面に配置されたパッシベーション層と、パッシベーション層に部分的に埋め込まれ、連結部材の再配線層に連結されたＵＢＭ層と、を含み、ＵＢＭ層は、パッシベーション層に埋め込まれ、連結部材の再配線層に連結されたＵＢＭビアと、ＵＢＭビアに連結され、パッシベーション層の表面から突出したＵＢＭパッドと、を含み、ＵＢＭビアは、ＵＢＭパッドと接する部分の幅が再配線層と接する部分の幅に比べて小さい、半導体パッケージを提供する。【選択図】図９
2019087719.tif 000002
【特許請求の範囲】
【請求項１】
接続パッドを有する半導体チップと、
前記半導体チップが配置された第１面、及び前記第１面と反対方向に位置する第２面を有し、前記接続パッドと電気的に連結された再配線層を含む連結部材と、
前記連結部材の第１面に配置され、前記半導体チップを封止する封止材と、
前記連結部材の第２面に配置されたパッシベーション層と、
前記パッシベーション層に部分的に埋め込まれ、前記連結部材の前記再配線層に連結されたＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）層と、を含み、
前記ＵＢＭ層は、前記パッシベーション層に埋め込まれ、前記連結部材の前記再配線層に連結されたＵＢＭビアと、前記ＵＢＭビアに連結され、前記パッシベーション層の表面から突出したＵＢＭパッドと、を含み、
前記ＵＢＭビアは、前記ＵＢＭパッドと接する部分の幅が、前記再配線層と接する部分の幅に比べて小さい、半導体パッケージ。
【請求項２】
前記ＵＢＭパッドの一部は前記パッシベーション層によって囲まれる、請求項１に記載の半導体パッケージ。
【請求項３】
前記ＵＢＭパッドは、前記ＵＢＭビアに連結された第１面、及び前記第１面と反対方向に位置する第２面を有し、
前記ＵＢＭパッドの第２面は、前記パッシベーション層の露出した表面と略同一のレベルを有する、請求項１または２に記載の半導体パッケージ。
【請求項４】
前記ＵＢＭビアと前記再配線層の接合強度が、前記ＵＢＭビアと前記ＵＢＭパッドの接合強度に比べて大きい、請求項１から３のいずれか一項に記載の半導体パッケージ。
【請求項５】
前記ＵＢＭビアは、隣接した前記再配線層と一体化された構造を有する、請求項１から４のいずれか一項に記載の半導体パッケージ。
【請求項６】
前記連結部材の厚さ方向の断面視において、前記ＵＢＭビアは略逆台形状である、請求項１から５のいずれか一項に記載の半導体パッケージ。
【請求項７】
前記ＵＢＭパッドの露出した面にリセスを有する、請求項１から６のいずれか一項に記載の半導体パッケージ。
【請求項８】
前記リセスは互いに分離された複数のリセスを含む、請求項７に記載の半導体パッケージ。
【請求項９】
前記半導体チップの上面は前記封止材の上面に露出し、前記半導体チップの上面と前記封止材の上面が実質的に共平面を有する、請求項１から８のいずれか一項に記載の半導体パッケージ。
【請求項１０】
前記ＵＢＭビアは、それぞれのＵＢＭパッドに連結された複数のＵＢＭビアを含む、請求項１から９のいずれか一項に記載の半導体パッケージ。
【請求項１１】
互いに反対方向に位置する第１面及び第２面を有し、絶縁層、及び前記絶縁層に形成された再配線層を含む連結部材と、
前記連結部材の第１面上に配置され、前記再配線層と電気的に連結された接続パッドを有する半導体チップと、
前記連結部材の第１面に配置され、前記半導体チップを封止する封止材と、
前記連結部材の第２面に配置され、前記連結部材の前記再配線層に連結されたＵＢＭビアと、
前記連結部材の第２面に配置され、前記ＵＢＭビアを埋め込むパッシベーション層と、
前記ＵＢＭビアに連結され、前記パッシベーション層の表面から突出したＵＢＭパッドと、を含み、
前記ＵＢＭビアは、前記ＵＢＭビアと接する前記再配線層の部分と一体化された構造を有する、半導体パッケージ。
【請求項１２】
前記再配線層は、前記絶縁層内で互いに異なるレベルに位置する複数の再配線層を含み、
前記連結部材は、前記複数の再配線層を電気的に連結する少なくとも一つのビアを含む、請求項１１に記載の半導体パッケージ。
【請求項１３】
前記少なくとも一つのビアは、前記連結部材の第２面に隣接した部分の幅に比べて、前記連結部材の第１面に隣接した部分の幅が大きい、請求項１２に記載の半導体パッケージ。
【請求項１４】
前記ＵＢＭビアは、前記再配線層と接する部分の幅に比べて、前記ＵＢＭパッドと接する部分の幅が小さい、請求項１２または１３に記載の半導体パッケージ。
【請求項１５】
第１面、及び前記第１面と反対方向に位置する第２面を有する絶縁層と、
前記絶縁層に配置された再配線層と、
前記第２面に配置されたパッシベーション層と、
前記パッシベーション層に部分的に埋め込まれ、前記再配線層に連結されたＵＢＭ層と、を含み、
前記再配線層の一部は前記第１面に露出し、半導体チップの連結パッドに連結されるように構成され、
前記ＵＢＭ層は、前記パッシベーション層に埋め込まれたＵＢＭビアと、前記ＵＢＭビアに連結され、前記パッシベーション層の表面から突出したＵＢＭパッドと、を含み、
前記ＵＢＭパッドと接する前記ＵＢＭビアの部分の幅が、前記再配線層と接する前記ＵＢＭビアの部分の幅に比べて小さい、連結部材。
【請求項１６】
前記ＵＢＭビアは、前記ＵＢＭビアと接する前記再配線層の部分と一体化された構造を有する、請求項１５に記載の連結部材。
【請求項１７】
前記ＵＢＭビアは、前記ＵＢＭパッドのそれぞれに連結された複数のＵＢＭビアを含む、請求項１５または１６に記載の連結部材。
【請求項１８】
前記再配線層は、前記絶縁層に異なるレベル上に配置された複数の再配線層を含み、前記連結部材は、前記複数の再配線層を互いに電気的に連結する少なくとも一つのビアを含む、請求項１５から１７のいずれか一項に記載の連結部材。
【請求項１９】
コア層及び剥離層（ｒｅｌｅａｓｅ  ｌａｙｅｒ）を含むキャリア層に樹脂層を形成する段階と、
前記樹脂層上にＵＢＭパッド、及び前記ＵＢＭパッドが埋め込まれたパッシベーション層を形成する段階と、
前記パッシベーション層から前記ＵＢＭパッドの一部が露出するように前記パッシベーション層に孔を形成する段階と、
前記パッシベーション層上に第１再配線層、及び前記第１再配線層が埋め込まれた第１絶縁層を形成することで、ＵＢＭビアが形成されるように前記第１再配線層の一部を前記ＵＢＭパッドと接するようにし、且つ前記第１絶縁層から前記第１再配線層の少なくとも一部を露出させる段階と、を含む、半導体パッケージのための連結部材の製造方法。
【請求項２０】
前記ＵＢＭパッドと接する前記ＵＢＭビアの部分の幅が、前記第１再配線層と接する前記ＵＢＭビアの部分の幅に比べて小さい、請求項１９に記載の連結部材の製造方法。
【請求項２１】
前記絶縁層上に第２再配線層、及び前記第２再配線層が埋め込まれた第２絶縁層を形成することで、前記第２再配線層の一部を前記第１再配線層と接するようし、且つ前記第２絶縁層から前記第２再配線層の少なくとも一部を露出させる段階をさらに含む、請求項１９または２０に記載の連結部材の製造方法。
【請求項２２】
前記連結部材の厚さ方向の断面視において、前記ＵＢＭビアの断面は略逆台形状である、請求項１９から２１のいずれか一項に記載の連結部材の製造方法。
【請求項２３】
前記ＵＢＭパッドの露出した表面にリセスを形成する段階をさらに含む、請求項１９から２２のいずれか一項に記載の連結部材の製造方法。
【請求項２４】
半導体チップの接続パッドが前記第１絶縁層から露出した前記第１再配線層の部分と接するように前記第１絶縁層上に前記半導体チップを配置する段階をさらに含む、請求項１９から２３のいずれか一項に記載の連結部材の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関する。
【背景技術】
【０００２】
セット（Ｓｅｔ）の高仕様化及び／またはＨＢＭ（Ｈｉｇｈ  Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）の採用に伴い、ダイツーダイインターポーザ（Ｉｎｔｅｒｐｏｓｅｒ）市場が成長している。現在は、インターポーザの材料としてシリコンが主に用いられているが、大面積化及び低コスト化のために、ガラス（Ｇｌａｓｓ）や有機材料の開発が進んでいる。インターポーザをセットのメインボードなどに連結する部分をＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）層と言い、ＵＢＭ層の構造によって連結部分の信頼性が大きく影響されるため、それを最適化する必要がある。
【０００３】
従来のインターポーザでは、再配線層（Ｒｅ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｌａｙｅｒ、ＲＤＬ）を形成し、ＲＤＬ上にダイを付着してそれをモールディングするパッケージ工程を行った後、パッケージをキャリアから分離し、キャリアと接していたパッケージの下面にビアの形成、露光、及びめっきなどの工程を行うことでＵＢＭ層を形成していた。しかし、この場合、パッケージのみではその反り（Ｗａｒｐａｇｅ）によって工程を進行しにくいため、別のキャリアをさらに用いなければならず、ＵＢＭ層の工程のための専用ラインを構築しなければならないという負担があった。また、低清浄度のパッケージラインを通過した製品が再び高清浄度の露光及びめっき工程を経る必要があることから、工程品質のリスクや収率低下のリスクなどが存在した。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の様々な目的のうちの一つは、工程を簡素化し、且つ高信頼性を確保することができるＵＢＭ層の構造を有する半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
本発明により提案する様々な解決手段の一つは、半導体チップを搭載する再配線層を形成する前に、ＵＢＭ層を予め形成する工程を活用し、最終パッケージ構造においてＵＢＭパッドがパッシベーション層から突出した構造を有する、新しい半導体パッケージを提供することである。
【０００６】
本発明の一実施形態は、接続パッドを有する半導体チップと、上記半導体チップが配置された第１面、及び上記第１面と反対方向に位置する第２面を有し、上記接続パッドと電気的に連結された再配線層を含む連結部材と、上記連結部材の第１面に配置され、上記半導体チップを封止する封止材と、上記連結部材の第２面に配置されたパッシベーション層と、上記パッシベーション層に部分的に埋め込まれ、上記連結部材の再配線層に連結されたＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）層と、を含み、ここで、上記ＵＢＭ層は、上記パッシベーション層に埋め込まれ、上記連結部材の再配線層に連結されたＵＢＭビアと、上記ＵＢＭビアに連結され、上記パッシベーション層の表面から突出したＵＢＭパッドと、を含み、上記ＵＢＭビアは、上記ＵＢＭパッドと接する部分の幅が、上記再配線層と接する部分の幅に比べて小さい、半導体パッケージを提供する。
【０００７】
本発明の他の実施形態は、互いに反対方向に位置する第１面及び第２面を有し、絶縁層、及び上記絶縁層に形成された再配線層を含む連結部材と、上記連結部材の第１面上に配置され、上記再配線層と電気的に連結された接続パッドを有する半導体チップと、上記連結部材の第１面に配置され、上記半導体チップを封止する封止材と、上記連結部材の第２面に配置され、上記連結部材の再配線層に連結されたＵＢＭビアと、上記連結部材の第２面に配置され、上記ＵＢＭビアを埋め込むパッシベーション層と、上記ＵＢＭビアに連結され、上記パッシベーション層の表面から突出したＵＢＭパッドと、を含み、上記ＵＢＭビアは、上記ＵＢＭビアと接する再配線層の部分と一体化された構造を有する、半導体パッケージを提供する。
【発明の効果】
【０００８】
本発明の様々な効果のうちの一効果は、工程を簡素化し、且つ高信頼性を有するＵＢＭ層の構造を有する半導体パッケージを提供することができることである。
【０００９】
パッシベーション層からＵＢＭパッドを露出させることで、安定した接続を確保するだけでなく、構造的な信頼性の高いＵＢＭ層を提供することができる。また、半導体チップを実装する前に再配線層とともにＵＢＭ層を形成することで、ＵＢＭ層を形成するための別の専用ライン及び専用キャリアの形成を省略することができる。
【図面の簡単な説明】
【００１０】
【図１】電子機器システムの例を概略的に示すブロック図である。
【図２】電子機器の一例を概略的に示した斜視図である。
【図３】ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【図４】ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【図５】ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図６】ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図７】ファン−アウト半導体パッケージの概略的な形態を示した断面図である。
【図８】ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図９】本発明の一実施形態による半導体パッケージを示す側断面図である。
【図１０】図９に示された半導体パッケージの一部領域（Ａ部分）を示す拡大図である。
【図１１】半導体パッケージの一部領域を示す拡大図である。
【図１２ａ】本発明の一実施形態による半導体パッケージに採用可能なアンダーバンプ金属層を示す断面図である。
【図１２ｂ】本発明の一実施形態による半導体パッケージに採用可能なアンダーバンプ金属層を示す断面図である。
【図１３】（ａ）から（ｄ）は図９に示された半導体パッケージの製造方法（再配線層の形成）を説明するための主要工程毎の断面図である。
【図１４】（ａ）から（ｄ）は図９に示された半導体パッケージの製造方法（パッケージの形成）を説明するための主要工程毎の断面図である。
【図１５】（ａ）から（ｅ）は本発明の他の実施形態による半導体パッケージの製造方法（再配線層の形成）を説明するための主要工程毎の断面図である。
【図１６】（ａ）から（ｃ）は本発明の他の実施形態による半導体パッケージの製造方法（パッケージの形成）を説明するための主要工程毎の断面図である。
【図１７】本発明の他の実施形態による半導体パッケージを示す側断面図である。
【図１８ａ】図１７に示された半導体パッケージの一部領域（Ａ部分）を示す拡大図である。
【図１８ｂ】図１７に示された半導体パッケージの一部領域（Ａ部分）を示す平面図である。
【発明を実施するための形態】
【００１１】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
【００１２】
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
【００１３】
図１を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
【００１４】
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサー、マイクロコントローラーなどのアプリケーションプロセッサーチップ；アナログ−デジタルコンバーター、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジッグチップなどが含まれるが、これに限定されるものではなく、以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
【００１５】
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ  ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ  ８０２．１６ファミリなど）、ＩＥＥＥ  ８０２．２０、ＬＴＥ（ｌｏｎｇ  ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びその後のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これに限定されるものではなく、以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
【００１６】
その他の部品１０４０としては、高周波インダクター、フェライトインダクター、パワーインダクター、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−Ｆｉｒｉｎｇ  Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これに限定されるものではなく、以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
【００１７】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ  ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｋ）（不図示）などが挙げられる。但し、これに限定されるものではなく、以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
【００１８】
電子機器１０００は、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ  ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ  ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ  ｗａｔｃｈ）、オートモチーブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これに限定されるものではなく、以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
【００１９】
図２は電子機器の一例を概略的に示した斜視図である。
【００２０】
図２を参照すると、半導体パッケージは、上述のような種々の電子機器に様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサーであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
【００２１】
半導体パッケージ
一般に、半導体チップは、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部の物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
【００２２】
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的には、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
【００２３】
かかるパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とに区分され得る。
【００２４】
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
【００２５】
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図であり、図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【００２６】
図３及び図４を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはいうまでもなく、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
【００２７】
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
【００２８】
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
【００２９】
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
【００３０】
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図であり、図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３１】
図５を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側は封止材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装されることができる。
【００３２】
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
【００３３】
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージを概略的に示した断面図である。
【００３４】
図７を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
【００３５】
本製造工程では、半導体チップ２１２０の外側に封止材２１３０を形成した後、連結部材２１４０を形成することができる。この場合、連結部材２１４０を形成する工程は、半導体チップ２１２０の接続パッド２１２２と連結されるビア及び再配線層を形成する工程から行われるため、ビア２１４３は、半導体チップに近いほど小さい幅を有するように形成されることができる（拡大領域参照）。
【００３６】
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても実装されることができる。
【００３７】
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３８】
図８を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。
【００３９】
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてその厚さを薄く実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
【００４０】
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部の衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。
【００４１】
以下では、工程を簡素化し、且つ高信頼性を有するＵＢＭ層の構造を有する半導体パッケージの様々な実施形態について添付図面を参照して詳細に説明する。
【００４２】
図９は本発明の一実施形態による半導体パッケージを示す側断面図である。
【００４３】
図９を参照すると、本実施形態による半導体パッケージ１００は、半導体チップ１１１、１１２、１１３と、上記半導体チップ１１１、１１２、１１３が配置された第１面、及び上記第１面と反対方向に位置する第２面を有する連結部材１２０と、を含む。
【００４４】
上記連結部材１２０は再配線層１２２を含む。上記半導体チップ１１１、１１２、１１３は接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐを有し、上記接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐは上記連結部材の再配線層１２２と電気的に連結される。
【００４５】
上記半導体パッケージ１００は、上記連結部材１２０の第２面に配置されたパッシベーション層１３０と、上記パッシベーション層１３０に部分的に埋め込まれたＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）層１４０と、を含む。上記ＵＢＭ層１４０は半田ボールなどの接続端子１５０との接続信頼性を向上させ、その結果、パッケージ１００のボードレベル信頼性を改善させることができる。
【００４６】
上記ＵＢＭ層１４０は、上記連結部材１２０の再配線層１２２に連結されたＵＢＭビア１４３と、上記ＵＢＭビア１４３に連結されたＵＢＭパッド１４２と、を含むことができる。本実施形態において、上記ＵＢＭビア１４３は上記パッシベーション層１３０に埋め込まれているのに対し、上記ＵＢＭパッド１４２は上記パッシベーション層１３０の表面から突出することができる。
【００４７】
これにより、ＵＢＭパッド１４２への容易な接続と、ＵＢＭ層１４０の構造的な安定をともに確保することができる。かかるＵＢＭパッド１４２の露出は、プラズマエッチングなどの樹脂除去工程により行われることができる（図１４（ｃ）参照）。
【００４８】
図１０に示されたように、上記ＵＢＭビア１４３は、再配線層１２２のうち最外側に位置する第１再配線層１２２ａに連結されており、上記ＵＢＭパッド１４２と接する部分の幅ｄ１が、上記第１再配線層１２２ａと接する部分の幅ｄ２に比べて小さければよい。
【００４９】
図１０に示されたように、厚さ方向の断面視において、上記ＵＢＭビア１４３は逆台形状を呈することができる。また、連結部材１２０の再配線層１２２及びビア１２３と類似に、ＵＢＭビア１４３はその内部が殆ど満たされた充填ビア（Ｆｉｌｌｅｄ−ｖｉａ）であることができる。
【００５０】
接合強度の点で、上記ＵＢＭパッド１４２と接する部分は、上記第１再配線層１２２ａと接する部分に比べて接合強度の小さいウィークポイント（ｗｅａｋ  ｐｏｉｎｔ）と理解されることができる。このような構造は、様々な衝撃に露出するＵＢＭ層の信頼性を高めることができる。
【００５１】
図１１には、本実施形態による構造と異なる構造のＵＢＭ層１４０'が示されている。上記ＵＢＭ層１４０'は本実施形態と反対に、ＵＢＭパッド１４２'と接する部分の幅ｄ１'が、第１再配線層１２２ａ'と接する部分の幅ｄ２'に比べて大きいＵＢＭビア１４３'を含む。
【００５２】
図１０及び図１１に示されたように、実装過程中に、または使用環境で、接続端子１５０を介して横方向（矢印参照）にＵＢＭ層１４０、１４０'に応力が印加され得る。この際、ウィークポイントにかかるモーメント（ｍｏｍｅｎｔ）が信頼性に決定的な影響を与え、このモーメントの大きさは応力印加地点との距離ｒａ、ｒｂに比例する。したがって、本実施形態によるＵＢＭ層１４０の応力印加地点との距離ｒａが、図１１に示されたＵＢＭ層の応力印加地点との距離ｒｂに比べて小さいため、本実施形態によるＵＢＭ層１４０は、外部衝撃などによる応力に対して高い信頼性を有することができる。
【００５３】
本実施形態において、上記ＵＢＭパッド１４２は、上記ＵＢＭビア１４３に連結された第１面１４２Ａ、及び上記第１面１４２Ａと反対方向に位置する第２面１４３Ｂを有し、上記ＵＢＭパッド１４２の第２面１４２Ｂは、上記パッシベーション層１３０の露出した表面と略同一のレベルを有することができる。他の実施形態において、上記ＵＢＭパッド１４２の第２面、すなわち、接続端子が形成される面が十分に露出するように、上記ＵＢＭパッド１４２の側面は一部のみが露出した構造を有してもよいことはいうまでもない。
【００５４】
一方、通常のインターポーザでは、絶縁層に再配線層を形成し、再配線層上に半導体チップを付着してそれをモールディングするパッケージ工程を行った後、パッケージをキャリアから分離し、キャリアと接していたパッケージの下面にビアの形成、露光、及びめっきなどの工程を行うことでＵＢＭ層を形成してきた（これを、「ＵＢＭ層ラスト工法」という）。このようなＵＢＭ層ラスト工法は、パッケージのみでは反り問題によって工程を進行しにくいため、別のキャリアをさらに用いなければならず、特に、ＵＢＭ層の工程のための専用ラインを構築しなければならないという負担があった。また、低清浄度のパッケージラインを通過した製品が再び高清浄度の露光及びめっき工程を経る必要があることから、工程品質のリスクや収率低下のリスクなどが存在した。本実施形態のための製造工程はこのような問題を解消することができる。これについては、後述の製造工程で詳細に説明する（図１３（ａ）から（ｄ）及び図１４（ａ）から（ｄ）参照）。
【００５５】
一般に、ＵＢＭ層ラスト工法を適用する場合には、ＵＢＭビアのための孔を形成する時に、パッシベーション層の露出した面から加工される。そのため、図１１に示されたように、ＵＢＭパッド１４２'と接する部分の幅ｄ１'が第１再配線層１２２ａ'と接する部分の幅ｄ２'に比べて大きいＵＢＭビア１４３が形成されるようになる。したがって、本実施形態に採用されたＵＢＭ層１４０の構造より信頼性に劣るといえる。
【００５６】
以下、本実施形態による半導体パッケージ１００の他の構成についてより詳細に説明する。
【００５７】
本実施形態において、上記半導体パッケージ１００は複数の半導体チップ１１１、１１２、１１３を含むことができるが、これに限定されず、一つまたは他の数の半導体チップを含むこともできる。上記半導体チップ１１１、１１２、１１３は、例えば、セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサー、マイクロコントローラーなどのプロセッサーチップ、またはアナログ−デジタルコンバーター、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジッグチップ、または揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリー、ＨＢＭ（Ｈｉｇｈ  Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）などのメモリーチップであることができる。一部の実施形態において、上記半導体パッケージ１００には、種々のチップが組み合わされていてもよい。例えば、第１半導体チップ１１１及び第３半導体チップ１１３はＨＢＭなどのメモリーチップであり、第２半導体チップ１１２はＡＰなどのプロセッサーチップであることができる。
【００５８】
半導体チップ１１１、１１２、１１３はそれぞれ、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であることができる。この際、それぞれの本体を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。それぞれの本体には様々な回路が形成されていることができる。半導体チップ１１１、１１２、１１３のそれぞれの接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐは、それぞれの半導体チップ１１１、１１２、１１３を他の構成要素と電気的に連結させるための要素であって、これに限定されないが、アルミニウム（Ａｌ）などの導電性物質で形成されることができる。それぞれの本体上には、接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐを露出させるパッシベーション膜が形成されることができる。パッシベーション膜は、酸化膜または窒化膜などであってもよく、若しくは酸化膜と窒化膜の二重層であってもよい。一部の実施形態において、半導体チップ１１１、１１２、１１３には再配線層がさらに形成されてもよい。
【００５９】
本実施形態では、図９に示されたように、接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐにそれぞれバンプ１１１Ｂ、１１２Ｂ、１１３Ｂが形成されることができる。例えば、上記バンプ１１１Ｂ、１１２Ｂ、１１３Ｂは金属や半田からなることができる。半導体チップ１１１、１１２、１１３は、接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐ及び／またはバンプ１１１Ｂ、１１２Ｂ、１１３Ｂを介して連結部材１２０の上部に露出した再配線層１２２ｃと連結されることができる。このような連結のために、半田などの接続部材１１５が用いられることができる。それぞれの半導体チップ１１１、１１２、１１３は、アンダーフィル樹脂１７０を用いて、より安定して連結部材１２０上に装着されることもできる。
【００６０】
上記連結部材１２０は、半導体チップ１１１、１１２、１１３のそれぞれの接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐを再配線する。連結部材１２０により、様々な機能を有する半導体チップ１１１、１１２、１１３のそれぞれの接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐが再配線されることができ、接続端子１５０を介して外部装置に物理的及び／または電気的に連結されることができる。
【００６１】
上記連結部材１２０は、絶縁層１２１と、上記絶縁層１２１上にまたは内部に形成された再配線層１２２と、上記絶縁層１２１を貫通し、互いに異なる層に形成された再配線層１２２を電気的に連結するビア１２３と、を含む。本実施形態に示された連結部材１２０の層数は例示に過ぎず、より多くてもより少なくてもよい。本実施形態による連結部材１２０は、２．５Ｄタイプのインターポーザとして用いられることができる。
【００６２】
例えば、上記絶縁層１２１は、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）などの無機フィラーと混合された樹脂を含むことができる。一部の実施形態において、上記絶縁層１２１はＰＩＤ（Ｐｈｏｔｏ  Ｉｍａｇｅａｂｌｅ  Ｄｉｅｌｅｃｔｒｉｃ）樹脂などの感光性絶縁物質を含むことができる。この場合、絶縁層１２１を高精度のフォトリソグラフィ工程によりパターニングすることができるため、より薄く形成することができるとともに、より微細なピッチを有するビア１２３を実現することができる。絶縁層１２１が多層からなっていても、各層を互いに同一の物質で形成する場合には、互いに一体化されて各層の境界が不明確であり得る。必要に応じて、多層からなる絶縁層１２１の一部の層は、他の一部の層と異なる物質で形成してもよい。
【００６３】
上記再配線層１２２は、実質的に接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐを再配線する役割を果たすことができる。上記再配線層１２２の材料としては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金を用いることができる。再配線層１２２は、各層の設計デザインに応じて様々な機能を担うことができる。一部の実施形態において、再配線層１２２は、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ）パターンなどを含み、必要に応じて、ビアパッド、接続端子パッドなども含むことができる。
【００６４】
上記ビア１２３は、互いに異なる層に形成された再配線層１２２などを電気的に連結させ、その結果、パッケージ１００内に電気的経路を形成させる。例えば、ビア１２３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金を含むことができる。
【００６５】
図９に示されたように、本実施形態に採用された連結部材１２０は、パッシベーション層１３０と接する第１絶縁層１２１ａと、第１絶縁層１２１ａに埋め込まれ、パッシベーション層１３０及びＵＢＭビア１４３と接する第１再配線層１２２ａと、第１絶縁層１２１ａ上に配置された第２再配線層１２２ｂと、第１絶縁層１２１ａの少なくとも一部を貫通し、第１再配線層１２２ａと第２再配線層１２２ｂを電気的に連結する第１ビア１２３ａと、を含む。これと類似に、絶縁層１２１、再配線層１２２、及びビア１２３が、図９に示されたように積層構成されることができる。第１ビア１２３ａは、第２再配線層１２２ｂと接する部分の幅が、第１再配線層１２２ａと接する部分の幅に比べて大きければよい。すなわち、連結部材１２０のビア１２３の断面形状は、ＵＢＭビア１４３の断面形状と類似に略逆台形状を有することができる。
【００６６】
連結部材１２０は、封止材１６０及び／またはアンダーフィル樹脂１７０と接する第２絶縁層１２１ｂと、第２絶縁層１２１ｂ上に配置された第３再配線層１２２ｃと、を含む。第３再配線層１２２ｃは、連結部材１２０の最上部絶縁層である第２絶縁層１２１ｂの上面上に突出した形状を有することができる。第３再配線層１２２ｃは半導体チップ１１１、１１２、１１３を実装するためのパッドの役割を果たす。第３再配線層１２２ｃの表面には表面処理層Ｐが形成されることができる。表面処理層Ｐは、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。第３再配線層１２２ｃ及び／または表面処理層Ｐは、半田などの接続部材１１５を介して半導体チップ１１１、１１２、１１３の接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐ及び／またはバンプ１１１Ｂ、１１２Ｂ、１１３Ｂと連結されることができる。
【００６７】
パッシベーション層１３０は、連結部材１２０を外部の物理的、化学的損傷などから保護することができる。パッシベーション層１３０の材料は特に限定されず、上述の連結部材１２０の絶縁層１２１に用いられる絶縁物質が用いられることができる。例えば、パッシベーション層１３０はＡＢＦで形成されることができる。
【００６８】
上記接続端子１５０は、半導体パッケージ１００を外部と物理的及び／または電気的に連結させる。例えば、半導体パッケージ１００は接続端子１５０を介して電子機器のメインボードに実装されることができる。接続端子１５０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これに限定されるものではない。接続端子１５０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などの様々な構造を有することができる。接続端子１５０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これに限定されるものではない。
【００６９】
接続端子１５０の数、間隔、配置形態などは特に限定されず、必要に応じて多様に変更され得る。例えば、接続端子１５０の数は多様に実現されることができ、接続パッド１１１Ｐ、１１２Ｐ、１１３Ｐの数に応じて数十〜数千個であることができる。接続端子１５０の少なくとも一つはファン−アウト領域に配置される。ファン−アウト領域とは、半導体チップ１１１、１１２、１１３が配置された領域を外れた領域を意味する。
【００７０】
本実施形態による半導体パッケージ１００はファン−アウト半導体パッケージであることができる。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
【００７１】
上記アンダーフィル樹脂１７０は、半導体チップ１１１、１１２、１１３を連結部材１２０上にさらに安定して装着させることができる。アンダーフィル樹脂１７０はエポキシなどの樹脂であることができる。一部の実施形態において、アンダーフィル樹脂１７０は省略されてもよい。連結部材１２０上に搭載される素子は、半導体チップ１１１、１１２、１１３以外にも、他の受動素子などの電子部品を含んでもよい。
【００７２】
封止材１６０は半導体チップ１１１、１１２、１１３などを保護することができる。封止方式は特に限定されず、半導体チップ１１１、１１２、１１３の表面全体を囲まなくてもよい。図９に示されたように、放熱などのために、半導体チップ１１１、１１２、１１３の上面が露出することができる。このような露出した面は、封止材の上面とともに研磨されて得られた面であって、封止材の上面と実質的に共平面（ｃｏｐｌａｎｅ）を有することができる。封止材１６０の材料としては絶縁物質を用いることができ、絶縁物質は、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）などの無機フィラーと混合された樹脂であることができる。一部の実施形態において、ガラス繊維も含むプリプレグ（ｐｒｅｐｒｅｇ）を用いてもよく、または公知のＥＭＣ（Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ）を用いてもよい。
【００７３】
図１２ａ及び図１２ｂは、様々な変形例によるＵＢＭ層の構造を示す断面図である。図１２ａ及び図１２ｂに示されたＵＢＭ層１４０ａ、１４０ｂは図９に示された半導体パッケージに採用可能な構造であって、上述の実施形態の説明を参照して理解されることができる。
【００７４】
図１２ａに示されたＵＢＭ層１４０ａは、パッシベーション層１３０から突出し、リセスＲを有するＵＢＭパッド１４２ａを含む。接続端子１５０は、ＵＢＭパッド１４２ａのリセスＲを満たすように形成される。本実施形態に採用されたＵＢＭパッド１４２ａは、接続端子１５０が形成されるべき領域を、リセスＲの領域によって安定して限定するだけでなく、接続端子１５０との接触面積を増加させることができる。
【００７５】
本実施形態において、上記ＵＢＭパッド１４２の側面が殆ど露出している上述の実施形態と異なって、上記ＵＢＭパッド１４２ａのリセスＲが形成されるべき面が十分に露出するように上記ＵＢＭパッド１４２ａの側面の一部のみが露出し、他の一部ｃはパッシベーション層１３０によって覆われることができる。このような露出した側面は、プラズマエッチングにより除去される樹脂層の深さを決定することで、比較的高精度に調節されることができる。
【００７６】
図１２ｂに示されたＵＢＭ層１４０ｂは、互いに分離された３つのリセスＲ１、Ｒ２、Ｒ３を有するＵＢＭパッド１４２ｂを含む。複数のリセスＲ１、Ｒ２、Ｒ３には接続端子１５０が満たされるように形成される。本実施形態に採用されたＵＢＭパッド１４２ｂは、複数のリセスＲ１、Ｒ２、Ｒ３により、接続端子１５０と接触する面積を図１２ａに示されたＵＢＭパッド１４２ａよりも大きく増加させることができるため、さらに優れた接続信頼性を有することができる。
【００７７】
図１３（ａ）から（ｄ）は、図９に示された半導体パッケージの製造方法を説明するための主要工程毎の断面図である。図１３（ａ）から（ｄ）に示された工程では、ＵＢＭ層を含む再配線層を形成する過程を説明する。
【００７８】
図１３（ａ）を参照すると、再配線層を形成するためのキャリア２１０を準備する。
【００７９】
キャリア２１０は、コア層２１１と、コア層の両面にそれぞれ形成された金属膜２１２、２１３と、を含むことができる。コア層２１１は、絶縁樹脂または無機フィラー及び／またはガラス繊維を含む絶縁樹脂（例えば、プリプレグ）であることができる。金属膜２１２、２１３は、銅（Ｃｕ）、チタン（Ｔｉ）などの金属を含むことができる。容易な分離のために、金属膜２１２、２１３とコア層２１１との間には、表面処理が施されてもよく、離型層が備えられてもよい。一部の実施形態において、キャリア２１０は通常のデタッチコア（Ｄｅｔａｃｈ  Ｃｏｒｅ）であることができる。
【００８０】
次に、図１３（ｂ）に示されたように、キャリア２１０上に樹脂層２２０を形成することもできる。
【００８１】
このような樹脂層２２０により、製造される連結部材１２０とキャリア２１０との電気的な絶縁を確保することができる。具体的には、連結部材（図１３（ｄ）の１２０）の完成後に行われる再配線層（図１３（ｄ）の１２２）に対する電気検査を正常に行うために、樹脂層２２０を形成することで、連結部材の再配線層とキャリア２１０の金属膜２１２とを絶縁させることができる。樹脂層２２０は、フィルム状のものをラミネートするか、または液状のものを塗布及び硬化する方法により形成することができる。必要に応じて、樹脂層２２０は省略されてもよい。
【００８２】
次に、図１３（ｃ）に示されたように、ＵＢＭパッド１４２とパッシベーション層１３０を形成する。
【００８３】
ＵＢＭ層のためのＵＢＭパッド１４２を形成するために、樹脂層２２０上にシード層を形成し、ドライフィルムなどを用いてパターンを形成した後、めっき工程によりパターンを満たす方式で形成することができる。次に、ＵＢＭパッド１４２を覆うようにパッシベーション層１３０を形成することができる。樹脂層２２０が省略された場合には、キャリア２１０の第２金属膜２１３をシード層として用いてＵＢＭパッド１４２を形成することができる。
【００８４】
次に、図１３（ｄ）に示されたように、上記パッシベーション層１３０上に連結部材１２０を形成する。
【００８５】
このような連結部材１２０の形成工程は、その前の工程であるパッシベーション層１３０及びＵＢＭパッド１４２の形成工程と同一の工程ラインで行うことができる。この工程において、パッシベーション層１３０上に孔を形成し、めっき工程などにより孔を満たしながら第１再配線層１２２ａを形成した後、絶縁層１２１の形成とビアホール及び充填／パターンの形成を繰り返して行うことで、追加的な再配線層１２２及びビア１２３を有する連結部材１２０を形成することができる。さらに、連結部材１２０の上部に形成された第３再配線層１２２ｃに表面処理層Ｐを形成することができる。
【００８６】
連結部材１２０を形成した後、半導体チップを実装する前に、クアッドルート（Ｑｕａｄ  Ｒｏｕｔｅ）検査及び再配線層の電気検査の検証手順を行うことができる。したがって、半導体チップを実装する前に、再配線層などの不良を早期に確認することで、不良廃棄によるコスト損失を著しく低減することができる。
【００８７】
この工程において、パッシベーション層１３０の孔に形成されるＵＢＭビア１４３は、第１再配線層１２２ａとともに形成することができる。これは、ＵＢＭ層ラスト工程でＵＢＭビアとＵＢＭパッドが一体化された構造としてともに形成されることとは異なる。このように、本実施形態に採用されるＵＢＭビア１４３は、従来の構造と異なって、隣接した第１再配線層１２２ａと一体化された構造を有することができる。
【００８８】
本明細書において「一体化された構造（ｉｎｔｅｇｒａｔｅｄ  ｓｔｒｕｃｔｕｒｅ）」とは、２つの要素が単純に接触している状態を意味するのではなく、同一の工程により同一の物質を用いて一体に形成される構造を意味する。例えば、ビアとパターン（例えば、再配線層またはパッド）が同一のめっき工程により同時に形成される時に、ビアとパターンを一体化した構造であるといえる。
【００８９】
本実施形態による製造方法では、ＵＢＭ層ラスト工程と異なって、半導体チップを実装する前に連結部材１２０を予め形成する際に、連結部材１２０にＵＢＭ層１４０を予め形成する。例えば、連結部材１２０を形成する前に、連結部材１２０を形成する工程ラインでＵＢＭ層１４０とパッシベーション層１３０を形成することができる。このように、ＵＢＭ層１４０と連結部材１２０の再配線層１２２及びビア１２３は、同一の工程ラインで連続して形成されることができる。
【００９０】
したがって、本実施形態による製造方法は、パッケージを完成した後にＵＢＭ層を形成するための追加的なキャリアが不要であり、ＵＢＭ層を形成するための別の専用ラインを省略することができる。また、ＵＢＭの形成過程におけるパッケージ工程の汚染物によるリスクをなくすことができる。
【００９１】
図１４（ａ）から（ｄ）は、図９に示された半導体パッケージの製造方法を説明するための主要工程毎の断面図である。図１４（ａ）から（ｄ）に示された工程は、図１３（ｄ）に示された連結部材を用いて半導体パッケージを製造する過程を示す。
【００９２】
図１４（ａ）に示されたように、連結部材１２０上に半導体チップ１１１、１１２、１１３を実装する。
【００９３】
この実装工程は、半田１１５などを用いて行うことができる。さらに、アンダーフィル樹脂１７０を用いて半導体チップ１１１、１１２、１１３をさらに安定して固定することができる。その後、連結部材１２０上に半導体チップ１１１、１１２、１１３を封止する封止材１６０を形成する。封止材１６０は、フィルム状のものをラミネートするか、液状のものを塗布及び硬化する方法により形成することができる。
【００９４】
次に、図１４（ｂ）に示されたように、半導体チップ１１１、１１２、１１３の表面が露出するように、封止材１６０をグラインディング（Ｇｒｉｎｄｉｎｇ）することができる。
【００９５】
このグラインディング工程により、半導体チップ１１１、１１２、１１３のそれぞれの上面が同一のレベルに位置し、封止材の上面と実質的に共平面を有することができる。グラインディング過程で部分的に消失される半導体チップの部分は非活性領域であるため、機能とは関係なく、封止材の外部に露出することで、逆に放熱効果が改善することができる。
【００９６】
次に、図１４（ｃ）に示されたように、連結部材１２０からキャリア２１０を分離させることができる。
【００９７】
このようなキャリア２１０の分離工程は、金属膜２１２、２１３の分離により行うことができる。例えば、金属膜とコア層との間の離型層を用いることができる。分離工程後に、連結部材１２０から金属膜２１３をエッチング工程により除去する。樹脂層２２０は、金属膜のエッチング工程でＵＢＭパッド１４２を保護することができる。分離工程後に、ＵＢＭパッド１４２が露出するように樹脂層２２０を除去した後、パッシベーション層１３０の一部を除去することで、ＵＢＭパッド１４２を残留しているパッシベーション層１３０の表面から突出させることができる。
【００９８】
図１４（ｃ）に示されたように、ＵＢＭパッド１４２が残留しているパッシベーション層１３０の表面から突出するように、「Ｌ」レベルまで樹脂層及びパッシベーション層の一部を除去することができる。
【００９９】
本実施形態において、この除去工程はプラズマエッチングを用いて行うことができる。例えば、酸素が含有されたプラズマエッチングを適用することで、樹脂層２２０と、その樹脂層２２０と類似の絶縁物質からなるパッシベーション層１３０を、効果的に且つ高精度に除去することができる。
【０１００】
一部の実施形態において、エッチング速度は１μｍ／ｍｉｎの水準で調節することができ、エッチングばらつきが５％以下（例えば、３％）まで得られるため、十分な厚さの絶縁物質層（例えば、樹脂層、パッシベーション層）を効果的に除去することができる。また、金属からなるＵＢＭパッド１４２に対して高い選択性を有するため、ＵＢＭパッド１４２を損傷させることなくＵＢＭパッド１４２の接続面を効果的に露出させることができる。数マイクロメートルまたはサブマイクロメートルまでエッチングの深さを高精度に制御することができる。
【０１０１】
本実施形態のように、プラズマエッチングを用いたＵＢＭパッドの露出工程は、パッシベーション層１３０に開口部を形成するための別のパターニング工程を省略することができる利点を提供する。
【０１０２】
特定の実施形態において、ＵＢＭパッド１４２の露出工程は、グラインディングなどの他の工程とともに行うことができる。例えば、樹脂層２２０はグラインディング工程により除去し、パッシベーション層はプラズマエッチングにより高精度に除去することができる。
【０１０３】
次に、図１４（ｄ）に示されたように、露出したＵＢＭパッド１４２に半田などの接続端子１５０を形成することで、図９に示された半導体パッケージ１００を製造することができる。必要に応じて、この段階で、残留物を除去するためのデスミア（Ｄｅｓｍｅａｒ）処理を行うことができる。
【０１０４】
図１５（ａ）から（ｅ）は、本発明の他の実施形態による半導体パッケージの製造方法（再配線層の形成）を説明するための主要工程毎の断面図である。
【０１０５】
図１５（ａ）を参照すると、キャリア２１０上に配置された樹脂層２２０上にフォトレジスト２３０を形成する。キャリア２１０は、図１３（ａ）で説明されたキャリア２１０を参照して理解することができる。樹脂層２２０を省略した場合には、キャリア２１０の金属膜２１３上にフォトレジスト２３０を形成してもよい。本実施形態では、フォトレジスト２３０を例示しているが、ブロック状の他の材料、例えば、酸化物などの他の絶縁体またはニッケルなどの金属を用いてもよい。
【０１０６】
次に、図１５（ｂ）に示されたように、フォトレジスト２３０をパターニングすることで、リセスＲに対応する形状を有するリセスパターン２３０Ｐを形成することができる。このパターニング工程は、露光及び現像により行うことができる。
【０１０７】
次に、図１５（ｃ）に示されたように、リセスパターン２３０Ｐが形成された領域にＵＢＭパッドのための開口Ｏを有するドライフィルム２４０を形成することができる。
【０１０８】
この工程では、樹脂層２２０上にドライフィルム２４０を形成した後、露光及び現像により所望の開口Ｏを形成することができる。ドライフィルム２４０の高さは、ＵＢＭパッドの厚さを考慮してリセスパターン２３０Ｐの厚さより大きく形成し、開口Ｏはリセスパターン２３０Ｐより大きい面積を有するように形成することができる。
【０１０９】
次に、図１５（ｄ）に示されたように、ドライフィルム２４０の開口Ｏをめっきにより満たしてＵＢＭパッド１４２を形成し、ドライフィルム２４０は除去することができる。
【０１１０】
このような充填及び除去工程を経て所望のＵＢＭパッド１４２を得ることができる。示していないが、このめっき工程ではシード層が用いられることができる。
【０１１１】
次に、図１５（ｅ）に示されたように、ＵＢＭパッド１４２上にパッシベーション層１３０を形成し、パッシベーション層１３０に連結部材１２０を形成する。
【０１１２】
本実施形態による連結部材１２０の形成工程は、図１３（ｄ）についての説明を参照して理解することができる。この工程は、パッシベーション層１３０及びＵＢＭパッド１４２の形成工程と同一の工程ラインで行うことができる。また、連結部材１２０を形成した後、半導体チップを実装する前に、クアッドルート検査及び再配線層の電気検査の検証手順を行うことができる。この工程において、パッシベーション層１３０の孔に形成されるＵＢＭビア１４３は第１再配線層１２２ａとともに形成することができる。したがって、ＵＢＭビア１４３は第１再配線層１２２ａと一体化された構造を有することができる。
【０１１３】
図１６（ａ）から（ｃ）は、本実施形態による半導体パッケージの製造方法（パッケージの形成）を説明するための主要工程毎の断面図である。
【０１１４】
先ず、図１６（ａ）を参照すると、連結部材１２０からキャリア２１０を分離し、金属膜２１３を除去した状態のパッケージ構造が示されている。
【０１１５】
図１６（ａ）に示された構造は、図１５（ｅ）に示された連結部材を用いて製造されたパッケージであって、半導体チップの実装工程及び封止材の形成工程（図１４（ａ）及び（ｂ）参照）を経て、キャリアの分離工程及び金属膜のエッチング工程（図１４（ｃ）及び（ｄ）参照）まで行った結果物であると理解されることができる。
【０１１６】
図１６（ｂ）を参照すると、プラズマエッチングにより樹脂層及びパッシベーション層の一部を除去することができる。
【０１１７】
この除去工程により、ＵＢＭパッド１４２が、残留しているパッシベーション層１３０の表面から突出することができる。この工程では、酸素が含有されたプラズマエッチングを適用することで、樹脂層２２０及びパッシベーション層１３０の一部とともに、有機物であるリセスパターン２３０Ｐも除去することができる。プラズマエッチングを用いることで、ＵＢＭパッド１４２のリセスＲの内部に位置するリセスパターン２３０Ｐも効果的に除去し、且つＵＢＭパッド１４２を所望の厚さで露出させることができるため、パッシベーション層１３０に開口部を形成するための別のパターニング工程を省略することができる。
【０１１８】
次に、図１６（ｃ）に示されたように、露出したＵＢＭパッド１４２に半田などの接続端子１５０を形成することで、図９に示された半導体パッケージ１００を製造することができる。必要に応じて、この段階で、残留物を除去するためのデスミア処理を行うことができる。
【０１１９】
図１７は本発明の他の実施形態による半導体パッケージを示す側断面図であり、図１８ａ及び図１８ｂはそれぞれ、図１７に示された半導体パッケージの一部領域（Ａ部分）を示す拡大図及びその平面図である。
【０１２０】
図１７を参照すると、本実施形態による半導体パッケージ１００Ａは、一つのＵＢＭパッド１４２に複数のＵＢＭビア１４３ａ、１４３ｂ、１４３ｃ、１４３ｄが連結されたマルチ−ビアＵＢＭ層１４０'を有する点を除き、図９及び図１０に示された半導体パッケージ１００と類似のものであると理解することができる。本実施形態の構成要素についての説明は、特に反対される説明がない限り、図９及び図１０に示されたファン−アウト半導体パッケージ１００の同一または類似の構成要素についての説明を参照することができる。
【０１２１】
本実施形態に採用されたＵＢＭ層１４０'は、図１８ａ及び図１８ｂに示されたように、上記連結部材１２０の再配線層１２２に連結された４つのＵＢＭビア１４３ａ、１４３ｂ、１４３ｃ、１４３ｄと、上記４つのＵＢＭビア１４３ａ、１４３ｂ、１４３ｃ、１４３ｄに連結されたＵＢＭパッド１４２と、を含むことができる。
【０１２２】
本実施形態において、上記ＵＢＭビア１４３ａ、１４３ｂ、１４３ｃ、１４３ｄは上記パッシベーション層１３０に埋め込まれているが、上記ＵＢＭパッド１４２は上記パッシベーション層１３０の表面から突出することができる。これにより、ＵＢＭパッド１４２への容易な接続と、ＵＢＭ層１４０の構造的な安定をともに確保することができる。かかるＵＢＭパッド１４２の露出は、プラズマエッチングなどの樹脂除去工程により行われることができる。本実施形態に採用されたＵＢＭ層１４０'は４つのＵＢＭビア１４３ａ、１４３ｂ、１４３ｃ、１４３ｄを含むように例示されているが、他の数のＵＢＭビアを採用してもよいことはいうまでもない。
【０１２３】
このように、本実施形態による半導体パッケージ１００Ａでは、最外側に位置する第１再配線層１２２ａとＵＢＭパッド１４２を連結するＵＢＭビアを複数個で採用することで、各ＵＢＭビアを介して応力を分散させることができ、金属が占める面積の割合を高め、且つ応力に対する十分な耐性を確保することができる。その結果、上述のボードレベル信頼性の問題が改善することができる。
【０１２４】
本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【０１２５】
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【符号の説明】
【０１２６】
１０００  電子機器
１０１０  メインボード
１０２０  チップ関連部品
１０３０  ネットワーク関連部品
１０４０  その他の部品
１０５０  カメラ
１０６０  アンテナ
１０７０  ディスプレイ
１０８０  電池
１０９０  信号ライン
１１００  スマートフォン
１１０１  本体
１１１０  メインボード
１１２０  部品
１１３０  カメラ
２２００  ファン−イン半導体パッケージ
２２２０  半導体チップ
２２２１  本体
２２２２  接続パッド
２２２３  パッシベーション膜
２２４０  連結部材
２２４１  絶縁層
２２４２  配線パターン
２２４３  ビア
２２５０  パッシベーション層
２２６０  ＵＢＭ層
２２７０  半田ボール
２２８０  アンダーフィル樹脂
２２９０  封止材
２５００  メインボード
２３０１  インターポーザ基板
２３０２  インターポーザ基板
２１００  ファン−アウト半導体パッケージ
２１２０  半導体チップ
２１２１  本体
２１２２  接続パッド
２１４０  連結部材
２１４１  絶縁層
２１４２  再配線層
２１４３  ビア
２１５０  パッシベーション層
２１６０  ＵＢＭ層
２１７０  半田ボール
１００  半導体パッケージ
１１１、１１２、１１３  半導体チップ
１１１Ｐ、１１２Ｐ、１１３Ｐ  接続パッド
１１１Ｂ、１１２Ｂ、１１３Ｂ  バンプ
１１５  接続部材
１２０  連結部材
１２２、１２２ａ、１２２ｂ、１２２ｃ  再配線層
１２３、１２３ａ  ビア
１３０  パッシベーション層
１４０  ＵＢＭ層
１４２、１４２ａ、１４２ｂ  ＵＢＭパッド
Ｒ、Ｒ１、Ｒ２、Ｒ３  リセス
１４３  ＵＢＭビア
１５０  接続端子
１６０  封止材
１７０  アンダーフィル樹脂
２１０  キャリア
２１１  コア層
２１２、２１３  金属膜
２２０  樹脂層
【図１】
2019087719.tif 000003
【図２】
2019087719.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2019087719.tif 000012
【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３】
2019087719.tif 000016
【図１４】
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【図１５】
2019087719.tif 000018
【図１６】
2019087719.tif 000019
【図１７】
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【図１８ａ】
2019087719.tif 000021
【図１８ｂ】
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