(57)【要約】【課題】パッシベーション膜の被覆性の悪化を低減できる薄膜トランジスタ、及び、薄膜トランジスタの製造方法を提供することである。【解決手段】本発明の薄膜トランジスタの製造方法は、ソース電極及びドレイン電極の少なくとも一方が、Ａｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、かつ、酸化物半導体からなるチャネル層を有する薄膜トランジスタの製造方法において、ソース電極及びドレイン電極用の導電膜を成膜する、導電膜成膜工程と、導電膜をパターニングしてソース電極及びドレイン電極を形成する、パターニング工程と、パッシベーション膜を形成する、パッシベーション膜形成工程と、熱処理を行う、熱処理工程とを有し、パターニング工程とパッシベーション膜形成工程との間で、熱処理工程に先立つ熱処理を行う、予備熱処理工程を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
ソース電極及びドレイン電極の少なくとも一方が、Ａｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、かつ、酸化物半導体からなるチャネル層を有する薄膜トランジスタの製造方法において、
前記ソース電極及び前記ドレイン電極用の導電膜を成膜する、導電膜成膜工程と、
前記導電膜をパターニングして前記ソース電極及び前記ドレイン電極を形成する、パターニング工程と、
パッシベーション膜を形成する、パッシベーション膜形成工程と、
熱処理を行う、熱処理工程とを有し、
前記パターニング工程と前記パッシベーション膜形成工程との間で、前記熱処理工程に先立つ熱処理を行う、予備熱処理工程を有する、薄膜トランジスタの製造方法。
【請求項２】
前記予備熱処理工程の温度が、前記熱処理工程の温度以上である請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記導電膜が、第１のＡｌ以外の金属層と前記Ａｌ層の二層構造か、又は、第１のＡｌ以外の金属層と前記Ａｌ層と第２のＡｌ以外の金属層の三層構造からなる、請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
ゲート電極が、Ａｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、かつ、酸化物半導体からなるチャネル層を有する薄膜トランジスタの製造方法において、
ゲート電極用の導電膜を成膜する、導電膜成膜工程と、
前記導電膜をパターニングして前記ゲート電極を形成する、パターニング工程と、
パッシベーション膜を形成する、パッシベーション膜形成工程と、
熱処理を行う、熱処理工程とを有し、
前記パターニング工程と前記パッシベーション膜形成工程との間で、前記熱処理工程に先立つ熱処理を行う、予備熱処理工程を有する、薄膜トランジスタの製造方法。
【請求項５】
前記予備熱処理工程の温度が、前記熱処理工程の温度以上である請求項４に記載の薄膜トランジスタの製造方法。
【請求項６】
前記導電膜が、第１のＡｌ以外の金属層と前記Ａｌ層の二層構造か、又は、第１のＡｌ以外の金属層と前記Ａｌ層と第２のＡｌ以外の金属層の三層構造からなる、請求項４又は５に記載の薄膜トランジスタの製造方法。
【請求項７】
チャネル層とソース電極とドレイン電極とゲート電極とパッシベーション膜とを備え、
前記チャネル層が酸化物半導体からなり、
前記ソース電極及び前記ドレイン電極の少なくとも一方の電極がＡｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、
前記パッシベーション膜が、前記ソース電極及び前記ドレイン電極の互いに対向した端面のＡｌ層に形成されたボイドにまで延伸して形成されている、薄膜トランジスタ。
【請求項８】
チャネル層とソース電極とドレイン電極とゲート電極とパッシベーション膜とを備え、
前記チャネル層が酸化物半導体からなり、
ゲート電極がＡｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、
前記パッシベーション膜が、前記ゲート電極の側面のＡｌ層に形成されたボイドにまで延伸して形成されている、薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法、及び、薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、アクティブマトリクス基板を備える表示装置が広く用いられている。アクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」と称する場合がある）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。
【０００３】
液晶表示装置等に用いられるＴＦＴ基板は、例えば、ガラス基板と、ガラス基板に支持された複数のＴＦＴと、ゲート配線およびソース配線と、マトリクス状に配列された画素電極とを有している。各ＴＦＴのゲート電極はゲート配線に、ソース電極はソース配線に、ドレイン電極は画素電極に、それぞれ電気的に接続されている。ＴＦＴ、ソース配線およびゲート配線は、通常、層間絶縁層で覆われており、画素電極は、層間絶縁層上に設けられ、層間絶縁層に形成されたコンタクトホール内で、ＴＦＴのドレイン電極と接続されている。
【０００４】
ＴＦＴとしては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」と称する場合がある）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」と称する場合がある）が広く用いられている。最近では、ＴＦＴの活性層の材料として、酸化物半導体が注目されている。酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。本明細書では、酸化物半導体膜を活性層とするＴＦＴを「酸化物半導体ＴＦＴ」と称することがある。
【０００５】
ＴＦＴのソース電極は、一般に、ソース配線とともに、同一の導電膜から形成される。ドレイン電極、ゲート電極も各々同様である。この導電膜の材料としては、高い導電性を有する、アルミニウム（Ａｌ）やＡｌ合金が広く用いられている。また、最近では、いっそう導電性に優れる銅（Ｃｕ）を用いることも提案されている。本明細書では、ソース配線を含む、同一の導電膜から形成される層を「ソース配線層」と称することがある。
【０００６】
上述したＡｌ等を用いてソース配線層を形成することにより、配線抵抗の小さなソース配線を形成することができる。その一方、Ａｌ膜（あるいはＡｌ合金膜）とＴＦＴの半導体層とを接触させると、半導体層内部にＡｌが拡散し、所望のＴＦＴ特性を得られなくなるおそれがある。Ｃｕを用いてソース配線層を形成する場合にも、半導体層内部にＣｕが拡散し、所望のＴＦＴ特性を得られなくなるおそれがある。また、ＴＦＴ基板の製造工程において、ソース配線層の形成後に熱処理（例えば２００〜６００℃程度）を行う場合、Ａｌ層の表面が変形し、ヒロックと呼ばれる突起物を生じることがある。Ａｌ層の表面のヒロックは、層間絶縁層の絶縁性を低下させる。
【０００７】
これらのことから、積層膜を用いてソース配線層等を形成することが提案されている。例えば特許文献１および２には、モリブデン（Ｍｏ）層、Ａｌ層およびＭｏ層が順に積層された構造を有するソース電極およびドレイン電極が開示されている。特許文献３には、Ａｌ層またはＣｕ層と酸化物半導体層との間にチタン（Ｔｉ）層を形成することが開示されている。特許文献４には、Ｔｉ層、Ａｌ層およびＴｉ層が順に積層された構造を有するソース電極およびドレイン電極が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２５８６２５号公報
【特許文献２】特開２００２−１１１００４号公報
【特許文献３】特開２０１０−１２３９２３号公報
【特許文献４】特開２０１０−１２３７４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述の通り、ＴＦＴの金属配線の材料としては、上下層との密着性や反応性、生産性等を考慮して、Ａｌ層をＴｉ層あるいはＭｏ層などで挟んだ積層構造で形成することが一般的である。
【００１０】
上層絶縁膜（以下、「パッシベーション膜」、「Ｐａｓ膜」、「保護膜」とも称する）を成膜した後、酸化物半導体ＴＦＴに対して、３００℃以上（例えば、３５０℃で１時間）で熱処理（アニール）が行われる。Ｐａｓ膜から酸素を拡散させることで酸化物半導体中の酸素欠陥を減らす必要があるためである。
【００１１】
しかし、熱処理によりパッシベーション膜の被覆性が悪化するという問題がある。以下、図１および図２を参照して、説明する。
図１は、ボトムゲート型薄膜トランジスタについてその主な構成要素を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ線で切った断面図である。
図１において、符号１０１はゲート電極、符号１０２は酸化物半導体層（以下、「チャネル層」とも称する）、符号１０３及び１０４は、Ａｌ層をＴｉ層あるいはＭｏ層などで挟んだ三層構造のソース・ドレイン電極（以下、Ｓ／Ｄ電極とも呼する）である。ゲート電極１０１はゲート配線につながるので、以下、ゲート電極配線と呼ぶことがある。また、Ｓ／Ｄ電極１０３及び１０４は配線につながるので、以下、Ｓ／Ｄ電極配線と呼ぶことがある。
図２（ａ）は、熱処理前のボトムゲート型薄膜トランジスタの断面図であり、要部を拡大したものである。チャネル層１０２とＳ／Ｄ電極１０３を含め、パッシベーション膜１０５が被覆していることを表している。しかし、熱処理により、Ａｌ層の体積が変化（収縮、シュリンク）する。さらに、Ａｌ層の体積変化量がＴｉ層やＭｏ層よりも大きい。このため、Ｓ／Ｄ電極１０３とパッシベーション膜１０５の間、例えばＳ／Ｄ電極１０３の端面１０３ａにボイド（空隙）Ｖ１０１が発生する（図２（ｂ））。
【００１２】
上記のように形成されたボイドを通じて、空気中の水分がチャネル膜に到達するおそれがある。空気中からチャネル層に水分が侵入すると、特性異常となり、ＴＦＴ特性が悪化するという、重大な欠陥に至る。言い換えると、熱処理により被覆性が悪化したパッシベーション膜は、水分の浸入を防ぐことができず、薄膜トランジスタが急速に劣化（以下、「ＴＦＴ劣化」とも称する）するおそれがある。
【００１３】
ここで、ボトムゲート型薄膜トランジスタとトップゲート型薄膜トランジスタとを対比して説明する。
【００１４】
ボトムゲート型薄膜トランジスタでは、Ｓ／Ｄ電極配線が、ゲート電極配線よりも、基板から離れた位置に配置されている。チャネル領域から基板へ向かう方向を下方向として図示すると、Ｓ／Ｄ電極配線よりも下にゲート電極配線が配置されている（図３）。
【００１５】
対して、トップゲート型薄膜トランジスタでは、Ｓ／Ｄ電極配線が、ゲート電極配線よりも、基板に近い位置に配置されている。チャネル領域から基板へ向かう方向を下方向として図示すると、Ｓ／Ｄ電極配線よりも上にゲート電極が位置する（図４）。
【００１６】
図５は、トップゲート型薄膜トランジスタについてその主な構成要素を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ線で切った断面図である。
図５において、符号２０１は、Ａｌ層をＴｉ層あるいはＭｏ層などで挟んだ三層構造のゲート電極、符号２０２はチャネル層、符号２０３及び２０４はＳ／Ｄ電極、符号２０６はゲート絶縁膜である。図６（ａ）は、熱処理前のトップゲート型薄膜トランジスタの断面図であり、要部を拡大したものである。チャネル層２０２とゲート電極２０１を含め、パッシベーション膜２０５が被覆していることを表している。
上記のボトムゲート型薄膜トランジスタと同様にして、アニール時にＡｌ層に体積変化（収縮、シュリンク）が生じる。このため、ゲート電極２０１とパッシベーション膜２０５の間、例えばゲート電極２０１の端面２０１ａにボイド（空隙、符号：Ｖ２０１）が発生する（図６（ｂ））。そして、熱処理により発生したボイドを通じて、水分がチャネル膜に到達し、急速に薄膜トランジスタを劣化（以下、「ＴＦＴ劣化」とも称する）するおそれがある。
【００１７】
以上のように、トップゲート型薄膜トランジスタにおいても、ボトムゲート型薄膜トランジスタと同様に、熱処理によりパッシベーション膜の被覆性が悪化するおそれがある。
【００１８】
本発明はこのような事情に鑑みてなされたものであって、熱処理によるパッシベーション膜の被覆性の悪化を抑制できる薄膜トランジスタの製造方法、及び、薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の一態様に係る薄膜トランジスタの製造方法は、ソース電極及びドレイン電極の少なくとも一方が、Ａｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、かつ、酸化物半導体からなるチャネル層を有するボトムゲート型薄膜トランジスタの製造方法において、前記ソース電極及び前記ドレイン電極用の導電膜を成膜する、導電膜成膜工程と、前記導電膜をパターニングして前記ソース電極及び前記ドレイン電極を形成する、パターニング工程と、パッシベーション膜を形成する、パッシベーション膜形成工程と、熱処理を行う、熱処理工程とを有し、前記パターニング工程と前記パッシベーション膜形成工程との間で、前記熱処理工程に先立つ熱処理を行う、予備熱処理工程を有する。
【００２０】
本発明の一態様に係る薄膜トランジスタの製造方法は、前記予備熱処理工程の温度が、前記熱処理工程の温度以上であってもよい。
【００２１】
本発明の一態様に係る薄膜トランジスタの製造方法は、前記導電膜が、第１のＡｌ以外の金属層と前記Ａｌ層の二層構造か、又は、第１のＡｌ以外の金属層と前記Ａｌ層と第２のＡｌ以外の金属層の三層構造からなってもよい。
【００２２】
本発明の一態様に係る薄膜トランジスタの製造方法は、ゲート電極が、Ａｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、かつ、酸化物半導体からなるチャネル層を有する薄膜トランジスタの製造方法において、ゲート電極用の導電膜を成膜する、導電膜成膜工程と、前記導電膜をパターニングして前記ゲート電極を形成する、パターニング工程と、パッシベーション膜を形成する、パッシベーション膜形成工程と、熱処理を行う、熱処理工程とを有し、前記パターニング工程と前記パッシベーション膜形成工程との間で、前記熱処理工程に先立つ熱処理を行う、予備熱処理工程を有する。
【００２３】
本発明の一態様に係る薄膜トランジスタの製造方法は、前記予備熱処理工程の温度が、前記熱処理工程の温度以上であってもよい。
【００２４】
本発明の一態様に係る薄膜トランジスタの製造方法は、前記導電膜が、第１のＡｌ以外の金属層と前記Ａｌ層の二層構造か、又は、第１のＡｌ以外の金属層と前記Ａｌ層と第２のＡｌ以外の金属層の三層構造からなってもよい。
【００２５】
本発明の一態様に係る薄膜トランジスタは、チャネル層とソース電極とドレイン電極とゲート電極とパッシベーション膜とを備え、前記チャネル層が酸化物半導体からなり、前記ソース電極及び前記ドレイン電極の少なくとも一方の電極がＡｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、前記パッシベーション膜が、前記ソース電極及び前記ドレイン電極の互いに対向した端面のＡｌ層に形成されたボイドにまで延伸して形成されている。
【００２６】
本発明の一態様に係る薄膜トランジスタは、チャネル層とソース電極とドレイン電極とゲート電極とパッシベーション膜とを備え、前記チャネル層が酸化物半導体からなり、ゲート電極がＡｌ層及びＡｌ以外の金属層を含む複数の金属層の積層構造からなり、前記パッシベーション膜が、前記ゲート電極の側面のＡｌ層に形成されたボイドにまで延伸して形成されている。
【発明の効果】
【００２７】
本発明の薄膜トランジスタの製造方法によれば、パッシベーション膜の被覆性の悪化を抑制できる薄膜トランジスタの製造方法を提供できる。
本発明の薄膜トランジスタによれば、パッシベーション膜の被覆性の悪化が抑制された薄膜トランジスタを提供できる。水分の侵入によるＴＦＴ劣化を抑制できる。
【図面の簡単な説明】
【００２８】
【図１】ボトムゲート型薄膜トランジスタについてその主な構成要素を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ線で切った断面図である。
【図２】図１（ｂ）の左側のＳ／Ｄ電極配線１０３及びチャネル層１０２近傍の要部を表す拡大図であり、（ａ）はアニール前の図であり、（ｂ）はアニール後の図である。
【図３】ボトムゲート型薄膜トランジスタの典型的な構造を示す断面模式である。
【図４】トップゲート型薄膜トランジスタの典型的な構造を示す断面模式である。
【図５】トップゲート型薄膜トランジスタについてその主な構成要素を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ線で切った断面図である。
【図６】図５（ｂ）の左側のゲート電極配線２０１及びチャネル層２０２近傍の要部を表す拡大図であり、（ａ）はアニール前の図であり、（ｂ）はアニール後の図である。
【図７】本発明のボトムゲート型薄膜トランジスタの製造方法の一例を示すものであり、（ａ）〜（ｇ）はボトムゲート型薄膜トランジスタの製造方法を説明するための工程断面図である。
【図８】本発明のトップゲート型薄膜トランジスタの製造方法の一例を示すものであり、（ａ）〜（ｆ）はトップゲート型薄膜トランジスタの製造方法を説明するための工程断面図である。
【発明を実施するための形態】
【００２９】
以下、図を参照しながら、本発明について説明する。
なお、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。また、以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その効果を奏する範囲で適宜変更して実施することが可能である。
（ボトムゲート型薄膜トランジスタの製造方法）
【００３０】
図７（ａ）〜図７（ｇ）を参照して、本発明のボトムゲート型薄膜トランジスタの製造方法の例を説明する。図７（ａ）〜図７（ｇ）は、ボトムゲート型薄膜トランジスタ１０の製造方法を説明するための工程断面図である。以降、基板１１からチャネル層１５へ向かう方向を上方向として、説明する。
【００３１】
＜基板の準備＞
まず、基板１１を用意する。基板１１としては、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。
また、各々の基板にベースコートとして、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ≧ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることもできる。
【００３２】
＜ゲート電極の形成＞
次に、図７（ａ）に示すように、基板１１上にゲート電極１２を形成する。ゲート電極１２は、スパッタリング法等により基板１１上に導電膜を堆積した後、フォトリソグラフィプロセスを用いて導電膜をパターニングすることによって形成することができる。導電膜としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。例えば、導電膜として、Ａｌ層をＴｉ層で挟んだものを用いることができる。Ａｌ層との間に、Ｔｉ層又はＭｏ層が介在することによって、上下層との密着性を向上することができる。また、例えば、導電膜として、Ｗ／ＴａＮ=３７０ｎｍ／５０ｎｍをスパッタ装置にて堆積した後、フォトリソグラフィ法とドライエッチ法により所望のパターンにパターニングすることができる。
【００３３】
＜ゲート絶縁膜の成膜＞
次に、図７（ｂ）に示すように、ゲート電極１２上にゲート絶縁膜１４を形成する。ゲート絶縁膜１４は例えば、ＣＶＤ法を用いて形成することができる。ゲート絶縁膜は、単層膜であっても複層膜であってもよい。ゲート絶縁膜は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ≧ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることができる。なお、基板からの不純物等の拡散防止のため、下層側ゲート絶縁膜としては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いて形成し、上層側ゲート絶縁膜としては、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ≧ｙ）等を用いて形成することが望ましい。さらに低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませて絶縁膜中に混入させるとよい。例えば、ゲート電極１２上にＳｉＮ層（３２５ｎｍ）、ＳｉＯ２層（５０ｎｍ）をＣＶＤ装置にて連続して堆積することができる。
【００３４】
＜チャネル層（酸化物半導体層）の形成＞
次に、図７（ｃ）に示すように、ゲート絶縁膜１４上にチャネル層（酸化物半導体層）１５を形成する。チャネル層１５は、スパッタリング法やＣＶＤ法等により、ゲート絶縁膜１４上に酸化物半導体層用薄膜を成膜した後、フォトリソグラフィプロセスを用いて酸化物半導体層用薄膜をパターニングすることによって形成することができる。ここで、例えば、ゲート絶縁膜上に酸化物半導体層用薄膜をスパッタリング法により３０〜１００ｎｍの厚さで堆積した後、フォトリソグラフィ工程でレジストマスクを用いてエッチングを行い、所望の形状にパターニングすることができる。
【００３５】
チャネル層１５に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、例として、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
チャネル層は、２層以上の積層構造を有していてもよい。チャネル層１５が積層構造を有する場合には、チャネル層１５は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。チャネル層１５が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【００３６】
チャネル層１５は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。チャネル層１５は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と略する。さらに、「ＩＧＺＯ」と略することもある。）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ここでは、チャネル層１５は、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を含んでいてもよい。
【００３７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
【００３８】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。
【００３９】
チャネル層１５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）、酸化カドニウム（ＣｄＯ）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体等を含んでいてもよい。Ｚｎ−Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態のもの、または何も不純物元素が添加されていないものを用いることができる。
【００４０】
＜電極用導電膜の形成（導電膜成膜工程）＞
次に、図７（ｄ）に示すように、チャネル層１５及びゲート絶縁膜１４の全面にソース電極及びドレイン電極形成用の導電膜１６を形成する。導電膜１６は、Ａｌ層をＡｌ以外の金属層で挟んだ三層構造である。アルミニウム（Ａｌ）層の上、又は／及び下に配置するＡｌ以外の金属層の材料に、例えばチタン（Ｔｉ）あるいはモリブデン（Ｍｏ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。この構成により、チャネル層１５と導電膜１６とパッシベーション膜１７との密着性を向上することができる。例えば、スパッタリングによる成膜により、ゲート絶縁膜及びチャネル層上にＴｉ層（５０ｎｍ）を配置し、その上にＡｌ層（３００ｎｍ）とＴｉ層（３０ｎｍ）とを順に積層することで、Ａｌ層がＴｉ層に挟まれた導電膜１６を形成できる。Ａｌ層を含むことで良好な導電性を得ることができ、Ｔｉ層を介在することで、導電膜１６と、ゲート絶縁膜１４とチャネル層１５とパッシベーション膜１７との良好な密着性を同時に得ることができる。
【００４１】
＜ソース電極及びドレイン電極の形成（パターニング工程）＞
次に、図７（ｅ）に示すように、フォトリソグラフィ工程でレジストマスクを用いて電極用導電膜１６を所望の形状に加工し、ソース電極１６Ａ又はドレイン電極１６Ｂを形成する。
【００４２】
＜予備熱処理工程＞
次に、ソース電極１６Ａ又はドレイン電極１６Ｂ中のＡｌ層へ熱を与える。図７（ｆ）に示すように、Ａｌ層の体積が変化（縮小、シュリンク）し、ソース電極１６Ａ又はドレイン電極１６Ｂの端面に凹み（ボイド、符号：Ｖ１）が形成される。図７（ｆ）には、ソース電極１６Ａの端面に形成されたボイドをＶ１Ａ、ドレイン電極の端面に形成されたものをＶ１Ｂとして記載した。後述する熱処理工程に先立って熱処理を行うことで、熱処理工程でＡｌ層が収縮する余地を小さくすることができる。よって、熱処理工程におけるボイドの発生を抑制することができる。このため、熱処理工程の後も、パッシベーション膜が、チャネル層とＡｌ層とＡｌ以外の金属層とに密に接することができる。このため水分がチャネル層に到達するのを、実用上十分な程度に抑制することができる。
予備熱処理工程の温度を、熱処理工程よりも高い温度にすることが好ましい。このような温度条件を採用することにより、水分がチャネル層に到達するのを、さらに抑制することができる。
また、例えば、導電膜１６の積層構造がＴｉ層／Ａｌ層／Ｔｉ層である場合、この基板を３００〜４００℃（例えば、３５０℃）に加熱することが好ましい。これにより、Ａｌ層やＴｉ層に含まれる水素がチャネル層に拡散することなく、Ａｌ膜の収縮が起こり易くなる。よって、プロセス時間を短縮できる。なお、この基板温度を４５０℃以上とした場合には、Ａｌ層やＴｉ層に含まれる水素がチャネル層に拡散して、特性不良（特性異常）を引き起こすおそれがある。
さらに、加熱を１時間以上行うことが望ましい。Ａｌ膜を十分に収縮することができる。一方、生産性の観点からは短い方が好ましい。従って、生産性の観点から決められる時間を上限として予備熱処理を行ってもよい。その上限として、２時間としてもよい。
加熱方法としては、公知の方法を用いることができ、特に限定されるものではない。例えば、加熱炉、レーザー加熱を好適に用いることができる。また、Ａｌ層のみを選択的に加熱する方法をとってもよいし、基板などのＡｌ層以外の部位を含めて加熱する方法をとってもよい。
ゲート電極１２は、ソース電極１６Ａ又はドレイン電極１６Ｂと同様に、予備熱処理工程又は／及び熱処理工程で収縮してもよく、また、これに特に限定されるものではない。
【００４３】
＜パッシベーション膜（Ｐａｓ膜、保護膜）の形成（パッシベーション膜形成工程）＞
次に、図７（ｇ）に示すように、形成してきた構造の全体を覆うように、絶縁膜であるパッシベーション膜（Ｐａｓ膜）１７を形成する。パッシベーション膜を予備熱処理工程で形成されたＡｌ層のボイドにまで延伸するように形成することができる。また、ボイドを埋めるように、パッシベーション膜を形成することができる。なお、図７（ｇ）では、ボイドＶ１Ａ、ボイドＶ１Ｂの内部がパッシベーション膜の端部１７Ａ、１７Ｂによって、隙間や空孔がないように埋められているように図示されている。しかし、実用上十分なパッシベーション膜の被覆性が得られれば良いのであって、本発明は図７（ｇ）に示された形態に限定されるものではない。
パッシベーション膜の厚さを、例えば、３００〜５００ｎｍ程度として形成する。このパッシベーション膜は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素等の絶縁性材料を用いて形成することができる。
【００４４】
その後、パッシベーション膜（Ｐａｓ膜）上にフォトリソグラフィ工程でレジストマスクを形成し、コンタクトホール用のエッチングを行う。なおパッシベーション膜（Ｐａｓ膜）は単層に限らず、２層であってもよいし、３層以上であってもよいが、チャネル層（例えば、ＩＧＺＯ層）と接する膜には酸素が含まれることが好ましい。また、パッシベーション膜（Ｐａｓ膜）上に、有機絶縁材料から形成された平坦化膜をさらに形成してもよい。
【００４５】
＜熱処理工程（アニール）＞
次いで、パッシベーション膜２７に対して熱処理を行う。パッシベーション膜（Ｐａｓ膜）から酸素を拡散させることができ、酸化物半導体中の酸素欠陥を減らすことができる。２００〜４００℃程度の温度で０．５〜２時間程度、熱処理工程（アニール）を行う。例えば、３００℃、１時間とすることができる。加熱の手段としては、公知のものを用いることができ、特に限定されるものではない。例えば、加熱炉、レーザーを用いることができる。
【００４６】
＜共通電極形成＞
その後、パッシベーション膜（Ｐａｓ膜）が形成された基板表面全体に、例えばスパッタリング法によりＩＴＯやＩＺＯ膜等の透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、透明電極を形成する。
【００４７】
このような製造方法によって、本発明のボトムゲート型薄膜トランジスタを好ましく製造することができる。
上記の例では、導電膜１６はＡｌ層をＡｌ以外の金属層で挟んだ三層構造であったが、Ａｌ層／Ａｌ以外の金属層の二層構造であってもよい。
【００４８】
この後は一般的な液晶表示装置の製造方法と同じく、対向基板との間に液晶層を挟んで保持する表示装置になる。
【００４９】
（ボトムゲート型薄膜トランジスタ）
上記の製造方法により、製造されたボトムゲート型薄膜トランジスタは、パッシベーション膜が、ソース電極及びドレイン電極の互いに対向した端面のＡｌ層に形成されたボイドにまで延伸して形成されている。さらに、パッシベーション膜が、チャネル層とソース電極及びドレイン電極のＡｌ層とＡｌ以外の金属層とに密に接することができる。このような構成をとることにより、水分がチャネル層に到達するのを、実用上十分な程度に抑制することができる。
【００５０】
（トップゲート型薄膜トランジスタの製造方法）
次に、図８（ａ）〜図８（ｆ）を参照して、本発明のトップゲート型薄膜トランジスタの製造方法について述べる。図８（ａ）〜図８（ｇ）は、トップゲート型薄膜トランジスタ２０の製造方法を説明するための工程断面図である。以降、基板２１からチャネル層２５へ向かう方向を上方向として、説明する。
【００５１】
＜基板の準備＞
まず、基板２１を用意する。基板２１として、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。
また、各々の基板にベースコートとして、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることもできる。
【００５２】
＜チャネル層（酸化物半導体層）の形成＞
次に、図８（ａ）に示すように、基板２１上にチャネル層２５を形成する。チャネル層２５を、スパッタリング法やＣＶＤ法等により、基板２１上に酸化物半導体層用薄膜を成膜した後、フォトリソグラフィプロセスを用いて酸化物半導体層用薄膜をパターニングすることによって形成することができる。ここで、例えば、ゲート絶縁膜上に酸化物半導体膜をスパッタリング法により３０〜１００ｎｍの厚さで堆積した後、フォトリソグラフィ工程でレジストマスクを用いてエッチングを行い、所望の形状にパターニングすることができる。また、上述した本発明のボトムゲート型トランジスタの製造方法と同様の、結晶性、積層構造、組成などを備えた酸化物半導体を用いることが出来る。
【００５３】
＜ゲート絶縁膜の成膜＞
次に、図８（ｂ）に示すように、チャネル層２５上にゲート絶縁膜２４を形成する。ゲート絶縁膜２４は、例えば、ＣＶＤ法を用いて形成することができる。ゲート絶縁膜は、単層膜であっても複層膜であってもよい。ゲート絶縁膜は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ≧ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることができる。なお、基板からの不純物等の拡散防止のため、下層側ゲート絶縁膜としては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いて形成し、上層側ゲート絶縁膜としては、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ≧ｙ）等を用いて形成することが望ましい。さらに低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませて絶縁膜中に混入させるとよい。例えば、チャネル層２５上にＳｉＮ層（３２５ｎｍ）、ＳｉＯ２層（５０ｎｍ）をＣＶＤ装置にて連続して堆積することができる。
【００５４】
＜電極用導電膜の形成（導電膜成膜工程）＞
次に、ゲート絶縁膜２４の上にゲート電極形成用の導電膜を形成する。上述した本発明のボトムゲート型トランジスタの製造方法におけるソース電極及びドレイン電極形成用の導電膜と同様に、導電膜はＡｌ層及びＡｌ以外の金属層で挟んだ三層構造である。アルミニウム（Ａｌ）層の上、又は／及び下に配置する、Ａｌ以外の金属層の材料に、例えばチタン（Ｔｉ）あるいはモリブデン（Ｍｏ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。この構成により、導電膜とゲート絶縁膜２４とパッシベーション膜２７との密着性を向上することができる。導電膜として、例えば、ゲート絶縁膜及びチャネル層上にＴｉ層（５０ｎｍ）が配置し、その上にＡｌ層（３００ｎｍ）、Ｔｉ層（３０ｎｍ）を順に、スパッタリングによる成膜により積層できる。Ａｌ層を含むことで良好な導電性を得ることができ、Ｔｉ層を介在することで、導電膜とゲート絶縁膜２４とパッシベーション膜２７との良好な密着性を同時に得ることができる。
【００５５】
＜ゲート電極の形成（パターニング工程）＞
次に、図８（ｃ）に示すように、フォトリソグラフィ工程でレジストマスクを用いて電極用導電膜を所望の形状に加工し、ゲート電極２２を形成する。
【００５６】
＜予備熱処理工程＞
次に、ゲート電極２２中のＡｌ層へ熱を付与する。上述した本発明のボトムゲート型トランジスタの製造方法と同様に、Ａｌ層の体積が変化（縮小、シュリンク）し、図８（ｄ）に示すように、導電膜の端面に凹み（ボイド、符号：Ｖ２Ａ、Ｖ２Ｂ）が形成される。後述する熱処理工程に先立って熱処理を行うことで、熱処理工程でＡｌ層が収縮する余地を小さくすることができる。よって、熱処理工程におけるボイドの発生を抑制することができる。このため、熱処理工程の後も、パッシベーション膜２７が、チャネル層２５とゲート電極２２中のＡｌ層とＡｌ以外の金属層とに密に接することができる。これにより、水分がチャネル層に到達するのを、実用上十分な程度に抑制することができる。
予備熱処理工程の温度を、後述する熱処理工程よりも高い温度にすることが好ましい。このような温度条件を採用することにより、水分がチャネル層に到達するのを、さらに抑制することができる。
また、例えば、ゲート電極用導電膜の積層構造がＴｉ層／Ａｌ層／Ｔｉ層である場合、この基板を３００〜４００℃（例えば、３５０℃）に加熱することが好ましい。これにより、Ａｌ膜の収縮が起こり易くなり、プロセス時間を短縮できる。なお、この基板温度を４５０℃以上に加熱した場合には、ゲート絶縁膜から発生した水素がチャネル層に拡散し、ＴＦＴ素子の信頼性劣化を引き起こすおそれがある。
さらに、加熱を１時間以上行うことが望ましい。Ａｌ膜を十分に収縮することができる。一方、生産性の観点からは短い方が好ましい。従って、生産性の観点から決められる時間を上限として予備熱処理を行ってもよい。その上限として、２時間としてもよい。
加熱方法としては、公知の方法を用いることができ、特に限定されるものではない。例えば、加熱炉、レーザー加熱を好適に用いることができる。また、Ａｌ層のみを選択的に加熱する方法をとってもよいし、基板などのＡｌ層以外の部位を含めて加熱する方法をとってもよい。
【００５７】
＜パッシベーション膜（Ｐａｓ膜、保護膜）の形成（パッシベーション膜形成工程）＞
次に、形成してきた構造の全体を覆うように、絶縁膜であるパッシベーション膜（Ｐａｓ膜）２７を形成する（図８（ｅ））。予備熱処理工程で形成されたＡｌ層のボイド（Ｖ２、Ｖ２Ａ、Ｖ２Ｂ）にまで、パッシベーション膜の端部（２７Ａ，２７Ｂ）が延伸するように形成することができる。また、ボイド（Ｖ２、Ｖ２Ａ、Ｖ２Ｂ）をパッシベーション膜の端部（２７Ａ、２７Ｂ）が埋めるように、パッシベーション膜２７を形成することができる。なお、図８（ｅ）では、ボイド（Ｖ２Ａ、Ｖ２Ｂ）の内部がパッシベーション膜の端部（２７Ａ、２７Ｂ）によって、隙間や空孔がないように埋められているように図示されている。しかし、実用上十分なパッシベーション膜の被覆性が得られれば良いのであって、本発明は図８（ｅ）に示された形態に限定されるものではない。
パッシベーション膜の厚さを、例えば、３００〜５００ｎｍ程度として形成することができる。この絶縁膜は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素等の絶縁性材料を用いて形成することができる。
【００５８】
その後、図８（ｆ）に示すように、パッシベーション膜２７上にフォトリソグラフィ工程でレジストマスクを形成し、コンタクトホール用のエッチングを行う。なおパッシベーション膜（Ｐａｓ膜）は単層に限らず、２層であってもよいし、３層以上であってもよいが、チャネル層（例えば、ＩＧＺＯ膜）と接する膜には酸素が含まれることが好ましい。また、パッシベーション膜（Ｐａｓ膜）上に、有機絶縁材料から形成された平坦化膜をさらに形成してもよい。
【００５９】
＜ソース電極及びドレイン電極の形成（導電膜成膜工程）＞
次に、パッシベーション膜２７の全面にソース電極２６Ａ及びドレイン電極２６Ｂ形成用の導電膜を形成する。図８（ｇ）に示すように、ソース電極２６Ａ及びドレイン電極２６Ｂを形成する。ソース電極２６Ａ及びドレイン電極２６Ｂは、スパッタリング法等により基板１１上に導電膜を堆積した後、フォトリソグラフィプロセスを用いて導電膜をパターニングすることによって形成することができる。導電膜としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。例えば、導電膜として、Ａｌ層をＴｉ層で挟んだものを用いることができる。Ａｌ層との間に、Ｔｉ又はＭｏが介在することによって、上下層との密着性が向上することができる。また、例えば、導電膜として、Ｗ／ＴａＮ=３７０ｎｍ／５０ｎｍをスパッタ装置にて堆積した後、フォトリソグラフィ法とドライエッチ法により所望のパターンにパターニングすることができる。
ゲート電極２２と同様に、ソース電極２６Ａ及びドレイン電極２６Ｂは、予備熱処理工程又は／及び熱処理工程で収縮する構成を備えていてもよく、これに特に限定されるものではない。
【００６０】
＜熱処理工程＞
次いで、パッシベーション膜２７に対して熱処理を行う。パッシベーション膜２７から酸素を拡散させることができ、チャネル層２５内の酸化物半導体（例えばＩＧＺＯ）中の酸素欠陥を減らすことができる。２００〜４００℃程度の温度で０．５〜２時間程度、熱処理工程（アニール）を行う。例えば、３００℃、１時間とすることができる。
加熱方法としては、公知のものを用いることができ、特に限定されるものではない。例えば、加熱炉、レーザーを用いることができる。パッシベーション膜のみを選択的に加熱する方法をとってもよいし、基板などのパッシベーション膜以外の部位を含めて加熱する方法をとってもよい。
【００６１】
＜共通電極形成＞
その後、パッシベーション膜２７、ソース電極２６Ａ及びドレイン電極２６Ｂが形成された基板表面全体に、例えばスパッタリング法によりＩＴＯやＩＺＯ膜等の透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、透明電極を形成する。
【００６２】
このような製造方法によって、本発明のトップゲート型薄膜トランジスタを好ましく製造することができる。
上記の例では、ゲート電極２２はＡｌ層をＡｌ以外の金属層で挟んだ三層構造であったが、Ａｌ層／Ａｌ以外の金属層の二層構造であってもよい。
【００６３】
この後は一般的な液晶表示装置の製造方法と同じく、対向基板との間に液晶層を挟んで保持する表示装置になる。
【００６４】
（トップゲート型薄膜トランジスタ）
上記の製造方法により、製造されたトップゲート型薄膜トランジスタは、パッシベーション膜が、ゲート電極の端面のＡｌ層に形成されたボイドにまで延伸して形成されている。さらに、パッシベーション膜が、チャネル層とゲート層が有するＡｌ層とＡｌ以外の金属層とに密に接することができる。このような構成をとることにより、水分がチャネル層に到達するのを、実用上十分な程度に抑制することができる。
【符号の説明】
【００６５】
１０１、２０１  ゲート電極
１０２、２０２  チャネル層
１０３、１０４、２０３、２０４  Ｓ／Ｄ電極配線
１０３ａ  Ｓ／Ｄ電極配線の端面
２０１ａ  ゲート電極の端面
１０５、２０５  パッシベーション膜
１０６、２０６  ゲート絶縁膜
１０  ボトムゲート型薄膜トランジスタ
２０  トップゲート型薄膜トランジスタ
１１、２１  基板
１２、２２  ゲート電極
１４、２４  ゲート絶縁膜
１５、２５  チャネル層
１６、２６  電極用導電膜
１６Ａ、２６Ａ  ソース電極
１６Ｂ、２６Ｂ  ドレイン電極
１７、２７  パッシベーション膜
１７Ａ、１７Ｂ、２７Ａ、２７Ｂ  パッシベーション膜の端部
Ｖ１、Ｖ１Ａ、Ｖ１Ｂ、Ｖ２、Ｖ２Ａ、Ｖ２Ｂ：ボイド
【図１】
2019087552.tif 000003
【図２】
2019087552.tif 000004
【図３】
2019087552.tif 000005
【図４】
2019087552.tif 000006
【図５】
2019087552.tif 000007
【図６】
2019087552.tif 000008
【図７】
2019087552.tif 000009
【図８】
2019087552.tif 000010