(57)【要約】【課題】従来技術に比較して簡単な構成を有して安価である、ＳＲＡＭ装置のための冗長回路等を提供する。【解決手段】ＳＲＡＭセルアレイを有する複数の入出力メモリユニットを備えたＳＲＡＭ装置のための冗長回路が提供される。冗長回路は、電源電圧と、各入出力メモリユニットの電源端子との間に接続された一対の第１及び第２のトランジスタであって、互いに並列に接続されかつ第１のトランジスタが第２のトランジスタよりも大きな相互コンダクタンスを有する一対の第１及び第２のトランジスタと、第１のトランジスタをオフとしかつ第２のトランジスタをオンさせたときに、各入出力メモリユニットの電源端子の電圧を検出し、検出された電源端子の電圧が所定の基準電圧から所定値以上低下したときに、当該入出力メモリユニットを不良状態と判定し、不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換する冗長制御回路とを備える。【選択図】図２
2019096371.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭセルアレイを有する複数の入出力メモリユニットを備えたＳＲＡＭ装置のための冗長回路であって、
電源電圧と、前記各入出力メモリユニットの電源端子との間に接続された一対の第１及び第２のトランジスタであって、互いに並列に接続されかつ第１のトランジスタが第２のトランジスタよりも大きな相互コンダクタンスを有する一対の第１及び第２のトランジスタと、
前記第１のトランジスタをオフとしかつ前記第２のトランジスタをオンさせたときに、前記各入出力メモリユニットの電源端子の電圧を検出し、検出された電源端子の電圧が所定の基準電圧から所定値以上低下したときに、当該入出力メモリユニットを不良状態と判定し、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換する冗長制御回路とを備えたことを特徴とするＳＲＡＭ装置のための冗長回路。
【請求項２】
前記各入出力メモリユニットに対応して設けられ、前記各入出力メモリユニットの冗長情報を保持する複数の揮発性記憶素子をさらに備え、
前記冗長制御回路は、前記入出力メモリユニットを不良状態と判定したときに、当該不良状態を示す冗長置換情報を当該入出力メモリユニットに対応する揮発性記憶素子に記憶させた後、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換することを特徴とする請求項１記載のＳＲＡＭ装置のための冗長回路。
【請求項３】
前記複数の揮発性記憶素子はＲＳ型フリップフロップであることを特徴とする請求項２記載のＳＲＡＭ装置のための冗長回路。
【請求項４】
前記冗長制御回路は、前記不良状態の入出力メモリユニットに接続される第１及び第２のトランジスタをオフとすることを特徴とする請求項１又は２記載のＳＲＡＭ装置のための冗長回路。
【請求項５】
前記冗長制御回路は、電源オン時において、前記第１のトランジスタをオフとしかつ前記第２のトランジスタをオンさせることを特徴とする請求項１〜３のうちのいずれか１つに記載のＳＲＡＭ装置のための冗長回路。
【請求項６】
前記冗長制御回路は、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換するときに、複数の入出力データ線に対する複数の入出力メモリユニットの接続するときの対応関係において、前記不良状態の入出力メモリユニットを、当該不良状態の入出力メモリユニットに隣接しかつより上位の入出力メモリユニットで冗長置換し、かつより上位の他の入出力メモリユニットを順次シフトさせて冗長置換することを特徴とする請求項１〜５のうちのいずれか１つに記載のＳＲＡＭ装置のための冗長回路。
【請求項７】
前記冗長制御回路は、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換するときに、複数の入出力データ線に対する複数の入出力メモリユニットの接続するときの対応関係において、前記不良状態の入出力メモリユニットを最上位の入出力メモリユニットで冗長置換することを特徴とする請求項１〜５のうちのいずれか１つに記載のＳＲＡＭ装置のための冗長回路。
【請求項８】
請求項１〜７のうちのいずれか１つに記載のＳＲＡＭ装置のための冗長回路を備えたことを特徴とするＳＲＡＭ装置。
【請求項９】
請求項８に記載のＳＲＡＭ装置を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Static Random Access Memory）装置のための冗長回路、前記冗長回路を備えたＳＲＡＭ装置、及び前記ＳＲＡＭ装置を備えた半導体装置に関する。
【背景技術】
【０００２】
メモリ集積回路（以下、集積回路をＩＣという）などの半導体記憶装置において、機能障害を修復して歩留まりを上げるために冗長回路が付加されている。ここで、冗長回路は、例えばメモリテスタ装置又はＢＩＳＴ（Built-In Self Test）回路などのテスター手段及びヒューズ手段を使用することによって実現している。
【０００３】
ヒューズ手段としては以下のいくつかの種類がある。
（１）レーザーヒューズ；
（２）電気ヒューズ；及び
（３）フラッシュメモリ。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９９２６５号公報
【特許文献２】特開２００８−１９８１６０号公報
【特許文献３】特開２００８−１４６７９３号公報
【特許文献４】特開２００３−０１６７９７号公報
【特許文献５】特開２００２−１６８９２１号公報
【特許文献６】特開２００１−２３６７９９号公報
【特許文献７】特開２００１−００６３９１号公報
【特許文献８】特開２０００−１１４３８４号公報
【特許文献９】特開２０００−０９０６８７号公報
【特許文献１０】特開２０００−０２１１９１号公報
【特許文献１１】特開平１１−２６５５７９号公報
【特許文献１２】特開平９−００８２４７号公報
【特許文献１３】特開平８−０９４７１８号公報
【特許文献１４】特開平８−０６３９９６号公報
【特許文献１５】特開平６−０１２８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の冗長回路をメモリＩＣに対して付加するためには、構成が複雑になり、多額のコストが発生するという問題点があった。しかし、従来技術において、ヒューズ手段を用いないで冗長回路を構成するＳＲＡＭ装置がなかった。
【０００６】
本発明の目的は、従来技術に比較して簡単な構成を有して安価である、ＳＲＡＭ装置のための冗長回路、当該冗長回路を備えたＳＲＡＭ装置、及び当該ＳＲＡＭ装置を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
第１の発明に係るＳＲＡＭ装置のための冗長回路は、ＳＲＡＭセルアレイを有する複数の入出力メモリユニットを備えたＳＲＡＭ装置のための冗長回路であって、
電源電圧と、前記各入出力メモリユニットの電源端子との間に接続された一対の第１及び第２のトランジスタであって、互いに並列に接続されかつ第１のトランジスタが第２のトランジスタよりも大きな相互コンダクタンスを有する一対の第１及び第２のトランジスタと、
前記第１のトランジスタをオフとしかつ前記第２のトランジスタをオンさせたときに、前記各入出力メモリユニットの電源端子の電圧を検出し、検出された電源端子の電圧が所定の基準電圧から所定値以上低下したときに、当該入出力メモリユニットを不良状態と判定し、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換する冗長制御回路とを備えたことを特徴とする。
【０００８】
前記ＳＲＡＭ装置のための冗長回路において、前記各入出力メモリユニットに対応して設けられ、前記各入出力メモリユニットの冗長情報を保持する複数の揮発性記憶素子をさらに備え、
前記冗長制御回路は、前記入出力メモリユニットを不良状態と判定したときに、当該不良状態を示す冗長置換情報を当該入出力メモリユニットに対応する揮発性記憶素子に記憶させた後、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換することを特徴とする。
【０００９】
また、前記ＳＲＡＭ装置のための冗長回路において、前記複数の揮発性記憶素子はＲＳ型フリップフロップであることを特徴とする。
【００１０】
さらに、前記ＳＲＡＭ装置のための冗長回路において、前記冗長制御回路は、前記不良状態の入出力メモリユニットに接続される第１及び第２のトランジスタをオフとすることを特徴とする。
【００１１】
またさらに、前記ＳＲＡＭ装置のための冗長回路において、前記冗長制御回路は、電源オン時において、前記第１のトランジスタをオフとしかつ前記第２のトランジスタをオンさせることを特徴とする。
【００１２】
また、前記ＳＲＡＭ装置のための冗長回路において、前記冗長制御回路は、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換するときに、複数の入出力データ線に対する複数の入出力メモリユニットの接続するときの対応関係において、前記不良状態の入出力メモリユニットを、当該不良状態の入出力メモリユニットに隣接しかつより上位の入出力メモリユニットで冗長置換し、かつより上位の他の入出力メモリユニットを順次シフトさせて冗長置換することを特徴とする。
【００１３】
さらに、前記ＳＲＡＭ装置のための冗長回路において、前記冗長制御回路は、前記不良状態の入出力メモリユニットを正常な入出力メモリユニットと冗長置換するときに、複数の入出力データ線に対する複数の入出力メモリユニットの接続するときの対応関係において、前記不良状態の入出力メモリユニットを最上位の入出力メモリユニットで冗長置換することを特徴とする。
【００１４】
第２の発明に係るＳＲＡＭ装置は、前記ＳＲＡＭ装置のための冗長回路を備えたことを特徴とする。
【００１５】
第３の発明に係る半導体装置は、前記ＳＲＡＭ装置を備えたことを特徴とする。
【発明の効果】
【００１６】
従って、本発明に係るＳＲＡＭ装置のための冗長回路によれば、ヒューズ手段を必要としない冗長回路を実現できるので、従来技術に比較して簡単な構成を有して安価である。これにより、メモリＩＣチップを設計して製造するときに、ヒューズを設計して開発するためのコスト及び時間が短縮され、また、メモリＩＣチップのダイサイズが縮小され、メモリＩＣチップのダイの総コストが削減される。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係る、画像処理用ＩＣ１００の概略構成例を示すブロック図である。
【図２】冗長回路を備えた、図１のメモリブロックＭＢの詳細構成例を示すブロック図である。
【図３】図２の入出力メモリユニットＩＯ１〜ＩＯ５（総称して、符号ＩＯを付す）の詳細構成例を示すブロック図である。
【図４】図３のメモリセルＭＣの詳細構成例を示すブロック図である。
【図５】図２の冗長判定回路３０とその周辺回路の詳細構成例を示すブロック図である。
【図６】図５の差動増幅回路３１〜３５の詳細構成例を示すブロック図である。
【図７】変形例１に係る、図３の入出力メモリユニットＩＯ１の周辺回路の詳細構成例を示すブロック図である。
【図８】変形例２に係る、図２の入出力メモリユニットＩＯ１〜ＩＯ５の周辺回路の詳細構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について以下に説明する。なお、同一又は同様の構成要素については同一の符号を付す。
【００１９】
上述の従来技術の課題で説明したように、上記の冗長回路をメモリＩＣに対して付加するためには、構成が複雑になり、多額のコストが発生するという問題点があった。具体的には、メモリＩＣの冗長回路を実現するためのヒューズ手段について、自ら開発するか、もしくは他社からＩＰとして購入する必要があり、この際、特別な構造又は特殊なプロセスを要求してコストアップすることもあるということである。更に、ヒューズ手段の面積は微細化に対応して縮小化できないため、多数のヒューズを使用する場合の面積増はコストアップの大きなファクターといっても過言でない状況である。ヒューズ手段を必要としない冗長回路を実現できれば、ヒューズ手段を設計開発するためのコスト及びと時間が短縮され、メモリＩＣのダイサイズが縮小され、メモリＩＣの総コストが削減されるという特有の効果を得ることができる。
【００２０】
そこで、本発明者は、従来技術に比較して簡単な構成を有して安価である、ＳＲＡＭ装置のための冗長回路、当該冗長回路を備えたＳＲＡＭ装置、及び当該ＳＲＡＭ装置を備えた半導体装置について以下の通り考案した。
【００２１】
実施形態．
図１は実施形態に係る、画像処理用ＩＣ１００の概略構成例を示すブロック図である。図１において、画像処理用ＩＣ１００は例えば液晶ディスプレイのドライバーＩＣなどであって、ＣＰＵ１と、入出力インターフェース回路２と、画像データ処理回路３と、ＳＲＡＭアレイ１０とを備えて構成される。
【００２２】
ＣＰＵ１は、画像処理用ＩＣ１００の各回路の動作を制御する制御回路である。入出力インターフェース回路２はＣＰＵ１の制御のもとで、外部回路から入力される画像データを受信して所定のデータ形式及び信号形式に変換して画像データ処理回路３に出力する。画像データ処理回路３は、ＣＰＵ１の制御のもとで、入力される画像データを、ＳＲＡＭアレイ１０を用いて所定の画像処理を実行した後、入出力インターフェース回路２を介して外部回路又は外部装置に出力する。ＳＲＡＭアレイ１０は、格子形状で配置された複数個のＳＲＡＭメモリブロックＭＢを備え、画像データ処理回路３からの画像データを一時的に記憶して画像データ処理回路３に出力する。
【００２３】
図２は冗長回路を備えた、図１のメモリブロックＭＢの詳細構成例を示すブロック図である。図２において、メモリブロックＭＢは、
（１）４個の入出力メモリユニットＩＯ１〜ＩＯ４（以下、総称して符号ＩＯを付す）と、
（２）１個の冗長用入出力メモリユニットＩＯ５と、
（３）入出力メモリユニットＩＯ１の不良判定を行うための一対のＰチャネルＭＯＳトランジスタＱ１１，Ｑ２１と、
（４）入出力メモリユニットＩＯ２の不良判定を行うための一対のＰチャネルＭＯＳトランジスタＱ１２，Ｑ２２と、
（５）入出力メモリユニットＩＯ３の不良判定を行うための一対のＰチャネルＭＯＳトランジスタＱ１３，Ｑ２３と、
（６）入出力メモリユニットＩＯ４の不良判定を行うための一対のＰチャネルＭＯＳトランジスタＱ１４，Ｑ２４と、
（７）冗長用入出力メモリユニットＩＯ５の不良判定を行うための一対のＰチャネルＭＯＳトランジスタＱ１５，Ｑ２５と、
（８）各入出力メモリユニットＩＯ１〜ＩＯ５の電源端子７１〜７５の電圧Ｖｄｄｍ１〜Ｖｄｄｍ５に基づいてそれぞれ、各入出力メモリユニットＩＯ１〜ＩＯ５の不良判定を行うことで不良判定ビットを発生して対応するラッチＬ１〜Ｌ５に格納する冗長判定回路３０と、
（９）例えばリセットセット型（ＲＳ型）フリップフロップである５個のラッチＬ１〜Ｌ５と、
（１０）例えばＭＯＳトランジスタで構成される８個のスイッチＳＷ１〜ＳＷ１４と、
（１１）４本の入出力データ線ＩＯＬ１〜ＩＯｌ４を備えた入出力データバス１１と、
（１２）図１のＣＰＵ１の制御のもとで、８個のスイッチＳＷ１〜ＳＷ１４をオン又はオフすることで、５個の入出力メモリユニットＩＯ１〜ＩＯ５と、入出力データバス１１の４本の入出力データ線ＩＯＬ１〜ＩＯｌ４との接続関係を切り替える冗長制御回路４０と
を備えて構成される。
【００２４】
なお、入出力メモリユニットＩＯ１〜ＩＯ４が良好な状態である（不良状態ではない）初期状態では、スイッチＳＷ１〜ＳＷ４はオンに制御され、スイッチＳＷ１１〜ＳＷ１４はオフに制御される。
【００２５】
図２のメモリブロックＭＢにおいて、電源電圧Ｖｄｄは、ＭＯＳトランジスタＱ１１のソース及びドレインを介して入出力メモリユニットＩＯ１の電源端子７１に接続されるとともに、ＭＯＳトランジスタＱ２１のソース及びドレインを介して入出力メモリユニットＩＯ１の電源端子７１に接続される。ここで、一対のＭＯＳトランジスタＱ１１，Ｑ２１は互いに並列に接続される。例えばＭＯＳトランジスタＱ１１のゲート幅ＷをＭＯＳトランジスタＱ２１のゲート幅Ｗよりも大きくする（例えば１：５〜３０程度）ことで、ＭＯＳトランジスタＱ１１のサイズをＭＯＳトランジスタＱ２１のサイズよりも大きくする。これにより、ＭＯＳトランジスタＱ１１の相互コンダクタンスをＭＯＳトランジスタＱ２１の相互コンダクタンスよりも大きく設定する。ここで、ＭＯＳトランジスタＱ２１は、メモリセルＭＣの通常の書込状態で所定の電圧を保持するために設けられる。ＭＯＳトランジスタＱ１１のゲートには、冗長制御回路４０からの第１の制御信号Ｓ１（読出信号／Ｒｅａｄ又はスタンバイ信号／Ｓｔａｎｄ−ｂｙ）が入力され、ＭＯＳトランジスタＱ２１のゲートには、冗長制御回路４０からの第２の制御信号Ｔ１（書込信号／Ｗｒｉｔｅ又はテストモード信号Ｓｔｍ（図５））が入力される。入出力メモリユニットＩＯ１のデータ端子８１はスイッチＳＷ１を介して入出力データ線ＩＯＬ１に接続される。
【００２６】
電源電圧Ｖｄｄは、ＭＯＳトランジスタＱ１２のソース及びドレインを介して入出力メモリユニットＩＯ２の電源端子７２に接続されるとともに、ＭＯＳトランジスタＱ２２のソース及びドレインを介して入出力メモリユニットＩＯ２の電源端子７２に接続される。ここで、一対のＭＯＳトランジスタＱ１２，Ｑ２２は互いに並列に接続される。例えばＭＯＳトランジスタＱ１２のゲート幅ＷをＭＯＳトランジスタＱ２２のゲート幅Ｗよりも大きくする（例えば１：５〜３０程度）ことで、ＭＯＳトランジスタＱ１２のサイズをＭＯＳトランジスタＱ２２のサイズよりも大きくする。これにより、ＭＯＳトランジスタＱ１２の相互コンダクタンスをＭＯＳトランジスタＱ２２の相互コンダクタンスよりも大きく設定する。ここで、ＭＯＳトランジスタＱ２２は、メモリセルＭＣの通常の書込状態で所定の電圧を保持するために設けられる。ＭＯＳトランジスタＱ１２のゲートには、冗長制御回路４０からの第１の制御信号Ｓ２（読出信号／Ｒｅａｄ又はスタンバイ信号／Ｓｔａｎｄ−ｂｙ）が入力され、ＭＯＳトランジスタＱ２２のゲートには、冗長制御回路４０からの第２の制御信号Ｔ２（書込信号／Ｗｒｉｔｅ又はテストモード信号Ｓｔｍ（図５））が入力される。入出力メモリユニットＩＯ２のデータ端子８２はスイッチＳＷ２を介して入出力データ線ＩＯＬ２に接続される。
【００２７】
電源電圧Ｖｄｄは、ＭＯＳトランジスタＱ１３のソース及びドレインを介して入出力メモリユニットＩＯ３の電源端子７３に接続されるとともに、ＭＯＳトランジスタＱ２３のソース及びドレインを介して入出力メモリユニットＩＯ３の電源端子７３に接続される。ここで、一対のＭＯＳトランジスタＱ１３，Ｑ２３は互いに並列に接続される。例えばＭＯＳトランジスタＱ１３のゲート幅ＷをＭＯＳトランジスタＱ２３のゲート幅Ｗよりも大きくする（例えば１：５〜３０程度）ことで、ＭＯＳトランジスタＱ１３のサイズをＭＯＳトランジスタＱ２３のサイズよりも大きくする。これにより、ＭＯＳトランジスタＱ１３の相互コンダクタンスをＭＯＳトランジスタＱ２３の相互コンダクタンスよりも大きく設定する。ここで、ＭＯＳトランジスタＱ２３は、メモリセルＭＣの通常の書込状態で所定の電圧を保持するために設けられる。ＭＯＳトランジスタＱ１３のゲートには、冗長制御回路４０からの第１の制御信号Ｓ３（読出信号／Ｒｅａｄ又はスタンバイ信号／Ｓｔａｎｄ−ｂｙ）が入力され、ＭＯＳトランジスタＱ２３のゲートには、冗長制御回路４０からの第２の制御信号Ｔ３（書込信号／Ｗｒｉｔｅ又はテストモード信号Ｓｔｍ（図５））が入力される。入出力メモリユニットＩＯ３のデータ端子８３はスイッチＳＷ３を介して入出力データ線ＩＯＬ３に接続される。
【００２８】
電源電圧Ｖｄｄは、ＭＯＳトランジスタＱ１４のソース及びドレインを介して入出力メモリユニットＩＯ４の電源端子７４に接続されるとともに、ＭＯＳトランジスタＱ２４のソース及びドレインを介して入出力メモリユニットＩＯ４の電源端子７４に接続される。ここで、一対のＭＯＳトランジスタＱ１４，Ｑ２４は互いに並列に接続される。例えばＭＯＳトランジスタＱ１４のゲート幅ＷをＭＯＳトランジスタＱ２４のゲート幅Ｗよりも大きくする（例えば１：５〜３０程度）ことで、ＭＯＳトランジスタＱ１４のサイズをＭＯＳトランジスタＱ２４のサイズよりも大きくする。これにより、ＭＯＳトランジスタＱ１４の相互コンダクタンスをＭＯＳトランジスタＱ２４の相互コンダクタンスよりも大きく設定する。ここで、ＭＯＳトランジスタＱ２４は、メモリセルＭＣの通常の書込状態で所定の電圧を保持するために設けられる。ＭＯＳトランジスタＱ１４のゲートには、冗長制御回路４０からの第１の制御信号Ｓ４（読出信号／Ｒｅａｄ又はスタンバイ信号／Ｓｔａｎｄ−ｂｙ）が入力され、ＭＯＳトランジスタＱ２４のゲートには、冗長制御回路４０からの第２の制御信号Ｔ４（書込信号／Ｗｒｉｔｅ又はテストモード信号Ｓｔｍ（図５））が入力される。入出力メモリユニットＩＯ４のデータ端子８４はスイッチＳＷ４を介して入出力データ線ＩＯＬ４に接続される。
【００２９】
電源電圧Ｖｄｄは、ＭＯＳトランジスタＱ１５のソース及びドレインを介して冗長用入出力メモリユニットＩＯ５の電源端子７５に接続されるとともに、ＭＯＳトランジスタＱ２５のソース及びドレインを介して入出力メモリユニットＩＯ５の電源端子７５に接続される。ここで、一対のＭＯＳトランジスタＱ１５，Ｑ２５は互いに並列に接続される。例えばＭＯＳトランジスタＱ１５のゲート幅ＷをＭＯＳトランジスタＱ２５のゲート幅Ｗよりも大きくする（例えば１：５〜３０程度）ことで、ＭＯＳトランジスタＱ１５のサイズをＭＯＳトランジスタＱ２５のサイズよりも大きくする。これにより、ＭＯＳトランジスタＱ１５の相互コンダクタンスをＭＯＳトランジスタＱ２５の相互コンダクタンスよりも大きく設定する。ここで、ＭＯＳトランジスタＱ２５は、メモリセルＭＣの通常の書込状態で所定の電圧を保持するために設けられる。ＭＯＳトランジスタＱ１５のゲートには、冗長制御回路４０からの第１の制御信号Ｓ５（読出信号／Ｒｅａｄ又はスタンバイ信号／Ｓｔａｎｄ−ｂｙ）が入力され、ＭＯＳトランジスタＱ２５のゲートには、冗長制御回路４０からの第２の制御信号Ｔ５（書込信号／Ｗｒｉｔｅ又はテストモード信号Ｓｔｍ（図５））が入力される。入出力メモリユニットＩＯ５のデータ端子８５は、スイッチＳＷ１１〜ＳＷ１４を介してそれぞれ入出力データ線ＩＯＬ１〜ＩＯＬ４に接続される。
【００３０】
各入出力メモリユニットＩＯ１〜ＩＯ５の電源端子７１〜７５の各電圧Ｖｄｄｍ１〜Ｖｄｄｍ５は冗長判定回路３０に、各入出力メモリユニットＩＯ１〜ＩＯ５の不良判定のために入力される。
【００３１】
以上のように構成されたメモリブロックＭＢにおいて、冗長判定回路３０は、図５を参照して詳細後述する方法で、各入出力メモリユニットＩＯ１〜ＩＯ５の電源端子７１〜７５の電圧Ｖｄｄｍ１〜Ｖｄｄｍ５に基づいてそれぞれ、各入出力メモリユニットＩＯ１〜ＩＯ５の不良判定を行うことで不良判定ビット（不良状態を示す冗長情報）を発生して対応するラッチＬ１〜Ｌ５に格納する。
【００３２】
例えば、冗長判定回路３０が、入出力メモリユニットＩＯ１が不良であると判定したときは、ラッチＬ１には良好ビット「０」に代えて、冗長置換を示す不良ビット「１」を格納する。これに応答して、冗長制御回路４０は、スイッチＳＷ１をオフとし、スイッチＳＷ１１をオンにすることで、入出力メモリユニットＩＯ１に代えて、冗長用入出力メモリユニットＩＯ５を使用する。
【００３３】
例えば、冗長判定回路３０が、入出力メモリユニットＩＯ２が不良であると判定したときは、ラッチＬ２には良好ビット「０」に代えて、冗長置換を示す不良ビット「１」を格納する。これに応答して、冗長制御回路４０は、スイッチＳＷ２をオフとし、スイッチＳＷ１２をオンにすることで、入出力メモリユニットＩＯ２に代えて、冗長用入出力メモリユニットＩＯ５を使用する。
【００３４】
例えば、冗長判定回路３０が、入出力メモリユニットＩＯ３が不良であると判定したときは、ラッチＬ３には良好ビット「０」に代えて、冗長置換を示す不良ビット「１」を格納する。これに応答して、冗長制御回路４０は、スイッチＳＷ３をオフとし、スイッチＳＷ１３をオンにすることで、入出力メモリユニットＩＯ３に代えて、冗長用入出力メモリユニットＩＯ５を使用する。
【００３５】
例えば、冗長判定回路３０が、入出力メモリユニットＩＯ４が不良であると判定したときは、ラッチＬ４には良好ビット「０」に代えて、冗長置換を示す不良ビット「１」を格納する。これに応答して、冗長制御回路４０は、スイッチＳＷ４をオフとし、スイッチＳＷ１４をオンにすることで、入出力メモリユニットＩＯ４に代えて、冗長用入出力メモリユニットＩＯ５を使用する。
【００３６】
すなわち、図２の冗長回路では、不良状態になった入出力メモリユニットＩＯ１〜ＩＯ４のうちの１つが、入出力メモリユニットＩＯ５に冗長置換され、入出力データ線ＩＯ１〜ＩＯ４に対して入出力メモリユニットＩＯを接続する対応関係（ＩＯ１に対してＩＯＬ１；ＩＯ２に対してＩＯＬ２；ＩＯ３に対してＩＯＬ３；ＩＯ４に対してＩＯＬ４）は、不良状態になった入出力メモリユニットＩＯ１〜ＩＯ４のうちの１つを除き保持して冗長置換される。なお、入出力メモリユニットＩＯ５のみが不良状態となったときは、当該メモリブロックＭＢ全体を置換なしとしてもよい。
【００３７】
図３は図２の入出力メモリユニットＩＯ１〜ＩＯ５（総称して、符号ＩＯを付す）の詳細構成例を示すブロック図である。図３において、入出力メモリユニットＩＯは、メモリセルアレイ２０と、ロウデコーダ２１と、コラムデコーダ２２と、アドレスラッチ２３と、入出力バッファ２４と、書込回路２５と、センスアンプ２６と、データラッチ２７とを備えて構成される。
【００３８】
メモリセルアレイ２０は、それぞれ図４の構成を有し、ＳＲＡＭの複数のメモリセルＭＣが格子形状で配置されて構成される。ここで、メモリセルアレイ２０の電源端子７１〜７５には所定の電源電圧が印加される。アドレスラッチ２３は入力される外部アドレスを一時的に格納した後、ロウアドレスと、コラムアドレスに分離して、ロウアドレスをロウデコーダ２１に出力する一方、コラムアドレスをコラムデコーダ２２に出力する。ロウデコーダ２１は入力されるロウアドレスに応じてメモリセルアレイ２０内の所定のワード線ＷＬに対して所定電圧を印加することでワード線の選択を行う。また、コラムデコーダ２２は入力されるコラムアドレスに応じてメモリセルアレイ２０内の所定のビット線ＢＬ，／ＢＬのゲートを開放することで選択して、所定のビット線ＢＬ，／ＢＬを書込回路２５又はセンスアンプ２６に接続する。入力される書込データは入出力バッファ２４を介して書込回路２５に入力され、書込回路２５は所定の書込タイミングでメモリセルアレイ２０内の所定のメモリセルＭＣにデータを書き込む。一方、所定の読み出しタイミングでメモリセルアレイ２０内の所定のメモリセルＭＣから読み出されたデータはセンスアンプ２６により増幅された後、データラッチに一時的に格納された後、入出力バッファ２４を介して出力される。
【００３９】
図４は図３のメモリセルＭＣの詳細構成例を示すブロック図である。図４において、メモリセルＭＣは６個のＭＯＳトランジスタＱ１〜Ｑ６を備えて構成される。ここで、ＭＯＳトランジスタＱ１，Ｑ３で構成されるインバータ９１と、ＭＯＳトランジスタＱ２，Ｑ４で構成されるインバータ９２とが互いに逆方向で並列に接続されてラッチ回路を構成する。ここで、ワード線ＷＬの選択時に、ＭＯＳトランジスタＱ５，Ｑ６がオンとなり、ビット線ＢＬ，／ＢＬを介してデータの書き込み、もしくは読み出しが行われる。
【００４０】
図５は図２の冗長判定回路３０とその周辺回路の詳細構成例を示すブロック図である。図５において、冗長判定回路３０は、パワーオンリセット回路（以下、ＰＯＲ回路という）５１と、テストモード信号発生回路５２と、５個の差動増幅回路３１〜３５と、５個の二値化回路４１〜４５とを備えて構成される。
【００４１】
ＰＯＲ回路５１は電源電圧Ｖｄｄに基づいて、電源オフ状態から電源オン状態に立ち上がったことを検出したとき、ＰＯＲリセット信号Ｓｐｏｒを発生してテストモード信号発生回路５２に出力する。テストモード信号発生回路５２はＰＯＲリセット信号Ｓｐｏｒに基づいて、テストモード信号Ｓｔｍを発生して５個の差動増幅回路３１〜３５に出力することで、差動増幅回路３１〜３５を動作状態にさせるとともに、テストモード信号Ｓｔｍを第２の制御信号Ｔ１〜Ｔ５として各入出力メモリユニットＩＯのＭＯＳトランジスタＱ２１〜Ｑ２５に印加してオンさせる。ただし、ＭＯＳトランジスタＱ１１〜Ｑ１５はオフのままである。
【００４２】
差動増幅回路３１〜３５はそれぞれ、基準電圧Ｖｒｅｆ（＝Ｖｄｄ−Ｖａ（ここで、Ｖａは所定の判定ドロップ電圧であり、例えば電源電圧Ｖｄｄの３〜２０％の電圧である））から、入力される電源端子７１〜７５の電圧Ｖｄｄｍ１〜Ｖｄｄｍ５を減算して減算結果の電圧信号Ｓｃ１〜Ｓｃ５をそれぞれ二値化回路４１〜４５に出力する。二値化回路４１〜４５は入力される減算結果の電圧信号Ｓｃ１〜Ｓｃ５を所定のしきい値電圧と比較することで二値データに二値化して対応するラッチＬ１〜Ｌ５に格納する。ここで、二値データは、入出力メモリユニットＩＯ１〜ＩＯ５が良好であるときは「０」のままであるが、不良であるときは「１」となる。以上のように構成された冗長判定回路３０において、入出力メモリユニットＩＯ１〜ＩＯ５の良好／不良状態が判定されてラッチＬ１〜Ｌ５に格納される。
【００４３】
なお、本実施形態において、冗長判定を行う時間期間は、好ましくは、電源オン時から所定の期間のみで行われるが、本開示はこれに限られず、当該期間の終了後、ＳＲＡＭ装置を使用しないときに所定の周期で繰り返してもよい。
【００４４】
図２及び図５の回路構成によれば、以下の作用効果を有する。
【００４５】
（１）複数のＳＲＡＭメモリセルＭＣを有するメモリセルアレイ２０を備えた入出力メモリユニットＩＯが不良状態であるときは、何れかのメモリセルにショート等の電流増加要因が存在する確率が高く、電源電圧Ｖｄｄから流れる電流が良好な状態の電流よりも大きくなる。この電気的特性を利用して、入出力メモリユニットＩＯに電源電圧Ｖｄｄから流れる電流が所定のしきい値以下に低下したときを発見するために、サイズ（又は相互コンダクタンス９の異なる一対のＭＯＳトランジスタ（Ｑ１１，Ｑ２１；Ｑ１２，Ｑ２２；Ｑ１３，Ｑ２３；Ｑ１４，Ｑ２４；Ｑ１５，Ｑ２５）を検出回路として用いて、入出力メモリユニットＩＯの漏れ電流を調べる。具体的には、図５に示すように、各入出力メモリユニットＩＯの電源端子７１〜７５の電圧Ｖｄｄｍ１〜Ｖｄｄｍ５に基づいて、差動増幅回路３１〜３５及び二値化回路４１〜４５を用いて、不良又は故障の入出力メモリユニットＩＯを検出する。
（２）検出された不良又は故障の入出力メモリユニットＩＯの状態情報をラッチＬ１〜Ｌ５で保持する。
（３）そして、図２を参照して上述したように、不良又は故障の入出力メモリユニットＩＯを、良好な入出力メモリユニットＩＯで冗長置換する。
（４）ＳＲＡＭ装置のための冗長回路によれば、ヒューズ手段を用いないで冗長回路を構成したので、従来技術に比較して簡単な構成を有して安価である。これにより、メモリＩＣチップを設計して製造するときに、ヒューズを設計して開発するためのコスト及び時間が短縮され、また、メモリＩＣチップのダイサイズが縮小され、メモリＩＣチップのダイの総コストが削減される。
【００４６】
図６は図５の差動増幅回路３１〜３５の詳細構成例を示すブロック図である。図６において、差動増幅回路３１〜３５は、４個のＭＯＳトランジスタＱ３１〜３４からなる差動増幅器に対して、動作オン／オフ制御のためのスイッチ用ＭＯＳトランジスタＱ３５をさらに付け加えて構成される。ＭＯＳトランジスタＱ３３のゲートには基準電圧Ｖｒｅｆが印加される一方、ＭＯＳトランジスタＱ３４のゲートには電源端子７１〜７５の電圧Ｖｄｄｍ１〜Ｖｄｄｍ５が印加される。ハイレベルのテストモード信号ＳｔｍがＭＯＳトランジスタＱ３５のゲートに印加されているとき、差動増幅回路３１〜３５は動作状態となり、基準電圧Ｖｒｅｆから電圧Ｖｄｄｍ１〜Ｖｄｄｍ５を減算した結果に対応する電圧Ｓｃ１〜Ｓｃ５が出力される。
【００４７】
以上説明したように、本実施形態に係るＳＲＡＭ装置のための冗長回路によれば、ヒューズ手段を用いずに冗長回路を構成したので、従来技術に比較して簡単な構成を有して安価である。すなわち、メモリＩＣチップを設計して製造するときに、ヒューズを設計して開発するためのコスト及び時間が短縮され、また、メモリＩＣチップのダイサイズが縮小され、メモリＩＣチップのダイの総コストが削減される。
【００４８】
図７は変形例１に係る、図３の入出力メモリユニットＩＯ１の周辺回路の詳細構成例を示すブロック図である。
【００４９】
図７において、ＭＯＳトランジスタＱ１１，Ｑ２１の各ゲートにそれぞれマルチプレクサ６１，６２が接続される。マルチプレクサ６１の第１の入力端子には第１の制御信号Ｓ１が入力され、その第２の入力端子には電源電圧Ｖｄｄが印加され、マルチプレクサ６１は入出力メモリユニットＩＯ１の良好時に第１の制御信号Ｓ１を選択してＭＯＳトランジスタＱ１１のゲートに印加する一方、入出力メモリユニットＩＯ１の不良時に、冗長制御回路４０からの冗長遅延制御信号Ｓｒｅｐに基づいて、電源電圧Ｖｄｄを選択してＭＯＳトランジスタＱ１１のゲートに印加することでＭＯＳトランジスタＱ１１をオフする。これにより、入出力メモリユニットＩＯ１の不良時に、入出力メモリユニットＩＯ１に対して無駄な消費電流が入出力メモリユニットＩＯ１に流れることを防止できる。
【００５０】
なお、変形例１においては、他の入出力メモリユニットＩＯ２〜ＩＯ５も同様に構成され、同様に動作する。
【００５１】
図８は変形例２に係る、図２の入出力メモリユニットＩＯ１〜ＩＯ５の周辺回路の詳細構成例を示すブロック図である。なお、入出力メモリユニットＩＯ１〜ＩＯ４が不良でないときは、スイッチＳＷ１がオンとされ、スイッチＳＷ２１がオフでスイッチＳＷ２２がオンとされ、スイッチＳＷ３１がオフでスイッチＳＷ３２がオンとされ、スイッチＳＷ４１がオフでスイッチＳＷ４２がオンとされ、スイッチＳＷ１１〜ＳＷ１４がオフとされる。
【００５２】
図８において、入出力メモリユニットＩＯ１のデータ端子８１はスイッチＳＷ１を介して入出力データ線ＩＯＬ１に接続される。入出力メモリユニットＩＯ２のデータ端子８２はスイッチＳＷ２１を介して入出力データ線ＩＯＬ１に接続されるとともに、スイッチＳＷ２２を介して入出力データ線ＩＯＬ２に接続される。入出力メモリユニットＩＯ３のデータ端子８３はスイッチＳＷ３１を介して入出力データ線ＩＯＬ２に接続されるとともに、スイッチＳＷ３２を介して入出力データ線ＩＯＬ３に接続される。入出力メモリユニットＩＯ４のデータ端子８４はスイッチＳＷ４１を介して入出力データ線ＩＯＬ３に接続されるとともに、スイッチＳＷ４２を介して入出力データ線ＩＯＬ４に接続される。入出力メモリユニットＩＯ５のデータ端子８５は、スイッチＳＷ１４を介してそれぞれ入出力データ線ＩＯＬ４に接続される。
【００５３】
ここで、例えば、冗長判定回路３０が、入出力メモリユニットＩＯ１が不良であると判定したときは、スイッチＳＷ１をオフとし、スイッチＳＷ２１をオンとしかつスイッチＳＷ２２をオフとし、スイッチＳＷ３１をオンとしかつスイッチＳＷ３２をオフとし、スイッチＳＷ４１をオンとしかつスイッチＳＷ４２をオフとし、スイッチＳＷ１４をオンとすることで、入出力メモリユニットＩＯ１に代えて入出力メモリユニットＩＯ２を使用し、入出力メモリユニットＩＯ２に代えて入出力メモリユニットＩＯ３を使用し、入出力メモリユニットＩＯ３に代えて入出力メモリユニットＩＯ４を使用し、入出力メモリユニットＩＯ４に代えて入出力メモリユニットＩＯ５を使用する。
【００５４】
また、冗長判定回路３０が、入出力メモリユニットＩＯ２が不良であると判定したときは、スイッチＳＷ２１及びＳＷ２２をともにオフとし、スイッチＳＷ３１をオンとしかつスイッチＳＷ３２をオフとし、スイッチＳＷ４１をオンとしかつスイッチＳＷ４２をオフとし、スイッチＳＷ１４をオンとすることで、入出力メモリユニットＩＯ２に代えて入出力メモリユニットＩＯ３を使用し、入出力メモリユニットＩＯ３に代えて入出力メモリユニットＩＯ４を使用し、入出力メモリユニットＩＯ４に代えて入出力メモリユニットＩＯ５を使用する。
【００５５】
さらに、冗長判定回路３０が、入出力メモリユニットＩＯ３が不良であると判定したときは、スイッチＳＷ３１及びＳＷ３２をともにオフとし、スイッチＳＷ４１をオンとしかつスイッチＳＷ４２をオフとし、スイッチＳＷ１４をオンとすることで、入出力メモリユニットＩＯ３に代えて入出力メモリユニットＩＯ４を使用し、入出力メモリユニットＩＯ４に代えて入出力メモリユニットＩＯ５を使用する。
【００５６】
またさらに、冗長判定回路３０が、入出力メモリユニットＩＯ４が不良であると判定したときは、スイッチＳＷ４１及びＳＷ４２をともにオフとし、スイッチＳＷ１４をオンとすることで、入出力メモリユニットＩＯ４に代えて入出力メモリユニットＩＯ５を使用する。
【００５７】
すなわち、図８の冗長回路では、不良状態になった入出力メモリユニットＩＯ１〜ＩＯ４のうちの１つがそれよりも番号が上位の入出力メモリユニットＩＯで冗長置換され、当該冗長置換された番号が上位の入出力メモリユニットＩＯはより上位の入出力データ線ＩＯＬ２〜ＩＯＬ４を選択するように、入出力データ線ＩＯ１〜ＩＯ４に対して入出力メモリユニットＩＯを接続する対応関係（ＩＯ１に対してＩＯＬ１；ＩＯ２に対してＩＯＬ２；ＩＯ３に対してＩＯＬ３；ＩＯ４に対してＩＯＬ４）について、入出力メモリユニットＩＯの番号を順次、より上位にシフトさせて冗長置換される。
【００５８】
図２の冗長回路のスイッチＳＷ１〜ＳＷ１４の数と、図８の冗長回路のスイッチＳＷ１〜ＳＷ４２の数は同じであるが、上記対応関係をより上位にシフトさせて冗長置換させるか否かで異なる。
【００５９】
以上の実施形態においては、画像処理用ＩＣ１００について説明しているが、本発明はこれに限らず、プロセッサ及びＳＲＡＭアレイを備えたＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）ＩＣなどの半導体ＩＣにも広く適用することができる。
【００６０】
以上の実施形態においては、冗長情報をラッチＬ１〜Ｌ５に一時的に記憶しているが、本発明はこれに限らず、その他の揮発性記憶素子に記憶させてもよい。
【００６１】
以下、本発明と特許文献１〜１５との相違点について以下に説明する。
【００６２】
（１）特許文献１（特開２００８−１９９２６５号公報）との相違点
特許文献１に係る半導体集積回路において、アンチヒューズを利用した冗長回路が使用されている。これらのアンチヒューズの書き込みにはロングパルス、ロングサイクルのヒューズ書き込み制御信号が必要である。しかしテスター性能によりロングサイクルの信号が発生できず、テスターの有効活用ができないという問題がある。この問題点を解決するために、半導体集積回路は、テスターからのショートパルス信号を使って、ロングパルス、ロングサイクルのヒューズ書き込み制御信号を生成する内部信号生成回路を内蔵する。テスター性能に制限されることなく、内部信号生成回路により生成したロングパルス、ロングサイクルのヒューズ書き込み制御信号によりアンチヒューズへの書き込みを実施できる。そのためテスターの有効活用ができる。
【００６３】
すなわち、特許文献１においてはアンチヒューズを利用した冗長回路を用いている一方、本発明では、アンチヒューズを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００６４】
（２）特許文献２（特開２００８−１９８１６０号公報）との相違点
特許文献２に係る冗長回路の検出方法では、設計した論理回路から冗長回路を自動的に検出する。具体的には、回路構造解析手段が、記憶手段に格納された論理回路のうち、検証する論理回路部の構造を解析して、論理回路部の入力信号が分岐するパスを検出し、分岐したパスのいずれかを入力信号から分離し、分離したパスに擬似的に他の入力信号を設定する擬似端子を付加し、２分決定グラフ作成手段が、擬似端子を含めた論理回路部の２分決定グラフを作成し、冗長回路検出手段が、作成した２分決定グラフを検証して矛盾箇所を探し、矛盾箇所に対応する論理回路部のパスを冗長回路として検出する。
【００６５】
すなわち、特許文献２においては冗長情報の保持手段については具体的な記載がない一方、本発明では、ヒューズ手段を用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００６６】
（３）特許文献３（特開２００８−１４６７９３号公報）との相違点
特許文献３においては、複数の冗長ＲＯＭ回路がアドレスに関連して所定の順番でプログラミングされているかを判別可能とする回路及び該回路を備えた半導体装置が開示されている。具体的には、冗長置換したアドレスをヒューズの溶断の有無によって記憶し、アクセスアドレスが冗長置換したアドレスと一致したとき冗長選択信号を出力する複数ｎ個の冗長ＲＯＭ回路を備え、アドレス値の大小関係に関して昇順に複数ｎ個の冗長記憶回路の順にリペアアドレスのプログラミングを行うという条件下で、第ｉの冗長ＲＯＭ回路より冗長選択信号が出力されていない状態で第ｉ＋１の冗長記憶回路から冗長選択信号が出力されたことを検出した場合、ＳＲフリップフロップをセットし、置換判定出力を逆順とする。
【００６７】
すなわち、特許文献３においてはヒューズを利用した冗長回路を用いている一方、本発明では、ヒューズを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００６８】
（４）特許文献４（特開２００３−０１６７９７号公報）との相違点
特許文献４では、ヒューズ加工処理とは無関係に、冗長救済回路に対して加工前の状態や、異なる加工状態を設定する事が可能な半導体装置を提供することを目的とする。当該半導体装置は、冗長回路の切換のデータを蓄えるヒューズブロックと、テストモード時に外部端子から複数のデータをシリアルに入力し、半導体装置内部にパラレルにデータ出力が可能であるスキャンシフト動作可能なスキャンシフトＦＦで構成されるデータ設定回路と、ヒューズブロックに蓄えられているデータとデータ設定回路からの出力データを入力とし、データを切換えて出力するデータ切換え回路と、データ切換え回路からの出力を入力とする冗長救済アドレス比較回路を備えている。
【００６９】
すなわち、特許文献４においてはヒューズブロックを利用した冗長回路を用いている一方、本発明では、ヒューズブロックを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００７０】
（５）特許文献５（特開２００２−１６８９２１号公報）との相違点
特許文献５では、半導体メモリの検査装置を小型化することを目的とする。半導体メモリの検査装置は、複数のＡＮＤ回路の一方の入力端子を直列に接続し、他方の入力端子にレジスタ回路に保持された不良情報Ｇ＜０＞〜Ｇ＜５＞を入力する。不良ビットが入力されたＡＮＤ回路より出力側の方向（上位ビット側）に接続された複数のＡＮＤ回路と入力側の方向（下位ビット側）に接続された複数のＡＮＤ回路の値を変えることで、複数のセレクタにて不良ビットに係る信号線の接続を外し、隣接する信号線および予備線に切換接続する。これにより、極めて簡単な構成で不良ビットを補償できる。
【００７１】
すなわち、特許文献５においては冗長情報の保持手段については具体的な記載がない一方、本発明では、ヒューズ手段を用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００７２】
（６）特許文献６（特開２００１−２３６７９９号公報）との相違点
特許文献６では、ヒューズ素子の加工を原因とする問題が発生した場合、問題のヒューズ素子を容易に特定することを目的とする。半導体装置のテスト方法では、特定のテストモード時に外部入力端子から複数のデータをシリアルに入力し、パラレルにデータ出力が可能であるデータ設定回路を設ける。また冗長回路の切換に必要なデータを蓄えるヒューズブロックに蓄えられているデータとデータ設定回路からの出力データとを入力とし、データを比較して比較結果をパラレルデータとして出力するデータ比較回路を設ける。さらに、データ比較回路からのパラレルデータ出力をパラレル入力とし外部出力端子にシリアルに出力することが可能なデータ出力回路を設ける。
【００７３】
すなわち、特許文献４においてはヒューズブロックを利用した冗長回路を用いている一方、本発明では、ヒューズブロックを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００７４】
（７）特許文献７（特開２００１−００６３９１号公報）との相違点
特許文献７では、冗長回路を組込む場合、配置設計が完了したものに適用できず、組込んだ場合ＲＡＭのワード数分のメモリセルが増加するという課題を解決することを目的とする。半導体集積回路装置は、ワード数に相当する数のメモリセルを含む複数のメモリセル群を有するＲＡＭおよびＲＡＭのワード数以下相当数のメモリセルを含むメモリセル群を有する冗長回路としての複数のＲＡＭとを有する。１番目のＲＡＭのデータと他の複数のＲＡＭのデータとのいずれかを選択回路により選択し、冗長回路としての他の複数のＲＡＭを使用する。
【００７５】
すなわち、特許文献７においては冗長情報の保持手段については具体的な記載がない一方、本発明では、ヒューズ手段を用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００７６】
（８）特許文献８（特開２０００−１１４３８４号公報）との相違点
特許文献８では、半導体装置において迂回配線を低減することを目的とする。半導体装置は、１つのヒューズを含み該ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路と、該ヒューズ回路の出力が供給されるプリデコーダとを有するマクロセルを、半導体チップ上の周辺部に配置する。該プリデコーダの出力が供給されるメインデコーダと、メインデコーダの出力信号を変換して切換信号を生成する信号変換回路と、メモリ回路とを含むマクロセルを、半導体チップ上の内側に配置する。メモリ回路は、互いに同一構成の複数のメモリブロックと、該メモリブロックと同一構成の冗長メモリブロックと、該切換信号に応答して該複数のメモリブロックのうち欠陥のあるメモリブロックを不使用状態にし、該冗長メモリブロックを使用状態にする切換回路とを備えている。
【００７７】
すなわち、特許文献８においてはヒューズを利用した冗長回路を用いている一方、本発明では、ヒューズブロックを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００７８】
（９）特許文献９（特開２０００−０９０６８７号公報）との相違点
特許文献９では、列冗長回路を有する半導体記憶装置において、入出力のビット数が多くても正常に動作させることを目的とする。開示される半導体記憶装置は、複数個のメモリセルからなる複数のメモリセル列と、冗長メモリセルと、複数の入出力ラインと、複数の入出力ラインに対応して設けられ、制御電圧に応じて隣接するメモリセル列のいずれか一方と対応する入出力ラインとを接続する複数のスイッチと、直列接続された一端に電源電圧Ｖｃｃが印加され、他端の電位が電源電圧Ｖｃｃ又はグランドＧＮＤに固定され、互いの接続点の電圧が制御電圧として複数のスイッチにそれぞれ供給される複数のヒューズと、複数のスイッチの制御電圧をＨレベル又はＬレベルに固定する複数の制御電圧固定回路とを備えてなる。
【００７９】
すなわち、特許文献９においてはヒューズを利用した冗長回路を用いている一方、本発明では、ヒューズブロックを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００８０】
（１０）特許文献１０（特開２０００−０２１１９１号公報）との相違点
特許文献１０では、不必要な電流を全く発生させない有効なプログラミングヒューズ回路を提供することを目的とする。ヒューズ回路は、第一の電位供給回路と第二の電位供給回路間に接続された、プログラミングのために必要に応じてレーザ光で切断されるヒューズ素子と、接点に接続された保持・ドライバー回路とを有し、デバイスの動作モード設定時に生成される第一の初期化信号１０４で第一の電位供給装置により接点に第一の電位を与え、デバイスの動作モード設定時に生成される第二の初期化信号で第二の電位供給装置により接点に第二の電位を与え、保持・ドライバー回路は、第一および第二の電位のうちのいずれかに確定した接点の電位を保持し且つこの電位を出力する。
【００８１】
すなわち、特許文献１０においてはヒューズ回路を利用した冗長回路を用いている一方、本発明では、ヒューズブロックを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００８２】
（１１）特許文献１１（特開平１１−２６５５７９号公報）との相違点
特許文献１１では、従来の半導体記憶装置はデコード時間が遅くてアクセスを高速化できず、また、リセット時間の短縮が困難なためにサイクルタイムを高速化できないという課題を解決することを目的とする。半導体記憶装置は、メモリセルアレイと、アドレス信号をデコードするアドレスデコーダと、前記アドレスデコーダから出力されるデコード情報に基づいて前記メモリセルアレイ内のワード線を選択的に駆動するワードドライバと、前記アドレスデコーダと前記ワードドライバとの間に接続され、前記デコード情報を保持するとともに前記ワードドライバへ供給するラッチ部とを具備するように構成する。
【００８３】
すなわち、特許文献１１においては冗長情報の保持手段については具体的な記載がない一方、本発明では、ヒューズ手段を用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００８４】
（１２）特許文献１２（特開平９−００８２４７号公報）との相違点
特許文献１２では、データ処理等を行う信号処理装置での実際上の使い勝手を良くした半導体記憶装置を提供することを目的とする。半導体記憶装置は、強誘電体膜を持つ情報記憶用キャパシタとアドレス選択用ＭＯＳＦＥＴからなるメモリセルがワード線とビット線との交点にマトリックス配置されなる複数のメモリマットを備え、かかるメモリマット内に形成される情報記憶用キャパシタの一方の電極が共通化されてなるプレート電極の電位を上記メモリセルが接続されたビット線に伝えられる２値の書き込み信号に無関係に強誘電体に分極の反転を生じさせない第１の電圧又は上記メモリセルが接続されたビット線に伝えられる２値の書き込み信号に対応して強誘電体に分極の反転を生じさせる第２の電圧にプログラム可能にする。これにより、扱うデータの種類に対応して１つの半導体記憶装置の内部に不揮発部分と揮発部分をプログラム可能に設定できるから、上記決められた記憶エリアに対応したデータを記憶させるだけでよいので使い勝手のよい不揮発記憶機能を持つ半導体記憶装置を得ることができる。
【００８５】
すなわち、特許文献１２においては冗長情報の保持手段については具体的な記載がない一方、本発明では、ヒューズ手段を用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００８６】
（１３）特許文献１３（特開平８−０９４７１８号公報）との相違点
特許文献１３では、半導体メモリの検査装置を小型化することを特徴とする。半導体メモリの検査装置は、複数のＡＮＤ回路の一方の入力端子を直列に接続し、他方の入力端子にレジスタ回路に保持された不良情報Ｇ＜０＞〜Ｇ＜５＞を入力する。不良ビットが入力されたＡＮＤ回路より出力側の方向（上位ビット側）に接続されたＡＮＤ回路と入力側の方向（下位ビット側）に接続されたＡＮＤ回路の値を変えることで、セレクタにて不良ビットに係る信号線の接続を外し、隣接する信号線および予備線に切換接続する。これにより、極めて簡単な構成で不良ビットを補償できる。
【００８７】
すなわち、特許文献１３においては冗長情報の保持手段については具体的な記載がない一方、本発明では、ヒューズ手段を用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００８８】
（１４）特許文献１４（特開平８−０６３９９６号公報）との相違点
特許文献１４の目的は、半導体記憶装置が大容量化され、それに伴い冗長救済線本数が増大された場合でも、冗長デコーダのチップ占有面積を可能な限り抑えるための技術を提供することにある。半導体記憶装置は、ＥＰＲＯＭセルに記憶された冗長アドレスに基づいてセットされるフリップフロップと、このフリップフロップのセット状態に応じて、冗長アドレスと入力アドレスとのビット単位の比較を可能とするためのＭＯＳトランジスタとを含んで一致比較回路ＣＡＭ００〜ＣＡＭｉ−１ｎ−１を形成し、この一致比較回路を、入力アドレスのビット構成、及び冗長ワード線数に対応して行、及び列方向に複数配置することによって、冗長デコーダの効率良いレイアウトを可能とする。
【００８９】
すなわち、特許文献１４においては冗長情報の保持手段については具体的な記載がない一方、本発明では、ヒューズ手段を用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【００９０】
（１５）特許文献１５（特開平６−０１２８９２号公報）との相違点
特許文献１５では、リングポインタを用いてメモリセルの選択を行い、かつ冗長回路を有する半導体記憶装置において、装置に冗長をもたせるためのヒューズ等を設ける面積を小さくすることを目的とする。半導体記憶装置は、フリップフロップ回路と、データスルー回路を内蔵したフリップフロップ回路とを用いてリングポインタを構成する。フリップフロップ回路を制御回路により制御して不必要なフリップフロップ回路のデータスルー回路を用いてデータを通過させてフリップフロップ回路に不必要なメモリセル７を選択させないようにする。制御回路は、ヒューズ等を用いて構成された選択信号作成手段とデコード部とで制御信号を発生する。これにより、デコード部でフリップフロップ選択信号をデコードするのでヒューズ等の数を削減できる。
【００９１】
すなわち、特許文献１５においてはヒューズ等を利用した冗長回路を用いている一方、本発明では、ヒューズブロックを用いず、電源オン時に一対のＭＯＳトランジスタを用いて入出力メモリユニットＩＯの不良状態を判定して冗長置換する。
【産業上の利用可能性】
【００９２】
以上詳述したように、本発明に係るＳＲＡＭ装置のための冗長回路によれば、ヒューズ手段を用いないで冗長回路を構成したので、従来技術に比較して簡単な構成を有して安価である。これにより、メモリＩＣチップを設計して製造するときに、ヒューズを設計して開発するためのコスト及び時間が短縮され、また、メモリＩＣチップのダイサイズが縮小され、メモリＩＣチップのダイの総コストが削減される。
【符号の説明】
【００９３】
１  ＣＰＵ
２  入出力インターフェース回路
３  画像データ処理回路
１０  ＳＲＡＭアレイ
１１  入出力データバス
２０  メモリセルアレイ
２１  ロウデコーダ
２２  コラムデコーダ
２３  アドレスラッチ
２４  入出力バッファ
２５  書込回路
２６  センスアンプ
２７  データラッチ
３０  冗長判定回路
３１〜３５  差動増幅回路
４０  冗長制御回路
４１〜４５  二値化回路
５１  ＰＯＲ回路
５２  テストモード信号発生回路
６１，６２  マルチプレクサ
７１〜７５  電源端子
８１〜８５  データ端子
９１，９２  インバータ
１００  画像処理用ＩＣ
ＢＬ，／ＢＬ  ビット線
ＩＯ，ＩＯ１〜ＩＯ５  入出力メモリユニット
ＩＯＬ１〜ＩＯＬ４  入出力データ線
Ｌ１〜Ｌ５  ラッチ
ＭＢ  メモリブロック
ＭＣ  メモリセル
Ｑ１〜Ｑ３５  ＭＯＳトランジスタ
ＳＷ１〜ＳＷ４２  スイッチ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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