(57)【要約】【課題】耐圧構造領域における電界集中を緩和することができ、耐圧を向上させることができる半導体装置を提供する。【解決手段】活性領域１０１と、活性領域１０１の周囲に配置され、活性領域１０１に含まれるドリフト層３２の上部に設けられた反対導電型の電界緩和領域（４，５，２１，２２）を有する耐圧構造領域１０２とを備え、電界緩和領域（４，５，２１，２２）の深さが外側に向かうにつれて浅くなり、電界緩和領域（４，５，２１，２２）の外側端部に空間変調部が設けられている。【選択図】図１
2019087646.tif 000002
【特許請求の範囲】
【請求項１】
活性領域と、
前記活性領域の周囲に配置された、前記活性領域に含まれるドリフト層の上部に設けられ、前記ドリフト層とは反対導電型の電界緩和領域を有する耐圧構造領域
とを備え、
前記電界緩和領域の深さが外側に向かうにつれて浅くなり、前記電界緩和領域の外側端部に空間変調部が設けられていることを特徴とする半導体装置。
【請求項２】
前記電界緩和領域の深さが深いほど、前記電界緩和領域の不純物密度が高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電界緩和領域の不純物密度が、外側に向かうにつれて低くなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電界緩和領域が、
前記ドリフト層の内部に設けられ、外側端部に空間変調部を有する前記反対導電型の第１電界緩和層と、
前記第１電界緩和層の上面に接するように、前記ドリフト層の上部に前記第１電界緩和層よりも外側まで設けられ、外側端部に空間変調部を有する前記反対導電型の第２電界緩和層
とを備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記電界緩和領域が、
前記第２電界緩和層の上面に接するように、前記第２電界緩和層よりも外側まで設けられ、外側端部に空間変調部を有し、前記第２電界緩和層よりも低不純物密度の前記反対導電型の接合終端構造部を更に備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記接合終端構造部が、
外側端部に空間変調部を有する第１接合終端領域と、
前記第１接合終端領域と同じ深さで前記第１接合終端領域の外側に設けられ、外側端部に空間変調部を有する第２接合終端領域
とを備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電界緩和領域が、
前記第２電界緩和層の上面に接するように、前記ドリフト層の上面に前記第２電界緩和層よりも外側まで設けられ、外側端部に空間変調部を有し、前記第２電界緩和層よりも低不純物密度の前記反対導電型の第３電界緩和層を更に備えることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記電界緩和領域が、
前記ドリフト層の上部に設けられ、外側端部に空間変調部を有する前記反対導電型の電界緩和層と、
前記電界緩和層の上面に接するように、前記電界緩和層よりも外側まで設けられ、外側端部に空間変調部を有し、前記電界緩和層よりも低不純物密度の前記反対導電型の接合終端構造部
とを備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項９】
前記電界緩和領域が、
前記ドリフト層の上部に設けられ、外側端部に空間変調部を有する前記反対導電型の第１電界緩和層と、
前記第１電界緩和層の上面に接するように、前記ドリフト層の上面に前記第１電界緩和層よりも外側まで設けられ、外側端部に空間変調部を有し、前記第１電界緩和層よりも低不純物密度の前記反対導電型の第２電界緩和層
とを備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体装置の耐圧構造領域における電界集中を緩和する技術に関する。
【背景技術】
【０００２】
従来の半導体装置の耐圧構造領域における電界集中を緩和するために、耐圧構造領域において複数のｐ型注入層で構成されるリサーフ層を設けた構造が提案されている（特許文献１参照。）。また、耐圧構造領域において外側に向かってｐ＋型層、ｐ−型層及びｐ−−型層を設けた構造が提案されている（特許文献２参照。）。
【０００３】
しかしながら、特許文献１及び２に記載の半導体装置では、耐圧構造領域における電界集中が十分に緩和できず、耐圧が低下する可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／０４９８７２号
【特許文献２】特開平１−１３８７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記課題に鑑み、本発明は、耐圧構造領域における電界集中を緩和することができ、耐圧を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、（ａ）活性領域と、（ｂ）活性領域の周囲に配置された、活性領域に含まれるドリフト層の上部に設けられ、ドリフト層とは反対導電型の電界緩和領域を有する耐圧構造領域とを備え、電界緩和領域の深さが外側に向かうにつれて浅くなり、電界緩和領域の外側端部に空間変調部が設けられている半導体装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、耐圧構造領域における電界集中を緩和することができ、耐圧を向上させることができる半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】本発明の第１実施形態に係る半導体装置の耐圧構造領域の断面図である。
【図３】本発明の第１実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための工程断面図である。
【図４】本発明の第１実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図３に引き続く工程断面図である。
【図５】本発明の第１実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図４に引き続く工程断面図である。
【図６】本発明の第１実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図５に引き続く工程断面図である。
【図７】本発明の第１実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図６に引き続く工程断面図である。
【図８】本発明の第１実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図７に引き続く工程断面図である。
【図９】本発明の第１実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図８に引き続く工程断面図である。
【図１０】本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域の断面図である。
【図１１】本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための工程断面図である。
【図１２】本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図１１に引き続く工程断面図である。
【図１３】本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の他の一例を説明するための工程断面図である。
【図１４】本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の他の一例を説明するための図１３に引き続く工程断面図である。
【図１５】本発明の第２実施形態に係る半導体装置の断面図である。
【図１６】本発明の第２実施形態に係る半導体装置の耐圧構造領域の断面図である。
【図１７】本発明の第２実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための工程断面図である。
【図１８】本発明の第２実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図１７に引き続く工程断面図である。
【図１９】本発明の第２実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図１８に引き続く工程断面図である。
【図２０】本発明の第２実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図１９に引き続く工程断面図である。
【図２１】本発明の第２実施形態に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図２０に引き続く工程断面図である。
【図２２】本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域の断面図である。
【図２３】本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための工程断面図である。
【図２４】本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の一例を説明するための図２３に引き続く工程断面図である。
【図２５】本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の他の一例を説明するための工程断面図である。
【図２６】本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域の製造方法の他の一例を説明するための図２５に引き続く工程断面図である。
【図２７】比較例に係る半導体装置の耐圧構造領域の断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１及び第２実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１０】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。
【００１１】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第１導電型とは反対導電型の第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第１導電型とは反対導電型の第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【００１２】
（第１実施形態）
本発明の第１実施形態に係る半導体装置は、図１に示すように、活性領域１０１と、活性領域１０１を囲んでその周辺に配置された耐圧構造領域１０２を備える。図１では、活性領域１０１に、第１導電型（ｎ−型）のドリフト層２の上部に設けられたトレンチゲート構造のＭＩＳＦＥＴを活性素子として含む場合を例示している。
【００１３】
ドリフト層２の上面には、第２導電型（ｐ型）のベース領域６が配置されている。ドリフト層２及びベース領域６はＳｉＣからなるエピタキシャル成長層（以下において「エピタキシャル層」と略記する。）でそれぞれ構成されている。ベース領域６の上部には、ベース領域６よりも高不純物密度のｐ＋型のベースコンタクト領域７ａ，７ｂ，７ｃが選択的に設けられている。ベース領域６の上部には、ベースコンタクト領域７ａに接するように、ドリフト層２よりも高不純物密度のｎ＋型の第１主電極領域（ソース領域）８が選択的に設けられている。
【００１４】
ソース領域８及びベース領域６の上面からベース領域６を貫通してトレンチ２５が設けられている。トレンチ２５の底面及び側面にはゲート絶縁膜９が設けられている。ゲート絶縁膜９としては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【００１５】
トレンチ２５内にはゲート絶縁膜９を介してゲート電極１０が埋め込まれている。ゲート電極１０の材料としては、例えば燐（Ｐ）等の不純物を高不純物密度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。
【００１６】
ドリフト層２の上部には、ドリフト層２よりも高不純物密度のｎ型の電流拡散層（ＣＳＬ）３が選択的に設けられている。トレンチ２５の底部は電流拡散層３に達する。電流拡散層３の内部には、トレンチ２５の底部に接するように、ｐ＋型のゲート底部保護領域４ｙが設けられている。電流拡散層３の内部には、ベースコンタクト領域７ａの下方において、ゲート底部保護領域４ｙと同じ深さで、ゲート底部保護領域４ｙから離間して第１ベース底部埋込領域４ｘが設けられている。電流拡散層３の上部には、第１ベース底部埋込領域４ｘの上面とベース領域６の下面に挟まれるように第２ベース底部埋込領域５ｘが設けられている。
【００１７】
ドリフト層２の内部には、ベースコンタクト領域７ｃの下方において、ゲート底部保護領域４ｙと同じ深さで、ゲート底部保護領域４ｙから離間して第１ベース底部埋込領域４が設けられている。ドリフト層２の上部には、第１ベース底部埋込領域４の上面とベース領域６の下面に挟まれるように第２ベース底部埋込領域５が設けられている。第１ベース底部埋込領域４及び第２ベース底部埋込領域５の左側の端部は電流拡散層３に接している。
【００１８】
ゲート電極１０の上面には層間絶縁膜１１を介して第１主電極（ソース電極）１４が紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。層間絶縁膜１１としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１１としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。ソース電極１４は、ソース領域８及びベースコンタクト領域７ａ，７ｂに電気的に接続される。ソース電極１４の下層には、バリアメタル層１３が配置されている。バリアメタル層１３は、ソース領域８及びベースコンタクト領域７ａ，７ｂにそれぞれに金属学的に接するように配置されている。例えば、バリアメタル層１３がニッケル（Ｎｉ）膜、ソース電極１４がアルミニウム（Ａｌ）膜で構成される。ゲート表面電極は、ソース電極１４と同様の材料が使用可能である。
【００１９】
ベースコンタクト領域７ｃの上面には、層間絶縁膜１１を介して配線層１５が配置され、配線層１５の上面にはゲート電極パッド１６が配置されている。図示を省略するが、ゲート電極パッド１６は配線層１５を介してゲート電極１０に電気的に接続されている。ゲート電極パッド１６の周囲には保護膜１２が配置されている。層間絶縁膜１１及び保護膜１２は、耐圧構造領域１０２側に延在する。
【００２０】
ドリフト層２の下面には、ｎ＋型の第２主電極領域（ドレイン領域）１が配置されている。ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域１の下面には第２主電極（ドレイン電極）１７が配置されている。ドレイン電極１７としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜を積層してもよい。
【００２１】
本発明の第１実施形態に係る半導体装置の動作時は、ドレイン電極１７に正電圧を印加し、ゲート電極１０に閾値以上の正電圧を印加すると、ベース領域６のトレンチ２５の側面側に反転層（チャネル）が形成されてオン状態となる。反転層は、ベース領域６がゲート電極１０に対向する位置に挟まれたゲート絶縁膜９とベース領域６との界面となるトレンチ２５の側面に露出したベース領域６の表面に形成される。オン状態では、ドレイン電極１７からドレイン領域１、ドリフト層２、電流拡散層３、ベース領域６の反転層及びソース領域８を経由してソース電極１４へ電流が流れる。一方、ゲート電極１０に印加される電圧が閾値未満の場合、ベース領域６に反転層が形成されないため、オフ状態となり、ドレイン電極１７からソース電極１４へ電流が流れない。
【００２２】
図１に示すように、第１ベース底部埋込領域４が、左側の活性領域１０１側から耐圧構造領域１０２に延在し、耐圧構造領域１０２側では第１電界緩和層４として機能する。更に、第２ベース底部埋込領域５が、左側の活性領域１０１側から耐圧構造領域１０２に延在し、耐圧構造領域１０２側では第２電界緩和層５として機能する。
【００２３】
図１に示した耐圧構造領域１０２側のドリフト層２の上部の部分拡大図を図２に示す。図２では、図１に示した層間絶縁膜１１、保護膜１２、配線層１５及びゲート電極パッド１６は図示を省略している。
【００２４】
耐圧構造領域１０２は、ドリフト層２の上部に設けられたｐ型の電界緩和領域（４，５，２１，２２）を有する。耐圧構造領域１０２では、電界緩和領域（４，５，２１，２２）の深さが外側に向かうにつれて浅くなり、電界緩和領域（４，５，２１，２２）の外側端部に空間変調部が設けられている。電界緩和領域（４，５，２１，２２）は、第１電界緩和層４、第２電界緩和層５及び接合終端構造部（２１，２２）を備える。第２電界緩和層５は、第１電界緩和層４の上面に接するように第１電界緩和層４よりも外側まで延在する。接合終端構造部（２１，２２）は、第２電界緩和層５の上面に接するように第２電界緩和層５よりも外側まで延在する。
【００２５】
第１電界緩和層４は、活性領域１０１側から連続して延在するｐ＋型の本体部４ａと、本体部４ａと同一の不純物密度で本体部４ａの外側に設けられたｐ＋型の空間変調部４ｂ，４ｃ，４ｄ，４ｅを有する。空間変調部４ｂ，４ｃ，４ｄ，４ｅは、互いに離間して同心リング状に設けられる。例えば、空間変調部４ｂ，４ｃ，４ｄ，４ｅは、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。同心リング状の空間変調部４ｂ，４ｃ，４ｄ，４ｅのパターンを有することにより、外側に向かうにつれてｐ型不純物の添加量（存在量）が実効的に減少していくため、電界集中を緩和することができる。
【００２６】
第２電界緩和層５は、第１電界緩和層４の上面に接するように、第１電界緩和層４よりも外側まで延在している。第２電界緩和層５は、第１電界緩和層４と同一の不純物密度であってもよく、第１電界緩和層４よりも低不純物密度であってもよい。例えば、第１電界緩和層４の不純物密度は５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３、第２電界緩和層５の不純物密度は３×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であってもよい。第２電界緩和層５は、活性領域１０１側から連続して延在する本体部５ａと、本体部５ａと同一の不純物密度で本体部５ａの外側に設けられた空間変調部５ｂ，５ｃ，５ｄ，５ｅを有する。空間変調部５ｂ，５ｃ，５ｄ，５ｅは、互いに離間して同心リング状に設けられる。例えば、空間変調部５ｂ，５ｃ，５ｄ，５ｅは、空間変調部４ｂ，４ｃ，４ｄ，４ｅより浅い水平レベルで、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。同心リング状の空間変調部５ｂ，５ｃ，５ｄ，５ｅを有することにより、外側に向かうにつれてｐ型不純物の添加量が実効的に減少していくため、電界集中を緩和することができる。
【００２７】
ベース領域６は段差部６ｘを有する。ベースコンタクト領域７ｃからベース領域６の上部を亘ってドリフト層２の上部の外側端部付近まで「ジャンクション・ターミネーション・エクステンション（ＪＴＥ）」と称される接合終端構造部（２１，２２）が設けられている。接合終端構造部（２１，２２）は、第２電界緩和層５よりも外側まで延在する。接合終端構造部（２１，２２）は、ベース領域６よりも低不純物密度のｐ−型の第１接合終端領域（第１ＪＴＥ領域）２１と、第１ＪＴＥ領域２１の外側に設けられ、第１ＪＴＥ領域２１よりも低不純物密度のｐ−−型の第２接合終端領域（第２ＪＴＥ領域）２２を有する。例えば、ベース領域６の不純物密度は２×１０１６ｃｍ−３〜２×１０１８ｃｍ−３、第１ＪＴＥ領域２１の不純物密度は２×１０１６ｃｍ−３〜２×１０１８ｃｍ−３、第２ＪＴＥ領域２２の不純物密度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３としてもよい。
【００２８】
第１ＪＴＥ領域２１は、ベースコンタクト領域７ｃからドリフト層２の上部に亘って、第２電界緩和層５よりも外側まで延在する本体部２１ａと、本体部２１ａの外側に設けられた空間変調部２１ｂ，２１ｃ，２１ｄ，２１ｅを有する。空間変調部２１ｂ，２１ｃ，２１ｄ，２１ｅは、互いに離間して同心リング状に設けられている。例えば、空間変調部２１ｂ，２１ｃ，２１ｄ，２１ｅは、空間変調部５ｂ，５ｃ，５ｄ，５ｅより浅い水平レベルで、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。
【００２９】
第２ＪＴＥ領域２２は、同一の不純物密度で互いに離間して設けられた空間変調部２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈを同心リング状に有する。このうち、内側に位置する空間変調部２２ａ，２２ｂ，２２ｃ，２２ｄは、第１ＪＴＥ領域２１の空間変調部２１ｂ，２１ｃ，２１ｄ，２１ｅと交互に設けられている。また、外側に位置する空間変調部２２ｅ，２２ｆ，２２ｇ，２２ｈは、例えば、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。
【００３０】
第１ＪＴＥ領域２１の空間変調部２１ｂ，２１ｃ，２１ｄ，２１ｅ及び第２ＪＴＥ領域２２の空間変調部２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈを有することにより、外側に向かうにつれてｐ型不純物の添加量が実効的に減少していくため、電界集中を緩和することができる。
【００３１】
耐圧構造領域１０２の外側端部において、ドリフト層２の上部にｎ＋型のチャネルストッパ２３が同心リング状に設けられている。なお、ｎ＋型のチャネルストッパ２３の代わりに、ｐ＋型のチャネルストッパを設けてもよい。
【００３２】
ここで、本発明の第１実施形態に係る半導体装置の比較例を説明する。比較例に係る半導体装置は、図２７に示すように、周辺部に設けられる耐圧構造領域において、ドリフト層７０の上部にｐ＋型の第１ベース底部埋込領域７１及びｐ＋型の第２ベース底部埋込領域７２が活性領域から連続して延在している。ドリフト層７０の上面にはｐ型のベース領域７３が配置されている。ベース領域７３の上部には、ｐ＋型のベースコンタクト領域７４が設けられている。ドリフト層７０の外側端部にはｎ＋型のチャネルストッパ７７が設けられている。
【００３３】
ベースコンタクト領域７４からドリフト層７０の外側端部付近に亘って接合終端構造部（７５，７６）が設けられている。接合終端構造部（７５，７６）は、ｐ−型の第１ＪＴＥ領域７５と、第１ＪＴＥ領域７５の外側に設けられたｐ−−型の第２ＪＴＥ領域７６からなる。
【００３４】
比較例に係る半導体装置では、第１ベース底部埋込領域７１及び第２ベース底部埋込領域７２が活性領域から連続したパターンとして設けられているが、空間変調部が設けられておらず、電界緩和領域として機能しない。このため、第１ベース底部埋込領域７１及び第２ベース底部埋込領域７２の外側端部で電界集中が発生する。
【００３５】
これに対して、第１実施形態に係る半導体装置によれば、図１及び図２に示すように、活性領域１０１側から連続して延在する第１ベース底部埋込領域４及び第２ベース底部埋込領域５を第１電界緩和層４及び第２電界緩和層５として有効活用する。そして、電界緩和領域（４，５，２１，２２）を構成している各層の深さが外側に向かうにつれて浅くなり、電界緩和領域（４，５，２１，２２）の各層の外側端部側に空間変調パターンが設けられているので、深さ方向にも電界集中を緩和することができる。したがって、耐圧構造領域１０２の耐圧を向上させることができ、高耐圧のデバイスが実現可能となるとともに、活性耐圧とエッジ耐圧のマージンを広げることができる。
【００３６】
更に、電界緩和領域（４，５，２１，２２）の深さが深いほど電界緩和領域（４，５，２１，２２）の不純物密度を高くし、電界緩和領域（４，５，２１，２２）の不純物密度を外側に向かうにつれて低くすることにより、電界集中の緩和効果を向上させることができる。
【００３７】
次に、図３〜図９を用いて、本発明の実施形態に係る半導体装置の製造方法を、チップの周辺部に設けられる耐圧構造領域１０２に着目して説明する。なお、以下に述べる製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３８】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。このｎ＋型ＳｉＣ基板をドレイン領域１として、ドレイン領域１の上面に、ｎ−型の第１ドリフト層２ａをエピタキシャル成長させる。次に、第１ドリフト層２ａの上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、アルミニウム（Ａｌ）等のｐ型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりｐ型不純物イオンを活性化させる。この結果、図３に示すように、第１ドリフト層２ａの上部にｐ＋型の第１電界緩和層（第１ベース底部埋込領域）４を形成する。第１電界緩和層４は、活性領域１０１側から連続して延在する本体部４ａと、本体部４ａの外側に、同心リング状の空間変調パターンを構成するように設けられた空間変調部４ｂ，４ｃ，４ｄ，４ｅを有する。これと同時に、図１に示した活性領域１０１側では、第１ドリフト層２ａの上部にｐ＋型のゲート底部保護領域４ｙ及びｐ＋型の第１ベース底部埋込領域４ｘが形成される。
【００３９】
次に、図４に示すように、第１ドリフト層２ａの上面に、ｎ−型の第２ドリフト層２ｂをエピタキシャル成長させる。第１ドリフト層２ａ及び第２ドリフト層２ｂによりドリフト層２が構成され、第１電界緩和層４がドリフト層２の内部に埋め込まれる。次に、ドリフト層２の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりｐ型不純物イオンを活性化させる。この結果、図５に示すように、ドリフト層２の上部に、第１電界緩和層４の上面に接するように、ｐ＋型の第２電界緩和層（第２ベース底部埋込領域）５を形成する。第２電界緩和層５は、活性領域１０１側から連続して延在する本体部５ａと、本体部５ａの外側に、同心リング状の空間変調パターンを構成するように設けられた空間変調部５ｂ，５ｃ，５ｄ，５ｅを有する。これと同時に、図１に示した活性領域１０１側では、ドリフト層２の上部に第２ベース底部埋込領域５ｘが形成される。
【００４０】
次に、図６に示すように、ドリフト層２の上面に、ｐ型のベース領域６をエピタキシャル成長させる。そして、ベース領域６の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりｐ型不純物イオンを活性化させる。この結果、図７に示すように、ベース領域６の上部にｐ＋型のベースコンタクト領域７ｃを形成する。これと同時に、図１に示した活性領域１０１側では、ドリフト層２の上部にｐ＋型のベースコンタクト領域７ａ，７ｂが形成される。
【００４１】
次に、ベース領域６の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ウェットエッチング等により、ベース領域６の外周の一部を選択的に除去する。その後、フォトレジスト膜をウェット処理等で除去する。この結果、図８に示すように、ベース領域６に傾斜を有した段差部６ｘが形成されるとともに、耐圧構造領域１０２の外側にドリフト層２の上面が露出する。
【００４２】
次に、図９に示すように、マスク合わせを２回行うフォト・リソグラフィ技術、この２回マスク合わせに対応してそれぞれイオン注入を行い、その後熱処理する等の工程により、ｐ−型の第１ＪＴＥ領域２１を形成する。ｐ−型の第１ＪＴＥ領域２１は、ベースコンタクト領域７ｃ、ベース領域６、第２電界緩和層５及びドリフト層２の上部に延在するように形成される。例えば、第１ＪＴＥ領域２１を形成する際には、中央側（内側）の領域に対し、フォト・リソグラフィ技術によりパターニングした第１のイオン注入マスクを用いる。この第１のイオン注入マスクを用いて、ｐ＋型のベースコンタクト領域７ｃ、ｐ型のベース領域６、ｐ＋型の第２電界緩和層５に、Ｎ等のｎ型不純物イオンを選択的に多段イオン注入する。更に、外側端部側に対し、フォト・リソグラフィ技術によりパターニングした第２のイオン注入マスクを用いて、ｎ−型のドリフト層２に、Ａｌ等のｐ型不純物イオンを選択的に多段イオン注入する。その後、熱処理を行うことにより、ベースコンタクト領域７ｃ、ベース領域６、第２電界緩和層５の上部のｐ型不純物の一部を、活性化したｎ型不純物で補償し、ｐ−型の第１ＪＴＥ領域２１を形成する。第１のイオン注入マスクを用いたｎ型不純物イオンの注入の先に、第２のイオン注入マスクを用いたｐ型不純物イオンの注入を行う順番でもよい。
【００４３】
一方、第１ＪＴＥ領域２１の外側に第１ＪＴＥ領域２１よりも低不純物密度のｐ−−型の第２ＪＴＥ領域２２を形成する時には、第１ＪＴＥ領域２１のイオン注入時よりも小さいドーズ量で、ドリフト層２にＡｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入後の熱処理は、第１ＪＴＥ領域２１を形成する時の熱処理と一括で行ってもよい。
【００４４】
本発明の第１実施形態に係る半導体装置の製造方法によれば、耐圧構造領域における電界集中の発生を下端の深さの異なる複数の空間変調パターンで効率良く防止することができ、耐圧を向上させることができる半導体装置を実現可能となる。
【００４５】
（第１実施形態の変形例）
本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域を図１０に示す。図１０に示すように、本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域においては、ドリフト層２の上面に設けられたｐ型のベース領域６が段差部を有さず、耐圧構造領域の外側端部付近まで延伸して第３電界緩和層６として機能する。
【００４６】
本発明の第１実施形態の変形例に係る半導体装置の耐圧構造領域では、第１電界緩和層４と、第２電界緩和層５と、空間変調部６ａ，６ｂ，６ｃが設けられた第３電界緩和層６により電界緩和領域（４，５，６，６ａ，６ｂ，６ｃ）を構成する。第３電界緩和層６は、第２電界緩和層５の上面に接するように、第２電界緩和層５よりも外側まで延在する。第３電界緩和層６の外側にはｐ型の空間変調部６ａ，６ｂ，６ｃが同心リング状に設けられている。空間変調部６ａ，６ｂ，６ｃは、ｎ型領域２４ａ，２４ｂ，２４ｃ，２４ｄと交互に設けられている。耐圧構造領域の外側端部に位置するｎ型領域２４ｄの上部には、チャネルストッパ２３が設けられている。
【００４７】
本発明の第１実施形態の変形例に係る半導体装置によれば、第１電界緩和層４と、第２電界緩和層５と、空間変調部６ａ，６ｂ，６ｃが設けられた第３電界緩和層６により電界緩和領域（４，５，６，６ａ，６ｂ，６ｃ）を備えることで、耐圧構造領域における電界集中の発生を下端の深さの異なる複数の空間変調パターンで効率良く防止することができ、耐圧を向上させることができる。更に、空間変調部６ａ，６ｂ，６ｃが設けられた第３電界緩和層６により、図１及び図２に示した接合終端構造部（２１，２２）の構造を代替することができ、レイヤー数及び工程数削減が可能となる。
【００４８】
本発明の第１実施形態の変形例に係る半導体装置の製造方法の一例としては、図３〜図５と同様の手順で第１電界緩和層４及び第２電界緩和層５を形成する。その後、図１１に示すように、ドリフト層２の上面にｐ型のベース領域（第３電界緩和層）６をエピタキシャル成長させる。その後、ベース領域６の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｎ型領域２４ａ，２４ｂ，２４ｃ，２４ｄを形成するための窒素（Ｎ）等のｎ型不純物イオンを多段イオン注入する。
【００４９】
その後、熱処理を行うことによりｐ型不純物イオンを活性化させる。この結果、図１２に示すように、ｐ型のベース領域６の極性を反転させて（打ち返して）ｎ型領域２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。また、ｎ型領域２４ａ，２４ｂ，２４ｃ，２４ｄにベース領域６が挟まれてｐ型の空間変調部６ａ，６ｂ，６ｃが形成される。他の手順は、本発明の第１実施形態に係る半導体装置の製造方法と同様であるので、重複した説明を省略する。
【００５０】
或いは、本発明の第１実施形態の変形例に係る半導体装置の製造方法の他の一例としては、図１３に示すように、ドリフト層２の上面にｎ型領域２４をエピタキシャル成長させてもよい。その後、ｎ型領域２４の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。この際、図１に示した活性領域１０１のｐ型のベース領域６となる領域にもＡｌ等のｐ型不純物イオンを多段イオン注入する。
【００５１】
その後、熱処理を行うことによりｐ型不純物イオンを活性化させる。この結果、図１４に示すように、ｎ型領域２４の極性を反転させて（打ち返して）ｐ型の第３電界緩和層６及び空間変調部６ａ，６ｂ，６ｃが形成される。また、ｎ型領域２４の残部からなるｎ型領域２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。これと同時に、図１に示した活性領域１０１側のｐ型のベース領域６も形成される。
【００５２】
（第２実施形態）
本発明の第２実施形態に係る半導体装置は、図１５に示すように、活性領域２０１と、活性領域２０１の周辺に配置された耐圧構造領域２０２を備える。図１５では、活性領域２０１に、第１導電型（ｎ−型）のドリフト層３２の上部に設けられたプレーナゲート構造のＭＩＳＦＥＴを活性素子として含む場合を例示している。
【００５３】
ドリフト層３２の上面には、第２導電型（ｐ型）のベース領域３４ｘ，３４ｙ，３４が配置されている。ドリフト層３２及びベース領域３４ｘ，３４ｙ，３４は、ＳｉＣからなるエピタキシャル層でそれぞれ構成されている。ベース領域３４ｘ，３４ｙ，３４には、ドリフト層３２よりも高不純物密度のｎ＋型の第１主電極領域（ソース領域）３６ａ，３６ｂが設けられている。ベース領域３４ｘ，３４ｙ，３４には、ソース領域３６ａ，３６ｂに接するようにベース領域３４ｘ，３４ｙ，３４よりも高不純物密度のｐ＋型のベースコンタクト領域３５ａ，３５ｂが設けられている。
【００５４】
なお、図１５では、ソース領域３６ａ，３６ｂ及びベースコンタクト領域３５ａ，３５ｂがベース領域３４ｘ，３４ｙ，３４と同じ深さでベース領域３４ｘ，３４ｙ，３４を分断するように設けられている構造を例示するが、これに限定されない。例えば、ソース領域３６ａ，３６ｂ及びベースコンタクト領域３５ａ，３５ｂがベース領域３４ｘ，３４ｙ，３４の上部に設けられていてもよい。
【００５５】
ベース領域３４ｘ，３４ｙで挟まれる位置にはｎ型の接合電界効果トランジスタ（ＪＦＥＴ）領域３７が配置されている。ドリフト層３２の上部には、ｐ＋型のベース底部埋込領域３３ｘ，３３が互いに離間して設けられている。ベース底部埋込領域３３ｘは、ベースコンタクト領域３５ａ、ソース領域３６ａ及びベース領域３４ｘの下面に接している。ベース底部埋込領域３３は、ベース領域３４ｙ、ソース領域３６ｂ、ベースコンタクト領域３５ｂ及びベース領域３４の下面に接している。ＪＦＥＴ領域３７は、ベース底部埋込領域３３ｘ，３３で挟まれるドリフト層３２の凸部の上面に接する。
【００５６】
ベース領域３４ｘ，３４ｙ及びＪＦＥＴ領域３７の上面からソース領域３６ａ，３６ｂの上面の一部に亘って、ゲート絶縁膜３８を介してゲート電極３９が配置されている。ゲート電極３９の上面には層間絶縁膜４０を介して第１主電極（ソース電極）４１が紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。ソース電極４１は、ソース領域３６ａ，３６ｂ及びベースコンタクト領域３５ａ，３５ｂに電気的に接続される。ソース電極４１の上面には保護膜４２が配置されている。保護膜４２の耐圧構造領域２０２側の下層には保護膜４３，４４が配置されている。
【００５７】
ドリフト層３２の下面には、ｎ＋型の第２主電極領域（ドレイン領域）３１が配置されている。ドレイン領域３１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域３１の下面には第２主電極（ドレイン電極）４５が配置されている。
【００５８】
本発明の第２実施形態に係る半導体装置の動作時は、ドレイン電極４５に正電圧を印加し、ゲート電極３９に閾値以上の正電圧を印加するとベース領域３４ｘ，３４ｙのゲート電極３９側の表面に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極４５からドレイン領域３１、ドリフト層３２、ＪＦＥＴ領域３７、ベース領域３４ｘ，３４ｙの反転層及びソース領域３６ａ，３６ｂを経由してソース電極４１へ電流が流れる。一方、ゲート電極３９に印加される電圧が閾値未満の場合、ベース領域３４ｘ，３４ｙに反転層が形成されないため、オフ状態となり、ドレイン電極４５からソース電極４１へ電流が流れない。
【００５９】
図１５に示すように、ベース底部埋込領域３３が、活性領域２０１から耐圧構造領域２０２に延在し、耐圧構造領域２０２では電界緩和層３３として機能する。耐圧構造領域２０２は、ドリフト層３２の上部に設けられたｐ型の電界緩和領域（３３，５１，５２）を有する。電界緩和領域（３３，５１，５２）を構成している各層の外側端部の深さが外側に向かうにつれて浅くなり、電界緩和領域（３３，５１，５２）の各層の外側端部側に、それぞれ空間変調パターンが設けられている。
【００６０】
図１５に示した耐圧構造領域２０２側のドリフト層３２の上部の部分拡大図を図１６に示す。図１６では、図１５に示した保護膜４２，４３，４４の図示を省略している。図１６に示すように、電界緩和領域（３３，５１，５２）は、電界緩和層３３と、電界緩和層３３の上面に接するように電界緩和層３３よりも外側まで設けられた接合終端構造部（５１，５２）を備える。
【００６１】
電界緩和層３３は、活性領域２０１から連続する本体部３３ａと、本体部３３ａの外側に設けられた空間変調部３３ｂ，３３ｃ，３３ｄ，３３ｅを有する。空間変調部３３ｂ，３３ｃ，３３ｄ，３３ｅは、互いに離間して同心リング状に設けられている。例えば、空間変調部３３ｂ，３３ｃ，３３ｄ，３３ｅは、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。
【００６２】
ベース領域３４は段差部３４ｚを有する。ベースコンタクト領域３５ｂからドリフト層３２の外側端部付近まで接合終端構造部（５１，５２）が設けられている。接合終端構造部（５１，５２）は、ｐ−型の第１ＪＴＥ領域５１と、第１ＪＴＥ領域５１の外側に設けられ、第１ＪＴＥ領域５１よりも低不純物密度のｐ−−型の第２ＪＴＥ領域５２を有する。
【００６３】
第１ＪＴＥ領域５１は、本体部５１ａと、本体部５１ａの外側に設けられた空間変調部５１ｂ，５１ｃ，５１ｄ，５１ｅを、空間変調部３３ｂ，３３ｃ，３３ｄ，３３ｅよりも浅い水平レベルに有する。第２ＪＴＥ領域５２は、第１ＪＴＥ領域５１の空間変調部５１ｂ，５１ｃ，５１ｄ，５１ｅと交互に設けられた空間変調部５２ａ，５２ｂ，５２ｃ，５２ｄと、外側に設けられた空間変調部５２ｅ，５２ｆ，５２ｇ，５２ｈを有する。接合終端構造部（５１，５２）は図１及び図２に示した接合終端構造部（２１，２２）と同様の構成であるので、重複した説明を省略する。
【００６４】
耐圧構造領域２０２の外側端部において、ドリフト層３２の上部にｎ＋型のチャネルストッパ５３が設けられている。なお、ｎ＋型のチャネルストッパ５３の代わりに、ｐ＋型のチャネルストッパを設けてもよい。
【００６５】
本発明の第２実施形態に係る半導体装置によれば、電界緩和領域（３３，５１，５２）を構成している各層の外側端部の深さが外側に向かうにつれて浅くなり、電界緩和領域（３３，５１，５２）に下端の深さの異なる複数の空間変調パターンが設けられている。これにより、耐圧構造領域２０２における電界集中を緩和することができ、耐圧を向上させることができる。したがって、より高耐圧のデバイスが実現可能となるとともに、活性耐圧とエッジ耐圧のマージンを広げることができる。
【００６６】
次に、図１７〜図２１を用いて、本発明の第２実施形態に係る半導体装置の製造方法を、耐圧構造領域２０２に着目して説明する。なお、以下に述べる製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００６７】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。このｎ＋型ＳｉＣ基板をドレイン領域３１として、ドレイン領域３１の上面に、ｎ−型のドリフト層３２をエピタキシャル成長させる。次に、ドリフト層３２の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりｐ型不純物イオンを活性化させる。この結果、図１７に示すように、ドリフト層３２の上部にｐ＋型のベース底部埋込領域（電界緩和層）３３を形成する。電界緩和層３３は、活性領域２０１から連続する本体部３３ａと、本体部３３ａの外側に設けられた空間変調部３３ｂ，３３ｃ，３３ｄ，３３ｅを有する。これと同時に、図１５に示した活性領域２０１側では、ドリフト層３２の上部にｐ＋型のベース底部埋込領域３３ｘが形成される。
【００６８】
次に、図１８に示すように、ドリフト層３２の上面に、ｐ型のベース領域３４をエピタキシャル成長させる。そして、ベース領域３４の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりｐ型不純物イオンを活性化させ、図１９に示すように、ベース領域３４にｐ＋型のベースコンタクト領域３５ｂを形成する。これと同時に、図１５に示した活性領域２０１側では、ベース領域３４にｐ＋型のベースコンタクト領域３５ａが形成される。
【００６９】
次に、ベース領域３４の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ウェットエッチング等により、ベース領域３４の一部を選択的に除去する。その後、フォトレジスト膜をウェット処理等で除去する。この結果、図２０に示すように、ベース領域３４に傾斜した段差部３４ｚが形成されるとともに、ドリフト層３２の上面が露出する。
【００７０】
次に、図２１に示すように、マスク合わせを２回行うフォト・リソグラフィ技術、この２回マスク合わせに対応してそれぞれイオン注入を行い、その後熱処理する等の工程により、ｐ−型の第１ＪＴＥ領域５１を形成する。ｐ−型の第１ＪＴＥ領域５１は、ベースコンタクト領域３５ｂ、ベース領域３４、電界緩和層３３及びドリフト層３２の上部に延在するように形成される。例えば、第１ＪＴＥ領域５１を形成する際には、中央側（内側）の領域に対し、フォト・リソグラフィ技術によりパターニングした第１のイオン注入マスクを用いる。この第１のイオン注入マスクを用いて、ｐ＋型のベースコンタクト領域３５ｂ、ｐ型のベース領域３４、ｐ＋型の電界緩和層３３に、Ｎ等のｎ型不純物イオンを選択的に多段イオン注入する。一方、更に、外側端部側に対し、フォト・リソグラフィ技術によりパターニングした第２のイオン注入マスクを用いて、ｎ−型のドリフト層３２にＡｌ等のｐ型不純物イオンを選択的に多段イオン注入する。その後、熱処理を行うことにより、ベースコンタクト領域３５ｂ、ベース領域３４、電界緩和層３３の上部のｐ型不純物の一部を、活性化したｎ型不純物で補償し、ｐ−型の第１ＪＴＥ領域５１を形成する。第１のイオン注入マスクを用いたｎ型不純物イオンの注入の先に、第２のイオン注入マスクを用いたｐ型不純物イオンの注入を行う順番でもよい。
【００７１】
一方、第１ＪＴＥ領域５１の外側に第１ＪＴＥ領域５１よりも低不純物密度のｐ−−型の第２ＪＴＥ領域５２を形成する時には、第１ＪＴＥ領域５１のイオン注入時よりも小さいドーズ量で、ドリフト層３２にＡｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入後の熱処理は、第１ＪＴＥ領域５１を形成する時の熱処理と一括で行ってもよい。
【００７２】
本発明の第２実施形態に係る半導体装置の製造方法によれば、耐圧構造領域における電界集中の発生を下端の深さの異なる複数の空間変調パターンで効率良く防止することができ、耐圧を向上させることができる半導体装置を実現可能となる。
【００７３】
（第２実施形態の変形例）
本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域を図２２に示す。図２２に示すように、本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域において、ドリフト層３２の上面に設けられたｐ型のベース領域３４が段差部を有さず、耐圧構造領域の外側端部付近まで延伸して電界緩和層３４として機能する。
【００７４】
本発明の第２実施形態の変形例に係る半導体装置の耐圧構造領域では、第１電界緩和層３３と、空間変調部３４ａ，３４ｂ，３４ｃが設けられた第２電界緩和層３４により電界緩和領域（３３，３４，３４ａ，３４ｂ，３４ｃ）を構成する。第２電界緩和層３４は、第１電界緩和層３３の上面に接するように、第１電界緩和層３３よりも外側まで延在する。第２電界緩和層３４の外側にはｐ型の空間変調部３４ａ，３４ｂ，３４ｃｃが同心リング状に設けられている。空間変調部３４ａ，３４ｂ，３４ｃは、ｎ型領域５４ａ，５４ｂ，５４ｃ，５４ｄと交互に設けられている。耐圧構造領域の外側端部に位置するｎ型領域５４ｄの上部には、チャネルストッパ５３が設けられている。
【００７５】
本発明の第２実施形態の変形例に係る半導体装置によれば、第１電界緩和層３３と、空間変調部３４ａ，３４ｂ，３４ｃが設けられた第２電界緩和層３４により電界緩和領域（３３，３４，３４ａ，３４ｂ，３４ｃ）を備えることにより、耐圧構造領域における電界集中を緩和することができる。
【００７６】
本発明の第２実施形態の変形例に係る半導体装置の製造方法の一例としては、図１７と同様の手順でドリフト層３２の上部にｐ＋型のベース底部埋込領域（第１電界緩和層）３３を形成する。そして、図２３に示すように、ドリフト層３２の上面にｐ型のベース領域（第２電界緩和層）３４をエピタキシャル成長させる。その後、第２電界緩和層３４の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｎ型領域５４ａ，５４ｂ，５４ｃ，５４ｄを形成するための窒素（Ｎ）等のｎ型不純物イオンを多段イオン注入する。この際、図１５に示した活性領域２０１のｎ型のＪＦＥＴ領域３７となる領域にも窒素（Ｎ）等のｎ型不純物イオンを多段イオン注入する。
【００７７】
その後、熱処理を行うことによりｎ型不純物イオンを活性化させる。この結果、図２４に示すように、第２電界緩和層３４にｎ型領域５４ａ，５４ｂ，５４ｃ，５４ｄが形成される。また、ｎ型領域５４ａ，５４ｂ，５４ｃ，５４ｄにより第２電界緩和層３４が挟まれてｐ型の空間変調部３４ａ，３４ｂ，３４ｃが形成される。これと同時に、図１５に示した活性領域２０１側のｎ型のＪＦＥＴ領域３７も形成される。
【００７８】
或いは、本発明の第２実施形態の変形例に係る半導体装置の製造方法の他の一例としては、図２５に示すように、ドリフト層３２の上面にｎ型領域５４をエピタキシャル成長させてもよい。その後、ｎ型領域５４の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。この際、図１５に示した活性領域２０１のｐ型のベース領域３４ｘ，３４ｙとなる領域にもＡｌ等のｐ型不純物イオンを多段イオン注入する。
【００７９】
その後、熱処理を行うことによりｐ型不純物イオンを活性化させる。この結果、図２６に示すように、ｎ型領域５４の極性を反転して（打ち返して）ｐ型の第２電界緩和層３４及び空間変調部３４ａ，３４ｂ，３４ｃが形成される。また、ｎ型領域５４の残部からなるｎ型領域５４ａ，５４ｂ，５４ｃ，５４ｄが形成される。これと同時に、図１５に示した活性領域２０１のｐ型のベース領域３４ｘ，３４ｙも形成される。
【００８０】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００８１】
第１実施形態においては、トレンチ構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ構造を有するＩＧＢＴ等の種々のトレンチ構造を有する半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型のソース領域８をエミッタ領域とし、ｎ＋型のドレイン領域１の代わりにドリフト層２の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
【００８２】
本発明の実施形態においては、ＳｉＣを用いた半導体装置を例示したが、窒化ガリウム（ＧａＮ）又はダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体装置に適用することも可能である。また、ワイドバンドギャップ半導体に限定されず、シリコン（Ｓｉ）を用いた半導体装置に適用することも可能である。
【符号の説明】
【００８３】
１，３１…ドレイン領域
２，２ａ，２ｂ，３２，７０…ドリフト層
３…電流拡散層
４…第１ベース底部埋込領域（電界緩和層）
４ａ，５ａ，２１ａ，３３ａ，５１ａ…本体部
４ｂ，４ｃ，４ｄ，４ｅ，５ｂ，５ｃ，５ｄ，５ｅ，６ａ，６ｂ，６ｃ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，３３ｂ，３３ｃ，３３ｄ，３３ｅ，３４ａ，３４ｂ，３４ｃ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆ，５２ｇ，５２ｈ…空間変調部
４ｘ，７１…第１ベース底部埋込領域
４ｙ…ゲート底部保護領域
５…第２ベース底部埋込領域（電界緩和層）
５ｘ，７２…第２ベース底部埋込領域
６…ベース領域（電界緩和層）
６ｘ，３４ｚ…段差部
７ａ，７ｂ，７ｃ，３５ａ，３５ｂ，７４…ベースコンタクト領域
８，３６ａ，３６ｂ…ソース領域
９，３８…ゲート絶縁膜
１０，３９…ゲート電極
１１，４０…層間絶縁膜
１２，４２，４３，４４…保護膜
１３…バリアメタル層
１４，４１…ソース電極
１５…配線層
１６…ゲート電極パッド
１７，４５…ドレイン電極
２１，５１，７５…第１ＪＴＥ領域
２２，５２，７６…第２ＪＴＥ領域
２３，５３，７７…チャネルストッパ
２４，２４ａ，２４ｂ，２４ｃ，２４ｄ，５４，５４ａ，５４ｂ，５４ｃ，５４ｄ…ｎ型領域
２５…トレンチ
３３…ベース底部埋込領域（電界緩和層）
３３ｘ…ベース底部埋込領域
３４…ベース領域（電界緩和層）
３４ｘ，３４ｙ，７３…ベース領域
３７…ＪＦＥＴ領域
１０１，２０１…活性領域
１０２，２０２…耐圧構造領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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