(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】まず、中央領域ＣＲおよび周辺領域ＷＰＲを有する半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬと、を備えたウエハを準備する。次に、中央領域ＣＲの半導体層ＳＬが残されるように、周辺領域ＷＰＲの半導体層ＳＬを選択的に除去する工程と、中央領域ＣＲおよび周辺領域ＷＰＲの半導体基板ＳＢに溝ＴＲを形成する工程と、を実施する。こららの工程後、溝ＴＲ内に絶縁膜ＩＦ３を埋め込むことで、素子分離部ＳＴＩを形成する。【選択図】図９
2019186307.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１領域および第２領域を有する基板と、前記第１領域および前記第２領域の前記基板上に形成された絶縁層と、前記第１領域および前記第２領域の前記絶縁層上に形成された半導体層と、を備えたウエハを準備する工程、
（ｂ）前記第１領域の前記半導体層が残されるように、前記第２領域の前記半導体層を選択的に除去する工程、
（ｃ）前記第１領域の前記基板に第１溝を、前記第２領域の前記基板に第２溝を、それぞれ形成する工程、
（ｄ）前記（ｂ）工程および前記（ｃ）工程後、前記第１溝内および前記第２溝内に、それぞれ、第１絶縁膜を埋め込む工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２領域は、平面視において、前記基板の外周から前記基板の中心へ向かって第１幅を有する領域であり、
前記第１領域は、平面視において、前記第２領域に囲まれた領域である、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記（ｂ）工程よりも後に行われる、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１領域および前記第２領域の前記半導体層上に、第２絶縁膜を形成する工程、
（ｂ２）前記第１領域および前記第２領域の前記第２絶縁膜上に、前記第２絶縁膜とは異なる材料からなる第３絶縁膜を形成する工程、
（ｂ３）前記（ｂ２）工程後、前記第１領域を覆うパターンを有する第１レジストパターンを形成する工程、
（ｂ４）前記第１領域の前記第３絶縁膜が前記第１レジストパターンに覆われた状態でドライエッチング処理を行うことで、前記第２領域において、前記第３絶縁膜、前記第２絶縁膜および前記半導体層を除去し、前記第２領域の前記絶縁層を露出させる工程、
（ｂ５）前記（ｂ４）工程後、前記第２領域の前記絶縁層が露出した状態で前記第１レジストパターンを除去し、前記第１領域の前記第３絶縁膜を露出させる工程、
（ｂ６）前記（ｂ５）工程後、前記第１領域の前記第３絶縁膜を除去する工程、
を有し、
前記（ｃ）工程は、
（ｃ１）前記（ｂ６）工程後、前記第１領域の前記第２絶縁膜上、および、前記第２領域の前記絶縁層上に、前記第２絶縁膜とは異なる材料からなる第４絶縁膜を形成する工程、
（ｃ２）前記（ｃ１）工程後、前記第１領域の一部、および、前記第２領域の一部を覆うパターンを有する第２レジストパターンを形成する工程、
（ｃ３）前記第１領域の一部の前記第４絶縁膜、および、前記第２領域の一部の前記第４絶縁膜が前記第２レジストパターンに覆われた状態でドライエッチング処理を行うことで、前記第１領域において、前記第４絶縁膜、前記第２絶縁膜、前記半導体層および前記絶縁層を貫通するように、前記第１領域の前記基板に前記第１溝を、前記第２領域において、前記第４絶縁膜および前記絶縁層を貫通するように、前記第２領域の前記基板に前記第２溝を、選択的に形成する工程、
（ｃ４）前記（ｃ３）工程後、前記第２レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記第２絶縁膜よりも緻密な膜である、半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第１溝内、前記第２溝内、並びに、前記第１溝外および前記第２溝外に形成されている前記第４絶縁膜上に、前記第１絶縁膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記第１溝内および前記第２溝内の前記第１絶縁膜が残されるように、ＣＭＰ法を用いた研磨処理によって、前記第１溝外および前記第２溝外に形成された前記第１絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記（ｄ）工程は、
（ｄ３）前記（ｄ２）工程後、フッ酸を含む溶液を用いたウェットエッチング処理によって、前記第１溝内および前記第２溝内の前記第１絶縁膜の各々の表面を後退させる工程、
を更に有する、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記絶縁層は、酸化シリコン膜であり、
前記（ｄ３）工程時に、前記第１領域の前記半導体層の側面、および、前記第２領域の前記絶縁層の上面は、前記第４絶縁膜によって覆われている、半導体装置の製造方法。
【請求項９】
請求項２に記載の半導体装置の製造方法において、
前記（ｂ）工程は、前記（ｃ）工程よりも後に行われる、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ５）前記第１領域および前記第２領域の前記半導体層上に、第２絶縁膜を形成する工程、
（ｃ６）前記第１領域および前記第２領域の前記第２絶縁膜上に、前記第２絶縁膜とは異なる材料からなる第３絶縁膜を形成する工程、
（ｃ７）前記（ｃ６）工程後、前記第１領域の一部、および、前記第２領域の一部を覆うパターンを有する第２レジストパターンを形成する工程、
（ｃ８）前記第１領域の一部の前記第３絶縁膜、および、前記第２領域の一部の前記第３絶縁膜が前記第２レジストパターンに覆われた状態でドライエッチング処理を行うことで、前記第１領域および前記第２領域において、前記第３絶縁膜、前記第２絶縁膜、前記半導体層および前記絶縁層を貫通するように、前記第１領域および前記第２領域の前記基板に、それぞれ前記第１溝および前記第２溝を、選択的に形成する工程、
（ｃ９）前記（ｃ８）工程後、前記第２レジストパターンを除去する工程、
を有し、
前記（ｂ）工程は、
（ｂ７）前記（ｃ９）工程後、前記第１領域を覆うパターンを有する第１レジストパターンを形成する工程、
（ｂ８）前記第１領域の前記第３絶縁膜が前記第１レジストパターンに覆われた状態でドライエッチング処理を行うことで、前記第２領域において、前記第３絶縁膜、前記第２絶縁膜および前記半導体層を除去し、前記第２領域の前記絶縁層を露出させる工程、
（ｂ９）前記（ｂ８）工程後、前記第２領域の前記絶縁層が露出した状態で前記第１レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記第２絶縁膜よりも緻密な膜である、半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ４）前記第１溝内、前記第２溝内、前記第１溝外に形成されている前記第１領域の前記第３絶縁膜上、および、前記第２溝外に形成されている前記第２領域の前記絶縁層上に、前記第１絶縁膜を形成する工程、
（ｄ５）前記（ｄ４）工程後、前記第１溝内および前記第２溝内の前記第１絶縁膜が残されるように、ＣＭＰ法を用いた研磨処理によって、前記第１溝外および前記第２溝外に形成された前記第１絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記（ｄ）工程は、
（ｄ６）前記（ｄ５）工程後、フッ酸を含む溶液を用いたウェットエッチング処理によって、前記第１溝内および前記第２溝内の前記第１絶縁膜の各々の表面を後退させる工程、
を更に有する、半導体装置の製造方法。
【請求項１４】
請求項２に記載の半導体装置の製造方法において、
（ｅ）前記（ｄ）工程後、前記第１領域の前記半導体層上に、前記半導体装置の回路に使用される第１半導体素子を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記第２領域の一部の前記基板上には、前記第１半導体素子と電気的に接続されない第２半導体素子が形成される、半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記第２領域は、平面視において、前記基板の外周から前記基板の中心へ向かって、前記第１幅よりも小さい第２幅を有する非素子形成領域、および、前記第１領域と前記非素子形成領域との間に位置する素子形成領域を含み、
前記第２半導体素子は、前記素子形成領域に形成される、半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記非素子形成領域の全体には、前記第２溝内に埋め込まれた前記第１絶縁膜が形成されている、半導体装置の製造方法。
【請求項１８】
請求項１４に記載の半導体装置の製造方法において、
（ｆ）前記（ｅ）工程後、前記基板を個片化することで、複数の半導体チップを取得する工程、
を更に有し、
前記複数の半導体チップのうち、前記第１領域の前記基板のみを有する前記半導体チップが製品出荷用のチップとして選定され、
前記複数の半導体チップのうち、前記第２領域の前記基板を有する前記半導体チップは前記製品出荷用のチップとして選定されない、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成されたシリコン層を有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板上に形成したＭＩＳＦＥＴでは、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度の向上と低消費電力化とを図ることができる。
【０００３】
また、上記ＳＯＩ基板からなるウェハのうち、半導体チップの形成領域として使用しないウェハ周辺領域においては、半導体チップの形成領域と異なり、特殊な加工が施される場合がある。
【０００４】
下記の特許文献１には、シリコン層が絶縁層から剥離する問題に対して、ウェハ周辺領域のシリコン層および絶縁層を除去し、デバイス形成領域と、ウェハ周辺領域の支持基板との間に段差を設けている。そして、この段差に保護膜を設けることで、上記剥離の問題を解決する技術が開示されている。
【０００５】
下記の特許文献２には、半導体基板にダイオードを形成する際に、ダイオードを覆う窒化シリコン膜のうち、ウェハ周辺領域の窒化シリコン膜を、ダイシング工程前に除去する技術が開示されている。
【０００６】
下記の特許文献３には、ウェハ周辺領域にｐ型の不純物領域を形成し、銅などの金属を捕獲する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２３１６９８号公報
【特許文献２】特開２００９−２９５７６６号公報
【特許文献３】特開２０００−２６０７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ウェハの外周付近の周辺領域では、ＭＩＳＦＥＴなどの半導体素子が形成されるウェハの中央領域と同じ製造工程を経ても、中央領域には無い不具合が発生する場合がある。特に、ＳＯＩ基板に素子分離部を形成する工程時に、周辺領域において不良が発生し易い問題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置の製造方法は、（ａ）第１領域および第２領域を有する基板と、基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、を備えたウエハを準備する工程、（ｂ）第１領域の半導体層が残されるように、第２領域の半導体層を選択的に除去する工程、（ｃ）第１領域の基板に第１溝を、第２領域の基板に第２溝を、それぞれ形成する工程、を有する。また、半導体装置の製造方法は、（ｄ）上記（ｂ）工程および上記（ｃ）工程後、第１溝内および第２溝内に、それぞれ、第１絶縁膜を埋め込む工程、を有する。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体基板の平面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９に続く製造工程を示す断面図である。
【図１１】図１０に続く製造工程を示す断面図である。
【図１２】図１１に続く製造工程を示す断面図である。
【図１３】半導体基板の中央領域の製造工程を示す断面図である。
【図１４】図１３に続く製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】図１６に続く製造工程を示す断面図である。
【図１８】図１７に続く製造工程を示す断面図である。
【図１９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く製造工程を示す断面図である。
【図２１】図２０に続く製造工程を示す断面図である。
【図２２】図２１に続く製造工程を示す断面図である。
【図２３】図２２に続く製造工程を示す断面図である。
【図２４】図２３に続く製造工程を示す断面図である。
【図２５】図２４に続く製造工程を示す断面図である。
【図２６】検討例１の半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く製造工程を示す断面図である。
【図２８】図２７に続く製造工程を示す断面図である。
【図２９】図２８に続く製造工程を示す断面図である。
【図３０】検討例２の半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く製造工程を示す断面図である。
【図３２】図３１に続く製造工程を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１７】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１８】
また、本実施の形態において、ｐ型とは、半導体に、ボロン（Ｂ）または二フッ化ボロン（ＢＦ２）などの不純物が導入された際に示される導電型を意味し、ｎ型とは、半導体に、ヒ素（Ａｓ）またはリン（Ｐ）などの不純物が導入された際に示される導電型を意味する。
【００１９】
（実施の形態１）
図１は、本実施の形態の半導体基板（基板）ＳＢの平面図である。半導体基板ＳＢは、半導体装置の回路に寄与するＭＩＳＦＥＴ１Ｑなどの半導体素子が形成される中央領域ＣＲと、中央領域ＣＲを囲む周辺領域ＷＰＲとを有する。周辺領域ＷＰＲは、素子形成領域ＥＲと、非素子形成領域ＮＥＲとを有する。
【００２０】
また、半導体基板ＳＢがダイシング工程などによって個片化されることにより、本実施の形態の半導体装置である半導体チップが複数取得できる。図１には、複数の半導体チップとなる領域が格子状に示されている。複数の半導体チップのうち、半導体チップＣＨＰ１は、中央領域ＣＲの半導体基板ＳＢのみを有する半導体チップであり、製品出荷用のチップとして選定される半導体チップである。また、複数の半導体チップのうち、半導体チップＣＨＰ２は、中央領域ＣＲ以外の半導体基板ＳＢを有する半導体チップ、すなわち、周辺領域ＷＰＲの半導体基板ＳＢを有する半導体チップであり、製品出荷用のチップとして選定されない半導体チップである。
【００２１】
周辺領域ＷＰＲは、半導体基板ＳＢの外周ＯＣから半導体基板ＳＢの中心へ向かって幅Ｗ１を有する領域である。また、周辺領域ＷＰＲのうち、非素子形成領域ＮＥＲは、外周ＯＣから半導体基板ＳＢの中心へ向かって幅Ｗ２を有する。ここで、幅Ｗ１は幅Ｗ２よりも大きい。すなわち、中央領域ＣＲと非素子形成領域ＮＥＲとの間の領域が、素子形成領域ＥＲとなっている。言い換えると、素子形成領域ＥＲは、平面視において、非素子形成領域ＮＥＲで囲まれた領域である。また、中央領域ＣＲは、平面視において、周辺領域ＷＰＲ、すなわち、非素子形成領域ＮＥＲおよび素子形成領域ＥＲで囲まれた領域である。本実施の形態では、幅Ｗ１は、例えば２．５ｍｍ〜３．５ｍｍであり、幅Ｗ２は、例えば１．５ｍｍ〜２．２ｍｍである。
【００２２】
後で詳細に説明するが、素子形成領域ＥＲには、複数の半導体素子が形成される場合もある。本実施の形態では、そのような半導体素子として、例えばＭＩＳＦＥＴ３Ｑを例示している。これらは、主に、歩留まりの向上などを目的としたダミー素子であり、最終的な製品出荷用のチップである半導体チップＣＨＰ１の回路として使用されない素子である。また、非素子形成領域ＮＥＲの全体には、上記のような半導体素子およびダミー素子が形成されず、素子分離部ＳＴＩが形成されている。
【００２３】
以下に、本実施の形態の半導体装置の製造方法、および、その特徴を、図２〜図１２を用いて説明する。
【００２４】
図２は、図１のＡ−Ａ線に沿った断面図であり、中央領域ＣＲと、周辺領域ＷＰＲとの境界近傍を示している。図３〜図１２は、図２以降の製造工程を示している。
【００２５】
まず、図２に示されるように、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＬとを有する、ＳＯＩ基板（ウェハ）を準備する。なお、本実施の形態において、図１に示した外周ＯＣは、概ね半導体基板ＳＢの外周によって決定される。そのため、本実施の形態では、半導体基板ＳＢの外周ＯＣを、ＳＯＩ基板（ウェハ）の外周として説明する。
【００２６】
半導体基板ＳＢは、好ましくは１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０ｎｍ〜２０ｎｍである。半導体層ＳＬは、好ましくは１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＬの厚さは、例えば１０ｎｍ〜２０ｎｍである。なお、半導体層ＳＬは、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。または、半導体層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
【００２７】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により製造することができる。貼り合わせ法では、例えば、シリコン（Ｓｉ）からなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板に、シリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。また、半導体基板ＳＢの外周ＯＣ付近では、絶縁層ＢＸが存在せず、上記の第１半導体基板に直接、上記の第２半導体基板が圧着している。このため、図２においては、外周ＯＣ付近の半導体層ＳＬと半導体基板ＳＢとが一体化している例を示している。
【００２８】
図３は、絶縁膜ＰＡＤ、絶縁膜ＩＦ１およびレジストパターンＲＰ１の形成工程を示している。
【００２９】
まず、中央領域ＣＲおよび周辺領域ＷＰＲの半導体層ＳＬ上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば酸化シリコンからなる絶縁膜ＰＡＤを形成する。絶縁膜ＰＡＤの厚さは、例えば１０ｎｍ〜２０ｎｍである。次に、絶縁膜ＰＡＤ上に、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば８０ｎｍ〜１２０ｎｍである。また、絶縁膜ＩＦ１は、絶縁膜ＰＡＤと異なる材料から構成されていることが望ましく、絶縁膜ＰＡＤよりも緻密な膜であることが望ましい。本実施の形態では、例えば、絶縁膜ＩＦ１の密度が２．９ｇ／ｃｍ３〜３．１ｇ／ｃｍ３であるのに対して、絶縁膜ＰＡＤの密度は、２．２１ｇ／ｃｍ３である。
【００３０】
次に、中央領域ＣＲの絶縁膜ＩＦ１を選択的に覆い、且つ、周辺領域ＷＰＲの絶縁膜ＩＦ１を開口するようなパターンを有するレジストパターンＲＰ１を形成する。これにより、周辺領域ＷＰＲの絶縁膜ＩＦ１はレジストパターンＲＰ１から露出される。レジストパターンＲＰ１の厚さは、例えば２００ｎｍ〜３００ｎｍである。
【００３１】
図４は、絶縁膜ＩＦ１、絶縁膜ＰＡＤおよび半導体層ＳＬの除去工程を示している。
【００３２】
レジストパターンＲＰ１をマスクとして異方性のエッチング処理（ここでは、ドライエッチング処理）を行うことで、周辺領域ＷＰＲの絶縁膜ＩＦ１、絶縁膜ＰＡＤおよび半導体層ＳＬを、順次除去する。なお、本工程を行うことで、レジストパターンＰＲ１の膜厚は、薄くなる。この時、中央領域ＣＲの絶縁膜ＰＡＤおよび半導体層ＳＬの上方が、絶縁膜ＰＡＤよりも緻密な膜である絶縁膜ＩＦ１によって覆われていることが重要である。この理由については、後の検討例１で詳細に説明する。
【００３３】
図５は、レジストパターンＲＰ１および絶縁膜ＩＦ１の除去工程を示している。
【００３４】
まず、例えばアッシング処理によって、レジストパターンＲＰ１を除去する。次に、絶縁膜ＩＦ１を、ドライエッチング処理またはウェットエッチング処理によって除去する。ここでは、リン酸を含む溶液を用いたウェットエッチング処理を行うことで、絶縁膜ＩＦ１を除去する。
【００３５】
その後、フッ酸を含む溶液、または、塩酸を含む溶液を用いて、中央領域ＣＲの絶縁膜ＰＡＤ、および、周辺領域ＷＰＲの絶縁層ＢＸの各々の上面を洗浄してもよい。
【００３６】
図６は、絶縁膜ＩＦ２およびレジストパターンＲＰ２の形成工程を示している。
【００３７】
中央領域ＣＲの絶縁膜ＰＡＤ上、および、周辺領域ＷＰＲの絶縁層ＢＸ上に、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜ＩＦ２を形成する。この時、中央領域ＣＲの半導体層ＳＬの側面および絶縁膜ＰＡＤの側面も、絶縁膜ＩＦ２によって覆われる。絶縁膜ＩＦ２の膜厚は、例えば８０ｎｍ〜１２０ｎｍである。また、絶縁膜ＩＦ２の形成時には、８００℃〜８５０℃程度の熱処理が加わる。また、絶縁膜ＩＦ２は、絶縁膜ＰＡＤと異なる材料から構成されていることが望ましく、絶縁膜ＰＡＤよりも緻密な膜であることが望ましい。本実施の形態では、例えば、絶縁膜ＩＦ２の密度が２．９ｇ／ｃｍ３〜３．１ｇ／ｃｍ３であるのに対して、絶縁膜ＰＡＤの密度は、２．２１ｇ／ｃｍ３である。
【００３８】
次に、中央領域ＣＲの絶縁膜ＩＦ２の一部、および、周辺領域ＷＰＲの絶縁膜ＩＦ２の一部を選択的に覆うレジストパターンＲＰ２を形成する。
【００３９】
図７は、溝ＴＲの形成工程を示している。
【００４０】
レジストパターンＲＰ２をマスクとして異方性のエッチング処理（ここでは、ドライエッチング処理）を行うことで、中央領域ＣＲでは、絶縁膜ＩＦ２、絶縁膜ＰＡＤ、半導体層ＳＬおよび絶縁層ＢＸを貫通し、周辺領域ＷＰＲでは、絶縁膜ＩＦ２および絶縁層ＢＸを貫通する溝ＴＲを、半導体基板ＳＢに形成する。すなわち、複数の溝ＴＲのうち、中央領域ＣＲに形成された溝ＴＲは、その底面が半導体基板ＳＢ内に達するように、絶縁膜ＩＦ２、絶縁膜ＰＡＤ、半導体層ＳＬおよび絶縁層ＢＸの４層を貫通している一方、周辺領域ＷＰＲに形成された溝ＴＲは、その底面が半導体基板ＳＢ内に達するように、絶縁膜ＩＦ２および絶縁層ＢＸの２層を貫通している。なお、周辺領域ＷＰＲのうち非素子形成領域ＮＥＲの全体に、溝ＴＲが形成される。また、溝ＴＲの深さは、２５０ｎｍ〜３００ｎｍ程度である。その後、例えばアッシング処理によって、レジストパターンＲＰ２を除去する。
【００４１】
ここで、本実施の形態の図４〜図７の工程の特徴を説明するが、その前に、本願発明者らが検討した検討例１について説明する。図２６〜図２９は、検討例１の製造工程を示しており、本実施の形態の図４〜図７に対応する製造工程を示している。
【００４２】
図２６は、本実施の形態の図３の工程に対応している。検討例１では本実施の形態と異なり、絶縁膜ＩＦ１が形成されておらず、絶縁膜ＰＡＤ上に直接、レジストパターンＲＰ１が形成されている。
【００４３】
次に、図２７に示されるように、レジストパターンＲＰ１をマスクとして異方性のエッチング処理（ここでは、ドライエッチング処理）を行うことで、周辺領域ＷＰＲの絶縁膜ＰＡＤおよび半導体層ＳＬを、順次除去する。その後、レジストパターンＲＰ１をアッシング処理などによって除去する。
【００４４】
ここで、ドライエッチング処理は、ドライエッチング装置のチャンバー内で行われるが、エッチング中に活性化しているガスにより、チャンバーを構成する材料の一部が削られる場合があり、その削られた材料が、半導体基板ＳＢの主面上に付着することがある。例えば、チャンバーを構成するステンレスの一部が削られ、ニッケル（Ｎｉ）のような金属ＭＴが、レジストパターンＲＰ１に付着する場合がある。この時、レジストパターンＲＰ１の膜厚は、ドライエッチング処理によって薄くなっているため、金属ＭＴが、レジストパターンＲＰ１を透過して、絶縁膜ＰＡＤ上に残留する場合がある。一方、絶縁膜ＰＡＤを構成する酸化シリコンのニッケルに対する拡散係数は相対的に大きい。言い換えれば、絶縁膜ＰＡＤの緻密性は相対的に低い。そのため、金属ＭＴがレジストパターンＲＰ１を透過した場合は、このレジストパターンＲＰ１で覆われた絶縁膜ＰＡＤも金属ＭＴが透過する場合もある。
【００４５】
次に、図２８に示されるように、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２の一部を覆うパターンを有するレジストパターンＲＰ２を形成する。
【００４６】
絶縁膜ＩＦ２の形成工程時には、８００℃〜８５０℃程度の熱処理が加わる。この熱処理によって、絶縁膜ＰＡＤ上に残留していた金属ＭＴあるいは絶縁膜ＰＡＤを透過してこの絶縁膜ＰＡＤと半導体層ＳＬとの界面に移動した金属ＭＴが、半導体層ＳＬ内に拡散し、半導体層ＳＬを構成する材料であるシリコンと反応することで、半導体層ＳＬ内にニッケルシリサイドなどからなるシリサイド層ＳＩ２が形成されてしまう。また、半導体層ＳＬ内に存在していた金属ＭＴも、同様に半導体層ＳＬのシリコンと反応することで、半導体層ＳＬ内にシリサイド層ＳＩ２が形成されてしまう。
【００４７】
次に、図２９に示されるように、レジストパターンＲＰ２をマスクとして異方性のエッチング処理（ここでは、ドライエッチング処理）を行うことで、半導体基板ＳＢに溝ＴＲを形成する。しかしながら、半導体層ＳＬ内のうち、シリサイド層ＳＩ２が形成されていた部分については、シリサイド層ＳＩ２がマスクとして機能するため、導電性を有する半導体基板ＳＢの一部がエッチングされずに残され、溝ＴＲが正常に形成されない不具合が発生する。溝ＴＲ内には、絶縁膜が埋め込まれて素子分離部が形成される。しかし、上記の不具合が発生すると、素子分離部内にリークパスが形成されることになる。従って、検討例１では、半導体装置の信頼性が低下する恐れがある。
【００４８】
このような問題に対して、本実施の形態では、図４に示されるように、絶縁膜ＰＡＤ上に、絶縁膜ＰＡＤと異なる材料からなり、絶縁膜ＰＡＤよりも緻密な膜である絶縁膜ＩＦ１を形成した状態で、周辺領域ＷＰＲの絶縁膜ＰＡＤおよび半導体層ＳＬを、順次除去している。この絶縁膜ＩＦ１は、絶縁膜ＰＡＤよりも、上記のニッケルなどからなる金属ＭＴに対する拡散係数が小さい。言い換えれば、絶縁膜ＩＦ１は、絶縁膜ＰＡＤよりも、緻密な膜である。従って、絶縁膜ＩＦ１は、金属ＭＴが半導体層ＳＬ内に拡散されることを防止する保護膜として機能することができる。
【００４９】
更に、本実施の形態では、図５に示されるように、レジストパターンＲＰ１を除去した後に、絶縁膜ＩＦ１も除去している。このため、仮に、絶縁膜ＩＦ１上または絶縁膜ＩＦ１中に金属ＭＴが残留していたとしても、絶縁膜ＩＦ１と共に金属ＭＴを除去できるので、金属ＭＴが半導体層ＳＬ内に取り込まれる可能性を、更に抑制することができる。
【００５０】
このように、本実施の形態では、半導体層ＳＬの一部がシリサイド化されることを抑制できるので、上記の溝ＴＲが正常に形成されない不具合を抑制することができる。
【００５１】
そして、本実施の形態では、図６および図７に示されるように、溝ＴＲを形成する前に、新たに絶縁膜ＩＦ２を形成した状態で、溝ＴＲを形成している。溝ＴＲの形成時にも、ドライエッチング装置のチャンバーの材料の一部が削られ、レジストパターンＲＰ２上に金属ＭＴが付着する恐れがある。しかし、絶縁膜ＩＦ２は、絶縁膜ＩＦ１と同様に、緻密な膜である。従って、仮に、レジストパターンＲＰ２上に金属ＭＴが付着しても、絶縁膜ＩＦ２が保護膜として機能するため、金属ＭＴが半導体層ＳＬ内に拡散することを抑制できる。
【００５２】
以上のように、本実施の形態では、検討例１と比較して、半導体装置の信頼性を向上させることができる。
【００５３】
図８は、本実施の形態の図７に続く製造工程を示しており、絶縁膜ＩＦ３の形成工程を示している。
【００５４】
中央領域ＣＲおよび周辺領域ＷＰＲのそれぞれに形成された溝ＴＲ内を埋め込むように、中央領域ＣＲおよび周辺領域ＷＰＲの溝ＴＲ外に形成されている絶縁膜ＩＦ２上に、例えばＣＶＤ法により、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。すなわち、溝ＴＲ内だけでなく、溝ＴＲ外にも絶縁膜ＩＦ３が形成される。
【００５５】
図９は、絶縁膜ＩＦ３に研磨処理を施す工程を示している。
【００５６】
中央領域ＣＲおよび周辺領域ＷＰＲの溝ＴＲ内に絶縁膜ＩＦ３が残されるように、例えばＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行うことで、溝ＴＲ外に形成されていた絶縁膜ＩＦ３を除去する。これにより、溝ＴＲ内に絶縁膜ＩＦ３が埋め込まれた素子分離部ＳＴＩが形成される。
【００５７】
また、ＣＭＰ法では、中央領域ＣＲと比較して、周辺領域ＷＰＲの研磨量が大きくなる傾向がある。このため、図９に示されるように、周辺領域ＷＰＲの絶縁膜ＩＦ３が研磨される膜厚は、外周ＯＣに向かうほど、大きくなっている。周辺領域ＷＰＲの絶縁膜ＩＦ３の研磨量が過剰に大きく、半導体基板ＳＢの上面が露出する場合は、その後の製造工程で不具合になる可能性が高いが、半導体基板ＳＢの上面が露出しない程度であれば、特に問題はない。
【００５８】
また、この研磨処理では、絶縁膜ＩＦ２がエッチングストッパ膜として機能している。上述のように、周辺領域ＷＰＲでは、絶縁膜ＩＦ３の研磨量が大きくなる。そうすると、周辺領域ＷＰＲの絶縁膜ＩＦ２は、早い段階から研磨処理に晒されることになる。従って、絶縁膜ＩＦ２は、絶縁膜ＩＦ１と比較して、研磨され難い膜ではあるが、周辺領域ＷＰＲの絶縁膜ＩＦ２が研磨される膜厚も、外周ＯＣに向かうほど、大きくなっている。例えば、本実施の形態では、中央領域ＣＲの絶縁膜ＩＦ２は、１０ｎｍ〜２０ｎｍ程度削られ、周辺領域ＷＰＲの絶縁膜ＩＦ２は、２０ｎｍ〜５０ｎｍ程度削られる。この時、条件によっては、周辺領域ＷＰＲの絶縁膜ＩＦ２が完全に削られることもある。
【００５９】
しかしながら、周辺領域ＷＰＲは、最終的な製品出荷用のチップとして使用されない領域であるので、周辺領域ＷＰＲの絶縁膜ＩＦ２が完全に削られたとしても、特に大きな問題にはならない。
【００６０】
図１０は、素子分離部ＳＴＩの一部の除去工程を示している。
【００６１】
ドライエッチング処理またはウェットエッチング処理によって、素子分離部ＳＴＩの一部を除去する。ここでは、フッ酸を含む溶液を用いたウェットエッチング処理を行うことで、素子分離部ＳＴＩの一部を除去する。すなわち、溝ＴＲ内に埋め込まれた絶縁膜ＩＦ３の表面を後退させる。この後退量は、３０ｎｍ〜５０ｎｍ程度である。
【００６２】
このウェットエッチング処理を行う目的は、主に、素子分離部ＳＴＩの高さ調整である。また、図９に示されるように、中央領域ＣＲと周辺領域ＷＰＲとの境界近傍において、絶縁膜ＩＦ２の一部には段差があり、この段差には絶縁膜ＩＦ３が残されている場合がある。しかし、このウェットエッチング処理によって、段差に残された絶縁膜ＩＦ３も除去できる。
【００６３】
図１１は、絶縁膜ＩＦ２の除去工程を示している。
【００６４】
例えば、リン酸を含む溶液を用いたウェットエッチング処理を行うことで、絶縁膜ＩＦ２を除去する。ここで、中央領域ＣＲの半導体層ＳＬ上には、絶縁膜ＰＡＤが形成されおり、周辺領域ＷＰＲの半導体基板ＳＢ上には、絶縁層ＢＸが形成されている。このため、ウェットエッチング処理によって、中央領域ＣＲの半導体層ＳＬ、および、周辺領域ＷＰＲの半導体基板ＳＢの各々の上面が削られることはない。
【００６５】
ここで、本実施の形態の図３〜図１１の工程の特徴を説明するが、その前に、本願発明者らが検討した検討例２について説明する。図３０〜図３２は、検討例２の製造工程を示しており、本実施の形態の図８〜図１０に対応する製造工程を示している。
【００６６】
図３０に示されるように、溝ＴＲ内を埋め込むように、絶縁膜ＩＦ２上に絶縁膜ＩＦ３が形成されている。検討例２では本実施の形態と同様に、素子分離部ＳＴＩを形成する時に、例えば窒化シリコンからなる絶縁膜ＩＦ２が絶縁膜ＰＡＤ上に形成されているが、検討例２では本実施の形態と異なり、周辺領域ＷＰＲの半導体層ＳＬが除去されていない。
【００６７】
次に、図３１に示されるように、ＣＭＰ法による研磨処理を行うことで、溝ＴＲ外の絶縁膜ＩＦ３を除去し、溝ＴＲ内に絶縁膜ＩＦ３が埋め込まれた素子分離部ＳＴＩが形成される。上述のように、この研磨処理では、中央領域ＣＲと比較して、周辺領域ＷＰＲの研磨量が大きくなる傾向があり、周辺領域ＷＰＲの絶縁膜ＩＦ２が完全に削られる場合もある。そうすると、図３１に示されるように、周辺領域ＷＰＲの半導体層ＳＬの一部が露出する場合がある。図３１では、この露出した半導体層ＳＬを、半導体片ＳＬａとして示している。
【００６８】
特に、検討例２の場合は、本実施の形態のように、周辺領域ＷＰＲの半導体層ＳＬおよび絶縁膜ＰＡＤが除去されていないため、周辺領域ＷＰＲにおける絶縁膜ＩＦ２の上面の位置が、本実施の形態と比較して、高い。従って、検討例２では、ＣＭＰ法による研磨処理中に周辺領域ＷＰＲの絶縁膜ＩＦ２の上面に加わる圧力が、本実施の形態と比較して、強い。すなわち、周辺領域ＷＰＲの絶縁膜ＩＦ２が削られる量が多くなりやすい状態となっている。このため、検討例２では、周辺領域ＷＰＲの絶縁膜ＩＦ２が完全に削られ、周辺領域ＷＰＲの絶縁層ＢＸの一部、および、半導体層ＳＬの一部が露出しやすい状態となっている。
【００６９】
次に、図３２に示されるように、素子分離部ＳＴＩの高さ調整のために、等方性エッチングとして、フッ酸を含む溶液を用いたウェットエッチング処理を行うことで、溝ＴＲ内に埋め込まれた絶縁膜ＩＦ３の表面を後退させる。
【００７０】
ここで、半導体片ＳＬａのように、半導体層ＳＬの一部に露出した箇所があった場合、この等方性のエッチング処理（ここでは、ウェットエッチング処理）によって、半導体片ＳＬａが剥離する恐れがある。すなわち、この等方性のエッチング処理の場合、厚さ方向だけでなく、半導体基板ＳＢの上面に対して水平な方向にもエッチング作用が働くため、絶縁膜ＩＦ３の表面を後退させるだけでなく、絶縁膜ＩＦ３が後退することで露出された絶縁層ＢＸも除去されてしまう。半導体片ＳＬａは、絶縁層ＢＸ上に形成されているため、絶縁層ＢＸの一部または全部が除去されることで、半導体片ＳＬａが剥離（リフトオフ）される。
【００７１】
この剥離した半導体片ＳＬａは、シリコンであり、図３２で用いられるフッ酸を含む溶液中に完全に溶けず、この後で絶縁膜ＩＦ２を除去する際に用いられるリン酸を含む溶液中にも溶け難い。すなわち、半導体片ＳＬａは、後のＭＩＳＦＥＴなどを形成する工程中に、異物として残留してしまう可能性が高い。従って、剥離した半導体片ＳＬａによって、歩留まりが低下する恐れがある。
【００７２】
このような問題に対して、本実施の形態では、図３および図４に示されるように、素子分離部ＳＴＩの形成前に、周辺領域ＷＰＲの半導体層ＳＬおよび絶縁膜ＰＡＤを除去している。従って、本実施の形態では、検討例２のような半導体片ＳＬａが発生することがないので、半導体片ＳＬａに起因して、歩留まりが低下するような問題が発生しない。
【００７３】
また、図９のＣＭＰ法による研磨処理において、本実施の形態では、周辺領域ＷＰＲの半導体層ＳＬおよび絶縁膜ＰＡＤが除去されているため、周辺領域ＷＰＲにおける絶縁膜ＩＦ２の上面の位置が、中央領域ＣＲにおける絶縁膜ＩＦ２の上面の位置よりも低い。従って、絶縁膜ＩＦ２の上面に加わる圧力が、中央領域ＣＲから周辺領域ＷＰＲに向かうに従って、弱くなる。このため、周辺領域ＷＰＲにおいて、エッチングストッパ膜となる絶縁膜ＩＦ２が完全に削れてしまう可能性を小さくすることができる。よって、周辺領域ＷＰＲにおいて、絶縁膜ＩＦ２が過剰に削れすぎることを防止することができ、半導体基板ＳＢの上面が露出する可能性を低くすることができる。
【００７４】
また、本実施の形態では、周辺領域ＷＰＲの絶縁膜ＩＦ２は、絶縁層ＢＸ上に形成されている。このため、図１０のフッ酸を含む溶液を用いたウェットエッチング処理時に、周辺領域ＷＰＲの絶縁層ＢＸが除去されることで、絶縁膜ＩＦ２が剥離（リフトオフ）されることがある。しかしながら、窒化シリコンからなる絶縁膜ＩＦ２は、その量が少なければ、フッ酸を含む溶液中に溶ける。また、仮に、剥離した絶縁膜ＩＦ２が残ったとしても、図１１で絶縁膜ＩＦ２を除去する際に用いられるリン酸を含む溶液中によって、この剥離した絶縁膜ＩＦ２は除去することができる。従って、剥離した絶縁膜ＩＦ２が異物として残ることがない。
【００７５】
更に、本実施の形態では、図６に示されるように、中央領域ＣＲの半導体層ＳＬの側面および絶縁膜ＰＡＤの側面を覆うように、周辺領域ＷＰＲの絶縁層ＢＸ上に、絶縁膜ＩＦ２が形成されている。このため、図１０のフッ酸を含む溶液を用いたウェットエッチング処理時に、絶縁層ＢＸは絶縁膜ＩＦ２によって保護されるため、中央領域ＣＲの半導体層ＳＬが剥離（リフトオフ）されることがない。すなわち、製品出荷用の半導体チップＣＨＰ１として使用される中央領域ＣＲに形成される半導体素子の信頼性を向上させることができる。
【００７６】
以上のように、本実施の形態では、検討例２と比較して、半導体装置の信頼性を向上させることができる。
【００７７】
図１２は、図１１以降に各種の製造工程を経た後の半導体装置を示す断面図である。
【００７８】
中央領域ＣＲの半導体層ＳＬ上には、ＭＩＳＦＥＴ１Ｑが形成され、周辺領域ＷＰＲのうち素子形成領域ＥＲの半導体基板ＳＢ上には、ＭＩＳＦＥＴ３Ｑが形成されている。そして、これらを覆うように、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ１中には、プラグＰＧが形成されており、層間絶縁膜ＩＬ２中には、プラグＰＧと接続する配線Ｍ１が形成されている。このように、ＭＩＳＦＥＴ１Ｑは、プラグＰＧおよび配線Ｍ１などによって、更に上層の配線と電気的に接続され、半導体装置の回路の一部として使用される。また、図示は省略しているが、配線Ｍ１上には、複数の層間絶縁膜および配線からなる多層配線層が形成されている。
【００７９】
なお、後述のように、中央領域ＣＲには、ＭＩＳＦＥＴ１Ｑだけでなく、ＭＩＳＦＥＴ２Ｑも設けられるが、図１２では、ＭＩＳＦＥＴ２Ｑの図示を省略している。
【００８０】
また、素子形成領域ＥＲに形成されるＭＩＳＦＥＴ３Ｑは、最終的な製品出荷用のチップである半導体チップＣＨＰ１として使用されない素子である。ＭＩＳＦＥＴ３Ｑは、主に、歩留まりの向上などを目的としたダミー素子であり、例えば、中央領域ＣＲに形成されるＭＩＳＦＥＴ１ＱまたはＭＩＳＦＥＴ２Ｑと、露光またはエッチングなどの加工環境を揃えるなどの目的で形成される。そのため、ＭＩＳＦＥＴ３Ｑは、ＭＩＳＦＥＴ１ＱまたはＭＩＳＦＥＴ２Ｑとほぼ同等の構造となるが、ＭＩＳＦＥＴ１ＱまたはＭＩＳＦＥＴ２Ｑに、電気的に接続していない。
【００８１】
また、素子形成領域ＥＲに形成される配線Ｍ１も、中央領域ＣＲに形成される配線Ｍ１および他の配線とは接続しておらず、ダミー配線として設けられている。このようなダミー配線は、主に、中央領域ＣＲに形成される配線との高さを合わせるために形成され、半導体基板ＳＢ上の全体の高さの均一性を高めるなどの目的で設けられている。
【００８２】
以下に、中央領域ＣＲに形成される半導体素子であるＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの製造工程を説明する。図１３〜図１８は、中央領域ＣＲの製造工程を示す断面図であり、上述の図１１から図１２に至る途中の製造工程を示している。
【００８３】
図１３〜図１８に示される領域１Ａは、ＳＯＩ基板上（半導体層ＳＬ上）に、ＭＩＳＦＥＴ１Ｑが形成される領域であり、領域２Ａは、絶縁層ＢＸおよび半導体層ＳＬが除去された半導体基板ＳＢ上に、ＭＩＳＦＥＴ２Ｑが形成される領域である。
【００８４】
ＭＩＳＦＥＴ１Ｑは、ＭＩＳＦＥＴ２Ｑよりも高速動作が可能なトランジスタであり、例えば、ロジック回路またはＳＲＡＭ（Static Random Access Memory）回路に使用される。ＭＩＳＦＥＴ２Ｑは、ＭＩＳＦＥＴ１Ｑよりも高い耐圧を有するトランジスタであり、例えば、入出力保護回路に使用される。
【００８５】
なお、本実施の形態では、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑが、それぞれｎ型のＭＩＳＦＥＴである場合を例示する。こららに対応する各ｐ型のＭＩＳＦＥＴも、同じ中央領域ＣＲ内に形成されるが、ここではそれらの説明を省略する。
【００８６】
図１３は、図１１の製造工程後に、中央領域ＣＲを領域１Ａと領域２Ａとに区画する工程を示している。
【００８７】
まず、図１１に示される絶縁膜ＩＦ２の除去工程後に、中央領域ＣＲに各ウェル領域を形成する。フォトリソグラフィ法およびイオン注入法によって、中央領域ＣＲのうち領域１Ａとなる半導体基板ＳＢにｎ型のウェル領域ＤＮＷ１を形成し、ウェル領域ＤＮＷ１内にｐ型のウェル領域ＰＷ１を形成する。ウェル領域ＰＷ１は、後述のゲート電極Ｇ１と共に、ＭＩＳＦＥＴ１Ｑのゲートとして機能する領域であり、ウェル領域ＰＷ１にゲート電極Ｇ１とは独立した電圧が印加されることによって、ＭＩＳＦＥＴ１Ｑの閾値を制御するための領域である。また、絶縁層ＢＸに接するウェル領域ＰＷ１の表面に、ウェル領域ＰＷ１よりも高濃度のｐ型不純物領域を形成してもよい。
【００８８】
次に、フォトリソグラフィ法およびイオン注入法によって、中央領域ＣＲのうち領域２Ａとなる半導体基板ＳＢにｎ型のウェル領域ＤＮＷ２を形成し、ウェル領域ＤＮＷ２内にｐ型のウェル領域ＰＷ２を形成する。
【００８９】
その後、中央領域ＣＲの絶縁膜ＰＡＤ上に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は、絶縁膜ＩＦ１および絶縁膜ＩＦ２と同様の膜である。すなわち、絶縁膜ＩＦ４は、絶縁膜ＰＡＤとは異なる材料からなり、絶縁膜ＰＡＤよりも緻密な膜である。本実施の形態では、例えば、絶縁膜ＩＦ４の密度が２．９ｇ／ｃｍ３〜３．１ｇ／ｃｍ３であるのに対して、絶縁膜ＰＡＤの密度は、２．２１ｇ／ｃｍ３である。
【００９０】
次に、絶縁膜ＩＦ４の一部を覆うパターンを有するレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてドライエッチング処理を行うことで、中央領域ＣＲの一部に存在していた絶縁膜ＩＦ４、絶縁膜ＰＡＤおよび半導体層ＳＬを除去する。すなわち、図１３に示されるように、中央領域ＣＲのうち領域１Ａの絶縁膜ＩＦ４、絶縁膜ＰＡＤおよび半導体層ＳＬが残されるように、中央領域ＣＲのうち領域２Ａの絶縁膜ＩＦ４、絶縁膜ＰＡＤおよび半導体層ＳＬが、順次除去されて、領域２Ａの絶縁層ＢＸが露出する。
【００９１】
以上の工程により、図１３に示される構造に至る。
【００９２】
図１３の工程では、領域２Ａの絶縁膜ＩＦ４、絶縁膜ＰＡＤおよび半導体層ＳＬが除去される際に、領域１Ａの半導体層ＳＬが、緻密性の高い絶縁膜ＩＦ４で覆われている。従って、図１３の工程においても、ドライエッチング装置のチャンバーの材料である金属ＭＴが、半導体層ＳＬ内に拡散し、半導体層ＳＬ内にシリサイド層ＳＩ２が形成される不具合を抑制することができる。
【００９３】
次に、アッシング処理などによって、レジストパターンＲＰ３を除去し、続いて、リン酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜ＩＦ４を除去する。その後、フッ酸を含む溶液、または、塩酸を含む溶液を用いて、領域１Ａの絶縁膜ＰＡＤ、および、領域２Ａの絶縁層ＢＸの各々の上面を洗浄してもよい。
【００９４】
次に、領域２Ａにおいて、フォトリソグラフィ法およびイオン注入法によって、ウェル領域ＰＷ２の表面に、閾値調整などを目的とするイオン注入が行われる。その後、フッ酸を含む溶液を用いたウェットエッチング処理によって、領域１Ａの絶縁膜ＰＡＤ、および、領域２Ａの絶縁層ＢＸを除去する。
【００９５】
この時、仮に、金属ＭＴが、絶縁膜ＰＡＤの表面または膜中に存在していたとしても、このフッ酸によるウェットエッチング処理によって、絶縁膜ＰＡＤが除去されるため、金属ＭＴが、半導体層ＳＬ内に拡散する可能性は低い。また、領域２Ａの絶縁膜ＩＦ４、絶縁膜ＰＡＤおよび半導体層ＳＬの除去工程から、フッ酸によるウェットエッチング処理までの間に、高温の熱処理は加わらないので、金属ＭＴが、半導体層ＳＬ内にまで拡散している可能性は、更に低くなる。
【００９６】
図１４は、ゲート絶縁膜ＧＩ１、ＧＩ２、ゲート電極Ｇ１、Ｇ２、および、キャップ膜ＣＰ１、ＣＰ２の形成工程を示している。
【００９７】
まず、熱酸化法を用いて、領域１Ａの半導体層ＳＬ上と、領域２Ａの半導体基板ＳＢ上とに、膜厚の厚い酸化シリコン膜を形成する。次に、フォトリソグラフィ法およびドライエッチング法を用いて、領域１Ａの厚い酸化シリコン膜を選択的に除去する。次に、再び熱酸化法を用いることで、領域１Ａの半導体層ＳＬ上に、膜厚の薄い酸化シリコン膜を形成する。この薄い酸化シリコン膜が、領域１ＡのＭＩＳＦＥＴ１Ｑのゲート絶縁膜ＧＩ１となり、この厚い酸化シリコン膜が、領域２ＡのＭＩＳＦＥＴ２Ｑのゲート絶縁膜ＧＩ２となる。
【００９８】
また、ゲート絶縁膜ＧＩ１上およびゲート絶縁膜ＧＩ２上に、例えばＣＶＤ法によって、例えば酸化ハフニウムまたは酸化タンタルのような金属酸化膜からなり、酸化シリコンよりも高い誘電率を有する膜を形成してもよい。そして、この金属酸化膜を、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２の一部として使用してもよい。
【００９９】
次に、ゲート絶縁膜ＧＩ１上およびゲート絶縁膜ＧＩ２上に、例えばＣＶＤ法によって、導電性膜として、例えば多結晶シリコン膜を形成する。次に、フォトリソグラフィ法およびイオン注入法によって、多結晶シリコン膜に選択的に不純物を導入することで、領域１Ａおよび領域２Ａの多結晶シリコン膜をｎ型とする。次に、多結晶シリコン膜上に、例えばＣＶＤ法によって、絶縁膜として、例えば窒化シリコン膜を形成する。次に、窒化シリコン膜と多結晶シリコン膜との積層膜をパターニングする。これにより、ゲート絶縁膜ＧＩ１上にゲート電極Ｇ１およびキャップ膜ＣＰ１が形成され、ゲート絶縁膜ＧＩ２上にゲート電極Ｇ２およびキャップ膜ＣＰ２が形成される。その後、ゲート電極Ｇ１下およびゲート電極Ｇ２下以外に形成されているゲート絶縁膜ＧＩ１上およびゲート絶縁膜ＧＩ２は、除去してもよい。
【０１００】
図１５は、オフセットスペーサＯＳ、絶縁膜ＩＦ５およびサイドウォールスペーサＳＷ１の形成工程を示している。
【０１０１】
まず、図１５に示されるように、ゲート電極Ｇ１、Ｇ２およびキャップ膜ＣＰ１、ＣＰ２を覆うように、領域１Ａの半導体層ＳＬ上、および、領域２Ａの半導体基板ＳＢ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなるオフセットスペーサＯＳを形成する。
【０１０２】
次に、オフセットスペーサＯＳ上に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜ＩＦ５を形成する。次に、フォトリソグラフィ法を用いて、領域２Ａの絶縁膜ＩＦ５を覆い、領域１Ａの絶縁膜ＩＦ５を開口するレジストパターンを形成する。次に、このレジストパターンをマスクとして、領域１Ａの絶縁膜ＩＦ５に異方性エッチングを行うことで、領域１Ａに、サイドウォールスペーサＳＷ１を形成する。次に、ドライエッチング処理またはウェットエッチング処理を行うことで、サイドウォールスペーサＳＷ１から露出している、半導体層ＳＬ上およびキャップ膜ＣＰ１上に形成されていたオフセットスペーサＯＳを除去する。
【０１０３】
図１６は、エピタキシャル層ＥＰの形成工程を示している。
【０１０４】
エピタキシャル成長法により、領域１Ａの半導体層ＳＬ上に、例えば単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰを形成する。この時、領域１Ａのゲート電極Ｇ１は、キャップ膜ＣＰ１で覆われているので、ゲート電極Ｇ１上にエピタキシャル層ＥＰは形成されない。また、領域２Ａは、絶縁膜ＩＦ５で覆われているため、エピタキシャル層ＥＰは形成されない。
【０１０５】
なお、エピタキシャル層ＥＰは半導体層ＳＬと同じ材料であるため一体化するが、本実施の形態では、発明の理解を容易にするため、エピタキシャル層ＥＰと半導体層ＳＬとの境界を破線で示している。
【０１０６】
図１７は、絶縁膜ＩＦ５、サイドウォールスペーサＳＷ１およびキャップ膜ＣＰ１、ＣＰ２の除去工程、並びに、不純物領域ＬＤＤおよびエクステンション領域ＥＸの形成工程を示している。
【０１０７】
まず、領域１Ａを覆い、且つ、領域２Ａを開口するようなレジストパターンを形成する。次に、このレジストパターンをマスクとして、異方性エッチングを行うことで、領域２Ａの絶縁膜ＩＦ５を加工し、ゲート電極Ｇ２の側面に、サイドウォールスペーサ（ＳＷ１）を形成する。次に、ドライエッチングまたはウェットエッチング処理を行うことで、領域２ＡのオフセットスペーサＯＳの一部を除去する。その後、このレジストパターンを、アッシング処理によって除去する。
【０１０８】
次に、オフセットスペーサＯＳに対して高い選択性を有するエッチングによって、領域１Ａおよび領域２Ａにおいて、サイドウォールスペーサＳＷ１、およびキャップ膜ＣＰ１、ＣＰ２を除去する。
【０１０９】
次に、フォトリソグラフィ法およびイオン注入法によって、領域２Ａの半導体基板ＳＢに不純物を導入することで、ｎ型の導電性を有する不純物領域ＬＤＤを形成し、領域１Ａの半導体層ＳＬおよびエピタキシャル層ＥＰに不純物を導入することで、ｎ型の導電性を有するエクステンション領域（不純物領域）ＥＸを形成する。エクステンション領域ＥＸは、ＭＩＳＦＥＴ１Ｑのソース領域またはドレイン領域の一部を構成し、不純物領域ＬＤＤは、ＭＩＳＦＥＴ２Ｑのソース領域またはドレイン領域の一部を構成する。
【０１１０】
図１８は、サイドウォールスペーサＳＷ２、拡散領域ＮＤ１、ＮＤ２およびシリサイド層ＳＩ１の形成工程を示している。
【０１１１】
まず、ゲート電極Ｇ１、Ｇ２および絶縁膜ＯＳを覆うように、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングすることで、ゲート電極Ｇ１の側面上およびゲート電極Ｇ２の側面上に、それぞれ絶縁膜ＯＳを介して、サイドウォールスペーサＳＷ２が形成される。
【０１１２】
次に、フォトリソグラフィ法およびイオン注入法によって、領域１Ａのエピタキシャル層ＥＰおよび半導体層ＳＬと、領域２Ａの半導体基板ＳＢとに不純物を導入することで、領域１Ａにｎ型の導電性を有する拡散領域（不純物領域）ＮＤ１を形成し、領域２Ａにｎ型の導電性を有する拡散領域（不純物領域）ＮＤ２を形成する。拡散領域ＮＤ１は、ＭＩＳＦＥＴ１Ｑのソース領域またはドレイン領域の一部を構成し、拡散領域ＮＤ２は、ＭＩＳＦＥＴ２Ｑのソース領域またはドレイン領域の一部を構成する。なお、拡散領域ＮＤ１の不純物濃度は、エクステンション領域ＥＸの不純物濃度よりも高く、拡散領域ＮＤ２の不純物濃度は、不純物領域ＬＤＤの不純物濃度よりも高い。
【０１１３】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＮＤ１、ＮＤ２およびゲート電極Ｇ１、Ｇ２の各々の上面上に、それぞれ低抵抗のシリサイド層ＳＩ１を形成する。
【０１１４】
シリサイド層ＳＩ１は、具体的には次のようにして形成することができる。まず、拡散領域ＮＤ１、ＮＤ２およびゲート電極Ｇ１、Ｇ２の各々の上面を覆うように、シリサイド層ＳＩ１形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに熱処理を施すことによって、拡散領域ＮＤ１、ＮＤ２およびゲート電極Ｇ１、Ｇ２の各々を構成する材料と、金属膜とを反応させる。これにより、拡散領域ＮＤ１、ＮＤ２およびゲート電極Ｇ１、Ｇ２の各々の上面上に、それぞれシリサイド層ＳＩ１が形成される。シリサイド層ＳＩ１は、例えばコバルトシリサイド、ニッケルシリサイドまたはニッケル白金シリサイドである。その後、未反応の金属膜を除去する。
【０１１５】
以上より、中央領域ＣＲのうち領域１ＡにＭＩＳＦＥＴ１Ｑが形成され、中央領域ＣＲのうち領域２ＡにＭＩＳＦＥＴ２Ｑが形成される。また、周辺領域ＷＰＲのうち素子形成領域ＥＲに設けられるＭＩＳＦＥＴ３Ｑは、ＭＩＳＦＥＴ１ＱまたはＭＩＳＦＥＴ２Ｑを形成する製造工程とほぼ同様の工程によって形成され、ＭＩＳＦＥＴ１ＱまたはＭＩＳＦＥＴ２Ｑとほぼ同等の構造となる。
【０１１６】
その後、例えば以下のような各工程を経て、図１２に示される配線Ｍ１などの各構成が形成される。
【０１１７】
まず、中央領域ＣＲおよび周辺領域ＷＰＲを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などからなる。層間絶縁膜ＩＬ１の形成後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ法で研磨することもできる。
【０１１８】
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ１内に複数のコンタクトホールを形成し、複数のコンタクトホールの各々の内部にタングステン（Ｗ）などからなる導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧを形成する。中央領域ＣＲのプラグＰＧは、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑと電気的に接続される。周辺領域ＷＰＲのプラグＰＧと、ＭＩＳＦＥＴ３Ｑとは、互いに接続されてもよいし、接続されていなくてもよい。
【０１１９】
次に、複数のプラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。次に、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧと接続される配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
【０１２０】
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の多層配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【０１２１】
その後、半導体基板ＳＢの裏面を研磨して、半導体基板ＳＢを薄膜化した後、ダイシング工程によって、図１に示すように、半導体基板ＳＢを複数の半導体チップＣＨＰ１および半導体チップＣＨＰ２に個片化する。上述のように、半導体チップＣＨＰ１は、中央領域ＣＲの半導体基板ＳＢのみを有し、且つ、周辺領域ＷＰＲの半導体基板ＳＢを有さない半導体チップであり、製品出荷用のチップとして選定される半導体チップである。また、半導体チップＣＨＰ２は、周辺領域ＷＰＲの半導体基板ＳＢを有する半導体チップであり、製品出荷用のチップとして選定されない半導体チップである。
【０１２２】
以上で、本実施の形態の半導体装置の製造方法の説明を終える。
【０１２３】
（実施の形態２）
以下に、図１９〜図２５を用いて、実施の形態２の半導体装置の製造方法を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１２４】
実施の形態１では、まず、図４に示されるように、周辺領域ＷＰＲの半導体層ＳＬおよび絶縁膜ＰＡＤを除去し、その後、図７に示されるように、中央領域ＣＲおよび周辺領域ＷＰＲに溝ＴＲを形成していた。実施の形態２では、これらの製造工程の順番を逆にしている。
【０１２５】
まず、図１９に示されるように、実施の形態１と同様に、半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＬを有するＳＯＩ基板を準備する。次に、中央領域ＣＲおよび周辺領域ＷＰＲの半導体層ＳＬ上に、絶縁膜ＰＡＤ、および、実施の形態１と同様の絶縁膜ＩＦ１を形成する。
【０１２６】
次に、中央領域ＣＲの絶縁膜ＩＦ１の一部、および、周辺領域ＷＰＲの絶縁膜ＩＦ１の一部を選択的に覆うレジストパターンＲＰ２を形成する。このレジストパターンＲＰ２は、実施の形態１の図７で溝ＴＲの形成工程に用いたレジストパターンＲＰ２と同じパターンを有する。
【０１２７】
図２０は、溝ＴＲの形成工程を示している。
【０１２８】
レジストパターンＲＰ２をマスクとしてドライエッチング処理を行うことで、中央領域ＣＲおよび周辺領域ＷＰＲにおいて、絶縁膜ＩＦ１、絶縁膜ＰＡＤ、半導体層ＳＬおよび絶縁層ＢＸを貫通するように、中央領域ＣＲおよび周辺領域ＷＰＲの半導体基板ＳＢに、それぞれ、溝ＴＲを形成する。なお、周辺領域ＷＰＲのうち非素子形成領域ＮＥＲの全体に、溝ＴＲが形成される。その後、例えばアッシング処理によって、レジストパターンＲＰ２を除去する。
【０１２９】
図２１は、レジストパターンＲＰ１の形成工程、並びに、絶縁膜ＩＦ１、絶縁膜ＰＡＤおよび半導体層ＳＬの除去工程を示している。
【０１３０】
まず、中央領域ＣＲを覆い、且つ、周辺領域ＷＰＲを開口するパターンを有するレジストパターンＲＰ１を形成する。このレジストパターンＲＰ１は、実施の形態１の図４で絶縁膜ＩＦ１、絶縁膜ＰＡＤおよび半導体層ＳＬの除去工程に用いたレジストパターンＲＰ１と同じパターンを有する。
【０１３１】
次に、レジストパターンＲＰ１をマスクとしてドライエッチング処理を行うことで、周辺領域ＷＰＲの絶縁膜ＩＦ１、絶縁膜ＰＡＤおよび半導体層ＳＬを、順次除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ１を除去する。
【０１３２】
実施の形態２では、実施の形態１と異なり、図２０の工程時および図２１の工程時に、中央領域ＣＲの絶縁膜ＰＡＤ上は、同じ絶縁膜ＩＦ１によって覆われている。そのため、実施の形態１と比較して、新たに絶縁膜ＩＦ２を形成する必要がなく、製造工程を簡略化することができる。
【０１３３】
また、これらの工程において、上述の検討例１で説明したように、エッチング装置のチャンバーからニッケルなどの金属ＭＴが飛散することがあるが、絶縁膜ＩＦ１は、金属ＭＴが半導体層ＳＬ内に取り込まれることを防止する保護膜として機能することができるため、半導体層ＳＬ内にシリサイド層ＳＩ２が形成される恐れを抑制できる。
【０１３４】
図２２は、絶縁膜ＩＦ３の形成工程を示している。
【０１３５】
中央領域ＣＲおよび周辺領域ＷＰＲの溝ＴＲ内を埋め込むように、中央領域ＣＲの溝ＴＲ外に形成された絶縁膜ＩＦ１上、および、周辺領域ＷＰＲの溝ＴＲ外に形成された絶縁層ＢＸ上に、例えばＣＶＤ法により、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。すなわち、溝ＴＲ内だけでなく、溝ＴＲ外にも絶縁膜ＩＦ３が形成される。
【０１３６】
図２３は、絶縁膜ＩＦ３に研磨処理を施す工程を示している。
【０１３７】
中央領域ＣＲおよび周辺領域ＷＰＲの溝ＴＲ内に絶縁層ＩＦ３が残されるように、例えばＣＭＰ法による研磨処理を行うことで、溝ＴＲ外に形成されていた絶縁膜ＩＦ３を除去する。これにより、溝ＴＲ内に絶縁膜ＩＦ３が埋め込まれた素子分離部ＳＴＩが形成される。
【０１３８】
実施の形態２では、周辺領域ＷＰＲに、絶縁膜ＩＦ１または絶縁膜ＩＦ２のように窒化シリコン膜などのエッチングストッパ膜が形成されていない。このため、実施の形態１と比較して、周辺領域ＷＰＲの絶縁膜ＩＦ３の研磨量が過剰に大きくなり易い。しかしながら、半導体基板ＳＢの上面が露出しない程度であれば、特に問題はない。
【０１３９】
図２４は、素子分離部ＳＴＩの一部の除去工程を示している。
【０１４０】
実施の形態２でも、実施の形態１と同様に、主に、素子分離部ＳＴＩの高さ調整を目的として、フッ酸を含む溶液を用いたウェットエッチング処理を行うことで、素子分離部ＳＴＩの一部を除去する。すなわち、素子分離部ＳＴＩを構成する絶縁膜ＩＦ３の表面を後退させる。この後退量は、３０ｎｍ〜５０ｎｍ程度である。
【０１４１】
図２５は、絶縁膜ＩＦ１の除去工程を示している。
【０１４２】
例えば、リン酸を含む溶液を用いたウェットエッチング処理を行うことで、絶縁膜ＩＦ１を除去する。
【０１４３】
図２５以降の製造工程は、図１２〜図１８を用いて説明した実施の形態１の製造工程と同様なので、ここでは、それらの説明を省略する。
【０１４４】
以上のように、実施の形態２でも、実施の形態１と同様に、素子分離部ＳＴＩの形成前に、周辺領域ＷＰＲの半導体層ＳＬを除去している。このため、実施の形態２でも、検討例２のような半導体片ＳＬａが発生しないので、歩留まりが低下するような問題が発生しない。従って、実施の形態２に開示した技術においても、半導体装置の信頼性を向上させることができる。
【０１４５】
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１４６】
例えば、上記実施の形態では、中央領域ＣＲのうち領域１Ａの半導体層ＳＬ上にＭＩＳＦＥＴ１Ｑを形成し、中央領域ＣＲのうち領域２Ａの半導体基板ＳＢ上にＭＩＳＦＥＴ２Ｑを形成する場合を例示した。しかし、半導体層ＳＬおよび絶縁層ＢＸを除去した領域２Ａを設けず、例えば中央領域ＣＲ全体を領域１Ａとしてもよい。
【０１４７】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０１４８】
［付記１］
（ａ）平面視において、その外周から中心へ向かって第１幅を有する周辺領域、および、前記周辺領域に囲まれた中央領域を含む基板と、前記周辺領域および前記中央領域の前記基板上に形成された絶縁層と、前記周辺領域および前記中央領域の前記絶縁層上に形成された半導体層と、を有するウエハを準備する工程、
（ｂ）前記周辺領域および前記中央領域の前記半導体層上に、第１絶縁膜を形成する工程、
（ｃ）前記周辺領域および前記中央領域の前記第１絶縁膜上に、前記第１絶縁膜とは異なる材料からなる第２絶縁膜を形成する工程、
（ｄ）前記周辺領域の前記第２絶縁膜、前記第１絶縁膜および前記半導体層を、選択的に除去する工程、
（ｅ）前記（ｄ）工程後、前記中央領域の前記第２絶縁膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記中央領域の前記第１絶縁膜上、および、前記周辺領域の前記絶縁層上に、前記第１絶縁膜とは異なる材料からなる第３絶縁膜を形成する工程、
（ｇ）前記中央領域において、前記第３絶縁膜、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通するように、前記中央領域の前記基板に第１溝を、前記周辺領域において、前記第３絶縁膜および前記絶縁層を貫通するように、前記周辺領域の前記基板に第２溝を、選択的に形成する工程、
（ｈ）前記中央領域の前記第１溝内、および、前記周辺領域の前記第２溝内に、第４絶縁膜を埋め込む工程、
を有する、半導体装置の製造方法。
【０１４９】
［付記２］
付記１に記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ１）前記第１溝内、前記第２溝内、並びに、前記第１溝外および前記第２溝外に形成されている前記第３絶縁膜上に、前記第４絶縁膜を形成する工程、
（ｈ２）前記（ｈ１）工程後、前記第１溝内および前記第２溝内の前記第４絶縁膜が残されるように、ＣＭＰ法を用いた研磨処理によって、前記第１溝外および前記第２溝外に形成された前記第４絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【０１５０】
［付記３］
付記２に記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程後、前記第１溝内および前記第２溝内に埋め込まれた前記第４絶縁膜の一部を除去する工程、
を更に有する、半導体装置の製造方法。
【０１５１】
［付記４］
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程および前記（ｇ）工程は、それぞれドライエッチング処理によって行われる、半導体装置の製造方法。
【０１５２】
［付記５］
（ａ）平面視において、その外周から中心へ向かって第１幅を有する周辺領域、および、前記周辺領域に囲まれた中央領域を含む基板と、前記周辺領域および前記中央領域の前記基板上に形成された絶縁層と、前記周辺領域および前記中央領域の前記絶縁層上に形成された半導体層と、を有するウエハを準備する工程、
（ｂ）前記周辺領域および前記中央領域の前記半導体層上に、第１絶縁膜を形成する工程、
（ｃ）前記周辺領域および前記中央領域の前記第１絶縁膜上に、前記第１絶縁膜とは異なる材料からなる第２絶縁膜を形成する工程、
（ｄ）前記中央領域および前記周辺領域において、前記第２絶縁膜、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通するように、前記中央領域および前記周辺領域の前記基板に、第１溝および第２溝を、それぞれ選択的に形成する工程、
（ｅ）前記（ｄ）工程後、前記周辺領域の前記第２絶縁膜、前記第１絶縁膜および前記半導体層を、選択的に除去する工程、
（ｆ）前記中央領域の前記第１溝内、および、前記周辺領域の前記第２溝内に、第３絶縁膜を埋め込む工程、
を有する、半導体装置の製造方法。
【０１５３】
［付記６］
付記５に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１溝内、前記第２溝内、前記第１溝外に形成されている前記中央領域の前記第２絶縁膜上、および、前記第２溝外に形成されている前記周辺領域の前記絶縁層上に、前記第３絶縁膜を形成する工程、
（ｆ２）前記（ｆ１）工程後、前記第１溝内および前記第２溝内の前記第３絶縁膜が残されるように、ＣＭＰ法を用いた研磨処理によって、前記第１溝外および前記第２溝外に形成された前記第３絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【０１５４】
［付記７］
付記６に記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程後、前記第１溝内および前記第２溝内に埋め込まれた前記第３絶縁膜の一部を除去する工程、
を更に有する、半導体装置の製造方法。
【０１５５】
［付記８］
付記５に記載の半導体装置の製造方法において、
前記（ｄ）工程および前記（ｅ）工程は、それぞれドライエッチング処理によって行われる、半導体装置の製造方法。
【０１５６】
［付記９］
（ａ）第１領域および第２領域を有する基板と、前記第１領域および前記第２領域の前記基板上に形成された絶縁層と、前記第１領域および前記第２領域の前記絶縁層上に形成された半導体層と、を備えたウエハを準備する工程、
（ｂ）前記第１領域および前記第２領域の前記半導体層上に、第１絶縁膜を形成する工程、
（ｃ）前記第１領域および前記第２領域の前記第１絶縁膜上に、前記第１絶縁膜とは異なる材料からなる第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１領域を覆うパターンを有する第１レジストパターンを形成する工程、
（ｅ）前記第１領域の前記第２絶縁膜が前記第１レジストパターンに覆われた状態でドライエッチング処理を行うことで、前記第２領域の前記第２絶縁膜、前記第１絶縁膜および前記半導体層を除去する工程、
（ｆ）前記（ｅ）工程後、前記第１レジストパターンを除去し、前記第１領域の前記第２絶縁膜を露出させ、前記第２領域の前記絶縁層を露出させる工程、
を有する、半導体装置の製造方法。
【０１５７】
［付記１０］
付記９に記載の半導体装置の製造方法において、
前記半導体層は、シリコンからなり、
前記第１絶縁膜は、酸化シリコンからなり、
前記第２絶縁膜は、窒化シリコンからなる、半導体装置の製造方法。
【符号の説明】
【０１５８】
１Ａ、２Ａ    領域
１Ｑ〜３Ｑ    ＭＩＳＦＥＴ
ＢＸ    絶縁層
ＣＨＰ１、ＣＨＰ２    半導体チップ
ＣＰ１、ＣＰ２    キャップ膜
ＣＲ    中央領域
ＤＮＷ１、ＤＮＷ２    ウェル領域
ＥＲ    素子形成領域
ＥＸ    エクステンション領域
Ｇ１、Ｇ２    ゲート電極
ＧＩ１、ＧＩ２    ゲート絶縁膜
ＩＦ１〜ＩＦ５    絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
ＬＤＤ    不純物領域
Ｍ１    配線
ＭＴ    金属
ＮＤ１、ＮＤ２    拡散領域
ＮＥＲ    非素子形成領域
ＯＣ    外周
ＯＳ    オフセットスペーサ
ＰＡＤ    絶縁膜
ＰＧ    プラグ
ＰＷ１、ＰＷ２    ウェル領域
ＲＰ１〜ＲＰ３    レジストパターン
ＳＢ    半導体基板
ＳＬ    半導体層
ＳＬａ    半導体片
ＳＩ１、ＳＩ２    シリサイド層
ＳＴＩ    素子分離部
ＳＷ１、ＳＷ２    サイドウォールスペーサ
ＴＲ    溝
Ｗ１、Ｗ２    幅
ＷＰＲ    周辺領域
【図１】
2019186307.tif 000003
【図２】
2019186307.tif 000004
【図３】
2019186307.tif 000005
【図４】
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【図５】
2019186307.tif 000007
【図６】
2019186307.tif 000008
【図７】
2019186307.tif 000009
【図８】
2019186307.tif 000010
【図９】
2019186307.tif 000011
【図１０】
2019186307.tif 000012
【図１１】
2019186307.tif 000013
【図１２】
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【図１３】
2019186307.tif 000015
【図１４】
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【図１５】
2019186307.tif 000017
【図１６】
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【図１７】
2019186307.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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