(57)【要約】【課題】異常電源オフ時の画素電荷リセット機能を有したドライバＩＣを用いてＬＴＰＳを用いた液晶表示装置を駆動する。【解決手段】ゲート信号線を駆動するゲート信号生成回路は、縦続接続された複数段の単位レジスタ回路５２からなるシフトレジスタ部を含む。単位レジスタ回路５２は、単位レジスタ回路内の基準点Ｐ１の電位によって、クロック信号の入力端子ＣＫと出力パルスの出力端子ＯＵＴとの間の導通／非導通を制御する出力回路と、電源ＶＧＨと基準点Ｐ１との間の導通／非導通を制御する基準点セット回路と、電源ＶＧＬと基準点Ｐ１との間の導通／非導通を制御する基準点リセット回路と、を有する。全段の基準点リセット回路は、ドライバＩＣからシフトレジスタ部のシフト動作の開始前及び終了後に出力されるリセットパルスによって導通し、基準点Ｐ１を電源ＶＧＬの電位に設定するスイッチＳＷ７を含む。【選択図】図５
2019003141.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素回路と、
前記画素回路にゲート信号を供給する複数のゲート信号線と、
縦続接続された複数段の単位レジスタ回路からなるシフトレジスタ部を含み、クロック信号に同期して順番に駆動されて出力する出力パルスに基づいて前記複数のゲート信号線へ順番にゲート信号を出力するゲート信号生成回路と、
前記ゲート信号生成回路に電源及び、前記クロック信号を含む制御信号を供給するドライバＩＣと、
を有し、
前記各単位レジスタ回路は、前記単位レジスタ回路内の基準点の電位によって、前記クロック信号の入力端子と前記出力パルスの出力端子との間の導通／非導通を制御する出力回路と、所定の高電位の第１電源と前記基準点との間の導通／非導通を制御する基準点セット回路と、所定の低電位の第２電源と前記基準点との間の導通／非導通を制御する基準点リセット回路と、を有し、
前記基準点リセット回路は、前記シフトレジスタ部の動作の開始前及び終了後にリセットパルスによって導通し、前記基準点を前記所定の低電位に設定する全段共通リセット回路を含むこと、
を特徴とする液晶表示装置。
【請求項２】
請求項１に記載の液晶表示装置において、
前記出力回路は、前記クロック信号の入力端子と前記出力パルスの出力端子との間に直列接続され、前記リセットパルスによって導通／非導通が制御される複数のスイッチを有すること、を特徴とする液晶表示装置。
【請求項３】
請求項１又は請求項２に記載の液晶表示装置において、
前記各単位レジスタ回路は、前記リセットパルスによって、前記第２電源と前記出力パルスの出力端子との間の導通／非導通を制御する出力リセット回路を含むこと、を特徴とする液晶表示装置。
【請求項４】
請求項１から請求項３のいずれか１つに記載の液晶表示装置において、
前記各単位レジスタ回路は、前記出力端子にバッファ回路を備え、前記バッファ回路を介して他の前記単位レジスタ回路と縦続接続されること、を特徴とする液晶表示装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載の液晶表示装置において、
さらに、前記複数のゲート信号線と交差する方向に延在する映像信号線と、
前記ゲート信号線と前記映像信号線とで囲まれた領域に位置する画素電極と、を有し、
前記画素回路は、ポリシリコンからなる半導体層、ゲート電極、ドレイン電極及びソース電極を有した画素トランジスタを備え、
前記ゲート信号線は、少なくとも一部において、前記画素電極と重畳する拡張部分を有し、
前記拡張部分は、前記半導体層と重畳していること、
を特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関する。特に、表示パネルの基板に形成される薄膜トランジスタ（thin film transistor：ＴＦＴ）の半導体層としてポリシリコンを用いた液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、互いに対向配置されたＴＦＴ基板及び対向基板と、これらの間に設けられた隙間に封入された液晶材料とを備える液晶パネルを含んで構成される。ＴＦＴ基板には、画像の表示領域にマトリクス配置された画素回路が形成され、その外側の領域に画素回路を駆動する駆動回路が設けられる。駆動回路は、画素回路と同様にＴＦＴ基板の表面に形成される部分と、ＴＦＴ基板とは別に形成されてＴＦＴ基板に搭載又は接続される集積回路（integrated circuit：ＩＣ）とを含み得る。例えば、ＴＦＴ基板の表面にゲート信号生成回路がＴＦＴを用いて形成され、当該ゲート信号生成回路にドライバＩＣから電源や各種制御信号を供給する。ＴＦＴの半導体層は、アモルファスシリコン（amorphous silicon：ａ−Ｓｉ）又はポリシリコン（polycrystalline silicon：ｐ−Ｓｉ）で形成される。特に、表示パネルの基板上に積層されるｐ−Ｓｉには、低温で形成した低温ポリシリコン(low temperature polycrystalline silicon：ＬＴＰＳ)が用いられている。
【０００３】
ゲート信号生成回路は、ゲート信号線に対応した複数の単位レジスタ回路が縦続接続されたシフトレジスタを含み、複数の単位レジスタ回路がクロック信号に同期して順番に動作し出力するパルスに基づき、ゲート信号線に順次、ゲート信号を供給して、画素回路への映像信号の書き込みを制御する。
【０００４】
図１４は単位レジスタ回路の回路図である。セット端子ＩＮ１，ＩＮ２に高電位（Ｈレベル）が印加されると基準点Ｐ１がＨレベルにセットされ、この状態でクロック端子ＣＫにクロック信号のパルスが入力されると出力端子ＯＵＴにパルスが出力される。一方、リセット端子ＲＳＴ１，ＲＳＴ２にＨレベルが印加されると基準点Ｐ１が低電位（Ｌレベル）にリセットされ、この状態ではクロック端子ＣＫにクロック信号のパルスが入力されても出力端子ＯＵＴにパルスは出力されない。なお、図１４は双方向シフトレジスタの単位レジスタ回路であり、順方向のシフト動作、逆方向のシフト動作それぞれに対して、セット端子、リセット端子が設けられており、例えば、或る段の単位レジスタ回路のＩＮ１，ＲＳＴ１に入力される他段の出力パルスが順方向動作にて利用され、一方、ＩＮ２，ＲＳＴ２に入力される他段の出力パルスが逆方向動作にて利用される。
【０００５】
ドライバＩＣは、システム電源から、ゲート信号生成回路で用いる電源、具体的にはＨレベルに対応する所定の高電位φＨ（例えばφＨ＞０）を有する電源ＶＧＨ、及びＬレベルに対応する所定の低電位φＬ（例えばφＬ＜０）を有する電源ＶＧＬを生成する。
【０００６】
ここで、ドライバＩＣには、システム電源の異常低下（以下、電源異常オフと称する。）の際に、全てのゲート信号線の電圧を高電位（ここでは説明の便宜上、Ｈレベルとする）として、画素回路の画素トランジスタをオンさせ画素電極に書き込まれた画素電荷をリセットする機能（画素電荷リセット機能）を有するものがある。当該機能により、電源異常オフ後の動作再開時に異常な表示がなされることを防ぐことが可能となる。具体的には、ドライバＩＣは、システム電源の電圧が例えば、或る閾値まで低下したことを検知し、ゲート信号生成回路への電源線及び制御信号線に全てＨレベルを供給する。当該動作では電源ＶＧＬの電位もＨレベルとされる。これにより、単位レジスタ回路の全体がＨレベルに応じた高電位となり、端子ＯＵＴの電位もＨレベルとなる。その結果、ゲート信号生成回路から全てのゲート信号線にＨレベルが出力され、全画素の画素トランジスタがオンし、画素電極と映像信号線との間が導通状態となり、画素電極から画素電荷が排出される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−１５９８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の画素電荷リセット機能はａ−Ｓｉを用いた表示パネルのゲート信号生成回路を制御するドライバＩＣで採用されている。当該機能を有したドライバＩＣを、ＬＴＰＳを用いた表示パネルに用いると、ゲート信号生成回路を異常電源オフによる動作停止状態から動作再開した際に、単位レジスタ回路の比較的多数の段の出力スイッチＳＷ５が同時にオン状態となり、クロック端子ＣＫのクロック信号を供給するドライバＩＣにて過電流を誘発するという問題があった。
【０００９】
本発明は上記問題点を解決するためになされたものであり、例えば、ａ−Ｓｉを用いた液晶表示パネルに対応して画素電荷リセットなどの機能を付与されたドライバＩＣにより、ＬＴＰＳなどｐ−Ｓｉを用いた液晶表示パネルを好適に動作させることを可能とする。
【課題を解決するための手段】
【００１０】
本発明に係る液晶表示装置は、複数の画素回路と、前記画素回路にゲート信号を供給する複数のゲート信号線と、縦続接続された複数段の単位レジスタ回路からなるシフトレジスタ部を含み、クロック信号に同期して順番に駆動されて出力する出力パルスに基づいて前記複数のゲート信号線へ順番にゲート信号を出力するゲート信号生成回路と、前記ゲート信号生成回路に電源及び、前記クロック信号を含む制御信号を供給するドライバＩＣと、を有し、前記各単位レジスタ回路は、前記単位レジスタ回路内の基準点の電位によって、前記クロック信号の入力端子と前記出力パルスの出力端子との間の導通／非導通を制御する出力回路と、所定の高電位の第１電源と前記基準点との間の導通／非導通を制御する基準点セット回路と、所定の低電位の第２電源と前記基準点との間の導通／非導通を制御する基準点リセット回路と、を有し、前記基準点リセット回路は、前記シフトレジスタ部の動作の開始前及び終了後にリセットパルスによって導通し、前記基準点を前記所定の低電位に設定する全段共通リセット回路を含む。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る液晶表示装置における表示パネルの模式的な全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置の概略の構成を示すブロック図である。
【図３】本発明の実施形態の表示パネルにおける主としてＴＦＴ基板に形成される回路の概略の構成を示す模式図である。
【図４】本発明の実施形態におけるゲート信号生成回路の構成を示す模式図である。
【図５】本発明の実施形態における単位レジスタ回路の概略の回路図である。
【図６】本発明の実施形態における単位レジスタ回路の他の回路構成の例を示す回路図である。
【図７】本発明の実施形態における単位レジスタ回路の他の回路構成の例を示す回路図である。
【図８】画素のうち画素トランジスタの近傍部分を示す模式的な平面図である。
【図９】図８のＩＸ−ＩＸ線に沿った表示パネルの模式的な垂直断面図である。
【図１０】ゲート−画素電極間に付加容量を設けた画素回路に関し画素トランジスタの近傍部分を示す模式的な平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿った表示パネルの模式的な垂直断面図である。
【図１２】ゲート−画素電極間に付加容量を設けた画素回路に関し画素トランジスタの近傍部分を示す模式的な平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿った表示パネルの模式的な垂直断面図である。
【図１４】比較例の単位レジスタ回路の回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下に示す図は、あくまで、実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
【００１３】
図１は、液晶表示装置１における表示パネル２の模式的な全体斜視図である。図１は、第１方向Ｘと、第１方向に垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。図示した例では、第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。
【００１４】
図１に示すように、表示パネル２は、対向基板３、ＴＦＴ基板４及びバックライト５を含んで構成される。なお、本実施形態では、表示パネル２の液晶駆動方式としてＩＰＳ（In-Plane Switching）方式を例に説明するが、本発明は液晶駆動方式によって限定されない。
【００１５】
対向基板３とＴＦＴ基板４とは向き合わせて配置され、当該両基板３，４に挟まれた領域には液晶材料が封入される。対向基板３にはカラーフィルタなどが形成される。ＴＦＴ基板４の表示領域には、画素ごとに設けられ液晶の配向を制御する複数の画素回路などが形成され、表示領域の外側領域には画素回路を駆動する回路が形成される。対向基板３は、ＴＦＴ基板４よりも第２方向Ｙに短く形成される。つまり、表示パネル２は対向配置される２枚の基板３，４のうちＴＦＴ基板４のみとなっている部分を有しており、そこにドライバＩＣ１２などが搭載・接続されたりする。
【００１６】
図２は、液晶表示装置１の概略の構成を示すブロック図である。液晶表示装置１のＴＦＴ基板４に、図２に示す、表示部１０、ドライバＩＣ１２、ＲＧＢスイッチ回路１４及びゲート信号生成回路１６が設けられる。
【００１７】
ドライバＩＣ１２はＴＦＴ基板４とは別途形成され、例えば、上述したようにＴＦＴ基板４に搭載される。また、ドライバＩＣ１２はフレキシブルプリント基板（flexible printed circuits：ＦＰＣ）などを介してＴＦＴ基板４に接続されてもよい。ドライバＩＣ１２は例えば、ゲート信号線制御回路２０と、映像信号線駆動回路２２と、基準電圧線駆動回路２４とを含む。なお、ここでは、ゲート信号線制御回路２０、映像信号線駆動回路２２及び基準電圧線駆動回路２４は一体のドライバＩＣ１２に構成されるとしているが、別々に設けられたり、一部が１つのドライバＩＣに設けられたりしてもよい。
【００１８】
表示部１０に形成される複数の画素回路、ＲＧＢスイッチ回路１４及びゲート信号生成回路１６は、ＴＦＴ基板４の表面に積層される薄膜を用いて形成され、特に、それら回路を構成するトランジスタはＴＦＴでなる。液晶表示装置１のＴＦＴは、例えば、ＬＴＰＳなどｐ−Ｓｉを半導体層に用いて形成される。なお、ＲＧＢスイッチ回路１４は設けられない場合もある。
【００１９】
ゲート信号線制御回路２０は、表示部１０の両側それぞれに配置されるゲート信号生成回路１６に対して電源ＶＧＨ，ＶＧＬ及び制御信号を供給する。ゲート信号生成回路１６は、縦続接続された複数段の単位レジスタ回路からなるシフトレジスタ部を含み、縦続接続の順序に従って印加されるｎ相（ｎは２以上の整数である。）のクロック信号に同期して単位レジスタ回路の各段が順番に駆動されてパルスを出力し、当該出力パルスに基づいて複数のゲート信号線へ順番にゲート信号を出力する。
【００２０】
本実施形態では左右のゲート信号生成回路１６はそれぞれ４相のクロック信号で駆動される。例えば、表示部の左側部に配置されるゲート信号生成回路１６は奇数行のゲート信号線４０に、また右側部のゲート信号生成回路１６は偶数行のゲート信号線４０にゲート信号を供給する。ちなみに、本実施形態では、ゲート信号線制御回路２０及びゲート信号生成回路１６がゲート信号線駆動回路を構成している。また、本実施形態では、ゲート信号生成回路１６は、表示部１０を挟んだ両側それぞれに配置されているが、どちらか片方だけに形成されていてもよい。
【００２１】
映像信号線駆動回路２２は、複数の映像信号線それぞれに、画素回路の表示データに応じた電圧の映像信号を、ＲＧＢスイッチ回路１４を介して供給する。また、基準電圧線駆動回路２４は、複数の基準電圧線を介して、各画素回路に基準電圧を供給する。
【００２２】
図３は、主としてＴＦＴ基板４に形成される回路の概略の構成を示す模式図である。画素回路３０は、画素に対応して表示部１０にマトリクス状に配列される。画素回路３０は、ＴＦＴである画素トランジスタ３２と、画素電極３４と、共通電極３６とを有する。画素の配列において、第１方向Ｘ、第２方向Ｙをそれぞれ行方向、列方向とし、行方向に並ぶ画素群を画素行、列方向に並ぶ画素群を画素列とする。
【００２３】
画素行はラスタスキャンにおける走査線に対応し、各画素行に沿ってゲート信号線４０が延在される。また、各画素行に沿って、コモン信号線４２も延在される。一方、各画素列に沿って映像信号線４４が延在される。
【００２４】
各画素回路３０の画素トランジスタ３２はゲート電極を、当該画素回路３０に対応する画素行のゲート信号線４０に接続され、例えば、ソース電極を当該画素回路３０に対応する画素列の映像信号線４４に接続され、ドレイン電極を当該画素回路３０の画素電極３４に接続される。また、各画素行の複数の画素回路３０の共通電極３６は、当該画素行のコモン信号線４２に接続される。なお、図３では画素ごとに共通電極３６、また画素行ごとにコモン信号線４２を示しているが、これらは表示部１０にて一つの導電膜により形成することができる。
【００２５】
複数のゲート信号線４０はゲート信号生成回路１６に接続され、ゲート信号生成回路１６は上述したようにゲート信号線４０に順番にゲート信号を出力し、当該ゲート信号線４０に接続される画素回路３０にて画素トランジスタ３２をオンし、当該画素回路３０への表示データの書き込みを可能にする。
【００２６】
複数の映像信号線４４はＲＧＢスイッチ回路１４を介して映像信号線駆動回路２２に接続される。映像信号線駆動回路２２は１走査線分の映像信号を映像信号線４４に出力する。具体的には、当該走査線に対応する画素行を構成する各画素の表示データに応じた電圧を、当該画素に対応する列の映像信号線４４に出力する。映像信号線４４に出力された表示データは、ゲート信号により書き込み可能とされている画素回路３０に書き込まれる。具体的には、画素電極３４が画素トランジスタ３２を介して映像信号線４４に接続され、表示データに応じた電位に設定される。
【００２７】
コモン信号線４２は基準電圧線駆動回路２４からコモン信号として基準電圧を供給される。コモン信号は各画素に共通であり、コモン信号により各画素の共通電極３６はコモン電位に設定される。各画素回路３０は、表示データに応じた電位に設定された画素電極３４と、コモン電位に設定された共通電極３６とにより生じる電界で液晶分子の配向を制御し、これにより、各画素において、バックライト５から入射する光の透過量が制御される。
【００２８】
図４はゲート信号生成回路１６の構成を示す模式図である。ゲート信号生成回路１６は双方向にシフト動作を可能なシフトレジスタ部５０を有する。図４は例として表示部１０の左側に設けられるゲート信号生成回路１６を示している。例えば、左側のゲート信号生成回路１６は奇数行、つまり２行ごとのゲート信号線４０を２Ｈ（Ｈは１行の水平走査期間である。）ずれたタイミングで順次駆動する。一方、右側のゲート信号生成回路１６は偶数行のゲート信号線４０を奇数行とは１Ｈずれたタイミングで順次駆動する。
【００２９】
片側のゲート信号生成回路１６のシフトレジスタ部５０は４相のクロックで駆動する構成とするが、上述のように両側で互いに１Ｈ位相がずれた駆動とするため、ゲート信号線制御回路２０は８相のクロック信号ΨＣＫ１〜ΨＣＫ８を生成する。ゲート信号線制御回路２０はクロックパルスを、シフトレジスタ部５０の順シフト動作時には順方向で順番に、つまりΨＣＫ１，ΨＣＫ２，…，ΨＣＫ８，ΨＣＫ１，…の順序で生成する。一方、逆シフト動作時には逆方向で順番に、つまりΨＣＫ８，ΨＣＫ７，…，ΨＣＫ１，ΨＣＫ８，…の順序で生成する。
【００３０】
ゲート信号線制御回路２０は、それぞれ２Ｈずつ位相がずれた信号の組であるΨＣＫ１，ΨＣＫ３，ΨＣＫ５，ΨＣＫ７からなる第１のセットとΨＣＫ２，ΨＣＫ４，ΨＣＫ６，ΨＣＫ８からなる第２のセットとに分け、第１のセットを左側のゲート信号生成回路１６へ供給し、第２のセットを右側のゲート信号生成回路１６へ供給する。各段の単位レジスタ回路５２は複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号（出力制御クロック信号）を１つ対応付けられる。例えば、左側のゲート信号生成回路１６では先頭段（上側）から後尾段（下側）へ向けてΨＣＫ１，ΨＣＫ３，ΨＣＫ５，ΨＣＫ７，ΨＣＫ１，…の順序で１段ずつ位相を変えたクロック信号が出力制御クロック信号として供給される。一方、右側のゲート信号生成回路１６では当該順序はΨＣＫ２，ΨＣＫ４，ΨＣＫ６，ΨＣＫ８，ΨＣＫ２，…とする。
【００３１】
また、ゲート信号線制御回路２０は、シフトレジスタ部５０のシフト動作の開始、停止に関し、トリガ信号ΨＳＴ１，ΨＳＴ２及びリセット信号ΨＲＳ１，ΨＲＳ２を生成する。これら各信号は、例えば、トリガやリセットのタイミングにてＨレベルに立ち上がるパルスを生じ、それ以外のタイミングではＬレベルとされる。具体的には、ゲート信号線制御回路２０は、順シフト動作の開始前に先頭段の単位レジスタ回路５２にリセット信号ΨＲＳ２のパルスを入力し、その後、先頭段にトリガ信号ΨＳＴ１のパルスを入力してシフト動作を開始させる。また、順シフト動作の終了時には、後尾段の出力パルスが端子ＥＮＤ１に入力された後、後尾段にリセット信号ΨＲＳ１のパルスを入力する。一方、逆シフト動作ではその開始前に後尾段の単位レジスタ回路５２にリセット信号ΨＲＳ１のパルスを入力し、その後、後尾段にトリガ信号ΨＳＴ２のパルスを入力してシフト動作を開始させ、終了時には、先頭段の出力パルスが端子ＥＮＤ２に入力された後、先頭段にリセット信号ΨＲＳ２のパルスを入力する。
【００３２】
シフトレジスタ部５０は、既に述べたように複数の単位レジスタ回路５２を縦続接続した構成を有する。各単位レジスタ回路５２はその出力端子ＯＵＴからパルスを出力する。シフトレジスタ部５０は単位レジスタ回路５２の各段から、順シフト動作では先頭段から順番にパルスを出力し、逆シフト動作では後尾段から順番にパルスを出力する。
【００３３】
第ｋ段の単位レジスタ回路５２の出力端子ＯＵＴは、第（ｋ＋１）段の順シフト動作のセット端子ＩＮ１、第（ｋ＋２）段の逆シフト動作のリセット端子ＲＳＴ２、第（ｋ−１）段の逆シフト動作のセット端子ＩＮ２、及び第（ｋ−２）段の順シフト動作のリセット端子ＲＳＴ１に接続される。また、各段のクロック端子ＣＫは、ゲート信号線制御回路２０からΨＣＫ１〜ΨＣＫ８を供給するクロック信号線のうち出力制御クロック信号として当該段に対応付けられたクロックに対応するものに接続される。
【００３４】
さらに各単位レジスタ回路５２は、後述する全段共通リセット動作に用いる端子ＲＳＴＣを有する。
【００３５】
図５は単位レジスタ回路５２の概略の回路図である。単位レジスタ回路５２はスイッチＳＷ１〜ＳＷ９及びインバータＩＮＶ１〜ＩＮＶ７を含んで構成される。これら各スイッチ及びインバータはＴＦＴ基板４に成膜されたＬＴＰＳを用いたＴＦＴで構成される。なお、図５の単位レジスタ回路５２は図１４に示した単位レジスタ回路に対し、スイッチＳＷ７〜ＳＷ９、インバータＩＮＶ６，ＩＮＶ７、及びリセット端子ＲＳＴＣを有する点で相違している。
【００３６】
ここで、スイッチＳＷ８を互いに反転した制御信号で動作する相補型スイッチ（トランスファーゲート回路）としていることに対応して、各単位レジスタ回路５２はリセット端子ＲＳＴＣとして一対の端子ＲＳＴ０，ｘＲＳＴ０を備えている。端子ＲＳＴ０に入力される信号ΨＲＳＴは基本的にはゲート信号線制御回路２０が出力するリセット信号ΨＲＳ１とΨＲＳ２、つまりΨＲＳ１及びΨＲＳ２の論理的ＯＲ信号である。一方、端子ｘＲＳＴ０に入力される信号ΨＸＲＳＴは、ΨＲＳＴの反転信号である。
【００３７】
ゲート信号生成回路１６は、リセット信号ΨＲＳ１，ΨＲＳ２から各段の端子ＲＳＴＣ（つまり、ＲＳＴ０及びｘＲＳＴ０）に入力するリセットパルスを生成する回路５４（図４）を備えている。当該回路５４は例えば、図５に示すように、ＮＯＲゲート６０とインバータ６１〜６３とで構成される。ＮＯＲゲート６０の入力はリセット信号ΨＲＳ１及びΨＲＳ２であり、インバータ６１〜６３はＮＯＲゲート６０の出力端子に直列接続される。なお、インバータ６１〜６３はバッファ回路として機能し、順番に駆動能力を上げ、全段の同時駆動を可能とする。インバータ６３の出力が全段共通リセット信号ΨＲＳＴとして信号線６４を介して全段の端子ＲＳＴ０に入力され、インバータ６２の出力が全段共通リセット信号ΨＸＲＳＴとして信号線６５を介して全段の端子ｘＲＳＴ０に入力される。上述したように、シフト動作の開始前及び終了時にリセット信号ΨＲＳ１，ΨＲＳ２はＨレベルに立ち上がるパルスを生じ、これに対応して、シフト動作の開始前及び終了時に、信号ΨＲＳＴはＨレベルに立ち上がるリセットパルスを生じ、信号ΨＸＲＳＴはＬレベルに立ち下がるリセットパルスを生じる。
【００３８】
単位レジスタ回路５２は、当該回路内の基準点Ｐ１がＨレベルであるとクロック端子ＣＫと出力端子ＯＵＴとの間を導通状態とする出力回路と、電源ＶＧＨ（第１電源）と基準点Ｐ１との断続を制御する基準点セット回路と、電源ＶＧＬ（第２電源）と基準点Ｐ１との断続を制御する基準点リセット回路とを有する。さらに、単位レジスタ回路５２は基準点リセット回路として、他の段の単位レジスタ回路５２の基準点リセット回路とは独立して制御可能な個別リセット回路に加え、全段の単位レジスタ回路５２にて共通に制御される全段共通リセット回路を有する。
【００３９】
具体的には、出力回路は、クロック端子ＣＫと出力端子ＯＵＴとの間に直列接続されたＳＷ５及びＳＷ８を含む。また、ＩＮＶ３〜ＩＮＶ５も出力回路に含まれる。ＳＷ５及びＳＷ８はそれぞれｐチャネルのＴＦＴ（ｐ−ＴＦＴ）とｎチャネルのＴＦＴ（ｎ−ＴＦＴ）とを組み合わせたトランスファーゲートであり、例えばクロック端子ＣＫ側から出力端子ＯＵＴ側に向けて、ＳＷ８，ＳＷ５の順に直列接続される。ＩＮＶ３は入力端子を基準点Ｐ１に接続され、出力端子をＳＷ５のｐ−ＴＦＴのゲートに接続される。ＩＮＶ４は入力端子をＩＮＶ３の出力端子に接続され、出力端子をＳＷ５のｎ−ＴＦＴのゲートに接続される。これにより、基準点Ｐ１がＨレベルであるとき、ＳＷ５はオン状態となる。
【００４０】
ＳＷ８のｐ−ＴＦＴのゲートは端子ＲＳＴ０からΨＲＳＴを印加され、ＳＷ８のｎ−ＴＦＴのゲートは端子ｘＲＳＴ０からΨＸＲＳＴを印加され、シフトレジスタ部５０がシフト動作を行っている間はオン状態であり、一方、シフト動作の開始前及び終了後にゲート信号線制御回路２０がリセット信号ΨＲＳ１又はΨＲＳ２にパルスを出力するとそれに応じて信号ΨＲＳＴ、ΨＸＲＳＴに生じるリセットパルスによりＳＷ８はオフ状態となる。
【００４１】
よって、シフト動作時にて、基準点Ｐ１がＨレベルにセットされると、クロック端子ＣＫと出力端子ＯＵＴとの間が導通状態となり、クロック端子ＣＫに印加されるクロック信号が出力端子ＯＵＴへ出力される。つまり、クロック端子ＣＫにクロックパルスが入力されると、それに同期して、出力端子ＯＵＴからパルスが出力される。一方、シフト動作時にて、基準点Ｐ１がＬレベルにリセットされている期間は、ＳＷ５がオフ状態となるので、クロック端子ＣＫにクロックパルスが入力されても、出力端子ＯＵＴからはパルスは出力されない。
【００４２】
なお、ＩＮＶ５は入力端子をＩＮＶ３の出力端子に接続され、出力端子を基準点Ｐ１に接続される。
【００４３】
ここで、出力端子ＯＵＴには、上述の出力回路のほか、出力リセット回路としてＳＷ６及びＳＷ９が接続され、これらも出力端子ＯＵＴの電位に関与する。具体的には、ＳＷ６及びＳＷ９はそれぞれ出力端子ＯＵＴにドレインを接続され、ソースを電源ＶＧＬに接続されたｎ−ＴＦＴからなる。ＳＷ６はゲートをＩＮＶ３の出力端子に接続され、出力回路のＳＷ５とは相補的にオン状態となる。またＳＷ９はゲートをリセット端子ＲＳＴ０に接続され、全段共通リセット信号ΨＲＳＴがリセットパルスにてＨレベルとなるとオン状態となる。
【００４４】
つまり、シフト動作にて基準点Ｐ１がＨレベルにセットされている期間はＳＷ６はオフ状態であり、またＳＷ９もオフ状態であるので、上述のように、クロックパルスに同期して出力端子ＯＵＴからパルスが出力される。一方、シフト動作にて基準点Ｐ１がＬレベルにリセットされている期間はＳＷ６はオン状態であり、出力端子ＯＵＴをＬレベルに維持する。
【００４５】
また、各単位レジスタ回路５２は、出力端子ＯＵＴにバッファ回路として順番に駆動能力を上げるように構成されたＩＮＶ６及びＩＮＶ７を備え、当該バッファ回路を介して他の単位レジスタ回路５２と縦続接続される。ちなみに、２つのインバータ回路ＩＮＶ６，ＩＮＶ７は基本的にバッファ回路として利用するために設けられており、２段直列接続することによりＩＮＶ６への入力とＩＮＶ７からの出力とで電位関係が反転しないようにしている。つまり、上述した出力回路、出力リセット回路により設定されたＨレベル又はＬレベルは反転されずに他段へ入力される。
【００４６】
単位レジスタ回路５２に設けられる基準点セット回路は、電源ＶＧＨと基準点Ｐ１との断続を制御し、基準点Ｐ１をＨレベルに設定する回路であり、ＳＷ３及びＳＷ４を含む。また、ＩＮＶ１及びＩＮＶ２も基準点セット回路に含まれる。ＳＷ３及びＳＷ４はそれぞれドレインを基準点Ｐ１に接続され、ソースを電源ＶＧＨに接続されたｐ−ＴＦＴであり、ＳＷ３のゲートはＩＮＶ１を介してセット端子ＩＮ１に接続され、ＳＷ４のゲートはＩＮＶ２を介してセット端子ＩＮ２に接続される。セット端子ＩＮ１又はＩＮ２にパルスが入力され、ＩＮＶ１又はＩＮＶ２にＨレベルが入力されると、ＳＷ３又はＳＷ４がオンし、基準点Ｐ１をＨレベルにセットする。これにより上述した出力回路がクロック信号に同期してパルスを出力可能となる。
【００４７】
具体的には、順方向のシフト動作においては、第（ｋ−１）段の単位レジスタ回路５２の出力パルスが第ｋ段のＩＮ１に入力され、第ｋ段の基準点Ｐ１がＨレベルにセットされ、出力回路が導通状態となる。順方向シフト動作ではクロック信号は第（ｋ−１）段の次に第ｋ段にパルスが入力されるように位相を制御されるので、第（ｋ−１）段が出力パルスを生成すると、それを受けて第ｋ段が出力パルスを生成し、これを繰り返すことで順方向のシフト動作が実現される。
【００４８】
逆方向のシフト動作は順方向のシフト動作と逆の動作である。つまり、第（ｋ＋１）段の出力パルスが第ｋ段のＩＮ２に入力され、第ｋ段の基準点Ｐ１がＨレベルにセットされる。クロック信号は第（ｋ＋１）段の次に第ｋ段にパルスが入力されるように位相を制御されるので、第（ｋ＋１）段が出力パルスを生成すると、それを受けて第ｋ段が出力パルスを生成し、これを繰り返すことで逆方向のシフト動作が実現される。
【００４９】
ちなみに、既に述べたように、順方向のシフト動作では先頭段のＩＮ１はゲート信号線制御回路２０からトリガ信号ΨＳＴ１のパルスを入力され、逆方向のシフト動作では後尾段のＩＮ２はゲート信号線制御回路２０からトリガ信号ΨＳＴ２のパルスを入力され、それぞれシフト動作が開始される。
【００５０】
単位レジスタ回路５２に設けられる基準点リセット回路は、電源ＶＧＬと基準点Ｐ１との断続を制御し、基準点Ｐ１をＬレベルに設定する回路であり、ＳＷ１、ＳＷ２及びＳＷ７を含む。
【００５１】
これらのうちＳＷ１及びＳＷ２は上述した個別リセット回路であり、他の段の単位レジスタ回路５２の基準点リセット回路とは独立して制御可能である。ＳＷ１及びＳＷ２はそれぞれドレインを基準点Ｐ１に接続され、ソースを電源ＶＧＬに接続されたｎ−ＴＦＴであり、ＳＷ１のゲートはリセット端子ＲＳＴ１に接続され、ＳＷ２のゲートはリセット端子ＲＳＴ２に接続される。リセット端子ＲＳＴ１又はＲＳＴ２にパルスが入力されると、ＳＷ１又はＳＷ２がオンし基準点Ｐ１をＬレベルにリセットする。これにより、出力パルスを生成した単位レジスタ回路５２は、基準点Ｐ１の電位をＨレベルからＬレベルに戻し出力回路をオフするので、再びクロック端子ＣＫにクロックパルスが入力されても、出力端子ＯＵＴからパルスを出力しない。
【００５２】
具体的には、順方向のシフト動作においては、第（ｋ＋２）段の単位レジスタ回路５２の出力パルスが第ｋ段のＲＳＴ１に入力され、第ｋ段の基準点Ｐ１がＬレベルにリセットされ、逆方向のシフト動作においては、第（ｋ−２）段の出力パルスが第ｋ段のＲＳＴ２に入力され、第ｋ段の基準点Ｐ１がＬレベルにリセットされる。
【００５３】
ちなみに、既に述べたように、順方向のシフト動作の終了時には、出力パルスを生成した後尾段はＲＳＴ１にゲート信号線制御回路２０からリセット信号ΨＲＳ１のパルスを入力され、逆方向のシフト動作の終了時には、出力パルスを生成した先頭段はＲＳＴ２にゲート信号線制御回路２０からリセット信号ΨＲＳ２のパルスを入力され、それぞれ基準点Ｐ１をＬレベルにリセットされる。
【００５４】
ＳＷ１及びＳＷ２が個別リセット回路を構成するのに対し、ＳＷ７は全段の単位レジスタ回路５２にて共通に制御される全段共通リセット回路を構成する。ＳＷ７はドレインを基準点Ｐ１に接続され、ソースを電源ＶＧＬに接続されたｎ−ＴＦＴであり、ＳＷ７のゲートはリセット端子ＲＳＴ０に接続される。全段の単位レジスタ回路５２の端子ＲＳＴ０は上述したように、信号線６４を介して共通に、全段共通リセット信号ΨＲＳＴを入力される。信号ΨＲＳＴのリセットパルスがリセット端子ＲＳＴ０に入力されるとＳＷ７はオンし基準点Ｐ１をＬレベルにリセットする。これにより、全段の基準点Ｐ１の電位がＬレベルに設定される。
【００５５】
さて、上述したように、図１４に示した単位レジスタ回路と比較した図５の単位レジスタ回路５２の特徴は、スイッチＳＷ７〜ＳＷ９、インバータＩＮＶ６，ＩＮＶ７、及びリセット端子ＲＳＴＣを有する点にある。液晶表示装置１は当該特徴により、上述した電源異常オフ時にゲート信号線制御回路２０が画素電荷リセット機能を実行して動作停止した状態からの動作再開にて、ゲート信号生成回路１６の異常動作を防ぐ。
【００５６】
当該異常動作は、電源異常オフ時にドライバＩＣがゲート信号生成回路への電源線及び制御信号線に全てＨレベルを供給して動作停止し、その後、動作再開した際に、単位レジスタ回路の比較的多数の段の出力スイッチＳＷ５が同時にオン状態となり、クロック端子ＣＫのクロック信号を供給するドライバＩＣにて過電流を誘発するというものであった。
【００５７】
この現象を解析した結果、画素電荷リセット機能により、単位レジスタ回路の全体をＨレベルとした後、単位レジスタ回路の電源ＶＧＨ，ＶＧＬ、及び各入力端子への電圧供給が停止し動作停止状態となる際に、基準点Ｐ１の電位が一律には定まらず、当該電位がＨレベルに維持される単位レジスタ回路が多く生じ得、そのため過電流が生じることが分かった。動作停止状態となる際に基準点Ｐ１の電位が一律には定まらない理由は、動作停止時に単位レジスタ回路５２の各入力端子の電位の低下の仕方が必ずしも一様とならないからであると考えられる。例えば、ＳＷ１だけを考慮すると、ＲＳＴ１の電位がＨレベルから低下してＳＷ１がオフになるタイミングが、ＶＧＬのＨレベルからの電位低下より早ければ、基準点Ｐ１が比較的高電位でフローティングの状態となり得、一方、逆のタイミングであれば基準点Ｐ１が比較的低い電位まで低下してフローティングの状態となり得る。
【００５８】
この動作停止時の基準点Ｐ１の電位がＨレベルとなる事象は半導体層をａ−Ｓｉで形成したＴＦＴを用いた単位レジスタ回路でも生じ得る。しかし、ａ−Ｓｉで形成したＴＦＴを用いた単位レジスタ回路では、ＴＦＴのオフリーク電流が比較的大きいため、基準点Ｐ１がＨレベルの状態は動作再開まで維持されず、それ故、ｐ−Ｓｉで形成したＴＦＴを用いた単位レジスタ回路と同様の問題は生じなかったと推察される。
【００５９】
単位レジスタ回路５２は上述の特徴により当該問題に対処する。この点に関する単位レジスタ回路５２の特徴の１つは、電源ＶＧＬと基準点Ｐ１との断続を制御する基準点リセット回路として、ＳＷ１及びＳＷ２の他に、全段共通リセット回路となるＳＷ７を含む点にある。ＳＷ７はリセット信号ΨＲＳ１，ΨＲＳ２から生成される信号ΨＲＳＴによりシフト動作の開始前及び開始後にオンされ、基準点Ｐ１をＬレベルに設定する。これにより、電源異常オフ後の動作停止にて全段の単位レジスタ回路５２の基準点Ｐ１がＬレベルに設定される。つまり、電源異常オフ後の動作停止にて基準点Ｐ１がＨレベルに維持されている単位レジスタ回路５２においても基準点Ｐ１がＬレベルに設定されるので、シフト動作の再開時に複数段が同時に出力パルスを生成する現象が防止され、ドライバＩＣの過電流を回避できる。
【００６０】
また、ＳＷ７をオンして基準点Ｐ１をＬレベルにリセットする動作が完了するまでにたとえクロック端子ＣＫにクロックパルスが入力されたとしても、単位レジスタ回路５２は、出力回路のＳＷ８をオフすることで、出力端子ＯＵＴを経由したゲート信号線制御回路２０からゲート信号線４０への電流供給が阻止され、上記過電流の発生を防止できる特徴を有する。
【００６１】
さらに、単位レジスタ回路５２は、ＳＷ７をオンして基準点Ｐ１をＬレベルにリセットする動作が完了するまでに例えばＳＷ８のオフタイミングのずれなどでクロック端子ＣＫのＨレベルが出力端子ＯＵＴに伝達したとしても、出力リセット回路のＳＷ９をオンすることで、出力端子ＯＵＴの電位がＨレベルに上昇することを防止し、他段への波及を阻止することができる。つまり、或る段の単位レジスタ回路５２の出力端子ＯＵＴがＨレベルとなると、当該出力端子ＯＵＴに端子ＩＮ１，ＩＮ２が接続される他段の基準点Ｐ１がＨレベルにセットされ出力端子ＯＵＴがＨレベルになり得、これが連鎖してシフトレジスタ部５０の異常転送を生じるおそれがあるが、ＳＷ９はこれを防止する。
【００６２】
これらＳＷ７〜ＳＷ９により複数段の単位レジスタ回路５２が同時にパルスを出力する異常状態の収束を図ることができる。しかし、例えば、当該異常状態で生じたゲート信号線制御回路２０のクロック信号線の駆動能力の低下に関して、その回復に遅延が生じるなどした場合、正常に動作した単位レジスタ回路５２からの出力パルスの振幅が不十分となり、端子ＲＳＴ１又はＲＳＴ２に当該出力パルスを入力される他段にて基準点リセット回路のＳＷ１又はＳＷ２がオンせず、シフト動作にてセットされた基準点Ｐ１のＨレベルがリセットされない結果、複数段から出力パルスが生成される異常状態が生じ得る。この点、ＩＮＶ６，ＩＮＶ７からなるバッファ回路を設けることで、ゲート信号線制御回路２０の駆動能力が低下していても、他段のＳＷ１，ＳＷ２を駆動可能な出力パルスを得ることができ、シフト動作にてＨレベルにセットされた基準点Ｐ１を確実にリセットし、上述の異常状態を回避できる。
【００６３】
電源異常オフ時に画素電荷リセット機能を実行するドライバＩＣ１２に対応した上述の特徴を有する単位レジスタ回路５２の他の回路構成の例を示す。図６、図７は単位レジスタ回路５２の他の回路構成の例を示す回路図である。図６及び図７の回路において、上述した図５の回路と同様の構成要素には同一の符号を付している。図６及び図７の回路は、基準点セット回路、及び基準点リセット回路（個別リセット回路及び全段共通リセット回路）をＲＳフリップフロップ回路で構成している。なお、当該回路は半導体層がＬＴＰＳからなるＴＦＴを用いて構成される。
【００６４】
具体的には、図６の単位レジスタ回路５２ａは、ＮＯＲゲート７０ａ，７２ａと、ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ９，ＩＮＶ６，ＩＮＶ７とを有する。ＮＯＲゲート７０ａの入力端子は端子ＩＮ１，ＩＮ２及びＮＯＲゲート７２ａの出力端子に接続され、ＮＯＲゲート７０ａの出力端子は、ＳＷ５を構成するｐ−ＴＦＴのゲート、ＳＷ６を構成するｎ−ＴＦＴのゲート、及びＮＯＲゲート７２ａの入力端子に接続される。一方、ＮＯＲゲート７２ａの入力端子は端子ＲＳＴ１，ＲＳＴ２，ＲＳＴ０及びＮＯＲゲート７０ａの出力端子に接続され、ＮＯＲゲート７２ａの出力端子は、ＳＷ５を構成するｎ−ＴＦＴのゲート及びＮＯＲゲート７０ａの入力端子に接続される。
【００６５】
また、図７の単位レジスタ回路５２ｂは、ＮＯＲゲート７０ｂ，７２ｂと、ＮＡＮＤゲート７４，７６と、ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ９，ＩＮＶ６，ＩＮＶ７とを有する。ＮＯＲゲート７０ｂの入力端子は端子ＩＮ１，ＩＮ２に接続され、ＮＯＲゲート７０ｂの出力端子はＮＡＮＤゲート７４の入力端子に接続される。ＮＯＲゲート７２ｂの入力端子は端子ＲＳＴ１，ＲＳＴ２，ＲＳＴ０に接続され、ＮＯＲゲート７２ｂの出力端子はＮＡＮＤゲート７６の入力端子に接続される。ＮＡＮＤゲート７４の入力端子はＮＯＲゲート７０ｂの出力端子及びＮＡＮＤゲート７６の出力端子に接続され、ＮＡＮＤゲート７４の出力端子はＳＷ５を構成するｎ−ＴＦＴのゲート、及びＮＡＮＤゲート７６の入力端子に接続される。一方、ＮＡＮＤゲート７６の入力端子はＮＯＲゲート７２ｂの出力端子及びＮＡＮＤゲート７４の出力端子に接続され、ＮＡＮＤゲート７６の出力端子はＳＷ５を構成するｐ−ＴＦＴのゲート、ＳＷ６を構成するｎ−ＴＦＴのゲート、及びＮＡＮＤゲート７４の入力端子に接続される。
【００６６】
以上説明した構成によりシフトレジスタ部５０は、電源異常オフ時に画素電荷リセット機能を実行するドライバＩＣ１２を用いて動作させることができる。つまり、ドライバＩＣ１２として、半導体層をａ−Ｓｉで形成したＴＦＴ基板の駆動に用いるものを採用して、シフトレジスタ部５０を動作させることができる。一方、その場合、当該ドライバＩＣ１２に設けられる基準電圧線駆動回路２４の出力電圧が、半導体層がａ−Ｓｉである画素トランジスタを有する画素回路に対応した範囲に設定され、当該電圧範囲が半導体層にＬＴＰＳを用いた画素トランジスタ３２を有する画素回路３０の駆動に適さないことが起こり得る。
【００６７】
基準電圧線駆動回路２４が各画素の共通電極に供給するコモン信号の電圧は、フィードスルー現象により画素電極の電位ＶＰに生じる変動（フィードスルー電圧ΔＶＰ）を考慮して設定される。フィードスルー現象は、画素トランジスタのゲート−画素電極間の寄生容量ＣＧＤに起因する。具体的には、画素トランジスタのゲートパルスがオンの時に液晶容量ＣＬＣ、蓄積容量ＣＳ、及び寄生容量ＣＧＤに充電された電荷が、ゲートパルスがオフになった瞬間に各々の容量に再分配されることにより、画素電極の電位ＶＰが映像信号線から印加された映像信号電圧から変動する現象である。ちなみに、ゲートパルスの電圧がオフ時にφＨからφＬに低下するのに対応して、画素電極の電位ＶＰはΔＶＰだけ低下する。
【００６８】
フィードスルー電圧ΔＶＰは次式で表される。ここで、ＶＧはゲートパルスの振幅であり、本実施形態ではＶＧは電源ＶＧＨとＶＧＬとの電位差となり、ＶＧ＝φＨ−φＬである。
ΔＶＰ＝ＶＧＣＧＤ／（ＣＧＤ＋ＣＬＣ＋ＣＳ）
【００６９】
ａ−Ｓｉを用いたＴＦＴにて寄生容量ＣＧＤとなるゲート−ドレイン間の寄生容量は概して、ＬＴＰＳを用いたＴＦＴほどには小さくできず、半導体層がａ−Ｓｉからなる画素回路におけるフィードスルー電圧ΔＶＰは、半導体層がＬＴＰＳからなる画素回路よりも大きくなる。
【００７０】
ここで、画素の交流駆動においてフリッカーなどを防止するために、コモン電位はこのフィードスルー電位ΔＶＰに応じてシフトされる。そのためにコモン電位を供給する基準電圧線駆動回路２４はその出力電圧の調整可能範囲を、想定されるフィードスルー電位ΔＶＰに応じて設定される。
【００７１】
しかし、上述のフィードスルー電位ΔＶＰの差異により、ａ−Ｓｉを用いたＴＦＴ基板の駆動用に作られたドライバＩＣ１２における基準電圧線駆動回路２４の出力電圧の調整可能範囲は、ＬＴＰＳを用いたＴＦＴ基板にて用いられるコモン電位を必ずしも含まない。
【００７２】
ここで、ドライバＩＣ１２の基準電圧線駆動回路２４が想定するフィードスルー電圧をフィードスルー電圧の仮設定値ΔＶＰＡと表現する。つまり、基準電圧線駆動回路２４はΔＶＰＡに対応したコモン信号を供給する。ΔＶＰＡはａ−Ｓｉを用いたＴＦＴ基板に対応しており、基本的にＬＴＰＳを用いたＴＦＴ基板にとっては過大となる。そこで本実施形態の表示パネル２では、画素回路３０における実際のフィードスルー電圧ΔＶＰを当該仮設定値ΔＶＰＡに適合させるように、画素トランジスタ３２のゲート電極と画素電極３４との間に並列に付加容量を設ける。つまり、付加容量を設けることで寄生容量ＣＧＤを増加させ、フィールドスルー電圧ΔＶＰを基準電圧線駆動回路２４の出力電圧の調整範囲が対応可能な仮設定値ΔＶＰＡまで大きくする。
【００７３】
図８は画素を示す模式的な平面図であり、図９は図８のＩＸ−ＩＸ線に沿った模式的な垂直断面図である。図８の平面図には、ＴＦＴ基板４に形成される画素回路３０に関し、画素トランジスタ３２の他、画素電極３４、行方向に配線されたゲート信号線４０、列方向に配線された映像信号線４４が表されている。図８では省略しているが、共通電極３６もＴＦＴ基板４に形成される。画素電極３４は行方向に延在された部分３４ｈから列方向に延びる複数のくし歯部分３４ｖを有する。共通電極３６は、垂直断面構造にて画素電極３４よりもＴＦＴ基板４側に形成され、絶縁膜１１４（図９に示す）を介して、画素電極３４と対向して配置されている。この共通電極３６は、画素電極３４とドレイン電極８４とが接続するコンタクトホール１１６（図９に示す）と重なる部分を除いて、平面状に形成されている。これにより画素電極３４と共通電極３６との間に横方向の電界を発生させる。
【００７４】
画素トランジスタ３２は半導体層８０、ゲート電極８２、ドレイン電極８４を有する。半導体層８０はＬＴＰＳからなり、図９に示すように、ガラスなどを材料とする基板１００の表面に絶縁膜１０２などを介して積層される。半導体層８０のうちトランジスタのチャネル領域に対応してゲート電極８２がゲート絶縁膜１０４を介して積層される。ゲート電極８２はゲート信号線４０と同層の導電膜からなり、ゲート信号線４０と一体的に形成されている。ゲート電極８２の上には絶縁膜１０６が積層され、その上に積層される導電膜をパターニングして、映像信号線４４及びドレイン電極８４が形成される。なお、チャネル領域の下には、バックライトから当該領域への光を遮るための遮光メタル膜１０７が配置される。
【００７５】
半導体層８０のチャネル領域の両側はトランジスタのソース領域、ドレイン領域とされ、ドレイン電極８４はコンタクトホール１０８を介してドレイン領域に接続される。一方、ソース領域にはソース電極として映像信号線４４がコンタクトホール（不図示）を介して接続される。
【００７６】
ドレイン電極８４及び映像信号線４４の上に絶縁膜１１２が積層され、その上に積層される酸化インジウムスズ（Indium Tin Oxide：ＩＴＯ）や酸化インジウム亜鉛（Indium Zinc Oxide：ＩＺＯ）等の透明導電材によって共通電極３６が形成される。さらにその上に絶縁膜１１４が積層され、その上に積層されるＩＴＯ、ＩＺＯ等の透明導電材をパターニングして画素電極３４が形成される。画素電極３４はコンタクトホール１１６を介してドレイン電極８４に接続される。なお、画素電極３４と共通電極３６の形成位置は逆でもよく、その場合は、画素電極３４は平面状に形成され、共通電極３６は複数のくし歯部分を有するように形成されている。
【００７７】
画素電極３４が形成されたＴＦＴ基板４の表面には配向膜１１８が形成される。また、対向基板３のガラスなどを材料とする基板１２０の液晶側の表面にはカラーフィルタやブラックマトリクスなどが形成された層１２２が形成され、その表面に例えば、表面を平坦化させるオーバーコート層１２４が形成された後、配向膜１２６が形成される。ＴＦＴ基板４の配向膜１１８と対向基板３の配向膜１２６との間の隙間に液晶層１２８が設けられる。なお、ＴＦＴ基板４と対向基板３との間の隙間は、図示しないスペーサによって保持されている。
【００７８】
図８、図９は上述した付加容量を特には設けていない構造を示している。これに対し、次に付加容量を設けた構造を示す。図１０は図８と同様、画素を示す模式的な平面図であり、図１１は図１０のＸＩ−ＸＩ線に沿った模式的な垂直断面図である。図１０，図１１では、ゲート信号線４０と半導体層８０とに重複領域を設けて、ゲート−画素電極間の寄生容量ＣＧＤとなる付加容量が形成されている。具体的には、図１０、図１１において、ゲート信号線４０及び半導体層８０それぞれに図８、図９と比べて拡張された拡張部分４０ａ，８０ａが設けられ、それらに互いに重なる領域１３０を設け付加容量が形成される。
【００７９】
また図１２は図８、図１０と同様、画素を示す模式的な平面図であり、図１３は図１２のＸＩＩＩ−ＸＩＩＩ線に沿った模式的な垂直断面図である。図１２，図１３では、ゲート信号線４０とドレイン電極８４とに重複領域を設けて、ゲート−画素電極間の寄生容量ＣＧＤとなる付加容量が形成されている。具体的には、図１２、図１３において、ゲート信号線４０及びドレイン電極８４それぞれに図８、図９と比べて拡張された拡張部分４０ｂ，８４ｂが設けられ、それらに互いに重なる領域１３２を設け付加容量が形成される。
【００８０】
本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【符号の説明】
【００８１】
１  液晶表示装置、２  表示パネル、３  対向基板、４  ＴＦＴ基板、５  バックライト、１０  表示部、１２  ドライバＩＣ、１４  ＲＧＢスイッチ回路、１６  ゲート信号生成回路、２０  ゲート信号線制御回路、２２  映像信号線駆動回路、２４  基準電圧線駆動回路、３０  画素回路、３２  画素トランジスタ、３４  画素電極、３６  共通電極、４０  ゲート信号線、４２  コモン信号線、４４  映像信号線、５０  シフトレジスタ部、５２  単位レジスタ回路、８０  半導体層、８２  ゲート電極、８４  ドレイン電極、１００，１２０  基板、１０２，１０６，１１２，１１４  絶縁膜、１０４  ゲート絶縁膜、１０８，１１６  コンタクトホール、１１８，１２６  配向膜、１２８  液晶層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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