(57)【要約】【課題】ゲート電極３０４がストライプ状に配置されたトレンチゲート型の半導体装置において、保護拡散層３０６とソース電極５を確実に接続し、スイッチング速度の低下を抑制することができる半導体装置を提供することを目的とする。【解決手段】複数のストライプトレンチ３０７によって区切られた複数の活性ストライプ領域３と、隣り合うストライプトレンチ３０７の間において半導体層２に設けられた開口部４０２を通じてソース電極５が保護拡散層３０６に接続する保護拡散層接地領域４とを有し、複数の活性ストライプ領域３には保護拡散層接地領域４を含む複数の第１の活性ストライプ領域３ａと保護拡散層接地領域４を含まず第１の活性ストライプ領域３ａに挟まれて設けられた第２の活性ストライプ領域３ｂとが存在する。【選択図】      図１
2019096631.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の上部に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられたソース領域と、
前記半導体層において前記ベース領域よりも深い位置にまで達しストライプ状に複数並んで形成されたストライプトレンチ内に設けられたゲート絶縁膜と、
前記ストライプトレンチ内に設けられ、前記ゲート絶縁膜を介して前記ベース領域と対向する側面を有するゲート電極と、
前記ストライプトレンチの下部に設けられた第２導電型の保護拡散層と、
前記ソース領域と前記ベース領域に接続するソース電極と、
を備え、
複数の前記ストライプトレンチによって区切られた複数の活性ストライプ領域と、
隣り合う前記ストライプトレンチの間において前記半導体層に設けられた開口部を通じて、前記ソース電極が前記保護拡散層に接続する保護拡散層接地領域と、
を有し、
前記複数の活性ストライプ領域には、前記保護拡散層接地領域を含む複数の第１の活性ストライプ領域と前記保護拡散層接地領域を含まず前記第１の活性ストライプ領域に挟まれて設けられた第２の活性ストライプ領域とが存在する、
半導体装置。
【請求項２】
第１導電型の半導体層と、
前記半導体層の上部に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられたソース領域と、
前記半導体層において前記ベース領域よりも深い位置にまで達しストライプ状に複数並んで形成されたストライプトレンチ内に設けられたゲート絶縁膜と、
前記ストライプトレンチ内に設けられ、前記ゲート絶縁膜を介して前記ベース領域と対向する側面を有するゲート電極と、
前記ストライプトレンチの下部に設けられた第２導電型の保護拡散層と、
前記ソース領域と前記ベース領域に接続するソース電極と、
を備え、
複数の前記ストライプトレンチによって区切られた複数の活性ストライプ領域と、
隣り合う前記ストライプトレンチの間において前記半導体層に設けられた開口部を通じて、前記ソース電極が前記保護拡散層に接続する保護拡散層接地領域と、
を有し、
前記保護拡散層は前記ストライプトレンチと交差する交差トレンチの下部にも設けられ、
複数の前記ストライプトレンチの少なくともいずれか一つの下部に設けられた前記保護拡散層は、前記交差トレンチ下部に設けられた前記保護拡散層を介して、前記保護拡散層接地領域内の前記ソース電極に接続する、
半導体装置。
【請求項３】
第１導電型の半導体層と、
前記半導体層の上部に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられたソース領域と、
前記半導体層において前記ベース領域よりも深い位置にまで達しストライプ状に複数並んで形成されたストライプトレンチ内に設けられたゲート絶縁膜と、
前記ストライプトレンチ内に設けられ、前記ゲート絶縁膜を介して前記ベース領域と対向する側面を有するゲート電極と、
前記ストライプトレンチの下部に設けられた第２導電型の保護拡散層と、
前記ソース領域と前記ベース領域に接続するソース電極と、
を備え、
複数の前記ストライプトレンチによって区切られた複数の活性ストライプ領域と、
隣り合う前記ストライプトレンチの間において前記半導体層に設けられた開口部を通じて、前記ソース電極が前記保護拡散層に接続する保護拡散層接地領域と、
を有し、
複数の前記ストライプトレンチによって区切られた複数の活性ストライプ領域のそれぞれに前記保護拡散層接地領域を含まれる、
半導体装置。
【請求項４】
前記保護拡散層接地領域は複数設けられ、
前記ストライプトレンチの長手方向に沿って、複数の前記保護拡散層接地領域は一定間隔で設けられる、
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記保護拡散層接地領域は複数設けられ、
前記ストライプトレンチの長手方向に垂直な方向に沿って、複数の前記保護拡散層接地領域は一定間隔で設けられる
ことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記保護拡散層接地領域において前記開口部は前記隣り合うストライプトレンチの間全体に形成され、
前記開口部内において、前記ゲート電極と前記ソース電極とは絶縁されて設けられる、
ことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記開口部において前記ゲート電極と前記ソース電極との間に設けられ、前記ゲート絶縁膜よりも厚さの厚い層間絶縁膜を備える、
ことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記保護拡散層は、前記保護拡散層接地領域の前記開口部の下部にも設けられ、
前記ソース電極は、前記開口部の下部に設けられた前記保護拡散層と接続する、
ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項９】
コンタクトホールを有するとともに、前記ゲート電極を覆い、前記ゲート電極と前記ソース電極とを絶縁する層間絶縁膜を備え、
前記ソース電極は前記コンタクトホールを通じて前記ソース領域と前記ベース領域に接続し、
前記コンタクトホール内に露出する前記半導体層表面において、複数の前記ベース領域が離間して露出している、
ことを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記活性ストライプ領域には前記ゲート電極で区切られたストライプ状の第１の活性セルが含まれており、
平面視において、前記第１の活性セルの長辺の長さは、前記第１の活性セルの短辺の長さの１．５倍以上である、
ことを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記活性ストライプ領域には。前記ゲート電極で区切られたストライプ状の第１の活性セルと、前記第１の活性セルと平面視における形状が異なり前記第１の活性セルよりも長辺の長さが小さい第２の活性セルが含まれている、
ことを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記活性ストライプ領域の短辺方向における前記保護拡散層接地領域の幅は、前記活性ストライプ領域の短辺の整数倍である、
ことを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記ベース領域の下方において、第１導電型の不純物濃度が前記半導体層よりも高い空乏化抑制層を備える、
ことを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記半導体装置はオフ角を有し、
前記ストライプトレンチの長手方向と、前記オフ角によって形成されるステップフローの方向が一致する、
ことを特徴とする請求項１から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体層は、ワイドバンドギャップ半導体である、
ことを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
【請求項１６】
請求項１から１５のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記主変換回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の半導体装置に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型の半導体装置が広く使用されている。このような絶縁ゲート型の半導体装置の一つに、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型の半導体装置が存在する。
【０００３】
スイッチング素子の損失を表す指標として、半導体装置がオンになっているときの主電極間の電気抵抗を表すオン抵抗が知られている。トレンチゲート型の半導体装置は通常のプレーナ型の半導体装置に比べてチャネル幅密度を高くできるため、単位面積当たりのオン抵抗を小さくすることができる。
【０００４】
さらに、次世代のスイッチング素子として、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）系材料、ダイヤモンド等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴやＩＧＢＴなどが注目されており、ＳｉＣのような六方晶系の材料を使用する場合、トレンチゲート型の半導体装置の電流経路はキャリア移動度の高いａ軸方向と一致するため、オン抵抗の大幅な低減が期待されている。
【０００５】
ところで、トレンチゲート型の半導体装置を、数百Ｖ〜数千Ｖの耐圧が求められるパワーエレクトロニクス機器に用いる場合、トレンチ底部に電界が集中しゲート絶縁膜破壊に至りやすいという問題があった。そこで、トレンチ底部の電界集中を緩和するために、トレンチ底部のドリフト層にドリフト層と逆の導電型を有する保護拡散層を設ける技術が広く知られている（例えば、特許文献１参照。）。特許文献１には、トレンチ底部に設けた第２導電型の保護拡散層から第１導電型のドリフト層中に空乏層を広げることによって、トレンチ底部の絶縁膜に印加される電界を低減する技術が示されている。
【０００６】
さらに、保護拡散層が浮遊電位となると、スイッチング時の空乏層の応答速度が遅くなり、スイッチング速度が遅くなるため、保護拡散層を設ける場合に保護拡散層とソース電極を接続する技術が知られている（例えば、特許文献２参照。）。特許文献２では、格子状のゲート電極で区切られたマトリックス状の９つのセルごとに、中心の１つのセルを保護拡散層とソース電極とが接続される保護コンタクト領域として利用している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１４２２４３号公報
【特許文献２】ＷＯ２０１２−０７７６１７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
保護拡散層から延びる空乏層はドレイン−ソース間で高電圧を遮断している時のみならず、ドレイン−ソース間が導通状態でも一定の広がりを有する。この広がりのため、ドリフト層内でのオン電流経路が狭窄し、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）抵抗と呼ばれる抵抗成分が大きくなる。保護拡散層同士が隣接する間では特にオン電流経路が狭くなりオン抵抗増大の一因となりうる。
【０００９】
上述した特許文献２のように、平面配置が格子状のゲート電極底部に保護拡散層を設ける場合、オン電流経路が４方向から狭窄するため、ＪＦＥＴ抵抗増加の影響が特に問題となる。一方、ゲート電極の平面配置としては、一方向に延在する複数のゲート電極が平行に並ぶストライプ状の平面配置も知られている。ゲート電極がストライプ状に配置される場合には、端部を除いて、オン電流経路は２方向からのみ狭窄されるため、格子状配置の場合と比較するとＪＦＥＴ抵抗の増加を抑制することができる。
【００１０】
しかしながら、ゲート電極がストライプ状に配置されたトレンチゲート型の半導体装置において、ゲート電極底部に保護拡散層を設けた際にどのようにして保護拡散層とソース電極とを接続するのかについては、従来何ら提案されていなかった。例えば、９つのセルの中心のセルを用いて保護拡散層とソース電極を接続する特許文献２に記載された半導体装置において、ゲート電極の平面配置をそのままストライプ状にしてしまうと、一部の保護拡散層（図２２において、上から２行目、５行目、８行目のゲート電極３０４下方に存在する保護拡散層）がソース電極と接続されず、部分的にスイッチング時の応答が悪化してしまう等の問題を招く恐れがあった。
【００１１】
本発明は、上述のような問題を解決するため、ゲート電極がストライプ状に配置されたトレンチゲート型の半導体装置において、保護拡散層とソース電極を確実に接続し、スイッチング速度の低下を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置は、第１導電型の半導体層と、半導体層の上部に設けられた第２導電型のベース領域と、ベース領域の上部に設けられたソース領域と、半導体層においてベース領域よりも深い位置にまで達しストライプ状に複数並んで形成されたストライプトレンチ内に設けられたゲート絶縁膜と、ストライプトレンチ内に設けられゲート絶縁膜を介してベース領域と対向する側面を有するゲート電極と、ストライプトレンチの下部に設けられた第２導電型の保護拡散層と、ソース領域とベース領域に接続するソース電極とを備え、複数のストライプトレンチによって区切られた複数の活性ストライプ領域と、隣り合うストライプトレンチの間において半導体層に設けられた開口部を通じてソース電極が保護拡散層に接続する保護拡散層接地領域とを有し、複数の活性ストライプ領域には保護拡散層接地領域を含む複数の第１の活性ストライプ領域と保護拡散層接地領域を含まず第１の活性ストライプ領域に挟まれて設けられた第２の活性ストライプ領域とが存在するものである。
【発明の効果】
【００１３】
本発明にかかる半導体装置によれば、保護拡散層接地領域を含まない第２の活性ストライプ領域が保護拡散層接地領域を含む第１の活性ストライプ領域に挟まれて設けられているので、保護拡散層とソース電極をより確実に接続することが可能となり、スイッチング速度の低下を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる半導体装置を示す平面図である。
【図２】本発明の実施の形態１にかかる半導体装置の部分断面図である。
【図３】本発明の実施の形態１にかかる半導体装置を示す平面拡大図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の変形例を示す平面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の変形例を示す平面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の変形例を示す平面図である。
【図１４】本発明の実施の形態２にかかる半導体装置を示す平面図である。
【図１５】本発明の実施の形態２にかかる半導体装置の変形例を示す平面図である。
【図１６】本発明の実施の形態３にかかる半導体装置を示す平面図である。
【図１７】本発明の実施の形態３にかかる半導体装置の変形例を示す平面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の変形例を示す平面図である。
【図１９】本発明の実施の形態３にかかる半導体装置の変形例を示す平面図である。
【図２０】本発明の実施の形態３にかかる半導体装置の変形例を示す平面図である。
【図２１】本発明の比較例にかかる半導体装置を示す平面図である。
【図２２】本発明の比較例にかかる半導体装置を示す平面図である。
【図２３】本発明の実施の形態４にかかる電力変換装置を示す回路ブロック図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置の構成を説明する。図１は、実施の形態１にかかる半導体装置１００を示す平面図であり、図２は実施の形態１にかかる半導体装置１００の部分断面図であり、図１のＡ−Ａ線における部分断面図である。本実施の形態では、炭化珪素を用いたｎ型ＭＯＳＦＥＴを例にして説明する。
【００１６】
図１において、半導体装置１００は、ストライプ状に配列されたゲート電極３０４を備えたトレンチゲート型のＭＯＳＦＥＴであり、活性ストライプ領域３と保護拡散層接地領域４を有する。図１において、ゲート電極３０４は、一方向（図１における左右方向）に延在しており、複数のゲート電極３０４が一定間隔で離間して平行に並んでいる。ゲート電極３０４で区切られた区画のうち、オン電流経路が形成される区画の最小単位が活性ストライプセル３０となる。
【００１７】
一方、活性ストライプ領域３とは、ストライプ状に配置されたゲート電極３０４によって区切られたストライプ状の各領域であり、図１における上下方向に配列された各行を示している。本明細書において、一つの活性ストライプ領域３とは、隣接されたストライプ状のゲート電極３０４によって挟まれた領域（一つの行）であり、両側のゲート電極３０４を含むものとする。すなわち、隣接する活性ストライプ領域３に挟まれたゲート電極３０４は、それぞれの活性ストライプ領域３で共有されているものとする。保護拡散層接地領域４は、後述するソース電極５と保護拡散層３０６とを接続する領域である。そして、活性ストライプ領域３のうち、保護拡散層接地領域４を含む領域（行）を第１の活性ストライプ領域３ａといい、保護拡散層接地領域４を含まない領域（行）を第２の活性ストライプ領域３ｂという。
【００１８】
図２は、活性ストライプ領域３と保護拡散層接地領域４の双方を含む部分断面図となっている。図２に示すように、半導体装置１００は、ＳｉＣ基板１、エピタキシャル層２、オーミック電極３０１ａ、ソース領域３０２、ベース領域３０３、ゲート電極３０４、ゲート絶縁膜３０５、保護拡散層３０６、オーミック電極４０１ａ、及びドレイン電極７を備えている。ＳｉＣ基板１（半導体基板）は炭化珪素で形成されたｎ型の半導体基板であり、エピタキシャル層２（半導体層）はＳｉＣ基板１上に成長させたｎ型の半導体層である。一方、ＳｉＣ基板１の裏面にはドレイン電極７が形成されている。
【００１９】
活性ストライプ領域３において、エピタキシャル層２の上部にはｐ型のベース領域３０３が形成され、エピタキシャル層２のうちベース領域３０３を除く領域がｎ型のドリフト層２ａとなる。ベース領域３０３上部の一部には、ｎ型のソース領域３０２が形成されている。活性ストライプ領域３の両側には、ソース領域３０２とベース領域３０３を貫通し、ドリフト層２ａに達するストライプトレンチ３０７が形成され、ストライプトレンチ３０７内にはゲート電極３０４とゲート絶縁膜３０５が設けられている。ゲート絶縁膜３０５はゲート電極３０４の側面と底面に設けられており、ゲート電極３０４の側面はゲート絶縁膜３０５を介してベース領域３０３とソース領域３０２とに対向している。
【００２０】
ゲート電極３０４の底面にあたる位置のゲート絶縁膜３０５の膜厚は、ゲート電極３０４の側面にあたる位置の膜厚より厚くてもよい。図２に示したゲート絶縁膜３０５は側部、底部とも同じ厚さとしているが、実際にゲート絶縁膜として動作するのは側部のみであり、底部はＭＯＳＦＥＴとしての動作に寄与しない。加えて前述のとおりトレンチ底部には電界が集中しやすく、絶縁膜破壊が起こりやすい。そのため、ゲート電極３０４の底面におけるゲート絶縁膜３０５のみを選択的に厚くすることで、ゲート絶縁膜３０５にかかる電界をさらに緩和することができる。
【００２１】
ストライプトレンチ３０７底部における電界を緩和するため、ゲート電極３０４の底部（ストライプトレンチ３０７の下部）には、ゲート絶縁膜３０５を介して、ｐ型の保護拡散層３０６が形成されている。また、ゲート電極３０４の上部にはコンタクトホール３０１および４０１を有する層間絶縁膜６が設けられている。
【００２２】
活性ストライプ領域３において、層間絶縁膜６のコンタクトホール３０１を通じてソース電極５がソース領域３０２とベース領域３０３とに接続（オーミックコンタクト）している。より詳細には、コンタクトホール３０１内において、オーミック電極３０１ａが形成されており、ソース電極５はオーミック電極３０１ａを介してソース領域３０２とベース領域３０３とオーミックコンタクトを形成している。
【００２３】
一方、保護拡散層接地領域４においては、両側のゲート電極３０４が配設されるストライプトレンチ３０７だけでなく、両側のゲート電極３０４の間の全体においてもベース領域３０３およびソース領域３０２を貫通する開口部４０２が形成されている。すなわち、保護拡散層接地領域４では、両側のゲート電極３０４が配設されるストライプトレンチ３０７とその間の開口部４０２が一体となり、一つの開口部として設けられている。そして、保護拡散層３０６は、保護拡散層接地領域４においては、一方のゲート電極３０４の底部から他方のゲート電極３０４の底部まで、ストライプトレンチ３０７と開口部４０２の下部全体にわたって形成されている。ソース電極５は、保護拡散層接地領域４において、エピタキシャル層２上から開口部４０２の底部にまで延在し、開口部４０２の底部にて、ソース電極５が層間絶縁膜６のコンタクトホール４０１を通じて保護拡散層３０６と接続する。
【００２４】
より詳細には、保護拡散層接地領域４の開口部４０２内においてゲート電極３０４の上面と側面を覆うように層間絶縁膜６が設けられており、層間絶縁膜６には保護拡散層接地領域４においてコンタクトホール４０１が形成されている。コンタクトホール４０１内には、オーミック電極４０１ａが形成されており、ソース電極５はオーミック電極４０１ａを介して保護拡散層３０６とオーミックコンタクトを形成している。ゲート電極３０４の側面を覆う層間絶縁膜６は、ゲート電極３０４の上面を覆う層間絶縁膜６と一体に形成されるが、ゲート電極３０４の側面を覆う層間絶縁膜６とゲート電極３０４の上面を覆う層間絶縁膜６とは個別で設けることとしてもよい。ゲート電極３０４の側面を覆う層間絶縁膜６の厚さは、適宜設定することとすれば良いが、ゲート・ソース間の寄生容量を低減するために、ゲート絶縁膜３０５よりも厚さを大きくするのが望ましい。
【００２５】
図１に戻り、活性ストライプ領域３と保護拡散層接地領域４とのレイアウトについて説明する。なお、図１は、視認性を向上させるため、図２に示す半導体装置１００のエピタキシャル層２の表面における平面図となっており、ソース電極５とエピタキシャル層２上の層間絶縁膜６を図示省略した平面図となっている。
【００２６】
図１に示すように、ゲート電極３０４は図１の左右方向にストライプ状に複数設けられ、隣接するゲート電極３０４に区切られた領域が活性ストライプ領域３として規定される。各ゲート電極３０４は、ゲート電極３０４の短手方向（図１の上下方向）に離間して平行に設けられている。また、各ゲート電極３０４の間隔は一定間隔とするのが望ましく、すなわち、各活性ストライプ領域３の短辺の長さが一定となるように形成されているのが望ましい。仮に、短辺の長さが異なる活性ストライプ領域３が混在した場合、短辺の長い活性ストライプ領域３に電流が集中するおそれがある。そのため、活性ストライプ領域３の短辺の長さを一定とすることで、一部の活性ストライプ領域３に電流集中するのを抑制できる。
【００２７】
図１において、活性ストライプ領域３のうち一部の活性ストライプ領域３には保護拡散層接地領域４が含まれており、上述したように、保護拡散層接地領域４を含む活性ストライプ領域３を第１の活性ストライプ領域３ａと称し、保護拡散層接地領域４を含まない活性ストライプ領域３を第２の活性ストライプ領域３ｂと称する。
【００２８】
第１の活性ストライプ領域３ａは、離間して設けられた複数の保護拡散層接地領域４を有している。そして、第１の活性ストライプ領域３ａにおいては、保護拡散層接地領域４と隣接する２つのゲート電極３０４によって区切られた区画が、活性ストライプセル３０となる。活性ストライプセル３０は周囲がゲート電極３０４（保護拡散層接地領域４内のゲート電極３０４も含む）で区切られた長方形状の区画であり、ゲート電極３０４の電位に応じてオン電流が流れる活性セルである。
【００２９】
図３には、活性ストライプセル３０と保護拡散層接地領域４との境界周辺における本実施の形態にかかる半導体装置１００の平面拡大図を示す。図３に示すように、保護拡散層接地領域４において、活性ストライプセル３０の短辺に沿ってゲート電極３０４とゲート絶縁膜３０５が形成される。活性ストライプセル３０の短辺に沿って形成されるゲート電極３０４は、隣接するストライプトレンチ内に形成されるゲート電極３０４同士を接続している。そのため、保護拡散層接地領域４は、ストライプトレンチ３０７に形成されるゲート電極３０４（図３の横方向に延在するゲート電極３０４）と活性ストライプセル３０の短辺に沿って形成されるゲート電極３０４（図３の上下方向に延在するゲート電極３０４）によって区切られた領域となる。
【００３０】
活性ストライプセル３０の概形は、図１や図３に示すように長方形となるため、活性ストライプセル３０の短辺周辺を除いて、保護拡散層３０６から伸びる空乏層によるオン電流経路の狭窄は２方向のみとなる。そのため、ゲート電極３０４を格子型にする場合に比べてＪＦＥＴ抵抗の増加を抑制することができる。一方、このようなストライプ型のセルレイアウトの場合、チャネル幅密度が減少するため、チャネル抵抗は増加してしまう。そこで、格子型のセルレイアウトに対するＪＦＥＴ抵抗の低減分がチャネル抵抗の増加分を上回るように活性ストライプセル３０の概形を決定することで、格子型レイアウトと比較してオン抵抗を低減することができる。具体的には、活性ストライプセル３０の長辺は短辺に対して１．５以上、より好ましくは２．０以上とするのが望ましい。
【００３１】
一方、第２の活性ストライプ領域３ｂは、保護拡散層接地領域４を含まないため、第２の活性ストライプ領域３ｂ全体がひとつの活性ストライプセル３０となる。そして、本実施の形態では、図１に示すように、第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂとが、活性ストライプ領域３の短辺方向において、交互に配列されている。
【００３２】
図１に示すように、各保護拡散層接地領域４は互いに一定の間隔をおいて配置されることが望ましい。なお、本実施の形態では、保護拡散層接地領域４の概形は略正方形としているが、他の多角形等の任意の形状でもよいし、各辺の長さも活性ストライプ領域３の短辺の長さに必ずしも等しくする必要はない。ただし、活性ストライプ領域３の短辺を全ての活性ストライプ領域３で同じにするため、保護拡散層接地領域４の一辺が活性ストライプ領域３の短辺の整数倍となっていることが望ましい。
【００３３】
次に、半導体装置１００の動作について説明する。半導体装置１００は、ゲート電極３０４に印加される電圧によって、オン状態とオフ状態が切り替わり動作する。ソース電極５を基準電位として、ゲート電極３０４にしきい値電圧以上の電圧（例えば、２０Ｖの電圧）が印加されると、ゲート電極３０４の側面に対向するベース領域３０３にチャネル領域が形成される。その結果、チャネル領域を介してドレイン電極７とソース電極５との間が導通し、オン状態となる。一方、ソース電極５を基準電位として、ゲート電極３０４にしきい値電圧未満の電圧（例えば、０Ｖの電圧）が印加されると、ゲート電極３０４の側面に対向するベース領域３０３にはチャネル領域が形成されず、ドレイン電極７とソース電極５との間が遮断される。その結果、半導体装置１００はオフ状態となる。
【００３４】
半導体装置１００は、ゲート電極３０４に印加される電圧に従って、上述したオン状態とオフ状態とが切り替わり、スイッチング動作を実現している。ところで、半導体装置１００内には、保護拡散層３０６とドリフト層２ａとの間には空乏容量と呼ばれる寄生容量が存在する。そして、半導体装置１００のオン状態とオフ状態とが切り替わるスイッチング時に、保護拡散層３０６とドリフト層２ａとの間の寄生容量が充放電されることになるが、寄生容量の充放電速度が半導体装置１００のスイッチング特性（速度や損失等）に影響を与えることになる。半導体装置１００では、ストライプトレンチ３０７下部に設けられた保護拡散層３０６は少なくともいずれかの保護拡散層接地領域４を通じてソース電極５と接続しているため、保護拡散層接地領域４を介してソース電極５と保護拡散層３０６との間を寄生容量の充放電電流が流れることになる。
【００３５】
続いて、半導体装置１００の製造方法を説明する。図４〜図１０は、半導体装置１００の製造方法の各工程を示す断面図である。以下の説明において、各構成要素の材料や寸法等は一つの例示であり、本発明はこれに限定されるものではない。
【００３６】
図４において、ＳｉＣ基板１上にエピタキシャル層２（半導体層）を形成する。ここでは４Ｈのポリタイプを有するｎ型で低抵抗のＳｉＣ基板１を用意し、その上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型のエピタキシャル層２をエピタキシャル成長させた。エピタキシャル層２は、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３のｎ型の不純物濃度であり、厚さは５〜２００μｍとする。また、ＳｉＣ基板１はＳｉＣ結晶のｃ面である（０００１）面に対して４°の角度（オフ角）をつけた面が表面となっている。
【００３７】
次に、図４において、エピタキシャル層２の表面に所定のドーパントをイオン注入することにより、ベース領域３０３、および、ソース領域３０２を形成する。
【００３８】
ベース領域３０３はｐ型不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない範囲で、０．５〜３．０μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型の不純物濃度より高くする。具体的には、ベース領域３０３のｐ型不純物濃度を１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３の範囲とする。このとき、Ａｌの注入深さよりも深いエピタキシャル層２の領域がｎ型のドリフト層２ａとなる。なお、ベース領域３０３はｐ型のエピタキシャル成長によって形成してもよい。かかる場合においても、ベース領域３０３の不純物濃度および厚さは、イオン注入によって形成する場合と同等とする。
【００３９】
ソース領域３０２は、ベース領域３０３の表面の一部にｎ型の不純物である窒素（Ｎ）をイオン注入することで形成する。ソース領域３０２の平面パターンは、後述する工程で形成されるゲート電極３０４のレイアウトに対応するパターンで形成する。具体的には、ゲート電極３０４が形成されたとき、ゲート電極３０４の両側にソース領域３０２が配設されるよう、ソース領域３０２の平面配置を決定する。Ｎのイオン注入深さは、ベース領域３０３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３０３のｐ型不純物濃度以上であり、かつ、１×１０２１ｃｍ−３以下の範囲とする。なお、各イオン注入の順序は最終的に図２に示す半導体装置１００の構造になれば上記の通りでなくても構わないし、ｐ型不純物としてはボロン（Ｂ）を、ｎ型不純物としてはリン（Ｐ）を用いることとしても構わない（以下の注入工程においても同様。）。
【００４０】
また、ベース領域３０３の下部には、ドリフト層２ａよりもｎ型の不純物濃度が高い空乏化抑制層（図示せず）を設けてもよい。図２に示す構造においては、ベース領域３０３と保護拡散層３０６の両方から伸びる空乏層によって電流経路が狭窄し、いわゆるＪＦＥＴ抵抗が両者の間に発生する。上記のように空乏化抑制層を設けると、半導体装置１００のオン時にベース領域３０３からの空乏層の伸長を抑制できるため、ＪＦＥＴ抵抗を低減できる。
【００４１】
空乏化抑制層はｎ型不純物である窒素（Ｎ）またはリン（Ｐ）をイオン注入することにより形成する。空乏化抑制層の深さは、前記ベース領域３０３より深く、エピタキシャル層２の厚さを超えない範囲で、厚みは０．５〜３μｍ程度とすることが望ましい。注入するＮの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高く、かつ１×１０１７ｃｍ−３以上であることが望ましい。なお、空乏化抑制層はｎ型のエピタキシャル成長によって形成してもよい。かかる場合、空乏化抑制層の不純物濃度および厚さは、イオン注入によって形成する場合と同等とする。また、空乏化抑制層は活性ストライプセル３０の中央部分のみ取り除いた平面パターンとしてもよい。
【００４２】
図５において、エピタキシャル層２の表面にシリコン酸化膜８を１〜２μｍ程度堆積し、シリコン酸化膜８の上にレジスト材からなるエッチングマスク９を形成する。エッチングマスク９は、フォトリソグラフィ技術により、トレンチの形成領域に対応して開口したパターンに形成される。そして、エッチングマスク９をマスクとする反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）処理により、シリコン酸化膜８をパターニングする。これにより、エッチングマスク９のパターンがシリコン酸化膜８に転写される。パターニングされたシリコン酸化膜８は次の工程のエッチングマスクとなる。
【００４３】
図６において、パターニングされたシリコン酸化膜８をマスクとするＲＩＥにより、エピタキシャル層２にソース領域３０２およびベース領域３０３を貫通するストライプトレンチ３０７と開口部４０２を形成する。トレンチの深さは、ベース領域３０３の深さ以上であり、１．０〜６．０μｍ程度である。また、トレンチの平面パターンは、図１におけるゲート電極３０４とゲート絶縁膜３０５を合わせた平面パターンに対応している。より詳細には、活性ストライプ領域３を規定するように、ストライプ状に複数離間して設けられたストライプトレンチ３０７が形成され、保護拡散層接地領域４にあたる領域のみ隣接するストライプトレンチ３０７の間にも開口部４０２が形成され、保護拡散層接地領域４全体がエッチングされている。なお、本明細書では、活性ストライプ領域３を規定するストライプトレンチ３０７と保護拡散層接地領域４に形成される開口部４０２とを総称してトレンチという。
【００４４】
また、ストライプトレンチ３０７（活性ストライプ領域３）はＳｉＣ基板１のオフ角によって形成されるエピタキシャル層２のステップフローに対して平行に配設されることが望ましい。オン電流経路が形成される活性領域では、活性ストライプ領域３内でゲート電極３０４に隣接する部分がＭＯＳＦＥＴとして機能する。ＳｉＣ基板１のオフ角に対して平行にストライプトレンチ３０７を配設する場合、ゲート絶縁膜３０５とＳｉＣ（エピタキシャル層２）との界面には原子層ステップが生じないが、垂直に配設した場合には界面に原子層ステップが生じてしまう。原子層ステップの存在は界面準位の多寡に影響しており、ストライプトレンチ３０７をエピタキシャル層２のステップフローに対して平行に配設することで、ゲート耐圧は高くすることができる。
【００４５】
図７において、トレンチの部分を開口したパターン、すなわちエッチングマスク９とパターンが同様の注入マスク１０を形成し、注入マスク１０をマスクとしたイオン注入により、トレンチの底部にｐ型の保護拡散層３０６を形成する。ここで、ｐ型の不純物としてＡｌを用いる。注入するＡｌの不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲、厚さは０．１〜２．０μｍの範囲であることが望ましい。保護拡散層３０６のＡｌ不純物濃度はＭＯＳＦＥＴのドレイン−ソース間に使用耐圧を印加した際にゲート絶縁膜３０５にかかる電界から決められる。注入マスク１０の代わりに、トレンチ形成の際のエッチングマスクである（パターニングされた）シリコン酸化膜８を使用してもよい。これにより製造工程の簡略化およびコスト削減を図ることができる。なお、注入マスク１０の代わりにシリコン酸化膜８を使用する場合、トレンチを形成した後十分な厚さのシリコン酸化膜８が残存するように、シリコン酸化膜８の厚さやエッチング条件を調整する必要がある。
【００４６】
注入マスク１０を除去した後、熱処理装置を用いてアニール処理を行うことで、上記の工程でイオン注入した不純物を活性化させる。アニール処理は、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中や真空中で、１３００〜１９００℃、３０秒〜１時間の条件で行う。
【００４７】
図８において、トレンチ内を含むエピタキシャル層２の全面にシリコン酸化膜１１を形成した後、ポリシリコン膜１２を減圧ＣＶＤ法により堆積する。そして、図９において、シリコン酸化膜１１およびポリシリコン膜１２をパターニングまたはエッチバックすることにより、ストライプトレンチ３０７内にゲート絶縁膜３０５およびゲート電極３０４を形成する。ゲート絶縁膜３０５となるシリコン酸化膜１１は、エピタキシャル層２の表面を熱酸化して形成してもよいし、エピタキシャル層２上に堆積させて形成してもよい。
【００４８】
図１０において、減圧ＣＶＤ法により、エピタキシャル層２の全面に層間絶縁膜６を形成し、層間絶縁膜６によりゲート電極３０４を覆う。また、層間絶縁膜６をパターニングすることで、活性ストライプ領域３ではソース領域３０２およびベース領域３０３に達するコンタクトホール３０１を形成し、保護拡散層接地領域４では保護拡散層３０６に達するコンタクトホール４０１を形成する。そして、コンタクトホール３０１および４０１の底に露出したエピタキシャル層２の表面に、オーミック電極３０１ａおよび４０１ａを形成する。オーミック電極３０１ａおよび４０１ａの形成方法としては、例えば、各コンタクトホール内を含むエピタキシャル層２の全面にＮｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により炭化珪素と反応させてオーミック電極となるシリサイド膜を形成する。
【００４９】
その後、エピタキシャル層２上にＡｌ合金等の電極材を堆積することで、層間絶縁膜６上並びにコンタクトホール３０１および４０１内に、ソース電極５を形成する（図示せず）。最後に、ＳｉＣ基板１の下面にＡｌ合金等の電極材を堆積してドレイン電極７を形成する（図示せず）。以上の工程により、図２に示した半導体装置１００が得られる。
【００５０】
次に、本実施の形態にかかる半導体装置１００の効果について説明する。図２１と図２２には、本実施の形態にかかる半導体装置１００の比較例を示す。図２１は、特許文献２に示されたように、ゲート電極３０４が格子状に配置された格子型レイアウトにおいて、９つの区画の中心の区画に保護拡散層接地領域４を設けた半導体装置２００を示している。図２２は、図２１に示す半導体装置２００において、ゲート電極３０４をストライプ状のレイアウトに置き換えた半導体装置３００を示している。
【００５１】
図２１に示す半導体装置２００では、格子状のゲート電極３０４で区切られた活性セルは４方向をゲート電極３０４に囲まれているため、各ゲート電極３０４底部に設けられた保護拡散層３０６から伸びる空乏層の影響により、オン電流経路が４方向から狭窄され、オン抵抗の増大を招く恐れがあった。そこで、このようなオン抵抗増大を抑制するため、ゲート電極３０４のレイアウトを格子型からストライプ型に変更すると、図２２に示す半導体装置３００となる。半導体装置３００では、オン電流経路の狭窄は活性ストライプセル３０の短辺近傍を除いて２方向のみからとなるため、オン電流経路を広くすることができ、オン抵抗を低減することができる。
【００５２】
ところが、図２２に示す半導体装置３００では、保護拡散層接地領域４を含まない第２の活性ストライプ領域３ｂ同士が並ぶ領域があり、隣接する第２の活性ストライプ領域３ｂ同士の間のストライプトレンチ３０７、具体的には図２２における上から２、５、８行目のストライプトレンチ３０７は、保護拡散層接地領域４と接しないことになる。そのため、これらのストライプトレンチ３０７下部に設けられた保護拡散層３０６も保護拡散層接地領域４と接続しないことになる。そうすると、保護拡散層接地領域４と接していない保護拡散層３０６の電位はフローティングとなり、過渡応答時に他の保護拡散層３０６に比べて空乏層の応答速度が遅れてしまう。その結果、スイッチング損失の増加や、半導体装置３００内での特性ばらつき、ひいては高速動作時の電流集中によるゲート絶縁膜の破壊を招くおそれがあった。
【００５３】
本実施の形態にかかる半導体装置１００では、保護拡散層接地領域４を含む第１の活性ストライプ領域３ａと保護拡散層接地領域４を含まない第２の活性ストライプ領域３ｂとを、活性ストライプ領域３の短手方向に交互に配置しているため、保護拡散層接地領域４を含まない第２の活性ストライプ領域３ｂは保護拡散層接地領域４を含む第１の活性ストライプ領域３ａに挟まれることになり、全てのストライプトレンチ３０７が保護拡散層接地領域４と接続する。これにより、ストライプトレンチ３０７下部に設けた保護拡散層３０６がフローティングとなる箇所がなくなり、スイッチング損失の増加や、半導体装置３００内での特性ばらつき、ひいては高速動作時の電流集中によるゲート絶縁膜３０５の破壊といった問題を抑制することができる。
【００５４】
よって、本実施の形態にかかる半導体装置１００では、ゲート電極３０４のレイアウトをストライプ状とすることでオン電流経路を広くしオン抵抗を低減するとともに、保護拡散層３０６の一部がフローティングとなってしまうことを抑制し、スイッチング損失の増加や、半導体装置１００内での特性ばらつき、ひいては高速動作時の電流集中によるゲート絶縁膜３０５の破壊といった問題を抑制することができる。
【００５５】
また、空乏層が延びる距離は温度上昇とともに長くなるため、保護拡散層３０６を設けたトレンチゲート型の半導体装置では温度上昇とともにＪＦＥＴ抵抗が増加する。本実施の形態にかかる半導体装置１００では、ゲート電極３０４をストライプ状のレイアウトにすることで、格子型のレイアウトに比べて電流経路が広くなるため、温度上昇に伴うＪＦＥＴ抵抗の増加が緩やかになり、オン抵抗の温度特性（温度変化に伴うばらつき）を改善することができる。
【００５６】
また、本実施の形態にかかる半導体装置１００では、保護拡散層接地領域４において、ソース電極５と保護拡散層３０６を接続している。本実施の形態にかかる半導体装置１００とは異なり保護拡散層接地領域４において両側のゲート電極３０４の間において部分的に開口を設けることとしてもよいが、本実施の形態のように保護拡散層接地領域４において両側のゲート電極３０４の間の全体に開口を設け、この開口部４０２内でソース電極５と保護拡散層３０６とを接続することで、コンタクト面積を広げ、ソース電極５と保護拡散層３０６とのコンタクト抵抗を低減することが可能となる。
【００５７】
さらに、保護拡散層接地領域４において、ソース電極５と保護拡散層３０６とがコンタクトする深さ方向の位置は適宜変更しても構わないが、本実施の形態にかかる半導体装置１００のように、保護拡散層接地領域４の開口部４０２内において、ソース電極５がベース領域３０３よりも深い開口部４０２の底部にまで延在し、開口部４０２の底部で保護拡散層３０６と接続することが望ましい。保護拡散層接地領域４でソース電極５と保護拡散層３０６と接続する場合、保護拡散層３０６をエピタキシャル層２の表面上まで形成し、ソース電極５と接続すること等も可能であるが、保護拡散層３０６よりも抵抗率の低いソース電極５を開口部４０２の底部にまで延在させ、ソース電極５と保護拡散層３０６を接続することで、保護拡散層３０６とソース電極５との間の抵抗を低減でき、スイッチング損失を低減できる。
【００５８】
また、本実施の形態にかかる半導体装置１００では、保護拡散層接地領域４の開口部４０２内において、ゲート電極３０４の側面を覆う層間絶縁膜６をゲート絶縁膜３０５よりも厚くしているため、ゲート・ソース間の寄生容量を低減し、スイッチング特性（損失・時間等）を改善することができる。
【００５９】
本実施の形態にかかる半導体装置１００は、本発明の趣旨を逸脱しない範囲で適宜修正・変更することが可能である。そこで、図１１〜１３を用いて、本実施の形態にかかる半導体装置１００の変形例を示す。図１１ないし１３は、本実施の形態にかかる半導体装置１００の変形例を示す平面図である。以下、本実施の形態にかかる半導体装置１００との相違点についてのみ説明する。
【００６０】
図１１は示す半導体装置１０１では、本実施の形態に係る半導体装置１００と比較して、活性ストライプ領域３においてコンタクトホール３０１内に露出したベース領域３０３を複数の領域に分割し、ストライプ状から島状に変更されている点のみが異なる。図１に示す半導体装置１００では、コンタクトホール３０１内に露出したベース領域３０３を、長方形状である活性ストライプセル３０の形状に対応させて、単一の長方形状としている。一方、図１１に示す半導体装置１０１では、長方形状である活性ストライプセル３０において、コンタクトホール３０１内のエピタキシャル層２の表面に露出したベース領域３０３が、正方形状の複数の領域からなり、一定間隔で離間して設けられている。
【００６１】
図１に示す半導体装置１００のように、ゲート電極３０４がストライプ状のレイアウトとなる場合、活性ストライプ領域３の短辺方向のピッチを縮めることで、チャネル幅密度の減少を抑えることができる。しかしながら、コンタクトホール３０１とゲート電極３０４との間の距離を縮めることはゲート−ソース間のリーク発生率を高める懸念があるため、コンタクトホール３０１とゲート電極３０４との間の距離を一定距離確保する必要がある。そのため、活性ストライプ領域３の短辺側のピッチ縮小のためには、コンタクトホール３０１の寸法を縮める必要があるが、コンタクトホールの寸法を縮小することはコンタクト抵抗の増加につながるため、ピッチ縮小によってチャネル抵抗は低減できるものの、コンタクト抵抗は増加してしまう。
【００６２】
そこで、コンタクトホール３０１内におけるベース領域３０３の占有面積を減らし、ソース領域３０２を増やすことで、ソース領域３０２とソース電極５とのコンタクト面積を大きくし、コンタクト抵抗を低減することができる。図１１に示す半導体装置１０１では、コンタクトホール３０１内のエピタキシャル層２の表面に露出したベース領域３０３が複数の領域に分割されており、分割された複数のベース領域３０３の間にはソース領域３０２が露出している。そのため、図１に示す半導体装置１００に比べて、コンタクトホール３０１内のソース領域３０２の面積を大きくすることができ、ソース領域３０２とソース電極５との間のコンタクト抵抗を低減することができる。ただし、ベース領域３０３の面積が小さくなりすぎるとスイッチングの際のベース領域３０３の応答が遅くなる懸念があるため、コンタクトホール３０１内のベース領域３０３の占有面積は２０％以上とすることが望ましい。
【００６３】
なお、図１１に示す半導体装置１０１の製造にあたっては、ベース領域３０３、あるいはソース領域３０２形成時のパターンを転写するマスクのレイアウトを変更するだけでよく、工程数の増加を伴うことは無い。
【００６４】
図１２に示す半導体装置１０２では、コンタクトホール３０１内のエピタキシャル層２の表面に露出したベース領域３０３が、長方形状の複数の領域からなり、一定間隔で離間して設けられている。表面に露出したベース領域３０３のそれぞれは、活性ストライプ領域３の短辺方向において、隣接するストライプトレンチ３０７の一方から他方にまで延在している。
【００６５】
活性ストライプ領域３の短辺方向のピッチを縮小した場合、コンタクトホール３０１が活性ストライプ領域３の短辺方向に位置ずれしてしまうと、コンタクトホール３０１内におけるソース領域３０２の占有面積の変化が顕著となり、各活性ストライプセル３０のオン抵抗のばらつきが大きくなる懸念がある。図１２に示す半導体装置１０２では、表面に露出したベース領域３０３のそれぞれがストライプトレンチ３０７同士の間で活性ストライプ領域３の短辺方向に一様に設けられているため、活性ストライプ領域３の短辺方向にコンタクトホール３０１の位置がずれた場合でも、コンタクトホール３０１内に占めるソース領域３０２の面積は変化しない。そのため、活性ストライプ領域３の短辺方向のピッチをより一層縮小することができ、オン抵抗低減を図ることができる。
【００６６】
図１３に示す半導体装置１０３では、第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂとの構成比率を２：１としている。より詳細には、活性ストライプ領域３の短辺方向において、第１の活性ストライプ領域３ａが２つ並び第２の活性ストライプ領域３ｂが１つ並ぶ３つの活性ストライプ領域３を最小単位としてこれが繰り返し並んでいる。また、活性ストライプ領域３の短辺方向において保護拡散層接地領域４の幅は、活性ストライプ領域３の短辺の２倍となっており、隣接する２つの第１の活性ストライプ領域３ａに対して共通の保護拡散層接地領域４が設けられている。なお、第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂとの構成比率は２：１に限定されるものではなく適宜設定することができる。その際、活性ストライプ領域３の短辺方向において保護拡散層接地領域４の幅は、第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂとの構成比率に対応して、活性ストライプ領域３の短辺の幅の整数倍とすれば、活性ストライプ領域３の短辺を等しく配置することできる。
【００６７】
図１に示す半導体装置１００では、保護拡散層接地領域４を含む第１の活性ストライプ領域３ａと保護拡散層接地領域４を含まない第２の活性ストライプ領域３ｂとを交互に並べることとしたが、第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂとの配置はこれに限定されるものではない。図１３に示すように、複数の第１の活性ストライプ領域３ａごとに１つの第２の活性ストライプ領域３ｂを設けることとしても構わない。その際、図２２に示すように、第２の活性ストライプ領域３ｂ同士が隣接してしまうと第２の活性ストライプ領域３ｂの間のストライプトレンチ３０７の下部に設けられた保護拡散層３０６がフローティングとなる恐れがある。そこで、図１３に示すように、各第２の活性ストライプ領域３ｂの両側には第１の活性ストライプ領域３ａを隣接させ、第２の活性ストライプ領域３ｂが第１の活性ストライプ領域３ａに挟まれるように配置する。これにより、一部の保護拡散層３０６がフローティングとなることを抑制することができる。
【００６８】
本実施の形態によれば、保護拡散層接地領域４を含まない第２の活性ストライプ領域３ｂが保護拡散層接地領域４を含む第１の活性ストライプ領域３ａに挟まれるように配置することにより、一部の保護拡散層３０６がフローティングとなることを抑制でき、スイッチング特性の悪化を抑制することができる。
【００６９】
実施の形態２．
図１４は、本発明の実施の形態２にかかる半導体装置１１０を示す平面図である。以下、本実施の形態では、実施の形態１と相違する部分について説明し、同一または対応する部分については説明を省略する。図１４において、図１と同一の符号を付けたものは、同一または対応する構成を示している。本実施の形態では、ストライプトレンチ３０７と交差する交差トレンチ３０８を設けた点で、実施の形態１と相違している。
【００７０】
実施の形態１では、保護拡散層接地領域４を含む第１の活性ストライプ領域３ａが、保護拡散層接地領域４を含まない第２の活性ストライプ領域３ｂの両側に隣接するように配置することで、第２の活性ストライプ領域３ｂ同士が隣接し、第２の活性ストライプ領域３ｂの間のストライプトレンチ３０７の下部に設けられた保護拡散層３０６がフローティングとなるのを抑制していた。一方、図２２に示す半導体装置３００のように、第２の活性ストライプ領域３ｂ同士が隣接した構造であっても、ストライプトレンチ３０７に交差する交差トレンチ３０８を設けることで、第２の活性ストライプ領域３ｂの間のストライプトレンチ３０７の下部に設けられた保護拡散層３０６をソース電極５に接続することができる。
【００７１】
本実施の形態では、図１４に示すように、ストライプトレンチ３０７の長手方向に垂直な方向でストライプトレンチ３０７と交差する交差トレンチ３０８を設けている。交差トレンチには、他のトレンチと同様に、ゲート電極３０４とゲート絶縁膜３０５が配設されており、交差トレンチ下部においても保護拡散層３０６が設けられている。交差トレンチは、隣接する２つ保護拡散層接地領域４の間のそれぞれ設けられ、活性ストライプ領域３の短辺方向に向かって延在している。より詳細には、交差トレンチ３０８は、活性ストライプ領域３の短辺方向で隣接する２つの保護拡散層接地領域４を接続するように、隣接する保護拡散層接地領域４の間に設けられ、隣接する保護拡散層接地領域４の間において、第２の活性ストライプ領域３ｂに挟まれたストライプトレンチ３０７と垂直に交差している。
【００７２】
図２２に示す半導体装置３００では、第２の活性ストライプ領域３ｂに挟まれたストライプトレンチ３０７下部に設けられた保護拡散層３０６はフローティングとなってしまうが、本実施の形態にかかる半導体装置１１０では、交差トレンチ３０８下部に設けられた保護拡散層３０６を介して、第２の活性ストライプ領域３ｂによって挟まれたストライプトレンチ下部の保護拡散層３０６も、保護拡散層接地領域４に接続されることになる。よって、保護拡散層３０６をより確実にソース電極５に接続することができるため、スイッチング損失の増加や、半導体装置３００内での特性ばらつき、ひいては高速動作時の電流集中によるゲート絶縁膜の破壊を抑制することができる。
【００７３】
また、本実施の形態にかかる半導体装置１１０では、ゲート電極３０４が配設される交差トレンチ３０８を設けることで、交差トレンチ３０８の側面にもチャネル形成されることになるため、チャネル幅密度を向上させオン抵抗を低減することができる。一方、交差トレンチ３０８を設けることで、活性ストライプセル３０の長辺の長さが狭くなり、保護拡散層３０６から伸びる空乏層によるＪＦＥＴ抵抗が増大するおそれがあるため、交差トレンチ３０８を設ける間隔は、活性ストライプセル３０が少なくともストライプ状（長方形状）となるように設定され、好ましくは活性ストライプセル３０の長辺の長さが短辺の長さの１．５倍以上、より好ましくは２．０倍以上となるように設定される。
【００７４】
図２１に示す半導体装置２００では、格子型のゲート電極配置となっているため、保護拡散層接地領域４を少なくとも１つ設ければ、ゲート電極３０４の下部に設けられた全ての保護拡散層３０６は必然的にソース電極５に接続されることになるが、保護拡散層３０６からの空乏層が各活性セルにおいて４方向から伸びることになりＪＦＥＴ抵抗が増加しオン抵抗の増加を招く。一方、このようなオン抵抗増加を抑制するために、図２２に示すように、図２１の半導体装置２００の構造においてゲート電極３０４をそのままストライプ状のレイアウトに変更すると、一部の保護拡散層３０６がフローティングとなり、スイッチング特性の悪化等を招いてしまうのは、上述したとおりである。
【００７５】
本実施の形態では、交差トレンチ３０８の下部に設けられた保護拡散層３０６を介して、ストライプトレンチ３０７下部に設けられた保護拡散層３０６同士を接続することで、一部の保護拡散層３０６がフローティングになることを抑制しつつ、活性ストライプセル３０がストライプ状を維持するように交差トレンチ３０８の間隔を設定することで、ＪＦＥＴ抵抗の増加を抑制し、オン抵抗低減を図ることができる。
【００７６】
また、交差トレンチ３０８を設ける構成は、本実施の形態のように第２の活性ストライプ領域３ｂ同士が隣接した構造に限られるものではなく、例えば、実施の形態１のように、第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂとが交互に並ぶレイアウトにおいて、交差トレンチ３０８を設けることとしてもよい。
【００７７】
図１５には、本実施の形態の変形例にかかる半導体装置１１１を示す。図１５において、実施の形態１と同様に、第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂと活性ストライプ領域３の短辺方向において交互に並んでおり、第２の活性ストライプ領域３ｂには、活性ストライプ領域３の長辺方向に一定間隔で交差トレンチ３０８が設けられている。また、図１５においては、保護拡散層接地領域４ごとに交差トレンチ３０８が設けられ、各交差トレンチ３０８の一端は保護拡散層接地領域４に接続している。第１の活性ストライプ領域３ａと第２の活性ストライプ領域３ｂと活性ストライプ領域３の短辺方向において交互に並んだ構成においても、交差トレンチ３０８を設けることで、チャネル幅密度を向上させオン抵抗を低減することができる。
【００７８】
本実施の形態によれば、交差トレンチ３０８によってフローティングとなりうるストライプトレンチ３０７と保護拡散層接地領域４とを接続することでスイッチング特性の悪化を抑制することができる。また、交差トレンチ３０８を設けることで、交差トレンチ３０８の側面にチャネル領域を形成することが可能となるため、チャネル幅密度を向上させオン抵抗を低減することが可能となる。
【００７９】
実施の形態３．
図１６は、本発明の実施の形態３にかかる半導体装置１２０を示す平面図である。以下、本実施の形態では、実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略する。図１６において、図１と同一の符号を付けたものは、同一または対応する構成を示している。本実施の形態では、全ての活性ストライプ領域３に保護拡散層接地領域４を設けた点で実施の形態１と相違している。
【００８０】
図１６において、複数の活性ストライプ領域３のそれぞれに保護拡散層接地領域４が設けられており、すなわち保護拡散層接地領域４を含む第１活性ストライプ領域３ａのみで構成されている。また、各活性ストライプ領域３の保護拡散層接地領域４は、活性ストライプ領域３の短辺方向で連続して形成されている。言い換えると、本実施の形態における保護拡散層接地領域４は、活性ストライプ領域３の短辺方向（図１６における上下方向）に延在した、ストライプ状の一つの開口部によって形成されている。そして、複数のストライプ状の保護拡散層接地領域４が、活性ストライプ領域３の長手方向に一定間隔で離間して設けられている。
【００８１】
図１６の上下方向に延びるストライプ状の開口部（保護拡散層接地領域４）の両端側面にはゲート電極３０４が設けられている（図示せず）。そのため、図１６の左右方向に延在し活性ストライプセル３０を規定するストライプトレンチ３０７内に設けられる複数のゲート電極３０４は、互いに、保護拡散層接地領域４内に設けられるゲート電極３０４によって接続されることになる。これに伴いストライプトレンチ３０７（ゲート電極３０４）の下部に設けられた保護拡散層３０６は、保護拡散層接地領域４において開口部４０２の下部に設けられた保護拡散層３０６によって互いに接続されるとともに、保護拡散層接地領域４においてソース電極５と接続している。
【００８２】
本実施の形態にかかる半導体装置１２０では、活性ストライプ領域３のそれぞれに保護拡散層接地領域４が設けられているため、保護拡散層３０６の一部がフローティングとなりスイッチング特性が悪化することを抑制することができる。また、本実施の形態の場合には、活性ストライプ領域３のそれぞれに保護拡散層接地領域４を設けているが、実施の形態１と比較すると相対的に保護拡散層接地領域４の比率が増加するおそれがある。保護拡散層接地領域４ではオン電流経路が形成されないため、保護拡散層接地領域４を密にしてしまうと、オン電流経路が狭窄され、オン抵抗が増加するおそれがある。そのため、保護拡散層接地領域４同士の間隔は、実施の形態１と比べると大きくするのが望ましく、保護拡散層接地領域４の専有面積がオン抵抗に支障がない程度の割合になるように設定するのが望ましい。
【００８３】
一方、本実施の形態にかかる半導体装置１２０では、図１６の上下方向に延在するストライプ状の保護拡散層接地領域４によって、ストライプトレンチ３０７内のゲート電極３０４は横方向に独立して分断されているため、ゲート抵抗の増加を招くおそれがある。そこで、ゲート抵抗の低減を図る場合には、各活性ストライプ領域３に含まれる保護拡散層接地領域４同士を隣接して形成されないことが望ましい。図１７には、本実施の形態の変形例にかかる半導体装置１２１の平面図を示す。図１７に示す半導体装置１２１では、活性ストライプ領域３のそれぞれに保護拡散層接地領域４が設けられるとともに、ゲート抵抗を低減するために、各活性ストライプ領域３に含まれる保護拡散層接地領域４が一定間隔で離間して設けられている。そして、正方形状の保護拡散層接地領域４の各辺に沿ってゲート電極３０４を配設されている。これにより、保護拡散層接地領域４によってゲート電極３０４が分断されることがないため、ゲート抵抗の増加を抑制することができる。
【００８４】
また、本実施の形態では、隣接する各活性ストライプ領域３の保護拡散層接地領域４を連続して形成し、一つのストライプ状の開口部によって形成することとしたが、保護拡散層接地領域４を複数の区画に分けて構成することとしても構わない。図１８には、本実施の形態にかかる半導体装置１２０において保護拡散層接地領域４を複数の区画に分けた変形例を示す。図１８に示す半導体装置１２２では、保護拡散層接地領域４は複数の離間した正方形状の区画で構成されており、保護拡散層接地領域４が複数離間して並んだ列が複数設けられている。そして、保護拡散層接地領域４の列の間で活性ストライプセル３０が形成されている。
【００８５】
図１８において、保護拡散層接地領域４を構成する複数の区画の間には、正方形状の活性セル３１が設けられている。活性セル３１における活性ストライプ領域３の短辺方向の辺は、ストライプトレンチ３０７に交差する２本の交差トレンチ３０８で構成されており、交差トレンチ３０８内部にはゲート電極３０４とゲート絶縁膜３０５が配設されており、交差トレンチ３０８の下部には保護拡散層３０６が設けられている。また、活性セル３１と保護拡散層接地領域４との境界には、活性ストライプ領域３の長手方向に延びるトレンチが設けられており、当該トレンチ内部にはゲート電極３０４が設けられている。このように、保護拡散層接地領域４が形成されていた領域の一部に、活性ストライプセル３０とは平面形状の異なる活性セル３１を設けることで、オン電流経路を増加し、チャネル幅密度も向上するため、オン抵抗を低減することができる。
【００８６】
なお、本明細書では、活性ストライプセル３０を第１の活性セルと、活性セル３１を第２の活性セルともいう。単一形状の活性セルと保護拡散層接地領域のみで構成しようとすると、半導体装置全体における活性セルの専有比率等を十分に調整することが困難な場合がある。そのため、図１８に示す半導体装置１２２では、ストライプ状の第１の活性セル（３０）と、第１の活性セルとは平面形状の異なる正方形状の第２の活性セル（３１）を設けることで、平面方向のスペースを十分に活用し、オン電流経路として活用できる領域を増加させることができるため、オン抵抗を低減することができる。
【００８７】
さらに、図１８に示す半導体装置１２２では、保護拡散層接地領域４と活性セル３１との境界が、活性ストライプセル３０同士の境界に対して、活性ストライプセル３０の短辺方向におけるピッチの半周期分だけずれるように、保護拡散層接地領域４を設けている。なお、各活性ストライプ領域３には、保護拡散層接地領域４の一部（半分）の領域が含まれることになるが、本明細書でいう「活性ストライプ領域３に保護拡散層接地領域４が含まれる」という構成は、このように活性ストライプ領域３に保護拡散層接地領域４の一部が含まれるものも包含することとする。図１８に示す半導体装置１２２においても、ゲート電極３０４は分断されることなく一体に形成されることになるため、ゲート抵抗の増加を抑制することができる。
【００８８】
また、上述したいずれの構成においても、保護拡散層接地領域４は正方形状としたが、これに限定されるものではない。図１９には、図１８に示す半導体装置１２２において保護拡散層接地領域４の平面形状を長方形状とした半導体装置１２３を示す。図１９に示すように、保護拡散層接地領域４を長方形状しても構わない。図１９では、保護拡散層接地領域４を活性ストライプセル３０と同等の形状としており、これに伴い、保護拡散層接地領域４同士の間に設けられる活性セル３１も活性ストライプセル３０と同等の長方形状となる。
【００８９】
さらに、保護拡散層接地領域４や活性ストライプセル３０は四角形状に限定されるものではなく、六角形等の多角形状に構成されることとしてもよい。図２０には、図１８に示す半導体装置１２２において保護拡散層接地領域４、活性ストライプセル３０、および活性セル３１の平面形状を六角形状とした半導体装置１２４を示す。図２０に示すように、保護拡散層接地領域４と活性セル３１を正六角形状して構成し、活性ストライプセル３０は正六角形状をストライプトレンチ３０７に沿って一方向に引き延ばした形状としている。また、図２０に示すように、保護拡散層接地領域４、活性ストライプセル３０、および活性セル３１は、ストライプトレンチ３０７と交差する交差トレンチ３０８によって区切られている。さらに、図２０においてストライプトレンチ３０７に対して鈍角をなす交差トレンチ３０８によって形成されるエピタキシャル層２の側壁の面方位を（１０−１０）面に等価な面で構成する。これにより、オフ角の影響を小さくしゲート耐圧の低下を抑えることができる。
【００９０】
図２０に示す六角形状など、長方形と異なる形状の活性ストライプセル３０を配設する場合、活性ストライプセル３０の長辺と短辺の比は、活性ストライプセル３０の長辺同士の間の距離を短辺として考え、算出することができる。そして、活性ストライプセル３０の形状が変化したとしても、長辺と短辺の比は好ましくは１．５以上、より望ましくは２．０以上とする。
【００９１】
図２０に示すように、実施の形態２でも設けていた交差トレンチ３０８はストライプトレンチ３０７に必ずしも直交する必要はなく、保護拡散層接地領域４、活性ストライプセル３０、および活性セル３１の平面形状に応じて、設けることとすればよい。
【００９２】
本実施の形態では、活性ストライプ領域３のそれぞれに保護拡散層接地領域４を設けることとしたので、一部の保護拡散層３０６がフローティングとなることを抑制し、スイッチング特性の悪化等を抑制することができる。
【００９３】
上述した実施の形態１ないし３の説明では、ドリフト層２ａとＳｉＣ基板１（バッファ層）とが同じ導電型を有する構造のＭＯＳＦＥＴについて述べたが、ドリフト層２ａとＳｉＣ基板１とが異なる導電型を有する構造のＩＧＢＴにも本発明は適用可能である。例えば、図２に示した半導体装置１００に対し、ＳｉＣ基板１をｐ型の基板にすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域３０２およびソース電極５は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極７はＩＧＢＴのコレクタ電極に対応することになる。本明細書におけるソース領域やソース電極にはエミッタ領域やエミッタ電極も含まれるし、ドレイン電極にはコレクタ電極も含まれることとする。なお、ＩＧＢＴを構成する場合、基板となるｎ型のＳｉＣ基板を削除してエピタキシャル層２にイオン注入により形成したｐ型領域をｐ型の基板としてもよい。
【００９４】
また、実施の形態１ないし３では、ワイドバンドギャップ半導体の１つであるＳｉＣを用いて形成した半導体装置について説明したが、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなど、他のワイドバンドギャップ半導体を用いた半導体装置やシリコン半導体を用いた半導体装置に対しても適用可能である。さらに、上述した実施の形態ではｎ型の絶縁ゲート型半導体装置を例としたが、ｐ型の絶縁ゲート型半導体装置に適用しても構わない。なお、本明細書において、ワイドバンドギャップ半導体とは、少なくともシリコン半導体よりもバンドギャップの広い半導体とする。
【００９５】
実施の形態４．
本実施の形態は、上述した実施の形態１から３にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本発明を適用した場合について説明する。
【００９６】
図２３は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００９７】
図２３に示す電力変換システムは、電源１０００、電力変換装置２０００、負荷３０００から構成される。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００９８】
電力変換装置２０００は、電源１０００と負荷３０００の間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図２３に示すように、直流電力を交流電力に変換して出力する主変換回路２００１と、主変換回路２００１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２００２と、主変換回路２００１を制御する制御信号を駆動回路２００２に出力する制御回路２００３とを備えている。
【００９９】
負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【０１００】
以下、電力変換装置２０００の詳細を説明する。主変換回路２００１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２００１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２００１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２００１の各スイッチング素子には、上述した実施の形態１から３のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２００１の３つの出力端子は、負荷３０００に接続される。
【０１０１】
駆動回路２００２は、主変換回路２００１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２００１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２００３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【０１０２】
制御回路２００３は、負荷３０００に所望の電力が供給されるよう主変換回路２００１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２００１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２００１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２００２に制御指令（制御信号）を出力する。駆動回路２００２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【０１０３】
本実施の形態に係る電力変換装置では、主変換回路２００１のスイッチング素として実施の形態１から３のいずれかにかかる半導体装置を適用するため、スイッチング素子の道通損失を低減しつつ、高速スイッチングによる高周波化やスイッチング損失の低減を実現することができ、高効率な電力変換装置を提供することができる。
【０１０４】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【０１０５】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【０１０６】
なお、本発明は、発明の範囲内において、各実施の形態やその変形例を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。例えば、実施の形態１の変形例として図１１に示した単一のコンタクトホール３０１内において複数のベース領域３０３が露出する構成は、実施の形態２や３の構成においても適用することが可能であるし、各実施の形態における変形例は他の実施の形態においても適宜適用することが可能である。
【符号の説明】
【０１０７】
１  ＳｉＣ基板、２  エピタキシャル層（半導体層）、３  活性ストライプ領域、３０  活性ストライプセル、３１  活性セル、３０１  コンタクトホール、３０１ａ  オーミック電極、３０２  ソース領域、３０３  ベース領域、３０４  ゲート電極、３０５  ゲート絶縁膜、３０６  保護拡散層、３０７  ストライプトレンチ、３０８  交差トレンチ、４  保護拡散層接地領域、４０１  コンタクトホール、４０１ａ  オーミック電極、４０２  開口部、５  ソース電極、６  層間絶縁膜、７  ドレイン電極、８  シリコン酸化膜、９  エッチングマスク、１０  注入マスク、１００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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