(57)【要約】【課題】デバイスプロセス中に自立エピ基板の裏面側にスクラッチが発生してもｐ+型コレクタ層が失活することを防止する。【解決手段】炭化珪素半導体基板は、ｎ-型ドリフト層１と、ｎ-型ドリフト層１の一方の主面上に設けられた、ｎ-型ドリフト層１よりキャリア濃度の高いｎ+型ＦＳ層２と、ｎ+型ＦＳ層２の、ｎ-型ドリフト層１側に対して反対側の表面上に設けられた、ｐ+型コレクタ層３と、を少なくとも備える。また、ｎ+型ＦＳ層２とｐ+型コレクタ層３とを合わせた膜厚は、１μｍ以上である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層の一方の主面上に設けられた、前記第１半導体層よりキャリア濃度の高い第１導電型の第２半導体層と、
前記第２半導体層の、前記第１半導体層側に対して反対側の表面上に設けられた、第２導電型の第３半導体層と、
を備え、前記第２半導体層と前記第３半導体層とを合わせた膜厚は、１μｍ以上であることを特徴とする炭化珪素半導体基板。
【請求項２】
前記第１半導体層の他方の主面上に設けられた、前記第１半導体層よりキャリア濃度の高い第１導電型の第４半導体層をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体基板。
【請求項３】
前記第１半導体層の主面に対して反対側で、かつ前記第３半導体層と接する面上に設けられた、前記第３半導体層よりキャリア濃度の高い第２導電型の第５半導体層をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体基板。
【請求項４】
前記第２半導体層と前記第３半導体層と前記第５半導体層とを合わせた膜厚が、１μｍ以上であることを特徴とする請求項３に記載の炭化珪素半導体基板。
【請求項５】
前記第１半導体層の膜厚は、５〜５００μｍであり、
前記第２半導体層の膜厚は、０．１〜３０μｍであり、
前記第３半導体層の膜厚は、０．１〜５０μｍであり、
前記第４半導体層の膜厚は、０．５〜３０μｍであり、
前記第５半導体層の膜厚は、０．０５〜５０μｍであることを特徴とする請求項３または４に記載の炭化珪素半導体基板。
【請求項６】
前記第１半導体層のキャリア濃度は、１×１０14〜１×１０15／ｃｍ3であり、
前記第２半導体層のキャリア濃度は、１×１０15〜１×１０18／ｃｍ3であり、
前記第３半導体層のキャリア濃度は、１×１０15〜１×１０20／ｃｍ3であり、
前記第４半導体層のキャリア濃度は、１×１０15〜１×１０18／ｃｍ3であり、
前記第５半導体層のキャリア濃度は、５×１０18〜３×１０20／ｃｍ3であることを特徴とする請求項３〜５のいずれか一つに記載の炭化珪素半導体基板。
【請求項７】
前記第１半導体層の一方の主面および他方の主面の表面粗さＲａは、１ｎｍ未満であり、
前記第３半導体層の、前記第２半導体層側に対して反対側の表面の表面粗さＲａは、５ｎｍ未満であることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体基板。
【請求項８】
ＴＴＶが５０μｍ以下、およびＳＯＲＩが２００μｍ以下であることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体基板。
【請求項９】
第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記炭化珪素基板の全部を除去する第２工程と、
前記第１半導体層の一方の主面上に、前記第１半導体層よりキャリア濃度の高い第１導電型の第２半導体層を形成する第３工程と、
前記第２半導体層の、前記第１半導体層側に対して反対側の表面上に第２導電型の第３半導体層を形成する第４工程と、
を含み、前記第３工程と前記第４工程において、前記第２半導体層と前記第３半導体層とを合わせた膜厚を、１μｍ以上に形成することを特徴とする炭化珪素半導体基板の製造方法。
【請求項１０】
前記第１工程の後、前記第２工程の前に、
前記第１半導体層の一方の主面上に、前記第１半導体層よりキャリア濃度の高い第１導電型の第６半導体層を形成する工程をさらに含み、
前記第２工程は、前記炭化珪素基板の全部と前記第６半導体層の全部とを除去することを特徴とする請求項９に記載の炭化珪素半導体基板の製造方法。
【請求項１１】
前記第４工程の後に、前記第１半導体層の主面に対して反対側で、かつ前記第３半導体層と接する面上に、前記第３半導体層よりキャリア濃度の高い第２導電型の第５半導体層をさらに形成することを特徴とする請求項９に記載の炭化珪素半導体基板の製造方法。
【請求項１２】
前記第４工程の後に、
前記第１半導体層の他方の主面を研磨・ＣＭＰ仕上げとしてから、前記第１半導体層の他方の主面上に、前記第１半導体層よりキャリア濃度の高い第１導電型の第４半導体層を形成する工程をさらに含むことを特徴とする請求項９〜１１のいずれか一つに記載の炭化珪素半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体基板および炭化珪素半導体基板の製造方法に関する。
【背景技術】
【０００２】
従来、単結晶ＳｉＣ（炭化珪素）基板の上に単結晶ＳｉＣをエピタキシャル成長（以下、エピタキシャルをエピと略する場合がある。）させた単結晶ＳｉＣエピ基板は、１ｋＶ級の高耐圧ショットキーダイオードや高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）用途として研究開発が進められ、実用化に至った。
【０００３】
しかしながら、１０ｋＶ超級の超高耐圧・低損失デバイスを実現するためには、ｐｎ接合の形成に基づく少数キャリア注入による伝導度変調効果を利用したバイポーラデバイスを作製する必要がある。このような超高耐圧素子用の単結晶ＳｉＣエピ基板としては、ドーパント濃度が１×１０15／ｃｍ3以下の極めて低不純物濃度のドリフト層が必要となり、さらにドリフト層の膜厚は数十μｍから数百μｍという厚さが要求される。バイポーラデバイスにはＰＮダイオード、バイポーラトランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などがあるが、トランジスタに関してはスイッチング速度が速いといった点で、絶縁ゲートバイポーラトランジスタが注目されている。
【０００４】
ｐｎ接合を有するバイポーラデバイス用の単結晶４Ｈ−ＳｉＣ（四層周期六方晶の炭化珪素）エピ基板を製作するための厚膜エピ成長用の単結晶４Ｈ−ＳｉＣバルク基板としては、ｎ型単結晶４Ｈ−ＳｉＣ基板とｐ型単結晶４Ｈ−ＳｉＣ基板の２つの選択肢がある。ｎ型４Ｈ−ＳｉＣ基板は比較的高品質な基板が量産されているので入手しやすいが、ｎ型４Ｈ−ＳｉＣ基板を使用する場合は、ドリフト層はｐ型厚膜エピ成長を行う必要がある。この層構成だとＩＧＢＴとしてはｐチャネル型ＩＧＢＴ（例えば、下記特許文献１参照。）が用途として考えられる。ただし、低濃度ｐ型４Ｈ−ＳｉＣエピ膜の厚膜エピ成長はメモリ効果の影響が大きく、エピ成長層を多数回繰り返して製造しようとすると、低ドープ層のドーピングの制御性が著しく悪くなることが多いため、エピ成長を行うためドーピングの制御が難しく、さらにｐ型４Ｈ−ＳｉＣエピ膜はライフタイムが短いという課題がある。
【０００５】
一方、ｐ型４Ｈ−ＳｉＣ基板については高品質なｐ型４Ｈ−ＳｉＣ基板の量産方法が確立されておらず、マイクロパイプ密度が高くて高抵抗な低品質の研究グレード品が少量生産されている状況に留まっている。ここで、マイクロパイプとは、ＳｉＣ基板を製造する際の原料となるＳｉＣインゴットを結晶成長により製造する際の「種結晶」に含まれる先天的な結晶欠陥である。このため、低濃度ｎ型４Ｈ−ＳｉＣエピ膜の厚膜エピ成長はメモリ効果の影響が小さくてドーピングの制御をしやすく、キャリアライフタイムが長いにも関わらず、ｐｎ接合を形成させるための高品質なｐ型４Ｈ−ＳｉＣ基板がないという問題があり、ｎチャネルＩＧＢＴの研究開発が困難な状況である。
【０００６】
前記の事情に鑑みて、ｐ型４Ｈ−ＳｉＣ基板ではなくて、ｎ型４Ｈ−ＳｉＣ基板を出発材料として用いるｎチャネル型ＩＧＢＴの試作を検討した方法が開示されている（例えば、下記非特許文献１参照。）。この方法では、ｎ型４Ｈ−ＳｉＣ基板のＳｉ面上にｎ-型ドリフト層を厚膜エピ成長させた後、ｐ型４Ｈ−ＳｉＣ基板の代わりとなる高不純物濃度ｐ型４Ｈ−ＳｉＣエピ層をコレクタ層として厚膜エピ成長させ、研磨加工によりｎ型４Ｈ−ＳｉＣ基板を除去して、優先面を反転させることで、自立エピ基板として、４Ｈ−ＳｉＣ基板のＣ面側にＭＯＳゲート構造を形成している。ここで、自立エピ基板とは、出発材料として用いた基板が除去され、エピ膜自身でその形を保持している基板である。
【０００７】
また、３×１０18／ｃｍ3以下の不純物濃度を有するＳｉＣ基板上に、１×１０14／ｃｍ3以上１×１０16／ｃｍ3台以下の不純物濃度を有するエピタキシャル層を形成し、ＳｉＣ基板の側からＳｉＣ基板の全部とエピタキシャル層の一部とを連続的に除去することで、エピタキシャルウエハを作製し、このエピタキシャルウエハからｎチャネル型ＩＧＢＴを作製する技術がある（例えば、下記特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２１１１７８号公報
【特許文献２】特開２０１２−２５３１１５号公報
【非特許文献】
【０００９】
【非特許文献１】Ｘｉａｏｋｕｎ  Ｗａｎｇ  ａｎｄ  Ｊａｍｅｓ  Ａ．  Ｃｏｏｐｅｒ，“Ｈｉｇｈ−Ｖｏｌｔａｇｅ  ｎ−Ｃｈａｎｎｅｌ  ＩＧＢＴｓ  ｏｎ  Ｆｒｅｅ−Ｓｔａｎｄｉｎｇ  ４Ｈ−ＳｉＣ  Ｅｐｉｌａｙｅｒｓ”，ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，ＶＯＬ．５７，ＮＯ． ２，ＦＥＢＲＵＡＲＹ  ２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ｎチャネル型ＩＧＢＴ用の単結晶４Ｈ−ＳｉＣ自立エピ基板の製造方法の一例を説明する。図６〜図８は、従来の単結晶４Ｈ−ＳｉＣ自立エピ基板の製造途中の状態を示す断面図である。まず、図６に示すように、ｎ型炭化珪素基板５として、設定膜厚約３００μｍのｎ型４Ｈ−ＳｉＣバルク基板を用いる。ｎ型炭化珪素基板５のＳｉ面に、設定膜厚約１５μｍ、設定キャリア濃度が１×１０18／ｃｍ3より大きいｎ+型バッファ層６をエピタキシャル成長法により形成する。ｎ+型バッファ層６は、例えば、基底面転位（ＢＰＤ：Ｂａｓａｌ  Ｐｌａｎｅ  Ｄｉｓｌｏｃａｔｉｏｎ）を減少させるためのバッファ層である。
【００１１】
次に、ｎ+型バッファ層６の、ｎ型炭化珪素基板５と反対側の表面上にｎ-型ドリフト層１を設定キャリア濃度２×１０14／ｃｍ3にて設定膜厚約２５０μｍになるまでエピタキシャル成長させる。次に、図７に示すように、研削・研磨加工により、ｎ型炭化珪素基板５およびｎ+型バッファ層６を除去する。
【００１２】
次に、図８に示すように、ｎ-型ドリフト層１のＣ面にｎ+型ＣＳ層４を設定キャリア濃度１．５×１０16／ｃｍ3にて設定膜厚約２μｍになるまでエピタキシャル成長させる。次に、ｎ-型ドリフト層１のＳｉ面にｐ型不純物のイオン注入により、設定キャリア濃度１×１０17／ｃｍ3にて、設定膜厚約０．５μｍのｐ+型コレクタ層３を形成する。これにより、ｎチャネル型ＩＧＢＴ用の単結晶４Ｈ−ＳｉＣ自立エピ基板が完成する。なお、ｐ+型コレクタ層３だけでなく、設定キャリア濃度５×１０18／ｃｍ3〜３×１０20／ｃｍ3、設定膜厚０．０５〜５０μｍ程度のｐ++型コンタクト層１５を形成しても良い。ただし、ｐ+型コレクタ層３よりも基板／空気界面側にｐ++型コンタクト層１５を形成する必要がある。
【００１３】
しかしながら、このように形成した単結晶４Ｈ−ＳｉＣ自立エピ基板において、ｐ+型コレクタ層３が機能しなくなるという問題がある。具体的には、ｐ+型コレクタ層３のホール電流が流れなくなり、ｐ層として機能しなくなる。これは、デバイスプロセス中の基板のハンドリングや、プロセス装置の自動搬送系による搬送等で発生する自立エピ基板の裏面側のスクラッチを起因としてｐ+型コレクタ層が失活したと考えられる。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、デバイスプロセス中に自立エピ基板の裏面側のスクラッチが発生してもｐ+型コレクタ層が失活することを防止できる炭化珪素半導体基板および炭化珪素半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体基板は、次の特徴を有する。炭化珪素半導体基板は、第１導電型の第１半導体層の一方の主面上に設けられた、前記第１半導体層よりキャリア濃度の高い第１導電型の第２半導体層と、前記第２半導体層の、前記第１半導体層側に対して反対側の表面上に設けられた、第２導電型の第３半導体層と、を備える。また、前記第２半導体層と前記第３半導体層とを合わせた膜厚は、１μｍ以上である。また更に、第１半導体層側に対して反対側で、かつ第３半導体層と接する面上に設けられた、前記第３半導体層よりキャリア濃度の高い第２導電型の第５半導体層を備えても良い。この場合、前記第２半導体層と前記第３半導体層と前記第５半導体層とを合わせた膜厚が、１μｍ以上である。
【００１６】
また、この発明にかかる炭化珪素半導体基板は、前記第１半導体層の他方の主面上に設けられた、前記第１半導体層よりキャリア濃度の高い第１導電型の第４半導体層をさらに備えることを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体基板は、前記第１半導体層の膜厚は、５〜５００μｍであり、前記第２半導体層の膜厚は、０．１〜３０μｍであり、前記第３半導体層の膜厚は、０．１〜５０μｍであり、前記第４半導体層の膜厚は、０．５〜３０μｍであることを特徴とする。
【００１８】
また、この発明にかかる炭化珪素半導体基板は、前記第１半導体層のキャリア濃度は、１×１０14〜１×１０15／ｃｍ3であり、前記第２半導体層のキャリア濃度は、１×１０15〜１×１０18／ｃｍ3であり、前記第３半導体層のキャリア濃度は、１×１０15〜１×１０20／ｃｍ3であり、前記第４半導体層のキャリア濃度は、１×１０15〜１×１０18／ｃｍ3であることを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体基板は、前記第１半導体層の一方の主面および他方の主面の表面粗さＲａは、１ｎｍ未満であり、前記第３半導体層の、前記第２半導体層側に対して反対側の表面の表面粗さＲａは、５ｎｍ未満であることを特徴とする。
【００２０】
また、この発明にかかる炭化珪素半導体基板は、ＴＴＶが５０μｍ以下、およびＳＯＲＩが２００μｍ以下であることを特徴とする。
【００２１】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体基板の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記炭化珪素基板の全部を除去する第２工程を行う。この第２工程において、第１半導体層の一方の主面を研磨・ＣＭＰ仕上げとしても良い。次に、前記第１半導体層の一方の主面上に、前記第１半導体層よりキャリア濃度の高い第１導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層の、前記第１半導体層側に対して反対側の表面上に第２導電型の第３半導体層を形成する第４工程を行う。ここで、前記第３工程と前記第４工程は、前記第２半導体層と前記第３半導体層とを合わせた膜厚を、１μｍ以上に形成する。なお、第４工程の後に、第５半導体層を形成するための第５工程を行っても良い。
【００２２】
また、この発明にかかる炭化珪素半導体基板の製造方法は、前記第１工程の後、前記第２工程の前に、前記第１半導体層の一方の主面上に、前記第１半導体層よりキャリア濃度の高い第１導電型の第６半導体層を形成する工程をさらに含み、前記第２工程は、前記炭化珪素基板の全部と前記第６半導体層の全部とを除去することを特徴とする。
【００２３】
また、この発明にかかる炭化珪素半導体基板の製造方法は、前記第４工程の後に、前記第１半導体層の他方の主面を研磨・ＣＭＰ仕上げとしてから、前記第１半導体層の他方の主面上に、前記第１半導体層よりキャリア濃度の高い第１導電型の第４半導体層を形成する工程をさらに含むことを特徴とする。
【００２４】
上述した発明によれば、ｎ+型ＦＳ層（第２半導体層）とｐ+型コレクタ層（第３半導体層）とを合わせた膜厚は１μｍ以上である。これにより、デバイスプロセス中の基板のハンドリングや、プロセス装置の自動搬送系による搬送等で自立エピ基板の裏面側にスクラッチが発生しても、ｎ+型ＦＳ層とｐ+型コレクタ層とに十分な厚みがあるため、スクラッチがｎ-型ドリフト層（第１半導体層）に到達しなくなり、ｐ+型コレクタ層が失活することを防止できる。従って、本発明の炭化珪素半導体基板により、ｐ+型コレクタ層の失活に起因するリーク不良に基づくデバイス特性の低下を防止することができる。
【発明の効果】
【００２５】
本発明にかかる炭化珪素半導体基板および炭化珪素半導体基板の製造方法によれば、デバイスプロセス中にｎチャネル型ＩＧＢＴ用の単結晶４Ｈ−ＳｉＣ自立エピ基板の裏面側にスクラッチが発生してもｐ+型コレクタ層が失活することを防止できるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】実施の形態にかかる炭化珪素半導体基板の構成を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体基板の製造途中の状態を示す断面図である（その１）。
【図３】実施の形態にかかる炭化珪素半導体基板の製造途中の状態を示す断面図である（その２）。
【図４】実施の形態にかかる炭化珪素半導体基板の製造途中の状態を示す断面図である（その３）。
【図５】実施の形態にかかる炭化珪素半導体基板を用いたｎチャネル型ＩＧＢＴの構成を示す断面図である。
【図６】従来の単結晶４Ｈ−ＳｉＣ自立エピ基板の製造途中の状態を示す断面図である（その１）。
【図７】従来の単結晶４Ｈ−ＳｉＣ自立エピ基板の製造途中の状態を示す断面図である（その２）。
【図８】従来の単結晶４Ｈ−ＳｉＣ自立エピ基板の製造途中の状態を示す断面図である（その３）。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体基板、および炭化珪素半導体基板の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２８】
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体基板の構成を示す断面図である。図１の炭化珪素半導体基板は、例えば、超高耐圧ｎチャネル型ＩＧＢＴ用の単結晶４Ｈ−ＳｉＣ自立エピ基板である。炭化珪素半導体基板は、ｎ-型ドリフト層１（第１導電型の第１半導体層）のＣ面上にｎ+型ＦＳ（Ｆｉｅｌｄ  Ｓｔｏｐ）層２（第１導電型の第２半導体層）が設けられる。また、ｎ+型ＦＳ層２のｎ-型ドリフト層１と反対側表面にｐ+型コレクタ層３（第２導電型の第３半導体層）が設けられ、ｎ-型ドリフト層１のＳｉ面上にｎ+型ＣＳ（Ｃａｒｒｉｅｒ  Ｓｔｏｒａｇｅ）層４（第１導電型の第４半導体層）が設けられている。また、ｎ-型ドリフト層１のＳｉ面上にｎ+型ＦＳ層２が設けられ、ｎ-型ドリフト層１のＣ面上にｎ+型ＣＳ層４が設けられても良い。
【００２９】
ｎ-型ドリフト層１は、製造方法の説明で後述するように図１の状態では除去されたｎ型炭化珪素基板よりも低い不純物濃度で、ｎ型炭化珪素基板上にエピタキシャル成長により形成された層である。例えば、ｎ-型ドリフト層１は、設定膜厚が５〜５００μｍであり、設定キャリア濃度が１×１０14／ｃｍ3〜１×１０15／ｃｍ3である。ここで、キャリア濃度とは、ｎ-型ドリフト層１に含まれるｎ型の不純物とｐ型の不純物との差分と取った正味濃度のことである。また、ｎ-型ドリフト層１はＣ面、Ｓｉ面の両面ともＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）仕上げにより、表面が平坦化されており、表面粗さＲａは、共に１ｎｍ未満である。ここで、表面粗さＲａとは、表面の算術平均粗さ（Ｒａ）のことである。なお、ｎ+型ＦＳ層２をエピタキシャル成長する面と反対のｎ+型ＣＳ層４を成膜する面は、ｎ+型ＦＳ層２のｎ-型ドリフト層１と反対側表面にｐ+型コレクタ層３を成膜した後で、ＣＭＰ仕上げとしても良い。また、ｐ+型コレクタ層３を成膜した後に、ｐ++型コンタクト層１５を成膜しても良い。
【００３０】
ｎ+型ＦＳ層２は、ｎ-型ドリフト層１よりも高い不純物濃度で設けられた層である。ｎ+型ＦＳ層２により、オフ時に高抵抗のｎ-型ドリフト層１中に伸びる空乏層が抑えられるため、ｎ-型ドリフト層１を薄くしてもパンチスルーを防ぐことができる。ｎ+型ＦＳ層２は、設定膜厚が０．１〜３０μｍであり、設定キャリア濃度が１×１０15／ｃｍ3〜１×１０18／ｃｍ3である。なお、ｎ+型ＦＳ層２は単層でも良いし多層でも良く、多層の場合は同じ設定膜厚と設定キャリア濃度で多層としても良いし、異なる設定膜厚と設定キャリア濃度で積層しても良い。
【００３１】
ｐ+型コレクタ層３は、設定膜厚が０．１〜５０μｍであり、設定キャリア濃度が１×１０15／ｃｍ3〜１×１０20／ｃｍ3である。また、ｐ+型コレクタ層３は、ｎ+型ＦＳ層２と反対側の面は、少なくとも鏡面仕上げにより、表面が平坦化されており、表面粗さＲａは、１〜５ｎｍ未満である。また、ＣＭＰ仕上げにより、表面を平坦化してもよく、この場合は、表面粗さＲａは、１ｎｍ未満である。なお、ｐ+型コレクタ層３は単層でも良いし多層でも良く、多層の場合は同じ設定膜厚と設定キャリア濃度で多層としても良いし、異なる設定膜厚と設定キャリア濃度で積層しても良い。
【００３２】
ここで、ｎ+型ＦＳ層２とｐ+型コレクタ層３は、設定膜厚がそれぞれ０．１〜５０μｍであるが、ｎ+型ＦＳ層２とｐ+型コレクタ層３の両方を合わせた膜厚は、１μｍ以上である。例えば、ｎ+型ＦＳ層２を０．１μｍとした場合、ｐ+型コレクタ層３は０．９μｍより大きくする。これにより、ｎ+型ＦＳ層２とｐ+型コレクタ層３とに厚みができるため、ｐ+型コレクタ層３にスクラッチが発生しても、ｐ+型コレクタ層３が失活することを防止できる。また、ｐ++型コンタクト層１５を設けた場合、ｎ+型ＦＳ層２とｐ+型コレクタ層３とｐ++型コンタクト層１５とを合わせた膜厚は、１μｍ以上であることが好ましい。
【００３３】
ｎ+型ＣＳ層４は、ｎ-型ドリフト層１よりも高い不純物濃度で設けられた層である。ｎ+型ＣＳ層４をｎ-型ドリフト層１のおもて面側に設けることで、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）抵抗を低減し、オン抵抗を低下させることができる。ｎ+型ＣＳ層４は、設定膜厚が０．５〜３０μｍであり、設定キャリア濃度が１×１０15／ｃｍ3〜１×１０18／ｃｍ3である。また、ｎ+型ＣＳ層４の形成後は、ｎ-型ドリフト層１と反対側の面に、研磨加工を行わなくてもよい。また、ｎ-型ドリフト層１と反対側の面に、ＣＭＰ加工を行うことにより、表面を平坦化してもよく、この場合は、表面粗さＲａは、１ｎｍ未満である。図１には、ｎ+型ＣＳ層４が成膜されているが、ｎ+型ＣＳ層４は成膜しなくてもよい。
【００３４】
また、炭化珪素半導体基板のＴＴＶ（Ｔｏｔａｌ  Ｔｈｉｃｋｎｅｓｓ  Ｖａｒｉａｔｉｏｎ）が５０μｍ以下であり、ＳＯＲＩ（反り）が２００μｍ以下であることが好ましい。
【００３５】
（実施の形態かかる炭化珪素半導体基板の製造方法）
次に、実施の形態にかかる炭化珪素半導体基板の製造方法について説明する。図２〜図４は、実施の形態にかかる炭化珪素半導体基板の製造途中の状態を示す断面図である。まず、炭化珪素半導体基板成長用の基板として、単結晶４Ｈ−ＳｉＣ基板であるｎ型炭化珪素基板５に、ｎ+型バッファ層６が形成された半導体基板を用意する。ｎ型炭化珪素基板５は、例えば、残厚が３６７μｍの４インチ径でＳｉ面にＣＭＰ仕上げが行われており、Ｓｉ面上にｎ+型バッファ層６が例えば、設定膜厚８μｍ、設定キャリア濃度１×１０18／ｃｍ3で形成されている。ｎ+型バッファ層６は、例えば、基底面転位やキャロット欠陥を減少させるためのバッファ層である。
【００３６】
次に、ｎ+型バッファ層６上に、ｎ-型ドリフト層１を設定キャリア濃度で、設定膜厚例えば、２７５μｍになるまでエピタキシャル成長させる。この後、ｎ+型バッファ層６のＳｉ面の突起を除去し、半導体基板を、例えば、ＹＡＧ（Ｙｔｔｒｉｕｍ  Ａｌｕｍｉｎｕｍ  Ｇａｒｎｅｔ）レーザ（基本波）により所定の直径まで刳り抜き加工する。ここで、刳り抜き加工とは、周辺部を除去して中心部のみを残す加工である。この後、砥石加工によりオリエンテーションフラットを再形成し、半導体基板の直径をＳＥＭＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｅｑｕｉｐｍｅｎｔ  ａｎｄ  Ｍａｔｅｒｉａｌｓ  Ｉｎｔｅｒｎａｔｉｏｎａｌ）規格範囲内、ないしＪＥＩＴＡ（Ｊａｐａｎ  Ｅｌｅｃｔｒｏｎｉｃｓ  ａｎｄ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｄｕｓｔｒｉｅｓ  Ａｓｓｏｃｉａｔｉｏｎ）規格範囲内に調整する。ここまでの状態が図２に記載される。
【００３７】
次に、研磨や研削、エッチングなどのプロセスにより、ｎ型炭化珪素基板５およびｎ+型バッファ層６を全部除去し、ｎ-型ドリフト層１の一部を除去する。この後、研削・研磨加工により、露出したｎ-型ドリフト層１のＣ面にＣＭＰ仕上げを行う。例えば、３８４μｍを研削して、１μｍをＣＭＰ仕上げにより研磨する。この場合、ｎ-型ドリフト層１は、９μｍ研削され、１μｍ研磨されるため、ｎ-型ドリフト層１の膜厚は２６５μｍとなる。この後、半導体基板にＣ面を示すレーザマーキングを行い。基板の端部のベベリング加工を行ってベベル（傾斜）を形成する。例えば、ベベル形状はＲ（ラウンド）形状とするが、テーパー形状でも構わないし、Ｒ形状とテーパー形状を如何様に組合せても良い。ここまでの状態が図３に記載される。なお、図３では基板の端部の形状は記載を省略する。
【００３８】
次に、ｎ-型ドリフト層１のＣ面上に、ｎ+型ＦＳ層２を設定キャリア濃度で、設定膜厚、例えば、１０μｍになるまでエピタキシャル成長させる。次に、ｎ+型ＦＳ層２の、ｎ-型ドリフト層１と反対側の表面に、ｐ+型コレクタ層３を設定キャリア濃度で、設定膜厚、例えば、２０μｍになるまでエピタキシャル成長させる。次に、ｎ-型ドリフト層１のＳｉ面に前段研削、ないし前段研磨を行ってからＣＭＰ加工を行う。ここで、ベベル形状がＲ形状の場合は再度、基板の端部のベベリング加工を行ってテーパー形状を追加しても良い。ここまでの状態が図４に記載される。なお、図４では基板の端部の形状は記載を省略する。
【００３９】
次に、ｎ-型ドリフト層１のＳｉ面上に、ｎ+型ＣＳ層４を設定キャリア濃度で、設定膜厚、例えば、２μｍになるまでエピタキシャル成長させる。次に、ｐ+型コレクタ層３を設定膜厚、例えば、６μｍになるまで研削加工を行い、ｐ+型コレクタ層３のＣ面に鏡面仕上げを行う。これにより、図１に記載の炭化珪素半導体基板が完成する。最終的な基板形状として、残厚、ＴＴＶおよびＳＯＲＩ等が測定される。
【００４０】
上述の製造方法では、ｎ-型ドリフト層１のＣ面にｎ+型ＦＳ層２を形成し、ｎ-型ドリフト層１のＳｉ面にｎ+型ＣＳ層４を形成した。しかしながら、ｎ-型ドリフト層１のＳｉ面にｎ+型ＦＳ層２を形成し、ｎ-型ドリフト層１のＣ面にｎ+型ＣＳ層４を形成してもよい。また、ｐ+型コレクタ層３を成膜した後に、ｐ++型コンタクト層１５を成膜しても良い。
【００４１】
ここで、図５は、実施の形態にかかる炭化珪素半導体基板を用いたｎチャネル型ＩＧＢＴの構成を示す断面図である。上述のように作製した炭化珪素半導体基板より、図５のｎチャネル型ＩＧＢＴを製造する方法について説明する。まず、エピタキシャル成長により、ｎ-型ドリフト層１およびｎ+型ＣＳ層４を堆積させる。また、ｎ+型ＣＳ層４の表面にＪＦＥＴ領域８の形成領域に対応する部分を開口したイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとしてｐ型不純物イオン注入によりｐ+型ベース層７とＪＦＥＴ領域８を形成する。次に、イオン注入用マスクを除去する。
【００４２】
次に、ｎ+型エミッタ領域９の形成領域に対応する部分を開口したイオン注入用マスクを形成する。このイオン注入用マスクをマスクとしてｎ型不純物のイオン注入を行い、ｐ+型ベース層７の表面層にｎ+型エミッタ領域９を形成する。次に、イオン注入用マスクを除去する。次に、ｐ++型コンタクト領域１０の形成領域に対応する部分を開口したイオン注入用マスクを形成する。このイオン注入用マスクをマスクとしてｐ型不純物のイオン注入を行い、ｐ+型ベース層７の表面層にｐ++型コンタクト領域１０を形成する。次に、イオン注入用マスクを除去する。
【００４３】
上述したｎ+型エミッタ領域９およびｐ++型コンタクト領域１０を形成するための各イオン注入の順序は種々変更可能である。次に、各イオン注入によってそれぞれ形成された拡散領域を活性化させるための活性化アニール（熱処理）を行う。次に、おもて面（ｐ+型ベース層７側の面）を熱酸化してゲート絶縁膜１１を形成する。次に、ゲート絶縁膜１１上にゲート電極１２として、例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を形成し、パターニングする。
【００４４】
次に、ゲート電極１２を覆うように層間絶縁膜１３を形成し、パターニングしてから熱処理（リフロー）する。層間絶縁膜１３のパターニング時、コンタクトホールを形成するとともに、コンタクトホールに露出されたゲート絶縁膜１１も除去して、ｎ+型エミッタ領域９およびｐ++型コンタクト領域１０を露出させる。次に、例えばスパッタ法により、コンタクトホールを埋め込むようにエミッタ電極１４を形成する。次に、おもて面（ｐ+型ベース層７側の面）にパッシベーション保護膜を形成する。その後、基板をチップ状に切断（ダイシング）することで、図５に示すＩＧＢＴが完成する。
【００４５】
以上、説明したように、実施の形態によれば、少なくともｎ+型ＣＳ層とｐ+型コレクタ層とを合わせた膜厚は１μｍ以上である。これにより、デバイスプロセス中の基板のハンドリングや、プロセス装置の自動搬送系による搬送等で自立エピ基板の裏面側にスクラッチが発生しても、ｎ+型ＦＳ層とｐ+型コレクタ層とに十分な厚みがあるため、ｐ+型コレクタ層が失活することを防止できる。従って、実施の形態の炭化珪素半導体基板により、ｐ+型コレクタ層の失活に起因するリーク不良に基づくデバイス特性の低下を防止することができる。
【００４６】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
【産業上の利用可能性】
【００４７】
以上のように、本発明にかかる炭化珪素半導体基板および炭化珪素半導体基板の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にｎチャネル型ＩＧＢＴ用の炭化珪素半導体基板に適している。
【符号の説明】
【００４８】
１  ｎ-型ドリフト層
２  ｎ+型ＦＳ層
３  ｐ+型コレクタ層
４  ｎ+型ＣＳ層
５  ｎ型炭化珪素基板
６  ｎ+型バッファ層
７  ｐ+型ベース層
８  ＪＦＥＴ領域
９  ｎ+型エミッタ領域
１０  ｐ++型コンタクト領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  層間絶縁膜
１４  エミッタ電極
１５  ｐ++型コンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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