(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの不純物濃度は５×１０２０ｃｍ−３以上である。絶縁膜ＩＬ１ａのチャネル領域ＰＣＨ側の端部はｐ＋型ソース領域ＬＰＳ上に配置され、ｐ＋型ソース領域ＬＰＳからチャネル領域ＰＣＨに向かう方向に従って絶縁膜ＩＬ１ａの厚さが薄くなる傾斜面を有する。絶縁膜ＩＬ１ｂのチャネル領域ＰＣＨ側の端部はｐ＋型ドレイン領域ＬＰＤ上に配置され、ｐ＋型ドレイン領域ＬＰＤからチャネル領域ＰＣＨに向かう方向に従って絶縁膜ＩＬ１ｂの厚さが薄くなる傾斜面を有する。ゲート電極ＧＥａは、酸化アルミニウム膜を含むゲート絶縁膜ＧＩ１ａを介して、チャネル領域ＰＣＨ上、ｐ＋型ソース領域ＬＰＳ上、ｐ＋型ドレイン領域ＬＰＤ上、絶縁膜ＩＬ１ａの傾斜面上および絶縁膜ＩＬ１ｂの傾斜面上に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化ケイ素からなる第１導電型の基板と、
前記基板の主面上に形成された炭化ケイ素からなる前記第１導電型のエピタキシャル層と、
前記エピタキシャル層内に、互いに離間して形成された前記第１導電型とは異なる第２導電型の第１ソース領域および第１ドレイン領域と、
前記第１ソース領域の前記第１ドレイン領域側に隣接して、前記エピタキシャル層内に形成された前記第２導電型の第１低濃度ソース領域と、
前記第１ドレイン領域の前記第１ソース領域側に隣接して、前記エピタキシャル層内に形成された前記第２導電型の第１低濃度ドレイン領域と、
前記第１低濃度ソース領域の端部側面と前記第１低濃度ドレイン領域の端部側面との間の前記エピタキシャル層の表層部に形成された第１チャネル領域と、
前記第１ソース領域上および前記第１低濃度ソース領域上に形成された第１絶縁膜と、
前記第１ドレイン領域上および前記第１低濃度ドレイン領域上に形成された第２絶縁膜と、
前記第１チャネル領域上、前記第１低濃度ソース領域上、前記第１低濃度ドレイン領域上、前記第１絶縁膜上および前記第２絶縁膜上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を覆うように形成された第３絶縁膜と、
を備え、
前記第１ゲート絶縁膜は、酸化アルミニウム膜を含み、
前記第１ソース領域および前記第１ドレイン領域の不純物濃度は、５×１０２０ｃｍ−３以上であり、
前記第１低濃度ソース領域および前記第１低濃度ドレイン領域の不純物濃度は、１×１０２０ｃｍ−３以下であり、
前記第１絶縁膜の前記第１チャネル領域側の端部は、前記第１低濃度ソース領域上に配置され、前記第１低濃度ソース領域から前記第１チャネル領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる第１傾斜面を有し、
前記第２絶縁膜の前記第１チャネル領域側の端部は、前記第１低濃度ドレイン領域上に配置され、前記第１低濃度ドレイン領域から前記第１チャネル領域に向かう方向に従って前記第２絶縁膜の厚さが薄くなる第２傾斜面を有し、
前記第１ゲート電極は、前記第１ゲート絶縁膜を介して、前記第１チャネル領域上、前記第１低濃度ソース領域上、前記第１低濃度ドレイン領域上、前記第１絶縁膜の前記第１傾斜面上および前記第２絶縁膜の前記第２傾斜面上に配置されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記エピタキシャル層内に形成された前記第２導電型のウェル領域と、
前記ウェル領域の端部側面から離間して、前記ウェル領域内に互いに離間して形成された前記第１導電型の第２ソース領域および第２ドレイン領域と、
前記第２ソース領域の前記第２ドレイン領域側に隣接して、前記ウェル領域内に形成された前記第１導電型の第２低濃度ソース領域と、
前記第２ドレイン領域の前記第２ソース領域側に隣接して、前記ウェル領域内に形成された前記第１導電型の第２低濃度ドレイン領域と、
前記第２低濃度ソース領域の端部側面と前記第２低濃度ドレイン領域の端部側面との間の前記ウェル領域の表層部に形成された第２チャネル領域と、
前記第２ソース領域上および前記第２低濃度ソース領域上に形成された第４絶縁膜と、
前記第２ドレイン領域上および前記第２低濃度ドレイン領域上に形成された第５絶縁膜と、
前記第２チャネル領域上、前記第１絶縁膜上および前記第２絶縁膜上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極を覆うように形成された第６絶縁膜と、
を備え、
前記第２ソース領域および前記第２ドレイン領域の不純物濃度は、５×１０２０ｃｍ−３以上であり、
前記第２低濃度ソース領域および前記第２低濃度ドレイン領域の不純物濃度は、１×１０２０ｃｍ−３以下であり、
前記第４絶縁膜の前記第２チャネル領域側の端部は、前記第２低濃度ソース領域上に配置され、前記第２低濃度ソース領域から前記第２チャネル領域に向かう方向に従って前記第４絶縁膜の厚さが薄くなる第３傾斜面を有し、
前記第５絶縁膜の前記第２チャネル領域側の端部は、前記第２低濃度ドレイン領域上に配置され、前記第２低濃度ドレイン領域から前記第２チャネル領域に向かう方向に従って前記第５絶縁膜の厚さが薄くなる第４傾斜面を有し、
前記第２ゲート電極は、前記第２ゲート絶縁膜を介して、前記第２チャネル領域上、前記第２低濃度ソース領域上、前記第２低濃度ドレイン領域上、前記第４絶縁膜の前記第３傾斜面上および前記第５絶縁膜の前記第４傾斜面上に配置されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１ソース領域および前記第１ドレイン領域の表面は、前記第１チャネル領域の表面よりも窪んでいる、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第２ソース領域および前記第２ドレイン領域の表面は、前記第２チャネル領域の表面よりも窪んでいる、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１ゲート絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上に形成された酸化アルミニウム膜と、前記酸化アルミニウム膜上に形成された酸化シリコン膜とを有する積層膜からなる、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第２ゲート絶縁膜は、酸化シリコン膜からなる、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１絶縁膜の前記第１傾斜面上に形成された前記第１ゲート絶縁膜の第１の上面と、前記第１チャネル領域上に形成された前記第１ゲート絶縁膜の第２の上面とは、前記第１ゲート絶縁膜の第３の上面により繋がっており、
前記第２絶縁膜の前記第２傾斜面上に形成された前記第１ゲート絶縁膜の第４の上面と、前記第１チャネル領域上に形成された前記第１ゲート絶縁膜の前記第２の上面とは、前記第１ゲート絶縁膜の第５の上面により繋がっており、
前記第３の上面および前記第５の上面は、曲面を含む、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１ゲート絶縁膜の前記第１の上面と、前記第１ゲート絶縁膜の前記第２の上面とがなす角度は、４５°以上９０°未満であり、
前記第１ゲート絶縁膜の前記第４の上面と、前記第１ゲート絶縁膜の前記第２の上面とがなす角度は、４５°以上９０°未満である、半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第４絶縁膜の前記第３傾斜面上に形成された前記第２ゲート絶縁膜の第１の上面と、前記第２チャネル領域上に形成された前記第２ゲート絶縁膜の第２の上面とは、前記第２ゲート絶縁膜の第３の上面により繋がっており、
前記第５絶縁膜の前記第４傾斜面上に形成された前記第２ゲート絶縁膜の第４の上面と、前記第２チャネル領域上に形成された前記第２ゲート絶縁膜の前記第２の上面とは、前記第２ゲート絶縁膜の第５の上面により繋がっており、
前記第３の上面および前記第５の上面は、曲面を含む、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２ゲート絶縁膜の前記第１の上面と、前記第２ゲート絶縁膜の前記第２の上面とがなす角度は、４５°以上９０°未満であり、
前記第２ゲート絶縁膜の前記第４の上面と、前記第２ゲート絶縁膜の前記第２の上面とがなす角度は、４５°以上９０°未満である、半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記第１絶縁膜の前記第１ソース領域側の端部は、前記第１低濃度ソース領域から前記第１ソース領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる第５傾斜面を有し、
前記第２絶縁膜の前記第１ドレイン領域側の端部は、前記第１低濃度ドレイン領域から前記第１ドレイン領域に向かう方向に従って前記第２絶縁膜の厚さが薄くなる第６傾斜面を有し、
前記第４絶縁膜の前記第２ソース領域側の端部は、前記第２低濃度ソース領域から前記第２ソース領域に向かう方向に従って前記第４絶縁膜の厚さが薄くなる第７傾斜面を有し、
前記第５絶縁膜の前記第２ドレイン領域側の端部は、前記第２低濃度ドレイン領域から前記第２ドレイン領域に向かう方向に従って前記第５絶縁膜の厚さが薄くなる第８傾斜面を有する、半導体装置。
【請求項１２】
（ａ）炭化ケイ素を含む第１導電型の基板を準備する工程、
（ｂ）前記基板上に、炭化ケイ素を含む前記第１導電型のエピタキシャル層を形成する工程、
（ｃ）前記エピタキシャル層内に、前記第１導電型とは異なる第２導電型のウェル領域を形成する工程、
（ｄ）前記エピタキシャル層内に、前記第２導電型の第１ソース領域および第１ドレイン領域を互いに離間して形成し、前記第１ソース領域の前記第１ドレイン領域側に隣接して、前記エピタキシャル層内に前記第２導電型の第１低濃度ソース領域を形成し、前記第１ドレイン領域の前記第１ソース領域側に隣接して、前記エピタキシャル層内に前記第２導電型の第１低濃度ドレイン領域を形成する工程、
（ｅ）前記ウェル領域の端部側面から離間して、前記ウェル領域内に前記第１導電型の第２ソース領域および第２ドレイン領域を互いに離間して形成し、前記第２ソース領域の前記第２ドレイン領域側に隣接して、前記ウェル領域内に前記第１導電型の第２低濃度ソース領域を形成し、前記第２ドレイン領域の前記第２ソース領域側に隣接して、前記ウェル領域内に前記第１導電型の第２低濃度ドレイン領域を形成する工程、
（ｆ）前記エピタキシャル層上に第１絶縁膜を形成する工程、
（ｇ）前記第１絶縁膜を等方性エッチングすることにより、前記第１絶縁膜をパターニングして、前記第１低濃度ソース領域の端部側面と前記第１低濃度ドレイン領域の端部側面との間の前記エピタキシャル層の表層部に形成された第１チャネル領域と、前記第２低濃度ソース領域の端部側面と前記第２低濃度ドレイン領域の端部側面との間の前記ウェル領域の表層部に形成された第２チャネル領域とを露出させる工程、
（ｈ）前記エピタキシャル層上および前記（ｋ）工程によりパターニングされた前記第１絶縁膜上に、酸化アルミニウム膜を含む第２絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程の後に、前記第２絶縁膜上に半導体膜を形成する工程、
（ｊ）前記（ｉ）工程の後に、前記半導体膜をパターニングすることにより、第１ゲート電極および第２ゲート電極を形成する工程、
（ｋ）前記（ｊ）工程の後に、前記第２絶縁膜上、前記第１ゲート電極上および前記第２ゲート電極上に第３絶縁膜を形成する工程、
（ｌ）前記第２絶縁膜をパターニングすることにより、前記第１チャネル領域上、前記第１低濃度ソース領域上、前記第１低濃度ドレイン領域上および前記第１絶縁膜上に第１ゲート絶縁膜を、前記第２チャネル領域上、前記第２低濃度ソース領域上、前記第２低濃度ドレイン領域上および前記第１絶縁膜上に第２ゲート絶縁膜を、それぞれ形成する工程、
（ｍ）前記（ｇ）工程によりパターニングされた前記第１絶縁膜をさらにパターニングすることにより、前記第１ソース領域上および前記第１低濃度ソース領域上、前記第１ドレイン領域上および前記第１低濃度ドレイン領域上、前記第２ソース領域上および前記第２低濃度ソース領域上、前記第２ドレイン領域上および前記第２低濃度ドレイン領域上に、それぞれ前記第１絶縁膜を残存させる工程、
を備え、
前記第１ソース領域および前記第１ドレイン領域の不純物濃度は、５×１０２０ｃｍ−３以上であり、
前記第２ソース領域および前記第２ドレイン領域の不純物濃度は、５×１０２０ｃｍ−３以上であり、
前記第１低濃度ソース領域および前記第１低濃度ドレイン領域の不純物濃度は、１×１０２０ｃｍ−３以下であり、
前記第２低濃度ソース領域および前記第２低濃度ドレイン領域の不純物濃度は、１×１０２０ｃｍ−３以下であり、
前記第１ソース領域上および前記第１低濃度ソース領域上の前記第１絶縁膜の前記第１チャネル領域側の端部は、前記第１低濃度ソース領域から前記第１チャネル領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる第１傾斜面を有し、
前記第１ドレイン領域上および前記第１低濃度ドレイン領域上の前記第１絶縁膜の前記第１チャネル領域側の端部は、前記第１低濃度ドレイン領域から前記第１チャネル領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる第２傾斜面を有し、
前記第１ゲート電極は、前記第１ゲート絶縁膜を介して、前記第１チャネル領域上、前記第１低濃度ソース領域上、前記第１低濃度ドレイン領域上、前記第１絶縁膜の前記第１傾斜面上および前記第１絶縁膜の前記第２傾斜面上に配置され、
前記第２ソース領域上および前記第２低濃度ソース領域上の前記第１絶縁膜の前記第２チャネル領域側の端部は、前記第２低濃度ソース領域上に配置され、前記第２低濃度ソース領域から前記第２チャネル領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる第３傾斜面を有し、
前記第２ドレイン領域上および前記第２低濃度ドレイン領域上の前記第１絶縁膜の前記第２チャネル領域側の端部は、前記第２低濃度ドレイン領域上に配置され、前記第２低濃度ドレイン領域から前記第２チャネル領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる第４傾斜面を有し、
前記第２ゲート電極は、前記第２ゲート絶縁膜を介して、前記第２チャネル領域上、前記第２低濃度ソース領域上、前記第２低濃度ドレイン領域上、前記第１絶縁膜の前記第３傾斜面上および前記第１絶縁膜の前記第４傾斜面上に配置されている、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）第１マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第２導電型の不純物をイオン注入して、第１不純物領域を形成する工程、
（ｄ２）第２マスクを用いて、前記エピタキシャル層の表面から前記第１不純物領域内に、前記第２導電型の不純物をイオン注入して、前記第１ソース領域および前記第１ドレイン領域を形成する工程、
を含み、
前記（ｅ）工程は、
（ｅ１）第３マスクを用いて、前記エピタキシャル層の表面から前記ウェル領域内に、前記第１導電型の不純物をイオン注入して、第２不純物領域を形成する工程、
（ｅ２）第４マスクを用いて、前記エピタキシャル層の表面から前記第２不純物領域内に、前記第１導電型の不純物をイオン注入して、前記第２ソース領域および前記第２ドレイン領域を形成する工程、
を含み、
前記（ｄ２）工程で前記第２導電型の前記不純物がイオン注入されなかった前記第１不純物領域により、前記第１低濃度ソース領域および前記第１低濃度ドレイン領域が形成され、
前記（ｅ２）工程で前記第１導電型の前記不純物がイオン注入されなかった前記第２不純物領域により、前記第２低濃度ソース領域および前記第２低濃度ドレイン領域が形成される、半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）第１マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第２導電型の不純物をイオン注入して、第１不純物領域を形成する工程、
（ｄ２）前記第１マスク上および前記第１不純物領域上に、第３絶縁膜を形成する工程、
（ｄ３）前記第３絶縁膜を異方性エッチングすることにより、前記第１マスクの側面に第１サイドウォールを形成する工程、
（ｄ４）前記第１マスクおよび前記第１サイドウォールを用いて、前記エピタキシャル層の表面から前記第１不純物領域内に、前記第２導電型の不純物をイオン注入して、前記第１ソース領域および前記第１ドレイン領域を形成する工程、
を含み、
前記（ｅ）工程は、
（ｅ１）第２マスクを用いて、前記エピタキシャル層の表面から前記ウェル領域内に、前記第１導電型の不純物をイオン注入して、第２不純物領域を形成する工程、
（ｅ２）前記第２マスク上および前記第２不純物領域上に、第４絶縁膜を形成する工程、
（ｅ３）前記第４絶縁膜を異方性エッチングすることにより、前記第２マスクの側面に第２サイドウォールを形成する工程、
（ｅ４）前記第２マスクおよび前記第２サイドウォールを用いて、前記エピタキシャル層の表面から前記第２不純物領域内に、前記第１導電型の不純物をイオン注入して、前記第２ソース領域および前記第２ドレイン領域を形成する工程、
を含み、
前記（ｄ４）工程で前記第２導電型の前記不純物がイオン注入されなかった前記第１不純物領域により、前記第１低濃度ソース領域および前記第１低濃度ドレイン領域が形成され、
前記（ｅ４）工程で前記第１導電型の前記不純物がイオン注入されなかった前記第２不純物領域により、前記第２低濃度ソース領域および前記第２低濃度ドレイン領域が形成される、半導体装置の製造方法。
【請求項１５】
請求項１２に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）第１マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第２導電型の不純物をイオン注入して、前記第１ソース領域および前記第１ドレイン領域を形成する工程、
（ｄ２）前記第１マスクをスリミングすることにより、第２マスクを形成する工程、
（ｄ３）前記第２マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第２導電型の不純物をイオン注入して、前記第１低濃度ソース領域および前記第１低濃度ドレイン領域を形成する工程、
を含み、
前記（ｅ）工程は、
（ｅ１）第３マスクを用いて、前記エピタキシャル層の表面から前記ウェル領域内に、前記第１導電型の不純物をイオン注入して、前記第２ソース領域および前記第２ドレイン領域を形成する工程、
（ｅ２）前記第３マスクをスリミングすることにより、第４マスクを形成する工程、
（ｅ３）前記第４マスクを用いて、前記エピタキシャル層の表面から前記ウェル領域内に、前記第１導電型の不純物をイオン注入して、前記第２低濃度ソース領域および前記第２低濃度ドレイン領域を形成する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）は、Ｓｉに対してバンドギャップが約３倍大きい。そのため、ＳｉＣ中では熱による少数キャリアの励起が極めて少ないため、ＳｉＣを用いた半導体装置は３００℃以上の高温動作も可能である。従って、ＳｉＣを用いた半導体装置は、例えば高温環境でのセンサなどに使用できることが期待されている。
【０００３】
特許文献１（特開２０１３−９３４８２号公報）には、例えば、ＳｉＣ基板において、ゲート絶縁層の端部の下に、不純物濃度が高い領域および低い領域を設けることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９３４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、ＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-effect Transistor）において、閾値電圧を適切に設定することを検討している。ＳｉＣ−ＭＯＳＦＥＴを含む半導体装置およびその製造方法を工夫することにより、前記半導体装置の信頼性の向上が望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、ｎ＋型ＳｉＣ基板と、前記ｎ＋型ＳｉＣ基板の主面上に形成されたｎ−型エピタキシャル層と、前記ｎ−型エピタキシャル層内に、互いに離間して形成されたｐ＋＋型ソース領域およびｐ＋＋型ドレイン領域と、を備えている。半導体装置は、前記ｐ＋＋型ソース領域の前記ｐ＋＋型ドレイン領域側に隣接して、前記ｎ−型エピタキシャル層内に形成されたｐ＋型低濃度ソース領域と、前記ｐ＋＋型ドレイン領域の前記ｐ＋＋型ソース領域側に隣接して、前記ｎ−型エピタキシャル層内に形成されたｐ＋型低濃度ドレイン領域と、を備えている。半導体装置は、前記ｐ＋型低濃度ソース領域の端部側面と前記ｐ＋型低濃度ドレイン領域の端部側面との間の前記ｎ−型エピタキシャル層の表層部に形成されたチャネル領域と、を備えている。半導体装置は、前記ｐ＋＋型ソース領域上および前記ｐ＋型低濃度ソース領域上に形成された第１絶縁膜と、前記ｐ＋＋型ドレイン領域上および前記ｐ＋型低濃度ドレイン領域上に形成された第２絶縁膜と、を備えている。半導体装置は、前記チャネル領域上、前記ｐ＋型低濃度ソース領域上、前記ｐ＋型低濃度ドレイン領域上、前記第１絶縁膜上および前記第２絶縁膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えている。前記ゲート絶縁膜は、酸化アルミニウム膜を含み、前記ｐ＋＋型ソース領域および前記ｐ＋＋型ドレイン領域の不純物濃度は、５×１０２０ｃｍ−３以上である。前記第１絶縁膜の前記チャネル領域側の端部は、前記ｐ＋型低濃度ソース領域上に配置され、前記ｐ＋型低濃度ソース領域から前記チャネル領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる第１傾斜面を有している。前記第２絶縁膜の前記チャネル領域側の端部は、前記ｐ＋型低濃度ドレイン領域上に配置され、前記ｐ＋型低濃度ドレイン領域から前記チャネル領域に向かう方向に従って前記第２絶縁膜の厚さが薄くなる第２傾斜面を有している。前記ゲート電極は、前記ゲート絶縁膜を介して、前記チャネル領域上、前記ｐ＋型低濃度ソース領域上、前記ｐ＋型低濃度ドレイン領域上、前記第１絶縁膜の前記第１傾斜面上および前記第２絶縁膜の前記第２傾斜面上に配置されている。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置を示す要部断面図である。
【図２】一実施の形態の半導体装置を構成するｐチャネル型ＭＯＳＦＥＴのゲート電極の要部拡大断面図である。
【図３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】検討例１の半導体装置の要部断面図である。
【図１９】検討例２の半導体装置の要部断面図である。
【図２０】第１変形例の半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】第２変形例の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】第２の実施の形態の半導体装置の要部断面図である。
【図２６】第３の実施の形態の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１１】
なお、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。
【００１２】
（実施の形態１）
［半導体装置の構造について］
図１は、本実施の形態の半導体装置の断面図であり、例えばＳｉＣ基板上にｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図である。図２は、本実施の形態の半導体装置のゲート電極の端部を示す拡大断面図である。
【００１３】
図１に示すｎ＋型ＳｉＣ基板ＳＵＢは、炭化ケイ素（ＳｉＣ）からなる。ｎ＋型ＳｉＣ基板ＳＵＢは、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））を含んでいる。ｎ＋型ＳｉＣ基板ＳＵＢは、領域ＡＲ１と領域ＡＲ２とを有している。領域ＡＲ１と領域ＡＲ２とは、同一のＳｉＣ基板ＳＵＢの主面の互いに異なる平面領域に対応している。本実施の形態において、領域ＡＲ１には、ｐチャネル型ＭＯＳＦＥＴが形成され、領域ＡＲ２には、ｎチャネル型ＭＯＳＦＥＴが形成されている。なお、領域ＡＲ１と領域ＡＲ２とは、互いに隣り合っていても、隣り合っていなくてもよいが、理解を簡単にするために、図１においては、領域ＡＲ１，ＡＲ２の順に隣り合うように図示している。
【００１４】
図１に示すように、ｎ＋型ＳｉＣ基板ＳＵＢの表面（第１主面）上に、ｎ＋型ＳｉＣ基板ＳＵＢよりも不純物濃度の低い炭化ケイ素（ＳｉＣ）からなるｎ−型エピタキシャル層ＥＰが形成されている。ｎ−型エピタキシャル層ＥＰは、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））を含んでいる。ｎ−型エピタキシャル層ＥＰの厚さは、例えば５．０〜１００．０μｍ程度である。ｎ＋型ＳｉＣ基板ＳＵＢの不純物濃度は、好ましくは１×１０１８〜１×１０２１ｃｍ−３程度、ｎ−型エピタキシャル層ＥＰの不純物濃度は、好ましくは１×１０１４〜１×１０１８ｃｍ−３程度である。
【００１５】
まず、図１に示すように、領域ＡＲ１に形成された本実施の形態のｐチャネル型ＭＯＳＦＥＴの構造について説明する。ｎ−型エピタキシャル層ＥＰ内には、ｎ−型エピタキシャル層ＥＰの表面から所定の深さを有するｐ＋＋型ソース領域（第１ソース領域）ＰＳおよびｐ＋＋型ドレイン領域（第１ドレイン領域）ＰＤが形成されている。ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤは、ｐ型不純物（例えばホウ素（Ｂ）またはアルミニウム（Ａｌ））を含んでいる。ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤのｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば０．１〜０．５μｍ程度であり、好ましくは０．４μｍである。ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの不純物濃度は、５×１０２０ｃｍ−３以上であり、好ましくは５×１０２０〜５×１０２１ｃｍ−３程度である。
【００１６】
なお、図１および図２に示すように、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤは、不純物濃度が高いため、この領域の結晶性が低下し、歪んだ構造をとる。そのため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ窪みＰＤＥが形成されている。図１では、一例として、窪みＰＤＥを逆台形状に表しているが、実際には不定形である。また、図示しないが、窪みＰＤＥの表面には粗い凹凸が形成されている。図２に示すように、窪みＰＤＥの深さｄは、ｎ−型エピタキシャル層ＥＰの表面から５０ｎｍ程度である。
【００１７】
また、図１に示すように、ｎ−型エピタキシャル層ＥＰ内には、ｐ＋＋型ソース領域ＰＳの端部からｐ＋＋型ドレイン領域ＰＤ側にｐ＋型ソース領域（第１低濃度ソース領域）ＬＰＳが形成されている。また、ｎ−型エピタキシャル層ＥＰ内には、ｐ＋＋型ドレイン領域ＰＤの端部からｐ＋＋型ソース領域ＰＳ側にｐ＋型ドレイン領域（第１低濃度ドレイン領域）ＬＰＤが形成されている。ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤは、ｐ型不純物（例えばホウ素（Ｂ）またはアルミニウム（Ａｌ））を含んでいる。ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤのｎ−型エピタキシャル層ＥＰの表面からの深さは、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤのｎ−型エピタキシャル層ＥＰの表面からの深さと同じか、それよりも浅いことが好ましく、例えば０．１〜０．５μｍ程度であり、好ましくは０．２μｍである。図１では、一例として、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤのｎ−型エピタキシャル層ＥＰの表面からの深さは、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤのｎ−型エピタキシャル層ＥＰの表面からの深さと同じものとして表している。
【００１８】
ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤの不純物濃度は、１×１０２０ｃｍ−３以下であり、好ましくは１×１０１８〜１×１０２０ｃｍ−３程度である。ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤの不純物濃度は、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤに比べて高くないため、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤの結晶性は低下せず、平坦性を保っている。そのため、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤには、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤに形成されるような窪みは形成されない。
【００１９】
ｎ−型エピタキシャル層ＥＰ内のｐ＋型ソース領域ＬＰＳとｐ＋型ドレイン領域ＬＰＤとの間の領域が、チャネル領域（第１チャネル領域）ＰＣＨとして機能する。ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの表面は、チャネル領域ＰＣＨの表面よりも窪んでいる（ＳｉＣ基板ＳＵＢを基準とした高さ位置が低い）。一方、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤの表面は、チャネル領域ＰＣＨの表面から窪んでいない（ＳｉＣ基板ＳＵＢを基準とした高さ位置が同じである）。
【００２０】
また、図１に示すように、ｎ−型エピタキシャル層ＥＰ上には、絶縁膜ＩＬ１ａ，ＩＬ１ｂが形成されている。具体的には、ｐ＋＋型ソース領域ＰＳ上およびｐ＋型ソース領域ＬＰＳ上には、絶縁膜（第１絶縁膜）ＩＬ１ａが形成され、ｐ＋＋型ドレイン領域ＰＤ上およびｐ＋型ドレイン領域ＬＰＤ上には、絶縁膜（第２絶縁膜）ＩＬ１ｂが形成されている。絶縁膜ＩＬ１ａ，ＩＬ１ｂは、例えば酸化シリコン膜からなる。なお、後述するように、ｐ型ウェル領域ＰＷ上には、絶縁膜ＩＬ１ｃ，ＩＬ１ｄが形成されている。
【００２１】
絶縁膜ＩＬ１ａ，ＩＬ１ｂは、略山形に形成されている。具体的には、絶縁膜ＩＬ１ａのｐ＋型ソース領域ＬＰＳ側の端部は、ｐ＋型ソース領域ＬＰＳからチャネル領域ＰＣＨに向かうに従って、絶縁膜ＩＬ１ａの厚さが薄くなる傾斜面（第１傾斜面）を有している。この傾斜面の角度は、ｐ＋型ソース領域ＬＰＳの上面（ｎ−型エピタキシャル層ＥＰの上面）を基準にして、４５°以上９０°未満である。絶縁膜ＩＬ１ａのｐ＋型ソース領域ＬＰＳ側の端部は、チャネル長方向においてｐ＋型ソース領域ＬＰＳの略中央に配置されている。すなわち、チャネル長方向において、ｐ＋型ソース領域ＬＰＳの略中央からｐ＋＋型ソース領域ＰＳ側は、絶縁膜ＩＬ１ａに覆われている一方、ｐ＋型ソース領域ＬＰＳの略中央からチャネル領域ＰＣＨ側は、絶縁膜ＩＬ１ａに覆われていない。
【００２２】
また、絶縁膜ＩＬ１ａのｐ＋＋型ソース領域ＰＳ側の端部は、ｐ＋型ソース領域ＬＰＳからｐ＋＋型ソース領域ＰＳの窪みＰＤＥに向かうに従って、絶縁膜ＩＬ１ａの厚さが薄くなる傾斜面（第５傾斜面）を有している。この傾斜面の角度は、窪みＰＤＥを基準にして４５°以上９０°未満である。
【００２３】
また、絶縁膜ＩＬ１ｂのｐ＋型ドレイン領域ＬＰＤ側の端部は、ｐ＋型ドレイン領域ＬＰＤからチャネル領域ＰＣＨに向かうに従って、絶縁膜ＩＬ１ｂの厚さが薄くなる傾斜面（第２傾斜面）を有している。この傾斜面の角度は、ｐ＋型ドレイン領域ＬＰＤの上面（ｎ−型エピタキシャル層ＥＰの上面）を基準にして、４５°以上９０°未満である。絶縁膜ＩＬ１ｂのｐ＋型ドレイン領域ＬＰＤ側の端部は、チャネル長方向においてｐ＋型ドレイン領域ＬＰＤの略中央に配置されている。すなわち、チャネル長方向において、ｐ＋型ドレイン領域ＬＰＤの略中央からｐ＋＋型ドレイン領域ＰＤ側は、絶縁膜ＩＬ１ｂに覆われている一方、ｐ＋型ドレイン領域ＬＰＤの略中央からチャネル領域ＰＣＨ側は、絶縁膜ＩＬ１ｂに覆われていない。
【００２４】
また、絶縁膜ＩＬ１ｂのｐ＋＋型ドレイン領域ＰＤ側の端部は、ｐ＋型ドレイン領域ＬＰＤからｐ＋＋型ドレイン領域ＰＤの窪みＰＤＥに向かうに従って、絶縁膜ＩＬ１ｂの厚さが薄くなる傾斜面（第６傾斜面）を有している。この傾斜面の角度は、窪みＰＤＥを基準にして４５°以上９０°未満である。
【００２５】
また、絶縁膜ＩＬ１ａ，ＩＬ１ｂの頂部には、それぞれｎ−型エピタキシャル層ＥＰの上面と平行な面部が形成されている。この平行な面部とｎ−型エピタキシャル層ＥＰの上面との間の距離（絶縁膜ＩＬ１ａ，ＩＬ１ｂの膜厚）は、例えば０．１〜０．５μｍであり、好ましくは０．３μｍである。
【００２６】
また、チャネル領域ＰＣＨ上、ｐ＋型ソース領域ＬＰＳ上、ｐ＋型ドレイン領域ＬＰＤ上および絶縁膜ＩＬ１ａ，ＩＬ１ｂ上には、ゲート絶縁膜（第１ゲート絶縁膜）ＧＩ１ａが形成されている。ゲート絶縁膜ＧＩ１ａは、チャネル領域ＰＣＨと、絶縁膜ＩＬ１ａに覆われていないｐ＋型ソース領域ＬＰＳと、絶縁膜ＩＬ１ｂに覆われていないｐ＋型ドレイン領域ＬＰＤと、それぞれ接している。ゲート絶縁膜ＧＩ１ａは、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤと平面視において重なっている。ただし、ゲート絶縁膜ＧＩ１ａとｐ＋＋型ソース領域ＰＳとの間には絶縁膜ＩＬ１ａが存在するため、ゲート絶縁膜ＧＩ１ａはｐ＋＋型ソース領域ＰＳと接していない。同様に、ゲート絶縁膜ＧＩ１ａとｐ＋＋型ドレイン領域ＰＤとの間には絶縁膜ＩＬ１ｂが存在するため、ゲート絶縁膜ＧＩ１ａはｐ＋＋型ドレイン領域ＰＤと接していない。
【００２７】
ゲート絶縁膜ＧＩ１ａは、絶縁膜ＩＬ１ａのｐ＋型ソース領域ＬＰＳ側の端部に形成された傾斜面（第１傾斜面）と、絶縁膜ＩＬ１ｂのｐ＋型ドレイン領域ＬＰＤ側の端部に形成された傾斜面（第２傾斜面）とにそれぞれ乗り上がっている。ゲート絶縁膜ＧＩ１ａの端部は、絶縁膜ＩＬ１ａ，ＩＬ１ｂの頂部に形成されたｎ−型エピタキシャル層ＥＰの上面と平行な面部上にそれぞれ配置されている。
【００２８】
本実施の形態のゲート絶縁膜ＧＩ１ａは、絶縁膜ＧＯ１と、絶縁膜ＧＯ１上に形成された絶縁膜ＧＡと、絶縁膜ＧＡ上に形成された絶縁膜ＧＯ２とからなる積層膜として形成されている。絶縁膜ＧＯ１，ＧＯ２は、例えば、酸化シリコン膜からなる。また、絶縁膜ＧＡは、酸化アルミニウム膜からなる。絶縁膜ＧＡの膜厚は、好ましくは７〜１０ｎｍ、絶縁膜ＧＯ１，ＧＯ２の膜厚は、好ましくは５〜２０ｎｍである。後述するように、ゲート絶縁膜ＧＩ１ａは、少なくとも絶縁膜ＧＡを含んでいればよい。そのため、ゲート絶縁膜ＧＩ１ａは、酸化アルミニウム膜からなる絶縁膜ＧＡのみで構成してもよいし、絶縁膜ＧＯ１と、絶縁膜ＧＯ１上に形成された絶縁膜ＧＡとからなる積層膜として形成してもよい。また、ゲート絶縁膜ＧＩ１ａは、絶縁膜ＧＯ１、絶縁膜ＧＡ、絶縁膜ＧＯ１、絶縁膜ＧＡ・・・のように、絶縁膜ＧＯ１と絶縁膜ＧＡとが周期的に積層された膜により構成してもよい。
【００２９】
ゲート絶縁膜ＧＩ１ａ上には、ゲート電極（第１ゲート電極）ＧＥａが形成されている。ゲート電極ＧＥａは、例えば、多結晶シリコンからなる。ゲート電極ＧＥａの膜厚は、例えば０．１〜０．５μｍである。ゲート電極ＧＥａは、チャネル領域ＰＣＨ、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤと平面視において重なっている。
【００３０】
ゲート絶縁膜ＧＩ１ａ上に形成されたゲート電極ＧＥａは、ゲート絶縁膜ＧＩ１ａと同様の断面形状を有する。すなわち、ゲート電極ＧＥａは、絶縁膜ＩＬ１ａのｐ＋型ソース領域ＬＰＳ側の端部に形成された傾斜面（第１傾斜面）と、絶縁膜ＩＬ１ｂのｐ＋型ドレイン領域ＬＰＤ側の端部に形成された傾斜面（第２傾斜面）とにゲート絶縁膜ＧＩ１ａを介してそれぞれ乗り上がっている。ゲート電極ＧＥａの端部は、絶縁膜ＩＬ１ａ，ＩＬ１ｂの頂部に形成されたｎ−型エピタキシャル層ＥＰの上面と平行な面部上にゲート絶縁膜ＧＩ１ａを介してそれぞれ配置されている。特に、図２に示すように、ゲート電極ＧＥａの下面（ゲート絶縁膜ＧＩ１ａと接する面）がゲート絶縁膜ＧＩ１ａを介して、絶縁膜ＩＬ１ａのｐ＋型ソース領域ＬＰＳ側の端部に形成された傾斜面に乗り上がる角度αは、４５°以上９０°未満である。また、同様に、図示しないが、ゲート電極ＧＥａの下面がゲート絶縁膜ＧＩ１ａを介して、絶縁膜ＩＬ１ｂのｐ＋型ドレイン領域ＬＰＤ側の端部に形成された傾斜面に乗り上がる角度は、４５°以上９０°未満である。
【００３１】
従って、図１および図２に示すように、ゲート電極ＧＥａの下面（ゲート絶縁膜ＧＩ１ａと接する面）と、チャネル領域ＰＣＨ、ｐ＋型ソース領域ＬＰＳおよびｐ＋＋型ソース領域ＰＳの上面（ｎ−型エピタキシャル層ＥＰの上面）との距離は、チャネル長方向において、チャネル領域ＰＣＨからｐ＋型ソース領域ＬＰＳの略中央までは一定（ゲート絶縁膜ＧＩ１ａの厚さ分離間している）である。そして、ゲート電極ＧＥａの下面と、チャネル領域ＰＣＨ、ｐ＋型ソース領域ＬＰＳおよびｐ＋＋型ソース領域ＰＳの上面との距離は、ｐ＋型ソース領域ＬＰＳの略中央からｐ＋＋型ソース領域ＰＳに向かうに従って増加している（ゲート絶縁膜ＧＩ１ａの厚さと絶縁膜ＩＬ１ａの厚さとの合計の厚さ分離間している）。
【００３２】
同様に、図１に示すように、ゲート電極ＧＥａの下面とチャネル領域ＰＣＨ、ｐ＋型ドレイン領域ＬＰＤおよびｐ＋＋型ドレイン領域ＰＤの上面（ｎ−型エピタキシャル層ＥＰの上面）との距離は、チャネル長方向において、チャネル領域ＰＣＨからｐ＋型ドレイン領域ＬＰＤの略中央までは一定（ゲート絶縁膜ＧＩ１ａの厚さ分離間している）である。そして、ゲート電極ＧＥａの下面とチャネル領域ＰＣＨ、ｐ＋型ドレイン領域ＬＰＤおよびｐ＋＋型ドレイン領域ＰＤの上面との距離は、ｐ＋型ドレイン領域ＬＰＤの略中央からｐ＋＋型ドレイン領域ＰＤに向かうに従って増加している（ゲート絶縁膜ＧＩ１ａの厚さと絶縁膜ＩＬ１ｂの厚さとの合計の厚さ分離間している）。
【００３３】
なお、図２に示すように、ゲート電極ＧＥａの絶縁膜ＩＬ１ａ側の下面を、絶縁膜ＩＬ１ａの端部の傾斜面（第１傾斜面）に平行な第１の下面Ｓ１と、チャネル領域ＰＣＨの上面に平行な第２の下面Ｓ２と、第１の下面Ｓ１と第２の下面Ｓ２とを接続する第３の下面Ｓ３とに分けたとき、第３の下面Ｓ３は曲面を含んでいることが好ましい。この場合、ゲート電極ＧＥａの第３の下面Ｓ３の曲面の一部は円弧に近似でき、曲率半径Ｒ１を有している。この曲率半径Ｒ１は、ゲート絶縁膜ＧＩ１ａの種類に依存して異なるが、ゲート絶縁膜ＧＩ１ａの膜厚の１．８倍以上であることが好ましく、例えば１０ｎｍ以上である。なお、ゲート電極ＧＥａの絶縁膜ＩＬ１ｂ側の下面、ならびに、後述するゲート電極ＧＥｂの絶縁膜ＩＬ１ｃ側の下面およびゲート電極ＧＥｂの絶縁膜ＩＬ１ｄ側の下面についても同様である。すなわち、絶縁膜ＩＬ１ｂ（ＩＬ１ｃ，ＩＬ１ｄ）の端部の傾斜面に平行な第１の下面と、チャネル領域ＰＣＨ（ＮＣＨ）の上面に平行な第２の下面と、第１の下面と第２の下面とを接続する第３の下面とに分けたとき、第３の下面は曲面を含んでいることが好ましい。
【００３４】
また、ゲート絶縁膜ＧＩ１ａおよびゲート電極ＧＥａは、絶縁膜（第３絶縁膜）ＩＬ２によって覆われている。絶縁膜ＩＬ２は、例えば酸化シリコン膜からなる。
【００３５】
また、ｐ＋＋型ソース領域ＰＳ上および絶縁膜ＩＬ２上には、ソース配線用電極Ｍ１ａが形成され、ｐ＋＋型ソース領域ＰＳは、ソース配線用電極Ｍ１ａと電気的に接続されている。同様に、ｐ＋＋型ドレイン領域ＰＤ上および絶縁膜ＩＬ２上には、ドレイン配線用電極Ｍ１ｂが形成され、ｐ＋＋型ドレイン領域ＰＤは、ドレイン配線用電極Ｍ１ｂと電気的に接続されている。また、図示しないが、ゲート電極ＧＥａは、ゲート配線用電極と電気的に接続されている。図１に示すソース配線用電極Ｍ１ａおよびドレイン配線用電極Ｍ１ｂは、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜により形成されている。図示しないが、ゲート配線用電極も同様に、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜により形成されている。ソース配線用電極Ｍ１ａには外部からソース電位が印加され、ドレイン配線用電極Ｍ１ｂには外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
【００３６】
次に、図１に示すように、領域ＡＲ２に形成された本実施の形態のｎチャネル型ＭＯＳＦＥＴの構造について説明する。ｎ−型エピタキシャル層ＥＰ内には、ｎ−型エピタキシャル層ＥＰの表面から所定の深さを有するｐ型ウェル領域ＰＷが形成されている。ｐ型ウェル領域ＰＷのｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば１．０μｍ程度である。ｐ型ウェル領域ＰＷの不純物濃度は、好ましくは５×１０１６〜１×１０１９ｃｍ−３程度である。
【００３７】
ｐ型ウェル領域ＰＷ内には、ｎ−型エピタキシャル層ＥＰの表面から所定の深さを有するｎ＋＋型ソース領域（第２ソース領域）ＮＳおよびｎ＋＋型ドレイン領域（第２ドレイン領域）ＮＤが形成されている。ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤは、ｐ型ウェル領域ＰＷの端部側面からそれぞれ離間して形成されている。ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤのｐ型ウェル領域ＰＷの表面、すなわちｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば０．１〜０．５μｍ程度であり、好ましくは０．４μｍである。ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤの不純物濃度は、５×１０２０ｃｍ−３以上であり、好ましくは５×１０２０〜５×１０２１ｃｍ−３程度である。
【００３８】
なお、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤは、不純物濃度が高いため、この領域の結晶性が低下し、歪んだ構造をとる。そのため、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤには、それぞれ窪みＮＤＥが形成されている。図１では、窪みＮＤＥを逆台形状に表しているが、実際には不定形である。また、窪みＮＤＥの表面には粗い凹凸が形成されている。窪みＮＤＥの深さは、ｐ型ウェル領域ＰＷの表面、すなわちｎ−型エピタキシャル層ＥＰの表面から５０ｎｍ程度である。
【００３９】
また、図１に示すように、ｐ型ウェル領域ＰＷ内には、ｎ＋＋型ソース領域ＮＳの端部からｎ＋＋型ドレイン領域ＮＤ側にｎ＋型ソース領域（第２低濃度ソース領域）ＬＮＳが形成されている。また、ｐ型ウェル領域ＰＷ内には、ｎ＋＋型ドレイン領域ＮＤの端部からｎ＋＋型ソース領域ＮＳ側にｎ＋型ドレイン領域（第２低濃度ドレイン領域）ＬＮＤが形成されている。ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤのｐ型ウェル領域ＰＷの表面、すなわちｎ−型エピタキシャル層ＥＰの表面からの深さは、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤのｐ型ウェル領域ＰＷの表面（ｎ−型エピタキシャル層ＥＰの表面）からの深さと同じか、それよりも浅いことが好ましく、０．１〜０．５μｍ程度であり、好ましくは０．２μｍである。ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤの不純物濃度は、１×１０２０ｃｍ−３以下であり、好ましくは１×１０１８〜１×１０２０ｃｍ−３程度である。ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤの不純物濃度は、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤに比べて高くないため、この領域の結晶性は低下せず、平坦性を保っている。そのため、ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤには、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤに形成されるような窪みは形成されない。
【００４０】
ｐ型ウェル領域ＰＷ内のｎ＋型ソース領域ＬＮＳとｎ＋型ドレイン領域ＬＮＤとの間の領域が、チャネル領域（第２チャネル領域）ＮＣＨとして機能する。ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤの表面は、チャネル領域ＮＣＨの表面よりも窪んでいる（ＳｉＣ基板ＳＵＢを基準とした高さ位置が低い）。一方、ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤの表面は、チャネル領域ＮＣＨの表面から窪んでいない（ＳｉＣ基板ＳＵＢを基準とした高さ位置が同じである）。
【００４１】
また、図１に示すように、ｐ型ウェル領域ＰＷ上には、絶縁膜ＩＬ１ｃ，ＩＬ１ｄが形成されている。すなわち、ｎ＋＋型ソース領域ＮＳ上およびｎ＋型ソース領域ＬＮＳ上には、絶縁膜（第４絶縁膜）ＩＬ１ｃが形成され、ｎ＋＋型ドレイン領域ＮＤ上およびｎ＋型ドレイン領域ＬＮＤ上には、絶縁膜（第５絶縁膜）ＩＬ１ｄが形成されている。
【００４２】
絶縁膜ＩＬ１ｃ，ＩＬ１ｄは、略山形に形成されている。具体的には、絶縁膜ＩＬ１ｃのｎ＋型ソース領域ＬＮＳ側の端部は、ｎ＋型ソース領域ＬＮＳからチャネル領域ＮＣＨに向かうに従って、絶縁膜ＩＬ１ｃの厚さが薄くなる傾斜面（第３傾斜面）を有している。この傾斜面の角度は、ｎ＋型ソース領域ＬＮＳの上面（ｎ−型エピタキシャル層ＥＰの上面）を基準にして、４５°以上９０°未満である。絶縁膜ＩＬ１ｃのｎ＋型ソース領域ＬＮＳ側の端部は、チャネル長方向においてｎ＋型ソース領域ＬＮＳの略中央に配置されている。すなわち、チャネル長方向において、ｎ＋型ソース領域ＬＮＳの略中央からｎ＋＋型ソース領域ＮＳ側は、絶縁膜ＩＬ１ｃに覆われている一方、ｎ＋型ソース領域ＬＮＳの略中央からチャネル領域ＮＣＨ側は、絶縁膜ＩＬ１ｃに覆われていない。
【００４３】
また、絶縁膜ＩＬ１ｃのｎ＋＋型ソース領域ＮＳ側の端部は、ｎ＋型ソース領域ＬＮＳからｎ＋＋型ソース領域ＮＳの窪みＮＤＥに向かうに従って、絶縁膜ＩＬ１ｃの厚さが薄くなる傾斜面（第７傾斜面）を有している。この傾斜面の角度は、窪みＮＤＥを基準にして４５°以上９０°未満である。
【００４４】
また、絶縁膜ＩＬ１ｄのｎ＋型ドレイン領域ＬＮＤ側の端部は、ｎ＋型ドレイン領域ＬＮＤからチャネル領域ＮＣＨに向かうに従って、絶縁膜ＩＬ１ｄの厚さが薄くなる傾斜面（第４傾斜面）を有している。この傾斜面の角度は、ｎ＋型ドレイン領域ＬＮＤの上面（ｎ−型エピタキシャル層ＥＰの上面）を基準にして、４５°以上９０°未満である。絶縁膜ＩＬ１ｄのｎ＋型ドレイン領域ＬＮＤ側の端部は、チャネル長方向においてｎ＋型ドレイン領域ＬＮＤの略中央に配置されている。すなわち、チャネル長方向において、ｎ＋型ドレイン領域ＬＮＤの略中央からｎ＋＋型ドレイン領域ＮＤ側は、絶縁膜ＩＬ１ｄに覆われている一方、ｎ＋型ドレイン領域ＬＮＤの略中央からチャネル領域ＮＣＨ側は、絶縁膜ＩＬ１ｄに覆われていない。
【００４５】
また、絶縁膜ＩＬ１ｄのｎ＋＋型ドレイン領域ＮＤ側の端部は、ｎ＋型ドレイン領域ＬＮＤからｎ＋＋型ドレイン領域ＮＤの窪みＮＤＥに向かうに従って、絶縁膜ＩＬ１ｄの厚さが薄くなる傾斜面（第８傾斜面）を有している。この傾斜面の角度は、窪みＮＤＥを基準にして４５°以上９０°未満である。
【００４６】
また、絶縁膜ＩＬ１ｃ，ＩＬ１ｄの頂部には、それぞれｐ型ウェル領域ＰＷ（ｎ−型エピタキシャル層ＥＰ）の上面と平行な面部が形成されている。この平行な面部とｐ型ウェル領域ＰＷ（ｎ−型エピタキシャル層ＥＰ）の上面との間の距離（絶縁膜ＩＬ１ｃ，ＩＬ１ｄの膜厚）は、例えば０．１〜０．５μｍ、好ましくは０．３μｍである。
【００４７】
また、チャネル領域ＮＣＨ上、ｎ＋型ソース領域ＬＮＳ上、ｎ＋型ドレイン領域ＬＮＤ上および絶縁膜ＩＬ１ｃ，ＩＬ１ｄ上には、ゲート絶縁膜（第２ゲート絶縁膜）ＧＩ１ｂが形成されている。ゲート絶縁膜ＧＩ１ｂは、チャネル領域ＮＣＨと、絶縁膜ＩＬ１ｃに覆われていないｎ＋型ソース領域ＬＮＳと、絶縁膜ＩＬ１ｄに覆われていないｎ＋型ドレイン領域ＬＮＤと、それぞれ接している。ゲート絶縁膜ＧＩ１ｂは、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤと平面視において重なっている。ただし、ゲート絶縁膜ＧＩ１ｂとｎ＋＋型ソース領域ＮＳとの間には絶縁膜ＩＬ１ｃが存在するため、ゲート絶縁膜ＧＩ１ｂはｎ＋＋型ソース領域ＮＳと接していない。同様に、ゲート絶縁膜ＧＩ１ｂとｎ＋＋型ドレイン領域ＮＤとの間には絶縁膜ＩＬ１ｄが存在するため、ゲート絶縁膜ＧＩ１ｂはｎ＋＋型ドレイン領域ＮＤと接していない。
【００４８】
ゲート絶縁膜ＧＩ１ｂは、絶縁膜ＩＬ１ｃのｎ＋型ソース領域ＬＮＳ側の端部に形成された傾斜面（第３傾斜面）と、絶縁膜ＩＬ１ｄのｎ＋型ドレイン領域ＬＮＤ側の端部に形成された傾斜面（第４傾斜面）とにそれぞれ乗り上がっている。ゲート絶縁膜ＧＩ１ｂの端部は、絶縁膜ＩＬ１ｃ，ＩＬ１ｄの頂部に形成されたｐ型ウェル領域ＰＷ（ｎ−型エピタキシャル層）の上面と平行な面部上にそれぞれ配置されている。
【００４９】
前述のｐチャネル型ＭＯＳＦＥＴと同様に、ゲート絶縁膜ＧＩ１ｂは、絶縁膜ＧＯ１と、絶縁膜ＧＯ１上に形成された絶縁膜ＧＡと、絶縁膜ＧＡ上に形成された絶縁膜ＧＯ２とからなる。ゲート絶縁膜ＧＩ１ｂは、酸化アルミニウム膜からなる絶縁膜ＧＡのみで構成してもよいし、絶縁膜ＧＯ１と、絶縁膜ＧＯ１上に形成された絶縁膜ＧＡとからなる積層膜として形成してもよい。また、ゲート絶縁膜ＧＩ１ｂは、絶縁膜ＧＯ１、絶縁膜ＧＡ、絶縁膜ＧＯ１、絶縁膜ＧＡ・・・のように、絶縁膜ＧＯ１と絶縁膜ＧＡとが周期的に積層された膜により構成してもよい。また、後述するように、ゲート絶縁膜ＧＩ１ｂは、酸化シリコン膜からなる絶縁膜のみで構成してもよい。
【００５０】
ゲート絶縁膜ＧＩ１ｂ上には、ｐチャネル型ＭＯＳＦＥＴと同様に、ゲート電極（第２ゲート電極）ＧＥｂが形成されている。ゲート電極ＧＥｂは、ゲート絶縁膜ＧＩ１ｂ上に形成されている。ゲート電極ＧＥｂは、チャネル領域ＮＣＨ、ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤと平面視において重なっている。
【００５１】
ゲート絶縁膜ＧＩ１ｂ上に形成されたゲート電極ＧＥｂも、ゲート絶縁膜ＧＩ１ｂと同様の断面形状を有する。すなわち、ゲート電極ＧＥｂは、絶縁膜ＩＬ１ｃのｎ＋型ソース領域ＬＮＳ側の端部に形成された傾斜面（第３傾斜面）と、絶縁膜ＩＬ１ｄのｎ＋型ドレイン領域ＬＮＤ側の端部に形成された傾斜面（第４傾斜面）とにゲート絶縁膜ＧＩ１ｂを介してそれぞれ乗り上がっている。ゲート電極ＧＥｂの端部は、絶縁膜ＩＬ１ｃ，ＩＬ１ｄの頂部に形成されたｐ型ウェル領域ＰＷ（ｎ−型エピタキシャル層）の上面と平行な面部上にゲート絶縁膜ＧＩ１ｂを介してそれぞれ配置されている。
【００５２】
図示しないが、ゲート電極ＧＥｂの下面（ゲート絶縁膜ＧＩ１ｂと接する面）と、ｎ＋＋型ソース領域ＮＳの上面（ｐ型ウェル領域ＰＷの上面）との角度は、４５°以上９０°未満である。
【００５３】
従って、ゲート電極ＧＥｂの下面（ゲート絶縁膜ＧＩ１ｂと接する面）と、チャネル領域ＮＣＨ、ｎ＋型ソース領域ＬＮＳおよびｎ＋＋型ソース領域ＮＳの上面（ｎ−型エピタキシャル層ＥＰの上面）との距離は、チャネル長方向において、チャネル領域ＮＣＨからｎ＋型ソース領域ＬＮＳの略中央までは一定（ゲート絶縁膜ＧＩ１ｂの厚さ分離間している）である。そして、ゲート電極ＧＥｂの下面と、チャネル領域ＮＣＨ、ｎ＋型ソース領域ＬＮＳおよびｎ＋＋型ソース領域ＮＳの上面との距離は、ｎ＋型ソース領域ＬＮＳの略中央からｎ＋＋型ソース領域ＮＳに向かうに従って増加している（ゲート絶縁膜ＧＩ１ｂの厚さと絶縁膜ＩＬ１ｃの厚さとの合計の厚さ分離間している）。
【００５４】
同様に、ゲート電極ＧＥｂの下面（ゲート絶縁膜ＧＩ１ｂと接する面）とチャネル領域ＮＣＨ、ｎ＋型ドレイン領域ＬＮＤおよびｎ＋＋型ドレイン領域ＮＤの上面（ｎ−型エピタキシャル層ＥＰの上面）との距離は、チャネル長方向において、チャネル領域ＮＣＨからｎ＋型ドレイン領域ＬＮＤの略中央までは一定（ゲート絶縁膜ＧＩ１ｂの厚さ分離間している）である。そして、ゲート電極ＧＥｂの下面とチャネル領域ＮＣＨ、ｎ＋型ドレイン領域ＬＮＤおよびｎ＋＋型ドレイン領域ＮＤの上面との距離は、ｎ＋型ドレイン領域ＬＮＤの略中央からｎ＋＋型ドレイン領域ＮＤに向かうに従って増加している（ゲート絶縁膜ＧＩ１ｂの厚さと絶縁膜ＩＬ１ｄの厚さとの合計の厚さ分離間している）。
【００５５】
ゲート絶縁膜ＧＩ１ｂおよびゲート電極ＧＥｂは、ｐチャネル型ＭＯＳＦＥＴと同様に、絶縁膜ＩＬ２によって覆われている。
【００５６】
ｎ＋＋型ソース領域ＮＳ上および絶縁膜ＩＬ２上には、ソース配線用電極Ｍ１ｃが形成され、ｎ＋＋型ソース領域ＮＳは、ソース配線用電極Ｍ１ｃと電気的に接続されている。同様に、ｎ＋＋型ドレイン領域ＮＤ上および絶縁膜ＩＬ２上には、ドレイン配線用電極Ｍ１ｄが形成され、ｎ＋＋型ドレイン領域ＮＤは、ドレイン配線用電極Ｍ１ｄと電気的に接続されている。また、図示しないが、ゲート電極ＧＥｂは、ゲート配線用電極と電気的に接続されている。ソース配線用電極Ｍ１ｃには外部からソース電位が印加され、ドレイン配線用電極Ｍ１ｄには外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
【００５７】
なお、図１に示すように、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴが形成されないｎ−型エピタキシャル層ＥＰ上（一部、ｐ＋＋型ソース領域ＰＳ上、ｐ＋＋型ドレイン領域ＰＤ上、ｐ型ウェル領域ＰＷ上、ｎ＋＋型ソース領域ＮＳ上、および、ｎ＋＋型ドレイン領域ＮＤ上も含む）には、絶縁膜ＩＬ１および絶縁膜ＧＯ１，ＧＡ，ＧＯ２をフィールド絶縁膜として残存させている。このフィールド絶縁膜としては、例えば酸化シリコン膜でもよく、図示した例に限定されない。
【００５８】
［半導体装置の製造工程について］
次に、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。図３〜図１７は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する断面を示している。
【００５９】
まず、図３に示すように、例えばｎ＋型ＳｉＣ基板ＳＵＢを用意する。ｎ＋型ＳｉＣ基板ＳＵＢには、ｎ型不純物が導入されている。ｎ型不純物は、例えば窒素（Ｎ）またはリン（Ｐ）であり、ｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。ｎ＋型ＳｉＣ基板ＳＵＢの厚さは、例えば３５０μｍ程度である。また、ｎ＋型ＳｉＣ基板ＳＵＢには、８°、４°、２°または０．５°などのオフセットを有するｎ＋型４Ｈ−ＳｉＣウエハを用いる。
【００６０】
次に、ｎ＋型ＳｉＣ基板ＳＵＢの表面にエピタキシャル成長法により炭化ケイ素（ＳｉＣ）のｎ−型エピタキシャル層ＥＰを形成する。ｎ−型エピタキシャル層ＥＰには、ｎ＋型ＳｉＣ基板ＳＵＢの不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型エピタキシャル層ＥＰの不純物濃度は、例えば１×１０１４〜１×１０１８ｃｍ−３程度である。また、ｎ−型エピタキシャル層ＥＰの厚さは、例えば５．０〜１００．０μｍである。
【００６１】
次に、図４に示すように、フォトリソグラフィ技術により形成したフォトレジストパターンＰＲ１をマスク（イオン注入阻止マスク）として用いて、ｎ−型エピタキシャル層ＥＰにｐ型不純物、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）をイオン注入して、ｎチャネル型ＭＯＳＦＥＴ形成領域にｐ型ウェル領域ＰＷを形成する。ｐ型ウェル領域ＰＷのｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば１．０μｍ程度である。また、ｐ型ウェル領域ＰＷの不純物濃度は、例えば５×１０１６〜１×１０１９ｃｍ−３程度である。なお、ｎ−型エピタキシャル層ＥＰ上にエピタキシャル成長法により炭化ケイ素（ＳｉＣ）のｐ型エピタキシャル層をさらに形成して、ｐ型ウェル領域ＰＷとしてもよい。その後、フォトレジストパターンＰＲ１を除去する。
【００６２】
次に、図５に示すように、フォトリソグラフィ技術により形成したフォトレジストパターンＰＲ２をマスクとして用いて、ｎ−型エピタキシャル層ＥＰにｐ型不純物、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）をイオン注入して、ｐチャネル型ＭＯＳＦＥＴ形成領域にｐ＋型ソース領域ＬＰＳ１およびｐ＋型ドレイン領域ＬＰＤ１を形成する。ｐ＋型ソース領域ＬＰＳ１は、後述する工程により、ｐ＋＋型ソース領域ＰＳおよびｐ＋型ソース領域ＬＰＳが形成される領域であり、ｐ＋型ドレイン領域ＬＰＤ１は、後述する工程により、ｐ＋＋型ドレイン領域ＰＤおよびｐ＋型ドレイン領域ＬＰＤが形成される領域である。ｐ＋型ソース領域ＬＰＳ１およびｐ＋型ドレイン領域ＬＰＤ１のｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｐ＋型ソース領域ＬＰＳ１およびｐ＋型ドレイン領域ＬＰＤ１の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３程度である。その後、フォトレジストパターンＰＲ２を除去する。
【００６３】
次に、図６に示すように、フォトリソグラフィ技術により形成したフォトレジストパターンＰＲ３をマスクとして用いて、ｐ＋型ソース領域ＬＰＳ１およびｐ＋型ドレイン領域ＬＰＤ１の一部にｐ型不純物、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）をイオン注入して、ｐチャネル型ＭＯＳＦＥＴ形成領域にｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤを形成する。ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤのｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの不純物濃度は、例えば５×１０２０〜５×１０２１ｃｍ−３程度である。図６に示すように、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤは、不純物濃度が高いため、この領域の結晶性が低下し、歪んだ構造をとる。そのため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ窪みＰＤＥが形成されている。窪みＰＤＥの深さは、ｎ−型エピタキシャル層ＥＰの表面から５０ｎｍ程度である。なお、ｐ＋型ソース領域ＬＰＳ１およびｐ＋型ドレイン領域ＬＰＤ１のうち、フォトレジストパターンＰＲ３によって覆われ、ｐ型不純物が注入されなかった領域が、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤとなる。その後、フォトレジストパターンＰＲ３を除去する。
【００６４】
次に、図７に示すように、フォトリソグラフィ技術により形成したフォトレジストパターンＰＲ４をマスクとして用いて、ｎ−型エピタキシャル層ＥＰにｎ型不純物、例えば窒素（Ｎ）またはリン（Ｐ）をイオン注入して、ｐ型ウェル領域ＰＷ内に、ｐ型ウェル領域ＰＷの端部側面からそれぞれ離間してｎ＋型ソース領域ＬＮＳ１およびｎ＋型ドレイン領域ＬＮＤ１を形成する。ｎ＋型ソース領域ＬＮＳ１は、後述する工程により、ｎ＋＋型ソース領域ＮＳおよびｎ＋型ソース領域ＬＮＳが形成される領域であり、ｎ＋型ドレイン領域ＬＮＤ１は、後述する工程により、ｎ＋＋型ドレイン領域ＮＤおよびｎ＋型ドレイン領域ＬＮＤが形成される領域である。ｎ＋型ソース領域ＬＮＳ１およびｎ＋型ドレイン領域ＬＮＤ１のｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｎ＋型ソース領域ＬＮＳ１およびｎ＋型ドレイン領域ＬＮＤ１の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３程度である。その後、フォトレジストパターンＰＲ４を除去する。
【００６５】
次に、図８に示すように、フォトリソグラフィ技術により形成したフォトレジストパターンＰＲ５をマスクとして用いて、ｎ＋型ソース領域ＬＮＳ１およびｎ＋型ドレイン領域ＬＮＤ１の一部にｎ型不純物、例えば窒素（Ｎ）またはリン（Ｐ）をイオン注入して、ｎチャネル型ＭＯＳＦＥＴ形成領域にｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤを形成する。ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤのｎ−型エピタキシャル層ＥＰの表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤの不純物濃度は、例えば５×１０２０〜５×１０２１ｃｍ−３程度である。図８に示すように、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤは、不純物濃度が高いため、この領域の結晶性が低下し、歪んだ構造をとる。そのため、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤには、それぞれ窪みＮＤＥが形成されている。窪みＮＤＥの深さは、ｎ−型エピタキシャル層ＥＰの表面から５０ｎｍ程度である。なお、ｎ＋型ソース領域ＬＮＳ１およびｎ＋型ドレイン領域ＬＮＤ１のうち、フォトレジストパターンＰＲ５によって覆われ、ｎ型不純物が注入されなかった領域が、ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤとなる。その後、フォトレジストパターンＰＲ５を除去する。
【００６６】
次に、図示しないが、ｎ＋型ＳｉＣ基板ＳＵＢの裏面上およびｎ−型エピタキシャル層ＥＰの上面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により炭素（Ｃ）膜を堆積する。炭素膜の厚さは、例えば０．０３μｍ程度である。続いて、ｎ＋型ＳｉＣ基板ＳＵＢおよびｎ−型エピタキシャル層ＥＰに、例えば１６００〜１８００℃程度の温度で熱処理を施して、イオン注入した各不純物の活性化を行う。熱処理後は、炭素膜を、例えば酸素プラズマアッシングにより除去する。図示しないが、この後、ｎ＋型ＳｉＣ基板ＳＵＢの裏面上およびｎ−型エピタキシャル層ＥＰの上面上に、酸化シリコン膜を例えば熱酸化法により形成し、この酸化シリコン膜をフッ化水素酸により除去する。これにより、ｎ＋型ＳｉＣ基板ＳＵＢの裏面およびｎ−型エピタキシャル層ＥＰの上面を、さらに清浄な表面とすることができる。
【００６７】
次に、図９に示すように、ｎ−型エピタキシャル層ＥＰの上面上に、例えばＣＶＤ法または熱酸化法により絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば０．１〜０．５μｍ程度である。
【００６８】
次に、図１０に示すように、チャネル領域ＰＣＨ，ＮＣＨの上方に、フォトレジストパターンＰＲ６を絶縁膜ＩＬ１上に形成する。続いて、図１１に示すように、フォトレジストパターンＰＲ６に開口部ＰＲＯを開口し、開口部ＰＲＯが形成されたフォトレジストパターンＰＲ６をマスクとして、異方性エッチングにより、絶縁膜ＩＬ１をエッチングして、チャネル領域ＰＣＨ，ＮＣＨ上の絶縁膜ＩＬ１の厚さを薄く加工する。この際、ｐ＋型ソース領域ＬＰＳ、ｐ＋型ドレイン領域ＬＰＤ、ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤ上の一部に平面視において重なる絶縁膜ＩＬ１の厚さを薄く加工する。
【００６９】
次に、図１２に示すように、フォトレジストパターンＰＲ６をマスクとして、等方性エッチングにより、絶縁膜ＩＬ１をエッチングして、チャネル領域ＰＣＨ，ＮＣＨ上の絶縁膜ＩＬ１を除去する。これにより、チャネル領域ＰＣＨ，ＮＣＨの上面を露出させる。その後、フォトレジストパターンＰＲ６を除去する。
【００７０】
ここで、図１３に示すように、等方性エッチングを行ったことにより、フォトレジストパターンＰＲ６の端部下の絶縁膜ＩＬ１が等方的にエッチングされて、絶縁膜ＩＬ１の端部は、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤからチャネル領域ＰＣＨに向かうに従って絶縁膜ＩＬ１の厚さが薄くなる傾斜面を有する構造となる。同様に、絶縁膜ＩＬ１の端部は、ｎ＋型ソース領域ＬＮＳおよびｎ＋型ドレイン領域ＬＮＤからチャネル領域ＮＣＨに向かうに従って絶縁膜ＩＬ１の厚さが薄くなる傾斜面を有する構造となる。そして、絶縁膜ＩＬ１の端部の傾斜面と、絶縁膜ＩＬ１の下面（ｎ−型エピタキシャル層ＥＰの上面）とがなす角度は、４５°以上、かつ、９０°未満となる（前述の図２参照）。
【００７１】
なお、異方性エッチングを行わず、フォトレジストパターンＰＲ６をマスクとして等方性エッチングのみを行った場合は、原理的には、絶縁膜ＩＬ１の端部の傾斜面の角度は４５°となる。
【００７２】
しかし、本実施の形態のように、予め異方性エッチングを行い、続いて等方性エッチングを行うことにより、絶縁膜ＩＬ１の端部の傾斜面の角度を４５°以上９０°未満の範囲で制御することができる。すなわち、絶縁膜ＩＬ１の大部分を異方性エッチングにより除去した場合は、傾斜面の角度は９０°に近づき、一方、絶縁膜ＩＬ１の大部分を等方性エッチングにより除去した場合は、傾斜面の角度は４５°に近づく。
【００７３】
また、異方性エッチングに代えてテーパーエッチングにより、絶縁膜ＩＬ１をエッチングして、チャネル領域ＰＣＨ，ＮＣＨ上の絶縁膜ＩＬ１の厚さを薄く加工してもよい。この場合は、テーパーエッチングにより、絶縁膜ＩＬ１の端部に４５°以下の角度を有する傾斜面を形成することができる。その後、等方性エッチングを行うことにより、絶縁膜ＩＬ１の端部の傾斜面の角度を、４５°以下とすることができる。
【００７４】
次に、図１４に示すように、チャネル領域ＮＣＨ，ＰＣＨ上および絶縁膜ＩＬ１上に、絶縁膜ＧＯ１を形成する。絶縁膜ＧＯ１は、酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）などからなり、例えばＣＶＤ法により形成することが好ましい。
【００７５】
次に、図１４に示すように、絶縁膜ＧＯ１上に、絶縁膜ＧＡを形成する。絶縁膜ＧＡは、酸化アルミニウム膜からなる。絶縁膜ＧＡは、例えば、ＡＬＤ（Atomic layer Deposition）法またはＣＶＤ法により形成することができる。
【００７６】
次に、図１４に示すように、絶縁膜ＧＡ上に、絶縁膜ＧＯ２を形成する。絶縁膜ＧＯ２は、酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）などからなり、例えばＣＶＤ法により形成することが好ましい。
【００７７】
次に、図示しないが、絶縁膜ＧＯ２上に多結晶シリコン（Ｓｉ）膜を形成する。フォトレジストパターン（図示は省略）をマスクとして、ｐウェル領域ＰＷ内の多結晶シリコン膜（後述のゲート電極ＧＥｂに相当）に、ｐ型不純物（例えばホウ素（Ｂ））をイオン注入し、前述のフォトレジストパターンを除去する。次に、フォトレジストパターン（図示は省略）をマスクとして、ｐウェル領域ＰＷ以外の領域の多結晶シリコン膜（後述のゲート電極ＧＥａに相当）に、ｎ型不純物（例えばリン（Ｐ））をイオン注入し、前述のフォトレジストパターンを除去する。これらのイオン注入後、フォトレジストパターン（図示は省略）をマスクとして、この多結晶シリコン膜をドライエッチング法により加工して、図１５に示すように、ゲート電極ＧＥａ，ＧＥｂを形成する。ゲート電極ＧＥａ，ＧＥｂの厚さは、例えば０．１〜０．５μｍ程度である。その後、前述のフォトレジストパターンを除去する。
【００７８】
次に、図１６に示すように、絶縁膜ＧＯ２上にゲート電極ＧＥａ，ＧＥｂを覆うように、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、酸化シリコンなどからなり、例えばＣＶＤ法により形成することが好ましい。
【００７９】
次に、図１７に示すように、フォトレジストパターン（図示は省略）をマスクとして、絶縁膜ＩＬ２、絶縁膜ＧＯ１、絶縁膜ＧＡ、絶縁膜ＧＯ２および絶縁膜ＩＬ１をドライエッチング法により加工する。これにより、絶縁膜ＩＬ１ａ，ＩＬ１ｂ，ＩＬ１ｃ，ＩＬ１ｄを形成し、ｐ＋＋型ソース領域ＰＳ、ｐ＋＋型ドレイン領域ＰＤ、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤを露出させる。
【００８０】
ここで、チャネル領域ＰＣＨ上および絶縁膜ＩＬ１ａ，ＩＬ１ｂ上の絶縁膜ＧＯ１と、絶縁膜ＧＯ１上の絶縁膜ＧＡと、絶縁膜ＧＡ上の絶縁膜ＧＯ２とにより、ゲート絶縁膜ＧＩ１ａが形成される。そして、チャネル領域ＮＣＨ上および絶縁膜ＩＬ１ｃ，ＩＬ１ｄ上の絶縁膜ＧＯ１と、絶縁膜ＧＯ１上の絶縁膜ＧＡと、絶縁膜ＧＡ上の絶縁膜ＧＯ２とにより、ゲート絶縁膜ＧＩ１ｂが形成される。ゲート絶縁膜ＧＩ１ａ、ＧＩ１ｂの膜厚（絶縁膜ＧＯ１、絶縁膜ＧＡおよび絶縁膜ＧＯ２の合計膜厚）は、例えば０．０１〜０．１μｍ程度である。
【００８１】
また、図１７に示すように、絶縁膜ＩＬ２、絶縁膜ＧＯ１、絶縁膜ＧＡおよび絶縁膜ＧＯ２までをエッチングした後に、絶縁膜ＩＬ１をテーパーエッチングする。これにより、絶縁膜ＩＬ１ａのｐ＋＋型ソース領域ＰＳ側の端部、絶縁膜ＩＬ１ｂのｐ＋＋型ドレイン領域ＰＤ側の端部、絶縁膜ＩＬ１ｃのｎ＋＋型ソース領域ＮＳ側の端部および絶縁膜ＩＬ１ｄのｎ＋＋型ドレイン領域ＮＤ側の端部に、それぞれ、４５°以下の角度を有する傾斜面を形成する。
【００８２】
なお、図１７に示すように、絶縁膜ＩＬ２、絶縁膜ＧＯ１、絶縁膜ＧＡ、絶縁膜ＧＯ２および絶縁膜ＩＬ１をドライエッチング法により加工する際に、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴが形成されないｎ−型エピタキシャル層ＥＰ上（一部、ｐ＋＋型ソース領域ＰＳ上、ｐ＋＋型ドレイン領域ＰＤ上、ｐ型ウェル領域ＰＷ上、ｎ＋＋型ソース領域ＮＳ上、および、ｎ＋＋型ドレイン領域ＮＤ上も含む）に、絶縁膜ＩＬ１および絶縁膜ＧＯ１，ＧＡ，ＧＯ２をフィールド絶縁膜として残存させる。
【００８３】
次に、図１に示すように、ｐ＋＋型ソース領域ＰＳ上および絶縁膜ＩＬ２上に、金属膜を堆積して加工することにより、ソース配線用電極Ｍ１ａを形成する。また、ｐ＋＋型ドレイン領域ＰＤ上および絶縁膜ＩＬ２上に、金属膜を堆積して加工することにより、ドレイン配線用電極Ｍ１ｂを形成する。また、ｎ＋＋型ソース領域ＮＳ上および絶縁膜ＩＬ２上に、ソース配線用電極Ｍ１ｃを形成し、ｎ＋＋型ドレイン領域ＮＤ上および絶縁膜ＩＬ２上に、ドレイン配線用電極Ｍ１ｄを形成する。金属膜は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順次堆積して形成した積層膜であることが好ましい。
【００８４】
その後、ソース配線用電極Ｍ１ａ，Ｍ１ｃ、ドレイン配線用電極Ｍ１ｂ，Ｍ１ｄおよびゲート配線用電極（図示は省略）にそれぞれ外部配線を電気的に接続して、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴが完成する。
【００８５】
［検討の経緯について］
（検討例１）
以下、本発明者が検討した検討例１の半導体装置について、説明する。図１８は、本発明者が検討した検討例１の半導体装置の要部断面図である。検討例１の半導体装置においては、本実施の形態と同様に、同一のＳｉＣ基板ＳＵＢの主面の互いに異なる平面領域にｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴが形成されている。ただし、図１８では、上記図１に相当する領域の内、領域ＡＲ１に形成されるｐチャネル型ＭＯＳＦＥＴの構造のみを図示し、領域ＡＲ２に形成されるｎチャネル型ＭＯＳＦＥＴの構造については、説明を簡単にするため省略する。
【００８６】
図１８に示す検討例１の半導体装置は、ｎ＋型ＳｉＣ基板ＳＵＢと、ｎ＋型ＳｉＣ基板ＳＵＢ上に形成されたｎ−型エピタキシャル層ＥＰと、ｎ−型エピタキシャル層ＥＰ内に形成されたｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤとを有しており、これは本実施の形態の半導体装置と同様である。すなわち、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ５×１０２０ｃｍ−３〜５×１０２１ｃｍ−３の不純物が導入されている。
【００８７】
一方、図１８に示すように、検討例１の半導体装置は、ｐ＋＋型ソース領域ＰＳよりも不純物濃度が低いｐ＋型ソース領域ＬＰＳおよびｐ＋＋型ドレイン領域ＰＤよりも不純物濃度が低いｐ＋型ドレイン領域ＬＰＤが形成されていない。すなわち、検討例１の半導体装置では、ｎ−型エピタキシャル層ＥＰ内のｐ＋＋型ソース領域ＰＳとｐ＋＋型ドレイン領域ＰＤとの間の領域が、チャネル領域ＰＣＨとして機能する。
【００８８】
チャネル領域ＰＣＨ上、ｐ＋＋型ソース領域ＰＳ上およびｐ＋＋型ドレイン領域ＰＤ上には、ゲート絶縁膜ＧＩ１０１が形成されている。なお、検討例１の半導体装置では、ｎ−型エピタキシャル層ＥＰ上に、絶縁膜ＩＬ１ａ，ＩＬ１ｂが形成されていない。すなわち、ゲート絶縁膜ＧＩ１０１の端部は、ｐ＋＋型ソース領域ＰＳ上およびｐ＋＋型ドレイン領域ＰＤ上に直接接触している。
【００８９】
ゲート絶縁膜ＧＩ１０１上には、ゲート電極ＧＥ１０１が形成されている。ゲート電極ＧＥ１０１は、チャネル領域ＰＣＨ、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤと平面視において重なっている。
【００９０】
また、検討例１では、本実施の形態と同様に、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤは、不純物濃度が高いため、この領域の結晶性が低下し、歪んだ構造をとる。そのため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ窪みＰＤＥが形成されている。その結果、ゲート絶縁膜ＧＩ１０１のｐ＋＋型ソース領域ＰＳ側の端部は、ｐ＋＋型ソース領域ＬＰＳから窪みＰＤＥに向かう傾斜面に沿って配置されている。同様に、ゲート絶縁膜ＧＩ１０１のｐ＋＋型ドレイン領域ＰＤ側の端部は、ｐ＋＋型ドレイン領域ＰＤから窪みＰＤＥに向かう傾斜面に沿って配置されている。
【００９１】
従って、ゲート電極ＧＥ１０１の下面（ゲート絶縁膜ＧＩ１０１と接する面）とｐ＋＋型ソース領域ＰＳの上面（ｎ−型エピタキシャル層ＥＰの上面）との距離は、チャネル長方向において、チャネル領域ＰＣＨからｐ＋＋型ソース領域ＰＳまで一定（ゲート絶縁膜ＧＩ１０１の厚さ分離間している）である。同様に、ゲート電極ＧＥ１０１の下面（ゲート絶縁膜ＧＩ１０１と接する面）とｐ＋＋型ドレイン領域ＰＤの上面（ｎ−型エピタキシャル層ＥＰの上面）との距離は、チャネル長方向において、チャネル領域ＰＣＨからｐ＋＋型ドレイン領域ＰＤの略中央までは一定（ゲート絶縁膜ＧＩ１０１の厚さ分離間している）である。
【００９２】
ここで、検討例１について本発明者が見出した課題について説明する。
【００９３】
本発明者は、ＳｉＣ基板上にｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを形成した半導体装置を検討している。検討例１の半導体装置のように、ＳｉＣ基板上にｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを形成する場合、ＭＯＳＦＥＴのゲート絶縁膜（図１８ではゲート絶縁膜ＧＩ１０１）の設計膜厚に対して、閾値電圧の絶対値が大きすぎると、ゲート絶縁膜中の電界強度が大きくなる。ゲート絶縁膜中の電界強度が大きくなると、半導体装置の耐用年数が短くなる。特に、高温環境下では、熱電界放出によって生じるＳｉＣ基板からゲート電極へのリーク電流が顕著になる。また、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値が異なると、半導体装置の設計の自由度が低下する。そのため、同一回路中に存在するｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴは、適切でかつ同一の大きさの閾値電圧をもつことが望まれる。
【００９４】
一般に、ＭＯＳＦＥＴにおける閾値電圧は、ゲート電極と半導体基板との仕事関数の差、半導体基板中のバルクポテンシャル、半導体基板の誘電率、チャネル領域の不純物濃度やゲート絶縁膜に存在する実効的な固定電荷などに依存する。ここで、本発明者が検討した結果、ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜に存在する実効的な固定電荷と、ｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜に存在する実効的な固定電荷とが異なることがわかった。
【００９５】
具体的には、ｎチャネル型ＭＯＳＦＥＴでは、伝導性を与えるためにチャネル領域（図１ではチャネル領域ＮＣＨ、すなわちｐ型ウェル領域ＰＷ）に添加したｐ型不純物がゲート絶縁膜中に拡散して、ゲート絶縁膜中においてイオン化する。そのため、ｎチャネル型ＭＯＳＦＥＴは、チャネル領域とゲート絶縁膜との界面近傍に正の固定電荷が存在することとなり、閾値電圧の絶対値が低下する。一方、ｐチャネル型ＭＯＳＦＥＴでは、チャネル領域（図１ではチャネル領域ＰＣＨ、すなわちｎ−型エピタキシャル層ＥＰ）に添加した不純物がゲート絶縁膜中に拡散しにくいため、負の固定電荷とならず、閾値電圧の絶対値は低下しない。
【００９６】
従って、ｎチャネル型ＭＯＳＦＥＴでは、固定電荷の寄与が大きいため、一般的な設計値を変更するだけで所望の閾値電圧を得ることができる一方で、ｐチャネル型ＭＯＳＦＥＴでは、固定電荷の寄与が小さいため、例えばチャネル領域の不純物濃度を低下させたとしても、閾値電圧を小さくすることができないということがわかった。以上より、ｐチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値を低下させ、ｎチャネル型ＭＯＳＦＥＴと同一の閾値電圧をもつようにすることが望まれる。
【００９７】
そのため、図１８に示すように、検討例１の半導体装置では、ゲート絶縁膜ＧＩ１０１に、酸化アルミニウム膜を導入することとした。酸化アルミニウム膜は、負の固定電荷として作用するため、ゲート絶縁膜に酸化アルミニウム膜を導入することで、ｐチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値を低下させることができる。
【００９８】
なお、検討例１では、図１８に示すように、ゲート絶縁膜ＧＩ１０１を酸化アルミニウム膜からなる絶縁膜ＧＡと、絶縁膜ＧＡを挟持する、酸化シリコン膜からなる絶縁膜ＧＯ１および絶縁膜ＧＯ２とにより構成された積層膜としているが、ゲート絶縁膜全体を酸化アルミニウム膜により構成しても同様の効果を奏する。
【００９９】
ここで、ゲート絶縁膜ＧＩ１０１に酸化アルミニウム膜を導入する場合、酸化アルミニウムはアモルファスの状態で堆積する。ゲート絶縁膜の成膜後にアニールを行うことで、成膜中に取り込まれた不純物を取り除くことができる。ただし、アモルファス状態の酸化アルミニウムに対して約９００℃以上の熱を加えてしまうと、酸化アルミニウムが結晶化してしまう。この際、ゲート絶縁膜中に形成された酸化アルミニウムの粒界を介したＳｉＣ基板からゲート電極へのリーク電流が増加するという問題がある。従って、ゲート絶縁膜に酸化アルミニウム膜を導入する場合、ＭＯＳＦＥＴの製造工程において、ゲート絶縁膜の形成後に高温で行う工程を回避するか、または、ゲート絶縁膜の形成後に高温で行う工程を低温で行う工程に変える必要がある。
【０１００】
まず、ゲート絶縁膜形成後に高温で行う必要がある工程の一つとして、金属シリサイド層を形成する工程が挙げられる。金属シリサイド層は、例えば、ニッケルシリサイド層またはチタンシリサイド層からなり、半導体領域の表面にニッケルまたはチタンなどの金属を堆積させ、１０００℃以上の高温でアニールすることによって形成する。金属シリサイド層は、ソース領域またはドレイン領域と、ソース配線用電極またはドレイン配線用電極との電気的な接触を良好にするために形成される。この金属シリサイド層形成工程を回避するためには、ソース領域およびドレイン領域に高濃度の不純物を添加し、抵抗率を低下させることが考えられる。そこで、検討例１では、５×１０２０ｃｍ−３〜５×１０２１ｃｍ−３の濃度の不純物をｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤに添加したところ、ｐ＋＋型ソース領域ＰＳとソース配線用電極Ｍ１ａとの間、および、ｐ＋＋型ドレイン領域ＰＤとドレイン配線用電極Ｍ１ｂとの間において、オーミックコンタクトを達成することができた。図示しないが、ｎ＋＋型ソース領域およびｎ＋＋型ドレイン領域についても同様に、５×１０２０ｃｍ−３〜５×１０２１ｃｍ−３の濃度の不純物を添加することにより、ｎ＋＋型ソース領域とソース配線用電極との間、および、ｎ＋＋型ドレイン領域とドレイン配線用電極との間において、オーミックコンタクトを達成することができた。こうすることで、検討例１では、高温アニールを必要とする金属シリサイド層を形成する工程を回避することができる。
【０１０１】
しかし、検討例１では、ゲート電極ＧＥ１０１が、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤと平面視において重なっている。そして、ゲート電極ＧＥ１０１の下面とｐ＋＋型ソース領域ＰＳの上面との距離は、チャネル長方向において、チャネル領域ＰＣＨからｐ＋＋型ソース領域ＰＳまで一定（ゲート絶縁膜ＧＩ１０１の厚さ分離間している）である。同様に、ゲート電極ＧＥ１０１の下面とｐ＋＋型ドレイン領域ＰＤの上面との距離は、チャネル長方向において、チャネル領域ＰＣＨからｐ＋＋型ドレイン領域ＰＤの略中央までは一定（ゲート絶縁膜ＧＩ１０１の厚さ分離間している）である。そのため、ゲート電極ＧＥ１０１の端部に電界が集中し、ＳｉＣ基板ＳＵＢからゲート電極ＧＥ１０１へのリーク電流が顕著になるという問題が生じる。特に、検討例１では、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤに高濃度の不純物を含むため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤからゲート電極ＧＥ１０１へのリーク電流がより顕著に発生するという問題が生じる。
【０１０２】
また、前述のように、検討例１において、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤに高濃度の不純物を添加することにより、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ窪みＰＤＥが形成されている。図１８には示していないが、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの表面は、高濃度の不純物添加により、その他の領域の表面に比べて粗くなる。そのため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤと、ｐ＋＋型ソース領域ＰＳ上およびｐ＋＋型ドレイン領域ＰＤ上に形成されるゲート絶縁膜ＧＩ１０１との接触が、面接触ではなく点接触となる箇所が生じる。同様に、ゲート絶縁膜ＧＩ１０１と、ゲート絶縁膜ＧＩ１０１上に形成されるゲート電極ＧＥ１０１との接触も、面接触ではなく点接触となる箇所が生じる。これにより、ｐ＋＋型ソース領域ＰＳ上およびｐ＋＋型ドレイン領域ＰＤ上に位置するゲート電極ＧＥ１０１の端部への電界集中が発生しやすく、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤからゲート電極ＧＥ１０１へのリーク電流がより顕著に発生するという問題も生じる。以上で説明したようなゲートリーク電流により、半導体装置の信頼性が低下してしまう。
【０１０３】
前述の問題を解消する工程の一つとして、ライト酸化工程が挙げられる。ライト酸化とは、ポリシリコンからなるゲート電極の端部を加熱により丸みを帯びた形状にして、ゲート電極上に緻密な酸化膜を形成する工程である。ゲート電極の端部を、丸みを帯びた形状にすることによって、ゲート電極の端部の電界集中を緩和することができる。ＳｉＣ基板上にＭＯＳＦＥＴを形成する場合には、ライト酸化を約１０００℃の高温で行う必要がある。そのため、検討例１では、この工程を行うことができず、前述の問題を解消することができない。
【０１０４】
（検討例２）
次に、本発明者が検討した検討例２の半導体装置について、説明する。図１９は、本発明者が検討した検討例２の半導体装置の要部断面図である。検討例２の半導体装置においては、本実施の形態および検討例１と同様に、同一のＳｉＣ基板ＳＵＢの主面の互いに異なる平面領域にｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴが形成されている。ただし、図１９では、上記図１に相当する領域の内、領域ＡＲ１に形成されるｐチャネル型ＭＯＳＦＥＴの構造のみを図示し、領域ＡＲ２に形成されるｎチャネル型ＭＯＳＦＥＴの構造については、説明を簡単にするため省略する。
【０１０５】
図１９に示す検討例２の半導体装置は、ｎ＋型ＳｉＣ基板ＳＵＢと、ｎ＋型ＳｉＣ基板ＳＵＢ上に形成されたｎ−型エピタキシャル層ＥＰと、ｎ−型エピタキシャル層ＥＰ内に形成されたｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤとを有しており、これは本実施の形態および検討例１の半導体装置と同様である。すなわち、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ５×１０２０ｃｍ−３〜５×１０２１ｃｍ−３の不純物が導入されている。
【０１０６】
また、図１９に示すように、検討例２の半導体装置は、検討例１と同様に、ｐ＋＋型ソース領域ＰＳよりも不純物濃度が低いｐ＋型ソース領域ＬＰＳおよびｐ＋＋型ドレイン領域ＰＤよりも不純物濃度が低いｐ＋型ドレイン領域ＬＰＤが形成されていない。すなわち、検討例２の半導体装置では、ｎ−型エピタキシャル層ＥＰ内のｐ＋＋型ソース領域ＰＳとｐ＋＋型ドレイン領域ＰＤとの間の領域が、チャネル領域ＰＣＨとして機能する。
【０１０７】
また、検討例２では、本実施の形態および検討例１と同様に、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤは、不純物濃度が高いため、この領域の結晶性が低下し、歪んだ構造となる。そのため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ窪みＰＤＥが形成されている。
【０１０８】
また、ｎ−型エピタキシャル層ＥＰ上には、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂが形成されている。具体的には、ｐ＋＋型ソース領域ＰＳ上には、絶縁膜ＩＬ１０２ａが形成され、ｐ＋＋型ドレイン領域ＰＤ上には、絶縁膜ＩＬ１０２ｂが形成されている。絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂは、例えば酸化シリコン膜からなる。
【０１０９】
絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂは、本実施の形態と同様に、略山形に形成されている。具体的には、絶縁膜ＩＬ１０２ａのチャネル領域ＰＣＨ側の端部は、ｐ＋＋型ソース領域ＰＳからチャネル領域ＰＣＨに向かうに従って、絶縁膜ＩＬ１０２ａの厚さが薄くなる傾斜面を有している。絶縁膜ＩＬ１０２ａのチャネル領域ＰＣＨ側の端部は、ｐ＋＋型ソース領域ＰＳ内に配置され、ｐ＋＋型ソース領域ＰＳのチャネル領域ＰＣＨ側の一部は、絶縁膜ＩＬ１０２ａに覆われていない。
【０１１０】
また、絶縁膜ＩＬ１０２ａのｐ＋＋型ソース領域ＰＳ側の端部は、チャネル領域ＰＣＨからｐ＋＋型ソース領域ＰＳの窪みＰＤＥに向かうに従って、絶縁膜ＩＬ１０２ａの厚さが薄くなる傾斜面を有している。
【０１１１】
また、絶縁膜ＩＬ１０２ｂのチャネル領域ＰＣＨ側の端部は、ｐ＋＋型ドレイン領域ＰＤからチャネル領域ＰＣＨに向かうに従って、絶縁膜ＩＬ１０２ｂの厚さが薄くなる傾斜面を有している。絶縁膜ＩＬ１０２ｂのチャネル領域ＰＣＨ側の端部は、平面視においてｐ＋＋型ドレイン領域ＰＤ内に配置され、ｐ＋＋型ドレイン領域ＰＤのチャネル領域ＰＣＨ側の一部は、絶縁膜ＩＬ１０２ｂに覆われていない。
【０１１２】
また、絶縁膜ＩＬ１０２ｂのｐ＋＋型ドレイン領域ＰＤ側の端部は、チャネル領域ＰＣＨからｐ＋＋型ドレイン領域ＰＤの窪みＰＤＥに向かうに従って、絶縁膜ＩＬ１０２ｂの厚さが薄くなる傾斜面を有している。
【０１１３】
また、チャネル領域ＰＣＨ上、ｐ＋＋型ソース領域ＰＳ上、ｐ＋＋型ドレイン領域ＰＤ上および絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂ上には、ゲート絶縁膜ＧＩ１０２が形成されている。ゲート絶縁膜ＧＩ１０２は、チャネル領域ＰＣＨと、絶縁膜ＩＬ１０２ａに覆われていないｐ＋＋型ソース領域ＰＳと、絶縁膜ＩＬ１０２ｂに覆われていないｐ＋＋型ドレイン領域ＰＤと、それぞれ接している。ゲート絶縁膜ＧＩ１０２は、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤとそれぞれ平面視において重なっている。
【０１１４】
検討例２の半導体装置では、ｎ−型エピタキシャル層ＥＰ上に、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂが形成され、ゲート絶縁膜ＧＩ１０２の端部は、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂにそれぞれ乗り上がっている。そのため、ゲート絶縁膜ＧＩ１０２の端部は、ｐ＋＋型ソース領域ＰＳ上およびｐ＋＋型ドレイン領域ＰＤ上に接触していない。
【０１１５】
また、ゲート絶縁膜ＧＩ１０２上には、ゲート電極ＧＥ１０２が形成されている。ゲート電極ＧＥ１０２も、ゲート絶縁膜ＧＩ１０２と同様の断面形状を有する。ゲート電極ＧＥ１０２は、チャネル領域ＰＣＨ、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤと平面視において重なっている。
【０１１６】
なお、検討例２の絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂは、本実施の形態と同様の工程により形成することができる。すなわち、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤを形成した後に、ｎ−型エピタキシャル層ＥＰの上面上に、絶縁膜ＩＬ１０２を形成し、開口部が形成されたレジストパターンをマスクとして、異方性エッチングおよび等方性エッチングにより、絶縁膜ＩＬ１０２をエッチングして、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂを形成することができる。
【０１１７】
ここで、検討例２について本発明者が見出した課題について説明する。
【０１１８】
検討例２では、前述のライト酸化工程を回避する代わりに、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂを形成する工程を有している。すなわち、検討例２の半導体装置は、ｎ−型エピタキシャル層ＥＰ上に、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂが形成され、ゲート絶縁膜ＧＩ１０２の端部は、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂにそれぞれ乗り上がっている。こうすることで、ゲート電極ＧＥ１０２の端部で生じる電界集中を緩和することができる。
【０１１９】
しかしながら、検討例２では、別の問題が生じている。検討例２では、本実施の形態および検討例１と同様に、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの不純物濃度が高いため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ窪みＰＤＥが形成されている。そのため、ｐ＋＋型ソース領域ＰＳの、絶縁膜ＩＬ１０２ａに覆われていない部分は、チャネル領域ＰＣＨからｐ＋＋型ソース領域ＰＳに向かうに従って下方に傾斜している。一方、絶縁膜ＩＬ１０２ａのチャネル領域ＰＣＨ側の端部は、チャネル領域ＰＣＨからｐ＋＋型ソース領域ＰＳに向かうに従って上方に傾斜している。その結果、ゲート絶縁膜ＧＩ１０２は、チャネル長方向においてチャネル領域ＰＣＨからｐ＋＋型ソース領域ＰＳに向かうに従って、一旦下方に傾斜した後に上方に傾斜するような断面形状を有する。そのため、ゲート絶縁膜ＧＩ１０２上のゲート電極ＧＥ１０２も同様の断面形状を有する。この場合、ゲート電極ＧＥ１０２の歪みが大きく、この領域において電界集中が生じる。その結果、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤからゲート電極ＧＥ１０２へのリーク電流がより顕著に発生するという問題が生じる。
【０１２０】
なお、ここで、ゲート電極ＧＥ１０２の歪みを小さくするため、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂのチャネル領域ＰＣＨ側の端部を、それぞれチャネル領域ＰＣＨ上に配置することが考えられる。これにより、ゲート絶縁膜ＧＩ１０２がｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤに接触しないため、ゲート絶縁膜ＧＩ１０２およびゲート電極ＧＥ１０２の断面形状の歪みが小さくなる。しかし、絶縁膜ＩＬ１０２ａ，ＩＬ１０２ｂのチャネル領域ＰＣＨ側の端部を、それぞれチャネル領域ＰＣＨ上に配置することにより、ゲート絶縁膜ＧＩ１０２のチャネル領域ＰＣＨへの接触面積が十分に確保できず、半導体装置の性能が低下する可能性がある。
【０１２１】
以上より、金属シリサイド層を形成する工程およびライト酸化工程を回避しつつ、検討例１および検討例２において生じるソース領域およびドレイン領域からゲート電極へのリーク電流を低減することができる半導体装置、およびその製造方法が望まれる。
【０１２２】
［主要な特徴と効果について］
本実施の形態の主要な特徴は、図１に示すように、領域ＡＲ１に形成されるｐチャネル型ＭＯＳＦＥＴにおいて、ゲート絶縁膜ＧＩ１ａに酸化アルミニウム膜からなる絶縁膜ＧＡを含むことである。そして、ｎ−型エピタキシャル層ＥＰ内に５×１０２０ｃｍ−３以上の高い不純物濃度を有するｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤが形成されている。また、ｎ−型エピタキシャル層ＥＰ内には、ｐ＋＋型ソース領域ＰＳの端部からｐ＋＋型ドレイン領域ＰＤ側に１×１０２０ｃｍ−３以下の不純物濃度を有するｐ＋型ソース領域（低濃度ソース領域）ＬＰＳが形成されている。また、ｎ−型エピタキシャル層ＥＰ内には、ｐ＋＋型ドレイン領域ＰＤの端部からｐ＋＋型ソース領域ＰＳ側に１×１０２０ｃｍ−３以下の不純物濃度を有するｐ＋型ドレイン領域（低濃度ドレイン領域）ＬＰＤが形成されている。また、ｐ＋＋型ソース領域ＰＳ上およびｐ＋型ソース領域ＬＰＳ上には、絶縁膜ＩＬ１ａが形成され、ｐ＋＋型ドレイン領域ＰＤ上およびｐ＋型ドレイン領域ＬＰＤ上には、絶縁膜ＩＬ１ｂが形成されている。
【０１２３】
そして、ゲート絶縁膜ＧＩ１ａは、絶縁膜ＩＬ１ａのｐ＋型ソース領域ＬＰＳ側の端部に形成された傾斜面（第１傾斜面）と、絶縁膜ＩＬ１ｂのｐ＋型ドレイン領域ＬＰＤ側の端部に形成された傾斜面（第２傾斜面）とにそれぞれ乗り上がっている。ゲート絶縁膜ＧＩ１ａの端部は、絶縁膜ＩＬ１ａ，ＩＬ１ｂの頂部に形成されたｎ−型エピタキシャル層ＥＰの上面と平行な面部上にそれぞれ配置されている。さらに、ゲート絶縁膜ＧＩ１ａ上に形成されたゲート電極ＧＥａは、ゲート絶縁膜ＧＩ１ａと同様の断面形状を有する。すなわち、ゲート電極ＧＥａは、絶縁膜ＩＬ１ａのｐ＋型ソース領域ＬＰＳ側の端部に形成された傾斜面（第１傾斜面）と、絶縁膜ＩＬ１ｂのｐ＋型ドレイン領域ＬＰＤ側の端部に形成された傾斜面（第２傾斜面）とにゲート絶縁膜ＧＩ１ａを介してそれぞれ乗り上がっている。
【０１２４】
また、領域ＡＲ２に形成されるｎチャネル型ＭＯＳＦＥＴにおいて、ゲート絶縁膜ＧＩ１ｂに酸化アルミニウム膜からなる絶縁膜ＧＡを含んでいる。そして、ｐ型ウェル領域ＰＷ内に５×１０２０ｃｍ−３以上の高い不純物濃度を有するｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤが形成されている。また、ｐ型ウェル領域ＰＷ内には、ｎ＋＋型ソース領域ＮＳの端部からｎ＋＋型ドレイン領域ＮＤ側に１×１０２０ｃｍ−３以下の不純物濃度を有するｎ＋型ソース領域（低濃度ソース領域）ＬＮＳが形成されている。また、ｐ型ウェル領域ＰＷ内には、ｎ＋＋型ドレイン領域ＮＤの端部からｎ＋＋型ソース領域ＮＳ側に１×１０２０ｃｍ−３以下の不純物濃度を有するｎ＋型ドレイン領域（低濃度ドレイン領域）ＬＮＤが形成されている。また、ｎ＋＋型ソース領域ＮＳ上およびｎ＋型ソース領域ＬＮＳ上には、絶縁膜ＩＬ１ｃが形成され、ｎ＋＋型ドレイン領域ＮＤ上およびｎ＋型ドレイン領域ＬＮＤ上には、絶縁膜ＩＬ１ｄが形成されている。
【０１２５】
そして、ゲート絶縁膜ＧＩ１ｂは、絶縁膜ＩＬ１ｃのｎ＋型ソース領域ＬＮＳ側の端部に形成された傾斜面（第３傾斜面）と、絶縁膜ＩＬ１ｄのｎ＋型ドレイン領域ＬＮＤ側の端部に形成された傾斜面（第４傾斜面）とにそれぞれ乗り上がっている。ゲート絶縁膜ＧＩ１ｂの端部は、絶縁膜ＩＬ１ｃ，ＩＬ１ｄの頂部に形成されたｐ型ウェル領域ＰＷ（ｎ−型エピタキシャル層ＥＰ）の上面と平行な面部上にそれぞれ配置されている。さらに、ゲート絶縁膜ＧＩ１ｂ上に形成されたゲート電極ＧＥｂは、ゲート絶縁膜ＧＩ１ｂと同様の断面形状を有する。すなわち、ゲート電極ＧＥｂは、絶縁膜ＩＬ１ｃのｎ＋型ソース領域ＬＮＳ側の端部に形成された傾斜面（第３傾斜面）と、絶縁膜ＩＬ１ｄのｎ＋型ドレイン領域ＬＮＤ側の端部に形成された傾斜面（第４傾斜面）とにゲート絶縁膜ＧＩ１ｂを介してそれぞれ乗り上がっている。
【０１２６】
本実施の形態では、このような構成を採用したことにより、半導体装置の信頼性を向上させることができる。以下、その理由について具体的に説明する。
【０１２７】
本実施の形態では、ゲート絶縁膜ＧＩ１ａに酸化アルミニウム膜からなる絶縁膜ＧＡを含むため、前述のように、ｐチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値を低下させることができる。
【０１２８】
また、本実施の形態では、５×１０２０ｃｍ−３以上の濃度の不純物をｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤに添加することにより、前述のように、ｐ＋＋型ソース領域ＰＳとソース配線用電極Ｍ１ａとの間、および、ｐ＋＋型ドレイン領域ＰＤとドレイン配線用電極Ｍ１ｂとの間において、オーミックコンタクトを達成している。同様に、５×１０２０ｃｍ−３以上の濃度の不純物をｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤに添加することにより、前述のように、ｎ＋＋型ソース領域ＮＳとソース配線用電極Ｍ１ｃとの間、および、ｎ＋＋型ドレイン領域ＮＤとドレイン配線用電極Ｍ１ｄとの間において、オーミックコンタクトを達成している。これにより、本実施の形態では、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂに酸化アルミニウム膜からなる絶縁膜ＧＡを含むが、高温アニールを必要とする金属シリサイド層を形成する工程を回避して、酸化アルミニウムの結晶化によるゲートリーク電流の発生を防止することができる。
【０１２９】
また、図１に示すように、本実施の形態では、ゲート電極ＧＥａの端部は、ゲート絶縁膜ＧＩ１ａを介して絶縁膜ＩＬ１ａ，ＩＬ１ｂにそれぞれ乗り上がる構造を有している。これにより、ゲート電極ＧＥａの端部で生じる電界集中を緩和することができる。同様に、図２に示すように、ゲート電極ＧＥｂの端部は、ゲート絶縁膜ＧＩ１ｂを介して絶縁膜ＩＬ１ｃ，ＩＬ１ｄにそれぞれ乗り上がる構造を有している。これにより、ゲート電極ＧＥｂの端部で生じる電界集中を緩和することができる。
【０１３０】
また、図１に示すように、前述の通り、ｐ＋型ソース領域ＬＰＳは、不純物濃度がｐ＋＋型ソース領域ＰＳに比べて高くないため、この領域の結晶性は低下せず、平坦性を保っている。そのため、ｐ＋型ソース領域ＬＰＳの、絶縁膜ＩＬ１ａに覆われていない部分は、平坦である。そして、絶縁膜ＩＬ１ａのチャネル領域ＰＣＨ側の端部は、チャネル領域ＰＣＨからｐ＋＋型ソース領域ＰＳに向かうに従って上方に傾斜している。その結果、ゲート絶縁膜ＧＩ１ａは、チャネル長方向においてチャネル領域ＰＣＨからｐ＋型ソース領域ＬＰＳの略中央まで平坦であり、そこからｐ＋＋型ソース領域ＰＳに向かうに従って、上方に傾斜するような断面形状を有する。
【０１３１】
同様に、ｐ＋型ドレイン領域ＬＰＤは、不純物濃度がｐ＋＋型ドレイン領域ＰＤに比べて高くないため、この領域の結晶性は低下せず、平坦性を保っている。そのため、ｐ＋型ドレイン領域ＬＰＤの、絶縁膜ＩＬ１ｂに覆われていない部分は、平坦である。そして、絶縁膜ＩＬ１ｂのチャネル領域ＰＣＨ側の端部は、チャネル領域ＰＣＨからｐ＋＋型ドレイン領域ＰＤに向かうに従って上方に傾斜している。その結果、ゲート絶縁膜ＧＩ１ａは、チャネル長方向においてチャネル領域ＰＣＨからｐ＋型ドレイン領域ＬＰＤの略中央まで平坦であり、そこからｐ＋＋型ドレイン領域ＰＤに向かうに従って、上方に傾斜するような断面形状を有する。そして、前述のように、ゲート絶縁膜ＧＩ１ａ上のゲート電極ＧＥａも同様の断面形状を有する。こうすることで、検討例１と異なり、ｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤと、ｐ＋型ソース領域ＬＰＳ上およびｐ＋型ドレイン領域ＬＰＤ上に形成されるゲート絶縁膜ＧＩ１ａとの接触、および、ゲート絶縁膜ＧＩ１ａとゲート電極ＧＥａとの接触がそれぞれ良好になるため、電界集中が生じにくい。また、検討例２と異なり、ゲート電極ＧＥａの歪みが小さくなるため、この領域において電界集中が生じにくい。
【０１３２】
また、同様に、図１に示すように、ｎ＋型ソース領域ＬＮＳは、不純物濃度がｎ＋＋型ソース領域ＮＳに比べて高くないため、この領域の結晶性は低下せず、平坦性を保っている。そのため、ｎ＋型ソース領域ＬＮＳの、絶縁膜ＩＬ１ｃに覆われていない部分は、平坦である。そして、絶縁膜ＩＬ１ｃのチャネル領域ＮＣＨ側の端部は、チャネル領域ＮＣＨからｎ＋＋型ソース領域ＮＳに向かうに従って上方に傾斜している。その結果、ゲート絶縁膜ＧＩ１ｂは、チャネル長方向においてチャネル領域ＮＣＨからｎ＋型ソース領域ＬＮＳの略中央まで平坦であり、そこからｎ＋＋型ソース領域ＮＳに向かうに従って、上方に傾斜するような断面形状を有する。
【０１３３】
また、同様に、ｎ＋型ドレイン領域ＬＮＤは、不純物濃度がｎ＋＋型ドレイン領域ＮＤに比べて高くないため、この領域の結晶性は低下せず、平坦性を保っている。そのため、ｎ＋型ドレイン領域ＬＮＤの、絶縁膜ＩＬ１ｄに覆われていない部分は、平坦である。そして、絶縁膜ＩＬ１ｄのチャネル領域ＮＣＨ側の端部は、チャネル領域ＮＣＨからｎ＋＋型ドレイン領域ＮＤに向かうに従って上方に傾斜している。その結果、ゲート絶縁膜ＧＩ１ｂは、チャネル長方向においてチャネル領域ＮＣＨからｎ＋型ドレイン領域ＬＮＤの略中央まで平坦であり、そこからｎ＋＋型ドレイン領域ＮＤに向かうに従って、上方に傾斜するような断面形状を有する。そして、前述のように、ゲート絶縁膜ＧＩ１ｂ上のゲート電極ＧＥｂも同様の断面形状を有する。こうすることで、ｎ＋型ソース領域ＬＮＳ上およびｎ＋型ドレイン領域ＬＮＤ上に形成されるゲート絶縁膜ＧＩ１ｂとの接触、および、ゲート絶縁膜ＧＩ１ｂとゲート電極ＧＥｂとの接触がそれぞれ良好になるため、電界集中が生じにくい。また、検討例２と異なり、ゲート電極ＧＥｂの歪みが小さくなるため、この領域において電界集中が生じにくい。
【０１３４】
その結果、本実施の形態では、高温を必要とするライト酸化工程を回避しつつ、ゲートリーク電流の発生を防止することができる。
【０１３５】
以上より、本実施の形態では、金属シリサイド層を形成する工程およびライト酸化工程を回避しつつ、上記検討例１および検討例２において生じるソース領域およびドレイン領域からゲート電極へのリーク電流を低減することができ、半導体装置の信頼性を向上することができる。
【０１３６】
また、図２に示すように、本実施の形態では、ゲート電極ＧＥａの絶縁膜ＩＬ１ａ側の下面を、絶縁膜ＩＬ１ａの端部の傾斜面に平行な第１の下面Ｓ１と、チャネル領域ＰＣＨの上面に平行な第２の下面Ｓ２と、第１の下面Ｓ１と第２の下面Ｓ２とを接続する第３の下面Ｓ３とに分けたとき、第３の下面Ｓ３は曲面を含み、ゲート電極ＧＥａの第３の下面Ｓ３の曲面の一部は円弧に近似できる。この円弧の曲率半径Ｒ１は、ゲート絶縁膜ＧＩ１ａの膜厚の１．８倍以上である。これにより、ゲート電極ＧＥａに歪みがほとんど生じない。図示しないが、ゲート電極ＧＥａの絶縁膜ＩＬ１ｂ側の下面、ゲート電極ＧＥｂの絶縁膜ＩＬ１ｃ側の下面およびゲート電極ＧＥｂの絶縁膜ＩＬ１ｄ側の下面についても同様である。すなわち、ゲート電極ＧＥａ，ＧＥｂが、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂを介して、それぞれ絶縁膜ＩＬ１ｂ，ＩＬ１ｃ，ＩＬ１ｄに乗り上がる面が、曲面を含んでいる。これにより、ゲート電極ＧＥａ，ＧＥｂで生じる電界集中をより確実に緩和することができる。
【０１３７】
また、図１に示すように、本実施の形態では、絶縁膜ＩＬ１ａのｐ＋＋型ソース領域ＰＳ側の端部、絶縁膜ＩＬ１ｂのｐ＋＋型ドレイン領域ＰＤ側の端部、絶縁膜ＩＬ１ｃのｎ＋＋型ソース領域ＮＳ側の端部、絶縁膜ＩＬ１ｄのｎ＋＋型ドレイン領域ＮＤ側の端部は、それぞれ傾斜面を有している。これにより、ｐ＋＋型ソース領域ＰＳ上、ｐ＋＋型ドレイン領域ＰＤ上、ｎ＋＋型ソース領域ＮＳ上、および、ｎ＋＋型ドレイン領域ＮＤ上に、金属膜を堆積して電極を形成する際に、傾斜面を有する絶縁膜ＩＬ１ａ，ＩＬ１ｂ，ＩＬ１ｃ，ＩＬ１ｄ上に金属膜が堆積しやすくなる。これにより、ｐ＋＋型ソース領域ＰＳおよびソース配線用電極Ｍ１ａの接触、ｐ＋＋型ドレイン領域ＰＤおよびドレイン配線用電極Ｍ１ｂの接触、ｎ＋＋型ソース領域ＮＳおよびソース配線用電極Ｍ１ｃの接触、ｎ＋＋型ドレイン領域ＮＤおよびドレイン配線用電極Ｍ１ｄの接触が良好になる。
【０１３８】
なお、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤは、ｐ型不純物としてアルミニウム（Ａｌ）を含むことが好ましい。アルミニウム（Ａｌ）は、ホウ素（Ｂ）よりも原子半径（イオン半径）が大きいため、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤを構成するｎ−型エピタキシャル層ＥＰ内に深く入り込んで、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの導電性を高めることができる。
【０１３９】
また、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤは、ｎ型不純物として窒素（Ｎ）とリン（Ｐ）との両方を含むことが好ましい。リン（Ｐ）は、窒素（Ｎ）よりも原子半径（イオン半径）が大きいため、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤを構成するｎ−型エピタキシャル層ＥＰ（ｐ型ウェル領域ＰＷ）内に深く入り込むことができる。一方で、窒素（Ｎ）は、炭化ケイ素からなるｎ−型エピタキシャル層ＥＰ（ｐ型ウェル領域ＰＷ）内に添加した際に、炭化ケイ素のバンドギャップ内のドナー準位の位置の関係で、リン（Ｐ）を同様に添加するよりも、導電性を高めることができる。従って、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤに窒素（Ｎ）とリン（Ｐ）との両方をイオン注入することにより、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤの導電性を高めることができる。
【０１４０】
また、本実施の形態のゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂは、絶縁膜ＧＯ１と、絶縁膜ＧＯ１上に形成された絶縁膜ＧＡと、絶縁膜ＧＡ上に形成された絶縁膜ＧＯ２とからなる積層膜として形成されている場合を例に説明した。ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂは、酸化アルミニウム膜からなる絶縁膜ＧＡのみで構成してもよいが、少なくとも絶縁膜ＧＯ１を含む積層膜とすることで以下のメリットが存在する。
【０１４１】
まず、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂを積層構造にした場合には、酸化アルミニウム膜の膜厚を一定に保ちつつ、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂの膜厚を増加させることができる。このため、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂ中の電界を小さくすることができ、ゲートリーク電流の発生を低減できる。
【０１４２】
次に、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂを、絶縁膜ＧＯ１および絶縁膜ＧＡからなる積層構造にした場合には、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂとｎ−型エピタキシャル層ＥＰとの界面をＳｉＯ２／ＳｉＣ構造にすることができる。また、ゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂを、絶縁膜ＧＯ１、絶縁膜ＧＡおよび絶縁膜ＧＯ２からなる積層構造にした場合には、さらに、多結晶シリコンからなるゲート電極ＧＥａ，ＧＥｂとゲート絶縁膜ＧＩ１ａ，ＧＩ１ｂとの界面をＳｉ／ＳｉＯ２構造にすることができる。これにより、トラップ準位などの欠陥数を低減して、半導体装置の信頼性を向上させることができる。
【０１４３】
なお、図１に示すように、実施の形態１では、ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜ＧＩ１ｂにも酸化アルミニウム膜からなる絶縁膜ＧＡを導入している。前述のように、酸化アルミニウム膜は、負の固定電荷として作用するため、ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜に酸化アルミニウム膜を導入すると、ｎチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値が増大することとなる。しかし、前述のように、ｎチャネル型ＭＯＳＦＥＴでは、もともと固定電荷の寄与が大きいため、例えば、チャネル領域ＮＣＨ、すなわちｐ型ウェル領域ＰＷの不純物濃度を最適化するなどの設計変更により、ｎチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値が増大する問題は解消することができる。
【０１４４】
（変形例１）
上記実施の形態１の変形例１の半導体装置の製造工程について、図２０〜図２２を参照して説明する。図２０〜図２２は、変形例１の半導体装置の製造工程中の要部断面図である。変形例１の半導体装置の構造は、上記実施の形態１の半導体装置の構造と同じである。図２０〜図２２では、上記図１に相当する領域の内、領域ＡＲ１に形成されるｐチャネル型ＭＯＳＦＥＴの構造のみを図示し、領域ＡＲ２に形成されるｎチャネル型ＭＯＳＦＥＴの構造については、説明を簡単にするため省略する。
【０１４５】
図１８に示す検討例１の半導体装置は、ｎ＋型ＳｉＣ基板ＳＵＢと、ｎ＋型ＳｉＣ基板ＳＵＢ上に形成されたｎ−型エピタキシャル層ＥＰと、ｎ−型エピタキシャル層ＥＰ内に形成されたｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤとを有しており、これは本実施の形態の半導体装置と同様である。すなわち、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤには、それぞれ５×１０２０ｃｍ−３〜５×１０２１ｃｍ−３の不純物が導入されている。
【０１４６】
変形例１の場合は、上記図４に相当する構造を得るまでは、上記実施の形態１の半導体装置の製造工程とほぼ同様である。変形例１の場合は、上記図４に相当する構造を得た後、図２０に示すように、ｎ−型エピタキシャル層ＥＰ上に、例えば酸化シリコンからなる絶縁膜ＩＬ３を形成し、ドライエッチングなどにより、パターニングする。その後、パターニングした絶縁膜ＩＬ３をマスク（イオン注入阻止マスク）として用いて、ｎ−型エピタキシャル層ＥＰにｐ型不純物、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）をイオン注入して、ｐチャネル型ＭＯＳＦＥＴ形成領域にｐ＋型ソース領域ＬＰＳ２およびｐ＋型ドレイン領域ＬＰＤ２を形成する。ｐ＋型ソース領域ＬＰＳ２は、後述する工程により、ｐ＋＋型ソース領域ＰＳおよびｐ＋型ソース領域ＬＰＳが形成される領域であり、ｐ＋型ドレイン領域ＬＰＤ２は、後述する工程により、ｐ＋＋型ドレイン領域ＰＤおよびｐ＋型ドレイン領域ＬＰＤが形成される領域である。
【０１４７】
次に、図２１に示すように、ｎ−型エピタキシャル層ＥＰ上に、例えば酸化シリコンからなる絶縁膜ＩＬ４を形成する。その後、絶縁膜ＩＬ４を例えば異方性ドライエッチングなどによりエッチングし、図２２に示すように、パターニングした絶縁膜ＩＬ３の両側に絶縁膜ＩＬ４からなるサイドウォールＳＷを形成する。
【０１４８】
次に、パターニングした絶縁膜ＩＬ３およびサイドウォールＳＷをマスクとして、図２１に示すｐ＋型ソース領域ＬＰＳ２およびｐ＋型ドレイン領域ＬＰＤ２の一部にｐ型不純物、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）をイオン注入して、図２２に示すように、ｐチャネル型ＭＯＳＦＥＴ形成領域にｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤを形成する。なお、図２１に示すｐ＋型ソース領域ＬＰＳ２およびｐ＋型ドレイン領域ＬＰＤ２のうち、サイドウォールＳＷによって覆われ、ｐ型不純物が注入されなかった領域が、図２２に示すようにｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤとなる。その後、絶縁膜ＩＬ３およびサイドウォールＳＷを除去する。以下の工程は、上記図７以降に相当する実施の形態１の製造工程とほぼ同様である。
【０１４９】
図２０〜図２２に示す変形例１の半導体装置の製造工程においては、ｐ＋＋型ソース領域ＰＳ、ｐ＋型ソース領域ＬＰＳ、ｐ＋＋型ドレイン領域ＰＤおよびｐ＋型ドレイン領域ＬＰＤを、フォトレジストパターンではなく、絶縁膜によるハードマスクを用いて、セルフアライン（自己整合）により形成している。これにより、フォトリソグラフィ工程の使用を抑制しながら、セルフアライン（自己整合）で形成することができる。このため、変形例１は、上記実施の形態１に比べて、フォトレジストパターンの位置ずれによる不具合を防止できる点で有利である。
【０１５０】
なお、図２２に示すように、変形例１では、チャネル長方向において、ｐ＋＋型ソース領域ＰＳの両側にｐ＋型ソース領域ＬＰＳが形成され、ｐ＋＋型ドレイン領域ＰＤの両側にｐ＋型ドレイン領域ＬＰＤが形成されている。これは、ＳｉＣ基板上にｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを交互に形成する場合に相当する。変形例１では図２２に示すように、サイドウォールＳＷを形成する工程上、このような半導体装置を製造する場合に有利である。一方、ｐチャネル型ＭＯＳＦＥＴを単独で形成する場合などは、上記実施の形態１の方が製造工程の自由度が高く有利である。
【０１５１】
（変形例２）
上記実施の形態１の変形例２の半導体装置の製造工程について、図２３および図２４を参照して説明する。図２３および図２４は、変形例２の半導体装置の製造工程中の要部断面図である。変形例２の半導体装置の構造は、上記実施の形態１および上記変形例１の半導体装置の構造と同じである。図２３および図２４では、上記図１に相当する領域の内、領域ＡＲ１に形成されるｐチャネル型ＭＯＳＦＥＴの構造のみを図示し、領域ＡＲ２に形成されるｎチャネル型ＭＯＳＦＥＴの構造については、説明を簡単にするため省略する。
【０１５２】
変形例２の場合は、上記図４に相当する構造を得るまでは、上記実施の形態１の半導体装置の製造工程とほぼ同様である。変形例２の場合は、上記図４の構造を得た後、図２３に示すように、フォトリソグラフィ技術により形成したフォトレジストパターンＰＲ７をマスクとして用いて、ｎ−型エピタキシャル層ＥＰにｐ型不純物、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）をイオン注入して、ｐチャネル型ＭＯＳＦＥＴ形成領域にｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤを形成する。
【０１５３】
次に、図２４に示すように、フォトレジストパターンＰＲ７のスリミングを行う。スリミングの方法としては、酸素プラズマを用いて短時間のアッシャを行う方法とＡｒイオンにより等方的に研磨する方法がある。フォトレジストパターンＰＲ７をスリミングすることによって、フォトレジストパターンＰＲ７の一部であるフォトレジストパターンＰＲ７ａが除去され、フォトレジストパターンＰＲ７ｂが残存する。
【０１５４】
次に、図２４に示すように、フォトレジストパターンＰＲ７ｂをマスクとして用いて、ｎ−型エピタキシャル層ＥＰにｐ型不純物、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）をイオン注入して、ｐチャネル型ＭＯＳＦＥＴ形成領域にｐ＋型ソース領域ＬＰＳおよびｐ＋型ドレイン領域ＬＰＤを形成する。その後、フォトレジストパターンＰＲ７ｂを除去する。以下の工程は、上記図７に相当する実施の形態１の製造工程とほぼ同様である。
【０１５５】
図２３および図２４に示す変形例２の半導体装置の製造工程においては、ｐ＋＋型ソース領域ＰＳ、ｐ＋型ソース領域ＬＰＳ、ｐ＋＋型ドレイン領域ＰＤおよびｐ＋型ドレイン領域ＬＰＤを、フォトレジストパターンのスリミングにより形成している。これにより、変形例１と同様に、フォトリソグラフィ工程の使用を抑制しながら、セルフアライン（自己整合）で形成することができる。このため、変形例２は、上記実施の形態１に比べて、フォトレジストパターンの位置ずれによる不具合を防止できる点で有利である。
【０１５６】
なお、図２４に示すように、変形例２では、チャネル長方向において、ｐ＋＋型ソース領域ＰＳの両側にｐ＋型ソース領域ＬＰＳが形成され、ｐ＋＋型ドレイン領域ＰＤの両側にｐ＋型ドレイン領域ＬＰＤが形成されている。これは、ＳｉＣ基板上にｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを交互に形成する場合に相当する。変形例２では図２４に示すように、フォトレジストパターンをスリミングする工程上、このような半導体装置を製造する場合に有利である。一方、ｐチャネル型ＭＯＳＦＥＴを単独で形成する場合などは、上記実施の形態１の方が製造工程の自由度が高く有利である。
【０１５７】
なお、図２４に示すように、変形例２では、既に形成されているｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤにもｐ型不純物がさらにイオン注入される。しかし、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの不純物濃度は、５×１０２０ｃｍ−３以上と高いため、後からｐ型不純物を１×１０２０ｃｍ−３以下の低い濃度でイオン注入する分には問題ない。また、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤの不純物濃度の制御性を高めるためには、ｐ＋＋型ソース領域ＰＳおよびｐ＋＋型ドレイン領域ＰＤにイオン注入される不純物の合計濃度が５×１０２０ｃｍ−３以上となるように制御してもよい。
【０１５８】
（実施の形態２）
実施の形態２の半導体装置について、図２５を参照して説明する。図２５は、本実施の形態２の半導体装置の要部断面図である。
【０１５９】
図２５に示すように、本実施の形態２の半導体装置は、領域ＡＲ２に形成されたｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜ＧＩ２以外の構成については、上記実施の形態１の半導体装置と同様であるため、ここではその繰り返しの説明は省略する。
【０１６０】
図２５に示すように、本実施の形態２の半導体装置において、領域ＡＲ１に形成されたｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜ＧＩ１ａは、酸化シリコン膜からなる絶縁膜ＧＯ１と、酸化アルミニウム膜からなる絶縁膜ＧＡと、酸化シリコン膜からなる絶縁膜ＧＯ２とからなる積層膜として構成されている点は、上記実施の形態１と同様である。一方、領域ＡＲ２に形成されたｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜（第２ゲート絶縁膜）ＧＩ２は、絶縁膜ＧＯのみからなり、酸化アルミニウム膜からなる絶縁膜ＧＡを含んでいない点が、上記実施の形態１との相違点である。
【０１６１】
絶縁膜ＧＯは、例えば酸化シリコン膜からなる。ゲート絶縁膜ＧＩ２の膜厚、すなわち絶縁膜ＧＯの膜厚は、好ましくは１０〜５０ｎｍであり、ｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜ＧＩ１ａの膜厚と同じであることがより好適である。
【０１６２】
なお、図２５に示すように、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴが形成されないｎ−型エピタキシャル層ＥＰ上（一部、ｐ＋＋型ソース領域ＰＳ上、ｐ＋＋型ドレイン領域ＰＤ上、ｐ型ウェル領域ＰＷ上、ｎ＋＋型ソース領域ＮＳ上、および、ｎ＋＋型ドレイン領域ＮＤ上も含む）には、一例として、絶縁膜ＩＬ１および絶縁膜ＧＯをフィールド絶縁膜として残存させている。
【０１６３】
前述のように、酸化アルミニウム膜は、負の固定電荷として作用するため、ｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜に酸化アルミニウム膜を導入することで、ｐチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値を低下させることができる。一方、ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜に酸化アルミニウム膜を導入すると、ｎチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値が増大することとなる。そのため、実施の形態２では、ｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜ＧＩ１ａにのみ酸化アルミニウム膜を導入することで、ｎチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値が増大させることなく、ｐチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値を低下させることができる。こうすることで、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴの閾値電圧の絶対値を同一の値にしやすく、実施の形態２は、半導体装置の設計の自由度が高めることができる点で、上記実施の形態１に比べて有利である。
【０１６４】
なお、実施の形態２では、ｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜ＧＩ１ａと、ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜ＧＩ２とを別工程で形成する（例えば、上記図１４において、領域ＡＲ２にマスクをして絶縁膜ＧＡを領域ＡＲ１のみに形成する）必要があり、上記実施の形態１よりも製造工程が多くなる。そのため、上記実施の形態１は、製造コストの点で実施の形態２よりも有利である。
【０１６５】
（実施の形態３）
実施の形態３の半導体装置について、図２６を参照して説明する。図２６は、本実施の形態３の半導体装置の要部断面図である。
【０１６６】
図２６に示すように、本実施の形態３の半導体装置は、絶縁膜ＩＬ４ａ，ＩＬ４ｂ，ＩＬ４ｃ，ＩＬ４ｄおよびこれらの絶縁膜上に形成される絶縁膜の形状以外の構成については、上記実施の形態１の半導体装置と同様であるため、ここではその繰り返しの説明は省略する。
【０１６７】
実施の形態３では、絶縁膜ＩＬ４ａのｐ＋＋型ソース領域ＰＳ側の端部、絶縁膜ＩＬ４ｂのｐ＋＋型ドレイン領域ＰＤ側の端部、絶縁膜ＩＬ４ｃのｎ＋＋型ソース領域ＮＳ側の端部、絶縁膜ＩＬ４ｄのｎ＋＋型ドレイン領域ＮＤ側の端部がそれぞれ傾斜面ではなく垂直な面を有している点が、上記実施の形態１との相違点である。
【０１６８】
実施の形態３の場合は、上記図１６に相当する構造を得るまでは、上記実施の形態１の半導体装置の製造工程とほぼ同様である。実施の形態３では、上記図１６に相当する構造を得た後で、絶縁膜ＩＬ２、絶縁膜ＧＯ１、絶縁膜ＧＡおよび絶縁膜ＧＯ２と同様に、絶縁膜ＩＬ４を垂直にエッチングすることにより、絶縁膜ＩＬ４ａ，ＩＬ４ｂ，ＩＬ４ｃ，ＩＬ４ｄの上記端部を、絶縁膜ＩＬ２、絶縁膜ＧＯ１、絶縁膜ＧＡおよび絶縁膜ＧＯ２の端部と面一の垂直な面とすることができる。以下の工程は、上記図１７以降に相当する実施の形態１の製造工程とほぼ同様である。
【０１６９】
なお、図２６では、絶縁膜ＩＬ４ａ，ＩＬ４ｂ，ＩＬ４ｃ，ＩＬ４ｄの上記端部を窪みＰＤＥ，ＮＤＥに揃えているが、これに限定されるものではなく、ｐ＋＋型ソース領域ＰＳ、ｐ＋＋型ドレイン領域ＰＤ、ｎ＋＋型ソース領域ＮＳおよびｎ＋＋型ドレイン領域ＮＤが露出していればよい。
【０１７０】
以上のように、実施の形態３では、絶縁膜ＩＬ４ａ，ＩＬ４ｂ，ＩＬ４ｃ，ＩＬ４ｄの上記端部を絶縁膜ＩＬ２、絶縁膜ＧＯ１、絶縁膜ＧＡおよび絶縁膜ＧＯ２の端部と面一の垂直な面としているため、エッチング条件の最適化が容易であり、この観点では、上記実施の形態１よりも有利である。一方、絶縁膜ＩＬ４ａ，ＩＬ４ｂ，ＩＬ４ｃ，ＩＬ４ｄの上記端部を絶縁膜ＩＬ２、絶縁膜ＧＯ１、絶縁膜ＧＡおよび絶縁膜ＧＯ２の端部と面一の垂直な面とすると、ｐ＋＋型ソース領域ＰＳ上、ｐ＋＋型ドレイン領域ＰＤ上、ｎ＋＋型ソース領域ＮＳ上、および、ｎ＋＋型ドレイン領域ＮＤ上に、金属膜を堆積して電極を形成する際に、金属膜が堆積しにくくなるおそれがある。そのため、上記実施の形態１の方が、ｐ＋＋型ソース領域ＰＳおよびソース配線用電極Ｍ１ａの接触、ｐ＋＋型ドレイン領域ＰＤおよびドレイン配線用電極Ｍ１ｂの接触、ｎ＋＋型ソース領域ＮＳおよびソース配線用電極Ｍ１ｃの接触、ｎ＋＋型ドレイン領域ＮＤおよびドレイン配線用電極Ｍ１ｄの接触が良好になる点で、実施の形態３よりも有利である。
【０１７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１７２】
ＥＰ  ｎ−型エピタキシャル層
ＧＡ  絶縁膜
ＧＥ１０１，ＧＥ１０２  ゲート電極
ＧＥａ，ＧＥｂ  ゲート電極
ＧＩ２  ゲート絶縁膜
ＧＩ１０１，ＧＩ１０２  ゲート絶縁膜
ＧＩ１ａ，ＧＩ１ｂ  ゲート絶縁膜
ＧＯ，ＧＯ１，ＧＯ２  絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４  絶縁膜
ＩＬ１０２，ＩＬ１０２ａ，ＩＬ１０２ｂ  絶縁膜
ＩＬ１ａ，ＩＬ１ｂ，ＩＬ１ｃ，ＩＬ１ｄ  絶縁膜
ＩＬ４ａ，ＩＬ４ｂ，ＩＬ４ｃ，ＩＬ４ｄ  絶縁膜
ＬＮＤ，ＬＮＤ１  ｎ＋型ドレイン領域
ＬＮＳ，ＬＮＳ１  ｎ＋型ソース領域
ＬＰＤ，ＬＰＤ１，ＬＰＤ２  ｐ＋型ドレイン領域
ＬＰＳ，ＬＰＳ１，ＬＰＳ２  ｐ＋型ソース領域
Ｍ１ａ，Ｍ１ｃ  ソース配線用電極
Ｍ１ｂ，Ｍ１ｄ  ドレイン配線用電極
ＮＣＨ  チャネル領域
ＮＤ  ｎ＋＋型ドレイン領域
ＮＤＥ  窪み
ＮＳ  ｎ＋＋型ソース領域
ＰＣＨ  チャネル領域
ＰＤ  ｐ＋＋型ドレイン領域
ＰＤＥ  窪み
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５，ＰＲ６，ＰＲ７  フォトレジストパターン
ＰＲ７ａ，ＰＲ７ｂ  フォトレジストパターン
ＰＲＯ  開口部
ＰＳ  ｐ＋＋型ソース領域
ＰＷ  ｐ型ウェル領域
Ｒ１  曲率半径
Ｓ１  第１の下面
Ｓ２  第２の下面
Ｓ３  第３の下面
ＳＵＢ  基板
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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