(57)【要約】【課題】デジタル出力端子が隣接しているときに、当該デジタル出力端子が短絡したとしても、外部回路が動作不安定状態に陥ることなく動作を継続できるようにした半導体集積回路装置を提供する。【解決手段】複数のデジタル出力端子１ｆ、１ｇは互いに隣接している。出力回路１９はＭＯＳＦＥＴ２２ａ及び２２ｂを備え、出力回路２０はＭＯＳＦＥＴ２３ａ及び２３ｂを備える。これらの出力回路１９及び２０は、複数のデジタル出力端子１ｆ、１ｇにＭＯＳＦＥＴ２２ａ、２２ｂ、２３ａ、２３ｂを通じてそれぞれ不定範囲を挟んだ二値論理レベル「Ｈ」「Ｌ」の何れかに対応した電位を印加する。複数の出力回路１９、２０は、複数のデジタル出力端子１ｆ、１ｇの間が短絡したときに、デジタル出力端子１ｆ、１ｇへ印加する電位を、不定範囲を除く二値論理レベル「Ｈ」「Ｌ」の何れか一方のレベルに対応した電位に固定する抵抗２５ａ、２５ｂを互いに同一回路形態に備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに隣接する複数のデジタル出力端子（１ｆ、１ｇ；１ｆ、１ｇ、１ｆｚ；ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）と、
それぞれスイッチ部（２２ａ、２３ａ、２２ｂ、２３ｂ）を備え前記複数のデジタル出力端子に前記スイッチ部を通じてそれぞれ不定範囲を挟んだ二値論理レベルの何れかに対応した電位を印加する複数の出力回路（１９、２０；２１９、２２０；３１９、３２０；４１９、４２０；１９、２０、１９ｚ）とを備え、
前記複数の出力回路は、前記複数のデジタル出力端子の間が短絡したときに、前記スイッチ部を通じて前記デジタル出力端子へ印加する電位を、前記不定範囲を除く前記二値論理レベルの何れか一方のレベルに対応した電位に固定する電位固定部（２５ａ、２５ｂ；２２５ａ、２２５ｂ；３２５ａ、３２５ｂ；４２５ａ、４２５ｂ）を互いに同一回路形態に備える半導体集積回路装置。
【請求項２】
前記複数のデジタル出力端子（１ｆ、１ｇ）は、半導体集積回路装置のパッケージの同一辺に隣接して配置されている請求項１記載の半導体集積回路装置。
【請求項３】
前記複数の出力回路は、それぞれ、２つの電源線の間に直列接続された前記スイッチ部としてのＰチャネルＭＯＳＦＥＴ（２２ａ、２２ｂ）及びＮチャネルＭＯＳＦＥＴ（２３ａ、２３ｂ）を前記デジタル出力端子にて電気的に共通接続したＣＭＯＳインバータ回路（２４ａ〜２４ｄ；２２４ａ、２２４ｂ；３２４ａ、３２４ｂ；４２４ａ、４２４ｂ）を備える請求項１又は２記載の半導体集積回路装置。
【請求項４】
前記複数の出力回路を構成するそれぞれのＣＭＯＳインバータ回路（２４ａ〜２４ｄ）は、その構成素子が半導体集積回路装置（１）の本体の内部にて互いに隣接して配置されている請求項３記載の半導体集積回路装置。
【請求項５】
前記電位固定部は、前記スイッチ部を通じて前記デジタル出力端子に流入又は流出する電流を制限する電流制限部（２５ａ、２５ｂ；３２５ａ、３２５ｂ）を備え、前記電流制限部は、前記ＣＭＯＳインバータ回路の前記ＰチャネルＭＯＳＦＥＴ（２２ａ、２２ｂ）又は前記ＮチャネルＭＯＳＦＥＴ（２３ａ、２３ｂ）の何れかと前記デジタル出力端子との間に同一回路形態にて構成されている請求項３又は４記載の半導体集積回路装置。
【請求項６】
前記電位固定部は、前記複数のデジタル出力端子の間が短絡したときに前記デジタル出力端子が接続されるシステムを停止状態にするように外部回路（５１８ａ）に指令するための前記二値論理レベルに対応する電位に固定する請求項３又は４記載の半導体集積回路装置。
【請求項７】
前記電位固定部は、前記スイッチ部を通じて前記デジタル出力端子に流入又は流出する電流を制限する電流制限部（２２５ａ、２２５ｂ；４２５ａ、４２５ｂ）を備え、前記電流制限部は、前記２つの電源線の一方と前記ＣＭＯＳインバータ回路の前記ＰチャネルＭＯＳＦＥＴ又は前記ＮチャネルＭＯＳＦＥＴとの間に同一回路形態にて構成されている請求項３又は４記載の半導体集積回路装置。
【請求項８】
前記電流制限部は、抵抗（２５ａ、２５ｂ；２２５ａ、２２５ｂ；３２５ａ、３２５ｂ）により構成されている請求項５又は７記載の半導体集積回路装置。
【請求項９】
前記電流制限部は、前記ＣＭＯＳインバータ回路に定電流を印加する定電流回路（４２５ａ、４２５ｂ）により構成されている請求項７記載の半導体集積回路装置。
【請求項１０】
半導体集積回路装置の本体の内部負荷（５）又は／及び外部負荷（６）に電源を供給する電源回路（４）の少なくとも一部をさらに備える請求項１から９の何れか一項に記載の半導体集積回路装置。
【請求項１１】
前記電源回路は、前記内部負荷又は／及び前記外部負荷に流れる電流を検出し、検出値が所定値を超えて流れたときに過電流から機能を保護する過電流保護部（１７）をさらに備える請求項１０記載の半導体集積回路装置。
【請求項１２】
前記電位固定部は、前記スイッチ部を通じて前記デジタル出力端子に流入又は流出する電流を制限する電流制限部（２５ａ、２５ｂ；２２５ａ、２２５ｂ；３２５ａ、３２５ｂ；４２５ａ、４２５ｂ）を備え、
前記内部負荷及び前記外部負荷に流れる負荷電流の合計最大値と、前記複数のデジタル出力端子の間が短絡したときの前記電流制限部による電流制限値と、の和が、前記過電流保護部が過電流保護する前記検出値の所定値未満に設定されている請求項１１記載の半導体集積回路装置。
【請求項１３】
パッケージに封止されている請求項１から１２の何れか一項に記載の半導体集積回路装置。
【請求項１４】
車載用制御基板（２７）に搭載され車両制御に用いられる請求項１から１３の何れか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置は、その本体内部に多数の回路を集積化して構成され、そのデジタル出力端子にはデジタル出力回路が構成されている。このデジタル出力回路は、例えばＣＭＯＳインバータ回路を用いてデジタル出力端子に電位を印加し、これによりデジタルレベルである二値論理レベル（Ｈ／Ｌレベル）を外部回路に伝達する。本願に関連する文献として、例えば特許文献１〜３を挙げることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１１２７９９号公報
【特許文献２】特許第４３１５２２８号公報
【特許文献３】特許第４４７５２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
背景技術欄に記載した技術では、デジタル出力端子が例えば隣接して配置されている場合、例えばフロー半田により実装処理されたときに導電性異物などが複数のデジタル出力端子間に残留することで、デジタル出力端子の間が短絡する虞がある。すると、デジタル出力端子の電位が不定状態とされてしまう。この場合、外部回路は、デジタル出力端子の電位を入力しても、二値論理レベルの何れであるか把握できず動作不安定となり好ましくない。
【０００５】
また、隣接するデジタル出力端子の間に過電流が流れてしまう虞もある。しかし、半導体集積回路装置の本体内部でこの過電流を検知し動作を全停止してしまうと、他の制御動作に影響を及ぼしてしまい、必要な制御を実行できなくなる。例えば、車両内の制御を全停止してしまうと、車両の制御動作に必要な制御まで停止してしまうことになり好ましくない。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、デジタル出力端子が隣接しているときに、当該デジタル出力端子が短絡したとしても、外部回路が動作不安定状態に陥ることなく動作を継続できるようにした半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明によれば、複数のデジタル出力端子、複数の出力回路を備える。複数のデジタル出力端子は互いに隣接している。また複数の出力回路は、それぞれスイッチ部を備え複数のデジタル出力端子にスイッチ部を通じてそれぞれ不定範囲を挟んだ二値論理レベルの何れかに対応した電位を印加する。複数の出力回路は、複数のデジタル出力端子の間が短絡したときに、スイッチ部を通じてデジタル出力端子へ印加する電位を、不定範囲を除く二値論理レベルの何れか一方のレベルに対応した電位に固定する電位固定部を互いに同一回路形態に備える。すると、デジタル出力端子がたとえ短絡したとしても、外部回路は、二値論理レベルの何れか一方のレベルを入力することができ、外部回路が動作不安定状態に陥ることがなく動作を継続できる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態における半導体集積回路装置の電気的構成図
【図２】パッケージの端子接続面及びデジタル出力端子の配置例
【図３】半導体集積回路装置と外部回路との電気的接続関係を示す図
【図４】外部回路が受付ける二値論理レベルの電位の説明図のその１
【図５】外部回路が受付ける二値論理レベルの電位の説明図のその２
【図６】第２実施形態における複数の出力回路の電気的構成図
【図７】第３実施形態における複数の出力回路の電気的構成図
【図８】第４実施形態における複数の出力回路の電気的構成図
【図９】第５実施形態における半導体集積回路装置と外部回路との電気的接続関係を示す図
【図１０】第６実施形態におけるパッケージの端子接続面及びデジタル出力端子の配置例
【発明を実施するための形態】
【０００９】
以下、制御システムを構成する半導体集積回路装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。
【００１０】
（第１実施形態）
図１から図５は、第１実施形態の説明図である。図１は、半導体集積回路装置としてのＡＳＩＣ１を用いた制御システム２の全体構成を概略的に示している。
この制御システム２は、移動体（例えば車両）の制御に用いられるものでＡＳＩＣ１を主として構成される。この制御システム２は、ＡＳＩＣ１の外部に周辺回路３を備えることで電源回路４を構成し、この電源回路４からＡＳＩＣ１の本体の内部負荷５及び外部負荷６に電圧Ｖｏを出力する。電源回路４は、例えばリニアレギュレータを用いて構成される。電源回路４が、内部負荷５及び外部負荷６にそれぞれ負荷電流Ｉoin、Ｉoexを供給するように構成した形態を示すが、何れか一方の負荷（すなわち内部負荷５又は外部負荷６）は設けなくても良い。また電源回路４自体も必要に応じて設ければ良い。
【００１１】
ＡＳＩＣ１は、複数の端子１ａ〜１ｈを備える。ＡＳＩＣ１内には電源回路４の一部が構成されており、端子１ａ〜１ｄの外部には電源回路４を構成する周辺回路３が接続されている。なお、ＡＳＩＣ１内に電源回路４を全て構成しても良い。
周辺回路３は、バッテリによる電源７が供給される抵抗８、９、Ｐチャネル型のＭＯＳＦＥＴ１０を用いて構成される。電源７の供給出力は、抵抗８を通じてＭＯＳＦＥＴ１０のソースに接続されている。ＭＯＳＦＥＴ１０のソースゲート間には抵抗９が接続されている。ＭＯＳＦＥＴ１０のドレインは、電源回路４の出力電圧Ｖｏの供給点となっている。この電源回路４の出力電圧Ｖｏの供給点は、外部負荷６に接続されている。電源７と抵抗８との間の共通接続点は端子１ａに接続されている。抵抗８と抵抗９との共通接続点は端子１ｂに接続されている。ＭＯＳＦＥＴ１０のゲートと抵抗９との共通接続点は、端子１ｃに接続されている。ＭＯＳＦＥＴ１０のドレインは、端子１ｄに接続されている。
【００１２】
ＡＳＩＣ１は、電源回路４の制御用として、フィードバック電圧入力部１１、及び比較部１２を備える。またＡＳＩＣ１は、負荷電流検出部１３、コンパレータ１４、過電流判定部１５、及び制御部１６を過電流保護部１７として備える。このＡＳＩＣ１において、端子１ｅは電源回路４の出力電圧Ｖｏを入力する電源入力端子として用いられ、端子１ｆ、１ｇはデジタル出力端子として用いられている。また端子１ｈは、グランド端子として用いられており、外部に接地されている。
【００１３】
その他、ＡＳＩＣ１は、複数のデジタル出力端子１ｆ、１ｇから外部に接続される外部回路としてのＭＣＵ１８に信号電位をそれぞれ出力する複数の出力回路１９、２０を備え、また、その他にも各種の処理を実行するロジック回路２１ａ，２１ｂなどを備える。ロジック回路２１ａは、所定のロジックによりデジタル信号を生成し出力回路１９に出力し、ロジック回路２１ｂは、所定のロジックによりデジタル信号を生成し出力回路２０に出力する。なお、以降では、ロジック回路２１ａ、２１ｂと同様の機能を有する構成には必要に応じて「ロジック回路２１」と略して説明する。
【００１４】
以下、電源回路４の基本的動作を説明する。端子１ｄにはフィードバック電圧入力部１１が接続されており、端子１ｃには比較部１２の出力が接続されている。フィードバック電圧入力部１１は、ＭＯＳＦＥＴ１０のドレイン電圧を端子１ｄを通じてフィードバック入力し、比較部１２が、この電圧を参照電圧ＲＥＦと比較してＭＯＳＦＥＴ１０のゲート印加電圧を調整制御し、これによりＭＯＳＦＥＴ１０のドレインに出力する電圧Ｖｏを調整制御する。
【００１５】
他方、電源回路４の負荷電流Ｉｏを検出するため、上流の端子１ａ及び１ｂの間には、負荷電流検出部１３が接続されている。この負荷電流検出部１３は、周辺回路３を構成する抵抗８に流れる負荷電流Ｉｏを検出して電圧Ｖocに変換し、コンパレータ１４の非反転入力端子に出力する。
【００１６】
コンパレータ１４は、反転入力端子に入力される過電流閾値電圧Ｖrefと電圧Ｖocとを比較し、過電流判定部１５に出力する。過電流判定部１５は、コンパレータ１４の比較結果が「Ｌ」であれば正常と判定して処理を継続するが、逆に「Ｈ」であれば負荷電流Ｉｏの検出値が所定値を超えて流れたと判定する。制御部１６は、この過電流判定部１５により過電流が流れたと判定された場合には、電源回路４の出力電圧Ｖｏの出力を停止する。
【００１７】
ＭＯＳＦＥＴ１０のドレイン電圧は、電源回路４の出力電圧Ｖｏとして端子１ｅに入力されている。この端子１ｅには電源線Ｎ１が接続されており、この電源線Ｎ１には複数の出力回路１９、２０及び内部負荷５が接続されている。
出力回路１９は、２つの電源線Ｎ１及びＮ２の間にスイッチ部としてのＰチャネルＭＯＳＦＥＴ２２ａのソースドレイン間、及びＮチャネルＭＯＳＦＥＴ２３ａのドレインソース間を直列接続すると共に、ＭＯＳＦＥＴ２２ａ及び２３ａのドレインをデジタル出力端子１ｆのノードＮ３ａにて電気的に共通接続したＣＭＯＳインバータ回路２４ａを用いて構成されている。
出力回路２０は、２つの電源線Ｎ１及びＮ２の間にスイッチ部としてのＰチャネルＭＯＳＦＥＴ２２ｂのソースドレイン間、及びＮチャネルＭＯＳＦＥＴ２３ｂのドレインソース間を直列接続すると共に、ＭＯＳＦＥＴ２２ｂ及び２３ｂのドレインをデジタル出力端子１ｇのノードＮ３ｂにて電気的に共通接続したＣＭＯＳインバータ回路２４ｂを用いて構成されている。
【００１８】
ＣＭＯＳインバータ回路２４ａ、２４ｂの前段にはバッファ２６ａ、２６ｂがそれぞれ構成されている。これらのバッファ２６ａ、２６ｂは、例えば反転ゲートにより構成されている。ロジック回路２１ａ、２１ｂは、所定のロジックによりデジタル信号を生成し、それぞれバッファ２６ａ、２６ｂを通じてＣＭＯＳインバータ回路２４ａ、２４ｂに論理出力する。
【００１９】
これらの複数の出力回路１９、２０は互いに同一回路形態にて構成されている。複数の出力回路１９、２０がそれぞれＣＭＯＳインバータ回路２４ａ、２４ｂを用いて構成されていることで、出力電圧範囲を広く構成でき、簡易な回路を用いて構成できる。
またＰチャネルＭＯＳＦＥＴ２２ａ、２２ｂのドレインとデジタル出力端子１ｆ、１ｇとの間には、抵抗２５ａ、２５ｂがそれぞれ接続されている。抵抗２５ａ、２５ｂの抵抗値は、例えば数百Ω程度に設定されており、ＭＯＳＦＥＴ２２ａ、２２ｂ、２３ａ、２３ｂのオン抵抗ＲonP、ＲonNに比較して大幅に大きな値に設定されている。これらの抵抗２５ａ、２５ｂは、ＰチャネルＭＯＳＦＥＴ２２ａ、２２ｂを通じてデジタル出力端子１ｆ、１ｇに流出する電流を制限する電流制限部として構成される。これらの抵抗２５ａ、２５ｂは、複数の出力回路１９、２０の間で同一回路形態で配置されている。
【００２０】
図２は、ＡＳＩＣ１のパッケージのリードピン２８と車載用制御基板２７との接続面と共にデジタル出力端子１ｆ、１ｇの配置例を示しており、図３は、ＡＳＩＣ１とＭＣＵ１８との電気的接続例を示している。図２に示すように、ＡＳＩＣ１は、例えばＱＦＰ（Quad Flat Package）規格によりパッケージ封止された状態で車載用制御基板２７に搭載されている。ＡＳＩＣ１は、平面的には正方形の矩形状に構成されたＩＣモールド部１ｍと、ＩＣモールド部１ｍの内部に構成された回路（例えば、出力回路１９，２０）から延びるリードピン２８を端子１ａ〜１ｇ（図２にはデジタル出力端子１ｆ、１ｇだけ図示）として備える。
【００２１】
このＡＳＩＣ１は、ＩＣモールド部１ｍのそれぞれの四辺部からリードピン２８が所定本数外方に延びることで構成されている。これらのリードピン２８は、車載用制御基板２７に構成されたランド２９に実装されている。これらのランド２９が、それぞれ他の回路（例えば、ＭＣＵ１８など）や、グランドＧＮＤ等に電気的に接続されている（図示せず）。
【００２２】
この図２に示すように、複数の出力回路１９、２０のデジタル出力端子１ｆ、１ｇは、互いに隣接して配置されており、車載用制御基板２７のランド２９に半田付けされている。これらの複数のデジタル出力端子１ｆ、１ｇは、ＡＳＩＣ１のパッケージの同一辺に隣接して配置されている。図２には出力回路１９、２０のデジタル出力端子１ｆ、１ｇを図示したが、図３に示すように、例えば出力回路１９、２０と同様の出力回路１９ａ、２０ａをさらに隣接して配置することもできる。このとき、これらの出力回路１９ａ、２０ａはそれぞれＣＭＯＳインバータ回路２４ａ、２４ｂと同様のＣＭＯＳインバータ回路２４ｃ、２４ｄを備える。
【００２３】
図３に示すように、デジタル出力端子１ｆ、１ｇのリードピン２８が互いに隣接して配置されていると、複数の出力回路１９、２０、１９ａ、２０ａ、ひいてはＣＭＯＳインバータ回路２４ａ〜２４ｄもまたＡＳＩＣ１の本体の内部にて互いに隣接、近接して配置できる。すると、ＣＭＯＳインバータ回路２４ａ、２４ｂに供給する電圧Ｖｏの電源線Ｎ１、及び、グランドＧＮＤの電源線Ｎ２を最短化できるようになり、配線抵抗による電圧低下や電位の浮きの影響を極力低くできる。
この際、ＡＳＩＣ１の内部配線を最短化でき、静電ノイズの影響を抑制できＥＭＩ耐量を向上できる。また、ＡＳＩＣ１とＭＣＵ１８との間のデジタル出力端子１ｆ、１ｇ…を並行導線３０によりまとめることができるため、車載用制御基板２７の上の配線アートワークを簡易化でき、配線の引き回しの設計労力を極力低減できる。
【００２４】
さて、図１に示すように、ＰチャネルＭＯＳＦＥＴ２２ａ、２２ｂのゲートとＮチャネルＭＯＳＦＥＴ２３ａ、２３ｂのゲートとはそれぞれ互いに共通接続されており、ロジック回路２１ａ、２１ｂがバッファ２６ａ、２６ｂを通じてデジタルレベル「Ｈ」又は「Ｌ」に対応した電位を当該ＭＯＳＦＥＴ２２ａ、２３ａ、２２ａ、２２ｂのゲートに印加するようになっている。
【００２５】
出力回路１９、２０が、通常通り正常に動作しているとき、ＣＭＯＳインバータ回路２４ａ、２４ｂには、スイッチング時の貫通電流を除いて電流は原理的に流れない。このため、過電流判定部１５は、外部負荷６に流れる電流Ｉoexと内部負荷５に流れる電流Ｉoinとを合計した電流が過電流閾値を超えたときに、過電流保護部１７の制御部１６が、ＭＯＳＦＥＴ１０のゲート電圧を例えばソース電圧と同じ電圧に出力することで過電流から電源回路４の機能を保護し、電源出力素子となるＭＯＳＦＥＴ１０の故障を防止する。この場合、過電流から機能を保護し、システム全体を停止でき、車両を緊急停止できる。
【００２６】
図４及び図５は、デジタル出力端子１ｆ、１ｇの外部に接続されるＭＣＵ１８のデジタル入力受付レベルを示している。ＭＣＵ１８は、例えば図４又は図５に示すＣＭＯＳレベルをデジタル入力する。このＣＭＯＳレベルは、例えば図４に示すように、２つの電源線Ｎ１及びＮ２の間の電源電圧ＶＤＤ（＝Ｖｏ）−グランドＧＮＤの電圧に対し、「Ｈ」レベルを入力受付けする電位レベル範囲を０．７×ＶＤＤ〜ＶＤＤとし、「Ｌ」レベルを入力受付けする電位レベル範囲を０．３×ＶＤＤ〜ＧＮＤとし、その間の範囲０．３×ＶＤＤ〜０．７×ＶＤＤを不定範囲としている。
【００２７】
また、ＭＣＵ１８のデジタル入力部分が、ＣＭＯＳインバータ回路（図示せず）により構成されている場合には、これらのＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのドレインソース間の貫通電流を考慮すると良い。この場合、図５に示すように、「Ｈ」レベルを入力受付けする電位レベル範囲をＶＤＤ−Ｖｔ〜ＶＤＤとし、「Ｌ」レベルを入力受付けする電位レベル範囲をＶｔ〜ＧＮＤとすると良い。但し、ＶｔはＣＭＯＳインバータ回路のＭＯＳＦＥＴのゲートソース間閾値電圧（例えば０．７Ｖ）である。すると、ＭＣＵ１８のデジタル入力部におけるＣＭＯＳインバータ回路の貫通電流を防止できるようになる。
【００２８】
このようにＭＣＵ１８が、このようなＣＭＯＳレベルを入力可能になっているため、複数の出力回路１９、２０は、通常、複数のデジタル出力端子１ｆ、１ｇにＣＭＯＳインバータ回路２４ａ、２４ｂを通じてそれぞれ不定範囲を挟んだ「Ｈ」／「Ｌ」レベルの何れかに対応した電位を印加するように構成されている。
【００２９】
また、ＣＭＯＳインバータ回路２４ａ、２４ｂには、それぞれ抵抗２５ａ、２５ｂが接続されている。これらの抵抗２５ａ、２５ｂの抵抗値は、仮に隣接するデジタル出力端子１ｆ、１ｇの間が短絡したときであっても、当該デジタル出力端子１ｆ、１ｇの電位がＭＣＵ１８のデジタル入力部により受付入力可能な「Ｌ」レベルの電位レベル範囲になるように例えば数百Ωの値に設定されている。したがって、この抵抗２５ａ、２５ｂは、出力回路１９、２０がデジタル出力端子１ｆ、１ｇへ印加する電位を、不定範囲を除く「Ｌ」レベルに対応した電位に固定する電位固定部として機能することになる。
【００３０】
また、これらの抵抗２５ａ、２５ｂの抵抗値は、内部負荷５及び外部負荷６にそれぞれ流れる負荷電流Ｉoin、Ｉoexの合計最大値と、仮に隣接するデジタル出力端子１ｆ、１ｇが短絡したときに抵抗２５ａ又は２５ｂにより出力回路１９及び２０に流れる電流制限値と、の和が、過電流保護部１７が保護する負荷電流Ｉｏの検出電流値の閾値となる所定値未満に設定されていることが望ましい。このように設定することで、隣接するデジタル出力端子１ｆ、１ｇの間に実使用時に短絡電流Ｉａ（図１参照）が発生しても、過電流保護部１７の誤動作により電源回路４の機能が停止することはなく、電源回路４が機能を維持し続けることができるようになる。
【００３１】
さて、例えば、図２に示すように、ＡＳＩＣ１を車載用制御基板２７に実装後、フロー半田を実施するとデジタル出力端子１ｆ、１ｇの間に導電性異物Ｂが残留することがある。このようなときには、デジタル出力端子１ｆ、１ｇの間が導電性異物Ｂを通じて短絡してしまい、隣接した出力回路１９、２０が、例えば「Ｈ」、「Ｌ」の互いに異なるレベルをそれぞれ出力しているにも拘わらず、当該デジタル出力端子１ｆ、１ｇから不定範囲となる同一の電位がＭＣＵ１８に出力されることで、ＭＣＵ１８が不安定に動作する虞がある。
【００３２】
そこで本実施形態では、抵抗２５ａ、２５ｂが、ＰチャネルＭＯＳＦＥＴ２２ａ、２２ｂのドレインとデジタル出力端子１ｆ、１ｇとの間に互いに同一回路形態で接続されている。このように構成することで、複数のデジタル出力端子１ｆ、１ｇの間が短絡したときであっても、複数の出力回路１９、２０は、ＰチャネルＭＯＳＦＥＴ２２ａ、２２ｂを通じてデジタル出力端子１ｆ、１ｇへ印加する電位を、二値論理レベル「Ｈ」「Ｌ」に対応した何れかの電位に固定できるようになる。
【００３３】
例えば、出力回路１９、２０が共に「Ｈ」レベルを出力する場合を考える。このとき、出力回路１９は、電源回路４の出力電圧ＶｏをＭＯＳＦＥＴ２２ａ、抵抗２５ａを通じてデジタル出力端子１ｆに印加する。また、出力回路２０は、電源回路４の出力電圧ＶｏをＭＯＳＦＥＴ２２ｂ及び抵抗２５ｂを通じてデジタル出力端子１ｇに印加する。これらのデジタル出力端子１ｆ、１ｇの間が短絡している場合、これらのデジタル出力端子１ｆ、１ｇの論理レベルは「Ｈ」レベルに固着する。このため、ＭＣＵ１８のデジタル入力部は「Ｈ」レベルを入力するため、ＭＣＵ１８が動作不安定に陥ることはない。
【００３４】
逆に、例えば、出力回路１９、２０が共に「Ｌ」レベルを出力する場合を考える。この時、出力回路１９はＭＯＳＦＥＴ２３ａをオンすることでグランド電位ＧＮＤをデジタル出力端子１ｆに印加すると共に、出力回路２０がＭＯＳＦＥＴ２３ｂをオンすることでグランド電位ＧＮＤをデジタル出力端子１ｇに印加する。これらのデジタル出力端子１ｆ、１ｇの間が短絡している場合、これらのデジタル出力端子１ｆ、１ｇのレベルは「Ｌ」レベルに固着する。この場合、ＭＣＵ１８のデジタル入力部は「Ｌ」レベルを入力するため、ＭＣＵ１８が動作不安定に陥ることはない。
【００３５】
次に、出力回路１９、２０が互いに逆の二値論理レベル「Ｈ」「Ｌ」に対応する電位を出力するときの動作を説明する。
例えば、出力回路１９が「Ｈ」レベルをデジタル出力端子１ｆに出力しつつ出力回路２０が「Ｌ」レベルをデジタル出力端子１ｇに出力する場合を考える。
この時、ロジック回路２１ａがバッファ２６ａを通じて「Ｌ」レベルをＣＭＯＳインバータ回路２４ａの共通ゲートに出力することで、出力回路１９のＰチャネルＭＯＳＦＥＴ２２ａがオン、ＮチャネルＭＯＳＦＥＴ２３ａがオフする。他方、ロジック回路２１ｂがバッファ２６ｂを通じて「Ｈ」レベルをＣＭＯＳインバータ回路２４ｂのゲートに出力することで、出力回路２０のＰチャネルＭＯＳＦＥＴ２２ｂがオフ、ＮチャネルＭＯＳＦＥＴ２３ｂがオンする。
このとき、これらのデジタル出力端子１ｆ、１ｇの間が導電性異物Ｂにより短絡すると、図１に示すように、これらのデジタル出力端子１ｆ、１ｇの間に短絡電流Ｉａが流れることになり、短絡電流Ｉａが、出力回路１９のＰチャネルＭＯＳＦＥＴ２２ａ、抵抗２５ａ、デジタル出力端子１ｆ、１ｇ、及び、出力回路２０のＮチャネルＭＯＳＦＥＴ２３ｂの経路に沿って流れる（図１の破線で示すＩａ参照）。
【００３６】
例えば、出力回路１９、２０に抵抗２５ａ、２５ｂを設けていない一般的なＣＭＯＳインバータ回路を用いた場合、ＰチャネルＭＯＳＦＥＴ２２ａのオン抵抗ＲonPとＮチャネルＭＯＳＦＥＴ２３ｂのオン抵抗ＲonNとの分圧電位がＶｏ／２（＝ＶＤＤ／２）となるため、図４又は図５のＣＭＯＳ入力レベルの何れを用いた場合においても、ＭＣＵ１８のデジタル入力部の入力電位は不定範囲となる。このため、ＭＣＵ１８が動作不安定となってしまう。
【００３７】
また、ＭＯＳＦＥＴ２２ａ、２３ｂのオン抵抗ＲonP、ＲonNは共に例えば十数Ω程度であるため、端子１ｅに電圧Ｖｏが印加されることでＣＭＯＳインバータ回路に流れる電流が大きく増加する。すると、外部負荷６の電流Ｉoexと内部負荷５の電流Ｉoinとが互いに正常電流範囲であるにも拘わらず、大電流がＣＭＯＳインバータ回路に流れることに伴い、過電流判定部１５が負荷電流Ｉoを過電流判定してしまい、制御部１６が電源回路４の動作を停止することで、システム全体を停止し車両を緊急停止してしまうことになる。
【００３８】
本実施形態においては、このような事態を防ぐため、抵抗２５ａがＰチャネルＭＯＳＦＥＴ２２ａとデジタル出力端子１ｆとの間に接続されている。このため、たとえ隣接するデジタル出力端子１ｆ、１ｇの間が短絡したとしても、オン抵抗ＲonP及び抵抗２５ａの抵抗合計値とオン抵抗ＲonNの抵抗値との分圧電位をデジタル出力端子１ｆ、１ｇに固定的な電位として出力することになる。前述したように、この抵抗２５ａの抵抗値が、ＭＣＵ１８のデジタル入力部により受付入力可能な「Ｌ」レベルの電位レベル範囲になるように設定されているため、ＭＣＵ１８のデジタル入力部が、この「Ｌ」レベルを入力することで、ＭＣＵ１８が動作不安定となることを回避できる。
【００３９】
また抵抗２５ａの抵抗値が、例えば各ＭＯＳＦＥＴ２２ａ、２３ｂのオン抵抗ＲonP、ＲonNより大幅に大きく例えば数百Ω程度に設定されているため、たとえ短絡電流Ｉａが複数のデジタル出力端子１ｆ、１ｇの間に流れたとしても、これらの端子１ｆ、１ｇの間の短絡電流Ｉａの絶対値を大幅に抑制できるようになり、過電流判定部１５が過電流判定することがなくなり、電源回路４は電圧Ｖｏを出力し続けることができる。これにより車両の緊急停止を回避できる。
【００４０】
また、出力回路１９が「Ｌ」レベルをデジタル出力端子１ｆに出力しつつ、出力回路２０が「Ｈ」レベルをデジタル出力端子１ｇに出力する場合に、デジタル出力端子１ｆ、１ｇの間が短絡する場合を考える。
【００４１】
このような場合であっても、複数の出力回路１９、２０が互いに同一回路形態に構成されているため、前述の複数の出力回路１９、２０を入れ替えた対称的な動作を行うことになる。このため、出力回路１９が「Ｈ」レベルをデジタル出力端子１ｆに出力すると共に出力回路２０が「Ｌ」レベルをデジタル出力端子１ｇに出力したときと同様に、ＭＣＵ１８のデジタル入力部が「Ｌ」レベルを入力することになり、ＭＣＵ１８が動作不安定となることを回避できる。また過電流判定部１５が過電流判定することがなくなり、電源回路４は、電圧Ｖｏを出力し続ける。これにより車両を緊急停止してしまう虞もない。
【００４２】
以上説明したように、本実施形態によれば、複数の出力回路１９、２０は、複数のデジタル出力端子１ｆ、１ｇの間が短絡したときに、ＭＯＳＦＥＴ２２ａ、２２ｂを通じてデジタル出力端子１ｆ、１ｇへ印加する電位を「Ｌ」レベルに対応した電位に固定するように電位固定部（抵抗２５ａ、２５ｂ）を互いに同一回路形態に備えている。このため、ＭＣＵ１８が動作不安定となることを回避でき、ＭＣＵ１８が「Ｌ」レベルを固定入力することでシステムフェールに陥ることなく動作を継続できる。例えば、ＭＣＵ１８が所定時間以上「Ｌ」レベルを入力することで固定レベルを異常信号と認識することができ、必要に応じて、ＭＣＵ１８がシステムのフェールセーフ処理を実行できる。
また、複数のデジタル出力端子１ｆ、１ｇを隣接して配置できるようになり、ＡＳＩＣ１の端子配置の自由度を向上できる。
【００４３】
また、たとえデジタル出力端子１ｆ、１ｇの間が短絡し、これらの端子１ｆ、１ｇの間に短絡電流Ｉａが流れたとしても、抵抗２５ａを通じて電流Ｉａが流れるため、過電流判定部１５が過電流判定することがなくなり、電源回路４が電源供給を停止することもなくなる。すなわち、過電流判定部１５は、出力回路１９、２０に流れる電流を過電流検知することがなくなるため、ＡＳＩＣ１の本体自身も動作を継続できる。したがって、電源回路４が電源供給している他の負荷（例えば内部負荷５、外部負荷６）に対して安定的に電源供給できるようになり、システム全体が停止するような車両緊急停止状態を回避できる。電流制限部が抵抗２５ａにより構成されているので、簡易な回路構成を用いて電流制限できる。
【００４４】
ＡＳＩＣ１は、車載用制御基板２７に搭載されており、負荷電流Ｉｏが過電流の所定値を超えると、過電流保護部１７の制御部１６が電源回路４の機能を停止するように構成されているものの、たとえ車両走行中に隣接する端子１ｆ、１ｇの間に短絡電流Ｉａが発生したとしても、この端子１ｆ、１ｇの間に流れる短絡電流Ｉａは過電流判定部１５による過電流判定に影響することはなく、電源回路４が内部負荷５及び外部負荷６に電流を供給し続けることができる。
【００４５】
なお、外部負荷６や内部負荷５の負荷電流Ｉoex、Ｉoinの合計電流値が過電流の所定値を超えることで過電流保護部１７が電源回路４の機能を停止すれば、デジタル出力端子１ｆ、１ｇの信号を入力するＭＣＵ１８の動作に影響を与えることなく、電源回路４の電源出力機能を停止できる。
【００４６】
（第２実施形態）
図６は、第２実施形態の追加説明図を示している。この図６は、ＡＳＩＣ２０１の複数の出力回路２１９、２２０の別の構成例を示している。ＡＳＩＣ２０１は、出力回路２１９、２２０の構成の他は、第１実施形態のＡＳＩＣ１の構成と同一であるため図示を省略している。また、周辺回路３を具備する電源回路４の構成も同様であるため、図示と共に説明も省略する。
【００４７】
出力回路２１９は、バッファ２６ａ、ＣＭＯＳインバータ回路２２４ａ及び抵抗２２５ａを備える。出力回路２２０は、バッファ２６ｂ、ＣＭＯＳインバータ回路２２４ｂ及び抵抗２２５ｂを備える。ＣＭＯＳインバータ回路２２４ａは、ＰチャネルＭＯＳＦＥＴ２２ａ及びＮチャネルＭＯＳＦＥＴ２３ａを備え、これらのＰチャネルＭＯＳＦＥＴ２２ａ及びＮチャネルＭＯＳＦＥＴ２３ａは互いにゲートを共通接続して構成されると共にドレインを共通接続して構成されている。
【００４８】
ＣＭＯＳインバータ回路２２４ｂは、ＰチャネルＭＯＳＦＥＴ２２ｂ及びＮチャネルＭＯＳＦＥＴ２３ｂを備え、これらのＰチャネルＭＯＳＦＥＴ２２ｂ及びＮチャネルＭＯＳＦＥＴ２３ｂは互いにゲートを共通接続して構成されると共にドレインを共通接続して構成されている。
【００４９】
出力回路２１９の抵抗２２５ａは、電圧Ｖｏが供給される一方の電源線Ｎ１とＣＭＯＳインバータ回路２２４ａのＰチャネルＭＯＳＦＥＴ２２ａのソースとの間に接続されている。また出力回路２２０の抵抗２２５ｂは、電圧Ｖｏが供給される一方の電源線Ｎ１とＣＭＯＳインバータ回路２２４ｂのＰチャネルＭＯＳＦＥＴ２２ｂのソースとの間に接続されている。このため、これらの複数の出力回路２１９、２２０及び抵抗２２５ａ、２２５ｂは同一回路形態にて構成されている。
【００５０】
例えば、出力回路２１９が「Ｈ」レベルを出力するための電源回路４の出力電圧Ｖｏを抵抗２２５ａ及びＭＯＳＦＥＴ２２ａを通じてデジタル出力端子１ｆに印加すると共に、隣接する出力回路２２０が「Ｌ」レベルを出力するためのグランド電位ＧＮＤをデジタル出力端子１ｇに印加し、これらのデジタル出力端子１ｆ、１ｇの間が導電性異物Ｂにより短絡した場合を考慮する。この場合、図６に示すように、短絡電流Ｉａが、電圧Ｖｏが与えられる端子１ｅから出力回路２１９の抵抗２２５ａ、ＰチャネルＭＯＳＦＥＴ２２ａ、デジタル出力端子１ｆ、１ｇ、出力回路２２０のＮチャネルＭＯＳＦＥＴ２３ｂ、の経路で流れることになる。このため、抵抗２２５ａが短絡電流Ｉａを制限できるようになり、前述実施形態と同様の作用効果を奏する。
【００５１】
また、抵抗２２５ａが、電圧Ｖｏの供給ノードである電源線Ｎ１とＰチャネルＭＯＳＦＥＴ２２ａのソースとの間に接続されているため、抵抗２２５ａが定電流動作することになり電圧Ｖｏが変動し難くなる。
【００５２】
図６に示す構成では、電源線Ｎ１とＰチャネルＭＯＳＦＥＴ２２ａ、２２ｂの各ソースとの間に抵抗２２５ａ、２２５ｂをそれぞれ接続した形態を示したが、これに限定されるものではなく、例えば、グランドＧＮＤとなる電源線Ｎ２とＮチャネルＭＯＳＦＥＴ２３ａ、２３ｂの各ソースとの間に電流制限部として抵抗２２５ａ、２２５ｂをそれぞれ接続した形態に適用しても良い。この場合も同様の作用効果を奏する。
【００５３】
（第３実施形態）
図７は、第３実施形態の追加説明図を示している。この図７は、ＡＳＩＣ３０１に内蔵された複数の出力回路３１９、３２０の別の構成例を示している。ＡＳＩＣ３０１は、出力回路３１９、３２０の構成の他は、第１実施形態のＡＳＩＣ１の構成と同一であり図示を省略している。また、周辺回路３を具備する電源回路４の構成も同様であるため図示と共に説明を省略する。
【００５４】
出力回路３１９は、それぞれ２つの電源線Ｎ１、Ｎ２の間にスイッチ部としてのＰチャネルＭＯＳＦＥＴ２２ａ及びＮチャネルＭＯＳＦＥＴ２３ａを出力端子のノードＮ３ａにて電気的に共通接続したＣＭＯＳインバータ回路３２４ａを用いて構成されている。出力回路３２０は、それぞれ２つの電源線Ｎ１、Ｎ２の間にスイッチ部としてのＰチャネルＭＯＳＦＥＴ２２ｂ及びＮチャネルＭＯＳＦＥＴ２３ｂを出力端子のノードＮ３ｂにて電気的に共通接続したＣＭＯＳインバータ回路３２４ｂを用いて構成されている。
【００５５】
これらの出力回路３１９、３２０は、互いに同一回路形態にて構成されている。また、ＮチャネルＭＯＳＦＥＴ２３ａのドレインとデジタル出力端子１ｆとの間には抵抗３２５ａが接続されている。抵抗３２５ａの抵抗値は、例えば数百Ω程度に設定されており、ＭＯＳＦＥＴ２２ａ、２３ａ、２２ｂ、２３ｂのオン抵抗ＲonP、ＲonNに比較して大幅に大きな値に設定されている。この抵抗３２５ａは、ＮチャネルＭＯＳＦＥＴ２２ｂを通じてデジタル出力端子１ｆに流入する電流を制限する電流制限部として構成される。
【００５６】
また、ＮチャネルＭＯＳＦＥＴ２３ｂのドレインとデジタル出力端子１ｇとの間には抵抗３２５ｂが接続されている。抵抗３２５ｂの抵抗値は、例えば数百Ω程度に設定されており、ＭＯＳＦＥＴ２２ａ、２３ａ、２２ｂ、２３ｂのオン抵抗ＲonP、ＲonNに比較して大幅に大きな値に設定されている。この抵抗３２５ｂは、ＮチャネルＭＯＳＦＥＴ２２ａを通じてデジタル出力端子１ｇに流入する電流を制限する電流制限部として構成される。これらの抵抗３２５ａ、３２５ｂは、複数の出力回路３１９、３２０の間で同一回路形態で配置されている。
【００５７】
抵抗３２５ａ、３２５ｂの抵抗値は、仮に隣接するデジタル出力端子１ｆ、１ｇの間が短絡したときであっても、当該デジタル出力端子１ｆ、１ｇの電位が、ＭＣＵ１８のデジタル入力部により「Ｈ」レベルとして受付可能な電位レベル範囲になるように設定されている。したがって、この抵抗３２５ａ、３２５ｂは、出力回路３１９、３２０がデジタル出力端子１ｆ、１ｇへ印加する電位を、不定範囲を除く「Ｈ」レベルに対応した電位に固定する電位固定部として構成される。
【００５８】
また、この抵抗３２５ａ、３２５ｂの抵抗値は、内部負荷５及び外部負荷６に流れる負荷電流Ｉoin、Ｉoexの合計最大値と、デジタル出力端子１ｆ、１ｇの間が短絡したときの抵抗３２５ａ、３２５ｂによる電流制限値と、の和が、過電流保護部１７が保護する負荷電流Ｉｏの検出電流値の閾値となる所定値未満に設定されていることが望ましい。このように設定することで、隣接するデジタル出力端子１ｆ、１ｇの間に実使用時に短絡電流Ｉａが流れたとしても、過電流保護部１７の保護機能により電源回路４の動作が停止することはなく、電源回路４は電源出力し続けることができる。
【００５９】
例えば、出力回路３１９が「Ｈ」レベルを出力するための電源回路４の出力電圧ＶｏをＭＯＳＦＥＴ２２ａを通じてデジタル出力端子１ｅに印加すると共に、隣接する出力回路３２０が「Ｌ」レベルを出力するためのグランドＧＮＤをデジタル出力端子１ｇに印加し、このとき、これらのデジタル出力端子１ｆ、１ｇの間が導電性異物Ｂにより短絡している場合を考える。
【００６０】
この場合、ロジック回路２１ａがバッファ２６ａを通じて「Ｌ」レベルをＣＭＯＳインバータ回路３２４ａのゲートに出力することで、出力回路３１９のＰチャネルＭＯＳＦＥＴ２２ａがオン、ＮチャネルＭＯＳＦＥＴ２３ａがオフする。また、ロジック回路２１ｇがバッファ２６ｂを通じて「Ｈ」レベルをＣＭＯＳインバータ回路３２４ｂのゲートに出力することで、出力回路３２０のＰチャネルＭＯＳＦＥＴ２２ｂがオフ、ＮチャネルＭＯＳＦＥＴ２３ｂがオンする。このとき、デジタル出力端子１ｆ、１ｇの間が短絡すると、これらのデジタル出力端子１ｆ、１ｇの間に短絡電流Ｉａが流れることになり、短絡電流Ｉａが、出力回路３１９のＰチャネルＭＯＳＦＥＴ２２ａ、デジタル出力端子１ｆ、１ｇ、出力回路３２０の抵抗３２５ｂ、及び、ＮチャネルＭＯＳＦＥＴ２３ｂの経路に沿って流れる（図７に破線で示すＩａ参照）。
【００６１】
本実施形態においては、抵抗３２５ｂがＮチャネルＭＯＳＦＥＴ２３ｂとデジタル出力端子１ｇとの間に接続されているため、たとえ隣接するデジタル出力端子１ｆ、１ｇの間が短絡したとしても、ＭＯＳＦＥＴ２２ａのオン抵抗ＲonPと抵抗３２５ｂの抵抗値及びＭＯＳＦＥＴ２３ｂのオン抵抗ＲonNとの分圧電位をデジタル出力端子１ｆ、１ｇに固定的な電位として出力することになる。前述したように、この抵抗３２５ｂの抵抗値が、ＭＣＵ１８のデジタル入力部により受付入力可能な「Ｈ」レベルの電位レベル範囲になるように設定されているため、ＭＣＵ１８のデジタル入力部が、この「Ｈ」レベルを入力することで、ＭＣＵ１８が動作不安定となることを回避できる。
【００６２】
また抵抗３２５ｂの抵抗値が、例えば各ＭＯＳＦＥＴ２２ａ、２３ａ、２２ｂ、２３ｂのオン抵抗ＲonP、ＲonNより大きく設定されているため、たとえ短絡電流Ｉａが複数のデジタル出力端子１ｆ、１ｇの間に流れたとしても、これらの端子１ｆ、１ｇの間の短絡電流Ｉａの値を抑制できるようになり、過電流判定部１５が過電流判定して電源回路４が電源出力停止することがなくなり、システム全体を停止してしまうことを回避でき、車両の緊急停止状態に陥ってしまうことを回避できる。
【００６３】
また出力回路３１９が「Ｌ」レベルを出力するためのグランドＧＮＤの電位をデジタル出力端子１ｆに印加すると共に、隣接する出力回路３２０が「Ｈ」レベルを出力するため電源回路４の出力電圧ＶｏをＭＯＳＦＥＴ２２ｂを通じてデジタル出力端子１ｇに印加しているときに、デジタル出力端子１ｆ、１ｇの間が短絡する場合においても前述同様の作用効果を奏するものであり説明を省略する。
【００６４】
以上説明したように、本実施形態によれば、複数の出力回路３１９、３２０は、複数のデジタル出力端子１ｆ、１ｇの間が短絡したときに、ＭＯＳＦＥＴ２２ａを通じてデジタル出力端子１ｆ、１ｇへ印加する電位を「Ｈ」レベルに対応した電位に固定する抵抗３２５ａ、３２５ｂを電位固定部として備えている。また、これらの抵抗３２５ａ、３２５ｂを互いに同一回路形態に備えている。このため、ＭＣＵ１８が動作不安定となることを回避できる。また、ＭＣＵ１８が、例えば所定時間以上「Ｈ」レベルを入力することで固定レベルを異常信号と認識することができ、必要に応じてＭＣＵ１８がシステムのフェールセーフ処理を実現できる。その他は前述実施形態、特に第１実施形態と同様の作用効果を奏する。
【００６５】
（第４実施形態）
図８は、第４実施形態の追加説明図を示している。この図８は、ＡＳＩＣ４０１に内蔵された複数の出力回路４１９、４２０の別の構成例を示している。ＡＳＩＣ４０１は、出力回路４１９、４２０の構成の他は第１実施形態のＡＳＩＣ１の構成と同一であるため図示を省略している。また、周辺回路３を具備する電源回路４の構成も同様であるため図示と共に説明を省略する。
【００６６】
出力回路４１９は、ＣＭＯＳインバータ回路４２４ａ、及び定電流回路４２５ａを備える。出力回路４２０は、ＣＭＯＳインバータ回路４２４ｂ、及び定電流回路４２５ｂを備える。ＣＭＯＳインバータ回路４２４ａのＰチャネルＭＯＳＦＥＴ２２ａのドレインと電源線Ｎ１との間には定電流回路４２５ａが構成されている。ＣＭＯＳインバータ回路４２４ｂのＰチャネルＭＯＳＦＥＴ２２ｂのドレインと電源線Ｎ１との間には定電流回路４２５ｂが構成されている。
【００６７】
定電流回路４２５ａは、定電流源３１ａと、この定電流源３１ａによる定電流のミラー電流をＣＭＯＳインバータ回路４２４ａに出力するカレントミラー回路３２ａとにより構成され、ＣＭＯＳインバータ回路４２４ａに定電流を印加するように構成されている。カレントミラー回路３２ａは、ゲートドレイン間を共通接続して定電流源３１ａに接続すると共にソースを電源線Ｎ１に接続したＰチャネルＭＯＳＦＥＴ３３ａと、このＰチャネルＭＯＳＦＥＴ３３ａのゲートにゲートを共通接続すると共にソースを電源線Ｎ１に接続しさらにドレインをＰチャネルＭＯＳＦＥＴ２２ａに接続したＰチャネルＭＯＳＦＥＴ３４ａと、を備える。
【００６８】
定電流回路４２５ｂは、定電流源３１ｂと、この定電流源３１ｂによる定電流のミラー電流をＣＭＯＳインバータ回路４２４ｂに出力するカレントミラー回路３２ｂとにより構成され、ＣＭＯＳインバータ回路４２４ｂに定電流を印加するように構成されている。カレントミラー回路３２ｂは、ゲートドレイン間を共通接続して定電流源３１ｂに接続すると共にソースを電源線Ｎ１に接続したＰチャネルＭＯＳＦＥＴ３３ｂと、このＰチャネルＭＯＳＦＥＴ３３ｂのゲートにゲートを共通接続すると共にソースを電源線Ｎ１に接続しさらにドレインをＰチャネルＭＯＳＦＥＴ２２ｂに接続したＰチャネルＭＯＳＦＥＴ３４ｂと、を備える。
【００６９】
カレントミラー回路３２ａ、３２ｂは、それぞれ定電流源３１ａ、３１ｂの定電流値に対応したミラー電流をＣＭＯＳインバータ回路４２４ａ、４２４ｂに出力できる。このため、デジタル出力端子１ｆ、１ｇに出力する出力電流の値を高精度化できる。また、カレントミラー回路３２ａ、３２ｂを設けることで、デジタル出力端子１ｆ、１ｇのＨ／Ｌレベルの電位が負荷電流Ｉｏにより変動し難くなる。この結果、定電流回路４２５ａ、４２５ｂをデジタル出力端子１ｆ、１ｇの電位固定部として機能させることができる。
【００７０】
例えば、出力回路４１９が「Ｈ」レベルを出力するための電源回路４の出力電圧Ｖｏを定電流回路４２５ａ及びＭＯＳＦＥＴ２２ａを通じてデジタル出力端子１ｆに印加すると共に、隣接する出力回路４２０が「Ｌ」レベルを出力するためのグランドＧＮＤの電位をデジタル出力端子１ｇに印加し、このとき、これらのデジタル出力端子１ｆ、１ｇの間が導電性異物Ｂにより短絡する場合を考える。この場合、図８に示すように、短絡電流Ｉａが、カレントミラー回路３２ａのＭＯＳＦＥＴ３４ａ、出力回路４１９のＰチャネルＭＯＳＦＥＴ２２ａ、デジタル出力端子１ｆ、１ｇ、及び、出力回路４２０のＮチャネルＭＯＳＦＥＴ２３ｂの経路に沿って流れる。このため、短絡電流Ｉａの上限値をカレントミラー回路３２ａの出力電流に制限できるようになる。この場合、前述実施形態と同様の作用効果を奏する。
【００７１】
例えば、出力回路４１９が「Ｌ」レベルを出力するためのグランドＧＮＤの電位をデジタル出力端子１ｆに印加すると共に、隣接する出力回路４２０が「Ｈ」レベルを出力するための電源回路４の出力電圧ＶｏをＭＯＳＦＥＴ２２ｂを通じてデジタル出力端子１ｇに印加し、デジタル出力端子１ｆ、１ｇの間が導電性異物Ｂにより短絡する場合においても、同様の作用効果を奏するため説明を省略する。
【００７２】
（第５実施形態）
図９は、第５実施形態の追加説明図を示している。図９は、ＡＳＩＣ５０１とＭＣＵ１８との接続関係例を示している。本実施形態に係る複数の出力回路１９、２０は、第１実施形態に示した出力回路１９、２０と同様であるため説明を省略する。また、説明の便宜上、図９に示すＡＳＩＣ５０１は、３系統のデジタル出力端子１ｆ、１ｇ、１ｆｚをそれぞれ出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３として備え、そして出力回路１９ｚが、出力回路１９と同様の回路を備えており、デジタル出力端子ＯＵＴ３から二値論理レベルに対応した電位を出力する例を示している。
【００７３】
この図９に示すように、例えばシステムとしてのＭＣＵ５１８ａは入力端子ＩＮ１をデジタル信号の入力ポートとして用いており、デジタル入力部３５ａに入力する。また、ＭＣＵ５１８ａは入力端子ＩＮ２をシステムリセット端子として用いており、デジタル入力部３５ｂに入力する。このＭＣＵ５１８ａは、入力端子ＩＮ２に「Ｈ」レベルを入力したときには通常動作すると共に「Ｌ」レベルを入力したときにシステムリセットするように構成されている。また、別のＭＣＵ５１８ｂもまた同様に、入力端子ＩＮ３をシステムリセット端子として用いており、デジタル入力部３５ａｚに入力する。ＭＣＵ５１８ｂは、入力端子ＩＮ３に「Ｈ」レベルを入力したときには通常動作し、「Ｌ」レベルを入力したときにシステムリセットするように構成されている。
【００７４】
ＡＳＩＣ５０１は、複数のデジタル出力端子ＯＵＴ１、ＯＵＴ２…ＯＵＴ３を備えるが、出力端子ＯＵＴ１、ＯＵＴ２のリードピン２８は互いに隣接しているものの、出力端子ＯＵＴ３は出力端子ＯＵＴ１にも出力端子ＯＵＴ２にも隣接していない。
【００７５】
ＡＳＩＣ５０１のデジタル出力端子ＯＵＴ１、ＯＵＴ２はそれぞれＭＣＵ１８のデジタル入力端子ＩＮ１、ＩＮ２に接続されており、ＡＳＩＣ５０１のデジタル出力端子ＯＵＴ３はＭＣＵ５１８ｂのデジタル入力端子ＩＮ３に接続されている。
【００７６】
このとき例えば、出力端子ＯＵＴ１及びＯＵＴ２の間が図９の破線に示すように短絡した場合、出力回路１９は、第１実施形態で説明したように、抵抗２５ａの作用により「Ｌ」レベルに対応する電位を出力端子ＯＵＴ１に出力する。このとき、出力端子ＯＵＴ２もまた「Ｌ」レベルに対応する電位が出力される。このため、ＭＣＵ５１８ａは「Ｌ」レベルを入力することでシステムをリセットすることになる。すなわち、ＭＣＵ５１８ａは、「Ｌ」レベルをシステムリセット入力として予め定めているため、出力端子ＯＵＴ１及びＯＵＴ２の間が短絡したときにシステムをリセットするように動作する。
【００７７】
しかし、別のＭＰＵ５１８ｂは、ＡＳＩＣ５０１の出力端子ＯＵＴ３の出力を入力端子ＩＮ３に入力しても前述の短絡の影響を受けることはない。このため、ＭＰＵ５１８ｂはシステムをリセットすることなく通常動作することになる。ＭＣＵ５１８ｂがシステムの全体を制御できるようになるため、車両制御に関するフェールセーフ処理を実行できるようになる。
【００７８】
本実施形態によれば、抵抗２５ａ、２５ｂが、デジタル出力端子ＯＵＴ１、ＯＵＴ２の間が短絡したときに当該デジタル出力端子ＯＵＴ２が接続されるＭＣＵ５１８ａのシステムを停止状態にするように指令するための「Ｌ」レベルに対応する電位に固定するようにしているため、ＭＣＵ５１８ａはシステムをリセットできるようになる。なお、別のＭＣＵ５１８ｂは通常動作を継続できるため、このＭＣＵ５１８ｂが通常動作を継続することで車両制御に関するフェールセーフ処理を実行できるようになる。
【００７９】
（第６実施形態）
図１０は、第６実施形態の追加説明図を示している。第１実施形態で説明した図２にはＱＦＰによるパッケージを示したが、他のパッケージを適用しても良い。図１０に示すように、ＢＧＡ（Ball Grid Array）の仕様に基づくパッケージを用いても良い。
【００８０】
この図１０に示すように、このＡＳＩＣ６０１のパッケージの端子面には、ＢＧＡの仕様に準拠した所定の配列により端子６０１ａ、６０１ｂ…が配列されている。この配列中において、３行３列の格子点に所定ピッチで離間して端子が配列されている端子群３６に着目する。
【００８１】
このＡＳＩＣ６０１のパッケージを車載用制御基板２７の実装面に実装後、フロー半田を実施するとこれらの端子群３６の上に導電性異物Ｂが残留してしまうことがある。すると、これらの端子群３６の一部が短絡してしまい、３行３列の格子点の中央の端子３６ａが、縦横斜めに隣接する端子３６ｂ〜３６ｉに短絡することも想定される。
【００８２】
例えば、これらの３行３列の格子点に位置する端子群３６の端子３６ａ〜３６ｉが、それぞれ出力回路１９等のデジタル出力端子であった場合、これらの出力端子３６ａ〜３６ｉが全て短絡故障したとしても、全ての出力端子３６ａ〜３６ｉの出力電位を「Ｌ」レベル又は「Ｈ」レベルに対応した電位に固定できるようになり、外部のＭＣＵ１８はこれらの出力を「Ｌ」又は「Ｈ」レベルとして入力できる。
【００８３】
したがって、たとえこれらの端子群３６が全て短絡故障したとしても異常論理を無効化することなく、ＭＣＵ１８は動作を継続できるようになる。その他、ＱＦＰ、ＢＧＡに限らず、例えば、ＳＯＰ（Small Outline Package）、ＷＬＰ（Wafer Level Package）の何れのパッケージを適用しても良い。すなわち、入出力端子が比較的多いパッケージを採用したとしても、制約を考慮することなく端子の機能をピンアサインできるようになり、この結果、外部のＭＣＵ１８は動作不安定に陥ることなく安定的に動作継続できるようになる。
【００８４】
（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
【００８５】
ＡＳＩＣ１、２０１、３０１、４０１、５０１、６０１に代えて各種の半導体集積回路装置を用いても良い。この半導体集積回路装置が提供する手段及び／又は機能は、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、又は、ハードウェアあるいはそれらの組み合わせによって提供することができる。
【００８６】
前述した複数の実施形態を組み合わせて構成しても良い。また、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。
【００８７】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【００８８】
図面中、１、２０１、３０１、４０１、５０１、６０１はＡＳＩＣ、１ｆ、１ｇ、１ｆｚ、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３はデジタル出力端子、４は電源回路、５は内部負荷、６は外部負荷、１７は過電流保護部、１８はＭＣＵ（外部回路）、１９、２０、１９ｚ、２１９、２２０、３１９、３２０、４１９、４２０は出力回路、２２ａ、２２ｂはＰチャネルＭＯＳＦＥＴ（スイッチ部）、２３ａ、２３ｂはＮチャネルＭＯＳＦＥＴ（スイッチ部）、２５ａ、２５ｂ、２２５ａ、２２５ｂ、３２５ａ、３２５ｂは抵抗（電位固定部、電流制限部）、４２５ａ、４２５ｂは定電流回路（電位固定部、電流制限部）、２７は車載用制御基板、１８、５１８ａ、５１８ｂはＭＣＵ（外部回路）、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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