(57)【要約】【課題】広入力レンジ、高線形性、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる増幅回路を提供する。【解決手段】増幅回路１Ｂは、ＶＩ変換器１０Ｂ、第１ＩＶ変換器１１、第２ＩＶ変換器１２および電流調整部１３を備える。ＶＩ変換器１０Ｂは、第１抵抗回路２およびＭＯＳトランジスタＭ１〜Ｍ１２を含む。ＭＯＳトランジスタＭ７，Ｍ１１は、ＭＯＳトランジスタＭ１，Ｍ５のレプリカであって、ＭＯＳトランジスタＭ５が流す電流量のｐ倍の電流量を流す。ＭＯＳトランジスタＭ３，Ｍ９は、ミラー比１：ｐのカレントミラー回路を構成している。ＭＯＳトランジスタＭ８，Ｍ１２は、ＭＯＳトランジスタＭ２，Ｍ６のレプリカであって、ＭＯＳトランジスタＭ６が流す電流量のｑ倍の電流量を流す。ＭＯＳトランジスタＭ４，Ｍ１０は、ミラー比１：ｑのカレントミラー回路を構成している。【選択図】図５
2019087971.tif 000002
【特許請求の範囲】
【請求項１】
ＶＩ変換器、第１ＩＶ変換器および第２ＩＶ変換器を備え、
前記ＶＩ変換器は、
ノードＮ１とノードＮ２との間に設けられた第１抵抗回路と、
ゲートと、前記ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１と、
ゲートと、前記ノードＮ２に接続されたソースと、ノードＮ４に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ２と、
ノードＮ７に接続されたゲートと、ソースと、前記ノードＮ３に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ３と、
ノードＮ８に接続されたゲートと、ソースと、前記ノードＮ４に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ４と、
ゲートと、ソースと、前記ノードＮ１に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ５と、
ゲートと、ソースと、前記ノードＮ２に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ６と、
ゲートと、ノードＮ５に接続されたソースと、前記ノードＮ７に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ７と、
ゲートと、ノードＮ６に接続されたソースと、前記ノードＮ８に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ８と、
前記ノードＮ７に接続されたゲートと、ソースと、前記ノードＮ７に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ９と、
前記ノードＮ８に接続されたゲートと、ソースと、前記ノードＮ８に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ１０と、
ゲートと、ソースと、前記ノードＮ５に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１１と、
ゲートと、ソースと、前記ノードＮ６に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１２と、
を含み、
前記ＭＯＳトランジスタＭ１，Ｍ７それぞれのゲートが第１入力端に接続され、
前記ＭＯＳトランジスタＭ２，Ｍ８それぞれのゲートが第２入力端に接続され、
前記ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ１２それぞれのソースが第１基準電位入力端に接続され、
前記ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９，Ｍ１０それぞれのソースが第２基準電位入力端に接続され、
前記ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ１２それぞれが定電流源であり、
前記ＭＯＳトランジスタＭ７，Ｍ１１が、前記ＭＯＳトランジスタＭ１，Ｍ５のレプリカであって、前記ＭＯＳトランジスタＭ５が流す電流量のｐ倍の電流量を流し、
前記ＭＯＳトランジスタＭ３，Ｍ９がミラー比１：ｐのカレントミラー回路を構成し、
前記ＭＯＳトランジスタＭ８，Ｍ１２が、前記ＭＯＳトランジスタＭ２，Ｍ６のレプリカであって、前記ＭＯＳトランジスタＭ６が流す電流量のｑ倍の電流量を流し、
前記ＭＯＳトランジスタＭ４，Ｍ１０がミラー比１：ｑのカレントミラー回路を構成し、
前記第１ＩＶ変換器は、前記ノードＮ３に接続され、入力される第１電流信号を第１電圧信号に変換して該第１電圧信号を出力し、
前記第２ＩＶ変換器は、前記ノードＮ４に接続され、入力される第２電流信号を第２電圧信号に変換して該第２電圧信号を出力する、
増幅回路。
【請求項２】
ＶＩ変換器、第１ＩＶ変換器および第２ＩＶ変換器を備え、
前記ＶＩ変換器は、
ノードＮ１とノードＮ２との間に設けられた第１抵抗回路と、
ゲートと、前記ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１と、
ゲートと、前記ノードＮ２に接続されたソースと、ノードＮ４に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ２と、
ノードＮ７に接続されたゲートと、ソースと、前記ノードＮ３に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ３と、
ゲートと、ソースと、前記ノードＮ４に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ４と、
ゲートと、ソースと、前記ノードＮ１に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ５と、
ゲートと、ソースと、前記ノードＮ２に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ６と、
ゲートと、ノードＮ５に接続されたソースと、前記ノードＮ７に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ７と、
前記ノードＮ７に接続されたゲートと、ソースと、前記ノードＮ７に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ９と、
ゲートと、ソースと、前記ノードＮ５に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１１と、
を含み、
前記ＭＯＳトランジスタＭ１，Ｍ７それぞれのゲートが第１入力端に接続され、
前記ＭＯＳトランジスタＭ２のゲートが第２入力端に接続され、
前記ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１それぞれのソースが第１基準電位入力端に接続され、
前記ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９それぞれのソースが第２基準電位入力端に接続され、
前記ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ４それぞれが定電流源であり、
前記ＭＯＳトランジスタＭ７，Ｍ１１が、前記ＭＯＳトランジスタＭ１，Ｍ５のレプリカであって、前記ＭＯＳトランジスタＭ５が流す電流量のｐ倍の電流量を流し、
前記ＭＯＳトランジスタＭ３，Ｍ９がミラー比１：ｐのカレントミラー回路を構成し、
前記第１ＩＶ変換器は、前記ノードＮ３に接続され、入力される第１電流信号を第１電圧信号に変換して該第１電圧信号を出力し、
前記第２ＩＶ変換器は、前記ノードＮ４に接続され、入力される第２電流信号を第２電圧信号に変換して該第２電圧信号を出力する、
増幅回路。
【請求項３】
前記ＶＩ変換器は、前記ノードＮ３と前記ノードＮ４との間に設けられた第２抵抗回路を更に含む、
請求項１または２に記載の増幅回路。
【請求項４】
前記ノードＮ３から前記第１ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ１を加えて、前記第１ＩＶ変換器に入力される前記第１電流信号の電流量を調整するとともに、前記ノードＮ４から前記第２ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ２を加えて、前記第２ＩＶ変換器に入力される前記第２電流信号の電流量を調整する電流調整部を更に備える、
請求項１〜３の何れか１項に記載の増幅回路。
【請求項５】
前記第１抵抗回路は、抵抗値が可変である合成抵抗回路である、
請求項４に記載の増幅回路。
【請求項６】
前記合成抵抗回路は、第１端と第２端との間に設けられた第１回路網を備え、
前記第１回路網は、
ノードＮ１１とノードＮ１２との間に設けられた抵抗器Ｒ１と、
前記ノードＮ１２とノードＮ１３との間に設けられた抵抗器Ｒ２と、
前記ノードＮ１３とノードＮ１４との間に設けられた抵抗器Ｒ３と、
前記ノードＮ１４と前記ノードＮ１１との間に設けられた抵抗器Ｒ４と、
前記ノードＮ１１と前記ノードＮ１３との間に設けられた抵抗器Ｒ５と、
前記ノードＮ１４と前記ノードＮ１１との間に前記抵抗器Ｒ４に対して直列に設けられたスイッチＳＷ０と、
前記ノードＮ１２と前記ノードＮ１３との間に前記抵抗器Ｒ２に対して直列に設けられたスイッチＳＷ１と、
を含み、
前記ノードＮ１２が前記第１端に接続され、
前記ノードＮ１４が前記第２端に接続されている、
請求項５に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関するものである。
【背景技術】
【０００２】
スキャナー、ファクシミリ送受信機および複写機などの画像取得装置において、一方向に受光素子が配列されたリニアセンサを当該配列方向に垂直な方向に移動させることで、２次元画像を取得する。また、画像取得装置において、リニアセンサからの出力信号は増幅回路等により所定の処理が為される。ここで用いられる増幅回路は、入力レンジが広いこと、ノイズが低いこと、入力インピーダンスが高いこと、等が要求される。
【０００３】
増幅回路には様々な構成がある。そのうちでも最も基本的なものが反転増幅回路である。反転増幅回路は、演算増幅器と、電圧信号が入力される入力端と演算増幅器の反転入力端子との間に設けられた第１抵抗器と、演算増幅器の反転入力端子と出力端子との間に設けられた第２抵抗器と、を備える。反転増幅回路は入力レンジが広い点で好ましい。しかし、反転増幅器の入力インピーダンスは第１抵抗器の抵抗値となり、この抵抗値が１００ｋΩを越える場合には反転増幅回路の帯域の点で問題があるので、入力インピーダンスを高くするには限界がある。反転増幅回路はノイズ低減の点でも限界がある。また、rail-to-rail入力を用いる増幅回路（例えば非特許文献１のFig.4.4.2を参照）も、入力レンジが広い点で好ましいものの、ノイズ低減の点で限界がある。他にも様々な構成の増幅回路が知られている（例えば非特許文献２のFig.1および非特許文献３のFig.4を参照）。
【０００４】
また、増幅回路は、用途により性能要求が異なるものの、多くの用途において入力レンジ全体に亘って線形性が優れていることが要求される。非特許文献４，５に、線形性を向上させることを意図した増幅回路の構成が記載されている。非特許文献４に記載された増幅回路では、利得を決める抵抗器に非線形性を持たせることにより、入力差動対を構成するトランジスタの非線形性を打ち消して、線形性の向上を図る。非特許文献５に記載された増幅回路では、各々非線形性を有する複数の入力差動対を設けることで、これら複数の入力差動対の全体として非線形性を低減して、線形性の向上を図る。しかし、非特許文献４，５に記載された増幅回路は、入力レンジ全体に亘って線形性の向上を図るものの、用途によっては入力レンジの広さが十分でない場合がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Johan Huijsing, “OperationalAmplifiers, Theory and Design, Second Edition,” ISBN978-94-007-0595-1, Springer 2011.
【非特許文献２】Phanumas Khumsat, PiamsukAnantaseth, Pasin Isarasena, “A Low-Voltage Class-AB CMOS Variable Gain Amplifier,” 200750th Midwest Symposium on Circuits and Systems, pp.253-256, 2007.
【非特許文献３】Adrian Leuciuc, “Awide linear range low-voltage transconductor,” Proceedings ofthe 2003 International Symposium on  Circuits and Systems, pp. I-161 -I-164, vol.1, DOI:  10.1109/ISCAS.2003.1205, May 2003.
【非特許文献４】F. Krummenacher and N. Joehl, “A4-MHz CMOS Continuous-Time Filter with On-Chip Automatic Tuning,” IEEEJournal of Solid State Circuits, Vol.23, No.3, pp.750-758, June 1998.
【非特許文献５】M. B. Elamien and S. A. Mahmoud, “Alinear CMOS balanced output Transconductor Using Double Differential Pair with SourceDegeneration and Adaptive Biasing,” 2016 IEEE 59th InternationalMidwest Symposium on Circuits and Systems, October 2016.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の増幅回路は、スキャナー、ファクシミリ送受信機および複写機などの画像取得装置においてリニアセンサからの出力信号を処理する際に要求される仕様を調和的に満足することができなかった。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、広入力レンジ、高線形性、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１態様の増幅回路は、ＶＩ変換器、第１ＩＶ変換器および第２ＩＶ変換器を備える。ＶＩ変換器は、(1) ノードＮ１とノードＮ２との間に設けられた第１抵抗回路と、(2) ゲートと、ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１と、(3) ゲートと、ノードＮ２に接続されたソースと、ノードＮ４に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ２と、(4) ノードＮ７に接続されたゲートと、ソースと、ノードＮ３に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ３と、(5) ノードＮ８に接続されたゲートと、ソースと、ノードＮ４に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ４と、(6) ゲートと、ソースと、ノードＮ１に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ５と、(7) ゲートと、ソースと、ノードＮ２に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ６と、(8) ゲートと、ノードＮ５に接続されたソースと、ノードＮ７に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ７と、(9) ゲートと、ノードＮ６に接続されたソースと、ノードＮ８に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ８と、(10) ノードＮ７に接続されたゲートと、ソースと、ノードＮ７に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ９と、(11) ノードＮ８に接続されたゲートと、ソースと、ノードＮ８に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ１０と、(12) ゲートと、ソースと、ノードＮ５に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１１と、(13) ゲートと、ソースと、ノードＮ６に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１２と、を含む。なお、第１導電型および第２導電型のうち、一方はＰ型であり、他方はＮ型である。
【０００９】
本発明の第１態様の増幅回路において、ＭＯＳトランジスタＭ１，Ｍ７それぞれのゲートが第１入力端に接続されている。ＭＯＳトランジスタＭ２，Ｍ８それぞれのゲートが第２入力端に接続されている。ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ１２それぞれのソースが第１基準電位入力端に接続されている。ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９，Ｍ１０それぞれのソースが第２基準電位入力端に接続されている。ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ１２それぞれが定電流源である。
【００１０】
本発明の第１態様の増幅回路において、ＭＯＳトランジスタＭ７，Ｍ１１が、ＭＯＳトランジスタＭ１，Ｍ５のレプリカであって、ＭＯＳトランジスタＭ５が流す電流量のｐ倍の電流量を流す。ＭＯＳトランジスタＭ３，Ｍ９がミラー比１：ｐのカレントミラー回路を構成している。ＭＯＳトランジスタＭ８，Ｍ１２が、ＭＯＳトランジスタＭ２，Ｍ６のレプリカであって、ＭＯＳトランジスタＭ６が流す電流量のｑ倍の電流量を流す。ＭＯＳトランジスタＭ４，Ｍ１０がミラー比１：ｑのカレントミラー回路を構成している。
【００１１】
本発明の第１態様の増幅回路において、第１ＩＶ変換器は、ノードＮ３に接続され、入力される第１電流信号を第１電圧信号に変換して該第１電圧信号を出力する。第２ＩＶ変換器は、ノードＮ４に接続され、入力される第２電流信号を第２電圧信号に変換して該第２電圧信号を出力する。
【００１２】
本発明の第２態様の増幅回路は、ＶＩ変換器、第１ＩＶ変換器および第２ＩＶ変換器を備える。ＶＩ変換器は、(1) ノードＮ１とノードＮ２との間に設けられた第１抵抗回路と、(2) ゲートと、ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１と、(3) ゲートと、ノードＮ２に接続されたソースと、ノードＮ４に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ２と、(4) ノードＮ７に接続されたゲートと、ソースと、ノードＮ３に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ３と、(5) ゲートと、ソースと、ノードＮ４に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ４と、(6) ゲートと、ソースと、ノードＮ１に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ５と、(7) ゲートと、ソースと、ノードＮ２に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ６と、(8) ゲートと、ノードＮ５に接続されたソースと、ノードＮ７に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ７と、(9) ノードＮ７に接続されたゲートと、ソースと、ノードＮ７に接続されたドレインと、を有する第２導電型のＭＯＳトランジスタＭ９と、(10) ゲートと、ソースと、ノードＮ５に接続されたドレインと、を有する第１導電型のＭＯＳトランジスタＭ１１と、を含む。
【００１３】
本発明の第２態様の増幅回路において、ＭＯＳトランジスタＭ１，Ｍ７それぞれのゲートが第１入力端に接続されている。ＭＯＳトランジスタＭ２のゲートが第２入力端に接続されている。ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１それぞれのソースが第１基準電位入力端に接続されている。ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９それぞれのソースが第２基準電位入力端に接続されている。ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ４それぞれが定電流源である。ＭＯＳトランジスタＭ７，Ｍ１１が、ＭＯＳトランジスタＭ１，Ｍ５のレプリカであって、ＭＯＳトランジスタＭ５が流す電流量のｐ倍の電流量を流す。ＭＯＳトランジスタＭ３，Ｍ９がミラー比１：ｐのカレントミラー回路を構成している。
【００１４】
本発明の第２態様の増幅回路において、第１ＩＶ変換器は、ノードＮ３に接続され、入力される第１電流信号を第１電圧信号に変換して該第１電圧信号を出力する。第２ＩＶ変換器は、ノードＮ４に接続され、入力される第２電流信号を第２電圧信号に変換して該第２電圧信号を出力する。
【００１５】
本発明において、ＶＩ変換器は、ノードＮ３とノードＮ４との間に設けられた第２抵抗回路を更に含むのが好適である。
【００１６】
本発明の増幅回路は、ノードＮ３から第１ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ１を加えて、第１ＩＶ変換器に入力される第１電流信号の電流量を調整するとともに、ノードＮ４から第２ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ２を加えて、第２ＩＶ変換器に入力される第２電流信号の電流量を調整する電流調整部を更に備えるのが好適である。この電流調整部が加える電流量ΔＩ１，ΔＩ２が可変であるのが好適である。ΔＩ１，ΔＩ２は、正、零および負の何れであってもよい。
【００１７】
本発明において、第１抵抗回路は、抵抗値が可変である合成抵抗回路であるのが好適である。この合成抵抗回路は、第１端と第２端との間に設けられた第１回路網を備えるのが好適である、この第１回路網は、ノードＮ１１とノードＮ１２との間に設けられた抵抗器Ｒ１と、ノードＮ１２とノードＮ１３との間に設けられた抵抗器Ｒ２と、ノードＮ１３とノードＮ１４との間に設けられた抵抗器Ｒ３と、ノードＮ１４とノードＮ１１との間に設けられた抵抗器Ｒ４と、ノードＮ１１とノードＮ１３との間に設けられた抵抗器Ｒ５と、ノードＮ１４とノードＮ１１との間に抵抗器Ｒ４に対して直列に設けられたスイッチＳＷ０と、ノードＮ１２とノードＮ１３との間に抵抗器Ｒ２に対して直列に設けられたスイッチＳＷ１とを含む。ノードＮ１２が第１端に接続され、ノードＮ１４が第２端に接続されている。
【発明の効果】
【００１８】
本発明の増幅回路は、広入力レンジ、高線形性、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１構成例の増幅回路１Ａの構成を示す図である。
【図２】図２は、入力電圧値差（Ｖinp−Ｖinn）とドレイン電流Ｉｄ１，Ｉｄ２との関係を示す図である。
【図３】図３は、第１構成例の増幅回路１Ａの構成を示す図である。
【図４】図４は、定電流源としてのＭＯＳトランジスタのドレイン電圧Ｖｄとドレイン電流Ｉｄとの間の関係の一例を示すグラフである。
【図５】図５は、第２構成例の増幅回路１Ｂの構成を示す図である。
【図６】図６は、第１構成例の増幅回路１Ａ（図３）および第２構成例の増幅回路１Ｂ（図５）それぞれにおける入力電圧値Ｖinpと出力電流差との関係を示す図である。
【図７】図７は、第１構成例の増幅回路１Ａ（図３）および第２構成例の増幅回路１Ｂ（図５）それぞれにおける出力電圧値（Ｖoutp，Ｖoutn）の時間波形を示す図である。
【図８】図８は、第１構成例の増幅回路１Ａ（図３）および第２構成例の増幅回路１Ｂ（図５）それぞれにおける差動出力のコモン電圧（（Ｖoutp＋Ｖoutn）／２）および電圧差（Ｖoutp−Ｖoutn）それぞれの時間波形を示す図である。
【図９】図９は、第３構成例の増幅回路１Ｃの構成を示す図である。
【図１０】図１０は、第４構成例の増幅回路１Ｄの構成を示す図である。
【図１１】図１１は、第１構成例の合成抵抗回路２Ａの回路図である。
【図１２】図１２は、第１構成例の合成抵抗回路２Ａにおける制御信号の各値に対する合成抵抗値を纏めた表である。
【図１３】図１３は、第２構成例の合成抵抗回路２Ｂの回路図である。
【図１４】図１４は、第２構成例の合成抵抗回路２Ｂにおける制御信号の各値に対する合成抵抗値を纏めた表である。
【図１５】図１５は、第３構成例の合成抵抗回路２Ｃの回路図である。
【図１６】図１６は、第４構成例の合成抵抗回路２Ｄの回路図である。
【図１７】図１７は、第４構成例の合成抵抗回路２Ｄにおける制御信号の各値に対する合成抵抗値を纏めた表である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００２１】
（増幅回路の第１構成例）
図１は、第１構成例の増幅回路１Ａの構成を示す図である。増幅回路１Ａは、第１入力端１ａおよび第２入力端１ｂに電圧信号を入力し、この入力電圧信号の値および第１抵抗回路２の抵抗値に応じた値の電圧信号を第１出力端１ｃおよび第２出力端１ｄから出力する。増幅回路１Ａは、ＶＩ変換器１０Ａ、第１ＩＶ変換器１１および第２ＩＶ変換器１２を備える。増幅回路１Ａは、電流調整部１３を更に備えるのが好適である。
【００２２】
ＶＩ変換器１０Ａは、第１抵抗回路２、第１ＭＯＳトランジスタ３１、第２ＭＯＳトランジスタ３２、第１定電流源４１、第２定電流源４２、第３定電流源４３および第４定電流源４４を含む。第１抵抗回路２は、ノードＮ１とノードＮ２との間に設けられている。第１抵抗回路２の抵抗値は固定であってもよい。第１抵抗回路２は単一の抵抗器であってもよい。第１抵抗回路２は、抵抗値が可変である合成抵抗回路であってもよい。
【００２３】
第１ＭＯＳトランジスタ３１のゲートは、第１入力端１ａに接続されている。第１ＭＯＳトランジスタ３１のソースは、ノードＮ１に接続されている。第１ＭＯＳトランジスタ３１のドレインは、ノードＮ３に接続されている。第２ＭＯＳトランジスタ３２のゲートは、第２入力端１ｂに接続されている。第２ＭＯＳトランジスタ３２のソースは、ノードＮ２に接続されている。第２ＭＯＳトランジスタ３２のドレインは、ノードＮ４に接続されている。第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２は、互いに同じ特性を有する。
【００２４】
第１定電流源４１は、第１基準電位入力端とノードＮ１との間に設けられている。第１定電流源４１は、第１基準電位入力端からノードＮ１へ一定量の電流を流す。第２定電流源４２は、第１基準電位入力端とノードＮ２との間に設けられている。第２定電流源４２は、第１基準電位入力端からノードＮ２へ一定量の電流を流す。第３定電流源４３は、ノードＮ３と第２基準電位入力端との間に設けられている。第３定電流源４３は、ノードＮ３から第２基準電位入力端へ一定量の電流を流す。第４定電流源４４は、ノードＮ４と第２基準電位入力端との間に設けられている。第４定電流源４４は、ノードＮ４から第２基準電位入力端へ一定量の電流を流す。第１定電流源４１、第２定電流源４２、第３定電流源４３および第４定電流源４４それぞれが流す電流量Ｉは、互いに同じである。
【００２５】
例えば、第１基準電位が第２基準電位に対し高い場合は、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２はＰＭＯＳトランジスタである。或いは、第１基準電位が第２基準電位に対し低い場合は、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２はＮＭＯＳトランジスタである。
【００２６】
このＶＩ変換器１０Ａにおいて、第１入力端１ａに電圧値Ｖinpが入力され、第２入力端１ｂに電圧値Ｖinnが入力される。ＶinpとＶinnとが互いに異なるとき、ノードＮ１とノードＮ２との間に電位差が生じて、第１抵抗回路２に電流が流れる。この第１抵抗回路２に流れる電流量Ｉｒが電流量Ｉと比べて小さければ、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのゲート-ソース間の電位差Ｖgsは互いに略等しい。
【００２７】
したがって、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのソース電位の差（すなわち、ノードＮ１とノードＮ２との間の電位差）は、ＶinpとＶinnとの差と略等しい。第１抵抗回路２の抵抗値をｒｒとすると、ノードＮ１から第１抵抗回路２を経てノードＮ２へ流れる電流量Ｉｒは、下記（１）式で近似的に表される。この電流量Ｉｒは、ＶinpとＶinnとの間の大小関係に応じて、正、零および負の何れかとなる。
【００２８】
【数１】
2019087971.tif 000003
【００２９】
ノードＮ１から第１ＭＯＳトランジスタ３１を経てノードＮ３へ流れる電流量Ｉｄ１（第１ＭＯＳトランジスタ３１のドレイン電流）は、第１定電流源４１が流す電流量Ｉに対して、第１抵抗回路２に流れる電流量Ｉｒを減じた値となり、下記（２）式で表される。この電流量Ｉｄ１のうち、ノードＮ３から第３定電流源４３へ流れる電流量はＩであるから、ノードＮ３から第１ＩＶ変換器１１へ出力される電流信号の電流量は−Ｉｒとなる。
【００３０】
【数２】
2019087971.tif 000004
【００３１】
ノードＮ２から第２ＭＯＳトランジスタ３２を経てノードＮ４へ流れる電流量Ｉｄ２（第２ＭＯＳトランジスタ３２のドレイン電流）は、第２定電流源４２が流す電流量Ｉに対して、第１抵抗回路２に流れる電流量Ｉｒを加えた値となり、下記（３）式で表される。この電流量Ｉｄ２のうち、ノードＮ４から第４定電流源４４へ流れる電流量はＩであるから、ノードＮ４から第２ＩＶ変換器１２へ出力される電流信号の電流量は＋Ｉｒとなる。
【００３２】
【数３】
2019087971.tif 000005
【００３３】
第１ＩＶ変換器１１は、演算増幅器５１および抵抗器５２を含む。抵抗器５２は、演算増幅器５１の反転入力端子と出力端子との間に設けられている。演算増幅器５１の反転入力端子は、ＶＩ変換器１０ＡのノードＮ３に接続されている。演算増幅器５１の非反転入力端子は、基準電位Ｖcmが入力される。第１ＩＶ変換器１１は、演算増幅器５１の反転入力端子に入力される第１電流信号を第１電圧信号に変換して、該第１電圧信号を演算増幅器５１の出力端子から出力する。演算増幅器５１の出力端子は第１出力端１ｃに接続されている。
【００３４】
第２ＩＶ変換器１２は、演算増幅器６１および抵抗器６２を含む。抵抗器６２は、演算増幅器６１の反転入力端子と出力端子との間に設けられている。演算増幅器６１の反転入力端子は、ＶＩ変換器１０ＡのノードＮ４に接続されている。演算増幅器６１の非反転入力端子は、基準電位Ｖcmが入力される。第２ＩＶ変換器１２は、演算増幅器６１の反転入力端子に入力される第２電流信号を第２電圧信号に変換して、該第２電圧信号を演算増幅器６１の出力端子から出力する。演算増幅器６１の出力端子は第２出力端１ｄに接続されている。
【００３５】
第１ＩＶ変換器１１および第２ＩＶ変換器１２は、互いに同じＩＶ変換特性を有する。抵抗器５２および抵抗器６２それぞれの抵抗値は固定であってもよい。抵抗器５２および抵抗器６２は、抵抗値が可変である合成抵抗回路であってもよい。
【００３６】
電流調整部１３は、ノードＮ３から第１ＩＶ変換器１１へ出力される電流信号の電流量（−Ｉｒ）に対して電流量ΔＩ１を加えて、第１ＩＶ変換器１１に入力される第１電流信号の電流量Ｉ１を調整する。この第１電流信号の電流量Ｉ１は下記（４）式で表される。また、電流調整部１３は、ノードＮ４から第２ＩＶ変換器１２へ出力される電流信号の電流量（＋Ｉｒ）に対して電流量ΔＩ２を加えて、第２ＩＶ変換器１２に入力される第２電流信号の電流量Ｉ２を調整する。この第２電流信号の電流量Ｉ２は下記（５）式で表される。
【００３７】
【数４】
2019087971.tif 000006
【００３８】
【数５】
2019087971.tif 000007
【００３９】
電流調整部１３が加える電流量ΔＩ１，ΔＩ２は、正、零および負の何れであってもよい。例えば、ΔＩ１が負であれば、第１電流信号の電流量Ｉ１はΔＩ１の絶対値分だけ減少する。ΔＩ１，ΔＩ２それぞれの絶対値が互いに等しく、一方が正であって他方が負であるのが好適である。ΔＩ１，ΔＩ２は可変であるのが好適である。
【００４０】
抵抗器５２および抵抗器６２それぞれの抵抗値をｒｆとすると、第１出力端１ｃから出力される第１電圧信号の電圧値Ｖoutpは下記（６）式で表される。また、第２出力端１ｄから出力される第２電圧信号の電圧値Ｖoutnは下記（７）式で表される。
【００４１】
【数６】
2019087971.tif 000008
【００４２】
【数７】
2019087971.tif 000009
【００４３】
第１入力端１ａおよび第２入力端１ｂに差動信号（Ｖinp，Ｖinn）が入力されると、第１出力端１ｃおよび第２出力端１ｄから差動信号（Ｖoutp，Ｖoutn）が出力される。第２入力端１ｂに入力される電圧値Ｖinnが固定されていて、第１入力端１ａにシングルエンド信号（Ｖinp）が入力されてもよく、この場合にも、第１出力端１ｃおよび第２出力端１ｄから差動信号（Ｖoutp，Ｖoutn）が出力される。
【００４４】
第１出力端１ｃおよび第２出力端１ｄそれぞれから出力される電圧値の差（Ｖoutp−Ｖoutn）は、下記（８）式で表される。（８）式の右辺第１項において、２ｒｆ／ｒｒは、第１入力端１ａおよび第２入力端１ｂそれぞれに入力される電圧値の差（Ｖinp−Ｖinn）に乗ぜられる係数であり、増幅回路１Ａの利得に相当する。利得は、第１抵抗回路２の抵抗値ｒｒに逆比例する。第１抵抗回路２の抵抗値ｒｒが可変であれば、利得も可変である。また、（８）式の右辺第２項は、出力される差動信号に付加されるオフセットに相当する。電流調整部１３が加える電流量ΔＩ１，ΔＩ２が可変であれば、オフセットも可変である。
【００４５】
【数８】
2019087971.tif 000010
【００４６】
この増幅回路１Ａにおける入力電圧値差（Ｖinp−Ｖinn）とドレイン電流Ｉｄ１，Ｉｄ２との関係が図２に示されている。この図に示されるように、第１抵抗回路２の抵抗値ｒｒを大きくすることで、入力電圧値差の広い範囲において、入力電圧値差に対してドレイン電流Ｉｄ１，Ｉｄ２は線形に増減する。また、第１抵抗回路２の抵抗値ｒｒを大きくすることは、利得を小さくすることになる。つまり、入力電圧値の差が相対的に広い範囲に及ぶ場合には、第１抵抗回路２の抵抗値ｒｒを相対的に大きくすればよく、これにより利得を相対的に小さくすることができる。逆に、入力電圧値の差が相対的に狭い範囲に留まる場合には、第１抵抗回路２の抵抗値ｒｒを相対的に小さくすればよく、これにより利得を相対的に大きくすることができる。また、第１抵抗回路２の抵抗値ｒｒを調整することにより利得を変更しても、出力される電圧信号のノイズの変化は小さい。さらに、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのゲートに入力電圧信号が印加されるので、入力インピーダンスは高い。このように、増幅回路１Ａは、広入力レンジ、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができ、スキャナー、ファクシミリ送受信機および複写機などの画像取得装置においてリニアセンサからの出力信号を処理する際に好適に用いられ得る。
【００４７】
ＶＩ変換器１０Ａの単体で考えると、ＶＩ変換器１０Ａの出力端であるノードＮ３，Ｎ４は高インピーダンスとなる。しかし、ＶＩ変換器１０Ａの後段に第１ＩＶ変換器１１および第２ＩＶ変換器１２が設けられていることにより、前段のＶＩ変換器１０ＡのノードＮ３，Ｎ４から後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２へ電流が流れても、ノードＮ３，Ｎ４の電位はＶcmに維持されるので、ノードＮ３，Ｎ４は低インピーダンスとなる。
【００４８】
増幅回路１Ａの後段に設けられる負荷回路の駆動電圧が増幅回路１Ａの駆動電圧より低い場合、第１ＩＶ変換器１１および第２ＩＶ変換器１２に与えられる基準電位Ｖcmを適切な値に設定すればよい。すなわち、第１ＩＶ変換器１１および第２ＩＶ変換器１２はレベル変換段を兼ねることができる。
【００４９】
増幅回路１Ａにおいて、前段のＶＩ変換器１０Ａと後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２との間は電流インターフェースで接続されている。このことから、後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２に入力される電流量Ｉ１，Ｉ２を電流調整部１３により調整することができて、出力信号のオフセットを調整することができる。また、第１ＩＶ変換器１１および第２ＩＶ変換器１２の入力インピーダンスが低いので、寄生容量が大きくても、その影響は小さい。
【００５０】
後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２は、前段のＶＩ変換器１０Ａに対して独立に設計することができるので、負荷に応じた駆動能力を有する構成とすることができる。
【００５１】
図３は、第１構成例の増幅回路１Ａの構成を示す図である。この図は、特に、図１におけるＶＩ変換器１０Ａ中の各定電流源をＭＯＳトランジスタで表したものである。図３中のＭＯＳトランジスタＭ１は、図１中の第１ＭＯＳトランジスタ３１に対応している。ＭＯＳトランジスタＭ２は、第２ＭＯＳトランジスタ３２に対応している。ＭＯＳトランジスタＭ３は、第３定電流源４３に対応しており、基準電位Ｖbbnがゲートに与えられる。ＭＯＳトランジスタＭ４は、第４定電流源４４に対応しており、基準電位Ｖbbnがゲートに与えられる。ＭＯＳトランジスタＭ５は、第１定電流源４１に対応しており、基準電位Ｖbbpがゲートに与えられる。ＭＯＳトランジスタＭ６は、第２定電流源４２に対応しており、基準電位Ｖbbpがゲートに与えられる。
【００５２】
第１定電流源４１（ＭＯＳトランジスタＭ５）、第２定電流源４２（ＭＯＳトランジスタＭ６）、第３定電流源４３（ＭＯＳトランジスタＭ３）および第４定電流源４４（ＭＯＳトランジスタＭ４）それぞれが流す電流量の変化は、ＶＩ変換器１０Ａから第１ＩＶ変換器１１および第２ＩＶ変換器１２へ出力される電流量に影響を与え、第１出力端１ｃおよび第２出力端１ｄから出力される電圧値（Ｖoutp，Ｖoutn）に影響を与える。したがって、第１定電流源４１、第２定電流源４２、第３定電流源４３および第４定電流源４４それぞれが流す電流量の変化は十分に小さいことが要求される。
【００５３】
例えば、第２入力端１ｂに入力される電圧値Ｖinnが固定されていて、第１入力端１ａにシングルエンド信号（Ｖinp）が入力される場合、入力レンジをできるだけ広く確保するために、電圧値Ｖinnを入力レンジの上限または下限の近くに設定して、シングルエンド信号（Ｖinp）が広い範囲で変化できるようにするのが好ましい。この場合に限らず、第１入力端１ａまたは第２入力端１ｂに入力される電圧値が広い範囲で変化する場合、ノードＮ１またはノードＮ２の電位が大きく変化して、第１定電流源４１（ＭＯＳトランジスタＭ５）または第２定電流源４２（ＭＯＳトランジスタＭ６）が流す電流量が変化する場合がある。その結果、第１出力端１ｃおよび第２出力端１ｄから出力される電圧値（Ｖoutp，Ｖoutn）が変化する場合がある。すなわち、入力電圧値（Ｖinp，Ｖinn）に対する出力電圧値（Ｖoutp，Ｖoutn）の線形性が低くなる場合がある。
【００５４】
線形性の向上の為に定電流源の電流量変化の抑制を図る技術としてカスコード構成が知られている。しかし、カスコード構成は、入力レンジを狭めることになるので、広い入力レンジを目的とする増幅回路においては採用することが困難である。したがって、定電流源は、カスコード構成とするのは好ましくなく、入力電圧値に応じて電流量が変化することが不可避である。
【００５５】
第１入力端１ａの電圧値Ｖinpの変化によりノードＮ１の電位が変化して、これにより、第１定電流源４１（ＭＯＳトランジスタＭ５）の電流量がδＩだけ変化すると、ノードＮ３から第１ＩＶ変換器１１へ出力される電流量もδＩだけ変化する。その結果、第１出力端１ｃおよび第２出力端１ｄそれぞれから出力される電圧値の差（Ｖoutp−Ｖoutn）はｒｆδＩだけ変化することになる。
【００５６】
図４は、定電流源としてのＭＯＳトランジスタのドレイン電圧Ｖｄとドレイン電流Ｉｄとの間の関係の一例を示すグラフである。ここでは、ＭＯＳトランジスタのソース電圧を３.３Ｖとし、ＭＯＳトランジスタが流す電流量が５０μＡ付近となるようにゲート電圧を設定した。ドレイン電圧Ｖｄを１.３Ｖ〜２.８Ｖの範囲で変化させて、シミュレーション計算によりドレイン電流Ｉｄを求めた。この図は、シミュレーション結果を示す他、これ加えて、ドレイン電圧Ｖｄとドレイン電流Ｉｄとの間の関係を一次関数式で近似する場合の直線、および、この関係を二次関数式で近似する場合の曲線をも示している。
【００５７】
ドレイン電圧Ｖｄ［単位Ｖ］とドレイン電流Ｉｄ［単位μＡ］との間の関係を一次関数式で近似する場合、両者の間の関係は、Ｉｄ≒ -1.12019Ｖｄ + 52.52034 なる近似式で表される。これは、入力電圧値差の１Ｖの変化によりドレイン電流Ｉｄが２％も変化することを示している。ただし、両者の間の関係を一次関数式で十分に正確に近似することができるのであれば、増幅回路の利得が僅かに変化するだけであり、増幅回路の入出力特性の非線形性の問題は小さい。
【００５８】
これに対して、ドレイン電圧Ｖｄとドレイン電流Ｉｄとの間の関係を一次関数式では十分に正確に近似することができず、この関係を二次以上の高次の関数式で近似せざるを得ない場合、高次の項を無視することができない。二次関数式で近似する場合、両者の間の関係は、Ｉｄ≒ -0.4281Ｖｄ2 + 0.6349Ｖｄ + 50.803 なる近似式で表される。この近似式の二次の項を無視することができない場合には、増幅回路の入出力特性の非線形性の問題が大きくなる。次に説明する増幅回路の構成例は、このような問題を解消することを意図するものである。
【００５９】
（増幅回路の第２構成例）
図５は、第２構成例の増幅回路１Ｂの構成を示す図である。増幅回路１Ｂは、ＶＩ変換器１０Ｂ、第１ＩＶ変換器１１および第２ＩＶ変換器１２を備える。増幅回路１Ｂは、電流調整部１３を更に備えるのが好適である。図３に示された第１構成例の増幅回路１Ａの構成と比較すると、図５に示される第２構成例の増幅回路１Ｂは、ＶＩ変換器１０Ａに替えてＶＩ変換器１０Ｂを備える点で相違する。
【００６０】
ＶＩ変換器１０Ｂは、第１抵抗回路２およびＭＯＳトランジスタＭ１〜Ｍ１２を含む。第１抵抗回路２は、ノードＮ１とノードＮ２との間に設けられている。第１抵抗回路２の抵抗値は固定であってもよい。第１抵抗回路２は単一の抵抗器であってもよい。第１抵抗回路２は、抵抗値が可変である合成抵抗回路であってもよい。ＭＯＳトランジスタＭ１〜Ｍ１２それぞれは、ゲート、ソースおよびドレインを有する。
【００６１】
ＭＯＳトランジスタＭ１のソースはノードＮ１に接続されている。ＭＯＳトランジスタＭ１のドレインはノードＮ３に接続されている。ＭＯＳトランジスタＭ２のソースはノードＮ２に接続されている。ＭＯＳトランジスタＭ２のドレインはノードＮ４に接続されている。ＭＯＳトランジスタＭ３のゲートはノードＮ７に接続されている。ＭＯＳトランジスタＭ３のドレインはノードＮ３に接続されている。ＭＯＳトランジスタＭ４のゲートはノードＮ８に接続されている。ＭＯＳトランジスタＭ４のドレインはノードＮ４に接続されている。ＭＯＳトランジスタＭ５のドレインはノードＮ１に接続されている。ＭＯＳトランジスタＭ６のドレインはノードＮ２に接続されている。
【００６２】
ＭＯＳトランジスタＭ７のソースはノードＮ５に接続されている。ＭＯＳトランジスタＭ７のドレインはノードＮ７に接続されている。ＭＯＳトランジスタＭ８のソースはノードＮ６に接続されている。ＭＯＳトランジスタＭ８のドレインはノードＮ８に接続されている。ＭＯＳトランジスタＭ９のゲートおよびドレインはノードＮ７に接続されている。ＭＯＳトランジスタＭ１０のゲートおよびドレインはノードＮ８に接続されている。ＭＯＳトランジスタＭ１１のドレインはノードＮ５に接続されている。ＭＯＳトランジスタＭ１２のドレインはノードＮ６に接続されている。
【００６３】
ＭＯＳトランジスタＭ１，Ｍ７それぞれのゲートは第１入力端１ａに接続されている。ＭＯＳトランジスタＭ２，Ｍ８それぞれのゲートは第２入力端１ｂに接続されている。ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ１２それぞれのソースは、第１基準電位入力端に接続されている。ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９，Ｍ１０それぞれのソースは、第２基準電位入力端に接続されている。ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１，Ｍ１２それぞれは、定電流源であり、ゲートに基準電位Ｖbbpが与えられる。
【００６４】
例えば、第１基準電位が第２基準電位に対し高い場合は、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ５〜Ｍ８，Ｍ１１，Ｍ１２はＰＭＯＳトランジスタであって、ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９，Ｍ１０はＮＭＯＳトランジスタである。或いは、第１基準電位が第２基準電位に対し低い場合は、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ５〜Ｍ８，Ｍ１１，Ｍ１２はＮＭＯＳトランジスタであって、ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９，Ｍ１０はＰＭＯＳトランジスタである。
【００６５】
ＭＯＳトランジスタＭ７，Ｍ１１は、ＭＯＳトランジスタＭ１，Ｍ５のレプリカであって、ＭＯＳトランジスタＭ５が流す電流量のｐ倍の電流量を流す。ＭＯＳトランジスタＭ３，Ｍ９は、ミラー比１：ｐのカレントミラー回路を構成している。これにより、ＭＯＳトランジスタＭ３のドレイン電流はＭＯＳトランジスタＭ５のドレイン電流と同じになる。したがって、第１入力端１ａの電圧値Ｖinpの変化によりノードＮ１の電位が変化して、ＭＯＳトランジスタＭ５の電流量が変化しても、ノードＮ３から第１ＩＶ変換器１１へ出力される電流量は変化しない。
【００６６】
ＭＯＳトランジスタＭ８，Ｍ１２は、ＭＯＳトランジスタＭ２，Ｍ６のレプリカであって、ＭＯＳトランジスタＭ６が流す電流量のｑ倍の電流量を流す。ＭＯＳトランジスタＭ４，Ｍ１０は、ミラー比１：ｑのカレントミラー回路を構成している。これにより、ＭＯＳトランジスタＭ４のドレイン電流はＭＯＳトランジスタＭ６のドレイン電流と同じになる。したがって、第２入力端１ｂの電圧値Ｖinnの変化によりノードＮ２の電位が変化して、ＭＯＳトランジスタＭ６の電流量が変化しても、ノードＮ４から第２ＩＶ変換器１２へ出力される電流量は変化しない。
【００６７】
ｐ，ｑの各値は、任意であり、１であってもよく、１未満であってもよい。ｐ，ｑの各値が小さいほど、レプリカに流れる電流量が少なくなるので、消費電力の低減の点で好ましい。ただし、レプリカに流れる電流量が少なすぎる場合には、レプリカの動作速度が遅くなり、また、ノイズが大きくなりがちである。したがって、ｐ，ｑの各値は、１未満であって０.１以上であるのが好ましく、０.２以上であるのが更に好ましい。
【００６８】
なお、第１抵抗回路２に流れる電流量Ｉｒは、ＭＯＳトランジスタＭ１に流れるが、ＭＯＳトランジスタＭ７には流れない。それ故、ノードＮ１，Ｎ５の電位が互いに若干異なるので、厳密には、ＭＯＳトランジスタＭ１１の電流量は、ＭＯＳトランジスタＭ５の電流量のｐ倍とは若干異なることになる。しかし、この電流量の差異は、入力電圧値Ｖinpの変化分に対し大幅に圧縮されるので、非線形要因としては比較的小さく、無視することができる。ＭＯＳトランジスタＭ６，Ｍ１２においても同様である。
【００６９】
次に、第１構成例の増幅回路１Ａ（図３）および第２構成例の増幅回路１Ｂ（図５）それぞれの入出力特性の線形性を対比するために行ったシミュレーションの結果について説明する。
【００７０】
図６は、第１構成例の増幅回路１Ａ（図３）および第２構成例の増幅回路１Ｂ（図５）それぞれにおける入力電圧値Ｖinpと出力電流差との関係を示す図である。ここでは、Ｖinnを１.８Ｖに固定し、Ｖinpを変化させた。第２構成例の増幅回路１ＢにおいてノードＮ３から第１ＩＶ変換器１１へ出力される電流量は、入力電圧値Ｖinpの或る範囲において良好な線形性を示したので、その範囲において両者の間の関係を一次関数式で近似した。縦軸の出力電流差は、この一次関数式から得られる電流量に対する差異を示している。この図に示されるように、第１構成例では入力全域に亘って歪みが観測されるのに対し、第２構成例では広い入力レンジで良好な線形性が得られる。
【００７１】
図７は、第１構成例の増幅回路１Ａ（図３）および第２構成例の増幅回路１Ｂ（図５）それぞれにおける出力電圧値（Ｖoutp，Ｖoutn）の時間波形を示す図である。何れの構成例においても入力電圧値Ｖinpを矩形波とした。この図に示されるように、第１構成例と比較して第２構成例では、ハイ／ローのレベルが揃っている。
【００７２】
図８は、第１構成例の増幅回路１Ａ（図３）および第２構成例の増幅回路１Ｂ（図５）それぞれにおける差動出力のコモン電圧（（Ｖoutp＋Ｖoutn）／２）および電圧差（Ｖoutp−Ｖoutn）それぞれの時間波形を示す図である。この図は、図７の出力電圧値の時間波形から求めたものである。この図に示されるように、第１構成例と比較して第２構成例では、入力電圧値の遷移時のコモン電圧の変動が小さく、入力電圧値の遷移時以外の期間でコモン電圧が一定である。また、第１構成例と比較して第２構成例では、電圧差の振幅が小さい。
【００７３】
第１構成例において、入力電圧値Ｖinpが下がるとＭＯＳトランジスタＭ５の電流が増えて、ノードＮ３から流れ出る電流が増えることにより、電圧差の振幅が大きくなる。第１構成例において、入力電圧値ＶinpがハイレベルのときはＶinnと同じ電圧であるので、出力レベルも同じになる。第１構成例では、このような入力レベルに対する出力レベルの非対称性に因り、入力電圧値に応じてコモン電圧が変動することになる。これに対して、第２構成例ではコモン電圧の入力レベル依存が殆どない。
【００７４】
（増幅回路の第３構成例）
図９は、第３構成例の増幅回路１Ｃの構成を示す図である。増幅回路１Ｃは、ＶＩ変換器１０Ｃ、第１ＩＶ変換器１１および第２ＩＶ変換器１２を備える。増幅回路１Ｃは、電流調整部１３を更に備えるのが好適である。
【００７５】
図５に示された第２構成例の増幅回路１Ｂの構成と比較すると、図９に示される第３構成例の増幅回路１Ｃは、ＶＩ変換器１０Ｂに替えてＶＩ変換器１０Ｃを備える点で相違する。第２構成例におけるＶＩ変換器１０Ｂと比較すると、第３構成例におけるＶＩ変換器１０Ｃは、第２抵抗回路３を更に含む点で相違する。第２抵抗回路３は、ノードＮ３とノードＮ４との間に設けられている。第２抵抗回路３の抵抗値は、固定であってもよいし、可変であってもよい。
【００７６】
第２構成例におけるＶＩ変換器１０Ｂの出力端であるノードＮ３，Ｎ４の電位は、理論的には、基準電位Ｖcmに固定されて、変動しない。しかし、実際には、入力電圧信号が高周波成分を含んでいると、ノードＮ３，Ｎ４の電位の変動が無視できない場合がある。ノードＮ３，Ｎ４の電位の変動は、出力電圧値差（Ｖoutp−Ｖoutn）の整定遅れとして現れる。
【００７７】
これに対して、第３構成例におけるＶＩ変換器１０Ｃは、ノードＮ３とノードＮ４との間に第２抵抗回路３が設けられていることにより、ノードＮ３，Ｎ４の電位の変動を抑制することができて、出力電圧値差（Ｖoutp−Ｖoutn）の整定を早めることができる。
【００７８】
第２抵抗回路３は、理論的には電位差がないノードＮ３，Ｎ４間に設けられているので、入力電圧信号が高周波成分を含まない場合には、増幅動作または性能に対する寄与が小さい。入力電圧信号が高周波成分を含む場合には、第２抵抗回路３は、回路動作の遅れに因り生じるノードＮ３，Ｎ４間の電位差を緩和して、理想的な増幅動作に近づけることができる。
【００７９】
（増幅回路の第４構成例）
図１０は、第４構成例の増幅回路１Ｄの構成を示す図である。増幅回路１Ｄは、ＶＩ変換器１０Ｄ、第１ＩＶ変換器１１および第２ＩＶ変換器１２を備える。増幅回路１Ｄは、電流調整部１３を更に備えるのが好適である。
【００８０】
図５に示された第２構成例の増幅回路１Ｂの構成と比較すると、図１０に示される第４構成例の増幅回路１Ｄは、ＶＩ変換器１０Ｂに替えてＶＩ変換器１０Ｄを備える点で相違する。第２構成例におけるＶＩ変換器１０Ｂと比較すると、第４構成例におけるＶＩ変換器１０Ｄは、ＭＯＳトランジスタＭ８，Ｍ１０，Ｍ１２が設けられていない点で相違し、ＭＯＳトランジスタＭ４が定電流源であってゲートに基準電位Ｖbbnが与えられる点で相違する。
【００８１】
第２入力端１ｂに入力される電圧値Ｖinnが固定されていて、第１入力端１ａにシングルエンド信号（Ｖinp）が入力される場合には、この構成例のように、第１入力端１ａの側のみに、レプリカ（ＭＯＳトランジスタＭ７，Ｍ１１）およびカレントミラー回路（ＭＯＳトランジスタＭ３，Ｍ９）が設けられればよい。
【００８２】
（増幅回路の変形例）
本発明の増幅回路は、上記構成例に限定されるものではなく、種々の変形が可能である。例えば、第１ＩＶ変換器１１および第２ＩＶ変換器１２は任意の構成とすることができる。第３構成例の増幅回路１Ｃにおける第２抵抗回路３は、第４構成例の増幅回路１Ｄにおいても設けられてもよい。更なる線形性の改善を図る為に従来の線形化技術を組み合わせてもよい。
【００８３】
第１抵抗回路２は、前述したとおり抵抗値が可変である合成抵抗回路であってもよい。その場合、第１抵抗回路２は、抵抗器とスイッチとを直列に接続したものを構成単位として、複数の構成単位を並列に接続した構成を有するものであってもよい。第１抵抗回路２は、抵抗器とスイッチとを並列に接続したものを構成単位として、複数の構成単位を直列に接続した構成を有するものであってもよい。第１抵抗回路２は、以下に説明する合成抵抗回路２Ａ〜２Ｄであるのが好適である。
【００８４】
（合成抵抗回路の第１構成例）
図１１は、第１構成例の合成抵抗回路２Ａの回路図である。合成抵抗回路２Ａは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａを備える。第１回路網２０Ａは、抵抗器Ｒ１〜Ｒ５およびスイッチＳＷ０，ＳＷ１を含む。
【００８５】
抵抗器Ｒ１は、ノードＮ１１とノードＮ１２との間に設けられている。抵抗器Ｒ２およびスイッチＳＷ１は、互いに直列に接続されて、ノードＮ１２とノードＮ１３との間に設けられている。抵抗器Ｒ３は、ノードＮ１３とノードＮ１４との間に設けられている。抵抗器Ｒ４およびスイッチＳＷ０は、互いに直列に接続されて、ノードＮ１４とノードＮ１１との間に設けられている。抵抗器Ｒ５は、ノードＮ１１とノードＮ１３との間に設けられている。ノードＮ１２は第１端２ａに接続されている。ノードＮ１４は第２端２ｂに接続されている。合成抵抗回路２Ａは、第１端２ａと第２端２ｂとの間で、２個のスイッチＳＷ０，ＳＷ１それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
【００８６】
２個のスイッチＳＷ０，ＳＷ１それぞれのオン／オフを制御する制御信号を２ビットの２進数（ｂ１，ｂ０）で表すことができる。スイッチＳＷ０は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。
【００８７】
抵抗器Ｒ１の抵抗値をｒ１とする。抵抗器Ｒ２の抵抗値をｒ２とする。抵抗器Ｒ３の抵抗値をｒ３とする。抵抗器Ｒ４の抵抗値をｒ４とする。抵抗器Ｒ５の抵抗値をｒ５とする。制御信号が値００ｂであるとき、スイッチＳＷ１およびスイッチＳＷ０の双方がオフ状態となって、合成抵抗回路２Ａの合成抵抗値ｒ00bは下記（９）式で表される。制御信号が値０１ｂであるとき、スイッチＳＷ１がオフ状態となり、スイッチＳＷ０がオン状態となって、合成抵抗回路２Ａの合成抵抗値ｒ01bは下記（１０）式で表される。制御信号が値１０ｂであるとき、スイッチＳＷ１がオン状態となり、スイッチＳＷ０がオフ状態となって、合成抵抗回路２Ａの合成抵抗値ｒ10bは下記（１１）式で表される。制御信号が値１１ｂであるとき、スイッチＳＷ１およびスイッチＳＷ０の双方がオン状態となって、合成抵抗回路２Ａの合成抵抗値ｒ11bは下記（１２）式で表される。（１０）式および（１１）式において、演算子// は、ｘ//ｙ＝ｘｙ／(ｘ＋ｙ) なる式により、抵抗値ｘの抵抗器と抵抗値ｙの抵抗器とが並列接続されてなる抵抗回路の合成抵抗値を求める演算を表す。
【００８８】
【数９】
2019087971.tif 000011
【００８９】
【数１０】
2019087971.tif 000012
【００９０】
【数１１】
2019087971.tif 000013
【００９１】
【数１２】
2019087971.tif 000014
【００９２】
これらの合成抵抗値ｒ00b，ｒ01b，ｒ10b，ｒ11bが所望の値となるように、抵抗器Ｒ１〜Ｒ５の抵抗値ｒ１〜ｒ５を設定すればよい。例えば、下記（１３）式で表されるように合成抵抗値ｒ00b，ｒ01b，ｒ10b，ｒ11bが公比ｍの等比数列となるように、抵抗器Ｒ１〜Ｒ５の抵抗値ｒ１〜ｒ５を設定することができる。
【００９３】
【数１３】
2019087971.tif 000015
【００９４】
未知数（抵抗値ｒ１〜ｒ５）が５個あるのに対して、方程式（上記（９）式〜（１２）式）が４個あるので、抵抗値ｒ１〜ｒ５を一意的に決定することができない場合がある。そこで、抵抗比（ｒ３／ｒ１）と抵抗比（ｒ４／ｒ２）とを互いに等しくするという制約、すなわち、下記（１４）式で表される関係を満たすという制約を設けるのが好ましい。このような制約を設けることで未知数を４個にすることができる。なお、抵抗値ｒ１〜ｒ５の決定に際して数式処理ソフトを用いることができる。
【００９５】
【数１４】
2019087971.tif 000016
【００９６】
抵抗器Ｒ１〜Ｒ５の抵抗値ｒ１〜ｒ５の一例は次のとおりである。
ｒ１＝3842.04Ω
ｒ２＝7670.18Ω
ｒ３＝1200.54Ω
ｒ４＝2399.02Ω
ｒ５＝ 906.028Ω
【００９７】
図１２は、これらの抵抗値を有する抵抗器Ｒ１〜Ｒ５を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０，ＳＷ１のオン／オフの状態をも示している。なお、この図に記した合成抵抗値は等比数列から僅かに異なっているが、これは、実際の可変利得増幅回路に合成抵抗回路を適用した場合に利得が正確に等比数列になるように各抵抗値を補正していることに因る。このような補正は回路毎に行うのが好ましい。
【００９８】
なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。
【００９９】
本構成例の合成抵抗回路２Ａは、２個のスイッチを用いて４とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ａを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
【０１００】
（合成抵抗回路の第２構成例）
図１３は、第２構成例の合成抵抗回路２Ｂの回路図である。合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第２回路網２０Ｂを備える。図１１に示された第１構成例の合成抵抗回路２Ａの構成と比較すると、図１３に示される第２構成例の合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間に第２回路網２０Ｂを更に備える点で相違する。第２回路網２０Ｂは、第１回路網２０Ａに対して並列に設けられている。第２回路網２０Ｂは、抵抗器Ｒ６〜Ｒ１０およびスイッチＳＷ２〜ＳＷ４を含む。
【０１０１】
抵抗器Ｒ６およびスイッチＳＷ２は、互いに直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられている。抵抗器Ｒ７およびスイッチＳＷ４は、互いに直列に接続されて、ノードＮ２２とノードＮ２３との間に設けられている。抵抗器Ｒ８は、ノードＮ２３とノードＮ２４との間に設けられている。抵抗器Ｒ９およびスイッチＳＷ３は、互いに直列に接続されて、ノードＮ２４とノードＮ２１との間に設けられている。抵抗器Ｒ１０は、ノードＮ２１とノードＮ２３との間に設けられている。ノードＮ２２は第１端２ａに接続されている。ノードＮ２４は第２端２ｂに接続されている。合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０〜ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
【０１０２】
一例として、５個のスイッチＳＷ０〜ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができる。スイッチＳＷ０は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。スイッチＳＷ２は、ｂ２＝０であるときオフ状態となり、ｂ２＝１であるときオン状態となる。スイッチＳＷ３は、ｂ０＆ｂ２＝０であるときオフ状態となり、ｂ０＆ｂ２＝１であるときオン状態となる。スイッチＳＷ４は、ｂ１＆ｂ２＝０であるときオフ状態となり、ｂ１＆ｂ２＝１であるときオン状態となる。演算子＆は、論理積を求める演算を表す。
【０１０３】
この例ではデコード回路が用いられる。デコード回路は、３ビットの２進数（ｂ２，ｂ１，ｂ０）で表される制御信号を入力する。そして、このデコード回路は、ビットｂ０とビットｂ２との論理積の値を出力してスイッチＳＷ３に与え、また、ビットｂ１とビットｂ２との論理積の値を出力してスイッチＳＷ４に与える。
【０１０４】
ｂ２＝０であるとき、第２回路網２０Ｂ内の３個のスイッチＳＷ２〜ＳＷ４の何れもオフ状態となるので、合成抵抗回路２Ｂの合成抵抗値は、第１構成例の場合と同様に、ビットｂ１，ｂ０の各値に応じた第１回路網２０Ａの合成抵抗値となる。ｂ２＝１であるとき、合成抵抗回路２Ｂの合成抵抗値は、並列接続された第１回路網２０Ａと第２回路網２０Ｂとの合成抵抗値となる。ｂ２＝１であるときの第２回路網２０Ｂの合成抵抗値は、ビットｂ１，ｂ０の各値に応じた値となる。第２回路網２０Ｂの抵抗器Ｒ６〜Ｒ１０の抵抗値ｒ６〜ｒ１０は、第１構成例における第１回路網２０Ａの抵抗値ｒ１〜ｒ５の設定方法と同様にして設定することができる。
【０１０５】
抵抗器Ｒ１〜Ｒ１０の抵抗値ｒ１〜ｒ１０の一例は次のとおりである。
ｒ１＝3842.04Ω
ｒ２＝7670.18Ω
ｒ３＝1200.54Ω
ｒ４＝2399.02Ω
ｒ５＝ 906.028Ω
ｒ６＝3497.20Ω
ｒ７＝5948.26Ω
ｒ８＝1172.25Ω
ｒ９＝1993.024Ω
ｒ10＝797.874Ω
【０１０６】
図１４は、これらの抵抗値を有する抵抗器Ｒ１〜Ｒ１０を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０〜ＳＷ４のオン／オフの状態をも示している。
【０１０７】
なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。
【０１０８】
本構成例の合成抵抗回路２Ｂは、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｂを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
【０１０９】
（合成抵抗回路の第３構成例）
図１５は、第３構成例の合成抵抗回路２Ｃの回路図である。合成抵抗回路２Ｃは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第３回路網２０Ｃを備える。図１３に示された第２構成例の合成抵抗回路２Ｂの構成と比較すると、図１５に示される第３構成例の合成抵抗回路２Ｃは、第２回路網２０Ｂに替えて第３回路網２０Ｃを備える点で相違する。第３回路網２０Ｃは、第１回路網２０Ａに対して並列に設けられている。第３回路網２０Ｃは、抵抗器Ｒ６〜Ｒ１０およびスイッチＳＷ２〜ＳＷ４を含む。
【０１１０】
第２構成例における第２回路網２０Ｂでは、スイッチＳＷ２は、抵抗器Ｒ６と直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられていた。これに対して、第３構成例における第３回路網２０Ｃでは、スイッチＳＷ２は、抵抗器Ｒ１０と直列に接続されて、ノードＮ２１とノードＮ２３との間に設けられている。合成抵抗回路２Ｃは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０〜ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
【０１１１】
第３構成例の合成抵抗回路２Ｃは、第２構成例の合成抵抗回路２Ｂと同様に、図１４に示されるように、一例として、５個のスイッチＳＷ０〜ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができ、抵抗器Ｒ１〜Ｒ１０の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。
【０１１２】
本構成例の合成抵抗回路２Ｃも、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｃを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
【０１１３】
（合成抵抗回路の第４構成例）
図１６は、第４構成例の合成抵抗回路２Ｄの回路図である。合成抵抗回路２Ｄは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第４回路網２０Ｄを備える。図１３に示された第２構成例の合成抵抗回路２Ｂの構成と比較すると、図１６に示される第４構成例の合成抵抗回路２Ｄは、第２回路網２０Ｂに替えて第４回路網２０Ｄを備える点で相違する。第４回路網２０Ｄは、第１回路網２０Ａに対して並列に設けられている。第４回路網２０Ｄは、抵抗器Ｒ６〜Ｒ１０およびスイッチＳＷ２〜ＳＷ４を含む。
【０１１４】
第２構成例における第２回路網２０Ｂでは、スイッチＳＷ２は、抵抗器Ｒ６と直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられていた。これに対して、第４構成例における第４回路網２０Ｄでは、スイッチＳＷ２は、ノードＮ２４と第２端２ｂとの間に設けられている。合成抵抗回路２Ｄは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０〜ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
【０１１５】
一例として、５個のスイッチＳＷ０〜ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができる。スイッチＳＷ０およびスイッチＳＷ３は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１およびスイッチＳＷ４は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。スイッチＳＷ２は、ｂ２＝０であるときオフ状態となり、ｂ２＝１であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。
【０１１６】
ｂ２＝０であるとき、第４回路網２０Ｄ内のスイッチＳＷ２がオフ状態となるので、合成抵抗回路２Ｄの合成抵抗値は、第１構成例の場合と同様に、ビットｂ１，ｂ０の各値に応じた第１回路網２０Ａの合成抵抗値となる。ｂ２＝１であるとき、合成抵抗回路２Ｄの合成抵抗値は、並列接続された第１回路網２０Ａと第４回路網２０Ｄとの合成抵抗値となる。ｂ２＝１であるときの第４回路網２０Ｄの合成抵抗値は、ビットｂ１，ｂ０の各値に応じた値となる。
【０１１７】
第４構成例の合成抵抗回路２Ｄは、第２構成例の合成抵抗回路２Ｂと同様に、５個のスイッチＳＷ０〜ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができ、抵抗器Ｒ１〜Ｒ１０の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。図１７は、これらの抵抗値を有する抵抗器Ｒ１〜Ｒ１０を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０〜ＳＷ４のオン／オフの状態をも示している。
【０１１８】
なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。スイッチＳＷ２のオン抵抗値が無視できない場合には、ノードＮ２２，Ｎ２４間の合成抵抗値とスイッチＳＷ２のオン抵抗値との和が所望値となるように抵抗器Ｒ６〜Ｒ１０の抵抗値ｒ６〜ｒ１０を設定するのが好ましい。
【０１１９】
本構成例の合成抵抗回路２Ｄは、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｄを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
【０１２０】
（合成抵抗回路の変形例）
合成抵抗回路は、上記第１〜第４の構成例の合成抵抗回路２Ａ〜２Ｄに限定されるものではなく、種々の変形が可能である。例えば、第２構成例において、ノードＮ２１とノードＮ２２との間にスイッチＳＷ２を設ける構成に替えて、ノードＮ２３とノードＮ２４との間にスイッチＳＷ２を設ける構成としてもよく、このような構成としても等価である。また、第４構成例において、ノードＮ２４と第２端２ｂとの間にスイッチＳＷ２を設ける構成に替えて、ノードＮ２２と第１端２ａとの間にスイッチＳＷ２を設ける構成としてもよく、このような構成としても等価である。
【０１２１】
合成抵抗回路は、第１回路網２０Ａに対して、第２回路網２０Ｂ，第３回路網２０Ｃおよび第４回路網２０Ｄのうちの何れか同種または異種の２以上の回路網を並列に設ける構成としてもよい。合成抵抗回路は、第１回路網２０Ａに対して抵抗器を直列または並列に設ける構成としてもよい。また、合成抵抗回路は、第１回路網２０Ａに対して、互いに直列または並列に接続された抵抗器およびスイッチを並列に設ける構成としてもよい。
【０１２２】
抵抗器Ｒ１〜Ｒ１０は、単一の抵抗器であってもよいし、複数の抵抗器を直列または並列に接続した構成であってもよい。半導体基板上に抵抗器を形成する場合、実現し易い抵抗値の範囲があるので、その範囲から外れる抵抗値を実現するには、その範囲内の抵抗値を有する複数の抵抗器を直列または並列に接続した構成とするのが好ましい。
【符号の説明】
【０１２３】
１Ａ〜１Ｄ…増幅回路、１ａ…第１入力端、１ｂ…第２入力端、１ｃ…第１出力端、１ｄ…第２出力端、２…第１抵抗回路、２Ａ〜２Ｄ…合成抵抗回路、２ａ…第１端、２ｂ…第２端、１０Ａ，１０Ｂ…ＶＩ変換器、１１…第１ＩＶ変換器、１２…第２ＩＶ変換器、１３…電流調整部、２０Ａ…第１回路網、２０Ｂ…第２回路網、２０Ｃ…第３回路網、２０Ｄ…第４回路網、３１…第１ＭＯＳトランジスタ、３２…第２ＭＯＳトランジスタ、４１…第１定電流源、４２…第２定電流源、４３…第３定電流源、４４…第４定電流源、５１…演算増幅器、５２…抵抗器、６１…演算増幅器、６２…抵抗器、Ｍ１〜Ｍ１２…ＭＯＳトランジスタ、Ｎ１〜Ｎ４，Ｎ１１〜Ｎ１４，Ｎ２１〜Ｎ２４…ノード、Ｒ１〜Ｒ１０…抵抗器、ＳＷ０〜ＳＷ４…スイッチ。
【図１】
2019087971.tif 000017
【図２】
2019087971.tif 000018
【図３】
2019087971.tif 000019
【図４】
2019087971.tif 000020
【図５】
2019087971.tif 000021
【図６】
2019087971.tif 000022
【図７】
2019087971.tif 000023
【図８】
2019087971.tif 000024
【図９】
2019087971.tif 000025
【図１０】
2019087971.tif 000026
【図１１】
2019087971.tif 000027
【図１２】
2019087971.tif 000028
【図１３】
2019087971.tif 000029
【図１４】
2019087971.tif 000030
【図１５】
2019087971.tif 000031
【図１６】
2019087971.tif 000032
【図１７】
2019087971.tif 000033