(57)【要約】【課題】チップ面積を縮小し、且つ活性領域の減少を抑制できる半導体装置及びその製造方法を提供する。【解決手段】互いに対向する第１主面１１及び第２主面１２を有し、第１主面１１に溝が形成された基板１０と、溝の側面に配置された半導体領域２１と、半導体領域２１の上面に接して配置され、半導体領域２１に二次元電子ガス層２１０を発生させる電子供給領域２２と、二次元電子ガス層２１０と電気的に接続する第１の主電極３１と、第１の主電極３１と離間した位置で二次元電子ガス層２１０と電気的に接続する第２の主電極３２と、第２主面１２から溝の底面まで達する貫通孔に埋め込まれた貫通配線５０と、貫通配線５０を介して第１の主電極３１及び第２の主電極３２のいずれかと電気的に接続された、第２主面１２に配置された裏面配線４０とを備える。【選択図】図１
2019096775.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１主面及び第２主面を有し、前記第１主面に溝が形成された基板と、
前記溝の側面に配置された半導体領域と、
前記半導体領域の上面に接して配置され、前記半導体領域に二次元電子ガス層を発生させる電子供給領域と、
前記二次元電子ガス層と電気的に接続する第１の主電極と、
前記第１の主電極と離間した位置で前記二次元電子ガス層と電気的に接続する第２の主電極と、
前記第２主面から前記溝の底面まで達する貫通孔に埋め込まれた貫通配線と、
前記貫通配線を介して前記第１の主電極及び前記第２の主電極のいずれかと電気的に接続された、前記第２主面に配置された裏面配線と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の主電極が前記電子供給領域とオーミック接続され、
前記第２の主電極が前記電子供給領域との間にエネルギー障壁を有して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の主電極及び前記第２の主電極が前記電子供給領域とオーミック接続され、
前記第１の主電極と前記第２の主電極との間で前記二次元電子ガス層に近接して配置され、前記二次元電子ガス層のキャリア数を制御する制御電極を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の主電極、前記第２の主電極及び前記制御電極の少なくともいずれかが、前記溝の側面において前記半導体領域及び前記電子供給領域を覆って配置されたフィールドプレートとして機能することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記溝の深さが前記溝の幅以上に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板が炭化珪素基板であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記基板がシリコン基板であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記基板が絶縁性若しくは半絶縁性を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体領域が窒化ガリウムからなり、前記電子供給領域が窒化アルミニウムガリウムからなることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２主面に互いに絶縁された複数の前記裏面配線が配置され、前記第１の主電極と前記第２の主電極のそれぞれが異なる前記裏面配線と電気的に接続されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の半導体装置を複数備え、
複数の前記半導体装置が同一の前記基板に集積されていることを特徴とする半導体装置。
【請求項１２】
互いに対向する第１主面及び第２主面を有する基板の前記第１主面に溝を形成する工程と、
前記溝の側面に半導体領域を形成する工程と、
前記半導体領域に二次元電子ガス層を発生させる電子供給領域を前記半導体領域の上面に接して形成する工程と、
互いに離間した位置で前記二次元電子ガス層と電気的に接続する第１の主電極及び第２の主電極を形成する工程と、
前記第２主面から前記溝の底面まで達する貫通孔を前記基板に形成する工程と、
前記貫通孔を介して前記第１の主電極及び前記第２の主電極のいずれかと電気的に接続する裏面配線を前記第２主面に形成する工程と
を含み、
前記第１の主電極と前記第２の主電極の少なくともいずれかをメッキプロセスによって形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ヘテロ接合型電界効果トランジスタとして、半導体領域及び半導体領域に二次元電子ガス層を発生させる電子供給領域を有する高電子移動度トランジスタ（ＨＥＭＴ）が使用されている。特許文献１に記載の発明では、導電性ＳｉＣ基板に窒化物半導体積層構造を形成した半導体装置が開示されている。
【０００３】
特許文献１に記載の半導体装置では、半絶縁性ＳｉＣ基板と比較して安価な導電性ＳｉＣ基板を使用してコストを抑制し、且つ、窒化物半導体積層構造の活性領域の下方にアモルファスカーボン層を配置することによって寄生容量を低減している。また、ソース電極の直下に窒化物半導体積層構造を貫通するビアホールを形成し、ビアホールの内部に形成した配線金属を介して表面配線と裏面配線を接続している。これにより、表面配線の面積を小さくしてチップ面積を縮小することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６４３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、窒化物半導体積層構造を貫通する深いビアホールを形成するために、ビアホールの径はある程度の大きさを必要とする。一方、ビアホールの内部に形成された配線金属と接続する主電極の面積は、ビアホールよりも小さくできない。このため、主電極のサイズが大きくなり、活性領域が減少するという問題があった。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的は、チップ面積を縮小し、且つ活性領域の減少を抑制できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、半導体領域及び半導体領域に二次元電子ガス層を発生させる電子供給領域が基板の第１主面に形成された溝の側面に配置され、二次元電子ガス層と電気的に接続する第１の主電極と第２の主電極のいずれかと、基板の第２主面から溝の底面まで達する貫通孔に埋め込まれた貫通配線を介して、第２主面に配置された裏面配線が電気的に接続されていることを要旨とする。
【０００８】
本発明の他の態様に係る半導体装置の製造方法は、基板の第１主面に形成した溝の側面に、半導体領域及び半導体領域に二次元電子ガス層を発生させる電子供給領域を形成する工程と、二次元電子ガス層と電気的に接続する第１の主電極及び第２の主電極を形成する工程と、基板の第２主面から溝の底面まで達する貫通孔を介して第１の主電極及び第２の主電極のいずれかと電気的に接続する裏面配線を第２主面に形成する工程とを含み、第１の主電極と前記第２の主電極の少なくともいずれかをメッキプロセスによって形成することを要旨とする。
【発明の効果】
【０００９】
本発明によれば、チップ面積を縮小し、且つ活性領域の減少を抑制できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す、電子の走行方向と平行な断面を示す模式図である。
【図２】本発明の第１の実施形態に係る半導体装置の構成を示す、電子の走行方向と垂直な断面を示す模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図４】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。
【図５】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その６）。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その７）。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その８）。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その９）。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１０）。
【図１６】本発明の第１の実施形態の第１の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図１７】本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図１８】本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図１９】本発明の第１の実施形態の第３の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図２０】本発明の第１の実施形態の第３の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図２１】本発明の第２の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図２２】本発明のその他の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１１】
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分が含まれる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、互いに対向する第１主面１１及び第２主面１２を有する基板１０と、第１主面１１に配置された半導体領域２１と、半導体領域２１の上面に接して配置され、半導体領域２１に二次元電子ガス層２１０を発生させる電子供給領域２２とを備える。
【００１３】
図２に示すように、基板１０の第１主面１１に溝１００が形成され、溝１００の側面に半導体領域２１と電子供給領域２２が積層して配置されている。より具体的には、半導体領域２１及び電子供給領域２２は、隣接する２つの溝１００の間に延在する基板１０の壁状部の両側の壁面及び上面に連続的に配置されている。なお、図１は図２のＩ−Ｉ方向に沿った断面図であり、図２は図１のＩＩ−ＩＩ方向に沿った断面図である。
【００１４】
更に、半導体装置は、二次元電子ガス層２１０と電気的に接続する第１の主電極３１、及び、第１の主電極３１と離間した位置で二次元電子ガス層２１０と電気的に接続する第２の主電極３２を備える。第１の主電極３１及び第２の主電極３２は、基板１０の壁状部の両側の壁面及び上面に沿って配置されている。また、第１の主電極３１は、溝１００の底面にも配置されている。
【００１５】
また、第１の主電極３１と第２の主電極３２との間に、二次元電子ガス層２１０に近接して制御電極３３が配置されている。制御電極３３は、二次元電子ガス層２１０のキャリア数を制御する。なお、第１の主電極３１及び第２の主電極３２は、電子供給領域２２とオーミック接続されている。このように、図１に示す半導体装置は、第１の主電極３１と第２の主電極３２との間に流れる主電流を、制御電極３３が制御するトランジスタ構成である。図３に、第１の主電極３１、第２の主電極３２及び制御電極の構造を示す斜視図を示す。
【００１６】
なお、図１に示すように、第１の主電極３１、第２の主電極３２及び制御電極３３の表面を覆って、第１の層間絶縁膜６１が配置されている。図２、３では、第１の層間絶縁膜６１の図示を省略している。
【００１７】
図１及び図２に示すように、基板１０の第２主面１２には、裏面配線４０が配置されている。図２に示すように、基板１０の第２主面１２から溝１００の底面まで達する貫通孔が基板１０に形成され、裏面配線４０は、溝１００の底面を覆って延在する第１の主電極３１と、貫通孔を介して電気的に接続されている。即ち、基板１０に形成された貫通孔に埋め込まれた導電性部材からなる貫通配線５０を介して、第１の主電極３１と裏面配線４０が電気的に接続されている。
【００１８】
既に述べたように、第１の実施形態に係る半導体装置はトランジスタ構成を有する。以下では、第１の主電極３１をドレイン電極、第２の主電極３２をソース電極、制御電極３３をゲート電極として、第１の実施形態を説明する。
【００１９】
図４に、図１に示す半導体装置の平面図を示す。図４に示すように、半導体装置の活性領域は素子分離絶縁領域６０に周囲を囲まれている。図４では６列の溝１００が形成されている例を示したが、溝１００の本数は任意に設定可能である。
【００２０】
図４に示すように、基板１０の第１主面１１に、ソースパッド電極３２２、及び、ソース電極３２とソースパッド電極３２２とを電気的に接続するソース引き出し電極３２１が配置されている。また、基板１０の第１主面１１に、ゲートパッド電極３３２、及び、ゲート電極３３とゲートパッド電極３３２とを電気的に接続するゲート引き出し電極３３１が配置されている。ソースパッド電極３２２及びゲートパッド電極３３２は、ワイヤボンディングなどの外部実装に用いる電極である。以下において、引き出し電極やパッド電極などの外部との電気的に接続のために形成される電極を「外部接続用電極」という。
【００２１】
上記のように、ソース電極３２とゲート電極３３にそれぞれ接続する外部接続用電極は、基板１０の第１主面１１の側に形成されている。一方、ドレイン電極３１は、貫通配線５０を介して、基板１０の第２主面１２に形成された裏面配線４０に接続されている。なお、図１は図４のＩ−Ｉ方向に沿った断面図であり、図２は図４のＩＩ−ＩＩ方向に沿った断面図である。
【００２２】
図５に、図１に示す半導体装置の２列分の電子走行層を含んだ部分的な斜視図を示す。なお、図５では、図面をわかりやすくするために、第１の層間絶縁膜６１について輪郭のみを示している（以下において同様。）。ソース電極３２とゲート電極３３にそれぞれ接続する外部接続用電極は、素子分離絶縁領域６０の上方に配置されている。ソース電極３２に接続するソース引き出し電極３２１とゲート電極３３に接続するゲート引き出し電極３３１が交差する部分は、第１の層間絶縁膜６１によってこれらの引き出し電極が絶縁分離される。また、溝１００の底面において、ドレイン電極３１は、ソース電極３２及びゲート電極３３と第２の層間絶縁膜６２によって絶縁分離されている。
【００２３】
半導体領域２１と電子供給領域２２には、これらを積層した界面にヘテロ接合を形成する材料として、窒化物半導体などが使用される。代表的な窒化物半導体は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される。
【００２４】
バンドギャップエネルギーが互いに異なる窒化物半導体からなる半導体領域２１と電子供給領域２２とを積層することにより、半導体領域２１と電子供給領域２２間の界面にヘテロ接合が形成される。例えば、半導体領域２１の上に、半導体領域２１よりもバンドギャップが大きく、且つ半導体領域２１より格子定数の小さい窒化物半導体からなる電子供給領域２２を配置する。電子供給領域２２と半導体領域２１は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極と電子供給領域２２の結晶が有する自発分極により、ヘテロ接合付近の半導体領域２１に高密度のキャリアが生じ、電流通路（チャネル）としての二次元電子ガス層２１０が形成される。
【００２５】
例えば、半導体領域２１に窒化ガリウム（ＧａＮ）、電子供給領域２２に窒化アルミニウムガリウム（ＡｌＧａＮ）が好適に使用される。これにより、電子移動度の高い二次元電子ガス層２１０が形成され、且つ、半導体装置の耐圧を高くできる。
【００２６】
図１に示す半導体装置では、基板１０の第１主面１１に形成された溝１００の側面に、半導体領域２１と電子供給領域２２が積層されている。このため、基板１０の主面に対して垂直な溝１００の側面にも二次元電子ガス層２１０を形成される。そして、溝１００の長手方向の両端で二次元電子ガス層２１０がドレイン電極３１とソース電極３２のそれぞれと電気的に接続されることにより、半導体装置が動作した際に主電流が、基板１０の壁状部の両側の壁面及び上面に流れる。このため、基板１０の上面で電流が流れる半導体装置よりも、大きな電流を流すことができる。
【００２７】
溝１００の深さを深くすることにより、単位基板面積当たりの溝１００の側面の面積を増やすことができる。これにより、電子走行層の密度を増やすことができ、大電流化が可能である。ここで、「電子走行層の密度」は、平面視でのチップサイズに対する、電子が走行する方向と垂直な電子走行層の幅の比である。
【００２８】
更に、溝１００の底面で貫通配線５０を介して裏面配線４０とドレイン電極３１を接続することにより、ドレイン電極３１の外部接続用電極は基板１０の第１主面１１に形成されていない。これにより、チップ面積を縮小できる。また、配線長さの短縮による更なる大電流化が可能である。
【００２９】
したがって、図１に示した半導体装置によれば、大電流を制御できるトランジスタ素子を実現できる。更に、貫通配線５０を埋め込む貫通孔をドレイン電極３１の直下ではなく溝１００の底面に形成するため、基板１０の壁状部に形成するドレイン電極３１の面積を貫通孔に合わせて広くする必要がなく、半導体装置の活性領域の減少を抑制できる。
【００３０】
なお、溝１００深さを、溝１００の幅以上に形成することが好ましい。これにより、半導体領域２１及び電子供給領域２２の表面積がより増加し、半導体装置の単位当たりの抵抗値を低下させることができる。
【００３１】
以下に、図１に示した半導体装置の基本的な動作について説明する。
【００３２】
オン動作においては、ソース電極３２の電位を基準として、ドレイン電極３１に所定の正の電位を印加した状態でゲート電極３３の電位を制御して、トランジスタをオン状態にする。即ち、ゲート電極３３とソース電極３２間の電圧を所定の閾値電圧以上にすると、ゲート電極３３から電子供給領域２２を介して、半導体領域２１に広がる空乏層がなくなる。そして、二次元電子ガス層２１０が電子供給領域２２と半導体領域２１の界面に形成され、電子がドレイン電極３１からソース電極３２に流れる。このとき、基板１０の溝の側面を利用することにより電子走行層の密度を向上させることができる。このため、基板１０の主面に平面的な電子走行層が形成される平面構造の半導体装置と比較して、大電流化が可能である。
【００３３】
オフ動作においては、ゲート電極３３とソース電極３２間の電圧を所定の閾値電圧以下にする。これにより、ゲート電極３３から電子供給領域２２を介して、半導体領域２１に空乏層が広がり、二次元電子ガス層２１０が消滅する。このため、トランジスタがオフ状態となり、電流が遮断される。この際、ドレイン電極３１とソース電極３２との間に高い電圧が瞬間的に印加される。これによって、ゲート電極３３から、ドレイン電極３１に向かって空乏層が広がる。この空乏層の広がる長さは、ゲート電極３３とドレイン電極３１間の距離に制限される。このため、高い耐圧を求める場合は、ゲート電極３３とドレイン電極３１間の距離を長くすればよい。
【００３４】
以上に説明したように、本発明の第１の実施形態に係る半導体装置では、ドレイン電極３１の外部接続用電極として裏面配線４０が基板１０の第２主面１２に配置されている。このため、基板１０の第１主面１１上にドレイン電極３１に接続する引き出し電極やパッド電極を配置する必要が無く、チップ面積の縮小及び配線抵抗の低減が可能となり、且つ活性領域の減少を抑制できる。
【００３５】
また、ドレイン電極３１、ソース電極３２及びゲート電極３３は、溝１００に挟まれた基板１０の壁状部の両側の壁面及び上面において半導体領域２１及び電子供給領域２２を覆って配置されている。したがって、ドレイン電極３１、ソース電極３２及びゲート電極３３の少なくともいずれかをフィールドプレートとして機能するように電位や形状を設定することにより、半導体領域２１や電子供給領域２２での電界集中を緩和できる。これにより、半導体装置の耐圧を向上させることができる。
【００３６】
以下に、図６〜図１５を参照して、図１に示した半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板１０にシリコン基板を使用する場合について説明する。
【００３７】
先ず、図６に示すように、基板１０に溝１００を形成する。溝１００の幅と深さのアスペクト比は、少なくとも１以上とする。例えば、溝１００の幅を２０μｍ、深さを５００μｍ程度とする。溝１００の形成は、例えば以下のようにして行われる。
【００３８】
即ち、基板１０の第１主面１１上にマスク材１１１を形成する。厚みが数百μｍ程度の基板１０を使用し、マスク材１１１の厚みは数μｍが好ましい。マスク材１１１としては、例えばシリコン酸化膜を用いる。マスク材１１１の堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いる。そして、マスク材１１１上にフォトレジスト材(図示せず)をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィ法を用いることができる。パターニングされたフォトレジスト材をマスクにしてマスク材１１１をエッチングし、溝形成用マスクを形成する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチング法を用いることができる。
【００３９】
次に、フォトレジスト材を酸素プラズマや硫酸等で除去する。そして、マスク材１１１をエッチングマスクに用いたドライエッチング法により、図６に示すように基板１０に溝１００を形成する。なお、基板１０にシリコン基板を使用する場合は、溝１００の側面がシリコンの（１１１）結晶面となるような基板１０を選定する。
【００４０】
次に、図７に示すように、溝１００の底面にマスク材１１１と同様のプロセスでパターニングした第２の層間絶縁膜６２を形成する。第２の層間絶縁膜６２には、ウェットエッチングでエッチングされない熱ＣＶＤ成長されたシリコン窒化膜が好ましい。
【００４１】
次に、図８に示すように、溝１００を形成した基板１０に対して、半導体領域２１の成長を熱ＣＶＤ法によって行う。即ち、溝１００を形成した基板１０をＭＯＣＶＤ装置のチャンバーの内部に搬入し、チャンバーの内部を所定温度に昇温する（例えば６００℃。）。温度が安定したところで、基板１０を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１０の表面に導入し、ＡｌＧａＮからなるバッファ層を成長させる。バッファ層の膜厚は、数百ｎｍ程度である。その後、バッファ層の上にノンドープのＧａＮ膜を堆積させることで、バッファ層とノンドープＧａＮ膜からなる半導体領域２１を形成する。ノンドープＧａＮ膜の膜厚は要求される耐圧値によって決まり、例えば５μｍ程度である。
【００４２】
次いで、図９に示すように、半導体領域２１の上面に電子供給領域２２を形成する。電子供給領域２２であるＡｌＧａＮ膜は、半導体領域２１と同様の方法によって形成できる。電子供給領域２２の膜厚は、数〜数十ｎｍである。
【００４３】
次に、図１０に示すように、素子分離絶縁領域６０を形成する。このために、先ず、電子供給領域２２上にマスク材１１２を形成する。マスク材１１２として例えばシリコン酸化膜を用い、堆積方法として熱ＣＶＤ法やプラズマＣＶＤ法を用いる。マスク材１１２上にフォトレジスト材（図示せず）を形成し、パターニングを行う。次いで、マスク材１１２のパターニングにより露出された電子供給領域２２及びその下方の半導体領域２１に、イオン注入法によってアルゴン（Ａｒ）を選択的に注入する。これにより、素子分離絶縁領域６０が形成され、素子分離が行われる。その後、酸素プラズマや硫酸などでフォトレジスト材を除去する。上記ではイオン注入法を使用したが、パターニングされたマスク材１１２を用いたドライエッチング法によってメサ構造を形成した基板１０を使用してもよい。
【００４４】
その後、マスク材１１２をそのまま用いたドライエッチング法によって、図１１に示すように、溝１００の底面の第２の層間絶縁膜６２を除去する。そして、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチング法によって、マスク材１１２を除去する。
【００４５】
次に、電子供給領域２２上にフォトレジスト材１２１を形成し、ドレイン電極３１、ソース電極３２及びソース引き出し電極３２１を形成するためのパターニングを行う。即ち、フォトレジスト材１２１の一部を選択的に除去し、ドレイン電極３１及びソース電極３２を形成する領域の電子供給領域２２、ソース引き出し電極３２１を形成する領域の素子分離絶縁領域６０を露出させる。そして、蒸着法、スパッタ法などを用いて、ドレイン電極３１、ソース電極３２及びソース引き出し電極３２１となる金属膜を、図１２に示すように、素子分離絶縁領域６０及び電子供給領域２２の露出した領域に成膜する。その後、必要のない金属膜（図示せず）が上面に形成されたフォトレジスト材１２１をアセトン溶液中で除去する。このリフトオフにより、ドレイン電極３１、ソース電極３２及びソース引き出し電極３２１が形成される。なお、溝１００の底面にドレイン電極３１が延在している。その後、基板１０を高速熱処理装置（ＲＴＡ）に搬入し、８００〜１０００℃の高温で数十秒間の熱処理を行う。
【００４６】
その後、ドレイン電極３１、ソース電極３２、素子分離絶縁領域６０を覆うように第１の層間絶縁膜６１を形成する。例えば、第１の層間絶縁膜６１としてシリコン酸化膜を用い、堆積方法として熱ＣＶＤ法やプラズマＣＶＤ法を用いる。次いで、第１の層間絶縁膜６１の上面にフォトレジスト材１２２を形成した後、ゲート電極３３が電子供給領域２２と接触する領域の第１の層間絶縁膜６１が露出するようにフォトレジスト材１２２のパターニングを行う。そして、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチング法によって、図１３に示すように、露出した領域の第１の層間絶縁膜６１を除去する。
【００４７】
新たなフォトレジスト材１２３を第１の層間絶縁膜６１上に形成する。そして、フォトレジスト材１２３についてゲート電極３３及びゲート引き出し電極３３１を形成する領域を除去するパターニングを行う。その後、図１４に示すように、蒸着法、スパッタ法などを用いて、フォトレジスト材１２３を除去した領域にゲート電極３３及びゲート引き出し電極３３１となる金属膜を成膜する。そして、必要のない金属膜（図示せず）が上面に形成されたフォトレジスト材１２３をアセトン溶液中で除去するリフトオフにより、ゲート電極３３及びゲート引き出し電極３３１を形成する。
【００４８】
その後、基板１０の第２主面１２上にフォトレジスト材（図示せず）によるパターニングを行い、ドライエッチング法によって、基板１０の第２主面１２から溝１００の底面に達する貫通孔を形成する。その後、貫通孔を埋め込みながら基板１０の第１主面１１全体に裏面配線４０を形成する。これにより、図１５に示すように一方の端部がドレイン電極３１と溝１００の底面で接続する貫通配線５０と、貫通配線５０の他方の端部と接続する裏面配線４０が形成される。
【００４９】
以上により、図１に示した半導体装置が完成する。上記に説明した製造方法によれば、基板１０の第１主面１１に形成された溝１００の側面に二次元電子ガス層２１０を形成し、電子走行層の密度を増大させて大電流化が可能な半導体装置を製造可能である。更に、ドレイン電極３１の外部接続用電極を基板１０の第２主面１２に形成することにより、チップ面積の縮小や配線抵抗の低減が可能であり、活性領域の縮小が抑制された半導体装置を製造できる。
【００５０】
なお、ドレイン電極３１とソース電極３２の少なくともいずれかをメッキプロセスによって形成することが好ましい。また、引き出し電極などの外部接続用電極をメッキプロセスによって形成することが好ましい。メッキプロセスによって電極を形成することによって、電極を厚く形成することが可能となり、配線抵抗を低減できる。
【００５１】
上記では基板１０にシリコン基板を使用する場合を説明した。安価なシリコン基板を使用することにより、半導体装置の製造コストを低減することができる。なお、シリコン基板以外の他の材料の基板１０も使用可能である。例えば、基板１０に炭化珪素（ＳｉＣ）基板を使用してもよい。熱伝導率の高いＳｉＣ基板を使用することにより、半導体装置の放熱性を向上させることができる。
【００５２】
また、絶縁性若しくは半絶縁性を有する基板１０を使用することにより、ドレイン電極３１、ソース電極３２及びゲート電極３３と基板１０との間の寄生容量や浮遊容量を抑制することができる。また、複数の半導体装置を同一の基板１０に集積化することができる。これにより、配線インダクタンスの低減、及び、チップコストを削減する効果を得られる。
【００５３】
＜第１の変形例＞
上記では、ドレイン電極３１の外部接続用電極を基板１０の第２主面１２に配置する例を説明したが、ソース電極３２の外部接続用電極を第２主面１２に配置してもよい。即ち、ソース電極３２に接続する貫通配線５０及び裏面配線４０を形成してもよい。
【００５４】
図１６に、第１の実施形態の第１の変形例に係る半導体装置の構成を示す。ソース電極３２が溝１００の底面まで延在し、ソース電極３２が貫通配線５０を介してソース電極３２と裏面配線４０が接続されている。
【００５５】
一方、ドレイン電極３１は、図５に示したソース電極３２と同様に、第２の層間絶縁膜６２の位置まで形成され、溝１００の底面に達していない。そして、ドレイン電極３１に接続するドレイン引き出し電極３１１が、基板１０の第１主面１１の上方で素子分離絶縁領域６０の上面に配置されている。ドレイン引き出し電極３１１は、基板１０の第１主面１１に配置されたドレインパッド電極（図示せず）と電気的に接続される。
【００５６】
図１６に示した半導体装置によれば、ソース電極３２の引き出し電極とゲート電極３３の引き出し電極との間の寄生容量（Ｃｇｓ）が減少し、スイッチング速度を向上することができる。また、図１６に示した構成において基板１０を導電性にすることによって、裏面配線４０をフィールドプレート電極として、半導体領域２１の第２主面１２側からのフィールドプレート効果を得ることができる。これにより、半導体装置の耐圧の向上、及び電流コラプス現象の抑制が可能となる。
【００５７】
＜第２の変形例＞
図１７及び図１８に示した第２の変形例に係る半導体装置では、ドレイン電極３１とソース電極３２のいずれの外部接続用電極も、基板１０の第２主面１２に配置されている。
【００５８】
即ち、溝１００の底面に、ドレイン電極３１とソース電極３２を互いに絶縁分離して配置する。例えば、溝１００の底面にドレイン電極３１とソース電極３２を互いに離間して同一平面レベルに配置してもよいし、層間絶縁膜を介して積層してもよい。そして、ドレイン電極３１は、第１の貫通配線５１を介して第２主面１２に配置された第１の裏面配線４１と電気的に接続されている。ソース電極３２は、第２の貫通配線５２を介して第２主面１２に配置された第２の裏面配線４２と電気的に接続されている。第１の貫通配線５１と第２の貫通配線５２は、溝１００の底面の離間した位置において基板１０を貫通している。基板１０には、絶縁性のシリコン基板などが使用される。
【００５９】
第１の裏面配線４１と第２の裏面配線４２は、基板１０の第２主面１２に互いに絶縁されて配置されている。即ち、第１の裏面配線４１と第２の裏面配線４２は、第３の層間絶縁膜６３を介して第２主面１２に積層されている。
【００６０】
なお、上記では、第３の層間絶縁膜６３を介して第１の裏面配線４１と第２の裏面配線４２が積層された例を示したが、第１の裏面配線４１と第２の裏面配線４２が絶縁分離されていれば、どのように配置されていてもよい。例えば、第２主面１２の離間した異なる領域に、第１の裏面配線４１と第２の裏面配線４２を同一平面レベルに配置してもよい。
【００６１】
第２の変形例に係る半導体装置によれば、基板１０の内部及び第２主面１２に、ドレイン電極３１の外部接続用電極とソース電極３２の外部接続用電極が設置されている。つまり、基板１０の第１主面１１上にこれらの外部接続用電極を配置する必要がない。したがって、半導体装置のチップ面積の縮小及び配線抵抗の低減が可能となる。また、溝１００の底面に第１の貫通配線５１及び第２の貫通配線５２を形成することにより、活性領域の減少を抑制できる。
【００６２】
＜第３の変形例＞
図１９及び図２０に示した第３の変形例に係る半導体装置のように、ドレイン電極３１、ソース電極３２及びゲート電極３３のいずれの外部接続用電極も、基板１０の内部及び第２主面１２に配置してもよい。
【００６３】
即ち、溝１００の底面に、ドレイン電極３１、ソース電極３２及びゲート電極３３を互いに絶縁分離して配置する。例えば、溝１００の底面にドレイン電極３１、ソース電極３２及びゲート電極３３を互いに離間して同一平面レベルに配置してもよいし、層間絶縁膜を介して積層してもよい。そして、ドレイン電極３１は、第１の貫通配線５１を介して第２主面１２上に配置された第１の裏面配線４１と電気的に接続されている。ソース電極３２は、第２の貫通配線５２を介して第２主面１２上に配置された第２の裏面配線４２と電気的に接続されている。そして、ゲート電極３３は、第３の貫通配線５３を介して第２主面１２上に配置された第３の裏面配線４３と電気的に接続されている。基板１０には、絶縁性のシリコン基板などが使用される。
【００６４】
第１の貫通配線５１、第２の貫通配線５２及び第３の貫通配線５３は、溝１００の底面の互いに離間した位置において基板１０を貫通している。第１の裏面配線４１、第２の裏面配線４２及び第３の裏面配線４３は、基板１０の第２主面１２に互いに絶縁されて配置されている。即ち、第１の裏面配線４１と第２の裏面配線４２が第３の層間絶縁膜６３を介して積層され、第２の裏面配線４２と第３の裏面配線４３は第４の層間絶縁膜６４を介して積層されている。
【００６５】
図２０に示すように、第２の貫通配線５２は、第３の層間絶縁膜６３を貫通している。また、第３の貫通配線５３は、第２の裏面配線４２に形成された開口部を通過し、第３の層間絶縁膜６３及び第４の層間絶縁膜６４を貫通している。
【００６６】
上記では、第１の裏面配線４１、第２の裏面配線４２及び第３の裏面配線４３が積層された例を示したが、第１の裏面配線４１、第２の裏面配線４２及び第３の裏面配線４３がそれぞれ絶縁分離されていれば、どのように配置されていてもよい。例えば、第２主面１２の離間した異なる領域に、第１の裏面配線４１、第２の裏面配線４２及び第３の裏面配線４３を同一平面レベルに配置してもよい。
【００６７】
第３の変形例に係る半導体装置によれば、ドレイン電極３１、ソース電極３２及びゲート電極３３の外部接続用電極が、溝１００の底面に連結する貫通配線と第２主面１２に配置された裏面配線によって実現される。このため、基板１０の第１主面１１に引き出し電極やパッド電極を配置する必要が無く、半導体装置のチップ面積の縮小、配線抵抗の低減、及び活性領域の減少の抑制が可能となる。
【００６８】
なお、第１の実施形態に係る半導体装置によれば、ドレイン電極３１、ソース電極３２及びゲート電極３３に接続する貫通電極を絶縁性の基板１０に埋め込むことにより、基板１０の第１主面１１に配置する多層配線を少なくすることができる。これにより、寄生容量の減少や放熱性の向上などの効果が得られる。
【００６９】
（第２の実施形態）
図２１に示す本発明の第２の実施形態に係る半導体装置は、第１の主電極３１が電子供給領域２２とオーミック接続され、第２の主電極３２が電子供給領域２２との間にエネルギー障壁を有して形成されたダイオードである。制御電極３３を備えないことが、図１に示した半導体装置と異なる点である。その他の構成については、図１に示す第１の実施形態と同様である。
【００７０】
第１の主電極３１は溝１００の底面に延在し、基板１０の第２主面１２から溝１００の底面に達する貫通配線５０を介して、第２主面１２に配置された裏面配線４０と電気的に接続されている。
【００７１】
図２１に示した半導体装置は、第１の主電極３１をカソード電極とし、第１の主電極３１をアノード電極とするダイオードである。例えば、第１の主電極３１に、チタン（Ｔｉ）などの仕事関数の低い金属、若しくは高濃度にＮ型不純物をドープしたシリコン膜などの、半導体膜とオーミック接続する材料を用いる。一方、第２の主電極３２に仕事関数の高いニッケル（Ｎｉ）材、プラチナ（Ｐｔ）材などの金属、若しくは高濃度にＰ型ドープしたシリコン膜などの、半導体膜との間に形成されるエネルギー障壁を高くする材料を用いる。
【００７２】
以下に、図２１に示した半導体装置の基本的な動作について、第１の主電極３１をカソード電極、第２の主電極３２をアノード電極として説明する。
【００７３】
オン動作では、アノード電極３２の電位を基準としてカソード電極３１を低い電位とする順方向電圧を印加する。これにより、エネルギー障壁が低くなり、順方向電流がアノード電極３２からカソード電極３１に流れる。
【００７４】
オフ動作では、アノード電極３２の電位を基準としてカソード電極３１を高い電位にする逆方向電圧を印加する。これにより、エネルギー障壁が高くなり、順方向電流が遮断され、半導体装置がオフ状態となる。このとき、カソード電極３１とアノード電極３２の間に高い電圧が瞬間的に印加される。これによって、アノード電極３２から、カソード電極３１に向かって空乏層が広がる。この空乏層の長さはカソード電極３１とアノード電極３２との間の距離に制限されるため、高い耐圧が必要な場合はカソード電極３１とアノード電極３２との間隔を広くすればよい。
【００７５】
本発明の第２の実施形態に係る半導体装置によれば、基板１０の第１主面１１に形成された溝１００の側面に二次元電子ガス層２１０を形成することにより、電子走行層の密度を増大させて大電流化が可能である。更に、カソード電極３１の外部接続用電極を基板１０の内部及び第２主面１２に形成することにより、チップ面積の縮小や配線抵抗の低減が可能である。また、第１主面１１に配置する多層配線を少なくすることができる。これにより、寄生容量を減少させることができ、放熱性を向上させることもできる。また、溝１００の底面に貫通配線５０を配置することにより、活性領域の縮小を抑制できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。例えば、カソード電極３１の代わりにアノード電極３２に接続する貫通配線５０及び裏面配線４０を形成してもよい。或いは、カソード電極３１とアノード電極３２にそれぞれ接続する複数の貫通配線５０と裏面配線４０を形成してもよい。
【００７６】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００７７】
例えば、図１では第１の主電極３１及び第２の主電極３２が、電子供給領域２２の上面に配置されている例を示した。しかし、図２２に示すように、第１の主電極３１及び第２の主電極３２が電子供給領域２２を貫通し、半導体領域２１の上部に埋め込まれるようにしてもよい。図２２に示した半導体装置では、第１の主電極３１及び第２の主電極３２を二次元電子ガス層２１０に近接して配置することができる。
【００７８】
このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんある。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００７９】
本発明の半導体装置及び半導体装置の製造方法は、二次元電子ガス層を有する半導体装置を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【００８０】
１０…基板
１１…第１主面
１２…第２主面
２１…半導体領域
２２…電子供給領域
３１…第１の主電極
３２…第２の主電極
３３…制御電極
４０…裏面配線
５０…貫通配線
６０…素子分離絶縁領域
１００…溝
２１０…二次元電子ガス層
【図１】
2019096775.tif 000003
【図２】
2019096775.tif 000004
【図３】
2019096775.tif 000005
【図４】
2019096775.tif 000006
【図５】
2019096775.tif 000007
【図６】
2019096775.tif 000008
【図７】
2019096775.tif 000009
【図８】
2019096775.tif 000010
【図９】
2019096775.tif 000011
【図１０】
2019096775.tif 000012
【図１１】
2019096775.tif 000013
【図１２】
2019096775.tif 000014
【図１３】
2019096775.tif 000015
【図１４】
2019096775.tif 000016
【図１５】
2019096775.tif 000017
【図１６】
2019096775.tif 000018
【図１７】
2019096775.tif 000019
【図１８】
2019096775.tif 000020
【図１９】
2019096775.tif 000021
【図２０】
2019096775.tif 000022
【図２１】
2019096775.tif 000023
【図２２】
2019096775.tif 000024