(57)【要約】【課題】必要な応答速度を確保しつつ、固定パターンノイズを低減する。【解決手段】受光量に応じて電荷を発生させる受光素子と、受光素子が発生させた電荷に応じた電圧信号をバッファリングして出力するバッファ部と、バッファ部が電圧信号を出力する場合に、バッファ部に流れる電流を所定の電流量とするように制御する電流制御回路と、バッファ部が出力する電圧信号から、予め定められた帯域以上の高周波成分を除去する除去回路と、を有する。【選択図】図８
2019186953.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じて電荷を発生させる受光素子と、
前記受光素子毎に設けられ、前記受光素子が発生させた電荷に応じて電圧変換を行った電圧信号をバッファリングして後段に出力するバッファ部と、
前記バッファ部が前記電圧信号を出力する場合に、前記バッファ部に流れる電流を所定の電流量とするように制御する電流制御回路と、
前記バッファ部が出力する前記電圧信号から、前記バッファ部の信号応答性に影響を与えない範囲で予め定められた帯域以上の高周波成分を除去する除去回路と、
を有することを特徴とする光電変換素子。
【請求項２】
前記除去回路は、
ＭＯＳトランジスタを有し、
前記ＭＯＳトランジスタのオン抵抗の大きさによって、除去する高周波成分の帯域が予め定められていること
を特徴とする請求項１に記載の光電変換素子。
【請求項３】
前記除去回路は、
前記ＭＯＳトランジスタのオン抵抗の値を変更可能にするように、任意の電圧を印加可能にされたノードを有すること
を特徴とする請求項２に記載の光電変換素子。
【請求項４】
前記バッファ部が出力する前記電圧信号に対し、相関２重サンプリングを行うＣＤＳ部をさらに有し、
前記除去回路は、
前記バッファ部が出力する前記電圧信号から前記ＣＤＳ部が除去可能な周波数成分の帯域よりも高い帯域の高周波成分を除去すること
を特徴とする請求項１乃至３のいずれか１項に記載の光電変換素子。
【請求項５】
前記受光素子は、
受光する光の色毎に一方向に配列されていること
を特徴とする請求項１乃至４のいずれか１項に記載の光電変換素子。
【請求項６】
前記除去回路は、
前記受光素子に生じる固定パターンノイズが予め定められた閾値以下になるように高周波成分を除去すること
を特徴とする請求項５に記載の光電変換素子。
【請求項７】
請求項１乃至６のいずれか１項に記載の光電変換素子
を有することを特徴とする画像読取装置。
【請求項８】
請求項７に記載の画像読取装置と、
前記画像読取装置の出力に基づいて画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子、画像読取装置及び画像形成装置に関する。
【背景技術】
【０００２】
スキャナに使用される光電変換素子は、従来ＣＣＤが使われていたが、近年の高速化の要求により、ＣＭＯＳリニアイメージセンサ（ＣＭＯＳセンサ）が注目されている。ＣＭＯＳセンサは、入射光をフォトダイオード（ＰＤ）によって光電変換する点はＣＣＤと同じである。しかし、ＣＭＯＳセンサは、画素付近で電荷−電圧変換を行って後段に出力する点がＣＣＤとは異なる。また、ＣＭＯＳセンサは、ＣＭＯＳプロセスが使用されることからＡＤＣ（Analog  Digital  Converter）等の回路を内蔵することが可能であり、高速性の面でＣＣＤより有利となる。
【０００３】
ＣＭＯＳリニアイメージセンサでは、画素毎にソースフォロワと、ソースフォロワにバイアス電流を供給する電流負荷が構成され、これにより高速な信号読み出しを実現している。しかし、電流負荷を追加、つまりソースフォロワに流す電流を増やすとノイズが悪化するという問題がある。特に、高周波ノイズはＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ−Ｄｏｕｂｌｅ−Ｓａｍｐｌｉｎｇ）で除去できない為、ＦＰＮ（固定パターンノイズ）の原因となり画像上に縦スジが発生してしまう。
【０００４】
上記の問題に対して、例えば特許文献１には、光電変換部から出力された信号を増幅する増幅トランジスタが容量のみを負荷とし、書き込みスイッチ部が、容量に対する初期化が行われた後、増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行して準安定状態になる期間、増幅トランジスタから出力された信号を容量へ出力して容量への書き込みを行う増幅型固体撮像装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された増幅型固体撮像装置では、信号の応答速度が制限されることによってＦＰＮが悪化してしまうという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、必要な応答速度を確保しつつ、固定パターンノイズを低減することができる光電変換素子、画像読取装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、受光量に応じて電荷を発生させる受光素子と、前記受光素子毎に設けられ、前記受光素子が発生させた電荷に応じて電圧変換を行った電圧信号をバッファリングして後段に出力するバッファ部と、前記バッファ部が前記電圧信号を出力する場合に、前記バッファ部に流れる電流を所定の電流量とするように制御する電流制御回路と、前記バッファ部が出力する前記電圧信号から、前記バッファ部の信号応答性に影響を与えない範囲で予め定められた帯域以上の高周波成分を除去する除去回路と、を有する。
【発明の効果】
【０００８】
本発明によれば、必要な応答速度を確保しつつ、固定パターンノイズを低減することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、光電変換素子の全体構成を例示する図である。
【図２】図２は、光電変換素子が有する画素、画素回路及び記憶部の構成を示す図である。
【図３】図３は、画素回路からメモリ容量に信号が書き込まれるタイミングを示す図である。
【図４】図４は、光電変換素子におけるノイズスペクトルを示す図である。
【図５】図５は、ノイズ低減のための画素部の構成例を示す図である。
【図６】図６は、画素回路から記憶部へ読み出される信号の様子を示す図である。
【図７】図７は、図５に示した構成を備えた光電変換素子におけるノイズスペクトルを示す図である。
【図８】図８は、実施形態にかかる光電変換素子の画素部の構成例を示す図である。
【図９】図９は、画素回路から帯域制限部を介して記憶部に読み出される信号を示す図である。
【図１０】図１０は、図８に示した画素部を備える光電変換素子のノイズスペクトルを示す図である。
【図１１】図１１は、図２に示した構成に対して回路追加を抑えた画素部の構成を示す図である。
【図１２】図１２は、図１１に示した画素回路から記憶部に読み出される信号を示す図である。
【図１３】図１３は、ＣＤＳ部を備えた光電変換素子における画素部の構成を示す図である。
【図１４】図１４は、高周波ノイズがＣＤＳでは補正できない理由を示す図である。
【図１５】図１５は、帯域制限部に対応する機能を有する画素部の構成例を示す図である。
【図１６】図１６は、図１５に示した画素部を備えた光電変換素子の動作を示す図である。
【図１７】図１７は、記憶部を具備する画素部を有する光電変換素子のノイズスペクトルを示す図である。
【図１８】図１８は、実施形態にかかる光電変換素子の構成を例示する図である。
【図１９】図１９は、帯域制限の調整方法を示すフローチャートである。
【図２０】図２０は、調整前の状態を示す図である。
【図２１】図２１は、調整後の状態を示す図である。
【図２２】図２２は、例えば光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。
【発明を実施するための形態】
【００１０】
まず、本発明をするに至った背景について説明する。図１は、ＣＭＯＳリニアイメージセンサ（光電変換素子）１０の全体構成を例示する図である。ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれ約７０００個のＰＤ（フォトダイオード：受光素子）を有し、ＲＧＢの色毎に構成されている。ＰＤは、受光する光の色毎に一方向に配列され、受光量に応じて電荷を発生させる。また、ＰＩＸ＿ＢＬＫ（Ｒ）２１、ＰＩＸ＿ＢＬＫ（Ｇ）２３、及びＰＩＸ＿ＢＬＫ（Ｂ）２５は、それぞれ約７０００個の画素回路（ＰＩＸ＿ＢＬＫ）を有し、ＲＧＢの色毎に構成されている。つまり、各ＰＤには画素回路（ＰＩＸ＿ＢＬＫ）がそれぞれ設けられている。
【００１１】
各画素回路（ＰＩＸ＿ＢＬＫ）は、ＰＤが蓄積した電荷をそれぞれ電圧信号に変換し、読出線を通してアナログメモリに信号を出力する。ＰＩＸ＿ＢＬＫには、ＰＤの電荷をフローティングディフュージョン（ＦＤ）に転送する転送トランジスタ、ＦＤをリセットするリセットトランジスタ、及びＦＤ電圧をバッファリングして読出線に出力するソースフォロワトランジスタが構成されている。リニアセンサは、エリアセンサとは異なり、ＲＧＢ各画素から独立に信号が読み出されるため、読出し線が画素毎に独立に存在する。
【００１２】
ＡＭＥＭ２６は、例えばＲＧＢの色毎にそれぞれ約７０００個のアナログメモリ（後述するＣｓなど）を有し、画素毎に信号を保持して、カラム単位で画像信号を順次に出力する。このＡＭＥＭ２６が信号を保持することにより、ＰＩＸ及びＰＩＸ＿ＢＬＫの動作タイミング、つまり露光タイミングがＲＧＢで同時となるグローバルシャッタ方式が実現される。
【００１３】
ＡＤＣ２７は、カラム数と同じ数のＡＤ変換器を有し、カラム単位で画像信号を順次にＡＤ変換する。ＡＤＣ２７は、カラム数と同じ数のＡＤ変換器を有して並列処理を行うことにより、ＡＤ変換器の動作速度を抑えつつ、光電変換素子としての高速化を実現している。
【００１４】
ＡＤＣ２７がＡＤ変換した信号は、パラレル−シリアル変換部（Ｐ／Ｓ）２８によって画素毎に保持され、保持された信号がＬＶＤＳ２９に順次出力される。光電変換素子１０は、Ｐ／Ｓ２８よりも上流側では、主走査方向の各画素に対して並列処理したパラレルデータを処理するが、Ｐ／Ｓ２８から下流側ではＲＧＢ色毎のシリアルデータを処理する。Ｐ／Ｓ２８が出力した信号は、ＬＶＤＳ２９が低電圧差動シリアル信号に変換し、後段に対して出力する。タイミング制御部（ＴＧ）３０は、光電変換素子１０を構成する各部を制御する。
【００１５】
図２は、光電変換素子１０が有する画素２００、画素回路（ＰＩＸ＿ＢＬＫ）２１０、及び記憶部２６１の構成を示す図である。画素２００、画素回路２１０及び記憶部２６１は、光電変換素子１０内で画素部を構成する。光電変換素子１０は、各色それぞれに例えば約７０００個の画素部を有する。具体的には、光電変換素子１０は、例えばＰＩＸ（Ｒ）２０が約７０００個の画素２００を具備し、ＰＩＸ＿ＢＬＫ（Ｒ）２１が約７０００個の画素回路２１０を具備し、ＡＭＥＭ２６が約７０００個の記憶部２６１を有する。他の色（ＧＢ）についても同様である。
【００１６】
画素２００は、入射光を光電変換するＰＤ（フォトダイオード：受光素子）を有する。ＰＤは、蓄積した電荷を画素回路２１０に対して出力する。画素回路２１０は、電荷−電圧変換を行うフローティングディフュージョン（ＦＤ）、ＦＤをリセットするリセットトランジスタ、ＰＤの電荷をＦＤに転送する転送トランジスタ、後段に信号をバッファリングして出力するソースフォロワ（ＳＦ）を有する。ＳＦからの信号は読出配線を介して後段に読み出される。つまり、ＳＦは、ＰＤが発生させた電荷に応じた電圧信号をバッファリングして出力するバッファ部となっている。また、画素回路２１０の後段には記憶部２６１が接続されている。
【００１７】
記憶部２６１は、画素２００を選択する選択スイッチ（ＳＬ）、ＳＦにバイアス電流を供給する電流源（Ｉｓ）、当該記憶部２６１を選択する選択スイッチ（Ｓ）、メモリ容量（アナログメモリ：Ｃｓ）を有する。記憶部２６１は、上述したＡＤ変換器に対して信号を出力する。電流源（Ｉｓ）は、バッファ部が電圧信号を出力する場合に、バッファ部に流れる電流を所定の電流量とするように制御する電流制御回路である。
【００１８】
なお、光電変換素子１０は、メモリ容量（Ｃｓ）への書き込み動作がＲＧＢ全画素に対して一斉に動作するグローバルシャッタであるが、メモリ容量（Ｃｓ）からの読み出し動作以降についてはＲＧＢ３画素が順次後段に読み出されるシリアル処理となっている。
【００１９】
図３は、画素回路２１０からメモリ容量（Ｃｓ）に信号が書き込まれるタイミングを示す図である。光電変換素子１０は、ＰＤに蓄積された信号を読み出す場合、ＳＦ出力、つまり読出配線での信号（Ｖｓｆ）が出力され、画素選択スイッチ（ＳＬ）とメモリ容量選択スイッチ（Ｓ）がＯＮする。光信号を読み出す場合、信号は初期状態（リセットレベル）から光信号に応じた信号レベルに低下する信号となる。
【００２０】
このとき、画素回路２１０は、記憶部２６１が電流源（Ｉｓ）を有しているためにＶｓｆの信号変化を高速に応答させることができ、メモリ容量（Ｃｓ）への信号の書き込みも高速に行うことができる。これは、電流源（Ｉｓ）があることによりメモリ容量（Ｃｓ）の充放電（ここでは放電）に必要な電流を十分に確保できているためである。
【００２１】
しかし、電流源を備えるとノイズを増加させてしまうという問題がある。これは電流源によって高速に信号が応答する反面、高周波ノイズの追従も許容してしまうためである。例えば、図３に示したＶｓｆのように、高周波ノイズが発生している場合、メモリ容量（Ｃｓ）への書込期間終了タイミング（ホールドタイミング）でのＶｓｆは変動し、メモリ容量（Ｃｓ）に書き込まれる信号レベル（Ｖｓ）が本来のレベル（図３：点線）に対して誤差（△）を生じて書き込まれる。
【００２２】
このとき、一般に誤差△（ノイズの発生）は画素毎に異なるため、ＦＰＮ（Ｆｉｘｅｄ−Ｐａｔｔｅｒｎ−Ｎｏｉｓｅ）となり画像上に縦スジが生じてしまう。なお、図３においては説明のために高周波ノイズを単一の周波数としたが、実際は様々な周波数成分を含むホワイトノイズである。また、図３には示していないが、Ｖｓｆは制御信号ＲＳがＯＮしている間はリセットレベルとなり、ＲＳがＯＦＦしＴがＯＮすると信号レベルとなる。
【００２３】
以上のように、電流源Ｉｓは、高速に信号を読出すことを可能にする半面、ノイズ増加によるＦＰＮの問題を生じさせ、画質劣化を引き起こす。また、上記の高周波ノイズの影響はＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ−Ｄｏｕｂｌｅ−Ｓａｍｐｌｉｎｇ）で除去することができないため、ノイズそのものを抑える必要がある。
【００２４】
図４は、光電変換素子１０におけるノイズスペクトルを示す図である。図４（ａ）に示すように、光電変換素子１０は、ノイズが全周波数帯で存在し、高周波側になるにつれてノイズ強度が低下するような特性をもつ（１／ｆノイズ）。
【００２５】
しかし、図４（ｂ）に示すように、光電変換素子１０は、累積ノイズ（単位周波数とノイズ量の積：エネルギースペクトル）としては高周波側の方が圧倒的に帯域（周波数幅）が広いため、ノイズの寄与率としては高周波側ほど高くなる。したがって、ＦＰＮやエイリアシングノイズを低減するためには高周波ノイズを抑制することが重要となる。
【００２６】
図５は、ノイズ低減のための画素部の構成例を示す図である。図５に示した画素部は、図２に示した画素部に対して電流源Ｉｓが存在しない記憶部２６２を備えている点が異なっている。
【００２７】
図６は、画素回路２１０から記憶部２６２へ読み出される信号の様子を示す図である。ＰＤに蓄積された信号が読み出される場合、ＳＦ出力（Ｖｓｆ）が初期状態（リセットレベル）から光信号に応じた信号レベルに低下する点は図３と同じである。しかし、記憶部２６２には電流源（Ｉｓ）が設けられていないため、ＳＦはほとんど電流が流れずに動作することになる（サブスレッショルド領域動作）。そのため、Ｖｓｆの信号の応答が制限され、それに応じてメモリ容量（Ｃｓ）への信号の書き込み速度も制限される。これはメモリ容量（Ｃｓ）の充放電（ここでは放電）に必要な電流が少ないために、応答に時間が掛かるからである。
【００２８】
なお、図３に示したＶｓにおける初期電圧は低いレベルに設定されているが、図２に示した構成ではメモリ容量（Ｃｓ）の放電パスが存在しないために、Ｖｓ電位は電圧低下方向にしか変化することができないからである。
【００２９】
上述したサブスレッショルド領域動作の場合、Ｖｓｆの応答速度、つまり信号帯域は制限されている状態である。したがって、図３に示した高周波ノイズは抑制され、ノイズによるＶｓの誤差は発生しない。しかし、同時に信号の応答速度が制限されるため、Ｖｓｆが所望のレベルに到達するのに時間が掛かる。これは光電変換素子１０の動作速度が遅い場合には特に問題とならないが、高速動作をする場合は所望の信号レベルに到達する前にＶｓを確定（ホールド）させることになってしまう。したがって、図３に示した場合と同様に、本来書き込まれる信号レベル（点線）に対して誤差（△）を持つことになり、高周波ノイズ起因のＦＰＮを抑える代わりに応答が制限されることによるＦＰＮが発生してしまう。
【００３０】
以上のように、光電変換素子１０は、電流源Ｉｓをなくしたサブスレッショルド領域動作とする場合、ノイズ自体は抑制できるものの、信号の応答が制限されることによるＦＰＮが新たに発生してしまう。
【００３１】
図７は、図５に示した構成を備えた光電変換素子１０におけるノイズスペクトルを示す図である。ノイズは全周波数帯で存在し、高周波側になるにつれてノイズ強度は低下するような特性をもつ点は図４（ａ）に示した例と変わらない。しかし、図５に示した構成では信号の応答性（帯域）が大きく制限されるため、全体的にノイズが低減される。
【００３２】
なお、図７における周波数ｆａまでの帯域は、Ｖｓｆの信号応答に必要な帯域を示している。これは低周波側の信号帯域と等価であり、この帯域が制限されていることは信号の応答性が制限されていることを意味する。
【００３３】
図８は、実施形態にかかる光電変換素子の画素部の構成例を示す図である。ＦＰＮを低減するためには、必要な信号の応答性を確保しつつ、ノイズ帯域を制限することが必要となる。実施形態にかかる光電変換素子の画素部は、記憶部２６１が電流源（Ｉｓ）を有し、画素回路２１０のソースフォロワとは独立してノイズ帯域を制限する帯域制限部４００を有する。具体的には、図８に示すように、実施形態にかかる光電変換素子の画素部は、画素回路２１０のＳＦの後段に帯域制限部（ＬＩＭ）４００が設けられている。
【００３４】
帯域制限部４００は、例えばスイッチ（ＶＲ）によって構成され、画素回路２１０と記憶部２６１との間に直列に配置されている。帯域制限部４００は、スイッチ（ＶＲ）のＯＮ抵抗とメモリ容量（Ｃｓ）でフィルタを構成することにより、ＳＦ出力信号の帯域を容易に制限することができる。つまり、帯域制限部４００は、バッファ部が出力する電圧信号から、予め定められた帯域以上の高周波成分を除去する除去回路である。スイッチ（ＶＲ）による電圧は直流電圧であり、画素回路２１０から信号を読み出す場合にはスイッチ（ＶＲ）は常にＯＮ状態とされる。
【００３５】
ここで、帯域制限部４００とメモリ容量（Ｃｓ）による帯域は必要な信号の応答性を確保しつつ（信号の追従性に影響を与えない範囲で）ノイズ帯域を制限するように設定される。また、スイッチ（ＶＲ）のＯＮ抵抗は、スイッチサイズや制御信号電圧を設定することによって容易に任意の値が設定される。
【００３６】
図９は、画素回路２１０から帯域制限部４００を介して記憶部２６１に読み出される信号を示す図である。図９に示した例では、ＰＤに蓄積された信号を読み出す場合、ＳＦ出力（Ｖｓｆ）が初期状態（リセットレベル）から信号レベル分低下し、Ｖｓｆに高周波ノイズが重畳している点は図３に示した例と同じである。
【００３７】
しかし、Ｖｓｆで重畳していた高周波ノイズは帯域制限部４００が帯域を制限するので、Ｖｌｉｍでは高周波ノイズが抑制される。ここで図８に示した構成では、帯域制限部４００がソースフォロワとは独立に構成されているため、ソースフォロワ自体は高速動作を維持したままＳＦ出力信号の帯域を制限できるようになるため、信号の応答性（メモリ容量（Ｃｓ）への書込期間）に影響を与えないよう帯域を制限する最適化が可能となっている。したがって、図８に示した構成では、図６のように応答不足に陥るようなこともなくなり、ノイズが抑制された信号Ｖｌｉｍがメモリ容量（Ｃｓ）に保持される。
【００３８】
以上のように、電流源Ｉｓを備えた記憶部２６１と、画素回路２１０との間に帯域制限部４００が設けられることにより、メモリ容量（Ｃｓ）への書込期間に影響を与えないよう帯域を制限することが可能となるため、高周波ノイズや信号の応答不足によるＦＰＮを抑制することができる。
【００３９】
図１０は、図８に示した画素部を備える光電変換素子のノイズスペクトルを示す図である。図１０において、ノイズは全周波数帯で存在し、高周波側になるにつれてノイズ強度は低下するような特性をもつ点は図４（ａ）と同じである。しかし、図１０に示すように、図８に示した画素部の構成では、図４（ａ）に示した特性（点線）に対して、高周波側のノイズが低減される。
【００４０】
ここで、信号の応答性を確保するために低周波側のノイズは低減されていない。しかし、図４を用いて説明したように、光電変換素子における回路ノイズとしては高周波側のノイズが圧倒的に大きいため影響は小さい。なお、図７を用いて説明したように、周波数ｆａまでの帯域はＶｓｆの信号応答に必要な帯域を示しており、図８に示した画素部は帯域を最適化することによってＶｓｆの応答性を確保している。
【００４１】
図１１は、図２に示した構成に対して回路追加を抑えた画素部の構成を示す図である。図８に示した構成では帯域制限部４００がソースフォロワ（ＳＦ）とは独立に設けられていたが、図１１に示すように、記憶部２６３が具備するスイッチを用いることによって帯域制限することも可能である。即ち、記憶部２６３は、画素選択スイッチ（ＳＬ）が帯域制限機能を兼ねる構成となっている。画素部が記憶部２６３を備えている場合、帯域を制限する効果は図８に示された構成と変わらない。
【００４２】
図１２は、図１１に示した画素回路２１０から記憶部２６３に読み出される信号を示す図である。図１２に示すように、メモリ容量（Ｃｓ）に信号を書き込む場合、画素スイッチＳＬとメモリ選択スイッチＳの制御信号をＨｉｇｈレベルとすることでＯＮにするが、記憶部２６３は画素スイッチＳＬの制御信号のＨｉｇｈレベルが低く設定されることによって帯域を制限する。
【００４３】
記憶部２６３は、ゲート電圧を変えることによってＭＯＳトランジスタのＯＮ抵抗が変わることを利用している。記憶部２６３は、画素スイッチＳＬに対するＨｉｇｈレベルが記憶部２６１よりも低く設定されることによってＯＮ抵抗を増加させて帯域制限を行う。画素スイッチＳＬのゲートに入力される信号は、画素スイッチＳＬのＯＮ／ＯＦＦ状態を切り替える制御信号であるが、このＯＮ／ＯＦＦ切替は図３と同様に行われる。なお、記憶部２６３の画素スイッチＳＬ（ＭＯＳスイッチ）はＮＭＯＳであるためＨｉｇｈレベルの値が変えられているが、ＰＭＯＳで構成される場合はＬｏｗレベルの値が変えられればよい。また、画素スイッチＳＬのゲートは、光電変換素子１０の内部で任意の電圧を印加可能にされたノードとなっているが、端子を介して外部から任意の電圧を印加可能にされたノードであってもよい。
【００４４】
記憶部２６３の画素スイッチＳＬに入力される制御信号ＳＬのＨｉｇｈレベルは変更可能にされている。これによってＶｓｆに重畳される高周波ノイズが各ＰＤでばらつく場合でも適切に帯域制限を設定することが可能となっている。以上のように、記憶部２６３が備える画素スイッチＳＬ（ＭＯＳスイッチ）によって帯域制限をする場合、制御信号ＳＬの振幅を変更することによって制限帯域を変更することにより、ＰＤの個体差によって生じるＦＰＮを低減することができる。
【００４５】
なお、記憶部２６３は、画素選択スイッチ（ＳＬ）が上述した帯域制限部４００の機能を備えているが、メモリ容量選択スイッチ（Ｓ）が帯域制限部４００の機能を備えるように構成されてもよい。また、記憶部２６３は、帯域を変更可能にするためにＭＯＳスイッチのＯＮ抵抗を変更可能にされているが、メモリ容量値が変更可能となるように構成されてもよい。
【００４６】
次に、相関２重サンプリングを行うＣＤＳ部を備えた光電変換素子における画素部の構成について説明する。図１３は、ＣＤＳ部を備えた光電変換素子における画素部の構成を示す図である。光電変換素子には信号レベルを記憶部２６４のメモリ容量（Ｃｓ）に保持するだけでなく、リセットレベルをメモリ容量（Ｃｒ）に保持することによってＣＤＳを実現しているものがある。ＣＤＳは画素の信号レベルからリセットレベルを減算することによって正味の信号レベルのみを抽出してＦＰＮを補正する技術であるが、ＣＤＳでは高周波ノイズの影響を除去することができない。
【００４７】
図１４は、高周波ノイズがＣＤＳでは補正できない理由を示す図である。図１３に示した画素部を用いてＣＤＳを行う場合、画素選択スイッチＳＬがＯＮしている状態で、メモリ容量選択スイッチＲがＯＮ状態となり、最初にリセットレベルがメモリ容量に書き込まれる。次いで、メモリ容量選択スイッチ（Ｓ）がＯＮ状態となり、信号レベルが書き込まれる。
【００４８】
図１４（ａ）は、高周波ノイズが重畳している場合のＣＤＳ動作を示している。リセットレベルの書込期間の終了時に信号がホールドされＶｒが決定するが、書き込み終了時のＶｓｆのレベルはノイズがない理想レベル（点線）と同じであるため、Ｖｒは理想レベルが書き込まれる。次いで、信号レベルの書き込み期間終了時にＶｓが決定するが、Ｖｓの書き込み終了時のＶｓｆのレベルはノイズの影響を受けて理想レベルからずれたレベルになっているため、Ｖｓでは理想レベルから△ずれたレベルが書き込まれる。この結果、ＣＤＳで減算されるＶｓ−Ｖｒは理想レベルから△の誤差が残り、ＣＤＳでは高周波ノイズの影響を補正することができない。
【００４９】
一方、図１４（ｂ）は、低周波ノイズが重畳している場合のＣＤＳ動作を示している。Ｖｒ、Ｖｓが決まる過程は同じだが、Ｖｒではノイズによる誤差（△ｒ）をもって書き込まれ、Ｖｓでは△ｒとほぼ同じ誤差（△ｓ）で書き込まれる点が異なっている。これは、低周波ノイズの場合、レベルが変化する時間が長いため、ＣＤＳのサンプリング周期（リセットレベルの書き込みと信号レベルの書き込みの間隔）がノイズ周期に対して短い場合、リセットレベルと信号レベルでの信号変化にほとんど差異がないからである。
【００５０】
したがって、ＣＤＳで減算されるＶｓ−Ｖｒは理想レベルからのずれが小さく、ＣＤＳでは低周波ノイズの影響を補正することができる。なお、低周波ノイズに対するＣＤＳの効果はノイズ周期とＣＤＳサンプリング周期で決まり、通常、ＣＤＳ周期の２倍程度以上の周期を持つノイズであれば影響を除去することが可能である。
【００５１】
以上のように、ＣＤＳでは低周波ノイズの影響は除去することができるが、高周波ノイズを除去することができない。なお、図１４においては簡略化のため暗時出力状態（リセットレベル≒信号レベル）の例としている。
【００５２】
図１５は、帯域制限部４００に対応する機能、メモリ容量（Ｃｓ）及びメモリ容量（Ｃｒ）を備えた記憶部２６５を有する画素部の構成例を示す図である。ＣＤＳは高周波ノイズを除去することができないと上述したが、逆に言えば、低周波ノイズの影響は除去できるということである。また、図１０に示したように、図８に示した構成では応答性を確保するため、低周波ノイズを制限することができない。
【００５３】
記憶部２６５は、画素選択スイッチ（ＳＬ）がＣＤＳでは補正できない帯域を制限する帯域制限部として設定されることにより、制限する帯域、つまり応答性への影響を最小限とすることができる。以上のように、記憶部２６５を備えた画素部を有する光電変換素子は、高周波ノイズを記憶部２６５が抑制し、低周波ノイズをＣＤＳによって補正することを可能にするため、ＦＰＮを全周波数帯で抑制することを可能にする。
【００５４】
図１６は、図１５に示した画素部を備えた光電変換素子の動作を示す図である。図１６（ａ）は、図１５に示した画素部において高周波ノイズが重畳している場合のＣＤＳ動作を示している。リセットレベル／信号レベルの書き込みは図１４と同じである。しかし、図１６（ａ）においては、記憶部２６５によってＶｌｉｍではＶｓｆに重畳していた高周波ノイズが抑制されている。これによってＶｒ／Ｖｓともに誤差のないレベルが書き込まれる。したがって、ＣＤＳで減算されるＶｓ−Ｖｒにも誤差が生じない。
【００５５】
一方、図１６（ｂ）は、低周波ノイズが重畳している場合のＣＤＳ動作を示している。
記憶部２６５は、低周波ノイズを制限できないため、Ｖｓｆで重畳しているノイズはＶｌｉｍでも同様に重畳される。以降の動作は図１４（ｂ）と同じであり、低周波ノイズであるためにＣＤＳで減算されるＶｓ−Ｖｒでのずれは小さく影響を補正することができる。
【００５６】
以上のように、記憶部２６５を具備する画素部を有する光電変換素子は、高周波ノイズを記憶部２６５によって抑制し、低周波ノイズはＣＤＳで補正することを可能にするため、ＦＰＮを全周波数帯で抑制することが可能となる。
【００５７】
図１７は、記憶部２６５を具備する画素部を有する光電変換素子のノイズスペクトルを示す図である。ノイズは全周波数帯で存在し、高周波側になるにつれてノイズ強度は低下するような特性をもつ点は図１０と変わらない。しかし、図１７においては図４（ａ）に示した例（点線）に対して、高周波側のノイズが低減される。ここで、信号の応答性を確保するため低周波側のノイズは低減されておらず、ＣＤＳで補正可能なノイズ帯域を制限していない点が図１０と異なる。この場合、応答に必要な帯域よりもＣＤＳで補正可能な帯域の方が高周波側にあるため、ＣＤＳ帯域を制限しないことで応答性への影響を最小限とすることができる。
【００５８】
なお、図７において述べたように周波数ｆａまでの帯域はＶｓｆの信号応答に必要な帯域を示しており、ｆｂまでの帯域はＣＤＳで補正可能なノイズ帯域を示している。また、図１７に示した例ではＣＤＳで補正可能な帯域の外側、つまり補正できない帯域から制限する様子を示しているが、ＣＤＳで補正可能な帯域から記憶部２６５が帯域を制限してもよい。
【００５９】
図１８は、実施形態にかかる光電変換素子１０ａの構成を例示する図である。なお、図１８に示した光電変換素子１０ａの構成部分のうち、光電変換素子１０（図１）に示した構成部分と実質的に同じものには、同一の符号が付してある。ＡＭＥＭ２６ａは、帯域制限部列４０を有する。帯域制限部列４０は、例えば帯域制限部４００を色毎にそれぞれ約７０００個備え、高周波ノイズを抑制する。また、ＡＭＥＭ２６ａは、メモリ容量（Ｃｓ）及びメモリ容量（Ｃｒ）を有する。なお、ＡＭＥＭ２６ａは、帯域制限部列４０に替えて、色毎にそれぞれ約７０００個の記憶部２６５を有するように構成されてもよい。
【００６０】
そして、ＡＭＥＭ２６ａによってノイズが抑制された信号は、同じくＡＭＥＭ２６ａ内にある各メモリ容量に読み出され画素毎に信号が保持され、保持された信号はＲＧＢで順次ＡＤＣに読み出される。このＡＭＥＭ２６ａで信号を保持することによって、画素２００及び画素回路２１０の動作タイミング、つまり露光タイミングがＲＧＢで同時であるグローバルシャッタ方式が実現される。
【００６１】
ＡＤＣ２７は、カラム数と同じ数のＡＤ変換器を有し、カラム単位で画像信号を順次にＡＤ変換する。ＤＣＤＳ（デジタルＣＤＳ）３１は、ＡＤＣ２７から出力されるリセットレベル／信号レベルを用いてＣＤＳを行う。タイミング制御部（ＴＧ）３０ａは、光電変換素子１０ａを構成する各部を制御する。帯域制限部４００は、画素回路２１０に含まれるように構成されてもよい。
【００６２】
光電変換素子１０ａは、ＦＰＮに起因した縦スジを抑制することが可能となる。なお、エリアセンサの場合は２次元に配置された画素毎にＦＰＮが発生するためＳ／Ｎ劣化は生じるが、縦スジほど致命的な画質低下にはならない。
【００６３】
次に、帯域制限の調整方法について説明する。図１９は、帯域制限の調整方法を示すフローチャートである。図１１に示した画素部においては、帯域制限部４００での制限帯域を変更可能にすることでＰＤのノイズの個体差に対応することができるが、ＦＰＮのレベルを検出しながら帯域を調整すると個体毎に最適な帯域とすることが可能となる。
【００６４】
図１９に示すように、調整が開始されると、ユーザは、まずＦＰＮデータを取得する（Ｓ１００）。ＦＰＮデータは暗時状態での画像データを取得することによって容易に取得できる。ユーザは、“ＦＰＮデータ取得”で取得されたレベルが閾値以下かどうかを判定する（Ｓ１０２）。ユーザは、閾値以下なら調整を完了する（Ｓ１０２：Ｙｅｓ）が、閾値を超えている場合（Ｓ１０２：Ｎｏ）は“制限帯域調整”にて制限帯域を変更する（Ｓ１０４）。
【００６５】
Ｓ１０４の処理では、図１１に示したように、ＶＲ電圧を変更することで帯域を変更していき、この場合はＦＰＮレベルを小さくするために帯域をより制限していく方向に可変する。そしてユーザは、再度ＦＰＮデータを取得し（Ｓ１００）、閾値以下かどうかを判定する（Ｓ１０２）。以上のように、制限帯域を調整することで個体毎に最適な帯域を設定することができる。尚、上記は基本的な調整方法を示しており、閾値判定と帯域調整のループ処理回数に上限を設けたり、ループ処理回数を減らすためにＦＰＮレベルの値に応じて制限帯域を演算で算出するなどしてもよい。
【００６６】
次に、帯域制限調整時の光電変換素子の動作について説明する。図２０は、調整前の状態を示しており、上図は暗時状態での主走査出力データであり、下図はノイズスペクトルである。ここでは、主走査方向の出力データにおいて出力レベル分布の最大値と最小値の差をＦＰＮレベルと定義している。
【００６７】
ノイズスペクトルにおいて周波数ｆｂはＣＤＳで補正可能なノイズ周波数上限であり、ｆｃは帯域制限部で制限される帯域のカットオフ周波数を示している。図２０に示す帯域調整前は、ノイズスペクトルで見るとｆｃがｆｂよりも高い値となっているため、ＣＤＳで補正できない帯域を完全に制限できていない。したがって、主走査レベル分布で示すように、ＦＰＮレベルがある程度生じている。
【００６８】
図２１は、調整後の状態を示している。帯域調整では制限する帯域を変更していき、調整後は図２１のようにｆｃがｆｂを下回るようになる。すると、図２０で制限できていなかったＣＤＳで補正できないノイズ帯域を制限するようになり、主走査レベル分布に示すようにＦＰＮレベルが低減することになる。
【００６９】
次に、実施形態にかかる光電変換素子１０ａを有する画像読取装置を備えた画像形成装置について説明する。図２２は、例えば光電変換素子１０ａを有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction  Peripheral）などである。
【００７０】
画像読取装置６０は、例えば光電変換素子１０ａ、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、タイミング制御部（ＴＧ）３０ａが出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子１０ａは、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数のＰＤが電荷を発生させて蓄積を開始する。そして、光電変換素子１０ａは、ＡＤ変換及びパラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。
【００７１】
画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。
【００７２】
処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、光電変換素子１０ａなどの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又はタイミング制御部３０）は、各ＰＤが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。
【００７３】
光電変換素子１０ａは、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。
【符号の説明】
【００７４】
１０，１０ａ  光電変換素子
２０  ＰＩＸ（Ｒ）
２１  ＰＩＸ＿ＢＬＫ（Ｒ）
２２  ＰＩＸ（Ｇ）
２３  ＰＩＸ＿ＢＬＫ（Ｇ）
２４  ＰＩＸ（Ｂ）
２５  ＰＩＸ＿ＢＬＫ（Ｂ）
２６  ＡＭＥＭ
２７  ＡＤＣ
２８  Ｐ／Ｓ
２９  ＬＶＤＳ
３０，３０ａ  ＴＧ
３１  ＤＣＤＳ
４０  帯域制限部列
５０  画像形成装置
６０  画像読取装置
７０  画像形成部
２００  画素
２１０  画素回路
２６１〜２６５  記憶部
４００  帯域制限部
【先行技術文献】
【特許文献】
【００７５】
【特許文献１】特開２０１０−１７８１１７号公報
【図１】
2019186953.tif 000003
【図２】
2019186953.tif 000004
【図３】
2019186953.tif 000005
【図４】
2019186953.tif 000006
【図５】
2019186953.tif 000007
【図６】
2019186953.tif 000008
【図７】
2019186953.tif 000009
【図８】
2019186953.tif 000010
【図９】
2019186953.tif 000011
【図１０】
2019186953.tif 000012
【図１１】
2019186953.tif 000013
【図１２】
2019186953.tif 000014
【図１３】
2019186953.tif 000015
【図１４】
2019186953.tif 000016
【図１５】
2019186953.tif 000017
【図１６】
2019186953.tif 000018
【図１７】
2019186953.tif 000019
【図１８】
2019186953.tif 000020
【図１９】
2019186953.tif 000021
【図２０】
2019186953.tif 000022
【図２１】
2019186953.tif 000023
【図２２】
2019186953.tif 000024