(57)【要約】【課題】本開示の態様は、位相同期ループにおけるランプ信号の整定時間を短縮することに関する。【解決手段】オフセット信号を印加して、位相同期ループのループフィルタの積分器に提供される入力信号を調整して、整定時間を短縮させることができる。ランプ信号の整定時間を短縮する開示された方法は、ランプ信号のプロファイルとは無関係にランプ信号の整定時間を改善することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
高速整定ランプ生成を伴う位相同期ループであって、前記位相同期ループは、
出力を備える位相検出器と、
積分器と前記位相検出器の前記出力に連結された入力とを備えるループフィルタであって、前記ループフィルタは、ランプ信号を提供するように構成されている、ループフィルタと、を備え、
前記位相同期ループは、前記積分器に提供される入力信号を調整するためにオフセット信号を印加して前記ランプ信号の整定時間を短縮させるように構成されている、位相同期ループ。
【請求項２】
前記位相同期ループは、前記位相検出器の前記出力と前記積分器の入力との間で前記オフセット信号を印加するように構成されている、請求項１に記載の位相同期ループ。
【請求項３】
前記ループフィルタの出力に連結された入力を備える発振器と、
（ｉ）前記ランプ信号の勾配の変化、および、（ｉｉ）前記発振器の利得の指示、に基づいてオフセットを計算するように構成されている位相誤差回路と、をさらに備える、請求項１に記載の位相同期ループ。
【請求項４】
前記発振器の利得の前記指示を前記位相誤差回路に提供するように構成された発振器利得推定回路をさらに備える、請求項３に記載の位相同期ループ。
【請求項５】
前記発振器利得推定回路は、前記位相検出器の前記出力における出力信号に基づいて、前記発振器の利得の前記指示を生成するように構成された補正ループを備える、請求項４に記載の位相同期ループ。
【請求項６】
前記発振器利得推定回路は、前記位相同期ループに印加される信号を変化させることに応答して変化する前記位相同期ループのパラメータの測定値に基づいて、前記発振器の利得の前記指示を計算するように構成されている、請求項４に記載の位相同期ループ。
【請求項７】
前記オフセット信号を受信するように構成された入力と、前記積分器に電気的に接続された出力と、を備える、調整回路をさらに備える、請求項１に記載の位相同期ループ。
【請求項８】
前記位相同期ループは、タイプＩＩの位相同期ループである、請求項１に記載の位相同期ループ。
【請求項９】
デジタル制御発振器であって、前記ランプ信号は、前記デジタル制御発振器のための発振器チューニングワードを表す、デジタル制御発振器と、
前記デジタル制御発振器の出力と前記位相検出器の入力との間のフィードバック経路に連結された時間−デジタル変換器と、をさらに備える、請求項１に記載の位相同期ループ。
【請求項１０】
前記ランプ信号は、１マイクロ秒未満の整定時間を有する、請求項１に記載の位相同期ループ。
【請求項１１】
前記オフセット信号は、前記ループフィルタが前記ランプ信号を生成している間、デジタルループフィルタに提供される前記位相検出器の出力信号をほぼゼロに留まらせる値を有する、請求項１に記載の位相同期ループ。
【請求項１２】
位相同期ループにおいて高速整定時間でランプ信号を生成する方法であって、前記方法は、
前記位相同期ループのループフィルタの積分器に提供される入力信号を調整するためにオフセット信号を印加することと、
位相同期ループの前記ループフィルタの出力にランプ信号を生成することと、を含み、前記オフセット信号を前記印加することは、前記ランプ信号の整定時間を短縮させる、方法。
【請求項１３】
前記位相同期ループの発振器の利得の指示を計算することと、
前記位相同期ループの前記発振器の利得の前記指示に基づいて前記オフセット信号を生成することと、をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記位相同期ループのデジタル制御発振器を用いて発振信号を生成することをさらに含み、前記ランプ信号は、前記デジタル制御発振器のための発振器チューニングワードを表す、請求項１２に記載の方法。
【請求項１５】
時間−デジタル変換器を備えるフィードバック経路を経由して前記デジタル制御発振器から位相検出器へのフィードバックを提供することをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記ランプ信号は、少なくとも２つの異なる勾配を有する、請求項１４に記載の方法。
【請求項１７】
高速整定ランプ生成を伴う位相同期ループであって、前記位相同期ループは、
出力を備える位相検出器と、
前記位相検出器の前記出力に連結された入力を備えるループフィルタであって、前記ループフィルタは、ランプ信号が２マイクロ秒未満の整定時間を有するように前記ランプ信号を生成するように構成され、前記ランプ信号は少なくとも２つの異なる勾配を有する、ループフィルタと、
前記ループフィルタに連結された発振器であって、前記発振器は、前記ランプ信号に基づいて発振信号を生成するように構成されている、発信器と、を備える、位相同期ループ。
【請求項１８】
前記ループフィルタは、積分器を備え、前記位相同期ループは、オフセット信号を印加して、前記積分器に提供される入力信号を調整して、前記ランプ信号の整定時間を短縮させるように構成されている、請求項１７に記載の位相同期ループ。
【請求項１９】
前記発振器の出力と前記位相検出器の入力との間のフィードバック経路に連結された時間−デジタル変換器をさらに備える、請求項１７に記載の位相同期ループ。
【請求項２０】
位相同期ループは、前記ループフィルタが前記ランプ信号を生成している間、デジタルループフィルタに提供される前記位相検出器の出力信号が、ほぼゼロのままであるように構成されている、請求項１７に記載の位相同期ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の技術は、位相同期ループに関する。
【背景技術】
【０００２】
ランプ信号またはランプは、周波数変調（ＦＭ）信号を参考にすることができる。ランプ信号は、例えば、対象の範囲と速度を決定するためにレーダーアプリケーションで使用することができる。ランプ信号は、一定周期にわたって変化する周波数を有する。時間の関数としての所望の周波数がのこぎり波形状をとるとき、それはのこぎり波チャープと呼ぶことができる。のこぎり波チャープは、ランプ生成器を使用して、および／または位相同期ループ内で生成することができる。位相同期ループで生成することができる別のタイプのランプ信号は三角波ランプ信号である。
【０００３】
位相同期ループ（ＰＬＬ）は、基準信号の位相を発振器とロックするための閉ループシステムである。ランプ信号の整定時間は、ランプ信号を生成するように構成されたＰＬＬにおける重要な性能パラメータとなり得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
特許請求の範囲に記載されている革新は、それぞれいくつかの態様を有しており、そのうちの一つだけが望ましい属性に責任を負うものではない。特許請求の範囲を限定することなく、本開示のいくつかの顕著な特徴をここで簡単に説明する。
【０００５】
本開示の一態様は、高速整定ランプ生成を伴う位相同期ループである。位相同期ループは、出力とループフィルタとを備える位相検出器を備える。ループフィルタは、積分器と位相検出器の出力に連結された入力とを備える。ループフィルタは、ランプ信号を提供するように構成される。位相同期ループは、積分器に提供される入力信号を調整するためにオフセット信号を印加してランプ信号の整定時間を短縮させるように構成される。
【０００６】
位相同期ループは、ループフィルタの出力に連結された入力を備える発振器を含むことができる。位相同期ループは、ランプ信号の勾配の変化と発振器の利得の指示とに基づいてオフセットを計算するように構成された位相誤差回路を含むことができる。位相同期ループは、発振器の利得の指示を位相誤差回路に提供するように構成された発振器利得推定回路を含むことができる。発振器利得推定回路は、位相検出器の出力における出力信号に基づいて発振器の利得の指示を生成するように構成された補正ループを含むことができる。発振器利得推定回路は、位相同期ループに印加される信号を変化させることに応答して変化する位相同期ループのパラメータの測定値に基づいて発振器の利得の指示を計算することができる。
【０００７】
位相同期ループは、位相検出器の出力と積分器の入力との間にオフセット信号を印加することができる。位相同期ループは、オフセット信号を受信するように構成された入力と積分器に電気的に接続された出力とを備える調整回路を含むことができる。位相同期ループは、タイプＩＩ位相同期ループであり得る。位相同期ループは、デジタル制御発振器を含むことができ、ランプ信号は、デジタル制御発振器のための発振器チューニングワードを表す。位相同期ループは、デジタル制御発振器の出力と位相検出器の入力との間のフィードバック経路に連結された時間−デジタル変換器を含むことができる。ランプ信号は、１マイクロ秒未満の整定時間を有することができる。オフセット信号は、ループフィルタがランプ信号を生成している間、デジタルループフィルタに提供される位相検出器の出力信号をほぼゼロに留まらせる値を有することができる。
【０００８】
本開示の別の態様は、位相同期ループにおいて高速整定時間でランプ信号を生成する方法である。本方法は、位相同期ループのループフィルタの積分器に提供される入力信号を調整するためにオフセット信号を印加することを含む。本方法は、位相同期ループのループフィルタの出力にランプ信号を生成することをさらに含み、オフセット信号を印加することは、ランプ信号の整定時間を短縮させる。
【０００９】
本方法は、位相同期ループの発振器の利得の指示を計算することと、位相同期ループの発振器の利得の指示に基づいてオフセット信号を生成することとを含むことができる。本方法は、位相同期ループのデジタル制御発振器を用いて発振信号を生成することを含むことができ、ランプ信号は、デジタル制御発振器のための発振器チューニングワードを表す。本方法は、時間−デジタル変換器を備えるフィードバック経路を経由してデジタル制御発振器から位相検出器へのフィードバックを提供することを含むことができる。ランプ信号は、これらの方法のいずれにおいても少なくとも２つの異なる勾配を有することができる。
【００１０】
本開示の別の態様は、高速整定ランプ生成を伴う位相同期ループである。位相同期ループは、出力を備える位相検出器、位相検出器の出力に連結された入力を備えるループフィルタ、およびループフィルタに連結された発振器を含む。ループフィルタは、ランプ信号が２マイクロ秒未満の整定時間を有するようにランプ信号を生成するように構成される。ランプ信号は、少なくとも２つの異なる勾配を有する。発振器は、ランプ信号に基づいて発振信号を生成するように構成されている。
【００１１】
ループフィルタは積分器を含むことができる。位相同期ループは、積分器に提供される入力信号を調整してランプ信号の整定時間を短縮させるためにオフセット信号を印加することができる。位相同期ループは、発振器の出力と位相検出器の入力との間のフィードバック経路に連結された時間−デジタル変換器を含むことができる。位相同期ループは、ループフィルタがランプ信号を生成している間、デジタルループフィルタに提供される位相検出器の出力信号がほぼゼロのままであるように構成することができる。
【００１２】
本開示を要約する目的で、本発明の特定の態様、利点および新規な特徴を本明細書に記載した。必ずしもすべてのそのような利点が、任意の特定の実施形態に従って達成され得るわけではないことを理解されたい。このため、本革新は、本明細書で教示または示唆されるような他の利点を必ずしも達成することなく、本明細書で教示されるような１つの利点または一群の利点を達成または最適化する様態で具現化または実行され得る。
【００１３】
本明細書におけるこれらの図面および関連する説明は、特定の実施形態を例示するために提供されており、限定することを意図していない。
【図面の簡単な説明】
【００１４】
【図１】一実施形態によるデジタルループフィルタ（ＤＬＦ）を含むデジタル位相同期ループ（ＤＰＬＬ）のシステム図である。
【図２Ａ】図１のＤＰＬＬによって生成することができる例示的なのこぎり波ランプの周波数対時間のプロットを図示する。
【図２Ｂ】図１のＤＰＬＬによって生成することができる例示的な三角波ランプの周波数対時間のプロットを図示する。
【図３】整定時間誤差を有する測定されたのこぎり波ランプについての時間の関数としての周波数誤差のプロットを示す。
【図４Ａ】一実施形態によるＤＬＦを含むＤＰＬＬの一部の概略ブロック図を示す。
【図４Ｂ】図４ＡのＤＬＦを含むＤＰＬＬの内部位相同期ループ信号のシミュレーションプロットを位相調整回路なしの同様のＤＰＬＬと比較して示す。
【図４Ｃ】図４ＡのＤＬＦを含むＤＰＬＬについての測定されたのこぎり波ランプおよび周波数誤差のプロットを、異なるＤＬＦを含むＤＰＬＬによって生成された測定されたのこぎり波ランプのプロットと比較する。
【図５Ａ】一実施形態によるＤＬＦを含むＤＰＬＬの一部の概略ブロック図を示す。
【図５Ｂ】別の実施形態によるＤＬＦを含むＤＰＬＬの一部の概略ブロック図を示す。
【図５Ｃ】別の実施形態によるＤＬＦを含むＤＰＬＬの一部の概略ブロック図を示す。
【図６】一実施形態によるループフィルタおよび発振器利得推定回路を含むＤＰＬＬの一部の概略ブロック図を図示する。
【図７Ａ】一実施形態による再構成可能ＤＰＬＬの概略ブロック図を図示する。
【図７Ｂ】テストモードにおける図７ＡのＤＰＬＬの機能的等価物の概略ブロック図を図示する。
【図８】一実施形態による位相誤差回路を含むＤＰＬＬの一部の概略ブロック図である。
【図９】本開示の特徴を実施する場合および実施しない場合の、ＤＰＬＬに対する位相誤差および比例積分（ＰＩ）フィルタ積分器入力のシミュレーションプロットを図示する。
【図１０】本開示の特徴を実施する場合および実施しない場合の、周波数および周波数誤差のシミュレーションプロットを図示する。
【発明を実施するための形態】
【００１５】
特定の実施形態の以下の詳細な説明は、特定の実施形態の様々な説明を提示する。しかしながら、本明細書に記載の革新は、例えば特許請求の範囲によって定義されカバーされるように、多数の異なる方法で具現化することができる。この記載において、図面を参照するが、同様の参照番号は同一または機能的に類似の要素を指し示すことができる。図面に図示された要素は、必ずしも縮尺通りに描かれていないことを理解されたい。そのうえ、特定の実施形態は、図面に図示されているよりも多くの要素、および／または図面に図示されている要素のサブセットを含むことができることを理解されたい。さらに、いくつかの実施形態は、２つ以上の図面からの特徴の任意の適切な組み合わせを組み込むことができる。
【００１６】
ＰＬＬは、特定のタイプ（例えば、タイプＩ、タイプＩＩ、またはより高い）および特定の次数（例えば、１次、２次、またはより高い）を有するように設計することができる。システム理論では、タイプはループ内の積分器の数を参照でき、次数はＰＬＬシステム伝達関数の分母の次数を参照できる。次数および／またはタイプは、ランプを確実に生成するのに適したＰＬＬの機能に影響を及ぼし得る。
【００１７】
デジタル位相同期ループ（ＤＰＬＬ）は、先進の相補型金属酸化膜半導体（ＣＭＯＳ）技術における周波数合成のための従来のチャージポンプ位相同期ループ（ＣＰ−ＰＬＬ）に代わる魅力的なものとなり得る。ＣＰ−ＰＬＬはまだ広く使用されているが、ＤＰＬＬはデジタル領域でより簡単に実現できる利点を提供する。これらの利点は向上した性能および／または速度を含むことができる。ＤＰＬＬはまた、ＣＰ−ＰＬＬと比較してサイズおよび／またはコストを削減して実施することができる。例えば、ＣＰ−ＰＬＬは、典型的には、温度および／または電源変動に敏感である可能性がある電圧制御発振器を使用するが、一方ＤＰＬＬはその環境および／または電源に実質的に影響されないように設計することができる。
【００１８】
ＤＰＬＬを使用して、時間の経過とともにランプする入力周波数コマンドワード（ＦＣＷ）を提供することによって周波数ランプを生成することができる。ＤＰＬＬを使用して生成することができる例示的な周波数ランプは、のこぎり波ランプ、三角波ランプ、および一連のチャープ内に２つ以上の勾配を有し、チャープ間に遅延を有する他のランプを含む。
【００１９】
チャープとも呼ばれることがあるランプ信号は、時間的に直線的にランプし、周期的である周波数を有することができる。例示的なのこぎり波ランプを、図２Ａを参照して論じる。のこぎり波ランプは、信号の周波数がその最大周波数まで時間とともに直線的にランプするランプセクションを含む。のこぎり波ランプは高速遷移セクションも含み、そこでは波形は、その最大周波数からその最小または初期周波数に急速にリセットされる。のこぎり波ランプ信号の帯域幅は、最小周波数と最大周波数の間の周波数範囲として定義することができる。最大周波数から最小周波数への急速な遷移中に、ＤＰＬＬの特性に因る周波数のオーバーシュートおよび／またはアンダーシュートがあり得る。例えば、ＤＰＬＬのタイプおよび／または次数は、ループ応答時間を決定することができる。次に、ループ応答時間は、周波数誤差をほとんどまたはまったく伴わずに正しい周波数値へのロックを確立するのにどれだけ時間がかかるかに影響を与え得る。このため、整定時間および周波数誤差は、重要な性能基準であり得る。したがって、高速整定時間でこぎり波ランプを生成することができるＤＰＬＬを開発する必要がある。
【００２０】
三角波ランプは、周期的であり得て、時間的に直線的にランプする周波数を有する信号であり、最大周波数および最小周波数で符号が変化する勾配を有する。例示的な三角波ランプを、図２Ｂを参照して論じる。三角波ランプは、信号の周波数がその最小周波数からその最大周波数まで時間とともに直線的にランプする正のランプセクションを含むことができる。三角波ランプはまた、信号の周波数がその最大周波数からその最小周波数まで時間とともに直線的にランプする負のランプセクションも含むことができる。三角波ランプ信号の帯域幅は、最小周波数と最大周波数の間の周波数範囲として定義することができる。最大周波数および最小周波数での符号の遷移中に、ＤＰＬＬの特性に因る周波数オーバーシュートおよび／またはアンダーシュートがあり得る。例えば、ＤＰＬＬのタイプおよび／または次数は、ループ応答時間を決定することができる。次に、ループ応答時間は、周波数誤差をほとんどまたはまったく伴わずに正しい周波数値へのロックを確立するのにどれだけ時間がかかるかに影響を与え得る。このため、整定時間と周波数誤差は、重要な性能基準であり得る。したがって、高速整定時間で三角波ランプを生成することができるＤＰＬＬを開発する必要がある。
【００２１】
本開示の態様は、デジタル位相同期ループにおける高速整定ランプ生成のための装置および方法に関する。デジタル位相同期ループ（ＤＰＬＬ）によって生成される周波数ランプの整定時間を短縮する方法が説明される。開示された方法は、所与のランププロファイルについてＤＰＬＬが取得する位相誤差を予測することと、ＤＰＬＬのデジタルループフィルタの積分器に提供される入力信号を調整するためにオフセット信号を印加することとを含む。オフセット信号は、位相検出器の出力とデジタルループフィルタの積分器の入力との間の信号経路に印加することができる。例えば、予測位相誤差を表すオフセット信号は、ＤＰＬＬのデジタルループフィルタの積分器の入力に電気的に接続された出力を有する加算器を使用して加算することができる。オフセット信号は、予測位相誤差を組み込んだ任意の適切な実質的に一定値であることができる。いくつかの事例では、オフセット信号は、スケーリングされた予測位相誤差を含むことができる。オフセット信号は、チャープの開始またはその近くで積分器に提供される入力信号を調整するために印加することができる。
【００２２】
一実施形態では、発振器チューニングワード（ＯＴＷ）は、タイプＩＩＤＰＬＬのデジタルループフィルタの比例経路およびデジタルループフィルタの積分経路に基づいて位相検出器の出力から生成することができる。周波数ランプの整定時間を短縮するために、予測位相誤差を計算し、チャープの開始に時間的に接近させて積分経路の積分器の入力に加えることができる。
【００２３】
ＤＰＬＬは、高速整定時間を伴う周波数ランプをもたらすことができる位相誤差の正確な推定を可能にすることができる。例えば、所与のチャーププロファイルについての予測位相誤差は、各ランプステップでの周波数コマンドワード（ＦＣＷ）の偏差ΔＦＣＷと発振器利得正規化因子βとの積を得ることを含むことができる。位相検出器の出力からデジタルループフィルタ内で積分される入力への信号経路において位相誤差の推定を適用することによって、周波数ランプ信号の整定時間は、正確な位相誤差値を持つためにＤＰＬＬがデジタルループフィルタの所望の位相誤差にロックするのを待つことと比較して短縮され得る。
【００２４】
予測位相誤差を正確に推定するために、ＤＰＬＬの発振器の利得ｋｖはチャープの周波数範囲にわたって正確に決定することができる。発振器利得ｋｖの指標を決定する方法が開示されている。発振器利得の例示的な指標は、発振器利得ｋｖおよび発振器利得正規化因子βを含む。
【００２５】
発振器利得ｋｖを決定する１つの方法は、最小周波数と最大周波数のようなチャープの２つの周波数の付近の発振器利得ｋｖの指示を測定し、中間周波数に対して線形に利得を補間するバウ（ｂｏｗ）較正ルーチンを含む。本方法は、ランプ生成が開始する前に生成されたランプ周波数の一方または両方の端部で発振器利得を測定し、その間の周波数について発振器利得を線形補間することによって推定発振器利得を調整することができる。一実施形態では、ＤＰＬＬは、生成されたランプ周波数の一方または両方の端部で２つの比較的近い周波数にロックし、ＯＴＷの対応する変化を測定してランプの一方または両方の端部で利得正規化因子βを決定するように構成することができ、ここで、利得正規化因子βは発振器利得ｋｖの指示である。利得正規化因子βは、線形補間によってランプの端部間の周波数について決定することができる。
【００２６】
発振器利得ｋｖを決定する別の方法は、発振器利得ｋｖを推定するためにランプ発生中に位相検出器の出力を使用するバックグラウンド較正ルーチンを走らせることを含む。発振器利得正規化因子βを調整する方法は、ＤＰＬＬが動作している間にバックグラウンドで走らせることができる。その方法は、ＤＰＬＬを用いてランプを生成しながら、位相誤差（例えば、位相検出器出力）のゼロからの偏差を使用することを含むことができる。この位相誤差偏差は、発振器利得正規化因子βの初期推定値に対する補正項を生成するために使用することができる。そのような方法は、発振器利得の指示に基づいて決定される予測位相誤差を対応して調整することができる。一実施形態では、ＤＰＬＬは、予測位相誤差を１未満の定数で（または代わりに、ＯＴＷを生成するデジタルループフィルタの比例項の出力を使用して）乗算し、正のランプに対する発振器利得正規化因子βの初期推定値にその結果を加えるか、または負のランプに対する初期発振器利得正規化因子βからそれを減算することができる。結果として生じる発振器利得正規化因子βは、生成されたランプの周波数範囲にわたる発振器の実際の利得の平均値に対応する値に収束することができる。
【００２７】
本明細書に開示される方法および装置は、のこぎり波ランプまたは三角波ランプなどの様々なランププロファイルに対して高速整定ランプを有利に生成することができる。様々なランププロファイルは、様々な勾配および／または帯域幅および／または開始周波数を有することができる。本明細書に開示された方法は、比較的広い帯域幅で高速整定ランプを提供することができる。
【００２８】
図１は、一実施形態によるデジタル位相同期ループ（ＤＰＬＬ）１００の概略ブロック図である。図示のＤＰＬＬは、加算器１０２、アキュムレータ１０４、デジタルループフィルタ（ＤＬＦ）１０６、デジタル制御発振器（ＤＣＯ）１０８、時間−デジタル変換器（ＴＤＣ）／カウンタ１１０、および微分ブロック１１２を含む。ＤＬＦ１０６は、発振器チューニングワードＯＴＷとしてＤＣＯ１０８に提供された周波数ランプに対する整定時間を短縮するために予測位相誤差の指示を適用する。
【００２９】
加算器１０２の入力には周波数コマンドワードＦＣＷが提供される。周波数コマンドワードＦＣＷは、ＤＰＬＬ１００が出力周波数ｆｏｕｔを有する出力信号を生成するために使用するデジタルデータを提供する。
【００３０】
ＤＰＬＬ１００は、ＴＤＣ／カウンタ１１０を含むタイプＩＩのＤＰＬＬとすることができる。ＴＤＣ／カウンタ１１０は、ラジアンの出力位相を、ＤＣＯ１０８クロック周期に正規化された１０進数に変換することができる。したがって、図示のＴＤＣ／カウンタ１１０は、そのような伝達関数を表すために１／２πとラベル付けされている。次いで、この出力正規化位相は、位相検出器のためのデジタル化出力周波数を生成するために微分ブロック１１２によってデジタル領域で微分される。図１に示すように、位相検出器は加算器１０２およびアキュムレータ１０４によって実施することができる。
【００３１】
ＴＤＣ／カウンタ１１０および微分ブロック１１２は、ＤＰＬＬ１００内のシステムレベルの戻り経路を表し、モデル化することができる。微分ブロック１１２の出力は加算器１０２に提供される。加算器１０２は、デジタル領域で周波数コマンドワードＦＣＷから微分ブロック１１２の出力を減算し、差分Δｆを提供することができる。差Δｆはアキュムレータ１０４に印加することができる。図１のＤＰＬＬ１００では、加算器１０２およびアキュムレータ１０４はデジタル領域で実現された位相検出器である。
【００３２】
図１では、アキュムレータ１０４の出力は位相誤差Φｒａｍｐを表す。ＤＰＬＬ１００がランプ信号を生成する過程にあるとき、位相誤差は非ゼロ値を有することができ、それは一定であり得る。図１の位相誤差Φｒａｍｐは、ＤＰＬＬ１００が時間の関数として周波数領域でランプ信号を生成している間の位相誤差を表すことができる。位相誤差Φｒａｍｐは、ＤＰＬＬ１００内でデジタルワードによって表すことができる。
【００３３】
位相誤差Φｒａｍｐは、ＤＬＦ１０６の入力に提供される。ＤＬＦ１０６は、デジタルフィルタリング動作を行って、発振器チューニングワードＯＴＷを提供する。発振器チューニングワードＯＴＷはＤＣＯ１０８の入力に提供され、次に、ＤＣＯ１０８は出力周波数ｆｏｕｔを有する出力信号を提供する。ＤＬＦ１０６はプログラム可能であり得る。ＤＰＬＬの目標は、周波数誤差Δｆがゼロまたはほぼゼロに減少するように、出力周波数ｆｏｕｔを周波数コマンドワードＦＣＷにロックすることである。
【００３４】
図１に示すように、ＤＰＬＬ１００の入力は、周波数コマンドワードＦＣＷを受信する。周波数コマンドワードＦＣＷは、ＤＰＬＬ１００の出力クロック信号が生成されるＤＰＬＬ１００への入力である。微分ブロック１１２の出力を周波数コマンドワードＦＣＷから減算して周波数誤差Δｆを提供することができ、これを積分して位相誤差Φｒａｍｐを生成する。デジタルループフィルタＤＬＦ１０６によってフィルタされた後、位相誤差Φｒａｍｐは、ＤＣＯ１０８を制御して所望の出力周波数ｆｏｕｔを生成する。出力周波数ｆｏｕｔの式は、基準クロック周波数ｆｒｅｆに関して式１によって与えることができる。
ｆｏｕｔ＝ＦＣＷ・ｆｒｅｆ          式１
【００３５】
周波数コマンドワードＦＣＷが、急峻なまたは急速な遷移を有する信号のデジタル表現であるとき、システム応答時間に因る過渡回復時間があり得る。本明細書で論じられるＤＬＦ１０６の特徴は、周波数コマンドワードＦＣＷの急速な遷移に続くＯＴＷの不正確さを補償することができる。
【００３６】
図２Ａは、ＤＰＬＬ１００によって生成することができる例示的なのこぎり波ランプの周波数対時間のプロットを図示する。図２Ａに示すように、のこぎり波ランプは周期ＴＭＯＤで周期的である。各のこぎり波ランプはランプ部分２０２と急峻な遷移部分２０４とを有する。のこぎり波ランプのランプ部分２０２は、０とｔｒ１との間の時間についての周期的な区分的線形関係によって決定され得る。
【００３７】
急峻な遷移部分２０４は、のこぎり波がその最大周波数ｆｍａｘからその最小周波数ｆｍｉｎにリセットされるところののこぎり波ランプの一部を表す。急峻な遷移２０４は、周期ＴＭＯＤだけ時間的に隔てられた時間ｔｒ１およびｔｒ２で生じることが示されている。図２Ａに示すように、信号帯域幅ＢＷは、最大周波数ｆｍａｘと最小周波数ｆｍｉｎとの差である。のこぎり波ランプがリセットされる時間ｔｒ１およびｔｒ２では、ＤＰＬＬが過渡状態にある間に大きな周波数誤差Δｆが生じ得る。
【００３８】
この過渡期間は、レンジドップラー解析で使用される高速ランプを生成する間、チャープ期間のかなりの部分を占める可能性がある。本明細書で教示されるように、過渡誤差を低減するＤＬＦ１０６を含むＤＰＬＬ１００は、整定時間を改善することができる。さらに、本明細書の教示は、図２Ａの高速遷移部分２０４と同様の高速遷移部分を含むチャープ波形を含めて、他のチャープ波形にも適用することができる。図２Ａは、周波数が増加するランプを有するのこぎり波ランプ信号を示すが、本明細書で論じられる任意の適切な原理および利点は、周波数が減少し、その後急峻な遷移を有するのこぎり波ランプ信号に適用することもできる。図２Ａは、例示的のこぎり波ランプのプロットを示すが、本明細書の教示は、ランプ部分２０２のようなランプ部分があるが、ランプ部分は既知の帯域幅ＢＷにわたって直線的に増加または減少する他の周期的周波数信号または波形の生成に適用することができる。
【００３９】
図２Ｂは、ＤＰＬＬ１００によって生成することができる例示的な三角波ランプの周波数対時間のプロットを図示する。図２Ｂに示されるように、三角波ランプは、三角波ランプが正または負の勾配を有する時間ＴＭＯＤを有して周期的である。三角波ランプの各周期は、正のランプ部分２１２と負のランプ部分２１４とを含む。これらのランプ部分は、周期的な区分的線形関数によって表すことができる。
【００４０】
三角波ランプが符号を変える（例えば、負から正へまたは正から負へ）入力ランプにＤＰＬＬがロックする間、過渡状態が変わって比較的大きな周波数誤差が生じ得る。この過渡期間は、例えば、レンジドップラー解析において使用される高速ランプを生成する間、チャープ期間のかなりの部分を占める可能性がある。一例として、整定時間は、ＤＰＬＬが整定時間を短縮するための補償を含まない場合には、約１０マイクロ秒のチャープにおいて約４〜５マイクロ秒となり得る。したがって、そのような場合、整定時間はランプの周期の約４０％〜５０％かかる可能性がある。本明細書に開示されるように、過渡誤差を低減するＤＬＦ１０６を含むＤＰＬＬ１００は、整定時間を改善することができる。
【００４１】
本明細書で論じられる原理および利点は、任意の適切なランプの生成に適用することができ、それは図２Ａまたは図２Ｂに示されるものとは異なる波形を有するランプ信号を含むことができる。そのようなランプ信号は、一連のチャープ内に２つ以上の異なる勾配を有することができ、本明細書で論じる任意の適切な原理および利点に従って、異なる勾配間の遷移について整定時間を短縮することができる。位相誤差Φｒａｍｐは、異なる勾配のそれぞれに対して異なる値を有するべきである。
【００４２】
図３は、比較的大きい整定時間誤差を有する測定されたのこぎり波ランプに対応する２つの曲線についての時間の関数としての周波数誤差Δｆのプロットを示す。図３に示すように、ＤＰＬＬが整定時間を短縮するための補正を含まない場合には、整定時間誤差は、ほぼ７マイクロ秒の期間になり得る。比較的長い整定時間は、生成されたランプの有用な期間を制限し得る。
【００４３】
ＰＬＬは、ランプを生成するために一般に使用されるモードであるタイプＩＩモードに構成されているとき、図３に図示されている整定時間誤差を起こしやすい。タイプＩＩのＰＬＬが単一の周波数にロックされているとき、その位相誤差はゼロ付近の定常値に近づくことができる。一方、のこぎり波ランプまたは同様の周波数ランプ信号にロックするとき、位相誤差Φｒａｍｐは、生成されたランプの勾配およびループフィルタ係数を含むいくつかのパラメータの関数である一定の非ゼロ定常値に到達し得る。例えば、位相誤差Φｒａｍｐは、ランプ勾配ＡＨｚ／ｓおよびループフィルタの比例積分（ＰＩ）フィルタの積分係数ρの関数であり得る。このため、ランプの急峻度および／または勾配、ならびにＤＰＬＬタイプ（例えばタイプＩＩ）およびループフィルタの特性は、ＤＰＬＬが位相誤差Φｒａｍｐの定常値にどのようにロックするかを決定する際の要因となり得る。位相誤差Φｒａｍｐは式２で表すことができ、ここで、ＡはＨｚ／ｓで表したランプ勾配、ρはＤＬＦのＰＩフィルタの積分係数、ｆＲＥＦはＤＰＬＬによって受信される基準周波数、ｋｖは発振器利得、および
【００４４】
【数１】
2019186928.tif 000003
【００４５】
は推定発振器利得である。
【００４６】
【数２】
2019186928.tif 000004
【００４７】
図３で観察される比較的長い整定時間は、ＤＰＬＬが初期値のゼロから開始して定常状態位相誤差Φｒａｍｐを取得しようとした結果であり得る。式２によって示されるように、位相誤差Φｒａｍｐは、発振器利得が正確に推定されるという条件で、ランプ勾配Ａ、基準周波数ｆＲＥＦ、および積分係数ρの関数であり得る。これは、位相誤差を推定し、予測位相誤差をＰＩフィルタの積分器に追加することによって、整定時間を大幅に短縮できることを示唆する。
【００４８】
図４Ａは、一実施形態によるＤＬＦ４０１を含むＤＰＬＬの一部４００の概略ブロック図を示す。ＤＬＦ４０１は、図１のＤＬＦ１０６の一例である。したがって、ＤＬＦ４０１は、例えば、図１のＤＰＬＬ１００内に実装することができる。図示のＤＬＦ４０１は、位相検出器４０２から位相誤差Φｒａｍｐを受信し、図１のＤＣＯ１０８などのＤＣＯのための発振器チューニングワードＯＴＷを生成する。図示のＤＬＦ４０１は、スケーリング回路４１０と、第１の比例ブロック４１１とデジタルメモリ素子４１２とを含む第１の比例経路と、第２の比例ブロック４１４を含む第２の比例経路と、積分係数ブロック４１５、調整回路４１６、積分器４１７、およびデジタルメモリ素子４１８を含む積分経路と、合成回路４２０と、を含む。
【００４９】
スケーリング回路４１０は、発振器利得正規化因子βによって位相誤差Φｒａｍｐをスケーリングするように構成される。これにより、ＤＰＬＬの伝達関数の発振器利得ｋｖの影響を低減および／または排除することができる。発振器利得正規化因子βは、発振器利得の指示である。
【００５０】
図示のように、ＤＬＦ４０１の第１の比例経路は、位相検出器４０２のスケーリングされた出力を受信するように構成されている。第１の比例経路は、取込期間中にのみアクティブであり得、その出力ＯＴＷα１はＤＰＬＬがロックされると凍結され得る。第１の比例ブロック４１１およびデジタルメモリ素子４１２は、位相検出器４０２と合成回路４２０との間に接続され、比例係数α１を有する比例フィルタ経路として動作する。図４Ａに示すように、比例ブロック４１１は、スケーリングされた位相誤差を受信し、それに比例係数α１を乗算する。デジタルメモリ素子４１２は、制御信号ｆｉｎｅ２ａｃｑによって制御されて、第１の出力ＯＴＷα１を合成回路４２０に提供する。デジタルメモリ素子４１２は、フリップフロップのバンクとすることができる。デジタルメモリ素子４１２は、制御信号ｆｉｎｅ２ａｃｑに基づいて第１の比例ブロック４１１の出力をサンプリングすることができる。特定の実施形態では、本明細書で論じられる任意の適切な原理および利点によるＤＬＦは、比例ブロック４１１およびデジタルメモリ素子４１２なしで実装することができる。
【００５１】
図４Ａに示すように、ＤＬＦ４０１の第２の比例経路は、位相検出器４０２のスケーリングされた出力を受信するように構成されている。図示のように、第２の比例ブロック４１４は、位相検出器４０２と合成回路４２０との間に接続され、比例係数α２を有する比例フィルタ経路として動作する。第２の比例ブロック４１４は、スケーリングされた位相誤差を受信し、それに比例係数α２を乗算して第２の出力ＯＴＷα２を生成する。第２の出力ＯＴＷα２は、第２の比例ブロック４１４によって合成回路４２０に提供される。
【００５２】
ＤＬＦ４０１の積分経路は、予測位相誤差Φｐ＿ｅｓｔおよび位相検出器４０２のスケーリングされた出力を受信することができる。積分係数ブロック４１５および積分器４１７は、位相検出器４０２と合成回路４２０との間に接続され、積分係数ρを有する積分フィルタ経路として動作する。図４Ａに示すように、スケーリングされた位相誤差は積分係数ブロック４１５によって受信され、積分係数ρで乗算される。
【００５３】
図示の積分経路はまた、積分係数ブロック４１５と積分器４１７との間の信号経路内に調整回路４１６を含む。調整回路４１６は、予測位相誤差Φｐ＿ｅｓｔに基づいて積分ブロック４１５によって提供される出力を調整することができる。例えば、調整回路４１６は、積分ブロック４１５によって提供される出力に予測位相誤差Φｐ＿ｅｓｔを加算するように構成された加算器とすることができる。予測位相誤差Φｐ＿ｅｓｔは、ＤＰＬＬによって生成されるランプの整定時間を短縮させるオフセット信号である。予測位相誤差Φｐ＿ｅｓｔは、チャープの開始またはその近くでで調整回路に印加することができる。例えば、予測位相誤差Φｐ＿ｅｓｔは、アサートされているチャープ開始信号に応答して印加することができる。
【００５４】
調整回路４１６の出力は、積分器４１７によって積分されて積分出力ＯＴＷ１が生成される。積分器４１７はアキュムレータと呼ぶことができる。積分器４１７は、積分機能または同等の機能を行うことができる。積分器４１７は、ランプバーストの開始時にリセットすることができる。リセットは、チャープ終了信号ｃｈｉｒｐ＿ｅｎｄに応答し得る。積分出力ＯＴＷ１は、合成回路４２０に提供される。積分出力ＯＴＷ１は、チャープの開始または開始付近でデジタルメモリ素子４１８を使用してサンプリングすることができる。このサンプリングは、ランプ開始信号ｒａｍｐ＿ｓｔａｒｔに応答し得る。デジタルメモリ素子４１８は、初期積分出力ＯＴＷ１ｓｔａｒｔを合成回路４２０に提供することができる。デジタルメモリ素子４１８は、フリップフロップまたは任意の他の適切なデジタルメモリ素子であることができる。
【００５５】
合成回路４２０は、第１の比例経路、第２の比例経路、および積分経路からの出力信号を受信することができる。合成回路４２０は、これらの信号を合成して、デジタル制御発振器のための発振器チューニングワード（ＯＴＷ）を生成することができる。例えば、合成回路４２０は、図示の信号を加算することができる。合成回路４２０は、加算および／または減算など、ＤＬＦ４０１の様々な経路の出力を合成するように任意の適切な演算を行うことができる。
【００５６】
ＤＰＬＬがロックを取得すると、第１の出力ＯＴＷα１は、デジタルメモリ素子４１２によって固定して保持され得、第２の比例経路および積分経路は、位相誤差Φｒａｍｐをフィルタリングするための比例積分（ＰＩ）フィルタとして機能することができる。予測位相誤差Φｐ＿ｅｓｔを無視すると、この動作モードの間、合成回路４２０の出力でのＤＬＦ４０１によって生成された発振器チューニングワードＯＴＷの部分は、式３によって表すことができ、ここで、
【００５７】
【数３】
2019186928.tif 000005
【００５８】
は、ループ伝達関数の発振器利得ｋｖの影響を低減および／または排除するための正規化因子である。正規化因子
【００５９】
【数４】
2019186928.tif 000006
【００６０】
は、式４で表すことができる。
【００６１】
【数５】
2019186928.tif 000007
【００６２】
単一周波数にロックされるとき、位相検出器４０２によって出力された位相誤差Φｒａｍｐは、０付近でドリフトし得る。したがって、チャープ開始時の出力チューニングワードＯＴＷは、式５で表すことができる。
ＯＴＷｓｔａｒｔ＝ＯＴＷα１＋ＯＴＷ１ｓｔａｒｔ          式５
【００６３】
ＤＰＬＬ周波数がランプしている間、位相検出器４０２の出力は、実質的に一定の、非ゼロ値を有する位相誤差Φｒａｍｐを提供することができる。ＤＬＦ４０１のＰＩフィルタの入力におけるこの非ゼロ位相誤差Φｒａｍｐ（またはその処理され／スケーリングされたバージョン）は、ＤＬＦ４０１の出力においてランプをもたらすことができる。定数の積分はランプをもたらす。ＤＰＬＬがランプしているときの図４Ａの積分器４１７の入力での位相誤差は、式６によって表すことができる。
【００６４】
【数６】
2019186928.tif 000008
【００６５】
式２を使用して、積分器４１７の入力における位相誤差は式７に示すように単純化することができる。
【００６６】
【数７】
2019186928.tif 000009
【００６７】
生成されるランプの勾配は、各チャープのステップ数ｎｓｔｅｐｓと各ステップのＦＣＷの偏差ΔＦＣＷの関数として表現することができ、式８で表すことができる。
【００６８】
【数８】
2019186928.tif 000010
【００６９】
式７において式８を使用すると、図４Ａの積分器４１７の入力での位相誤差は式９に単純化することができる。
ΦｒａｍｐＩ＝ΔＦＣＷ＊β          式９
【００７０】
発振器利得が正しく推定されるならば、式９の右辺の両方のパラメータは前もって知ることができる。このため、ＤＰＬＬがランプを生成しているときのＰＩフィルタの積分器４１７の入力を推定し、オフセットΦｐ＿ｅｓｔとして加算することができる。オフセットΦｐ＿ｅｓｔは、予測位相誤差の指示である。推定発振器利得が正確であるという条件で、積分器４１７に加えられたこのオフセットは、位相検出器４０２の出力がほぼゼロに留まるようにランプを生成することができる。この場合、ランピング時の出力チューニングワードＯＴＷは式１０で表すことができる。
ＯＴＷｒａｍｐ＝ＯＴＷｓｔａｒｔ＋Φρｅｓｔｔ          式１０
【００７１】
のこぎり波チャープの終わりで、周波数は開始値にスナップバックする。これを達成するために、ＰＩフィルタ内の積分器４１７を各のこぎり波チャープの終わりでリセットすることができる。その結果、出力チューニングワードＯＴＷひいてはＤＰＬＬ周波数は、実質的に瞬時に開始値に戻ることができる（式３参照）。これにより、生成されるランプの整定時間を大幅に改善することができる。
【００７２】
図４Ａを参照すると、ＤＬＦ４０１は、高速整定ランプ生成のための特徴を組み込んでいる。調整回路４１６は、オフセットΦｐ＿ｅｓｔを積分係数ブロック４１５の出力に加算し、積分係数ブロック４１５の調整された出力を積分４１７の入力に供給することができる。オフセットΦｐ＿ｅｓｔは、ランプの勾配に応じて更新することができる。積分器４１７はのこぎり波チャープの終わりでリセットすることができる。これにより、ランププロファイルが１つのチャープから次のチャープに変化しても、高速整定ランプを生成することができる。
【００７３】
図４Ｂおよび図４Ｃは、ＤＬＦ４０１を含むＤＰＬＬおよび調整回路４１６なしの対応するＤＰＬＬの内部ノードのシミュレーションプロットを示す。これらのシミュレーションプロットは、ＤＬＦ４０１を含むＤＰＬＬにおける高速整定ランプ生成を図示する。シミュレーションは、三角波チャープとそれに続くのこぎり波チャープを生成するように設定された。（１）ＤＬＦ４０１を有するＤＰＬＬ（破線）および（２）調整回路４１６を有しない対応するＤＰＬＬ（実線）に対する位相検出器の出力が、図４Ｂの第１の並びにプロットされている。調整回路４１６なしの構成がＤＰＬＬに含められているとき、ループは、ランプを維持する位相誤差Φｒａｍｐを取得することができる。これは、この値を取得するために有限の時間（例えば、このシミュレーションでは約１０μｓ）かかる。ＤＬＦの積分器の入力は、図４Ｂの第２の並びに示されており、それはこの場合、位相検出器の出力に従う。図４Ａの構成を用いると、ランプを持続させることができるＰＩフィルタの積分器での入力が正しく推定され（図４Ｂの第２の並びの破線を参照）、加算される。これは、位相検出器の出力が初期値のゼロから逸脱しないことを保証し、それは、比較的短い整定時間を有するランプ生成エンジンをもたらすことができる。
【００７４】
図４Ｃは、（１）ＤＬＦ４０１を有するＤＰＬＬ（破線）および（２）調整回路４１６を有しない対応するＤＰＬＬ（実線）についての、このシミュレーションにおける生成された出力周波数および対応する周波数誤差を示す。これらのプロットは、図４ＡのＤＬＦ４０１が他のＤＬＦと比較して整定時間を減少させることができることを示している。例えば、プロットは、約１０μｓから１μｓ未満への整定時間の減少を示している。
【００７５】
オフセットΦｐ＿ｅｓｔは、ＰＬＬの位相検出器の出力とＰＬＬのループフィルタの積分器の入力との間の様々なノードに印加されて、ランプ信号の整定時間を短縮させることができる。図５Ａ、５Ｂ、および５Ｃは、高速整定ランプを生成するように配置された例示的なループフィルタを図示する。本明細書で論じた任意の適切な原理および利点を、任意の図５Ａ、５Ｂ、および／または５Ｃのループフィルタに適用することができる。そのうえ、図４Ａ、５Ａ、５Ｂ、および／または５Ｃの特徴の任意の適切な組み合わせを一緒に実装することができる。
【００７６】
図５Ａは、一実施形態によるＤＬＦ４３１を含むＤＰＬＬの一部４３０の概略ブロック図を示す。ＤＬＦ４３１は、図１のＤＬＦ１０６の一例である。ＤＬＦ４３１は、位相検出器４０２の出力とスケーリング回路４１０の入力との間に調整回路４１６を含むことを除いては、図４ＡのＤＬＦ４０１と同様である。ＤＬＦ４３１のオフセットΦｐ＿ｅｓｔは、図４ＡのＤＬＦ４０１のオフセットΦｐ＿ｅｓｔに対してスケーリングすることができる。
【００７７】
例えば、ＤＬＦ４０１のオフセットΦｐ＿ｅｓｔは、ＤＬＦ４３１のΦｐ＿ｅｓｔに対して発振器利得正規化因子βだけスケーリングすることができる。これは、調整回路４１６の出力が、スケーリング回路４１０によってスケーリングされていることを考慮に入れることができる。第１の比例ブロック４１１、第２の比例ブロック４１４、および積分係数ブロック４１５の利得は、ＤＬＦ４３１におけるスケーリング回路４１０によるスケーリングの前にオフセットΦｐ＿ｅｓｔが印加されていることを考慮するように、ＤＬＦ４０１に対してＤＬＦ４３１においてスケーリングすることができる。
【００７８】
別の例として、ＤＬＦ４０１のためのオフセットΦｐ＿ｅｓｔは、ＤＬＦ４３１のΦｐ＿ｅｓｔに対して発振器利得正規化因子βだけ、および積分係数ブロック４１５の積分係数ρだけスケーリングすることができる。これは、調整回路４１６の出力が、スケーリング回路４１０および積分係数ブロック４１５によってスケーリングされていることを考慮に入れることができる。第１の比例ブロック４１１および第２の比例ブロック４１４の利得は、ＤＬＦ４３１においてスケーリング回路４１０によるスケーリングの前にオフセットΦｐ＿ｅｓｔが印加されていることを考慮するように、ＤＬＦ４０１に対してＤＬＦ４３１においてスケーリングすることができる。
【００７９】
図５Ｂは、一実施形態によるＤＬＦ４４１を含むＤＰＬＬの一部４４０の概略ブロック図を示す。ＤＬＦ４４１は、図１のＤＬＦ１０６の別の例である。ＤＬＦ４４１は、ＤＬＦ４４１が、スケーリング回路４１０の出力とＤＬＦ４４１の図示の積分および比例経路との間に調整回路４１６を含むことを除いては、図５ＡのＤＬＦ４３１と同様である。ＤＬＦ４４１に対するオフセットΦｐ＿ｅｓｔは、図４ＡのＤＬＦ４０１におけるオフセットΦｐ＿ｅｓｔに対してスケーリングすることができる。例えば、ＤＬＦ４０１のためのオフセットΦｐ＿ｅｓｔは、ＤＬＦ４３１におけるΦｐ＿ｅｓｔに対して積分係数ブロック４１５の積分係数ρだけスケーリングすることができる。いくつかの事例では、ＤＬＦ４４１のための積分係数ρは、ＤＬＦ４０１のための積分係数ρに対してスケーリングすることができる。第１の比例ブロック４１１および第２の比例ブロック４１４の利得は、ＤＬＦ４１１の第１および第２の比例経路に提供される出力を有する調整回路４１６に適用されているオフセットΦｐ＿ｅｓｔを考慮するように、ＤＬＦ４０１に対してＤＬＦ４４１においてスケーリングすることができる。
【００８０】
図５Ｃは、一実施形態によるＤＬＦ４５１を含むＤＰＬＬの一部４５０の概略ブロック図を示す。ＤＬＦ４５１は、図１のＤＬＦ１０６の別の例である。ＤＬＦ４５１において、オフセットΦｐ＿ｅｓｔは、専用の積分経路を介して印加することができる。ＤＬＦ４５１は、ＤＬＦ４５１が第２の積分経路を含み、合成回路４５４が第２の積分経路からの追加の入力を含むことを除いては、図４ＡのＤＬＦ４０１と同様である。図示のように、第２の積分経路は第２の積分器４５３を含む。オフセットΦｐ＿ｅｓｔは、第２の積分器４５３によって積分することができる。第２の積分器４５３によって提供された出力信号は、合成回路４５４に提供することができる。
【００８１】
上述のように、予測位相誤差は、ＤＰＬＬの発振器の利得ｋｖの指示がチャープの周波数範囲にわたって正確に決定されるときに正確に推定することができる。本開示は、発振器利得ｋｖの指標を決定する方法を提供する。そのような方法は、バウ較正およびバックグラウンド較正を含む。
【００８２】
図４Ｂおよび４Ｃのシミュレーションプロットでは、ＤＣＯのモデルに理想発振器利得が使用され、推定利得
【００８３】
【数９】
2019186928.tif 000011
【００８４】
は実際の利得ｋｖに等しい。これは、ΦｒａｍｐＩの正確な推定および、その結果、短い整定時間をもたらす。しかしながら、発振器利得の推定における誤差は増加した整定時間をもたらすことになる。発振器利得ｋｖ（または正規化因子βのような発振器利得ｋｖの任意の他の指標）は、ＦＣＷの制御された変化についてファインコードの変化を測定することによって推定することができる。あるいは、発振器利得ｋｖは、例えば、２０１６年１０月３日に出願された米国特許出願第１５／２８４，３７４号に記載されているように、周波数測定のためにループを再構成することによって、ファインコードの制御された変化についてＦＣＷの変化を測定することによって推定することができ、その開示は、参照によりその全体が本明細書に組み込まれる。生成されるチャープの開始および終了周波数で利得を測定するために、チャープの各バーストの開始時にワンタイム較正を走らすことができる。中間周波数についての利得正規化因子βは、例えばこれらの値の間を線形補間することによって導出することができる。この解析において、βは生成されたランプの周波数で線形に変化すると仮定される。
【００８５】
図６は、一実施形態によるループフィルタ４０１および位相誤差回路６０１を含むＤＰＬＬの一部６００の概略ブロック図を図示する。図示の位相誤差回路６０１は、発振器利得推定回路６０２とスケーリング回路６０４とを含む。発振器利得推定回路６０２は、所与のファインコードについて推定利得正規化項βｅｓｔを生成することができる。発振器利得推定回路６０２は、図示のようにバウ較正回路である。発振器利得推定回路６０２は、生成された周波数ランプの両端における正規化因子βの値と、ワンタイム較正からのランプの開始および終了周波数に対して対応する発振器チューニングワードとを保存することができる。ランプ生成中、発振器利得推定回路６０２は、発振器チューニングワードの現在値を読み取り、利得正規化因子βに対して対応する値を生成することができる。これにより、利得正規化因子βの正確な推定値を生成することができる。スケーリング回路６０４は、例えば式９に従って、積分器４１６の入力における位相誤差の推定値を生成するために、利得正規化因子βにランプ偏差ｒａｍｐＤＥＶを乗算することができる。
【００８６】
ここで、固定ΔＦＣＷについて利得正規化項βを生成するための較正ルーチンについて論じる。較正ルーチンは、発振器利得推定回路６０２を使用して行なうことができる。以下に概説するように、較正ルーチンは、任意の適切な出力周波数ｆｏｕｔで正規化因子
【００８７】
【数１０】
2019186928.tif 000012
【００８８】
（式４参照）を測定することができる。以下に概説する較正ルーチンは、ランプ信号を生成する前に一度行うことができる。発振器利得ｋｖは温度とともに変化する可能性がある。したがって、いくつかの例では、温度の変化を反映するように推定利得を更新するために以下に概説するルーチンを行うことができる。例えば、このルーチンはチャープ間で実施できる。
【００８９】
対応するＦＣＷ１を設定することによってＰＬＬを周波数ｆｏｕｔ１にロックすることができ、この周波数を生成するファインコードｆｉｎｅ１は、ＰＬＬがロックされた後に保存できる。式１１は、周波数ｆｏｕｔ１が、ファインコードｆｉｎｅ１と発振器利得ｋｖとの積であり得ることを示す。
【００９０】
【数１１】
2019186928.tif 000013
【００９１】
次いで、ＦＣＷを比較的小さい値（例えば０．５ＬＳＢ）だけ増加させることができ、ＰＬＬはこの周波数にロックされる。ＰＬＬがロックされた後に新しいファインコードｆｉｎｅ２を保存することができる。式１２は、周波数ｆｏｕｔ２が、ファインコードｆｉｎｅ２と発振器利得ｋｖとの積であり得ることを示す。
【００９２】
【数１２】
2019186928.tif 000014
【００９３】
式１２からの項から式１１からの項を減算することによって、式１３および／または式１４を導出することができる。
【００９４】
【数１３】
2019186928.tif 000015
【００９５】
したがって、発振器利得正規化因子βは、生成された周波数ランプの両端で推定することができる。これらの正規化因子は、βｔｏｐおよびβｂｏｔｔｏｍと表示することができる。平均値βａｖは式１５から得ることができる。
【００９６】
【数１４】
2019186928.tif 000016
【００９７】
生成されたランプの周波数の両端の正規化因子が分かると、各ファインコードに対応する推定β項は式１６で表すことができる。
【００９８】
【数１５】
2019186928.tif 000017
【００９９】
ワンタイム較正は、入力βｔｏｐ、βｂｏｔｔｏｍ、ｆｉｎｅＴＯＰ、ｆｉｎｅＢＯＴＴＯＭ、およびβａｖを測定して保存できる。これらの値が分かると、ＰＬＬの通常動作に対して、例えば、式１６を使用して補正項を計算できる。
【０１００】
ここで、固定Δｆｉｎｅに対して利得正規化項βを生成するための較正ルーチンについて論じる。この較正ルーチンでは、固定発振器チューニングワードＯＴＷ入力から周波数コマンドワードＦＣＷを測定するようにＤＰＬＬを再構成することができる。下記で論じる図７Ａおよび７Ｂは、そのような較正ルーチンで使用することができる再構成可能なＤＰＬＬ７００を図示している。任意の出力周波数ｆｏｕｔで正規化因子
【０１０１】
【数１６】
2019186928.tif 000018
【０１０２】
を測定するための較正ルーチンが以下に概説されている。
【０１０３】
対応するＦＣＷ１を設定することによってＰＬＬを周波数ｆｏｕｔ１にロックすることができ、ＰＬＬがロックされた後にこの周波数ｆｉｎｅ１を生成するファインコードが保存される。出力周波数ｆｏｕｔ１は式１７によって表すことができる。
【０１０４】
【数１７】
2019186928.tif 000019
【０１０５】
ファインコードは、４コードなど、比較的小さな値で増加することができ、再構成されたＰＬＬは、ＦＣＷの変化を取得するようにロックされる。ＦＣＷのこの変化は、ＰＬＬが再構成モードでロックされた後に保存される。式１８はそのような変化を表す。
【０１０６】
【数１８】
2019186928.tif 000020
【０１０７】
式１８から式１７を減算すると、式１９または式２０が得られる。
【０１０８】
【数１９】
2019186928.tif 000021
【０１０９】
したがって、発振器利得正規化因子βは、生成された周波数ランプの両端−βｔｏｐおよびβｂｏｔｔｏｍで推定できる。これらの値が分かると、例えば、式１６を使用して補正項を計算することができる。
【０１１０】
図７Ａは、再構成可能ＤＰＬＬ７００の概略ブロック図を図示する。図７Ｂは、テストモードにおけるＤＰＬＬ７００の機能的等価物の概略ブロック図を図示する。ＤＰＬＬ７００は、加算器１０２、アキュムレータ１０４、ＤＬＦ１０６、ＤＣＯ１０８、およびＴＤＣ／カウンタ１１０、ならびに微分ブロック１１２を含む。ＤＰＬＬ７００はまた、ＤＰＬＬ７００を再構成することを可能にするために、合成回路７０１、第１のマルチプレクサ７０２、および第２のマルチプレクサ７０３を含む。ＤＰＬＬ７００は、少なくとも通常モードとテストモードで機能することができる。通常モードでは、ＤＰＬＬ７００は図１のＤＰＬＬ１００のように動作することができる。モード選択信号ＭＯＤＥは、第１のマルチプレクサ７０２および第２のマルチプレクサ７０３に提供することができる。モード信号ＭＯＤＥをトグルさせることは、ＤＰＬＬ７００を通常モードとテストモードとの間でトグルさせることができる。
【０１１１】
テストモードでは、ＤＰＬＬ７００は図７Ｂに示すように機能することができる。ＤＰＬＬ７００は、テストＯＴＷを受信することができ、テストＯＴＷは、テストモードにおいてＤＣＯ１０８へのＯＴＷとして提供することができる。ＤＣＯ１０８は、テストモードのテストＯＴＷに基づいて出力信号ｆｏｕｔを出力する。発振出力信号は、テストモードにおいて発振器１０８への閉フィードバックループの一部ではないＴＤＣ／カウンタ３０７に提供される。加算器１０２は、出力周波数ＦＣＷＯＵＴの指示から微分ブロック１１２の出力を減算する。出力周波数ＦＣＷＯＵＴの指示は、テストモードにおいて加算器１０２に提供され、それによってテストモードに対する誤差信号を生成する。誤差信号は、ＤＬＦ１０６に提供され、それはΔＦＣＷを出力する。ΔＦＣＷは符号を変更することができ、合成回路７０１を使用してＦＣＷに加算（またはＦＣＷから減算）して出力周波数ＦＣＷＯＵＴの指示を生成することができる。
【０１１２】
上述の発振器利得を計算する方法は、ランプ信号を生成する前に発振器利得の指標を計算することを含むことができる。発振器利得を計算する他の方法は、ＰＬＬがランプ信号を生成している間に発振器利得の指標を計算することを含むことができる。バックグラウンドで走らせることができる発振器利得を計算する方法を以下に説明する。
【０１１３】
図４Ａに示すシステムについては、発振器利得正規化因子βの推定値のいかなる不正確さも、ＤＰＬＬによって補償することができ、その結果、位相誤差Φｒａｍｐがゼロから逸脱することになる。これは、位相検出器出力が推定発振器利得の不正確さの尺度を提供し、したがって推定発振器利得を補正するために使用できることを示している。推定利得正規化因子
【０１１４】
【数２０】
2019186928.tif 000022
【０１１５】
が過小評価されているとき、位相誤差とランプ勾配Ａとは同じ符号になる。この情報を使用して、推定利得正規化因子
【０１１６】
【数２１】
2019186928.tif 000023
【０１１７】
の補正項を生成することができる。類似した情報のケースを使用して、発振器利得正規化因子βが過大評価されたときについての補正項を生成することができる。発振器利得の指標の推定値に対する調整を実施する補正ループはバックグラウンドで走らすことができ、ＰＬＬの通常の動作を妨害し得ない。発振器利得（例えば、正規化因子）の推定指示が実際の値に近づくと、位相誤差Φｒａｍｐの推定値は正確になる。これは、小さな整定時間をもたらすことになる。誤差はランププロファイルとは無関係であるべきなので、正しい発振器利得が推定されると、ランププロファイルが変化しても、後続のチャープに対して整定時間は短いままとなる。
【０１１８】
図８は、一実施形態による位相誤差回路８０１を含むＤＰＬＬの一部８００の概略ブロック図である。図示の位相誤差回路８０１は、ＤＬＦのＰＩフィルタの比例部の出力信号を受信することができる発振器利得推定回路８０２を含む。図示の発振器利得推定回路は、比例ブロック８０３、積分器８０４、および調整回路８０５を含む。比例ブロック８０３は、ＰＩフィルタの比例部の出力信号にプログラム可能な利得定数αβｃａｌを乗算することができる。比例ブロック８０３からの出力信号は、積分器８０４によって積分されて発振器利得の指標のための補正項を生成することができる。調整回路８０５は、この補正項を使用して発振器利得の推定値を調整することができる。例えば、調整回路は、発振器利得の推定値に補正項を加えることができる。調整回路８０５は、発振器利得の更新された推定値βｅｓｔを提供することができる。位相誤差回路のスケーリング回路８０６は、積分器４１７の入力における位相誤差の推定値を生成するために、発振器利得の更新された推定値βｅｓｔの出力信号にランプ偏差ｒａｍｐｄｅｖを乗算することができる。これは、式９に基づいて位相誤差信号Φｐ＿ｅｓｔを提供することができる。
【０１１９】
位相誤差回路８０１は、図４ＡのＤＬＦ４０１と類似のＤＬＦで図示されているが、図８を参照して論じられた原理および利点のいずれかに従う位相誤差回路は、任意の他の適切なＤＬＦと関連付けて実装することができる。例えば、図８に図示されていないＤＬＦ４０１の特徴を有するＤＬＦを位相誤差回路８０１を用いて実装することができる。別の例として、図５Ａ〜５Ｃの任意の適切な原理および利点に従うＤＬＦは、位相誤差回路８０１および／または類似の位相誤差回路を用いて実装することができる。
【０１２０】
位相誤差回路８０１は、図８のブロック４１５からの出力信号を受信するように示されているが、位相誤差回路は代替的にまたは付加的にＤＬＦから異なる信号を受信することができる。例えば、位相誤差回路は、位相検出器４０２から出力信号を受信することができ、そのような位相誤差回路は、適宜この出力信号をスケーリングし、および／または図８に示す回路に対してプログラム可能な利得定数αβｃａｌを調整することができる。別の例として、位相誤差回路は、スケーリング回路４１０から出力信号を受信することができ、そのような位相誤差回路は、適宜この出力信号をスケーリングし、および／または図８に示す回路に対してプログラム可能な利得定数αβｃａｌを調整することができる。
【０１２１】
図９は、発振器利得正規化因子βの推定のために測定された発振器利得ｋｖおよび閉ループ較正を使用して、本明細書に開示されているＤＬＦの特徴を有する場合および有しない場合の、ＤＰＬＬに対する位相誤差およびＰＩフィルタ積分器入力のシミュレーションプロットを図示する。図９は、ΦｒａｍｐＩの推定が開始時に不正確であることを示している。推定発振器利得正規化因子βｅｓｔが正確な値に近づくにつれて、ΦｒａｍｐＩの推定もまた正確な値に近づき、それにより整定時間が改善される。
【０１２２】
図１０は、発振器利得正規化因子βの推定のために測定された発振器利得ｋｖおよび閉ループ較正を使用して、高速整定改善を有する場合および有しない場合の、周波数および周波数誤差のシミュレーションプロットを図示する。図１０は、整定時間が短く、図４Ｃに描かれたように理想発振器利得が使用されているときに達成されるものと同様であることを示している。
【０１２３】
ＰＬＬによって生成されるランプの整定時間を大幅に短縮するための方法、回路、およびシステムが開示されている。本明細書に開示される整定時間の改善は、三角波ランプ、のこぎり波ランプ、および２つ以上の勾配を有するランプを含めて任意の適切なランププロファイルに適用することができる。そのような改善は、広帯域ランプで実施することができる。ランプを持続させるために位相誤差を推定し、推定された位相誤差をＰＬＬ内でオフセットとして加えることによって、高速の整定時間が達成でき、それによりランプを持続させるために位相誤差を取得することからループを解放する。位相誤差の推定は発振器利得の関数であり得るので、発振器利得を正確に推定するためのルーチンが説明されている。そのようなルーチンは、発振器利得を正確に推定するためのワンタイムバウ較正ルーチンおよび閉ループバックグラウンド較正ループを含む。生成されたのこぎり波ランプのシミュレーションおよび測定結果が提供されており、それは、整定時間がすべての場合で１０μｓから２μｓ未満に改善できることを示している。
【０１２４】
本明細書で論じられる原理および利点のいずれも、上記のシステム、回路、および方法だけではなく、他のシステム、回路、および方法にも適用することができる。いくつかの実施形態は、本明細書に記載の特徴および／または利点のサブセットを含むことができる。上記の様々な実施形態の要素および動作は、さらなる実施形態を提供するために組み合わせることができる。本明細書で論じられる方法の作用は、必要に応じて任意の順序で行うことができる。さらに、本明細書で論じられる方法の作用は、必要に応じて、連続的にまたは並列に行うことができる。回路は特定の構成で例示されているが、他の等価な構成も可能である。
【０１２５】
上記の実施形態のいくつかは、ＤＰＬＬに関連して例を提供した。しかしながら、実施形態の任意の適切な原理および利点は、必要に応じてチャージポンプＰＬＬに適用することができる。より一般的には、本明細書で論じられている原理および利点のいずれも、本明細書の教示のいずれかから利益を得ることができる任意の他のシステム、装置、または方法に関連して実施することができる。例えば、本明細書で論じられている原理および利点のいずれも、ランプ信号の整定時間を短縮する必要がある任意のデバイスと関連して実施することができる。
【０１２６】
本開示の態様は、様々な電子デバイスに実装することができる。例えば、本明細書で論じた原理および利点のいずれかに従って実装された１つ以上のＤＰＬＬを様々な電子デバイスに含めることができる。電子デバイスの例としては、限定はされないが、レーダーシステム、レーダー検出器、民生用電子製品、半導体ダイおよび／またはパッケージ化されたモジュールなどの民生用電子製品の部品、電子試験機器、無線通信デバイス、医療デバイスおよび／または医療システム、産業用電子システム、自動車用電子システムなどの車両用電子システム、等を含めることができる。電子デバイスの例には、通信ネットワークも含むことができる。民生用電子製品には、限定はされないが、スマートフォンなどの電話機、ラップトップコンピュータ、タブレットコンピュータ、スマートウォッチやイヤーピースなどのウェアラブルコンピューティングデバイス、自動車、カムコーダ、カメラ、デジタルカメラ、携帯用メモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、コピー機、ファクシミリ機、スキャナー、多機能周辺デバイス、等を含めることができる。さらに、電子デバイスは未完成品を含むことができる。
【０１２７】
文脈上明らかに別段の要求がない限り、明細書および特許請求の範囲を通して、「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」などの語は、排他的または網羅的な意味ではなく、包括的な意味で解釈されるべきであり、つまり、「含むが、これに限定されない」という意味である。本明細書で一般的に使用される「連結された（ｃｏｕｐｌｅｄ）」または「接続された（ｃｏｎｎｅｃｔｅｄ）」という語は、直接接続されるか、または１つ以上の中間要素によって接続されるかのいずれかであり得る２つ以上の要素を指す。こうして、図に示されている様々な概略図は、要素および構成要素の例示的な構成を描いているが、追加の介在要素、デバイス、特徴、または構成要素が、実際の実施形態に存在してもよい（描かれた回路の機能性が悪影響を受けないと仮定して）。加えて、本出願で使用されるとき、「本明細書で（ｈｅｒｅｉｎ）」、「上で（ａｂｏｖｅ）」、「以下で（ｂｅｌｏｗ）」という語および類似の意味の語は、本出願全体を指すものとし、本出願のいずれか特定の部分を指すものではない。文脈が許す場合、単数または複数を使用する特定の実施形態の詳細な説明における語はまた、それぞれ、複数または単数も含み得る。２つ以上の項目のリストに関して「または（ｏｒ）」という語は、その語の以下の解釈：リスト内の項目のいずれか、リスト内の項目のすべて、およびリスト内の項目の任意の組み合わせ、のすべて網羅することを意図している。本明細書で提供されるすべての数値または距離は、測定誤差内に同様の値を含むことを意図している。
【０１２８】
いくつかの実施形態を説明したが、これらの実施形態は例としてのみ提示したものであり、開示の範囲を限定することを意図するものではない。実際、本明細書に記載の新規の装置、システム、および方法は、様々な他の形態で実施され得る。さらに、本開示の精神から逸脱することなく、本明細書に記載の方法およびシステムの形態における様々な省略、置換および変更がなされ得る。添付の特許請求の範囲およびそれらの等価物は、本開示の範囲および精神の範囲内に入るような、そのような形態または修正を網羅することを意図している。
【符号の説明】
【０１２９】
１００  デジタル位相同期ループ（ＤＰＬＬ）
１０２  加算器
１０４  アキュムレータ
１０６  デジタルループフィルタ（ＤＬＦ）
１０８  デジタル制御発振器（ＤＣＯ）
１１０  時間−デジタル変換器（ＴＤＣ）／カウンタ
１１２  微分ブロック
【図１】
2019186928.tif 000024
【図２Ａ】
2019186928.tif 000025
【図２Ｂ】
2019186928.tif 000026
【図３】
2019186928.tif 000027
【図４Ａ】
2019186928.tif 000028
【図４Ｂ】
2019186928.tif 000029
【図４Ｃ】
2019186928.tif 000030
【図５Ａ】
2019186928.tif 000031
【図５Ｂ】
2019186928.tif 000032
【図５Ｃ】
2019186928.tif 000033
【図６】
2019186928.tif 000034
【図７Ａ】
2019186928.tif 000035
【図７Ｂ】
2019186928.tif 000036
【図８】
2019186928.tif 000037
【図９】
2019186928.tif 000038
【図１０】
2019186928.tif 000039
【外国語明細書】
2019186928000001.pdf