(57)【要約】      （修正有）【課題】効率よく不良メモリセルのリペア動作を遂行することができる半導体メモリ装置を提供する。【解決手段】半導体メモリ装置は、メモリセルアレイ及びリペア制御回路を含む。前記メモリセルアレイは、複数のノーマル領域グループを含むノーマルセル領域及び前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を含む。前記リペア制御回路は、入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御する。ノーマルセル領域のグループ化を通じて半導体メモリ装置のサイズを縮小する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のノーマル領域グループを含むノーマルセル領域、及び前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を含むメモリセルアレイと、
入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御するリペア制御回路とを含むことを特徴とする、半導体メモリ装置。
【請求項２】
前記複数のノーマル領域グループの各々は複数のサブ領域を含み、
隣り合うサブ領域は互いに異なるノーマル領域グループに属するように配置されることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記複数のノーマル領域グループに各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン方式により配置されることを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項４】
前記複数の不良アドレスの各々のビット数は、前記入力アドレスのビット数より小さいことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項５】
前記複数のノーマル領域グループの個数が２^Ｍ（Ｍは、自然数）であり、前記入力アドレスのビット数がＮ（Ｎは、Ｍより大きい自然数）である時、前記複数の不良アドレスの各々のビット数はＮ−Ｍであることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項６】
前記入力アドレスは、前記ターゲットノーマル領域グループを示す１つ以上のグループ識別ビットを含むことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項７】
前記リペア制御回路は、
前記グループ識別ビットに基づいて前記ターゲットノーマル領域グループを示す複数のグループ選択信号を発生するグループ選択回路と、
前記複数の不良アドレスを記憶し、前記複数のグループ選択信号に基づいて前記複数の不良アドレスのうちから前記ターゲット不良アドレスを抽出して提供するアドレス記憶回路と、
前記入力アドレス及び前記ターゲット不良アドレスを比較し、前記比較結果に基づいて前記リペア動作を制御するためのリペア信号を発生する比較回路とを含むことを特徴とする、請求項６に記載の半導体メモリ装置。
【請求項８】
前記複数のノーマル領域グループは、前記比較回路を共有することを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項９】
前記比較回路は、前記ターゲット不良アドレスの各々を前記入力アドレスと比較するための複数の比較器を含み、
前記複数の比較器の個数は前記アドレス記憶回路が記憶することができる不良アドレスの最大個数より小さいことを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項１０】
前記複数の比較器の個数がＰ（Ｐは、自然数）であり、前記複数のノーマル領域グループの個数がＱ（Ｑは、自然数）である時、前記アドレス記憶回路が記憶することができる不良アドレスの最大個数はＰ＊Ｑであることを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１１】
前記複数の比較器の各々は前記ターゲット不良アドレスのビットと前記入力アドレスのうちの前記グループ識別ビットを除外した残りのビットをビット単位で比較する複数の論理ゲートを含み、
前記複数のノーマル領域グループの個数が２^Ｍ（Ｍは、自然数）であり、前記入力アドレスのビット数がＮ（Ｎは、Ｍより大きい自然数）である時、各々の比較器に含まれる前記複数の論理ゲートの個数はＮ−Ｍであることを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１２】
前記入力アドレスは、前記複数のノーマル領域グループのうち、前記ターゲットノーマル領域グループを示す１つ以上のグループ識別ビット、及び各々のノーマル領域グループに属する前記複数のサブ領域のうちのターゲットサブ領域を示す１つ以上のサブ領域識別ビットを含むことを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項１３】
前記グループ識別ビットは、前記入力アドレス内で前記サブ領域識別ビットより下位ビットに該当することを特徴とする、請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記不良メモリセルをロー単位でリペアするローリペア動作を遂行し、
前記複数のサブ領域の各々は複数のワードラインに該当することを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項１５】
前記不良メモリセルを各々のメモリブロックに属するコラム単位でリペアするコラムリペア動作を遂行し、
前記複数のサブ領域は複数のメモリブロックに各々該当し、
前記リダンダンシーセル領域は、前記ノーマルセル領域のワードラインとは異なるワードラインに連結されることを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項１６】
前記リダンダンシーセル領域は複数のリダンダンシー領域グループを含み、
前記複数のリダンダンシー領域グループの各々は前記複数のノーマル領域グループのうち、相応するノーマル領域グループの不良メモリセルを取り替えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項１７】
前記リダンダンシーセル領域は、前記複数のノーマル領域グループにより共有されて前記複数のノーマル領域グループの不良メモリセルを取り替えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項１８】
複数のサブ領域を各々含む複数のノーマル領域グループを含み、前記複数のノーマル領域グループに各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン方式により配置されるノーマルセル領域と、
前記ノーマルセル領域の不良メモリセルを取り替えて、前記ノーマルセル領域のワードラインとは異なるワードラインに連結されるリダンダンシーセル領域と、
入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御するリペア制御回路とを含むことを特徴とする、半導体メモリ装置。
【請求項１９】
ノーマルセル領域を複数のノーマル領域グループにグループ化するステップと、
前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を提供するステップと、
入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定するステップと、
複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出するステップと、
前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御するステップとを含むことを特徴とする、半導体メモリ装置の動作制御方法。
【請求項２０】
前記複数のノーマル領域グループの各々を複数のサブ領域にグループ化するステップと、
前記複数のノーマル領域グループに各々属するサブ領域をコラム方向に順次に１つずつラウンドロビン方式により配置するステップとをさらに含むことを特徴とする、請求項１９に記載の半導体メモリ装置の動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より詳しくは、効率のよいリペア動作のための半導体メモリ装置及び前記半導体メモリ装置の動作方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、フラッシュメモリ装置のような不揮発性メモリ装置とＤＲＡＭのような揮発性メモリ装置とに区分できる。ＤＲＡＭのような揮発性メモリ装置は比較的価格が安いので、システムメモリのような大容量データを記憶することに使われている。また、ＤＲＡＭのような揮発性半導体メモリ装置では、集積度を高めるために工程スケールを縮小させている。工程スケールの縮小によってビット誤り率（bit  error  rate）が急激に上昇し、歩留まりが低くなることと予想される。一定の水準の歩留まりを確保するためにリダンダンシー資源を用いたリペア技術が利用できる。しかしながら、リペア技術を用いて歩留まりを高める場合、半導体メモリ装置のサイズが共に増大する問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
前記のような問題点を解決するための本発明の一目的は、効率よく不良メモリセルのリペア動作を遂行することができる半導体メモリ装置を提供することにある。
【０００４】
また本発明の一目的は、効率よく不良メモリセルをリペアすることができる半導体メモリ装置の動作方法を提供することにある。
【課題を解決するための手段】
【０００５】
前記一目的を達成するために、本発明の実施形態に係る半導体メモリ装置は、メモリセルアレイ及びリペア制御回路を含む。
【０００６】
前記メモリセルアレイは、複数のノーマル領域グループを含むノーマルセル領域及び前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を含む。
【０００７】
前記リペア制御回路は、入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御する。
【０００８】
前記一目的を達成するために、本発明の実施形態に係る半導体メモリ装置は、複数のサブ領域を各々含む複数のノーマル領域グループを含み、前記複数のノーマル領域グループに各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン（Round  Robin）方式により配置されるノーマルセル領域、前記ノーマルセル領域の不良メモリセルを取り替えて、前記ノーマルセル領域のワードラインとは他のワードラインに連結されるリダンダンシーセル領域及び入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御するリペア制御回路を含む。
【０００９】
前記一目的を達成するために、本発明の実施形態に係る半導体メモリ装置の動作方法は、ノーマルセル領域を複数のノーマル領域グループにグループ化するステップ、前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を提供するステップ、入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定するステップ、複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出するステップ、及び前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御するステップを含む。
【発明の効果】
【００１０】
本発明の実施形態に係る半導体メモリ装置及び前記メモリ装置の動作方法は、ノーマルセル領域を複数のノーマル領域グループにグループ化してリペア動作を制御することによって、前記リペア動作のための比較器の個数を減少し、記憶及び比較される不良アドレスのビット数を減少して半導体メモリ装置のサイズを縮小することができる。
【００１１】
また、本発明の実施形態に係る半導体メモリ装置及び前記メモリ装置の動作方法は、各々のノーマル領域グループを複数のサブ領域に分割し、隣り合うサブ領域は互いに異なるノーマル領域グループに属するように配置することによって、半導体メモリ装置のサイズ増加無しで半導体メモリ装置の歩留まり（yield）を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体メモリ装置の動作方法を示すフローチャートである。
【図２】本発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【図３】本発明の実施形態に係るメモリシステムを示すブロック図である。
【図４】本発明の実施形態に係る半導体メモリ装置を示すブロック図である。
【図５】図４の半導体メモリ装置に含まれるバンクアレイの一実施形態を示す回路図である。
【図６】本発明の実施形態に係る半導体メモリ装置に含まれるリペア制御回路の一実施形態を示すブロック図である。
【図７】図６のリペア制御回路に含まれるグループ選択回路の一実施形態を示す図である。
【図８】図６のリペア制御回路に含まれるアドレス記憶回路の一実施形態を示す図である。
【図９】図６のリペア制御回路に含まれる比較回路の一実施形態を示す図である。
【図１０】図９の比較回路に含まれる比較器の一実施形態を示す図である。
【図１１】本発明の実施形態に係る半導体メモリ装置に含まれるノーマルセル領域の一実施形態を示す図である。
【図１２】本発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【図１３】図１２のメモリセルアレイに相応する入力アドレスの一例を示す図である。
【図１４】発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【図１５】本発明の実施形態に係る半導体メモリ装置に含まれるバンクアレイの一実施形態を示すブロック図である。
【図１６】本発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【図１７】図１６のメモリセルアレイに相応する入力アドレスの一例を示す図である。
【図１８】発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【図１９】図１９及び図２０は、本発明の一実施形態に係る積層型メモリ装置の構造を示す図である。
【図２０】図１９及び図２０は、本発明の一実施形態に係る積層型メモリ装置の構造を示す図である。
【図２１】図１９及び図２０の積層型メモリ装置に含まれる本発明の実施形態に係る半導体ダイの配置を示す。
【図２２】本発明の実施形態に係るメモリ装置をモバイルシステムに応用した例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複説明は省略する。
【００１４】
図１は本発明の実施形態に係る半導体メモリ装置の動作方法を示すフローチャートであり、図２は本発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【００１５】
図１及び図２を参照すると、ノーマルセル領域（ＮＣＲＥＧ）を複数のノーマル領域グループ（ＮＲＧ１〜ＮＲＧＱ）にグループ化し（Ｓ１００）、ノーマルセル領域（ＮＣＲＥＧ）の不良メモリセルを取り替えるためのリダンダンシーセル領域（ＲＣＲＥＧ）を提供する（Ｓ２００）。一実施形態において、半導体メモリ製造工程によりメモリセルアレイ３００を形成し、メモリセルアレイ３００の一部をノーマルセル領域（ＮＣＲＥＧ）に割り当てて、他の一部をリダンダンシーセル領域（ＲＣＲＥＧ）に割り当てることができる。図２には、便宜上、複数のノーマル領域グループ（ＮＲＧ１〜ＮＲＧＱ）の各々を１つの領域に図示したが、後述する複数のノーマル領域グループ（ＮＲＧ１〜ＮＲＧＱ）とリダンダンシーセル領域（ＲＣＲＥＧ）の各々は複数のサブ領域に分割され、同一なノーマルセル領域に属するサブ領域はメモリセルアレイ３００に散在されて配置できる。
【００１６】
このようなメモリセルアレイ３００の構造を用いて効率のよいリペア動作を遂行することができる。入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定する（Ｓ３００）。複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出する（Ｓ４００）。前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御する（Ｓ５００）。ターゲットノーマル領域グループの決定、ターゲット不良アドレスの抽出、及びこれに基づいたリペア動作に関する実施形態は図６乃至図１０を参照して後述する。
【００１７】
このように、本発明の実施形態に係る半導体メモリ装置及び前記メモリ装置の動作方法は、ノーマルセル領域を複数のノーマル領域グループにグループ化してリペア動作を制御することによって、前記リペア動作のための比較器の個数を減少し、記憶及び比較される不良アドレスのビット数を減少して、半導体メモリ装置のサイズを縮小することができる。
【００１８】
本発明の実施形態に従って、図１１乃至図１８を参照して後述するように、複数のノーマル領域グループ（ＮＲＧ１〜ＮＲＧＱ）の各々は複数のサブ領域を含み、互いに隣接するサブ領域は互いに異なるノーマル領域グループに属するように配置できる。例えば、複数のノーマル領域グループ（ＮＲＧ１〜ＮＲＧＱ）に各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン（Round  Robin）方式により配置できる。
【００１９】
このように、本発明の実施形態に係る半導体メモリ装置及び前記メモリ装置の動作方法は、各々のノーマル領域グループを複数のサブ領域に分割し、互いに隣接するサブ領域は互いに異なるノーマル領域グループに属するように配置することによって、半導体メモリ装置のサイズ増加無しで半導体メモリ装置の歩留まりを向上させることができる。
【００２０】
図３は、本発明の実施形態に係るメモリシステムを示すブロック図である。
【００２１】
図３を参照すると、メモリシステム２０はメモリコントローラ１００及び少なくとも１つの半導体メモリ装置２００を含むことができる。
【００２２】
メモリコントローラ（Memory  Controller）１００は、メモリシステム（Memory  System）２０の動作を全般的に制御し、外部のホストと半導体メモリ装置２００との間の全般的なデータ交換を制御する。例えば、メモリコントローラ１００はホストの要請によって半導体メモリ装置２００を制御してデータを書き込むか（write）、データを読み出す（read）。また、メモリコントローラ１００は半導体メモリ装置２００を制御するための動作コマンド（command）を印加して、半導体メモリ装置２００の動作を制御する。
【００２３】
実施形態に従って、半導体メモリ装置２００は動的メモリセルを備えるＤＲＡＭ（dynamic  random  access  memory）、ＤＤＲ４（double  data  rate  4）ＳＤＲＡＭ（synchronous  DRAM）、またはＬＰＤＤＲ４（low  power  DDR4）ＳＤＲＡＭ、ＬＰＤＤＲ５  ＳＤＲＡＭでありうる。
【００２４】
メモリコントローラ１００は、半導体メモリ装置２００にクロック信号（ＣＬＫ）、コマンド（ＣＭＤ）、及びアドレス（ＡＤＤＲ）を転送し、半導体メモリ装置２００とデータ（ＤＱ）をやりとりすることができる。
【００２５】
半導体メモリ装置２００は、データ（ＤＱ）が格納されるメモリセルアレイ３００、制御ロジック回路２１０、及びリペア制御回路４００を含むことができる。メモリセルアレイ３００は、前述したように複数のノーマル領域グループを含むノーマルセル領域及び前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を含むことができる。
【００２６】
制御ロジック回路２１０はコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に基づいてメモリセルアレイ３００に対するアクセスを制御し、リペア制御回路４００はメモリセルアレイ３００の前記グループ化された構造を用いてリペア動作を効率よく制御することができる。
【００２７】
より詳しくは、リペア制御回路４００は入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記入力アドレス及び前記ターゲット不良アドレスの比較結果に基づいてリペア動作を制御することができる。
【００２８】
図４は、本発明の実施形態に係る半導体メモリ装置を示すブロック図である。
【００２９】
図４を参照すると、半導体メモリ装置２００は、制御ロジック回路２１０、アドレスレジスタ２２０、バンク制御ロジック２３０、リフレッシュカウンター２４５、ローアドレスマルチプレクサ２４０、コラムアドレスラッチ２５０、ローデコーダ２６０、コラムデコーダ２７０、メモリセルアレイ３００、センスアンプ部２８５、入出力ゲーティング回路２９０、エラー訂正回路２８０、データ入出力バッファ２９５、リペア制御回路４００、及びタイミング制御回路５００を含むことができる。
【００３０】
メモリセルアレイ３００は、第１乃至第８バンクアレイ３１０〜３８０を含むことができる。また、ローデコーダ２６０は第１乃至第８バンクアレイ３１０〜３８０に各々連結された第１乃至第８バンクローデコーダ２６０ａ〜２６０ｈを含み、前記コラムデコーダ２７０は第１乃至第８バンクアレイ３１０〜３８０に各々連結された第１乃至第８バンクコラムデコーダ２７０ａ〜２７０ｈを含み、前記センスアンプ部２８５は第１乃至第８バンクアレイ３１０〜３８０に各々連結された第１乃至第８バンクセンスアンプ２８５ａ〜２８５ｈを含むことができる。第１乃至第８バンクアレイ３１０〜３８０、第１乃至第８バンクセンスアンプ２８５ａ〜２８５ｈ、第１乃至第８バンクコラムデコーダ２７０ａ〜２７０ｈ、及び第１乃至第８バンクローデコーダ２６０ａ〜２６０ｈは第１乃至第８バンクを各々構成することができる。第１乃至第８バンクアレイ３１０〜３８０の各々は複数のワードライン（ＷＬ）と複数のビットライン（ＢＬ）、及びワードライン（ＷＬ）とビットライン（ＢＬ）とが交差する地点に形成される複数のメモリセル（ＭＣ）を含むことができる。
【００３１】
アドレスレジスタ２２０は、メモリコントローラ１００からバンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）、ローアドレス（ＲＯＷ＿ＡＤＤＲ）、及びコラムアドレス（ＣＯＬ＿ＡＤＤＲ）を含むアドレス（ＡＤＤＲ）を受信することができる。アドレスレジスタ２２０は、受信されたバンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）をバンク制御ロジック２３０に提供し、受信されたローアドレス（ＲＯＷ＿ＡＤＤＲ）をローアドレスマルチプレクサ２４０に提供し、受信されたコラムアドレス（ＣＯＬ＿ＡＤＤＲ）をコラムアドレスラッチ２５０に提供することができる。
【００３２】
バンク制御ロジック２３０は、バンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）に応答してバンク制御信号を生成することができる。前記バンク制御信号に応答して、第１乃至第８バンクローデコーダ２６０ａ〜２６０ｈのうち、バンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）に相応するバンクローデコーダが活性化され、第１乃至第８バンクコラムデコーダ２７０ａ〜２７０ｈのうち、バンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）に相応するバンクコラムデコーダが活性化できる。
【００３３】
ローアドレスマルチプレクサ２４０はアドレスレジスタ２２０からローアドレス（ＲＯＷ＿ＡＤＤＲ）を受信し、リフレッシュカウンター２４５からリフレッシュローアドレス（ＲＥＦ＿ＡＤＤＲ）を受信することができる。ローアドレスマルチプレクサ２４０は、ローアドレス（ＲＯＷ＿ＡＤＤＲ）またはリフレッシュローアドレス（ＲＥＦ＿ＡＤＤＲ）をローアドレス（ＲＡ）として選択的に出力することができる。ローアドレスマルチプレクサ２４０から出力されたローアドレスＲＡは、第１乃至第８バンクローデコーダ（２６０ａ〜２６０ｈ）に各々印加できる。
【００３４】
第１乃至第８バンクローデコーダ２６０ａ〜２６０ｈのうち、バンク制御ロジック２３０により活性化されたバンクローデコーダは、ローアドレスマルチプレクサ２４０から出力されたローアドレス（ＲＡ）をデコーディングして前記ローアドレスに相応するワードラインを活性化することができる。例えば、前記活性化されたバンクローデコーダは、ローアドレスに相応するワードラインにワードライン駆動電圧を印加することができる。また、活性化されたバンクローデコーダは前記ローアドレスに相応するワードラインを活性化すると共に、リペア制御回路４００から出力される制御信号に基づいてスペアローアドレスに相応するスペアワードラインを活性化することができる。
【００３５】
コラムアドレスラッチ２５０はアドレスレジスタ２２０からコラムアドレス（ＣＯＬ＿ＡＤＤＲ）を受信し、受信されたコラムアドレス（ＣＯＬ＿ＡＤＤＲ）を一時的に格納することができる。また、コラムアドレスラッチ２５０は、バーストモードで、受信されたコラムアドレス（ＣＯＬ＿ＡＤＤＲ）を徐々にインクリメントさせることができる。コラムアドレスラッチ２５０は、一時的に格納されたまたは徐々にインクリメントしたコラムアドレス（ＣＯＬ＿ＡＤＤＲ）を第１乃至第８バンクコラムデコーダ２７０ａ〜２７０ｈに各々印加することができる。
【００３６】
第１乃至第８バンクコラムデコーダ２７０ａ〜２７０ｈのうち、バンク制御ロジック２３０により活性化されたバンクコラムデコーダは、入出力ゲーティング回路２９０を介してバンクアドレス（ＢＡＮＫ＿ＡＤＤＲ）及びコラムアドレス（ＣＯＬ＿ＡＤＤＲ）に相応するセンスアンプを活性化させることができる。また、活性化されたバンクコラムデコーダはリペア制御回路４００から出力されるコラムリペア信号（ＲＰ）に応答してコラムリペア動作を遂行することができる。
【００３７】
入出力ゲーティング回路ブロック２９０の入出力ゲーティング回路の各々は入出力データをゲーティングする回路と共に、入力データマスクロジック、第１乃至第８バンクアレイ３１０〜３８０から出力されたデータを格納するための読出データラッチ、及び第１乃至第８バンクアレイ３１０〜３８０にデータを書き込むための書込ドライバを含むことができる。
【００３８】
第１乃至第８バンクアレイ３１０〜３８０のうち、１つのバンクアレイから書き込まれるコードワード（ＣＷ）は、前記１つのバンクアレイに相応するセンスアンプにより感知され、前記読出データラッチに格納できる。前記読出データラッチに格納されたコードワード（ＣＷ）は、エラー訂正回路２８０によりＥＣＣデコーディングが遂行された後にデータ入出力バッファ２９５を通じて前記メモリコントローラ１００に提供できる。第１乃至第８バンクアレイ３１０〜３８０のうち、１つのバンクアレイに書き込まれるデータ（ＤＱ）はエラー訂正回路２８０でＥＣＣエンコーディングを遂行した後、前記書込ドライバを通じて前記１つのバンクアレイに書込できる。
【００３９】
データ入出力バッファ２９５は、書込動作ではメモリコントローラ１００から提供されるクロック信号（ＣＬＫ）に基づいてデータ（ＤＱ）をエラー訂正回路２８０に提供し、読出動作ではエラー訂正回路２８０から提供されるデータ（ＤＱ）をメモリコントローラ１００に提供することができる。
【００４０】
エラー訂正回路２８０は、書込動作でデータ入出力バッファ２９５から提供されるデータ（ＤＱ）のデータビットに基づいてパリティビットを生成し、データ（ＤＱ）とパリティビットを含むコードワード（ＣＷ）を入出力ゲーティング回路２９０に提供し、入出力ゲーティング回路２９０はコードワード（ＣＷ）をバンクアレイに書き込むことができる。
【００４１】
また、エラー訂正回路２８０は読出動作で１つのバンクアレイから読み出されたコードワード（ＣＷ）を入出力ゲーティング回路２９０から提供を受けることができる。エラー訂正回路２８０は、読出されたコードワード（ＣＷ）に含まれるパリティビットを用いてデータ（ＤＱ）に対するＥＣＣデコーディングを遂行してデータ（ＤＱ）に含まれる少なくとも１つのエラービットを訂正してデータ入出力バッファ２９５に提供することができる。
【００４２】
制御ロジック回路２１０は、半導体メモリ装置２００の動作を制御することができる。例えば、制御ロジック回路２１０は半導体メモリ装置２００が書込動作または読出動作を遂行するように制御信号を生成することができる。制御ロジック回路２１０は、前記メモリコントローラ１００から受信されるコマンド（ＣＭＤ）をデコーディングするコマンドデコーダ２１１及び半導体メモリ装置２００の動作モードを設定するためのモードレジスタ２１２を含むことができる。
【００４３】
例えば、コマンドデコーダ２１１は書込イネーブル信号（／ＷＥ）、ローアドレスストローブ信号（／ＲＡＳ）、コラムアドレスストローブ信号（／ＣＡＳ）、チップ選択信号（／ＣＳ）などをデコーディングしてコマンド（ＣＭＤ）に相応する動作制御信号（ＡＣＴ、ＰＣＨ、ＷＲ、ＲＤ）を生成することができる。制御ロジック回路２１０は、動作制御信号（ＡＣＴ、ＰＣＨ、ＷＲ、ＲＤ）をタイミング制御回路５００に提供することができる。制御信号（ＡＣＴ、ＰＣＨ、ＷＲ、ＲＤ）は、アクティブ信号（ＡＣＴ）、プリチャージ信号（ＰＣＨ）、書込信号（ＷＲ）、及び読出信号（ＲＤ）を含むことができる。
【００４４】
タイミング制御回路５００は、前記動作制御信号（ＡＣＴ、ＰＣＨ、ＷＲ、ＲＤ）に応答してワードライン（ＷＬ）の電圧レベルを制御する第１制御信号（ＣＴＬ１）とビットライン（ＢＬ）の電圧レベルを制御する第２制御信号（ＣＴＬ２）を生成し、第１制御信号（ＣＴＬ１）と第２制御信号（ＣＴＬ２）をメモリセルアレイ３００に提供することができる。
【００４５】
リペア制御回路４００は、入力アドレス（ＩＮＡＤＤＲ）に基づいてリペア制御信号（ＲＰ）を発生することができる。ここで、入力アドレス（ＩＮＡＤＤＲ）はメモリコントローラから提供されるアドレス（ＡＤＤＲ）またはその一部でありうる。一実施形態において、半導体メモリ装置２００は図１２乃至図１４を参照して後述するように、ノーマルセル領域の不良メモリセルをロー単位でリペアするローリペア動作を遂行することができ、この場合、入力アドレス（ＩＮＡＤＤＲ）はローアドレス（ＲＯＷ＿ＡＤＤＲ）の少なくとも一部を含むことができる。他の実施形態において、半導体メモリ装置２００は図１５乃至図１８を参照して後述するように、ノーマルセル領域の不良メモリセルを各々のメモリブロックに属するコラム単位でリペアするコラムリペア動作を遂行することができ、この場合、入力アドレス（ＩＮＡＤＤＲ）はローアドレス（ＲＯＷ＿ＡＤＤＲ）の少なくとも一部及びコラムアドレス（ＣＯＬ＿ＡＤＤＲ）の少なくとも一部を含むことができる。
【００４６】
リペア制御回路４００は、リペア制御信号（ＲＰ）を相応するバンクローデコーダ及び／又は相応するバンクコラムデコーダに提供することができる。バンクローデコーダ及び／又はバンクコラムデコーダは、リペア制御信号（ＲＰ）に基づいて不良メモリセルを取り替えてリダンダンシーセルを選択するための動作を遂行することができる。
【００４７】
図５は、図４の半導体メモリ装置に含まれるバンクアレイの一実施形態を示す回路図である。
【００４８】
図５を参照すると、１つのバンクアレイ、例えば、第１バンクアレイ３１０はノーマルセル領域（ＮＣＲＥＧ）及びリダンダンシーセル領域（ＲＣＲＥＧ）を含むことができる。ノーマルセル領域（ＮＣＲＥＧ）はワードライン（ＷＬ１〜ＷＬｍ、ｍは２以上の整数）、複数個のビットライン（ＢＬ１〜ＢＬｎ、ｎは２以上の整数）、そしてワードライン（ＷＬ１〜ＷＬｍ）とビットライン（ＢＬ１〜ＢＬｎ）との間の交差点に配置される複数個のメモリセル（ＭＣｓ）を含む。リダンダンシーセル領域（ＲＣＲＥＧ）はスペアワードライン（ＳＷＬ１〜ＳＷＬｒ、ｒは２以上の自然数）、ビットライン（ＢＬ１〜ＢＬｎ）、及びスペアワードライン（ＳＷＬ１〜ＳＷＬｒ）とビットライン（ＢＬ１〜ＢＬｎ）との間の交差点に配置される複数個のスペアメモリセル（ＳＭＣｓ）を含む。
【００４９】
前述したように、ノーマルセル領域（ＮＣＲＥＧ）は複数のノーマル領域グループにグループ化されることができ、前記複数のノーマル領域グループの各々は複数のサブ領域を含むことができる。互いに隣接するサブ領域は互いに異なるノーマル領域グループに属するようにインターリービング構造（interleaving  structure）またはスキャッタリング構造（scattering  structure）で配置できる。
【００５０】
図６は、本発明の実施形態に係る半導体メモリ装置に含まれるリペア制御回路の一実施形態を示すブロック図である。
【００５１】
図６を参照すると、リペア制御回路４００は、グループ選択回路（group  selection  circuit）４２０、アドレス記憶回路（address  storage  circuit）４４０、及び比較回路（comparison  circuit）４６０を含むことができる。
【００５２】
グループ選択回路４２０は、入力アドレス（ＩＮＡＤＤＲ）のＭビットのグループ識別ビット（ＢＧＲ）に基づいて前記ターゲットノーマル領域グループを示すＱビットのグループ選択信号（ＧＲＳＥＬ）を発生することができる。一実施形態において、図７を参照して後述するように、Ｑ＝２^Ｍとしうる。
【００５３】
アドレス記憶回路４４０は、複数の不良アドレスを記憶し、複数のグループ選択信号（ＧＲＳＥＬ）に基づいて、記憶された複数の不良アドレスのうちからターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）を抽出して提供することができる。ターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）の各々はＮ−Ｍビットとしうる。
【００５４】
アドレス比較回路４６０は、入力アドレス（ＩＮＡＤＤＲ）の残りのビット（ＢＲＭ）及びターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）を比較し、前記比較結果に基づいてリペア動作を制御するためのリペア信号（ＲＰ）を発生することができる。
【００５５】
入力アドレス（ＩＮＡＤＤＲ）のビット数がＮであり、グループ識別ビット（ＢＧＲ）のビット数がＭである時、入力アドレス（ＩＮＡＤＤＲ）のうち、グループ識別ビット（ＢＧＲ）を除外した残りのビット（ＢＲＭ）のビット数はＮ−Ｍとなる。アドレス記憶回路４４０はＮ−Ｍビットの不良アドレスを記憶し、したがって、アドレス記憶回路４４０で提供されるターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）の各々はＮ−Ｍビットである。比較回路４６０は、入力アドレス（ＩＮＡＤＤＲ）の残りのビット（ＢＲＭ）と各々のターゲット不良アドレスをビット単位で比較してリペア制御信号（ＲＰ）を発生する。
【００５６】
従来にはＮビットの入力アドレス（ＩＮＡＤＤＲ）とＮビットの不良アドレスを比較したのに対し、本発明の実施形態に係るリペア制御回路４００はＮ−Ｍビットの入力アドレス（ＩＮＡＤＤＲ）とＮ−Ｍビットの不良アドレスを比較する。したがって、アドレス記憶回路４４０に記憶される不良アドレスのビット数を減少して、アドレス記憶回路４４０のサイズを縮小することができる。また、比較回路４６０で比較対象となるビット数を減少して比較回路４６０のサイズを縮小することができる。また、後述するように、ノーマルセル領域のグループ化に従って比較の対象となる不良アドレスの個数を減少することができ、これによって比較回路４６０内の比較器の個数を減少することによって、比較回路４６０のサイズをより縮小することができる。
【００５７】
リダンダンシー回路は、半導体メモリ装置の場合、ロー（row）系配線及びコラム（column）系配線の各々に設置されることができ、欠陥セルのアドレス情報を記憶するフューズブロックを含む。前記フューズブロックを用いた前記リペア過程を通じて、以後、欠陥があるセルの位置にアクセスする場合、これを代替された正常セルにアクセスできるようにする。前記フューズブロックは、複数のフューズ配線を含むが、例えばレーザーを用いてフューズのうちの特定のフューズを切断するフューズカッティング工程を遂行するか、またはフラッシュメモリのような不揮発性メモリをプログラムしてリペアされたセルのアドレス情報が記録されるようになる。前記リペアされたセルのアドレス情報を記録するために複数個のフューズが必要である。通常的に、各アドレスビット別にフューズが存在するが、例えば１６ビットのアドレスに対するリペア情報を記録するためには各ビット別にフューズが必要であるので、１つのアドレスに対して１６個以上のフューズが必要となる。
【００５８】
１つのリペアされたアドレスを記録するためには、１つのフューズブロックが必要である。フューズブロックの個数が多いほどより多くの欠陥セルを取り替えることができ、これはより多くの欠陥がある半導体メモリ装置を良品に取り替えることができるようにする。しかしながら、フューズブロックが多くなるほど半導体メモリ装置の面積をより多く占めるようになるので、多い数のフューズブロックを入れることは現実的に不可能であり、チップサイズ及び歩留まりなどを考慮して設計するフューズブロックの個数を決定するようになる。
【００５９】
本発明の実施形態に係る半導体メモリ装置及び前記メモリ装置の動作方法は、ノーマルセル領域を複数のノーマル領域グループにグループ化してリペア動作を制御することによって、前記リペア動作のための比較器の個数を減少し、記憶及び比較される不良アドレスのビット数を減少して、半導体メモリ装置のサイズを縮小することができる。
【００６０】
図７は、図６のリペア制御回路に含まれるグループ選択回路の一実施形態を示す図である。
【００６１】
図７を参照すると、グループ選択回路４２０は入力アドレス（ＩＮＡＤＤＲ）のＭビットのグループ識別ビット（ＢＧＲ１〜ＢＧＲＭ）に基づいて前記ターゲットノーマル領域グループを示すＱビットのグループ選択信号（ＧＲＳＥＬ１〜ＧＲＳＥＬＱ）を発生することができる。一実施形態において、図７に図示したように、Ｑ=２^Ｍとしうる。例えば、グループ識別ビット（ＢＧＲ１〜ＢＧＲＭ）が２ビットである時、グループ選択信号（ＧＲＳＥＬ１〜ＧＲＳＥＬＱ）は２^２=４ビットとしうる。
【００６２】
グループ選択回路４２０は、グループ識別ビット（ＢＧＲ１〜ＢＧＲＭ）をデコーディングしてグループ選択信号（ＧＲＳＥＬ１〜ＧＲＳＥＬＱ）のうちからグループ識別ビット（ＢＧＲ１〜ＢＧＲＭ）に相応する１つのグループ選択信号のみを活性化し、残りのグループ選択信号を不活性化することができる。このように、グループ識別ビット（ＢＧＲ１〜ＢＧＲＭ）に従って選択的に活性化されるグループ選択信号（ＧＲＳＥＬ１〜ＧＲＳＥＬＱ）を用いてアドレス記憶回路４４０からターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出して提供することができる。
【００６３】
図８は、図６のリペア制御回路に含まれるアドレス記憶回路の一実施形態を示す図である。
【００６４】
図８を参照すると、アドレス記憶回路４４０はマトリックス形態に配置された複数のアドレスユニット（ＡＵ１１〜ＡＵＱＰ）、複数のアドレスユニット（ＡＵ１１〜ＡＵＱＰ）をアクセスするためのワードライン（ＡＷＬ１〜ＡＷＬＱ）、アクセスされたアドレスユニットからのアドレスを伝達するためのビットライン（ＡＢＬ１〜ＡＢＬＰ）、及びビットライン（ＡＢＬ１〜ＡＢＬＰ）を通じて伝達されるアドレスをセンシングするためのセンシング回路４４２を含むことができる。
【００６５】
各ローに配置されたアドレスユニットは、相応するノーマル領域グループの不良アドレスを記憶することができる。第１行のアドレスユニット（ＡＵ１１〜ＡＵ１Ｐ）は第１ノーマル領域グループの不良アドレスを記憶し、第２行のアドレスユニット（ＡＵ２１〜ＡＵ２Ｐ）は第２ノーマル領域グループの不良アドレスを記憶し、このような方式により第Ｓ行のアドレスユニット（ＡＵＳ１〜ＡＵＳＰ）は第Ｓノーマル領域グループの不良アドレスを記憶することができる。
【００６６】
前述したように、グループ選択回路４２０から提供される複数のグループ選択信号（ＧＲＳＥＬ１〜ＧＲＳＥＬＱ）のうちからターゲットノーマル領域グループに相応する１つのグループ選択信号のみ活性化され、残りのグループ選択信号は不活性化できる。したがって、ターゲットノーマル領域グループに相応する行に配置されたアドレスユニットが選択されることができ、選択された行のアドレスユニットに記憶された不良アドレスがターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）として提供できる。
【００６７】
一実施形態において、図８に図示されたアドレスユニット（ＡＵ１１〜ＡＵＱＰ）は不揮発性のメモリで具現できる。この場合、不揮発性のメモリから直接比較回路４６０に不良アドレスが提供できる。
【００６８】
他の実施形態において、図８に図示されたアドレスユニットは揮発性のメモリで具現できる。即ち、半導体メモリ装置のブーティング動作などにより不揮発性の記憶装置から揮発性のアドレスユニットに不良アドレスがローディングされ、揮発性のメモリから比較回路４６０に不良アドレスが提供されることによって、半導体メモリ装置のアクセス速度が向上できる。一実施形態において、アドレスユニットはリフレッシュが必要でないＳＲＡＭ（static  random  memory）セルで具現できる。
【００６９】
前述したように、各々のアドレスユニットには入力アドレス（ＩＮＡＤＤＲ）のＮビットからグループ識別ビット（ＢＧＲ）のＭビットを除外した残りのビット（ＢＲＭ）に相応するＮ−Ｍビットの不良アドレスが記憶される。即ち、記憶が要求される複数の不良アドレスの各々のビット数Ｎ−Ｍは、入力アドレス（ＩＮＡＤＤＲ）のビット数Ｎより小さくなる。
【００７０】
従来にはＮビットの不良アドレスを記憶することと比較してＮ−Ｍビットのみ記憶すればいいので、アドレス記憶回路４４０のサイズを縮小することができる。
【００７１】
図９は、図６のリペア制御回路に含まれる比較回路の一実施形態を示す図である。
【００７２】
図９を参照すると、比較回路４６０は複数のターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）の各々を入力アドレス（ＩＮＡＤＤＲ）のグループ識別ビット（ＢＧＲ）を除外した残りのビット（ＢＲＭ）と比較するための複数の比較器（ＣＯＭ１〜ＣＯＭＰ）を含むことができる。
【００７３】
図８のアドレス記憶回路４４０は、各々のノーマル領域グループに対してＰ個の不良アドレスを記憶することができ、したがって、比較回路４６０はＰ個の比較器を含む。比較回路４６０に入力されるターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）は入力アドレス（ＩＮＡＤＤＲ）に相応するターゲットノーマル領域グループに従って変わる。即ち、比較回路４６０は複数のノーマル領域グループにより共有できる。
【００７４】
ノーマル領域グループの個数がＱである時、前記記憶回路が記憶することができる不良アドレスの最大個数はＰ＊Ｑである。従来にはリペア速度を増加するためにＰ＊Ｑ個の比較器を備え、全ての不良アドレスを同時に比較したが、本発明の実施形態に係る比較回路４６０は、ターゲット不良アドレス（ＴＦＡＤＤＲ１〜ＴＦＡＤＤＲＰ）の最大個数に相応するＰ個の比較器のみを含めば充分であるので、比較回路４６０のサイズを縮小することができる。
【００７５】
図１０は、図９の比較回路に含まれる比較器の一実施形態を示す図である。
【００７６】
図１０を参照すると、比較器４６２はターゲット不良アドレス（ＴＦＡＤＤＲｉ）のビット（ＴＦＡＤＤＲｉ１〜ＴＦＡＤＤＲｉ（Ｎ−Ｍ））と入力アドレス（ＩＮＡＤＤＲ）のうち、グループ識別ビット（ＢＧＲ）を除外した残りのビット（ＢＲＭ１〜ＢＲＭ（Ｎ−Ｍ））をビット単位で比較する複数の論理ゲート（Ｇ１〜Ｇ（Ｎ−Ｍ））、及び複数の論理ゲート（Ｇ１〜Ｇ（Ｎ−Ｍ））の出力を論理演算してリペア制御信号（ＲＰｉ）を発生する出力ゲート（ＧＳ）を含むことができる。
【００７７】
図１０には複数の論理ゲート（Ｇ１〜Ｇ（Ｎ−Ｍ））が排他的論理和（ＸＯＲ）ゲートで具現され、出力ゲート（ＧＳ）が否定論理積（ＮＡＮＤ）ゲートで具現された例を図示したが、これに限定されるものではなく、論理ゲートの組合せは多様に決定できる。
【００７８】
従来には各々の比較器がＮビットの入力アドレス（ＩＮＡＤＤＲ）と不良アドレスを比較しなければならないので、ビット単位の比較のためのＮ個の論理ゲートが必要であった。一方、本発明の実施形態に係る比較回路４６０に含まれる各々の比較器はＮビットの入力アドレス（ＩＮＡＤＤＲ）からＭビットのグループ識別ビット（ＢＧＲ）を除外したＮ−Ｍビットの残りのビット（ＢＲＭ）のビット単位の比較のためのＮ−Ｍ個の論理ゲートが必要である。したがって、各々の比較器に含まれる論理ゲートの個数を減少して比較回路４６０のサイズをより縮小することができる。
【００７９】
以下、図面に表示された第１方向（Ｄ１）はワードラインが伸びた方向、即ちロー方向に該当し、第２方向（Ｄ２）はコラム方向に該当する。
【００８０】
図１１は、本発明の実施形態に係る半導体メモリ装置に含まれるノーマルセル領域の一実施形態を示す図である。
【００８１】
図１１を参照すると、ノーマルセル領域（ＮＣＲＥＧ）は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲＱ）を含み、複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲＱ）の各々は複数のサブ領域を含むことができる。第１ノーマル領域グループ（ＮＲＧＲ１）は、第１乃至第Ｓサブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ１Ｓ）を含み、第２ノーマル領域グループ（ＮＲＧＲ２）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ２１〜ＳＢＲＥＧ２Ｓ）を含み、このような方式により第Ｑノーマル領域グループ（ＮＲＧＲＱ）は第１乃至第Ｓサブ領域（ＳＢＲＥＧＱ１〜ＳＢＲＥＧＱＳ）を含むことができる。
【００８２】
本発明の実施形態に従って、互いに隣接するサブ領域は互いに異なるノーマル領域グループに属するようにインターリービング構造（interleaving  structure）またはスキャッタリング構造（scattering  structure）で配置できる。図１１には複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲＱ）に各々属するサブ領域がコラム方向（Ｄ２）に順次に１つずつラウンドロビン（Round  Robin）方式により配置された実施形態が図示されている。
【００８３】
メモリセルアレイに発生する不良には脆弱なビットラインセンスアンプと関連した不良、パーティクル（Particle）類型の不良、ビットライン方向のマルチビット不良などの局所的性格（locality）の不良が存在する。言い換えると、不良メモリセルが比較的狭い領域に密集して発生する傾向がある。メモリセル領域を複数のノーマル領域グループに分けてノーマル領域グループ毎に最大にリペア可能な資源を制限することができる。このように、リペア動作の柔軟性（flexibility）を制限する代わりにチップサイズを縮小することができるが、柔軟性の制限は、前記局所性不良の場合には、半導体メモリ装置の歩留まりを過度に低下させる要因となり得る。本発明の実施形態に従って、各ノーマル領域グループを複数のノーマルセル領域に分割し、これらをスキャッタリング構造で配置することによって、局所性不良を複数のノーマル領域グループに分散させることによって、チップサイズの増加無しで半導体メモリ装置の歩留まりを高めることができる。
【００８４】
図１２は本発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図であり、図１３は図１２のメモリセルアレイに相応する入力アドレスの一例を示す図である。
【００８５】
図１２にはノーマルセル領域の不良メモリセルをロー単位でリペアするローリペア動作を遂行する例が図示されている。
【００８６】
図１２を参照すると、メモリセルアレイ３００ａはノーマルセル領域（ＮＣＲＥＧａ）及びリダンダンシーセル領域（ＲＣＲＥＧａ）を含むことができる。ノーマルセル領域（ＮＣＲＥＧａ）は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）を含むことができる。図１２には、便宜上、ノーマルセル領域（ＮＣＲＥＧａ）が４個のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に分割される例を図示したが、これに限定されるものではなく、ノーマルセル領域（ＮＣＲＥＧａ）は２個、３個、または５個以上のノーマル領域グループに分割またはグループ化できる。
【００８７】
複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の各々は、複数のサブ領域を含むことができる。第１ノーマル領域グループ（ＮＲＧＲ１）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ１Ｓ）を含み、第２ノーマル領域グループ（ＮＲＧＲ２）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ２１〜ＳＢＲＥＧ２Ｓ）を含み、第３ノーマル領域グループ（ＮＲＧＲ３）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ３１〜ＳＢＲＥＧ３Ｓ）を含み、第４ノーマル領域グループ（ＮＲＧＲ４）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ４１〜ＳＢＲＥＧ４Ｓ）を含むことができる。
【００８８】
本発明の実施形態に従って、図１２に図示したように、複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に各々属するサブ領域がコラム方向（Ｄ２）に順次に１つずつラウンドロビン（Round  Robin）方式により配置できる。
【００８９】
第１乃至第４ノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の第１サブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ４１）がコラム方向（Ｄ２）に順次に１つずつ配置されて第１クラスタ領域（ＣＬＳＴ１）を形成し、第１乃至第４ノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の第２サブ領域（ＳＢＲＥＧ１２〜ＳＢＲＥＧ４２）がコラム方向（Ｄ２）に順次に１つずつ配置されて第２クラスタ領域（ＣＬＳＴ２）を形成し、このような方式により第１乃至第４ノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の第Ｓサブ領域（ＳＢＲＥＧ１Ｓ〜ＳＢＲＥＧ４Ｓ）がコラム方向（Ｄ２）に順次に１つずつ配置されて第Ｓクラスタ領域（ＣＬＳＴＳ）を形成することができる。
【００９０】
複数のサブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ４Ｓ）の各々は、複数のワードラインに該当することができる。例えば、複数のサブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ４Ｓ）の各々は２つのワードラインに該当することができる。クラスタ（ＣＬＳＴ１〜ＣＬＳＴＳ）の個数Ｓを２^１３と仮定すると、ローアドレス（ＲＯＷ＿ＡＤＤＲ）は、図１３に図示したように、１６個のアドレスビット（Ａ０〜Ａ１５）で表現できる。
【００９１】
図１３を参照すると、入力アドレスに相応するローアドレス（ＲＯＷ＿ＡＤＤＲ）はサブ領域識別ビット（ＢＣＬ）、グループ識別ビット（ＢＧＲ）、及びロー識別ビット（ＢＲＷ）を含むことができる。グループ識別ビット（ＢＧＲ）は２つのアドレスビット（Ａ１、Ａ２）に該当し、複数のノーマル領域グループのうち、ターゲットノーマル領域グループを示す。サブ領域識別ビット（ＢＣＬ）は１３個のビット（Ａ３〜Ａ１５）に該当し、各々のノーマル領域グループに属する前記複数のサブ領域のうち、ターゲットサブ領域を示す。即ち、サブ領域識別ビット（ＢＣＬ）は複数のクラスタ領域（ＣＬＳＴ１〜ＣＬＳＴＳ）のうち、ローアドレス（ＲＯＷ＿ＡＤＤＲ）に相応するターゲットクラスタ領域を示す。ロー識別ビット（ＢＲＷ）は１つのアドレスビット（Ａ０）に該当し、各サブ領域内でのターゲットローの位置を示す。
【００９２】
このように、グループ識別ビット（ＢＧＲ）はローアドレス（ＲＯＷ＿ＡＤＤＲ）内でサブ領域識別ビット（ＢＣＬ）より下位ビットに該当する。グループ識別ビット（ＢＧＲ）がサブ領域識別ビット（ＢＣＬ）より下位ビットに該当するということは、複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン（Round  Robin）方式により配置されたことを意味する。
【００９３】
また、図１２を参照すると、リダンダンシーセル領域（ＲＣＲＥＧａ）は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に各々相応する複数のリダンダンシー領域グループ（ＲＲＧＲ１〜ＲＲＧＲ４）を含むことができる。複数のリダンダンシー領域グループ（ＲＲＧＲ１〜ＲＲＧＲ４）の各々は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）のうち、相応するノーマル領域グループの不良メモリセルを取り替える。例えば、図１２に図示したように、第１ノーマル領域グループ（ＮＲＧＲ１）の第１不良ワードライン（ＦＷＬ１）は第１リダンダンシー領域グループ（ＲＲＧＲ１）の第１スペアワードライン（ＳＷＬ１）に代替され、第２ノーマル領域グループ（ＮＲＧＲ２）の第２不良ワードライン（ＦＷＬ２）は第２リダンダンシー領域グループ（ＲＲＧＲ２）の第２スペアワードライン（ＳＷＬ２）に代替され、第４ノーマル領域グループ（ＮＲＧＲ４）の第３不良ワードライン（ＦＷＬ３）は第４リダンダンシー領域グループ（ＲＲＧＲ４）の第３スペアワードライン（ＳＷＬ３）に代替できる。
【００９４】
図１４は、発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【００９５】
図１４のメモリセルアレイ３００ｂのノーマルセル領域（ＮＣＲＥＧｂ）は、図１２のメモリセルアレイ３００ａのノーマルセル領域（ＮＣＲＥＧａ）と同一であるので、重複説明を省略する。
【００９６】
図１４を参照すると、リダンダンシーセル領域（ＲＣＲＥＧｂ）は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）により共有されて複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の不良メモリセルを取り替えることができる。例えば、図１４に図示したように、第１ノーマルセル領域（ＮＣＲＥＧ１）の第１不良ワードライン（ＦＷＬ１）、第２ノーマルセル領域（ＮＣＲＥＧ２）の第２不良ワードライン（ＦＷＬ２）、及び第４ノーマルセル領域（ＮＣＲＥＧ４）の第３不良ワードライン（ＦＷＬ３）は、リダンダンシーセル領域（ＲＣＲＥＧｂ）の区分無しで第１スペアワードライン（ＳＷＬ１）、第２スペアワードライン（ＳＷＬ２）、及び第３スペアワードライン（ＳＷＬ１）に各々代替できる。
【００９７】
図１５は、本発明の実施形態に係る半導体メモリ装置に含まれるバンクアレイの一実施形態を示すブロック図である。
【００９８】
図１５を参照すると、メモリバンクは複数のメモリブロック（ＢＬＫ１〜ＢＬＫｍ）を含むことができる。図４に図示したセンスアンプ部２８５は、複数のセンスアンプ回路（ＳＡＣ１〜ＳＡＣ４）としてメモリバンクに分散されて配置できる。メモリブロック（ＢＬＫ１〜ＢＬＫｍ）の各々は一定の個数のワードラインを含むことができる。即ち、メモリブロック（ＢＬＫ１〜ＢＬＫｍ）の各々はビットライン当たり一定の個数（例えば、１０２４個）のメモリセルを含むことができる。
【００９９】
図１５に図示したように、センスアンプ回路（ＳＡＣ１〜ＳＡＣ４）の各々は、上方に配置されたメモリブロック及び下方に配置されたメモリブロックに連結できる。例えば、センスアンプ回路（ＳＡＣ１〜ＳＡＣ４）の各々は上方及び下方に配置されたメモリブロックの奇数番目ビットライン（ＢＬｏ）のみに連結されるか、または偶数番目ビットライン（ＢＬｅ）のみに連結できる。
【０１００】
これと類似の構造で、図１６乃至図１８を参照して後述するように、メモリブロック（ＢＬＫ１〜ＢＬＫｍ）の各々を前述した各々のサブ領域に割り当てることができる。
【０１０１】
図１６は本発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図であり、図１７は図１６のメモリセルアレイに相応する入力アドレスの一例を示す図である。
【０１０２】
図１６にはノーマルセル領域の不良メモリセルを各々のメモリブロックに属するコラム単位でリペアするコラムリペア動作を遂行する例が図示されている。
【０１０３】
図１６を参照すると、メモリセルアレイ３００ｃはノーマルセル領域（ＮＣＲＥＧｃ）及びリダンダンシーセル領域（ＲＣＲＥＧｃ）を含むことができる。ノーマルセル領域（ＮＣＲＥＧｃ）は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）を含むことができる。図１６には、便宜上、ノーマルセル領域（ＮＣＲＥＧｃ）が４個のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に分割される例を図示したが、これに限定されるものではなく、ノーマルセル領域（ＮＣＲＥＧｃ）は２個、３個、または５個以上のノーマル領域グループに分割またはグループ化できる。
【０１０４】
複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の各々は複数のサブ領域を含むことができる。第１ノーマル領域グループ（ＮＲＧＲ１）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ１Ｓ）を含み、第２ノーマル領域グループ（ＮＲＧＲ２）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ２１〜ＳＢＲＥＧ２Ｓ）を含み、第３ノーマル領域グループ（ＮＲＧＲ３）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ３１〜ＳＢＲＥＧ３Ｓ）を含み、第４ノーマル領域グループ（ＮＲＧＲ４）は第１乃至第Ｓサブ領域（ＳＢＲＥＧ４１〜ＳＢＲＥＧ４Ｓ）を含むことができる。
【０１０５】
本発明の実施形態に従って、図１６に図示したように、複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に各々属するサブ領域がコラム方向（Ｄ２）に順次に１つずつラウンドロビン（Round  Robin）方式により配置できる。
【０１０６】
第１乃至第４ノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の第１サブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ４１）がコラム方向（Ｄ２）に順次に１つずつ配置されて第１クラスタ領域（ＣＬＳＴ１）を形成し、第１乃至第４ノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の第２サブ領域（ＳＢＲＥＧ１２〜ＳＢＲＥＧ４２）がコラム方向（Ｄ２）に順次に１つずつ配置されて第２クラスタ領域（ＣＬＳＴ２）を形成し、このような方式により第１乃至第４ノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の第Ｓサブ領域（ＳＢＲＥＧ１Ｓ〜ＳＢＲＥＧ４Ｓ）がコラム方向（Ｄ２）に順次に１つずつ配置されて第Ｓクラスタ領域（ＣＬＳＴＳ）を形成することができる。
【０１０７】
複数のサブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ４Ｓ）は、図１５を参照して説明した複数のメモリブロックに各々該当することができる。例えば、複数のサブ領域（ＳＢＲＥＧ１１〜ＳＢＲＥＧ４Ｓ）の各々、即ち各々のメモリブロックは１０２４個のワードラインに該当することができる。クラスタ（ＣＬＳＴ１〜ＣＬＳＴＳ）の個数Ｓを２^４と仮定すると、ローアドレス（ＲＯＷ＿ＡＤＤＲ）は図１７に図示したように１６個のアドレスビット（Ａ０〜Ａ１５）で表現できる。
【０１０８】
図１７を参照すると、入力アドレスに含まれるローアドレス（ＲＯＷ＿ＡＤＤＲ）はサブ領域識別ビット（ＢＣＬ）、グループ識別ビット（ＢＧＲ）、及びロー識別ビット（ＢＲＷ）を含むことができる。図１６に図示してはいないが、前述した入力アドレスはコラムアドレス（ＣＯＬ＿ＡＤＤＲ）をさらに含むことができる。グループ識別ビット（ＢＧＲ）は２つのアドレスビット（Ａ１０、Ａ１１）に該当し、複数のノーマル領域グループのうち、ターゲットノーマル領域グループを示す。サブ領域識別ビット（ＢＣＬ）は４個のビット（Ａ１２〜Ａ１５）に該当し、各々のノーマル領域グループに属する前記複数のサブ領域のうち、ターゲットサブ領域を示す。即ち、サブ領域識別ビット（ＢＣＬ）は複数のクラスタ領域（ＣＬＳＴ１〜ＣＬＳＴＳ）のうち、ローアドレス（ＲＯＷ＿ＡＤＤＲ）に相応するターゲットクラスタ領域を示す。ロー識別ビット（ＢＲＷ）は１０個のアドレスビット（Ａ０〜Ａ９）に該当し、各サブ領域内でのターゲットローの位置を示す。
【０１０９】
このように、グループ識別ビット（ＢＧＲ）はローアドレス（ＲＯＷ＿ＡＤＤＲ）内でサブ領域識別ビット（ＢＣＬ）より下位ビットに該当する。グループ識別ビット（ＢＧＲ）がサブ領域識別ビット（ＢＣＬ）より下位ビットに該当するということは、複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン（Round  Robin）方式により配置されたことを意味する。
【０１１０】
また、図１６を参照すると、リダンダンシーセル領域（ＲＣＲＥＧａ）は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）に各々相応する複数のリダンダンシー領域グループ（ＲＲＧＲ１〜ＲＲＧＲ４）を含むことができる。複数のリダンダンシー領域グループ（ＲＲＧＲ１〜ＲＲＧＲ４）の各々は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）のうち、相応するノーマル領域グループの不良メモリセルを取り替える。例えば、図１６に図示したように、第１ノーマルセル領域（ＮＣＲＥＧ１）の第１不良ビットラインＦＢＬ１は第１リダンダンシーセル領域（ＲＣＲＥＧ１）の第１スペアビットライン（ＳＢＬ１）に代替され、第２ノーマルセル領域（ＮＣＲＥＧ２）の第２不良ビットライン（ＦＢＬ２）は第２リダンダンシーセル領域（ＲＣＲＥＧ２）の第２スペアビットライン（ＳＢＬ２）に代替され、第３ノーマルセル領域（ＮＣＲＥＧ３）の第３不良ビットライン（ＦＢＬ３）は第３リダンダンシーセル領域（ＲＣＲＥＧ３）の第３スペアビットライン（ＳＢＬ１）に代替され、第４ノーマルセル領域（ＮＣＲＥＧ４）の第４不良ビットライン（ＦＢＬ４）は第４リダンダンシーセル領域（ＲＣＲＥＧ４）の第４スペアビットライン（ＳＢＬ４）に代替できる。
【０１１１】
図１８は、発明の実施形態に係る半導体メモリ装置に含まれるメモリセルアレイの一実施形態を示す図である。
【０１１２】
図１８のメモリセルアレイ３００ｄのノーマルセル領域（ＮＣＲＥＧｄ）は図１６のメモリセルアレイ３００ｃのノーマルセル領域（ＮＣＲＥＧｃ）と同一であるので、重複説明を省略する。
【０１１３】
図１８を参照すると、リダンダンシーセル領域（ＲＣＲＥＧｄ）は複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）により共有されて複数のノーマル領域グループ（ＮＲＧＲ１〜ＮＲＧＲ４）の不良メモリセルを取り替えることができる。例えば、図１８に図示したように、第１ノーマルセル領域（ＮＣＲＥＧ１）の第１不良ビットライン（ＦＢＬ１）、第２ノーマルセル領域（ＮＣＲＥＧ２）の第２不良ビットライン（ＦＢＬ２）、第３ノーマルセル領域（ＮＣＲＥＧ３）の第３不良ビットライン（ＦＢＬ３）、及び第４ノーマルセル領域（ＮＣＲＥＧ４）の第４不良ビットライン（ＦＢＬ４）は、リダンダンシーセル領域（ＲＣＲＥＧｄ）の区分無しで第１スペアビットライン（ＳＢＬ１）、第２スペアビットライン（ＳＢＬ２）、第３スペアビットライン（ＳＢＬ３）、及び第４スペアビットライン（ＳＢＬ４）に各々代替できる。
【０１１４】
図１９及び図２０は、本発明の一実施形態に係る積層型メモリ装置の構造を示す図である。
【０１１５】
図１９に図示したように、半導体メモリ装置９００は多数の半導体ダイまたは半導体レイヤー（ＬＡ１乃至ＬＡｋ、ｋは３以上の自然数）を備えることができる。最も下に位置する半導体レイヤー（ＬＡ１）はマスターレイヤーであり、残りの半導体レイヤー（ＬＡ２乃至ＬＡｋ）はスレーブレイヤーでありうる。スレーブレイヤーは、前述したような複数のメモリランクを形成することができる。
【０１１６】
半導体レイヤー（ＬＡ１乃至ＬＡｋ）は貫通ビア（ＴＳＶ）を通じて信号を互いに送受信し、マスターレイヤー（ＬＡ１）はチップ入出力パッド部を通じて外部のメモリコントローラ（図示せず）と通信することができる。前記チップ入出力パッド部は、マスターレイヤー（ＬＡ１）の下面に形成されるか、またはベース基板（図示せず）に形成できる。
【０１１７】
第１半導体レイヤー９１０乃至第ｋ半導体レイヤーは各々、メモリセルアレイ領域９２１、及びメモリセルアレイ領域９２１を駆動するための各種の周辺回路９２２を備える。例えば、周辺回路９２２は各メモリセルアレイ領域９２１のワードラインを駆動するためのロードライバ（X-Driver）と、各メモリ領域のビットラインを駆動するためのコラムドライバ（Y-Driver）と、データの入出力を制御するためのデータ入出力部、外部からコマンド（ＣＭＤ）の入力を受けてバッファリングするコマンドバッファと、外部からアドレスの入力を受けてバッファリングするアドレスバッファなどを備えることができる。
【０１１８】
第１半導体レイヤー９１０は、制御ロジックをさらに含むことができる。制御ロジックはメモリコントローラ（図示せず）から提供されるコマンド及びアドレス信号に基づいてメモリ領域９２１に対するアクセスを制御し、メモリ領域９２１をアクセスするための制御信号を生成することができる。
【０１１９】
スレーブレイヤーに該当する半導体レイヤー（ＬＡ２乃至ＬＡｋ）の各々は、本発明の実施形態に係るメモリセルアレイの構造及びこれを制御するためのリペア制御回路（ＲＣＣ）９２２を含むことができる。
【０１２０】
図２０には高帯域幅メモリの構造の一例が図示されている。図２０を参照すると、高帯域幅メモリ（ＨＢＭ、high  bandwidth  memory）１１００は、複数のＤＲＡＭ半導体ダイ１１２０、１１３０、１１４０、１１５０が積層された構造を含むことができる。高帯域幅メモリは、チャンネルと称する複数の独立されたインターフェースを介して前記積層された構造の高帯域幅動作に最適化できる。ＨＢＭ標準に従って各々のＤＲＡＭスタックは最大８個のチャンネルまで支援することができる。図２０には４個のＤＲＡＭ半導体ダイが積層され、各々のＤＲＡＭ半導体ダイが２つのチャンネル（ＣＨＡＮＮＥＬ０、ＣＨＡＮＮＥＬ１）を支援する例が図示されている。各々の半導体ダイは前記の積層構造に追加的なキャパシティ（capacity）及び追加的なチャンネルを提供することができる。各々のチャンネルはＤＲＡＭバンクの独立したセットに対するアクセスを提供する。１つのチャンネルからのリクエストは他のチャンネルに付着されたデータをアクセスできない。チャンネルは独立的にクロッキングされ、互いに同期化される必要がない。
【０１２１】
高帯域幅メモリ１１００は、スタック構造の下部に位置して信号の再分配及び他の機能を提供するバッファダイまたはインターフェースダイ１１１０を選択的に含むことができる。ＤＲＡＭ半導体ダイ１１２０、１１３０、１１４０、１１５０に通常的に具現される機能がこのようなインターフェースダイ１１１０に具現できる。
【０１２２】
ＤＲＡＭ半導体ダイ１１２０、１１３０、１１４０、１１５０の各々は本発明の実施形態に従うメモリセルアレイの構造及びこれを制御するためのリペア制御回路を含むことができる。
【０１２３】
図２１は、図１９及び図２０の積層型メモリ装置に含まれる本発明の実施形態に係る半導体ダイの配置を示す。
【０１２４】
図２１を参照すると、半導体メモリ装置２００は第１乃至第８バンクアレイ３１０〜３８０、第１乃至第８バンクローデコーダ２６０ａ〜２６０ｈ、第１乃至第８バンクコラムデコーダ２７０ａ〜２７０ｈ、リペア制御回路４００、及びタイミング制御回路５００を含むことができる。
【０１２５】
第１バンクアレイ３１０と第３バンクアレイ３３０は基板（図示せず）の第１領域３０１に配置されることができ、第２バンクアレイ３２０と第４バンクアレイ３４０は基板の第２領域３０２に配置されることができ、第５バンクアレイ３５０と第７バンクアレイ３７０は基板の第３領域３０３に配置されることができ、第６バンクアレイ３６０と第８バンクアレイ３８０は基板の第４領域３０４に配置できる。
【０１２６】
第１バンクローデコーダ２６０ａと第１バンクコラムデコーダ２７０ａは第１バンクアレイ３１０に隣接して配置され、第２バンクローデコーダ２６０ｂと第２バンクコラムデコーダ２７０ｂは第２バンクアレイ３２０に隣接して配置され、第３バンクローデコーダ２６０ｃと第３バンクコラムデコーダ２７０ｃは第３バンクアレイ３３０に隣接して配置され、第８バンクローデコーダ２６０ｈと第８バンクコラムデコーダ２７０ｈは第８バンクアレイ３８０に隣接して配置できる。第１乃至第４領域３０１〜３０４は基板のコア領域に該当することができる。
【０１２７】
リペア制御回路４００及びタイミング制御回路５００は基板の中央部分、即ち基板の周辺領域（ＰＥＲＩ）に配置できる。図示してはいないが、図４の半導体メモリ装置２００で、制御ロジック回路２１０、アドレスレジスタ２２０、コラムアドレスラッチ２５０、及びデータ入出力バッファ２９５なども周辺領域（ＰＥＲＩ）に配置できる。
【０１２８】
図２２は、本発明の実施形態に係るメモリ装置をモバイルシステムに応用した例を示すブロック図である。
【０１２９】
図２２を参照すると、モバイルシステム１２００は、アプリケーションプロセッサ１２１０、通信（Connectivity）部１２２０、メモリ装置１２３０、不揮発性メモリ装置１２４０、ユーザインターフェース１２５０、及びパワーサプライ１２６０を含む。
【０１３０】
アプリケーションプロセッサ１２１０は、インターネットブラウザ、ゲーム、動映像などを提供するアプリケーションを実行することができる。通信部１２２０は、外部装置と無線通信または有線通信を遂行することができる。メモリ装置１２３０は、アプリケーションプロセッサ１２１０により処理されるデータを格納するか、または動作メモリ（Working  Memory）として作動することができる。例えば、メモリ装置１２３０はＤＤＲ  ＳＤＲＡＭ、ＬＰＤＤＲ  ＳＤＲＡＭ、ＧＤＤＲ  ＳＤＲＡＭ、ＲＤＲＡＭなどのダイナミックランダムアクセスメモリでありうる。不揮発性メモリ装置１２４０は、モバイルシステム１２００をブーティングするためのブートイメージを記憶することができる。ユーザインターフェース１２５０は、キーパッド、タッチスクリーンのような１つ以上の入力装置、及び／又はスピーカー、ディスプレイ装置のような１つ以上の出力装置を含むことができる。パワーサプライ１２６０は、モバイルシステム１２００の動作電圧を供給することができる。また、実施形態に従って、モバイルシステム１２００はカメライメージプロセッサ（Camera  Image  Processor；ＣＩＳ）をさらに含むことができ、メモリカード（Memory  Card）、ソリッドステートドライブ（Solid  State  Drive；ＳＳＤ）、ハードディスクドライブ（Hard  Disk  Drive；ＨＤＤ）、ＣＤ−ＲＯＭなどのストレージ装置をさらに含むことができる。
【０１３１】
メモリ装置１２３０は、図１乃至図１８を参照して前述したような構造を有するメモリセルアレイ（ＭＣＡ）１２３１、及びこれを制御するためのリペア制御回路（ＲＣＣ）１２３２を含むことができる。
【０１３２】
前述したように、本発明の実施形態に係る半導体メモリ装置及び前記メモリ装置の動作方法は、ノーマルセル領域を複数のノーマル領域グループにグループ化してリペア動作を制御することによって、前記リペア動作のための比較器の個数を減少し、記憶及び比較される不良アドレスのビット数を減少して半導体メモリ装置のサイズを縮小することができる。
【０１３３】
また、本発明の実施形態に係る半導体メモリ装置及び前記メモリ装置の動作方法は、各々のノーマル領域グループを複数のサブ領域に分割し、隣り合うサブ領域は互いに異なるノーマル領域グループに属するように配置することによって、半導体メモリ装置のサイズ増加無しで半導体メモリ装置の歩留まり（yield）を向上させることができる。
【産業上の利用可能性】
【０１３４】
本発明の実施形態は、メモリ装置及びこれを含むシステムに有用に利用できる。特に、本発明の実施形態は、メモリカード、ソリッドステートドライブ（Solid  State  Drive；ＳＳＤ）、コンピュータ（computer）、ノートブック（laptop）、携帯電話（cellular）、スマートフォン（smart  phone）、ＭＰ３プレーヤー、ＰＤＡ（Personal  Digital  Assistants）、ＰＭＰ（Portable  Multimedia  Player）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（portable  Game  console）などの電子機器に一層有用に適用できる。
【０１３５】
前記では本発明が好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解するはずである。
【符号の説明】
【０１３６】
２０    メモリシステム
１００  メモリコントローラ
２００  半導体メモリ装置
２１０  制御ロジック回路
３００  メモリセルアレイ
４００  リペア制御回路
４２０  グループ選択回路
４４０  アドレス記憶回路
４４２  センシング回路
４６０  比較回路
４６２  比較器
５００  タイミング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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