(57)【要約】【課題】スキャン速度が異なるモードに応じて画素回路の感度を適切に制御すると共に、ランダム雑音の増加を抑制することが可能な画像読取装置を提供する。【解決手段】この画像読取装置は、第１の受光素子の出力信号を増幅する第１の反転増幅回路の入力端子と出力端子との間に直列に接続された第１のスイッチ素子及び第１の容量素子を含む第１の画素回路と、第２の受光素子の出力信号を増幅する第２の反転増幅回路の入力端子と出力端子との間に直列に接続された第２のスイッチ素子及び第２の容量素子を含む第２の画素回路と、第１の反転増幅回路の入力端子と第２の反転増幅回路の入力端子との間に接続された第１のスイッチ回路と、第１の反転増幅回路の出力端子と第２の反転増幅回路の出力端子との間に接続された第２のスイッチ回路と、第１及び第２の反転増幅回路の出力端子に接続された第１及び第２の読み出し回路とを備える。【選択図】図７
2019103076.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を光電変換して出力信号を生成する第１の受光素子、前記第１の受光素子の出力信号を増幅する第１の反転増幅回路、及び、前記第１の反転増幅回路の入力端子と出力端子との間に直列に接続された第１のスイッチ素子及び第１の容量素子を含む第１の画素回路と、
入射する光を光電変換して出力信号を生成する第２の受光素子、前記第２の受光素子の出力信号を増幅する第２の反転増幅回路、及び、前記第２の反転増幅回路の入力端子と出力端子との間に直列に接続された第２のスイッチ素子及び第２の容量素子を含む第２の画素回路と、
前記第１の反転増幅回路の入力端子と前記第２の反転増幅回路の入力端子との間に接続された第１のスイッチ回路と、
前記第１の反転増幅回路の出力端子と前記第２の反転増幅回路の出力端子との間に接続された第２のスイッチ回路と、
前記第１の反転増幅回路の出力端子に接続された第１の読み出し回路と、
前記第２の反転増幅回路の出力端子に接続された第２の読み出し回路と、
を備える画像読取装置。
【請求項２】
第１のモードにおいて、前記第１及び第２のスイッチ素子がオン状態に設定されると共に、前記第１及び第２のスイッチ回路がオフ状態に設定され、第２のモードにおいて、前記第１及び第２のスイッチ素子の内の１つがオン状態に設定されて他がオフ状態に設定されると共に、前記第１及び第２のスイッチ回路がオン状態に設定されるように構成された、請求項１記載の画像読取装置。
【請求項３】
前記第１のスイッチ素子が、前記第１の反転増幅回路の入力端子に接続された一端と、前記第１の容量素子を介して前記第１の反転増幅回路の出力端子に接続された他端とを有し、
前記第２のスイッチ素子が、前記第２の反転増幅回路の入力端子に接続された一端と、前記第２の容量素子を介して前記第２の反転増幅回路の出力端子に接続された他端とを有する、
請求項１又は２記載の画像読取装置。
【請求項４】
入射する光を光電変換して出力信号を生成する第３の受光素子、前記第３の受光素子の出力信号を増幅する第３の反転増幅回路、及び、前記第３の反転増幅回路の入力端子と出力端子との間に直列に接続された第３のスイッチ素子及び第３の容量素子を含む第３の画素回路と、
入射する光を光電変換して出力信号を生成する第４の受光素子、前記第４の受光素子の出力信号を増幅する第４の反転増幅回路、及び、前記第４の反転増幅回路の入力端子と出力端子との間に直列に接続された第４のスイッチ素子及び第４の容量素子を含む第４の画素回路と、
前記第２の反転増幅回路の入力端子と前記第３の反転増幅回路の入力端子との間に接続された第３のスイッチ回路と、
前記第２の反転増幅回路の出力端子と前記第３の反転増幅回路の出力端子との間に接続された第４のスイッチ回路と、
前記第３の反転増幅回路の入力端子と前記第４の反転増幅回路の入力端子との間に接続された第５のスイッチ回路と、
前記第３の反転増幅回路の出力端子と前記第４の反転増幅回路の出力端子との間に接続された第６のスイッチ回路と、
前記第３の反転増幅回路の出力端子に接続された第３の読み出し回路と、
前記第４の反転増幅回路の出力端子に接続された第４の読み出し回路と、
をさらに備え、第１のモードにおいて、前記第３及び第４のスイッチ素子がオン状態に設定されると共に、前記第３〜第６のスイッチ回路がオフ状態に設定され、第２のモードにおいて、前記第３及び第４のスイッチ素子の内の１つがオン状態に設定されて他がオフ状態に設定されると共に、前記第３及び第４のスイッチ回路がオフ状態に設定されて前記第５及び第６のスイッチ回路がオン状態に設定され、第３のモードにおいて、前記第１〜第４のスイッチ素子の内の１つがオン状態に設定されて他がオフ状態に設定されると共に、前記第１〜第６のスイッチ回路がオン状態に設定されるように構成された、請求項１〜３のいずれか１項記載の画像読取装置。
【請求項５】
入射する光を光電変換して出力信号を生成する第５の受光素子、前記第５の受光素子の出力信号を増幅する第５の反転増幅回路、及び、前記第５の反転増幅回路の入力端子と出力端子との間に直列に接続された第５のスイッチ素子及び第５の容量素子を含む第５の画素回路と、
前記第４の反転増幅回路の入力端子と前記第５の反転増幅回路の入力端子との間に接続された常時オフ状態のスイッチ回路と、
をさらに備える、請求項４記載の画像読取装置。
【請求項６】
前記第４の反転増幅回路の出力端子と前記第５の反転増幅回路の出力端子との間に接続された常時オフ状態のスイッチ回路をさらに備える、請求項５記載の画像読取装置。
【請求項７】
前記第１のスイッチ素子及び前記第１のスイッチ回路が、第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターでそれぞれ構成され、前記第１のＭＯＳトランジスターの一方の不純物領域と前記第２のＭＯＳトランジスターの一方の不純物領域とが一体化された、請求項１〜６のいずれか１項記載の画像読取装置。
【請求項８】
シェーディング補正における基準データを生成するために用いられる画素信号を前記第１及び第２の読み出し回路が生成する前に、前記第１及び第２のスイッチ素子及び前記第１及び第２のスイッチ回路の状態が設定されるように構成された、請求項１〜７のいずれか１項記載の画像読取装置。
【請求項９】
入射する光を光電変換して出力信号を生成する第１の受光素子、前記第１の受光素子の出力信号を増幅する第１の反転増幅回路、及び、前記第１の反転増幅回路の入力端子と出力端子との間に直列に接続された第１のスイッチ素子及び第１の容量素子を含む第１の画素回路と、
入射する光を光電変換して出力信号を生成する第２の受光素子、前記第２の受光素子の出力信号を増幅する第２の反転増幅回路、及び、前記第２の反転増幅回路の入力端子と出力端子との間に直列に接続された第２のスイッチ素子及び第２の容量素子を含む第２の画素回路と、
前記第１の反転増幅回路の入力端子と前記第２の反転増幅回路の入力端子との間に接続された第１のスイッチ回路と、
前記第１の反転増幅回路の出力端子と前記第２の反転増幅回路の出力端子との間に接続された第２のスイッチ回路と、
前記第１の反転増幅回路の出力端子に接続された第１の読み出し回路と、
前記第２の反転増幅回路の出力端子に接続された第２の読み出し回路と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像対象の画像を読み取るための画像読取装置、及び、そのような画像読取装置において用いるのに適した半導体装置等に関する。
【背景技術】
【０００２】
近年においては、固体撮像装置（イメージセンサー）を用いた画像読取装置として、スキャナーや、それに印刷機能等を加えたコピー機又は複合機が開発されている。一般に、固体撮像装置においては、半導体基板に設けられたフォトダイオードを含む画素回路が用いられる。また、スキャナーにおいては、複数の画素の出力信号を加算する画素加算を行うことによって、複数種類の解像度及びスキャン速度で画像を読み取る機能が実現されている。
【０００３】
関連する技術として、特許文献１には、画像を高感度に読み取ることが可能な画像読取装置が開示されている。この画像読取装置は、画像からの光を受けて光電変換する受光素子と、光電変換により生成された信号を増幅する増幅部と、増幅部の両端に電気的に接続されるスイッチ素子と、増幅部の両端に電気的に接続される容量とを備えている。この容量は、受光素子の一端と増幅部の一端とスイッチ素子の一端とを電気的に接続する第１の配線と、増幅部の他端とスイッチ素子の他端とを電気的に接続する第２の配線との配線間の容量である。特許文献１によれば、増幅部と並列に接続される容量が配線間の容量で実現されるので、その容量値を小さくすることにより、増幅部の感度を高めて画像を高感度に読み取ることが可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−１１２４１４号公報（段落０００６−０００８、図１０）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画像読取装置において、例えば、解像度を１／２にすると共にスキャン速度を４倍にすることにより、高速スキャンを行うモードを実現することができる。スキャン速度を４倍にすると１行分の露光時間が１／２になり、受光素子から取り出される電荷量が少なくなるので、２画素加算を行うことが必要になる。しかしながら、２画素加算を行うことによってランダム雑音が増加すると、画質が低下してしまう。
【０００６】
そこで、上記の点に鑑み、本発明の第１の目的は、スキャン速度が異なるモードに応じて画素回路の感度を適切に制御すると共に、ランダム雑音の増加を抑制することが可能な画像読取装置を提供することである。また、本発明の第２の目的は、そのような画像読取装置において、画素回路のレイアウト面積を低減して暗電流を低減することである。さらに、本発明の第３の目的は、そのような画像読取装置において用いるのに適した半導体装置等を提供することである。
【課題を解決するための手段】
【０００７】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る画像読取装置は、入射する光を光電変換して出力信号を生成する第１の受光素子、第１の受光素子の出力信号を増幅する第１の反転増幅回路、及び、第１の反転増幅回路の入力端子と出力端子との間に直列に接続された第１のスイッチ素子及び第１の容量素子を含む第１の画素回路と、入射する光を光電変換して出力信号を生成する第２の受光素子、第２の受光素子の出力信号を増幅する第２の反転増幅回路、及び、第２の反転増幅回路の入力端子と出力端子との間に直列に接続された第２のスイッチ素子及び第２の容量素子を含む第２の画素回路と、第１の反転増幅回路の入力端子と第２の反転増幅回路の入力端子との間に接続された第１のスイッチ回路と、第１の反転増幅回路の出力端子と第２の反転増幅回路の出力端子との間に接続された第２のスイッチ回路と、第１の反転増幅回路の出力端子に接続された第１の読み出し回路と、第２の反転増幅回路の出力端子に接続された第２の読み出し回路とを備える。
【０００８】
また、本発明の第２の観点に係る半導体装置は、入射する光を光電変換して出力信号を生成する第１の受光素子、第１の受光素子の出力信号を増幅する第１の反転増幅回路、及び、第１の反転増幅回路の入力端子と出力端子との間に直列に接続された第１のスイッチ素子及び第１の容量素子を含む第１の画素回路と、入射する光を光電変換して出力信号を生成する第２の受光素子、第２の受光素子の出力信号を増幅する第２の反転増幅回路、及び、第２の反転増幅回路の入力端子と出力端子との間に直列に接続された第２のスイッチ素子及び第２の容量素子を含む第２の画素回路と、第１の反転増幅回路の入力端子と第２の反転増幅回路の入力端子との間に接続された第１のスイッチ回路と、第１の反転増幅回路の出力端子と第２の反転増幅回路の出力端子との間に接続された第２のスイッチ回路と、第１の反転増幅回路の出力端子に接続された第１の読み出し回路と、第２の反転増幅回路の出力端子に接続された第２の読み出し回路とを備える。
【０００９】
本発明の第１又は第２の観点によれば、第１又は第２のスイッチ素子によって、第１又は第２の反転増幅回路の入力端子と出力端子との間に第１又は第２の容量素子を接続するか否かを切り換えると共に、第１及び第２のスイッチ回路によって、第１及び第２の反転増幅回路を並列接続するか否かを切り換えることができる。従って、スキャン速度が異なるモードに応じて反転増幅回路の帰還率及び負荷容量を変更して、画素回路の感度を適切に制御すると共に、ランダム雑音の増加を抑制することが可能である。
【００１０】
ここで、第１のモードにおいて、第１及び第２のスイッチ素子がオン状態に設定されると共に、第１及び第２のスイッチ回路がオフ状態に設定され、第２のモードにおいて、第１及び第２のスイッチ素子の内の１つがオン状態に設定されて他がオフ状態に設定されると共に、第１及び第２のスイッチ回路がオン状態に設定されるように、画像読取装置が構成されても良い。
【００１１】
それにより、第２のモードにおいて２画素加算を行う場合に、第１及び第２の反転増幅回路を並列接続して駆動能力を向上させつつ、第１及び第２の反転増幅回路の入力端子と出力端子との間に第１及び第２の容量素子がそれぞれ接続される場合と比較して感度が上昇すると共に、第１及び第２の反転増幅回路の負荷容量が増加するのでランダム雑音の増加を抑制することができる。
【００１２】
また、第１のスイッチ素子が、第１の反転増幅回路の入力端子に接続された一端と、第１の容量素子を介して第１の反転増幅回路の出力端子に接続された他端とを有し、第２のスイッチ素子が、第２の反転増幅回路の入力端子に接続された一端と、第２の容量素子を介して第２の反転増幅回路の出力端子に接続された他端とを有しても良い。それにより、第１及び第２のスイッチ素子がオフ状態となったときに、第１及び第２の反転増幅回路の入力端子から第１及び第２の容量素子を分離して、それらが入力信号に影響を与えることを防止することができる。
【００１３】
以上において、画像読取装置が、入射する光を光電変換して出力信号を生成する第３の受光素子、第３の受光素子の出力信号を増幅する第３の反転増幅回路、及び、第３の反転増幅回路の入力端子と出力端子との間に直列に接続された第３のスイッチ素子及び第３の容量素子を含む第３の画素回路と、入射する光を光電変換して出力信号を生成する第４の受光素子、第４の受光素子の出力信号を増幅する第４の反転増幅回路、及び、第４の反転増幅回路の入力端子と出力端子との間に直列に接続された第４のスイッチ素子及び第４の容量素子を含む第４の画素回路と、第２の反転増幅回路の入力端子と第３の反転増幅回路の入力端子との間に接続された第３のスイッチ回路と、第２の反転増幅回路の出力端子と第３の反転増幅回路の出力端子との間に接続された第４のスイッチ回路と、第３の反転増幅回路の入力端子と第４の反転増幅回路の入力端子との間に接続された第５のスイッチ回路と、第３の反転増幅回路の出力端子と第４の反転増幅回路の出力端子との間に接続された第６のスイッチ回路と、第３の反転増幅回路の出力端子に接続された第３の読み出し回路と、第４の反転増幅回路の出力端子に接続された第４の読み出し回路とをさらに備え、第１のモードにおいて、第３及び第４のスイッチ素子がオン状態に設定されると共に、第３〜第６のスイッチ回路がオフ状態に設定され、第２のモードにおいて、第３及び第４のスイッチ素子の内の１つがオン状態に設定されて他がオフ状態に設定されると共に、第３及び第４のスイッチ回路がオフ状態に設定されて第５及び第６のスイッチ回路がオン状態に設定され、第３のモードにおいて、第１〜第４のスイッチ素子の内の１つがオン状態に設定されて他がオフ状態に設定されると共に、第１〜第６のスイッチ回路がオン状態に設定されるように構成されても良い。
【００１４】
それにより、第２のモードにおいて２画素加算を行う場合に、第３及び第４の反転増幅回路を並列接続して駆動能力を向上させつつ、第３及び第４の反転増幅回路の入力端子と出力端子との間に第３及び第４の容量素子がそれぞれ接続される場合と比較して感度が上昇すると共に、第３及び第４の反転増幅回路の負荷容量が増加するのでランダム雑音の増加を抑制することができる。
【００１５】
また、第３のモードにおいて４画素加算を行う場合に、第１〜第４の反転増幅回路を並列接続して駆動能力を向上させつつ、第１〜第４の反転増幅回路の入力端子と出力端子との間に第１〜第４の容量素子がそれぞれ接続される場合と比較して感度が上昇すると共に、第１〜第４の反転増幅回路の負荷容量が増加するのでランダム雑音の増加を抑制することができる。
【００１６】
ここで、画像読取装置が、入射する光を光電変換して出力信号を生成する第５の受光素子、第５の受光素子の出力信号を増幅する第５の反転増幅回路、及び、第５の反転増幅回路の入力端子と出力端子との間に直列に接続された第５のスイッチ素子及び第５の容量素子を含む第５の画素回路と、第４の反転増幅回路の入力端子と第５の反転増幅回路の入力端子との間に接続された常時オフ状態のスイッチ回路とをさらに備えても良い。このように、第４の反転増幅回路の入力端子と第５の画素回路の入力端子との間に常時オフ状態のダミーのスイッチ回路を設けることによって、回路特性のばらつきを防止することができる。
【００１７】
その場合に、画像読取装置が、第４の反転増幅回路の出力端子と第５の反転増幅回路の出力端子との間に接続された常時オフ状態のスイッチ回路をさらに備えても良い。このように、第４の反転増幅回路の出力端子と第５の画素回路の出力端子との間に常時オフ状態のダミーのスイッチ回路を設けることによって、回路特性のばらつきをさらに防止することができる。
【００１８】
以上において、第１のスイッチ素子及び第１のスイッチ回路が、第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターでそれぞれ構成され、第１のＭＯＳトランジスターの一方の不純物領域と第２のＭＯＳトランジスターの一方の不純物領域とが一体化されていても良い。それにより、画素回路のレイアウト面積を低減して暗電流を低減することができる。また、リーク電流も低減するので、消費電力を削減することができる。
【００１９】
さらに、シェーディング補正における基準データを生成するために用いられる画素信号を第１及び第２の読み出し回路が生成する前に、第１及び第２のスイッチ素子及び第１及び第２のスイッチ回路の状態が設定されるように、画像読取装置が構成されても良い。それにより、スキャン速度が異なるモードに応じて基準データを生成することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の各実施形態に係る画像読取装置を用いた複合機を示す斜視図。
【図２】図１に示すスキャナーユニットの内部構造を示す斜視図。
【図３】図２に示すイメージセンサーモジュールの構造を示す分解斜視図。
【図４】１列に配置された複数の画像読取チップを示す平面図。
【図５】図２に示すスキャナーユニットの構成例を示すブロック図。
【図６】図５に示す画像読取チップの構成例を示すブロック図。
【図７】第１の実施形態における画像読取チップの構成例を示す回路図。
【図８】図６及び図７に示す画像読取チップの第１のモードにおける動作例。
【図９】図７に示す画像読取チップの第２のモードにおける接続状態。
【図１０】図６及び図７に示す画像読取チップの第２のモードにおける動作例。
【図１１】図７に示す画像読取チップの第３のモードにおける接続状態。
【図１２】図６及び図７に示す画像読取チップの第３のモードにおける動作例。
【図１３】第２の実施形態における画像読取チップの構成例を示す回路図。
【図１４】図１３に示す画像読取チップの一部のレイアウト例を示す平面図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜複合機＞
図１は、本発明の各実施形態に係る画像読取装置を用いた複合機の外観を示す斜視図である。図１に示すように、複合機１は、プリンターユニット２と、プリンターユニット２の上部にアッパーユニットとして配設されたスキャナーユニット（画像読取装置）３とを一体的に備えている。図１には、複合機１の前後方向がＸ軸方向として示されており、複合機１の左右方向がＹ軸方向として示されている。
【００２２】
プリンターユニット２は、前面に配設されたパネル形式の操作部６３と、印刷用紙又は単票紙等の印刷媒体を印刷媒体搬送経路に沿って搬送する搬送部と、印刷媒体搬送経路の上方に配設されてインクジェット方式で印刷媒体に印刷を行う印刷部と、操作部６３、搬送部、及び、印刷部が搭載されたメインフレームと、それらを覆うハウジング６５とを備えている。
【００２３】
ハウジング６５には、印刷済の印刷媒体が排出される排出口６６が設けられている。またプリンターユニット２の後面には、電源ポート及びＵＳＢポートが配設されている。それにより、複合機１は、ＵＳＢポートを介してパーソナルコンピューター等に接続可能に構成されている。
【００２４】
スキャナーユニット３は、複合機１の後部に設けられたヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。スキャナーユニット３を回動させて引き上げると、プリンターユニット２の上面開口部を介して内部が露出する。それにより、インクカートリッジの交換や紙詰まりの解消等が可能となる。一方、スキャナーユニット３を回動させてプリンターユニット２上に載置すると、スキャナーユニット３によってプリンターユニット２の上面開口部が閉塞される。
【００２５】
図２は、図１に示すスキャナーユニットの内部構造を示す斜視図である。図２に示すように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１内に収納された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３（図１）とを備えている。
【００２６】
アッパーフレーム１１は、画像読取部１２を収納する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７（図１）とを備えている。下ケース１６は、上面が開放された浅い箱状に構成されている。上ケース１７には、ガラス製の原稿載置板が配設されており、原稿等の被読取媒体が、被読取面を下にして原稿載置板上に載置される。
【００２７】
画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１が搭載されたセンサーキャリッジ３２と、Ｙ軸方向に延在してセンサーキャリッジ３２をスライド自在に支持するガイド軸３３と、モーターを含みセンサーキャリッジ３２をガイド軸３３に沿って移動させるセンサー移動機構３４とを備えている。
【００２８】
センサーユニット３１は、Ｘ軸方向に延在するイメージセンサーモジュール４１を有しており、センサー移動機構３４によって駆動されて、ガイド軸３３に沿ってＹ軸方向に往復運動する。それにより、センサーユニット３１は、原稿載置板上に載置された被読取媒体の画像を読み取る。例えば、イメージセンサーモジュール４１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーを含むラインセンサーで構成される。
【００２９】
図３は、図２に示すイメージセンサーモジュールの構造を示す分解斜視図である。図３に示す例において、イメージセンサーモジュール４１は、スリットが設けられたケース４１１と、光源４１２と、レンズ４１３と、モジュール基板４１４と、画像を読み取るための半導体装置（ＩＣ）である複数の画像読取チップ４１５とを含んでいる。ここで、光源４１２、レンズ４１３、及び、複数の画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収納されている。
【００３０】
光源４１２は、例えば、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の発光ダイオード（ＬＥＤ）を含んでおり、赤色ＬＥＤ、緑色ＬＥＤ、及び、青色ＬＥＤを高速に切り換えながら順番に発光させる。光源４１２が発生する光は、ケース４１１のスリットを介して被読取媒体に照射され、被読取媒体によって反射された光が、ケース４１１のスリットを介してレンズ４１３に入射する。レンズ４１３は、入射した光を複数の画像読取チップ４１５に導く。
【００３１】
図４は、イメージセンサーモジュールにおいて１列に配置された複数の画像読取チップを示す平面図である。モジュール基板４１４上において、複数の画像読取チップ４１５が、Ｘ軸方向に１列に並んで配置されている。また、各々の画像読取チップ４１５は、Ｘ軸方向に１列に並んで配置された多数の受光素子を有している。受光素子の密度が高いほど、スキャナーユニット３（図１）の解像度を高くすることができ、画像読取チップ４１５の数が多いほど、大きな画像を読み取ることができる。
【００３２】
＜スキャナーユニット＞
図５は、図２に示すスキャナーユニットの構成例を示すブロック図である。図２に示すスキャナーユニット３は、制御部２００と、アナログフロンエンド（ＡＦＥ）２０２と、少なくとも１つの赤色ＬＥＤ４１２Ｒと、少なくとも１つの緑色ＬＥＤ４１２Ｇと、少なくとも１つの青色ＬＥＤ４１２Ｂと、複数の画像読取チップ４１５とを含んでいる。
【００３３】
前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、及び、青色ＬＥＤ４１２Ｂは、光源４１２（図３）に設けられており、複数の画像読取チップ４１５は、モジュール基板４１４（図３）上に並べて配置されている。また、制御部２００及びアナログフロンエンド２０２は、モジュール基板４１４、又は、スキャナーユニット３に固定されたメイン基板に設けられている。モジュール基板４１４は、フレキシブル配線を介してメイン基板に接続されている。制御部２００又はアナログフロンエンド２０２は、半導体装置に内蔵されても良い。
【００３４】
制御部２００は、画像を読み取る周期をＴとした場合に、３Ｔ毎に露光時間Δｔだけ赤色発光信号を赤色ＬＥＤ４１２Ｒに供給して赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、３Ｔ毎に露光時間Δｔだけ緑色発光信号を緑色ＬＥＤ４１２Ｇに供給して緑色ＬＥＤ４１２Ｇを発光させ、３Ｔ毎に露光時間Δｔだけ青色発光信号を青色ＬＥＤ４１２Ｂに供給して青色ＬＥＤ４１２Ｂを発光させる。ここで、制御部２００は、各周期Ｔにおいて、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、及び、青色ＬＥＤ４１２Ｂの内のいずれか１つのみを発光させる。
【００３５】
また、制御部２００は、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを複数の画像読取チップ４１５に共通に供給する。クロック信号ＣＬＫは、画像読取チップ４１５に動作タイミングを与え、解像度設定信号ＲＥＳは、スキャナーユニット３による画像の読取における解像度を設定する。以下においては、解像度設定信号ＲＥＳによってスキャナーユニット３の解像度を１２００ｄｐｉ、６００ｄｐｉ、及び、３００ｄｐｉの内のいずれかに設定可能である場合について説明する。
【００３６】
画像読取チップ４１５は、クロック信号ＣＬＫに同期して動作し、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は、青色ＬＥＤ４１２Ｂの光を反射する被読取媒体から複数の画素の受光素子に入射する光に基づいて、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＳＯを生成し、画像信号ＳＯをアナログフロンエンド２０２に出力する。
【００３７】
アナログフロンエンド２０２は、複数の画像読取チップ４１５からそれぞれ出力される複数の画像信号ＳＯを受信し、それらの画像信号ＳＯに増幅処理及びＡ／Ｄ変換処理を施すことによって画像データを生成して制御部２００に出力する。制御部２００は、アナログフロンエンド２０２から出力される画像データを受信して、イメージセンサーモジュール４１（図３）によって読み取られた画像情報を表す画像データを生成する。
【００３８】
＜画像読取チップ＞
図６は、図５に示す画像読取チップの構成例を示すブロック図である。図６に示すように、画像読取チップ４１５は、タイミング制御回路１００と、駆動回路１０１と、走査回路１０２と、演算増幅器１０５と、ｎ個の画素回路ユニット１１０（１）〜１１０（ｎ）と、ｎ個の読み出し回路ユニット１２０（１）〜１２０（ｎ）と、ｎ個のメモリーユニット１３０（１）〜１３０（ｎ）とを内蔵している（ｎは、２以上の整数）。
【００３９】
タイミング制御回路１００は、クロック信号ＣＬＫのパルスをカウントして画像の読取周期Ｔ毎にカウント値を初期化するカウンターを含み、カウンターのカウント値に基づいて、駆動回路１０１の動作を制御する制御信号と、走査回路１０２の動作を制御する制御信号とを生成する。
【００４０】
駆動回路１０１は、タイミング制御回路１００から供給される制御信号に基づいて、クロック信号ＣＬＫに同期したリセット信号ＲＳＴ１、ＲＳＴ２、及び、ＸＲＳＴ２を生成する。リセット信号ＲＳＴ１及びＲＳＴ２は、画像の読取周期Ｔにおいて、図５に示す赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は、青色ＬＥＤ４１２Ｂが発光する前の所定のタイミングで一定期間アクティブ（本実施形態においては、ハイレベル）になる。リセット信号ＸＲＳＴ２は、リセット信号ＲＳＴ２の反転信号である。リセット信号ＲＳＴ１は、画素回路ユニット１１０（１）〜１１０（ｎ）に共通に供給され、リセット信号ＲＳＴ２及びＸＲＳＴ２は、読み出し回路ユニット１２０（１）〜１２０（ｎ）に共通に供給される。
【００４１】
また、駆動回路１０１は、解像度設定信号ＲＥＳに基づいて、制御信号ＡＤＤ２＿４、ＸＡＤＤ２＿４、ＡＤＤ４、及び、ＸＡＤＤ４を生成する。制御信号ＡＤＤ２＿４、及び、ＡＤＤ４は、解像度設定信号ＲＥＳによって設定された解像度を実現するために画素回路ユニット１１０（１）〜１１０（ｎ）を制御するための制御信号であり、解像度設定信号ＲＥＳに従ってローレベル又はハイレベルになる。制御信号ＸＡＤＤ２＿４及びＸＡＤＤ４は、それぞれ制御信号ＡＤＤ２＿４及びＡＤＤ４の反転信号である。
【００４２】
さらに、駆動回路１０１は、タイミング制御回路１００から供給される制御信号に基づいて、クロック信号ＣＬＫに同期した読み出し信号ＲＥＡＤを生成する。読み出し信号ＲＥＡＤは、画像の読取周期Ｔにおいて、図５に示す赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は、青色ＬＥＤ４１２Ｂが発光を終えた後の所定のタイミングで一定期間アクティブ（本実施形態においては、ハイレベル）になる。読み出し信号ＲＥＡＤは、メモリーユニット１３０（１）〜１３０（ｎ）に共通に供給される。
【００４３】
走査回路１０２は、解像度設定信号ＲＥＳ及びタイミング制御回路１００から供給される制御信号に基づいて、画像の読取周期Ｔにおいて、読み出し信号ＲＥＡＤがアクティブから非アクティブに遷移した後の所定のタイミングで、クロック信号ＣＬＫに同期した４ｎ個の選択信号ＳＥＬ１〜ＳＥＬ（４ｎ）をアクティブ（本実施形態においては、ハイレベル）にする。選択信号ＳＥＬ１〜ＳＥＬ（４ｎ）は、メモリーユニット１３０（１）〜１３０（ｎ）に供給される。
【００４４】
各々の画素回路ユニット１１０（ｉ）は、４つの画素回路を含んでいる（ｉ＝１〜ｎ）。従って、画像読取チップ４１５は、４ｎ個の画素回路を含み、４ｎ個の画素回路は、駆動回路１０１から供給されるリセット信号ＲＳＴ１によって初期化され、その後、露光時間Δｔの間に被読取媒体から入射する光に応じた画素電圧Ｖｓ１〜Ｖｓ（４ｎ）をそれぞれ出力する。
【００４５】
本実施形態において、解像度が６００ｄｐｉに設定されている場合の露光時間Δｔは、解像度が１２００ｄｐｉに設定されている場合の露光時間Δｔの約１／２であり、解像度が３００ｄｐｉに設定されている場合の露光時間Δｔは、解像度が１２００ｄｐｉに設定されている場合の露光時間Δｔの約１／４である。
【００４６】
各々の読み出し回路ユニット１２０（ｉ）は、４つの読み出し回路を含んでいる（ｉ＝１〜ｎ）。従って、画像読取チップ４１５は、４ｎ個の読み出し回路を含み、４ｎ個の読み出し回路は、駆動回路１０１から供給されるリセット信号ＲＳＴ２及びＸＲＳＴ２によって初期化され、その後、４ｎ個の画素回路から出力される画素電圧Ｖｓ１〜Ｖｓ（４ｎ）に相関二重サンプリングを施すことにより、画素信号Ｖｃｄｓ１〜Ｖｃｄｓ（４ｎ）をそれぞれ出力する。
【００４７】
各々のメモリーユニット１３０（ｉ）は、４つのメモリー回路を含んでいる（ｉ＝１〜ｎ）。従って、画像読取チップ４１５は、４ｎ個のメモリー回路を含み、４ｎ個のメモリー回路は、駆動回路１０１から供給される読み出し信号ＲＥＡＤによって、４ｎ個の読み出し回路から出力される画素信号Ｖｃｄｓ１〜Ｖｃｄｓ（４ｎ）をそれぞれ保持し、走査回路１０２から供給される選択信号ＳＥＬ１〜ＳＥＬ（４ｎ）がアクティブになったときに画素信号Ｖｃｄｓ１〜Ｖｃｄｓ（４ｎ）をそれぞれ出力する。
【００４８】
演算増幅器１０５は、ｎ個のメモリーユニット１３０（１）〜１３０（ｎ）の出力端子が共通に接続された非反転入力端子と、互いに接続された反転入力端子及び出力端子とを有している。従って、演算増幅器１０５は、ボルテージフォロワーとして動作し、非反転入力端子に入力される画素信号Ｖｉｎの電圧と略等しい電圧を有する出力信号を生成する。演算増幅器１０５の出力信号は、画像信号ＳＯとして、画像読取チップ４１５から出力される。
【００４９】
＜第１の実施形態＞
図７は、本発明の第１の実施形態に係る画像読取装置において用いられる画像読取チップの構成例を示す回路図である。図７においては、図６に示す画素回路ユニット１１０（１）及び１１０（２）、読み出し回路ユニット１２０（１）及び１２０（２）、及び、メモリーユニット１３０（１）及び１３０（２）の構成例が示されているが、その他の画素回路ユニット、読み出し回路ユニット、及び、メモリーユニットの構成も、図７に示すのと同様である。それらのユニットは、高電位側の電源電位ＶＤＤ、及び、低電位側の電源電位ＶＳＳ（本実施形態においては、接地電位０Ｖ）が供給されて動作する。
【００５０】
画素回路ユニット１１０（１）は、第１の画素回路１１１ａと、第２の画素回路１１１ｂと、第３の画素回路１１１ｃと、第４の画素回路１１１ｄと、第１のスイッチ回路Ｓ１と、第２のスイッチ回路Ｓ２と、第３のスイッチ回路Ｓ３と、第４のスイッチ回路Ｓ４と、第５のスイッチ回路Ｓ５と、第６のスイッチ回路Ｓ６とを含んでいる。
【００５１】
第１の画素回路１１１ａは、入射する光を光電変換して出力信号を生成する第１の受光素子１１２ａと、第１の受光素子１１２ａの出力信号を増幅する第１の反転増幅回路１１３ａと、第１の反転増幅回路１１３ａの入力端子と出力端子との間に直列に接続された第１のスイッチ素子Ｓａ及び第１の容量素子Ｃｆａと、第１の容量素子Ｃｆａに並列に接続されたリセットスイッチ回路Ｓｒとを含んでいる。
【００５２】
また、第２の画素回路１１１ｂは、入射する光を光電変換して出力信号を生成する第２の受光素子１１２ｂと、第２の受光素子１１２ｂの出力信号を増幅する第２の反転増幅回路１１３ｂと、第２の反転増幅回路１１３ｂの入力端子と出力端子との間に直列に接続された第２のスイッチ素子Ｓｂ及び第２の容量素子Ｃｆｂと、第２の容量素子Ｃｆｂに並列に接続されたリセットスイッチ回路Ｓｒとを含んでいる。
【００５３】
さらに、第１のスイッチ回路Ｓ１は、第１の反転増幅回路１１３ａの入力端子と第２の反転増幅回路１１３ｂの入力端子との間に接続されている。また、第２のスイッチ回路Ｓ２は、第１の反転増幅回路１１３ａの出力端子と第２の反転増幅回路１１３ｂの出力端子との間に接続されている。
【００５４】
それにより、第１のスイッチ素子Ｓａ又は第２のスイッチ素子Ｓｂによって、第１の反転増幅回路１１３ａ又は第２の反転増幅回路１１３ｂの入力端子と出力端子との間に第１の容量素子Ｃｆａ又は第２の容量素子Ｃｆｂを接続するか否かを切り換えると共に、第１のスイッチ回路Ｓ１及び第１のスイッチ回路Ｓ２によって、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂを並列接続するか否かを切り換えることができる。従って、スキャン速度が異なるモードに応じて反転増幅回路の帰還率及び負荷容量を変更して、画素回路の感度を適切に制御すると共に、ランダム雑音の増加を抑制することが可能である。
【００５５】
ここで、第１のスイッチ素子Ｓａは、第１の反転増幅回路１１３ａの入力端子に接続された一端と、第１の容量素子Ｃｆａを介して第１の反転増幅回路１１３ａの出力端子に接続された他端とを有している。また、第２のスイッチ素子Ｓｂは、第２の反転増幅回路１１３ｂの入力端子に接続された一端と、第２の容量素子Ｃｆｂを介して第２の反転増幅回路１１３ｂの出力端子に接続された他端とを有している。
【００５６】
それにより、第１のスイッチ素子Ｓａ及び第２のスイッチ素子Ｓｂがオフ状態となったときに、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの入力端子から第１の容量素子Ｃｆａ及び第２の容量素子Ｃｆｂを分離して、それらが入力信号に影響を与えることを防止することができる。
【００５７】
同様に、第３の画素回路１１１ｃは、入射する光を光電変換して出力信号を生成する第３の受光素子１１２ｃと、第３の受光素子１１２ｃの出力信号を増幅する第３の反転増幅回路１１３ｃと、第３の反転増幅回路１１３ｃの入力端子と出力端子との間に直列に接続された第３のスイッチ素子Ｓｃ及び第３の容量素子Ｃｆｃと、第３の容量素子Ｃｆｃに並列に接続されたリセットスイッチ回路Ｓｒとを含んでいる。
【００５８】
また、第４の画素回路１１１ｄは、入射する光を光電変換して出力信号を生成する第４の受光素子１１２ｄと、第４の受光素子１１２ｄの出力信号を増幅する第４の反転増幅回路１１３ｄと、第４の反転増幅回路１１３ｄの入力端子と出力端子との間に直列に接続された第４のスイッチ素子Ｓｄ及び第４の容量素子Ｃｆｄと、第４の容量素子Ｃｆｄに並列に接続されたリセットスイッチ回路Ｓｒとを含んでいる。
【００５９】
さらに、第３のスイッチ回路Ｓ３は、第２の反転増幅回路１１３ｂの入力端子と第３の反転増幅回路１１３ｃの入力端子との間に接続されており、第４のスイッチ回路Ｓ４は、第２の反転増幅回路１１３ｂの出力端子と第３の反転増幅回路１１３ｃの出力端子との間に接続されている。また、第５のスイッチ回路Ｓ５は、第３の反転増幅回路１１３ｃの入力端子と第４の反転増幅回路１１３ｄの入力端子との間に接続されており、第６のスイッチ回路Ｓ６は、第３の反転増幅回路１１３ｃの出力端子と第４の反転増幅回路１１３ｄの出力端子との間に接続されている。
【００６０】
リセットスイッチ回路Ｓｒの制御端子には、図６に示す駆動回路１０１からリセット信号ＲＳＴ１が供給される。第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄは、リセットスイッチ回路Ｓｒがオフ状態のときに、入力端子に供給される第１の受光素子１１２ａ〜第４の受光素子１１２ｄの出力信号を増幅して、出力端子から画素電圧Ｖｓ０〜Ｖｓ３をそれぞれ出力する。第１の容量素子Ｃｆａ〜第４の容量素子Ｃｆｄは、第１のスイッチ素子Ｓａ〜第４のスイッチ素子Ｓｄがオン状態のときに、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの出力端子から入力端子に向けて負帰還をかける帰還容量として機能する。
【００６１】
本実施形態においては、被読取媒体から画像を読み取るモードとして、解像度１２００ｄｐｉで比較的低いスキャン速度で画像を読み出す第１のモードと、解像度６００ｄｐｉで中間的なスキャン速度で画像を読み出す第２のモードと、解像度３００ｄｐｉで比較的高いスキャン速度で画像を読み出す第３のモードとが設定可能である。
【００６２】
例えば、第１のスイッチ素子Ｓａの制御端子には、電源電位ＶＤＤが供給され、第２のスイッチ素子Ｓｂ及び第４のスイッチ素子Ｓｄの制御端子には、制御信号ＸＡＤＤ２＿４が供給され、第３のスイッチ素子Ｓｃの制御端子には、制御信号ＸＡＤＤ４が供給される。その場合に、第１のスイッチ素子Ｓａは、常時オン状態となるので回路動作としては不要であり、省略しても良いが、本実施形態においては、他の画素回路と同じ回路構成にすることによってばらつきを低減するために設けられている。
【００６３】
また、第１のスイッチ回路Ｓ１、第２のスイッチ回路Ｓ２、第５のスイッチ回路Ｓ５、及び、第６のスイッチ回路Ｓ６の制御端子には、制御信号ＡＤＤ２＿４が供給され、第３のスイッチ回路Ｓ３及び第４のスイッチ回路Ｓ４の制御端子には、制御信号ＡＤＤ４が供給される。
【００６４】
第１のモードにおいては、画素加算は行われない。図６に示す駆動回路１０１は、制御信号ＡＤＤ２＿４及び制御信号ＡＤＤ４をローレベルに非活性化し、制御信号ＸＡＤＤ２＿４及び制御信号ＸＡＤＤ４をハイレベルに活性化する。
【００６５】
第１のモードにおいて、第１のスイッチ素子Ｓａ〜第４のスイッチ素子Ｓｄがオン状態に設定される。従って、第１の反転増幅回路１１３ａの入力端子と出力端子との間に第１の容量素子Ｃｆａが接続され、第２の反転増幅回路１１３ｂの入力端子と出力端子との間に第２の容量素子Ｃｆｂが接続される。また、第３の反転増幅回路１１３ｃの入力端子と出力端子との間に第３の容量素子Ｃｆｃが接続され、第４の反転増幅回路１１３ｄの入力端子と出力端子との間に第４の容量素子Ｃｆｄが接続される。
【００６６】
さらに、第１のスイッチ回路Ｓ１〜第６のスイッチ回路Ｓ６がオフ状態に設定される。従って、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの入力端子が分離されると共に、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの出力端子が分離される。
【００６７】
第１のモードにおいて、各々の反転増幅回路から出力される画素電圧Ｖｓは、次のようにして求められる。画素回路のリセット状態において、リセット信号ＲＳＴ１がハイレベルに活性化されてリセットスイッチ回路Ｓｒがオン状態になると、反転増幅回路の入力端子と出力端子とが短絡されて、反転増幅回路の入力電圧は、リセット電圧（閾値電圧）Ｖｔになる。そのときに、反転増幅回路の入力端子に蓄積される電荷ＱＡは、各々の受光素子の容量成分Ｃｐｄを用いて、次式（１）で表される。
ＱＡ＝Ｃｐｄ・Ｖｔ  ・・・（１）
【００６８】
リセット信号ＲＳＴ１がローレベルに非活性化されてリセットスイッチ回路Ｓｒがオフ状態になると、画素回路のリセットが解除される。反転増幅回路の入力端子に蓄積される電荷ＱＢは、反転増幅回路の入力電圧Ｖｉ及び出力電圧（画素電圧）Ｖｓと、第１の容量素子Ｃｆａ〜第４の容量素子Ｃｆｄの各々の容量（帰還容量）Ｃｆとを用いて、次式（２）で表される。
ＱＢ＝Ｃｐｄ・Ｖｉ＋Ｃｆ・（Ｖｉ−Ｖｓ）  ・・・（２）
【００６９】
式（１）及び（２）から、画素回路のリセットが解除された後に受光素子から反転増幅回路の入力端子に転送された電荷ΔＱは、次式（３）で表される。
ΔＱ＝ＱＢ−ＱＡ＝{Ｃｐｄ・Ｖｉ＋Ｃｆ・（Ｖｉ−Ｖｓ）}−Ｃｐｄ・Ｖｔ
・・・（３）
また、反転増幅回路の入力電圧Ｖｉと出力電圧Ｖｓとの関係は、反転増幅回路の電圧増幅率−Ｇ（Ｇ＞０）を用いて、次式（４）で表される。
Ｖｓ＝Ｖｔ−Ｇ（Ｖｉ−Ｖｔ）  ・・・（４）
【００７０】
式（３）及び（４）から、反転増幅回路の出力電圧Ｖｓは、次式（５）で表される。
Ｖｓ＝Ｖｔ−ΔＱ／｛Ｃｆ（１＋１／Ｇ）＋Ｃｐｄ／Ｇ｝≒Ｖｔ−ΔＱ／Ｃｆ
・・・（５）
以上において、反転増幅回路の入力容量や配線容量等は、影響が小さいので省略されている。
【００７１】
画素回路のリセット直後においては、ΔＱ＝０であるのでＶｓ＝Ｖｔとなり、相関二重サンプリングによって画素回路のリセット直後の出力電圧と露光後の出力電圧との差分電圧ΔＶｓを求めると、差分電圧ΔＶｓは、次式（６）で表される。
ΔＶｓ≒−ΔＱ／Ｃｆ  ・・・（６）
このように、相関二重サンプリングによって、受光素子から転送された電荷ΔＱに比例する差分電圧ΔＶｓが得られる。式（６）より、画素回路の感度を高くするためには、帰還容量Ｃｆが小さいことが望ましい。
【００７２】
一方、画素回路の出力電圧に含まれるランダム雑音Ｖｎは、次式（７）で表されるように、反転増幅回路の帰還率（フィードバックファクター）と反転増幅回路の出力端子に負荷される負荷容量Ｃｌとの積の平方根の逆数におよそ比例する。負荷容量Ｃｌは、後段の読み出し回路の入力容量や配線容量等である。
Ｖｎ∝｛［Ｃｆ／（Ｃｐｄ＋Ｃｆ）］・Ｃｌ）｝−１／２  ・・・（７）
【００７３】
第２のモードにおいては、第１の受光素子１１２ａの出力信号と第２の受光素子１１２ｂの出力信号とが加算され、第３の受光素子１１２ｃの出力信号と第４の受光素子１１２ｄの出力信号とが加算される（２画素加算）。図６に示す駆動回路１０１は、制御信号ＡＤＤ２＿４及び制御信号ＸＡＤＤ４をハイレベルに活性化し、制御信号ＸＡＤＤ２＿４及び制御信号ＡＤＤ４をローレベルに非活性化する。
【００７４】
第２のモードにおいて、第１のスイッチ素子Ｓａ及び第２のスイッチ素子Ｓｂの内の１つがオン状態に設定されて他がオフ状態に設定される。図７に示す例においては、第１のスイッチ素子Ｓａがオン状態に設定されて第２のスイッチ素子Ｓｂがオフ状態に設定される。従って、第１の反転増幅回路１１３ａの入力端子と出力端子との間に第１の容量素子Ｃｆａが接続され、第２の反転増幅回路１１３ｂの入力端子と出力端子との間に第２の容量素子Ｃｆｂが接続されない。
【００７５】
さらに、第１のスイッチ回路Ｓ１及び第２のスイッチ回路Ｓ２がオン状態に設定される。従って、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの入力端子が電気的に接続されると共に、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの出力端子が電気的に接続される。
【００７６】
一般に、複数の画素の受光素子を並列接続して画素加算を行う場合には、画素の加算数に応じて式（７）における受光素子の容量成分Ｃｐｄが大きくなるので、ランダム雑音Ｖｎが大きくなる。一方、画素の加算数に応じて露光時間が短くなるので、式（６）における電荷ΔＱは殆ど変化しない。従って、高感度化のために帰還容量Ｃｆを小さくすると、受光素子の容量成分Ｃｐｄの増加に伴うランダム雑音の増加が顕著になる。さらに、スキャナー向けラインセンサーの場合には、解像度の切り替えにより２〜１６画素加算の場合もあるので、解像度によってランダム雑音が大きく異なってしまう。
【００７７】
本実施形態においては、第２のモードにおいて２画素加算を行うときに、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂが並列接続されるが、第２のスイッチ素子Ｓｂをオフ状態に制御することにより、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの入力端子と出力端子との間に第１の容量素子Ｃｆａのみが接続されるので、画素回路の出力電圧に殆ど影響を与えることがない。一方、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの出力端子に接続される負荷容量Ｃｌは、画素加算を行わないときよりも２倍程度に増加するので、ランダム雑音の増加を抑制することができる。
【００７８】
それにより、第２のモードにおいて２画素加算を行う場合に、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂを並列接続して駆動能力を向上させつつ、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの入力端子と出力端子との間に第１の容量素子Ｃｆａ及び第２の容量素子Ｃｆｂがそれぞれ接続される場合と比較して感度が上昇すると共に、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの負荷容量が増加するのでランダム雑音の増加を抑制することができる。
【００７９】
第３の画素回路１１１ｃ及び第４の画素回路１１１ｄについても同様に、第３のスイッチ素子Ｓｃ及び第４のスイッチ素子Ｓｄの内の１つがオン状態に設定されて他がオフ状態に設定される。図７に示す例においては、第３のスイッチ素子Ｓｃがオン状態に設定されて第４のスイッチ素子Ｓｄがオフ状態に設定される。従って、第３の反転増幅回路１１３ｃの入力端子と出力端子との間に第３の容量素子Ｃｆｃが接続され、第４の反転増幅回路１１３ｄの入力端子と出力端子との間に第４の容量素子Ｃｆｄが接続されない。
【００８０】
さらに、第３のスイッチ回路Ｓ３及び第４のスイッチ回路Ｓ４がオフ状態に、第５のスイッチ回路Ｓ５及び第６のスイッチ回路Ｓ６がオン状態に設定される。従って、第２の反転増幅回路１１３ｂ及び第３の反転増幅回路１１３ｃの入力端子が分離され、第２の反転増幅回路１１３ｂ及び第３の反転増幅回路１１３ｃの出力端子が分離される。また、第３の反転増幅回路１１３ｃ及び第４の反転増幅回路１１３ｄの入力端子が電気的に接続されると共に、第３の反転増幅回路１１３ｃ及び第４の反転増幅回路１１３ｄの出力端子が電気的に接続される。
【００８１】
それにより、第２のモードにおいて２画素加算を行う場合に、第３の反転増幅回路１１３ｃ及び第４の反転増幅回路１１３ｄを並列接続して駆動能力を向上させつつ、第３の反転増幅回路１１３ｃ及び第４の反転増幅回路１１３ｄの入力端子と出力端子との間に第３の容量素子Ｃｆｃ及び第４の容量素子Ｃｆｄがそれぞれ接続される場合と比較して感度が上昇すると共に、第３の反転増幅回路１１３ｃ及び第４の反転増幅回路１１３ｄの負荷容量が増加するのでランダム雑音の増加を抑制することができる。
【００８２】
第３のモードにおいては、第１の受光素子１１２ａの出力信号と、第２の受光素子１１２ｂの出力信号と、第３の受光素子１１２ｃの出力信号と、第４の受光素子１１２ｄの出力信号とが加算される（４画素加算）。図６に示す駆動回路１０１は、制御信号ＡＤＤ２＿４及び制御信号ＡＤＤ４をハイレベルに活性化し、制御信号ＸＡＤＤ２＿４及び制御信号ＸＡＤＤ４をローレベルに非活性化する。
【００８３】
第３のモードにおいて、第１のスイッチ素子Ｓａ〜第４のスイッチ素子Ｓｄの内の１つがオン状態に設定されて他がオフ状態に設定される。図７に示す例においては、第１のスイッチ素子Ｓａがオン状態に設定されて第２のスイッチ素子Ｓｂ〜第４のスイッチ素子Ｓｄがオフ状態に設定される。従って、第１の反転増幅回路１１３ａの入力端子と出力端子との間に第１の容量素子Ｃｆａが接続され、第２の反転増幅回路１１３ｂ〜第４の反転増幅回路１１３ｄの入力端子と出力端子との間に第２の容量素子Ｃｆｂ〜第４の容量素子Ｃｆｄが接続されない。
【００８４】
さらに、第１のスイッチ回路Ｓ１〜第６のスイッチ回路Ｓ６がオン状態に設定される。従って、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの入力端子が電気的に接続されると共に、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの出力端子が電気的に接続される。
【００８５】
本実施形態においては、第３のモードにおいて４画素加算を行うときに、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄが並列接続されて動作するが、第２のスイッチ素子Ｓｂ〜第４のスイッチ素子Ｓｄをオフ状態に制御することにより、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの入力端子と出力端子との間に第１の容量素子Ｃｆａのみが接続されるので、画素回路の出力電圧に殆ど影響を与えることがない。一方、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの出力端子に接続される負荷容量Ｃｌは、画素加算しないときよりも４倍程度に増加するので、ランダム雑音の増加を抑制することができる。
【００８６】
それにより、第３のモードにおいて４画素加算を行う場合に、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄを並列接続して駆動能力を向上させつつ、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの入力端子と出力端子との間に第１の容量素子Ｃｆａ〜第４の容量素子Ｃｆｄがそれぞれ接続される場合と比較して感度が上昇すると共に、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの負荷容量が増加するのでランダム雑音の増加を抑制することができる。
【００８７】
読み出し回路ユニット１２０（１）は、第１の反転増幅回路１１３ａの出力端子に接続された第１の読み出し回路１２１ａと、第２の反転増幅回路１１３ｂの出力端子に接続された第２の読み出し回路１２１ｂと、第３の反転増幅回路１１３ｃの出力端子に接続された第３の読み出し回路１２１ｃと、第４の反転増幅回路１１３ｄの出力端子に接続された第４の読み出し回路１２１ｄとを含んでいる。
【００８８】
第１の読み出し回路１２１ａ〜第４の読み出し回路１２１ｄの各々は、例えば、入力容量素子Ｃｉｎと、入力容量素子Ｃｉｎに接続された入力端子を有する反転増幅回路と、帰還容量素子と、反転増幅回路及び帰還容量素子の接続状態を設定する複数のスイッチ回路とを含み、ＣＤＳ（correlated double sampling：相関二重サンプリング）回路を構成する。それらのスイッチ回路の制御端子には、図６に示す駆動回路１０１からリセット信号ＲＳＴ２及びＸＲＳＴ２が供給される。反転増幅回路の出力端子から入力端子に向けて負帰還をかけることにより、反転増幅回路の入力端子の電位は所定の電位となる。
【００８９】
第１の読み出し回路１２１ａ〜第４の読み出し回路１２１ｄは、第１の画素回路１１１ａ〜第４の画素回路１１１ｄからそれぞれ出力される画素電圧Ｖｓ０〜Ｖｓ３を相関二重サンプリング処理する。即ち、第１の読み出し回路１２１ａ〜第４の読み出し回路１２１ｄは、第１の画素回路１１１ａ〜第４の画素回路１１１ｄのリセット直後の出力電圧と露光後の出力電圧とをサンプリングし、それらの差分に基づいて画素信号Ｖｃｄｓ０〜Ｖｃｄｓ３をそれぞれ生成する。
【００９０】
第１の画素回路１１１ａ〜第４の画素回路１１１ｄのリセット直後の出力電圧をＶｓ＿ｒとし、露光後の出力電圧をＶｓ＿ｅとすると、画素信号の電圧Ｖｃｄｓは、一定の基準電圧ＶＲＥＦを用いて、次式（８）で表される。
Ｖｃｄｓ＝ＶＲＥＦ＋（Ｖｓ＿ｅ−Ｖｓ＿ｒ）  ・・・（８）
それにより、複数の画素間におけるオフセット電圧のばらつきをキャンセルして、光の強度に応じた画素信号を生成することができる。
【００９１】
メモリーユニット１３０（１）は、第１の読み出し回路１２１ａの出力端子に接続された第１のメモリー回路１３１ａと、第２の読み出し回路１２１ｂの出力端子に接続された第２のメモリー回路１３１ｂと、第３の読み出し回路１２１ｃの出力端子に接続された第３のメモリー回路１３１ｃと、第４の読み出し回路１２１ｄの出力端子に接続された第４のメモリー回路１３１ｄとを含んでいる。
【００９２】
第１のメモリー回路１３１ａは、スイッチ回路１３２ａと、容量素子１３３ａと、スイッチ回路１３４ａとを含んでいる。スイッチ回路１３２ａは、第１の読み出し回路１２１ａの出力端子と容量素子１３３ａの一端との間に接続されている。容量素子１３３ａの他端には、所定の電位（例えば、電源電位ＶＳＳ）が供給される。スイッチ回路１３４ａは、容量素子１３３ａの一端と演算増幅器１０５（図６）の非反転入力端子との間に接続されている。
【００９３】
同様に、第２のメモリー回路１３１ｂは、スイッチ回路１３２ｂと、容量素子１３３ｂと、スイッチ回路１３４ｂとを含んでいる。第３のメモリー回路１３１ｃは、スイッチ回路１３２ｃと、容量素子１３３ｃと、スイッチ回路１３４ｃとを含んでいる。第４のメモリー回路１３１ｄは、スイッチ回路１３２ｄと、容量素子１３３ｄと、スイッチ回路１３４ｄとを含んでいる。
【００９４】
スイッチ回路１３２ａ、１３２ｂ、１３２ｃ、及び、１３２ｄの制御端子には、図６に示す駆動回路１０１から読み出し信号ＲＥＡＤが共通に供給される。読み出し信号ＲＥＡＤは、図５に示す赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は、青色ＬＥＤ４１２Ｂが発光を終えた後の所定のタイミングで一定期間活性化される。
【００９５】
読み出し信号ＲＥＡＤが活性化されると、スイッチ回路１３２ａ、１３２ｂ、１３２ｃ、及び、１３２ｄがオン状態となり、容量素子１３３ａ、１３３ｂ、１３３ｃ、及び、１３３ｄに、第１の読み出し回路１２１ａ〜第４の読み出し回路１２１ｄから出力される画素信号Ｖｃｄｓ０〜Ｖｃｄｓ３に応じた電荷がそれぞれ保持される。また、スイッチ回路１３４ａ、１３４ｂ、１３４ｃ、及び、１３４ｄは、それぞれの選択信号ＳＥＬ０〜ＳＥＬ３が活性化されるとオン状態となる。
【００９６】
図７の右半分について説明すると、画素回路ユニット１１０（２）は、第５の画素回路１１１ｅと、第６の画素回路１１１ｆと、第７の画素回路１１１ｇと、第８の画素回路１１１ｈと、第７のスイッチ回路Ｓ７と、第８のスイッチ回路Ｓ８と、第９のスイッチ回路Ｓ９と、第１０のスイッチ回路Ｓ１０と、第１１のスイッチ回路Ｓ１１と、第１２のスイッチ回路Ｓ１２とを含んでいる。
【００９７】
第５の画素回路１１１ｅは、入射する光を光電変換して出力信号を生成する第５の受光素子１１２ｅと、第５の受光素子１１２ｅの出力信号を増幅する第５の反転増幅回路１１３ｅと、第５の反転増幅回路１１３ｅの入力端子と出力端子との間に直列に接続された第５のスイッチ素子Ｓｅ及び第５の容量素子Ｃｆｅと、第５の容量素子Ｃｆｅに並列に接続されたリセットスイッチ回路Ｓｒとを含んでいる。
【００９８】
同様に、第６の画素回路１１１ｆは、第６の受光素子１１２ｆと、第６の反転増幅回路１１３ｆと、第６のスイッチ素子Ｓｆ及び第６の容量素子Ｃｆｆと、リセットスイッチ回路Ｓｒとを含んでいる。第７の画素回路１１１ｇは、第７の受光素子１１２ｇと、第７の反転増幅回路１１３ｇと、第７のスイッチ素子Ｓｇ及び第７の容量素子Ｃｆｇと、リセットスイッチ回路Ｓｒとを含んでいる。第８の画素回路１１１ｈは、第８の受光素子１１２ｈと、第８の反転増幅回路１１３ｈと、第８のスイッチ素子Ｓｈ及び第８の容量素子Ｃｆｈと、リセットスイッチ回路Ｓｒとを含んでいる。
【００９９】
また、第７のスイッチ回路Ｓ７は、第５の反転増幅回路１１３ｅの入力端子と第６の反転増幅回路１１３ｆの入力端子との間に接続されている。第８のスイッチ回路Ｓ８は、第５の反転増幅回路１１３ｅの出力端子と第６の反転増幅回路１１３ｆの出力端子との間に接続されている。第９のスイッチ回路Ｓ９は、第６の反転増幅回路１１３ｆの入力端子と第７の反転増幅回路１１３ｇの入力端子との間に接続されている。第１０のスイッチ回路Ｓ１０は、第６の反転増幅回路１１３ｆの出力端子と第７の反転増幅回路１１３ｇの出力端子との間に接続されている。第１１のスイッチ回路Ｓ１１は、第７の反転増幅回路１１３ｇの入力端子と第８の反転増幅回路１１３ｈの入力端子との間に接続されている。第１２のスイッチ回路Ｓ１２は、第７の反転増幅回路１１３ｇの出力端子と第８の反転増幅回路１１３ｈの出力端子との間に接続されている。
【０１００】
例えば、第５のスイッチ素子Ｓｅの制御端子には、電源電位ＶＤＤが供給され、第６のスイッチ素子Ｓｆ及び第８のスイッチ素子Ｓｈの制御端子には、制御信号ＸＡＤＤ２＿４が供給され、第７のスイッチ素子Ｓｇの制御端子には、制御信号ＸＡＤＤ４が供給される。その場合に、第５のスイッチ素子Ｓｅは、常時オン状態となるので回路動作としては不要であり、省略しても良いが、本実施形態においては、他の画素回路と同じ回路構成にすることによってばらつきを低減するために設けられている。
【０１０１】
また、第７のスイッチ回路Ｓ７、第８のスイッチ回路Ｓ８、第１１のスイッチ回路Ｓ１１、及び、第１２のスイッチ回路Ｓ１２の制御端子には、制御信号ＡＤＤ２＿４が供給され、第９のスイッチ回路Ｓ９及び第１０のスイッチ回路Ｓ１０の制御端子には、制御信号ＡＤＤ４が供給される。
【０１０２】
第１のモードにおいて、第５のスイッチ素子Ｓｅ〜第８のスイッチ素子Ｓｈがオン状態に設定される。従って、第５の反転増幅回路１１３ｅの入力端子と出力端子との間に第５の容量素子Ｃｆｅが接続され、第６の反転増幅回路１１３ｆの入力端子と出力端子との間に第６の容量素子Ｃｆｆが接続される。また、第７の反転増幅回路１１３ｇの入力端子と出力端子との間に第７の容量素子Ｃｆｇが接続され、第８の反転増幅回路１１３ｈの入力端子と出力端子との間に第８の容量素子Ｃｆｈが接続される。
【０１０３】
さらに、第７のスイッチ回路Ｓ７〜第１２のスイッチ回路Ｓ１２がオフ状態に設定される。従って、第５の反転増幅回路１１３ｅ〜第８の反転増幅回路１１３ｈの入力端子が分離されると共に、第５の反転増幅回路１１３ｅ〜第８の反転増幅回路１１３ｈの出力端子が分離される。
【０１０４】
第２のモードにおいて、第５のスイッチ素子Ｓｅ及び第６のスイッチ素子Ｓｆの内の１つがオン状態に設定されて他がオフ状態に設定される。図７に示す例においては、第５のスイッチ素子Ｓｅがオン状態に設定されて第６のスイッチ素子Ｓｆがオフ状態に設定される。従って、第５の反転増幅回路１１３ｅの入力端子と出力端子との間に第５の容量素子Ｃｆｅが接続され、第６の反転増幅回路１１３ｆの入力端子と出力端子との間に第６の容量素子Ｃｆｆが接続されない。
【０１０５】
また、第７のスイッチ素子Ｓｇ及び第８のスイッチ素子Ｓｈの内の１つがオン状態に設定されて他がオフ状態に設定される。図７に示す例においては、第７のスイッチ素子Ｓｇがオン状態に設定されて第８のスイッチ素子Ｓｈがオフ状態に設定される。従って、第７の反転増幅回路１１３ｇの入力端子と出力端子との間に第７の容量素子Ｃｆｇが接続され、第８の反転増幅回路１１３ｄの入力端子と出力端子との間に第８の容量素子Ｃｆｄが接続されない。
【０１０６】
さらに、第７のスイッチ回路Ｓ７及び第８のスイッチ回路Ｓ８がオン状態に設定され、第９のスイッチ回路Ｓ９及び第１０のスイッチ回路Ｓ１０がオフ状態に設定され、第１１のスイッチ回路Ｓ１１及び第１２のスイッチ回路Ｓ１２がオン状態に設定される。従って、第５の反転増幅回路１１３ｅ及び第６の反転増幅回路１１３ｆが並列接続されて、第５の受光素子１１２ｅ及び第６の受光素子１１２ｆの出力信号が加算され、第７の反転増幅回路１１３ｇ及び第８の反転増幅回路１１３ｈが並列接続されて、第７の受光素子１１２ｇ及び第８の受光素子１１２ｈの出力信号が加算される（２画素加算）。
【０１０７】
第３のモードにおいて、第５のスイッチ素子Ｓｅ〜第８のスイッチ素子Ｓｈの内の１つがオン状態に設定されて他がオフ状態に設定される。図７に示す例においては、第５のスイッチ素子Ｓｅがオン状態に設定されて第６のスイッチ素子Ｓｆ〜第８のスイッチ素子Ｓｈがオフ状態に設定される。従って、第５の反転増幅回路１１３ｅの入力端子と出力端子との間に第５の容量素子Ｃｆｅが接続され、第６の反転増幅回路１１３ｆ〜第８の反転増幅回路１１３ｈの入力端子と出力端子との間に第６の容量素子Ｃｆｆ〜第８の容量素子Ｃｆｈが接続されない。
【０１０８】
さらに、第７のスイッチ回路Ｓ７〜第１２のスイッチ回路Ｓ１２がオン状態に設定される。従って、第５の反転増幅回路１１３ｅ〜第８の反転増幅回路１１３ｈが並列接続されて、第５の受光素子１１２ｅ〜第８の受光素子１１２ｈの出力信号が加算される（４画素加算）。
【０１０９】
読み出し回路ユニット１２０（２）は、第５の反転増幅回路１１３ｅの出力端子に接続された第５の読み出し回路１２１ｅと、第６の反転増幅回路１１３ｆの出力端子に接続された第６の読み出し回路１２１ｆと、第７の反転増幅回路１１３ｇの出力端子に接続された第７の読み出し回路１２１ｇと、第８の反転増幅回路１１３ｈの出力端子に接続された第８の読み出し回路１２１ｈとを含んでいる。第５の読み出し回路１２１ｅ〜第８の読み出し回路１２１ｈは、第５の反転増幅回路１１３ｅ〜第８の反転増幅回路１１３ｈからそれぞれ出力される画素電圧Ｖｓ４〜Ｖｓ７を相関二重サンプリング処理して、画素信号Ｖｃｄｓ４〜Ｖｃｄｓ７をそれぞれ出力する。
【０１１０】
メモリーユニット１３０（２）は、第５の読み出し回路１２１ｅの出力端子に接続された第５のメモリー回路１３１ｅと、第６の読み出し回路１２１ｆの出力端子に接続された第６のメモリー回路１３１ｆと、第７の読み出し回路１２１ｇの出力端子に接続された第７のメモリー回路１３１ｇと、第８の読み出し回路１２１ｈの出力端子に接続された第８のメモリー回路１３１ｈとを含んでいる。
【０１１１】
第５のメモリー回路１３１ｅは、スイッチ回路１３２ｅと、容量素子１３３ｅと、スイッチ回路１３４ｅとを含んでおり、第６のメモリー回路１３１ｆは、スイッチ回路１３２ｆと、容量素子１３３ｆと、スイッチ回路１３４ｆとを含んでいる。また、第７のメモリー回路１３１ｇは、スイッチ回路１３２ｇと、容量素子１３３ｇと、スイッチ回路１３４ｇとを含んでおり、第８のメモリー回路１３１ｈは、スイッチ回路１３２ｈと、容量素子１３３ｈと、スイッチ回路１３４ｈとを含んでいる。
【０１１２】
スイッチ回路１３２ｅ、１３２ｆ、１３２ｇ、及び、１３２ｈの制御端子には、読み出し信号ＲＥＡＤが共通に供給される。読み出し信号ＲＥＡＤが活性化されると、スイッチ回路１３２ｅ、１３２ｆ、１３２ｇ、及び、１３２ｈがオン状態となり、１３３ｅ、１３３ｆ、１３３ｇ、及び、１３３ｈに、第５の読み出し回路１２１ｅ、第６の読み出し回路１２１ｆ、第７の読み出し回路１２１ｇ、及び、第８の読み出し回路１２１ｈから出力される画素信号Ｖｃｄｓ４〜Ｖｃｄｓ７に応じた電荷がそれぞれ保持される。また、スイッチ回路１３４ｅ、１３４ｆ、１３４ｇ、及び、１３４ｈは、それぞれの選択信号ＳＥＬ４〜ＳＥＬ７が活性化されるとオン状態となる。
【０１１３】
その他の点に関して、画素回路ユニット１１０（２）、読み出し回路ユニット１２０（２）、及び、メモリーユニット１３０（２）の構成及び動作は、画素回路ユニット１１０（１）、読み出し回路ユニット１２０（１）、及び、メモリーユニット１３０（１）と同様であるので、詳細な説明を省略する。
【０１１４】
走査回路１０２は、スイッチ回路１３４ａ〜１３４ｈの制御端子にそれぞれ供給される選択信号ＳＥＬ０〜ＳＥＬ７を順次活性化する。それにより、スイッチ回路１３４ａ〜１３４ｈが順次オン状態となり、容量素子１３３ａ〜１３３ｈの一端が演算増幅器１０５（図６）の非反転入力端子に電気的に接続され、画素信号Ｖｃｄｓ０〜Ｖｃｄｓ７が演算増幅器１０５に順次入力される。
【０１１５】
以上において、第１の受光素子１１２ａ〜第８の受光素子１１２ｈは、例えば、８つのフォトダイオードで構成される。それらのフォトダイオードのアノードは、電源電位ＶＳＳの配線に接続され、カソードは、第１の反転増幅回路１１３ａ〜第８の反転増幅回路１１３ｈの入力端子にそれぞれ接続される。第１の容量素子Ｃｆａ〜第８の容量素子Ｃｆｈの各々は、例えば、同一の配線層又は複数の異なる配線層に配置された複数の配線間の容量で構成される。
【０１１６】
また、第１のスイッチ素子Ｓａ〜第８のスイッチ素子Ｓｈの各々は、例えば、ＭＯＳトランジスター等で構成され、第１のスイッチ回路Ｓ１〜第１２のスイッチ回路Ｓ１２、及び、リセットスイッチ回路Ｓｒの各々は、例えば、ＭＯＳトランジスター又はアナログスイッチ等で構成される。
【０１１７】
ここで、第１のスイッチ回路Ｓ１と、第３のスイッチ回路Ｓ３と、第５のスイッチ回路Ｓ５と、第７のスイッチ回路Ｓ７と、第９のスイッチ回路Ｓ９と、第１１のスイッチ回路Ｓ１１とが、ＭＯＳトランジスターで構成され、第２のスイッチ回路Ｓ２と、第４のスイッチ回路Ｓ４と、第６のスイッチ回路Ｓ６と、第８のスイッチ回路Ｓ８と、第１０のスイッチ回路Ｓ１０と、第１２のスイッチ回路Ｓ１２とが、アナログスイッチで構成されても良い。
【０１１８】
＜画像読取チップの動作例＞
図１に示す複合機１の電源スイッチがオンされてスキャナーユニット３に電源が投入されると、スキャナーユニット３の解像度が設定される。図５に示す制御部２００は、設定された解像度を表す解像度設定信号ＲＥＳを画像読取チップ４１５に出力する。画像読取チップ４１５の駆動回路１０１（図６）は、解像度設定信号ＲＥＳを受信すると、制御信号ＡＤＤ２＿４、ＸＡＤＤ２＿４、ＡＤＤ４、及び、ＸＡＤＤ４を生成する。
【０１１９】
その後、原稿等の被読取媒体から画像を読み取るために複合機１のスタートボタンが押されると、スキャナーユニット３は、被読取媒体をスキャンするのに先立って、シェーディング補正に用いられる基準データを取得する。ここで、シェーディング補正とは、光学系や撮像系の特性による輝度ムラに対して、一様な明るさの画像になるように補正する処理のことをいう。
【０１２０】
例えば、ガラス製の原稿載置板の一部に一様な反射率を有する白基準板を設置しておき、スキャナーユニット３が、スキャン開始前にその白基準をサンプリングして白基準データを生成し、発光ダイオードを消灯して黒基準をサンプリングして黒基準データを生成する。その後、スキャナーユニット３は、被読取媒体をスキャンして、白基準データ及び黒基準データを用いたデジタル処理によって画像データを校正（キャリブレーション）する。
【０１２１】
本実施形態においては、シェーディング補正における基準データ（白基準データ及び黒基準データ）を生成するために用いられる画素信号を第１の読み出し回路１２１ａ及び第２の読み出し回路１２１ｂ等が生成する前に、第１のスイッチ素子Ｓａ、第２のスイッチ素子Ｓｂ、・・・、及び、第１のスイッチ回路Ｓ１、第２のスイッチ回路Ｓ２、・・・の状態が設定されるように、スキャナーユニット３が構成されている。それにより、スキャン速度が異なるモードに応じて基準データを生成することができる。
【０１２２】
＜第１のモードにおける動作例＞
図８は、図６及び図７に示す画像読取チップの第１のモードにおける動作例を示すタイミングチャートである。駆動回路１０１は、解像度設定信号ＲＥＳを受信すると、制御信号ＡＤＤ２＿４をローレベルに非活性化し、制御信号ＸＡＤＤ２＿４をハイレベルに活性化し、制御信号ＡＤＤ４をローレベルに非活性化し、制御信号ＸＡＤＤ４をハイレベルに活性化する。従って、画素回路ユニット１１０（１）及び１１０（２）において、第１のスイッチ回路Ｓ１〜第１２のスイッチ回路Ｓ１２がオフ状態となって、第１の反転増幅回路１１３ａ〜第８の反転増幅回路１１３ｈが独立して動作する。
【０１２３】
図８に示す期間Ｔ１Ａは、画素回路のリセット期間であり、駆動回路１０１が、リセット信号ＲＳＴ１及びＲＳＴ２をハイレベルに活性化する。それにより、第１の画素回路１１１ａ〜第８の画素回路１１１ｈの各々において、反転増幅回路の入力端子と出力端子とが短絡されて、反転増幅回路から出力される画素電圧Ｖｓ＊がリセット電圧Ｖｔに固定される。なお、アスタリスク（＊）は、０〜７の内の１つを表している。
【０１２４】
期間Ｔ１Ｂは、画素回路のリセットが解除されて、第１の読み出し回路１２１ａ〜第８の読み出し回路１２１ｈの各々が画素電圧の第１のサンプリングを行う期間である。駆動回路１０１は、リセット信号ＲＳＴ１をローレベルに非活性化する一方、リセット信号ＲＳＴ２をハイレベルに維持する。読み出し回路において、入力容量素子Ｃｉｎの一端にリセット電圧Ｖｔが印加されると共に、他端に基準電圧ＶＲＥＦが印加されて、入力容量素子Ｃｉｎが電荷を保持する。その後、駆動回路１０１は、リセット信号ＲＳＴ２をローレベルに非活性化する。
【０１２５】
期間Ｔ２は、露光期間である。発光ダイオード等の光源を点灯させることにより、被読取媒体からの反射光を受光素子に入射させて光電変換が行われる。受光素子において発生した電荷ΔＱ＊は、画素回路の帰還容量に移動して、反転増幅回路の出力電圧が変化する。反転増幅回路の出力電圧（画素電圧）Ｖｓ＊は、式(５)に従って光量に応じて変化する。図７に示す例においては、受光素子であるフォトダイオードのカソードが反転増幅回路の入力端子に接続されているので、光電変換により発生した電荷の内の負電荷が帰還容量に移動し、光量が大きいほど反転増幅回路の出力電圧が高くなる。
【０１２６】
それと同時に、読み出し回路は、画素電圧Ｖｓ＊とリセット電圧Ｖｔとの差分処理を行う。読み出し回路の出力電圧Ｖｃｄｓ＊は、次式（９）で表される。
Ｖｃｄｓ＊＝ＶＲＥＦ＋（Ｖｓ＊−Ｖｔ）＝ＶＲＥＦ−ΔＱ＊／Ｃｆ・・・（９）
図８の破線は、フォトダイオードにおける電荷発生がなかった場合を示しており、暗状態の電圧レベルである。
【０１２７】
期間Ｔ３は、メモリー回路１３１ａ〜１３１ｈに画素信号Ｖｃｄｓ＊を蓄積する期間であり、駆動回路１０１が、読み出し信号ＲＥＡＤをハイレベルに活性化する。期間Ｔ１Ａ〜Ｔ３においては、複数の画素に関する回路の動作を並行して行うことにより、時間短縮を図ることができる。
【０１２８】
期間Ｔ４は、走査期間である。走査回路１０２は、読み出し信号ＲＥＡＤがローレベルに非活性化された後の所定のタイミングで、選択信号ＳＥＬ１〜ＳＥＬ７を順次活性化することにより、メモリー回路１３１ａ〜１３１ｈに保持されている画素信号が順次選択されて画像信号が生成される。
【０１２９】
＜第２のモードにおける動作例＞
図９は、図７に示す画像読取チップの第２のモードにおける接続状態を示す回路図であり、図１０は、図６及び図７に示す画像読取チップの第２のモードにおける動作例を示すタイミングチャートである。駆動回路１０１は、解像度設定信号ＲＥＳを受信すると、制御信号ＡＤＤ２＿４をハイレベルに活性化し、制御信号ＸＡＤＤ２＿４をローレベルに非活性化し、制御信号ＡＤＤ４をローレベルに非活性化し、制御信号ＸＡＤＤ４をハイレベルに活性化する。
【０１３０】
従って、図７に示す画素回路ユニット１１０（１）において、第１のスイッチ回路Ｓ１、第２のスイッチ回路Ｓ２、第５のスイッチ回路Ｓ５、及び、第６のスイッチ回路Ｓ６がオン状態となり、第３のスイッチ回路Ｓ３及び第４のスイッチ回路Ｓ４がオフ状態となる。その結果、図９に示すように、第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂが並列接続され、第３の反転増幅回路１１３ｃ及び第４の反転増幅回路１１３ｄが並列接続される。
【０１３１】
また、図７に示す画素回路ユニット１１０（１）において、第１のスイッチ素子Ｓａ及び第３のスイッチ素子Ｓｃがオン状態となり、第２のスイッチ素子Ｓｂ及び第４のスイッチ素子Ｓｄがオフ状態となる。その結果、図９に示すように、第１の容量素子Ｃｆａ及び第３の容量素子Ｃｆｃのみが使用される。
【０１３２】
同様に、図７に示す画素回路ユニット１１０（２）において、第７のスイッチ回路Ｓ７、第８のスイッチ回路Ｓ８、第１１のスイッチ回路Ｓ１１、及び、第１２のスイッチ回路Ｓ１２がオン状態となり、第９のスイッチ回路Ｓ９及び第１０のスイッチ回路Ｓ１０がオフ状態となる。その結果、図９に示すように、第５の反転増幅回路１１３ｅ及び第６の反転増幅回路１１３ｆが並列接続され、第７の反転増幅回路１１３ｇ及び第８の反転増幅回路１１３ｈが並列接続される。
【０１３３】
また、図７に示す画素回路ユニット１１０（２）において、第５のスイッチ素子Ｓｅ及び第７のスイッチ素子Ｓｇがオン状態となり、第６のスイッチ素子Ｓｆ及び第８のスイッチ素子Ｓｈがオフ状態となる。その結果、図９に示すように、第５の容量素子Ｃｆｅ及び第７の容量素子Ｃｆｇのみが使用される。
【０１３４】
図１０に示す期間Ｔ１Ａから期間Ｔ３までは第１のモードにおけるのと同じであるので、説明を省略する。画素回路において１つの帰還容量に対して２つの受光素子が接続されるので、並列接続された第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂから出力される画素電圧Ｖｓ０＿１は、第１の受光素子１１２ａにおいて発生した電荷ΔＱ０及び第２の受光素子１１２ｂにおいて発生した電荷ΔＱ１を用いて、次式（１０）で表される。
Ｖｓ０＿１＝Ｖｔ−（ΔＱ０＋ΔＱ１）／Ｃｆ  ・・・（１０）
【０１３５】
また、第１の読み出し回路１２１ａ又は第２の読み出し回路１２１ｂから出力される画素信号の電圧Ｖｃｄｓ０＿１は、次式（１１）で表される。
Ｖｃｄｓ０＿１＝ＶＲＥＦ＋（Ｖｓ０＿１−Ｖｔ）
＝ＶＲＥＦ−（ΔＱ０＋ΔＱ１）／Ｃｆ  ・・・（１１）
並列接続された第１の反転増幅回路１１３ａ及び第２の反転増幅回路１１３ｂの負荷容量は、主に第１の読み出し回路１２１ａ及び第２の読み出し回路１２１ｂの入力容量素子Ｃｉｎであり、２画素加算時の負荷容量は２Ｃｌとなる。
【０１３６】
期間Ｔ４は、走査期間である。２画素加算されているので、選択信号ＳＥＬ０及びＳＥＬ１を同時に活性化した後に、選択信号ＳＥＬ２及びＳＥＬ３を同時に活性化して、２列のメモリー回路が同時に選択されるようにする。なお、第（２ｉ−１）列及び第２ｉ列（ｉ＝１、２、・・・）のメモリー回路には同じ電圧が保持されているので、第（２ｉ−１）列及び第２ｉ列のメモリー回路の内の１つを選択しても良い。
【０１３７】
＜第３のモードにおける動作例＞
図１１は、図７に示す画像読取チップの第３のモードにおける接続状態を示す回路図であり、図１２は、図６及び図７に示す画像読取チップの第３のモードにおける動作例を示すタイミングチャートである。駆動回路１０１は、解像度設定信号ＲＥＳを受信すると、制御信号ＡＤＤ２＿４をハイレベルに活性化し、制御信号ＸＡＤＤ２＿４をローレベルに非活性化し、制御信号ＡＤＤ４をハイレベルに活性化し、制御信号ＸＡＤＤ４をローレベルに非活性化する。
【０１３８】
従って、図７に示す画素回路ユニット１１０（１）において、第１のスイッチ回路Ｓ１〜第６のスイッチ回路Ｓ６がオン状態となる。その結果、図１１に示すように、第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄが並列接続される。また、図７に示す画素回路ユニット１１０（１）において、第１のスイッチ素子Ｓａがオン状態となり、第２のスイッチ素子Ｓｂ〜第４のスイッチ素子Ｓｄがオフ状態となる。その結果、図１１に示すように、第１の容量素子Ｃｆａのみが使用される。
【０１３９】
同様に、図７に示す画素回路ユニット１１０（２）において、第５のスイッチ回路Ｓ５〜第１２のスイッチ回路Ｓ１２がオン状態となる。その結果、図１１に示すように、第５の反転増幅回路１１３ｅ〜第８の反転増幅回路１１３ｈが並列接続される。また、図７に示す画素回路ユニット１１０（２）において、第５のスイッチ素子Ｓｅがオン状態となり、第６のスイッチ素子Ｓｆ〜第８のスイッチ素子Ｓｈがオフ状態となる。その結果、図１１に示すように、第５の容量素子Ｃｆｅのみが使用される。
【０１４０】
図１２に示す期間Ｔ１Ａから期間Ｔ３までは第１又は第２のモードにおけるのと同じであるので説明を省略する。画素回路の１つの帰還容量に対して４つの受光素子が接続されるので、並列接続された第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄから出力される画素電圧Ｖｓ０＿３は、第１の受光素子１１２ａにおいて発生した電荷ΔＱ０、第２の受光素子１１２ｂにおいて発生した電荷ΔＱ１、第３の受光素子１１２ｃにおいて発生した電荷ΔＱ２、及び、第４の受光素子１１２ｄにおいて発生した電荷ΔＱ３を用いて、次式（１２）で表される。
Ｖｓ０＿３＝Ｖｔ−（ΔＱ０＋ΔＱ１＋ΔＱ２＋ΔＱ３）／Ｃｆ  ・・・（１２）
【０１４１】
また、第１の読み出し回路１２１ａ、第２の読み出し回路１２１ｂ、第３の読み出し回路１２１ｃ、又は、第４の読み出し回路１２１ｄから出力される画素信号の電圧Ｖｃｄｓ０＿３は、次式（１３）で表される。
Ｖｃｄｓ０＿３＝ＶＲＥＦ＋（Ｖｓ０＿３−Ｖｔ）
＝ＶＲＥＦ−（ΔＱ０＋ΔＱ１＋ΔＱ２＋ΔＱ３）／Ｃｆ
・・・（１３）
並列接続された第１の反転増幅回路１１３ａ〜第４の反転増幅回路１１３ｄの負荷容量は、主に第１の読み出し回路１２１ａ〜第４の読み出し回路１２１ｄの入力容量素子Ｃｉｎであり、４画素加算時の負荷容量は４Ｃｌとなる。
【０１４２】
期間Ｔ４は、走査期間である。４画素加算されているので、選択信号ＳＥＬ０〜ＳＥＬ３を同時に活性化した後に、選択信号ＳＥＬ４〜ＳＥＬ７を同時に活性化して、４列のメモリー回路が同時に選択されるようにする。なお、第（４ｉ−３）列〜第４ｉ列（ｉ＝１、２、・・・）のメモリー回路には同じ電圧が保持されているので、第（４ｉ−３）列〜第４ｉ列のメモリー回路の内の少なくとも１つを選択しても良い。
【０１４３】
また、第３のモードにおいて、制御信号ＡＤＤ２＿４及び制御信号ＸＡＤＤ４をハイレベルに活性化し、制御信号ＸＡＤＤ２＿４及び制御信号ＡＤＤ４をローレベルに非活性化しても良い。その場合に、第１のスイッチ素子Ｓａ〜第８のスイッチ素子Ｓｈ、及び、第１のスイッチ回路Ｓ１〜第１２のスイッチ回路Ｓ１２は、第２のモードにおけるのと同じ状態になる。従って、第（４ｉ−３）列〜第４ｉ列のメモリー回路を同時に選択するか、又は、第（４ｉ−３）列及び第（４ｉ−２）列のメモリー回路の内の１つと第（４ｉ−１）列及び第４ｉ列のメモリー回路の内の１つとを同時に選択することにより、４画素加算が行われる。
【０１４４】
＜ランダム雑音の比較＞
次に、ランダム雑音を比較例と比較したシミュレーション結果について説明する。比較例においては、画素加算時に、複数の受光素子の出力信号が１つの反転増幅回路に入力される。画素加算を行わないときのランダム雑音が本実施形態と比較例とにおいて等しいという条件の下で、画素加算を行わないときのランダム雑音を１ｍＶとして、式（７）において、Ｃｐｄ＝１０ｆＦ、Ｃｆ＝２ｆＦ、Ｃｌ＝０．４ｐＦとして、ランダム雑音を計算した結果を以下に示す。
画素加算なし      ２画素加算      ４画素加算
本実施形態      １．０ｍＶ      １．０ｍＶ      ０．９ｍＶ
比較例        １．０ｍＶ      １．４ｍＶ      １．９ｍＶ
このように、本実施形態によれば、画素加算しても、ランダム雑音の大きさが画素加算を行わないときと殆ど変わらないので、高画質な画像を得ることができる。
【０１４５】
＜第２の実施形態＞
図１３は、本発明の第２の実施形態に係る画像読取装置において用いられる画像読取チップの構成例を示す回路図である。第２の実施形態においては、図１３に示すように、画像読取装置において用いられる画像読取チップが、第４の反転増幅回路１１３ｄの入力端子と第５の反転増幅回路１１３ｅの入力端子との間に接続された常時オフ状態のスイッチ回路Ｓｘをさらに備えている。例えば、スイッチ回路Ｓｘの制御端子には、電源電位ＶＳＳが供給される。このように、第４の反転増幅回路１１３ｄの入力端子と第５の反転増幅回路１１３ｅの入力端子との間に常時オフ状態のダミーのスイッチ回路Ｓｘを設けることによって、回路特性のばらつきを防止することができる。
【０１４６】
さらに、画像読取チップは、第４の反転増幅回路１１３ｄの出力端子と第５の反転増幅回路１１３ｅの出力端子との間に接続された常時オフ状態のスイッチ回路Ｓｙをさらに備えても良い。このように、第４の反転増幅回路１１３ｄの出力端子と第５の画素回路１１３ｅの出力端子との間に常時オフ状態のダミーのスイッチ回路を設けることによって、回路特性のばらつきをさらに防止することができる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【０１４７】
＜スイッチ素子のレイアウト＞
図１４は、図１３に示す画像読取チップの一部のレイアウト例を示す平面図である。図１３に示す第１のスイッチ素子Ｓａ及び第１のスイッチ回路Ｓ１は、第１のＭＯＳトランジスターＱ１及び第２のＭＯＳトランジスターＱ２でそれぞれ構成されている。例えば、第１のＭＯＳトランジスターＱ１及び第２のＭＯＳトランジスターＱ２の各々は、電源電位ＶＤＤ又はハイレベルの制御信号ＡＤＤ２＿４がゲート電極に印加されたときにオン状態となるＮチャネルＭＯＳトランジスターである。
【０１４８】
このレイアウト例においては、第１のＭＯＳトランジスターＱ１の一方の不純物領域と第２のＭＯＳトランジスターＱ２の一方の不純物領域とが一体化されている。それにより、画素回路のレイアウト面積を低減して暗電流を低減することができる。また、リーク電流も低減するので、消費電力を削減することができる。
【０１４９】
図１４に示すように、第１のＭＯＳトランジスターＱ１は、ドレイン又はソースを構成する不純物領域５０１及び５０２と、ゲート電極５１１とを有している。また、第２のＭＯＳトランジスターＱ２は、ドレイン又はソースを構成する不純物領域５０２及び５０３と、ゲート電極５１２とを有している。
【０１５０】
同様に、図１３に示す第２のスイッチ素子Ｓｂ及び第２のスイッチ回路Ｓ２は、第３のＭＯＳトランジスターＱ３及び第４のＭＯＳトランジスターＱ４でそれぞれ構成されており、第３のＭＯＳトランジスターＱ３の一方の不純物領域と第４のＭＯＳトランジスターＱ４の一方の不純物領域とが一体化されている。
【０１５１】
また、図１３に示す第３のスイッチ素子Ｓｃ及び第３のスイッチ回路Ｓ３は、第５のＭＯＳトランジスターＱ５及び第６のＭＯＳトランジスターＱ６でそれぞれ構成されており、第５のＭＯＳトランジスターＱ５の一方の不純物領域と第６のＭＯＳトランジスターＱ６の一方の不純物領域とが一体化されている。
【０１５２】
また、図１３に示す第４のスイッチ素子Ｓｄ及び常時オフ状態のスイッチ回路Ｓｘは、第７のＭＯＳトランジスターＱ７及び第８のＭＯＳトランジスターＱ８でそれぞれ構成されており、第７のＭＯＳトランジスターＱ７の一方の不純物領域と第８のＭＯＳトランジスターＱ８の一方の不純物領域とが一体化されている。
【０１５３】
本発明の第１の実施形態に係る画像読取装置において用いられる画像読取チップにおいても、図１４に示すのと同様のレイアウトを用いることができる。ただし、第１の実施形態においては常時オフ状態のスイッチ回路Ｓｘが用いられないので、図１４に示す第８のＭＯＳトランジスターＱ８は不要である。
【０１５４】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。
【符号の説明】
【０１５５】
１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、４１１…ケース、４１２…光源、４１２Ｂ…青色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｒ…赤色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５…画像読取チップ、６３…操作部、６５…ハウジング、６６…排出口、１００…タイミング制御回路、１０１…駆動回路、１０２…走査回路、１０５…演算増幅器、１１０（１）〜１１０（ｎ）…画素回路ユニット、１１１ａ〜１１１ｈ…画素回路、１１２ａ〜１１２ｈ…受光素子、１１３ａ〜１１３ｈ…反転増幅回路、１２０（１）〜１２０（ｎ）…読み出し回路ユニット、１２１ａ〜１２１ｈ…読み出し回路、１３０（１）〜１３０（ｎ）…メモリーユニット、１３１ａ〜１３１ｈ…メモリー回路、１３２ａ〜１３２ｈ…スイッチ回路、１３３ａ〜１３３ｈ…容量素子、１３４ａ〜１３４ｈ…スイッチ回路、２００…制御部、２０２…アナログフロンエンド、５０１〜５０３…不純物領域、５１１〜５１２…ゲート電極、Ｃｆａ〜Ｃｆｈ…容量素子、Ｃｉｎ…入力容量素子、Ｓａ〜Ｓｈ…スイッチ素子、Ｓｒ…リセットスイッチ回路、Ｓ１〜Ｓ１２、Ｓｘ、Ｓｙ…スイッチ回路、Ｑ１〜Ｑ８…ＭＯＳトランジスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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