(57)【要約】【課題】トランジスタ部分に発生する熱応力を緩和し、素子の寸法の増大を抑制し、かつ放熱性の低下を抑制することが可能な半導体装置を提供する。【解決手段】基板上の複数の単位トランジスタの動作領域の上方に第１配線が配置されている。さらに、基板の上方に第２配線が配置されている。第１及び第２配線の上に絶縁膜が配置されている。絶縁膜に、平面視において全域が第１配線と重なる第１開口、及び第２配線と重なる第２開口が設けられている。絶縁膜の上に配置された第１バンプが第１開口を通って第１配線に接続され、第２バンプが第２開口を通って第２配線に接続されたている。平面視において、複数の動作領域のうち少なくとも１つの動作領域は第１バンプの内側に配置されており、第１バンプの内側に配置された動作領域の少なくとも一部の領域は第１開口の外側に配置されている。第１開口の平面形状と第２開口の平面形状とが等しい。【選択図】図１
2019220669.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成され、動作電流が流れる動作領域を含む複数の単位トランジスタと、
前記動作領域の上方に配置され、前記単位トランジスタに流れる電流の経路となる第１配線と、
前記基板の上方に配置された第２配線と、
前記第１配線及び前記第２配線の上に配置された絶縁膜であって、平面視において全域が前記第１配線と重なる少なくとも１つの第１開口、及び前記第２配線と重なる第２開口が設けられている前記絶縁膜と、
前記絶縁膜の上に配置され、前記第１開口を通って前記第１配線に電気的に接続された第１バンプと、
前記絶縁膜の上に配置され、前記第２開口を通って前記第２配線に電気的に接続された第２バンプと
を有し、
平面視において、複数の前記動作領域のうち少なくとも１つの前記動作領域は前記第１バンプの内側に配置されており、前記第１バンプの内側に配置された前記動作領域のうち少なくとも１つの前記動作領域の少なくとも一部の領域は前記第１開口の外側に配置されており、
前記第１開口の平面形状と前記第２開口の平面形状とが等しい半導体装置。
【請求項２】
前記絶縁膜の熱膨張係数が、前記基板の熱膨張係数以下であるか、または前記絶縁膜のヤング率が前記基板のヤング率より小さい請求項１に記載の半導体装置。
【請求項３】
複数の前記単位トランジスタが一方向に並んで配置されており、平面視において前記第１バンプの内側に配置された複数の前記動作領域のうち両端の前記動作領域の、前記第１開口の外側に配置されている部分の面積の比率が、両端の前記動作領域において、両端以外の前記動作領域の、前記第１開口の外側に配置されている部分の面積の比率より高い請求項１または２に記載の半導体装置。
【請求項４】
前記第１開口が等間隔で複数個配置されており、
前記第２開口が等間隔で複数個配置されており、
複数の前記第１開口の間隔と複数の前記第２開口の間隔とが等しい請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
複数の前記単位トランジスタが一方向に並んで配置されており、複数の前記単位トランジスタの前記動作領域が、前記単位トランジスタの配列する方向に対して直交する方向に長い平面形状を有する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１バンプが、銅を主成分とするメタルポストを含むピラーバンプを構成する請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記絶縁膜が、酸化シリコン、窒化シリコン、及び樹脂の少なくとも１つの材料を含む請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
複数の前記単位トランジスタの各々は、前記基板の上に形成されたコレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタであり、前記動作領域は、厚さ方向に動作電流が流れる領域である請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記単位トランジスタの各々の前記コレクタ層、前記ベース層、及び前記エミッタ層は、前記基板の上に順番に積層されており、前記エミッタ層が前記第１配線に電気的に接続されており、前記ベース層と前記エミッタ層との界面がヘテロ接合とされている請求項８に記載の半導体装置。
【請求項１０】
前記基板がＧａＡｓで形成され、前記エミッタ層がＩｎＧａＰで形成されている請求項９に記載の半導体装置。
【請求項１１】
前記単位トランジスタの各々は、ＳｉＧｅからなる前記ベース層を含むヘテロ接合バイポーラトランジスタである請求項９に記載の半導体装置。
【請求項１２】
複数の前記単位トランジスタの各々は、前記基板の上に形成されたソース、ドレイン、及びゲートを含む電界効果トランジスタであり、前記動作領域は、前記基板の表面の面内方向に動作電流が流れる領域である請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
携帯端末等のパワーアンプモジュールに、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられている。下記の特許文献１に、ＨＢＴの直上にバンプが配置された半導体装置が開示されている。バンプは、ＨＢＴとバンプとの間に配置された絶縁膜に設けられた開口部を通ってＨＢＴに電気的に接続されている。バンプの下の絶縁膜に設けられた開口部の内側に、ＨＢＴの全体が配置される。このような構成とすることにより、ＨＢＴからバンプまでの距離が短くなり、その結果、ＨＢＴからバンプまでの熱流路の熱抵抗を低くすることができる。
【０００３】
この構成では、ＨＢＴのエミッタ層等の熱膨張率と、バンプの熱膨張率との差に起因する熱応力がエミッタ層等に発生し易い。この熱応力により、ＨＢＴの信頼性が低下する。
【０００４】
下記の特許文献２に、熱応力を緩和することができる半導体装置が開示されている。この半導体装置においては、ＨＢＴのエミッタ層がほぼ長方形の平面形状を持ち、バンプの下の絶縁膜に設けられた開口部が、ＨＢＴのエミッタ層から、その長手方向にずれた位置に配置されている。この構成を採用することにより、エミッタ層の全域が開口部の内側に配置される場合と比べて、エミッタ層等に発生する熱応力を小さくしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−７７９３０号公報
【特許文献２】特許第５９６７３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２に開示された半導体装置においては、エミッタ層に対して開口部がエミッタ層の長手方向にずれており、エミッタ層の一部分がバンプの外側まで延びている。熱応力緩和のためにエミッタ層と開口部とのずれ量を大きくすると放熱性が低下する。また、エミッタ層の長手方向に関して素子の寸法が大きくなるため、製造コストの増大につながる。
【０００７】
本発明の目的は、半導体装置のトランジスタ部分に発生する熱応力を緩和し、素子の寸法の増大を抑制し、かつ放熱性の低下を抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によると、
基板の上に形成され、動作電流が流れる動作領域を含む複数の単位トランジスタと、
前記動作領域の上方に配置され、前記単位トランジスタに流れる電流の経路となる第１配線と、
前記基板の上方に配置された第２配線と、
前記第１配線及び前記第２配線の上に配置された絶縁膜であって、平面視において全域が前記第１配線と重なる少なくとも１つの第１開口、及び前記第２配線と重なる第２開口が設けられている前記絶縁膜と、
前記絶縁膜の上に配置され、前記第１開口を通って前記第１配線に電気的に接続された第１バンプと、
前記絶縁膜の上に配置され、前記第２開口を通って前記第２配線に電気的に接続された第２バンプと
を有し、
平面視において、複数の前記動作領域のうち少なくとも１つの前記動作領域は前記第１バンプの内側に配置されており、前記第１バンプの内側に配置された前記動作領域のうち少なくとも１つの前記動作領域の少なくとも一部の領域は前記第１開口の外側に配置されており、
前記第１開口の平面形状と前記第２開口の平面形状とが等しい半導体装置が提供される。
【発明の効果】
【０００９】
絶縁膜を配置することにより、動作領域に発生する熱応力を緩和することができる。さらに、平面視において動作領域を第１バンプの内側に配置することにより、素子の寸法の増大を抑制することができる。第１開口を通して動作領域から第１バンプへ熱伝導させ、放熱性を確保することができる。さらに、第１開口及び第２開口の平面形状が等しいため、第１バンプ及び第２バンプをメッキ法で形成する場合に、第１開口及び第２開口内の埋め込みが均一化される。その結果、製造歩留まりが向上するため、製造コストの削減を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】図１Ａは、第１実施例による半導体装置の構成要素の平面レイアウトを示す図であり、図１Ｂは図１Ａの一点鎖線１Ｂ−１Ｂにおける断面図である。
【図２】図２は、第２実施例による半導体装置の構成要素の平面レイアウトを示す図である。
【図３】図３は、図２の一点鎖線３−３における断面図である。
【図４】図４は、図２の一点鎖線４−４における断面図である。
【図５】図５Ａ及び図５Ｂは、それぞれ比較例及び実施例による半導体装置の動作領域、開口、及びピラーバンプの位置関係を示す平面図である。
【図６】図６Ａは、ずれ量Ｄｘ、Ｄｙとエミッタ領域に発生する熱応力の応力低減量との関係を示すグラフであり、図６Ｂは、ずれ量Ｄｘ、Ｄｙと熱抵抗の増加量との関係を示すグラフである。
【図７】図７は、第３実施例による半導体装置の構成要素の平面レイアウトを示す図である。
【図８】図８は、第４実施例による半導体装置で実現される電力増幅回路の等価回路図である。
【図９】図９は、トランジスタＱ２、及びその周辺の回路の等価回路図である。
【図１０】図１０は、第４実施例による半導体装置を構成する半導体チップの各素子のレイアウトを示す図である。
【図１１】図１１Ａは、ピラーバンプ、及びそれに接続されている複数の単位トランジスタの動作領域、及び複数の開口の位置関係を示す図であり、図１１Ｂは、円形のピラーバンプ、及びその下に配置された開口の位置関係と示す図である。
【図１２】図１２は、第４実施例による半導体装置の断面図である。
【図１３】図１３は、第５実施例による半導体装置で実現される電力増幅回路の等価回路図である。
【図１４】図１４は、第５実施例による半導体装置を構成する半導体チップの各素子のレイアウトを示す図である。
【図１５】図１５は、ピラーバンプ、単位トランジスタの動作領域、及び開口の位置関係を示す図である。
【図１６】図１６Ａ、図１６Ｂ、図１６Ｃ、及び図１６Ｄは、それぞれ第６実施例及びその変形例による半導体装置の単位トランジスタの動作領域と開口との位置関係を示す図である。
【図１７】図１７Ａ、図１７Ｂ、図１７Ｃ、及び図１７Ｄは、それぞれ第６実施例の変形例による半導体装置の単位トランジスタの動作領域と開口との位置関係を示す図である。
【図１８】図１８は、第７実施例による半導体装置の断面図である。
【図１９】図１９は、第８実施例による半導体装置の断面図である。
【図２０】図２０は、第９実施例による半導体装置の断面図である。
【図２１】図２１は、第９実施例による半導体装置の構成要素の平面レイアウトを示す図である。
【図２２】図２２は、第９実施例による半導体装置の１つの行に配置された４個の単位トランジスタの平面レイアウトを示す図である。
【図２３】図２３は、第１０実施例による半導体装置の断面図である。
【図２４】図２４は、第１０実施例による半導体装置の構成要素の平面レイアウトを示す図である。
【図２５】図２５Ａは、第１１実施例によるシミュレーション対象の半導体装置の断面図であり、図２５Ｂは、試料Ａ、Ｂ、Ｃ、Ｄの動作領域に発生する熱応力の最大値との関係を示すグラフである。
【図２６】図２６Ａ、図２６Ｂ、及び図２６Ｃは、第１２実施例及びその変形例による半導体装置のピラーバンプ、開口、及び動作領域の位置関係を示す図である。
【図２７】図２７Ａ及び図２７Ｂは、第１２実施例の変形例による半導体装置のピラーバンプ、開口、及び動作領域の位置関係を示す図である。
【発明を実施するための形態】
【００１１】
［第１実施例］
図１Ａ及び図１Ｂを参照して、第１実施例による半導体装置について説明する。
図１Ａは、第１実施例による半導体装置の構成要素の平面レイアウトを示す図であり、図１Ｂは、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面図である。
【００１２】
基板３０（図１Ｂ）の上に複数、例えば６個の単位トランジスタ６０が形成されている。単位トランジスタ６０の各々は、動作電流が流れる動作領域６１を含む。例えば、単位トランジスタ６０は、順番に積層されたコレクタ層、ベース層、及びエミッタ層を含み、実質的にエミッタ電流及びコレクタ電流が流れる領域を動作領域６１ということができる。
【００１３】
単位トランジスタ６０を覆うように基板３０の上に絶縁膜５４が配置されている。動作領域６１の上方に絶縁膜５４を介して配線８７（第１配線）が配置されている。ここで、「上方」は、動作領域６１に直接接してはおらず、動作領域６１より上に位置する空間を指す。配線８７は、絶縁膜５４に設けられた開口を通って単位トランジスタ６０に接続されており、単位トランジスタ６０を流れる電流の経路となる。絶縁膜５４の上に、配線８７以外に、他の配線８８（第２配線）が配置されている。配線８８は、基板３０の上に形成された単位トランジスタ６０以外の他のトランジスタ等に接続されている。
【００１４】
絶縁膜５４、配線８７、８８の上に、他の絶縁膜５２が配置されている。絶縁膜５２に少なくとも１つの開口４５（第１開口）及び少なくとも１つの他の開口４６（第２開口）が設けられている。平面視において少なくとも１つの開口４５の全域が配線８７と重なる。さらに、少なくとも１つの開口４６の全域が配線８８と重なる。平面視において、一方の開口４５は配線８８と重ならず、他方の開口４６は配線８７と重ならない。
【００１５】
絶縁膜５２の上にほぼ長方形の平面形状を持つピラーバンプ８２（第１バンプ）及びほぼ円形の平面形状を持つピラーバンプ８４（第２バンプ）が配置されている。一方のピラーバンプ８２は開口４５を通って配線８７に電気的に接続されており、他方のピラーバンプ８４は開口４６を通って配線８８に電気的に接続されている。平面視において、開口４５は長方形のピラーバンプ８２の内側に配置されており、開口４６は円形のピラーバンプ８４の内側に配置されている。
【００１６】
平面視において、複数の動作領域６１のうち少なくとも１つの動作領域６１はピラーバンプ８２の内側に配置されている。図１Ａに示した第１実施例では、平面視において全ての動作領域６１がピラーバンプ８２の内側に配置されている。ピラーバンプ８２の内側に配置された動作領域６１のうち少なくとも１つの動作領域６１の少なくとも一部の領域は、開口４５の外側に配置されている。図１Ａに示した第１実施例では、左から３番目及び４番目の動作領域６１の各々の一部の領域が開口４５の外側に配置されている。左から２番目及び５番目の動作領域６１は、その全域が開口４５の内側に配置されている。両端の動作領域６１は、その全域が開口４５の外側に配置されている。
【００１７】
次に、第１実施例による半導体装置の構成を採用することにより得られる優れた効果について説明する。
【００１８】
第１実施例では、絶縁膜５２を配置することにより、ピラーバンプ８２の熱膨張率と基板３０や単位トランジスタ６０の熱膨張率との差に起因して動作領域６１に発生する熱応力を緩和することができる。さらに、平面視において動作領域６１をピラーバンプ８２の内側に配置することにより、動作領域６１をピラーバンプ８２からはみ出させて配置する構成と比べて、素子の寸法の増大を抑制することができる。
【００１９】
開口４５を通して動作領域６１からピラーバンプ８２へ熱伝導させ、放熱性を確保することができる。さらに、開口４５及び開口４６の平面形状が等しいため、ピラーバンプ８２及びピラーバンプ８４をメッキ法で形成する場合に、開口４５及び開口４６内の埋め込みが均一化される。その結果、製造歩留まりが向上するため、製造コストの削減を図ることができる。
【００２０】
［第２実施例］
図２から図６Ｂまでの図面を参照して、第２実施例による半導体装置について説明する。
図２は、第２実施例による半導体装置の構成要素の平面レイアウトを示す図である。図３は、図２の一点鎖線３−３における断面図であり、図４は、図２の一点鎖線４−４における断面図である。半導体装置は複数の構成要素が積層されて構成されており、図２において、半導体装置の構成要素を区別しやすくするために、上側の構成要素に隠れた下側の構成要素を破線で示している場合がある。さらに、構成要素の外周を破線で示したり、構成要素に密度の異なるハッチングを付したりしている場合がある。
【００２１】
図２に示した平面図の横方向をｘ軸方向、縦方向をｙ軸方向、図２の紙面に垂直な方向をｚ軸方向とするｘｙｚ直交座標系を定義する。複数の単位トランジスタ６０が、ｘ軸方向に並んで配置されている。図２の第２実施例では、４個の単位トランジスタ６０が並んで配置されている。これらの複数の単位トランジスタ６０が、上層の配線により相互に並列に接続される。
【００２２】
単位トランジスタ６０の各々は、コレクタ層３２、ベース層３３、エミッタ層３４、コレクタ電極Ｃ０、ベース電極Ｂ０、及び２本のエミッタ電極Ｅ０を含む。エミッタ層３４のうちＨＢＴの動作に寄与する領域（実質的にエミッタ電流が流れる領域）をエミッタ領域３４Ａということとする。２本のエミッタ電極Ｅ０は、それぞれエミッタ領域３４Ａの内側に配置されている。２つのエミッタ領域３４Ａの各々は、ｙ軸方向に長い長方形の平面形状を有し、２つのエミッタ領域３４Ａがｘ軸方向に間隔を隔てて配置されている。２つのエミッタ領域３４Ａの間にベース電極Ｂ０の主部が配置されている。後に図３を参照して説明するように、エミッタ領域３４Ａを厚さ方向（ｚ軸方向）に動作電流が流れる。平面視においてエミッタ領域３４Ａの内側の領域が、単位トランジスタ６０の動作領域６１となり、主として動作領域６１が発熱源となる。図２において、動作領域６１に右下がりの濃いハッチングを付している。
【００２３】
エミッタ領域３４Ａ及びベース電極Ｂ０は、ベース層３３の内側に配置されている。ベース電極Ｂ０は、主部の一端（図２においてｙ軸の正側の端）からｘ軸方向に平行に、両側に向かって延びる部分（接続部分）を有する。この接続部分に、１層目のベース配線Ｂ１が接続されている。１層目のベース配線Ｂ１は、２層目の配線Ｍ２と交差し、交差する領域にキャパシタ５５が形成される。さらに、１層目のベース配線Ｂ１はバラスト抵抗５６に接続されている。
【００２４】
ｘ軸方向に関してベース層３３の両側にそれぞれコレクタ電極Ｃ０が配置されている。相互に隣り合う２つの単位トランジスタ６０で、その単位トランジスタ６０のベース層３３の間に配置されたコレクタ電極Ｃ０が共用される。
【００２５】
エミッタ層３４の上方に、２層目のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、平面視において４個の単位トランジスタ６０を内側に含み、単位トランジスタ６０に動作電流を流す配線として機能する。２層目のエミッタ配線Ｅ２は、１層目のエミッタ配線Ｅ１（図３、図４）を介してエミッタ電極Ｅ０に電気的に接続されている。
【００２６】
平面視において２層目のエミッタ配線Ｅ２に重なるように、ピラーバンプ（金属部材）４０が配置されている。ピラーバンプ４０は、その直下の絶縁膜に設けられた複数の開口４５内を経由して２層目のエミッタ配線Ｅ２に電気的に接続されている。図２において、開口４５に右上がりの薄いハッチングを付している。
【００２７】
例えば、エミッタ領域３４Ａの各々のｘ軸方向の寸法（幅）は２μｍ以上８μｍ以下であり、ｙ軸方向の寸法（長さ）は１０μｍ以上４０μｍ以下である。ピラーバンプ４０のｘ軸方向の寸法は７０μｍ以上５００μｍ以下であり、ｙ軸方向の寸法は６０μｍ以上１００μｍ以下である。開口４５のｘ軸方向の寸法は１０μｍ以上６０μｍ以下である。
【００２８】
図３に示すように、半絶縁性のＧａＡｓからなる基板３０の上に、高濃度のｎ型ＧａＡｓからなるサブコレクタ層３１が形成されている。サブコレクタ層３１の厚さは、例えば０．５μｍである。
【００２９】
サブコレクタ層３１の上に、コレクタ層３２、ベース層３３、及びエミッタ層３４が積層された複数のメサが配置されている。１つのメサが１つの単位トランジスタ６０（図２）に対応する。エミッタ層３４の上に、ｘ軸方向に離れて２つのエミッタメサ層３５が配置されている。エミッタメサ層３５の直下のエミッタ層３４が、厚さ方向に動作電流を流すエミッタ領域３４Ａとして動作する。エミッタ層３４のうち、エミッタメサ層３５が配置されていない領域は空乏化しており、レッジ層３４Ｂと呼ばれる。レッジ層３４Ｂは、ベース層３３の表面でのキャリアの再結合を抑制する保護層として機能する。
【００３０】
コレクタ層３２は、例えばｎ型ＧａＡｓで形成され、その厚さは１μｍである。ベース層３３は、例えばｐ型ＧａＡｓで形成され、その厚さは１００ｎｍである。エミッタ層３４は、例えばｎ型ＩｎＧａＰで形成され、その厚さは３０ｎｍ以上４０ｎｍ以下である。エミッタ層３４とベース層３３との界面がヘテロ接合を構成する。エミッタメサ層３５は、例えば高濃度のｎ型ＧａＡｓからなる厚さ１００ｎｍの層と、高濃度のｎ型ＩｎＧａＡｓからなる厚さ１００ｎｍの層との２層構造を有する。
【００３１】
エミッタメサ層３５の上にエミッタ電極Ｅ０が配置されている。エミッタ電極Ｅ０には、例えば厚さ５０ｎｍのＴｉ膜が用いられる。エミッタ電極Ｅ０は、エミッタメサ層３５にオーミックに接続される。
【００３２】
２つのエミッタメサ層３５に挟まれた領域のレッジ層３４Ｂに開口が設けられており、この開口内にベース電極Ｂ０が配置されている。ベース電極Ｂ０は、ベース層３３にオーミックに接続される。ベース電極Ｂ０は、例えばＴｉ膜、Ｐｔ膜、Ａｕ膜をこの順番に積層することにより形成される。
【００３３】
コレクタ層３２、ベース層３３、エミッタ層３４の３層からなる２つのメサの間のサブコレクタ層３１の上に、コレクタ電極Ｃ０が配置されている。コレクタ電極Ｃ０は、例えばＡｕＧｅ膜、Ｎｉ膜、及びＡｕ膜をこの順番に積層することにより形成される。コレクタ電極Ｃ０はサブコレクタ層３１にオーミックに接続される。コレクタ電極Ｃ０は、その両側の２つの単位トランジスタ６０で共用される。サブコレクタ層３１は、コレクタ電極Ｃ０とコレクタ層３２とを接続する電流経路として機能する。
【００３４】
コレクタ層３２からエミッタ層３４までを含むメサ、エミッタメサ層３５、エミッタ電極Ｅ０、ベース電極Ｂ０、及びコレクタ電極Ｃ０を覆うように、絶縁膜５０が形成されている。絶縁膜５０には、例えばＳｉＮ単層膜、またはＳｉＮ膜と樹脂膜との積層膜が用いられる。
【００３５】
絶縁膜５０の上に、１層目のエミッタ配線Ｅ１及び１層目のコレクタ配線Ｃ１が配置されている。１層目のエミッタ配線Ｅ１は、絶縁膜５０に設けられた開口を通ってエミッタ電極Ｅ０に電気的に接続されている。１層目のコレクタ配線Ｃ１は、絶縁膜５０に設けられた開口を通ってコレクタ電極Ｃ０に電気的に接続されている。１層目のエミッタ配線Ｅ１及び１層目のコレクタ配線Ｃ１は、例えば厚さ５０ｎｍのＴｉ膜と、厚さ１μｍのＡｕ膜とがこの順番に積層された積層構造を有する。
【００３６】
１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１を覆うように、絶縁膜５０の上に２層目の絶縁膜５１が形成されている。２層目の絶縁膜５１には、例えばＳｉＮ単層膜、またはＳｉＮ膜と樹脂膜との積層膜が用いられる。２層目の絶縁膜５１の上に、２層目のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、例えば厚さ５０ｎｍのＴｉ膜と、その上に配置された厚さ４μｍのＡｕ膜とを含む。２層目のエミッタ配線Ｅ２は、絶縁膜５１に設けられた開口を通って１層目のエミッタ配線Ｅ１に接続されている。単位トランジスタ６０ごとに配置された１層目のエミッタ配線Ｅ１が、２層目のエミッタ配線Ｅ２を介して相互に接続される。
【００３７】
２層目のエミッタ配線Ｅ２を覆うように、３層目の絶縁膜５２が配置されている。３層目の絶縁膜５２には、例えばＳｉＮ単層膜、またはＳｉＮ膜と樹脂膜との積層膜が用いられる。３層目の絶縁膜５２に複数の開口４５（図３には１つの開口４５のみが現れている。）が形成されている。複数の開口４５は、図２に示したように、平面視において２層目のエミッタ配線Ｅ２の内側に配置されており、その底面に２層目のエミッタ配線Ｅ２が露出する。
【００３８】
３層目の絶縁膜５２の上に、ピラーバンプ（金属部材）４０が配置されている。ピラーバンプ４０は、最下層のアンダーバンプメタル層４１、その上のメタルポスト４２、及び最上層のハンダ層４３を含む。ピラーバンプ４０は、開口４５を通って２層目のエミッタ配線Ｅ２に電気的に接続されている。
【００３９】
アンダーバンプメタル層４１には、例えば厚さ１００ｎｍのＴｉ膜を用いることができる。アンダーバンプメタル層４１は、下地の絶縁膜５２に対する接着性を向上させる機能を有する。メタルポスト４２には、例えば銅を主成分として含む金属材料を用いることができる。例えば、メタルポスト４２として、厚さ２０μｍ以上５０μｍ以下程度のＣｕ膜を用いることができる。ハンダ層４３には、例えば厚さ３０μｍのＳｎ膜を用いることができる。なお、メタルポスト４２とハンダ層４３との間に、相互拡散防止用のバリアメタル層を配置してもよい。バリアメタル層には、例えばＮｉを用いることができる。
【００４０】
単位トランジスタ６０の各々において、エミッタ領域３４Ａからベース層３３に大量の電子が注入される。ベース層３３に注入された電子の大部分は、主としてコレクタ層３２を厚さ方向に輸送されてサブコレクタ層３１に達する。このとき、ベース層３３及びコレクタ層３２での電圧降下によりジュール熱が発生する。このため、エミッタメサ層３５の真下のエミッタ層３４、ベース層３３、及びコレクタ層３２が動作領域６１となり、動作領域６１で発熱が生じる。平面視において、動作領域６１の外周線はエミッタメサ層３５の外周線に一致する。
【００４１】
次に、図４を参照して、図３の断面図に表れていない構成について説明する。サブコレクタ層３１の一部の領域が高抵抗化されることにより、アイソレーション領域３１Ａが形成されている。本明細書において、サブコレクタ層３１は、アイソレーション領域３１Ａ以外の領域を指す。コレクタ層３２、ベース層３３、及びエミッタ層３４からなるメサは、アイソレーション領域３１Ａで囲まれたサブコレクタ層３１の上に配置されている。
【００４２】
１層目の絶縁膜５０の上に、１層目のベース配線Ｂ１が配置されている。１層目のベース配線Ｂ１は、絶縁膜５０に設けられた開口を通ってベース電極Ｂ０に電気的に接続されている。
【００４３】
次に、ピラーバンプ４０、開口４５、及び動作領域６１の位置関係について説明する。単位トランジスタ６０ごとに、動作領域６１の幾何中心ＰＡ（図２）を定義する。幾何中心ＰＡは、単位トランジスタ６０に含まれる２つの動作領域６１の重心位置に相当する。すなわち、１つの単位トランジスタ６０に着目したとき、幾何中心ＰＡよりｘ軸の正の側の動作領域６１の面積と、負の側の動作領域６１の面積とが同一である。さらに、幾何中心ＰＡよりｙ軸の正の側の動作領域６１の面積と、負の側の動作領域６１の面積とが同一である。本明細書において、１つの単位トランジスタ６０に含まれる２つの動作領域６１の全体としての幾何中心を、単に動作領域６１の幾何中心ＰＡということとする。
【００４４】
さらに、開口４５の各々の幾何中心ＰＯを定義する。幾何中心ＰＯは、開口４５の各々の重心位置に相当する。例えば、開口４５の平面形状が長方形である場合、幾何中心ＰＯは、長方形の２本の対角線の交点に一致する。
【００４５】
複数の単位トランジスタ６０がｘ軸方向（動作領域６１の長手方向と直交する方向）に並んで配置されており、複数の開口４５もｘ軸方向に並んで配置されている。２つの開口４５の各々の幾何中心ＰＯは、動作領域６１の幾何中心ＰＡに対してｘ軸方向にずれている。
【００４６】
ｘ軸方向に関して左端及び右端に位置する単位トランジスタ６０の動作領域６１の幾何中心ＰＡと、それに最も近い開口４５の幾何中心ＰＯとのずれ量を、それぞれＤｘ１、Ｄｘ４で表す。左から２番目及び３番目の単位トランジスタ６０の動作領域６１の幾何中心ＰＯと、それに最も近い開口４５の幾何中心ＰＯとのずれ量を、それぞれＤｘ２、Ｄｘ３で表す。このとき、ずれ量Ｄｘ１、Ｄｘ４は、ずれ量Ｄｘ２、Ｄｘ３よりも大きい。
【００４７】
さらに、開口４５の幾何中心ＰＯは、動作領域６１の幾何中心ＰＡに対してｙ軸方向にもずれている。
【００４８】
次に、第２実施例による半導体装置の構成により得られる優れた効果について説明する。
第２実施例では、図２に示すように、平面視においてピラーバンプ４０の内側に単位トランジスタ６０の動作領域６１が配置されている。図３及び図４に示すように、断面図においては、ピラーバンプ４０が単位トランジスタ６０の動作領域６１の真上に配置されている。このため、動作領域６１の真上からずれた位置にピラーバンプ４０が配置されている構造と比べて、動作領域６１からピラーバンプ４０までの距離が短くなる。
【００４９】
ピラーバンプ４０は、動作領域６１で発生した熱を外部に放熱するための熱経路として機能する。動作領域６１からピラーバンプ４０までの距離が短くなることにより、放熱性を高めることができる。
【００５０】
さらに、平面視において、動作領域６１の全域がピラーバンプ４０に重なるように配置されているため、ピラーバンプ４０から動作領域６１がはみ出た構成と比べて、半導体装置のチップ面積を小さくすることができる。これにより、コスト削減を図ることが可能になる。
【００５１】
さらに、第２実施例による半導体装置の構成を採用することにより、単位トランジスタ６０に発生する熱応力を低減させることができるという効果が得られる。以下、この効果について説明する。
【００５２】
熱応力は、エミッタ層３４（図３）等の半導体層の熱膨張率と、ピラーバンプ４０の熱膨張率との差に起因して発生する。ＧａＡｓの熱膨張率（約６ｐｐｍ／℃）に比べて、ピラーバンプ４０を構成する金属の熱膨張率が大きい。例えば、Ｃｕの熱膨張率は１７ｐｐｍ／℃、Ｓｎハンダの熱膨張率は２２ｐｐｍ／℃である。また、半導体装置を実装するプリント基板の熱膨張率（１５ｐｐｍ／℃以上２０ｐｐｍ／℃以下）も、ＧａＡｓの熱膨張率より大きい。
【００５３】
開口４５の幾何中心ＰＯを動作領域６１の幾何中心ＰＡから遠ざけると、エミッタ層３４とピラーバンプ４０との間に絶縁膜５２が存在することになる。例えば、図３に示した左側の単位トランジスタ６０とピラーバンプ４０との間に絶縁膜５２が配置されている。この絶縁膜５２が応力緩和材として機能することにより、この単位トランジスタ６０の半導体層に発生する熱応力が低減される。熱応力により結晶欠陥が発生すると、短時間で電流増幅率が低下してしまう。第２実施例においては熱応力が低減されるため、高温での動作による信頼性低下を抑制することができる。なお、複数の単位トランジスタ６０を配置した場合、ピラーバンプ４０と単位トランジスタ６０との相対的な位置関係によって、単位トランジスタ６０に発生する熱応力の大きさにばらつきが生じる。熱応力が発生しにくい場所の単位トランジスタ６０に関しては、平面視においてエミッタ層３４を開口４５の内側に配置してもよい。
【００５４】
絶縁膜５２に用いる材料の熱膨張率は、ピラーバンプ４０の材料やＧａＡｓ等の半導体材料の熱膨張率より小さい場合が多い。例えば、絶縁膜５２に用いられるＳｉＮの熱膨張率は２ｐｐｍ／℃以上３ｐｐｍ／℃以下である。このように、単位トランジスタ６０の動作領域６１を構成する半導体材料の熱膨張率より小さな熱膨張率を持つ材料を、絶縁膜５２に用いることにより、熱応力を緩和させる顕著な効果が得られる。
【００５５】
特に、ｘ軸方向の両端に配置された２つの単位トランジスタ６０のエミッタ層３４等の半導体層に発生する熱応力が、他の単位トランジスタ６０の半導体層に発生する熱応力より大きくなる傾向がある。第２実施例では、両端の単位トランジスタ６０の動作領域６１の幾何中心ＰＡと開口４５の幾何中心ＰＯとのずれ量Ｄｘ１、Ｄｘ４が、他の動作領域６１におけるずれ量Ｄｘ２、Ｄｘ３より大きい。このため、特に、両端の単位トランジスタ６０の半導体層に発生する熱応力を低減させる効果が高くなる。その結果、複数の単位トランジスタ６０の半導体層に発生する熱応力を平準化することができる。これにより、半導体装置全体として、信頼性の低下を抑制することができる。
【００５６】
さらに、第２実施例による半導体装置の構成を適用することにより、複数の単位トランジスタ６０の動作領域６１からの放熱特性を単位トランジスタ６０ごとに制御することができるという効果が得られる。以下、この効果について説明する。
【００５７】
動作領域６１（図３）で発生した熱は、主としてエミッタ電極Ｅ０、１層目のエミッタ配線Ｅ１、２層目のエミッタ配線Ｅ２、及びピラーバンプ４０を経由して外部に放熱される。開口４５の幾何中心ＰＯを単位トランジスタ６０の各々の動作領域６１の幾何中心ＰＡから遠ざけると、１層目のエミッタ配線Ｅ１とピラーバンプ４０との間に絶縁膜５２が存在することになる。例えば、図３の右側の単位トランジスタ６０に接続された１層目のエミッタ配線Ｅ１の大部分とピラーバンプ４０との間には、絶縁膜５２が配置されていない。これに対し、図３の左側の単位トランジスタ６０に接続された１層目のエミッタ配線Ｅ１の全体とピラーバンプ４０との間には絶縁膜５２が配置されている。
【００５８】
絶縁膜５２に用いられるＳｉＮや樹脂の熱伝導率は、配線やピラーバンプに用いられている金属の熱伝導率に比べて低い。このため、左側の単位トランジスタ６０の動作領域６１からピラーバンプ４０までの熱抵抗が、右側の単位トランジスタ６０の動作領域６１からピラーバンプ４０までの熱抵抗より高くなる。その結果、左側の単位トランジスタ６０の動作領域６１からの放熱特性が、右側の単位トランジスタ６０の動作領域６１からの放熱特性より悪くなる。一般的には、単位トランジスタ６０の各々の動作領域６１の幾何中心ＰＡから、最も近い開口４５の幾何中心ＰＯまでのずれ量が大きいほど、その動作領域６１からの放熱特性が悪くなるということができる。
【００５９】
図２に示した両端の単位トランジスタ６０以外の単位トランジスタ６０においては、ｘ軸方向の両側に他の単位トランジスタ６０が隣接している。このため、内側の単位トランジスタ６０の動作領域６１が、両端の単位トランジスタ６０の動作領域６１より高温になり易い。
【００６０】
第２実施例では、図２に示したずれ量Ｄｘ２、Ｄｘ３が、ずれ量Ｄｘ１、Ｄｘ４より小さい。このため、内側の２つの単位トランジスタ６０の動作領域６１からの放熱特性が、両端の２つの単位トランジスタ６０の動作領域６１からの放熱特性よりも高い。相対的に高温になり易い動作領域６１からの放熱特性が相対的に高いため、複数の単位トランジスタ６０の動作領域６１の温度のばらつきを抑制することが可能になる。種々のずれ量Ｄｘ１、Ｄｘ２、Ｄｘ３、Ｄｘ４の組み合わせでシミュレーションまたは評価実験を行うことにより、複数の動作領域６１の温度を平準化するために適切なずれ量を決定することができる。複数の動作領域６１の温度を平準化することにより、高周波特性の低下を抑制することができる。
【００６１】
さらに、複数の単位トランジスタ６０が並列に接続されて動作している場合、温度が高くなる単位トランジスタ６０の寿命が相対的に短くなる。このため、複数の単位トランジスタ６０を含む半導体装置としての寿命も短くなる。複数の単位トランジスタ６０の動作領域６１の温度を平準化することにより、半導体装置全体としての寿命の低下を抑制することができる。
【００６２】
第２実施例では、ｘ軸方向に関して両端に配置された２つの単位トランジスタ６０の動作領域６１の幾何中心より外側には開口４５が配置されていない。開口４５をこのように配置することにより、内側に配置された単位トランジスタ６０の動作領域６１からの放熱特性を、両端の単位トランジスタ６０の動作領域６１からの放熱特性より高めることができる。
【００６３】
単位トランジスタ６０の各々の動作領域６１の幾何中心ＰＡに対して開口４５の幾何中心ＰＯをｘ軸方向にずらして配置する構成を採用することの効果を、シミュレーションによって確認した。以下、図５Ａから図６Ｂまでの図面を参照して、このシミュレーションについて説明する。シミュレーション対象は、１つの単位トランジスタ６０が１つの動作領域６１を含む構成とした。
【００６４】
図５Ａは、シミュレーション対象となる比較例による半導体装置の動作領域６１、開口４５、及びピラーバンプ４０の位置関係を示す平面図である。ピラーバンプ４０の平面形状は、ｘ軸方向の長さ２４０μｍ、ｙ軸方向の幅７５μｍの長方形の長さ方向の両端に直径７５μｍの半円を接続したレーストラック形状である。動作領域６１のｘ軸方向の寸法を４μｍ、ｙ軸方向の寸法を３０μｍとした。開口４５のｘ軸方向の寸法を２４０μｍとし、ｙ軸方向の寸法を５１μｍとした。動作領域６１の幾何中心ＰＡと開口４５の幾何中心ＰＯとのｘ軸方向の位置を一致させ、ｙ軸方向の位置をずらせた。ｙ軸方向へのずらし量の絶対値をＤｙで表す。
【００６５】
図５Ｂは、実施例による半導体装置の動作領域６１、開口４５、及びピラーバンプ４０の位置関係を示す平面図である。ピラーバンプ４０及び動作領域６１の形状及び寸法は、図５Ａに示した半導体装置のこれらの形状及び寸法と同一である。開口４５のｘ軸方向の寸法を２０μｍとし、ｙ軸方向の寸法を５０μｍとした。動作領域６１の幾何中心ＰＡと開口４５の幾何中心ＰＯとのｙ軸方向の位置を一致させ、ｘ軸方向の位置をずらせた。ｘ軸方向へのずれ量の絶対値をＤｘで表す。
【００６６】
シミュレーションでは、半導体装置の温度が１５０℃のときにエミッタ領域３４Ａ（図３、図４）に発生する熱応力を求めた。さらに、エミッタ領域３４Ａからピラーバンプ４０までの熱抵抗を求めた。
【００６７】
図６Ａは、ずれ量Ｄｘ、Ｄｙとエミッタ領域３４Ａに発生する熱応力の低減量との関係を示すグラフである。図６Ａのグラフの横軸は、ずれ量Ｄｘ、Ｄｙを単位「μｍ」で表し、縦軸は、熱応力の低減量を単位「％」で表す。図６Ａのグラフ中の丸記号及び三角記号は、それぞれ比較例による半導体装置（図５Ａ）及び実施例による半導体装置（図５Ｂ）における熱応力の低減量の計算結果を示す。熱応力の低減量は、比較例による半導体装置（図５Ａ）のずれ量Ｄｙ＝０のときの熱応力の値を基準とし、基準値からの低減量を基準値に対する比率で表したものである。
【００６８】
比較例の半導体装置（図５Ａ）において、ずれ量Ｄｙを大きくするに従って、熱応力が低下することがわかる。実施例の半導体装置（図５Ｂ）においては、比較例と比べて熱応力の低下傾向が緩やかであるが、ずれ量Ｄｘが大きくなるに従って、熱応力が低下することが確認された。
【００６９】
図６Ｂは、ずれ量Ｄｘ、Ｄｙと熱抵抗の増加量との関係を示すグラフである。図６Ｂのグラフの横軸は、ずれ量Ｄｘ、Ｄｙを単位「μｍ」で表し、縦軸は、熱抵抗の増加量を単位「％」で表す。図６Ｂのグラフ中の丸記号及び三角記号は、それぞれ比較例による半導体装置（図５Ａ）及び実施例による半導体装置（図５Ｂ）における熱抵抗の増加量の計算結果を示す。熱抵抗の増加量は、比較例による半導体装置（図５Ａ）のずれ量Ｄｙ＝０のときの熱抵抗の値を基準とし、基準値からの増加量を基準値に対する比率で表したものである。ずれ量Ｄｘ、Ｄｙが大きくなるに従って熱抵抗が大きくなっていることがわかる。このシミュレーション結果から、動作領域６１に対する開口４５のｘ軸方向またはｙ軸方向へのずれ量を変化させることにより、熱抵抗を制御できることが確認された。
【００７０】
次に、第２実施例の変形例について説明する。第２実施例では、エミッタメサ層３５（図３）と１層目のエミッタ配線Ｅ１（図３）との間に、エミッタ電極Ｅ０を配置した。その他の構成として、１層目のエミッタ配線Ｅ１がエミッタメサ層３５に直接接触した構成を採用してもよい。この場合、エミッタ電極Ｅ０が省略され、１層目のエミッタ配線Ｅ１がエミッタ電極を兼ねることになる。
【００７１】
第２実施例では、図２において、すべての開口４５の幾何中心ＰＯが、単位トランジスタ６０の各々の動作領域６１の幾何中心ＰＡに対してｘ軸方向にずれていたが、少なくとも１つの開口４５の幾何中心ＰＯを単位トランジスタ６０の各々の動作領域６１の幾何中心ＰＡに対してｘ軸方向にずらせばよい。ここで、幾何中心ＰＡに対して幾何中心ＰＯをｘ軸方向にずらすとは、幾何中心ＰＡを始点とし幾何中心ＰＯを終点とするベクトルがｘ成分を有することを意味する。
【００７２】
第２実施例では、ピラーバンプ４０と２層目のエミッタ配線Ｅ２に接続するために２個の開口４５を配置したが、開口４５は少なくとも１個配置すればよい。
【００７３】
第２実施例では、外部接続用のバンプとしてピラーバンプ４０を採用したが、その他のバンプ、例えばハンダバンプ、スタッドバンプ等を採用してもよい。また、上記第２実施例では、エミッタ層３４、エミッタメサ層３５（図２、図３、図４）の平面形状を長方形にしたが、その他の形状にしてもよい。例えば、平面形状を円形、楕円形、六角形、八角形等にしてもよい。
【００７４】
また、第２実施例では、エミッタ層３４にＩｎＧａＰを用い、ベース層３３にＧａＡｓを用いたが、その他の化合物半導体を用いてもよい。例えば、エミッタ層３４の材料とベース層３３の材料との組み合わせとして、ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓＳｂ、ＩｎＧａＰ／ＩｎＧａＡｓＮ、Ｓｉ／ＳｉＧｅ、ＡｌＧａＮ／ＧａＮ等を適用してもよい。いずれの組み合わせにおいても、エミッタベース界面がヘテロ接合になる。
【００７５】
第２実施例による半導体装置は、図２に示したように４個の単位トランジスタ６０を含んでいるが、単位トランジスタ６０の個数は４個に限定されない。半導体装置が複数の単位トランジスタ６０を含むようにするとよい。
【００７６】
［第３実施例］
次に、図７を参照して、第３実施例による半導体装置について説明する。以下、第２実施例による半導体装置と共通の構成については説明を省略する。
【００７７】
図７は、第３実施例による半導体装置の平面レイアウトを示す図である。図７の第３実施例では、３つの単位トランジスタ６０がｘ軸方向に並んでいる例を示しているが、単位トランジスタ６０の個数は３個に限らず、第１の実施例と同様に４個にしてもよいし、２個、または５個以上にしてもよい。第２実施例では、１つの単位トランジスタ６０が２つのエミッタ領域３４Ａ（図２、図３）を含んでいた。第３実施例では、１つの単位トランジスタ６０が、１つのエミッタ領域３４Ａを含んでいる。単位トランジスタ６０の各々が動作領域６１を含む。動作領域６１は、単位トランジスタ６０ごとに、エミッタ領域３４Ａの外周線によって画定される。図７において、動作領域６１に右下がりの濃いハッチングを付している
【００７８】
エミッタ領域３４Ａの平面形状は、第２実施例の場合と同様に、ｙ軸方向に長い長方形である。ベース電極Ｂ０の主部は、ｘ軸方向に関してエミッタ領域３４Ａの脇に配置されている。第２実施例では、ベース電極Ｂ０の平面形状がＴ字形であったが、第３実施例では、ベース電極Ｂ０の平面形状がＬ字形である。
【００７９】
第２実施例では、単位トランジスタ６０の動作領域６１の幾何中心ＰＡが、２つの動作領域６１の中間に位置していた。第３実施例では、１つの単位トランジスタ６０が１つの動作領域６１を含むため、動作領域６１の幾何中心ＰＡは、当該１つの動作領域６１の重心に位置することになる。すなわち、動作領域６１の幾何中心ＰＡは、長方形の動作領域６１の２本の対角線の交点に位置する。ピラーバンプ４０の内側に１つの開口４５が配置されている。図７において、開口４５に右上がりの薄いハッチングを付している。第３実施例においても、開口４５の幾何中心ＰＯが、動作領域６１の幾何中心ＰＡに対してｘ軸方向に関してずれた位置に配置されている。
【００８０】
第３実施例においても、動作領域６１と開口４５との位置関係が第２実施例による半導体装置の場合と同様であるため、第２実施例と同様の効果が得られる。
【００８１】
［第４実施例］
次に、図８から図１２までの図面を参照して、第４実施例による半導体装置について説明する。以下、第２実施例による半導体装置と共通の構成については説明を省略する。第４実施例による半導体装置は、第２実施例による複数の単位トランジスタ６０（図２）を増幅回路として利用したパワーアンプモジュールである。
【００８２】
図８は、第４実施例による半導体装置で実現される電力増幅回路の等価回路図である。第４実施例による電力増幅回路は、無線周波数帯の入力信号を増幅して出力する。入力信号の周波数は、例えば数百ＭＨｚ（一例として６００ＭＨｚ）以上数十ＧＨｚ（一例として６０ＧＨｚ）以下の範囲である。
【００８３】
第４実施例による半導体装置で実現される電力増幅回路は、トランジスタＱ１、Ｑ２、整合回路ＭＮ１、ＭＮ２、ＭＮ３、フィルタ回路７１、７２、バイアス回路７５、７６、及びインダクタＬ１、Ｌ２を含む。トランジスタＱ１は、初段（ドライブ段）の電力増幅回路を構成し、トランジスタＱ２は、後段（パワー段）の電力増幅回路を構成する。トランジスタＱ１、Ｑ２は、例えば、第２実施例または第３実施例による半導体装置のように、複数の単位トランジスタ６０を並列に接続した構成を有する。
【００８４】
トランジスタＱ１、Ｑ２のコレクタに、それぞれインダクタＬ１、Ｌ２を経由して電源電圧Ｖｃｃが供給される。トランジスタＱ１、Ｑ２のエミッタは接地されている。トランジスタＱ１、Ｑ２のベースに、それぞれバイアス回路７５、７６からバイアス電流またはバイアス電圧が供給される。
【００８５】
トランジスタＱ１のベースに、整合回路ＭＮ１を経由して入力信号ＲＦｉｎが供給される。トランジスタＱ１は、入力信号ＲＦｉｎを増幅して、コレクタから増幅信号ＲＦｏｕｔ１を出力する。増幅信号ＲＦｏｕｔ１は、整合回路ＭＮ２を経由してトランジスタＱ２のベースに供給される。トランジスタＱ２は、増幅信号ＲＦｏｕｔ１をさらに増幅して、コレクタから増幅信号ＲＦｏｕｔ２を出力する。増幅信号ＲＦｏｕｔ２は、整合回路ＭＮ３を経由して外部の回路に供給される。
【００８６】
トランジスタＱ２のコレクタと整合回路ＭＮ３とを接続する伝送線路とグランドとの間に、フィルタ回路７１及び７２が接続されている。フィルタ回路７１は、キャパシタＣ１ａとインダクタＬ３ａとが直列接続された直列共振回路であり、フィルタ回路７２は、キャパシタＣ１ｂとインダクタＬ３ｂとが直列接続された直列共振回路である。フィルタ回路７１、７２は、増幅信号ＲＦｏｕｔ２に含まれる高調波の帯域の周波数成分を減衰させる高調波終端回路として機能する。例えば、高調波終端回路は、所望の高調波インピーダンス（例えば、２次高調波や３次高調波に対するインピーダンス）が、基本波インピーダンスと比較してショートまたはオープンになるようにインピーダンス調整する。このように、基本波インピーダンスとは独立に各高調波インピーダンスを設定する（インピーダンス調整する）ことにより、高調波成分を減衰させる。フィルタ回路７１、７２のキャパシタＣ１ａ、Ｃ１ｂとインダクタＬ３ａ、Ｌ３ｂとの回路定数は、共振周波数が増幅信号ＲＦｏｕｔ２の高調波の周波数、例えば２次または３次の高調波の周波数にほぼ一致するように選択される。
【００８７】
例えば、トランジスタＱ１、Ｑ２、整合回路ＭＮ１、ＭＮ２、バイアス回路７５、７６、フィルタ回路７１、７２のキャパシタＣ１ａ、Ｃ１ｂ、整合回路ＭＮ３の一部が、１つの半導体チップ７０内に形成される。インダクタＬ１、Ｌ２、フィルタ回路７１、７２のインダクタＬ３ａ、Ｌ３ｂ、及び整合回路ＭＮ３の残りの部分は、半導体チップ７０を実装する実装基板に形成または搭載される。フィルタ回路７１、７２のインダクタＬ３ａ、Ｌ３ｂは、例えば、実装基板に形成されたインダクタンス成分を有する配線により実現される。
【００８８】
図９は、トランジスタＱ２、及びその周辺の回路の等価回路図である。トランジスタＱ２は、第２実施例または第３実施例による半導体装置と同様に、並列接続された複数の単位トランジスタ６０により構成される。複数の単位トランジスタ６０のベースに、それぞれキャパシタ５５及びバラスト抵抗５６が接続されている。このキャパシタ５５及びバラスト抵抗５６は、それぞれ図２に示したキャパシタ５５及びバラスト抵抗５６に相当する。
【００８９】
整合回路ＭＮ２を通過した高周波信号が、キャパシタ５５を経由して単位トランジスタ６０の各々のベースに供給される。バイアス回路７６から、バラスト抵抗５６を経由して単位トランジスタ６０の各々のベースに、バイアス電流またはバイアス電圧が供給される。単位トランジスタ６０の各々のコレクタは、直流的に電源電圧Ｖｃｃに接続されている。単位トランジスタ６０の各々のエミッタは接地されている。
【００９０】
図１０は、第４実施例による半導体装置を構成する半導体チップ７０の各素子のレイアウトを示す図である。半導体チップ７０の平面形状は、ｘ軸方向及びｙ軸方向に平行な辺を持つ長方形である。半導体チップ７０に、ｘ軸方向に長いピラーバンプ８１、８２、８３が設けられている。
【００９１】
ピラーバンプ８１は、トランジスタＱ１（図８）を構成する４個の単位トランジスタ６０のエミッタに接続される。トランジスタＱ２は、１０個の単位トランジスタ６０が並列接続された二組の単位トランジスタ群により構成される。一方の単位トランジスタ群に含まれる１０個の単位トランジスタ６０のエミッタが、ピラーバンプ８２に接続され、他方の単位トランジスタ群に含まれる１０個の単位トランジスタ６０のエミッタが、ピラーバンプ８３に接続されている。
【００９２】
ピラーバンプ８２と８３とは同一の平面形状及び同一の寸法を有し、ｙ軸方向に間隔を隔てて配置されている。ピラーバンプ８１は、他の２つのピラーバンプ８２、８３より短い。これは、ピラーバンプ８１に接続された単位トランジスタ６０の個数が、ピラーバンプ８２、８３の各々に接続された単位トランジスタ６０の個数より少ないためである。
【００９３】
半導体チップ７０に、フィルタ回路７１、７２（図８）を構成するキャパシタＣ１ａ、Ｃ１ｂが配置されている。キャパシタＣ１ａ、Ｃ１ｂには、半導体チップ７０に形成されたオンチップキャパシタが用いられる。一方のキャパシタＣ１ａは、一方の端（右端）の単位トランジスタ６０より他方の端（左端）の単位トランジスタ６０に近い位置に配置されている。他方のキャパシタＣ１ｂは、キャパシタＣ１ａに近い端とは反対側の端の単位トランジスタ６０に近い位置に配置されている。
【００９４】
このため、キャパシタＣ１ａ、Ｃ１ｂは、それぞれピラーバンプ８２、８３に接続されてｘ軸方向に並ぶ複数の単位トランジスタ６０のうち相互に反対側の端部に位置する単位トランジスタ６０の近傍に配置されることになる。例えば、キャパシタＣ１ａ、Ｃ１ｂは、半導体チップ７０のｘ軸方向に関する中心線に関して線対称の位置に配置されている。
【００９５】
キャパシタＣ１ａは、半導体チップ７０に形成された配線を経由して円形のピラーバンプ８４に接続されている。半導体チップ７０を実装基板に実装すると、キャパシタＣ１ａは、ピラーバンプ８４を介して、実装基板上のインダクタＬ３ａに電気的に接続される。同様に、キャパシタＣ１ｂは、ピラーバンプ８５を介して、実装基板上のインダクタＬ３ｂに電気的に接続される。
【００９６】
他の円形の複数のピラーバンプ８６が、トランジスタＱ１、Ｑ２（図８）のコレクタ、整合回路ＭＮ１、ＭＮ３（図８）等に接続される。
【００９７】
図１１Ａは、ピラーバンプ８２、及びそれに接続されている複数（１０個）の単位トランジスタ６０の動作領域６１、及び複数の開口４５の位置関係を示す図である。ｘ軸方向に１０個の動作領域６１が並んでおり、８個の開口４５が並んでいる。図１１Ａでは、単位トランジスタ６０の各々が、１つの動作領域６１を含む例（図７）を示したが、単位トランジスタ６０の各々が２つの動作領域６１を含む構成（図２）としてもよい。
【００９８】
動作領域６１の各々の幾何中心ＰＡと、それに最も近い開口４５の幾何中心ＰＯとのｘ軸方向のずれ量（以下、「最近接開口のずれ量」という。）をＤｘで表す。最近接開口のずれ量Ｄｘは、単位トランジスタ６０ごとに定義される。いずれの開口４５の幾何中心ＰＯも、動作領域６１の幾何中心ＰＡに対してｘ軸方向に関してずれた位置に配置されている。すなわち、最近接開口のずれ量Ｄｘは０ではない。また、すべての開口４５は、両端に位置する単位トランジスタ６０の動作領域６１の幾何中心ＰＡよりも内側に配置されており、外側には開口４５が配置されていない。
【００９９】
両端の単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘは、内側の８個の単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘより大きい。さらに、最近接開口のずれ量Ｄｘは、複数の単位トランジスタ６０の並びの中心から端に向かって大きくなっている。
【０１００】
他のピラーバンプ８１、８３（図１０）についても、ピラーバンプ８１、８３、及びそれに接続されている複数の単位トランジスタ６０の動作領域６１、及び複数の開口４５の位置関係は、ピラーバンプ８１の場合と同様である。ピラーバンプ８１、８２、８３の内側に配置される開口４５の形状及び大きさは、すべて同一である。
【０１０１】
図１１Ｂは、円形のピラーバンプ８４、及びその下に配置された開口４６の平面図である。ピラーバンプ８４は、開口４６内を経由して、その下の配線に電気的に接続される。１つのピラーバンプ８４に対応して、１つの開口４６が設けられている。他の円形のピラーバンプ８５、８６（図１０）についても、同様の開口が設けられている。
【０１０２】
円形のピラーバンプ８４、８５、８６（図１０）に対応して設けられている開口４６等の形状及び大きさは、ｘ軸方向に長いピラーバンプ８１、８２、８３（図１０）に対応して設けられている開口４５の各々の形状及び大きさと同一である。
【０１０３】
図１２は、第４実施例による半導体装置の断面図である。半導体チップ７０が、ピラーバンプ８１、８２、８３、８６等を介して実装基板９０にハンダ付けされている。実装基板９０には、例えばアルミナ、セラミック、エポキシ等のプリント基板が用いられる。実装基板９０には、半導体チップ７０以外に、インダクタＬ３ａ、Ｌ３ｂ（図１０）、その他の表面実装型素子９１が実装されている。半導体チップ７０、インダクタＬ３ａ、Ｌ３ｂ、表面実装型素子９１は、封止樹脂９３で封止されている。
【０１０４】
次に、第４実施例による半導体装置の構成を採用することにより得られる優れた効果について説明する。
第４実施例では、図１１Ａ示したように、ピラーバンプ８２、及びそれに接続されている複数の単位トランジスタ６０の動作領域６１、及び複数の開口４５が、第２実施例または第３実施例の場合と同様の位置関係を有する。このため、第２実施例または第３実施例による半導体装置と同様の効果が得られる。
【０１０５】
また、第４実施例では、ｘ軸方向に並ぶ複数の単位トランジスタ６０の両端の単位トランジスタ６０の近傍に、それぞれフィルタ回路７１、７２のキャパシタＣ１ａ、Ｃ１ｂが接続されている。これにより、フィルタ回路７１、７２の高周波終端回路としての特性が良好になり、その結果、パワーアンプの性能向上が図られる。
【０１０６】
さらに、第４実施例では、ピラーバンプ８１、８２、８３（図１０）に対応する複数の開口４５（図１１Ａ）等、及び円形のピラーバンプ８４、８５、８６（図１０）に対応する開口４６（図１１Ｂ）等の形状及び大きさを同一にした。これにより、ピラーバンプ８１等をメッキ法で形成する場合に、開口内の埋め込みが均一化されるため、製造歩留まりの向上を図ることができる。
【０１０７】
埋め込みの均一化を図るために、ピラーバンプ８１、８２、８３（図１０）の各々に対応する複数の開口４５（図１１Ａ）等を等間隔で並べることが好ましい。さらに、ピラーバンプ８１、８２、８３（図１０）の各々に対応して設けられた複数の開口４５等の間隔を同一にすることが好ましい。
【０１０８】
次に、第４実施例の変形例について説明する。第４実施例では、電力増幅回路を２段構成としたが、１段構成としてもよく、３段以上の構成としてもよい。
【０１０９】
［第５実施例］
次に、図１３、図１４、及び図１５を参照して、第５実施例による半導体装置について説明する。以下、第４実施例による半導体装置（図８から図１２までの図面）と共通の構成については説明を省略する。
【０１１０】
図１３は、第５実施例による半導体装置で実現される電力増幅回路の等価回路図である。第４実施例では、トランジスタＱ２のコレクタから整合回路ＭＮ３までの伝送線路とグランドとの間に２つのフィルタ回路７１、７２が並列に接続されていた。第５実施例では、１つのフィルタ回路７１が接続されている。フィルタ回路７１は、第４実施例の場合と同様に、キャパシタＣ１ａとインダクタＬ３ａとが直列接続された直列共振回路で構成される。
【０１１１】
トランジスタＱ１の構成は、第４実施例による半導体装置のトランジスタＱ１（図８）の構成と同一である。トランジスタＱ２は、第４実施例による半導体装置のトランジスタＱ２（図８）と同様に、２つの単位トランジスタ群で構成されている。第４実施例では、トランジスタＱ２を構成する２つの単位トランジスタ群の各々が、１０個の単位トランジスタ６０（図２、図１１Ａ等）を含んでいた。これに対し、第５実施例では、単位トランジスタ群の各々が、８個の単位トランジスタ６０を含む。
【０１１２】
図１４は、第５実施例による半導体装置を構成する半導体チップ７０の各素子のレイアウトを示す図である。ピラーバンプ８２、８３の各々に８個の単位トランジスタ６０が接続されている。第４実施例に比べて第５実施例の方が、ピラーバンプ８２、８３の各々に接続される単位トランジスタ６０の個数が少ないため、第５実施例による半導体装置のピラーバンプ８２、８３が、第４実施例による半導体装置のピラーバンプ８２、８３（図１０）より短い。一方のピラーバンプ８３は、他方のピラーバンプ８２をｘ軸方向に延長した延長線上に配置されている。
【０１１３】
第５実施例においては、第４実施例による半導体装置のキャパシタＣ１ｂ（図１０）が設けられておらず、キャパシタＣ１ａのみが設けられている。これに対応して、第５実施例では、円形のピラーバンプ８５（図１０）も設けられていない。キャパシタＣ１ａは、ピラーバンプ８２の一端の単位トランジスタ６０の近傍に配置されている。
【０１１４】
図１５は、ピラーバンプ８２、単位トランジスタ６０の動作領域６１、及び開口４５の位置関係を示す図である。ｘ軸方向に長い平面形状を有するピラーバンプ８２の内側に、８個の単位トランジスタ６０の動作領域６１がｘ軸方向に並んで配置されている。さらに、８個の開口４５も、ピラーバンプ８２の内側に、ｘ軸方向に並んで配置されている。
【０１１５】
一方の端部（右端）に配置された単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘが、他方の端部（左端）に配置された単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘより大きい。また、単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘは、一方の端部（左端）から他方の端部（右端）に向かって大きくなっている。フィルタ回路７１のキャパシタＣ１ａ（図１４）は、ピラーバンプ８２の左端の近傍に配置されている。
【０１１６】
次に、第５実施例による半導体装置の構成を採用することにより得られる優れた効果について説明する。
【０１１７】
本願の発明者らは、高調波終端回路として動作するフィルタ回路７１（図１４）がトランジスタＱ２（図１３）のコレクタに接続されている場合、高周波動作時に、複数の単位トランジスタ６０での発熱が均一にならない現象が生じることを見出した。例えば、図１５に示した例では、左端の単位トランジスタ６０から右端の単位トランジスタ６０に向かって発熱量が徐々に低下する傾向があることを見出した。
【０１１８】
第５実施例では、単位トランジスタ６０ごとの発熱量のばらつきを相殺するように、単位トランジスタ６０の動作領域６１からの放熱特性を調整している。具体的には、単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘを、左端から右端に向かって大きくすることにより、単位トランジスタ６０の動作領域６１からの放熱特性を、左端から右端に向かって徐々に低下させている。このような構成により、複数の単位トランジスタ６０の動作時の温度を平準化することができる。
【０１１９】
さらに、一方のピラーバンプ８２（図１４）に接続された複数の単位トランジスタ６０の発熱量の平均値と、他方のピラーバンプ８３（図１４）に接続された複数の単位トランジスタ６０の発熱量の平均値とが等しくならない場合がある。図１４に示した例では、フィルタ回路７１のキャパシタＣ１ａに近い方のピラーバンプ８２に接続された単位トランジスタ６０の発熱量の平均値の方が大きい。このような場合には、相対的に発熱量の平均値が大きい方の単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘの平均値を、相対的に発熱量の平均値が小さい方の単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘの平均値より小さくするとよい。これにより、一方のピラーバンプ８２に接続された複数の単位トランジスタ６０の動作時の温度と、他方のピラーバンプ８３に接続された複数の単位トランジスタ６０の動作時の温度との差を小さくすることができる。
【０１２０】
半導体装置の高周波動作条件の選び方により、発熱量の分布が上述の分布と異なる場合も生じ得る。このような場合には、単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘの分布を、発熱量のばらつきを相殺するように設定するとよい。
【０１２１】
なお、第４実施例による半導体装置（図８）のように、高調波終端回路として動作する２個のフィルタ回路７１、７２が接続されている場合でも、複数の単位トランジスタ６０の間で発熱量が不均一になる場合がある。このような場合には、発熱量のばらつきを相殺するように、最近接開口のずれ量Ｄｘの分布を決定するとよい。
【０１２２】
次に、単位トランジスタ６０ごとに発熱量のばらつきが生じる理由について説明する。複数の単位トランジスタ６０のコレクタは、共通のコレクタ配線に接続される。複数の単位トランジスタ６０を高周波動作させる場合には、コレクタ配線のインダクタンス成分が無視できなくなる。複数の単位トランジスタ６０において電源端子からのコレクタ配線の長さにばらつきがあると、コレクタ配線のインダクタンス成分もばらつく。その結果、複数の単位トランジスタ６０の間で、出力パワーや消費電流にばらつきが生じる。
【０１２３】
次に、第５実施例の変形例による半導体装置について説明する。
トランジスタＱ２（図１３）のコレクタに高調波終端回路を接続すると、複数の単位トランジスタ６０の間で発熱量にばらつきが生じやすい。発熱量のばらつきが著しく大きくなるような場合には、高調波終端回路として機能するフィルタ回路７１（図１３）を接続しないようにしてもよい。
【０１２４】
第５実施例では、整合回路ＭＮ３（図１３）の一部を半導体チップ７０に形成し、残りの部分を実装基板９０（図１２）に実装した。変形例として、整合回路ＭＮ３をすべて実装基板９０に実装してもよい。
【０１２５】
高周波特性の最適条件と、製造上の容易さ等を考慮して、上記変形例の構成を採用するか否かを決定するとよい。
【０１２６】
［第６実施例］
次に、図１６Ａから図１７Ｄまでの図面を参照して、第６実施例及びその変形例による半導体装置について説明する。以下、第２実施例による半導体装置と共通の構成については説明を省略する。第６実施例による半導体装置の単位トランジスタ６０の構成は、第２実施例による半導体装置の単位トランジスタ６０（図２）または第３実施例による半導体装置の単位トランジスタ６０（図７）の構成と同一である。第６実施例では、単位トランジスタ６０の動作領域６１と、ピラーバンプ４０の直下の開口４５との位置関係が、第２実施例または第３実施例の場合と異なる。図１６Ａから図１７Ｄまでの図面においては、１つの単位トランジスタ６０が１つの動作領域６１を含む例を示しているが、第２実施例による半導体装置（図２）のように２つの動作領域６１を含むようにしてもよい。
【０１２７】
図１６Ａは、第６実施例による半導体装置の単位トランジスタ６０の動作領域６１と開口４５との位置関係を示す図である。ｘ軸方向に関して両端に位置する単位トランジスタ６０の動作領域６１の外側の縁より内側に複数の開口４５が配置されている。両端の単位トランジスタ６０の動作領域６１より外側には開口４５が配置されていない。
【０１２８】
また、一方の端部（左端）の単位トランジスタ６０の動作領域６１は、開口４５と部分的に重なっているが、他方の端部（右端）の単位トランジスタ６０の動作領域６１は、開口４５と重なっていない。
【０１２９】
左端に位置する単位トランジスタ６０の動作領域６１からの放熱を優先したい場合に、図１６Ａのような配置にするとよい。
【０１３０】
図１６Ｂに示した例では、単位トランジスタ６０の個数が奇数、例えば５個であり、開口４５の個数も奇数、例えば３個である。中央の単位トランジスタ６０の動作領域６１の幾何中心ＰＡと、中央の開口４５の幾何中心ＰＯとが、ｘ軸方向に関して同一の位置に配置されている。単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘが、中央の単位トランジスタ６０から両端の単位トランジスタ６０に向かって大きくなっている。このため、両端に近い単位トランジスタ６０ほど、放熱特性が悪くなる。
【０１３１】
この例では、中央の単位トランジスタ６０の発熱量が相対的に大きく、両端に向かって発熱量が小さくなる傾向を持つ半導体装置において、単位トランジスタ６０の動作時の温度を平準化することができる。
【０１３２】
図１６Ｃに示した例では、２個の単位トランジスタ６０と、１個の開口４５が配置されている。開口４５の幾何中心ＰＯを通りｙ軸に平行な仮想直線に関して、２つの単位トランジスタ６０が対称の位置に配置されている。このため、一方の単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘと、他方の単位トランジスタ６０に対応する最近接開口のずれ量Ｄｘとが等しい。このため、２つの単位トランジスタ６０からの放熱特性をほぼ等しくすることができる。さらに、２つの単位トランジスタ６０のエミッタ層３４等に発生する熱応力をほぼ均一に低減させることができる。
【０１３３】
図１６Ｄに示した例では、６個の単位トランジスタ６０と、２個の開口４５とが配置されている。開口４５は、両端の単位トランジスタ６０の動作領域６１よりも内側にのみ配置されている。両端の単位トランジスタ６０の動作領域６１は、開口４５と重なっていない。すなわち、温度が相対的に低くなりやすい両端の単位トランジスタ６０の真上に開口４５が配置されない。
【０１３４】
両端の単位トランジスタ６０の発熱量が、内側の単位トランジスタ６０の発熱量より少ない場合、この配置を採用することで、複数の単位トランジスタ６０の接合部の温度を平準化することができる。
【０１３５】
図１７Ａに示した例では、複数の開口４５がｘ軸方向及びｙ軸方向に行列状に配置されている。この配置は、第２実施例による半導体装置の複数の開口４５の各々を、ｙ軸方向に２つに分割したものと考えることができる。
【０１３６】
開口４５をｙ軸方向に分割することにより、開口４５の各々の面積が小さくなる。開口４５内の熱経路の流路断面積が小さくなることにより、熱抵抗が高くなる。このため、単位トランジスタ６０からの放熱特性を制御し易くなる。さらに、絶縁膜５２（図３、図４）のうち開口４５が形成されていない部分が占める割合が大きくなるため、熱応力を緩和させる効果が高まる。
【０１３７】
高周波の信号は、表皮効果により導体の表面しか通過しない傾向が強い。開口４５を分割すると、開口４５内の導体の表面積が大きくなるため、高周波信号に対する抵抗が下がるという効果が得られる。さらに、開口４５の各々の面積が小さくなるため、メッキ等によるピラーバンプ４０（図３、図４）を形成するときに、開口４５が導体で埋まり易くなり、ピラーバンプ４０の上面の平坦性が高まるという効果が得られる。
【０１３８】
図１７Ａでは、開口４５をｙ軸方向に２個並べたが、３個以上並べてもよい。ｙ軸方向に並べる開口４５の個数を増やすと、上述の効果が大きくなる。
【０１３９】
図１７Ｂに示した例では、単位トランジスタ６０の動作領域６１の幾何中心ＰＡに対して、開口４５の幾何中心ＰＯがｘ軸方向にずれるとともに、ｙ軸方向にもずれている。また、動作領域６１の幾何中心ＰＡは、ピラーバンプ４０の幾何中心ＰＰに対してもｙ軸方向にずれている。開口４５の幾何中心ＰＯを動作領域６１の幾何中心に対してｙ軸方向にもずらすことにより、動作領域６１からピラーバンプ４０までの熱抵抗が高くなり易い構造が得られる。その結果、単位トランジスタ６０の放熱特性を調整し易くなるという効果が得られる。さらに、熱応力を緩和する効果が高まる。
【０１４０】
図１７Ｃに示した例では、複数の単位トランジスタ６０の動作領域６１の幾何中心ＰＡの配置が、千鳥配列になっている。具体的には、ｘ軸方向に並ぶ複数の単位トランジスタ６０のうち、奇数番目の単位トランジスタ６０の動作領域６１の幾何中心ＰＡは、ｘ軸方向に平行な直線上に配置されている。同様に、偶数番目の単位トランジスタ６０の動作領域６１の幾何中心ＰＡも、ｘ軸方向に平行な直線上に配置されている。また、奇数番目の単位トランジスタ６０の動作領域６１の幾何中心ＰＡは、偶数番目の単位トランジスタ６０の動作領域６１の幾何中心ＰＡに対してｙ軸方向に関して異なる位置に配置されているずれている。
【０１４１】
開口４５の幾何中心ＰＯは、いずれの動作領域６１の幾何中心ＰＡに対してもｘ軸方向及びｙ軸方向にずれている。このため、図１７Ｂに示した例と同様の効果が得られる。
【０１４２】
図１７Ｄに示した例では、図１７Ｃに示した例と比較して、動作領域６１の幾何中心ＰＡの千鳥配列の振幅が大きくなっており、平面視において動作領域６１の一部分がピラーバンプ４０の外側に飛び出している。熱抵抗の著しい増加を回避するために、動作領域６１の各々の一部分は、ピラーバンプ４０と重なるように配置されている。開口４５は、ｙ軸方向に分割されている。開口４５の幾何中心ＰＯは、いずれの動作領域６１の幾何中心ＰＡに対してもｘ軸方向及びｙ軸方向にずれている。このため、図１７Ｂに示した例と同様の効果が得られる。
【０１４３】
［第７実施例］
次に、図１８を参照して第７実施例による半導体装置について説明する。以下、第２実施例による半導体装置（図２、図３、図４）と共通の構成については説明を省略する。
【０１４４】
図１８は、第７実施例による半導体装置の断面図である。第２実施例では、単位トランジスタ６０が形成された半導体チップの上面にピラーバンプ４０（図３、図４）が形成されていた。第７実施例による半導体装置は、半導体チップを含むウエハレベルパッケージにより実現される。
【０１４５】
パッケージ基板１００の上に、半導体チップ１１０が接着して固定されている。半導体チップ１１０は、例えば第２実施例による半導体装置（図２、図３、図４）の基板３０から２層目のエミッタ配線Ｅ２までの素子構造、及び２層目のエミッタ配線Ｅ２を覆う絶縁膜５２を含む。半導体チップ１１０は複数の単位トランジスタ６０を含む。パッケージ基板１００には、半導体チップ１１０の他に、他の表面実装型のデバイスが接着されて固定されている。
【０１４６】
半導体チップ１１０及び表面実装型のデバイスが、樹脂からなる絶縁膜１０５に埋め込まれている。半導体チップ１１０の上面は、絶縁膜１０５の上面と同じ高さに位置する。半導体チップ１１０及び絶縁膜１０５の上に、１層目の複数の再配線１０１が配置されている。１層目の再配線１０１の一部は、絶縁膜５２に形成された開口１０３を通って下層のエミッタ配線Ｅ２に電気的に接続されている。１層目の再配線１０１の上に、２層目の複数の再配線１０２が配置されている。２層目の再配線１０２は、その上に配置されたバンプ等の端子１０６に電気的に接続されている。１層目の再配線１０１及び２層目の再配線１０２には、例えばメッキ法で形成されたＣｕが用いられる。
【０１４７】
１層目の再配線１０１、開口１０３、及び単位トランジスタ６０の動作領域６１の平面的な位置関係が、第２実施例による半導体装置のピラーバンプ４０、開口４５、及び単位トランジスタ６０の動作領域６１の平面的な位置関係と同等である。
【０１４８】
次に、第７実施例による半導体装置の構成を採用することにより得られる優れた効果について説明する。
【０１４９】
第７実施例では、１層目の再配線１０１が、第２実施例のピラーバンプ４０（図２、図３、図４）と同様の機能を持つ。すなわち、１層目の再配線１０１は、単位トランジスタ６０の動作領域６１で発生した熱を外部に放熱するための熱経路として機能する。１層目の再配線１０１と２層目のエミッタ配線Ｅ２とを接続する開口１０３は、第２実施例による半導体装置の開口４５（図２、図３、図４）と同様の機能を持つ。このため、１層目の再配線１０１、開口１０３、及び単位トランジスタ６０の動作領域６１を上述の位置関係にすることにより、第２実施例の効果と同様の効果が得られる。
【０１５０】
なお、１層目の再配線１０１、開口１０３、及び単位トランジスタ６０の動作領域６１を、第３実施例から第６実施例までのいずれかの実施例によるこれらの位置関係と同等にしてもよい。この場合、第３実施例から第６実施例までのいずれかの効果と同様の効果が得られる。
【０１５１】
［第８実施例］
次に、図１９を参照して第８実施例による半導体装置について説明する。以下、第７実施例による半導体装置（図１８）と共通の構成については説明を省略する。
【０１５２】
図１９は、第８実施例による半導体装置の断面図である。第７実施例では、図１８に示したように、半導体チップ１１０をパッケージ基板１００に接着し、パッケージ基板１００の上に再配線１０１、１０２を形成した。第８実施例では、半導体チップ１１０の最上層の絶縁膜５２の上に、１層目の再配線１０１及び２層目の再配線１０２が形成されている。２層目の再配線１０２に、外部接続用の端子１０６が配置されている。１層目の再配線１０１は、絶縁膜５２に設けられた開口１０３内を経由して２層目のエミッタ配線Ｅ２に電気的に接続されている。
【０１５３】
第８実施例においても、１層目の再配線１０１、開口１０３、及び単位トランジスタ６０の動作領域６１の位置関係を、第７実施例による半導体装置におけるこれらの位置関係と同一にすることにより、第７実施例と同様の効果が得られる。
【０１５４】
［第９実施例］
次に、図２０から図２２までの図面を参照して、第９実施例による半導体装置について説明する。以下、第２実施例による半導体装置と共通の構成については説明を省略する。第９実施例による半導体装置は、ベース層にＳｉＧｅが用いられたＨＢＴを含む。
【０１５５】
図２０は、第９実施例による半導体装置の断面図である。第２実施例では、ベース層３３にＧａＡｓを用い、エミッタ層３４にＩｎＧａＰを用いた。これに対し、第９実施例では、ベース層３３にＳｉＧｅを用いる。
【０１５６】
ｐ型Ｓｉからなる基板１３０の表層に、高濃度のｎ型Ｓｉからなるサブコレクタ層１３１が配置され、その上にｎ型Ｓｉからなるコレクタ層１３２が配置されている。コレクタ層１３２の上に、エピタキシャル成長されたＳｉＧｅからなるベース層１３３が配置されている。
【０１５７】
ベース層１３３の上面からサブコレクタ層１３１の上面よりやや深い位置まで達するシャロートレンチアイソレーション構造により複数の活性領域が画定され、活性領域の各々に単位トランジスタ６０が配置されている。サブコレクタ層１３１の底面まで達するシャロートレンチアイソレーション構造により、複数の単位トランジスタ６０が周囲の回路から電気的に分離されている。図２０には、２つの単位トランジスタ６０の断面が示されている。
【０１５８】
活性領域の一部分の表層部にｐ型の外部ベース層１３４が形成されている。外部ベース層１３４は、平面視においてｐ型ＳｉＧｅからなるベース層１３３を取り囲む。１つの活性領域内に、２つのベース層１３３が配置される。
【０１５９】
ベース層１３３の各々の上に酸化シリコン等からなる絶縁膜１４０が配置され、その上にｎ型のポリシリコン等からなるエミッタ層１３５が配置されている。エミッタ層１３５は、絶縁膜１４０に設けられた開口を通ってベース層１３３に接触する。エミッタ層１３５とベース層１３３とのヘテロ接合界面を厚さ方向に動作電流が流れる。平面視において、この接合界面の外周線が動作領域６１を画定する。単位トランジスタ６０の各々は、２つの動作領域６１を含む。
【０１６０】
外部ベース層１３４の表面にベース電極Ｂ０が配置されている。ベース電極Ｂ０は、例えばＴｉシリサイド、Ｎｉシリサイド等で形成される。ベース電極Ｂ０はベース抵抗を下げるために配置される。ベース電極Ｂ０を配置しなくてもベース抵抗が十分低くなる場合には、ベース電極Ｂ０を配置しなくてもよい。
【０１６１】
エミッタ層１３５、外部ベース層１３４、及びベース電極Ｂ０を覆うように、酸化シリコン等からなる絶縁膜１４１が配置されている。絶縁膜１４１の上に、Ａｌ等からなる１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１が配置されている。１層目のエミッタ配線Ｅ１は、絶縁膜１４１に設けられた開口を通ってエミッタ層１３５に電気的に接続されている。１層目のコレクタ配線Ｃ１は、絶縁膜１４１に設けられた開口を通り、基板の表装部に設けられた高濃度のｎ型領域１３６を介してサブコレクタ層１３１に電気的に接続されている。コレクタ抵抗を下げる目的で、１層目のコレクタ配線Ｃ１とｎ型領域１３６との界面に、金属シリサイドからなるコレクタ電極を配置してもよい。
【０１６２】
ベース電極Ｂ０は、図２０の断面に表れていない箇所において、１層目のベース配線に接続されている。
【０１６３】
１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１を覆うように、絶縁膜１４１の上に酸化シリコンまたは窒化シリコンからなる２層目の絶縁膜１４２が配置されている。絶縁膜１４２の上に２層目のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、絶縁膜１４２に設けられた開口を通って１層目のエミッタ配線Ｅ１に電気的に接続されており、複数の単位トランジスタ６０のエミッタ層１３５を相互に接続する。
【０１６４】
２層目のエミッタ配線Ｅ２の上に、３層目の絶縁膜１４３、３層目の配線１５０、４層目の絶縁膜１４４、４層目の配線１５１、５層目の絶縁膜１４５がこの順番に配置されている。３層目の配線１５０は、３層目の絶縁膜１４３に設けられた開口１５５を通って２層目のエミッタ配線Ｅ２に電気的に接続されている。４層目の配線１５１は、４層目の絶縁膜１４４に設けられた開口１５６を通って３層目の配線１５０に電気的に接続されている。５層目の絶縁膜１４５の上にバンプ１５２が配置されている。バンプ１５２は、５層目の絶縁膜１４５に設けられた開口１５７を通って４層目の配線１５１に電気的に接続されている。２層目のエミッタ配線Ｅ２、３層目の配線１５０、４層目の配線１５１は、例えば、ＡｌまたはＣｕで形成される。３層目の絶縁膜１４３、４層目の絶縁膜１４４、５層目の絶縁膜１４５は、例えば酸化シリコンまたは窒化シリコンで形成される。
【０１６５】
２層目の絶縁膜１４２から５層目の絶縁膜１４５までの各絶縁膜の上面は平坦化されている。なお、１層目の絶縁膜１４１の上面も、必要に応じて平坦化してもよい。
【０１６６】
図２１は、第９実施例による半導体装置の構成要素の平面レイアウトを示す図である。図２１の一点鎖線２０−２０における断面図が図２０に相当する。ｘ軸方向を行方向、ｙ軸方向を列方向としたとき、８個の単位トランジスタ６０が２行４列の行列状に配置されている。単位トランジスタ６０の各々は、２つの動作領域６１を含む。動作領域６１の各々はｙ軸方向に長い平面形状を有し、１つの単位トランジスタ６０内において２つの動作領域６１がｘ軸方向に並んで配置されている。
【０１６７】
行列状に配置された８個の単位トランジスタ６０の行ごとに、２層目のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、平面視において、対応する行の単位トランジスタ６０の動作領域６１を内側に含む。
【０１６８】
８個の単位トランジスタ６０の動作領域６１のすべてと重なるように、３層目の配線１５０、４層目の配線１５１、及びバンプ１５２が配置されている。３層目の絶縁膜１４３（図２０）に設けられた４個の開口１５５が、２行２列の行列状に配置されている。開口１５５の１つの行が、単位トランジスタ６０の１つの行に対応している。
【０１６９】
バンプ１５２の中心を通りｘ軸に平行な仮想直線に関して、１行目の単位トランジスタ６０の動作領域６１と、２行目の単位トランジスタ６０の動作領域６１とが線対称の位置に配置されている。同様に、この仮想直線に関して、１行目の開口１５５と２行目の開口１５５とが線対称の位置に配置されている。
【０１７０】
１つの単位トランジスタ６０の動作領域６１の幾何中心ＰＡに対して、開口１５５の幾何中心ＰＯがｘ軸方向に関してずれた位置に配置されている。単位トランジスタ６０の各行に着目すると、第２実施例の場合（図２）と同様に、両端の単位トランジスタ６０に対する最近接開口のずれ量Ｄｘが、内側の単位トランジスタ６０に対する最近接開口のずれ量Ｄｘより大きい。
【０１７１】
４層目の絶縁膜１４４（図２０）に設けられた開口１５６と、５層目の絶縁膜１４５（図２０）に設けられた開口１５７とは、同一の形状及び同一の寸法を有し、平面視においてほぼ重なる。開口１５６、１５７は、ｘ軸方向に関して両端の動作領域６１よりも内側に配置されている。ｙ軸方向に関しては、開口１５６、１５７は、１行目の単位トランジスタ６０の動作領域６１と部分的に重なり、２行目の単位トランジスタ６０の動作領域６１とも部分的に重なる。
【０１７２】
図２２は、第９実施例による半導体装置の１つの行に配置された４個の単位トランジスタ６０の平面レイアウトを示す図である。単位トランジスタ６０の各々は、ｘ軸方向に間隔を隔てて配置された２つの動作領域６１を含む。ベース電極Ｂ０が、３本の櫛歯部分を持つ櫛歯型の平面形状を有する。ベース電極Ｂ０の３本の櫛歯部分は、２つの動作領域６１の間、及び外側に配置されている。ベース層１３３（図２０）と外部ベース層１３４（図２０）とを合体した領域の外周線１３７の内側に、動作領域６１及びベース電極Ｂ０が配置されている。
【０１７３】
ｘ軸方向に並ぶ単位トランジスタ６０の間、及び両端の単位トランジスタ６０の外側に、ｎ型領域１３６が配置されている。平面視において単位トランジスタ６０及びｎ型領域１３６を内側に含むように２層目のエミッタ配線Ｅ２が配置されている。
【０１７４】
次に、第９実施例による半導体装置の構成を採用することにより得られる優れた効果について説明する。
【０１７５】
２層目のエミッタ配線Ｅ２と３層目の配線１５０とを接続する開口１５５が、動作領域６１で発生した熱を外部に伝達させる熱経路として機能する。動作領域６１で発生した熱を放熱させるという観点で、開口１５５が、第２実施例による半導体装置（図２）の開口４５に対応する。
【０１７６】
第９実施例においては、動作領域６１の幾何中心ＰＡに対して開口１５５の幾何中心ＰＯがｘ軸方向にずれているため、第２実施例と同様の効果が得られる。
【０１７７】
［第１０実施例］
次に、図２３及び図２４を参照して、第１０実施例による半導体装置について説明する。以下、第２実施例による半導体装置と共通の構成については説明を省略する。第２実施例では、単位トランジスタ６０（図２、図３、図４）がヘテロ接合バイポーラトランジスタであったが、第１０実施例では、単位トランジスタ６０がＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０１７８】
図２３は、第１０実施例による半導体装置の断面図である。シリコンからなる基板１７０の表層部に、シャロートレンチアイソレーション構造によって囲まれた活性領域１７１が形成されている。活性領域１７１内に、複数の単位トランジスタ６０がｘ軸方向に並んで配置されている。図２３の第１０実施例では、５個の単位トランジスタ６０が配置されている。単位トランジスタ６０の各々はＭＯＳＦＥＴであり、ｘ軸方向に間隔を隔てて配置されたソース領域１７５及びドレイン領域１７６を含む。ソース領域１７５とドレイン領域１７６との間のチャネル領域の上にゲート電極Ｇ０が配置されている。ソース領域１７５及びドレイン領域１７６に、それぞれソース電極Ｓ０及びドレイン電極Ｄ０が電気的に接続されている。両端以外のソース領域１７５及びドレイン領域１７６は、両側の単位トランジスタ６０で共用される。活性領域１７１のうち、ゲート電極Ｇ０の真下の動作領域６１に、面内方向の動作電流が流れる。
【０１７９】
単位トランジスタ６０を覆うように、１層目の絶縁膜１９０が配置されている。１層目の絶縁膜１９０の上に、Ａｌ等からなる１層目のソース配線Ｓ１及びドレイン配線Ｄ１が配置されている。ソース配線Ｓ１及びドレイン配線Ｄ１は、それぞれ１層目の絶縁膜１９０に設けられた開口を通りソース電極Ｓ０を介してソース領域１７５に電気的に接続され、ドレイン電極Ｄ０を介してドレイン領域１７６に電気的に接続されている。
【０１８０】
１層目のソース配線Ｓ１及びドレイン配線Ｄ１を覆うように、２層目の絶縁膜１９１が配置されている。２層目の絶縁膜１９１の上に、２層目のソース配線Ｓ２が配置されている。ソース配線Ｓ２は、２層目の絶縁膜１９１に設けられた開口を通って、複数の１層目のソース配線Ｓ１に電気的に接続されている。
【０１８１】
２層目のソース配線Ｓ２を覆うように、３層目の絶縁膜１９２が配置されている。３層目の絶縁膜１９２の上に、３層目の配線１８０が配置されている。３層目の配線１８０は、３層目の絶縁膜１９２に設けられた複数の開口１８５を通って２層目のソース配線Ｓ２に電気的に接続されている。３層目の配線１８０を覆うように、４層目の絶縁膜１９３が配置されている。
【０１８２】
２層目のソース配線Ｓ２、３層目の配線１８０は、例えばＡｌまたはＣｕで形成される。１層目の絶縁膜１９０から４層目の絶縁膜１９３までの各絶縁膜は、例えば酸化シリコンまたは窒化シリコンで形成される。
【０１８３】
図２４は、第１０実施例による半導体装置の構成要素の平面レイアウトを示す図である。ｘ軸方向に並んだ５本のゲート電極Ｇ０の各々が、ｘ軸方向に長い長方形の活性領域１７１と交差している。ゲート電極Ｇ０の各々はｙ軸方向に長い平面形状を有し、活性領域１７１のｘ軸方向に長い一方の縁から他方の縁まで達する。活性領域１７１とゲート電極Ｇ０とが重なる領域（図２４においてハッチングが付された領域）が、動作領域６１として機能する。
【０１８４】
３層目の配線１８０は、すべての動作領域６１と重なるように配置されている。平面視において３層目の配線１８０の内側に、３個の開口１８５がｘ軸方向に並んで配置されている。動作領域６１の幾何中心ＰＡに対して開口１８５の幾何中心ＰＯがｘ軸方向に関して異なる位置に配置されている。ｘ軸方向に関して中央の動作領域６１から両端の動作領域６１に向かって、最近接開口のずれ量Ｄｘが大きくなっている。
【０１８５】
動作領域６１と開口１８５との位置関係を上述のようにすることにより、第２実施例の効果と同様の効果が得られる。すなわち、単位トランジスタ６０の半導体部分に発生する熱応力が緩和されるとともに、複数の単位トランジスタ６０の動作時の温度を平準化することが可能になる。その結果、単位トランジスタ６０が並列接続されたトランジスタ回路全体として、高周波特性が向上するという効果が得られる。
【０１８６】
第１０実施例では、基板１７０としてシリコン基板を用いたが、化合物半導体からなる基板を用いてもよい。例えば、基板１７０としてＧａＡｓ基板を用い、ＩｎＧａＡｓからなるチャネルを持つ高電子移動度トランジスタ（ＨＥＭＴ）で単位トランジスタ６０を構成してもよい。その他に、ＧａＮ基板上のＨＥＭＴで単位トランジスタ６０を構成してもよい。
【０１８７】
［第１１実施例］
次に、図２５Ａ及び図２５Ｂを参照して、第１１実施例による半導体装置について説明する。以下、第２実施例による半導体装置と共通の構成については説明を省略する。第１１実施例では、半導体装置の構造を単純化し、絶縁膜５２（図３）の材料及び厚さを変えて、動作領域６１に発生する応力の低減量をシミュレーションによって求めた。
【０１８８】
第１１実施例によるシミュレーション対象の半導体装置の動作領域６１、ピラーバンプ４０、及び開口４５の平面形状及び位置関係は、図５Ｂに示した半導体装置のこれらの平面形状及び位置関係と同一である。本シミュレーションでは、ずれ量Ｄｘを２０μｍに固定した。
【０１８９】
図２５Ａは、シミュレーション対象の半導体装置の断面図である。ＧａＡｓからなる基板３０の一部の領域の上にＧａＡｓからなる動作領域６１が形成されており、その上に１層目のエミッタ配線Ｅ１が配置されている。エミッタ配線Ｅ１の上に２層目のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、面内方向に広がっている。
【０１９０】
２層目のエミッタ配線Ｅ２の上に絶縁膜５２が配置されている。絶縁膜５２に開口４５が設けられている。開口４５は、動作領域６１から横方向にずれた位置に配置されている。開口４５の内部、及び絶縁膜５２の上にピラーバンプ４０が配置されている。エミッタ配線Ｅ１、Ｅ２の材料はＡｕであり、ピラーバンプ４０の材料はＣｕである。
【０１９１】
絶縁膜５２の構成が異なる４つの試料Ａ、Ｂ、Ｃ、Ｄについてシミュレーションを行った。試料Ａの絶縁膜５２は、厚さ０．５μｍのＳｉＮ膜である。試料Ｂの絶縁膜５２は、厚さ０．５μｍのＳｉＮ膜と、その上の厚さ５μｍのベンゾシクロブテン（ＢＣＢ）膜との２層構造を有する。試料Ｃの絶縁膜５２は、厚さ０．５μｍのＢＣＢ膜である。試料Ｄの絶縁膜５２は、厚さ５．５μｍのＢＣＢ膜である。
【０１９２】
図２５Ｂは、試料Ａ、Ｂ、Ｃ、Ｄの動作領域６１に発生する熱応力の最大値との関係を示すグラフである。図２５Ｂのグラフの縦軸は、熱応力の低減量を単位「％」で表す。熱応力の低減量は、ずれ量Ｄｘ（図５Ｂ）が０のときの熱応力の値を基準とし、基準値からの低減量を基準値に対する比率で表したものである。
【０１９３】
試料Ａのシミュレーション結果から、絶縁膜５２にＳｉＮ膜を用いることにより、動作領域６１に発生する応力を緩和させる効果が得られることがわかる。以下、応力緩和効果が得られる理由について説明する。
【０１９４】
ピラーバンプ４０、及び再配線１０１（図１８、図１９）に用いられるＣｕやＡｌ等の金属の熱膨張係数は２０ｐｐｍ／℃程度である。一方、半導体からなる基板３０や動作領域６１の熱膨張係数は、ＧａＡｓの場合で約６ｐｐｍ／℃であり、Ｓｉの場合で約２．６ｐｐｍ／℃である。このように、ピラーバンプ４０や再配線１０１の熱膨張係数は、基板３０や動作領域６１の熱膨張係数より大きい。この熱膨張係数の差により、熱応力が発生する。
【０１９５】
ピラーバンプ４０や再配線１０１と動作領域６１との間に、動作領域６１の熱膨張係数以下の熱膨張係数を持つ絶縁膜５２を配置することにより、動作領域６１に発生する熱応力を緩和させることができる。半導体からなる基板３０や動作領域の熱膨張係数以下の熱膨張係数を持つ材料の例として、ＳｉＮの他にＳｉＯや、その他の無機系の絶縁材料が挙げられる。
【０１９６】
試料Ｃ及び試料Ｄのシミュレーション結果から、絶縁膜５２にＢＣＢ膜を用いることにより、動作領域６１に発生する応力を緩和させる効果が得られることがわかる。以下、応力緩和効果が得られる理由について説明する。
【０１９７】
ピラーバンプ４０及び基板３０が熱膨張したとき、両者の熱膨張係数の差に起因して発生する歪が、ヤング率の小さな絶縁膜５２に集中する。例えば、ＧａＡｓからなる基板３０のヤング率は約８３ＧＰａであり、ＢＣＢのヤング率は約２．９ＧＰａである。このため、絶縁膜５２に歪が集中し、動作領域６１に発生する歪や応力を緩和させることができる。応力緩和効果を得るために、絶縁膜５２に、基板３０のヤング率より小さなヤング率を持つ材料を用いるとよい。特に、十分な応力緩和効果を得るために、絶縁膜５２の材料として、ヤング率が３ＧＰａ以下のものを用いることが好ましい。このような材料の例として、ＢＣＢの他にポリイミド、その他の樹脂系の絶縁材料が挙げられる。特に、ＢＣＢ膜を厚くすると、応力緩和効果が高まることがわかる。
【０１９８】
試料Ｂのシミュレーション結果から、絶縁膜５２を、半導体からなる基板３０の熱膨張係数以下の熱膨張係数を持つ膜と、基板３０のヤング率より小さいヤング率を持つ膜との２層を含む多層膜とすることにより、応力緩和効果が高められることがわかる。
【０１９９】
［第１２実施例］
次に、図２６Ａから図２７Ｂまでの図面を参照して、第１２実施例及びその変形例による半導体装置について説明する。以下、第２実施例による半導体装置と共通の構成については説明を省略する。
【０２００】
図２６Ａは、第１２実施例による半導体装置のピラーバンプ４０、開口４５、及び動作領域６１の位置関係を示す図である。複数の動作領域６１の全域がピラーバンプ４０の内側に配置されている。また、動作領域６１の各々の一部分は開口４５の内側に配置され、他の部分は開口４５の外側に配置されている。動作領域６１のうち開口４５の外側に配置されている部分の面積の比率は、ｘ軸方向の両端の動作領域６１の方が、両端以外の動作領域６１よりも高い。開口４５の外側に配置された部分では、動作領域６１とピラーバンプ４０との間に絶縁膜５２（図３）が配置されている。従って、開口４５の外側に配置されている部分の比率が高いほど、高い応力緩和効果が得られる。
【０２０１】
熱膨張係数の差に起因して、ｘ軸方向の両端の動作領域６１に発生する熱応力は、内側の動作領域６１に発生する熱応力よりも大きくなる傾向を持つ。図２６Ａに示した第１２実施例では、開口４５の外側に配置されている動作領域６１の部分の比率が、両端の動作領域６１で相対的に高くなっている。このため、応力が発生しやすい両端の動作領域６１において、高い応力緩和効果を得ることができる。
【０２０２】
また、両端以外の内側の動作領域６１が、両端の動作領域６１に比べて、動作時に高温になり易い。第１２実施例では、内側の動作領域６１において、開口４５の内側に配置された部分の比率を相対的に高くすることにより、高温になり易い領域で十分な放熱特性を確保している。
【０２０３】
図２６Ｂは、第１２実施例の変形例による半導体装置のピラーバンプ４０、開口４５、及び動作領域６１の位置関係を示す図である。本変形例においては、ｘ軸方向に関して両端以外の動作領域６１の全域が開口４５の内側に配置されている。両端の動作領域６１においては、一部分が開口４５の内側に配置され、他の部分が開口４５の外側に配置されている。
【０２０４】
本変形例においては、両端の動作領域６１において、応力緩和効果を得るとともに、内側の動作領域６１において、より高い放熱特性を確保することができる。
【０２０５】
図２６Ｃは、第１２実施例の他の変形例による半導体装置のピラーバンプ４０、開口４５、及び動作領域６１の位置関係を示す図である。本変形例においては、複数の動作領域６１のうち一部の動作領域６１は、その全域がピラーバンプ４０の内側に配置されているが、残りの動作領域６１は、ピラーバンプ４０の外側に配置されるか、またはピラーバンプ４０と部分的に重なるように配置されている。この場合、全域がピラーバンプ４０の内側に配置されている動作領域６１のうち両端に位置する動作領域６１を、図２６Ａまたは図２６Ｂに示した両端の動作領域６１と考えればよい。
【０２０６】
全域がピラーバンプ４０の内側に配置された複数の動作領域６１に着目すると、動作領域６１と開口４５との位置関係は、図２６Ａまたは図２６Ｂに示した位置関係と同一である。なお、全域がピラーバンプ４０の内側で、かつ開口４５の外側に配置された動作領域６１があってもよい。
【０２０７】
図２７Ａは、第１２実施例のさらに他の変形例による半導体装置のピラーバンプ４０、開口４５、及び動作領域６１の位置関係を示す図である。本変形例においては、開口４５の外周線の内側に、絶縁膜５２（図３）が残された領域４７が島状に配置されている。絶縁膜５２が残された領域４７は、動作領域６１に対応して配置され、対応する動作領域６１の両端以外の領域に重なっている。本変形例では、動作領域６１のｙ軸方向の両端以外の中央部分に絶縁膜が残された領域４７が重なっているため、特に動作領域６１の中央部分の応力を低減することができる。
【０２０８】
図２７Ｂは、第１２実施例のさらに他の変形例による半導体装置のピラーバンプ４０、開口４５、及び動作領域６１の位置関係を示す図である。本変形例においては、複数、例えば２つの開口４５が設けられており、開口４５の各々が、ｘ軸方向の一端の動作領域６１から他端の動作領域６１まで及んでいる。本変形例においても、動作領域６１に発生する応力を低減することができる。
【０２０９】
第１２実施例、及びその変形例のように、平面視において、複数の動作領域６１のうち少なくとも一部の動作領域６１の全域を、ピラーバンプ４０の内側に配置すればよい。さらに、全域がピラーバンプ４０の内側に配置された動作領域６１のうち少なくとも１つの動作領域６１の少なくとも一部分を、開口４５の外側に配置すればよい。
【０２１０】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【０２１１】
３０  基板
３１  サブコレクタ層
３１Ａ  アイソレーション領域
３２  コレクタ層
３３  ベース層
３４  エミッタ層
３４Ａ  エミッタ領域
３４Ｂ  レッジ層
３５  エミッタメサ層
４０  ピラーバンプ（金属部材）
４１  アンダーバンプメタル層
４２  メタルポスト
４３  ハンダ層
４５、４６  開口
４７  絶縁膜が残された領域
５０、５１、５２  絶縁膜
５５  コンデンサ
５６  バラスト抵抗
６０  単位トランジスタ
６１  動作領域
７０  半導体チップ
７１、７２  フィルタ回路
７５、７６  バイアス回路
８１、８２、８３  ピラーバンプ
８４、８５、８６  円形のピラーバンプ
８７、８８  配線
９０  実装基板
９１  表面実装型素子
９３  封止樹脂
１００  パッケージ基板
１０１  １層目の再配線
１０２  ２層目の再配線
１０３  開口
１０５  絶縁膜
１０６  端子
１１０  半導体チップ
１３０  基板
１３１  サブコレクタ層
１３２  コレクタ層
１３３  ベース層
１３４  外部ベース層
１３５  エミッタ層
１３６  ｎ型領域
１３７  ベース層と外部ベース層とを合体させた領域の外周線
１４０、１４１、１４２、１４３、１４４、１４５  絶縁膜
１５０  ３層目の配線
１５１  ４層目の配線
１５２  バンプ
１５５、１５６、１５７  開口
１７０  基板
１７１  活性領域
１７５  ソース領域
１７６  ドレイン領域
１８０  配線
１８５  開口
１９０、１９１、１９２、１９３  絶縁膜
Ｂ０  ベース電極
Ｂ１  １層目のベース配線
Ｃ０  コレクタ電極
Ｃ１  １層目のコレクタ配線
Ｃ１ａ、Ｃ１ｂ  キャパシタ
Ｄ０  ドレイン電極
Ｄ１  １層目のドレイン配線
Ｅ０  エミッタ電極
Ｅ１  １層目のエミッタ配線
Ｅ２  ２層目のエミッタ配線
Ｇ０  ゲート電極
Ｌ１、Ｌ２、Ｌ３ａ、Ｌ３ｂ  インダクタ
Ｍ２  ２層目の配線
ＭＮ１、ＭＮ２、ＭＮ３  整合回路
Ｑ１、Ｑ２  トランジスタ
Ｓ０  ソース電極
Ｓ１  １層目のソース配線
Ｓ２  ２層目のソース配線
【図１】
2019220669.tif 000003
【図２】
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【図３】
2019220669.tif 000005
【図４】
2019220669.tif 000006
【図５】
2019220669.tif 000007
【図６】
2019220669.tif 000008
【図７】
2019220669.tif 000009
【図８】
2019220669.tif 000010
【図９】
2019220669.tif 000011
【図１０】
2019220669.tif 000012
【図１１】
2019220669.tif 000013
【図１２】
2019220669.tif 000014
【図１３】
2019220669.tif 000015
【図１４】
2019220669.tif 000016
【図１５】
2019220669.tif 000017
【図１６】
2019220669.tif 000018
【図１７】
2019220669.tif 000019
【図１８】
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【図１９】
2019220669.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2019220669.tif 000027
【図２６】
2019220669.tif 000028
【図２７】
2019220669.tif 000029
【手続補正書】
【提出日】平成30年11月21日(2018.11.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
また、第４実施例では、ｘ軸方向に並ぶ複数の単位トランジスタ６０の両端の単位トランジスタ６０の近傍に、それぞれフィルタ回路７１、７２のキャパシタＣ１ａ、Ｃ１ｂが接続されている。これにより、フィルタ回路７１、７２の高調波終端回路としての特性が良好になり、その結果、パワーアンプの性能向上が図られる。