(57)【要約】【課題】スイッチングトランジスタを駆動する方法を提供する。【解決手段】１つの実施形態によれば、スイッチングトランジスタを駆動する方法は、スイッチングトランジスタをゲート駆動信号によって駆動することと、スイッチングトランジスタの負荷経路電圧の微分および負荷経路電流の微分のうちの少なくとも一方を測定することと、ゲート駆動信号の微分を測定することと、基準信号と、測定されたゲート駆動信号の微分と、測定されたスイッチングトランジスタの負荷経路電圧の微分または測定されたスイッチングトランジスタの負荷経路電流の微分のうちの少なくとも一方と、に基づいてエラー信号を形成することと、ゲート駆動信号を形成することと、を含み、ゲート駆動信号を形成することは、動的コントローラを使用してエラー信号を処理することを含む。【選択図】なし【特許請求の範囲】
【請求項１】
ゲート制御型コンポーネントを制御するためのゲートドライブ回路であって、前記ゲートドライブ回路は、
動的コントローラと、
前記動的コントローラのための少なくとも１つのコンポーネントフィードバック回路と、
前記動的コントローラのためのゲート駆動フィードバック回路と、
を含み、
前記動的コントローラは、入力された基準信号を受信し、前記ゲートドライブ回路の出力端子を介して前記ゲート制御型コンポーネントのゲート電圧を制御するように構成されており、
前記少なくとも１つのコンポーネントフィードバック回路は、前記ゲート制御型コンポーネントの負荷経路電圧の時間微分または負荷経路電流の時間微分のうちの少なくとも一方からのフィードバックを、前記動的コントローラに提供するように構成されており、
前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路の前記出力端子における電圧の時間微分からのフィードバックを提供するように構成されている、
ゲートドライブ回路。
【請求項２】
前記ゲートドライブ回路は、バッファ回路をさらに含み、
前記バッファ回路は、前記動的コントローラの出力部に結合された入力部と、前記ゲートドライブ回路の前記出力端子に結合された出力部と、を有する、
請求項１記載のゲートドライブ回路。
【請求項３】
前記バッファ回路と前記動的コントローラとは、単一の半導体基板上に配置されている、
請求項２記載のゲートドライブ回路。
【請求項４】
前記動的コントローラは、比例積分（ＰＩ）コントローラを含む、
請求項１記載のゲートドライブ回路。
【請求項５】
前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオンする際には、第１の極性の第１の利得を有し、
前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオフする際には、第２の極性の第２の利得を有し、
前記第１の極性および前記第２の極性は、負のフィードバックを提供するように構成されている、
請求項１記載のゲートドライブ回路。
【請求項６】
前記ゲート駆動フィードバック回路はさらに、前記ゲートドライブ回路の前記出力端子における電圧の時間微分からの前記フィードバックを整流するように構成されている、
請求項５記載のゲートドライブ回路。
【請求項７】
前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオンする際には、前記ゲートドライブ回路の前記出力端子における電圧の正のスルーレートを制限するように構成されており、
前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオフする際には、前記ゲートドライブ回路の前記出力端子における電圧の負のスルーレートを制限するように構成されている、
請求項５記載のゲートドライブ回路。
【請求項８】
回路であって、前記回路は、
ゲートドライブ回路と、
動的コントローラと、
加算回路と、
少なくとも１つのフィードバック回路と、
アンチワインドアップ回路と、
を含み、
前記ゲートドライブ回路は、ゲート駆動端子に結合された出力部を有し、前記ゲート駆動端子は、スイッチングトランジスタのゲートに結合されるように構成されており、
前記動的コントローラは、前記ゲートドライブ回路の入力部に結合された出力部を有し、
前記加算回路は、前記動的コントローラの入力部に結合された出力部と、基準信号を受信するように構成された第１の入力部と、を有し、
前記少なくとも１つのフィードバック回路は、電圧測定端子と前記加算回路の第２の入力部との間に結合されており、前記スイッチングトランジスタの負荷経路電圧の微分および前記スイッチングトランジスタの負荷経路電流の微分のうちの少なくとも一方に比例する信号を、前記加算回路の前記第２の入力部に供給するように構成されており、
前記アンチワインドアップ回路は、前記ゲートドライブ回路の前記出力部と前記加算回路の第３の入力部との間に結合されており、前記ゲートドライブ回路の出力電圧の微分に比例する信号を、前記加算回路の前記第３の入力部に供給するように構成されている、
回路。
【請求項９】
前記回路は、前記スイッチングトランジスタをさらに含む、
請求項８記載の回路。
【請求項１０】
前記少なくとも１つのフィードバック回路は、
第１のフィードバック回路と、
第２のフィードバック回路と、
を含み、
前記第１のフィードバック回路は、負荷経路電圧の微分に比例する第１の信号を、前記加算回路の前記第２の入力部に供給するように構成されており、
前記第２のフィードバック回路は、前記スイッチングトランジスタの負荷経路電流の微分に比例する第２の信号を、前記加算回路の第４の入力部に供給するように構成されている、
請求項８記載の回路。
【請求項１１】
前記回路は、前記第２のフィードバック回路の出力部と前記加算回路の前記第４の入力部との間に結合されたクリッピング回路をさらに含む、
請求項１０記載の回路。
【請求項１２】
前記アンチワインドアップ回路は、
前記ゲートドライブ回路が前記スイッチングトランジスタをターンオンする際には、前記ゲートドライブ回路の出力電圧の微分に比例する信号に第１の利得を適用し、
前記ゲートドライブ回路が前記スイッチングトランジスタをターンオフする際には、前記ゲートドライブ回路の出力電圧の微分に比例する信号に第２の利得を適用する、
ように構成されている、
請求項８記載の回路。
【請求項１３】
前記アンチワインドアップ回路は、
前記加算回路の前記第３の入力部に結合された出力部を有する第１のカレントミラーと、
前記ゲートドライブ回路の前記出力部と前記第１のカレントミラーの入力部との間に結合された第１のコンデンサと、
を有する、
請求項１２記載の回路。
【請求項１４】
前記アンチワインドアップ回路はさらに、
前記加算回路の前記第３の入力部に結合された出力部を有する第２のカレントミラーと、
前記ゲートドライブ回路の前記出力部と前記第２のカレントミラーの入力部との間に結合された第２のコンデンサと、
を有する、
請求項１３記載の回路。
【請求項１５】
前記第１のカレントミラーは、前記第２のカレントミラーとは異なるミラー比を有する、
請求項１４記載の回路。
【請求項１６】
前記第１の利得は、第１の極性を含み、
前記第２の利得は、前記第１の極性とは反対の第２の極性を含み、
前記第１の極性および前記第２の極性は、負のフィードバックを提供するように構成されている、
請求項１２記載の回路。
【請求項１７】
前記回路は、外部のブースタ段をさらに含み、
前記外部のブースタ段は、前記ゲート駆動端子に結合された入力部と、前記スイッチングトランジスタの前記ゲートに結合されるように構成された出力部と、を有する、
請求項８記載の回路。
【請求項１８】
スイッチングトランジスタを駆動する方法であって、前記方法は、
前記スイッチングトランジスタをゲート駆動信号によって駆動するステップと、
前記スイッチングトランジスタの負荷経路電圧の微分および負荷経路電流の微分のうちの少なくとも一方を測定するステップと、
前記ゲート駆動信号の微分を測定するステップと、
基準信号と、測定された前記ゲート駆動信号の微分と、測定された前記スイッチングトランジスタの負荷経路電圧の微分または測定された前記スイッチングトランジスタの負荷経路電流の微分のうちの少なくとも一方と、に基づいてエラー信号を形成するステップと、
前記ゲート駆動信号を形成するステップと
を含み、
前記ゲート駆動信号を形成するステップは、動的コントローラを使用して前記エラー信号を処理するステップを含む、
方法。
【請求項１９】
前記ゲート駆動信号を形成するステップはさらに、
前記動的コントローラを使用して制御信号を生成するステップと、
前記制御信号によってゲートドライブ回路の入力部を駆動するステップと、
前記ゲートドライブ回路を使用して前記ゲート駆動信号を生成するステップと、
を含む、
請求項１８記載の方法。
【請求項２０】
前記スイッチングトランジスタをゲート駆動信号によって駆動するステップは、前記ゲート駆動信号によってブースタ段を駆動するステップを含み、
前記ブースタ段の出力部は、前記スイッチングトランジスタのゲートに結合されている、
請求項１８記載の方法。
【請求項２１】
前記動的コントローラは、比例積分（ＰＩ）コントローラである、
請求項１８記載の方法。
【請求項２２】
前記方法はさらに、
前記スイッチングトランジスタをターンオンする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分に第１の利得を適用するステップと、
前記スイッチングトランジスタをターンオフする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分に第２の利得を適用するステップと、
を含む、
請求項１８記載の方法。
【請求項２３】
前記方法はさらに、
前記スイッチングトランジスタをターンオンする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分の第１の極性のみを提供するステップと、
前記スイッチングトランジスタをターンオフする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分の第２の極性のみを提供するステップと、
を含み、
前記第２の極性は、前記第１の極性とは反対である、
請求項２２記載の方法。
【請求項２４】
前記第１の極性は、前記ゲート駆動信号の正のスルーレートを表しており、
前記第２の極性は、前記ゲート駆動信号の負のスルーレートを表している、
請求項２３記載の方法。
【請求項２５】
前記第１の利得は、第１の極性を含み、
前記第２の利得は、前記第１の極性とは反対の第２の極性を含む、
請求項２２記載の方法。
【請求項２６】
前記方法はさらに、
スイッチ制御信号を受信するステップと、
受信した前記スイッチ制御信号に基づいて前記基準信号を生成するステップと、
を含む、
請求項１８記載の方法。
【請求項２７】
前記スイッチ制御信号は、パルス幅変調信号を含む、
請求項２６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、調整されたｄｉ／ｄｔおよび／またはｄｖ／ｄｔと組み合わせてパワースイッチを駆動するシステムおよび方法に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、および高電子移動度トランジスタ（ＨＥＭＴ）のようなパワー半導体のための一般的なドライバ回路を、パワー半導体のスイッチング勾配を制御するように構成することができる。スイッチング勾配とは、パワー半導体の負荷経路にわたる電圧が上昇または下降する際に生じる時間当たりの電圧変化（ｄｖ／ｄｔ）、およびパワー半導体の負荷経路を通る電流が増加または減少する際に生じる時間当たりの電流変化（ｄｉ／ｄｔ）のうちの少なくとも一方である。一般に、勾配は、特定の値または範囲に調整されることはなく、制限されるだけであり、多数の用途にとってはこれで十分であろう。しかしながら、勾配を制限するということは、例えばｄｖ／ｄｔを最大電圧変化値に制限すること、またはｄｉ／ｄｔを最大電流変化値に制限することを意味し得る。ｄｉ／ｄｔの制限は、電流の減少に関して特に重要である。なぜなら、寄生インダクタンスに関連している過度の（負の）ｄｉ／ｄｔは、それぞれのパワー半導体の最大定格電圧を超過し得る電圧を生成するおそれがあるからである。
【０００３】
パワー半導体を駆動するために使用される信号が閉ループ制御下にある場合には、パワー半導体の駆動電圧が半導体のターンオン閾値を下回った際に生じ得るオーバーシュートに関して別の問題が発生する。この動作領域では、それぞれの半導体デバイスの出力部を含んでいるフィードバック経路が、実質的にディセーブルされ、パワー半導体の駆動電圧を調整するために使用される制御ループの少なくとも一部が、開ループ条件下で動作することがある。そのような開ループ挙動は、電圧誤差およびオーバーシュートを引き起こす可能性があり、これらの電圧誤差およびオーバーシュートは、ループが完全に閉成されるとループによって修正される。
【発明の概要】
【課題を解決するための手段】
【０００４】
１つの実施形態によれば、ゲート制御型コンポーネントを制御するためのゲートドライブ回路は、動的コントローラと、動的コントローラのための少なくとも１つのコンポーネントフィードバック回路と、動的コントローラのためのゲート駆動フィードバック回路と、を含み、動的コントローラは、入力された基準信号を受信し、ゲートドライブ回路の出力端子を介してゲート制御型コンポーネントのゲート電圧を制御するように構成されており、少なくとも１つのコンポーネントフィードバック回路は、ゲート制御型コンポーネントの負荷経路電圧の時間微分または負荷経路電流の時間微分のうちの少なくとも一方からのフィードバックを、動的コントローラに提供するように構成されており、ゲート駆動フィードバック回路は、ゲートドライブ回路の出力端子における電圧の時間微分からのフィードバックを提供するように構成されている。
【０００５】
別の実施形態によれば、本回路は、ゲートドライブ回路と、動的コントローラと、加算回路と、少なくとも１つのフィードバック回路と、アンチワインドアップ回路と、を含み、ゲートドライブ回路は、ゲート駆動端子に結合された出力部を有し、ゲート駆動端子は、スイッチングトランジスタのゲートに結合されるように構成されており、動的コントローラは、ゲートドライブ回路の入力部に結合された出力部を有し、加算回路は、動的コントローラの入力部に結合された出力部と、基準信号を受信するように構成された第１の入力部と、を有し、少なくとも１つのフィードバック回路は、電圧測定端子と加算回路の第２の入力部との間に結合されており、スイッチングトランジスタの負荷経路電圧の微分およびスイッチングトランジスタの負荷経路電流の微分のうちの少なくとも一方に比例する信号を、加算回路の第２の入力部に供給するように構成されており、アンチワインドアップ回路は、ゲートドライブ回路の出力部と加算回路の第３の入力部との間に結合されており、ゲートドライブ回路の出力電圧の微分に比例する信号を、加算回路の第３の入力部に供給するように構成されている。
【０００６】
さらなる実施形態によれば、スイッチングトランジスタを駆動する方法は、スイッチングトランジスタをゲート駆動信号によって駆動することと、スイッチングトランジスタの負荷経路電圧の微分および負荷経路電流の微分のうちの少なくとも一方を測定することと、ゲート駆動信号の微分を測定することと、基準信号と、測定されたゲート駆動信号の微分と、測定されたスイッチングトランジスタの負荷経路電圧の微分または測定されたスイッチングトランジスタの負荷経路電流の微分のうちの少なくとも一方と、に基づいてエラー信号を形成することと、ゲート駆動信号を形成することと、を含み、ゲート駆動信号を形成することは、動的コントローラを使用してエラー信号を処理することを含む。
【０００７】
ここで、本発明および本発明の利点をより完全に理解するために、添付の図面と併せて以下の説明が参照される。
【図面の簡単な説明】
【０００８】
【図１】外部の出力ブースト回路を有さず、アナログおよびデジタルのｄｖ／ｄｔフィードバック経路を備えた集積回路を有する、例示的なドライバ回路を示す概略図である。
【図２】外部の出力ブースト回路を有し、アナログおよびデジタルのｄｖ／ｄｔフィードバック経路を備えた集積回路を有する、例示的なドライバ回路を示す概略図である。
【図３】外部の出力ブースト回路を有さず、アナログおよびデジタルのｄｖ／ｄｔおよびｄｉ／ｄｔフィードバック経路を備えた集積回路を有する、例示的なドライバ回路を示す概略図である。
【図４】外部の出力ブースト回路を有し、アナログおよびデジタルのｄｖ／ｄｔおよびｄｉ／ｄｔフィードバック経路を備えた集積回路を有する、例示的なドライバ回路を示す概略図である。
【図５】アナログおよびデジタルのフィードバック経路を有する例示的なドライバ回路を示す概略図である。
【図６】修正されたアナログおよびデジタルのフィードバック経路を有する例示的なドライバ回路を示す概略図である。
【図７】さらに修正されたアナログおよびデジタルのフィードバック経路を有する例示的なドライブ回路を示す概略図である。
【図８Ａ】ゲートドライブ回路の出力電圧の閉ループスルーレート制御を提供する、実施形態のゲート駆動システムの性能を示す線図および波形図である。
【図８Ｂ】ゲートドライブ回路の出力電圧の閉ループスルーレート制御を提供する、実施形態のゲート駆動システムの性能を示す線図および波形図である。
【図８Ｃ】ゲートドライブ回路の出力電圧の閉ループスルーレート制御を提供する、実施形態のゲート駆動システムの性能を示す線図および波形図である。
【図８Ｄ】ゲートドライブ回路の出力電圧の閉ループスルーレート制御を提供する、実施形態のゲート駆動システムの性能を示す線図および波形図である。
【図８Ｅ】ゲートドライブ回路の出力電圧の閉ループスルーレート制御を提供する、実施形態のゲート駆動システムの性能を示す線図および波形図である。
【図９Ａ】実施形態のゲートドライブ回路の概略図である。
【図９Ｂ】実施形態のゲートドライブ回路の概略図である。
【図１０Ａ】実施形態のゲートドライブ回路の性能を示す波形図である。
【図１０Ｂ】実施形態のゲートドライブ回路の性能を示す波形図である。
【図１０Ｃ】実施形態のゲートドライブ回路の性能を示す波形図である。
【図１１Ａ】実施形態のゲートドライブ回路を実装するために使用することができるフィードバック回路を示す図である。
【図１１Ｂ】実施形態のゲートドライブ回路を実装するために使用することができるフィードバック回路を示す図である。
【図１２Ａ】実施形態のゲートドライバ集積回路を示す図である。
【図１２Ｂ】実施形態のゲートドライバ集積回路を示す図である。
【発明を実施するための形態】
【０００９】
図１〜図７は、概して、２０１６年６月２２日に出願された独国特許出願第１０２０１６１１１４４９号明細書（DE 102016111449.9）に記載されているようなパワースイッチの電圧変化の調整（ｄｖ／ｄｔ調整）と、電流変化の調整（ｄｉ／ｄｔ調整）と、を説明したものである。本発明の実施形態の詳細な説明は、図８Ａ〜図１２Ｂを参照しながら行われる。本発明の実施形態では、パワースイッチドライバ回路は、負荷経路電流の微分（ｄＩｃ／ｄｔ）と、負荷経路電圧の微分（ｄＶＣＥ／ｄｔ）と、ゲート駆動電圧の微分（ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔ）と、を、フィードバック制御回路を使用して調整するように構成されている。いくつかの実施形態では、ｄＩｃ／ｄｔ、ｄＶＣＥ／ｄｔおよびｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔのフィードバックを、比例積分（ＰＩ）コントローラのような単一の動的コントローラに提供するために、３つのフィードバック経路が使用される。ｄＩｃ／ｄｔおよびｄＶＣＥ／ｄｔに加えてｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔを提供することによって、ゲート駆動電圧のオーバーシュートを低減および／または排除することが可能となる。このオーバーシュートを、「ワインドアップ（windup）」作用と呼ぶこともできる。これらの実施形態は、図８Ａ〜８Ｅ、図９Ａ〜９Ｂ、図１０Ａ〜１０Ｃ、図１１Ａ〜１１Ｂ、および図１２Ａ〜１２Ｂに関連して説明される。
【００１０】
ターンオフ中の電圧オーバーシュートを主に制限する単純な一般的なドライバ回路では、フィードバック信号が半導体デバイスの制御端子に、例えば半導体デバイスのゲートに直接的に作用する。フィードバック信号は、低いゲート抵抗（１オーム未満から数オーム）に対して作用する場合には、ゲートにおける電圧の有効な変化を生じさせるためにある程度の電流量を必要とするので、この直接的なフィードバック構造は、好ましくない。他の一般的なドライバ回路では、フィードバック電流が、半導体デバイスのゲートを直接的に駆動する電力増幅段の入力部に作用するので、フィードバック電流が比較的小さい。フィードバック電流によって電圧を発生させなければならない電力増幅段の入力部における入力インピーダンスは、半導体デバイスの制御端子におけるインピーダンス、例えばゲート抵抗よりも最大で数倍高い。このようなドライバ回路は、一般に、例えばエミッタフォロワ型の構成において電流増幅器として接続されたディスクリートトランジスタを使用する。電流増幅を大きくするために、例えばダーリントン構成において２つまたは３つの増幅段が必要とされ得る。時間当たりの電圧変化ｄｖ／ｄｔおよび／または時間当たりの電流変化ｄｉ／ｄｔを評価するために、一般に、標準的な受動ディスクリートコンポーネントが使用されている。
【００１１】
図１は、制御可能な半導体デバイス１０６、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）または任意の他の適切な半導体デバイスを駆動するための例示的なドライバ回路を示す。半導体デバイス１０６のエミッタを、寄生インダクタンス１０７を介してグラウンド１０８に接続させることができ、半導体デバイス１０６のコレクタは、負荷（図示せず）に接続されている。半導体デバイス１０６を、ゲート制御型コンポーネントまたはスイッチングトランジスタと呼ぶこともできる。半導体デバイス１０６の負荷経路とは、半導体デバイス１０６のエミッタとコレクタとの間の経路であり、寄生インダクタンス１０７を含むことができる。ドライバ回路は、制御入力信号１００のような外部の制御信号を受信し、信号前処理段１０１と、内部出力段のような後続の信号後処理段１０２と、を含む。少なくとも信号前処理段１０１と後処理段１０２とを１つの集積回路装置１０３に集積することができる。集積回路装置１０３は、制御入力信号１００と、少なくとも２つのフィードバック信号、例えば外部のアナログｄｖ／ｄｔ監視段１０５からのアナログフィードバック信号１０４と、外部のアナログ−デジタル変換器１１２からのデジタルフィードバック信号１１４と、を受信することができ、なお、外部のアナログ−デジタル変換器１１２は、電圧を、デジタルフィードバック信号１１４を形成するバイナリワードに変換する。アナログ−デジタル変換器１１２は、集積回路装置１０３内に配置されている内部のｄｖ／ｄｔ監視段１１５の上流に接続されている。
【００１２】
フィードバック信号１０４（例えば電圧および／または電流）を、集積回路装置１０３において、後処理段１０２の入力部において、内部の前処理段１０１からの内部の制御信号１１１（例えば電圧および／または電流）と組み合わせる（例えば合計する）ことができる。監視段１０５は、半導体デバイス１０６の負荷経路にわたる電圧から、例えば半導体デバイス１０６のコレクタにおける電圧から、時間当たりの電圧変化ｄｖ／ｄｔのアナログ計算を実施する。監視段１１５は、半導体デバイス１０６の負荷経路にわたる電圧を表しているデジタルフィードバック信号１１４から、時間当たりの電圧変化ｄｖ／ｄｔのデジタル計算を実施する。監視段１１５は、入力信号１００およびデジタルフィードバック信号１１４に依存して、アナログ信号（例えば電圧および／または電流）を出力する前処理段１０１を制御する。
【００１３】
さらに、外部のｄｖ／ｄｔ監視段１０５および内部のｄｖ／ｄｔ監視段１１５は、制御対象である半導体デバイス１０６の負荷経路にわたる電圧の時間当たりの電圧変化を評価する。電圧の評価は、電圧変化の監視、フィードバック信号のゲーティング、電圧の上昇および下降の検出、少なくとも１つのフィードバック信号の増幅または減衰等、のうちの少なくとも１つを含むことができる。出力段１０２は、半導体デバイス１０６の制御経路（ゲート）における電圧変化ｄｖ／ｄｔを調整するために、制御入力信号１００とフィードバック信号１０４および１１４とに依存している制御出力信号１１６、例えば制御された電圧および／または電流を供給する。
【００１４】
任意選択的に、集積回路装置１０３を、抵抗１０９を介して半導体デバイス１０６のゲートに接続させることができる。任意選択的に、信号前処理段１０１と後処理段１０２とを、抵抗１１０を介して接続させることもできる。抵抗１０９は、半導体デバイス１０６の制御経路（ゲート）における振動を減衰させるため、ひいては回路全体を安定させるためにちょうど十分に小さい抵抗を有することができる。この例では、半導体デバイス１０６の制御経路（ゲート）への電流は、集積回路装置１０３の信号後処理段１０２の一部を成している出力段へのフィードバックを介して間接的に制御される。抵抗１１０は、（信号１０４を成している）フィードバック電流が、前処理段１０１によって供給された電圧に対する電圧差を生成することを可能にし、このようにして、半導体デバイス１０６の勾配制御を提供するために、信号後処理段１０２の出力段の入力を調整している。
【００１５】
信号前処理段１０１は、レベルシフト、ガルバニック絶縁および信号形状処理のうちの少なくとも１つを実施することができる。この例では、信号後処理段１０２は、出力電圧を達成するために必要とされる任意の電流を供給する電圧−電圧増幅器であるが、代替的に、図示のような電流−電圧増幅器、電流−電流増幅器、または電圧−電流増幅器とすることもでき、その場合には、それぞれの増幅器の上流の回路および下流の回路が相応に適合されている。集積回路装置１０３は、寄生インダクタンス１０７の一方の端部、例えば寄生インダクタンス１０７の外側の端部であるグラウンド１０８を基準とすることができる。見て取れるように、電圧変化ｄｖ／ｄｔを表しているフィードバック信号１０４および１１４は、抵抗１１０に対して作用する。
【００１６】
図２を参照すると、図１に示されたドライバ回路を、集積回路装置１０３の代わりに集積回路装置２００が使用されるという点で修正することができ、この集積回路装置２００では、抵抗１１０の代わりにデジタル制御可能な電流源２０１が使用される。見て取れるように、フィードバック信号１０４（電流）は、理想的には無限のＤＣ抵抗を供給する電流源２０１に対して作用する。電流源２０１は、デジタルｄｖ／ｄｔ監視段２０８によって制御されており、このデジタルｄｖ／ｄｔ監視段２０８は、半導体デバイス１０６の負荷経路にわたる電圧の時間当たりの電圧変化をデジタルに評価する。アナログ監視段２０７は、半導体デバイス１０６の負荷経路にわたる電圧から時間当たりの電圧変化ｄｖ／ｄｔのアナログ計算を実施する。アナログ監視段２０７とデジタルｄｖ／ｄｔ監視段２０８との間に接続されたデジタル−アナログ変換器１１２は、アナログ監視段２０７から結果的に得られたアナログｄｖ／ｄｔ信号を、デジタルｄｖ／ｄｔ監視段２０８のためのデジタルｄｖ／ｄｔ信号に変換する。電流源２０１をさらに、種々の半導体デバイス１０６に特定の電流を供給するように調節可能にすることができる。
【００１７】
さらに、後処理段１０２と抵抗１０９との間に外部の電力増幅器２０２を挿入することができる。この例では、電力増幅器２０２は、１つの増幅段を含み、この１つの増幅段は、負電圧供給線２０５と電圧供給線２０６との間に相補的なエミッタフォロワ構造で接続されている（例えばｐｎｐバイポーラトランジスタ２０３およびｎｐｎバイポーラトランジスタ２０４を有する）相補的なトランジスタ対によって形成されている。例えば、後処理段１０２は、最大で１または２アンペアの電流駆動能力を有することができ、電流増幅器２０２は、この能力を１０〜５０倍に増加させることができ、これによって抵抗１０９を、図２に示された回路において低減することができる。代替的に、後処理段１０２および／または電流増幅器２０２は、正電流から負電流へのハンドオーバが実施される速度を増加させるためにＡ級またはＡ／Ｂ級の増幅器構造を有することができる。代替的または付加的に、後処理段１０２および／または電力増幅器２０２は、非常に低い寄生ドライバインダクタンスを達成するために２つ以上の増幅器段を有することができる。内部のｄｖ／ｄｔ監視段１１５の代わりにデジタル監視段２０８が使用されており、このデジタル監視段２０８は、デジタル入力信号をデジタル処理して、デジタル出力信号を供給する。
【００１８】
集積回路装置の内部出力段の入力部へのアクセスを提供することにより、寄生容量がより小さくなると共に、集積回路によって提供可能な速度および柔軟性が増加することに起因して、フィードバック段によって供給される電流を、さらに（数１０ｍＡまで）低減することができる。それと同時に、カスケード接続される所要の外部出力段の数を低減することができる。出力段は、一般に、０．５Ａ〜２Ａの最大電流、場合によっては最大で６Ａの最大電流を供給することができる。さらに、フィードバック経路は、さほど大きな電流を供給する必要がないので、必要とされるフィードバックコンデンサが小さくなり（高電圧スイッチングノードにおける追加容量が小さくなる）、これによって電力消費量およびサイズに関して回路全体がより効率的になる。この電流を１つまたは複数の外部段によって増幅することにより、非常に大型のＩＧＢＴデバイスやパワー半導体モジュール等を駆動するために十分な電流を供給することができる。制御可能な電圧源および抵抗を介して内部電力段の入力部を駆動する代わりに、正電流および負電流を供給することができる制御可能な電流源によって、この内部電力段の入力部を駆動してもよい。これにより、より線形の（ｄｖ／ｄｔフィードバック容量が線形である場合）、負荷に依存しないｄｖ／ｄｔ（および／またはｄｉ／ｄｔ）調整が可能になる。
【００１９】
図３に示されるように、図２に示されたドライバ回路を、集積回路装置２００の代わりに集積回路装置３００が使用されるという点で修正することができ、この集積回路装置３００では、電流源２０１が省略されており、前処理段１０１と後処理段１０２との間にフィードバック処理兼重畳段３０１が接続されている。デジタルｄｖ／ｄｔ監視段２０７は、デジタル入力信号、例えば半導体デバイス１０６の負荷経路にわたる電圧を表しているバイナリ信号をデジタル処理し、デジタル出力信号、例えば半導体デバイス１０６の負荷経路にわたる電圧の微分を表しているバイナリ信号を供給する。さらに、少なくとも１つの他の外部のフィードバック段、例えば外部のアナログｄｉ／ｄｔ監視段３０２が半導体デバイス１０６の負荷経路に接続されている、および／または、外部のデジタルｄｉ／ｄｔ監視段３０３がアナログ−デジタル変換器３０４を介して半導体デバイス１０６の負荷経路に接続されている。フィードバック処理兼重畳段３０１は、ｄｖ／ｄｔ監視段１０５および２０７と、信号前処理段１０１とから、さらにはアナログｄｉ／ｄｔ監視段３０２と、デジタルｄｉ／ｄｔ監視段３０３とから、信号を受信する。デジタルｄｉ／ｄｔ監視段３０３は、デジタル入力信号、例えば半導体デバイス１０６の負荷経路を通る電流を表しているバイナリ信号をデジタル処理し、デジタル出力信号、例えば半導体デバイス１０６の負荷経路を通る電流の微分を表しているバイナリ信号を供給する。
【００２０】
図４に示されるように、図３に示されたドライバ回路を、後処理段１０２と抵抗１０９との間に電力増幅器４００が挿入されるという点で、修正することができる。この例では、電力増幅器４００は、１つの増幅段を含み、この１つの増幅段は、負電圧供給線４０３と電圧供給線４０４との間に相補的なエミッタフォロワ構造で接続されている（例えばｐｎｐバイポーラトランジスタ４０１およびｎｐｎバイポーラトランジスタ４０２を有する）相補的なトランジスタ対によって形成されている。代替的に、電力増幅器４００は、非常に低い寄生ドライバインダクタンスを達成するために２つ以上の増幅段を有することができ、かつ／または正電流から負電流へのハンドオーバが実施される速度を増加させるためにＡ級またはＡ／Ｂ級の増幅器構造を有することができる。さらに、デジタルｄｖ／ｄｔ監視段２０７の代わりにデジタルｄｖ／ｄｔ監視段４０５が使用されており、デジタルｄｉ／ｄｔ監視段３０３の代わりにデジタルｄｉ／ｄｔ監視段４０６が使用されている。ｄｖ／ｄｔ監視段４０５およびｄｉ／ｄｔ監視段４０６は、デジタル入力信号をデジタル処理して、デジタル（バイナリ）出力信号を供給する。
【００２１】
図５を参照すると、別の例示的なドライバ回路は、低電圧回路部分と、低電圧回路部分からガルバニック絶縁された高電圧回路部分と、を有する集積回路装置５００を含んでいる。低電圧回路部分は、不足電圧ロックアウト（ＵＶＬＯ）ブロック５０１を含み、この不足電圧ロックアウト（ＵＶＬＯ）ブロック５０１は、集積回路装置５００の（正の）供給電圧ＶＣＣ１と第１のグラウンドＧＮＤ１とを受信し、なお、集積回路装置５００は、第１のグラウンドＧＮＤ１を基準としている。不足電圧ロックアウトブロック５０１は、供給電圧ＶＣＣ１が動作値を下回った場合に集積回路装置５００のための電力をディセーブルおよび／またはターンオフするために使用される電子回路ブロックである。例えば、集積回路装置５００では、不足電圧ロックアウトブロック５０１は、供給電圧ＶＣＣ１を監視し、この供給電圧ＶＣＣ１が特定の閾値を下回ると回路をターンオフすることができ、これによって集積回路装置５００を保護すると共に、場合によっては半導体デバイス、および／または集積回路装置５００に関連する負荷も保護する。集積回路装置５００の低電圧回路部分はさらに、論理ブロック５０２を含むことができ、この論理ブロック５０２は、例えばスイッチ制御のための入力（制御）信号ＩＮと、例えば論理ブロック５０２、集積回路装置５００またはドライバ回路全体をイネーブルまたはディセーブルするためのイネーブル信号ＥＮと、を受信する。
【００２２】
論理ブロック５０２は、特定の制御データ、状態データ、サービスデータ等のようなデジタルデータＤＩＯを他のユニット（図示せず）と交換するためのデジタル入力／出力インターフェースを提供することもできる。さらに、クロック信号発生器５０３によって供給されるクロック信号によって論理ブロック５０２をクロッキングすることができ、また、論理ブロック５０２をガルバニック絶縁双方向信号結合器５０４に接続させることができ、このガルバニック絶縁双方向信号結合器５０４は、（図示のように）誘導的、容量的、光学的、またはその他の適切な根拠に基づいて絶縁を提供することができる。任意選択的に、他の信号結合器５０５、例えば単方向結合器によって、低電圧回路部分と高電圧回路部分とを信号に関しては結合させることができ、しかしながらガルバニック絶縁させることができる。
【００２３】
高電圧回路部分では、信号結合器５０４と、存在する場合には信号結合器５０５と、が制御ブロック５０６に接続されており、この制御ブロック５０６は、プロセッサ実装における論理ブロックまたはソフトウェアブロック、もしくはその両方の組み合わせとすることができる。制御ブロック５０６は、クロック信号発生器５０７からのクロック信号と、高電圧回路部分のための不足電圧ロックアウトブロック５０８からの信号と、を受信する。制御ブロック５０６は、中央信号処理ブロック５０９とデジタルデータを交換し、この中央信号処理ブロック５０９は、負荷経路電圧／電流の勾配の後処理、調整および適合を提供することができる。例えば、比例制御機構（Ｐ）、積分制御機構（Ｉ）、微分制御機構（Ｄ）、または例えばＰＩまたはＰＩＤ制御機構のようなこれらの組み合わせ、のうちの少なくとも１つを含むデジタルループコントローラが実現されるように、中央信号処理ブロック５０９を適合させること、またはプログラミングすることができる。さらに、制御ブロック５０６は、中央信号処理ブロック５０９およびメモリ５１０にオン／オフ信号を送信し、２つのアナログ−デジタル変換ブロック５１１および５１２にサンプリング制御信号を送信し、別のオン／オフ信号および勾配形状データをレベルシフトブロック５１３に送信する。アナログ−デジタル変換ブロック５１１および５１２は、メモリ５１０にデータを送信する。アナログ−デジタル変換ブロック５１１は、第２のグラウンドＧＮＤ２を基準とする電圧検知信号ＶＳＤ（例えば電圧または電流）を受信し、アナログ−デジタル変換ブロック５１２は、第２のグラウンドＧＮＤ２を基準とする電流検知信号ＩＳ（例えば電圧または電流）を受信する。
【００２４】
レベルシフトブロック５１３は、適応ドライバブロック５１４に制御データを送信し、この適応ドライバブロック５１４は、２つのデジタル制御可能な電流源５１５および５１６を含むことができ、これら２つのデジタル制御可能な電流源５１５および５１６は、（負）供給電圧ＶＥＥ２と（正）供給電圧ＶＣＣ２との間で直列に、２つの電流源５１５と５１６との間のノード５１７に接続されている。供給電圧ＶＥＥ２およびＶＣＣ２のうちの少なくとも一方を、不足電圧ロックアウトブロック５０８によって監視することができる。電流源５１５および５１６は、レベルシフトブロック５１３によって提供されるデジタルデータによってそれぞれ制御される。ドライバ出力段５１８は、ノード５１７と、電圧検知信号（例えば電圧または電流）を搬送する線路と、トランスコンダクタンス増幅器ブロック５１９の出力部と、に接続されている。トランスコンダクタンス増幅器ブロック５１９の非反転入力部は、第２のグラウンドＧＮＤ２に接続されており、トランスコンダクタンス増幅器ブロック５１９の反転入力部は、電流検知信号ＩＳ（例えば、測定対象である電流の変化に対応するインダクタンスにわたる電圧）を受信する線路に接続されている。
【００２５】
集積回路装置５００の外部配線は、２つのコンデンサ５２０および５２１を含み、これら２つのコンデンサ５２０および５２１は、半導体デバイス１０６のコレクタ線路を、電圧検知信号ＶＳＤを搬送する線路および電圧検知信号ＶＳＡを搬送する線路にそれぞれ結合させる。２つのコンデンサ５２０および５２１は、負荷経路にわたる電圧からｄｖ／ｄｔを獲得するために使用される。第２のグラウンドＧＮＤ２は、半導体デバイス１０６のエミッタと、寄生インダクタンス１０７の一方の端部と、の間のノードによって確立されている。電流検知信号ＩＳは、寄生インダクタンス１０７の他方の端部においてピックアップされる。インダクタンス１０７は、ｄｉ／ｄｔを獲得するために負荷経路を通る電流を微分し、電流を、測定対象である対応する電圧に変換するために使用される。半導体デバイス１０６のゲートは、抵抗５２２を介して出力段５１８に接続されている。供給電圧ＶＥＥ２およびＶＣＣ２は、バイポーラ電圧源５２３によって提供することができ、このバイポーラ電圧源５２３のグラウンドは、第２のグラウンドＧＮＤ２に接続されている。任意選択的に、出力段５１８と抵抗５２２との間に電力増幅器５２４が接続されており、この電力増幅器５２４にも、供給電圧ＶＥＥ２およびＶＣＣ２を供給することができる。図５に示された例示的なドライバ回路では、ブロック５０１〜５０９，５１３が前処理段を形成し、ブロック５１０〜５１２，５１９がフィードバック処理兼重畳段を形成し、ブロック５１５〜５１８が信号後処理段を形成することができる。
【００２６】
外部のフィードバック容量（例えばコンデンサ５２０および５２１）を追加し、電流源ドライバ（例えばドライバブロック５１４）をバッファする電力段（例えば出力段５１８）を設けることによって、ｄｖ／ｄｔフィードバックおよび／またはｄｉ／ｄｔフィードバックが電流源ドライバにおいて必要とするピーク電流が格段に小さくなる。このようにして電流源ドライバを、より低電力の要素を使用して設計することが可能となり、電流源の電流値を変化させる際に、電流源をより正確かつ高速にすることが可能となる。電流源ドライバをさらに、ｄｖ／ｄｔおよび／またはｄｉ／ｄｔを変化させるためにデジタルにプログラミングすることができる電流出力デジタル−アナログ変換器として構築することができる。図５に示されるように、ｄｖ／ｄｔおよび／またはｄｉ／ｄｔをさらに制御するために、追加的な外部のデジタルサイクル調整ループを追加することができる。ｄｖ／ｄｔまたはｄｉ／ｄｔアナログフィードバックネットワークを変化させることなく、ｄｖ／ｄｔおよびｄｉ／ｄｔのプログラミングを独立して変化させることができる。デジタルループは、ｄｖ／ｄｔとｄｉ／ｄｔとの間でハンドオーバが発生する正確な時間にデジタル−アナログ変換器の出力電流を変化させるために、負荷経路電圧および負荷経路電流の変化を追跡することができる。一般に、アナログフィードバック経路は、比較的高速である（信号処理による遅延時間が比較的短く、臨界周波数が比較的高い）が、比較的低い精度および柔軟性を提供する。これとは対照的に、デジタルフィードバック経路は、比較的低速である（信号処理による遅延時間が比較的長く、臨界周波数が比較的低い）が、比較的高い精度および柔軟性を提供する。
【００２７】
図５に示されたドライバ回路は、高電圧レベルシフトと、アナログおよびデジタルのｄｖ／ｄｔおよびｄｉ／ｄｔフィードバック経路と、を有する集積ドライバを、どのようにして実装することができるかを示した一例である。（例えば信号ＩＳに対応する）ｄｉ／ｄｔフィードバック経路は、エミッタインダクタンス（例えば寄生インダクタンス１０７）における電圧を検知し、電流源プリドライバ段（例えばトランスコンダクタンス増幅器ブロック５１９）およびｄｖ／ｄｔアナログフィードバックコンデンサ（例えばコンデンサ５２１）から生じる基準電流の加算ノード（例えばノード５１７）に対応する（例えば比例）電流を注入する／加算ノード（例えばノード５１７）から対応する（例えば比例）電流を吸入する。加算ノードは、ユニティゲイン増幅器（出力段５１８のような１つの内部段単独、または電流増幅器５２４のような外部のカスケード接続段と組み合わせて）の入力部を制御し、ユニティゲイン増幅器自体が、外部の半導体デバイス（例えば半導体デバイス１０６）のゲート電圧を駆動する。ｄｖ／ｄｔデジタルフィードバック経路は、アナログ−デジタル変換器（例えばアナログ−デジタル変換器ブロック５１１）によって実装することができ、このアナログ−デジタル変換器は、ｄｖ／ｄｔデジタルフィードバックコンデンサ（例えばコンデンサ５２０）を流れる電流をサンプリングする。ｄｉ／ｄｔデジタルフィードバック経路は、アナログ−デジタル変換器（例えばアナログ−デジタル変換器ブロック５１２）によって実装することができ、このアナログ−デジタル変換器は、エミッタインダクタンスによる電流変化を表している、エミッタインダクタンス（例えば寄生インダクタンス１０７）にわたる電圧変化をサンプリングする。
【００２８】
図６は、図５に関連して上述したドライバ回路を、いくつかの修正および代替的な実装態様と共に示す。２つのデジタル制御可能な電流源５１５および５１６は、１つまたは複数のダイオード（例えば４つのダイオード）のダイオード直列接続６００を介して互いに接続されており、それによって、電流源５１５とダイオード直列接続６００の一方の端部との間にノード６０１を形成し、電流源５１６とダイオード直列接続６００の他方の端部との間にノード６０２を形成している。それぞれのデジタル制御可能な電流源５１５，５１６は、それぞれ定電流源６０３および６０４と並列に接続されている。電圧検知信号ＶＳＡを搬送する線路は、ノード６０１に接続されており、電流検知信号ＩＳを搬送する線路は、（トランスコンダクタンス増幅器ブロック５１９の代わりに）抵抗６０５およびダイオード６０６を介してノード６０２に接続されている。
【００２９】
図５に示された出力段５１８の代わりに、Ａ／Ｂ級の増幅段が使用されており、このＡ／Ｂ級の増幅段は、ｎチャネル型の金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）６０７と、ｐチャネル型の金属−酸化物−半導体電界効果トランジスタ６０８と、を含み、トランジスタ６０７のゲートは、ノード６０１に接続されており、トランジスタ６０７のドレインは、供給電圧ＶＣＣ２に接続されており、トランジスタ６０８のゲートは、ノード６０２に接続されており、トランジスタ６０８のドレインは、供給電圧ＶＥＥ２に接続されている。トランジスタ６０７および６０８のソースは、少なくとも１つのダイオード（例えば２つのダイオード）を有する別のダイオード直列接続６０９を介して互いに接続されている。さらに、ｎチャネル型の金属−酸化物−半導体電界効果トランジスタ６１０が、自身のゲートを介して第２のグラウンドＧＮＤ２に接続されており、自身のドレインを介して電圧検知信号ＶＳＡを搬送する線路に接続されている。トランジスタ６１０のソースは、線形化抵抗６１１を介して電流検知信号ＩＳを搬送する線路に接続されている。さらに、電圧検知信号ＶＳＤを搬送する線路と第２のグラウンドＧＮＤ２との間に抵抗６１２を接続させることができ、また必要に応じて、それぞれのアナログ−デジタル変換器の入力部における電圧振幅を減少させるために、第２のグラウンドＧＮＤ２と電流検知信号ＩＳを搬送する線路との間に、直列接続された２つの抵抗６１３，６１４が含まれる分圧器が接続されている。
【００３０】
ここでは、アナログ−デジタル変換器ブロック５１２の入力部は、（電流検知信号ＩＳを搬送する線路に直接的に接続される代わりに）抵抗６１３と６１４の間のノードに接続されている。任意選択的に、抵抗６１２に並列に外部抵抗６１５を接続させることができる。電流増幅器５２４は、この例では、ｎチャネル型の金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）６１６と、ｐチャネル型の金属−酸化物−半導体電界効果トランジスタ６１７とによって実現することができ、トランジスタ６１６のゲートは、トランジスタ６０７のソースに接続されており、トランジスタ６１６のドレインは、供給電圧ＶＣＣ２に接続されており、トランジスタ６１７のゲートは、トランジスタ６０８のソースに接続されており、トランジスタ６１７のドレインは、供給電圧ＶＥＥ２に接続されている。トランジスタ６０７および６０８のソースは、互いに接続されていると共に、抵抗５２２に接続されている。
【００３１】
図６のドライバ回路では、ユニティゲインバッファ段（図５の出力段５１８）の代わりに、２つのカスケード接続されたＡ／Ｂ級の増幅器段（図６のトランジスタ６０７，６０８，６１６，６１７およびダイオード直列接続６０９）と、２つのバイアス電流源（図６の定電流源６０３および６０４）とが使用されている。アナログｄｖ／ｄｔフィードバック経路は、同じままである。アナログｄｉ／ｄｔフィードバック経路の代わりに、ターンオンのため（トランジスタ６１０および抵抗６１１）およびターンオフのため（図６の抵抗６０５およびダイオード６０６）の２つの別々のフィードバック経路が使用されている。
【００３２】
図６に関連して上述したドライバ回路では、抵抗６０５およびダイオード６０６の代わりに、ｎチャネル型の金属−酸化物−半導体電界効果トランジスタ７００と、抵抗７０１と、ｐチャネル型の金属−酸化物−半導体電界効果トランジスタ７０２〜７０４と、電流源７０５とを使用することができる。図７に示されるように、トランジスタ７００を、自身のゲートを介して電流検知信号ＩＳを搬送する線路に接続させることができ、自身のソースおよび線形化抵抗７０１を介して第２のグラウンドＧＮＤ２に接続させることができ、これによって電圧−電流変換が提供される。トランジスタ７０２は、自身のドレインを介して供給電圧線路ＶＥＥ２に接続されており、自身のゲートを介してトランジスタ７００および７０４のドレインに接続されており、自身のソースを介してトランジスタ７０３および７０４のゲートに接続されている。電流源７０５は、供給電圧線路ＶＣＣ２とトランジスタ７０３および７０４のゲートとの間に接続されている。トランジスタ７０３および７０４のソースも供給電圧線路ＶＣＣ２に接続されている。トランジスタ７０３のドレインは、ノード６０２に接続されている。電流源７０５に関連しているトランジスタ７０２〜７０４は、トランジスタ７００からのターンオフｄｉ／ｄｔフィードバック電流を反転させるカレントミラー回路を形成する。トランジスタ７０３および７０４を有するカレントミラーの速度は、ソースフォロワとして作用するトランジスタ７０２を追加することによってブーストされる。カレントミラーを両方の方向にスピードアップさせるために、電流源７０５が追加されている。さらに、電圧検知信号ＶＳＡを搬送する線路とトランジスタ６１０のドレインとの間にダイオード７０６が挿入されている。
【００３３】
図７に示されたドライバ回路は、グラウンドＧＮＤ２と供給電圧ＶＥＥ２とが同じではない場合における動作も可能にし、したがって、ゲートドライバに給電するためにバイポーラ電源を使用することも可能である。さらに、ターンオフｄｉ／ｄｔフィードバックは、抵抗を介して、電流を加算ノードに直接的に供給するわけではない。この抵抗によってフィードバック負荷は、例えば半導体デバイス１０６の負荷状態および／またはそのミラープラトーに依存することとなる。例えば、電圧変化ｄｖ／ｄｔが半導体デバイス１０６のコレクタからコンデンサ（コンデンサ５２０）を介して加算ノードに直接的にフィードバックされる場合には、フィードバックコンデンサ（コンデンサ５２０）を通るフィードバック電流は、半導体デバイス１０６のゲート電圧がミラープラトーにある場合、半導体デバイス１０６のコレクタにおける電圧変化ｄｖ／ｄｔに依存するであろう。しかしながら、電流変化ｄｉ／ｄｔが、抵抗（例えば図６の抵抗６０５）を介して直接的にフィードバックされる場合には、この電流変化ｄｉ／ｄｔは、インダクタンス（寄生インダクタンス１０７）のｄｉ／ｄｔ誘導電圧と、半導体デバイス１０６のゲートの実際の電圧レベル（またはバッファ段の入力部）と間の電圧差に依存するであろう。
【００３４】
図７に示されたドライバ回路では、半導体デバイス１０６は、バイポーラ電源と、負荷に依存しないｄｉ／ｄｔフィードバックとによって駆動される。ターンオンｄｉ／ｄｔの場合には、加算ノード（トランジスタ６０７のゲートを含む）が第２のグラウンドＧＮＤ２より下に引き下げられると、単純なダイオード（ダイオード７０６）が逆バイアスに設定される。抵抗６１１を介してソースフォロワとして接続されたトランジスタ６１０は、正から負への電流調整のハンドオーバを自動的に生成する。コンデンサ５２１を介したｄＶ／ｄｔと、インダクタンス１０７にわたるｄｉ／ｄｔと、を有する（トランジスタ６０７のゲートを含む）電流加算ノードは、ｄＶ／ｄｔ調整からｄｉ／ｄｔ調整へと自動的にハンドオーバする。ターンオフ時のフィードバックを負荷から独立させるために、トランスコンダクタンス増幅器を、寄生インダクタンス１０７にわたって微分的に電圧を測定し、次いで、加算ノード電圧から独立しているハイサイド電流を加算ノード６０２に注入するように構成することができる。半導体デバイス１０６がターンオフする際に、寄生インダクタンス１０７にわたる電圧に比例する電流を生成するために、ターンオン電圧変化ｄｉ／ｄｔフィードバックと同様の概念を実装することができる。しかしながら、この電流は、極性が間違っている。正しい極性の電流を獲得するために、ハイサイドカレントミラーが使用される（トランジスタ７０３および７０４）。トランジスタ７０２および電流源７０５は、カレントミラーにおいて必要とされる帯域幅を達成するために使用される。上で概説したアプローチを、ディスクリートデバイスを使用して実装することもできるが、速度の制御と、寄生素子の制御とを、１つの集積回路において実現するとより好適であろう。
【００３５】
図１〜図７に関連して上述した例では、アナログフィードバック段およびデジタルフィードバック段は、各自の信号処理に起因した信号遅延時間を含む。デジタルフィードバック段の信号遅延時間は、対応するアナログフィードバック段の遅延時間よりも長くなり得る。しかしながら、デジタルフィードバック段の精度は、対応するアナログフィードバック段の精度よりも高くなり得る。さらに、デジタルフィードバック段または経路は、デジタル回路だけでなく、アナログおよびデジタル（混合）回路を含み得る。
【００３６】
場合によっては、実施形態のドライバ回路は、図８Ａの波形図に示されるようにゲートドライバがターンオンまたはターンオフされる際に、電圧オーバーシュートをもたらす傾向があることがある。図８Ａの波形図に示されたトレース８０１は、ドライバ電圧を供給するために使用される実施形態のゲートドライブ回路、例えば半導体デバイス１０６のゲートの出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒを表している。図示のようにドライバがアクティブにされると、出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒは、期間ｔｄｅｌａｙ，ｏｎの最初の部分の間に最小電圧Ｖｓｓから最大電圧Ｖｃｃまで上昇する。最終的に、ドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒは、実施形態のドライバ回路の制御ループが応答する機会を得た後、ミラープラトー電圧ＶＭｉｌｌｅｒまで減少する。出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒが初期段階でオーバーシュートする理由は、期間ｔｄｅｌａｙ，ｏｎの初期の部分の間には半導体デバイス１０６がオフであるからである。半導体デバイス１０６がオフであるので、この時間の間にはｄＶＣＥ／ｄｔおよびｄＩＣ／ｄｔフィードバックが提供されず、半導体デバイス１０６がターンオンされてｄＶＣＥ／ｄｔおよびＩＣ／ｄｔフィードバックループが閉成されるまで、ドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒは、実質的に調整されずに増加することとなる。初期の遅延フェーズの間、ｄＶＣＥ／ｄｔおよびｄＩＣ／ｄｔの両方のフィードバック信号はゼロであるが、その一方で、非ゼロの基準信号は、既に印加されている。コントローラは、非ゼロの基準に従って、非ゼロのｄＩＣ／ｄｔを達成するために懸命にワインドアップする。ワインドアップに起因してゲートドライバの出力は、ドライバ供給電圧（ここではＶｃｃと表記）まで制限され得る。ゲート電圧が自身の閾値に到達し、スイッチを流れる電流が上昇し始めると（正のｄＩＣ／ｄｔフィードバック信号に影響を与える）、ドライバの出力は、ドライバ電源からｄＩＣ／ｄｔの定常値へと整定する必要があり、これによって遅延時間が長くなる。この時間の間、ｄＩＣ／ｄｔは、調整されていない。この電圧オーバーシュート現象は、本明細書では「ワインドアップ」または「ワインドアップ作用」とも呼ばれる。
【００３７】
状況によっては、コントローラがドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒを整定させること、および／またはコントローラが所要のｄＶＣＥ／ｄｔおよびｄＩＣ／ｄｔを提供することを困難または不可能にするような方法で、コントローラがワインドアップまたはオーバーシュートするおそれがある。極端な状況では、ドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒが、スイッチングサイクルの全体にわたって整定しないままとなることがある。
【００３８】
いくつかの従来のシステムでは、スイッチング装置のゲートに供給されるゲート電流を監視および制御することによってワインドアップ作用が軽減される。そのようなシステムでは、スイッチング装置のゲートに直列に結合された電流検知抵抗にわたる電圧を測定することによって、ゲート電流が監視される。このようなシステムでは、電流検知抵抗にわたる電圧の監視を支援するために追加的なピンが必要になることがある。さらに、そのようなシステムのためのゲート駆動電流を、種々のサイズを有する複数のスイッチング装置に対して再較正する必要があることがある。
【００３９】
本発明の実施形態では、ターンオンおよび／またはターンオフのスイッチング遅延フェーズ中に、ドライバ出力電圧のスルーレート（ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔ）を制御することによって、ワインドアップ作用が軽減および／または除去される。この制御されたスルーレート制御の効果は、図８Ａの波形図のトレース８０３によって表されており、このトレース８０３は、出力ドライバのスルーレートがフィードバック制御下にある場合のドライバ出力電圧Ｖｏｕｔ，Ｄｒｉｖｅｒを表している。図８Ａに見て取れるように、ドライバ出力電圧のスルーレートｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔを、ドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒがオーバーシュートなしに滑らかにミラープラトーＶＭｉｌｌｅｒに近づくように制御することができる。しかしながら、図８Ａの波形図は、ただ１つのシナリオを簡単に説明したものであることを理解すべきである。本発明のいくつかの実施形態では、特定のシステムの環境および構成に応じて、わずかなオーバーシュートが存在する可能性がある。本提案によるｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔ制御を使用することによって、ゲート電圧およびゲート電流における差を小さく抑えることができ、これによってゲート電圧の整定時間が短縮される。その結果、ターンオン時のｄＩＣ／ｄｔまたはターンオフ時のｄＶＣＥ／ｄｔは、より早期に自身の定常状態値に到達することが可能となる。
【００４０】
実施形態のゲートドライバシステムおよび方法の利点は、電力的にも空間的にも効率的な方法で「ワインドアップ」作用を軽減することが可能となることを含む。いくつかの実施形態では、電流検知抵抗の監視を支援するための追加的な外部のピンを必要とすることなく、かつ／または種々のサイズを有する複数のスイッチング装置に対するシステムの再較正を必要とすることなく、ワインドアップ作用を軽減することが可能となる。
【００４１】
動作中に、実施形態のスルーレート制御方法を使用することによってゲート電圧がミラープラトー電圧ＶＭｉｌｌｅｒに整定すると、ｄＩＣ／ｄｔおよびｄＶＣＥ／ｄｔ制御ループがアクティブになる。この時点には、増幅器出力のスルーレート（ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔ）がもはや制限されずに迅速に整定され得ることを保証するために、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバック経路をディアクティブにすることができる。このディアクティブ化は、例えばフィードバック経路をコントローラから電気的に切断することによって達成することができる。代替的に、例えばｄＩＣ／ｄｔおよびｄＶＣＥ／ｄｔフィードバック経路の出力の大きさが、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバック経路の出力を超過している状況では、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバック経路をアクティブのままにすることができる。いくつかの実施形態では、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバック経路を、単一方向にのみフィードバックを提供するように構成することができる。例えば、Ｖｏｕｔ，Ｄｒｉｖｅｒの正の勾配に対してはフィードバックを提供するようにして、Ｖｏｕｔ，Ｄｒｉｖｅｒの負の勾配に対しては提供しないようにすることができ、逆もまた同様である。
【００４２】
図８Ｂは、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔスルーレート制御方法を使用したターンオン挙動と、実施形態のスルーレート制御方法を利用しない例示的な例との比較を示す波形図を含む。例えば、トレース８０１は、例示的な例に関するゲートドライバ出力電圧を表しており、その一方で、トレース８０３は、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔスルーレート制御方法を利用した実施形態に関するゲートドライバ出力電圧を表している。見て取れるように、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔスルーレート制御方法を利用したゲートドライバに関するオーバーシュート量ΔＶは、例示的な実施形態よりも格段に少ない。
【００４３】
トレース８０５は、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔスルーレート制御方法を利用しない例示的な例に関する半導体デバイス１０６のコレクタ電流ＩＣを表しており、トレース８０７は、実施形態のスルーレート制御方法を利用した実施形態に関するコレクタ電流ＩＣを表している。見て取れるように、トレース８０７は、トレース８０５よりも少ないワインドアップを示しており、したがって、実施形態のスルーレート制御方法を利用したシステムは、より簡単に制御され得る。トレース８０９は、実施形態のスルーレート制御方法を利用しない例示的な例に関する半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥを表しており、トレース８１１は、実施形態のスルーレート制御方法を利用した実施形態に関するコレクタ電流ＩＣを表している。
【００４４】
図８Ｃは、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔスルーレート制御方法を使用したターンオン挙動と、実施形態のスルーレート制御方法を利用しない例示的な例との比較を示す波形図を含む。実施形態のスルーレート制御方法を利用しない例示的な例に関して、トレース８２１は、ゲートドライバ出力電圧Ｖｏｕｔ，Ｄｒｉｖｅｒを表しており、トレース８３１は、コレクタ電流ＩＣを表しており、トレース８４１は、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥを表している。ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔの制御が恒久的にイネーブルにされている実施形態に関して、トレース８２３は、ゲートドライバ出力電圧Ｖｏｕｔ，Ｄｒｉｖｅｒを表しており、トレース８３３は、コレクタ電流ＩＣを表しており、トレース８４３は、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥを表している。遅延フェーズ後にｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔの制御が必要でない場合にはディアクティブにされる実施形態に関して、トレース８２５は、ゲートドライバ出力電圧Ｖｏｕｔ，Ｄｒｉｖｅｒを表しており、トレース８３５は、コレクタ電流ＩＣを表しており、トレース８４５は、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥを表している。図８Ｃに見て取れるように、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔの制御が必要でない場合にディアクティブにされる場合を表しているトレース８２５は、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔが恒久的にイネーブルされている場合を表しているトレース８２３よりも、時間ｔＤｅｌａｙ，ｏｆｆの後により迅速な整定時間を有する。したがって、いくつかの実施形態では、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔ制御は、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔが正である場合にはディアクティブにされ、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔが負である場合にはアクティブにされる。しかしながら、他の実施形態において、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔが正である場合にも負である場合にもｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔ制御がアクティブにされる場合には、許容可能な性能を達成することができる。なぜなら、波形８２３および８２５のｄｖ／ｄｔが、ミラープラトーの後に同じ値を有しているからである。
【００４５】
種々の実施形態において、ターンオン中に半導体デバイス１０６の閾値に到達するまでの時間である遅延時間ｔＤｅｌａｙ，ｏｎを、ドライバのスルーレートｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔを制御することによって直接的に制御することができる：
ｔＤｅｌａｙ，ｏｎ＝（Ｖｔｈ−Ｖｏｆｆ＋ΔＶ）／（ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔ）
（１）
ここで、Ｖｔｈは、半導体デバイス１０６のゲート閾値電圧であり、Ｖｏｆｆは、オフ状態のゲート電圧（例えば頻繁に使用される値は、０Ｖ，−８Ｖ，または−１５Ｖなど）であり、ΔＶは、以下により詳細に説明される誤差電圧である。
【００４６】
ターンオフ時、遅延時間ｔＤｅｌａｙ，ｏｆｆは、ゲートがオン状態電圧Ｖｏｎからミラープラトー電圧ＶＭｉｌｌｅｒまで放電される時間である。このゲートターンオフ時間を、以下のように適切なスルーレートを選択することによって制御することが可能である：
ｔＤｅｌａｙ，ｏｆｆ＝（Ｖｏｎ−ＶＭｉｌｌｅｒ−ΔＶ）／（ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔ）
（２）
【００４７】
方程式（１）および（２）における項ΔＶは、遅延中に累積される電圧差に合わせてｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔを適切に調節しないことに起因して生じる誤差電圧を表している。遅延中のゲート電流が、後続の制御のために後々必要とされるゲート電流のレベル（ターンオン時のｄＩＣ／ｄｔおよびターンオフ時のｄＶＣＥ／ｄｔ）になるように、制御下のｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔが適合されている場合には、このｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔは、後続してアクティブになる調整への滑らかな移行をもたらす値にある（ターンオン時のｄＩＣ／ｄｔおよびターンオフ時のｄＶＣＥ／ｄｔ）。ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔがミラープラトー電圧ＶＭｉｌｌｅｒとは異なるゲート電圧の最終値をもたらす場合には、非ゼロの誤差電圧ΔＶが生じることとなり、これによって遅延後の整定時間ｔｓｅｔｔｌｅがもたらされる。したがって、ｄＩＣ／ｄｔ調整またはｄＶＣＥ／ｄｔ調整のループ追従は、制御を確立するために増加された時間（例えばｔｓｅｔｔｌｅ）を必要とする。誤差電圧ΔＶは、以下のように表現することができる：
ΔＶ＝ＲＧ（ＩＧ，Ｄｅｌａｙ−ＩＧ，ｄＩ／ｄｔ）（ターンオン時）      （３）
ΔＶ＝ＲＧ（ＩＧ，Ｄｅｌａｙ−ＩＧ，ｄＶ／ｄｔ）（ターンオフ時）      （４）
ここで、ＲＧは、半導体デバイス１０６のゲートに直列に結合された抵抗であり、ＩＧ，Ｄｅｌａｙは、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔの制御ループがアクティブである間のスイッチング遅延中に半導体デバイス１０６のゲートに流入する電流の値であり、ＩＧ，ｄＶ／ｄｔは、ｄＶＣＥ／ｄｔの制御ループがアクティブである間のＶＣＥ過渡期中に半導体デバイス１０６のゲートに流入する電流の値である。図８Ｄおよび８Ｅは、制御されたｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔの絶対値が高すぎるドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒ（トレース８５１）と、ゼロ誤差電圧ΔＶを生成するｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔを有するドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒ（トレース８５３）との間の比較を提供する波形図を示す。図８Ｄは、ターンオン時のドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒを示し、図８Ｅは、ターンオフ時のドライバ出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒを示す。いくつかの実施形態では、ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔは、誤差電圧ΔＶがゼロに近くなるように調節される。しかしながら、いくつかの実施形態では、小さな残留誤差が、いくつかの実用的な用途をもたらす場合がある。
【００４８】
いくつかの実施形態では、ドライバ出力電圧のスルーレートｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔの調整は、半導体デバイスのｄＩＣ／ｄｔおよびｄＶＣＥ／ｄｔの調整に加えて、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔの調整のための専用の追加的なフィードバック分岐を既存の実施形態のドライバ回路に追加することによって達成され、これにより、単一のＰＩコントローラを使用してｄＩＣ／ｄｔ、ｄＶＣＥ／ｄｔ、およびｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔを調整することが可能になる。この追加的なスルーレート制御の基本的な着想は、ターンオンおよびターンオフのスイッチング遅延フェーズ中に増幅器出力のスルーレート（ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔ）を制御することによって、ドライバが飽和すること（電圧飽和または電流飽和）を防止することである。そのような実施形態の回路の１つの一例が図９Ａに示されており、この図９Ａは、スイッチングシステム９００の概略図を示している。
【００４９】
図示のように、スイッチングシステム９００は、抵抗９１８に直列に結合された出力部を有する出力増幅器９１４によって駆動されるゲートノードＧを有する半導体デバイス１０６を含む。増幅器９１４を、バッファ回路と呼ぶこともできる。コンポーネントフィードバック回路は、半導体デバイス１０６の負荷経路電圧および負荷経路電流の時間微分を提供する。いくつかの実施形態では、このコンポーネントフィードバック回路は、半導体デバイス１０６の負荷経路電圧の時間微分のための専用の第１のフィードバック経路と、半導体デバイス１０６の負荷経路電流の時間微分のための専用の第２のフィードバック経路とを含む。ｄＶＣＥ／ｄｔフィードバックをシステムに提供するように構成された第１のフィードバック経路は、半導体デバイス１０６のコレクタノードＣと加算回路９１０との間に結合された微分器９０２および利得ブロック９０４を含む。ｄＩＣ／ｄｔフィードバックをシステムに提供するように構成された第２のフィードバック経路は、半導体デバイス１０６のエミッタノードＥと加算回路９１０との間に結合された微分器９２０および利得ブロック９２２を含む。いくつかの実施形態では、利得ブロック９２２と加算回路９１０との間にクリッピング回路９２４が結合されており、その一方で、他の実施形態では、クリッピング回路９２４が省略されており、利得ブロック９２２の出力部が加算回路９１０に結合されている。
【００５０】
本回路は、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックをシステムに提供するように構成された第３のフィードバック経路として実装することができるゲート駆動フィードバック回路も含み、このゲート駆動フィードバック回路は、増幅器９１４の出力部と加算回路９１０との間に結合された微分器９１６および利得ブロック９０６を含む。このゲート駆動フィードバック回路を、アンチワインドアップ回路と呼ぶこともできる。加算ブロック９１０の出力部と出力増幅器９１４の入力部との間に、単一のＰＩコントローラ９１２が結合されている。加算ブロックの出力を、エラー信号と呼ぶことができる。代替的な実施形態では、ＰＩコントローラ９１２を、当技術分野において公知の他の動的コントローラ構造、例えばＰまたはＰＩＤコントローラを使用して実装することができる。種々の実施形態において、種々のフィードバックループおよび加算回路９１０によって提供されるフィードバック信号の極性は、それぞれのループが負のフィードバックを提供するように構成されている。
【００５１】
種々の実施形態において、制御ループのための入力された基準信号を供給するために、加算回路９１０の入力部において基準信号Ｖｒｅｆ，ｄ／ｄｔおよび／またはＩｒｅｆ，ｄ／ｄｔが導入される。いくつかの実施形態では、信号Ｖｒｅｆ，ｄ／ｄｔが、ドライバ出力電圧の目標スルーレートｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔに比例する値に設定される。いくつかの実施形態では、基準信号Ｖｒｅｆ，ｄ／ｄｔおよび／またはＩｒｅｆ，ｄ／ｄｔが、パルス幅変調（ＰＷＭ）信号のようなスイッチ制御信号に応答してアサートされる。
【００５２】
それぞれのフィードバック経路の全体的な極性の決定を、それぞれのループの信号経路内の任意の場所で設定および規定することができる。例えば、ｄＶＣＥ／ｄｔにおける負のフィードバックは、微分器９０２の極性、利得ブロック９０４、および／または加算回路９１０の極性を構成することによって設定することができる。代替的な実施形態では、加算回路９１０へのフィードバック入力が、それぞれの負符号「−」によって示唆される反転入力によって示されるが、負のフィードバックおよび／または安定した動作を保証するために、フィードバック加算ブロックのそれぞれの入力を、必要とされる極性（正または負）を有するように構成することができることを理解すべきである。
【００５３】
いくつかの実施形態では、利得ブロック９０６と加算回路９１０との間にスイッチ９０８が結合されている。１つの実施形態では、スイッチ９０８は、信号ＥＮＳＲ−Ｃｔｒｌがアサートされた場合には、利得ブロック９０６の出力部を加算回路９１０に結合し、信号ＥＮＳＲ−Ｃｔｒｌがアサートされない場合には、加算回路９１０にゼロ出力（またはグラウンド）を供給する。そのような実施形態では、信号ＥＮＳＲ−Ｃｔｒｌは、初期の期間ｔｄｅｌａｙ，ｏｎの間に、ゲートノードの電圧がミラープラトーＶＭｉｌｌｅｒに近づくとアサートされ、その後、ディセーブルされる。他の実施形態では、スイッチ９０８を省略してもよい。
【００５４】
加算回路９１０は、演算増幅器または電流加算ノードに基づいて、加算器回路のような当技術分野において公知のアナログ加算回路を使用して実装することができる。いくつかの実施形態では、加算回路９１０を、図１１Ａおよび図１１Ｂに関して以下で説明されるように電流が加算されるノードとして実装することができる。
【００５５】
種々の実施形態において、微分器９０２，９１６，および９２０は、当技術分野において公知の微分器構造を使用して実装されており、利得ブロック９０４，９０６，および９２２は、上記の実施形態で説明したように利得または減衰を提供するための当技術分野において公知の種々の回路を使用して実装されている。例えば、微分器９０２，９１６，および９２０は、コンデンサまたはインダクタンスを使用して実装することができ、利得ブロック９０４，９０６，および９２２は、増幅器またはカレントミラーを使用して実装することができる。いくつかの実施形態では、それぞれの微分器９０２，９１６，または９２０の利得がそれぞれのフィードバック経路に対して適切な利得を提供する場合には、利得ブロック９０４，９０６，および９２２のうちの１つまたは複数を省略してもよい。以下に説明する１つの実施形態では、微分器９１６がコンデンサを使用して実装されており、利得ブロック９０６がカレントミラーを使用して実装されている。
【００５６】
図９Ｂは、本発明の代替的な実施形態によるスイッチングシステム９３０を示す。スイッチングシステム９３０は、スイッチ９０８の代わりにダイオード９５２および９５４を含むスイッチ９３２が使用されていることを除いて、図９Ａに示されたスイッチングシステム９００と同様である。１つの実施形態では、それぞれのダイオード９５２および９５４は、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔからのフィードバックが単一方向（例えば単一極性）で加算回路９１０に提供されることを保証する半波整流動作を表している。例えば、半導体スイッチ１０６がターンオンされている場合には、ダイオード９５４を選択するために制御信号ＥＮＳＲ−ＣＴＲＬを第１の状態に設定することができる。したがって、ダイオード９５４は、正方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックが加算回路９１０に到達することを可能にするが、負方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックをブロックする。他方で、半導体スイッチ１０６がターンオフされている場合には、ダイオード９５２を選択するために制御信号ＥＮＳＲ−ＣＴＲＬを第２の状態に設定することができる。したがって、ダイオード９５２は、負方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックが加算回路９１０に到達することを可能にするが、正方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックをブロックする。
【００５７】
種々の実施形態において、ダイオード９５２および９５４を、ソリッドステートダイオード装置を使用して実装することができる。代替的に、信号を整流する、かつ／または単一極性で信号を供給する、他の公知の回路およびシステムを使用してもよい。例えば、以下でさらに説明するように、ダイオード９５２および９５４を実装するために単一極性で動作する電流源のような回路を使用することができる。
【００５８】
図１０Ａは、半導体デバイス１０６がターンオンされる際の、スイッチングシステム９３０内の種々の信号を示す波形図を示す。図示のように、トレース１００２は、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥを表しており、トレース１００４は、半導体デバイス１０６の負荷電流を表しており、トレース１００６は、増幅器９１４によって半導体デバイス１０６のゲートに供給されるゲート駆動電圧Ｖｏｕｔ，ｄｒｖを表しており、トレース１００８は、増幅器９１４によって半導体デバイス１０６のゲートに供給されるゲート電流ＩＧを表しており、トレース１０１０は、スイッチ９３２内のダイオード９５２または９５４を選択するスイッチ制御信号ＥＮＳＲ−Ｃｔｒｌを表しており、トレース１０１２は、基準信号として加算回路９１０に導入される基準電流Ｉｒｅｆを表している。
【００５９】
時間ｔ０において、基準電流Ｉｒｅｆ（１０１２）がゼロから電流Ｉｒｅｆ，ｏｎに遷移し、スイッチ制御信号ＥＮＳＲ−Ｃｔｒｌ（１０１０）がローに遷移すると、半導体デバイス１０６をターンオンするプロセスが開始し、これによって、正方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックが加算回路９１０に到達することを可能にするが、負方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックをブロックするような、ダイオード９５２または９５４のうちの一方が選択される。時間ｔ０とｔ１との間であるフェーズＩの間、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）が、一定のスルーレート（例えば一定のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔ）によって制御された状態で増加し、その一方で、ゲート電流ＩＧ（１００８）が、半導体デバイス１０６のゲートを充電する。フェーズＩの間、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥ（１００２）は、ハイのままであり、半導体デバイス１０６の負荷電流は、ゼロのままである。なぜなら、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）がまだ半導体デバイス１０６の閾値電圧に到達していないからである。
【００６０】
フェーズＩＩａの開始時点ｔ１において、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）が半導体デバイスの閾値に到達し、半導体デバイスは、ターンオンし始める。時間ｔ１Ａとｔ１Ｂとの間のフェーズＩＩの間、半導体デバイス１０６の負荷電流ＩＣ（１００４）は、コントローラによって設定された制御されたレートｄＩＣ／ｄｔで増加し、この増加は、殆どの場合において、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）のスルーレートｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔを減少させる効果を有する。
【００６１】
時間ｔ１Ｂとｔ２との間であるフェーズＩＩＩの第１の部分の間、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）は、ミラープラトー電圧ＶＭｉｌｌｅｒをわずかにオーバーシュートし、これによって、半導体デバイス１０６の負荷電流ＩＣ（１００４）にわずかなオーバーシュート
【数１】
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を引き起こす。時間ｔ２とｔ２Ａとの間であるフェーズＩＩＩの第２の部分の間、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）は、ミラープラトー電圧ＶＭｉｌｌｅｒに戻り、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥは、コントローラによって設定された制御されたレートｄＶＣＥ／ｄｔで減少する。時間ｔ２Ａとｔ３との間のフェーズＩＶの間、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥ（１００２）は、コレクタ−エミッタ電圧ＶＣＥ（１００２）がゼロに到達するまで、制御されたレートｄＶＣＥ／ｄｔで継続する。時間ｔ３の後、基準電流Ｉｒｅｆ（１０１２）はゼロに戻り、これによってゲート電流ＩＧ（１００８）を有効にターンオフする。
【００６２】
図１０Ｂは、半導体デバイス１０６がターンオフされる際の、スイッチングシステム９３０内の種々の信号を示す波形図を示す。時間ｔ５において、基準電流Ｉｒｅｆ（１０１２）がゼロから電流Ｉｒｅｆ，ｏｆｆに遷移し、スイッチ制御信号ＥＮＳＲ−Ｃｔｒｌ（１０１０）がハイに遷移すると、半導体デバイス１０６をターンオフするプロセスが開始し、これによって、負方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックが加算回路９１０に到達することを可能にするが、正方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックをブロックするような、ダイオード９５２または９５４のうちの一方が選択される。時間ｔ５とｔ６との間であるフェーズＶＩの間、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）が、一定のスルーレート（例えば一定のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔ）によって制御された状態で減少し、その一方で、ゲート電流ＩＧ（１００８）が、半導体デバイス１０６のゲートを放電する。フェーズＶＩの間、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥ（１００２）は、ローのままであり、半導体デバイス１０６の負荷電流は、ＩＬｏａｄのままである。なぜなら、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）がまだミラープラトー電圧ＶＭｉｌｌｅｒに到達していないからである。
【００６３】
フェーズＶＩＩａの開始時点ｔ６において、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）がミラープラトー電圧ＶＭｉｌｌｅｒに到達し、半導体デバイスは、ターンオフし始める。時間ｔ６Ａとｔ７との間のフェーズＶＩＩの間、半導体デバイス１０６のコレクタ−エミッタ電圧ＶＣＥ（１００２）は、コントローラによって設定された制御されたレートｄＶＣＥ／ｄｔで増加し、その一方で、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）は、ミラープラトー電圧ＶＭｉｌｌｅｒのままである。時間ｔ７とｔ７Ａとの間のフェーズＶＩＩＩの間、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）は、半導体デバイス１０６の閾値電圧Ｖｔｈに近づき、その一方で、半導体デバイス１０６の負荷電流ＩＣ（１００４）は、コントローラによって設定された制御されたレートｄＩＣ／ｄｔで減少する。
【００６４】
時間ｔ７Ａとｔ８との間のフェーズＩＸの間、ゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）は、時間ｔ８においてゲート駆動電圧Ｖｏｕｔ，Ｄｒｉｖｅｒ（１００６）が最小値に到達するまで減少し続ける。時間ｔ８において、フェーズＸが開始し、基準電流Ｉｒｅｆ（１０１２）がゼロに戻るように遷移し、これによってゲート電流ＩＧ（１００８）を有効にターンオフする。
【００６５】
図１０Ｃは、半導体デバイス１０６がターンオンされているか、またはターンオフされているかに基づいてスイッチ９３２内のダイオード９５２および９５４を選択することの効果をさらに説明する概略的な波形図である。図示のように、スイッチ制御信号ＥＮＳＲ−Ｃｔｒｌ（１０１０）がローであり、正方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックは可能であるが、負方向ではブロックされるターンオンフェーズの間、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）は、固定のスルーレートによって制御された状態で正方向に増加する。しかしながら、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）がミラープラトー電圧ＶＭｉｌｌｅｒをオーバーシュートすると、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）は、ミラープラトー電圧ＶＭｉｌｌｅｒに負方向に近づく際に、ミラープラトー電圧ＶＭｉｌｌｅｒに向かってより迅速に（例えばより大きい勾配で）減少する。このより迅速な整定は、負方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔが存在しないことに起因する。
【００６６】
同様にして、スイッチ制御信号ＥＮＳＲ−Ｃｔｒｌ（１０１０）がハイであり、負方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックは可能であるが、正方向ではブロックされるターンオフフェーズの間、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）は、固定のスルーレートによって制御された状態で負方向に減少する。しかしながら、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）がミラープラトー電圧ＶＭｉｌｌｅｒをアンダーシュートすると、ゲート駆動電圧Ｖｏｕｔ，ｄｒｖ（１００６）は、ミラープラトー電圧ＶＭｉｌｌｅｒに正方向に近づく際に、ミラープラトー電圧ＶＭｉｌｌｅｒに向かってより迅速に（例えばより大きい勾配で）増加する。
【００６７】
図１１Ａは、実施形態ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックループの回路実装を示す。図示のように、増幅器９１４の出力部は、カレントミラー１１０４が後続するコンデンサ１１０２を含むフィードバック回路によって監視されており、このフィードバック回路の出力部は、電流加算ノード１１０６において増幅器９１４の入力部に結合されている。いくつかの実施形態では、図９Ａおよび９Ｂに示されるように、コンデンサ１１０２が微分器９１６の機能を実施し、カレントミラー１１０４が利得ブロック９０６の機能を実施し、電流加算ノード１１０６が加算回路９１０の機能を実施する。カレントミラー１１０４は、例えば当技術分野において公知のカレントミラーおよび／または電流増幅回路を使用して実装することができる。
【００６８】
基準電流Ｉｒｅｆ，ｏｎは、任意の定電流源によって調整ループに注入され、ターンオン／ターンオフ信号によって制御される。電流は、次に、バッファの入力部における加算ノードにおいて電圧に変換される。正の基準電流は、正のｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔをもたらし、負の基準電流は、負のｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔをもたらす。
【００６９】
図１１Ａに示されるように、増幅器９１４の出力電圧Ｖｏｕｔが変化するとすぐに、容量Ｃｆｂ，ＳＲを有するコンデンサ１１０２を介して変位電流Ｉｆｂ，ＳＲが生成される。この電流は、
Ｉｆｂ，ＳＲ＝Ｃｆｂ，ＳＲ・｛（ｄＶｏｕｔ，ｄｒｖ）／ｄｔ｝          （５）
によって定義される。したがって、変位電流Ｉｆｂ，ＳＲは、ドライバ出力のスルーレートｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔに対して比例しており、ドライバ出力のスルーレートｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔに関する情報を含んでいる。この電流は、Ｎ倍にミラーリングされ、負のフィードバックを有する閉ループにおいてスルーレートを制御するために増幅器９１４の入力部にフィードバックされる。したがって、この追加的な制御ループのフィードバック利得は、コンデンサ１１０２の容量Ｃｆｂ，ＳＲと、カレントミラー１１０４の比Ｎ：１と、によって決定される。出力電圧Ｖｏｕｔ，ｄｒｉｖｅｒが下降しており、したがってｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔが負である場合には、フィードバック電流Ｉｆｂ，ＳＲおよびＩｆｂ，ＳＲＮが自身の方向を変化させ、下降するスルーレートが制御される。したがって、値ｄＶｏｕｔ，ｄｒｉｖｅｒ／ｄｔは、上述したこれらのループ利得パラメータ（コンデンサ、カレントミラー比）と、基準電流Ｉｒｅｆ，ｏｎとに依存している。
【００７０】
代替的な実施形態では、増幅器９１４の出力電圧のスルーレートを、半導体デバイス１０６のゲート（ゲート抵抗９１８とパワースイッチとの間のノード）において直接的に制御することもできる。さらなる実施形態では、ゲート抵抗９１８を除去する（ゼロに設定する）こともでき、したがって、増幅器９１４の出力部とＩＧＢＴのゲートとが同一のノードであり、そのスルーレートが制御される。
【００７１】
図１１Ｂは、本発明のさらなる実施形態によるｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックループの回路実装を示す。図示のように、図９Ｂに示された利得ブロック９０６およびスイッチ９３２の機能（ダイオード９５２および９５４の機能を含む）は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２，およびＭＮ３と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，およびＭＰ３とを含む選択可能な電流源を使用して実装されている。図９Ｂに示された微分器９１６の機能は、コンデンサ１１１２および１１１４を使用して実装されている。
【００７２】
制御信号ＥＮＳＲ−ＣＴＲＬがローである場合には、ＮＭＯＳトランジスタＭＮ１およびＭＮ２によって実装されたローサイドカレントミラーが、ＮＭＯＳトランジスタＭＮ３をターンオフすることによってイネーブルされ、ＰＭＯＳトランジスタＭＰ１およびＭＰ２によって実装されたハイサイドカレントミラーが、ＰＭＯＳトランジスタＭＰ３をターンオンすることにより、ＰＭＯＳトランジスタＭＰ１およびＭＰ２のゲートをＶｃｃ２に結合させることによってディセーブルされる。動作中、増幅器９１４の出力部は、コンデンサ１１１４を介してＮＭＯＳトランジスタＭＮ１に接続されたダイオードに結合される。ＮＭＯＳトランジスタＭＮ１のゲートに結合されたゲートを有するＮＭＯＳトランジスタＭＮ２は、正のスルーレート制御を提供するために、トランジスタＭＮ１を流れる電流を増幅器９１４の入力部にミラーリングする。いくつかの実施形態では、ＮＭＯＳトランジスタＭＮ２の幅は、Ｎの電流利得を達成するために、ＮＭＯＳトランジスタＭＮ１の幅よりもＮ倍大きくなっている。
【００７３】
制御信号ＥＮＳＲ−ＣＴＲＬがハイである場合には、ＮＭＯＳトランジスタＭＮ１およびＭＮ２によって実装されたローサイドカレントミラーが、ＮＭＯＳトランジスタＭＮ３をターンオンすることによってディセーブルされ、それによってＮＭＯＳトランジスタＭＮ１およびＭＮ２をシャットオフする。ＰＭＯＳトランジスタＭＰ１およびＭＰ２によって実装されたハイサイドカレントミラーが、ＰＭＯＳトランジスタＭＰ３をターンオフすることによってイネーブルされる。動作中、増幅器９１４の出力部は、コンデンサ１１１２を介してＰＭＯＳトランジスタＭＰ１に接続されたダイオードに結合される。ＰＭＯＳトランジスタＭＰ１のゲートに結合されたゲートを有するＰＭＯＳトランジスタＭＰ２は、負のスルーレート制御を提供するために、トランジスタＭＰ１を流れる電流を増幅器９１４の入力部にミラーリングする。いくつかの実施形態では、ＰＭＯＳトランジスタＭＰ２の幅は、Ｎの電流利得を達成するために、ＰＭＯＳトランジスタＭＰ１の幅よりもＮ倍大きくなっている。
【００７４】
種々の実施形態において、カレントミラー比Ｎは、所望のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックレベルを提供するように選択される。いくつかの実施形態では、カレントミラー比Ｎを、プログラミング可能および／またはトリミング可能とすることができる。さらなる実施形態では、ＰＭＯＳトランジスタＭＰ１およびＭＰ２の幅の比を、ＮＭＯＳトランジスタＭＮ１およびＭＮ２の幅の比とは異ならせることができる。いくつかの実施形態では、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックの量を、コンデンサ１１１２および１１１４のサイズを選択することによって設定することもできる。
【００７５】
増幅器９１４の出力部と入力部との間に電流フィードバックを提供するためのカレントミラーを使用することにより、単一方向のフィードバックを提供する能力が提供されることを理解すべきである。例えば、ＮＭＯＳカレントミラーが選択された場合には、増幅器９１４の出力電圧の正の偏位のみが増幅器９１４の入力部にミラーリングされ、その一方で、増幅器９１４の出力電圧の負の偏位は、ＮＭＯＳカレントミラーを実質的にシャットオフする。同様にして、ＰＭＯＳカレントミラーが選択された場合には、増幅器９１４の出力電圧の負の偏位のみが増幅器９１４の入力部にミラーリングされ、その一方で、増幅器９１４の出力電圧の正の偏位は、ＰＭＯＳカレントミラーを実質的にシャットオフする。したがって、図１１Ｂの実施形態の回路におけるカレントミラーを使用することにより、実質的に、図９Ｂの実施形態に示されたダイオード９５２および９５４の整流機能が実施され、図１０Ｃに関して上述されたシステム性能に影響が及ぼされる。図１１Ａおよび図１１Ｂに示された回路実装の例は、多数の可能な実装例のうちの２つの具体例に過ぎないことをさらに理解すべきである。本発明の代替的な実施形態では、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバック回路を実装するために、当技術分野において公知の種々のタイプのトランジスタおよび種々のトポロジのカレントミラー／電流増幅器を使用することができる。
【００７６】
図１２Ａは、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔ制御技術を実装した、半導体デバイス１０６に結合されたドライバ集積回路１２００の実施形態を示す。図５，６，および７の実施形態と同様に、ドライバ集積回路１２００は、低電圧回路部分１２０１と、低電圧回路部分からガルバニック絶縁された高電圧回路部分１２０３とを含む。低電圧回路部分１２０１は、不足電圧ロックアウト（ＵＶＬＯ）ブロック５０１を含み、この不足電圧ロックアウト（ＵＶＬＯ）ブロック５０１は、図５に関して上述したように、集積回路装置５００の（正の）供給電圧ＶＣＣ１と、第１のグラウンドＧＮＤ１とを受信し、なお、集積回路装置５００は、第１のグラウンドＧＮＤ１を基準としている。低電圧回路部分１２０１は、図５〜図７に関して上述したように、論理ブロック５０２と、クロック信号発生器５０３と、ガルバニック絶縁された信号結合器５０５も含む。ドライバ集積回路１２００の高電圧回路部分１２０３は、同様にして図５〜図７に関して上述したように、制御ブロック５０６と、クロック信号発生器５０７と、不足電圧ロックアウトブロック５０８とを含む。いくつかの実施形態では、集積回路１２００は、単一の半導体基板上に実装されている。代替的に、低電圧回路部分１２０１は、第１の単一の半導体基板上に実装されており、高電圧回路部分１２０３は、第２の単一の半導体基板上に実装されている。さらなる代替的な実施形態では、集積回路１２００を種々に区分化することができる。例えば、集積回路１２００の全部または一部を、ディスクリート回路素子を使用して実装することができる。
【００７７】
高電圧回路部分１２０３は、増幅器９１４も含み、この増幅器９１４は、抵抗９１８を介して半導体デバイス１０６のゲートに結合された出力部と、動的コントローラ１２２０に結合された入力部と、を有する。動的コントローラ１２２０は、ＰＩコントローラとして記載されているが、当技術分野において公知の任意の適切な動的コントローラを使用することができることを理解すべきである。加算ノードは、動的コントローラ１２２０への入力部において電流加算ノードとして実装されている。３つのフィードバック経路は、増幅器９１４の出力部から、または半導体デバイス１０６から、増幅器９１４の入力部へと帰還するフィードバックを提供する。ｄＶＣＥ／ｄｔフィードバック経路は、半導体デバイス１０６のコレクタと動的コントローラ１２２０の入力部との間に結合されたコンデンサ５２０を含み、ｄＩＣ／ｄｔフィードバック経路は、半導体デバイス１０６のエミッタと動的コントローラの入力部との間に結合された、寄生インダクタンス１０７およびｄＩＣ／ｄｔフィードバックブロック１２０８を含み、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバック経路は、増幅器９１４の出力部と動的コントローラ１２２０の入力部との間に結合されたｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックブロック１２０６を含む。基準電流が、デジタル制御される電流源１２０４を介して動的コントローラ１２２０の入力部に導入され、このデジタル制御される電流源１２０４は、制御ブロック５０６によって生成され、レベルシフタブロック１２０２を介してレベルシフトされたデジタルワードに基づいて、電流を生成するように構成されている。図１２Ａに示されるように、デジタル制御される電流源１２０４は、デジタル−アナログ変換器を含み、基準電流Ｉｒｅｆを生成するための制御可能な電流源がこれに続いている。レベルシフタブロック１２０２は、制御ブロック５０６から獲得されたデジタル信号をレベルシフトし、デジタル制御される電流源１２０４と、実施形態のスイッチ／極性信号ＥＮＳＲ−Ｃｔｒｌとへのデジタル入力を生成するように構成されている。
【００７８】
種々の実施形態において、ｄＩＣ／ｄｔフィードバックブロック１２０８は、寄生インダクタンス１０７にわたる電圧を監視し、半導体デバイス１０６のコレクタ電流の一次微分に比例する電流比例量を提供する。ｄＩＣ／ｄｔフィードバックブロック１２０８の構造は、寄生インダクタンス１０７を介してｄＩＣ／ｄｔを監視するために、図１〜図７に開示されている種々の回路およびシステムを使用して実装することができる。
【００７９】
ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックブロック１２０６は、図９Ａ，９Ｂ，１１Ａ，および１１Ｂに関して上述された、実施形態のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバック回路を含む。例えば、いくつかの実施形態では、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックブロック１２０６は、図９Ａに図示されたカレントミラーのような制御可能な電流源に直列に結合されたコンデンサを含む。半導体デバイス１０６がターンオンされているか、またはターンオフされているかに依存して単一方向のｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔを提供する実施形態では、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックブロック１２０６は、一対の選択可能なカレントミラーを含むことができ、この一対の選択可能なカレントミラーは、図１１Ｂに関して上述したような、それぞれのカレントミラーの入力部に直列に結合されたそれぞれの入力コンデンサを有する。アクティブなカレントミラーを、制御信号ＥＮＳＲ−ＣＴＲＬに従って選択することができる。いくつかの実施形態では、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔフィードバックブロック１２０６は、利得ブロックに直列に結合された微分器と、図９Ａおよび９Ｂに関して上述したようなスイッチとを含む。このスイッチを、ｄＶｏｕｔ，Ｄｒｉｖｅｒ／ｄｔをイネーブルまたはディセーブルするように構成することができるか（図９Ａ）、または制御信号ＥＮＳＲ−ＣＴＲＬに基づいてダイオードおよび／または整流方向を選択するように構成することができる。
【００８０】
図１２Ｂは、本発明のさらなる実施形態による半導体デバイス１０６に結合された１つの実施形態のドライバ集積回路１２００を示す。図１２Ｂの実施形態は、増幅器９１４の出力部と半導体デバイス１０６のゲートとの間に結合された外部のブースタ段１２２２が追加されている点を除いて、図１２Ａの実施形態と同様である。半導体デバイス１０６が非常に大型であり、かつデバイスを動作させるために追加的な駆動が必要とされる実施形態において、外部のブースタ段１２２２を使用することができる。図１２Ｂの実施形態の１つの利点は、外部ブースタ段１２２２の出力を監視するための追加的なピンを追加することなく、外部のブースタ段を支援して、ワインドアップ作用を防止（または軽減）することが可能となることである。
【００８１】
図１２Ａおよび１２Ｂに示された実装形態は、実施形態のゲート駆動システムを実装するために使用することができる多数の可能なシステム実装例のうちの２つに過ぎないことを理解すべきである。
【００８２】
ここで、本発明の例示的な実施形態を要約する。他の実施形態も、本明細書全体および本明細書に添付された特許請求の範囲から理解することができる。
【００８３】
例１．    ゲート制御型コンポーネントを制御するためのゲートドライブ回路であって、前記ゲートドライブ回路は、動的コントローラと、前記動的コントローラのための少なくとも１つのコンポーネントフィードバック回路と、前記動的コントローラのためのゲート駆動フィードバック回路と、を含み、前記動的コントローラは、入力された基準信号を受信し、前記ゲートドライブ回路の出力端子を介して前記ゲート制御型コンポーネントのゲート電圧を制御するように構成されており、前記少なくとも１つのコンポーネントフィードバック回路は、前記ゲート制御型コンポーネントの負荷経路電圧の時間微分または負荷経路電流の時間微分のうちの少なくとも一方からのフィードバックを、前記動的コントローラに提供するように構成されており、前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路の前記出力端子における電圧の時間微分からのフィードバックを提供するように構成されている、ゲートドライブ回路。
【００８４】
例２．    前記ゲートドライブ回路は、バッファ回路をさらに含み、前記バッファ回路は、前記動的コントローラの出力部に結合された入力部と、前記ゲートドライブ回路の前記出力端子に結合された出力部と、を有する、例１記載のゲートドライブ回路。
【００８５】
例３．    前記バッファ回路と前記動的コントローラとは、単一の半導体基板上に配置されている、例２記載のゲートドライブ回路。
【００８６】
例４．    前記動的コントローラは、比例積分（ＰＩ）コントローラを含む、例１から３までのいずれか１つの例に記載のゲートドライブ回路。
【００８７】
例５．    前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオンする際には、第１の極性の第１の利得を有し、前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオフする際には、第２の極性の第２の利得を有し、なお、前記第１の極性および前記第２の極性は、負のフィードバックを提供するように構成されている、例１から４までのいずれか１つの例に記載のゲートドライブ回路。
【００８８】
例６．    前記ゲート駆動フィードバック回路はさらに、前記ゲートドライブ回路の前記出力端子における電圧の時間微分からの前記フィードバックを整流するように構成されている、例５記載のゲートドライブ回路。
【００８９】
例７．    前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオンする際には、前記ゲートドライブ回路の前記出力端子における電圧の正のスルーレートを制限するように構成されており、前記ゲート駆動フィードバック回路は、前記ゲートドライブ回路が前記ゲート制御型コンポーネントをターンオフする際には、前記ゲートドライブ回路の前記出力端子における電圧の負のスルーレートを制限するように構成されている、例５または６記載のゲートドライブ回路。
【００９０】
例８．    回路であって、前記回路は、ゲートドライブ回路と、動的コントローラと、加算回路と、少なくとも１つのフィードバック回路と、アンチワインドアップ回路と、を含み、前記ゲートドライブ回路は、ゲート駆動端子に結合された出力部を有し、前記ゲート駆動端子は、スイッチングトランジスタのゲートに結合されるように構成されており、前記動的コントローラは、前記ゲートドライブ回路の入力部に結合された出力部を有し、前記加算回路は、前記動的コントローラの入力部に結合された出力部と、基準信号を受信するように構成された第１の入力部と、を有し、前記少なくとも１つのフィードバック回路は、電圧測定端子と前記加算回路の第２の入力部との間に結合されており、前記スイッチングトランジスタの負荷経路電圧の微分および前記スイッチングトランジスタの負荷経路電流の微分のうちの少なくとも一方に比例する信号を、前記加算回路の前記第２の入力部に供給するように構成されており、前記アンチワインドアップ回路は、前記ゲートドライブ回路の前記出力部と前記加算回路の第３の入力部との間に結合されており、前記ゲートドライブ回路の出力電圧の微分に比例する信号を、前記加算回路の前記第３の入力部に供給するように構成されている、回路。
【００９１】
例９．    前記回路は、前記スイッチングトランジスタをさらに含む、例８記載の回路。
【００９２】
例１０．    前記少なくとも１つのフィードバック回路は、第１のフィードバック回路と、第２のフィードバック回路と、を含み、前記第１のフィードバック回路は、負荷経路電圧の微分に比例する第１の信号を、前記加算回路の前記第２の入力部に供給するように構成されており、前記第２のフィードバック回路は、前記スイッチングトランジスタの負荷経路電流の微分に比例する第２の信号を、前記加算回路の第４の入力部に供給するように構成されている、例８または９記載の回路。
【００９３】
例１１．    前記回路は、前記第２のフィードバック回路の出力部と、前記加算回路の前記第４の入力部との間に結合されたクリッピング回路をさらに含む、例１０記載の回路。
【００９４】
例１２．    前記アンチワインドアップ回路は、前記ゲートドライブ回路が前記スイッチングトランジスタをターンオンする際には、前記ゲートドライブ回路の出力電圧の微分に比例する信号に第１の利得を適用し、前記ゲートドライブ回路が前記スイッチングトランジスタをターンオフする際には、前記ゲートドライブ回路の出力電圧の微分に比例する信号に第２の利得を適用するように構成されている、例８から１１までのいずれか１つの例に記載の回路。
【００９５】
例１３．    前記アンチワインドアップ回路は、前記加算回路の前記第３の入力部に結合された出力部を有する第１のカレントミラーと、前記ゲートドライブ回路の前記出力部と前記第１のカレントミラーの入力部との間に結合された第１のコンデンサと、を有する、例１２記載の回路。
【００９６】
例１４．    前記アンチワインドアップ回路はさらに、前記加算回路の前記第３の入力部に結合された出力部を有する第２のカレントミラーと、前記ゲートドライブ回路の前記出力部と前記第２のカレントミラーの入力部との間に結合された第２のコンデンサと、を有する、例１３記載の回路。
【００９７】
例１５．    前記第１のカレントミラーは、前記第２のカレントミラーとは異なるミラー比を有する、例１４記載の回路。
【００９８】
例１６．    前記第１の利得は、第１の極性を含み、前記第２の利得は、前記第１の極性とは反対の第２の極性を含み、前記第１の極性および前記第２の極性は、負のフィードバックを提供するように構成されている、例１２から１５までのいずれか１つの例に記載の回路。
【００９９】
例１７．    前記回路は、外部のブースタ段をさらに含み、前記外部のブースタ段は、前記ゲート駆動端子に結合された入力部と、前記スイッチングトランジスタの前記ゲートに結合されるように構成された出力部と、を有する、例８から１６までのいずれか１つの例に記載の回路。
【０１００】
例１８．    スイッチングトランジスタを駆動する方法であって、前記方法は、前記スイッチングトランジスタをゲート駆動信号によって駆動することと、前記スイッチングトランジスタの負荷経路電圧の微分および負荷経路電流の微分のうちの少なくとも一方を測定することと、前記ゲート駆動信号の微分を測定することと、基準信号と、測定された前記ゲート駆動信号の微分と、測定された前記スイッチングトランジスタの負荷経路電圧の微分または測定された前記スイッチングトランジスタの負荷経路電流の微分のうちの少なくとも一方と、に基づいてエラー信号を形成することと、前記ゲート駆動信号を形成することと、を含み、前記ゲート駆動信号を形成することは、動的コントローラを使用して前記エラー信号を処理することを含む、方法。
【０１０１】
例１９．    前記ゲート駆動信号を形成することはさらに、前記動的コントローラを使用して制御信号を生成することと、前記制御信号によってゲートドライブ回路の入力部を駆動することと、前記ゲートドライブ回路を使用して前記ゲート駆動信号を生成することとを含む、例１８記載の方法。
【０１０２】
例２０．    前記スイッチングトランジスタをゲート駆動信号によって駆動することは、前記ゲート駆動信号によってブースタ段を駆動することを含み、前記ブースタ段の出力部は、前記スイッチングトランジスタのゲートに結合されている、例１８または１９記載の方法。
【０１０３】
例２１．    前記動的コントローラは、比例積分（ＰＩ）コントローラである、例１８から２０までのいずれか１つの例に記載の方法。
【０１０４】
例２２．    前記方法はさらに、前記スイッチングトランジスタをターンオンする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分に第１の利得を適用することと、前記スイッチングトランジスタをターンオフする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分に第２の利得を適用することとを含む、例１８から２１までのいずれか１つの例に記載の方法。
【０１０５】
例２３．    前記方法はさらに、前記スイッチングトランジスタをターンオンする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分の第１の極性のみを提供することと、前記スイッチングトランジスタをターンオフする際には、前記エラー信号を形成する前に、測定された前記ゲート駆動信号の微分の第２の極性のみを提供することと、を含み、なお、前記第２の極性は、前記第１の極性とは反対である、例２２記載の方法。
【０１０６】
例２４．    前記第１の極性は、前記ゲート駆動信号の正のスルーレートを表しており、前記第２の極性は、前記ゲート駆動信号の負のスルーレートを表している、例２３記載の方法。
【０１０７】
例２５．    前記第１の利得は、第１の極性を含み、前記第２の利得は、前記第１の極性とは反対の第２の極性を含む、例２２記載の方法。
【０１０８】
例２６．    前記方法はさらに、スイッチ制御信号を受信することと、受信した前記スイッチ制御信号に基づいて前記基準信号を生成することとを含む、例１８から２５までのいずれか１つの例に記載の方法。
【０１０９】
例２７．    前記スイッチ制御信号は、パルス幅変調信号を含む、例２６記載の方法。
【０１１０】
本発明を、例示的な実施形態を参照しながら説明してきたが、この説明は、限定する意味で解釈されることを意図したものではない。例示的な実施形態の種々の修正および組み合わせ、ならびに本発明の他の実施形態は、明細書を参照することによって当業者には明らかであろう。したがって、添付の特許請求の範囲が、あらゆるそのような修正形態または実施形態を包含することが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【外国語明細書】
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