(57)【要約】【課題】分周比を切り替えることが可能であり、かつ、消費電流を低減することが可能な分周回路を提供すること。【解決手段】１以上の整数ｎ及び前記整数ｎと異なる１以上の整数ｍに対して、第１の分周比設定信号に応じて、入力されるクロック信号をｎ分周又はｍ分周する第１の分周器と、前記第１の分周器から出力される信号を２分周する第２の分周器と、前記第１の分周器から出力される信号又は前記第２の分周器から出力される信号を選択して出力するセレクターと、第２の分周比設定信号に応じて、前記第２の分周器から出力される信号を前記第１の分周比設定信号として設定する分周モード制御回路と、を備えている、分周回路。【選択図】図１２
2019220856.tif 000002
【特許請求の範囲】
【請求項１】
１以上の整数ｎ及び前記整数ｎと異なる１以上の整数ｍに対して、第１の分周比設定信号に応じて、入力されるクロック信号をｎ分周又はｍ分周する第１の分周器と、
前記第１の分周器から出力される信号を２分周する第２の分周器と、
前記第１の分周器から出力される信号又は前記第２の分周器から出力される信号を選択して出力するセレクターと、
第２の分周比設定信号に応じて、前記第２の分周器から出力される信号を前記第１の分周比設定信号として設定する分周モード制御回路と、を備えている、分周回路。
【請求項２】
前記整数ｎは２であり、かつ、前記整数ｍは３である、請求項１に記載の分周回路。
【請求項３】
前記整数ｎは３であり、かつ、前記整数ｍは４である、請求項１に記載の分周回路。
【請求項４】
前記第１の分周器は、
前記整数ｎ、前記整数ｍ、並びに前記整数ｎ及び前記整数ｍのいずれとも異なる１以上の整数ｋに対して、前記第１の分周比設定信号及び第３の分周比設定信号に応じて、前記クロック信号をｎ分周、ｍ分周又はｋ分周し、
前記整数ｎは２であり、かつ、前記整数ｍは３であり、かつ、前記整数ｋは４であり、
前記分周モード制御回路は、
前記第２の分周比設定信号に応じて、前記第２の分周器から出力される信号を前記第１の分周比設定信号又は前記第３の分周比設定信号として設定する、請求項１に記載の分周回路。
【請求項５】
前記第１の分周器は、
前記クロック信号が入力される第１のフリップフロップと、
前記第１のフリップフロップから出力される信号が入力される第２のフリップフロップと、を含み、
前記第２の分周器は、
前記第２のフリップフロップから出力される信号が入力される第３のフリップフロップを含む、請求項１乃至４のいずれか一項に記載の分周回路。
【請求項６】
前記第１のフリップフロップ、前記第２のフリップフロップ及び前記第３のフリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップである、請求項５に記載の分周回路。
【請求項７】
請求項１乃至６のいずれか一項に記載の分周回路と、
前記分周回路に前記クロック信号を供給するクロック信号生成回路と、を備えている、発振器。
【請求項８】
請求項７に記載の発振器を備えている、電子機器。
【請求項９】
請求項７に記載の発振器を備えている、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周回路、発振器、電子機器及び移動体に関する。
【背景技術】
【０００２】
特許文献１には、ＰＬＬ（Phase Locked Loop）と、１から１２８までの複数の分周比でＰＬＬ出力を分周して得られた複数の分周クロックを切り替えて出力する分周回路と、を備えたクロック生成回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２９６９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のクロック生成回路が備える分周回路では、並列に設けられた複数の分周器からの信号がマルチプレクサーによって選択されるため、複数の分周器が並列に動作する必要があり、消費電流が増大するおそれがある。
【課題を解決するための手段】
【０００５】
本発明に係る分周回路の一態様は、
１以上の整数ｎ及び前記整数ｎと異なる１以上の整数ｍに対して、第１の分周比設定信号に応じて、入力されるクロック信号をｎ分周又はｍ分周する第１の分周器と、
前記第１の分周器から出力される信号を２分周する第２の分周器と、
前記第１の分周器から出力される信号又は前記第２の分周器から出力される信号を選択して出力するセレクターと、
第２の分周比設定信号に応じて、前記第２の分周器から出力される信号を前記第１の分周比設定信号として設定する分周モード制御回路と、を備えている。
【０００６】
前記分周回路の一態様において、
前記整数ｎは２であり、かつ、前記整数ｍは３であってもよい。
【０００７】
前記分周回路の一態様において、
前記整数ｎは３であり、かつ、前記整数ｍは４であってもよい。
【０００８】
前記分周回路の一態様において、
前記第１の分周器は、
前記整数ｎ、前記整数ｍ、並びに前記整数ｎ及び前記整数ｍのいずれとも異なる１以上の整数ｋに対して、前記第１の分周比設定信号及び第３の分周比設定信号に応じて、前記クロック信号をｎ分周、ｍ分周又はｋ分周し、
前記整数ｎは２であり、かつ、前記整数ｍは３であり、かつ、前記整数ｋは４であり、
前記分周モード制御回路は、
前記第２の分周比設定信号に応じて、前記第２の分周器から出力される信号を前記第１の分周比設定信号又は前記第３の分周比設定信号として設定してもよい。
【０００９】
前記分周回路の一態様において、
前記第１の分周器は、
前記クロック信号が入力される第１のフリップフロップと、
前記第１のフリップフロップから出力される信号が入力される第２のフリップフロップと、を含み、
前記第２の分周器は、
前記第２のフリップフロップから出力される信号が入力される第３のフリップフロップを含んでもよい。
【００１０】
前記分周回路の一態様において、
前記第１のフリップフロップ、前記第２のフリップフロップ及び前記第３のフリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップであってもよい。
【００１１】
本発明に係る発振器の一態様は、
前記分周回路の一態様と、
前記分周回路に前記クロック信号を供給するクロック信号生成回路と、を備えている。
【００１２】
本発明に係る電子機器の一態様は、
前記発振器の一態様を備えている。
【００１３】
本発明に係る移動体の一態様は、
前記発振器の一態様を備えている。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態の分周回路の構成を示す図。
【図２】整数ｎ，ｍ，ｋが２，３，４である場合の分周回路の構成例を示す図。
【図３】第３のフリップフロップの構成例を示す図。
【図４】第２の分周比設定信号と分周回路の動作モードとの関係の一例を示す図。
【図５】２分周モードにおける分周回路の動作を説明するためのタイミングチャート図。
【図６】３分周モードにおける分周回路の動作を説明するためのタイミングチャート図。
【図７】４分周モードにおける分周回路の動作を説明するためのタイミングチャート図。
【図８】５分周モードにおける分周回路の動作を説明するためのタイミングチャート図。
【図９】６分周モードにおける分周回路の動作を説明するためのタイミングチャート図。
【図１０】７分周モードにおける分周回路の動作を説明するためのタイミングチャート図。
【図１１】比較例の分周回路の構成を示す図。
【図１２】第２実施形態の分周回路の構成を示す図。
【図１３】整数ｎ，ｍが２，３である場合の分周回路の構成例を示す図。
【図１４】第２の分周比設定信号と分周回路の動作モードとの関係の一例を示す図。
【図１５】整数ｎ，ｍが３，４である場合の分周回路の構成例を示す図。
【図１６】第２の分周比設定信号と分周回路の動作モードとの関係の一例を示す図。
【図１７】変形例の分周回路における第１のフリップフロップの構成例を示す図。
【図１８】変形例の分周回路における第２のフリップフロップの構成例を示す図。
【図１９】変形例の分周回路における第３のフリップフロップの構成例を示す図。
【図２０】本実施形態の発振器の機能ブロック図。
【図２１】本実施形態の電子機器の機能ブロック図。
【図２２】本実施形態の電子機器の外観の一例を示す図。
【図２３】本実施形態の移動体の一例を示す図。
【発明を実施するための形態】
【００１５】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１６】
１．分周回路
１−１．第１実施形態
図１は、第１実施形態の分周回路の構成を示す図である。図１に示すように、第１実施形態の分周回路１は、第１の分周器１０、第２の分周器２０、分周モード制御回路３０及びセレクター４０を含む。
【００１７】
第１の分周器１０は、第１の分周比設定信号ＤＩＶ１及び第３の分周比設定信号ＤＩＶ３に応じて、クロック信号ＣＫＸをｎ分周、ｍ分周又はｋ分周する。ｎは１以上の整数であり、ｍは整数ｎと異なる１以上の整数であり、ｋは整数ｎ及び整数ｍのいずれとも異なる１以上の整数である。第１の分周器１０は、クロック信号ＣＫが入力される第１のフリップフロップ１１と、第１のフリップフロップ１１から出力される信号Ｑ０が入力される第２のフリップフロップ１２と、を含んでもよい。第１のフリップフロップ１１には、クロック信号ＣＫが直接入力されてもよいし、クロック信号ＣＫがバッファー回路やインバーター回路等の論理回路を介して入力されてもよい。同様に、第２のフリップフロップ１２には、信号Ｑ０が直接入力されてもよいし、信号Ｑ０がバッファー回路やインバーター回路等の論理回路を介して入力されてもよい。
【００１８】
第２の分周器２０は、第１の分周器１０から出力される信号Ｑ１を２分周する。第２の分周器２０は、信号Ｑ１が入力される第３のフリップフロップ２１を含んでもよい。第３のフリップフロップ２１には、信号Ｑ１が直接入力されてもよいし、信号Ｑ１がバッファー回路やインバーター回路等の論理回路を介して入力されてもよい。
【００１９】
分周モード制御回路３０は、第２の分周比設定信号ＤＩＶ２に応じて、第２の分周器２０から出力される信号Ｑ２を第１の分周比設定信号ＤＩＶ１又は第３の分周比設定信号ＤＩＶ３として設定する。
【００２０】
セレクター４０は、選択信号ＳＥＬに応じて、第１の分周器１０から出力される信号Ｑ１又は第２の分周器２０から出力される信号Ｑ２を選択してクロック信号ＣＫＯとして出力する。
【００２１】
図２は、整数ｎが２であり、かつ、整数ｍが３であり、かつ、整数ｋが４である場合の分周回路１の構成例を示す図である。図２において、図１と同じ構成要素には同じ符号が付されている。
【００２２】
第１の分周器１０は、第１のフリップフロップ１１、第２のフリップフロップ１２及びインバーター回路１３を含む。
【００２３】
インバーター回路１３は、クロック信号ＣＫが入力され、クロック信号ＣＫの論理レベルが反転されたクロック信号ＣＫＸを出力する。
【００２４】
第１のフリップフロップ１１は、Ｅ−ＴＳＰＣ（Extended True Single Phase Clock）型のフリップフロップであり、Ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスターである４個のＰＭＯＳトランジスター１１０，１１１，１１２，１１３及びＮチャネル型のＭＯＳトランジスターである５個のＮＭＯＳトランジスター１１４，１１
５，１１６，１１７，１１８を含む。
【００２５】
ＰＭＯＳトランジスター１１０，１１１，１１２，１１３の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１１４，１１５，１１６，１１７，１１８の各々のソースにはグラウンド電圧が供給される。
【００２６】
ＰＭＯＳトランジスター１１０のゲートは、ＰＭＯＳトランジスター１２４のドレイン及びＮＭＯＳトランジスター１２８のドレインと電気的に接続されており、信号Ｑ１Ｎが入力される。また、ＮＭＯＳトランジスター１１４のゲート、ＮＭＯＳトランジスター１１５のゲート及びＰＭＯＳトランジスター１１２のゲートには、インバーター回路１３から出力されるクロック信号ＣＫＸが入力される。
【００２７】
ＰＭＯＳトランジスター１１０のドレインは、ＮＭＯＳトランジスター１１４のドレイン及びＰＭＯＳトランジスター１１１のゲートと電気的に接続されている。
【００２８】
ＰＭＯＳトランジスター１１１のドレインは、ＮＭＯＳトランジスター１１５のドレイン及びＮＭＯＳトランジスター１１６のゲートと電気的に接続されている。
【００２９】
ＰＭＯＳトランジスター１１２のドレインは、ＮＭＯＳトランジスター１１６のドレイン、ＮＭＯＳトランジスター１１８のドレイン、ＰＭＯＳトランジスター１１３のゲート及びＮＭＯＳトランジスター１１７のゲートと電気的に接続されている。
【００３０】
ＰＭＯＳトランジスター１１３のドレインは、ＮＭＯＳトランジスター１１７のドレインと電気的に接続されている。
【００３１】
ＮＭＯＳトランジスター１１８のゲートには、第１の分周比設定信号ＤＩＶ１が入力される。
【００３２】
このように構成されている第１のフリップフロップ１１では、クロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１１４がオンし、信号Ｑ１Ｎが論理反転された信号が、ＰＭＯＳトランジスター１１０のドレインとＮＭＯＳトランジスター１１４のドレインとが接続されるノードＮ１１に伝搬する。また、ＮＭＯＳトランジスター１１５がオンし、ノードＮ１１の信号が論理反転された信号が、ＰＭＯＳトランジスター１１１のドレインとＮＭＯＳトランジスター１１５のドレインとが接続されるノードＮ１２に伝搬する。
【００３３】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１１２がオンし、第１の分周比設定信号ＤＩＶ１がローレベルであればＮＭＯＳトランジスター１１８がオフし、ノードＮ１２の信号が論理反転された信号が、ＰＭＯＳトランジスター１１２のドレインとＮＭＯＳトランジスター１１６のドレインとが接続されるノードＮ１３に伝搬する。また、ノードＮ１３の信号が論理反転された信号が、ＰＭＯＳトランジスター１１３のドレインとＮＭＯＳトランジスター１１７のドレインとが接続されるノードＮ１４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１１４，１１５がオフするため、信号Ｑ１ＮはノードＮ１２まで伝搬せず、ノードＮ１３，Ｎ１４の信号が保持される。
【００３４】
このように、第１の分周比設定信号ＤＩＶ１がローレベルであれば、第１のフリップフロップ１１は、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ１Ｎが論理反転された信号をノードＮ１３に保持するとともに、信号Ｑ１Ｎと同じ論理レベルの信号Ｑ０をノードＮ１４に保持し、Ｎ１４に保持している信号Ｑ０を出力する。
【００３５】
一方、第１の分周比設定信号ＤＩＶ１がハイレベルであれば、ＮＭＯＳトランジスター１１８がオンするため、ノードＮ１３の電圧は強制的にローレベルとなり、ノードＮ１４の電圧は強制的にハイレベルとなる。すなわち、第１の分周比設定信号ＤＩＶ１がハイレベルであれば、第１のフリップフロップ１１は、信号Ｑ１Ｎがローレベルでもハイレベルでも、ノードＮ１４からハイレベルの信号Ｑ０を出力する。
【００３６】
第２のフリップフロップ１２は、Ｅ−ＴＳＰＣ型のフリップフロップであり、６個のＰＭＯＳトランジスター１２０，１２１，１２２，１２３，１２４，１２５及び４個のＮＭＯＳトランジスター１２６，１２７，１２８，１２９を含む。
【００３７】
ＰＭＯＳトランジスター１２０，１２１，１２３，１２４，１２５の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１２６，１２７，１２８，１２９の各々のソースにはグラウンド電圧が供給される。
【００３８】
ＰＭＯＳトランジスター１２０のゲートは、ＰＭＯＳトランジスター１１３のドレイン及びＮＭＯＳトランジスター１１７のドレインと電気的に接続されておち、信号Ｑ０が入力される。また、ＰＭＯＳトランジスター１２１のゲートには、第３の分周比設定信号ＤＩＶ３が入力される。また、ＰＭＯＳトランジスター１２２のゲートは、ＰＭＯＳトランジスター１２４のドレイン及びＮＭＯＳトランジスター１２８のドレインと電気的に接続されており、信号Ｑ１Ｎが入力される。また、ＮＭＯＳトランジスター１２６のゲート、ＮＭＯＳトランジスター１２７のゲート及びＰＭＯＳトランジスター１２４のゲートには、クロック信号ＣＫＸが入力される。
【００３９】
ＰＭＯＳトランジスター１２０のドレインは、ＮＭＯＳトランジスター１２６のドレイン、ＰＭＯＳトランジスター１２２のドレイン及びＰＭＯＳトランジスター１２３のゲートと電気的に接続されている。また、ＰＭＯＳトランジスター１２１のドレインは、ＰＭＯＳトランジスター１２２のソースと電気的に接続されている。
【００４０】
ＰＭＯＳトランジスター１２１のドレインは、ＮＭＯＳトランジスター１２７のドレイン及びＮＭＯＳトランジスター１２８のゲートと電気的に接続されている。
【００４１】
ＰＭＯＳトランジスター１２４のドレインは、ＮＭＯＳトランジスター１２８のドレイン、ＰＭＯＳトランジスター１２５のゲート及びＮＭＯＳトランジスター１２９のゲートと電気的に接続されている。
【００４２】
ＰＭＯＳトランジスター１２５のドレインは、ＮＭＯＳトランジスター１２９のドレインと電気的に接続されている。
【００４３】
このように構成されている第２のフリップフロップ１２では、クロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１２６がオンし、第３の分周比設定信号ＤＩＶ３がハイレベルであれば、ＰＭＯＳトランジスター１２１がオフし、信号Ｑ０が論理反転された信号が、ＰＭＯＳトランジスター１２０のドレインとＮＭＯＳトランジスター１２６のドレインとが接続されるノードＮ２１に伝搬する。また、ＮＭＯＳトランジスター１２７がオンし、ノードＮ２１の信号が論理反転された信号が、ＰＭＯＳトランジスター１２３のドレインとＮＭＯＳトランジスター１２７のドレインとが接続されるノードＮ２２に伝搬する。
【００４４】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１２４がオンし、ノードＮ２２の信号が論理反転された信号が、ＰＭＯＳトランジスター１２４のドレイン
とＮＭＯＳトランジスター１２８のドレインとが接続されるノードＮ２３に伝搬する。また、ノードＮ２３の信号Ｑ１Ｎが論理反転された信号が、ＰＭＯＳトランジスター１２５のドレインとＮＭＯＳトランジスター１２９のドレインとが接続されるノードＮ２４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１２６，１２７がオフするため、信号Ｑ０はノードＮ２２まで伝搬せず、ノードＮ２３，Ｎ２４の信号が保持される。
【００４５】
このように、第３の分周比設定信号ＤＩＶ３がハイレベルであれば、第２のフリップフロップ１２は、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ０が論理反転された信号Ｑ１ＮをノードＮ２３に保持するとともに、信号Ｑ０と同じ論理レベルの信号Ｑ１をノードＮ２４に保持し、Ｎ２３，Ｎ２４に保持している信号Ｑ１Ｎ，Ｑ１を出力する。
【００４６】
一方、クロック信号ＣＫＸがハイレベルのとき、第３の分周比設定信号ＤＩＶ３がローレベルであれば、ＰＭＯＳトランジスター１２１がオンするため、信号Ｑ０と信号Ｑ１Ｎとの論理積信号が論理反転された信号がノードＮ２１に伝搬する。すなわち、第３の分周比設定信号ＤＩＶ３がローレベルであれば、第２のフリップフロップ１２は、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ０と信号Ｑ１Ｎとの論理積信号が論理反転された信号Ｑ１ＮをノードＮ２３に保持するとともに、当該論理積信号と同じ論理レベルの信号Ｑ１をノードＮ２４に保持し、Ｎ２３，Ｎ２４に保持している信号Ｑ１Ｎ，Ｑ１を出力する。
【００４７】
第２の分周器２０は、第３のフリップフロップ２１及びインバーター回路２２を含む。インバーター回路２２は、第２のフリップフロップ１２から出力される信号Ｑ１が入力され、信号Ｑ１の論理レベルが反転された信号Ｑ１Ｘを出力する。
【００４８】
第３のフリップフロップ２１は、データ入力端子Ｄ、クロック入力端子Ｃ、リセット入力端子ＲＸ、非反転出力端子Ｑ及び反転出力端子ＱＸを有する。データ入力端子Ｄには、反転出力端子ＱＸから出力される信号Ｑ２Ｘが入力される。クロック入力端子Ｃには、インバーター回路２２から出力される信号Ｑ１Ｘが入力される。リセット入力端子ＲＸにはリセット信号ＲＳＴＸが入力される。
【００４９】
そして、第３のフリップフロップ２１は、リセット入力端子ＲＸに入力されるリセット信号ＲＳＴＸがハイレベルであるとき、クロック入力端子Ｃに入力される信号Ｑ１Ｘの立ち下がりエッジ、すなわち、信号Ｑ１の立ち上がりエッジで、データ入力端子Ｄから入力される信号Ｑ２Ｘ及びその論理反転信号を保持し、保持しているこれらの信号を非反転出力端子Ｑ及び反転出力端子ＱＸからそれぞれ出力する。これにより、第３のフリップフロップ２１は、信号Ｑ１が２分周された信号Ｑ２を非反転出力端子Ｑから出力する。
【００５０】
なお、第３のフリップフロップ２１は、リセット信号ＲＳＴＸがローレベルであるときは、非反転出力端子Ｑからローレベルの信号Ｑ２を出力し、反転出力端子ＱＸからハイレベルの信号Ｑ２Ｘを出力する。
【００５１】
図３は、第３のフリップフロップ２１の構成例を示す図である。図３の例では、第３のフリップフロップ２１は、Ｅ−ＴＳＰＣ型のフリップフロップであり、５個のＰＭＯＳトランジスター１００，１０１，１０２，１０３，１０４及び４個のＮＭＯＳトランジスター１０５，１０６，１０７，１０８を含む。
【００５２】
ＰＭＯＳトランジスター１００，１０１，１０２，１０３，１０４の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１０５，１０６，１０７，１０８の各々のソースにはグラウンド電圧が供給される。
【００５３】
データ入力端子Ｄは、ＰＭＯＳトランジスター１００のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１０５のゲート、ＮＭＯＳトランジスター１０６のゲート及びＰＭＯＳトランジスター１０２のゲートと電気的に接続されている。また、リセット入力端子ＲＸは、ＰＭＯＳトランジスター１０４のゲートと電気的に接続されている。
【００５４】
ＰＭＯＳトランジスター１００のドレインは、ＮＭＯＳトランジスター１０５のドレイン及びＰＭＯＳトランジスター１０１のゲートと電気的に接続されている。
【００５５】
ＰＭＯＳトランジスター１０１のドレインは、ＮＭＯＳトランジスター１０６のドレイン及びＮＭＯＳトランジスター１０７のゲートと電気的に接続されている。
【００５６】
ＰＭＯＳトランジスター１０２のドレインは、ＮＭＯＳトランジスター１０７のドレイン、ＰＭＯＳトランジスター１０４のドレイン、ＰＭＯＳトランジスター１０３のゲート、ＮＭＯＳトランジスター１０８のゲート及び反転出力端子ＱＸと電気的に接続されている。
【００５７】
ＰＭＯＳトランジスター１０３のドレインは、ＮＭＯＳトランジスター１０８のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【００５８】
このように構成されている第３のフリップフロップ２１では、クロック入力端子Ｃから入力される信号Ｑ１Ｘがハイレベルのとき、ＮＭＯＳトランジスター１０５がオンし、データ入力端子Ｄから入力される信号Ｑ２Ｘが論理反転された信号が、ＰＭＯＳトランジスター１００のドレインとＮＭＯＳトランジスター１０５のドレインとが接続されるノードＮ１に伝搬する。また、ＮＭＯＳトランジスター１０６がオンし、ノードＮ１の信号が論理反転された信号が、ＰＭＯＳトランジスター１０１のドレインとＮＭＯＳトランジスター１０６のドレインとが接続されるノードＮ２に伝搬する。
【００５９】
信号Ｑ１Ｘがローレベルのときは、ＰＭＯＳトランジスター１０２がオンし、リセット入力端子ＲＸに入力されるリセット信号ＲＳＴＸがハイレベルであればＰＭＯＳトランジスター１０４がオフし、ノードＮ２の信号が論理反転された信号が、ＰＭＯＳトランジスター１０２のドレインとＮＭＯＳトランジスター１０７のドレインとが接続されるノードＮ３に伝搬する。また、ノードＮ３の信号が論理反転された信号が、ＰＭＯＳトランジスター１０３のドレインとＮＭＯＳトランジスター１０８のドレインとが接続されるノードＮ４に伝搬する。なお、信号Ｑ１Ｘがローレベルのときは、ＮＭＯＳトランジスター１０５，１０６がオフするため、データ入力端子Ｄから入力される信号Ｑ２ＸはノードＮ２まで伝搬せず、ノードＮ３，Ｎ４の信号が保持される。
【００６０】
このように、リセット信号ＲＳＴＸがハイレベルであれば、第３のフリップフロップ２１は、クロック入力端子Ｃから入力される信号Ｑ１Ｘの立ち下がりエッジで、データ入力端子Ｄから入力される信号Ｑ２Ｘが論理反転された信号をノードＮ３に保持するとともに、信号Ｑ２Ｘと同じ論理レベルの信号をノードＮ４に保持し、ノードＮ３，Ｎ４に保持している信号を信号Ｑ２Ｘ，Ｑ２として反転出力端子ＱＸ及び非反転出力端子Ｑから出力する。これにより、第３のフリップフロップ２１は、信号Ｑ１Ｘを２分周した信号Ｑ２を出力する。
【００６１】
一方、リセット信号ＲＳＴＸがローレベルであれば、ＰＭＯＳトランジスター１０４がオンするため、ノードＮ３の電圧は強制的にハイレベルとなり、ノードＮ４の電圧は強制的にローレベルとなる。すなわち、リセット信号ＲＳＴＸがローレベルであれば、第３の
フリップフロップ２１は、信号Ｑ１Ｘがローレベルでもハイレベルでも、非反転出力端子Ｑからローレベルの信号Ｑ２を出力し、反転出力端子ＱＸからハイレベルの信号Ｑ２Ｘを出力する。
【００６２】
図２の説明に戻り、分周モード制御回路３０は、第２の分周比設定信号ＤＩＶ２及び信号Ｑ２に基づいて、第１の分周比設定信号ＤＩＶ１、第３の分周比設定信号ＤＩＶ３、選択信号ＳＥＬ及びリセット信号ＲＳＴＸを生成する。
【００６３】
セレクター４０は、選択信号ＳＥＬに応じて、信号Ｑ１又は信号Ｑ２を選択してクロック信号ＣＫＯとして出力する。図２の例では、セレクター４０は、選択信号ＳＥＬがローレベルのときは信号Ｑ１を選択し、選択信号ＳＥＬがハイレベルのときは信号Ｑ２を選択し、クロック信号ＣＫＯとして出力する。
【００６４】
このように構成されている図２に示す分周回路１は、外部から入力される第２の分周比設定信号ＤＩＶ２に応じた動作モードで動作する。図４は、図２に示す分周回路１において、第２の分周比設定信号ＤＩＶ２と分周回路１の動作モードとの関係の一例を示す図である。なお、図４では、各信号のローレベルを“０”、ハイレベルを“１”と表記している。
【００６５】
図４の例では、第２の分周比設定信号ＤＩＶ２は３ビットの信号であり、第２の分周比設定信号ＤＩＶ２が“０００”又は“００１”の設定は禁止され、分周回路１から出力されるクロック信号ＣＫＯは無効である。
【００６６】
図４に示すように、第２の分周比設定信号ＤＩＶ２が“０１０”のときは、第１の分周比設定信号ＤＩＶ１がハイレベル、第３の分周比設定信号ＤＩＶ３がローレベル、リセット信号ＲＳＴＸがローレベル、選択信号ＳＥＬがローレベルとなり、分周回路１の動作モードが２分周モードに設定される。図５は、２分周モードにおける分周回路１の動作を説明するためのタイミングチャート図である。図５に示すように、２分周モードでは、第１の分周比設定信号ＤＩＶ１がハイレベルであるためＮＭＯＳトランジスター１１８及びＰＭＯＳトランジスター１１３がオンし、信号Ｑ０がハイレベルとなる。また、信号Ｑ０がハイレベルであるためＰＭＯＳトランジスター１２０がオフし、第３の分周比設定信号ＤＩＶ３がローレベルであるため、ＰＭＯＳトランジスター１２１がオンする。そのため、第２のフリップフロップ１２は２分周器として動作し、信号Ｑ１はクロック信号ＣＫが２分周された信号となる。また、リセット信号ＲＳＴＸがローレベルであるため、信号Ｑ２はローレベルとなる。そして、選択信号ＳＥＬがローレベルであるため、クロック信号ＣＫＯとして信号Ｑ１が選択される。したがって、分周回路１は、２分周モードでは、クロック信号ＣＫが２分周されたクロック信号ＣＫＯを出力する。
【００６７】
図４に示すように、第２の分周比設定信号ＤＩＶ２が“０１１”のときは、第１の分周比設定信号ＤＩＶ１がローレベル、第３の分周比設定信号ＤＩＶ３がローレベル、リセット信号ＲＳＴＸがローレベル、選択信号ＳＥＬがローレベルとなり、分周回路１の動作モードが３分周モードに設定される。図６は、３分周モードにおける分周回路１の動作を説明するためのタイミングチャート図である。図６に示すように、３分周モードでは、第１の分周比設定信号ＤＩＶ１がローレベルであるためＮＭＯＳトランジスター１１８がオフし、第１のフリップフロップ１１は、クロック信号ＣＫの立ち上がりエッジで、信号Ｑ１Ｎと同じ論理レベル、すなわち、信号Ｑ１が論理反転された信号Ｑ０を保持して出力する。したがって、信号Ｑ０は、信号Ｑ１が論理反転されてクロック信号ＣＫの１周期分遅延した信号となる。また、第３の分周比設定信号ＤＩＶ３がローレベルであるため、ＰＭＯＳトランジスター１２１がオンする。そのため、第２のフリップフロップ１２は、クロック信号ＣＫの立ち上がりエッジで、信号Ｑ０と信号Ｑ１Ｎとの論理積信号と同じ論理レベ
ルの信号Ｑ１を保持して出力する。その結果、信号Ｑ１はクロック信号ＣＫが３分周された信号となる。また、リセット信号ＲＳＴＸがローレベルであるため、信号Ｑ２はローレベルとなる。そして、選択信号ＳＥＬがローレベルであるため、クロック信号ＣＫＯとして信号Ｑ１が選択される。したがって、分周回路１は、３分周モードでは、クロック信号ＣＫが３分周されたクロック信号ＣＫＯを出力する。
【００６８】
図４に示すように、第２の分周比設定信号ＤＩＶ２が“１００”のときは、第１の分周比設定信号ＤＩＶ１がローレベル、第３の分周比設定信号ＤＩＶ３がハイレベル、リセット信号ＲＳＴＸがローレベル、選択信号ＳＥＬがローレベルとなり、分周回路１の動作モードが４分周モードに設定される。図７は、４分周モードにおける分周回路１の動作を説明するためのタイミングチャート図である。図７に示すように、４分周モードでは、第１の分周比設定信号ＤＩＶ１がローレベルであるためＮＭＯＳトランジスター１１８がオフし、第１のフリップフロップ１１は、クロック信号ＣＫの立ち上がりエッジで、信号Ｑ１が論理反転された信号Ｑ０を保持して出力する。したがって、信号Ｑ０は、信号Ｑ１が論理反転されてクロック信号ＣＫの１周期分遅延した信号となる。また、第３の分周比設定信号ＤＩＶ３がハイレベルであるためＰＭＯＳトランジスター１２１がオフし、第２のフリップフロップ１２は、クロック信号ＣＫの立ち上がりエッジで、信号Ｑ０と同じ論理レベルの信号Ｑ１を保持して出力する。したがって、信号Ｑ１は、信号Ｑ０がクロック信号ＣＫの１周期分遅延した信号となる。その結果、信号Ｑ１はクロック信号ＣＫが４分周された信号となる。また、リセット信号ＲＳＴＸがローレベルであるため、信号Ｑ２はローレベルとなる。そして、選択信号ＳＥＬがローレベルであるため、クロック信号ＣＫＯとして信号Ｑ１が選択される。したがって、分周回路１は、４分周モードでは、クロック信号ＣＫが４分周されたクロック信号ＣＫＯを出力する。
【００６９】
図４に示すように、第２の分周比設定信号ＤＩＶ２が“１０１”のときは、第１の分周比設定信号ＤＩＶ１が信号Ｑ２となり、第３の分周比設定信号ＤＩＶ３がローレベル、リセット信号ＲＳＴＸがハイレベル、選択信号ＳＥＬがハイレベルとなり、分周回路１の動作モードが５分周モードに設定される。図８は、５分周モードにおける分周回路１の動作を説明するためのタイミングチャート図である。図８に示すように、５分周モードでは、信号Ｑ２がローレベルのときは、第１の分周比設定信号ＤＩＶ１がローレベルであり、かつ、第３の分周比設定信号ＤＩＶ３がローレベルであるため、第１のフリップフロップ１１及び第２のフリップフロップ１２は、前述した３分周モードと同じように動作する。したがって、信号Ｑ１はクロック信号ＣＫが３分周された信号となる。また、リセット信号ＲＳＴＸがハイレベルであるため、信号Ｑ２は信号Ｑ１が２分周された信号となる。したがって、信号Ｑ２はクロック信号ＣＫが６分周された信号となる。そして、信号Ｑ１の次の立ち上がりエッジで信号Ｑ２がローレベルからハイレベルに変化する。信号Ｑ２がハイレベルのときは、第１の分周比設定信号ＤＩＶ１がハイレベルであり、かつ、第３の分周比設定信号ＤＩＶ３がローレベルであるため、第１のフリップフロップ１１及び第２のフリップフロップ１２は、前述した２分周モードと同じように動作する。したがって、信号Ｑ１はクロック信号ＣＫが２分周された信号となり、信号Ｑ２はクロック信号ＣＫが４分周された信号となる。そして、信号Ｑ１の次の立ち上がりエッジで信号Ｑ２がハイレベルからローレベルに変化し、第１のフリップフロップ１１及び第２のフリップフロップ１２は、再び、前述した３分周モードと同じように動作する。このように、第１のフリップフロップ１１及び第２のフリップフロップ１２の動作が信号Ｑ１の立ち上がりエッジ毎に切り替わり、信号Ｑ２はクロック信号ＣＫの３分周と２分周とが交互に繰り返される信号となる。その結果、信号Ｑ２はクロック信号ＣＫが５分周された信号となる。そして、選択信号ＳＥＬがハイレベルであるため、クロック信号ＣＫＯとして信号Ｑ２が選択される。したがって、分周回路１は、５分周モードでは、クロック信号ＣＫが５分周されたクロック信号ＣＫＯを出力する。
【００７０】
図４に示すように、第２の分周比設定信号ＤＩＶ２が“１１０”のときは、第１の分周比設定信号ＤＩＶ１がローレベル、第３の分周比設定信号ＤＩＶ３がローレベル、リセット信号ＲＳＴＸがハイレベル、選択信号ＳＥＬがハイレベルとなり、分周回路１の動作モードが６分周モードに設定される。図９は、６分周モードにおける分周回路１の動作を説明するためのタイミングチャート図である。図９に示すように、６分周モードでは、第１の分周比設定信号ＤＩＶ１がローレベルであり、かつ、第３の分周比設定信号ＤＩＶ３がローレベルであるため、第１のフリップフロップ１１及び第２のフリップフロップ１２は、前述した３分周モードと同じように動作する。したがって、信号Ｑ１はクロック信号ＣＫが３分周された信号となる。また、リセット信号ＲＳＴＸがハイレベルであるため、信号Ｑ２は信号Ｑ１が２分周された信号となる。したがって、信号Ｑ２はクロック信号ＣＫが６分周された信号となる。そして、選択信号ＳＥＬがハイレベルであるため、クロック信号ＣＫＯとして信号Ｑ２が選択される。したがって、分周回路１は、６分周モードでは、クロック信号ＣＫが６分周されたクロック信号ＣＫＯを出力する。
【００７１】
図４に示すように、第２の分周比設定信号ＤＩＶ２が“１１１”のときは、第１の分周比設定信号ＤＩＶ１がローレベル、第３の分周比設定信号ＤＩＶ３が信号Ｑ２の論理反転信号となり、リセット信号ＲＳＴＸがハイレベル、選択信号ＳＥＬがハイレベルとなり、分周回路１の動作モードが７分周モードに設定される。図１０は、７分周モードにおける分周回路１の動作を説明するためのタイミングチャート図である。図１０に示すように、７分周モードでは、信号Ｑ２がローレベルのときは、第１の分周比設定信号ＤＩＶ１がローレベルであり、かつ、第３の分周比設定信号ＤＩＶ３がハイレベルであるため、第１のフリップフロップ１１及び第２のフリップフロップ１２は、前述した４分周モードと同じように動作する。したがって、信号Ｑ１はクロック信号ＣＫが４分周された信号となる。また、リセット信号ＲＳＴＸがハイレベルであるため、信号Ｑ２は信号Ｑ１が２分周された信号となる。したがって、信号Ｑ２はクロック信号ＣＫが８分周された信号となる。そして、信号Ｑ１の次の立ち上がりエッジで信号Ｑ２がローレベルからハイレベルに変化する。信号Ｑ２がハイレベルのときは、第１の分周比設定信号ＤＩＶ１がローレベルであり、かつ、第３の分周比設定信号ＤＩＶ３がローレベルであるため、第１のフリップフロップ１１及び第２のフリップフロップ１２は、前述した３分周モードと同じように動作する。したがって、信号Ｑ１はクロック信号ＣＫが３分周された信号となり、信号Ｑ２はクロック信号ＣＫが６分周された信号となる。そして、信号Ｑ１の次の立ち上がりエッジで信号Ｑ２がハイレベルからローレベルに変化し、第１のフリップフロップ１１及び第２のフリップフロップ１２は、再び、前述した４分周モードと同じように動作する。このように、第１のフリップフロップ１１及び第２のフリップフロップ１２の動作が信号Ｑ１の立ち上がりエッジ毎に切り替わり、信号Ｑ２はクロック信号ＣＫの４分周と３分周とが交互に繰り返される信号となる。その結果、信号Ｑ２はクロック信号ＣＫが７分周された信号となる。そして、選択信号ＳＥＬがハイレベルであるため、クロック信号ＣＫＯとして信号Ｑ２が選択される。したがって、分周回路１は、７分周モードでは、クロック信号ＣＫが７分周されたクロック信号ＣＫＯを出力する。
【００７２】
以上の通り、図２に示した分周回路１は、第１の分周器１０が、第１の分周比設定信号ＤＩＶ１及び第３の分周比設定信号ＤＩＶ３に応じて、クロック信号ＣＫを２分周、３分周又は４分周して信号Ｑ１を出力し、第２の分周器２０が、信号Ｑ１を２分周して信号Ｑ２を出力し、セレクター４０が、選択信号ＳＥＬに応じて信号Ｑ１又は信号Ｑ２を選択することにより、クロック信号ＣＫが２分周、３分周、４分周、５分周、６分周又は７分周されたクロック信号ＣＫＯを出力することができる。すなわち、図２に示した分周回路１は、図１１に示す比較例の分周回路１０００と論理的に等価である。図１１に示す比較例の分周回路１０００では、２分周回路１００１は、クロック信号ＣＫを２分周したクロック信号ＤＩＶ２ＣＫを出力する。２分周回路１００３は、２分周回路１００１が出力するクロック信号ＤＩＶ２ＣＫを２分周したクロック信号ＤＩＶ４ＣＫを出力する。したがっ
て、クロック信号ＤＩＶ４ＣＫはクロック信号ＣＫが４分周された信号である。
【００７３】
また、３分周回路１００２は、クロック信号ＣＫを３分周したクロック信号ＤＩＶ３ＣＫを出力する。２分周回路１００４は、３分周回路１００２が出力するクロック信号ＤＩＶ３ＣＫを２分周したクロック信号ＤＩＶ６ＣＫを出力する。したがって、クロック信号ＤＩＶ６ＣＫはクロック信号ＣＫが６分周された信号である。
【００７４】
また、５分周回路１００５は、クロック信号ＣＫを５分周したクロック信号ＤＩＶ５ＣＫを出力し、７分周回路１００６は、クロック信号ＣＫを７分周した信号を出力する。
【００７５】
なお、２分周回路１００１，１００３，１００４、３分周回路１００２、５分周回路１００５及び７分周回路１００６としては、公知の各種の分周回路が適用可能である。
【００７６】
セレクター１００７は、第２の分周比設定信号ＤＩＶ２に応じて、６つのクロック信号ＤＩＶ２ＣＫ，ＤＩＶ３ＣＫ，ＤＩＶ４ＣＫ，ＤＩＶ５ＣＫ，ＤＩＶ６ＣＫ，ＤＩＶ７ＣＫのうちのいずれか１つを選択し、クロック信号ＣＫＯとして出力する。例えば、第２の分周比設定信号ＤＩＶ２は３ビットの信号であり、セレクター１００７は、第２の分周比設定信号ＤＩＶ２が“０１０”のときはクロック信号ＤＩＶ２ＣＫを選択する。また、セレクター１００７は、第２の分周比設定信号ＤＩＶ２が“０１１”のときはクロック信号ＤＩＶ３ＣＫを選択する。また、セレクター１００７は、第２の分周比設定信号ＤＩＶ２が“１００”のときはクロック信号ＤＩＶ４ＣＫを選択する。また、セレクター１００７は、第２の分周比設定信号ＤＩＶ２が“１０１”のときはクロック信号ＤＩＶ５ＣＫを選択する。また、セレクター１００７は、第２の分周比設定信号ＤＩＶ２が“１１０”のときはクロック信号ＤＩＶ６ＣＫを選択する。また、セレクター１００７は、第２の分周比設定信号ＤＩＶ２が“１１１”のときはクロック信号ＤＩＶ７ＣＫを選択する。
【００７７】
図１１に示す比較例の分周回路１０００では、２分周回路１００１，１００３，１００４を実現するためにそれぞれフリップフロップが１つ必要である。また、３分周回路１００２を実現するために２つのフリップフロップが必要であり、５分周回路１００５を実現するために３つのフリップフロップが必要であり、７分周回路１００６を実現するために４つのフリップフロップが必要である。従って、比較例の分周回路１０００では、１２個のフリップフロップが必要である。これに対して、図２に示した分周回路１は、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１の３つのフリップフロップによって実現される。そのため、図２に示した分周回路１は、比較例の分周回路１０００よりも、フリップフロップが９個少ない構成で、比較例の分周回路１０００と同じ機能を実現している。そして、図２に示した分周回路１においてインバーター回路１３が駆動するＭＯＳトランジスターは、比較例の分周回路１０００においてバッファー回路１００８が駆動するＭＯＳトランジスターよりも少ないので、インバーター回路１３のサイズを小さくすることもできる。したがって、図２に示した分周回路１は、比較例の分周回路１０００と同じく、第２の分周比設定信号ＤＩＶ２に応じて分周比を２、３、４、５、６又は７に切り替えることが可能であり、かつ、比較例の分周回路１０００よりも消費電流や回路面積を低減することが可能である。
【００７８】
以上に説明したように、第１実施形態の分周回路１によれば、第２の分周比設定信号ＤＩＶ２に応じて分周比を切り替えることが可能であり、かつ、消費電流を低減することができる。
【００７９】
また、第１実施形態の分周回路１によれば、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１がＥ−ＴＳＰＣ型のフリップフロップで構成されることにより、第１のフリップフロップ１１、第２のフリップフロップ１２及
び第３のフリップフロップ２１がスタティックなフリップフロップで構成された場合と比較して、回路面積が低減されるとともに動作速度が向上する。
【００８０】
１−２．第２実施形態
図１２は、第２実施形態の分周回路の構成を示す図である。図１２において、図１と同様の構成要素には同じ符号が付されている。図１２に示すように、第２実施形態の分周回路１は、第１実施形態の分周回路１と同様、第１の分周器１０、第２の分周器２０、分周モード制御回路３０及びセレクター４０を含む。
【００８１】
第１の分周器１０は、第１の分周比設定信号ＤＩＶ１に応じて、クロック信号ＣＫＸをｎ分周又はｍ分周する。ｎは１以上の整数であり、ｍは整数ｎと異なる１以上の整数である。第１の分周器１０は、クロック信号ＣＫが入力される第１のフリップフロップ１１と、第１のフリップフロップ１１から出力される信号Ｑ０が入力される第２のフリップフロップ１２と、を含んでもよい。第１のフリップフロップ１１には、クロック信号ＣＫが直接入力されてもよいし、クロック信号ＣＫがバッファー回路やインバーター回路等の論理回路を介して入力されてもよい。同様に、第２のフリップフロップ１２には、信号Ｑ０が直接入力されてもよいし、信号Ｑ０がバッファー回路やインバーター回路等の論理回路を介して入力されてもよい。
【００８２】
第２の分周器２０は、第１の分周器１０から出力される信号Ｑ１を２分周する。第２の分周器２０は、信号Ｑ１が入力される第３のフリップフロップ２１を含んでもよい。第３のフリップフロップ２１には、信号Ｑ１が直接入力されてもよいし、信号Ｑ１がバッファー回路やインバーター回路等の論理回路を介して入力されてもよい。
【００８３】
分周モード制御回路３０は、第２の分周比設定信号ＤＩＶ２に応じて、第２の分周器２０から出力される信号Ｑ２を第１の分周比設定信号ＤＩＶ１として設定する。
【００８４】
セレクター４０は、選択信号ＳＥＬに応じて、第１の分周器１０から出力される信号Ｑ１又は第２の分周器２０から出力される信号Ｑ２を選択してクロック信号ＣＫＯとして出力する。
【００８５】
図１３は、整数ｎが２であり、かつ、整数ｍが３である場合の分周回路１の構成例を示す図である。図１３において、図２と同様の構成要素には同じ符号が付されている。図１３に示す分周回路１は、図２に示した分周回路１に対して、第２のフリップフロップ１２において、ＰＭＯＳトランジスター１２１が削除され、ＰＭＯＳトランジスター１２２のソースに電源電圧が供給される点、及び分周モード制御回路３０が第３の分周比設定信号ＤＩＶ３を出力しない点が異なる。
【００８６】
図１３に示す分周回路１は、外部から入力される第２の分周比設定信号ＤＩＶ２に応じた動作モードで動作する。図１４は、図１３に示す分周回路１において、第２の分周比設定信号ＤＩＶ２と分周回路１の動作モードとの関係の一例を示す図である。なお、図１４では、各信号のローレベルを“０”、ハイレベルを“１”と表記している。
【００８７】
図１４の例では、第２の分周比設定信号ＤＩＶ２は２ビットの信号であり、第２の分周比設定信号ＤＩＶ２が“００”の設定は禁止され、分周回路１から出力されるクロック信号ＣＫＯは無効である。
【００８８】
図１４に示すように、第２の分周比設定信号ＤＩＶ２が“０１”のときは、第１の分周比設定信号ＤＩＶ１がハイレベル、リセット信号ＲＳＴＸがローレベル、選択信号ＳＥＬがローレベルとなり、分周回路１の動作モードが２分周モードに設定される。前述の通り
、分周回路１は、２分周モードでは、クロック信号ＣＫが２分周されたクロック信号ＣＫＯを出力する。
【００８９】
また、第２の分周比設定信号ＤＩＶ２が“１０”のときは、第１の分周比設定信号ＤＩＶ１がローレベル、リセット信号ＲＳＴＸがローレベル、選択信号ＳＥＬがローレベルとなり、分周回路１の動作モードが３分周モードに設定される。前述の通り、分周回路１は、３分周モードでは、クロック信号ＣＫが３分周されたクロック信号ＣＫＯを出力する。
【００９０】
また、第２の分周比設定信号ＤＩＶ２が“１１”のときは、第１の分周比設定信号ＤＩＶ１が信号Ｑ２となり、リセット信号ＲＳＴＸがハイレベル、選択信号ＳＥＬがハイレベルとなり、分周回路１の動作モードが５分周モードに設定される。前述の通り、分周回路１は、５分周モードでは、クロック信号ＣＫが５分周されたクロック信号ＣＫＯを出力する。
【００９１】
このように、図１３に示した分周回路１は、第１の分周器１０が、第１の分周比設定信号ＤＩＶ１に応じて、クロック信号ＣＫを２分周又は３分周して信号Ｑ１を出力し、第２の分周器２０が、信号Ｑ１を２分周して信号Ｑ２を出力し、セレクター４０が、選択信号ＳＥＬに応じて信号Ｑ１又は信号Ｑ２を選択することにより、クロック信号ＣＫが２分周、３分周又は５分周されたクロック信号ＣＫＯを出力することができる。
【００９２】
図１５は、整数ｎが３であり、かつ、整数ｍが４である場合の分周回路１の構成例を示す図である。図１５において、図２と同様の構成要素には同じ符号が付されている。図１５に示す分周回路１は、図２に示した分周回路１に対して、第１のフリップフロップ１１において、ＮＭＯＳトランジスター１１８が削除されている点、分周モード制御回路３０が第３の分周比設定信号ＤＩＶ３を出力しない点、及び第２のフリップフロップ１２のＰＭＯＳトランジスター１２１のゲートに第１の分周比設定信号ＤＩＶ１が入力される点が異なる。
【００９３】
図１５に示す分周回路１は、外部から入力される第２の分周比設定信号ＤＩＶ２に応じた動作モードで動作する。図１６は、図１５に示す分周回路１において、第２の分周比設定信号ＤＩＶ２と分周回路１の動作モードとの関係の一例を示す図である。なお、図１６では、各信号のローレベルを“０”、ハイレベルを“１”と表記している。
【００９４】
図１６の例では、第２の分周比設定信号ＤＩＶ２は２ビットの信号であり、第２の分周比設定信号ＤＩＶ２が“００”の設定は禁止され、分周回路１から出力されるクロック信号ＣＫＯは無効である。
【００９５】
図１６に示すように、第２の分周比設定信号ＤＩＶ２が“０１”のときは、第１の分周比設定信号ＤＩＶ１がローレベル、リセット信号ＲＳＴＸがローレベル、選択信号ＳＥＬがローレベルとなり、分周回路１の動作モードが３分周モードに設定される。前述の通り、分周回路１は、３分周モードでは、クロック信号ＣＫが３分周されたクロック信号ＣＫＯを出力する。
【００９６】
また、第２の分周比設定信号ＤＩＶ２が“１０”のときは、第１の分周比設定信号ＤＩＶ１がハイレベル、リセット信号ＲＳＴＸがローレベル、選択信号ＳＥＬがローレベルとなり、分周回路１の動作モードが４分周モードに設定される。前述の通り、分周回路１は、４分周モードでは、クロック信号ＣＫが４分周されたクロック信号ＣＫＯを出力する。
【００９７】
また、第２の分周比設定信号ＤＩＶ２が“１１”のときは、第１の分周比設定信号ＤＩＶ１が信号Ｑ２の論理反転信号となり、リセット信号ＲＳＴＸがハイレベル、選択信号Ｓ
ＥＬがハイレベルとなり、分周回路１の動作モードが７分周モードに設定される。前述の通り、分周回路１は、７分周モードでは、クロック信号ＣＫが７分周されたクロック信号ＣＫＯを出力する。
【００９８】
このように、図１５に示した分周回路１は、第１の分周器１０が、第１の分周比設定信号ＤＩＶ１に応じて、クロック信号ＣＫを３分周又は４分周して信号Ｑ１を出力し、第２の分周器２０が、信号Ｑ１を２分周して信号Ｑ２を出力し、セレクター４０が、選択信号ＳＥＬに応じて信号Ｑ１又は信号Ｑ２を選択することにより、クロック信号ＣＫが３分周、４分周又は７分周されたクロック信号ＣＫＯを出力することができる。
【００９９】
以上に説明した第２実施形態の分周回路１によれば、第１実施形態の分周回路１と同様、第２の分周比設定信号ＤＩＶ２に応じて分周比を切り替えることが可能であり、かつ、消費電流を低減することができる。
【０１００】
また、第２実施形態の分周回路１によれば、第１実施形態の分周回路１と同様、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１がＥ−ＴＳＰＣ型のフリップフロップで構成されることにより、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１がスタティックなフリップフロップで構成された場合と比較して、回路面積が低減されるとともに動作速度が向上する。
【０１０１】
１−３．変形例
上記の第１実施形態では、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１は、例えば、Ｅ−ＴＳＰＣ型のフリップフロップであったが、ＴＳＰＣ（True Single Phase Clock）型のフリップフロップであってもよい。
【０１０２】
図１７は、変形例の分周回路１における第１のフリップフロップ１１の構成例を示す図である。図１７に示すように、第１のフリップフロップ１１は、６個のＰＭＯＳトランジスター１３０，１３１，１３２，１３３，１３４，１３５及び６個のＮＭＯＳトランジスター１３６，１３７，１３８，１３９，１４０，１４１を含む。
【０１０３】
ＰＭＯＳトランジスター１３０，１３１，１３２，１３３の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１３７，１３８，１３９，１４０，１４１の各々のソースにはグラウンド電圧が供給される。
【０１０４】
データ入力端子Ｄは、ＰＭＯＳトランジスター１３０のゲート及びＮＭＯＳトランジスター１４０のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１３６のゲート、ＮＭＯＳトランジスター１３７のゲート、ＰＭＯＳトランジスター１３１のゲート及びＰＭＯＳトランジスター１３５のゲートと電気的に接続されている。また、セット入力端子Ｓは、ＮＭＯＳトランジスター１４１のゲートと電気的に接続されている。
【０１０５】
ＰＭＯＳトランジスター１３０のドレインは、ＮＭＯＳトランジスター１３６のドレイン及びＰＭＯＳトランジスター１３４のゲートと電気的に接続されている。また、ＮＭＯＳトランジスター１３６のソースは、ＮＭＯＳトランジスター１４０のドレインと電気的に接続されている。
【０１０６】
ＰＭＯＳトランジスター１３１のドレインは、ＰＭＯＳトランジスター１３４のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１３４のドレインは、ＮＭＯＳトランジスター１３７のドレイン、ＰＭＯＳトランジスター１３２のゲート及びＮＭＯ
Ｓトランジスター１３８のゲートと電気的に接続されている。
【０１０７】
ＰＭＯＳトランジスター１３２のドレインは、ＰＭＯＳトランジスター１３５のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１３５のドレインは、ＮＭＯＳトランジスター１３８のドレイン、ＮＭＯＳトランジスター１４１のドレイン、ＰＭＯＳトランジスター１３３のゲート、ＮＭＯＳトランジスター１３９のゲートと電気的に接続されている。
【０１０８】
ＰＭＯＳトランジスター１３３のドレインは、ＮＭＯＳトランジスター１３９のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【０１０９】
そして、データ入力端子Ｄには図２に示した信号Ｑ１Ｎが入力され、クロック入力端子Ｃには図２に示したクロック信号ＣＫＸが入力され、セット入力端子Ｓには図２に示した第１の分周比設定信号ＤＩＶ１が入力される。また、非反転出力端子Ｑから図２に示した信号Ｑ０が出力される。
【０１１０】
このように構成されている第１のフリップフロップ１１では、クロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１３６がオンし、信号Ｑ１Ｎが論理反転された信号が、ＰＭＯＳトランジスター１３０のドレインとＮＭＯＳトランジスター１３６のドレインとが接続されるノードＮ３１に伝搬する。また、ＮＭＯＳトランジスター１３７がオンし、ノードＮ３１の信号が論理反転された信号が、ＰＭＯＳトランジスター１３４のドレインとＮＭＯＳトランジスター１３７のドレインとが接続されるノードＮ３２に伝搬する。
【０１１１】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１３５がオンし、第１の分周比設定信号ＤＩＶ１がローレベルであればＮＭＯＳトランジスター１４１がオフし、ノードＮ３２の信号が論理反転された信号が、ＰＭＯＳトランジスター１３５のドレインとＮＭＯＳトランジスター１３８のドレインとが接続されるノードＮ３３に伝搬する。また、ノードＮ３３の信号が論理反転された信号が、ＰＭＯＳトランジスター１３３のドレインとＮＭＯＳトランジスター１３９のドレインとが接続されるノードＮ３４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１３６，１３７がオフするため、信号Ｑ１ＮはノードＮ３２まで伝搬せず、ノードＮ３３，Ｎ３４の信号が保持される。
【０１１２】
このように、第１の分周比設定信号ＤＩＶ１がローレベルであれば、第１のフリップフロップ１１は、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ１Ｎが論理反転された信号をノードＮ３３に保持するとともに、信号Ｑ１Ｎと同じ論理レベルの信号Ｑ０をノードＮ３４に保持し、ノードＮ３４に保持している信号Ｑ０を出力する。
【０１１３】
一方、第１の分周比設定信号ＤＩＶ１がハイレベルであれば、ＮＭＯＳトランジスター１４１がオンするため、ノードＮ３３の電圧は強制的にローレベルとなり、ノードＮ３４の電圧は強制的にハイレベルとなる。すなわち、第１の分周比設定信号ＤＩＶ１がハイレベルであれば、第１のフリップフロップ１１は、信号Ｑ１Ｎがローレベルでもハイレベルでも、ハイレベルの信号Ｑ０を出力する。
【０１１４】
図１８は、変形例の分周回路１における第２のフリップフロップ１２の構成例を示す図である。図１８に示すように、第２のフリップフロップ１２は、８個のＰＭＯＳトランジスター１５１，１５２，１５３，１５４，１５５，１６０，１６１，１６２及び７個のＮＭＯＳトランジスター１５６，１５７，１５８，１５９，１６３，１６４，１６５を含む。
【０１１５】
ＰＭＯＳトランジスター１５１，１５２，１５３，１６０，１６２の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１５７，１５８，１５９，１６４，１６５の各々のソースにはグラウンド電圧が供給される。
【０１１６】
第１データ入力端子Ｉ１は、ＰＭＯＳトランジスター１６０のゲート及びＮＭＯＳトランジスター１６３のゲートと電気的に接続されている。また、第２データ入力端子Ｉ２は、ＰＭＯＳトランジスター１６１のゲート及びＮＭＯＳトランジスター１６４のゲートと電気的に接続されている。また、イネーブル入力端子ＥＸは、ＰＭＯＳトランジスター１６２のゲート及びＮＭＯＳトランジスター１６５のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１５６のゲート、ＮＭＯＳトランジスター１５７のゲート、ＰＭＯＳトランジスター１５１のゲート及びＰＭＯＳトランジスター１５５のゲートと電気的に接続されている。
【０１１７】
ＰＭＯＳトランジスター１６２のドレインは、ＰＭＯＳトランジスター１６１のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１６０のドレインは、ＮＭＯＳトランジスター１５６のドレイン、ＰＭＯＳトランジスター１６１のドレイン及びＰＭＯＳトランジスター１５４のゲートと電気的に接続されている。また、ＮＭＯＳトランジスター１５６のソースは、ＮＭＯＳトランジスター１６３のドレイン及びＮＭＯＳトランジスター１６４のドレインと電気的に接続されている。また、ＮＭＯＳトランジスター１６３のソースは、ＮＭＯＳトランジスター１６５のドレインと電気的に接続されている。
【０１１８】
ＰＭＯＳトランジスター１５１のドレインは、ＰＭＯＳトランジスター１５４のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１５４のドレインは、ＮＭＯＳトランジスター１５７のドレイン、ＰＭＯＳトランジスター１５２のゲート及びＮＭＯＳトランジスター１５８のゲートと電気的に接続されている。
【０１１９】
ＰＭＯＳトランジスター１５２のドレインは、ＰＭＯＳトランジスター１５５のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１５５のドレインは、ＮＭＯＳトランジスター１５８のドレイン、ＰＭＯＳトランジスター１５３のゲート、ＮＭＯＳトランジスター１５９のゲート及び反転出力端子ＱＸと電気的に接続されている。
【０１２０】
ＰＭＯＳトランジスター１５３のドレインは、ＮＭＯＳトランジスター１５９のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【０１２１】
そして、第１データ入力端子Ｉ１には図２に示した信号Ｑ０が入力され、第２データ入力端子Ｉ２には図２に示した信号Ｑ１Ｎが入力され、クロック入力端子Ｃには図２に示したクロック信号ＣＫＸが入力され、イネーブル入力端子ＥＸには図２に示した第３の分周比設定信号ＤＩＶ３が入力される。また、非反転出力端子Ｑから図２に示した信号Ｑ１が出力され、反転出力端子ＱＸから図２に示した信号Ｑ１Ｎが出力される。
【０１２２】
このように構成されている第２のフリップフロップ１２では、クロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１５６がオンし、第３の分周比設定信号ＤＩＶ３がハイレベルであればＰＭＯＳトランジスター１６２がオフし、信号Ｑ０が、ＰＭＯＳトランジスター１６０のドレイン及びＰＭＯＳトランジスター１６１のドレインとＮＭＯＳトランジスター１５６のドレインとが接続されるノードＮ４１に伝搬する。また、クロック信号ＣＫＸがハイレベルのとき、第３の分周比設定信号ＤＩＶ３がローレベルであればＰＭＯＳトランジスター１６２がオンし、信号Ｑ０と信号Ｑ１Ｎとの論理積信号が論理反転された信号がノードＮ４１に伝搬する。また、ＮＭＯＳトランジスター１５７がオンし、ノードＮ４１の信号が論理反転された信号が、ＰＭＯＳトランジスター１５４のドレ
インとＮＭＯＳトランジスター１５７のドレインとが接続されるノードＮ４２に伝搬する。
【０１２３】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１５５がオンし、ノードＮ４２の信号が論理反転された信号が、ＰＭＯＳトランジスター１５５のドレインとＮＭＯＳトランジスター１５８のドレインとが接続されるノードＮ４３に伝搬する。また、ノードＮ４３の信号が論理反転された信号が、ＰＭＯＳトランジスター１５３のドレインとＮＭＯＳトランジスター１５９のドレインとが接続されるノードＮ４４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１５６，１５７がオフするため、信号Ｑ０及び信号Ｑ１ＮはノードＮ４２まで伝搬せず、ノードＮ４３，Ｎ４４の信号が保持される。
【０１２４】
このように、第３の分周比設定信号ＤＩＶ３がハイレベルであれば、第２のフリップフロップ１２は、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ０が論理反転された信号Ｑ１ＮをノードＮ４３に保持するとともに、信号Ｑ０と同じ論理レベルの信号Ｑ１をノードＮ４４に保持し、Ｎ４３，Ｎ４４に保持している信号Ｑ１Ｎ，Ｑ１を出力する。また、第３の分周比設定信号ＤＩＶ３がローレベルであれば、第２のフリップフロップ１２は、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ０と信号Ｑ１Ｎとの論理積信号が論理反転された信号Ｑ１ＮをノードＮ４３に保持するとともに、当該論理積信号と同じ論理レベルの信号Ｑ１をノードＮ４４に保持し、Ｎ４３，Ｎ４４に保持している信号Ｑ１Ｎ，Ｑ１を出力する。
【０１２５】
図１９は、変形例の分周回路１における第３のフリップフロップ２１の構成例を示す図である。図１９に示すように、第３のフリップフロップ２１は、７個のＰＭＯＳトランジスター１７０，１７１，１７２，１７３，１７４，１７５，１８１及び５個のＮＭＯＳトランジスター１７６，１７７，１７８，１７９，１８０を含む。
【０１２６】
ＰＭＯＳトランジスター１７０，１７１，１７２，１７３，１８１の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１７７，１７８，１７９，１８０の各々のソースにはグラウンド電圧が供給される。
【０１２７】
データ入力端子Ｄは、ＰＭＯＳトランジスター１７０のゲート及びＮＭＯＳトランジスター１８０のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１７６のゲート、ＮＭＯＳトランジスター１７７のゲート、ＰＭＯＳトランジスター１７１のゲート及びＰＭＯＳトランジスター１７５のゲートと電気的に接続されている。また、リセット入力端子ＲＸは、ＰＭＯＳトランジスター１８１のゲートと電気的に接続されている。
【０１２８】
ＰＭＯＳトランジスター１７０のドレインは、ＮＭＯＳトランジスター１７６のドレイン及びＰＭＯＳトランジスター１７４のゲートと電気的に接続されている。また、ＮＭＯＳトランジスター１７６のソースは、ＮＭＯＳトランジスター１８０のドレインと電気的に接続されている。
【０１２９】
ＰＭＯＳトランジスター１７１のドレインは、ＰＭＯＳトランジスター１７４のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１７４のドレインは、ＮＭＯＳトランジスター１７７のドレイン、ＰＭＯＳトランジスター１７２のゲート及びＮＭＯＳトランジスター１７８のゲートと電気的に接続されている。
【０１３０】
ＰＭＯＳトランジスター１７２のドレインは、ＰＭＯＳトランジスター１７５のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１７５のドレインは、ＮＭＯ
Ｓトランジスター１７８のドレイン、ＰＭＯＳトランジスター１８１のドレイン、ＰＭＯＳトランジスター１７３のゲート、ＮＭＯＳトランジスター１７９のゲート及び反転出力端子ＱＸと電気的に接続されている。
【０１３１】
ＰＭＯＳトランジスター１７３のドレインは、ＮＭＯＳトランジスター１７９のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【０１３２】
そして、データ入力端子Ｄには図２に示した信号Ｑ２Ｘが入力され、クロック入力端子Ｃには図２に示した信号Ｑ１Ｘが入力され、リセット入力端子ＲＸには図２に示したリセット信号ＲＳＴＸが入力される。また、非反転出力端子Ｑから図２に示した信号Ｑ２が出力され、反転出力端子ＱＸから図２に示した信号Ｑ２Ｘが出力される。
【０１３３】
このように構成されている第３のフリップフロップ２１では、信号Ｑ１Ｘがハイレベルのとき、ＮＭＯＳトランジスター１７６がオンし、信号Ｑ２Ｘが論理反転された信号が、ＰＭＯＳトランジスター１７０のドレインとＮＭＯＳトランジスター１７６のドレインとが接続されるノードＮ５１に伝搬する。また、ＮＭＯＳトランジスター１７７がオンし、ノードＮ５１の信号が論理反転された信号が、ＰＭＯＳトランジスター１７４のドレインとＮＭＯＳトランジスター１７７のドレインとが接続されるノードＮ５２に伝搬する。
【０１３４】
信号Ｑ１Ｘがローレベルのときは、ＰＭＯＳトランジスター１７５がオンし、リセット信号ＲＳＴＸがハイレベルであればＰＭＯＳトランジスター１８１がオフし、ノードＮ５２の信号が論理反転された信号が、ＰＭＯＳトランジスター１７５のドレインとＮＭＯＳトランジスター１７８のドレインとが接続されるノードＮ５３に伝搬する。また、ノードＮ５３の信号が論理反転された信号が、ＰＭＯＳトランジスター１７３のドレインとＮＭＯＳトランジスター１７９のドレインとが接続されるノードＮ５４に伝搬する。なお、信号Ｑ１Ｘがローレベルのときは、ＮＭＯＳトランジスター１７６，１７７がオフするため、信号Ｑ２ＸはノードＮ５２まで伝搬せず、ノードＮ５３，Ｎ５４の信号が保持される。
【０１３５】
このように、リセット信号ＲＳＴＸがハイレベルであれば、第３のフリップフロップ２１は、信号Ｑ１Ｘの立ち下がりエッジで、信号Ｑ２Ｘが論理反転された信号をノードＮ５３に保持するとともに、信号Ｑ２Ｘと同じ論理レベルの信号をノードＮ５４に保持し、ノードＮ５３，Ｎ５４に保持している信号を信号Ｑ２Ｘ，Ｑ２として出力する。これにより、第３のフリップフロップ２１は、信号Ｑ１Ｘを２分周した信号Ｑ２を出力する。
【０１３６】
一方、リセット信号ＲＳＴＸがローレベルであれば、ＰＭＯＳトランジスター１８１がオンするため、ノードＮ５３の電圧は強制的にハイレベルとなり、ノードＮ５４の電圧は強制的にローレベルとなる。すなわち、リセット信号ＲＳＴＸがローレベルであれば、第３のフリップフロップ２１は、信号Ｑ１Ｘがローレベルでもハイレベルでも、ハイレベルの信号Ｑ２Ｘ及びローレベルの信号Ｑ２を出力する。
【０１３７】
このように構成されている変形例の分周回路１によれば、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１がＴＳＰＣ型のフリップフロップであるので、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１がスタティックなフリップフロップで構成された場合と比較して、回路面積が低減されるとともに動作速度が向上する。
【０１３８】
また、図１７、図１８及び図１９に示すＴＳＰＣ型のフリップフロップでは、データ入力端子Ｄから入力される信号の論理レベルの変化点及びクロック入力端子Ｃから入力されるクロック信号ＣＫＸの論理レベルの変化点を除いて、電源からグランドへと流れる貫通電流が発生しない。これに対して、Ｅ−ＴＳＰＣ型のフリップフロップでは、データ入力
端子Ｄから入力される信号の論理レベルの変化点及びクロック入力端子Ｃから入力されるクロック信号ＣＫＸの論理レベルの変化点以外にも、電源からグランドへと流れる貫通電流が発生し得る。したがって、変形例の分周回路１によれば、第１実施形態の分周回路１よりも消費電流を低減することができる。一方、第１実施形態の分周回路１によれば、変形例の分周回路１よりも回路面積が低減されるとともに動作速度が向上する。
【０１３９】
なお、上記の第２実施形態の分周回路１においても、第１のフリップフロップ１１、第２のフリップフロップ１２及び第３のフリップフロップ２１は、ＴＳＰＣ（True Single Phase Clock）型のフリップフロップであってもよい。
【０１４０】
２．発振器
図２０は、本実施形態の発振器２００の機能ブロック図である。図２０に示すように、本実施形態の発振器２００は、集積回路２０１と振動子２０２とを含む。
【０１４１】
振動子２０２としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。
【０１４２】
本実施形態では、集積回路２０１は、１チップで構成されており、ＸＧ端子、ＸＤ端子、ＳＣＬＫ端子、ＳＤＩＯ端子、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＯＵＴＢ端子を備えている。集積回路２０１は、発振用回路２１０、ＰＬＬ回路２２０、出力回路２３０、通信インターフェース回路２４０、記憶回路２５０、分周比生成回路２６０及び電源回路２７０を含む。なお、集積回路２０１は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【０１４３】
集積回路２０１の各回路はＶＳＳ端子を介して供給されるグラウンド電圧（０Ｖ）を基準として動作する。
【０１４４】
電源回路２７０は、ＶＤＤ端子を介して供給される電源電圧に基づいて、グラウンド電圧を基準とする各種の電圧を生成する。電源回路２７０が生成した電圧は、発振用回路２１０、ＰＬＬ回路２２０及び出力回路２３０の電源電圧となる。
【０１４５】
発振用回路２１０は、ＸＧ端子を介して振動子２０２の一端と接続され、ＸＤ端子を介して振動子２０２の他端と接続されている。発振用回路２１０は、ＸＧ端子を介して入力される振動子２０２の出力信号を増幅し、増幅した信号を、ＸＤ端子を介して振動子２０２にフィードバックすることで、振動子２０２を発振させる。例えば、振動子２０２と発振用回路２１０により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってもよい。
【０１４６】
ＰＬＬ回路２２０は、発振用回路２１０から出力される発振信号に位相同期され、当該発振信号の周波数を逓倍して分周したクロック信号を生成して出力する。
【０１４７】
本実施形態では、ＰＬＬ回路２２０は、フラクショナルＮ−ＰＬＬ回路である。具体的には、ＰＬＬ回路２２０は、位相比較器２２１、チャージポンプ２２２、ローパスフィルター２２３、電圧制御発振器２２４、帰還分周回路２２５、クロック変換回路２２６、デルタシグマ変調回路２２７、第１出力分周回路２２８及び第２出力分周回路２２９を含む。
【０１４８】
位相比較器２２１は、発振用回路２１０が出力する発振信号と帰還分周回路２２５が出
力するクロック信号ＦＢＣＫとの位相差を比較し、比較結果をパルス電圧として出力する。
【０１４９】
チャージポンプ２２２は、位相比較器２２１が出力するパルス電圧を電流に変換し、ローパスフィルター２２３は、チャージポンプ２２２が出力する電流を平滑化して電圧に変換する。
【０１５０】
電圧制御発振器２２４は、ローパスフィルター２２３の出力電圧に応じて周波数が変化するクロック信号ＣＫを出力する。例えば、電圧制御発振器２２４は、インダクターと可変容量素子とを用いて構成されるＬＣ発振回路によって実現される。
【０１５１】
帰還分周回路２２５は、デルタシグマ変調回路２２７の出力信号に応じた分周比でクロック信号ＣＫを整数分周したクロック信号ＦＢＣＫを出力する。
【０１５２】
クロック変換回路２２６は、クロック信号ＦＢＣＫをクロック信号ＤＳＭＣＫに変換する。例えば、クロック変換回路２２６は、クロック信号ＦＢＣＫをそのままクロック信号ＤＳＭＣＫとして出力してもよいし、クロック信号ＦＢＣＫを整数分周したクロック信号ＤＳＭＣＫを出力してもよい。
【０１５３】
デルタシグマ変調回路２２７は、クロック変換回路２２６が出力するクロック信号ＤＳＭＣＫに同期して、分周比生成回路２６０が出力する分周比Ｎ＋Ｆ／Ｍを積分して量子化するデルタシグマ変調を行う。なお、Ｎは整数分周比であり、Ｆ／Ｍは分数分周比である。
【０１５４】
デルタシグマ変調回路２２７の出力信号は、帰還分周回路２２５に入力される。これにより、帰還分周回路２２５の分周比は、整数分周比Ｎの付近の範囲の複数の整数値に時系列に変化し、その時間平均値はＮ＋Ｆ／Ｍとなる。したがって、発振用回路２１０から出力される発振信号の位相と帰還分周回路２２５から出力されるクロック信号ＦＢＣＫの位相が同期した定常状態では、電圧制御発振器２２４から出力されるクロック信号ＣＫの周波数は、発振用回路２１０から出力される発振信号の周波数のＮ＋Ｆ／Ｍ倍となる。
【０１５５】
なお、本実施形態では分周比Ｎ＋Ｆ／Ｍがデルタシグマ変調回路２２７に入力されるものとしているが、例えば、デルタシグマ変調回路２２７が分数分周比Ｆ／Ｍをデルタシグマ変調し、デルタシグマ変調回路２２７の出力信号と整数分周比Ｎとが加減算されて帰還分周回路２２５に入力されるようにしてもよい。
【０１５６】
クロック信号ＣＫは第１出力分周回路２２８に入力される。したがって、振動子２０２、発振用回路２１０、位相比較器２２１、チャージポンプ２２２、ローパスフィルター２２３、電圧制御発振器２２４、帰還分周回路２２５、クロック変換回路２２６及びデルタシグマ変調回路２２７は、第１出力分周回路２２８にクロック信号ＣＫを供給するクロック信号生成回路２８０を構成する。
【０１５７】
第１出力分周回路２２８は、分周比生成回路２６０が出力する第１出力分周比設定信号ＯＤＩＶＨによって設定された分周比で、電圧制御発振器２２４が出力するクロック信号ＣＫを整数分周したクロック信号ＣＫＯを出力する。第１出力分周回路２２８として、上記の各実施形態又は各変形例の分周回路１が適用される。したがって、例えば、第１出力分周回路２２８は、クロック信号ＣＫを２分周、３分周、４分周、５分周、６分周又は７分周したクロック信号ＣＫＯを出力する。なお、第１出力分周比設定信号ＯＤＩＶＨは、上記の各実施形態又は各変形例における第２の分周比設定信号ＤＩＶ２に相当する。
【０１５８】
第２出力分周回路２２９は、第１出力分周回路２２８が出力するクロック信号ＣＫＯを、分周比生成回路２６０が出力する第２出力分周比設定信号ＯＤＩＶＬによって設定された分周比で整数分周したクロック信号を出力する。
【０１５９】
出力回路２３０は、第２出力分周回路２２９が出力するクロック信号に基づいて、互いに極性が反転した２つの出力信号を生成し、ＯＵＴ端子及びＯＵＴＢ端子を介して集積回路２０１の外部に出力する。出力回路２３０も出力形式は、例えば、ＰＥＣＬ（Positive
Emitter Coupled Logic）出力、ＬＶＤＳ（Low Voltage Differential Signaling）出力、ＨＣＳＬ（High-Speed Current Steering Logic）出力等であってもよい。あるいは、出力回路２３０は、第２出力分周回路２２９が出力するクロック信号に基づいて、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力等のシングルエンドのクロック信号を生成し、ＯＵＴ１端子又はＯＵＴ１Ｂ端子を介して集積回路２０１の外部に出力してもよい。
【０１６０】
通信インターフェース回路２４０は、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路であり、不図示の外部装置からＳＣＬＫ端子を介して入力されるシリアルクロック信号に同期してＳＤＩＯ端子を介して入力されるシリアルデータ信号を受け取り、受け取ったシリアルデータに従って各種のデータを記憶回路２５０のレジスター２５１又は不揮発性メモリー２５２に記憶する。なお、通信インターフェース回路２４０は、Ｉ２Ｃバス対応のインターフェース回路に限らず、例えば、ＳＰＩ（Serial
Peripheral Interface）バス対応のインターフェース回路等であってもよい。
【０１６１】
記憶回路２５０は、レジスター２５１と不揮発性メモリー２５２とを有している。不揮発性メモリー２５２は、各種の制御データを記憶するための記憶部であり、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフラッシュメモリーなどの書き換え可能な種々の不揮発性メモリーであってもよいし、ワンタイムＰＲＯＭ（One Time Programmable Read Only Memory）のような書き換え不可能な種々の不揮発性メモリーであってもよい。例えば、発振器２００の製造工程において、通信インターフェース回路２４０を介して、各種の制御データが不揮発性メモリー２５２に書き込まれる。そして、不揮発性メモリー２５２に記憶されている各種の制御データは、発振器２００の電源投入時に不揮発性メモリー２５２からレジスター２５１に転送され、レジスター２５１に保持され、各回路に供給される。
【０１６２】
分周比生成回路２６０は、記憶回路２５０のレジスター２５１に記憶された各種のデータに基づいて、分周比Ｎ＋Ｆ／Ｍ、第１出力分周比設定信号ＯＤＩＶＨ及び第２出力分周比設定信号ＯＤＩＶＬを生成する。
【０１６３】
以上のように構成された本実施形態の発振器２００は、振動子２０２から出力される発振信号に基づいて設定に応じた周波数のクロック信号を生成して出力するものであり、例えば、クロック信号生成装置（クロックジェネレーター）として利用可能である。発振器２００が出力するクロック信号は、不揮発性メモリー２５２に記憶された制御データに応じた一定の周波数とすることもできるし、通信インターフェース回路２４０を介してレジスター２５１に書き込まれる制御データに応じて可変の周波数とすることもできる。
【０１６４】
本実施形態によれば、第１出力分周回路２２８として、分周比を切り替えることが可能であり、かつ、消費電流を低減することが可能な分周回路１が適用されるので、利便性の高い発振器２００を提供することができる。
【０１６５】
また、本実施形態の発振器２００によれば、例えば、第１出力分周回路２２８がクロック信号ＣＫを２分周、３分周、４分周、５分周、６分周又は７分周したクロック信号ＣＫ
Ｏを出力可能とすることにより、出力されるクロック信号を広い周波数範囲で連続的に変化させることも可能である。
【０１６６】
なお、本発明に係る発振器は、発振器２００以外にも、ＰＬＬ回路を有さない発振器、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）等の温度補償機能を有する発振器、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）等の周波数制御機能を有する発振器などにも適用可能である。
【０１６７】
３．電子機器
図２１は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図２２は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１６８】
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図２１の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１６９】
発振器３１０は、集積回路３１２と振動子３１３とを備えている。集積回路３１２は、振動子３１３を発振させて発振信号を発生させる。集積回路３１２は、振動子３１３から出力される発振信号に基づいて、ＣＰＵ３２０からの設定に応じた周波数のクロック信号を生成して出力する。このクロック信号は発振器３１０からＣＰＵ３２０に出力される。
【０１７０】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力されるクロック信号に基づいて各種の計算処理や制御処理を行う処理部である。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【０１７１】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１７２】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。
【０１７３】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。
【０１７４】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１７５】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１７６】
発振器３１０として例えば上記の実施形態の発振器２００を適用することにより、発振器３１０から出力されるクロック信号を広い周波数範囲で連続的に変化させることが可能であるので、信頼性の高い電子機器を実現することができる。
【０１７７】
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１７８】
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器３１０として、例えば上記の実施形態の発振器２００を適用することにより、例えば通信基地局などに利用可能な、周波数精度の高い、高性能、高信頼性を所望される電子機器３００を従来よりも低コストで実現することも可能である。
【０１７９】
また、本実施形態の電子機器３００の他の一例として、通信部３６０が外部クロック信号を受信し、ＣＰＵ３２０が、当該外部クロック信号と発振器３１０が出力する内部クロック信号とに基づいて、発振器３１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム３などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。
【０１８０】
４．移動体
図２３は、本実施形態の移動体の一例を示す図（上面図）である。図２３に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図２３の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１８１】
発振器４１０は、不図示の集積回路と振動子とを備えており、集積回路は振動子を発振させて発振信号を発生させる。集積回路は、振動子から出力される発振信号に基づいて、設定に応じた周波数のクロック信号を生成して出力する。このクロック信号は発振器４１０からコントローラー４２０，４３０，４４０に出力され、コントローラー４２０，４３０，４４０は当該クロック信号に基づいて各種の制御を行う。
【０１８２】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【０１８３】
発振器４１０として例えば上記の実施形態の発振器２００を適用することにより、発振器４１０から出力されるクロック信号を広い周波数範囲で連続的に変化させることが可能であるので、信頼性の高い移動体４００を実現することができる。
【０１８４】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１８５】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１８６】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１８７】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１８８】
１…分周回路、１０…第１の分周器、１１…第１のフリップフロップ、１２…第２のフリップフロップ、１３…インバーター回路、２０…第２の分周器、２１…第３のフリップフロップ、２２…インバーター回路、３０…分周モード制御回路、４０…セレクター、１００，１０１，１０２，１０３，１０４…ＰＭＯＳトランジスター、１０５，１０６，１０７，１０８…ＮＭＯＳトランジスター、１１０，１１１，１１２，１１３…ＰＭＯＳトランジスター、１１４，１１５，１１６，１１７，１１８…ＮＭＯＳトランジスター、１２０，１２１，１２２，１２３，１２４，１２５…ＰＭＯＳトランジスター、１２６，１２７，１２８，１２９…ＮＭＯＳトランジスター、１３０，１３１，１３２，１３３，１３４，１３５…ＰＭＯＳトランジスター、１３６，１３７，１３８，１３９，１４０，１４１…ＮＭＯＳトランジスター、１５１，１５２，１５３，１５４，１５５…ＰＭＯＳトランジスター、１５６，１５７，１５８，１５９…ＮＭＯＳトランジスター、１６０，１６１，１６２…ＰＭＯＳトランジスター、１６３，１６４，１６５…ＮＭＯＳトランジスター、１７０，１７１，１７２，１７３，１７４，１７５…ＰＭＯＳトランジスター、１７６，１７７，１７８，１７９，１８０…ＮＭＯＳトランジスター、１８１…ＰＭＯＳトランジスター、２００…発振器、２０１…集積回路、２０２…振動子、２１０…発振用回路、２２０…ＰＬＬ回路、２２１…位相比較器、２２２…チャージポンプ、２２３…ローパスフィルター、２２４…電圧制御発振器、２２５…帰還分周回路、２２６…クロック変換回路、２２７…デルタシグマ変調回路、２２８…第１出力分周回路、２２９…第２出力分周回路、２３０…出力回路、２４０…通信インターフェース回路、２５０…記憶回路、２５１…レジスター、２５２…不揮発性メモリー、２６０…分周比生成回路、２７０…電源回路、２８０…クロック信号生成回路、３００…電子機器、３１０…発振器、３１２…集積回路、３１３…振動子、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…発振器、４２０，４３０，４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー、１０００…分周回路、１００１…２分周回路、１００２…３分周回路、１００３…２分周回路、１００４…２分周回路、１００５…５分周回路、１００６…７分周回路、１００７…セレクター、１０４０…インバーター回路
【図１】
2019220856.tif 000003
【図２】
2019220856.tif 000004
【図３】
2019220856.tif 000005
【図４】
2019220856.tif 000006
【図５】
2019220856.tif 000007
【図６】
2019220856.tif 000008
【図７】
2019220856.tif 000009
【図８】
2019220856.tif 000010
【図９】
2019220856.tif 000011
【図１０】
2019220856.tif 000012
【図１１】
2019220856.tif 000013
【図１２】
2019220856.tif 000014
【図１３】
2019220856.tif 000015
【図１４】
2019220856.tif 000016
【図１５】
2019220856.tif 000017
【図１６】
2019220856.tif 000018
【図１７】
2019220856.tif 000019
【図１８】
2019220856.tif 000020
【図１９】
2019220856.tif 000021
【図２０】
2019220856.tif 000022
【図２１】
2019220856.tif 000023
【図２２】
2019220856.tif 000024
【図２３】
2019220856.tif 000025