(57)【要約】      （修正有）【課題】負帰還回路の負帰還動作を安定化できる半導体集積回路を提供する。【解決手段】半導体集積回路１００は、発振回路１２２と、チャージポンプ回路１１１と、平滑回路１１２と、負帰還回路１２１と、を有する。チャージポンプ回路１１１は、電源入力端子ＴＭｉｎ及び発振回路１２２と電源出力端子ＴＭｏｕｔとの間に配されている。平滑回路１１２は、チャージポンプ回路１１１と電源出力端子ＴＭｏｕｔとの間に配されている。負帰還回路１２１は、平滑回路１１２から発振回路１２２に帰還する経路上に配されている。平滑回路１１２は、第１のゼロ点生成回路１１４を有する。【選択図】図２
2019201452.tif 000002
【特許請求の範囲】
【請求項１】
発振回路と、
電源入力端子及び前記発振回路と電源出力端子との間に配されたチャージポンプ回路と、
前記チャージポンプ回路と前記電源出力端子との間に配された平滑回路と、
前記平滑回路から前記発振回路に帰還する経路上に配された負帰還回路と、
を備え、
前記平滑回路は、第１のゼロ点生成回路を有する
半導体集積回路。
【請求項２】
前記第１のゼロ点生成回路は、
前記チャージポンプ回路と前記電源出力端子との間に配された第１の抵抗素子と、
前記チャージポンプ回路と前記電源出力端子との間で前記第１の抵抗素子に対して並列に配された第１の容量素子と、
を有する
請求項１に記載の半導体集積回路。
【請求項３】
前記第１のゼロ点生成回路は、
第１の抵抗素子と、
前記第１の抵抗素子と前記電源出力端子との間に配された第２の抵抗素子と、
前記チャージポンプ回路と前記電源出力端子との間で前記第１の抵抗素子及び前記第２の抵抗素子に対して並列に配された第１の容量素子と、
を有する
請求項１に記載の半導体集積回路。
【請求項４】
前記平滑回路は、前記第１のゼロ点生成回路及び前記電源出力端子の間に配された第２のゼロ点生成回路をさらに有する
請求項１又は２に記載の半導体集積回路。
【請求項５】
前記第２のゼロ点生成回路は、
前記第１のゼロ点生成回路と前記電源出力端子との間に配された第２の抵抗素子と、
前記第１のゼロ点生成回路と前記電源出力端子との間で前記第２の抵抗素子に対して並列に配された第２の容量素子と、
を有する
請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
チャージポンプ回路及び負帰還回路を有する半導体集積回路では、電源入力端子で受けた電源を用いてチャージポンプ回路から出力される電圧を負帰還回路の負帰還動作で制御することができる。このとき、半導体集積回路を定電圧電源回路として用いるためには、負帰還回路の負帰還動作を安定化させることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−６１３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、負帰還回路の負帰還動作を安定化できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、発振回路とチャージポンプ回路と平滑回路と負帰還回路とを有する半導体集積回路が提供される。チャージポンプ回路は、電源入力端子及び発振回路と電源出力端子との間に配されている。平滑回路は、チャージポンプ回路と電源出力端子との間に配されている。負帰還回路は、平滑回路から発振回路に帰還する経路上に配されている。平滑回路は、第１のゼロ点生成回路を有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体集積回路を含む半導体装置の構成を示す回路図である。
【図２】図２は、実施形態に係る半導体集積回路の構成を示す回路図である。
【図３】図３は、実施形態におけるチャージポンプ回路の構成例を示す回路図である。
【図４】図４は、実施形態におけるチャージポンプ回路の他の構成例を示す回路図である。
【図５】図５は、実施形態に係る半導体集積回路の開ループ周波数特性を示す図である。
【図６】図６は、実施形態に係る半導体集積回路の動作の安定性を示す図である。
【図７】図７は、実施形態の変形例に係る半導体集積回路の構成を示す回路図である。
【図８】図８は、実施形態の変形例に係る半導体集積回路の開ループ周波数特性を示す図である。
【図９】図９は、実施形態の他の変形例に係る半導体集積回路の構成を示す回路図である。
【図１０】図１０は、実施形態の他の変形例に係る半導体集積回路の開ループ周波数特性を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態に係る半導体集積回路は、電源電圧を調整（昇圧又は降圧）する電源回路を含む回路である。例えば、半導体集積回路は、昇圧回路あるいは降圧回路などの電源回路と帰還ループとを有する回路であり、外部電源を昇圧又は降圧して所定の内部電源を生成する定電圧電源回路として用いられ得る。
【０００９】
半導体集積回路１００を含む半導体装置１は、例えば、図１に示すように構成され得る。図１は、半導体集積回路１００を含む半導体装置１の構成を示す回路図である。半導体装置１は、半導体集積回路１００及び負荷回路２を有する。半導体集積回路１００は、電源入力端子ＴＭｉｎ、モニター端子ＴＭｍ、及び電源出力端子ＴＭｏｕｔを有する。電源入力端子ＴＭｉｎには、半導体装置１が外部から受けた電源電圧Ｖｄｄ又は半導体装置１が半導体集積回路１００用に生成した電源電圧Ｖｄｄが供給される。モニター端子ＴＭｍは、半導体集積回路１００の動作をモニターするために設けられている端子であり、省略されてもよい。電源出力端子ＴＭｏｕｔは、負荷回路２に電気的に接続され、半導体集積回路１００で調整（昇圧又は降圧）された電源電圧Ｖｏｕｔを負荷回路２へ供給する。これにより、負荷回路２は、電源電圧Ｖｏｕｔを用いて動作することができる。
【００１０】
半導体集積回路１００は、例えば、図２に示すように、構成され得る。図２は、半導体集積回路１００の構成を示す回路図である。半導体集積回路１００は、電源回路１１０及び制御回路１２０を有する。電源回路１１０は、電源入力端子ＴＭｉｎから電源出力端子ＴＭｏｕｔに至る経路上に配され、制御回路１２０は、電源出力端子ＴＭｏｕｔから電源入力端子ＴＭｉｎへ帰還する経路（帰還ループ）上に配されている。
【００１１】
電源回路１１０は、電源入力端子ＴＭｉｎ経由で電源電圧Ｖｄｄを受け、電源電圧を調整（昇圧又は降圧）し、調整後の電源電圧Ｖｏｕｔを電源出力端子ＴＭｏｕｔ経由で負荷回路２へ出力する。制御回路１２０は、電源回路１１０が電源電圧Ｖｏｕｔのレベルを所定の目標レベルＶｔｇ（図６参照）に調整するように電源回路１１０を制御する。
【００１２】
電源回路１１０は、チャージポンプ回路１１１及びフィルタ回路（平滑回路）１１２を有する。制御回路１２０は、負帰還回路１２１及び発振回路１２２を有する。
【００１３】
負帰還回路１２１は、フィルタ回路１１２から発振回路１２２に帰還する経路（帰還ループ）上に配されている。負帰還回路１２１は、入力ノード１２１ｉ及び出力ノード１２１ｏを有する。入力ノード１２１ｉは、フィルタ回路１１２の出力ノード１１２ｏを介して電源出力端子ＴＭｏｕｔに電気的に接続されている。出力ノード１２１ｏは、発振回路１２２の制御ノード１２２ｃに電気的に接続されている。
【００１４】
負帰還回路１２１は、例えば、帰還電圧が供給される反転入力端子と目標レベルＶｔｇが供給される非反転入力端子とを有するコンパレータで構成することができる。
【００１５】
負帰還回路１２１は、帰還電圧の位相を略１８０度反転するとともに帰還電圧のレベルが目標レベルＶｔｇより高いか否かを示す信号（比較結果）を出力する。例えば、負帰還回路１２１は、帰還電圧のレベルと目標レベルＶｔｇとを比較し、帰還電圧のレベルが目標レベルＶｔｇより高いときにＬレベルの比較結果を出力でき、帰還電圧のレベルが目標レベルＶｔｇより低いときにＨレベルの比較結果を出力できる。
【００１６】
発振回路１２２は、負帰還回路１２１からチャージポンプ回路１１１に帰還する経路（帰還ループ）上に配されている。発振回路１２２は、制御ノード１２２ｃ及び出力ノード１２２ｏを有する。発振回路１２２では、制御ノード１２２ｃが負帰還回路１２１に電気的に接続され、出力ノード１２２ｏがチャージポンプ回路１１１に電気的に接続されている。
【００１７】
発振回路１２２は、奇数段のインバータの入出力がリング状に接続され各インバータに可変電流源又は可変インピーダンス素子が接続され制御ノード１２２ｃが可変電流源又は可変インピーダンス素子の制御ノードに接続されたリングオシレータで構成され得る。発振回路１２２は、Ｈレベルの比較結果を受けた場合、その動作電流を増加させることで、発振動作の周波数及び／又は振幅を増加させることができる。発振回路１２２は、Ｌレベルの比較結果を受けた場合、その動作電流を減少させることで、発振動作の周波数及び／又は振幅を減少させることができる。
【００１８】
発振回路１２２は、負帰還回路１２１から信号（比較結果）を制御ノード１２２ｃで受け、比較結果に応じた周波数及び／又は振幅で発振動作を行い、その発振動作で得られたクロックφＣＫ及び逆相クロックφＣＫＢを出力ノード１２２ｏ経由でチャージポンプ回路１１１へ供給する。発振回路１２２は、Ｈレベルの比較結果を受けた場合、発振動作の周波数及び／又は振幅を増加させ、得られたクロックφＣＫ及び逆相クロックφＣＫＢをチャージポンプ回路１１１へ供給する。発振回路１２２は、Ｌレベルの比較結果を受けた場合、発振動作の周波数及び／又は振幅を減少させ、得られたクロックφＣＫ及び逆相クロックφＣＫＢをチャージポンプ回路１１１へ供給する。
【００１９】
チャージポンプ回路１１１は、電源入力端子ＴＭｉｎ及び発振回路１２２とフィルタ回路１１２及び電源出力端子ＴＭｏｕｔとの間に配されている。チャージポンプ回路１１１は、発振回路１２２から受ける信号に応じて、電源入力端子ＴＭｉｎから受けた電源電圧Ｖｄｄを調整（昇圧又は降圧）し、調整後の電源電圧Ｖｐをフィルタ回路１１２へ供給する。
【００２０】
チャージポンプ回路１１１は、入力ノード１１１ｉ、制御ノード群１１１ｃ、及び出力ノード１１１ｏを有する。チャージポンプ回路１１１では、入力ノード１１１ｉが電源入力端子ＴＭｉｎに電気的に接続され、制御ノード群１１１ｃが発振回路１２２に電気的に接続され、出力ノード１１１ｏがフィルタ回路１１２に電気的に接続されている。
【００２１】
具体的には、チャージポンプ回路１１１は、図３に示すように構成され得る。図３は、チャージポンプ回路１１１の構成例を示す回路図である。図３に示すチャージポンプ回路１１１は、ディクソン型と呼ばれる回路であり、複数のダイオードＤ１１，Ｄ１２及び複数の容量素子Ｃ１１，Ｃ１２を有する。
【００２２】
複数のダイオードＤ１１，Ｄ１２は、入力ノード１１１ｉから出力ノード１１１ｏに至る電源ラインＰＬ上に直列に配されている。ダイオードＤ１１は、アノードが入力ノード１１１ｉに電気的に接続され、カソードが電源ラインＰＬ上のノードＮ１１に電気的に接続されている。ダイオードＤ１２は、アノードが電源ラインＰＬ上のノードＮ１１に電気的に接続され、カソードが電源ラインＰＬ上のノードＮ１２を介して出力ノード１１１ｏに電気的に接続されている。
【００２３】
複数の容量素子Ｃ１１，Ｃ１２は、電源ラインＰＬと制御ノード群１１１ｃとの間に並列に配されている。制御ノード群１１１ｃは、複数の制御ノード１１１ｃ１，１１１ｃ２を含む。容量素子Ｃ１１は、一端が電源ラインＰＬ上のノードＮ１１に電気的に接続され、他端が制御ノード１１１ｃ１を介して発振回路１２２に電気的に接続されている。容量素子Ｃ１２は、一端が電源ラインＰＬ上のノードＮ１２に電気的に接続され、他端が制御ノード１１１ｃ２を介して発振回路１２２に電気的に接続されている。制御ノード１１１ｃ１には、発振回路１２２からクロックφＣＫが供給され、制御ノード１１１ｃ２には、発振回路１２２から逆相クロックφＣＫＢが供給される。クロックφＣＫは、パルス状の信号なので、制御ノード１１１ｃ１から容量素子Ｃ１１を介して電源ラインＰＬ上のノードＮ１１に伝達され得る。逆相クロックφＣＫＢは、パルス状の信号なので、制御ノード１１１ｃ２から容量素子Ｃ１２を介して電源ラインＰＬ上のノードＮ１２に伝達され得る。
【００２４】
図３に示すチャージポンプ回路１１１では、ノードＮ１１に電荷が蓄積されていない状態でダイオードＤ１１が順方向に順方向電圧以上でバイアスされてオンし、電源電圧Ｖｄｄに応じた電圧に対応した電荷がノードＮ１１に蓄積される。また、ダイオードＤ１２は順方向に順方向電圧未満で又は逆方向にバイアスされオフしている。
【００２５】
ノードＮ１１にクロックφＣＫのＨレベルが供給されノードＮ１２に逆相クロックφＣＫＢのＬレベルが供給されると、ダイオードＤ１１が順方向に順方向電圧未満で又は逆方向にバイアスされオフしクロックφＣＫのＨレベルによりノードＮ１１に電荷がさらに蓄積されノードＮ１１の電圧が電源電圧Ｖｄｄに応じた電圧から（例えば、Ｖｄｄ＋ΔＶ１１に）昇圧される。また、ダイオードＤ１２が順方向に順方向電圧以上でバイアスされオンし昇圧後の電圧（Ｖｄｄ＋ΔＶ１１）に対応した電荷がノードＮ１２に蓄積される。
【００２６】
ノードＮ１１にクロックφＣＫのＬレベルが供給されノードＮ１２に逆相クロックφＣＫＢのＨレベルが供給されると、ダイオードＤ１１が順方向に順方向電圧以上でバイアスされオンし電源電圧Ｖｄｄに応じた電圧に対応した電荷がノードＮ１１に蓄積される。また、ダイオードＤ１２が順方向に順方向電圧未満で又は逆方向にバイアスされオフし逆相クロックφＣＫＢのＨレベルによりノードＮ１２に電荷がさらに蓄積されノードＮ１２の電圧が電源電圧Ｖｄｄに応じた電圧から（例えば、Ｖｄｄ＋ΔＶ１１＋ΔＶ１２に）昇圧される。これにより、チャージポンプ回路１１１は、昇圧後の電源電圧Ｖｐ（例えば、「Ｖｄｄ＋ΔＶ１１」〜「Ｖｄｄ＋ΔＶ１１＋ΔＶ１２」の電圧）を出力ノード１１１ｏ経由でフィルタ回路１１２へ供給する。
【００２７】
あるいは、チャージポンプ回路１１１は、図４に示すように構成され得る。図４は、チャージポンプ回路１１１の他の構成例を示す回路図である。図４に示すチャージポンプ回路１１１は、同期整流型と呼ばれる回路であり、複数のトランジスタＮＭ２１，ＮＭ２２，ＰＭ２１，ＰＭ２２を有する。
【００２８】
入力ノード１１１ｉから出力ノード１１１ｏに至る間において、電源ラインＰＬ２０が互いに並列な２つの電源ラインＰＬ２１，ＰＬ２２に分岐した後に電源ラインＰＬ２３に合流するように構成されている。複数のトランジスタＮＭ２１，ＰＭ２１は、入力ノード１１１ｉから出力ノード１１１ｏに至る電源ラインＰＬ２１上に直列に配されている。複数のトランジスタＮＭ２２，ＰＭ２２は、入力ノード１１１ｉから出力ノード１１１ｏに至る電源ラインＰＬ２２上に直列に配されている。複数のトランジスタＮＭ２２，ＰＭ２２は、入力ノード１１１ｉ及び出力ノード１１１ｏの間で複数のトランジスタＮＭ２１，ＰＭ２１に対して並列に配されている。
【００２９】
トランジスタＮＭ２１は、ＮＭＯＳトランジスタで構成され得る。トランジスタＮＭ２１は、ゲートがトランジスタＰＭ２１のゲートと電源ラインＰＬ２２上のノードＮ２２とに電気的に接続され、ソースが入力ノード１１１ｉに電気的に接続され、ドレインが電源ラインＰＬ２１上のノードＮ２１に電気的に接続されている。トランジスタＰＭ２１は、ＰＭＯＳトランジスタで構成され得る。トランジスタＰＭ２１は、ゲートがトランジスタＮＭ２１のゲートと電源ラインＰＬ２２上のノードＮ２２とに電気的に接続され、ソースが電源ラインＰＬ２１上のノードＮ２１に電気的に接続され、ドレインがノードＮ２３を介して出力ノード１１１ｏに電気的に接続されている。
【００３０】
トランジスタＮＭ２２は、ＮＭＯＳトランジスタで構成され得る。トランジスタＮＭ２２は、ゲートがトランジスタＰＭ２２のゲートと電源ラインＰＬ２１上の電源ラインＰＬ２１上のノードＮ２１とに電気的に接続され、ソースが入力ノード１１１ｉに電気的に接続され、ドレインが電源ラインＰＬ２２上のノードＮ２２に電気的に接続されている。トランジスタＰＭ２２は、ＰＭＯＳトランジスタで構成され得る。トランジスタＰＭ２２は、ゲートがトランジスタＮＭ２２のゲートと電源ラインＰＬ２１上のノードＮ２１とに電気的に接続され、ソースが電源ラインＰＬ２２上のノードＮ２２に電気的に接続され、ドレインがノードＮ２３を介して出力ノード１１１ｏに電気的に接続されている。
【００３１】
制御ノード群１１１ｃは、複数の制御ノード１１１ｃ１，１１１ｃ２を含む。制御ノード１１１ｃ１は、電源ラインＰＬ２２上のノードＮ２２に電気的に接続されている。制御ノード１１１ｃ２は、電源ラインＰＬ２１上のノードＮ２１に電気的に接続されている。制御ノード１１１ｃ１には、発振回路１２２からクロックφＣＫが供給され、制御ノード１１１ｃ２には、発振回路１２２から逆相クロックφＣＫＢが供給される。
【００３２】
図４に示すチャージポンプ回路１１１では、ノードＮ２２にクロックφＣＫのＨレベルが供給されノードＮ２１に逆相クロックφＣＫＢのＬレベルが供給されると、電源ラインＰＬ２１において、トランジスタＮＭ２１がオンするとともにトランジスタＰＭ２１がオフし、電源電圧Ｖｄｄに応じた電圧に対応した電荷がノードＮ２１に蓄積される。このとき、電源ラインＰＬ２２におけるトランジスタＮＭ２２はオフしている。
【００３３】
ノードＮ２２にクロックφＣＫのＬレベルが供給されノードＮ２１に逆相クロックφＣＫＢのＨレベルが供給されると、電源ラインＰＬ２２において、トランジスタＮＭ２２がオンするとともにトランジスタＰＭ２２がオフし、電源電圧Ｖｄｄに応じた電圧に対応した電荷がノードＮ２２に蓄積される。このとき、電源ラインＰＬ２１におけるトランジスタＮＭ２１がオフし逆相クロックφＣＫＢのＨレベルによりノードＮ２１に電荷がさらに蓄積されノードＮ２１の電圧が電源電圧Ｖｄｄに応じた電圧から（例えば、Ｖｄｄ＋ΔＶ２１に）昇圧され、トランジスタＰＭ２１がオンし昇圧後の電圧（Ｖｄｄ＋ΔＶ２１）に対応した電荷がノードＮ２３に蓄積される。
【００３４】
ノードＮ２２にクロックφＣＫのＨレベルが供給されノードＮ２１に逆相クロックφＣＫＢのＬレベルが供給されると、電源ラインＰＬ２１において、トランジスタＮＭ２１がオンするとともにトランジスタＰＭ２１がオフし、電源電圧Ｖｄｄに応じた電圧に対応した電荷がノードＮ２１に再び蓄積される。このとき、電源ラインＰＬ２２におけるトランジスタＮＭ２２がオフしクロックφＣＫのＨレベルによりノードＮ２２に電荷がさらに蓄積されノードＮ２２の電圧が電源電圧Ｖｄｄに応じた電圧から（例えば、Ｖｄｄ＋ΔＶ２２に）昇圧され、トランジスタＰＭ２２がオンし昇圧後の電圧（Ｖｄｄ＋ΔＶ２２）に対応した電荷がノードＮ２３に蓄積される。
【００３５】
図２に戻って、チャージポンプ回路１１１は、発振回路１２２からのパルス（クロックφＣＫ及び逆相クロックφＣＫＢ）により制御されるため、出力される電源電圧Ｖｐの振幅が時間変動し得る（図６参照）が、負荷回路２（図１参照）における使いやすさを考慮すると、電源電圧Ｖｐの時間変動が抑制されていることが望ましい。
【００３６】
電源電圧Ｖｐの時間変動を抑制するため、フィルタ回路（平滑回路）１１２は、チャージポンプ回路１１１と電源出力端子ＴＭｏｕｔとの間に配されている。フィルタ回路１１２は、チャージポンプ回路１１１から供給される電源電圧Ｖｐを平滑化し、平滑化後の電源電圧Ｖｏｕｔを電源出力端子ＴＭｏｕｔへ供給する。
【００３７】
フィルタ回路１１２は、入力ノード１１２ｉ及び出力ノード１１２ｏを有する。入力ノード１１２ｉは、チャージポンプ回路１１１に電気的に接続されている。出力ノード１１２ｏは、電源出力端子ＴＭｏｕｔ及び負帰還回路１２１にそれぞれ電気的に接続されている。
【００３８】
具体的には、フィルタ回路１１２は、ローパスフィルタ１１３を有する。ローパスフィルタ１１３は、抵抗素子Ｒ１及び容量素子Ｃ１を有する。
【００３９】
抵抗素子Ｒ１は、チャージポンプ回路１１１と電源出力端子ＴＭｏｕｔとの間に配されている。抵抗素子Ｒ１は、一端が入力ノード１１２ｉを介してチャージポンプ回路１１１に電気的に接続され、他端が容量素子Ｃ１の一端に電気的に接続されているとともに出力ノード１１２ｏを介して電源出力端子ＴＭｏｕｔに電気的に接続されている。
【００４０】
容量素子Ｃ１は、抵抗素子Ｒ１と電源出力端子ＴＭｏｕｔとの間に配されている。容量素子Ｃ１は、入力ノード１１２ｉから抵抗素子Ｒ１を通って出力ノード１１２ｏに至る経路に対してシャント接続されている。容量素子Ｃ１は、一端が抵抗素子Ｒ１の他端及び出力ノード１１２ｏに電気的に接続され、他端がグランド電位に電気的に接続されている。
【００４１】
半導体集積回路１００では、チャージポンプ回路１１１で調整（昇圧又は降圧）された電源電圧Ｖｐがフィルタ回路１１２で平滑化され、電源電圧Ｖｏｕｔとして電源出力端子ＴＭｏｕｔから負荷回路２へ出力されるとともに負帰還回路１２１へ帰還される。負帰還回路１２１へ帰還される電源電圧Ｖｏｕｔを帰還電圧と呼ぶことにする。
【００４２】
帰還電圧Ｖｏｕｔのレベルが目標レベルＶｔｇより低い場合、負帰還回路１２１は、Ｈレベルの信号を発振回路１２２へ出力する。これに応じて、発振回路１２２は、発振動作の周波数及び／又は振幅を増加させ、得られたクロックφＣＫ及び逆相クロックφＣＫＢをチャージポンプ回路１１１へ供給する。チャージポンプ回路１１１は、増加された周波数及び／又は振幅を有するクロックφＣＫ及び逆相クロックφＣＫＢを受けるので、その出力電圧Ｖｐを増加させ得る。
【００４３】
帰還電圧Ｖｏｕｔのレベルが目標レベルＶｔｇより高い場合、負帰還回路１２１は、Ｌレベルの信号を発振回路１２２へ出力する。これに応じて、発振回路１２２は、発振動作の周波数及び／又は振幅を減少させ、得られたクロックφＣＫ及び逆相クロックφＣＫＢをチャージポンプ回路１１１へ供給する。チャージポンプ回路１１１は、減少された周波数及び／又は振幅を有するクロックφＣＫ及び逆相クロックφＣＫＢを受けるので、その出力電圧Ｖｐを減少させ得る。
【００４４】
これらの動作により、チャージポンプ回路１１１の出力電圧Ｖｐのレベルが目標レベルＶｔｇに近づくように制御され得るので、出力電圧Ｖｐをフィルタ回路１１２で平滑化することで、電源出力端子ＴＭｏｕｔから出力する電源電圧Ｖｏｕｔのレベルを所定の要求範囲内に収まるように安定化させることができるようにも考えられる。
【００４５】
しかし、半導体集積回路１００における負帰還ループに関し、開ループ伝達関数を考えると、これは利得と位相との複素数量となる。その周波数特性を考えると、利得が１すなわち０ｄＢになるときの周波数（ユニティゲイン周波数）ｆＵＧにおいて、位相余裕（ＰＭ）＝１８０°−（低周波時の位相からの偏差）＝位相−０°＜０となりやすく、この系が不安定になりやすい。
【００４６】
すなわち、半導体集積回路１００の電源出力端子ＴＭｏｕｔに接続される負荷回路２の寄生容量が大きくなると、負荷回路２の寄生容量と負帰還回路１２１における寄生抵抗及び寄生容量とフィルタ回路１１２における抵抗素子Ｒ１及び容量素子Ｃ１とにより周波数特性におけるポール（極）がユニティゲイン周波数ｆＵＧより低周波数側に形成されやすい。これにより、半導体集積回路１００の位相特性がユニティゲイン周波数ｆＵＧより低周波数側でマイナス方向に回転し、ユニティゲイン周波数ｆＵＧにおける位相余裕が負になりやすい（ＰＭ＜０になりやすい）。すなわち、半導体集積回路１００における負帰還動作が不安定化しやすい。
【００４７】
一方、フィルタ回路１１２における抵抗素子Ｒ１の抵抗値と容量素子Ｃ１の容量値とを小さくすると極周波数をユニティゲイン周波数ｆＵＧより高周波側に移すことができるが、それでは、ローパスフィルタ１１３のカットオフ周波数が高くなって電源電圧Ｖｐの平滑化性能が劣化しやすく、電源出力端子ＴＭｏｕｔから出力する電源電圧Ｖｏｕｔのレベルを所定の要求範囲内に収まるように安定化させることが困難になる。電源電圧Ｖｏｕｔのレベルが所定の要求範囲から外れて大きくハンチングすると、電源電圧Ｖｏｕｔの供給先である負荷回路２が誤動作する可能性がある。
【００４８】
そこで、実施形態では、半導体集積回路１００において、フィルタ回路１１２内に周波数特性におけるゼロ点をユニティゲイン周波数ｆＵＧより低周波数側に形成する回路を設けることで、電源電圧の平滑化性能の向上と負帰還動作の安定性向上との両立化を図る。
【００４９】
具体的には、図２に示すように、フィルタ回路１１２は、ゼロ点生成回路１１４及びポール生成回路１１５を有する。ゼロ点生成回路１１４は、チャージポンプ回路１１１及び電源出力端子ＴＭｏｕｔの間に配されている。
【００５０】
ゼロ点生成回路１１４は、抵抗素子（第１の抵抗素子）Ｒ１及び容量素子（第１の容量素子）Ｃ３を有する。ポール生成回路１１５は、抵抗素子Ｒ１、容量素子Ｃ３及び容量素子Ｃ１を有する。ゼロ点生成回路１１４及びポール生成回路１１５は、抵抗素子Ｒ１及び容量素子Ｃ３を互いに共有している。ゼロ点生成回路１１４は、抵抗素子Ｒ１をローパスフィルタ１１３と共有している。ポール生成回路１１５は、ローパスフィルタ１１３を含んでいる。
【００５１】
容量素子Ｃ３は、チャージポンプ回路１１１と電源出力端子ＴＭｏｕｔとの間で抵抗素子Ｒ１に対して並列に配されている。抵抗素子Ｒ１と容量素子Ｃ３とは、入力ノード１１２ｉ及び中間ノード１１２ｍの間で互いに並列接続されている。容量素子Ｃ３は、一端が入力ノード１１２ｉを介してチャージポンプ回路１１１に電気的に接続され、他端が中間ノード１１２ｍ及び出力ノード１１２ｏを介して電源出力端子ＴＭｏｕｔに電気的に接続されている。
【００５２】
より具体的には、チャージポンプ回路１１１→フィルタ回路１１２→負帰還回路１２１→発振回路１２２→チャージポンプ回路１１１の負帰還ループの開ループ伝達関数は、負荷回路２（図１参照）の寄生容量と負帰還回路１２１における寄生抵抗及び寄生容量との影響が無視できる場合、近似的に、次の数式１で表され得る。
【００５３】
【数１】
2019201452.tif 000003
【００５４】
数式１から、ゼロ点生成回路１１４で生成されるゼロ点の周波数ｆｚ１は次の数式２で表すことができ、ポール生成回路１１５で生成されるポール（極）の周波数ｆＰ１は次の数式３で表すことができる。
【００５５】
【数２】
2019201452.tif 000004
【００５６】
【数３】
2019201452.tif 000005
【００５７】
数式２により、抵抗素子Ｒ１の抵抗値を小さくすることなく容量素子Ｃ３の容量値を調整することで、ゼロ点の周波数ｆｚ１をユニティゲイン周波数ｆＵＧより低周波数側に位置させることができることが分かる。このとき、数式３により、ポール（極）の周波数ｆＰ１は、ゼロ点の周波数ｆｚ１より低周波数側に位置することになる。
【００５８】
例えば、半導体集積回路１００の周波数特性は、図５に示すようになる。図５（ａ）は、半導体集積回路１００の利得の周波数特性を示し、図５（ｂ）は、半導体集積回路１００の位相の周波数特性を示す。図５（ａ）は、縦軸が利得［ｄＢ］の大きさを表し、横軸が周波数の大きさをログスケールで表す。図５（ｂ）は、縦軸が位相［ｄｅｇ］の大きさをａｒｃｔａｎ（Ｖｏｕｔ／Ｖｉｎ）で表し、横軸が周波数の大きさをログスケールで表す。
【００５９】
図５（ａ）利得の周波数特性で利得＝０［ｄＢ］になる周波数がユニティゲイン周波数ｆＵＧと定義され得る。図５（ｂ）に示す位相の周波数特性に示されるように、
ポール（極）の周波数ｆＰ１＜ゼロ点の周波数ｆｚ１＜ユニティゲイン周波数ｆＵＧ
となっている。位相の周波数特性では、ポール（極）の周波数ｆＰ１でマイナス側に回転する（位相が遅れる）が、ゼロ点の周波数ｆｚ１でプラス側に回転する（位相の遅れを緩和する）ので、ユニティゲイン周波数ｆＵＧにおける位相余裕ＰＭ１を正の値にすることができる（ＰＭ１＞０）。例えば、Ｒ１＝２０［ｋΩ］、Ｃ１＝５０［ｐＦ］、Ｃ３＝２［ｐＦ］とした場合、ポール（極）の周波数は０．１５３［ＭＨｚ］となり、ゼロ点の周波数は３．９８［ＭＨｚ］、位相余裕ＰＭ１≒＋０．２５［ｄｅｇ］になる。
【００６０】
図５に示されるように、ゼロ点はポール（極）を相殺するように働くので、位相余裕を正の値に回復させることができ、図６に示すように、例えば半導体集積回路１００の起動時における電源電圧Ｖｏｕｔの整定動作を安定化できる。すなわち、半導体集積回路１００の起動時に、電源電圧Ｖｏｕｔが目標レベルＶｔｇに達するタイミングｔ１より後において、電源電圧Ｖｏｕｔが数式４を満たすように制御され得る。
Ｖｔｇ−ΔＶＵＳ＜Ｖｏｕｔ＜Ｖｔｇ＋ΔＶＯＳ・・・数式４
【００６１】
数式４において、ΔＶＵＳ（＞０）は、目標レベルＶｔｇに対して許容されるアンダーシュート量を表し、ΔＶＯＳ（＞０）は、目標レベルＶｔｇに対して許容されるオーバーシュート量を表す。すなわち、電源電圧Ｖｏｕｔのレベルを所定の要求範囲内に収まるように安定化させることができ、半導体集積回路１００における負帰還ループの負帰還動作を安定化させることができる。
【００６２】
以上のように、実施形態では、半導体集積回路１００において、フィルタ回路１１２内に、周波数特性におけるゼロ点をユニティゲイン周波数ｆＵＧより低周波数側に形成する回路を設ける。これにより、電源電圧の平滑化性能の向上と負帰還動作の安定性向上とを両立化させることができる。すなわち、チャージポンプ出力（Ｖｐ）に対する平滑化性能を要求されるレベルに維持ながら、負帰還ループの安定性を向上させることができる。
【００６３】
なお、半導体集積回路１００において、フィルタ回路１１２によって発生する極周波数のうち少なくとも１点は、発振回路１２２が出力する波形の基本波周波数の１／５以下とすることができる。これにより、半導体集積回路１００の位相特性がユニティゲイン周波数ｆＵＧよりかなり低周波数側でマイナス方向に回転するが、本実施形態を適用することで、位相余裕を正の値に回復させることができる。
【００６４】
あるいは、半導体集積回路１００において、フィルタ回路１１２によって発生するゼロ点周波数は、極周波数の５倍以上かつ２００倍以下であってもよい。この場合でも、本実施形態を適用することで、ゼロ点の周波数ｆｚ１をユニティゲイン周波数ｆＵＧより低周波数側に位置させることができ、位相余裕を正の値に回復させることができる。
【００６５】
あるいは、実施形態では、半導体集積回路の周波数特性に１つのゼロ点を形成する場合について例示しているが、半導体集積回路の周波数特性に複数のゼロ点を形成できれば、半導体集積回路の周波数特性における位相余裕をより増加させることができ、負帰還動作をより安定化できると考えられる。
【００６６】
このような考えに基づき、半導体集積回路２００は、例えば、図７に示すように構成され得る。図７は、実施形態の変形例に係る半導体集積回路２００の構成を示す回路図である。
【００６７】
図７に示す半導体集積回路２００は、フィルタ回路１１２（図２参照）に代えて、フィルタ回路２１２を有する。フィルタ回路２１２は、チャージポンプ回路１１１及び電源出力端子ＴＭｏｕｔの間においてゼロ点生成回路を２段構成で配する。すなわち、フィルタ回路２１２は、ローパスフィルタ２１６及びゼロ点生成回路（第２のゼロ点生成回路）２１７をさらに有するとともに、ポール生成回路２１５の構成が異なる。
【００６８】
ローパスフィルタ２１６は、ローパスフィルタ１１３及び電源出力端子ＴＭｏｕｔの間に配されている。ローパスフィルタ２１６は、抵抗素子Ｒ２及び容量素子Ｃ２を有する。抵抗素子Ｒ２は、ローパスフィルタ１１３と電源出力端子ＴＭｏｕｔとの間に配されている。抵抗素子Ｒ２は、一端が抵抗素子Ｒ１の他端及び容量素子Ｃ１の一端に電気的に接続され、他端が容量素子Ｃ２の一端に電気的に接続されているとともに出力ノード１１２ｏを介して電源出力端子ＴＭｏｕｔに電気的に接続されている。
【００６９】
容量素子Ｃ２は、抵抗素子Ｒ２と電源出力端子ＴＭｏｕｔとの間に配されている。容量素子Ｃ２は、入力ノード１１２ｉから抵抗素子Ｒ１，Ｒ２を通って出力ノード１１２ｏに至る経路に対してシャント接続されている。容量素子Ｃ２は、一端が抵抗素子Ｒ２の他端及び出力ノード１１２ｏに電気的に接続され、他端がグランド電位に電気的に接続されている。
【００７０】
ゼロ点生成回路１１４は、チャージポンプ回路１１１及びゼロ点生成回路２１７の間に配されている。ゼロ点生成回路２１７は、ゼロ点生成回路１１４及び電源出力端子ＴＭｏｕｔの間に配されている。ゼロ点生成回路２１７は、抵抗素子（第２の抵抗素子）Ｒ２及び容量素子（第２の容量素子）Ｃ４を有する。ポール生成回路２１５は、抵抗素子Ｒ１、抵抗素子Ｒ２、容量素子Ｃ３、容量素子Ｃ１、容量素子Ｃ４及び容量素子Ｃ２を有する。ゼロ点生成回路１１４及びポール生成回路２１５は、抵抗素子Ｒ１及び容量素子Ｃ３を互いに共有している。ゼロ点生成回路２１７及びポール生成回路２１５は、抵抗素子Ｒ２及び容量素子Ｃ４を互いに共有している。ゼロ点生成回路１１４は、抵抗素子Ｒ１をローパスフィルタ１１３と共有している。ゼロ点生成回路２１７は、抵抗素子Ｒ２をローパスフィルタ２１６と共有している。ポール生成回路２１５は、ローパスフィルタ１１３，２１６を含んでいる。
【００７１】
容量素子Ｃ４は、チャージポンプ回路１１１と電源出力端子ＴＭｏｕｔとの間で抵抗素子Ｒ２に対して並列に配されている。抵抗素子Ｒ２と容量素子Ｃ４とは、中間ノード１１２ｍ及び出力ノード１１２ｏの間で互いに並列接続されている。容量素子Ｃ４は、一端が中間ノード１１２ｍを介してゼロ点生成回路１１４に電気的に接続され、他端が出力ノード１１２ｏを介して電源出力端子ＴＭｏｕｔに電気的に接続されている。
【００７２】
より具体的には、チャージポンプ回路１１１→フィルタ回路２１２→負帰還回路１２１→発振回路１２２→チャージポンプ回路１１１の負帰還ループの開ループ伝達関数は、負荷回路２（図１参照）の寄生容量と負帰還回路１２１における寄生抵抗及び寄生容量との影響が無視できる場合、近似的に、次の数式５で表され得る。
【００７３】
【数４】
2019201452.tif 000006
【００７４】
数式５から、ゼロ点生成回路１１４で生成されるゼロ点の周波数ｆｚ１１は次の数式６で表すことができ、ゼロ点生成回路２１７で生成されるゼロ点の周波数ｆｚ１２は次の数式７で表すことができる。
【００７５】
【数５】
2019201452.tif 000007
【００７６】
【数６】
2019201452.tif 000008
【００７７】
また、数式５から、次の数式８に示すように変数α、βをおくことで、ポール生成回路２１５で生成される２つのポール（極）の周波数ｆＰ１１，ｆＰ１２は、それぞれ、次の数式９、数式１０で表すことができる。
【００７８】
【数７】
2019201452.tif 000009
【００７９】
【数８】
2019201452.tif 000010
【００８０】
【数９】
2019201452.tif 000011
【００８１】
数式６により、抵抗素子Ｒ１の抵抗値を小さくすることなく容量素子Ｃ３の容量値を調整することで、ゼロ点の周波数ｆｚ１１をユニティゲイン周波数ｆＵＧより低周波数側に位置させ得ることが分かる。数式７により、抵抗素子Ｒ２の抵抗値を小さくすることなく容量素子Ｃ４の容量値を調整することで、ゼロ点の周波数ｆｚ１２をユニティゲイン周波数ｆＵＧより低周波数側に位置させ得ることが分かる。このとき、数式８〜数式１０により、２つのポール（極）の周波数ｆＰ１１，ｆＰ１２は、それぞれ、２つのゼロ点の周波数ｆｚ１１，ｆｚ１２より低周波数側に位置することになる。
【００８２】
例えば、半導体集積回路２００の周波数特性は、図８に示すようになる。図８（ａ）は、半導体集積回路２００の利得の周波数特性を示し、図８（ｂ）は、半導体集積回路２００の位相の周波数特性を示す。図８（ａ）は、縦軸が利得［ｄＢ］の大きさを表し、横軸が周波数の大きさをログスケールで表す。図８（ｂ）は、縦軸が位相［ｄｅｇ］の大きさをａｒｃｔａｎ（Ｖｏｕｔ／Ｖｉｎ）で表し、横軸が周波数の大きさをログスケールで表す。
【００８３】
図８（ａ）利得の周波数特性で利得＝０［ｄＢ］になる周波数がユニティゲイン周波数ｆＵＧと定義され得る。図８（ｂ）に示す位相の周波数特性に示されるように、
ポール（極）の周波数ｆＰ１１＜ポール（極）の周波数ｆＰ１２＜ゼロ点の周波数ｆｚ１１＜ゼロ点の周波数ｆｚ１２＜ユニティゲイン周波数ｆＵＧ
となっている。位相の周波数特性では、ポール（極）の周波数ｆＰ１１でマイナス側に回転しポール（極）の周波数ｆＰ１２でさらにマイナス側に回転する（位相が遅れる）が、ゼロ点の周波数ｆｚ１１でプラス側に回転しゼロ点の周波数ｆｚ１２でさらにプラス側に回転する（位相の遅れを緩和する）ので、ユニティゲイン周波数ｆＵＧにおける位相余裕ＰＭ２を正の値で容易に増加させることができる（ＰＭ２＞０）。例えば、Ｃ１＝５［ｐＦ］、Ｃ２＝５０［ｐＦ］、Ｃ３＝１［ｐＦ］、Ｃ４＝２［ｐＦ］、Ｒ１＝２０［ｋΩ］、Ｒ２＝３０［ｋΩ］とした場合、位相余裕ＰＭ２≒＋３０．６［ｄｅｇ］になる。
【００８４】
図８に示すように、ポール（極）を相殺するように働くゼロ点を複数（例えば、２個）発生させることで、位相の進みを緩和する効果を一層強くできる。これにより、半導体集積回路２００の周波数特性における位相余裕をより増加させることができ、負帰還動作をより安定化できる。この結果、半導体集積回路２００の電源出力端子ＴＭｏｕｔに接続する負荷回路２の自由度を広げることができる。
【００８５】
あるいは、変形例では、フィルタ回路内に複数のゼロ点生成回路を設けることで複数のゼロ点を形成するようにしているが、ゼロ点生成回路自体の構成変更で複数のゼロ点を形成するようにすることも考えられる。
【００８６】
このような考えに基づき、半導体集積回路３００は、例えば、図９に示すように構成され得る。図９は、実施形態の他の変形例に係る半導体集積回路３００の構成を示す回路図である。
【００８７】
図９に示す半導体集積回路３００は、フィルタ回路１１２（図２参照）に代えて、フィルタ回路３１２を有する。フィルタ回路３１２は、ゼロ点生成回路の構成が異なる。すなわち、フィルタ回路３１２は、ゼロ点生成回路１１４及びポール生成回路１１５（図２参照）に代えてゼロ点生成回路３１４及びポール生成回路３１５を有し、ローパスフィルタ２１６をさらに有する。
【００８８】
ローパスフィルタ２１６は、ローパスフィルタ１１３及び電源出力端子ＴＭｏｕｔの間に配されている。ローパスフィルタ２１６は、抵抗素子Ｒ２及び容量素子Ｃ２を有する。抵抗素子Ｒ２は、ローパスフィルタ１１３と電源出力端子ＴＭｏｕｔとの間に配されている。抵抗素子Ｒ２は、一端が抵抗素子Ｒ１の他端及び容量素子Ｃ１の一端に電気的に接続され、他端が容量素子Ｃ２の一端に電気的に接続されているとともに出力ノード１１２ｏを介して電源出力端子ＴＭｏｕｔに電気的に接続されている。
【００８９】
容量素子Ｃ２は、抵抗素子Ｒ２と電源出力端子ＴＭｏｕｔとの間に配されている。容量素子Ｃ２は、入力ノード１１２ｉから抵抗素子Ｒ１，Ｒ２を通って出力ノード１１２ｏに至る経路に対してシャント接続されている。容量素子Ｃ２は、一端が抵抗素子Ｒ２の他端及び出力ノード１１２ｏに電気的に接続され、他端がグランド電位に電気的に接続されている。
【００９０】
ゼロ点生成回路３１４は、チャージポンプ回路１１１及び電源出力端子ＴＭｏｕｔの間に配されている。ゼロ点生成回路３１４は、抵抗素子（第１の抵抗素子）Ｒ１、抵抗素子（第２の抵抗素子）Ｒ２及び容量素子（第１の容量素子）Ｃ３を有する。ポール生成回路３１５は、抵抗素子Ｒ１、抵抗素子Ｒ２、容量素子Ｃ３、容量素子Ｃ１、及び容量素子Ｃ２を有する。ゼロ点生成回路３１４及びポール生成回路３１５は、抵抗素子Ｒ１、抵抗素子Ｒ２及び容量素子Ｃ３を互いに共有している。ゼロ点生成回路３１４は、抵抗素子Ｒ１をローパスフィルタ１１３と共有し、抵抗素子Ｒ２をローパスフィルタ２１６と共有している。ポール生成回路３１５は、ローパスフィルタ１１３，２１６を含んでいる。
【００９１】
容量素子Ｃ３は、チャージポンプ回路１１１と電源出力端子ＴＭｏｕｔとの間で複数の抵抗素子Ｒ１，Ｒ２の直列接続に対して並列に配されている。複数の抵抗素子Ｒ１，Ｒ２の直列接続と容量素子Ｃ３とは、入力ノード１１２ｉ及び中間ノード１１２ｍの間で互いに並列接続されている。容量素子Ｃ３は、一端が入力ノード１１２ｉを介してチャージポンプ回路１１１に電気的に接続され、他端が出力ノード１１２ｏを介して電源出力端子ＴＭｏｕｔに電気的に接続されている。
【００９２】
より具体的には、チャージポンプ回路１１１→フィルタ回路３１２→負帰還回路１２１→発振回路１２２→チャージポンプ回路１１１の負帰還ループの開ループ伝達関数は、負荷回路２（図１参照）の寄生容量と負帰還回路１２１における寄生抵抗及び寄生容量との影響が無視できる場合、近似的に、次の数式１１で表され得る。
【００９３】
【数１０】
2019201452.tif 000012
【００９４】
数式１１から、次の数式１２に示すように変数α１、β１をおくことで、ゼロ点生成回路３１４で生成される２つのゼロ点の周波数ｆｚ２１，ｆｚ２２は、それぞれ、次の数式１３、数式１４で表すことができる。
【００９５】
【数１１】
2019201452.tif 000013
【００９６】
【数１２】
2019201452.tif 000014
【００９７】
【数１３】
2019201452.tif 000015
【００９８】
また、数式１１から、次の数式１５に示すように変数α２、β２をおくことで、ポール生成回路３１５で生成される２つのポール（極）の周波数ｆＰ２１，ｆＰ２２は、それぞれ、次の数式１６、数式１７で表すことができる。
【００９９】
【数１４】
2019201452.tif 000016
【０１００】
【数１５】
2019201452.tif 000017
【０１０１】
【数１６】
2019201452.tif 000018
【０１０２】
数式１３により、抵抗素子Ｒ１，Ｒ２の抵抗値を小さくしたり容量素子Ｃ１の容量値を小さくしたりすることなく容量素子Ｃ３の容量値を調整することで、ゼロ点の周波数ｆｚ２１をユニティゲイン周波数ｆＵＧより低周波数側に位置させ得ることが分かる。数式１４により、抵抗素子Ｒ１，Ｒ２の抵抗値を小さくしたり容量素子Ｃ１の容量値を小さくしたりすることなく容量素子Ｃ３の容量値を調整することで、ゼロ点の周波数ｆｚ２２をユニティゲイン周波数ｆＵＧより低周波数側に位置させ得ることが分かる。このとき、数式１５〜数式１７により、２つのポール（極）の周波数ｆＰ２１，ｆＰ２２は、それぞれ、２つのゼロ点の周波数ｆｚ２１，ｆｚ２２より低周波数側に位置することになる。
【０１０３】
例えば、半導体集積回路３００の周波数特性は、図１０に示すようになる。図１０（ａ）は、半導体集積回路３００の利得の周波数特性を示し、図１０（ｂ）は、半導体集積回路３００の位相の周波数特性を示す。図１０（ａ）は、縦軸が利得［ｄＢ］の大きさを表し、横軸が周波数の大きさをログスケールで表す。図１０（ｂ）は、縦軸が位相［ｄｅｇ］の大きさをａｒｃｔａｎ（Ｖｏｕｔ／Ｖｉｎ）で表し、横軸が周波数の大きさをログスケールで表す。
【０１０４】
図１０（ａ）利得の周波数特性で利得＝０［ｄＢ］になる周波数がユニティゲイン周波数ｆＵＧと定義され得る。図１０（ｂ）に示す位相の周波数特性に示されるように、
ポール（極）の周波数ｆＰ２１＜ポール（極）の周波数ｆＰ２２＜ゼロ点の周波数ｆｚ２１＜ゼロ点の周波数ｆｚ２２＜ユニティゲイン周波数ｆＵＧ
となっている。位相の周波数特性では、ポール（極）の周波数ｆＰ２１でマイナス側に回転しポール（極）の周波数ｆＰ２２でさらにマイナス側に回転する（位相が遅れる）が、ゼロ点の周波数ｆｚ２１でプラス側に回転しゼロ点の周波数ｆｚ２２でさらにプラス側に回転する（位相の遅れを緩和する）ので、ユニティゲイン周波数ｆＵＧにおける位相余裕ＰＭ３を正の値で容易に増加させることができる（ＰＭ３＞０）。例えば、Ｃ１＝５［ｐＦ］、Ｃ２＝５０［ｐＦ］、Ｃ３＝２［ｐＦ］、Ｒ１＝２０［ｋΩ］、Ｒ２＝３０［ｋΩ］とした場合、位相余裕ＰＭ３≒＋６２．７［ｄｅｇ］になる。
【０１０５】
図１０に示すように、ポール（極）を相殺するように働くゼロ点を複数（例えば、２個）発生させることで、位相の進みを緩和する効果を一層強くできる。これにより、半導体集積回路３００の周波数特性における位相余裕をより増加させることができ、負帰還動作をより安定化できる。この結果、半導体集積回路３００の電源出力端子ＴＭｏｕｔに接続する負荷回路２の自由度を広げることができる。
【０１０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
１００，２００，３００  半導体集積回路、１１１  チャージポンプ回路、１１２，２１２，３１２  フィルタ回路、１１４，２１７，３１４  ゼロ点生成回路、１２１  負帰還回路、１２２  発振回路。
【図１】
2019201452.tif 000019
【図２】
2019201452.tif 000020
【図３】
2019201452.tif 000021
【図４】
2019201452.tif 000022
【図５】
2019201452.tif 000023
【図６】
2019201452.tif 000024
【図７】
2019201452.tif 000025
【図８】
2019201452.tif 000026
【図９】
2019201452.tif 000027
【図１０】
2019201452.tif 000028