(57)【要約】【課題】エミッタ領域へのコンタクトを形成する際のデザインマージンが必要なく、デバイスの微細化を図ることができる半導体装置およびその製造方法を提供すること。【解決手段】半導体基板２と、半導体基板２の表面部に配置されたｐ型ベース領域８と、表面７からｐ型ベース領域８の底部を超えて延び、それぞれの間にアクティブ領域１０を定義する複数のゲートトレンチ９と、アクティブ領域１０に配置され、それぞれが隣り合うゲートトレンチ９をつなぐｎ＋型エミッタ領域１７と、ゲートトレンチ９に埋め込まれたゲート電極１２と、ゲート電極１２上のスペース１３に埋め込まれ、表面７と同じか当該表面７よりも低い高さ位置に上面１５を有する埋め込み絶縁膜１４と、アクティブ領域１０および埋め込み絶縁膜１４を覆っており、ｐ型ベース領域８およびｎ＋型エミッタ領域１７に電気的に接続されたエミッタ電極１９とを含む、半導体装置１を提供する。【選択図】図３
2019201217.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表面部に配置された第２導電型のベース領域と、
前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチであって、それぞれの間にアクティブ領域を定義するトレンチと、
前記アクティブ領域に配置された第１導電型の複数のエミッタ領域であって、それぞれが隣り合う前記トレンチをつなぐエミッタ領域と、
前記トレンチに埋め込まれたゲート電極と、
前記ゲート電極上で前記トレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜と、
前記アクティブ領域および前記埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極と、
前記ゲート電極と前記埋め込み絶縁膜との間に形成された絶縁薄膜とを含む、半導体装置。
【請求項２】
前記トレンチの内面と前記ゲート電極との間に形成されたゲート絶縁膜を含み、
前記絶縁薄膜は、前記ゲート絶縁膜よりも薄い、請求項１に記載の半導体装置。
【請求項３】
前記絶縁薄膜は、前記ゲート絶縁膜に接する周縁部を有している、請求項２に記載の半導体装置。
【請求項４】
前記絶縁薄膜は、１５０Å〜２５０Åの厚さを有している、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、１１００Å〜１３００Åの厚さを有している、請求項４に記載の半導体装置。
【請求項６】
前記絶縁薄膜は、前記ゲート電極の上面に形成された酸化膜を含む、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記エミッタ電極が、平坦電極である、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域を含み、
前記ベースコンタクト領域が、前記エミッタ領域よりも浅く形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されている、請求項８に記載の半導体装置。
【請求項１０】
前記トレンチは、ストライプ状に形成され、
前記エミッタ領域は、当該ストライプ状のトレンチに垂直に交わるストライプ状に形成されている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
隣り合う前記トレンチの間隔は、１μｍ以下である、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
隣り合う前記エミッタ領域の間隔は、３．５μｍ〜１０μｍである、請求項１１に記載の半導体装置。
【請求項１３】
前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域を含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１４】
前記埋め込み絶縁膜は、ＳｉＯ２からなる、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ゲート電極は、ポリシリコンからなる、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体層は、Ｓｉからなる、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記エミッタ電極は、Ａｌ−Ｓｉ−Ｃｕ系合金からなる、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記エミッタ電極と前記半導体層との間に配置されたＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア層をさらに含む、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型ＩＧＢＴを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般的なトレンチゲート型ＩＧＢＴを開示する文献として、たとえば、特許文献１が公知である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４７８５３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のＩＧＢＴの構造では、トレンチ内部のゲート電極とエミッタ電極とが、Ｓｉ表面上の層間絶縁膜によって絶縁されている。層間絶縁膜には、隣り合うトレンチの間のＳｉ表面を露出させるコンタクトホールが形成されている。エミッタ電極は、当該コンタクトホールを介してＳｉ表面に接続されている。
このような構造では、ゲート電極とエミッタ電極との短絡を防止するために、マスクの位置ずれおよび寸法ばらつき等を考慮したマージン（たとえば、０．３５μｍ〜０．５μｍ）を含めてコンタクトホールの位置・大きさをデザインしなければならない。この制約が、隣り合うトレンチの間隔を制限し、デバイスの微細化を困難にしている。
【０００５】
本発明の目的は、エミッタ領域へのコンタクトを形成する際のデザインマージンが必要なく、デバイスの微細化を図ることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、第１導電型の半導体層と、前記半導体層の表面部に配置された第２導電型のベース領域と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチであって、それぞれの間にアクティブ領域を定義するトレンチと、前記アクティブ領域に配置された第１導電型の複数のエミッタ領域であって、それぞれが隣り合う前記トレンチをつなぐエミッタ領域と、前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上で前記トレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜と、前記アクティブ領域および前記埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。
【０００７】
この構成によれば、ゲート電極とエミッタ電極とを埋め込み絶縁膜で絶縁できるので、隣り合うトレンチ間のアクティブ領域の半導体表面全体を、エミッタコンタクト領域として使用することができる。そのため、エミッタ領域へのコンタクトを形成する際に、マスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。さらに、エミッタ領域の構造が、隣り合うトレンチをつなぐ橋掛け構造であるため、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。
【０００８】
そして、微細化によるアクティブ領域の幅の縮小化によって、半導体層でのホール密度を高めてオン電圧を低減することができる。そのため、比較的低いオン電圧を確保したまま、ベース領域に対するエミッタ領域の面積比（エミッタ領域の配置率）を調節することによって、短絡耐量値を容易に制御することができる。その結果、オン電圧と短絡耐量のトレードオフの関係を改善することができる。
【０００９】
本発明の一実施形態では、前記エミッタ電極が、平坦電極であってもよい。
この構成によれば、エミッタ電極にボンディングワイヤ等の配線材を接合するときの接合強度を向上させることができる。
本発明の一実施形態は、前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域を含んでいてもよい。
【００１０】
前記ベースコンタクト領域は、前記エミッタ領域よりも浅く形成されていてもよい。
前記ベースコンタクト領域が、前記埋め込み絶縁膜よりも浅く形成され、前記エミッタ領域が、前記埋め込み絶縁膜よりも深く形成されていてもよい。
前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されていてもよい。
【００１１】
前記トレンチは、ストライプ状に形成され、前記エミッタ領域は、当該ストライプ状のトレンチに垂直に交わるストライプ状に形成されていてもよい。
隣り合う前記トレンチの間隔は、１μｍ以下であってもよい。
隣り合う前記エミッタ領域の間隔は、３．５μｍ〜１０μｍであってもよい。
前記埋め込み絶縁膜は、ＳｉＯ２からなっていてもよいし、前記ゲート電極は、ポリシリコンからなっていてもよい。また、前記半導体層は、Ｓｉからなっていてもよいし、前記エミッタ電極は、Ａｌ−Ｓｉ−Ｃｕ系合金からなっていてもよい。
【００１２】
本発明の一実施形態は、前記エミッタ電極と前記半導体層との間に配置されたＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア層をさらに含んでいてもよい。
本発明の一実施形態は、第１導電型の半導体層の表面部に、第２導電型のベース領域を形成する工程と、それぞれの間にアクティブ領域を定義するように、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチを形成する工程と、前記トレンチをゲート電極で埋め戻す工程と、前記ゲート電極を上部から選択的に除去することによって、前記ゲート電極上に前記トレンチの側面で定義されたスペースを形成する工程と、前記スペースに、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜を埋め込む工程と、それぞれが隣り合う前記トレンチをつなぐように、前記アクティブ領域に第１導電型の複数のエミッタ領域を形成する工程と、前記アクティブ領域および前記埋め込み絶縁膜を覆うようにエミッタ電極を形成する工程とを含む、半導体装置の製造方法を提供する。
【００１３】
この方法によって、前述の半導体装置を製造することができる。
前記埋め込み絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記埋め込み絶縁膜を形成する工程とを含んでいてもよい。
前記絶縁材料を堆積させる工程は、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ２を堆積させる工程を含んでいてもよい。
【００１４】
本発明の一実施形態は、第１導電型の半導体層と、前記半導体層の表面部に配置された第２導電型のベース領域と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチと、前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上で前記半導体層の表面を超えて突出し、前記トレンチの側面と連続する側面を有する絶縁膜と、前記半導体層と前記絶縁膜との間の段差によって形成され、底部に前記半導体層からなるアクティブ領域が定義された掘り込み構造と、前記アクティブ領域に選択的に配置された第１導電型のエミッタ領域と、前記アクティブ領域および前記絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。
【００１５】
この構成によれば、ゲート電極とエミッタ電極とを、トレンチの側面と連続する側面を有する絶縁膜で絶縁できるので、隣り合うトレンチ間のアクティブ領域の半導体表面全体を、エミッタコンタクト領域として使用することができる。そのため、エミッタ領域へのコンタクトを形成する際に、マスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。
【００１６】
そして、微細化によるアクティブ領域の幅の縮小化によって、半導体層でのホール密度を高めてオン電圧を低減することができる。そのため、比較的低いオン電圧を確保したまま、ベース領域に対するエミッタ領域の面積比（エミッタ領域の配置率）を調節することによって、短絡耐量値を容易に制御することができる。その結果、オン電圧と短絡耐量のトレードオフの関係を改善することができる。
【００１７】
さらに、掘り込み構造が形成されているので、アクティブ領域における半導体表面からゲート電極の頂部までの距離を短くすることができる。そのため、この構造が形成されていない場合に比べてエミッタ領域を浅く形成しても、エミッタ領域をゲート電極に確実に対向させることができる。エミッタ領域が浅くてよいので、エミッタ領域を形成する際の不純物の拡散時間を短縮でき、半導体層の表面に沿う面内方向への不純物の横広がりを抑制することができる。これにより、エミッタ領域パターンのロスの低減による微細化を達成できると共に、ベース領域の半導体表面からの深さ（ベース長）を短くできることによる高性能化を実現することができる。
【００１８】
前記掘り込み構造は、隣り合う前記トレンチの間の半導体領域の全域に広がっていてもよい。
前記エミッタ領域は、隣り合う前記トレンチをつなぐように形成されていてもよい。
この構成によれば、エミッタ領域の構造が、隣り合うトレンチをつなぐ橋掛け構造であるため、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化をより良好に達成することができる。
【００１９】
本発明の一実施形態は、前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域を含んでいてもよい。
前記ベースコンタクト領域は、前記エミッタ領域と同じ深さで形成されていてもよい。
前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されていてもよい。
【００２０】
前記トレンチは、ストライプ状に形成され、前記エミッタ領域は、当該ストライプ状のトレンチに垂直に交わるストライプ状に形成されていてもよい。
隣り合う前記トレンチの間隔は、１μｍ以下であってもよい。
前記エミッタ領域は、前記トレンチに沿って複数形成されており、隣り合う前記エミッタ領域の間隔は、３．５μｍ〜１０μｍであってもよい。
【００２１】
前記絶縁膜は、ＳｉＯ２からなっていてもよいし、前記ゲート電極は、ポリシリコンからなっていてもよい。また、前記半導体層は、Ｓｉからなっていてもよいし、前記エミッタ電極は、Ａｌ−Ｓｉ−Ｃｕ系合金からなっていてもよい。
本発明の半導体装置は、前記エミッタ電極と前記半導体層との間に配置されたＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア層をさらに含んでいてもよい。
【００２２】
本発明の一実施形態は、第１導電型の半導体層の表面部に、第２導電型のベース領域を形成する工程と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチを形成する工程と、前記トレンチをゲート電極で埋め戻す工程と、前記ゲート電極を上部から選択的に除去することによって、前記ゲート電極上に前記トレンチの側面で定義されたスペースを形成する工程と、前記スペースに、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する絶縁膜を埋め込む工程と、前記半導体層を表面から前記絶縁膜に対して自己整合的に除去することによって、底部に前記半導体層からなるアクティブ領域が定義された掘り込み構造を形成する工程と、前記掘り込み構造に第１導電型の不純物を選択的に注入し、拡散させることによって、前記アクティブ領域にエミッタ領域を形成する工程と、前記アクティブ領域および前記絶縁膜を覆うようにエミッタ電極を形成する工程とを含む、半導体装置の製造方法を提供する。
【００２３】
この方法によって、前述の半導体装置を製造することができる。
前記絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記絶縁膜を形成する工程とを含んでいてもよい。
前記絶縁材料を堆積させる工程は、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ２を堆積させる工程を含んでいてもよい。
【００２４】
本発明の一実施形態は、第１導電型の半導体層と、前記半導体層に形成されたゲートトレンチおよびエミッタトレンチと、前記ゲートトレンチに埋め込まれたゲート電極と、前記エミッタトレンチに埋め込まれた埋め込み電極と、前記ゲートトレンチと前記エミッタトレンチとの間において前記半導体層の表面部に形成された第２導電型のベース領域と、前記ベース領域の表面部に形成された第１導電型のエミッタ領域と、前記ゲート電極上で前記ゲートトレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する第１埋め込み絶縁膜と、前記埋め込み電極上で前記エミッタトレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する第２埋め込み絶縁膜と、前記第１および第２埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。
【００２５】
本発明の一実施形態では、前記エミッタトレンチが複数形成されており、前記複数のエミッタトレンチの間に形成された第２導電型のフローティング領域を含んでいてもよい。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ａ−Ａで前記半導体装置を切断したときの断面に対応している。
【図３】図３は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｂ−Ｂで前記半導体装置を切断したときの断面に対応している。
【図４】図４は、前記半導体装置が組み込まれたインバータ回路図である。
【図５Ａ】図５Ａは、前記半導体装置の製造工程の一部を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す図である。
【図５Ｊ】図５Ｊは、図５Ｉの次の工程を示す図である。
【図５Ｋ】図５Ｋは、図５Ｊの次の工程を示す図である。
【図５Ｌ】図５Ｌは、図５Ｋの次の工程を示す図である。
【図６】図６は、Ｓｉ表面からの深さとホール密度との関係を示すシミュレーションデータである。
【図７】図７は、コレクタ−エミッタ電圧（ＶＣＥ）とコレクタ電流（ＩＣ）との関係を示すシミュレーションデータである。
【図８】図８は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図９】図９は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ａ−Ａで前記半導体装置を切断したときの断面に対応している。
【図１０】図１０は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｂ−Ｂで前記半導体装置を切断したときの断面に対応している。
【図１１】図１１は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｃ−Ｃで前記半導体装置を切断したときの断面に対応している。
【図１２Ａ】図１２Ａは、図９〜図１１の半導体装置の製造工程の一部を示す図である。
【図１２Ｂ】図１２Ｂは、図１２Ａの次の工程を示す図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂの次の工程を示す図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃの次の工程を示す図である。
【図１２Ｅ】図１２Ｅは、図１２Ｄの次の工程を示す図である。
【図１２Ｆ】図１２Ｆは、図１２Ｅの次の工程を示す図である。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１，５１の模式的な平面図である。図２および図３は、半導体装置１の模式的な断面図であって、それぞれ、図１の切断線Ａ−ＡおよびＢ−Ｂで半導体装置１を切断したときの断面に対応している。なお、図１は、平面図であるが、明瞭化のために幾つかの構成要素にハッチングを付している。
【００２８】
半導体装置１は、トレンチゲート型ＩＧＢＴを備えるデバイスであって、本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、たとえば、５０μｍ〜２００μｍの厚さのｎ−型シリコン基板であってよい。
半導体基板２は、その裏面３から表面７へ向かって順に、ｐ＋型コレクタ領域４、ｎ型バッファ領域５およびｎ−型ドリフト領域６が積層された構造を有している。
【００２９】
ｐ＋型コレクタ領域４のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、ｐ型不純物領域において同じ）。一方、ｎ型バッファ領域５およびｎ−型ドリフト領域６のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、ｎ型不純物領域において同じ）。
また、ｐ＋型コレクタ領域４のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３である。一方、ｎ型バッファ領域５のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜５×１０１７ｃｍ−３であり、ｎ−型ドリフト領域６のドーパント濃度は、たとえば、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３である。
【００３０】
ｎ−型ドリフト領域６の表面部には、ｐ型ベース領域８が形成され、さらに、表面７からｐ型ベース領域８の底部を超えて延びる複数のゲートトレンチ９が形成されている。ｐ型ベース領域８のドーパント濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。また、ｐ型ベース領域８の表面７からの深さは、たとえば、１．０μｍ〜４．０μｍである。
【００３１】
複数のゲートトレンチ９は、互いに平行なストライプ状に形成されている。これにより、隣り合うゲートトレンチ９間のｐ型ベース領域８は、ストライプ状に分割されている。この分割されたストライプ状の半導体領域（Ｓｉ結晶領域）が、アクティブ領域１０として定義される。
図１に示すように、隣り合うゲートトレンチ９の間隔Ｐ１（ゲートトレンチ９の中心間の距離）は、たとえば、１μｍ以下である。また、ゲートトレンチ９の幅Ｗ１は、たとえば、０．６μｍ〜３．０μｍであり、アクティブ領域１０の幅Ｗ２は、幅Ｗ１よりも狭く、たとえば、０．５μｍ〜１．５μｍである。
【００３２】
ゲートトレンチ９には、ゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。ゲート絶縁膜１１は、たとえばＳｉＯ２からなり、ゲート電極１２は、たとえばポリシリコンからなる。また、ゲート絶縁膜１１の厚さは、たとえば、１１００Å〜１３００Å（この実施形態では、１２００Å）である。
ゲート電極１２は、ゲートトレンチ９の深さ方向途中まで埋め込まれている。これにより、ゲートトレンチ９においてゲート電極１２の上方には、ゲート電極１２の上面およびゲートトレンチ９の両側面によって定義されたスペース１３が形成されている。
【００３３】
スペース１３は、ｐ型ベース領域８よりも浅く形成されており、たとえば、ゲートトレンチ９の長手方向全域に亘って延びるシャロートレンチとなっている。スペース１３の表面７からの深さは、たとえば、０．２μｍ〜０．５μｍである。
スペース１３には、埋め込み絶縁膜１４が埋め込まれている。埋め込み絶縁膜１４は、たとえばＳｉＯ２からなる。埋め込み絶縁膜１４は、アクティブ領域１０の表面７と同じか当該表面７よりも低い高さ位置に上面１５を有している。上面１５がアクティブ領域１０の表面７よりも低い高さ位置の場合、その高低差は、後述する絶縁材料３８のエッチバックの際に、当該絶縁材料３８が若干オーバーエッチングされることによって形成される凹みによって生じるものである。したがって、半導体基板２の表面７は、半導体（Ｓｉ）表面と絶縁物（ＳｉＯ２）表面とが互いに段差なく連続して平坦面となっているか、もしくは、半導体（Ｓｉ）表面に対して絶縁物（ＳｉＯ２）表面が若干凹むことで非常に浅い凹部が形成された略平坦な面となっている。
【００３４】
埋め込み絶縁膜１４とゲート電極１２との間には、絶縁薄膜１６が介在されている。絶縁薄膜１６は、たとえばＳｉＯ２からなる。また、絶縁薄膜１６は、ゲート絶縁膜１１よりも薄く、たとえば、１５０Å〜２５０Å（この実施形態では、２００Å）の厚さを有している。
アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｎ＋型エミッタ領域１７が形成されている。各ｎ＋型エミッタ領域１７は、隣り合うゲートトレンチ９をつなぐように形成されている。ｎ＋型エミッタ領域１７が隣り合うゲートトレンチ９をつなぐとは、図１に示すように、各ｎ＋型エミッタ領域１７が、一方のゲートトレンチ９から他方のゲートトレンチ９に延びる過程で分断されていないことを意味している。
【００３５】
また、複数のｎ＋型エミッタ領域１７は、ストライプ状のゲートトレンチ９に垂直に交わるストライプ状に配列されている。これにより、ゲートトレンチ９およびｎ＋型エミッタ領域１７は、全体として、平面視格子状に形成されている。図１に示すように、隣り合うｎ＋型エミッタ領域１７の間隔Ｐ２（ｎ＋型エミッタ領域１７の中心間の距離）は、たとえば、３．５μｍ〜１０μｍである。各ｎ＋型エミッタ領域１７の幅Ｗ３は、たとえば、０．３５μｍ〜１．０μｍである。
【００３６】
また、各ｎ＋型エミッタ領域１７は、埋め込み絶縁膜１４の底部よりも深く形成されていて、ゲート絶縁膜１１を介してゲート電極１２に対向している。ｎ＋型エミッタ領域１７の表面７からの深さは、たとえば、０．６μｍ〜０．８μｍである。また、ｎ＋型エミッタ領域１７のドーパント濃度は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。
【００３７】
また、アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｐ＋型ベースコンタクト領域１８が形成されている。ｐ＋型ベースコンタクト領域１８は、アクティブ領域１０のｎ＋型エミッタ領域１７を除く全領域に形成されている。つまり、アクティブ領域１０においてｐ型ベース領域８の表面部には、ｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８がゲートトレンチ９に沿って交互に配置されている。ｐ＋型ベースコンタクト領域１８の幅Ｗ４は、幅Ｗ３よりも広く、たとえば、３μｍ〜９μｍである。このようなアクティブ領域１０において、ｐ型ベース領域８に対するｎ＋型エミッタ領域１７の面積比（ｎ＋型エミッタ領域１７の配置率）は、たとえば、２０％以下であり、好ましくは、１０％〜１５％である。これにより、良好な短絡耐量を達成することができる。
【００３８】
また、各ｐ＋型ベースコンタクト領域１８は、ｎ＋型エミッタ領域１７および埋め込み絶縁膜１４の底部よりも浅く形成されている。ｐ＋型ベースコンタクト領域１８の表面７からの深さは、たとえば、０．２μｍ〜０．８μｍである。また、ｐ＋型ベースコンタクト領域１８のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
【００３９】
半導体基板２上には、エミッタ電極１９が形成されている。エミッタ電極１９は、たとえばＡｌ−Ｓｉ−Ｃｕ系合金からなる。エミッタ電極１９は、その一方表面および他方表面が表面７の半導体（Ｓｉ）表面および絶縁物（ＳｉＯ２）表面に沿うように、アクティブ領域１０および埋め込み絶縁膜１４を覆っている。前述のように表面７が（略）平坦面となっていることから、エミッタ電極１９は、この平坦性を引き継いだ平坦電極となっている。そのため、エミッタ電極１９にボンディングワイヤ等の配線材を接合するときの接合強度を向上させることができる。
【００４０】
つまり、図２および図３に示すように、エミッタ電極１９では、アクティブ領域１０に接してｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８に接続されたコンタクト部分と、埋め込み絶縁膜１４に接してゲート電極１２に対向する非コンタクト部分とが、互いに段差なく連続している。非コンタクト部とゲート電極１２とは、埋め込み絶縁膜１４によって絶縁されている。
【００４１】
また、半導体基板２とエミッタ電極１９との間には、図２および図３に示すように、Ｔｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア膜２０が介在されていてもよい。
半導体基板２の裏面３には、コレクタ電極２１が形成されている。コレクタ電極２１は、裏面３から順に積層されたＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造を有している。
そして、半導体装置１は、たとえば、図４に示すようなインバータ回路２２に組み込んで使用することができる。図４は、半導体装置１が組み込まれたインバータ回路図である。
【００４２】
インバータ回路２２は、負荷の一例としての三相モータ２３に接続される三相インバータ回路である。インバータ回路２２は、直流電源２４およびスイッチ部２５を含む。
直流電源２４は、この実施形態では、たとえば、７００Ｖである。直流電源２４には、その高圧側に高圧側配線２６が接続され、その低圧側に低圧側配線２７が接続されている。
【００４３】
スイッチ部２５は、三相モータ２３のＵ相２３Ｕ、Ｖ相２３ＶおよびＷ相２３Ｗのそれぞれの相に対応する３つのアーム２８〜３０を備えている。
アーム２８〜３０は、高圧側配線２６と低圧側配線２７との間に並列に接続されている。アーム２８〜３０は、それぞれ高圧側のハイサイドトランジスタ（半導体装置１）３１Ｈ〜３３Ｈと、低圧側のローサイドトランジスタ（半導体装置１）３１Ｌ〜３３Ｌとを備えている。各トランジスタ３１Ｈ〜３３Ｈおよび３１Ｌ〜３３Ｌには、それぞれ回生ダイオード３４Ｈ〜３６Ｈおよび３４Ｌ〜３６Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。
【００４４】
インバータ回路２２では、各アーム２８〜３０のハイサイドトランジスタ３１Ｈ〜３３Ｈおよびローサイドトランジスタ３１Ｌ〜３３Ｌのオン／オフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで、他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ２３に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ２３への通電を停止することができる。このようにして、三相モータ２３のスイッチング動作を行う。
【００４５】
図５Ａ〜図５Ｌは、半導体装置１の製造工程の一部を工程順に示す図である。図５Ａ〜図５Ｌにおいて、紙面左側の図が図２の断面に対応しており、紙面右側の図が図３の断面に対応している。
半導体装置１を製造するには、図５Ａに示すように、ｎ−型の半導体基板２（ｎ−型ドリフト領域６）の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ型ベース領域８が形成される。
【００４６】
次に、図５Ｂに示すように、半導体基板２が選択的にエッチングされることによって、ゲートトレンチ９が形成される。また、隣り合うゲートトレンチ９で挟まれた部分にアクティブ領域１０が形成される。
次に、図５Ｃに示すように、半導体基板２が熱酸化されることによって、ゲートトレンチ９の内面を含む表面全域にゲート絶縁膜１１が形成される。
【００４７】
次に、図５Ｄに示すように、たとえばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ポリシリコン等の電極材料３７が半導体基板２上に堆積される。電極材料３７の堆積は、ゲートトレンチ９を完全に埋め戻し、半導体基板２が電極材料３７で覆われるまで続けられる。
次に、図５Ｅに示すように、電極材料３７がエッチバックされることによって、電極材料３７の不要部分が除去される。これにより、ゲートトレンチ９の深さ方向途中部まで埋め込まれたゲート電極１２が形成されると共に、ゲート電極１２の上方にスペース１３が形成される。
【００４８】
次に、図５Ｆに示すように、半導体基板２が熱酸化されることによって、ゲート絶縁膜１１で覆われていないゲート電極１２の上面に絶縁薄膜１６（熱酸化膜）が形成される。
次に、図５Ｇに示すように、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ２からなる絶縁材料３８が半導体基板２上に堆積される。その後、絶縁材料３８の表面を平坦化させるため、半導体基板２をアニール処理してもよい。また、このアニール処理は、前述の図５Ａ（ドライブイン拡散）、図５Ｃ（ゲート熱酸化）および図５Ｄ（ポリシリコンデポ）等の加熱工程を経て徐々に深くなったｐ型ベース領域８のこの時点での深さを確認した上で、最終的な深さ調整をするために利用してもよい。
【００４９】
次に、図５Ｈに示すように、絶縁材料３８がエッチバックされることによって、絶縁材料３８の不要部分が除去される。これにより、スペース１３に埋め込まれた埋め込み絶縁膜１４が形成される。
次に、図５Ｉに示すように、半導体基板２の表面７に対してｎ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｎ型ドーパントがドライブイン拡散してｎ＋型エミッタ領域１７が形成される。
【００５０】
次に、図５Ｊに示すように、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ＋型ベースコンタクト領域１８が形成される。
次に、半導体基板２上に、たとえばスパッタ法によって、Ｔｉ膜が堆積されアニール処理された後、同様の方法によってＴｉＮ膜、Ｔｉ膜およびＡｌ−Ｓｉ−Ｃｕ系合金膜が順に堆積される。そして、これらＴｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｓｉ−Ｃｕ系合金をパターニングすることによって、図５Ｋに示すように、エミッタ電極１９およびバリア膜２０が同時に形成される。
【００５１】
次に、必要に応じて半導体基板２を裏面３からの研削によって薄化させた後、図５Ｌに示すように、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理（この実施形態では、レーザアニール）される。これにより、ｎ型およびｐ型ドーパントがドライブイン拡散してｎ型バッファ領域５およびｐ＋型コレクタ領域４が形成される。その後、たとえばスパッタ法によって、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜が順に堆積される。これにより、コレクタ電極２１が形成される。
【００５２】
以上のような工程を経て、図１〜図３に示す半導体装置１が得られる。なお、図５Ａ〜図５Ｌでは半導体装置１の製造工程の一部を表したに過ぎず、当該製造工程は、図５Ａ〜図５Ｌで示されなかった工程を含んでいてもよい。
この半導体装置１によれば、図２および図３に示すように、ゲート電極１２とエミッタ電極１９とを埋め込み絶縁膜１４で絶縁できるので、隣り合うゲートトレンチ９間のアクティブ領域１０の半導体（Ｓｉ）表面全体を、エミッタコンタクト領域として使用することができる。そのため、ｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８の形成（図５Ｉおよび図５Ｊ）後、半導体基板２に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図５Ｋに示すように、エミッタ電極１９の材料を直接堆積すればよい。
【００５３】
したがって、ｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８へのコンタクトを形成する際に、ゲートトレンチ９に直交する方向におけるマスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。さらに、ｎ＋型エミッタ領域１７の構造が、図１に示すように、隣り合うゲートトレンチ９をつなぐ橋掛け構造であるため、その形成にあたり、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。
【００５４】
そして、微細化によるアクティブ領域１０の幅Ｗ２の縮小化によって、ｐ型ベース領域８とｎ−型ドリフト領域６との界面付近でのホール密度を高めてオン電圧を低減することができる。ホール密度の向上効果およびオン電圧の低減効果は、それぞれ、図６および図７によって証明することができる。
図６は、Ｓｉ表面からの深さとホール密度との関係を示すシミュレーションデータである。図７は、コレクタ−エミッタ電圧（ＶＣＥ）とコレクタ電流（ＩＣ）との関係を示すシミュレーションデータである。
【００５５】
図６および図７において、実施例の実線は、この実施形態に係る半導体装置１の結果を示している。一方、参考例は、ゲート電極１２とエミッタ電極１９とを絶縁するための絶縁膜として、埋め込み絶縁膜１４に代えて表面７上の層間絶縁膜を採用し、コンタクトホール形成のためのデザインマージンを考慮してゲートトレンチ９の間隔Ｐ１を半導体装置１よりも広げた、半導体装置の結果を示している。
【００５６】
図６から、実施例のホール密度は、Ｓｉ表面からの深さに関係なく、参考例よりも高いことがわかる。また、図７から、実施例のオン電圧が参考例よりも低いことが明らかである。
以上より、半導体装置１のようにゲートトレンチ９の間隔Ｐ１を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔Ｐ１を維持して比較的低いオン電圧を確保したまま、ｐ型ベース領域８に対するｎ＋型エミッタ領域１７の面積比（ｎ＋型エミッタ領域１７の配置率）を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置１によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。
【００５７】
図８は、本発明の一実施形態に係る半導体装置５０の模式的な断面図である。図８では、前述の半導体装置１と異なる構成要素について主に説明し、共通の構成要素については同じ符号を付して説明を省略する。
半導体装置５１では、ｎ−型ドリフト領域６を介してゲートトレンチ９に対向するようにエミッタトレンチ４４が形成されている。エミッタトレンチ４４は、図８に示すように、各ゲートトレンチ９を挟むように一対ずつ設けられていてもよい。図８では、ゲートトレンチ９および一対のエミッタトレンチ４４を含むトレンチユニットが、ストライプ状に複数形成されている。
【００５８】
エミッタトレンチ４４には、ゲートトレンチ９と同様に、絶縁膜４５を介して埋め込み電極４６が配置されていてもよい。埋め込み電極４６は、エミッタ電極１９に電気的に接続されていてもよい。絶縁膜４５および埋め込み電極４６は、それぞれ、ゲート絶縁膜１１およびゲート電極１２と同じ工程で形成することができる。したがって、エミッタトレンチ４４において埋め込み電極４６の上方には、埋め込み電極４６の上面およびエミッタトレンチ４４の両側面によって定義されたスペース４７が形成されていてもよい。
【００５９】
スペース４７には、ＳｉＯ２等の絶縁材料からなる埋め込み絶縁膜４８が埋め込まれていてもよい。埋め込み絶縁膜４８は、隣り合うエミッタトレンチ４４を繋ぐ表面絶縁膜４９と一体的に形成されていてもよい。埋め込み絶縁膜４８および表面絶縁膜４９は、埋め込み絶縁膜１４と同じ工程で形成することができる。たとえば、図５Ｇで絶縁材料３８を堆積した後、エミッタ電極１９のコンタクトに必要な箇所を選択的にエッチングしてコンタクトホール５３を形成し、コンタクトホール５３以外の部分を表面絶縁膜４９として残せばよい。
【００６０】
ゲートトレンチ９と一方のエミッタトレンチ４４との間のｐ型ベース領域８の表面部にｎ＋型エミッタ領域１７が形成され、ゲートトレンチ９と他方のエミッタトレンチ４４との間のｐ型ベース領域８の表面部にｐ＋型ベースコンタクト領域１８が形成されている。
隣り合うエミッタトレンチ４４間のｎ−型ドリフト領域６には、ｐ型フローティング領域５２が形成されている。ｐ型フローティング領域５２は、表面絶縁膜４９に対向している。ｐ型フローティング領域５２は、電気的にフローティング状態が保たれた半導体領域であり、ゲートトレンチ９に隣り合うエミッタトレンチ４４によって、ゲートトレンチ９と分離されている。ｐ型フローティング領域５２は、ｐ型ベース領域８よりも深い位置（たとえば、エミッタトレンチ４４の底部を超える位置）まで延びていてもよい。これにより、スイッチングオフ動作時にエミッタトレンチ４４に負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。ｐ型フローティング領域５２のドーパント濃度は、たとえば、５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である。
【００６１】
隣り合うエミッタトレンチ４４の間隔Ｐ３は、たとえば、１．５μｍ以上であり、好ましくは、３μｍ以下である。また、ゲートトレンチ９を挟んで対向する一対のエミッタトレンチ４４の間隔Ｐ４は、たとえば、３μｍ以下である。この間隔Ｐ４は、たとえば、コンタクトホール５３と同じサイズであってもよい。
以上、半導体装置５０によれば、埋め込み絶縁膜１４，４８が形成されているので、前述の半導体装置１と同様に、デザインマージンを削減したデバイスの微細化を達成することができる。さらに、ｐ型フローティング領域５２によって高い短絡耐量を達成することもできる。つまり、デバイスの微細化と高性能化の両立を図ることができる。たとえば、微細化に関しては、コンタクトホール５３を３μｍ程度に抑えることができる。
【００６２】
図９〜図１１は、本発明の一実施形態に係る半導体装置５１の模式的な断面図であって、それぞれ、図１の切断線Ａ−Ａ、Ｂ−ＢおよびＣ−Ｃで半導体装置５１を切断したときの断面に対応している。なお、図９〜図１１では、前述の半導体装置１と異なる構成要素について主に説明し、共通の構成要素については同じ符号を付して説明を省略する。
半導体装置５１において、スペース１３には、埋め込み絶縁膜１４が埋め込まれている。埋め込み絶縁膜１４は、たとえばＳｉＯ２からなる。埋め込み絶縁膜１４は、アクティブ領域１０の表面７を超えて突出し、ゲートトレンチ９の側面３９と連続する側面４０を有している。つまり、ゲートトレンチ９の側面３９と埋め込み絶縁膜１４の側面４０とが、ゲートトレンチ９の深さ方向に沿って互いに段差なく連続している。なお、この「段差なく連続する」は、ゲート絶縁膜１１のような薄膜の厚さによって形成される微小な段差は無視するものとする。
【００６３】
また、埋め込み絶縁膜１４が表面７を超えて突出しているため、半導体基板２上には、半導体基板２の表面７と埋め込み絶縁膜１４の上面１５との間に段差によって形成され、底部にアクティブ領域１０が露出する掘り込み構造４１が形成されている。掘り込み構造４１は、ゲートトレンチ９によって分割されたストライプ状の半導体領域の全域に形成されている。
【００６４】
また、掘り込み構造４１は、図９および図１０に示すように、アクティブ領域１０の表面７の深さ位置が、埋め込み絶縁膜１４の厚さ方向途中に配置される深さで形成されていてもよい。つまり、埋め込み絶縁膜１４が、アクティブ領域１０の表面７に対して下側および上側に跨るように形成されていてもよい。掘り込み構造４１の深さは、たとえば、０．３μｍ〜０．６μｍである。
【００６５】
埋め込み絶縁膜１４とゲート電極１２との間には、絶縁薄膜１６が介在されている。絶縁薄膜１６は、たとえばＳｉＯ２からなる。また、絶縁薄膜１６は、ゲート絶縁膜１１よりも薄く、たとえば、１５０Å〜２５０Å（この実施形態では、２００Å）の厚さを有している。
アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｎ＋型エミッタ領域１７が形成されている。各ｎ＋型エミッタ領域１７は、隣り合うゲートトレンチ９をつなぐように形成されている。ｎ＋型エミッタ領域１７が隣り合うゲートトレンチ９をつなぐとは、図１に示すように、各ｎ＋型エミッタ領域１７が、一方のゲートトレンチ９から他方のゲートトレンチ９に延びる過程で分断されていないことを意味している。
【００６６】
また、複数のｎ＋型エミッタ領域１７は、ストライプ状のゲートトレンチ９に垂直に交わるストライプ状に配列されている。これにより、ゲートトレンチ９およびｎ＋型エミッタ領域１７は、全体として、平面視格子状に形成されている。図１に示すように、隣り合うｎ＋型エミッタ領域１７の間隔Ｐ２（ｎ＋型エミッタ領域１７の中心間の距離）は、たとえば、３．５μｍ〜１０μｍである。各ｎ＋型エミッタ領域１７の幅Ｗ３は、たとえば、０．３５μｍ〜１．０μｍである。
【００６７】
また、各ｎ＋型エミッタ領域１７は、埋め込み絶縁膜１４の底部よりも深く形成されていて、ゲート絶縁膜１１を介してゲート電極１２に対向している。ｎ＋型エミッタ領域１７の表面７からの深さは、たとえば、０．２μｍ〜０．５μｍである。また、ｎ＋型エミッタ領域１７のドーパント濃度は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。
【００６８】
また、アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｐ＋型ベースコンタクト領域１８が形成されている。ｐ＋型ベースコンタクト領域１８は、アクティブ領域１０のｎ＋型エミッタ領域１７を除く全領域に形成されている。つまり、アクティブ領域１０においてｐ型ベース領域８の表面部には、ｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８がゲートトレンチ９に沿って交互に配置されている。ｐ＋型ベースコンタクト領域１８の幅Ｗ４は、幅Ｗ３よりも広く、たとえば、３μｍ〜９μｍである。このようなアクティブ領域１０において、ｐ型ベース領域８に対するｎ＋型エミッタ領域１７の面積比（ｎ＋型エミッタ領域１７の配置率）は、たとえば、２０％以下であり、好ましくは、１０％〜１５％である。これにより、良好な短絡耐量を達成することができる。
【００６９】
また、各ｐ＋型ベースコンタクト領域１８は、図１１に示すように、ｎ＋型エミッタ領域１７と同じ深さで形成されている。ｐ＋型ベースコンタクト領域１８の表面７からの深さは、たとえば、０．２μｍ〜０．８μｍである。また、ｐ＋型ベースコンタクト領域１８のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
【００７０】
半導体基板２上には、エミッタ電極１９が形成されている。エミッタ電極１９は、たとえばＡｌ−Ｓｉ−Ｃｕ系合金からなる。エミッタ電極１９は、掘り込み構造４１に入り込んでｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８に接続されている。
具体的には、図９および図１０に示すように、エミッタ電極１９は、アクティブ領域１０に接してｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８に接続されたコンタクト部分と、埋め込み絶縁膜１４に接してゲート電極１２に対向する非コンタクト部分とを有している。非コンタクト部とゲート電極１２とは、埋め込み絶縁膜１４によって絶縁されている。
【００７１】
また、半導体基板２とエミッタ電極１９との間には、図９および図１０に示すように、Ｔｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア膜２０が介在されていてもよい。バリア膜２０は、その一方表面および他方表面が、掘り込み構造４１によって形成された半導体基板２上の凹凸に沿うように形成されている。
半導体基板２の裏面３には、コレクタ電極２１が形成されている。コレクタ電極２１は、裏面３から順に積層されたＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造を有している。
【００７２】
そして、この半導体装置５１も、前述の半導体装置１と同様に、たとえば、図４に示すようなインバータ回路２２に組み込んで使用することができる。
次に、半導体装置５１の製造方法を説明する。
半導体装置５１を製造するには、まず、図５Ａ〜図５Ｇに示した工程と同じ工程が行われる。
【００７３】
図５Ｇにおいて、絶縁材料３８が半導体基板２上に堆積された後、図１２Ａに示すように、絶縁材料３８がエッチバックされることによって、絶縁材料３８の不要部分が除去される。これにより、スペース１３に埋め込まれた埋め込み絶縁膜１４が形成される。このとき、埋め込み絶縁膜１４の上面１５は、アクティブ領域１０の表面７と同じか当該表面７よりも低い高さ位置に上面１５を有している。上面１５がアクティブ領域１０の表面７よりも低い高さ位置の場合、その高低差は、絶縁材料３８のエッチバックの際に、当該絶縁材料３８が若干オーバーエッチングされることによって形成される凹みによって生じるものである。したがって、半導体基板２の表面７は、半導体（Ｓｉ）表面と絶縁物（ＳｉＯ２）表面とが互いに段差なく連続して平坦面となっているか、もしくは、半導体（Ｓｉ）表面に対して絶縁物（ＳｉＯ２）表面が若干凹むことで非常に浅い凹部が形成された略平坦な面となっている。
【００７４】
次に、図１２Ｂに示すように、埋め込み絶縁膜１４で挟まれたアクティブ領域１０が選択的にエッチングされることによって掘り込み構造４１が形成される。この際、埋め込み絶縁膜１４（ＳｉＯ２）は、アクティブ領域１０（Ｓｉ）に対してエッチング選択比を有しているため、エッチングマスクとして使用することができる。これにより、掘り込み構造４１は、埋め込み構造４１に対して自己整合的に形成される。
【００７５】
次に、図１２Ｃに示すように、半導体基板２の表面７に対してｎ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｎ型ドーパントがドライブイン拡散してｎ＋型エミッタ領域１７が形成される。
次に、図１２Ｄに示すように、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ＋型ベースコンタクト領域１８が形成される。
【００７６】
次に、半導体基板２上に、たとえばスパッタ法によって、Ｔｉ膜が堆積されアニール処理された後、同様の方法によってＴｉＮ膜、Ｔｉ膜およびＡｌ−Ｓｉ−Ｃｕ系合金膜が順に堆積される。そして、これらＴｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｓｉ−Ｃｕ系合金をパターニングすることによって、図１２Ｅに示すように、エミッタ電極１９およびバリア膜２０が同時に形成される。
【００７７】
次に、必要に応じて半導体基板２を裏面３からの研削によって薄化させた後、図１２Ｆに示すように、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理（この実施形態では、レーザアニール）される。これにより、ｎ型およびｐ型ドーパントがドライブイン拡散してｎ型バッファ領域５およびｐ＋型コレクタ領域４が形成される。その後、たとえばスパッタ法によって、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜が順に堆積される。これにより、コレクタ電極２１が形成される。
【００７８】
以上のような工程を経て、図９〜図１１に示す半導体装置５１が得られる。なお、図１２Ａ〜図１２Ｆでは半導体装置５１の製造工程の一部を表したに過ぎず、当該製造工程は、図１２Ａ〜図１２Ｆで示されなかった工程を含んでいてもよい。
この半導体装置５１によれば、図９および図１０に示すように、ゲート電極１２とエミッタ電極１９とを埋め込み絶縁膜１４で絶縁できるので、隣り合うゲートトレンチ９間のアクティブ領域１０の半導体（Ｓｉ）表面全体を、エミッタコンタクト領域として使用することができる。そのため、ｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８の形成（図１２Ｃおよび図１２Ｄ）後、半導体基板２に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図１２Ｅに示すように、エミッタ電極１９の材料を直接堆積すればよい。
【００７９】
したがって、ｎ＋型エミッタ領域１７およびｐ＋型ベースコンタクト領域１８へのコンタクトを形成する際に、ゲートトレンチ９に直交する方向におけるマスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。さらに、ｎ＋型エミッタ領域１７の構造が、図１に示すように、隣り合うゲートトレンチ９をつなぐ橋掛け構造であるため、その形成にあたり、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。
【００８０】
そして、微細化によるアクティブ領域１０の幅Ｗ２の縮小化によって、ｐ型ベース領域８とｎ−型ドリフト領域６との界面付近でのホール密度を高めてオン電圧を低減することができる。ホール密度の向上効果およびオン電圧の低減効果は、それぞれ、前述の半導体装置１と同様に、図６および図７によって証明することができる。
以上より、半導体装置５１のようにゲートトレンチ９の間隔Ｐ１を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔Ｐ１を維持して比較的低いオン電圧を確保したまま、ｐ型ベース領域８に対するｎ＋型エミッタ領域１７の面積比（ｎ＋型エミッタ領域１７の配置率）を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置５１によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。
【００８１】
さらに、半導体装置５１によれば、掘り込み構造４１が形成されているので、アクティブ領域１０における半導体（Ｓｉ）表面からゲート電極１２の頂部までの距離を短くすることができる。具体的には、図１１に示すように、掘り込み構造４１が形成されていない場合の表面７の高さ位置４２に比べて、表面７を低くすることができる。そのため、ｎ＋型エミッタ領域１７を浅く形成しても、ｎ＋型エミッタ領域１７をゲート電極１２に確実に対向させることができる。ｎ＋型エミッタ領域１７が浅くてよいので、ｎ＋型エミッタ領域１７を形成する際の不純物の拡散時間を短縮することができる。これにより、図１１に示すように、半導体基板２の表面７に沿う面内方向への不純物の横広がり４３を抑制することができる。その結果、ｎ＋型エミッタ領域１７パターンのロスの低減による微細化を達成できると共に、ｐ型ベース領域８の表面７からの深さ（ｐ型ベース長）を短くできることによる高性能化（エミッタ電極１９の直列抵抗の低減）を実現することができる。
【００８２】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１，５０，５１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１，５０，５１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、半導体装置１，５０，５１が備えるＩＧＢＴの構成のみを図示したが、本発明の半導体装置は、ＩＧＢＴ以外の素子（たとえば、ＭＯＳＦＥＴ、ダイオード等）をＩＧＢＴの形成領域とは異なる領域に備えていてもよい。
【００８３】
また、半導体装置５１において、埋め込み絶縁膜１４は、その底部が半導体基板２の表面７と同じ高さ位置にあってもよい。
また、半導体装置５１において、各ｎ＋型エミッタ領域１７は、一方のゲートトレンチ９から他方のゲートトレンチ９に延びる過程で分断されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８４】
１  半導体装置
２  半導体基板
３  （半導体基板）裏面
４  ｐ＋型コレクタ領域
５  ｎ型バッファ領域
６  ｎ−型ドリフト領域
７  （半導体基板）表面
８  ｐ型ベース領域
９  ゲートトレンチ
１０  アクティブ領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  スペース
１４  埋め込み絶縁膜
１５  （埋め込み絶縁膜）上面
１６  絶縁薄膜
１７  ｎ＋型エミッタ領域
１８  ｐ＋型ベースコンタクト領域
１９  エミッタ電極
２０  バリア膜
２１  コレクタ電極
３７  電極材料
３８  絶縁材料
３９  （ゲートトレンチ）側面
４０  （埋め込み絶縁膜）側面
４１  掘り込み構造
５０  半導体装置
５１  半導体装置
【図１】
2019201217.tif 000003
【図２】
2019201217.tif 000004
【図３】
2019201217.tif 000005
【図４】
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【図５Ａ】
2019201217.tif 000007
【図５Ｂ】
2019201217.tif 000008
【図５Ｃ】
2019201217.tif 000009
【図５Ｄ】
2019201217.tif 000010
【図５Ｅ】
2019201217.tif 000011
【図５Ｆ】
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【図５Ｇ】
2019201217.tif 000013
【図５Ｈ】
2019201217.tif 000014
【図５Ｉ】
2019201217.tif 000015
【図５Ｊ】
2019201217.tif 000016
【図５Ｋ】
2019201217.tif 000017
【図５Ｌ】
2019201217.tif 000018
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2019201217.tif 000023
【図１１】
2019201217.tif 000024
【図１２Ａ】
2019201217.tif 000025
【図１２Ｂ】
2019201217.tif 000026
【図１２Ｃ】
2019201217.tif 000027
【図１２Ｄ】
2019201217.tif 000028
【図１２Ｅ】
2019201217.tif 000029
【図１２Ｆ】
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