(57)【要約】【課題】スイッチング素子のスイッチングスピードを確保しつつ、セルフターンオンを抑制することができるスイッチング回路を提供する。【解決手段】スイッチング回路（１）は、第一ドレイン電極（Ｄ１）、第一ゲート電極（Ｇ１）、および第一ソース電極（Ｓ１）を有する第一スイッチング素子（Ｑ１）と、第一ゲート電極に接続された第二ドレイン電極（Ｄ２）、第二ゲート電極（Ｇ２）、および第二ソース電極（Ｓ２）を有する第二スイッチング素子（Ｑ２）と、第一ソース電極と第二ソース電極との間に接続されたコンデンサ（Ｃ１）と、を含み、コンデンサは、第二スイッチング素子がオフ状態のときに第一ゲート電極に対して電気的に非接続状態となり、第二スイッチング素子がオン状態のときに第一ゲート電極に対して電気的に接続状態となることを特徴とする。【選択図】図１
2019201349.tif 000002
【特許請求の範囲】
【請求項１】
第一制御信号を出力する第一出力部と、
第二制御信号を出力する第二出力部と、
第一ドレイン電極、前記第一出力部に接続された第一ゲート電極、および第一ソース電極を有し、前記第一ゲート電極に対して出力された前記第一制御信号によってオンオフ駆動される第一スイッチング素子と、
前記第一ゲート電極に接続された第二ドレイン電極、前記第二出力部に接続された第二ゲート電極、および第二ソース電極を有し、前記第二ゲート電極に対して出力された前記第二制御信号によってオンオフ駆動される第二スイッチング素子と、
前記第一ソース電極と前記第二ソース電極との間に接続されたコンデンサと、
を備え、
前記コンデンサは、前記第二スイッチング素子がオフ状態のときに前記第一ゲート電極に対して電気的に非接続状態となり、前記第二スイッチング素子がオン状態のときに前記第一ゲート電極に対して電気的に接続状態となり、
前記第一出力部および前記第二出力部は、第一動作および第二動作のうちの少なくとも何れか一方を行い、
前記第二出力部は、第三動作を行い、
前記第一動作では、前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とする前に前記第二出力部が前記第二スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とし、
前記第二動作では、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする前に前記第二出力部が前記第二スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とし、
前記第三動作では、前記第一出力部が前記第一スイッチング素子をオフ状態としている期間中において前記第二出力部が前記第二スイッチング素子をオン状態とする
ことを特徴とするスイッチング回路。
【請求項２】
前記第三動作において前記第二出力部が前記第二スイッチング素子をオフ状態からオン状態とするタイミングは、前記第一動作において前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とした直後である
請求項１に記載のスイッチング回路。
【請求項３】
前記第二動作において前記第二出力部が前記第二スイッチング素子をオン状態からオフ状態とするタイミングは、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする直前である
請求項１または２に記載のスイッチング回路。
【請求項４】
前記第三動作においてオン状態とされた前記第二スイッチング素子は、前記第二動作において前記第二出力部が前記第二スイッチング素子をオフ状態とするまでオン状態に維持される
請求項１から３の何れか１項に記載のスイッチング回路。
【請求項５】
前記第一出力部および前記第二出力部は、前記第一動作および前記第二動作の両方を行い、
前記第三動作は、前記第一動作において前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とした直後から、前記第二動作において前記第二出力部が前記第二スイッチング素子をオフ状態とするまで前記第二スイッチング素子をオン状態としておく動作であり、
前記第二動作において前記第二出力部が前記第二スイッチング素子をオン状態からオフ状態とするタイミングは、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする直前である
請求項１に記載のスイッチング回路。
【請求項６】
前記第一スイッチング素子は、炭化珪素、窒化ガリウム系材料、ダイヤモンドのうちの少なくとも一つを用いて形成された半導体素子である
請求項１から５の何れか１つに記載のスイッチング回路。
【請求項７】
前記第二スイッチング素子は、Ｓｉ−ＭＯＳＦＥＴ、またはＳｉ−ＩＧＢＴである
請求項１から６の何れか１つに記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路に関する。
【背景技術】
【０００２】
コンバータやインバータなどに用いられるスイッチング回路において、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）や、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などのスイッチング素子は、ゲート電極に入力される制御信号によってオンオフ駆動が制御されている。
【０００３】
例えば、特許文献１には、第一のトランジスタを駆動するためのゲートドライバであって、第一、第二、及び第三のプッシュプル回路を含み、各々のプッシュプル回路は二つのトランジスタを直列接続した構成を有し、第一のプッシュプル回路の出力端は第一のトランジスタのゲートに接続され、第二のプッシュプル回路の出力端は第一のプッシュプル回路に含まれる第二のトランジスタのゲートに接続され、第三のプッシュプル回路の出力端は第一のプッシュプル回路に含まれる第三のトランジスタのゲートに接続されていることを特徴とするゲートドライバ、に関する技術が開示されている。特許文献１のゲートドライバによると、駆動対象であるトランジスタを高速に駆動することを実現できる、とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−６６８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、スイッチング素子のゲート電極に入力される制御信号にノイズ電圧が重畳することがある。制御信号に重畳したノイズ電圧は、スイッチング素子のセルフターンオンを誘発することがある。スイッチング回路において、スイッチング素子のスイッチングスピードを確保しつつ、セルフターンオンの発生を抑制することが望まれている。
【０００６】
本発明の目的は、スイッチング素子のスイッチングスピードを確保しつつ、セルフターンオンを抑制することができるスイッチング回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明のスイッチング回路は、第一制御信号を出力する第一出力部と、第二制御信号を出力する第二出力部と、第一ドレイン電極、前記第一出力部に接続された第一ゲート電極、および第一ソース電極を有し、前記第一ゲート電極に対して出力された前記第一制御信号によってオンオフ駆動される第一スイッチング素子と、前記第一ゲート電極に接続された第二ドレイン電極、前記第二出力部に接続された第二ゲート電極、および第二ソース電極を有し、前記第二ゲート電極に対して出力された前記第二制御信号によってオンオフ駆動される第二スイッチング素子と、前記第一ソース電極と前記第二ソース電極との間に接続されたコンデンサと、を含み、前記コンデンサは、前記第二スイッチング素子がオフ状態のときに前記第一ゲート電極に対して電気的に非接続状態となり、前記第二スイッチング素子がオン状態のときに前記第一ゲート電極に対して電気的に接続状態となり、前記第一出力部および前記第二出力部は、第一動作および第二動作のうちの少なくとも何れか一方を行い、前記第二出力部は、第三動作を行い、前記第一動作では、前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とする前に前記第二出力部が前記第二スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とし、前記第二動作では、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする前に前記第二出力部が前記第二スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とし、前記第三動作では、前記第一出力部が前記第一スイッチング素子をオフ状態としている期間中において前記第二出力部が前記第二スイッチング素子をオン状態とすることを特徴とする。
【発明の効果】
【０００８】
本発明に係るスイッチング回路においては、第一出力部および第二出力部が、第一動作および第二動作のうちの少なくとも何れか一方を行い、第二出力部が、第三動作を行う。第一動作では、第一出力部が第一スイッチング素子をオン状態からオフ状態とする前に第二出力部が第二スイッチング素子をオフ状態とした上で、第一出力部が第一スイッチング素子をオン状態からオフ状態とする。また、第二動作では、第一出力部が第一スイッチング素子をオフ状態からオン状態とする前に第二出力部が第二スイッチング素子をオフ状態とした上で、第一出力部が第一スイッチング素子をオフ状態からオン状態とする。そして、第三動作では、第一出力部が第一スイッチング素子をオフ状態としている期間中において第二出力部が第二スイッチング素子をオン状態とする。本発明に係るスイッチング回路によれば、スイッチングスピードを確保しつつ、セルフターンオンを抑制することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態に係るスイッチング回路を示す回路図である。
【図２】図２は、実施形態における第一制御信号の波形および第二制御信号の波形を示すタイミングチャートである。
【図３】図３は、実施形態に係るスイッチング回路を用いたフルブリッジ回路を示す回路図である。
【図４】図４は、実施形態のフルブリッジ回路における各制御信号の波形および出力電圧の波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施形態に係るスイッチング回路につき図面を参照しつつ詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。また、下記の実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【００１１】
［実施形態］
図１から図４を参照して、実施形態について説明する。実施形態は、スイッチング回路に関する。図１は、実施形態に係るスイッチング回路を示す回路図である。図２は、実施形態における第一制御信号の波形および第二制御信号の波形を示すタイミングチャートである。図３は、実施形態に係るスイッチング回路を用いたフルブリッジ回路を示す回路図である。図４は、実施形態のフルブリッジ回路における各制御信号の波形および出力電圧の波形を示すタイミングチャートである。
【００１２】
図１に示すように、スイッチング回路１は、第一スイッチング素子Ｑ１（メインスイッチング素子）、第二スイッチング素子Ｑ２（サブスイッチング素子）、第一出力部Ｐ１、第二出力部Ｐ２、およびコンデンサＣ１を含む。
【００１３】
第一スイッチング素子Ｑ１は、ワイドバンドギャップ半導体素子である。ワイドバンドギャップ半導体素子としては、例えば、炭化珪素、窒化ガリウム系材料、ダイヤモンドのうちの少なくとも一つを用いて形成された半導体素子を用いることができる。実施形態の第一スイッチング素子Ｑ１は、ＧａＮ−ＨＥＭＴ（GaN-high  Electron  Mobility  Transistor）である。第一スイッチング素子Ｑ１は、第一ドレイン電極Ｄ１、第一ゲート電極Ｇ１、および第一ソース電極Ｓ１を含んで構成されている。
【００１４】
第二スイッチング素子Ｑ２は、Ｓｉ−ＭＯＳＦＥＴである。第二スイッチング素子Ｑ２は、第二ドレイン電極Ｄ２、第二ゲート電極Ｇ２、および第二ソース電極Ｓ２を含んで構成されている。第二ドレイン電極Ｄ２は、第一スイッチング素子Ｑ１の第一ゲート電極Ｇ１と接続されている。
【００１５】
第一出力部Ｐ１は、第一スイッチング素子Ｑ１の第一ゲート電極Ｇ１に接続されている。第一出力部Ｐ１は、第一スイッチング素子Ｑ１をオンオフ駆動させるための駆動制御信号である第一制御信号１Ｓ（図２参照）を生成する。第一制御信号１Ｓは、第一スイッチング素子Ｑ１に対して出力される。第一スイッチング素子Ｑ１は、第一制御信号１Ｓに基づいてオンオフ駆動する。第一制御信号１Ｓは、パルス電圧信号である。第一出力部Ｐ１と第一ゲート電極Ｇ１との間には、第一ゲート抵抗Ｒ１が設けられている。第一出力部Ｐ１と第一ゲート電極Ｇ１とは、第一ゲート抵抗Ｒ１を介して接続されている。実施形態において、第二ドレイン電極Ｄ２は、第一ゲート電極Ｇ１と第一ゲート抵抗Ｒ１との間の接続ノード１１に接続されている。つまり、第二ドレイン電極Ｄ２は、接続ノード１１を介して第一ゲート電極Ｇ１と接続されている。
【００１６】
第一出力部Ｐ１と第一ゲート電極Ｇ１との間に第一ゲート抵抗Ｒ１が設けられることで、例えば、第一スイッチング素子Ｑ１へ流れる突入電流を低減することができる。第一ゲート抵抗Ｒ１の抵抗値は、第一スイッチング素子Ｑ１のスイッチングスピードなどを考慮して決定される。
【００１７】
第二出力部Ｐ２は、第二スイッチング素子Ｑ２の第二ゲート電極Ｇ２に接続されている。第二出力部Ｐ２は、第二スイッチング素子Ｑ２をオンオフ駆動させるための駆動制御信号である第二制御信号２Ｓ（図２参照）を生成する。第二制御信号２Ｓは、第二出力部Ｐ２から第二スイッチング素子Ｑ２に対して出力される。第二スイッチング素子Ｑ２は、第二制御信号２Ｓに基づいてオンオフ駆動する。第二制御信号２Ｓは、パルス電圧信号である。
【００１８】
第二出力部Ｐ２と第二ゲート電極Ｇ２との間には、第二ゲート抵抗Ｒ２が設けられている。第二ゲート抵抗Ｒ２が設けられることで、例えば、第二スイッチング素子Ｑ２へ流れる突入電流を低減することができる。第二ゲート抵抗Ｒ２の抵抗値は、第二スイッチング素子Ｑ２のスイッチングスピードなどを考慮して決定される。
【００１９】
コンデンサＣ１は、第一ソース電極Ｓ１と第二ソース電極Ｓ２との間に接続されている。コンデンサＣ１は、第二スイッチング素子Ｑ２および接続ノード１１を介して、第一ゲート電極Ｇ１と接続されている。コンデンサＣ１は、後述するノイズ電圧を吸収する電気容量として機能する。第二スイッチング素子Ｑ２が第二出力部Ｐ２によってオンオフ駆動されることで、第一ゲート電極Ｇ１へのコンデンサＣ１の電気的な接続が制御される。第二スイッチング素子Ｑ２がオン状態のときに、コンデンサＣ１は、第一ゲート電極Ｇ１に対して電気的に接続状態とされる。また、第二スイッチング素子Ｑ２がオフ状態のときに、コンデンサＣ１は、第一ゲート電極Ｇ１に対して電気的に非接続状態とされる。
【００２０】
実施形態に係るスイッチング回路１には、第一出力部Ｐ１および第二出力部Ｐ２に接続された制御部ＣＲが設けられている。制御部ＣＲは、第一出力部Ｐ１および第二出力部Ｐ２から出力される制御信号（第一制御信号１Ｓ、第二制御信号２Ｓ）のタイミングを対応させて制御している。なお、例えば、第一出力部Ｐ１と第二出力部Ｐ２とが無線通信などで互いに通信することで制御信号のタイミングを対応させて制御することができる場合は、制御部ＣＲは設けられていなくてもよい。
【００２１】
図２に示すタイミングチャートを参照して、実施形態に係るスイッチング回路１の動作について説明する。図２に示すように、第一制御信号１Ｓは、一定の周期Ｔ１でハイレベルとローレベルとを交互に繰り返す矩形波である。また、第二制御信号２Ｓは、一定の周期Ｔ２でハイレベルとローレベルとを交互に繰り返す矩形波である。周期Ｔ１の長さは、周期Ｔ２の長さと実質的に同じである。
【００２２】
第一制御信号１Ｓの周期Ｔ１は、第一制御信号１Ｓがハイレベル(ＨＬ)で出力される期間Ｈ１と、第一制御信号１Ｓがローレベル(ＬＯ)で出力される期間Ｌ１とを含む。また、第二制御信号２Ｓの周期Ｔ２は、第二制御信号２Ｓがローレベル(ＬＯ)で出力される期間Ｌ２と、第二制御信号２Ｓがハイレベル(ＨＬ)で出力される期間Ｈ２とを含む。
【００２３】
期間Ｈ１の長さ、および期間Ｌ１の長さは、第一スイッチング素子Ｑ１のオンオフ駆動における所望のタイミングなどを考慮して決定される。また、期間Ｌ２の長さ、および期間Ｈ２の長さは、第二スイッチング素子Ｑ２のオンオフ駆動における所望のタイミングなどを考慮して決定される。
【００２４】
実施形態において、第一制御信号１Ｓがハイレベルで出力されている期間Ｈ１、第二制御信号２Ｓは、ローレベルで出力される。そして、第一制御信号１Ｓがローレベルで出力される期間Ｌ１、第二制御信号２Ｓは、ハイレベルで出力される。
【００２５】
第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがハイレベルのとき、第一スイッチング素子Ｑ１は、オン状態となり、第一スイッチング素子Ｑ１におけるドレイン・ソース間が電気的に導通する。第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがローレベルのとき、第一スイッチング素子Ｑ１は、オフ状態となり、第一スイッチング素子Ｑ１におけるドレイン・ソース間の電気的な導通が遮断される。
【００２６】
また、第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがハイレベルのとき、第二スイッチング素子Ｑ２は、オン状態となり、第二スイッチング素子Ｑ２におけるドレイン・ソース間が電気的に導通する。第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがローレベル（ＬＯ）のとき、第二スイッチング素子Ｑ２は、オフ状態となり、第二スイッチング素子Ｑ２におけるドレイン・ソース間の電気的な導通が遮断される。
【００２７】
図２に示す第一制御信号１Ｓおよび第二制御信号２Ｓは、第一出力部Ｐ１および第二出力部Ｐ２が行う第一動作Ｂ１および第二動作Ｂ２と、第二出力部Ｐ２が行う第三動作Ｂ３によって出力される。
【００２８】
第一動作Ｂ１とは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とする動作である。つまり、第一動作Ｂ１では、第一出力部Ｐ１から出力される第一制御信号１Ｓがハイレベルからローレベルに立ち下がる前に、第二出力部Ｐ２から出力される第二制御信号２Ｓがローレベルとされた上で、第一制御信号１Ｓがハイレベルからローレベルに立ち下がる。第一動作Ｂ１においては、コンデンサＣ１が第一ゲート電極Ｇ１に対して電気的に非接続状態とされた上で、第一スイッチング素子Ｑ１がオン状態からオフ状態とされる。
【００２９】
第二動作Ｂ２とは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする動作である。第二動作Ｂ２では、第一出力部Ｐ１から出力される第一制御信号１Ｓがローレベルからハイレベルに立ち上がる前に、第二制御信号２Ｓがローレベルとされた上で、第一制御信号１Ｓがローレベルからハイレベルに立ち上がる。第二動作Ｂ２において、コンデンサＣ１が第一ゲート電極Ｇ１に対して電気的に非接続状態とされた上で、第一スイッチング素子Ｑ１がオフ状態からオン状態とされる。
【００３０】
ここで、実施形態とは別の例として、第二出力部、第二ゲート抵抗、および第二スイッチング素子が設けられていない構成が考えられる。この構成においては、第一スイッチング素子におけるゲート電極とソース電極との間にコンデンサが直接的に接続されている。この場合、第一スイッチング素子におけるゲート電極とソース電極との間に接続されているコンデンサが第一スイッチング素子のスイッチング特性に影響を及ぼすことがある。例えば、第一スイッチング素子におけるゲート電極とソース電極との間にコンデンサが電気的に接続されていない場合と比較して、第一スイッチング素子のスイッチングスピードがコンデンサの影響によって遅くなることがある。例えば、制御信号が第一スイッチング素子だけでなく、コンデンサにも入力されることで、第一スイッチング素子のオンオフ状態の切り替わりが鈍くなることがある。
【００３１】
一方で、実施形態に係るスイッチング回路１おいては、第一スイッチング素子Ｑ１のオンオフ状態が切り替えられるとき、コンデンサＣ１は、非接続状態とされている。したがって、実施形態に係るスイッチング回路１は、コンデンサＣ１の影響を受けることなく第一スイッチング素子Ｑ１のオンオフ状態を切り替えることができる。
【００３２】
第三動作Ｂ３とは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態としている期間中において、第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態とする動作である。つまり、第三動作Ｂ３では、第一出力部Ｐ１から出力される第一制御信号１Ｓがローレベルである期間中において、第二制御信号２Ｓがハイレベルとされる。したがって、第三動作Ｂ３によって、第一スイッチング素子Ｑ１がオフ状態である期間中、コンデンサＣ１は、第一ゲート電極Ｇ１に対して電気的に接続状態とされる。
【００３３】
第三動作Ｂ３においては、第一スイッチング素子Ｑ１がオフ状態である期間中、コンデンサＣ１が第一ゲート電極Ｇ１に対して電気的に接続状態とされる。例えば、第一出力部Ｐ１と第一ゲート電極Ｇ１との間にノイズ電圧が発生した場合、ノイズ電圧は、コンデンサＣ１によって吸収される。したがって、実施形態に係るスイッチング回路１においては、第一出力部Ｐ１と第一ゲート電極Ｇ１との間で発生したノイズ電圧によって、第一スイッチング素子Ｑ１のセルフターンオンが誘発されることを抑制することができる。
【００３４】
つまり、実施形態に係るスイッチング回路１においては、第一スイッチング素子Ｑ１がオフ状態である期間中は、コンデンサＣ１を第一ゲート電極Ｇ１に対して接続状態することで、第一スイッチング素子Ｑ１のセルフターンオンを抑制する。そして、第一スイッチング素子Ｑ１におけるオンオフ状態の切り替えを行う場合は、コンデンサＣ１を第一ゲート電極Ｇ１に対して非接続状態とした上で、第一スイッチング素子Ｑ１におけるオンオフ状態の切り替えが行われる。この構成によって、実施形態に係るスイッチング回路１は、第一スイッチング素子Ｑ１のスイッチングスピードを確保しつつ、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。
【００３５】
実施形態の第三動作Ｂ３は、第一動作Ｂ１と第二動作Ｂ２との間で行われる。第三動作Ｂ３において、第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態からオン状態とするタイミングは、第一動作Ｂ１において第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後である。また、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前である。そして、第三動作Ｂ３においてオン状態とされた第二スイッチング素子Ｑ２は、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とするまで、オン状態に維持される。
【００３６】
ここで、「第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後」とは、第一スイッチング素子Ｑ１がオフ状態となった時から、第一スイッチング素子Ｑ１が連続してオフ状態となっている期間に対して十分に短い時間が経過した時を指す。また、「第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前」とは、第二スイッチング素子Ｑ２がオフ状態となってから第一スイッチング素子Ｑ１がオン状態となる間隔が、第一スイッチング素子Ｑ１が連続してオフ状態となっている期間に対して十分に短い時間であることを指す。
【００３７】
なお、第一スイッチング素子Ｑ１は、Ｓｉ−ＭＯＳＦＥＴ（Si-Metal-Oxide-Semiconductor  Field-Effect  Transistor）、又はＳｉ−ＩＧＢＴ（Si-Insulated  Gate  Bipolar  Transistor）であってもよい。また、第二スイッチング素子Ｑ２は、Ｓｉ−ＩＧＢＴであってもよい。
【００３８】
次に、実施形態に係るスイッチング回路を用いたフルブリッジ回路について説明する。図３に示すように、実施形態のフルブリッジ回路２は、電源Ｅ１と、コイルＬと、４つのスイッチング回路１ａ、１ｂ、１ｃ、１ｄを含んで構成されている。ここで、４つのスイッチング回路１ａ、１ｂ、１ｃ、１ｄのそれぞれは、実施形態に係るスイッチング回路１に対応するものである。なお、図３において、制御部ＣＲの図示は省略されている。
【００３９】
第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄは、フルブリッジ型に接続されている。第一スイッチング素子Ｑ１ａ、Ｑ１ｃは、上アームに相当し、第一スイッチング素子Ｑ１ｂ、Ｑ１ｄは、下アームに相当する。各スイッチング回路１ａ、１ｂ、１ｃ、１ｄにおける第一出力部Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄおよび第二出力部Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ、Ｐ２ｄは、１つの制御部ＣＲ（図示せず）によって、制御信号（第一制御信号１Ｓ、第二制御信号２Ｓ）のタイミングを対応させて出力する。
【００４０】
図４には、各スイッチング回路１ａ、１ｂ、１ｃ、１ｄにおける制御信号として、第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄ、および第二制御信号２Ｓａ、Ｓ２ｂ、Ｓ２ｃ、Ｓ２ｄが示されている。図４の第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄは、フルブリッジ回路２をフェーズシフト動作させるための制御信号である。
【００４１】
各第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄは、一定のデューティ比で出力される。実施形態においては、図４に示すように、各第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄは、５０パーセントのデューティ比で出力される。各スイッチング回路１ａ、１ｂ、１ｃ、１ｄの第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄは、それぞれ第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄに基づいてオンオフ駆動する。
【００４２】
実施形態のフルブリッジ回路２において、第一制御信号１Ｓａ、１Ｓｂの周期Ｔ１ａ、Ｔ１ｂは、互いに２分の１周期ずらして設定されており、第一制御信号１Ｓｃ、１Ｓｄの周期Ｔ１ｃ、Ｔ１ｄも同様に、互いに２分の１周期ずらして設定されている。また、第一制御信号１Ｓｃの周期Ｔ１ｃは、第一制御信号１Ｓａの周期Ｔ１ａに対して４分の１周期遅らせて設定されている。つまり、第一スイッチング素子Ｑ１ａ、Ｑ１ｂのオンオフ駆動の周期は、互いに２分の１周期ずらして設定されており、第一スイッチング素子Ｑ１ｃ、Ｑ１ｄのオンオフ駆動の周期も同様に、互いに２分の１周期ずらして設定されている。また、第一スイッチング素子Ｑ１ｃのオンオフ駆動の周期は、第一スイッチング素子Ｑ１ａのオンオフ駆動の周期に対して４分の１周期遅らせて設定されている。
【００４３】
第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄが、それぞれ第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄに基づいてオンオフ駆動することで、交流電圧Ｖ１がコイルＬに出力される。実施形態のフルブリッジ回路２において、第一スイッチング素子Ｑ１ａ、Ｑ１ｃが、共にオン状態のときには、正の電圧がコイルＬに出力される。また、第一スイッチング素子Ｑ１ｂ、Ｑ１ｄが、共にオン状態のときには、負の電圧がコイルＬに出力される。実施形態のフルブリッジ回路２において、第一スイッチング素子Ｑ１ａ、Ｑ１ｄが共にオン状態のとき、および第一スイッチング素子Ｑ１ｂ、Ｑ１ｃが共にオン状態のときには、コイルＬに電圧は出力されない。
【００４４】
実施形態のフルブリッジ回路２において、第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄがローレベルで出力されている期間（期間Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄ）において、対応する第二制御信号２Ｓａ、２Ｓｂ、２Ｓｃ、２Ｓｄは、ハイレベルで出力される。つまり、第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄがオフ状態の期間、対応する第二スイッチング素子Ｑ２ａ、Ｑ２ｂ、Ｑ２ｃ、Ｑ２ｄは、オン状態とされる。
【００４５】
フルブリッジ回路においては、第一スイッチング素子の一つがオフ状態からオン状態に切り替わることで、隣り合う他の第一スイッチング素子の制御信号にノイズ電圧が重畳する場合がある。隣り合う他の第一スイッチング素子がオフ状態であった場合、ノイズ電圧によって、セルフターンオンが誘発されることがある。特に、ＧａＮ−ＨＥＭＴなどのワイドバンドギャップ半導体素子は、同耐圧、同容量のＳｉ−ＭＯＳＦＥＴと比較して、スイッチングスピードは速いが、ゲート容量が小さいため、わずかなノイズ電圧であってもセルフターンオンが誘発されることがある。
【００４６】
実施形態のフルブリッジ回路２においては、第一スイッチング素子Ｑ１がオフ状態である期間、対応する第二スイッチング素子Ｑ２がオン状態とされる。第二スイッチング素子Ｑ２がオン状態とされることで、オフ状態の第一スイッチング素子Ｑ１における第一ゲート電極Ｇ１に対して、コンデンサＣ１が電気的に接続状態とされる。したがって、ノイズ電圧が発生した場合であっても、ノイズ電圧は、第一ゲート電極Ｇ１に電気的に接続されたコンデンサＣ１によって吸収される。したがって、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。
【００４７】
以上説明したように、実施形態に係るスイッチング回路１は、第一制御信号１Ｓを出力する第一出力部Ｐ１と、第二制御信号２Ｓを出力する第二出力部Ｐ２と、第一ドレイン電極Ｄ１、第一出力部Ｐ１に接続された第一ゲート電極Ｇ１、および第一ソース電極Ｓ１を有し、第一ゲート電極Ｇ１に対して出力された第一制御信号１Ｓによってオンオフ駆動される第一スイッチング素子Ｑ１と、第一ゲート電極Ｇ１に接続された第二ドレイン電極Ｄ２、第二出力部Ｐ２に接続された第二ゲート電極Ｇ２、および第二ソース電極Ｓ２を有し、第二ゲート電極Ｇ２に対して出力された第二制御信号２Ｓによってオンオフ駆動される第二スイッチング素子Ｑ２と、第一ソース電極Ｓ１と第二ソース電極Ｓ２との間に接続されたコンデンサＣ１と、を含み、コンデンサＣ１は、第二スイッチング素子Ｑ２がオフ状態のときに第一ゲート電極Ｇ１に対して電気的に非接続状態となり、第二スイッチング素子Ｑ２がオン状態のときに第一ゲート電極Ｇ１に対して電気的に接続状態となり、第一出力部Ｐ１および第二出力部Ｐ２は、第一動作Ｂ１および第二動作Ｂ２のうちの少なくとも何れか一方を行い、第二出力部Ｐ２は、第三動作Ｂ３を行い、第一動作Ｂ１では、第一出力部が第一スイッチング素子Ｑ１をオン状態からオフ状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とし、第二動作Ｂ２では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とし、第三動作Ｂ３では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態としている期間中において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態とする。
【００４８】
実施形態に係るスイッチング回路１においては、第一出力部Ｐ１および第二出力部Ｐ２が、第一動作Ｂ１および第二動作Ｂ２のうちの少なくとも何れか一方を行い、第二出力部Ｐ２が、第三動作Ｂ３を行う。第一動作Ｂ１では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子をオン状態からオフ状態とする。つまり、第一スイッチング素子Ｑ１がオン状態からオフ状態に切り替えられるときに、コンデンサＣ１は、第一ゲート電極Ｇ１に対して非接続状態とされている。したがって、第一スイッチング素子Ｑ１は、コンデンサＣ１の影響を受けることなくオフ状態に切り替えられる。この動作によって、コンデンサＣ１に第一制御信号１Ｓが入力されることが抑制され、例えば、第一スイッチング素子Ｑ１におけるオフ状態への立ち下がりの鈍りが抑制される。
【００４９】
また、第二動作Ｂ２では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする。第一スイッチング素子Ｑ１がオフ状態からオン状態に切り替えられるときに、コンデンサＣ１は、非接続状態とされている。したがって、第一スイッチング素子Ｑ１は、コンデンサＣ１の影響を受けることなく、オン状態に切り替えられる。この動作によって、コンデンサＣ１に第一制御信号１Ｓが入力されることが抑制され、第一スイッチング素子Ｑ１におけるオン状態への立ち上がりの鈍りが抑制される。
【００５０】
そして、第三動作Ｂ３では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態としている期間中において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態とする。つまり、第一スイッチング素子Ｑ１がオフ状態である期間中、第一ゲート電極Ｇ１と第一ソース電極Ｓ１との間にコンデンサＣ１が電気的に接続される。第一出力部Ｐ１と第一ゲート電極Ｇ１との間にノイズ電圧が発生したとしても、コンデンサＣ１がノイズ電圧を吸収することで、第一スイッチング素子Ｑ１のセルフターンオンが抑制される。実施形態のスイッチング回路１によれば、スイッチングスピードを確保しつつ、セルフターンオンを抑制することができるという効果を奏する。
【００５１】
また、実施形態に係るスイッチング回路１おいて、第三動作Ｂ３において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態からオン状態とするタイミングは、第一動作Ｂ１において第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後である。したがって、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後から、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。
【００５２】
また、実施形態に係るスイッチング回路１において、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前である。したがって、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前まで。第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。
【００５３】
また、実施形態に係るスイッチング回路１において、第三動作Ｂ３においてオン状態とされた第二スイッチング素子Ｑ２は、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とするまでオン状態に維持される。したがって、第三動作Ｂ３において、第二スイッチング素子Ｑ２がオン状態とされた後、第二動作Ｂ２でオフ状態とされるまで、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。
【００５４】
また、実施形態に係るスイッチング回路１において、第一出力部Ｐ１および第二出力部Ｐ２は、第一動作Ｂ１および第二動作Ｂ２の両方を行い、第三動作Ｂ３は、第一動作Ｂ１において第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後から、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とするまで第二スイッチング素子Ｑ２をオン状態としておく動作であり、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１が第一スイッチング素子をオフ状態からオン状態とする直前である。
【００５５】
第一スイッチング素子Ｑ１におけるオンオフ状態の切り替え時に、第一ゲート電極Ｇ１に対してコンデンサＣ１を電気的に非接続状態とすることで、第一スイッチング素子Ｑ１のスイッチングスピードを保持することができる。更に、第一スイッチング素子Ｑ１がオフ状態である期間中は、第一ゲート電極Ｇ１に対してコンデンサＣ１を電気的に接続状態とすることで、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。
【００５６】
また、実施形態に係るスイッチング回路１において、第一スイッチング素子Ｑ１は、炭化珪素、窒化ガリウム系材料、ダイヤモンドのうちの少なくとも一つを用いて形成された半導体素子である。
【００５７】
炭化珪素、窒化ガリウム系材料、ダイヤモンドなどのワイドバンドギャップ半導体を用いて形成された半導体素子は、同容量で同耐圧のＳｉ−ＭＯＳＦＥＴと比較して、スイッチングスピードは速いが、わずかなノイズ電圧によってセルフターンオンが誘発される。実施形態においては、第一スイッチング素子Ｑ１がオフ状態のときに、第一ゲート電極Ｇ１に対してコンデンサＣ１が電気的に接続状態とされるため、第一スイッチング素子Ｑ１のセルフターンオンが抑制される。そして、第一スイッチング素子Ｑ１のオンオフ状態が切り替えられるときには、コンデンサＣ１は、電気的に非接続状態とされる。したがって、第一スイッチング素子Ｑ１におけるオンオフ状態の切り替えは、コンデンサＣ１の影響を受けることなく行われる。したがって、ワイドギャップ半導体素子の特徴であるスイッチングスピードの速さを保持しつつ、セルフターンオンを抑制することができる。
【００５８】
また、実施形態に係るスイッチング回路１において、第二スイッチング素子Ｑ２は、Ｓｉ−ＭＯＳＦＥＴ、またはＳｉ−ＩＧＢＴである。
【符号の説明】
【００５９】
１  スイッチング回路
２  フルブリッジ回路
１１  接続ノード
１Ｓ  第一制御信号
２Ｓ  第二制御信号
Ｄ１  第一ドレイン電極
Ｇ１  第一ゲート電極
Ｐ１  第一出力部
Ｑ１  第一スイッチング素子
Ｒ１  第一ゲート抵抗
Ｓ１  第一ソース電極
Ｄ２  第二ドレイン電極
Ｇ２  第二ゲート電極
Ｐ２  第二出力部
Ｑ２  第二スイッチング素子
Ｒ２  第二ゲート抵抗
Ｓ２  第二ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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