(57)【要約】【課題】高性能且つ高信頼性の半導体装置を提供する。【解決手段】複数のトランジスタ及び前記複数のトランジスタ上に配置されたＬＳＩ多層配線層を含むＬＳＩチップと、各々が引っ張り応力を有する複数の配線層、各々が複数の配線層を絶縁する、複数の有機絶縁層、及び各々が複数の配線層を被覆する複数の無機絶縁層を含み、ＬＳＩチップの上方に配置される再配線層とを備える半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のトランジスタ及び前記複数のトランジスタ上に配置されたＬＳＩ多層配線層を含むＬＳＩチップと、
複数の配線層、各々が前記複数の配線層を絶縁する複数の有機絶縁層、及び各々が前記複数の配線層を被覆する複数の無機絶縁層を含み、前記ＬＳＩチップの上方に配置される再配線層とを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、開示される一実施形態は半導体装置が有する再配線層の構造に関する。
【背景技術】
【０００２】
近年、著しい電子機器の小型化、軽量化及び高性能化に伴い、それらに搭載される半導体パッケージについても小型化、軽量化及び高性能化が要求されている。そこで、半導体パッケージのサイズがＬＳＩチップのサイズに近い、所謂チップサイズパッケージ（ＣＳＰ）が望まれている。
【０００３】
ＣＳＰの一つとして、ウエハレベルパッケージ（ＷＬＰ）と呼ばれる半導体パッケージ技術が注目されている。ＷＬＰは、その製造工程において、ウェハ上にＬＳＩの形成、再配線層の形成、基板との接続のためのバンプの形成、そして検査工程を経た後に、各ＬＳＩチップに個片化されて完成する。つまり、個片化された後のＬＳＩチップのサイズがパッケージのサイズに相当するため、究極のＣＳＰとも言える。
【０００４】
例えば、特許文献１には、表面に少なくとも第１の電極パッドと第２の電極パッドが形成された第１の半導体チップと、前記第１の半導体チップの表面にフリップチップで前記第２の電極パッドと接続して搭載された第２の半導体チップと、前記第１の半導体チップの前記第１の電極パッド上に設けられた突起電極と、前記第１の半導体チップの表面を覆い、少なくとも前記第１の半導体チップと第２の半導体チップとの間隙を封止した樹脂とよりなる半導体装置であって、前記第２の半導体チップの裏面は研削により薄厚加工されているとともに、前記突起電極の表面も研削され、前記第２の半導体チップの裏面の面と前記突起電極の表面の面とが略同一面に構成されていることを特徴とする半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５３４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＷＬＰで形成される再配線層は、積層数が高々１〜３層であり、これ以上の多層化は困難である。そのため、配線デザイン、配線幅、配線密度等に制限が課されることになる。このことから、再配線層は、例えば安定した電源を供給する電源層、信号層等の、複数の役割を果たすことが困難であり、更なる高性能化のための課題となっている。
【０００７】
更に、ＬＳＩ多層配線に用いられる低誘電率膜は機械的強度が低いため、例えばインターポーザ基板等に半田バンプ、Ｃｕ（銅）ピラー、Ａｕスタッドバンプを介してＬＳＩチップを実装する際に両者の熱膨張率の不整合によって生じる残留応力や、ワイヤボンディング、Ｃｕピラー、Ａｕスタッドの接続の際に、ＬＳＩチップへ伝わる圧力と衝撃によって当該低誘電率膜にクラックが発生することが懸念され、更なる高信頼性化のための課題となっている。
【０００８】
本発明は上記問題に鑑み、高性能且つ高信頼性の半導体装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、複数のトランジスタ及び前記複数のトランジスタ上に配置されたＬＳＩ多層配線層を含むＬＳＩチップと、複数の配線層、各々が複数の配線層を絶縁する複数の有機絶縁層、及び各々が複数の配線層を被覆する複数の無機絶縁層を含み、ＬＳＩチップの上方に配置される再配線層とを備える半導体装置である。
【００１０】
このような構成を有することによって、ウェハの反りを補正しながら再配線層の多層化が可能になる。これによって、配線デザイン、配線幅、配線密度等の制限が緩和される。
【００１１】
有機絶縁層は、引っ張り応力を有する。
【００１２】
このような構成を有することによって、ウェハの反りを補正しながら再配線層の多層化が可能になる。これによって、配線デザイン、配線幅、配線密度等の制限が緩和される。
【００１３】
無機絶縁層は、圧縮応力を有する。
【００１４】
このような構成を有することによって、ウェハの反りを補正しながら再配線層の多層化が可能になる。これによって、配線デザイン、配線幅、配線密度等の制限が緩和される。
【００１５】
再配線層は、複数の配線層の内、互いに隣接する配線層を接続し、平面視において重畳する複数のビアを更に含む。
【００１６】
このような構成を有することによって、設計の自由度が高く、平面方向の占有面積が小さい多層配線層を形成することができる。
【００１７】
再配線層上に配置され、平面視においてＬＳＩチップ内に配置された電極パッドを更に備える。
【００１８】
このような構成を有することによって、ＬＳＩチップの面積を十分に生かすことができるため、集積化の阻害要因とならない。
【００１９】
インターポーザ基板と、電極パッド及びインターポーザ基板を接続する半田バンプとを更に備える。
【００２０】
このような構成を有することによって、バンプを介したインターポーザ基板とＬＳＩチップ間の距離を再配線層によって十分に取ることができ、再配線層が熱膨張率の不整合を緩和して、残留応力を軽減することができるため、ＬＳＩチップにおける低誘電率膜のクラックの発生を抑制することができる。
【００２１】
インターポーザ基板と、電極パッド及びインターポーザ基板を接続するワイヤを更に備える。
【００２２】
このような構成を有することによって、インターポーザ基板とＬＳＩチップ間の距離を再配線層によって十分に確保することができ、ワイヤボンディング時にＬＳＩチップへ伝わる圧力と衝撃を緩和することができる。これによって、例えば電極パッドの直下にトランジスタを配置することができる等、自由なレイアウトが可能となる。
【００２３】
複数の無機絶縁層の各々は、酸化珪素膜を含む。
【００２４】
このような構成を有することによって、酸化珪素膜が有する圧縮応力により、ウェハの反りを補正しながら再配線層の多層化が可能になる。これによって、配線デザイン、配線幅、配線密度等の制限が緩和される。
【００２５】
複数の無機絶縁層の各々は、酸化珪素膜及び窒化珪素膜の積層構造を含む。
【００２６】
このような構成を有することによって、窒化珪素膜が配線層に対するバリア性を有するため、配線層材料が酸化珪素膜に拡散することを防止することができる。これによって、配線層間でショートする問題を回避することができる。
【００２７】
複数の有機絶縁層の各々は、ポリイミドを含む。
【００２８】
このような構成を有することによって、ポリイミドが有する引っ張り応力により、ウェハの反りを補正しながら再配線層の多層化が可能になる。これによって、配線デザイン、配線幅、配線密度等の制限が緩和される。
【００２９】
前記複数の配線層の内少なくとも１層は、ベタ配線又はメッシュ配線を含む。
【００３０】
このような構成を有することによって、電圧降下を制御することができ、電源の安定化を図ることができる。また、電磁波のシールド効果を得ることができるため、ノイズ起因の電源変動を更に安定化させることができる。
【００３１】
再配線層は、マイクロストリップライン構造及びストリップライン構造の少なくとも一方を含む。
【００３２】
このような構成を有することによって、モジュール間の高速伝送が可能となる。また、インピーダンス整合をとすことができ、ＬＳＩチップを最適な状態で動作させることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る半導体装置の構成を説明する断面図である。
【図２】本発明の一実施形態に係る半導体装置が含む再配線層の構成を説明する平面図である。
【図３】本発明の一実施形態に係る半導体装置が含む再配線層の構成を説明する断面図である。
【図４】本発明の一実施形態に係る半導体装置の構成を説明する断面図である。
【図５】本発明の一実施形態に係る半導体装置の構成を説明する断面図である。
【図６】本発明の一実施形態に係る半導体装置の構成を説明する断面図である。
【図７】本発明の一実施形態に係る半導体装置の構成を説明する断面図である。
【図８】本発明の一実施形態に係る半導体装置の構成を説明する断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００３５】
本明細書において、ある部材又は領域が、他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限り、これは他の部材又は領域の直上（又は直下）にある場合のみでなく、他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
【００３６】
＜第１実施形態＞
本実施形態に係る半導体装置１００の構成を、図１を参照して説明する。図１は、本実施形態に係る表示装置１００の構成を示す断面図である。
【００３７】
本実施形態に係る半導体装置１００は、ＬＳＩチップ１０２と、再配線層１０４とを備える。更に、電極パッド１１７を備えてもよい。
【００３８】
ＬＳＩチップ１０２は、複数のトランジスタ１０６及び当該複数のトランジスタ１０６上に配置されたＬＳＩ多層配線層１０８を含む。
【００３９】
ＬＳＩ多層配線層１０８は、下層から、例えばローカル配線層１０８ａ、インターメディエイト配線層１０８ｂ、セミグローバル配線層１０８ｃ、グローバル配線層１０８ｄと呼ばれる各々の領域に分類される。各々の配線層を電気的に絶縁する層間絶縁膜としては、配線間に生じる寄生容量を可能な限り低く抑えるため、低誘電率（ｌｏｗ−ｋ）材料が用いられる。ｌｏｗ−ｋ材料としては、例えば酸化炭化珪素（ＳｉＯＣ）を用いることができる。
【００４０】
再配線層１０４は、複数の配線層１１０、複数の有機絶縁層１１２、及び無機絶縁層１１４を含み、ＬＳＩチップ１０２の上方に配置されている。また、再配線層１０４は、複数のビア１１６を含んでもよい。
【００４１】
尚、図１においては、本実施形態に係る半導体装置１００の再配線層１０４として８層である態様を示したが、これに限定されるものではない。後述する理由により、再配線層１０４は、何層もの多層化が可能である。
【００４２】
複数の配線層１１０の各々は、複数種の導電層の積層構造であってもよく、単層構造であってもよい。本実施形態においては、複数の配線層１１０の各々は、第１導電層１１０ａ及び第２導電層１１０ｂを有する２層構造としている。複数の配線層１１０の各々は、一般に、引っ張り応力を有する。
【００４３】
第１導電層１１０ａは、第２導電層１１０ｂの上に配置されている。第１導電層１１０ａの材料としては、電気抵抗が低い金属材料が好ましい。例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）などを用いることができる。また、アルミニウム−ネオジウム合金（Ａｌ−Ｎｄ）やアルミニウム−銅合金（Ａｌ−Ｃｕ）などのアルミニウム合金を使用することができる。
【００４４】
第２導電層１１０ｂは、第１導電層１１０ａの下に配置されている。第２導電層１１０ｂの材料としては、密着性や、第１導電層１１０ａに対するバリア性を有する材料を使用することが好ましい。例えば、第１導電層としてＣｕを使用した場合、第２導電層としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、Ｃｒ（クロム）等を使用することができる。
【００４５】
複数の有機絶縁層１１２の各々は、複数の配線層１１０を絶縁する。有機絶縁層１１２の材料としては、引っ張り応力を有する有機絶縁層１１２が好ましい。本実施形態においては、有機絶縁層１１２としてポリイミドを用いる。
【００４６】
有機絶縁層１１２は、複数の配線層１１０の各々によって形成された段差を緩和または平坦化し、また、誘電率が無機絶縁層１１４よりも低い材料であることが好ましく、例えば感光性ポリイミドなどの樹脂材料で形成されるとよい。有機絶縁層１１２の膜厚は、少なくとも配線層１１０によって形成される段差以上の膜厚であることが好ましく。また、配線層１１０間の寄生容量を小さくするために、塗布工程の可能な限り厚く形成することが好ましい。具体的には、有機絶縁層１１２の膜厚は、好ましくは４μｍ以上２４μｍ以下であるとよい。また、より好ましくは８μｍ以上２０μｍ以下であるとよい。また、感光性ポリイミドの代わりに、感光性アクリルや感光性シロキサンなどを使用することができる。その他にも、誘電率が低く、Ｃｕに対するバリア性を有するベンゾシクロブテンを使用してもよい。また、感光性樹脂に限らず、非感光性樹脂を使用してもよい。
【００４７】
非感光性樹脂としては、エポキシ樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリアミド、フェノール樹脂、シリコーン樹脂、フッ素樹脂、液晶ポリマー、ポリアミドイミド、ポリベンゾオキサゾール、シアネート樹脂、アラミド、ポリオレフィン、ポリエステル、ＢＴレジン、ＦＲ−４、ＦＲ−５、ポリアセタール、ポリブチレンテレフタレート、シンジオタクチック・ポリスチレン 、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、ポリエーテルニトリル、ポリカーボネート、ポリフェニレンエーテルポリサルホン、ポリエーテルスルホン、ポリアリレート、ポリエーテルイミドなどを用いることができる。上記の樹脂は単体で用いられてもよく、２種類以上の樹脂を組み合わせて用いられてもよい。また、上記の樹脂に、ガラス、タルク、マイカ、シリカ、アルミナ等 、無機フィラーを併用して用いてもよい。
【００４８】
複数の無機絶縁層１１４の各々は、複数の配線層１１０の各々を被覆する。無機絶縁層１１４としては、圧縮応力を有する無機絶縁層１１４が好ましい。無機絶縁層１１４の材料としては、例えば酸化珪素（ＳｉＯx）、窒化珪素（ＳｉＮx）等、又はそれらを複数組み合わせた積層を用いることができる。本実施形態においては、複数の無機絶縁層の各々は、第１無機絶縁層１１４ａ及び第２無機絶縁層１１４ｂを有する２層構造としている。複数の無機絶縁層１１４の各々は、圧縮応力を有する。
【００４９】
第１無機絶縁層１１４ａは、第２無機絶縁層１１４ｂおよびその上に形成される有機絶縁層１１２との密着性がよい材料を使用することが好ましい。例えば、第１無機絶縁層１１４ａとしては、酸化珪素（ＳｉＯx）、酸化アルミニウム（Ａｌ2Ｏ3）などを使用することができる。また、第１無機絶縁層１１４ａは被覆性の良い成膜条件で成膜することが好ましい。また、ＳｉＯx膜は、基板の反りを調整及び信頼性向上のために一定以上の膜厚であることが好ましく、膜厚が厚すぎると有機絶縁層１１２の応力との釣り合いが取れなくなるため一定以下の膜厚であることが好ましい。具体的には、ＳｉＯx膜の膜厚は、好ましくは１μｍ以上８μｍ以下であるとよい。また、より好ましくは２μｍ以上５μｍ以下であるとよい。
【００５０】
第１無機絶縁層１１４ａは、配線層１１０によって形成された段差部において、ひび割れや、膜が粗な領域が発生しないようにすることが好ましい。例えば、第１無機絶縁層１１４ａは、成膜温度が高い条件で成膜することが望ましく、好ましくは２００℃以上であるとよい。より好ましくは、３００℃以上であるとよい。
【００５１】
第２無機絶縁層１１４ｂは、第２導電層１１０ｂに対するバリア性を有している材料を使用することが好ましい。換言すると、第２無機絶縁層１１４ｂは、第１無機絶縁層１１４ａや有機絶縁層１１２に比べて、第１導電層の拡散速度が遅い材料であることが好ましい。例えば、第１導電層としてＣｕを使用した場合、第２無機絶縁層１１４ｂとしては、窒化珪素（ＳｉＮx）、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、炭化珪素（ＳｉＣ）、窒化炭化珪素（ＳｉＣＮ）、炭素添加酸化珪素（ＳｉＯＣ）等を使用することができる。また、第２無機絶縁層１１４ｂは被覆性の良い成膜条件で成膜することが好ましい。また、第１導電層としてＣｕを使用し、第２無機絶縁層１１４ｂとしてＳｉＮxを使用した場合、Ｃｕの拡散防止機能を得るために一定以上の膜厚であることが好ましく、ＳｉＮxは比誘電率が７．５と高いため配線層１１０間の寄生容量を抑制するために一定以下の膜厚にすることが好ましい。具体的には、ＳｉＮx膜の膜厚は、好ましくは１０ｎｍ以上２００ｎｍ以下であるとよい。また、より好ましくは、５０ｎｍ以上１００ｎｍ以下であるとよい。
【００５２】
複数のビア１１６は、複数の配線層１１０の内、互いに隣接する配線層１１０を接続する。複数のビア１１６は、それぞれ同じ平面座標で積層された、所謂スタックビア構造を有している。換言すると、複数のビア１１６は、平面視において互いに重畳する。ここで、重畳するビア１１６は平面視において完全に重畳する構造に限定されず、例えば、ビア１１６の一部が重畳した構造を含む。図１に示すスタックビア構造において、積層された全てのビア１１６が平面視において互いに重畳した構造を例示したが、この構造に限定されず、少なくともある配線層１１０の上下に形成されたビア１１６が平面視においた互いに重畳していればよい。
【００５３】
電極パッド１１７は、再配線層１０４上に配置され、平面視においてＬＳＩチップ１０２内に配置されている。本実施形態においては、電極パッド１１７は、平面視において重畳する複数のビア１１６の直上に配置されているが、これに限られない。電極パッドは、ＬＳＩチップ１０２上の平面座標における配置に制約は無い。換言すると、ＬＳＩチップ１０２のレイアウトは、電極パッドの配置による制約を受けない。
【００５４】
このような構成を有することによって、ウェハの反りを補正しながら再配線層１０４の多層化が可能になる。これによって、配線デザイン、配線幅、配線密度等の制限が緩和される。更に、このような構成を有することによって、設計の自由度が高く、平面方向の占有面積が小さい多層配線層を形成することができる。
【００５５】
従来のウェハレベルパッケージ（ＷＬＰ）等に設けられる再配線層は、積層数が高々１〜３層であり、これ以上の多層化は困難である。これは、従来のＷＬＰの再配線層は、配線層１１０としてＣｕ、層間絶縁膜としてポリイミドといった引っ張り応力を有する材料のみから構成されることによる。そのため、積層数が増えるとウェハの反り量が大きくなる。
【００５６】
ウェハの反り量が大きくなると、例えば、フォトリソグラフィー工程において露光時の焦点深度がウェハの面内で合わなくなる問題が生じる。また、ウェハの反り量が大きくなると、例えば有機膜の塗布やスパッタ装置内でウェハがステージに置かれたとき、ウェハに対するバキューム吸着や静電チャック吸着ができなくなる問題が生じる。以上のように、ウェハの反り量が大きくなると、後のウェハプロセスを進行させることができなくなる。
【００５７】
本実施形態によれば、圧縮応力を有する無機絶縁層１１４を各々の配線層１００に介在させるため、有機絶縁層１１２及び配線層１１０の引っ張り応力を相殺することができる。これによって、ウェハの反りを補正しながら、何層にも及ぶ再配線層１０４の多層化が可能になる。何層にも及ぶ再配線層１０４の多層化が可能になると、従来のＷＬＰに課されていた配線デザイン、配線幅、配線密度等の制約が緩和され、それらの配置についての自由度が増し、半導体装置１００の高性能化に繋がる。
【００５８】
＜第２実施形態＞
本実施形態に係る半導体装置２００の構成を、図２を参照して説明する。図２は、本実施形態に係る表示装置２００が含む再配線層１０４の構成を説明する平面図である。尚、本実施形態に係る半導体装置２００は、その断面構造が第１実施形態に係る半導体装置１００の断面構造と殆ど同様であるため、その図示は省略する。
【００５９】
本発明に係る半導体装置は、複数の配線層１１０の内少なくとも１層は、ベタ配線又はメッシュ配線を含んでもよい。本実施形態に係る半導体装置２００と第１実施形態に係る半導体装置１００とを比較すると、本実施形態に係る半導体装置２００は、ベタ配線又はメッシュ配線を含むことを特徴としている。
【００６０】
ベタ配線とは、ＬＳＩチップ１０２の平面方向に亘って、２次元的に配置された導電層から成る配線であり、ＬＳＩチップ１０２面積の大部分を占有してもよい。よって、通常の、信号を伝送するための線状の配線に比べて配線抵抗は十分小さい。
【００６１】
メッシュ配線とは、ベタ配線と同様に、ＬＳＩチップ１０２の平面方向に亘って、２次元的に配置された導電層から成る配線であり、ＬＳＩチップ１０２面積の大部分を占有してもよい。メッシュ配線は、更に、複数の開口部１１０ｃを有する。複数の開口部１１０ｃは周期的に配列されてもよい。図２においては、開口部１１０ｃの形状を正方形としたが、これに限られない。これによって、通常の、信号を伝送するための線状の配線に比べて配線抵抗は十分小さい。
【００６２】
このような構成を有することによって、配線抵抗による電圧降下を制御することができ、電源の安定化を図ることができる。また、電磁波のシールド効果を得ることができるため、ノイズ起因の電源変動を更に安定化させることができる。
【００６３】
従来のウェハレベルパッケージ（ＷＬＰ）等に設けられる再配線層は、積層数が高々１〜３層であり、配線デザインに制約があった。そこで、配線を並列に配置して実効的に配線幅を太くしたり、複数層に亘って電源配線を設ける等の対策が取られてきたが、ＬＳＩチップ面積の増加に伴い、十分な機能を果たすことができなくなってきた。
【００６４】
例えば、Ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ（ＳＯＣ）に代表されるＬＳＩは、チップ内に複数のモジュールを含み、各モジュール間で電源の分配と信号の送受信が行われる。近年はＬＳＩの高性能化に伴い、チップサイズが増大し、２ｃｍを超え、インターポーザ基板と同等のスケールに達している。このため、電源供給の大容量化に伴い、電圧の安定化が重要な課題となっている。更に電源電圧が１．０Ｖまで低下していることも電圧の不安定化の要因となっている。
【００６５】
また、チップサイズの増大に伴い、モジュール間を結ぶ信号線も長くなり、信号の伝送が集中から分散モデルに変化することから、インターポーザ基板と同様の設計手法、構造が必要となる。
【００６６】
本実施形態によれば、何層にも及ぶ再配線層１０４の多層化が可能になるため、従来のＷＬＰに課されていた配線デザインの制約が緩和され、それらの配置についての自由度が増す。これによって、複数の配線層１１０の内のいずれかに、ベタ配線やメッシュ配線を配置することができる。これによって、電圧降下を制御することができ、電源の安定化を図ることができる。また、電磁波のシールド効果を得ることができるため、ノイズ起因の電源変動を更に安定化させることができる。
【００６７】
＜第３実施形態＞
本実施形態に係る半導体装置３００の構成を、図３を参照して説明する。図３は、本実施形態に係る表示装置３００が含む再配線層１０４の構成を説明する断面図である。尚、本実施形態に係る半導体装置３００は、その断面構造が第１実施形態に係る半導体装置１００の断面構造と殆ど同様であるため、その図示は省略する。
【００６８】
本発明に係る半導体装置は、マイクロストリップライン構造及びストリップライン構造の少なくとも一方を含んでもよい。本実施形態に係る半導体装置３００と第１実施形態に係る半導体装置１００とを比較すると、本実施形態に係る半導体装置３００は、再配線層１０４にストリップライン構造を含むことを特徴としている。つまり、本実施形態においては、連続する３層の配線層１１０の内、上下の２層の配線層がベタ配線であり、中間の配線層が信号伝達のための配線として用いられる。上下の２層の配線層は、例えばグランドに接続されてもよい。
【００６９】
このような構成を有することによって、モジュール間において信号の高速伝送が可能となる。また、インピーダンス整合を取ることができ、ＬＳＩチップ１０２を最適な状態で動作させることができる。
【００７０】
従来のウェハレベルパッケージ（ＷＬＰ）等に設けられる再配線層は、積層数が高々１〜３層であり、配線デザインに制約があった。また、ＬＳＩチップサイズの増加に伴い、ＣＰＵ、メモリ等のモジュール間の距離が長くなると、モジュール間の信号伝送速度がＬＳＩチップ全体の動作速度を支配するようになってきた。従来の配線デザインでは、それに課される制約によって、高速の信号伝送ができず、インピーダンス整合が取れないことから、ＬＳＩチップ全体を最適な状態で動作させることが困難になってきた。
【００７１】
本実施形態によれば、何層にも及ぶ再配線層１０４の多層化が可能になるため、従来のＷＬＰに課されていた配線デザインの制約が緩和され、それらの配置についての自由度が増す。これによって、複数の配線層１１０の内のいずれかに、マイクロストリップライン構造又はストリップライン構造を配置することができる。これによって、モジュール間において、信号の高速伝送が可能となる。また、インピーダンス整合を取ることができ、ＬＳＩチップを最適な状態で動作させることができる。
【００７２】
尚、マイクロストリップライン構造の場合は、隣接する２層の配線層の内、一方がベタ配線であり、他方が信号伝送のための配線となる。当該ベタ配線は、例えばグランドに接続されてもよい。
【００７３】
＜第４実施形態＞
本実施形態に係る半導体装置４００の構成を、図４を参照して説明する。図４は、本実施形態に係る表示装置４００の構成を示す断面図である。
【００７４】
図４に示す本実施形態に係る半導体装置４００は、第１実施形態乃至第３実施形態のいずれかに係る半導体装置を、半田バンプ１２０を介してインターポーザ基板１１８に実装した態様を示している。ここでの実装の形態は、所謂フリップチップ実装である。
【００７５】
従来のウェハレベルパッケージ（ＷＬＰ）等において、半田バンプを介してＬＳＩチップをプリント基板等のインターポーザ基板に実装する際、ＬＳＩチップとインターポーザ基板との熱膨張率の不整合により残留応力が発生し、ＬＳＩ多層配線層１０８に用いられる低誘電率膜にクラックが入る等、信頼性の面で課題があった。具体的には、ＬＳＩ多層配線層１０８における層間絶縁膜としては、寄生容量を抑えるために低誘電率材料を用いることが望ましいが、低誘電率の材料ほど機械的強度に劣り、クラックへの耐性が低いという二律背反の関係がある。
【００７６】
本実施形態によれば、上記のような構成を有することによって、半田バンプ１２０を介したプリント基板等のインターポーザ基板１１８とＬＳＩチップ１０２間の距離を再配線層１０４によって十分に取ることができ、再配線層１０４が熱膨張率の不整合を緩和して、残留応力を軽減することができるため、ＬＳＩチップ１０２における低誘電率膜のクラックの発生を抑制することができる。これによって、インターポーザ基板１１８に実装された半導体装置４００の信頼性が向上する。
【００７７】
＜第５実施形態＞
本実施形態に係る半導体装置５００の構成を、図５を参照して説明する。図５は、本実施形態に係る表示装置５００の構成を示す断面図である。
【００７８】
図５に示す本実施形態に係る半導体装置５００は、第１実施形態乃至第３実施形態のいずれかに係る半導体装置を、ワイヤ１２２を介してインターポーザ基板１１８に実装した態様を示している。
【００７９】
従来のＷＬＰ等をワイヤボンディングにより実装する場合、ワイヤボンディング時に電極パッド部の直下に圧力や衝撃が加わる。電極パッド部の直下にトランジスタ１０６が配置されていると、トランジスタ１０６に物理的なダメージが入り、半導体装置の信頼性が低下する。このため、電極パッドが形成される領域の下にはトランジスタ１０６を配置しない等のレイアウト上の制限があり、ＬＳＩチップ領域全体を有効に使えない問題があった。これは、従来のウェハレベルパッケージ（ＷＬＰ）等に設けられる再配線層は、積層数が高々１〜３層であり、電極パッドとトランジスタ１０６との距離を十分に確保できないことにも起因する。
【００８０】
本実施形態によれば、上記のような構成を有することによって、プリント基板等のインターポーザ基板１１８とＬＳＩチップ１０２間の距離を再配線層１０４によって十分に確保することができ、ワイヤボンディング時にＬＳＩチップ１０２へ伝わる圧力と衝撃を緩和することができる。これによって、例えば電極パッドの直下にトランジスタ１０６を配置することができる等、自由なレイアウトが可能となる。
＜第６実施形態＞
本実施形態に係る半導体装置６００の構成を、図６を参照して説明する。図６は、本実施形態に係る表示装置６００の構成を示す断面図である。
【００８１】
本実施形態に係る半導体装置６００と第１実施形態に係る半導体装置６００とを比較すると、本実施形態に係る半導体装置６００は、ＬＳＩ多層配線層１０８において、ローカル配線層１０８ａ及びインターメディエイト層１０８ｂが含まれ、セミグローバル配線層１０８ｃ、グローバル配線層１０８ｄは省略されていることを特徴としている。
【００８２】
本実施形態によれば、設計自由度の比較的自由度の高い再配線層１０４によって、セミグローバル配線層１０８ｃ及びグローバル配線層１０８ｄを代替することができる。これによって、半導体装置６００の製造工程を簡略化することができる。
【００８３】
＜第７実施形態＞
本実施形態に係る半導体装置７００の構成を、図７を参照して説明する。図７は、本実施形態に係る表示装置７００の構成を示す断面図である。
【００８４】
半導体装置の集積化に伴うＩＯパッドの配置の高密度化（狭ピッチ化）に対応するため、Ｃｕ（銅）ピラーを用いた実装方法が注目されている。図７に示す本実施形態に係る半導体装置７００は、第１実施形態乃至第３実施形態のいずれかに係る半導体装置を、バリアメタル１２３及びＣｕピラー１２１を介してインターポーザ基板１１８に実装した態様を示している。
【００８５】
従来のウェハレベルパッケージ（ＷＬＰ）等において、Ｃｕピラーを介してＬＳＩチップ１０２をプリント基板等のインターポーザ基板に実装する際、ＬＳＩチップ１０２とインターポーザ基板１１８との熱膨張率の不整合により残留応力が発生し、ＬＳＩ多層配線層１０８に用いられる低誘電率膜にクラックが入る等、信頼性の面で課題があった。具体的には、ＬＳＩ多層配線層１０８における層間絶縁膜としては、寄生容量を抑えるために低誘電率材料を用いることが望ましいが、低誘電率の材料ほど機械的強度に劣り、クラックへの耐性が低いという二律背反の関係がある。
【００８６】
本実施形態によれば、上記のような構成を有することによって、Ｃｕピラー１２１を介したプリント基板等のインターポーザ基板１１８とＬＳＩチップ１０２間の距離を再配線層１０４によって十分に取ることができ、再配線層１０４が熱膨張率の不整合を緩和して、残留応力を軽減することができるため、ＬＳＩチップ１０２における低誘電率膜のクラックの発生を抑制することができる。
【００８７】
更に、Ｃｕピラー上にＳｎＡｇ（錫−銀の合金）等の半田バンプ１２０を配置し、インターポーザ基板１１８との接続の際、ＬＳＩチップ１０２全体に加重をかけながら、半田バンプ１２０をリフローしてもよい。これによって、ＬＳＩチップ１０２の反りによる接続不良を避けることができる。
【００８８】
本発明では、ＬＳＩチップ１０２の反りが再配線層１０４によって制御されているため、従来の１／１０以下の加重で接続が可能となる。また、例え、従来と同様の加重をかけたとしても、再配線層１０４がその加重を吸収するため、ＬＳＩチップ１０２の層間絶縁膜にクラック等のダメージを与えることがなくなる。これによって、インターポーザ基板１１８に実装された半導体装置７００の信頼性が向上する。
【００８９】
＜第８実施形態＞
本実施形態に係る半導体装置８００の構成を、図８を参照して説明する。図８は、本実施形態に係る表示装置８００の構成を示す断面図である。
【００９０】
半導体装置の集積化に伴うＩＯパッドの配置の高密度化（狭ピッチ化）に対応するため、Ａｕスタッドバンプ１２４を用いた実装が可能である。図８に示す本実施形態に係る半導体装置８００は、第１実施形態乃至第３実施形態のいずれかに係る半導体装置を、Ａｕスタッドバンプ１２４を介してインターポーザ基板１１８に実装した態様を示している。
【００９１】
本実施形態によれば、上記のような構成を有することによって、Ａｕスタッドバンプ１２４を介したプリント基板等のインターポーザ基板１１８とＬＳＩチップ１０２間の距離を再配線層１０４によって十分に取ることができ、再配線層１０４が熱膨張率の不整合を緩和して、残留応力を軽減することができるため、ＬＳＩチップ１０２における低誘電率膜のクラックの発生を抑制することができる。
【００９２】
この実装方法は、インターポーザ基板１１８にＬＳＩチップ１０２を非導電性接着剤（ＮＣＰ）１２５を介して配置し、ＬＳＩチップ１０２に加重を加えてＡｕスタットバンプ１２４の先に加重を集中させることにより、インターポーザ基板上１１８のパッドと電気的な接続を図る。
【００９３】
本発明では、ＬＳＩチップ１０２の反りが再配線層１０４によって制御されているため、従来の１／１０以下の加重で接続が可能となる。また、例え、従来と同様の加重をかけたとしても、再配線層１０４がその加重を吸収するため、ＬＳＩチップ１０２の層間絶縁膜にクラック等のダメージを与えることがなくなる。これによって、インターポーザ基板１１８に実装された半導体装置８００の信頼性が向上する。
【００９４】
以上、本発明の好ましい態様を第１実施形態乃至第８実施形態によって説明した。しかし、これらは単なる例示に過ぎず、本発明の技術的範囲はそれらには限定されない。当業者であれば、本発明の要旨を逸脱することなく、種々の変更が可能であろう。よって、それらの変更も当然に、本発明の技術的範囲に属すると解されるべきである。
【符号の説明】
【００９５】
１００、２００、３００、４００、５００：半導体装置
１０２：ＬＳＩチップ
１０４：再配線層
１０６：トランジスタ
１０８：ＬＳＩ多層配線層
１１０：配線層
１１２：有機絶縁層
１１４：無機絶縁層
１１６：ビア
１１８：インターポーザ基板
１２０：半田バンプ
１２１：Ｃｕピラー
１２２：ワイヤ
１２３：バリアメタル
１２４：Ａｕスタッドバンプ
１２５：非導電性接着剤
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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