(57)【要約】      （修正有）【課題】高密度、高速かつ高電力効率のデータ記憶装置の提供。【解決手段】別々に加工された後に接合されたウェハ内にアレイと制御回路を備えた三次元（３Ｄ）メモリであって、不揮発性記憶要素が、三次元（３Ｄ）アレイ４０６の不揮発性記憶セルを備えた第１のダイと、第１のダイに接合された第２のダイとを備えている。第２のダイは、３Ｄアレイの不揮発性記憶セルにアクセスするＣＭＯＳ（相補型金属酸化膜半導体）回路４０４を備えている。ＣＭＯＳ回路とアレイを別々のウェハ上に加工することにより、ＣＭＯＳ周辺回路と配線が、メモリアレイ加工に伴う熱サイクルに耐える必要がないので、ＣＭＯＳトランジスタの最適化と、配線用に低抵抗材料の使用が可能になる。【選択図】図４Ｅ
2019220680.tif 000002
【特許請求の範囲】
【請求項１】
三次元（３Ｄ）アレイの不揮発性記憶セルを備えた第１のダイと、
前記第１のダイに接合された第２のダイとを備え、
前記第２のダイが、前記３Ｄアレイの不揮発性記憶セルにアクセスするＣＭＯＳ（相補型金属酸化膜半導体）回路を有している、
不揮発性記憶要素。
【請求項２】
前記第１のダイが、前記３Ｄアレイの不揮発性記憶セルに結合された、第１の金属を有する第１の導電性配線を備えており、
前記第２のダイが、前記ＣＭＯＳ回路に結合された、前記第１の金属と異なる第２の金属を有する第２の導電性配線を備えており、
前記第１の導電性配線が、前記第２の導電性配線に接合されて、前記３Ｄアレイを前記ＣＭＯＳ回路に結合させている、
請求項１に記載の不揮発性記憶要素。
【請求項３】
前記第１の金属がタングステンを含み、前記第２の金属が銅を含んでいる、請求項２に記載の不揮発性記憶要素。
【請求項４】
前記第１のダイの前記３Ｄアレイの不揮発性記憶セルが、前記第２のダイの前記ＣＭＯＳ回路上に位置しており、
前記３Ｄアレイの不揮発性記憶セルがピラーを備えており、
前記ピラーの幅の広い方の端部が前記第１のダイにおける前記第２のダイとの接合側に近接して位置している、
請求項１から３のいずれか一項に記載の不揮発性記憶要素。
【請求項５】
前記第１のダイの前記第１の導電性配線と前記第２のダイの前記第２の導電性配線との間に、金属窒化物または金属酸化物の層をさらに備えている、請求項２に記載の不揮発性記憶要素。
【請求項６】
前記第１のダイ上に位置し、ワード線を前記第１のダイの導電性配線に結合させる第１の導電性ビアと、
前記第２のダイ上に位置し、前記ＣＭＯＳ回路を前記第１のダイに結合させる第２の導電性ビアとをさらに備え、
前記第１のダイの前記第１の導電性ビアが、前記第２のダイの前記第２の導電性ビアに対して上下逆さまになっている、
請求項１から５のいずれか一項に記載の不揮発性記憶要素。
【請求項７】
前記第１のダイ上に位置し、前記第１のダイの底部に位置する導電性配線を前記第１のダイの頂部に位置する導電性配線に結合させる第３の導電性ビアをさらに備え、
前記第３の導電性ビアが、前記第１のダイの前記第１の導電性ビアに対して上下逆さまになっている、
請求項６に記載の不揮発性記憶要素。
【請求項８】
前記３Ｄアレイの不揮発性記憶セルにアクセスするビット線をさらに備え、
前記ビット線が、前記３Ｄアレイの、前記ＣＭＯＳ回路に近接する側に位置している、
請求項１から７のいずれか一項に記載の不揮発性記憶要素。
【請求項９】
プロセッサと、
前記プロセッサに結合された不揮発性記憶装置とを備えたシステムであって、
前記不揮発性記憶装置が、
三次元（３Ｄ）アレイの不揮発性記憶セルを含む第１のダイと、
前記第１のダイに接合された第２のダイとを有しており、
前記第２のダイが、前記３Ｄアレイの不揮発性記憶セルにアクセスするＣＭＯＳ（相補型金属酸化膜半導体）回路を含む、
システム。
【請求項１０】
前記第１のダイが、前記３Ｄアレイの不揮発性記憶セルに結合された、第１の金属を有する第１の導電性配線を備えており、
前記第２のダイが、前記ＣＭＯＳ回路に結合された、前記第１の金属と異なる第２の金属を有する第２の導電性配線を備えており、
前記第１の導電性配線が、前記第２の導電性配線に接合されて、前記３Ｄアレイを前記ＣＭＯＳ回路に結合させている、
請求項９に記載のシステム。
【請求項１１】
前記第１の金属がタングステンを含み、前記第２の金属が銅を含んでいる、請求項１０に記載のシステム。
【請求項１２】
前記第１のダイの前記３Ｄアレイの不揮発性記憶セルが、前記第２のダイの前記ＣＭＯＳ回路上に位置しており、
前記３Ｄアレイの不揮発性記憶セルがピラーを備えており、
前記ピラーの幅の広い方の端部が前記第１のダイにおける前記第２のダイとの接合側に近接して位置している、
請求項９から１１のいずれか一項に記載のシステム。
【請求項１３】
前記第１のダイの前記第１の導電性配線と前記第２のダイの前記第２の導電性配線との間に、金属窒化物または金属酸化物の層をさらに備えている、請求項１０に記載のシステム。
【請求項１４】
前記３Ｄアレイの不揮発性記憶セルにアクセスするビット線をさらに備え、
前記ビット線が、前記３Ｄアレイの、前記ＣＭＯＳ回路に近接する側に位置している、
請求項９から１３のいずれか一項に記載のシステム。
【請求項１５】
三次元（３Ｄ）アレイのＮＡＮＤフラッシュメモリセルを有する第１のダイと、
前記第１のダイに接合された第２のダイとを備え、
前記第２のダイが、前記３ＤアレイのＮＡＮＤフラッシュメモリセルにアクセスする制御回路を有している、
三次元（３Ｄ）ＮＡＮＤフラッシュメモリ要素。
【請求項１６】
前記第１のダイが、前記３ＤアレイのＮＡＮＤフラッシュメモリセルに結合された、第１の金属を有する第１の導電性配線を備えており、
前記第２のダイが、前記制御回路に結合された、前記第１の金属と異なる第２の金属を有する第２の導電性配線を備えており、
前記第１の導電性配線が、前記第２の導電性配線に接合されて、前記３Ｄアレイを前記制御回路に結合させている、
請求項１５に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
【請求項１７】
前記第１の金属がタングステンを含み、前記第２の金属が銅を含んでいる、請求項１６に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
【請求項１８】
前記第１のダイの前記３ＤアレイのＮＡＮＤフラッシュメモリセルが、前記第２のダイの前記制御回路上に位置しており、
前記３ＤアレイのＮＡＮＤフラッシュメモリセルがピラーを備えており、
前記ピラーの幅の広い方の端部が前記第１のダイにおける前記第２のダイとの接合側に近接して位置している、
請求項１５から１７のいずれか一項に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
【請求項１９】
前記第１のダイの前記第１の導電性配線と前記第２のダイの前記第２の導電性配線との間に、金属窒化物または金属酸化物の層をさらに備えている、請求項１６に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
【請求項２０】
前記３ＤアレイのＮＡＮＤフラッシュメモリセルにアクセスするビット線をさらに備え、
前記ビット線が、前記３Ｄアレイの、前記制御回路に近接する側に位置している、
請求項１５から１９のいずれか一項に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概してメモリおよび記憶装置に関し、特に、周辺ＣＭＯＳ回路とアレイ素子を別々のウェハ内に加工した後、それらを接合することによって三次元ＮＡＮＤフラッシュメモリを製造する方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどのフラッシュ記憶装置は、不揮発性記憶媒体である。不揮発性記憶装置とは、装置への電力が遮断されても確定した状態を有する記憶装置である。フラッシュメモリは、メモリ（例えば、システムメモリ）や記憶装置として利用することができる。モバイル、クライアントおよび企業セグメントの至る所のシステムが記憶装置（例えば、ソリッドステートドライブ（ＳＳＤ）等）用にフラッシュメモリを使用する傾向がある。ＮＡＮＤフラッシュメモリの一種として、垂直方向のＮＡＮＤストリングが記憶アレイを構成する三次元（３Ｄ）ＮＡＮＤフラッシュメモリがある。３Ｄ  ＮＡＮＤフラッシュアレイは、二次元（２Ｄ）ＮＡＮＤよりも所定面積内に多数のビットを記憶することができるが、より高密度、高速かつ高電力効率のデータ記憶装置に引き続き関心が寄せられている。
【図面の簡単な説明】
【０００３】
以下の説明には、本発明の実施形態を実装例として示された図解を有する図面の考察が含まれている。図面は、例として理解されるべきであり、限定するものとして理解されるべきではない。本明細書中で、１つまたは複数の「実施形態」または「実施例」について言及するとき、本発明の少なくとも１つの実装例に含まれる特定の特徴、構造および／または特性を述べたものとして理解されるべきである。したがって、本明細書中に現れる「一実施形態では」、「一実施例では」などの語句は、本発明の様々な実施形態および実装例について述べたものであり、必ずしもすべてが同じ実施形態を指すものではない。しかしながら、必ずしも互いに排他的でもない。
【０００４】
【図１Ａ】ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の一加工段階における断面の一例を示す。
【図１Ｂ】ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の一加工段階における断面の一例を示す。
【図１Ｃ】ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の一加工段階における断面の一例を示す。
【０００５】
【図２Ａ】ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の一加工段階における断面の一例を示す。
【図２Ｂ】ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の一加工段階における断面の一例を示す。
【図２Ｃ】ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の一加工段階における断面の一例を示す。
【図２Ｄ】ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の一加工段階における断面の一例を示す。
【０００６】
【図３】ＣＭＯＳ回路と配線の一部とがアレイとは異なるウェハ上に加工された３Ｄ記憶要素の断面を示す。
【０００７】
【図４Ａ】ＣＭＯＳ回路とアレイを、接合された別々のダイ上に備えた３Ｄフラッシュ要素の例の一加工段階を示す。
【図４Ｂ】ＣＭＯＳ回路とアレイを、接合された別々のダイ上に備えた３Ｄフラッシュ要素の例の一加工段階を示す。
【図４Ｃ】ＣＭＯＳ回路とアレイを、接合された別々のダイ上に備えた３Ｄフラッシュ要素の例の一加工段階を示す。
【図４Ｄ】ＣＭＯＳ回路とアレイを、接合された別々のダイ上に備えた３Ｄフラッシュ要素の例の一加工段階を示す。
【図４Ｅ】ＣＭＯＳ回路とアレイを、接合された別々のダイ上に備えた３Ｄフラッシュ要素の例の一加工段階を示す。
【０００８】
【図５】アレイおよびＣＭＯＳを、別々に加工された後に接合されたウェハ上に備えた３Ｄフラッシュ記憶装置を形成する方法の一例のフロー図である。
【０００９】
【図６】アレイおよびＣＭＯＳ回路を、別々に加工された後に接合されたウェハ上に備えた３Ｄ記憶要素を組み込むことができる、一実施例にかかるフラッシュ記憶装置６０２のブロック図を示す。
【００１０】
【図７】アレイおよびＣＭＯＳ回路が、別々に加工された後に接合されたウェハ上に形成された３Ｄ記憶装置を組込み可能なコンピュータシステム７００の例示的な描写を示す。
【００１１】
以下、後述する実施形態の一部またはすべてを表す図面の説明、および本明細書に提示された発明の概念についてのその他の考え得る実施形態または実装例の説明も含めた、いくつかの詳細および実装例の説明が続く。
【発明を実施するための形態】
【００１２】
本明細書では、別々に加工された後に接合されたウェハ内に制御回路とアレイを備えた三次元（３Ｄ）メモリについて説明する。
【００１３】
３Ｄメモリの一種として、３Ｄフラッシュ記憶装置とも呼ばれる３Ｄフラッシュメモリがある。３Ｄフラッシュメモリの一例は、３Ｄ  ＮＡＮＤ（ｎｏｔ  ＡＮＤ）フラッシュメモリである。３Ｄメモリは、１つまたは複数の記憶セルアレイと、記憶セルにアクセスする制御回路とを備えている。一般に、３Ｄフラッシュ記憶アレイにアクセスする制御回路は、ＣＭＯＳ（相補型金属酸化膜半導体）回路を備えている。制御回路またはＣＭＯＳ回路は、「周辺回路」とも呼ばれる。
【００１４】
従来の３Ｄ  ＮＡＮＤフラッシュメモリの場合、周辺ＣＭＯＳ回路とＮＡＮＤメモリアレイが１枚のウェハ上に構築されていた。その結果、ＣＭＯＳ周辺回路は、ＮＡＮＤアレイに隣接して構築されるか、アレイの下に構築されるかのどちらかであった。ＣＭＯＳ周辺回路がＮＡＮＤアレイに隣接して構築される場合、ＣＭＯＳ周辺回路がダイの大部分を占めて、ダイ全体のサイズを増大させていた。どちらの場合にも、メモリアレイの構築に伴う熱処理によって、ＣＭＯＳの性能と、配線材料の選択とにおいて制限があった。
【００１５】
従来の３Ｄメモリとは対照的に、３Ｄメモリ要素は、ＣＭＯＳ周辺回路とメモリアレイを別々のウェハ上に加工することによって形成される。その後、２枚のウェハが高いアライメント精度（例えば、１００ｎｍ以下のアライメント精度）で接合されて、メモリ要素が完成される。ＣＭＯＳ周辺回路とメモリアレイを別々のウェハ上に加工することにより、ＣＭＯＳ周辺回路および配線が、メモリアレイの加工に伴う熱サイクルに耐える必要がなくなる。したがって、アレイとは別のウェハ上にＣＭＯＳ周辺回路を加工することで、ＣＭＯＳトランジスタをさらに最適化することが可能になるとともに、配線用に低抵抗材料を使用することが可能になる。
【００１６】
図１Ａから図１Ｃは、ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の様々な加工段階における断面の一例を示す。図１Ａは、基板１０２（例えば、シリコンウェハ）の上または内部へのＣＭＯＳ周辺回路１０４の構築を示している。ＣＭＯＳ周辺回路１０４は、メモリアレイにアクセスする制御回路を備えている。ＣＭＯＳ周辺回路１０４は、アドレスデコーダ、ラインドライバ、センス増幅器、チャージポンプ、ステートマシン、バッファ、または様々な他の種類の回路のうちの１つまたは複数を備えていてもよい。ＣＭＯＳ周辺回路１０４は、一般に、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ｐチャネルＭＯＳＦＥＴ、またはその両方などのトランジスタを備えている。ボックス１１８は、ストリングドライバのゲートを表す。ストリングドライバは、メモリ素子のワード線に適切な電圧を供給するトランジスタである。ＣＭＯＳ周辺回路１０４は、ポリ層（ポリシリコン層）１２０も備えている。
【００１７】
図１Ｂは、基板１０２上に周辺回路１０４に隣接して記憶アレイ１０６を構築した後の図１Ａのウェハの断面を示す。アレイ１０６は、記憶セル（例えば、ＮＡＮＤフラッシュ記憶セル）を形成するピラー１０８と、記憶セルへのアクセスを可能にする導電性アクセス線とを備えている。この作業工程で形成される導電性アクセス線には、例えば、ワード線１１２、ＳＧＳ（セレクトゲートソース）１１４、ＳＧＤ（セレクトゲートドレイン）１１０などがある。
【００１８】
図１Ｃは、アレイ上および周辺回路上に最終金属層を形成した後の図１Ｂのウェハの断面を示す。金属層には、周辺回路をアレイに結合させるための導電性配線（例えば、ビアやその他の配線）１２４、アレイ１０６の記憶セルにアクセスするための導電性アクセス線（例えば、ビット線１２５）などが含まれる。このようにして、周辺回路１０４と、アレイ１０６と、導電性配線１２４とが同一ウェハ上に形成される。したがって、周辺回路は、アレイ１０６および導電性配線１２４を形成するために実行されるすべての加工作業工程を経ることになる。したがって、周辺回路に使用される材料は、アレイを加工する際に一般的に使用される高温と熱サイクルとに耐え得るように選択されている。
【００１９】
図２Ａから図２Ｄも、ＣＭＯＳ周辺回路とメモリアレイを同一ウェハ上に備えた３Ｄフラッシュメモリ要素の様々な加工段階における断面の一例を示す。しかしながら、アレイに隣接するＣＭＯＳの一例を示した図１Ａから図１Ｃとは異なり、図２Ａから図２Ｄは、ＣＭＯＳ  ｕｎｄｅｒ  ｔｈｅ  ａｒｒａｙ（ＣｕＡ）の一例を示している。アレイに隣接させる代わりに、アレイの下にＣＭＯＳ回路を形成する利点の１つは、チップ総面積の低減である。図２Ａに見るように、ＣＭＯＳ回路２０４（ボックス２１８およびポリ層２２０で表すトランジスタを備えている）が、最初に基板２０２内に形成される。周辺回路２０４を形成した後、図２Ｂに示すように、ＣＭＯＳ回路２０４上に導電性配線２２４Ａが形成される。図２Ｃに示すように、導電性配線２２４ＡとＣＭＯＳ回路２０４の上に、アレイ２０６（ピラー２０８、ワード線２１２、ＳＧＳ２１４およびＳＧＤ２１０を備えている）が構築される。アレイ２０６を形成した後、アレイ２０６の上にビット線２０３と導電性配線２２４Ｂが形成され、アレイ２０６がＣＭＯＳ周辺回路２０４に接続される。このようにして、図１Ａから図１Ｃの例と同様に、周辺回路２０４、アレイ２０６、ならびに導電性配線２２４Ａおよび２２４Ｂが同一ウェハ上に形成される。したがって、周辺回路２０４は、アレイ２０６ならびに導電性配線２２４Ａおよび２２４Ｂを形成するために実行されるすべての加工作業工程を経ることになる。したがって、周辺回路に使用可能な材料は、アレイを加工する際に一般的に使用される高温と熱サイクルとに耐え得るものに限定される。
【００２０】
対照的に、図３は、ＣＭＯＳ回路と配線の一部とがアレイとは異なるウェハ上に加工された３Ｄ記憶要素の断面を示す。このように、図３に示す要素は２個のダイを備えており、一方のダイ３２１は、アレイ３０６を備えて、一方のウェハ上に加工され、もう一方のダイ３２３は、ＣＭＯＳ回路３０４を備えて、別のウェハ上に加工されている。ウェハをダイシングする前に、ｗａｆｅｒ−ｔｏ−ｗａｆｅｒ接合プロセスでウェハ同士が接合され、各ウェハ上の導電性配線を介してアレイおよびＣＭＯＳ回路が結合されている。図３には示さないが、２枚のウェハの接合を容易にするために、ダイ３２１とダイ３２３との間に配置されるウェハ接合パッドを使用することも可能である。接合パッドがない例では、一方のウェハの底面で露出する任意の導電性表面を他方のウェハの上面で露出する導電性表面に接合させることができる。例えば、図３に見るように、両ウェハを表面３３３で接合させることができる。このように、接合として、接合パッドを介在させない「ｖｉａ−ｔｏ−ｖｉａ」または「ｍｅｔａｌ−ｔｏ−ｍｅｔａｌ」接合を挙げることができる。ダイ同士の非常に高精度のアライメントにより、接合パッドなしでも、ウェハ同士を接合させることが可能になる。非常に高精度のアライメントとはいえ、各ウェハ上の配線を電気的に結合するのに十分なアライメントでありさえすれば、２枚のウェハの導電性配線が部分的に位置ずれしていてもよい。一実施例では、一方または両方のウェハの配線の表面に窒化物または酸化物の薄層が形成されて、拡散バリア層（例えば、銅拡散バリア層）を形成している。このように、図３に見るように、両ウェハ間の界面３３０が、酸化物または窒化物の層を備えていてもよい（同一のウェハ上に形成された２つの導電性配線間に窒化物または酸化物の層を有していなかった従来の要素とは異なる）。
【００２１】
図３に示す実施例では、アレイ３０６は３Ｄフラッシュアレイである。アレイ３０６は、メモリセルが基板上に構築されるように、三次元（３Ｄ）回路を用いて構築されている。そのような３Ｄ回路技術は、基板自体をメモリアレイの回路用に使用するのではなく、基板（図４Ｂの基板４０２Ｂを参照）をメモリアレイ用の機械的台座として使用してもよい。他の実施例では、アレイの一部が基板内部に形成されてもよい。アレイには、浮遊ゲートフラッシュメモリ、電荷トラップ（例えば、リプレースメントゲート）フラッシュメモリ、相変化メモリ、抵抗メモリ、オボニックメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、ナノワイヤメモリなど、あらゆる種類の３Ｄメモリが含まれる。一実施例では、３Ｄフラッシュアレイは、多数の浮遊ゲートまたは電荷トラップフラッシュメモリセルをＮＡＮＤ（ｎｏｔ  ＡＮＤ）式に配線した垂直方向のスタックで積層した積層ＮＡＮＤフラッシュアレイである。別の実施例では、３Ｄフラッシュアレイは、ＮＯＲ（ｎｏｔ  ＯＲ）記憶セルを備えている。
【００２２】
図３に示す実施例では、アレイ３０６は、ＮＡＮＤフラッシュ記憶セルなどの記憶セルを形成するピラー３０８を備えている。図３は１個のデッキを示しており、各デッキは多数の段（層）を備えている。しかしながら、他の実施例では、２個以上のデッキを有するアレイを備えていてもよい。記憶セルが浮遊ゲートトランジスタを備えた実施例では、記憶セルの浮遊ゲートを帯電させることによって、セルをプログラムすることができる。浮遊ゲートは、一般に、導電性材料または半導体材料を含んでいる。記憶セルが電荷トラップを備えた実施例では、電荷トラップに電荷を蓄えることによって記憶セルをプログラムすることができる。電荷トラップは、一般に、絶縁材料（窒化ケイ素や電荷を蓄積可能な他の絶縁材料など）を含んでいる。データの保存を可能にする他の記憶セル技術が使用されてもよい。
【００２３】
記憶アレイ３０６は、記憶セルへのアクセスを可能にする導電性アクセス線を備えている。例えば、図３に示す導電性アクセス線には、ビット線３０３（図３に示すように、紙面から延出）、ワード線３１２、ＳＧＳ（セレクトゲートソース）３１４、ＳＧＤ（セレクトゲートドレイン）３１０などがある。また、ＣＭＯＳ回路３０４とアレイ３０６との間では、各ダイ３２１、３２３が、アレイ３０６とＣＭＯＳ回路３０４とを結合させる導電性配線を備えている。例えば、ダイ３２３を見ると、配線３１９が、ＣＭＯＳ回路３０４とアレイ３０６とを結合させている。ダイ３２１は、アレイとＣＭＯＳ回路との結合またはＣＭＯＳ回路と記憶要素外部の他の回路との結合を可能にする導電性配線（例えば、３１３、３１７、３２７、およびビア３０９、３１１、３１５など）も備えている。図示の実施例では、ビア３１１が、千鳥配列または階段状構成でワード線３１２に結合されている。
【００２４】
アレイ３０６の下には、制御回路３０４が存在する。一実施例では、制御回路３０４は、ＣＭＯＳ回路を備えている（したがって、「ＣＭＯＳ  ｕｎｄｅｒ  ａｒｒａｙ」または「ＣｕＡ」とも呼ばれる）。このような一実施例では、ＣＭＯＳ回路３０４が最初に基板３０２内部に形成され、その後に、ＣＭＯＳ回路３０４の上に導電性配線３１９が形成される。従来のＣｕＡデバイスと異なり、アレイはＣＭＯＳ回路と同じウェハ上には構築されない。その代わりに、別のウェハ上にアレイが構築され、その後、アレイがＣＭＯＳ回路の上に位置するように両ウェハが接合される。同様の技術を利用して、記憶アレイに隣接してＣＭＯＳ回路を形成することも可能である。「ＣＭＯＳ  ｕｎｄｅｒ  ｔｈｅ  ａｒｒａｙ」という用語は、アレイおよびＣＭＯＳ回路が互いに上下に積層されたものを意味するが、一実施例では、ＣＭＯＳ回路が、部分的にアレイの下に位置し、部分的にアレイに隣接していてもよい。制御回路がアレイの下に位置するか、アレイに隣接するかにかかわらず、制御回路を「周辺回路」と称する場合がある。
【００２５】
ＣＭＯＳ回路３０４は、アレイ３０６へのアクセスを制御する回路を備えている。制御回路３０４は、アドレスデコーダ、ラインドライバ、センス増幅器、チャージポンプ、ステートマシン、バッファ、および様々な他の種類の回路のうちの１つまたは複数を備える。制御回路３０４は、一般に、トランジスタを備えている。一実施例では、制御回路３０４は、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ｐチャネルＭＯＳＦＥＴ、またはその両方を備えている。制御回路３０４はポリルーティング３２０を備えることもできる。制御回路３０４は、制御回路３０４とアクセス線との電気通信を可能にするビアを用いてアクセス線と結合され、これにより、記憶セルへのアクセスが可能になっている。導電性アクセス線、導電性配線およびビアは、要素間の電気的結合を可能にする導電性材料（例えば、金属）や半導体材料から形成されている。
【００２６】
一実施例では、２枚のウェハを接合する前に、一方のウェハが反転される。図３に示す実施例では、アレイを備えたウェハが反転され、結果的に、従来の３Ｄ  ＮＡＮＤアレイと比べて上下逆さまのアレイとなる。アレイを備えたウェハが反転されると、アレイの特徴部分が反対になる。例えば、ビア３１１、３０９およびピラー３０８は、底部（ＣＭＯＳ回路３０４に近い端部）よりも頂部の方が幅が狭くなっている。対照的に、ビア３１５は、ビア３０９、３１１と異なり、両ウェハの接合後には、ビアの頂部がビアの底部よりも幅が広くなるように形成される。また、ワード線の階段形状は、最短のワード線がアレイ底部に位置し、最長のワード線がアレイ頂部に位置するように反転される。別の実施例では、アレイを備えたウェハが接合前に反転されない。しかしながら、アレイを備えたウェハを反転させることにより、集積を簡単にすることができる。
【００２７】
ＣＭＯＳ回路とアレイを別々のウェハ上に形成した後、両ウェハを接合して３Ｄ記憶要素を形成することにより、配線用に、より高性能の材料を使用することが可能になる。ＣＭＯＳ回路とアレイを同じウェハ上に構築する場合、両者が同じ加工作業工程に従うことになるので、一般に、ＣＭＯＳ回路最適化を選ぶか、アレイ最適化を選ぶかで妥協がなされることになる。したがって、すべての配線用に、熱サイクルに耐え得るタングステンなどの金属が一般的に使用されている。しかし、ＣＭＯＳ回路とアレイを別々に形成すれば、それぞれのウェハの配線用に別々の材料を使用することが可能になる。例えば、アレイを備えたウェハ上の配線には、アレイ形成時に行われる熱サイクルに耐え得るタングステンなどの材料を含ませることができ、他方のウェハ上の配線には、銅などの材料やそれ以外の別の材料を含ませることができる。例えば、図３に見るように、ダイ３２３の配線３１９には、一方の金属（例えば、銅）を含ませることができ、ダイ３２１の配線３１７には、別の金属（例えば、タングステン）を含ませることができる。
【００２８】
ＣＭＯＳ回路とアレイを別々のウェハ上に形成した後、両ウェハを接合して３Ｄ記憶要素を形成することにより、ビット線アクセスの向上も可能になる。アレイを備えたウェハが接合前に反転されるので、従来の３Ｄ  ＮＡＮＤ要素よりも、ビット線３０３がＣＭＯＳ回路３０４に近くなる。したがって、従来の３Ｄ  ＮＡＮＤ要素と対照的に、ビット線は、アレイ３０６を貫通させる必要なく、また、アレイの端縁に導電性配線を追加で形成する必要もなく、ビット線３０３とＣＭＯＳ回路３０４との間の配線を介して直接ＣＭＯＳ回路によってアクセスされることができる。
【００２９】
このように、周辺回路とアレイを別々のウェハ上に構築することにより、従来の３Ｄ記憶要素では不可能であったいくつかの最適化を可能にすることができる。例えば、別のウェハ上に加工されるＣＭＯＳ素子は、メモリセル加工時に使用される熱サイクルに耐える必要がなく、したがって、少ない総熱サイクル量でより最適化させることができる。同様に、メモリセルの性能を最適化する総熱量は、ＣＭＯＳ素子が別のウェハ上に加工されるため、ＣＭＯＳ素子の性能に対する影響を考慮する必要がない。加えて、メモリセル下の配線は、セル加工時に使用される高温処理工程を経験しないので、より低抵抗の材料（Ｃｕなど）を利用することができる。
【００３０】
図４Ａから図４Ｅは、ＣＭＯＳ回路とアレイを、接合された別々のダイ上に備えた３Ｄフラッシュ要素の例を様々な加工段階で示す。図４Ａから図４Ｄの３Ｄフラッシュ要素は、アレイおよびＣＭＯＳ回路を別々のウェハ上に加工した後、両ウェハをｗａｆｅｒ−ｔｏ−ｗａｆｅｒ接合によって接合することにより形成される。図４Ａは、ＣＭＯＳ回路４０４が基板４０２の内部および／または上に形成された一方のウェハ（ウェハ１）を示す。ＣＭＯＳ回路４０４の上には、導電性配線４１９が形成されている。導電性配線の形成には、一般に、金属層を（例えば、ＣＭＯＳ回路の上に）成膜することと、金属層をエッチングして導電性配線を形成することが含まれる。一実施例では、導電性配線を形成するために、銅などの導電性材料が使用される。
【００３１】
図４Ｂに示すように、別のウェハ（ウェハ２）の基板４０２Ｂの上には、アレイ４０６が形成されている。アレイは、上述した図３のアレイ３０６と同じか、または同様であってもよい。アレイ４０６は、ピラー４０８、ワード線４１２、ビット線４０３、ＳＧＳ４１４、およびＳＧＤ４１０を備えている。アレイの上には、導電性配線４１７、４２７、４１１、および４０９が形成されている。導電性配線の形成には、一般に、金属層を（例えば、アレイの上に）成膜することと、金属層をエッチングして導電性配線を形成することが含まれる。ビアの形成には、一般に、下位層を貫通するビアをエッチングすることと、エッチングしたビアの内部に金属またはその他の導電性材料を成膜することが含まれる。一実施例では、ウェハ２上の導電性配線は、アレイ４０６の加工に伴う熱サイクルに耐え得るタングステンなどの金属から形成される。したがって、そのような一実施例では、ウェハ２上の導電性配線は、ウェハ１上の導電性配線とは異なる金属から形成される。
【００３２】
その後、図４Ｃに示すように、ウェハ２が上下逆さまに反転され、ウェハ１の上に接合される。両ウェハの接合には、両ウェハに取り付けられた接合パッド同士を接合するか、または両ウェハの導電性接点でウェハ同士を接合するｗａｆｅｒ−ｔｏ−ｗａｆｅｒ接合技術が含まれる。サブミクロンのアライメント精度でのｗａｆｅｒ−ｔｏ−ｗａｆｅｒ接合が実現可能であり、以下の処理フローを含むことができる。最初に、両ウェハが洗浄され、接合を強化するために両表面が（表面処理によって）活性化される。これに続いて、ｆａｃｅ−ｔｏ−ｆａｃｅ（Ｆ２Ｆ）光学精密アライメント技術を用いてウェハ同士がアライメントされ、それにより、サブミクロンのアライメント精度が可能になる。アライメントされると、両ウェハは、通常のクリーンルーム雰囲気での熱圧着によって接合される。ツーリングおよび工程の順序を最適化することにより、ウェハ全体でサブミクロンのアライメント精度の維持を確保することができる。
【００３３】
接合後、図４Ｄに示すように、アレイ４０６と配線を残しながら、ウェハ２の大部分（例えば、基板４０２Ｂ）が除去される。基板４０２Ｂは、ウェハの裏面（例えば、反転、接合後に上向きになっているウェハの底面）に化学機械平坦化（ＣＭＰ）またはその他の適切な加工を行うことによって除去することができる。図４Ｅでは、金属の最上層４１３が、ビア４１５を介してアレイ層直下の金属層４２７に接続されて、ＮＡＮＤメモリ要素が完成されている。
【００３４】
図５は、アレイおよびＣＭＯＳを、別々に加工された後に接合されたウェハ上に備えた３Ｄフラッシュ記憶装置を形成する方法の一例のフロー図である。図５の方法５００を利用して、図３に示す要素などの３Ｄフラッシュ記憶要素を形成することができる。以下の作業工程には、成膜、エッチング、リソグラフィ、アニーリング、研磨、不純物添加（例えば、注入やその他の処理）を含む半導体加工技術および／またはその他の半導体加工技術が含まれてもよい。
【００３５】
方法５００は、作業工程５０２において第１のウェハ上に３Ｄ不揮発性記憶アレイを形成することで始まる。不揮発性記憶アレイは、例えば、３Ｄ  ＮＡＮＤフラッシュ記憶（メモリ）アレイであってもよい。例えば、図４Ｂは、ＮＡＮＤフラッシュアレイが第１のウェハ（ウェハ２）上に形成される例を示している。作業工程５０４では、第２のウェハ上に、アレイにアクセスするためのＣＭＯＳ回路が形成される。例えば、図４Ａは、ＣＭＯＳ回路が第２のウェハ（ウェハ１）の内部および／または上に形成される例を示している。その後、作業工程５０６において、両ウェハが導電性配線で接合される。上述したように、任意で接合パッドが両ウェハに取り付けられてもよく、その場合、両ウェハは、接合パッドにおいて互いに接合させることができる。
【００３６】
図６は、アレイおよびＣＭＯＳ回路を、別々に加工された後に接合されたウェハ上に備えた３Ｄ記憶要素を組み込むことができる、一実施例にかかるフラッシュ記憶装置６０２のブロック図を示す。フラッシュ記憶装置という用語は、装置６０２に対しておよび本開示の全体を通して使用されているが、フラッシュ記憶装置は、フラッシュメモリ装置と称する場合もある。一実施例では、フラッシュ記憶装置６０２は、フラッシュ記憶要素６２２を備えたソリッドステートドライブ（ＳＳＤ）である。フラッシュ記憶要素６２２は、データを保存する不揮発性記憶アレイ６３１を備えている。フラッシュ記憶要素６２２は、記憶アレイ６３１にアクセスするＣＭＯＳ回路６３３も備えている。フラッシュ記憶要素６２２は、上述したように、互いに接合された複数のダイを備えていてもよい。ダイがそれぞれ記憶アレイを備えていてもよく、所定のダイ上の共有のＣＭＯＳ回路によって、複数のダイ上のアレイへのアクセスが可能になる。図６には、単一のフラッシュ記憶要素が示されているが、フラッシュ記憶装置６０２は、２つ以上のフラッシュ記憶要素を備えていてもよい。
【００３７】
一実施例では、フラッシュ記憶装置６０２は、ＰＣＩ  Ｅｘｐｒｅｓｓ（ＰＣＩｅ）、シリアルアドバンストテクノロジーアタッチメント（シリアルＡＴＡ）、パラレルＡＴＡおよび／またはユニバーサルシリアルバス（ＵＳＢ）インターフェイスを用いてプロセッサに接続されたフラッシュベースのドライブであってもよい。記憶アレイ６３１は、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、相変化メモリ（ＰＣＭ）、スイッチ付相変化メモリ（ＰＣＭＳ）、抵抗メモリ、およびその他の不揮発性記憶媒体のうちの１つまたは複数を備えていてもよい。データは、シングルレベルセル（ＳＬＣ）、トリプルレベルセル（ＴＬＣ）、クァッドレベルセル（ＱＬＣ）および／またはマルチレベルセル（ＭＬＣ）フォーマットで記憶される。
【００３８】
フラッシュ記憶装置６０２は、不揮発性記憶アレイ６３１に加えて、ＤＲＡＭ６０８（またはその他の揮発性メモリ）も備えていてもよい。ＤＲＡＭ６０８は、フラッシュ記憶装置６０２の電源オン時（例えば、作動時）にデータを記憶することができる揮発性メモリを備えている。ＤＲＡＭは、電子機器技術評議会（ＪＥＤＥＣ）が公表した規格、例えば、ＤＤＲダブルデータレート（ＤＤＲ）ＳＤＲＡＭ用のＪＥＳＤ７９Ｆ、ＤＤＲ２  ＳＤＲＡＭ用のＪＥＳＤ７９−２Ｆ、ＤＤＲ３  ＳＤＲＡＭ用のＪＥＳＤ７９−３Ｆ、ＤＤＲ４  ＳＤＲＡＭ用のＪＥＳＤ７９−４Ａ、ＬＰＤＤＲ３（２０１３年８月にＪＥＤＥＣ（電子機器技術評議会）が最初に公表した、低出力デュアルデータレートバージョン３であるＪＥＳＤ２０９−３Ｂ）、ＬＰＤＤＲ４（２０１４年８月にＪＥＤＥＣが最初に公表した、低出力ダブルデータレート（ＬＰＤＤＲ）バージョン４であるＪＥＳＤ２０９−４）、またはその他のＪＥＤＥＣ規格（これらの規格はｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手可能）に準拠していてもよい。他の揮発性メモリが使用されてもよい。フラッシュ記憶装置のなかには、ＤＲＡＭを備えていないものもある（例えば、「ＤＲＡＭ−ｌｅｓｓ」ＳＳＤ）。そのような一実施例では、フラッシュ記憶装置が、ＳＲＡＭなどのＳＳＤコントローラメモリ（図示せず）を備えていてもよい。ＤＲＡＭ６０８は、論理対物理間接指定テーブルまたは他のそのような情報など、フラッシュ記憶装置６０２の動作に関するデータを記憶するために使用されてもよい。
【００３９】
フラッシュ記憶装置６０２は、記憶要素６２２へのアクセスを制御するコントローラ６３０も備えている。一実施例では、コントローラ６３０は、記憶要素６２２との入出力（Ｉ／Ｏ）インターフェイスを備えており、ホスト（図６には図示せず）とのインターフェイスを備えている。コントローラ６３０は、記憶要素６２２への書込みおよび記憶要素６２２からの読出しを制御するように通信するハードウェア論理回路（例えば、コマンド論理回路）を備えている。コマンド論理回路は、記憶アレイ６３１の記憶セルを読むコマンドを生成および発行する回路を備えている。ＣＭＯＳ回路は、コントローラ６３０からのコマンドに応答して、記憶アレイ６３１の記憶セルに対して読書きのための電圧ストローブを加える。したがって、ＣＭＯＳ回路６３３は、コントローラ６３０からのコマンドを解読するとともに受信したコマンドに従ってメモリセルに読出しまたは書込みストローブを加える回路を備えている。コントローラは、記憶アレイ６３１から読み出されたデータのエラーを検出して訂正するエラーコード訂正（ＥＣＣ）論理回路をさらに備えていてもよい。コントローラ６３０は、シリアルＡＴＡなどのインターフェイスに接続された特定用途向け集積回路（ＡＳＩＣ）制御装置、またはＩｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓコントローラであってもよい。別の実施例では、コントローラ６３０は、プロセッサまたはその他の処理回路（図示せず）を備えている。一実施例では、コントローラ６３０は、単一の集積回路チップ上にシステムオンチップ（ＳｏＣ）で組み込まれている。
【００４０】
フラッシュ記憶装置６０２は、ファームウェア（図示せず）をさらに備えていてもよい。ファームウェアは、変換、ガベージコレクション、ウェアレベリング、その他フラッシュ記憶装置６０２の動作および最適化のための機能など、様々な機能を実行することができる。一実施例では、ファームウェアは、ファイルシステムから受け取った要求の論理ブロックアドレス（ＬＢＡ）など、論理アドレス用の物理アドレス空間を特定する間接指定を提供する論理回路を備えた、フラッシュ変換層（ＦＴＬ）を備えていてもよい。
【００４１】
フラッシュ記憶装置６０２は、コンピュータのパッケージの範囲内（例えば、ラップトップ／ノートブックやその他のコンピュータの内部）にあってもよいし、ローカルエリアネットワーク（例えば、イーサネット（登録商標）ネットワーク）や（無線セルラーネットワーク、インターネットなどの）広域ネットワークなど、より大きなネットワークを介してアクセスされてもよい。
【００４２】
図７は、アレイおよびＣＭＯＳ回路が、別々に加工された後に接合されたウェハ上に形成された３Ｄ記憶装置を組込み可能なコンピュータシステム７００（例えば、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、サーバコンピュータなど）の例示的な描写を示す。図７に見るように、システム７００は、１つまたは複数のプロセッサまたは処理装置７０１（例えば、ホストプロセッサ）を備えていてもよい。プロセッサ７０１は、それぞれが例えば複数の汎用処理コアを備えた１つまたは複数の中央演算処理装置（ＣＰＵ）を備えていてもよい。プロセッサ７０１は、１つまたは複数のグラフィック処理装置（ＧＰＵ）または他の処理装置をさらに、または、代わりに備えていてもよい。プロセッサ７０１は、メモリ管理論理回路（例えば、メモリコントローラ）と、Ｉ／Ｏ制御論理回路とを備えていてもよい。
【００４３】
システム７００は、メモリ７０２（例えば、システムメモリ）と、不揮発性記憶装置７０４と、通信インターフェイス７０６と、その他の構成部品７０８とをさらに備えている。その他の構成部品には、例えば、ディスプレイ（例えば、タッチスクリーンやフラットパネル）、電源（例えば、電池やその他の電源）、センサ、電源管理論理回路やその他の構成部品が含まれる。通信インターフェイス７０６は、通信インターフェイスをサポートする論理回路および／または機能を備えていてもよい。これらの例の場合、通信インターフェイス７０６は、直接通信またはネットワーク通信のリンクまたはチャンネルを介して通信するための様々な通信プロトコルや規格に従って動作する１つまたは複数の通信インターフェイスを備えていてもよい。直接通信は、ＰＣＩｅ仕様に関連するものなど、１つまたは複数の工業規格（後継版および変更版も含む）に記載された通信プロトコルまたは規格を使用することで生じてもよい。ネットワーク通信は、ＩＥＥＥによって公表された１つまたは複数のイーサネット（登録商標）規格に記載されたものなどの通信プロトコルまたは規格を使用することで生じてもよい。例えば、そのようなイーサネット（登録商標）規格の１つには、ＩＥＥＥ８０２．３がある。ネットワーク通信は、ＯｐｅｎＦｌｏｗスイッチ仕様など、１つまたは複数のＯｐｅｎＦｌｏｗ仕様に従って生じてもよい。通信インターフェイスの他の例としては、例えば、ローカル有線二地点間リンク（例えば、ＵＳＢ）インターフェイス、無線ローカルエリアネットワーク（例えば、ＷｉＦｉ）インターフェイス、無線二地点間リンク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））インターフェイス、全地球測位システムインターフェイスおよび／またはその他のインターフェイスが挙げられる。
【００４４】
コンピュータシステムは、さらに、システムの大容量記憶要素であり得る不揮発性記憶装置７０４を備えている。不揮発性記憶装置７０４は、上述した図７のフラッシュ記憶装置７０２と同様または同じであってもよい。不揮発型のメモリとしては、バイトまたはブロックアドレス可能な不揮発性メモリを挙げることができ、例えば、以下に限定されないが、多閾値レベルＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、単一レベルまたはマルチレベル相変化メモリ（ＰＣＭ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファートルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を含み、以後「３Ｄクロスポイントメモリ」とも称する三次元（３Ｄ）クロスポイントメモリ構造、またはそれらメモリのあらゆる組合せがある。一実施例では、不揮発性記憶装置７０４は、１つまたは複数のＳＳＤからなる大容量記憶装置を備えていてもよい。ＳＳＤは、上述したｗａｆｅｒ−ｔｏ−ｗａｆｅｒ接合技術で後に接合される別々のウェハ上に加工されたＣＭＯＳ回路とアレイを備えたフラッシュメモリチップから構成されていてもよい。
【００４５】
このように、ＣＭＯＳ回路とアレイを別々のウェハ上に加工することにより、ＣＭＯＳ周辺回路と配線が、メモリアレイ加工に伴う熱サイクルに耐える必要がないので、ＣＭＯＳトランジスタの最適化と、配線用に低抵抗材料の使用が可能になる。
【００４６】
以下は実施例である。一実施例では、不揮発性記憶要素が、三次元（３Ｄ）アレイの不揮発性記憶セルを備えた第１のダイと、第１のダイに接合された第２のダイとを備えている。第２のダイは、３Ｄアレイの不揮発性記憶セルにアクセスするＣＭＯＳ（相補型金属酸化膜半導体）回路を備えている。一実施例では、第１のダイは、３Ｄアレイの不揮発性記憶セルと結合された第１の導電性配線を備えており、第１の導電性配線は、第１の金属を含んでいる。第２のダイは、ＣＭＯＳ回路と結合された第２の導電性配線を備えており、第２の導電性配線は、第１の金属と異なる第２の金属を含んでいる。第１の導電性配線は、第２の導電性配線に接合されて、３ＤアレイをＣＭＯＳ回路に結合させている。そのような一実施例では、第１の金属はタングステンを含み、第２の金属は銅を含んでいる。一実施例では、第１のダイの３Ｄアレイの不揮発性記憶セルが、第２のダイのＣＭＯＳ回路の上に位置している。３Ｄアレイの不揮発性記憶セルはピラーを備えており、ピラーの幅の広い方の端部が、第１のダイにおける第２のダイとの接合側に近接して位置している。一実施例では、不揮発性記憶要素は、第１のダイの第１の導電性配線と第２のダイの第２の導電性配線との間に、金属窒化物または金属酸化物の層を備えている。
【００４７】
一実施例では、上記要素は、第１のダイ上に第１の導電性ビアを備えている。第１の導電性ビアは、ワード線を第１のダイの導電性配線に結合させている。そのような一実施例において、上記要素は、第２のダイ上に第２の導電性ビアを備えている。第２の導電性ビアは、ＣＭＯＳ回路を第１のダイに結合させている。そのような一実施例では、第１のダイの第１の導電性ビアが、第２のダイの第２の導電性ビアに対して上下逆さまになっている。一実施例では、第１のダイ上に位置する第３の導電性ビアが、第１のダイの底部の導電性配線を第１のダイの頂部の導電性配線に結合させている。そのような一実施例では、第３の導電性ビアが、第１のダイの第１の導電性ビアに対して上下逆さまになっている。一実施例では、上記要素は、３Ｄアレイの不揮発性記憶セルにアクセスするビット線をさらに備えており、ビット線は、３ＤアレイのＣＭＯＳ回路に近接する側に位置している。
【００４８】
一実施例では、システムが、プロセッサと、プロセッサに結合された不揮発性記憶装置とを備えている。記憶装置は、三次元（３Ｄ）アレイの不揮発性記憶セルを備えた第１のダイと、第１のダイに接合された第２のダイとを備えており、第２のダイは、３Ｄアレイの不揮発性記憶セルにアクセスするＣＭＯＳ（相補型金属酸化膜半導体）回路を備えている。
【００４９】
一実施例では、三次元（３Ｄ）ＮＡＮＤフラッシュメモリ要素が、三次元（３Ｄ）アレイのＮＡＮＤフラッシュメモリセルを備えた第１のダイと、第１のダイに接合された第２のダイとを備えており、第２のダイは、３ＤアレイのＮＡＮＤフラッシュメモリセルにアクセスする制御回路を備えている。
【００５０】
一実施例では、不揮発性記憶装置を製造する方法が、第１のウェハ上に三次元（３Ｄ）不揮発性記憶アレイを形成する工程と、第２のウェハ上に、３Ｄ不揮発性記憶アレイにアクセスするＣＭＯＳ回路を形成する工程と、第１のウェハの導電性配線を第２のウェハの導電性配線に接合する工程とを含む。一実施例では、上記の方法は、第１のウェハの３Ｄ不揮発性記憶アレイの上に第１の導電性配線を形成する工程と、第２のウェハのＣＭＯＳ回路の上に第２の導電性配線を形成する工程と、接合前に、第１のウェハを反転させて第１の導電性配線を第２の導電性配線とアライメントする工程とをさらに含む。一実施例では、上記の方法は、接合後に、３Ｄ不揮発性記憶アレイが形成された第１のウェハの大部分を除去する工程を含み、除去後にも３Ｄ不揮発性記憶アレイおよび第１の導電性配線は残り、第１のウェハの残存層の上に金属層を形成し、金属層はビアを介して第１の導電性配線に結合される。一実施例では、第１の導電性配線を形成する工程は、アレイ上に第１の金属層を成膜する工程と、第１の金属層をエッチングして第１の導電性配線を形成する工程とを含み、第２の導電性配線を形成する工程は、第１の金属層とは異なる金属を含んだ第２の金属層を成膜する工程と、第２の金属層をエッチングして第２の導電性配線を形成する工程とを含む。
【００５１】
本発明の実施形態は、上述したように、様々な処理を含んでいる。上記処理は、機械で実施可能な指示で具体化されてもよい。上記指示は、汎用または専用のプロセッサに一定の処理を実行させるように使用することができる。あるいは、上記処理は、処理を実行するための配線論理回路またはプログラム可能論理回路（例えば、ＦＰＧＡ、ＰＬＤ）を内蔵した特別またはカスタムハードウェア部品によって実行されてもよいし、プログラムされたコンピュータ部品とカスタムハードウェア部品との任意の組合せによって実行されてもよい。
【００５２】
本発明の要素は、機械で実施可能な指示を記憶する機械可読媒体として提供されてもよい。機械可読媒体としては、以下に限定されないが、フロッピーディスク、光ディスク、ＣＤ−ＲＯＭ、光磁気ディスク、フラッシュメモリ、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気または光学式カード、伝搬媒体、電子指示を記憶するのに適したその他の種類の媒体または機械可読媒体が挙げられる。例えば、本発明は、リモートコンピュータ（例えば、サーバ）から要求コンピュータ（例えば、クライアント）に対して搬送波で具体化されたデータ信号の形で、または通信リンク（例えば、モデムやネットワーク接続）を介した他の伝搬媒体によって伝送されるコンピュータプログラムとしてダウンロードされてもよい。
【００５３】
本明細書に示すフロー図は、一連の様々な処理動作の例を示す。フロー図は、ソフトウェアまたはファームウェアのルーティンによって実行される動作のみならず、物理的動作を示す場合がある。一実施例では、フロー図は、ハードウェア、ソフトウェアまたはそれらの組合せで実現可能な有限ステートマシン（ＦＳＭ）の状態を示す場合もある。動作を特定の順序で示したが、特に指定のない限り、動作の順序は変更可能である。したがって、図示の実施形態は、例示としてのみ理解されるべきであって、処理は別の順序で実行可能であり、一部の動作は並行して実行可能である。さらに、１つまたは複数の動作を様々な実施例において省略可能であり、したがって、あらゆる実施形態においてすべての動作が必要とされるわけではない。その他の処理フローもあり得る。
【００５４】
様々な動作または機能を、本明細書に記載されている限りにおいて、ソフトウェアコード、指示、機器構成、データまたはそれらの組合せとして記載または規定することができる。コンテンツは、直接実行可能（「オブジェクト」または「実行可能」形式）であっても、ソースコードであっても、別のコード（「デルタ」または「パッチ」コード）であってもよい。本明細書に記載の実施形態のソフトウェアコンテンツは、コンテンツを記憶させた製品によって提供されてもよいし、通信インターフェイスを介してデータを送信する通信インターフェイス操作する方法によって提供されてもよい。機械可読記憶媒体は、上述した機能または動作を機械に実行させることが可能であり、記録可能または記録不可な媒体（例えば、読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリ装置）など、機械（例えば、コンピュータ装置、電子システムなど）によってアクセス可能な形で情報を記憶する任意の機構を備えている。通信インターフェイスは、メモリバスインターフェイス、プロセッサバスインターフェイス、インターネット接続、ディスクコントローラなど、有線、無線、光などの媒体のいずれかのインターフェイスとなって別の装置と通信する任意の機構を備えている。通信インターフェイスは、機器構成パラメータの提供、信号送信またはそれらの両方を行って、ソフトウェアコンテンツを記述したデータ信号を供給する通信インターフェイスを作成することによって構成されてもよい。通信インターフェイスは、送信された１つまたは複数のコマンドまたは信号によってアクセスされてもよい。
【００５５】
本明細書に記載の様々な構成要素は、記述された動作または機能を実行する手段であってもよい。本明細書に記載の各構成要素は、ソフトウェア、ハードウェアまたはそれらの組合せを備えている。上記構成要素は、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、組込みコントローラ、配線回路などの形で実装されてもよい。
【００５６】
本明細書に記載されていることの他に、発明の開示の実施形態および実装例に対して、発明の範囲内で様々な変更を行うことが可能である。「頂部」、「底部」、「上に」、「下に」などの特徴部分の方向および位置を説明するために使用した用語や、その他位置を説明する同様の用語は、特徴部分の他の特徴部分に対する相対的な位置を明らかにすることを意図したものであり、固定のまたは絶対的な位置を説明するものではない。例えば、底部ウェハの上方または上に位置する頂部ウェハとして述べるウェハは、頂部ウェハの下方または下に位置する底部ウェハとして述べることもできる。したがって、本明細書における図示例および実施例は例示の意味で解釈されるべきであって、限定の意味で解釈されるべきではない。本発明の範囲は、以下の特許請求の範囲によってのみ評価されるべきである。
［他の考え得る特許請求の範囲］
（項目１）
三次元（３Ｄ）アレイの不揮発性記憶セルを備えた第１のダイと、
上記第１のダイに接合された第２のダイとを備え、
上記第２のダイが、上記３Ｄアレイの不揮発性記憶セルにアクセスするＣＭＯＳ（相補型金属酸化膜半導体）回路を有している、
不揮発性記憶要素。
（項目２）
上記第１のダイが、上記３Ｄアレイの不揮発性記憶セルに結合された、第１の金属を有する第１の導電性配線を備えており、
上記第２のダイが、上記ＣＭＯＳ回路に結合された、上記第１の金属と異なる第２の金属を有する第２の導電性配線を備えており、
上記第１の導電性配線が、上記第２の導電性配線に接合されて、上記３Ｄアレイを上記ＣＭＯＳ回路に結合させている、
項目１に記載の不揮発性記憶要素。
（項目３）
上記第１の金属がタングステンを含み、上記第２の金属が銅を含んでいる、項目２に記載の不揮発性記憶要素。
（項目４）
上記第１のダイの上記３Ｄアレイの不揮発性記憶セルが、上記第２のダイの上記ＣＭＯＳ回路上に位置しており、
上記３Ｄアレイの不揮発性記憶セルがピラーを備えており、
上記ピラーの幅の広い方の端部が上記第１のダイにおける上記第２のダイとの接合側に近接して位置している、
項目１に記載の不揮発性記憶要素。
（項目５）
上記第１のダイの上記第１の導電性配線と上記第２のダイの上記第２の導電性配線との間に、金属窒化物または金属酸化物の層をさらに備えている、項目２に記載の不揮発性記憶要素。
（項目６）
上記第１のダイ上に位置し、ワード線を上記第１のダイの導電性配線に結合させる第１の導電性ビアと、
上記第２のダイ上に位置し、上記ＣＭＯＳ回路を上記第１のダイに結合させる第２の導電性ビアとをさらに備え、
上記第１のダイの上記第１の導電性ビアが、上記第２のダイの上記第２の導電性ビアに対して上下逆さまになっている、
項目１に記載の不揮発性記憶要素。
（項目７）
上記第１のダイ上に位置し、上記第１のダイの底部に位置する導電性配線を上記第１のダイの頂部に位置する導電性配線に結合させる第３の導電性ビアをさらに備え、
上記第３の導電性ビアが、上記第１のダイの上記第１の導電性ビアに対して上下逆さまになっている、
項目６に記載の不揮発性記憶要素。
（項目８）
上記３Ｄアレイの不揮発性記憶セルにアクセスするビット線をさらに備え、
上記ビット線が、上記３Ｄアレイの、上記ＣＭＯＳ回路に近接する側に位置している、
項目１に記載の不揮発性記憶要素。
（項目９）
プロセッサと、
上記プロセッサに結合された不揮発性記憶装置とを備えたシステムであって、
上記記憶装置が、
三次元（３Ｄ）アレイの不揮発性記憶セルを含む第１のダイと、
上記第１のダイに接合された第２のダイとを有しており、
上記第２のダイが、上記３Ｄアレイの不揮発性記憶セルにアクセスするＣＭＯＳ（相補型金属酸化膜半導体）回路を含む、
システム。
（項目１０）
上記第１のダイが、上記３Ｄアレイの不揮発性記憶セルに結合された、第１の金属を有する第１の導電性配線を備えており、
上記第２のダイが、上記ＣＭＯＳ回路に結合された、上記第１の金属と異なる第２の金属を有する第２の導電性配線を備えており、
上記第１の導電性配線が、上記第２の導電性配線に接合されて、上記３Ｄアレイを上記ＣＭＯＳ回路に結合させている、
項目９に記載のシステム。
（項目１１）
上記第１の金属がタングステンを含み、上記第２の金属が銅を含んでいる、項目１０に記載のシステム。
（項目１２）
上記第１のダイの上記３Ｄアレイの不揮発性記憶セルが、上記第２のダイの上記ＣＭＯＳ回路上に位置しており、
上記３Ｄアレイの不揮発性記憶セルがピラーを備えており、
上記ピラーの幅の広い方の端部が上記第１のダイにおける上記第２のダイとの接合側に近接して位置している、
項目９に記載のシステム。
（項目１３）
上記第１のダイの上記第１の導電性配線と上記第２のダイの上記第２の導電性配線との間に、金属窒化物または金属酸化物の層をさらに備えている、項目１０に記載のシステム。
（項目１４）
上記３Ｄアレイの不揮発性記憶セルにアクセスするビット線をさらに備え、
上記ビット線が、上記３Ｄアレイの、上記ＣＭＯＳ回路に近接する側に位置している、
項目９に記載のシステム。
（項目１５）
三次元（３Ｄ）アレイのＮＡＮＤフラッシュメモリセルを有する第１のダイと、
上記第１のダイに接合された第２のダイとを備え、
上記第２のダイが、上記３ＤアレイのＮＡＮＤフラッシュメモリセルにアクセスする制御回路を有している、
三次元（３Ｄ）ＮＡＮＤフラッシュメモリ要素。
（項目１６）
上記第１のダイが、上記３ＤアレイのＮＡＮＤフラッシュメモリセルに結合された、第１の金属を有する第１の導電性配線を備えており、
上記第２のダイが、上記制御回路に結合された、上記第１の金属と異なる第２の金属を有する第２の導電性配線を備えており、
上記第１の導電性配線が、上記第２の導電性配線に接合されて、上記３Ｄアレイを上記制御回路に結合させている、
項目１５に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
（項目１７）
上記第１の金属がタングステンを含み、上記第２の金属が銅を含んでいる、項目１６に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
（項目１８）
上記第１のダイの上記３ＤアレイのＮＡＮＤフラッシュメモリセルが、上記第２のダイの上記制御回路上に位置しており、
上記３ＤアレイのＮＡＮＤフラッシュメモリセルがピラーを備えており、
上記ピラーの幅の広い方の端部が上記第１のダイにおける上記第２のダイとの接合側に近接して位置している、
項目１５に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
（項目１９）
上記第１のダイの上記第１の導電性配線と上記第２のダイの上記第２の導電性配線との間に、金属窒化物または金属酸化物の層をさらに備えている、項目１６に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
（項目２０）
上記３ＤアレイのＮＡＮＤフラッシュメモリセルにアクセスするビット線をさらに備え、
上記ビット線が、上記３Ｄアレイの、上記制御回路に近接する側に位置している、
項目１５に記載の３Ｄ  ＮＡＮＤフラッシュメモリ要素。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
2019220680000001.pdf