(57)【要約】【目的】回路規模を抑えつつ精度よくオフセットを補正することができるコンパレータ回路を提供する。【構成】第１及び第２の電圧の入力を受ける入力部と、第１及び第２の入力キャパシタからなる入力キャパシタ対と、第１の入力差動素子及び第２の入力差動素子からなる入力差動対と、を含み、第１の電圧に基づいて第１の入力差動素子を流れる第１の電流を生成し、第２の電圧に基づいて第２の入力差動素子を流れる第２の電流を生成する電圧電流変換部と、第１の補正差動素子及び第２の補正差動素子からなるオフセット補正差動対を含み、第１の電流と第２の電流との差分に基づいて第１の電圧及び第２の電圧のオフセットを補正するオフセット補正部と、第１及び第２の電圧が基準電圧であるときの電流と、第１及び第２の電圧が入力電圧であるときの電流と、に基づいて基準電圧と入力電圧とを比較する比較部と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶対値が同じで極性が異なる電圧対からなる基準電圧と、絶対値が同じで極性が異なる電圧対からなる入力電圧と、を比較して比較結果を出力するコンパレータ回路であって、
前記基準電圧又は前記入力電圧の電圧対に対応する第１の電圧及び第２の電圧の入力を受ける入力部と、
前記第１の電圧に基づく電荷を保持する第１の入力キャパシタ及び前記第２の電圧に基づく電荷を保持する第２の入力キャパシタからなる入力キャパシタ対と、前記第１の入力キャパシタに接続された第１の入力差動素子及び前記第２の入力キャパシタに接続された第２の入力差動素子からなる入力差動対と、を含み、前記第１の電圧に基づいて前記第１の入力差動素子を流れる第１の電流を生成し、前記第２の電圧に基づいて前記第２の入力差動素子を流れる第２の電流を生成する電圧電流変換部と、
第１の補正差動素子及び第２の補正差動素子からなるオフセット補正差動対を含み、前記第１の電流と前記第２の電流との差分に基づいて前記第１の電圧及び前記第２の電圧のオフセットを補正するオフセット補正部と、
前記第１の電圧及び前記第２の電圧が前記基準電圧の電圧対であるときの前記第１の電流及び前記第２の電流と、前記第１の電圧及び前記第２の電圧が前記入力電圧の電圧対であるときの前記第１の電流及び前記第２の電流と、に基づいて前記基準電圧と前記入力電圧とを比較する比較部と、
を有することを特徴とするコンパレータ回路。
【請求項２】
前記第１の入力差動素子を流れる前記第１の電流を前記オフセット補正部の前記第１の補正差動素子に供給する第１の電流ミラー部と、
前記第２の入力差動素子を流れる前記第２の電流を前記オフセット補正部の前記第２の補正差動素子に供給する第２の電流ミラー部と、
を有し、
前記第１の電流ミラー部及び前記第２の電流ミラー部は、前記第１の電流と前記第２の電流との差分に応じた前記オフセット補正差動対の出力電流を前記入力差動対にフィードバックするループをなすことを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記オフセット補正部は、前記第１の補正差動素子に接続された第１の補正キャパシタ及び前記第２の補正差動素子に接続された第２の補正キャパシタからなるオフセット補正キャパシタ対を含み、
前記オフセット補正キャパシタ対は、前記第１の電流ミラー部及び前記第２の電流ミラー部に接続され、
前記オフセット補正部は、前記第１の補正キャパシタと前記第１の補正素子との間の第１のノードの電圧と、前記第２の補正キャパシタと前記第２の補正素子との間の第２のノードの電圧と、に基づいて、前記オフセットを補正する、
ことを特徴とする請求項２に記載のコンパレータ回路。
【請求項４】
前記第１の電流ミラー部及び前記第２の電流ミラー部を流れる電流に基づいて、前記第１の電流と前記第２の電流との差分を検出するカレントミスマッチ検出回路を有し、
前記オフセット差動対は、前記カレントミスマッチ検出回路により検出された前記第１の電流と前記第２の電流との差分に基づいて出力電流を変化させることを特徴とする請求項３に記載のコンパレータ回路。
【請求項５】
前記第１の入力差動素子及び前記第２の入力差動素子は、Ｎチャネル型ＭＯＳトランジスタから構成されており、
前記第１の入力差動素子は、ゲートに前記第１の入力キャパシタが接続され、
前記第２の入力差動素子は、ゲートに前記第２の入力キャパシタが接続され、
前記第１の入力差動素子及び前記第２の入力差動素子は、ソース同士が互いに接続されるとともに第１の定電流源を介して接地されていることを特徴とする請求項３又は４に記載のコンパレータ回路。
【請求項６】
前記第１の補正差動素子及び前記第２の補正差動素子は、Ｎチャネル型ＭＯＳトランジスタから構成されており、
前記第１の補正差動素子は、ゲートが前記第１のノードを介して前記第１の補正キャパシタに接続され、
前記第２の補正差動素子は、ゲートが前記第２のノードを介して前記第２の補正キャパシタに接続され、
前記第１の補正差動素子及び前記第２の補正差動素子は、ソース同士が互いに接続されるとともに第２の定電流源を介して接地されていることを特徴とする請求項５に記載のコンパレータ回路。
【請求項７】
前記第１の電流ミラー部に接続され、前記第１のノードの下限電圧を規定する第１の下限リミッタと、
前記第１の電流ミラー部に接続され、前記第１のノードの上限電圧を規定する第１の上限リミッタと、
を有することを特徴とする請求項３乃至６のいずれか１項に記載のコンパレータ回路。
【請求項８】
前記第２の電流ミラー部に接続され、前記第２のノードの下限電圧を規定する第２の下限リミッタと、
前記第２の電流ミラー部に接続され、前記第２のノードの上限電圧を規定する第２の上限リミッタと、
を有することを特徴とする請求項３乃至７のいずれか１項に記載のコンパレータ回路。
【請求項９】
前記入力部は、第１期間に前記基準電圧に対応する前記第１の電圧及び前記第２の電圧の入力を受け、第２期間に前記入力電圧に対応する前記第１の電圧及び前記第２の電圧の入力を受け、
前記オフセット補正部は、前記第１期間に前記第１の電圧及び前記第２の電圧のオフセットを補正し、
前記比較部は、前記第２期間に前記基準電圧と前記入力電圧とを比較することを特徴とする請求項１乃至８のいずれか１項に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に関する。
【背景技術】
【０００２】
近年、表示装置の駆動回路等に用いるＡＤ変換回路には、基準電圧と入力電圧とを比較するコンパレータ回路が搭載されている。通常、コンパレータ回路はオフセット電圧を有するため、コンパレータ回路による比較結果にはオフセット誤差が発生する。
【０００３】
オフセットキャンセル機能を有するコンパレータとして、チョッパ方式のコンパレータ回路が使用されている。チョッパ方式のコンパレータ回路は、例えば、スイッチの切り替えに応じて入力電圧信号又は基準電圧信号の入力を受けるセレクタと、セレクタからの入力ラインに接続された入力カップリング容量と、Ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びＰチャネル型ＭＯＳトランジスタからなるインバータと、を有する。インバータの各トランジスタのゲートは、入力カップリング容量に接続されている。
【０００４】
このようなコンパレータ回路において、オフセットをキャンセルしつつ回路を高速に動作させるため、第１の増幅回路の出力部から入力部に帰還する経路に第２の増幅回路を設け、第１の増幅回路の増幅率を第２の増幅回路の増幅率よりも低くして、比較動作時に第２の増幅回路からの帰還部分を切り離すように構成したコンパレータ回路が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７８０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
有機ＥＬ等の駆動回路に用いるＡＤ変換回路は高精度であることが要求されるため、例えば４ビット変換型のパイプライン型ＡＤＣ（Analog to Digital Converter）等、多値ビット変換型のＡＤ変換回路が用いられている。このような多値ビット変換型のＡＤ変換回路では、多数のコンパレータ回路が必要であるため、コンパレータ回路の回路規模を小さく抑えることが望ましい。また、入力カップリング容量が大きいと動作速度が低速になる。このため、入力カップリング容量をできるだけ小さく抑えることにより、各コンパレータ回路の回路規模を抑えることが望ましい。
【０００７】
しかし、入力カップリング容量を減少させると、インバータを構成するトランジスタのＣＶ特性が閾値電圧付近の強反転領域で急激に変化（例えば、Ｎチャネル型ＭＯＳトランジスタでは容量が急激に増加）することにより、入力カップリング容量において電荷保存がされなくなってしまう。このため、コモンモードノイズが入力された場合、インバータの出力信号に大きな変動（揺れ）が生じ、判定誤差が発生するという問題があった。
【０００８】
チョッパ型以外の方法では、定電流源に差動素子を接続したコンパレータがあるが、この方式の場合は入力差動のVthばらつきに起因するオフセットが存在する。精度を向上するために多値フラッシュ型のコンパレータを構成する場合は、このオフセットが誤判定を発生して歩留りの低下の要因となる。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、入力カップリング容量の増加による回路規模の増大を抑えつつ精度よくオフセットを補正することができるコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るコンパレータ回路は、絶対値が同じで極性が異なる電圧対からなる基準電圧と、絶対値が同じで極性が異なる電圧対からなる入力電圧と、を比較して比較結果を出力するコンパレータ回路であって、前記基準電圧又は前記入力電圧の電圧対に対応する第１の電圧及び第２の電圧の入力を受ける入力部と、前記第１の電圧に基づく電荷を保持する第１の入力キャパシタ及び前記第２の電圧に基づく電荷を保持する第２の入力キャパシタからなる入力キャパシタ対と、前記第１の入力キャパシタに接続された第１の入力差動素子及び前記第２の入力キャパシタに接続された第２の入力差動素子からなる入力差動対と、を含み、前記第１の電圧に基づいて前記第１の入力差動素子を流れる第１の電流を生成し、前記第２の電圧に基づいて前記第２の入力差動素子を流れる第２の電流を生成する電圧電流変換部と、第１の補正差動素子及び第２の補正差動素子からなるオフセット補正差動対を含み、前記第１の電流と前記第２の電流との差分に基づいて前記第１の電圧及び前記第２の電圧のオフセットを補正するオフセット補正部と、前記第１の電圧及び前記第２の電圧が前記基準電圧の電圧対であるときの前記第１の電流及び前記第２の電流と、前記第１の電圧及び前記第２の電圧が前記入力電圧の電圧対であるときの前記第１の電流及び前記第２の電流と、に基づいて前記基準電圧と前記入力電圧とを比較する比較部と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明に係るコンパレータ回路によれば、回路規模を抑えつつ、精度よくオフセットを補正することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本実施例のコンパレータ回路の構成を示す回路図である。
【図２】本実施例のコンパレータ回路における各電圧の時間変化を示すタイムチャートである。
【図３】比較例のコンパレータ回路の構成を示す回路図である。
【図４】比較例のコンパレータ回路における各電圧の時間変化を示すタイムチャートである。
【図５】実施例２のコンパレータ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【実施例１】
【００１４】
本実施例のコンパレータ回路１００は、有機EL表示装置の駆動回路等に用いられるＡＤ変換回路に搭載されている。コンパレータ回路１００は、基準電圧と入力電圧とを比較して比較結果を出力する。
【００１５】
図１は、本実施例のコンパレータ回路１００の構成を示す回路図である。コンパレータ回路１００は、セレクタ１１、電圧電流変換部１２、入力イコライザ１３、第１電流ミラー部１４、第２電流ミラー部１５、オフセット補正部１６、第１カレントミスマッチ検出回路１７、第２カレントミスマッチ検出回路１８及び比較部１９から構成されている。
【００１６】
コンパレータ回路１００には、絶対値が同じで極性が異なる電圧対である基準電圧信号ＲＥＦＰ及びＲＥＦＮが基準電圧として供給される。また、コンパレータ回路１００には、絶対値が同じで極性が異なる電圧対である入力電圧信号ＩＮＰ及びＩＮＮが入力電圧として供給される。
【００１７】
セレクタ１１は、トランジスタＭ１、Ｍ２、Ｍ３及びＭ４を含む。トランジスタＭ１、Ｍ２、Ｍ３及びＭ４は、例えば第２導電型であるＮチャネル型ＭＯＳトランジスタから構成されている。
【００１８】
トランジスタＭ１のソースには、入力電圧信号ＩＮＰが入力される。トランジスタＭ１は、ゲートに信号レベルが論理レベル０又は１に変化する比較制御信号Ｈ３ＣＫの供給を受け、比較制御信号Ｈ３ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ１がオンとなることにより、入力電圧信号ＩＮＰがトランジスタＭ１のドレインを介して電圧電流変換部１２に供給される。
【００１９】
トランジスタＭ２のソースには、入力電圧信号ＩＮＮが入力される。トランジスタＭ２は、ゲートに比較制御信号Ｈ３ＣＫの供給を受け、比較制御信号Ｈ３ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ２がオンとなることにより、入力電圧信号ＩＮＮがトランジスタＭ２のドレインを介して電圧電流変換部１２に供給される。
【００２０】
トランジスタＭ３のソースには、基準電圧信号ＲＥＦＰが入力される。トランジスタＭ３は、ゲートに信号レベルが論理レベル０又は１に変化するイコライズ制御信号Ｓ３ＣＫが供給を受け、イコライズ制御信号Ｓ３ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ３がオンとなることにより、基準電圧信号ＲＥＦＰがトランジスタＭ３のドレインを介して電圧電流変換部１２に供給される。
【００２１】
トランジスタＭ４のソースには、基準電圧信号ＲＥＦＮが入力される。トランジスタＭ４は、ゲートにイコライズ制御信号Ｓ３ＣＫが供給を受け、イコライズ制御信号Ｓ３ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ４がオンとなることにより、基準電圧信号ＲＥＦＮがトランジスタＭ４のドレインを介して電圧電流変換部１２に供給される。
【００２２】
イコライズ制御信号Ｓ３ＣＫ及び比較制御信号Ｈ３ＣＫは、異なるタイミングで論理レベル１となる。イコライズ制御信号Ｓ３ＣＫが論理レベル１の場合には、基準電圧信号ＲＥＦＰ及びＲＥＦＮが電圧電流変換部１２に供給される。比較制御信号Ｈ３ＣＫが論理レベル１の場合には、入力電圧信号ＩＮＰ及びＩＮＮが電圧電流変換部１２に供給される。
【００２３】
このように、セレクタ１１は、制御信号Ｈ３ＣＫ及び制御信号Ｓ３ＣＫの信号レベルに応じて、コンパレータ回路１００に入力される電圧信号を入力電圧信号ＩＮＰ及びＩＮＮと、基準電圧信号ＲＥＦＰ及びＲＥＦＮとに切り替える。すなわち、セレクタ１１は、基準電圧の電圧対に対応する第１の電圧及び第２の電圧（基準電圧信号ＲＥＦＰ及びＲＥＦＮ）又は入力電圧に対応する第１の電圧及び第２の電圧（入力電圧信号ＩＮＰ及びＩＮＮ）の入力を受ける入力部である。
【００２４】
電圧電流変換部１２は、トランジスタＭ５、Ｍ６及びＭ７を含む。トランジスタＭ５、Ｍ６及びＭ７は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。また、電流変換部１２は、キャパシタＣ１及びＣ２を含む。
【００２５】
トランジスタＭ５のソースは、接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ５のゲートには、バイアス電圧ＢＩＡＳ２が供給される。トランジスタＭ５は、バイアス電圧ＢＩＡＳ２に応じて定電流を流す定電流源である。トランジスタＭ５は、トランジスタＭ６及びＭ７に大電流が流れないように電流を制限する機能を有する。
【００２６】
トランジスタＭ６及びＭ７は、入力差動対２１を構成している。トランジスタＭ６及びトランジスタＭ７のソースは、互いに接続されるとともにトランジスタＭ５のドレインに接続されている。
【００２７】
キャパシタＣ１は、一端がトランジスタＭ１及びＭ３のドレインに接続され、他端がトランジスタＭ６のゲートに接続されている。キャパシタＣ２は、一端がトランジスタＭ７のゲートに接続され、他端がトランジスタＭ２及びＭ４のドレインに接続されている。キャパシタＣ１及びＣ２は、セレクタ１１を介して入力された基準電圧信号ＲＥＦＰ及びＲＥＦＮや、入力電圧信号ＩＮＰ及びＩＮＮに基づいて電荷を保持する入力カップリング容量としての機能を有する。
【００２８】
入力イコライザ１３は、トランジスタＭ１０及びＭ１１を含む。トランジスタＭ１０及びＭ１１は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
【００２９】
トランジスタＭ１０のドレインは、コンデンサＣ１の他端とトランジスタＭ６のゲートとの間の接続ノードに接続されている。トランジスタＭ１１のドレインは、コンデンサＣ２の他端とトランジスタＭ７のゲートとの間の接続ノードに接続されている。トランジスタＭ１０及びＭ１１の各々のソースには、バイアス電圧ＢＩＡＳ１が供給される。
【００３０】
トランジスタＭ１０及びＭ１１は、ゲートにイコライズ制御信号Ｓ３ＣＫの供給を受け、イコライズ制御信号Ｓ３ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ１０がオンとなることにより、バイアス電圧ＢＩＡＳ１がキャパシタＣ１に供給される。同様に、トランジスタＭ１１がオンとなることにより、バイアス電圧ＢＩＡＳ１がキャパシタＣ２に供給される。
【００３１】
第１電流ミラー部１４は、トランジスタＭ８、Ｍ１２及びＭ１７を含む。トランジスタＭ８、Ｍ１２及びＭ１７は、例えば第１導電型であるＰチャネル型ＭＯＳトランジスタから構成されている。
【００３２】
トランジスタＭ８のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ８のゲート及びドレインは互いに接続されるとともに、入力差動対２１を構成するトランジスタＭ６のドレインに接続されている。
【００３３】
トランジスタＭ１２のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ１２のドレインは、第１カレントミスマッチ検出回路１７を介して接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ１２のゲートは、トランジスタＭ８のゲートに接続されている。
【００３４】
トランジスタＭ１７のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ１７のドレインは、第２カレントミスマッチ検出回路１８を介して接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ１７のゲートは、トランジスタＭ１２のゲートに接続されている。
【００３５】
トランジスタＭ８のドレイン電流は、トランジスタＭ１２及びＭ１７により電流ミラーされる。すなわち、トランジスタＭ１２及びＭ１７の各々のソース−ドレイン間には、トランジスタＭ８のドレイン電流と同じ電流が流れる。
【００３６】
第２電流ミラー部１５は、トランジスタＭ９、Ｍ１３及びＭ１６を含む。トランジスタＭ９、Ｍ１３及びＭ１６は、例えばＰチャネル型ＭＯＳトランジスタから構成されている。
【００３７】
トランジスタＭ９のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ９のゲート及びドレインは互いに接続されるとともに、入力差動対２１を構成するトランジスタＭ７のドレインに接続されている。
【００３８】
トランジスタＭ１３のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ１３のドレインは、第１カレントミスマッチ検出回路１７を介して接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ１３のゲートは、トランジスタＭ９のゲートに接続されている。
【００３９】
トランジスタＭ１６のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ１６のドレインは、第２カレントミスマッチ検出回路１８を介して接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ１６のゲートは、トランジスタＭ１３のゲートに接続されている。
【００４０】
トランジスタＭ９のドレイン電流は、トランジスタＭ１３及びＭ１６により電流ミラーされる。すなわち、トランジスタＭ１３及びＭ１６の各々のソース−ドレイン間には、トランジスタＭ８のドレイン電流と同じ電流が流れる。
【００４１】
オフセット補正部１６は、トランジスタＭ２０、Ｍ２１、Ｍ２２、Ｍ２３及びＭ２４を含む。トランジスタＭ２０、Ｍ２１、Ｍ２２、Ｍ２３及びＭ２４は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。また、オフセット補正部１６は、キャパシタＣ３及びＣ４を含む。
【００４２】
トランジスタＭ２０のソースは、接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ２０のゲートには、バイアス電圧ＢＩＡＳ３が供給される。トランジスタＭ２０は、バイアス電圧ＢＩＡＳ３に応じて定電流を流す定電流源である。カレントミスマッチが無い場合、当該定電流を等分した電流がトランジスタＭ２１及びＭ２２に流れる。
【００４３】
トランジスタＭ２１及びＭ２２は、オフセット補正差動対２２を構成している。トランジスタＭ２１及びＭ２２のソースは、互いに接続されるとともにトランジスタＭ２０のドレインに接続されている。トランジスタＭ２１のゲートはノードｄｉｆｆｐ（第１のノード）に接続されている。トランジスタＭ２２のゲートはノードｄｉｆｆｎ（第２のノード）に接続されている。
【００４４】
トランジスタＭ２３のソースは、トランジスタＭ１３のドレインと第１カレントミスマッチ検出回路１７とを接続する接続ラインに接続されている。トランジスタＭ２３のドレインは、ノードｄｉｆｆｐを介してトランジスタＭ２１のゲートに接続されている。トランジスタＭ２３のゲートには、イコライズ制御信号Ｓ３ＣＫが供給される。トランジスタＭ２３は、イコライズ制御信号Ｓ３ＣＫの信号レベルに応じてオン又はオフとなるオフセット補正スイッチとしての機能を有する。
【００４５】
トランジスタＭ２４のソースは、トランジスタＭ１７のドレインと第２カレントミスマッチ検出回路１８とを接続する接続ラインに接続されている。トランジスタＭ２４のドレインは、ノードｄｉｆｆｎを介してトランジスタＭ２２のゲートに接続されている。トランジスタＭ２４のゲートには、イコライズ制御信号Ｓ３ＣＫが供給される。トランジスタＭ２４は、イコライズ制御信号Ｓ３ＣＫの信号レベルに応じてオン又はオフとなるオフセット補正スイッチとしての機能を有する。
【００４６】
キャパシタＣ３は、ノードｄｉｆｆｐに一端が接続され、接地ライン（接地電位ＶＳＳ）に他端が接続されている。キャパシタＣ４は、ノードｄｉｆｆｎに一端が接続され、接地ライン（接地電位ＶＳＳ）に他端が接続されている。キャパシタＣ３及びＣ４は、トランジスタＭ２３及びＭ２４からなるオフセット補正スイッチがオンの状態である場合に電荷を保持する差動ゲート保持容量としての機能を有する。
【００４７】
第１カレントミスマッチ検出回路１７は、トランジスタＭ１４及びＭ１５を含む。トランジスタＭ１４及びＭ１５は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。第１カレントミスマッチ検出回路１７は、トランジスタＭ１２及びＭ１４、M１５を流れる電流とトランジスタＭ１３を流れる電流との差分をカレントミスマッチとして検出する機能を有する。検出されたカレントミスマッチは、トランジスタＭ２３を介してノードｄｉｆｆｐの電圧に反映される。
【００４８】
トランジスタＭ１４及びＭ１５の各々のソースは、接地ライン（接地電位ＶＳＳ）に接続されている。また、トランジスタＭ１４及びＭ１５のゲートは、互いに接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１４のゲートに接続されるとともに、第１電流ミラー部１４を構成するトランジスタＭ１２のドレインに接続されている。
【００４９】
トランジスタＭ１５のドレインは、ノードｍｉｐを介して、第２電流ミラー部１５を構成するトランジスタＭ１３のドレインに接続されている。トランジスタＭ１３及びＭ１５を流れる電流に応じて、ノードｍｉｐの電圧が変化する。
【００５０】
第２カレントミスマッチ検出回路１８は、トランジスタＭ１８及びＭ１９を含む。トランジスタＭ１８及びＭ１９は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。第２カレントミスマッチ検出回路１８は、トランジスタＭ１６、Ｍ１８及びＭ１９を流れる電流とトランジスタＭ１７を流れる電流との差分をカレントミスマッチとして検出する機能を有する。検出されたカレントミスマッチは、トランジスタＭ２４を介してノードｄｉｆｆｎの電圧に反映される。
【００５１】
トランジスタＭ１８及びＭ１９の各々のソースは、接地ライン（接地電位ＶＳＳ）に接続されている。また、トランジスタＭ１８及びＭ１９のゲートは、互いに接続されている。トランジスタＭ１８のドレインは、トランジスタＭ１８のゲートに接続されるとともに、第２電流ミラー部１５を構成するトランジスタＭ１６のドレインに接続されている。
【００５２】
トランジスタＭ１９のドレインは、ノードｍｉｎを介して、第１電流ミラー部１４を構成するトランジスタＭ１７のドレインに接続されている。トランジスタＭ１７及びＭ１９を流れる電流に応じて、ノードｍｉｎの電圧が変化する。
【００５３】
比較部１９は、トランジスタＭ２５、Ｍ２６、Ｍ２７、Ｍ２８、Ｍ２９、Ｍ３０、Ｍ３１及びＭ３２を含む。また、比較部１９は、キャパシタＣ５及びＣ６を含む。
【００５４】
キャパシタＣ５は、トランジスタＭ１５のドレインとトランジスタＭ１３のドレインとの間のノードｍｉｐに一端が接続されている。キャパシタＣ６は、トランジスタＭ１９のドレインとトランジスタＭ１７のドレインとの間のノードｍｉｎに一端が接続されている。キャパシタＣ５及びＣ６は、それぞれノードｍｉｐ及びノードｍｉｎの電圧に応じた電荷を保持するインバータカップリング容量としての機能を有する。
【００５５】
トランジスタＭ２５は、例えばＰチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭ２５のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ２５のゲートには、バイアス電圧ＢＩＡＳ４が供給される。トランジスタＭ２５は、バイアス電圧ＢＩＡＳ４に応じて定電流を流す定電流源である。
【００５６】
トランジスタＭ２６、Ｍ２７、Ｍ２８、Ｍ２９、Ｍ３０及びＭ３１は、チョッパインバータ２３を構成している。トランジスタＭ２６及びＭ２８は、例えばＰチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭ２７、Ｍ２９、Ｍ３０及びＭ３１は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
【００５７】
トランジスタＭ２６及びＭ２７は、ドレイン同士が接続され、正極側（ＰＯＳ側）インバータを構成している。トランジスタＭ２６のソースは、トランジスタＭ２５のドレインに接続されている。トランジスタＭ２７のソースは、接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ２６及びＭ２７のドレインの接続端からは、出力信号ＯＵＴが出力される。
【００５８】
トランジスタＭ３０のソースは、トランジスタＭ２６及びＭ２７のドレインの接続端に接続されている。トランジスタＭ３０のドレインは、トランジスタＭ２６及びＭ２７のゲートに接続されている。トランジスタＭ３０は、ゲートにイコライズ制御信号Ｓ３ＣＫの供給を受け、イコライズ制御信号Ｓ３ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ３０がオンとなることにより、トランジスタＭ２６及びＭ２７の各々のゲートとドレインとが接続され、インバータの入出力が短絡される。
【００５９】
トランジスタＭ２８及びＭ２９は、ドレイン同士が接続され、負極側（ＮＥＧ側）インバータを構成している。トランジスタＭ２８のソースは、トランジスタＭ２５のドレインに接続されている。トランジスタＭ２９のソースは、接地ライン（接地電位ＶＳＳ）に接続されている。トランジスタＭ２８及びＭ２９のドレインの接続端からは、出力信号ＯＵＴＢが出力される。
【００６０】
トランジスタＭ３１のソースは、トランジスタＭ２８及びＭ２９のドレインの接続端に接続されている。トランジスタＭ３１のドレインは、トランジスタＭ２８及びＭ２９のゲートに接続されている。トランジスタＭ３１は、ゲートにイコライズ制御信号Ｓ３ＣＫの供給を受け、イコライズ制御信号Ｓ３ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ３１がオンとなることにより、トランジスタＭ２８及びＭ２９の各々のゲートとドレインとが接続され、インバータの入出力が短絡される。
【００６１】
トランジスタＭ３２は、例えばＰチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭ３２のソースは、電源ライン（電源電圧ＶＣＣ）に接続されている。トランジスタＭ３２のドレインは、トランジスタＭ２６のソース及びトランジスタＭ２８のソースに接続されている。トランジスタＭ３２は、ゲートに信号レベルが論理レベル０又は１に変化するラッチ制御信号Ｈ１ＣＫの供給を受け、ラッチ制御信号Ｈ１ＣＫの信号レベルに応じてオン又はオフとなる。トランジスタＭ３２がオンとなることにより、比較期間における比較結果がチョッパインバータ２３にラッチされる。すなわち、トランジスタ３２は、インバータラッチとしての機能を有する。
【００６２】
次に、本実施例のコンパレータ回路１００の動作について、図２のタイムチャートを参照しつつ説明する。
【００６３】
まず、イコライズ期間に論理レベル１のイコライズ制御信号Ｓ３ＣＫが、コンパレータ回路１００の外部（図示せず）から供給される。トランジスタＭ３、Ｍ４、Ｍ１０及びＭ１１は、ゲートに論理レベル１のイコライズ制御信号Ｓ３ＣＫの供給を受けてオンとなる。これにより、キャパシタＣ１は、「バイアス電圧ＢＩＡＳ１−基準電圧信号ＲＥＦＰ」に充電される。同様に、キャパシタＣ２は、「バイアス電圧ＢＩＡＳ１−基準電圧信号ＲＥＦＮ」に充電される。
【００６４】
また、トランジスタＭ１０及びＭ１１がオンとなるため、トランジスタＭ６及びＭ７のゲート同士が短絡される。トランジスタＭ６のドレイン電流は、トランジスタＭ８を流れ、トランジスタＭ１２、Ｍ１４及びＭ１５に電流ミラーされ、さらにトランジスタＭ１７に電流ミラーされる。一方、トランジスタＭ７のドレイン電流は、トランジスタＭ９に流れ、トランジスタＭ１３に電流ミラーされ、さらにトランジスタＭ１６、Ｍ１８及びＭ１９に電流ミラーされる。
【００６５】
トランジスタＭ２３及びＭ２４は、ゲートに論理レベル１のイコライズ制御信号Ｓ３ＣＫの供給を受けてオンとなる。これにより、イコライズ期間に、トランジスタＭ２３及び２４がオンとなる。ノードｄｉｆｆｐの電圧がトランジスタＭ２１のゲートに供給され、ノードｄｉｆｆｎの電圧がトランジスタＭ２２のゲートに供給される。これにより、トランジスタＭ２１及びＭ２２のドレイン−ソース間には、それぞれノードｄｉｆｆｐ及びノードｄｉｆｆｎの電圧に応じた電流が流れる。
【００６６】
このとき、ノードｄｉｆｆｐの電圧は、第１カレントミスマッチ検出回路１７によって検出された、Ｍ１５を流れる電流とトランジスタＭ１３を流れる電流との差分（カレントミスマッチ）により変動する。同様に、ノードｄｉｆｆｎの電圧は、第２カレントミスマッチ検出回路１８によって検出された、トランジスタＭ１９を流れる電流とトランジスタＭ１７を流れる電流との差分（カレントミスマッチ）により変動する。
【００６７】
すなわち、入力差動対２１、２２の差動素子（トランジスタＭ６及びＭ７、トランジスタＭ２１及びＭ２２）や、電流ミラーを構成する各素子（トランジスタＭ８、Ｍ１２、Ｍ１７、Ｍ９、Ｍ１３及びＭ１６）等を流れる電流にばらつきがある場合には、ノードｄｉｆｆｐ及びｄｉｆｆｎの電圧が上昇又は下降する。
【００６８】
ノードｄｉｆｆｐ及びノードｄｉｆｆｎの電圧の変化により、トランジスタＭ２１及びＭ２２を流れる電流が変化する。すなわち、トランジスタＭ２１及びＭ２２を流れる電流（すなわち、オフセット補正差動対２２の出力電流）は、差動電流の差分を反映した電流となる。
【００６９】
トランジスタＭ２１に流れる電流は、第１の電流ミラー部１４を介して、トランジスタＭ８及びＭ６にフィードバックされる。トランジスタＭ２２に流れる電流は、第２の電流ミラー部１５を介して、トランジスタＭ９及びＭ７にフィードバックされる。フィードバックは、入力差動対２１を流れる差動電流にばらつきがなくなるまで行われる。これにより、コンパレータ回路１００のオフセットが補正される。
【００７０】
また、論理レベル１のイコライズ制御信号Ｓ３ＣＫは、トランジスタＭ３０及びＭ３１のゲートに供給される。このため、イコライズ期間には、トランジスタＭ３０及びＭ３１がオンとなり、トランジスタＭ２６、Ｍ２７、Ｍ２８及びＭ２９からなるチョッパコンパレータ２３がリセットされる。
【００７１】
次に、比較期間において、論理レベル１の比較制御信号Ｈ３ＣＫ及びラッチ制御信号Ｈ１ＣＫが、コンパレータ回路１００に供給される。一方、イコライズ制御信号Ｓ３ＣＫは論理レベル０となる。これにより、トランジスタＭ３、Ｍ４、Ｍ１０、Ｍ１１、Ｍ２３、Ｍ２４、Ｍ３０及びＭ３１がオフとなる。
【００７２】
トランジスタＭ１及びＭ２は、ゲートに論理レベル１の比較制御信号Ｈ３ＣＫの供給を受けてオンとなる。これにより、入力電圧信号ＩＮＰ及びＩＮＮがコンパレータ回路１００に入力される。入力電圧信号ＩＮＰ及びＩＮＮは、電圧電流変換部１２による電流変換と、第１電流ミラー部１４及び第２電流ミラー部１５による電流ミラーを経て比較部１９に供給され、基準電圧信号ＲＥＦＰ及びＲＥＦＮと比較される。
【００７３】
入力電圧信号ＩＮＰと基準電圧信号ＲＥＦＰとを比較した比較電圧ＣＰ（＝ＩＮＰ−ＲＥＦＰ）に応じてトランジスタＭ１３及びＭ１５を流れる電流が変化し、ノードｍｉｐの電圧が上昇又は下降する。同様に、入力電圧信号ＩＮＮと基準電圧信号ＲＥＦＮとを比較した比較電圧ＣＮ（＝ＩＮＮ−ＲＥＦＮ）に応じてトランジスタＭ１７及びＭ１９を流れる電流が変化し、ノードｍｉｎの電圧が上昇又は下降する。
【００７４】
ノードｍｉｐ及びｍｉｎの上昇又は下降により、チョッパコンパレータ２３の状態が変化する。トランジスタＭ３２はゲートに論理レベル０のラッチ制御信号Ｈ１ＣＫの供給を受けてオン状態となる。これにより、ラッチ期間において、比較期間における比較結果がチョッパコンパレータ２３によりラッチされる。
【００７５】
以上の動作により、比較結果がラッチされ、出力信号ＯＵＴ及びＯＵＴＢとして出力される。
【００７６】
本実施例のコンパレータ回路１００では、セレクタ１１から入力された差動電圧（例えば、イコライズ期間では基準電圧信号ＲＥＦＰ及びＲＥＦＮ）が、電圧電流変換部１２において、入力差動対２１を流れる差動電流（トランジスタＭ６及びＭ７の各々を流れる電流）に変換される。差動電流は第１電流ミラー部１４及び第２電流ミラー部１５により電流ミラーされ、オフセット補正部１６に供給される。オフセット補正部１６は、差動電流の差分に応じたオフセット補正差動対２２の出力電流を第１電流ミラー部１４及び第２電流ミラー部１５を介してフィードバックすることにより電流のばらつきを補正する。かかる構成によれば、イコライズ期間において、入力差動対２１、第１電流ミラー部１４及び第２電流ミラー部１５を構成する各素子を流れる電流のばらつきが補正され、誤差がなくなる。従って、オフセット補正を精度よく行うことができる。
【００７７】
また、第１カレントミスマッチ検出回路１７及び第２カレントミスマッチ検出回路１８により、コンパレータ回路１００のオフセットに起因するカレントミスマッチが検出される。そして、オフセット補正部１６は、検出されたカレントミスマッチに基づいてオフセットの補正を行う。かかる構成によれば、簡易な構成で精度よくオフセット補正を行うことができる。
【００７８】
また、本実施例のコンパレータ回路１００では、トランジスタＭ６及びＭ７は定電流源であるトランジスタＭ５に接続され、トランジスタＭ６及びＭ７のドレイン電流が制限される。このため、キャパシタＣ１及びＣ２の容量を減らしても、トランジスタＭ６及びＭ７において強反転が生じない。従って、強反転領域でのトランジスタＭ６及びＭ７のＣＶ特性の急激な変化が生じないため、キャパシタＣ１及びＣ２において電荷保存がされなくなる状態とはならない。
【００７９】
このため、ノイズによる電流や電圧の大きな変動（揺れ）は発生しない。例えば図２に示すように、ノードｍｉｐ及びｍｉｎの電圧はイコライズ期間から比較期間にかけて安定して収束する。従って、イコライズ期間において入力差動対２１、第１電流ミラー部１４及び第２電流ミラー部１５における電流のばらつきが安定的に補正され、判定誤差の発生が抑制される。
【００８０】
図３は、本実施例のコンパレータ回路１００とは異なり、電圧電流変換部や電流ミラー部を有しない比較例のコンパレータ回路１１０の構成を示す回路図である。比較例のコンパレータ回路は、セレクタ１１１及び比較部１１９から構成されている。
【００８１】
セレクタ１１１は、トランジスタＭ１〜Ｍ４を含む。比較部１１９は、トランジスタＭ５〜Ｍ１２とキャパシタＣ１及びＣ２とを含む。トランジスタＭ１〜Ｍ４、Ｍ７、Ｍ８、Ｍ１０及びＭ１１は、Ｎチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭ５、Ｍ６、Ｍ９及びＭ１２は、Ｐチャネル型ＭＯＳトランジスタから構成されている。
【００８２】
トランジスタＭ６及びＭ７は、正極側（ＰＯＳ側）インバータを構成している。トランジスタＭ９及びＭ１０は、負極側（ＮＥＧ側）インバータを構成している。トランジスタＭ５は、ゲートにバイアス電圧ＰＢＩＡＳの供給を受けて定電流を流す定電流源である。
【００８３】
図４は、比較例のコンパレータ回路１１０における各電圧の時間変化を示すタイムチャートである。
【００８４】
イコライズ期間では、論理レベル１のイコライズ制御信号Ｓ３ＣＫが供給され、トランジスタＭ８及びＭ１１がオンとなる。これにより、正極側インバータ及び負極側インバータがそれぞれ短絡される。また、トランジスタＭ３及びＭ４がオンとなり、キャパシタＣ１及びＣ２は基準電圧信号ＲＥＦＰ及びＲＥＦＮにより充電される。
【００８５】
比較期間では、論理レベル１の比較制御信号Ｈ３ＣＫがコンパレータ回路１１０に供給される。一方、イコライズ制御信号Ｓ３ＣＫは論理レベル０となる。トランジスタＭ３、Ｍ４、Ｍ８及びＭ１１はオフとなり、トランジスタＭ１及びＭ２はオンとなる。これにより、入力電圧信号ＩＮＰ及びＩＮＮが入力され、基準電圧信号ＲＥＦＰ及びＲＥＦＮと比較される。
【００８６】
ラッチ期間では、論理レベル１のラッチ制御信号Ｈ１ＣＫがコンパレータ回路１１０に供給される。トランジスタＭ１２がオンとなり、比較期間における比較結果が、トランジスタＭ６、Ｍ７、Ｍ９及びＭ１０からなるインバータにラッチされる。
【００８７】
このような比較例のコンパレータ回路１１０では、ＮＭＯＳトランジスタであるトランジスタＭ７及びＭ１０のソースは定電流源に接続されていない。このため、各トランジスタのゲート容量は、閾値電圧付近から強反転領域において急激に増加する。このため、キャパシタＣ１及びＣ２の容量が小さい場合には、電荷保存がされない状態となる。かかる状態では、コモンノイズによりインバータの入力ゲートの電圧に揺れが生じ、コンパレータ回路１１０による比較結果に判定誤差が生じる。
【００８８】
これに対し、本実施例のコンパレータ回路１００では、上記の通り、キャパシタＣ１及びＣ２の容量を減らしても、電荷保存がされない状態とはならず、ノイズによる電流や電圧の変動（揺れ）が抑制される。
【００８９】
従って、本実施例のコンパレータ回路１００によれば、容量の増加による回路規模の増大を抑えつつ精度よくオフセットを補正することができる。
【実施例２】
【００９０】
次に、実施例２のコンパレータ回路について説明する。図５は、本実施例のコンパレータ回路２００の構成を示す回路図である。コンパレータ回路２００は、図１に示す実施例１のコンパレータ回路１００の構成に加えて、電圧下限リミッタ２４及び電圧上限リミッタ２５を有する。
【００９１】
電圧下限リミッタ２４は、トランジスタＭ３３、Ｍ３４、Ｍ３５及びＭ３６を含む。トランジスタＭ３３、Ｍ３４、Ｍ３５及びＭ３６は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
【００９２】
トランジスタＭ３３は、トランジスタＭ１２とトランジスタＭ１４とを接続する接続ラインの間に挿入されている。トランジスタＭ３３のソースは、トランジスタＭ１４のドレインに接続されている。トランジスタＭ３３のドレインは、トランジスタＭ１２のドレインに接続されている。
【００９３】
トランジスタＭ３４は、トランジスタＭ１３とトランジスタＭ１５とを接続する接続ラインの間に挿入されている。トランジスタＭ３４のソースは、トランジスタＭ１５のドレインに接続されている。トランジスタＭ３３のドレインは、ノードｍｉｐに接続されている。トランジスタＭ３３及びＭ３４のゲートは互いに接続され、バイアス電圧ＢＩＡＳ５の供給を受ける。
【００９４】
トランジスタＭ３５は、トランジスタＭ１７とトランジスタＭ１９とを接続する接続ラインの間に挿入されている。トランジスタＭ３５のソースは、トランジスタＭ１９のドレインに接続されている。トランジスタＭ３５のドレインは、ノードｍｉｎに接続されている。
【００９５】
トランジスタＭ３６は、トランジスタＭ１６とトランジスタＭ１８とを接続する接続ラインの間に挿入されている。トランジスタＭ３６のソースは、トランジスタＭ１８のドレインに接続されている。トランジスタＭ３６のドレインは、トランジスタＭ１６のドレインに接続されている。トランジスタＭ３５及びＭ３６のゲートは互いに接続され、バイアス電圧ＢＩＡＳ５の供給を受ける。
【００９６】
電圧上限リミッタ２５は、トランジスタＭ３７及びＭ３８を含む。トランジスタＭ３７及びＭ３８は、例えばＰチャネル型ＭＯＳトランジスタから構成されている。
【００９７】
トランジスタＭ３７は、トランジスタＭ１３のドレインとノードｍｉｐとの間に挿入されている。トランジスタＭ３７のソースは、トランジスタＭ１３のドレインに接続されている。トランジスタＭ３７のドレインは、ノードｍｉｐに接続されている。トランジスタＭ３７のゲートには、バイアス電圧ＢＩＡＳ６が供給される。
【００９８】
トランジスタＭ３８は、トランジスタＭ１７のドレインとノードｍｉｎとの間に挿入されている。トランジスタＭ３８のソースは、トランジスタＭ１７のドレインに接続されている。トランジスタＭ３８のドレインは、ノードｍｉｎに接続されている。トランジスタＭ３８のゲートには、バイアス電圧ＢＩＡＳ６が供給される。
【００９９】
電圧下限リミッタ２４は、トランジスタＭ１５及びＭ１９のドレインが接続されたノードの電圧が下がりすぎないように制限する機能を有する。電圧上限リミッタ２５は、トランジスタＭ１３及びＭ１７のドレインが接続されたノードの電圧が下がりすぎないように制限する機能を有する。
【０１００】
次に、本実施例のコンパレータ回路２００の動作について説明する。
【０１０１】
まず、イコライズ期間に論理レベル１のイコライズ制御信号Ｓ３ＣＫが、コンパレータ回路２００の外部（図示せず）から供給される。トランジスタＭ３、Ｍ４、Ｍ１０及びＭ１１は、ゲートに論理レベル１のイコライズ制御信号Ｓ３ＣＫの供給を受けてオンとなる。これにより、キャパシタＣ１は、「バイアス電圧ＢＩＡＳ１−基準電圧信号ＲＥＦＰ」に充電される。同様に、キャパシタＣ２は、「バイアス電圧ＢＩＡＳ１−基準電圧信号ＲＥＦＮ」に充電される。
【０１０２】
また、トランジスタＭ１０及びＭ１１がオンとなるため、トランジスタＭ６及びＭ７のゲート同士が短絡される。トランジスタＭ６のドレイン電流は、トランジスタＭ８を流れ、トランジスタＭ１２及びＭ１４に電流ミラーされ、さらにトランジスタＭ１７及びＭ１９に電流ミラーされる。一方、トランジスタＭ７のドレイン電流は、トランジスタＭ９を流れ、トランジスタＭ１３及びＭ１５に電流ミラーされ、さらにトランジスタＭ１６及びＭ１８に電流ミラーされる。
【０１０３】
このとき、トランジスタＭ１５のドレインが接続されたノードの電圧は、トランジスタＭ３４により、電圧が下がりすぎないように電圧制限される。一方、トランジスタＭ１３のドレインが接続されたノードの電圧は、トランジスタＭ３７により、電圧が上がりすぎないように電圧制限される。
【０１０４】
また、トランジスタＭ１７のドレインが接続されたノードの電圧は、トランジスタＭ３８により、電圧が下がりすぎないように電圧制限される。一方、トランジスタＭ１９のドレインが接続されたノードの電圧は、トランジスタＭ３５により、電圧が上がりすぎないように電圧制限される。
【０１０５】
トランジスタＭ２３及びＭ２４は、ゲートに論理レベル１のイコライズ制御信号Ｓ３ＣＫの供給を受けてオンとなる。これにより、イコライズ期間に、トランジスタＭ２３及び２４がオンとなる。ノードｄｉｆｆｐの電圧がトランジスタＭ２１のゲートに供給され、ノードｄｉｆｆｎの電圧がトランジスタＭ２２のゲートに供給される。これにより、トランジスタＭ２１及びＭ２２のドレイン−ソース間には、それぞれノードｄｉｆｆｐ及びノードｄｉｆｆｎの電圧に応じた電流が流れる。
【０１０６】
このとき、ノードｄｉｆｆｐの電圧は、第１カレントミスマッチ検出回路１７によって検出された、トランジスタＭ１５を流れる電流とトランジスタＭ１３を流れる電流との差分（カレントミスマッチ）により変動する。同様に、ノードｄｉｆｆｎの電圧は、第２カレントミスマッチ検出回路１８によって検出された、トランジスタＭ１９を流れる電流とトランジスタＭ１７を流れる電流との差分（カレントミスマッチ）により変動する。
【０１０７】
すなわち、入力差動対２１、２２の差動素子（トランジスタＭ６及びＭ７、トランジスタＭ２１及びＭ２２）や、電流ミラーを構成する各素子（トランジスタＭ８、Ｍ１２、Ｍ１７、Ｍ９、Ｍ１３及びＭ１６）等を流れる電流にばらつきがある場合には、ノードｄｉｆｆｐ及びｄｉｆｆｎの電圧が上昇又は下降する。
【０１０８】
ノードｄｉｆｆｐの電圧の変化は、トランジスタＭ２１に流れる電流を介して、トランジスタＭ８にフィードバックされる。ノードｄｉｆｆｎの電圧の変化は、トランジスタＭ２２に流れる電流を介して、トランジスタＭ９にフィードバックされる。
【０１０９】
電流のばらつきがオフセット補正差動対２２（トランジスタＭ２１及びＭ２２）の補正範囲を超えると、ノードｄｉｆｆｐ及びノードｄｉｆｆｎの電圧は、トランジスタＭ３４及びＭ３５により下限クランプ（下限電圧に固定）されるか又はトランジスタＭ３７及びＭ３８により上限クランプ（上限電圧に固定）される。
【０１１０】
また、イコライズ期間において、論理レベル１のイコライズ制御信号Ｓ３ＣＫは、トランジスタＭ３０及びＭ３１のゲートに供給される。このため、トランジスタＭ３０及びＭ３１がオンとなり、トランジスタＭ２６、Ｍ２７、Ｍ２８及びＭ２９からなるチョッパコンパレータ２３がリセットされる。
【０１１１】
次に、比較期間において、論理レベル１の比較制御信号Ｈ３ＣＫ及びラッチ制御信号Ｈ１ＣＫが、コンパレータ回路２００に供給される。一方、イコライズ制御信号Ｓ３ＣＫは論理レベル０となる。これにより、トランジスタＭ３、Ｍ４、Ｍ１０、Ｍ１１、Ｍ２３、Ｍ２４、Ｍ３０及びＭ３１がオフとなる。
【０１１２】
トランジスタＭ１及びＭ２は、ゲートに論理レベル１の比較制御信号Ｈ３ＣＫの供給を受けてオンとなる。これにより、入力電圧信号ＩＮＰ及びＩＮＮがコンパレータ回路２００に入力される。入力電圧信号ＩＮＰ及びＩＮＮは、電圧電流変換部１２による電流変換と、第１電流ミラー部１４及び第２電流ミラー部１５による電流ミラーを経て比較部１９に供給され、基準電圧信号ＲＥＦＰ及びＲＥＦＮと比較される。
【０１１３】
入力電圧信号ＩＮＰと基準電圧信号ＲＥＦＰとを比較した比較電圧ＣＰ（＝ＩＮＰ−ＲＥＦＰ）に応じてトランジスタＭ１３及びＭ１５を流れる電流が変化し、ノードｍｉｐの電圧が上昇又は下降する。同様に、入力電圧信号ＩＮＮと基準電圧信号ＲＥＦＮとを比較した比較電圧ＣＮ（＝ＩＮＮ−ＲＥＦＮ）に応じてトランジスタＭ１７及びＭ１９を流れる電流が変化し、ノードｍｉｎの電圧が上昇又は下降する。
【０１１４】
ノードｍｉｐ及びｍｉｎの上昇又は下降により、チョッパコンパレータ２３の状態が変化する。トランジスタＭ３２はゲートに論理レベル０のラッチ制御信号Ｈ１ＣＫの供給を受けてオン状態となる。これにより、ラッチ期間において、比較期間における比較結果がチョッパコンパレータ２３によりラッチされる。
【０１１５】
以上の動作により、比較結果がラッチされ、出力信号ＯＵＴ及びＯＵＴＢとして出力される。
【０１１６】
本実施例のコンパレータ回路２００によれば、トランジスタＭ３４及びＭ３５を含む電圧下限リミッタ２４により、ノードｄｉｆｆｐ及びｄｉｆｆｎの電圧が、トランジスタＭ２１及びＭ２２がオフとなるような電圧レベルまで低下することを防止することができる。従って、精度よくオフセット補正を行うことができる。
【０１１７】
また、トランジスタＭ３７及びＭ３８を含む電圧上限リミッタ２５により、ノードｄｉｆｆｐ及びｄｉｆｆｎの電圧の上昇が制限されるため、入力差動対２１、第１電流ミラー部１４及び第２電流ミラー部１５を流れる電流がオフセット補正差動対２２（トランジスタＭ２１、Ｍ２２）による補正範囲を超えた場合でも、コンパレータ回路２００はコンパレータ動作を行うことができる。
【０１１８】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、コンパレータ回路２００の比較結果をインバータラッチ（トランジスタＭ３２）の動作により保持している。しかし、比較結果を保持する構成はこれに限られず、例えばＤフリップフロップ等の論理ゲートに比較結果を入力する構成としても良い。
【０１１９】
また、上記実施例では、１ビット比較器としてのコンパレータ回路について説明したが、これに限られず、実施例１のコンパレータ回路１００や実施例２のコンパレータ回路２００を複数並べた多値フラッシュ型比較器や、逐次比較器としてコンパレータ回路を構成しても良い。
【符号の説明】
【０１２０】
１００  コンパレータ回路
１１  セレクタ
１２  電圧電流変換部
１３  入力イコライザ
１４  第１電流ミラー部
１５  第２電流ミラー部
１６  オフセット補正部
１７  第１カレントミスマッチ検出回路
１８  第２カレントミスマッチ検出回路
１９  比較部
２１  入力差動対
２２  オフセット補正差動対
２３  チョッパインバータ
２４  電圧下限リミッタ
２５  電圧上限リミッタ
【図１】
2019220818.tif 000003
【図２】
2019220818.tif 000004
【図３】
2019220818.tif 000005
【図４】
2019220818.tif 000006
【図５】
2019220818.tif 000007