(57)【要約】【課題】良好な電気特性を有する半導体装置を提供する。【解決手段】絶縁層と、絶縁層上の半導体層と、半導体層と電気的に接続するソース電極層およびドレイン電極層と、半導体層、ソース電極層およびドレイン電極層上のゲート絶縁膜と、半導体層の一部、ソース電極層の一部およびドレイン電極層の一部とゲート絶縁膜を介して重なるゲート電極層と、を有し、半導体層のチャネル幅方向の断面形状を略三角形または略台形とし、断面形状を四角形としたときよりも実効チャネル幅を短くする。【選択図】図１
2019212916.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上の酸化物半導体層と、
前記酸化物半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極層と、
前記酸化物半導体層と電気的に接続されるソース電極層およびドレイン電極層と、を有し、
チャネル幅方向の断面において、前記酸化物半導体層の前記絶縁層と接する長さをａとし、前記酸化物半導体層の高さをｂとするとき、前記酸化物半導体層と前記ゲート絶縁膜が接している領域の長さＤは、下記数式（１）の範囲であり、
前記酸化物半導体層の高さｂは、前記酸化物半導体層の前記絶縁層と接する長さａ以上であり、
チャネル幅方向の断面において、前記絶縁層は、前記酸化物半導体層と接する第１の領域と、前記酸化物半導体層と接しない第２の領域とを有し、
前記第１の領域の厚さは、前記第２の領域の厚さよりも大きいことを特徴とするトランジスタ。
【数１】
2019212916.tif 000034
【請求項２】
請求項１において、
前記酸化物半導体層の前記絶縁層と接する長さａは、１０ｎｍより大きく１００ｎｍ以下であることを特徴とするトランジスタ。
【請求項３】
請求項１または２において、
前記酸化物半導体層の高さｂは、１０ｎｍ以上２００ｎｍ以下であることを特徴とするトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、
マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本
発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、演算装置、撮像装置、そ
れらの駆動方法、または、それらの作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置と
も表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半
導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化
物半導体が注目されている。
【０００４】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００５】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラン
ジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一つとする。ま
たは、微細化に適した半導体装置を提供することを課題の一つとする。または、集積度の
高い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を
提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目
的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供する
ことを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする
。
【０００８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様は、酸化物半導体層をチャネル形成領域に有し、当該酸化物半導体層のチ
ャネル幅（Ｗ）方向の断面形状に特徴を有するトランジスタに関する。
【００１０】
本発明の一態様は、絶縁層と、絶縁層上の半導体層と、半導体層と電気的に接続するソー
ス電極層およびドレイン電極層と、半導体層、ソース電極層およびドレイン電極層上のゲ
ート絶縁膜と、半導体層の一部、ソース電極層の一部およびドレイン電極層の一部とゲー
ト絶縁膜を介して重なるゲート電極層と、を有し、チャネル幅方向の断面において、半導
体層の絶縁層と接する辺の長さをａとし、半導体層の高さをｂとするとき、半導体層とゲ
ート絶縁膜が接している領域の長さＤは、下記数式（１）の範囲であることを特徴とする
半導体装置である。
【００１１】
【数１】
2019212916.tif 000003
【００１２】
上記半導体層の絶縁層と接する辺の長さａは、１０ｎｍより大きく１００ｎｍ以下である
ことが好ましい。
【００１３】
また、半導体層の高さｂは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
【００１４】
また、半導体層としては酸化物半導体層を用いることができる。
【００１５】
上記酸化物半導体層はｃ軸に配向する結晶を有することが好ましい。
【００１６】
また、上記構成において、絶縁層を介して半導体層と重なる導電層が形成されていてもよ
い。
【００１７】
また、本発明の他の一態様は、絶縁層と、絶縁層上に第１の半導体層、第２の半導体層お
よび第３の半導体層の順で形成された積層と、積層と電気的に接続するソース電極層およ
びドレイン電極層と、積層、ソース電極層およびドレイン電極層上のゲート絶縁膜と、積
層の一部、ソース電極層の一部およびドレイン電極層の一部とゲート絶縁膜を介して重な
るゲート電極層と、を有し、チャネル幅方向の断面において、第２の半導体層の第１の半
導体層と接する辺の長さをｆとし、第２の半導体層の高さをｇとするとき、第２の半導体
層がゲート絶縁膜および第３の半導体層と接している領域の長さＪは、下記数式（２）の
範囲であることを特徴とする半導体装置である。
【００１８】
【数２】
2019212916.tif 000004
【００１９】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。
【００２０】
上記第２の半導体層の第１の半導体層と接する辺の長さｆは、１０ｎｍより大きく１００
ｎｍ以下であることが好ましい。
【００２１】
また、第２の半導体層の高さｇは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
【００２２】
また、上記構成において、絶縁層を介して積層と重なる導電層が形成されていてもよい。
【００２３】
また、本発明の他の一態様は、絶縁層と、絶縁層上の第１の半導体層、第２の半導体層の
順で形成された積層と、積層の一部と電気的に接続するソース電極層およびドレイン電極
層と、積層の一部、ソース電極層の一部、およびドレイン電極層の一部を覆う第３の半導
体層と、積層の一部、ソース電極層の一部、ドレイン電極層の一部、第３の半導体層と重
なるゲート絶縁膜およびゲート電極層と、を有し、チャネル幅方向の断面において、第２
の半導体層の第１の半導体層と接する辺の長さをｍとし、第２の半導体層の高さをｎとす
るとき、第２の半導体層と第３の半導体層が接している領域の長さＱは、下記数式（３）
の範囲であることを特徴とする半導体装置。
【００２４】
【数３】
2019212916.tif 000005
【００２５】
上記第２の半導体層の第１の半導体層と接する辺の長さｍは、１０ｎｍより大きく１００
ｎｍ以下であることが好ましい。
【００２６】
また、第２の半導体層の高さｎは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
【００２７】
また、上記構成において、絶縁層を介して積層と重なる導電層が形成されていてもよい。
【００２８】
上記二つの態様における第１の半導体層乃至第３の半導体層のそれぞれは第１の酸化物半
導体層乃至第３の酸化物半導体層とすることができる。
【００２９】
第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、
Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導
体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体層
よりも大きいことが好ましい。
【００３０】
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、ｃ軸に配向する結晶を有する
ことが好ましい。
【発明の効果】
【００３１】
本発明の一態様を用いることにより、半導体装置に良好な電気特性を付与することができ
る。または、微細化に適した半導体装置を提供することができる。または、集積度の高い
半導体装置を提供することができる。または、低消費電力の半導体装置を提供することが
できる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断
されてもデータが保持される半導体装置を提供することができる。または、新規な半導体
装置を提供することができる。
【００３２】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３３】
【図１】トランジスタを説明する上面図および断面図。
【図２】トランジスタのチャネル幅方向の断面を説明する図。
【図３】トランジスタのチャネル幅方向の断面を説明する図。
【図４】トランジスタを説明する断面図。
【図５】トランジスタを説明する上面図および断面図。
【図６】トランジスタのチャネル幅方向の断面を説明する図。
【図７】トランジスタのチャネル幅方向の断面を説明する図。
【図８】トランジスタを説明する上面図および断面図。
【図９】トランジスタのチャネル幅方向の断面を説明する図。
【図１０】トランジスタのチャネル幅方向の断面を説明する図。
【図１１】トランジスタの作製方法を説明する図。
【図１２】トランジスタの作製方法を説明する図。
【図１３】トランジスタの作製方法を説明する図。
【図１４】トランジスタの作製方法を説明する図。
【図１５】トランジスタを説明する断面図。
【図１６】酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。
【図１７】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１８】透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
【図１９】デバイスモデルを説明する上面図および断面図。
【図２０】デバイスモデルを説明する断面図。
【図２１】デバイスモデルのＩｄ−Ｖｇ特性。
【図２２】デバイスモデルを説明する断面図。
【図２３】デバイスモデルを説明する断面図。
【図２４】デバイスモデルのＩｄ−Ｖｇ特性。
【図２５】デバイスモデルのＩｄ−Ｖｇ特性。
【図２６】オン電流およびＳ値のチャネル幅依存性の計算結果を説明する図。
【図２７】半導体装置の断面図および回路図。
【図２８】記憶装置の回路図および断面図。
【図２９】ＲＦタグの構成例を説明する図。
【図３０】ＣＰＵの構成例を説明する図。
【図３１】記憶素子の回路図。
【図３２】表示装置の構成例を説明する図および画素の回路図。
【図３３】表示モジュールを説明する図。
【図３４】電子機器を説明する図。
【図３５】ＲＦタグの使用例を説明する図。
【図３６】トランジスタの断面ＴＥＭ写真。
【図３７】サンプルの断面ＴＥＭ写真。
【図３８】トランジスタを説明する上面図および断面図。
【図３９】トランジスタを説明する上面図および断面図。
【図４０】トランジスタを説明する上面図および断面図。
【図４１】トランジスタを説明する上面図および断面図。
【図４２】トランジスタを説明する断面図。
【図４３】トランジスタを説明する上面図および断面図。
【図４４】トランジスタを説明する上面図および断面図。
【図４５】トランジスタを説明する上面図および断面図。
【図４６】トランジスタを説明する上面図および断面図。
【図４７】トランジスタを説明する上面図および断面図。
【図４８】トランジスタを説明する上面図および断面図。
【図４９】トランジスタを説明する上面図および断面図。
【発明を実施するための形態】
【００３４】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
【００３５】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
【００３６】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
【００３７】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、電気的接続機能のみを有する素子（例えば、接続配線など）を介して接続
されている場合である。
【００３８】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
【００３９】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
【００４０】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
【００４１】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
【００４２】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
【００４３】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
【００４４】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
【００４５】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
【００４６】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４７】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
【００４８】
本発明の一態様のトランジスタは、シリコン（単結晶シリコン、多結晶シリコン、非晶質
シリコンなど）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、
アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体、または酸化物
半導体などをチャネル形成領域に用いることができる。特に、シリコンよりもバンドギャ
ップの大きい酸化物半導体を含んでチャネル形成領域を形成することが好ましい。
【００４９】
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）
を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む構
成とする。
【００５０】
以下では、特に断りのない限り、一例として、チャネル形成領域に酸化物半導体を含む半
導体装置について説明する。
【００５１】
図１（Ａ）、（Ｂ）、および図２（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０
１の上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線
Ａ１−Ａ２方向の断面が図１（Ｂ）に相当する。また、図１（Ａ）に示す一点鎖線Ａ３−
Ａ４方向の断面が図２（Ａ）または図２（Ｂ）に相当する。なお、図１（Ａ）、（Ｂ）、
および図２（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省
略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−
Ａ４方向をチャネル幅方向と呼称する場合がある。
【００５２】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
【００５３】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジ
スタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
【００５４】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００５５】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００５６】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
【００５７】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００５８】
トランジスタ１０１は、基板１１０上の絶縁層１２０と、当該絶縁層１２０上の酸化物半
導体層１３０と、当該酸化物半導体層１３０と電気的に接続するソース電極層１４０およ
びドレイン電極層１５０と、酸化物半導体層１３０、ソース電極層１４０およびドレイン
電極層１５０上のゲート絶縁膜１６０と、酸化物半導体層１３０の一部、ソース電極層１
４０の一部およびドレイン電極層１５０の一部とゲート絶縁膜１６０を介して重なるゲー
ト電極層１７０と、を有する。また、ゲート絶縁膜１６０およびゲート電極層１７０上に
は絶縁層１８０が設けられていてもよい。また、絶縁層１８０上に酸化物で形成された絶
縁層１８５が形成されていてもよい。絶縁層１８０および絶縁層１８５は必要に応じて設
ければよく、さらにその上部に他の絶縁層を形成してもよい。
【００５９】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
【００６０】
なお、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一
部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、およ
び／または、下面の少なくとも一部（または全部）に設けられている。
【００６１】
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）と、接触している。または、ソース
電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全
部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）と、接触
している。
【００６２】
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）と、電気的に接続されている。また
は、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部
（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部
）と、電気的に接続されている。
【００６３】
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）に、近接して配置されている。また
は、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部
（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部
）に、近接して配置されている。
【００６４】
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）の横側に配置されている。または、
ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（ま
たは全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）の
横側に配置されている。
【００６５】
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。また
は、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部
（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部
）の斜め上側に配置されている。
【００６６】
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）の上側に配置されている。または、
ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（ま
たは全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）の
上側に配置されている。
【００６７】
本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上３００ｎｍ以下のトップゲ
ート型構造である。また、ゲート電極層１７０とソース電極層１４０が重なる領域１９１
（ＬｏｖＳ）およびゲート電極層１７０とドレイン電極層１５０が重なる領域１９２（Ｌ
ｏｖＤ）を有する。領域１９１および領域１９２のチャネル長方向の幅は、寄生容量を小
さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。または、領域１９１お
よび領域１９２を有さない形状であってもよい。その場合の例を、図４３（Ａ）、図４３
（Ｂ）に示す。または、ゲート電極層１７０とソース電極層１４０との間、およびゲート
電極層１７０とドレイン電極層１５０との間にオフセット領域１３５を有する形状であっ
てもよい。その場合の例を、図４４（Ａ）、図４４（Ｂ）に示す。
【００６８】
図２（Ａ）は、図１（Ａ）に示すトランジスタ１０１における一点鎖線Ａ３−Ａ４方向（
チャネル幅方向）の断面の一態様である。チャネル幅方向の断面において酸化物半導体層
１３０は略三角形である。なお、略三角形には、三角形のほかに一部の頂点またはすべて
の頂点が曲率を有する形状や、一部の辺またはすべての辺が曲線や折れ線状となっている
形状を含むものとする。
【００６９】
また、チャネル幅方向における酸化物半導体層１３０の断面は、図２（Ｂ）に示すように
略台形であってもよい。略台形には、台形のほかに一部の頂点またはすべての頂点が曲率
を有する形状や、一部の辺またはすべての辺が曲線や折れ線状となっている形状を含むも
のとする。
【００７０】
図２（Ａ）、（Ｂ）に示すように、本発明の一態様のトランジスタでは酸化物半導体層１
３０のチャネル幅方向の断面形状を略三角形または略台形とする。ここで、チャネル幅方
向の断面における酸化物半導体層１３０の絶縁層１２０と接する辺の長さａおよび高さｂ
を同じとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さは当
該断面形状を四角形として形成した場合よりも短くなる。なお、高さｂは辺の長さａ以上
にする（ｂ≧ａ）ことが好ましい。ｂ≧ａとすることで実効的なチャネル幅を大きくする
ことができ、トランジスタのオン電流を高めることができる。
【００７１】
トランジスタのチャネルが半導体層の表面に形成される場合、チャネルが形成される半導
体層のチャネル幅方向の断面形状を略三角形または略台形とすることで当該断面形状を四
角形とした場合よりも表面積が小さくなる。そのため、実効的なチャネル幅が短くなりオ
ン電流は僅かに減少する。一方、ゲート電極層下における半導体層の体積が減少するため
、ゲート電極層から印加される電界が半導体層の内部にかかりやすくなり、Ｓ値（サブス
レッショルドスイング値）を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電
圧が０Ｖにおける電流）が極めて小さくなり、トランジスタの総合的な電気特性を向上さ
せることができる。当該効果は、本明細書で説明する他のトランジスタの構造に対しても
共通である。
【００７２】
また、半導体層のチャネル幅方向の断面形状を略三角形または略台形とすることで、半導
体層に対するゲート絶縁膜の被覆性が向上するため、ゲート絶縁膜の薄膜化を容易とする
ことができる。また、ゲート絶縁膜の被覆性の向上によって、ゲート耐圧の高いトランジ
スタを形成することができる。
【００７３】
なお、ゲート電極から印加される電界が半導体層の内部にかかりやすくするという観点か
ら、半導体層のチャネル幅方向の断面形状は略台形が好ましく、上底の短い略台形がより
好ましく、略三角形がさらに好ましいといえる。当該断面形状の詳細について図３を用い
て説明する。
【００７４】
図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はトランジスタのチャネル幅方向の断面における一
部の構成を示している。図３（Ａ）、（Ｂ）、（Ｃ）は本発明の一態様のトランジスタで
あり、断面形状が略三角形または略台形の酸化物半導体層１３０を有する。また、図３（
Ｄ）は比較となるトランジスタの一態様であり、断面形状が四角形の酸化物半導体層１３
０を有する。
【００７５】
図３（Ａ）は酸化物半導体層１３０のチャネル幅方向の断面形状が略三角形の場合であり
、酸化物半導体層１３０の絶縁層１２０と接する辺の長さをａ、酸化物半導体層１３０の
高さをｂとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤ
（図中に太線で表示）は下記数式（４）となる。
【００７６】
【数４】
2019212916.tif 000006
【００７７】
図３（Ｂ）は酸化物半導体層１３０のチャネル幅方向の断面形状が上底の短い略台形の場
合であり、酸化物半導体層１３０の絶縁層１２０と接する辺（下底）の長さをａ、酸化物
半導体層１３０の高さをｂ、酸化物半導体層１３０の上底をｃとしたとき、酸化物半導体
層１３０のゲート絶縁膜１６０と接する領域の長さＤは下記数式（５）となる。
【００７８】
【数５】
2019212916.tif 000007
【００７９】
例えば、上底ｃ＝ａ／３のとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領
域の長さＤは下記数式（６）となる。
【００８０】
【数６】
2019212916.tif 000008
【００８１】
また、図３（Ｃ）に示すように酸化物半導体層１３０のチャネル幅方向の断面形状が略台
形で、例えば、上底ｃ＝ａ／２のとき、酸化物半導体層１３０のゲート絶縁膜１６０と接
する領域の長さＤは下記数式（７）となる。
【００８２】
【数７】
2019212916.tif 000009
【００８３】
図３（Ｄ）は酸化物半導体層１３０のチャネル幅方向の断面形状が四角形の場合であり、
酸化物半導体層１３０の絶縁層１２０と接する辺の長さをａ、酸化物半導体層１３０の高
さをｂとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは
下記数式（８）となる。
【００８４】
【数８】
2019212916.tif 000010
【００８５】
ここで、前述したように酸化物半導体層１３０のチャネル幅方向の断面形状は四角形より
略三角形が好ましいことから、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域
の長さＤは数式（４）および数式（８）より下記数式（１）の範囲が好ましいといえる。
【００８６】
【数９】
2019212916.tif 000011
【００８７】
また、酸化物半導体層１３０のチャネル幅方向の断面形状は略台形より略三角形が好まし
いことから、例えば、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤ
は数式（４）および数式（７）より下記数式（９）の範囲がより好ましいといえる。
【００８８】
【数１０】
2019212916.tif 000012
【００８９】
また、酸化物半導体層１３０のチャネル幅方向の断面形状は上底の短い台形より略三角形
が好ましいことから、例えば、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域
の長さＤは数式（４）および数式（６）より下記数式（１０）の範囲がさらに好ましいと
いえる。
【００９０】
【数１１】
2019212916.tif 000013
【００９１】
以上により、本発明の一態様のトランジスタ１０１における酸化物半導体層１３０のチャ
ネル幅方向の断面形状においては、酸化物半導体層１３０の絶縁層１２０と接する辺の長
さをａ、酸化物半導体層１３０の高さをｂとしたとき、酸化物半導体層１３０のゲート絶
縁膜１６０と接する領域の長さＤを数式（１）の範囲、好ましくは数式（９）の範囲、よ
り好ましくは数式（１０）の範囲とする。
【００９２】
なお、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは、各形状を理
想的な三角形、台形、または四角形に近似させて算出することができるが、実際の形状は
頂点や辺が曲率を有する場合があるため、若干の誤差を含む。したがって、酸化物半導体
層１３０のゲート絶縁膜１６０と接する領域の長さＤの算出には酸化物半導体層１３０の
外周を検出する画像処理を用いることが好ましい。当該方法は、本明細書で説明する他の
トランジスタの構造における対象となる層の外周の算出にも用いることができる。
【００９３】
また、酸化物半導体層１３０の絶縁層１２０と接する辺の長さａは、１０ｎｍ以上１００
ｎｍ以下であることが好ましい。当該辺の長さａを上記範囲とすることで、チャネル幅方
向の断面形状が略三角形または上底の短い略台形の酸化物半導体層１３０を形成しやすく
なる。また、辺の長さａが１００ｎｍより長くなるとチャネル幅方向の断面形状が四角形
である場合とトランジスタの電気特性が同等となる場合がある。
【００９４】
また、酸化物半導体層１３０の高さｂは、１０ｎｍ以上２００ｎｍ以下であることが好ま
しい。高さｂが上記範囲から外れると、チャネル幅方向の断面形状が略三角形または上底
の短い略台形となる酸化物半導体層１３０の形成が非常に困難となる。
【００９５】
また、本発明の一態様のトランジスタ１０１は、図４（Ａ）に示すように、酸化物半導体
層１３０と基板１１０との間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲ
ート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電
圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極層１７０
と導電膜１７２を同電位とし、デュアルゲートトランジスタとして駆動させればよい。そ
の場合には、例えば、図４（Ｂ）に示すように、ゲート電極層１７０と導電膜１７２とを
、コンタクトホールを介して接続させてもよい。また、しきい値電圧の制御を行うには、
ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。
【００９６】
また、本発明の一態様のトランジスタは、図５（Ａ）、（Ｂ）および図６（Ａ）、（Ｂ）
に示す構成であってもよい。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ｂ１
−Ｂ２方向の断面が図５（Ｂ）に相当する。また、図５（Ａ）に示す一点鎖線Ｂ３−Ｂ４
方向の断面が図６（Ａ）または図６（Ｂ）に相当する。なお、図５（Ａ）、（Ｂ）、およ
び図６（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略し
て図示している。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４
方向をチャネル幅方向と呼称する場合がある。
【００９７】
図５（Ａ）、（Ｂ）および図６（Ａ）、（Ｂ）に示すトランジスタ１０２は、酸化物半導
体層１３０が絶縁層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１
３２、および第３の酸化物半導体層１３３の順で形成された点がトランジスタ１０１とは
異なる。
【００９８】
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化
物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる
。
【００９９】
また、図４（Ａ）、（Ｂ）に示す構成をトランジスタ１０２に適用することもできる。
【０１００】
図６（Ａ）は、図５（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向（チャネル幅方向）の断面の一
態様である。チャネル幅方向の断面において酸化物半導体層１３０は略三角形である。ま
た、チャネルが形成される第２の酸化物半導体層１３２は上底の短い略台形である。
【０１０１】
また、チャネル幅方向における酸化物半導体層１３０の断面は、図６（Ｂ）に示すように
略台形であってもよい。このとき、チャネルが形成される第２の酸化物半導体層１３２も
略台形となる。
【０１０２】
図６（Ａ）、（Ｂ）に示すように、本発明の一態様のトランジスタでは酸化物半導体層１
３０のチャネル幅方向の断面形状を略三角形または略台形とし、第２の酸化物半導体層１
３２のチャネル幅方向の断面形状を略台形とする。このとき、第２の酸化物半導体層１３
２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さは、第２
の酸化物半導体層１３２のチャネル幅方向の断面形状を四角形として形成した場合よりも
短くなる。
【０１０３】
図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はトランジスタのチャネル幅方向の断面における一
部の構成を示している。図７（Ａ）、（Ｂ）、（Ｃ）は本発明の一態様のトランジスタで
あり、断面形状が略三角形または略台形の酸化物半導体層１３０を有する。また、図７（
Ｄ）は比較となるトランジスタの一態様であり、四角形の酸化物半導体層１３０を有する
。
【０１０４】
図７（Ａ）は酸化物半導体層１３０のチャネル幅方向の断面形状が略三角形で、第２の酸
化物半導体層１３２の断面形状が上底ｈが極めて短い略台形の場合であり、第２の酸化物
半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｆ、第２の酸化物半導
体層１３２の高さをｇとしたとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０お
よび第３の酸化物半導体層１３３と接する領域の長さＪ（図中に太線で表示）は下記数式
（１１）となる。例えば、上底ｈは、０＜ｈ≦ｆ／４（ｈは０より大きくｆ／４以下）な
どとすることができる。
【０１０５】
【数１２】
2019212916.tif 000014
【０１０６】
なお、上底ｈの長さは０より大きいことから、第２の酸化物半導体層１３２のゲート絶縁
膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪに関しては下記数式（
１２）の関係も成り立つ。
【０１０７】
【数１３】
2019212916.tif 000015
【０１０８】
図７（Ｂ）は酸化物半導体層１３０のチャネル幅方向の断面形状が略台形で、第２の酸化
物半導体層１３２の断面形状が上底ｈが短い略台形の場合であり、第２の酸化物半導体層
１３２の第１の酸化物半導体層１３１と接する辺（下底）の長さをｆ、第２の酸化物半導
体層１３２の高さをｇ、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接
する辺（上底）の長さをｈとしたとき、第２の酸化物半導体層１３２のゲート絶縁膜１６
０および第３の酸化物半導体層１３３と接する領域の長さＪは図７（Ａ）と同じく数式（
１１）となる。
【０１０９】
例えば、上底ｈ＝ｆ／２のとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０およ
び第３の酸化物半導体層１３３と接する領域の長さＪは下記数式（１３）となる。
【０１１０】
【数１４】
2019212916.tif 000016
【０１１１】
また、図７（Ｃ）に示すように酸化物半導体層１３０のチャネル幅方向の断面形状が略台
形で、第２の酸化物半導体層１３２の断面形状が略台形であり、例えば、上底ｈ＝２ｆ／
３のとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体
層１３３と接する領域の長さＪは下記数式（１４）となる。
【０１１２】
【数１５】
2019212916.tif 000017
【０１１３】
図７（Ｄ）は酸化物半導体層１３０のチャネル幅方向の断面形状が四角形の場合であり、
第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｆ、第２
の酸化物半導体層１３２の高さをｇとしたとき、第２の酸化物半導体層１３２のゲート絶
縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは下記数式（１５）
となる。
【０１１４】
【数１６】
2019212916.tif 000018
【０１１５】
ここで、トランジスタ１０１と同様の理由により、酸化物半導体層１３０のチャネル幅方
向の断面形状は四角形より略三角形が好ましいことから、第２の酸化物半導体層１３２の
ゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは数式（１
２）および数式（１５）より下記数式（２）の範囲が好ましいといえる。
【０１１６】
【数１７】
2019212916.tif 000019
【０１１７】
また、酸化物半導体層１３０のチャネル幅方向の断面形状は略台形より略三角形が好まし
いことから、例えば、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸
化物半導体層１３３と接する領域の長さＪは数式（１２）および数式（１４）より下記数
式（１６）の範囲がより好ましいといえる。
【０１１８】
【数１８】
2019212916.tif 000020
【０１１９】
また、酸化物半導体層１３０のチャネル幅方向の断面形状は上底が短い略台形より略三角
形が好ましいことから、例えば、第２の酸化物半導体層１３２のゲート絶縁膜１６０およ
び第３の酸化物半導体層１３３と接する領域の長さＪは数式（１２）および数式（１３）
より下記数式（１７）の範囲がさらに好ましいといえる。
【０１２０】
【数１９】
2019212916.tif 000021
【０１２１】
以上により、本発明の一態様のトランジスタ１０２における酸化物半導体層１３０のチャ
ネル幅方向の断面形状においては、第２の酸化物半導体層１３２の第１の酸化物半導体層
１３１と接する辺の長さをｆ、第２の酸化物半導体層１３２の高さをｇとしたとき、第２
の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接す
る領域の長さＪを数式（２）の範囲、好ましくは数式（１６）の範囲、より好ましくは数
式（１７）の範囲とする。
【０１２２】
なお、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さｆは
、１０ｎｍ以上１００ｎｍ以下であることが好ましい。当該辺の長さｆを上記範囲とする
ことで、チャネル幅方向の断面形状が上底の短い略台形の第２の酸化物半導体層１３２を
形成しやすくなる。また、辺の長さｆが１００ｎｍより長くなるとチャネル幅方向の断面
形状が四角形である場合とトランジスタの電気特性が同等となる場合がある。
【０１２３】
また、第２の酸化物半導体層１３２の高さｇは、１０ｎｍ以上２００ｎｍ以下であること
が好ましい。高さｇが上記範囲から外れると、チャネル幅方向の断面形状が上底の短い略
台形となる第２の酸化物半導体層１３２の形成が非常に困難となる。
【０１２４】
また、本発明の一態様のトランジスタは、図８（Ａ）、（Ｂ）および図９（Ａ）、（Ｂ）
に示す構成であってもよい。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ｃ１
−Ｃ２方向の断面が図８（Ｂ）に相当する。また、図８（Ａ）に示す一点鎖線Ｃ３−Ｃ４
方向の断面が図９（Ａ）または図９（Ｂ）に相当する。なお、図８（Ａ）、（Ｂ）および
図９（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して
図示している。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方
向をチャネル幅方向と呼称する場合がある。
【０１２５】
図８（Ａ）、（Ｂ）および図９（Ａ）、（Ｂ）に示すトランジスタ１０３は、酸化物半導
体層１３０が絶縁層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１
３２の順で形成された積層と、当該積層の一部を覆う第３の酸化物半導体層１３３を有す
る点がトランジスタ１０１およびトランジスタ１０２とは異なる。
【０１２６】
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化
物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる
。
【０１２７】
なお、図８において、領域１９１および領域１９２を有さない形状であってもよい。その
場合の例を、図４５（Ａ）、図４５（Ｂ）に示す。
【０１２８】
なお、図３８（Ａ）および図３８（Ｂ）に示すように、第３の酸化物半導体層１３３が島
状に形成され、第３の酸化物半導体層１３３を覆うようにゲート絶縁膜１６０が形成され
ていてもよい。この場合においても、領域１９１および領域１９２を有さない形状であっ
てもよい。その場合の例を、図４６（Ａ）、図４６（Ｂ）に示す。または、ゲート電極層
１７０とソース電極層１４０との間、およびゲート電極層１７０とドレイン電極層１５０
との間にオフセット領域１３５を有する形状であってもよい。その場合の例を、図４７（
Ａ）、図４７（Ｂ）に示す。
【０１２９】
または、図３９（Ａ）および図３９（Ｂ）に示すように、第３の酸化物半導体層１３３と
ゲート絶縁膜１６０とが、島状に形成されていてもよい。この場合においても、領域１９
１および領域１９２を有さない形状であってもよい。その場合の例を、図４８（Ａ）、図
４８（Ｂ）に示す。または、ゲート電極層１７０とソース電極層１４０との間、およびゲ
ート電極層１７０とドレイン電極層１５０との間にオフセット領域を有する形状であって
もよい。その場合の例を、図４９（Ａ）、図４９（Ｂ）に示す。
【０１３０】
または、図４０（Ａ）および図４０（Ｂ）に示すように、第１の酸化物半導体層１３１お
よび第２の酸化物半導体層１３２を覆うように第３の酸化物半導体層１３３およびゲート
絶縁膜１６０が形成されていてもよい。この場合においても、領域１９１および領域１９
２を有さない形状であってもよいし、ゲート電極層１７０とソース電極層１４０との間、
およびゲート電極層１７０とドレイン電極層１５０との間にオフセット領域を有する形状
であってもよい。
【０１３１】
また、図４（Ａ）、（Ｂ）に示す構成をトランジスタ１０３に適用することもできる。
【０１３２】
具体的にトランジスタ１０３は、基板１１０上の絶縁層１２０と、当該絶縁層１２０上の
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成された積層と、当
該積層の一部と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、当
該積層の一部、ソース電極層１４０の一部、およびドレイン電極層１５０の一部を覆う第
３の酸化物半導体層１３３と、当該積層の一部、ソース電極層１４０の一部、ドレイン電
極層１５０の一部、第３の酸化物半導体層１３３と重なるゲート絶縁膜１６０およびゲー
ト電極層１７０と、を有する。また、ソース電極層１４０およびドレイン電極層１５０、
ならびにゲート電極層１７０上には絶縁層１８０が設けられていてもよい。また、絶縁層
１８０上に酸化物で形成された絶縁層１８５が形成されていてもよい。なお、絶縁層１８
０および絶縁層１８５は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成
してもよい。
【０１３３】
図９（Ａ）は、図８（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向（チャネル幅方向）の断面の一
態様である。チャネル幅方向の断面において第２の酸化物半導体層１３２の単層、または
第１の酸化物半導体層１３１と第２の酸化物半導体層１３２からなる積層は略三角形であ
る。
【０１３４】
また、チャネル幅方向における酸化物半導体層１３０の断面は、図９（Ｂ）に示すように
略台形であってもよい。このとき、チャネルが形成される第２の酸化物半導体層１３２も
略台形となる。
【０１３５】
図９（Ａ）、（Ｂ）に示すように、本発明の一態様のトランジスタでは第２の酸化物半導
体層１３２のチャネル幅方向の断面形状を略三角形または略台形とする。このとき、第２
の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さは第２の酸化
物半導体層１３２のチャネル幅方向の断面形状を四角形として形成した場合よりも短くな
る。
【０１３６】
図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はトランジスタのチャネル幅方向の断面における
一部の構成を示している。図１０（Ａ）、（Ｂ）、（Ｃ）は本発明の一態様のトランジス
タであり、断面形状が略三角形または略台形となる第１の酸化物半導体層１３１および第
２の酸化物半導体層１３２からなる積層を有する。また、図１０（Ｄ）は比較となるトラ
ンジスタの一態様であり、第１の酸化物半導体層１３１および第２の酸化物半導体層１３
２からなる積層の断面形状が四角形である構成を有する。
【０１３７】
図１０（Ａ）は第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる
積層のチャネル幅方向の断面形状が略三角形の場合であり、第２の酸化物半導体層１３２
の第１の酸化物半導体層１３１と接する辺の長さをｍ、第２の酸化物半導体層１３２の高
さをｎとしたとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する
領域の長さＱ（図中に太線で表示）は下記数式（１８）となる。
【０１３８】
【数２０】
2019212916.tif 000022
【０１３９】
図１０（Ｂ）は第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる
積層のチャネル幅方向の断面形状が上底が短い略台形の場合であり、第２の酸化物半導体
層１３２の第１の酸化物半導体層１３１と接する辺の長さをｍ、第２の酸化物半導体層１
３２の高さをｎ、第２の酸化物半導体層１３２の上底をｐとしたとき、第２の酸化物半導
体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは下記数式（１９）とな
る。
【０１４０】
【数２１】
2019212916.tif 000023
【０１４１】
例えば、上底ｐ＝ｍ／３のとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１
３３と接する領域の長さＱは下記数式（２０）となる。
【０１４２】
【数２２】
2019212916.tif 000024
【０１４３】
また、図１０（Ｃ）に示すように第１の酸化物半導体層１３１および第２の酸化物半導体
層１３２からなる積層のチャネル幅方向の断面形状が略台形の場合であり、例えば、上底
ｐ＝ｍ／２のとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する
領域の長さＱは下記数式（２１）となる。
【０１４４】
【数２３】
2019212916.tif 000025
【０１４５】
図１０（Ｄ）は第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる
積層のチャネル幅方向の断面形状が四角形の場合であり、第２の酸化物半導体層１３２の
第１の酸化物半導体層１３１と接する辺の長さをｍ、第２の酸化物半導体層１３２の高さ
をｎとしたとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領
域の長さＱは下記数式（２２）となる。
【０１４６】
【数２４】
2019212916.tif 000026
【０１４７】
ここで、トランジスタ１０１と同様の理由により、第１の酸化物半導体層１３１および第
２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状は四角形より略三角
形が好ましいことから、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接
する領域の長さＱは数式（１８）および数式（２２）より下記数式（３）の範囲が好まし
いといえる。
【０１４８】
【数２５】
2019212916.tif 000027
【０１４９】
また、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチ
ャネル幅方向の断面形状は略台形より略三角形が好ましいことから、例えば、第２の酸化
物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは数式（１８）お
よび数式（２１）より下記数式（２３）の範囲がより好ましいといえる。
【０１５０】
【数２６】
2019212916.tif 000028
【０１５１】
また、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチ
ャネル幅方向の断面形状は上底の短い略台形より略三角形が好ましいことから、例えば、
第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは数式
（１８）および数式（２０）より下記数式（２４）の範囲がさらに好ましいといえる。
【０１５２】
【数２７】
2019212916.tif 000029
【０１５３】
以上により、本発明の一態様のトランジスタ１０３における酸化物半導体層１３０のチャ
ネル幅方向の断面形状においては、第２の酸化物半導体層１３２の第１の酸化物半導体層
１３１と接する辺の長さをｍ、第２の酸化物半導体層１３２の高さをｎとしたとき、第２
の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱを数式（３
）の範囲、好ましくは数式（２３）の範囲、より好ましくは数式（２４）の範囲とする。
【０１５４】
なお、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さｍは
、１０ｎｍ以上１００ｎｍ以下であることが好ましい。当該辺の長さｍを上記範囲とする
ことで、チャネル幅方向の断面形状が上底の短い略台形の第２の酸化物半導体層１３２を
形成しやすくなる。また、辺の長さｍが１００ｎｍより長くなるとチャネル幅方向の断面
形状が四角形である場合とトランジスタの電気特性が同等となる場合がある。
【０１５５】
また、第２の酸化物半導体層１３２の高さｎは、１０ｎｍ以上２００ｎｍ以下であること
が好ましい。高さｎが上記範囲から外れると、チャネル幅方向の断面形状が上底の短い略
台形となる第２の酸化物半導体層１３２の形成が非常に困難となる。
【０１５６】
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）に示す構成であってもよ
い。図４１（Ａ）は上面図であり、図４１（Ａ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が
図４１（Ｂ）に相当する。なお、図４１（Ａ）、（Ｂ）では、図の明瞭化のために一部の
要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｄ１−Ｄ２方向をチャ
ネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
【０１５７】
図４１（Ａ）、（Ｂ）に示すトランジスタ１０４はセルフアライン型構造であり、一例と
して三層構造の酸化物半導体層１３０を図示しているが、単層構造などであってもよい。
なお、チャネル幅方向の断面の説明は、トランジスタ１０１またはトランジスタ１０２の
説明を参照することができる。
【０１５８】
また、酸化物半導体層１３０の一部には、ｎ型の低抵抗領域であるソース領域１４１およ
びドレイン領域１５１が形成されている。当該低抵抗領域は、ゲート電極層１７０をマス
クとして不純物を添加することで形成することができる。当該不純物の添加方法としては
、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーショ
ン法などを用いることができる。
【０１５９】
酸化物半導体層１３０の導電率を高める不純物としては、例えば、リン（Ｐ）、砒素（Ａ
ｓ）、およびアンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、
アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（
Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、亜鉛（Ｚｎ）、および炭素（Ｃ）のいずれかから
選択される一つ以上を用いることができる。
【０１６０】
また、ソース領域１４１およびドレイン領域１５１には、配線１４２および配線１５２が
それぞれ接している。
【０１６１】
なお、トランジスタ１０４は、図４２（Ａ）に示すようにソース領域１４１上およびドレ
イン領域１５１上のゲート絶縁膜１６０が除かれた構成であってもよい。また、図４２（
Ｂ）に示すようにソース領域１４１およびドレイン領域１５１において、その一部が除か
れた構成であってもよい。
【０１６２】
また、図４（Ａ）、（Ｂ）に示す構成をトランジスタ１０４に適用することもできる。
【０１６３】
図１および図２に示すトランジスタ１０１ではチャネルが形成される領域において酸化物
半導体層１３０は一層であるが、図５および図６に示すトランジスタ１０２ではチャネル
が形成される領域において酸化物半導体層１３０は基板１１０側から第１の酸化物半導体
層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が積層された三層
構造を有している。また、図８および図９に示すトランジスタ１０３では、トランジスタ
１０２と同様に三層構造の酸化物半導体層１３０を有しているが、チャネル形成領域にお
いて第２の酸化物半導体層１３２は第１の酸化物半導体層１３１および第３の酸化物半導
体層１３３で取り囲まれている構造となっている。また、図４１に示すトランジスタ１０
４のチャネル形成領域は、トランジスタ１０２と同様の構造を有している。
【０１６４】
上記いずれの構成においても、ゲート電極層１７０は、酸化物半導体層１３０のチャネル
幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、
ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、トラ
ンジスタ１０２およびトランジスタ１０３の構造において、酸化物半導体層１３０を構成
する三層の材料を適切に選択することで電流を第２の酸化物半導体層１３２の全体に流す
こともできる。酸化物半導体層１３０内部の第２の酸化物半導体層１３２に電流が流れる
ことで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、第２の
酸化物半導体層１３２を厚くすると、オン電流を向上させることができる。
【０１６５】
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
【０１６６】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０１６７】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタの構成要素について詳細を説明す
る。
【０１６８】
基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタのゲート電極層１７０、ソース電極層１４
０、およびドレイン電極層１５０の少なくとも一つは、上記の他のデバイスと電気的に接
続されていてもよい。
【０１６９】
絶縁層１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半
導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸
素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜である
ことがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏ
ｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量
が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時に
おける膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以
下の範囲が好ましい。また、上述のように基板１１０が他のデバイスが形成された基板で
ある場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦
になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）
法等で平坦化処理を行うことが好ましい。
【０１７０】
なお、本実施の形態では、酸化物半導体層１３０が三層構造である場合を主として詳細を
説明するが、積層数は問わない。トランジスタ１０１のように酸化物半導体層１３０が一
層の場合は、本実施の形態で説明する第２の酸化物半導体層１３２に相当する層を用いれ
ばよい。また、酸化物半導体層１３０が二層の場合は、例えば、トランジスタ１０２また
はトランジスタ１０３に示す酸化物半導体層１３０の構成において、第３の酸化物半導体
層１３３を設けない構成とすればよい。この構成の場合、第２の酸化物半導体層１３２と
第１の酸化物半導体層１３１を入れ替えることもできる。また、酸化物半導体層１３０が
四層以上である場合は、例えば、本実施の形態で説明する三層構造の積層に対して他の酸
化物半導体層を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体層を
挿入する構成とすることができる。
【０１７１】
一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第
３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー
）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギ
ー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネ
ルギーギャップ）を差し引いた値として求めることができる。
【０１７２】
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体
層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の
酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶ
のいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範
囲で真空準位に近い酸化物半導体で形成することが好ましい。
【０１７３】
このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３
０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネル
が形成される。
【０１７４】
また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２と絶縁層１２０が接した
場合の界面と比較して、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１との
界面には界面準位を形成されにくくなる。該界面準位はチャネルを形成することがあるた
め、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導
体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつき
を低減することができる。また、当該トランジスタの信頼性を向上させることができる。
【０１７５】
また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２とゲート絶縁膜１６０が
接した場合の界面と比較して、第２の酸化物半導体層１３２と第３の酸化物半導体層１３
３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層
１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
【０１７６】
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔ
ｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２
よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と
強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。す
なわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化
物半導体層１３２よりも酸素欠損が生じにくいということができる。
【０１７７】
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体
層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１
の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化
物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導
体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およ
びｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ
３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上と
する。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトラン
ジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、
トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であること
が好ましい。
【０１７８】
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３のＺｎおよびＯを除いて
のＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａ
ｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍ
ｉｃ％以上とする。また、第２の酸化物半導体層１３２のＺｎおよびＯを除いてのＩｎお
よびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉ
ｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未
満とする。
【０１７９】
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、３ｎｍ以上１
００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層
１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、
さらに好ましくは２０ｎｍ以上１００ｎｍ以下とする。また、第２の酸化物半導体層１３
２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３より厚い方が好ま
しい。
【０１８０】
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実
質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャ
リア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未
満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０１８１】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の
酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが
好ましい。
【０１８２】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例
えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において
、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体層のある深
さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
【０１８３】
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０１８４】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０１８５】
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも
、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる
。
【０１８６】
したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体
層１３２、第３の酸化物半導体層１３３の積層構造とすることで、第２の酸化物半導体層
１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を
有したトランジスタを形成することができる。
【０１８７】
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３
３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１
の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の
組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって
、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１
３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明
細書の図面において、当該積層体のそれぞれの界面は点線で表している。
【０１８８】
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
【０１８９】
例えば、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にはＩｎ：Ｇａ
：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：
６（原子数比）、第２の酸化物半導体層１３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：
５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いること
ができる。また、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１
：９：６（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、
１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いてもよい。な
お、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半
導体層１３３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％
の変動を含む。
【０１９０】
酸化物半導体層１３０における第２の酸化物半導体層１３２はウェル（井戸）となり、酸
化物半導体層１３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体層１
３２に形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変
化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成された
チャネルを埋め込みチャネルということもできる。
【０１９１】
また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン
膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る
。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第
２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。
【０１９２】
ただし、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端の
エネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの差が小さい場
合、第２の酸化物半導体層１３２の電子が該エネルギー差を越えてトラップ準位に達する
ことがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、絶縁膜界面
にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてし
まう。
【０１９３】
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体層
１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半
導体層１３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが必要となる
。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより
好ましい。
【０１９４】
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層
１３３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることで
トランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は
歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
【０１９５】
ソース電極層１４０およびドレイン電極層１５０には、酸化物半導体膜から酸素を引き抜
く性質を有する導電膜を用いると好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍ
ｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃなどを用いることができる。また、上記材料の合金や上
記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材
料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、特に酸素
と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高い
Ｗを用いることがより好ましい。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記
材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。
【０１９６】
酸化物半導体膜から酸素を引き抜く性質を有する導電膜の作用により、酸化物半導体膜中
の酸素が脱離し、酸化物半導体膜中に酸素欠損が形成される。膜中に僅かに含まれる水素
と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化
した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
【０１９７】
ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は
上記材料の積層であってもよい。なお、ゲート絶縁膜１６０に、ランタン（Ｌａ）、窒素
、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
【０１９８】
また、ゲート絶縁膜１６０の積層構造の一例について説明する。ゲート絶縁膜１６０は、
例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム
および酸化シリコン、または酸化ハフニウムおよび酸化窒化シリコンを含むと好ましい。
【０１９９】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以
下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることが
できる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構
造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率
を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有す
る酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系
などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０２００】
ところで、結晶構造を有する酸化ハフニウム内に、欠陥に起因した界面準位を有する場合
がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフ
ニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってト
ランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するため
に、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによ
って互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機
能を有する膜は、ゲート絶縁膜１６０に含まれる膜であってもよいし、酸化物半導体膜に
含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒
化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜には、
たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体または絶
縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体
よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する膜に
は、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体また
は絶縁体を用いる。
【０２０１】
一方、上述した結晶構造を有する酸化ハフニウム内における界面準位（トラップセンター
）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある
。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの
間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。また
は、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。ま
たは、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導
体または絶縁体を配置すればよい。このような半導体または絶縁体を用いることで、界面
準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持するこ
とができる。
【０２０２】
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲー
ト絶縁膜１６０内の界面準位に電荷を捕獲させるためには、酸化物半導体層１３０からゲ
ート電極層１７０に向かって電子を移動させればよい。具体的な例としては、高い温度（
例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲ
ート電極層１７０の電位をソース電極やドレイン電極の電位より高い状態にて１秒以上、
代表的には１分以上維持すればよい。
【０２０３】
このようにゲート絶縁膜１６０などの界面準位に所望の量の電子を捕獲させたトランジス
タは、しきい値電圧がプラス側にシフトする。ゲート電極層１７０の電圧や、電圧を印加
する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御
することができる。なお、電荷を捕獲させることができれば、ゲート絶縁膜１６０内でな
くても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。
【０２０４】
ゲート電極層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍ
ｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。
また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記
材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよ
い。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化
タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの
合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。
【０２０５】
ゲート絶縁膜１６０およびゲート電極層１７０上に形成する絶縁層１８０には、酸化アル
ミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、お
よび酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウ
ム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変
動要因となる水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸化物半導
体層１３０を構成する主成分材料である酸素の酸化物半導体層からの放出防止、絶縁層１
２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
【０２０６】
また、絶縁層１８０上には絶縁層１８５が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
【０２０７】
ここで、絶縁層１８５は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８５から放出される酸素はゲート絶縁膜１６０を経由して酸化物
半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領
域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジ
スタの電気特性を得ることができる。
【０２０８】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮
小するとオン電流は低下する。
【０２０９】
例えば、図８および図９に示す本発明の一態様のトランジスタでは、前述したように、チ
ャネルが形成される第２の酸化物半導体層１３２を覆うように第３の酸化物半導体層１３
３が形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。その
ため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることがで
き、トランジスタのオン電流を大きくすることができる。
【０２１０】
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅
方向を電気的に取り囲むようにゲート電極層１７０が形成されているため、酸化物半導体
層１３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印
加される。すなわち、酸化物半導体膜の全体的にゲート電界が印加させることとなり、電
流はチャネルとなる第２の酸化物半導体層１３２全体に流れるようになり、さらにオン電
流を高められる。
【０２１１】
また、本発明の一態様のトランジスタは、第２の酸化物半導体層１３２を第１の酸化物半
導体層１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導
体層１３２を三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排
除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に
加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を低下させることがで
きる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消
費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化すること
から、半導体装置の長期信頼性を向上させることができる。
【０２１２】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０２１３】
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタ１０１、トランジスタ１０２、
およびトランジスタ１０３の作製方法を説明する。
【０２１４】
始めに、図１１および図１２を用いてトランジスタ１０２の作製方法を説明する。また、
酸化物半導体層１３０の構成のみが異なるトランジスタ１０１の作製方法を合わせて説明
する。図１１および図１２において、図面の左側にはトランジスタのチャネル長方向の断
面を示し、右側にはチャネル幅方向の断面を示す。なお、チャネル幅方向の図面は拡大図
のため、各要素の見かけ上の膜厚は左右の図面で異なる。
【０２１５】
基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板、ＳＯＩ（Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であ
り、これらの基板上に半導体素子が設けられたものを用いてもよい。
【０２１６】
絶縁層１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化
マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウ
ム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成す
ることができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１３
０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる過剰な酸素を含む材
料で形成することが好ましい。
【０２１７】
また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによっ
て、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容易にすることがで
きる。
【０２１８】
なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡
散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。
【０２１９】
次に、絶縁層１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜１３１
ａ、第２の酸化物半導体層１３２となる第２の酸化物半導体膜１３２ａ、および第３の酸
化物半導体層１３３となる第３の酸化物半導体膜１３３ａをスパッタリング法、ＣＶＤ法
、ＭＢＥ法などを用いて成膜する（図１１（Ａ）参照）。
【０２２０】
なお、図１に示すトランジスタ１０１を形成する場合は、第２の酸化物半導体膜１３２ａ
の単膜を設ければよい。
【０２２１】
酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えた
マルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせ
ることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸
化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような
吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程
度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に
加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせ
て排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくこ
とが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いて
もよい。
【０２２２】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは
、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで
高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限
り防ぐことができる。
【０２２３】
第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸化物半
導体膜１３３ａには、実施の形態２で説明した材料を用いることができる。例えば、第１
の酸化物半導体膜１３１ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３ま
たは１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜１３２ａ
にＩｎ：Ｇａ：Ｚｎ＝１：１：１、３：１：２または５：５：６［原子数比］のＩｎ−Ｇ
ａ−Ｚｎ酸化物、第３の酸化物半導体膜１３３ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：
３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いるこ
とができる。なお、第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、お
よび第３の酸化物半導体膜１３３ａの原子数比はそれぞれ、誤差として上記の原子数比の
プラスマイナス２０％の変動を含む。また、成膜法にスパッタ法を用いる場合は、上記材
料をターゲットとして成膜することができる。
【０２２４】
また、第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸
化物半導体膜１３３ａとして用いることのできる酸化物半導体は、少なくともインジウム
（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含む
ことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減
らすため、それらと共に、スタビライザーを含むことが好ましい。
【０２２５】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
【０２２６】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。
【０２２７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
【０２２８】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
【０２２９】
ただし、実施の形態２に詳細を記したように、第１の酸化物半導体膜１３１ａおよび第３
の酸化物半導体膜１３３ａは、第２の酸化物半導体膜１３２ａよりも電子親和力が小さく
なるように材料を選択する。
【０２３０】
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
【０２３１】
第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、第３の酸化物半導体膜
１３３ａをＩｎ−Ｇａ−Ｚｎ酸化物をターゲットとしてスパッタ法で形成する場合、当該
ターゲットとしては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：
２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：
５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：
Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：２の原子数比を有するいずれかの材料を用いることができる。
【０２３２】
また、第２の酸化物半導体膜１３２ａは、第１の酸化物半導体膜１３１ａおよび第３の酸
化物半導体膜１３３ａよりもインジウムの含有量を多くするとよい。酸化物半導体では主
として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによ
り、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧ
ａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の
酸化物半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度の
トランジスタを実現することができる。
【０２３３】
第３の酸化物半導体膜１３３ａの形成後に、第１の加熱処理を行ってもよい。第１の加熱
処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不
活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい
。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸
素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理
によって、第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導体膜１３３ａの結晶性を
高め、さらに絶縁層１２０、および第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導
体膜１３３ａから水素や水などの不純物を除去することができる。なお、第１の加熱処理
は、後述する第１の酸化物半導体層１３１乃至第３の酸化物半導体層１３３を形成するエ
ッチングの後に行ってもよい。
【０２３４】
次に、第１のレジストマスクを第３の酸化物半導体膜１３３ａ上に形成する。レジストマ
スクは、例えば、電子ビーム露光、液浸露光、ＥＵＶ露光などを用いたリソグラフィ法で
形成することが好ましい。このとき、第１のレジストマスクの形成にネガ型のフォトレジ
スト材料を用いることで露光工程に要する時間を短くすることができる。また、ナノイン
プリントリソグラフィ法を用いて第１のレジストマスクを形成してもよい。当該レジスト
マスクを用いて、第３の酸化物半導体膜１３３ａ、第２の酸化物半導体膜１３２ａ、およ
び第１の酸化物半導体膜１３１ａを選択的にエッチングし、第３の酸化物半導体層１３３
、第２の酸化物半導体層１３２、第１の酸化物半導体層１３１の積層からなる酸化物半導
体層１３０を形成する（図１１（Ｂ）参照）。また、第３の酸化物半導体膜１３３ａ上に
金属膜や絶縁膜などを形成し、当該金属膜または絶縁膜を第１のレジストマスクを用いて
選択的にエッチングした層をハードマスクとして酸化物半導体層１３０の形成に利用して
もよい。このとき、適切な膜厚の金属膜または絶縁膜をハードマスクとすることで、酸化
物半導体層１３０のチャネル幅方向の断面形状を略三角形や上底の極めて小さい略台形と
することができる。なお、図１に示すトランジスタ１０１を形成する場合は、形成した酸
化物半導体膜の単膜を上記方法でエッチングし、酸化物半導体層１３０を形成すればよい
。
【０２３５】
このとき、図示するように絶縁層１２０の一部がエッチングされてもよい。絶縁層１２０
の一部がエッチングされることで、後に形成するゲート電極層１７０がゲート絶縁膜１６
０を介してチャネルが形成される第２の酸化物半導体層１３２を覆いやすくなる。
【０２３６】
次に、酸化物半導体層１３０上に第１の導電膜を形成する。第１の導電膜としては、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃなどを用いることができ
る。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、
上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であって
もよい。例えば、スパッタ法やＣＶＤ法などにより１００ｎｍのタングステン膜を形成す
る。
【０２３７】
次に、第１の導電膜上に第２のレジストマスクを形成する。そして、第２のレジストマス
クをマスクとして第１の導電膜を選択的にエッチングし、ソース電極層１４０、ドレイン
電極層１５０を形成する（図１１（Ｃ）参照）。
【０２３８】
なお、酸化物半導体層１３０のチャネル幅方向の断面形状を略台形とする場合は、ハード
マスクとして用いた金属膜をソース電極層１４０、ドレイン電極層１５０としてもよい。
このとき、領域１９１または領域１９２におけるチャネル幅方向の断面形状は図１５に示
すようになる。当該構造では酸化物半導体層１３０の側面にソース電極層１４０またはド
レイン電極層１５０が形成されないため、酸化物半導体層１３０にゲート電界がかかりや
すく、Ｓ値を低下させることができる。
【０２３９】
次に、酸化物半導体層１３０、ソース電極層１４０、およびドレイン電極層１５０上にゲ
ート絶縁膜１６０を形成する（図１２（Ａ）参照）。ゲート絶縁膜１６０には、酸化アル
ミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることがで
きる。なお、ゲート絶縁膜１６０は、上記材料の積層であってもよい。ゲート絶縁膜１６
０は、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて形成することができる。
【０２４０】
次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第２の導電膜を形成する。第２
の導電膜としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ
、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料
の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、お
よび上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。例えば、ス
パッタ法やＣＶＤ法などによりタングステンと窒化チタンの積層膜を形成する。
【０２４１】
次に、第２の導電膜上に第３のレジストマスクを形成し、当該レジストマスクを用いて、
第２の導電膜を選択的にエッチングし、ゲート電極層１７０を形成する（図１２（Ｂ）参
照）。
【０２４２】
次に、ゲート絶縁膜１６０およびゲート電極層１７０上に絶縁層１８０および絶縁層１８
５を形成する（図１２（Ｃ）参照）。絶縁層１８０および絶縁層１８５は、絶縁層１２０
と同様の材料、方法を用いて形成することができる。なお、絶縁層１８０には酸化アルミ
ニウムを用いることが特に好ましい。
【０２４３】
また、絶縁層１８０および／または絶縁層１８５にイオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい
。酸素を添加することによって、絶縁層１８０および／または絶縁層１８５から酸化物半
導体層１３０への酸素の供給をさらに容易にすることができる。
【０２４４】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第２の加熱処理により、絶縁層１２０、絶縁層１８０、絶縁層１８
５から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減すること
ができる。
【０２４５】
以上の工程において、図５および図６に示したトランジスタ１０２を作製することができ
る。また、前述したように、酸化物半導体層１３０を単層とすることで図１および図２に
示したトランジスタ１０１を作製することができる。
【０２４６】
次に、図８および図９に示すトランジスタ１０３の作製方法について説明する。なお、ト
ランジスタ１０１およびトランジスタ１０２の作製方法と重複する工程の説明は省略する
。
【０２４７】
基板１１０上に絶縁層１２０を形成し、当該絶縁層１２０上に第１の酸化物半導体層１３
１となる第１の酸化物半導体膜１３１ａ、および第２の酸化物半導体層１３２となる第２
の酸化物半導体膜１３２ａをスパッタリング法、ＣＶＤ法、ＭＢＥ法などを用いて成膜す
る（図１３（Ａ）参照）。
【０２４８】
次に、第１のレジストマスクを第２の酸化物半導体膜１３２ａ上に形成する。当該レジス
トマスクを用いて、第２の酸化物半導体膜１３２ａ、および第１の酸化物半導体膜１３１
ａを選択的にエッチングし、第２の酸化物半導体層１３２および第１の酸化物半導体層１
３１の積層を形成する（図１３（Ｂ）参照）。このとき、前述したトランジスタ１０１お
よびトランジスタ１０２の場合と同様に、適切な膜厚の金属膜または絶縁膜をハードマス
クとして用いることで、酸化物半導体層１３０のチャネル幅方向の断面形状を略三角形や
上底の極めて小さい略台形とすることができる。なお、第２の酸化物半導体膜１３２ａお
よび第１の酸化物半導体膜１３１ａのエッチング工程においては、図１３（Ｂ）に示すよ
うに、絶縁層１２０をオーバーエッチングすることが好ましい。また、図１３（Ｂ）の右
図に示すように、第２の酸化物半導体層１３２、第１の酸化物半導体層１３１および絶縁
層１２０のオーバーエッチング領域の側部は、それぞれの間で段差を有さない形状とする
ことが好ましい。このような形状とすることで、第２の酸化物半導体層１３２および第１
の酸化物半導体層１３１の積層に対してゲート絶縁膜およびゲート電極層の被覆性を向上
させることができる。
【０２４９】
次に、第２の酸化物半導体層１３２および第１の酸化物半導体層１３１の積層上に第１の
導電膜を形成する。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２
の第１の導電膜に関する説明を参照することができる。
【０２５０】
次に、第１の導電膜上に第２のレジストマスクを形成する。そして、第２のレジストマス
クをマスクとして第１の導電膜を選択的にエッチングし、ソース電極層１４０、ドレイン
電極層１５０を形成する（図１３（Ｃ）参照）。
【０２５１】
次に、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層上、ならび
にソース電極層１４０およびドレイン電極層１５０上に第３の酸化物半導体層１３３とな
る第３の酸化物半導体膜１３３ａをスパッタリング法、ＣＶＤ法、ＭＢＥ法などを用いて
成膜する。
【０２５２】
次に、第３の酸化物半導体膜１３３ａ上にゲート絶縁膜１６０を形成する。当該工程は、
前述したトランジスタ１０１およびトランジスタ１０２のゲート絶縁膜１６０に関する説
明を参照することができる。
【０２５３】
次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第２の導電膜１７０ａを形成す
る。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２の第２の導電膜
に関する説明を参照することができる。
【０２５４】
次に、第２の導電膜１７０ａ上に第４のレジストマスク１９０を形成する（図１４（Ａ）
参照）。そして、当該レジストマスクを用いて、第２の導電膜１７０ａを選択的にエッチ
ングし、ゲート電極層１７０を形成する。
【０２５５】
続いて、ゲート電極層１７０をマスクとしてゲート絶縁膜１６０を選択的にエッチングす
る。
【０２５６】
続いて、ゲート電極層１７０またはゲート絶縁膜１６０をマスクとして第３の酸化物半導
体膜１３３ａをエッチングし、第３の酸化物半導体層１３３を形成する（図１４（Ｂ）参
照）。
【０２５７】
上記、第２の導電膜１７０ａ、ゲート絶縁膜１６０、および第３の酸化物半導体膜１３３
ａのエッチングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法
はドライエッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッ
チング方法を選択してもよい。
【０２５８】
次に、ソース電極層１４０、ドレイン電極層１５０、およびゲート電極層１７０上に絶縁
層１８０および絶縁層１８５を形成する（図１４（Ｃ）参照）。当該工程は、前述したト
ランジスタ１０１およびトランジスタ１０２の絶縁層１８０および絶縁層１８５に関する
説明を参照することができる。
【０２５９】
以上の工程において、図８および図９に示したトランジスタ１０３を作製することができ
る。
【０２６０】
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱
ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよ
い。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃ
ａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄ
ｅｐｏｓｉｔｉｏｎ）法などがある。
【０２６１】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
【０２６２】
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
【０２６３】
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチ
ャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば
、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料
ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガス
と同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原
料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリア
ガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。ま
た、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２
の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し
、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜
が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すこと
で、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰
り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦ
ＥＴを作製する場合に適している。
【０２６４】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、および
ジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（Ｃ
Ｈ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また
、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定
されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）
を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）
を用いることもできる。
【０２６５】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオ
ゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチ
ルメチルアミド）ハフニウムなどがある。
【０２６６】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０２６７】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０２６８】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
【０２６９】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。な
お、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ
層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、
Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良
いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえ
て、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇ
ａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２７０】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０２７１】
（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタに使用することができる酸化物半
導体膜について説明する。
【０２７２】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
【０２７３】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【０２７４】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０２７５】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２７６】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２７７】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２７８】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２７９】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０２８０】
図１６（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１６（ｂ）は、図１
６（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。
【０２８１】
図１６（ｃ）は、図１６（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図１６（ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変
化していることがわかる。
【０２８２】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう）を行うと、スポットが観測される
（図１７（Ａ）参照）。
【０２８３】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【０２８４】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１
０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶
領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μ
ｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０２８５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０２８６】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２８７】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状
に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２８８】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜
の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形
成面または上面の法線ベクトルと平行にならないこともある。
【０２８９】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。
【０２９０】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２９１】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
【０２９２】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
【０２９３】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
【０２９４】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０２９５】
次に、微結晶酸化物半導体膜について説明する。
【０２９６】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘ
ｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
【０２９７】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある（図１７（Ｂ）参照）。
【０２９８】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２９９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０３００】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。
【０３０１】
図１７（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の
試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室
２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子
回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィル
ム室２２を有さなくても構わない。
【０３０２】
また、図１７（Ｄ）に、図１７（Ｃ）で示した透過電子回折測定装置内部の構造を示す。
透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が
、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過し
た電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光
板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターン
を測定することができる。
【０３０３】
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影
することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線
と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７
５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影
される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかって
いれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメ
ラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィル
ム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３
２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０３０４】
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダ
は、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質
２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は
、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ
以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる
精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すれば
よい。
【０３０５】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する
方法について説明する。
【０３０６】
例えば、図１７（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を
変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することがで
きる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図１７（Ａ）に示したような回
折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図１７（Ｂ）に示
したような回折パターンが観測される。
【０３０７】
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと
同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、
一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ
化率ともいう）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれ
ば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上
、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観
測される領域の割合を非ＣＡＡＣ化率と表記する。
【０３０８】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記）、または酸素を含む雰囲気に
おける４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンし
ながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャ
ンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変
換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍの
ナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ
化率の算出には、６試料における平均値を用いた。
【０３０９】
各試料におけるＣＡＡＣ化率を図１８（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡ
ＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処
理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）で
あった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即
ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低く
なる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理において
も高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０３１０】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０３１１】
図１８（Ｂ）および図１８（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−Ｏ
Ｓ膜の平面ＴＥＭ像である。図１８（Ｂ）と図１８（Ｃ）とを比較することにより、４５
０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い
温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０３１２】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。
【０３１３】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０３１４】
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタのチャネル幅方向の断面形状とその電
気特性について計算を行った結果を説明する。
【０３１５】
図１９（Ａ）、（Ｂ）および図２０（Ａ）、（Ｂ）、（Ｃ）は、計算に用いたデバイスモ
デルを説明する図である。図１９（Ａ）は上面図であり、図１９（Ａ）に示す一点鎖線Ｅ
１−Ｅ２の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｅ３−Ｅ
４の断面が図２０（Ａ）、（Ｂ）、（Ｃ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向を
チャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
【０３１６】
図１９（Ａ）、（Ｂ）および図２０（Ａ）、（Ｂ）、（Ｃ）に示すデバイスモデルは、絶
縁層５２０上に第１の酸化物半導体層５３１、第２の酸化物半導体層５３２の順で形成さ
れた積層と、当該積層の一部と電気的に接続するソース電極層５４０およびドレイン電極
層５５０と、当該積層の一部、ソース電極層５４０の一部、およびドレイン電極層５５０
の一部を覆う第３の酸化物半導体層５３３と、当該積層の一部、ソース電極層５４０の一
部、ドレイン電極層５５０の一部、第３の酸化物半導体層５３３と重なるゲート絶縁膜５
６０およびゲート電極層５７０と、を有する。
【０３１７】
当該デバイスモデルは、先の実施の形態で説明したトランジスタ１０３の構成を想定して
おり、各々の構成材料はトランジスタ１０３の構成材料に準ずる。また、第２の酸化物半
導体層５３２中には、ソース領域５４１およびドレイン領域５５１としてｎ＋領域を設け
てある。
【０３１８】
図２０（Ａ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が四角形のデ
バイスモデル（以下ＤＭ１）である。図２０（Ｂ）は、第２の酸化物半導体層５３２のチ
ャネル幅方向の断面形状が台形のデバイスモデル（以下ＤＭ２）である。図２０（Ｃ）は
、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が三角形のデバイスモデル（
以下ＤＭ３）である。当該３つのデバイスモデルでは、第２の酸化物半導体層５３２と第
１の酸化物半導体層５３１が接する領域の幅（チャネル幅（Ｗ））と第２の酸化物半導体
層５３２の高さＨを同じとしている。
【０３１９】
そのほか、当該３つのデバイスモデルの計算に用いる共通の数値は、表１に示すとおりで
ある。なお、計算には、シノプシス社製Ｓｅｎｔａｕｒｕｓを用いた。また、トラップ準
位やゲートリークは仮定していない。
【０３２０】
【表１】
2019212916.tif 000030
【０３２１】
また、当該デバイスモデルでは、本発明の一態様のトランジスタと同様にチャネルとなる
第２の酸化物半導体層５３２を覆うようにゲート電極層５７０を設ける。第２の酸化物半
導体層５３２と第１の酸化物半導体層５３１が接する面の位置と、第１の酸化物半導体層
５３１の側面近傍におけるゲート電極層５７０とゲート絶縁膜５６０が接する面の位置と
の高さの差Ｘは全て２０ｎｍとする。
【０３２２】
なお、第１の酸化物半導体層５３１および第３の酸化物半導体層５３３にはＩｎ：Ｇａ：
Ｚｎ＝１：３：２（原子数比）のＩＧＺＯ膜、第２の酸化物半導体層５３２にはＩｎ：Ｇ
ａ：Ｚｎ＝１：１：１（原子数比）のＩＧＺＯ膜を想定している。
【０３２３】
図２１に上記条件を用いた計算により得られた各デバイスモデルのＩｄ−Ｖｇ特性を示す
。図２１より、オン電流（Ｖｇ＝Ｖｔｈ＋１．５Ｖ時の電流値）はＤＭ３＜ＤＭ２＜ＤＭ
１となっていることがわかる。一方、Ｓ値およびしきい値電圧（Ｖｔｈ）はオン電流とは
逆の順が良い傾向を示している。
【０３２４】
ここで、表２にＤＭ１のチャネル断面積、実効チャネル幅、オン電流のそれぞれを１とし
たときのＤＭ２およびＤＭ３の相対値を示す。なお、チャネル断面積とは第２の酸化物半
導体層５３２の断面積に相当し、実効チャネル幅とは、第２の酸化物半導体層５３２の第
３の酸化物半導体層５３３と接する領域の長さに相当する。
【０３２５】
【表２】
2019212916.tif 000031
【０３２６】
表２より、オン電流の比率は実効チャネル幅の比率に近いことがわかる。これは、オン電
流が定義されるゲート電圧では、第２の酸化物半導体層５３２の表面に流れる電流の割合
が高まるためである。
【０３２７】
さらに詳細を調べるために、チャネル幅方向の断面形状が四角形、台形、三角形のデバイ
スモデルにおいて、チャネル断面積が等しい場合と、実効チャネル幅が等しい場合の計算
を行った。
【０３２８】
図２２（Ａ）、（Ｂ）、（Ｃ）は、チャネル断面積が等しい場合のデバイスモデルである
。図２２（Ａ）は第２の酸化物半導体層５３２のチャネル幅方向の断面形状が四角形のデ
バイスモデル（以下ＤＭ４）である。図２２（Ｂ）は、第２の酸化物半導体層５３２のチ
ャネル幅方向の断面形状が台形のデバイスモデル（以下ＤＭ５）である。図２２（Ｃ）は
、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が三角形のデバイスモデル（
以下ＤＭ６）である。ＤＭ４、ＤＭ５、ＤＭ６のそれぞれのチャネル断面積をＳ１、Ｓ２
、Ｓ３とするとき、Ｓ１＝Ｓ２＝Ｓ３である。また、当該３つのデバイスモデルでは、第
２の酸化物半導体層５３２と第１の酸化物半導体層５３１が接する領域の幅（チャネル幅
（Ｗ））は同じであるが、第２の酸化物半導体層５３２の高さＨは、ＤＭ４＜ＤＭ５＜Ｄ
Ｍ６となる。このとき、実効チャネル幅は、ＤＭ４＜ＤＭ５＜ＤＭ６となる。
【０３２９】
図２３（Ａ）、（Ｂ）、（Ｃ）は、実効チャネル幅が等しい場合のデバイスモデルである
。図２３（Ａ）は第２の酸化物半導体層５３２のチャネル幅方向の断面形状が四角形のデ
バイスモデル（以下ＤＭ７）である。図２３（Ｂ）は、第２の酸化物半導体層５３２のチ
ャネル幅方向の断面形状が台形のデバイスモデル（以下ＤＭ８）である。図２３（Ｃ）は
、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が三角形のデバイスモデル（
以下ＤＭ９）である。ＤＭ７、ＤＭ８、ＤＭ９のそれぞれの実効チャネル幅をＲ１、Ｒ２
、Ｒ３とするとき、Ｒ１＝Ｒ２＝Ｒ３である。また、当該３つのデバイスモデルでは、第
２の酸化物半導体層５３２と第１の酸化物半導体層５３１が接する領域の幅（チャネル幅
（Ｗ））は同じであるが、第２の酸化物半導体層５３２の高さＨは、ＤＭ７＜ＤＭ８＜Ｄ
Ｍ９となる。このとき、チャネル断面積は、ＤＭ９＜ＤＭ８＜ＤＭ７となる。
【０３３０】
上記形状について、ＤＭ１、ＤＭ２、ＤＭ３と同じ数値条件（第２の酸化物半導体層５３
２の膜厚の違いを除く）を用いて計算を行った。
【０３３１】
図２４にチャネル断面積が等しい場合の計算により得られた各デバイスモデルのＩｄ−Ｖ
ｇ特性を示す。また、表３にＤＭ４の実効チャネル幅、オン電流のそれぞれを１としたと
きのＤＭ５およびＤＭ６の相対値を示す。
【０３３２】
【表３】
2019212916.tif 000032
【０３３３】
図２４および表３より、Ｓ値はおよびＶｔｈは断面形状が三角形に近づくにつれて、より
良好になることがわかる。また、オン電流は、チャネル断面積ではなく、実効チャネル幅
に依存することがわかる。
【０３３４】
また、図２５に実効チャネル幅が等しい場合の計算により得られた各デバイスモデルのＩ
ｄ−Ｖｇ特性を示す。また、表４にＤＭ７のチャネル断面積、オン電流のそれぞれを１と
したときのＤＭ８およびＤＭ９の相対値を示す。
【０３３５】
【表４】
2019212916.tif 000033
【０３３６】
図２５および表４より、Ｓ値はおよびＶｔｈは断面形状が三角形に近づくにつれて、より
良好になることがわかる。また、オン電流は、チャネル断面積ではなく、実効チャネル幅
に依存することがわかる。
【０３３７】
以上の計算結果により、実効チャネル幅を長くし、チャネル断面積を小さくすることでト
ランジスタの電気特性（オン電流、Ｓ値、Ｖｔｈ）を向上させることがわかる。すなわち
、チャネル幅方向の断面形状は四角形よりも台形が好ましく、台形よりも三角形が好まし
いこということができる。
【０３３８】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０３３９】
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタのチャネル幅が電気特性に与える影響
について計算を行った結果を説明する。
【０３４０】
本実施の形態における計算は実施の形態５で用いたＤＭ１（四角形）およびＤＭ３（三角
形）を用い、表１におけるチャネル幅（Ｗ）の範囲を１０ｎｍ乃至１００ｎｍとして行っ
た。そのほかの条件は実施の形態５におけるＤＭ１およびＤＭ３を用いた計算と同じであ
る。
【０３４１】
図２６（Ａ）、（Ｂ）に計算の結果により得られたオン電流（Ｖｇ＝Ｖｔｈ＋１．５Ｖ）
およびＳ値のチャネル幅（Ｗ）依存性を示す。
【０３４２】
ＤＭ１とＤＭ３のどちらにおいてもチャネル幅（Ｗ）が小さくなるほどトランジスタ特性
は向上する傾向となるが、チャネル幅が１０ｎｍまで短くなるとオン電流は低下してしま
う。
【０３４３】
したがって、本発明の一態様のトランジスタでは、チャネル幅（Ｗ）は１０ｎｍより大き
く１００ｎｍ以下が好ましいといえる。
【０３４４】
なお、酸化物半導体層のチャネル幅方向の断面形状を略三角形または略台形とするにはマ
スクも同時にエッチングする必要がある。そのため、チャネル幅（Ｗ）が長い場合は、当
該断面形状を略三角形または略台形とすることが困難となる。したがって、チャネル幅（
Ｗ）は１０ｎｍより大きく６０ｎｍ以下がより好ましく、１０ｎｍより大きく４０ｎｍ以
下がさらに好ましい。
【０３４５】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０３４６】
（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を
参照して説明する。
【０３４７】
［断面構造］
図２７（Ａ）に本発明の一態様の半導体装置の断面図を示す。図２７（Ａ）に示す半導体
装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半
導体材料を用いたトランジスタ２１００を有している。図２７（Ａ）では、第２の半導体
材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタ１０
３を適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向
の断面、右側がチャネル幅方向の断面である。
【０３４８】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい
。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含
む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウ
ムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体
材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコン
などを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたト
ランジスタは、オフ電流が低い。
【０３４９】
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジス
タのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸
化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造な
ど、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０３５０】
図２７（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜
２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００
とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶
縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線
や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と
、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電
膜を加工して得られた配線２２０６と、が設けられている。
【０３５１】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、
より高密度に複数の回路を配置することができる。
【０３５２】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、
トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダング
リングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、
上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１
００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成
する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合
がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化
物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散
を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０
７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上すること
に加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の
信頼性も同時に向上させることができる。
【０３５３】
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０３５４】
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジ
スタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８（トランジスタ
１０１乃至トランジスタ１０３では絶縁層１８０に相当）を形成することが好ましい。ブ
ロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化
アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純
物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したが
って、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用い
ることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止する
とともに、酸化物半導体膜への水および水素の混入を防止することができる。
【０３５５】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（ト
ライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、
図２７（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半
導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には
、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２
２１１がエッチングされないようにするためのマスクとして機能するものである。なお、
凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太
い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設
けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、
ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板
２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限
定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わ
ない。
【０３５６】
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異
ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の
半導体装置を用いることにより実現できる回路構成の例を説明する。
【０３５７】
〔ＣＭＯＳ回路〕
図２７（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓ回路の構成を示している。
【０３５８】
〔アナログスイッチ〕
また、図２７（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
【０３５９】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２８
に示す。
【０３６０】
図２８（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第
２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。
なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いる
ことができる。
【０３６１】
図２８（Ｂ）に図２８（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置
では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲート
を設けない構成であってもよい。
【０３６２】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要
としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが
可能となるため、消費電力を十分に低減することができる。
【０３６３】
図２８（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、ト
ランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の
電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と
電気的に接続されている。
【０３６４】
図２８（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【０３６５】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、およ
び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定
の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以
下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。
その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にし
て、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート
に与えられた電荷が保持される（保持）。
【０３６６】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの
電荷は長時間にわたって保持される。
【０３６７】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をと
る。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲ
ートにＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トラ
ンジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけのしきい値
Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ
３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする
。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とす
ることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、
書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５
の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。
Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔ
ｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第
２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる
。
【０３６８】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかか
わらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより
小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずト
ランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電
位を第５の配線３００５に与えればよい。
【０３６９】
図２８（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図２８（Ａ
）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が
可能である。
【０３７０】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮
遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と
容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変
化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（
あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０３７１】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電
位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ
×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０３７２】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
【０３７３】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用された
トランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラン
ジスタを駆動回路上に積層して設ける構成とすればよい。
【０３７４】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
【０３７５】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
【０３７６】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子な
ど）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。
【０３７７】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
【０３７８】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオード
など）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機
材料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面
または文章において、その一部分を取り出して、発明の一態様を構成することが可能であ
るものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有
して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容
量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、
Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層
を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個
（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ
）の要素を抜き出して、発明の一態様を構成することは可能である。
【０３７９】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０３８０】
（実施の形態８）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦ
タグについて、図２９を参照して説明する。
【０３８１】
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶
し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよう
な特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個
体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極
めて高い信頼性が要求される。
【０３８２】
ＲＦタグの構成について図２９を用いて説明する。図２９は、ＲＦタグの構成例を示すブ
ロック図である。
【０３８３】
図２９に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８
０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制
することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これに
より、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを
防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることがで
きる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を
行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する
電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式
に用いることも可能である。
【０３８４】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。
【０３８５】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
【０３８６】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調を行うための回路である。
【０３８７】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
【０３８８】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０３８９】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。
本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、
ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書
き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データ
の読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、
データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制すること
ができる。
【０３９０】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるた
め、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデー
タを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにして
おくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで
、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ
固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることが
なく出荷後の製品に対応した顧客管理が容易となる。
【０３９１】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０３９２】
（実施の形態９）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０３９３】
図３０は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
【０３９４】
図３０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図３０に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図３０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
【０３９５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０３９６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０３９７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０３９８】
図３０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
【０３９９】
図３０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【０４００】
図３１は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。
【０４０１】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０
９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力さ
れ続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介し
て接地される構成とする。
【０４０２】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０４０３】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
【０４０４】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
【０４０５】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
【０４０６】
なお、図３１におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バック
ゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲー
トには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号と
すればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソ
ース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ
１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のＩｃ
ｕｔをより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信
号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトラン
ジスタを用いることもできる。
【０４０７】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図３１では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
【０４０８】
なお、図３１では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
【０４０９】
また、図３１において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りの
トランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成
されるトランジスタとすることもできる。
【０４１０】
図３１における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
【０４１１】
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
【０４１２】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１
２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわた
り保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デ
ータ）を保持することが可能である。
【０４１３】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
【０４１４】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
【０４１５】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
【０４１６】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆタグ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｔａｇ）にも応用可能である。
【０４１７】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０４１８】
（実施の形態１０）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について
説明する。
【０４１９】
［構成例］
図３２（Ａ）は、本発明の一態様の表示装置の上面図であり、図３２（Ｂ）は、本発明の
一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明
するための回路図である。また、図３２（Ｃ）は、本発明の一態様の表示装置の画素に有
機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である
。
【０４２０】
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また
、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネ
ル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一
基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタ
を用いることにより、信頼性の高い表示装置を提供することができる。
【０４２１】
アクティブマトリクス型表示装置の上面図の一例を図３２（Ａ）に示す。表示装置の基板
７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０
３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路
７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２
の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域
には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の
基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部
を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０４２２】
図３２（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線
駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設
ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７
００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増え
る。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ
、信頼性の向上、または歩留まりの向上を図ることができる。
【０４２３】
〔液晶表示装置〕
また、画素の回路構成の一例を図３２（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表
示装置の画素に適用することができる画素回路を示す。
【０４２４】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの
画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動
できるように構成されている。これにより、マルチドメイン構造に設計された画素の個々
の画素電極層に印加する信号を、独立して制御できる。
【０４２５】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には
、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４
は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７
１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることが
できる。これにより、信頼性の高い液晶表示装置を提供することができる。
【０４２６】
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気
的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素
電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる
形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
【０４２７】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７の
ゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３
に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミング
を異ならせ、液晶の配向を制御できる。
【０４２８】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層また
は第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０４２９】
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える
。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され
、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成され
る。
【０４３０】
なお、図３２（Ｂ）に示す画素回路は、これに限定されない。例えば、図３２（Ｂ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路
などを追加してもよい。
【０４３１】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図３２（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
【０４３２】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、
他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして
、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、そ
の励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光
素子は、電流励起型の発光素子と呼ばれる。
【０４３３】
図３２（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のト
ランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は
、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画
素回路は、デジタル時間階調駆動を適用することができる。
【０４３４】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
【０４３５】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素
子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の
一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方
）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７
２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電
源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されて
いる。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一
基板上に形成される共通電位線と電気的に接続される。
【０４３６】
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には他の実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示装置を提供することができる。
【０４３７】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低
電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ
、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい
値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４
に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２
４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しき
い値電圧を含む。
【０４３８】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省
略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲー
ト電極層との間で容量が形成されていてもよい。
【０４３９】
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方
式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態とな
るようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジス
タ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用ト
ランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動
用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０４４０】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２
４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をか
ける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し
、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させ
るために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする
。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し
、アナログ階調駆動を行うことができる。
【０４４１】
なお、画素回路の構成は、図３２（Ｃ）に示す画素構成に限定されない。例えば、図３２
（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論
理回路などを追加してもよい。
【０４４２】
図３２で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位
側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気
的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し
、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位な
ど、上記で例示した電位を入力可能な構成とすればよい。
【０４４３】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例え
ば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子
、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディス
プレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた
表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・
シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュ
レーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子
、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ
を用いた表示素子などの少なくとも一つを有している。これらの他にも、電気または磁気
的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有してい
ても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電
子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（Ｆ
ＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔ
ｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を
用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型
液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディ
スプレイ）などがある。電子インク、電子粉流体、または電気泳動素子を用いた表示装置
の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液
晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極として
の機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニ
ウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡ
Ｍなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減する
ことができる。
【０４４４】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０４４５】
（実施の形態１１）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図
３３を用いて説明を行う。
【０４４６】
図３３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板
８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテ
リー８０１１、タッチパネル８００４などは、設けられない場合もある。
【０４４７】
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
【０４４８】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネ
ル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０４４９】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８
００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板
）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。ま
たは、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッ
チパネルとすることも可能である。
【０４５０】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０４５１】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作
により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
【０４５２】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合
には、バッテリー８０１１を省略することができる。
【０４５３】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
【０４５４】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【０４５５】
（実施の形態１２）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
【０４５６】
図３４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図３４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
【０４５７】
図３４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３およ
び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
トセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。
【０４５８】
図３４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
【０４５９】
図３４（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
【０４６０】
図３４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。
【０４６１】
図３４（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
【０４６２】
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせる
ことができる。
【０４６３】
（実施の形態１３）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図３５を用いながら
説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類（運転免許証や住民票等、図３５（Ａ）参照）、記録媒体（ＤＶＤやビデ
オテープ等、図３５（Ｂ）参照）、乗り物類（自転車等、図３５（Ｃ）参照）、包装用容
器類（包装紙やボトル等、図３５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植
物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液
晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各
物品に取り付ける荷札（図３５（Ｅ）、図３５（Ｆ）参照）等に設けて使用することがで
きる。
【０４６４】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
【０４６５】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
【０４６６】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
【実施例】
【０４６７】
本実施例では、トランジスタおよび断面観察用のサンプルを作製し、その断面観察を行っ
た結果を説明する。
【０４６８】
［トランジスタおよびサンプルの作製］
トランジスタおよび断面観察用のサンプルは実施の形態１で説明したトランジスタ１０３
に相当する構造とした。なお、断面観察用のサンプルは第２の酸化物半導体層１３２に相
当する層の形状の明瞭な観察を行うため、第３の酸化物半導体層１３３を設けない構造と
し、チャネル幅方向の断面形状の異なるサンプル１乃至４を作製した。
【０４６９】
基板としては、シリコンウェハを用い、当該シリコンウェハを熱酸化することにより熱酸
化膜を形成し、当該熱酸化膜上に酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した
。
【０４７０】
次に、トランジスタにおいては厚さ約１０ｎｍの第１の酸化物半導体膜と、厚さ約４０ｎ
ｍの第２の酸化物半導体膜をスパッタ法により順に成膜した。また、断面観察用のサンプ
ルにおいては厚さ約２０ｎｍの第１の酸化物半導体膜と、厚さ約４０ｎｍ、６０ｎｍ、９
０ｎｍの第２の酸化物半導体膜をスパッタ法により順に成膜した。なお、上記膜厚は狙い
値である。
【０４７１】
次に、第２の酸化物半導体膜上にタングステン膜および有機樹脂を形成し、ネガ型のレジ
スト膜を形成し、レジスト膜に対して電子ビームを走査して露光し、現像処理を行うこと
でレジスト膜のパターンを形成した。
【０４７２】
そして、当該レジスト膜をマスクとして、有機樹脂およびタングステン膜を選択的にエッ
チングした。エッチング方法は誘導結合方式のドライエッチング装置を用いた。
【０４７３】
次に、レジスト膜および有機樹脂をアッシング工程により除去した。そして、タングステ
ン膜をマスクとして、第１の酸化物半導体膜および第２の酸化物半導体膜を選択的にエッ
チングし、第１の酸化物半導体層および第２の酸化物半導体層の積層を形成した。
【０４７４】
次に、エッチング工程によりタングステン膜を除去した。
【０４７５】
断面観察用のサンプルにおいては、上記エッチング工程を経て完成となり、観察用に炭素
膜および白金膜を上記積層を覆うように形成した。
【０４７６】
以下においてはトランジスタの作製方法のみを説明する。上記エッチング工程の後、第２
の酸化物半導体膜上にタングステン膜をスパッタ法により成膜した。そして、タングステ
ン膜上にレジスト膜のパターンを形成し、選択的にエッチングすることでソース電極層お
よびドレイン電極層を形成した。
【０４７７】
次に、第１の酸化物半導体層および第２の酸化物半導体層の積層上に厚さ５ｎｍの第３の
酸化物半導体膜をスパッタ法を用いて形成した。
【０４７８】
次に、第３の酸化物半導体膜上にゲート絶縁膜となる酸化窒化シリコン膜をプラズマＣＶ
Ｄ法により成膜した。
【０４７９】
続いて、窒化チタン膜とタングステン膜をスパッタ法により連続して成膜した。その後、
タングステン膜上にレジスト膜のパターンを形成した。
【０４８０】
次に、上記窒化チタン膜とタングステン膜をレジスト膜を用いて選択的にエッチングする
ことによりゲート電極層を形成し、当該ゲート電極層をマスクとしてゲート絶縁膜および
第３の酸化物半導体膜をエッチングし、第３の酸化物半導体層を形成した。
【０４８１】
次に、絶縁層として酸化アルミニウム膜および酸化窒化シリコン膜を成膜した。
【０４８２】
以上の工程により、トランジスタおよび断面観察用のサンプル１乃至４を作製した。
【０４８３】
［断面観察］
作製したトランジスタおよびサンプル１乃至４について、走査透過電子顕微鏡（ＳＴＥＭ
：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏ
ｐｅ）による断面観察を行った。
【０４８４】
図３６にトランジスタ（トランジスタ１０３に相当）のチャネル長方向の断面写真を示す
。当該断面写真は、図８（Ｂ）に相当する。
【０４８５】
図３７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）にサンプル１乃至４のチャネル幅方向の断面写真
を示す。当該断面写真は、図９（Ａ）または図９（Ｂ）に示す断面図に相当する。また、
断面形状の詳細な説明は図１０を参照することができる。
【０４８６】
図３７（Ａ）に示すサンプル１の断面写真では、狙い値４０ｎｍで成膜した第２の酸化物
半導体層を前述した方法でエッチングすることで略台形の断面形状が得られていることが
わかる。当該断面形状は、図１０（Ｃ）に近い形状といえる。
【０４８７】
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さ
ｍは３６ｎｍであり、第２の酸化物半導体層の高さｎは３６ｎｍであった。一方、サンプ
ル１の断面写真を画像処理することにより算出した当該長さＱは９１ｎｍであった。数式
（２２）より、８０．５ｎｍ≦Ｑ＜１０８ｎｍ、数式（２３）より、８０．５ｎｍ≦Ｑ≦
９２．２ｎｍであることから、サンプル１は本発明の一態様のトランジスタに適した形状
となっていることが確認できた。
【０４８８】
図３７（Ｂ）に示すサンプル２の断面写真では、狙い値６０ｎｍで成膜した第２の酸化物
半導体層を前述した方法でエッチングすることで略台形の断面形状が得られていることが
わかる。当該断面形状は、図１０（Ｂ）に近い形状といえる。
【０４８９】
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さ
ｍは５４ｎｍであり、第２の酸化物半導体層の高さｎは６０ｎｍであった。一方、サンプ
ル２の断面写真を画像処理することにより算出した当該長さＱは１４２ｎｍであった。数
式（２３）より、１３２ｎｍ≦Ｑ＜１５３ｎｍ、数式（２４）より、１３２ｎｍ≦Ｑ≦１
４５ｎｍであることから、サンプル２は本発明の一態様のトランジスタに適した形状とな
っていることが確認できた。
【０４９０】
図３７（Ｃ）に示すサンプル３の断面写真では、狙い値６０ｎｍで成膜した第２の酸化物
半導体層を前述した方法でエッチングすることで略三角形の断面形状が得られていること
がわかる。当該断面形状は、図１０（Ａ）に近い形状といえる。
【０４９１】
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さ
ｍは４６ｎｍであり、第２の酸化物半導体層の高さｎは６２ｎｍであった。一方、サンプ
ル３の断面写真を画像処理することにより算出した当該長さＱは１３９ｎｍであった。数
式（２４）より、１３２ｎｍ≦Ｑ≦１４３ｎｍであることから、サンプル３は本発明の一
態様のトランジスタに適した形状となっていることが確認できた。
【０４９２】
図３７（Ｄ）に示すサンプル４の断面写真では、狙い値９０ｎｍで成膜した第２の酸化物
半導体層を前述した方法でエッチングすることで略三角形の断面形状が得られていること
がわかる。当該断面形状は、図１０（Ａ）に近い形状といえる。
【０４９３】
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さ
ｍは５３ｎｍであり、第２の酸化物半導体層の高さｎは９１ｎｍであった。一方、サンプ
ル４の断面写真を画像処理することにより算出した当該長さＱは１９７ｎｍであった。数
式（２４）より、１８９ｎｍ≦Ｑ≦２０３ｎｍであることから、サンプル４は本発明の一
態様のトランジスタに適した形状となっていることが確認できた。
【０４９４】
以上の実施例の結果により、本発明の一態様のトランジスタを形成できることが確かめら
れた。
【０４９５】
なお、本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０４９６】
１０    電子銃室
１２    光学系
１４    試料室
１６    光学系
１８    カメラ
２０    観察室
２２    フィルム室
２４    電子
２８    物質
３２    蛍光板
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１１０    基板
１２０    絶縁層
１３０    酸化物半導体層
１３１    酸化物半導体層
１３１ａ    酸化物半導体膜
１３２    酸化物半導体層
１３２ａ    酸化物半導体膜
１３３    酸化物半導体層
１３３ａ    酸化物半導体膜
１３５    オフセット領域
１４０    ソース電極層
１５０    ドレイン電極層
１４１    ソース領域
１５１    ドレイン領域
１４２    配線
１５２    配線
１６０    ゲート絶縁膜
１７０    ゲート電極層
１７０ａ    導電膜
１７２    導電膜
１８０    絶縁層
１８５    絶縁層
１９０    レジストマスク
１９１    領域
１９２    領域
５２０    絶縁層
５３０    酸化物半導体層
５３１    酸化物半導体層
５３２    酸化物半導体層
５３３    酸化物半導体層
５４０    ソース電極層
５４１    ソース領域
５５０    ドレイン電極層
５５１    ドレイン領域
５６０    ゲート絶縁膜
５７０    ゲート電極層
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１４    データ線
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    表示部
９３３    リストバンド
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    配線
２２０３    プラグ
２２０４    絶縁膜
２２０５    配線
２２０６    配線
２２０７    絶縁膜
２２０８    ブロック膜
２２１１    半導体基板
２２１２    絶縁膜
２２１３    ゲート電極
２２１４    ゲート絶縁膜
２２１５    ドレイン領域
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2019212916.tif 000035
【図２】
2019212916.tif 000036
【図３】
2019212916.tif 000037
【図４】
2019212916.tif 000038
【図５】
2019212916.tif 000039
【図６】
2019212916.tif 000040
【図７】
2019212916.tif 000041
【図８】
2019212916.tif 000042
【図９】
2019212916.tif 000043
【図１０】
2019212916.tif 000044
【図１１】
2019212916.tif 000045
【図１２】
2019212916.tif 000046
【図１３】
2019212916.tif 000047
【図１４】
2019212916.tif 000048
【図１５】
2019212916.tif 000049
【図１６】
2019212916.tif 000050
【図１７】
2019212916.tif 000051
【図１８】
2019212916.tif 000052
【図１９】
2019212916.tif 000053
【図２０】
2019212916.tif 000054
【図２１】
2019212916.tif 000055
【図２２】
2019212916.tif 000056
【図２３】
2019212916.tif 000057
【図２４】
2019212916.tif 000058
【図２５】
2019212916.tif 000059
【図２６】
2019212916.tif 000060
【図２７】
2019212916.tif 000061
【図２８】
2019212916.tif 000062
【図２９】
2019212916.tif 000063
【図３０】
2019212916.tif 000064
【図３１】
2019212916.tif 000065
【図３２】
2019212916.tif 000066
【図３３】
2019212916.tif 000067
【図３４】
2019212916.tif 000068
【図３５】
2019212916.tif 000069
【図３６】
2019212916.tif 000070
【図３７】
2019212916.tif 000071
【図３８】
2019212916.tif 000072
【図３９】
2019212916.tif 000073
【図４０】
2019212916.tif 000074
【図４１】
2019212916.tif 000075
【図４２】
2019212916.tif 000076
【図４３】
2019212916.tif 000077
【図４４】
2019212916.tif 000078
【図４５】
2019212916.tif 000079
【図４６】
2019212916.tif 000080
【図４７】
2019212916.tif 000081
【図４８】
2019212916.tif 000082
【図４９】
2019212916.tif 000083