(57)【要約】【課題】アナログデジタル変換器装置を提供する。【解決手段】複数のチャネルにそれぞれ対応し、インターリーブされた複数のクロック信号に基づいて入力信号を変換して複数の量子化出力を発生させることに用いられ、クロック信号の各々がサンプリング周波数を有する複数のアナログデジタル変換器回路システムと、制御信号及び前記量子化出力に基づいてダウンサンプリング操作を行って、デジタル信号を出力するデータ出力回路システムと、を含み、デジタル信号は、アナログデジタル変換器回路システムの性能を決めることに用いられ、デジタル信号の周波数がＮ／Ｍ倍の前記サンプリング周波数に等価し、Ｎが正整数且つ前記チャネルの数であるアナログデジタル変換器装置。【選択図】図１Ａ
2019201394.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャネルにそれぞれ対応し、インターリーブされた複数のクロック信号に基づいて入力信号を変換して複数の量子化出力を発生させることに用いられ、前記クロック信号の各々がサンプリング周波数を有する複数のアナログデジタル変換器回路システムと、
前記アナログデジタル変換器回路システムに結合され、第１の制御信号及び前記量子化出力に基づいてダウンサンプリング操作を行って第１のデジタル信号を出力することに用いられるデータ出力回路システムと、
を含み、
前記第１のデジタル信号は、前記アナログデジタル変換器回路システムの性能を決めることに用いられ、前記第１のデジタル信号の周波数がＮ／Ｍ倍の前記サンプリング周波数であり、Ｎが正整数且つ前記チャネルの数であるアナログデジタル変換器装置。
【請求項２】
前記第１の制御信号の周波数は、Ｎ／Ｍ倍の前記サンプリング周波数である請求項１に記載のアナログデジタル変換器装置。
【請求項３】
前記データ出力回路システムは、
前記アナログデジタル変換器回路システムに結合され、第２の制御信号に基づいて前記量子化出力の１つを選択して、第２のデジタル信号として出力することに用いられるマルチプレクサと、
前記マルチプレクサに結合され、前記第１の制御信号と前記第２のデジタル信号に基づいて前記ダウンサンプリング操作を行って、前記第１のデジタル信号を発生させることに用いられ、ＭがＮと異なる素数であるダウンサンプリング回路と、
を含む請求項１又は２に記載のアナログデジタル変換器装置。
【請求項４】
前記第２の制御信号の周波数は、Ｎ倍の前記サンプリング周波数である請求項３に記載のアナログデジタル変換器装置。
【請求項５】
前記データ出力回路システムは、
前記アナログデジタル変換器回路システムに結合され、前記第１の制御信号に基づいて前記量子化出力の１つを選択して、第２のデジタル信号として出力することに用いられるマルチプレクサと、
前記マルチプレクサに結合され、前記第２のデジタル信号と少なくとも１つの冗長データを組み合わせて、前記第１のデジタル信号を発生させることに用いられるシーケンス回路と、
を含む請求項１に記載のアナログデジタル変換器装置。
【請求項６】
前記第１の制御信号の周波数は、前記サンプリング周波数に等しい請求項１又は５に記載のアナログデジタル変換器装置。
【請求項７】
前記データ出力回路システムは、
前記アナログデジタル変換器回路システムに結合され、第２の制御信号及び前記量子化出力に基づいてデータ組合せ操作を行って第２のデジタル信号を発生させ、前記第１の制御信号と前記第２のデジタル信号に基づいて前記ダウンサンプリング操作を行って、第３のデジタル信号を発生させることに用いられる第１のデータ出力サブ回路と、
前記アナログデジタル変換器回路システムに結合され、第３の制御信号に基づいて前記量子化出力の１つを選択して第４のデジタル信号として出力し、前記第４のデジタル信号に基づいて前記ダウンサンプリング操作を行って第５のデジタル信号を発生させることに用いられる第２のデータ出力サブ回路と、
前記第１のデータ出力サブ回路と前記第２のデータ出力サブ回路に結合され、前記第３のデジタル信号と前記第５のデジタル信号の１つを前記第１のデジタル信号として選択的に出力することに用いられる制御回路と、
を含む請求項１に記載のアナログデジタル変換器装置。
【請求項８】
前記制御回路は、
前記第１のデータ出力サブ回路に結合されて前記第３のデジタル信号を受信し、前記第１のスイッチがオンになる場合、前記第１のデータ出力サブ回路が前記第１のスイッチにより前記第３のデジタル信号を前記第１のデジタル信号として出力する第１のスイッチと、
前記第２のデータ出力サブ回路に結合されて前記第５のデジタル信号を受信し、前記第２のスイッチがオンになる場合、前記第２のデータ出力サブ回路が前記第２のスイッチにより前記第５のデジタル信号を前記第１のデジタル信号として出力する第２のスイッチと、
を含む請求項７に記載のアナログデジタル変換器装置。
【請求項９】
複数のアナログデジタル変換器回路システムによってインターリーブされた複数のクロック信号に基づいて入力信号を変換して複数の量子化出力を発生させ、前記クロック信号の各々がサンプリング周波数を有する工程と、
第１の制御信号及び前記量子化出力に基づいてダウンサンプリング操作を行って、第１のデジタル信号を出力する工程と、
を含み、
前記第１のデジタル信号は、前記アナログデジタル変換器回路システムの性能を決めることに用いられ、前記第１のデジタル信号の周波数がＮ／Ｍ倍の前記サンプリング周波数であり、Ｎが正整数且つ前記チャネルの数である被テスト信号発生方法。
【請求項１０】
前記第１の制御信号の周波数は、Ｎ／Ｍ倍の前記サンプリング周波数である請求項９に記載の被テスト信号発生方法。
【請求項１１】
前記ダウンサンプリング操作を行う工程は、
マルチプレクサが第２の制御信号に基づいて前記量子化出力の１つを選択して、第２のデジタル信号として出力する工程と、
ダウンサンプリング回路によって前記第１の制御信号と前記第２のデジタル信号に基づいて前記ダウンサンプリング操作を行って、前記第１のデジタル信号を発生させ、ＭがＮと異なる素数である工程と、
を含む請求項９又は１０に記載の被テスト信号発生方法。
【請求項１２】
前記第２の制御信号の周波数は、Ｎ倍の前記サンプリング周波数である請求項１１に記載の被テスト信号発生方法。
【請求項１３】
前記ダウンサンプリング操作を行う工程は、
マルチプレクサが前記第１の制御信号に基づいて前記量子化出力の１つを選択して、第２のデジタル信号として出力する工程と、
シーケンス回路によって前記第２のデジタル信号と少なくとも１つの冗長データを組み合わせて、前記第１のデジタル信号を発生させる工程と、
を含む請求項９に記載の被テスト信号発生方法。
【請求項１４】
前記第１の制御信号の周波数は、前記サンプリング周波数に等しい請求項９又は１３に記載の被テスト信号発生方法。
【請求項１５】
前記ダウンサンプリング操作を行う工程は、
第１のデータ出力サブ回路が第２の制御信号及び前記量子化出力に基づいてデータ組合せ操作を行って第２のデジタル信号を発生させ、前記第１の制御信号と前記第２のデジタル信号に基づいて前記ダウンサンプリング操作を行って、第３のデジタル信号を発生させる工程と、
第２のデータ出力サブ回路によって第３の制御信号に基づいて前記量子化出力の１つを選択して第４のデジタル信号として出力し、前記第４のデジタル信号に基づいて前記ダウンサンプリング操作を行って、第５のデジタル信号を発生させる工程と、
前記第３のデジタル信号と前記第５のデジタル信号の１つを前記第１のデジタル信号として選択的に出力する工程と、
を含む請求項９に記載の被テスト信号発生方法。
【請求項１６】
前記第３のデジタル信号と前記第４のデジタル信号の１つを前記第１のデジタル信号として選択的に出力する工程は、
第１のスイッチをオンにし、前記第１のスイッチがオンになる場合、前記第１のデータ出力サブ回路が前記第１のスイッチにより前記第３のデジタル信号を前記第１のデジタル信号として出力する工程と、
第２のスイッチをオンにし、前記第２のスイッチがオンになる場合、前記第２のデータ出力サブ回路が前記第２のスイッチにより前記第５のデジタル信号を前記第１のデジタル信号として出力する工程と、
を含む請求項１５に記載の被テスト信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アナログデジタル変換器装置に関し、特に、タイムインターリーブアナログデジタル変換器及びその被テスト信号発生方法に関する。
【背景技術】
【０００２】
アナログデジタル変換器（例えば、米国特許文献１）は、信号処理のためにアナログ信号をデジタル信号に変換するように、様々な電子装置によく使用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，７３０，０７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アナログ・デジタル変換器の分解能及び動作速度が高いほど、アナログ・デジタル変換器の性能を測定するためのコストや困難性がますます高くなる。例えば、分解能が高くなり、アナログデジタル変換器の測定する必要のあるピンの数も多いほど、回路面積が大きくなる。あるいは、動作速度が速いほど、変換されたデジタル信号のデータ伝送レートもますます速くなり、測定装置の仕様要求もますます高くなる。
【課題を解決するための手段】
【０００５】
上記の問題を解決するために、本開示の一態様は、複数のチャネルにそれぞれ対応し、インターリーブされた複数のクロック信号に基づいて入力信号を変換して複数の量子化出力を発生させることに用いられ、前記クロック信号の各々がサンプリング周波数を有する複数のアナログデジタル変換器回路システムと、前記アナログデジタル変換器回路システムに結合され、第１の制御信号及び前記量子化出力に基づいてダウンサンプリング操作を行って、第１のデジタル信号を出力することに用いられるデータ出力回路システムと、を含み、前記第１のデジタル信号は、前記アナログデジタル変換器回路システムの性能を決めることに用いられ、前記第１のデジタル信号の周波数がＮ／Ｍ倍の前記サンプリング周波数であり、且つＮが正整数且つ前記チャネルの数であるアナログデジタル変換器装置を提供することにある。
【０００６】
本開示の一態様は、複数のアナログデジタル変換器回路システムによってインターリーブされた複数のクロック信号に基づいて入力信号を変換して複数の量子化出力を発生させ、クロック信号の各々がサンプリング周波数を有する工程と、第１の制御信号及び量子化出力に基づいてダウンサンプリング操作を行って、第１のデジタル信号を出力する工程と、を含み、第１のデジタル信号は、前記アナログデジタル変換器回路システムの性能を決めることに用いられ、前記第１のデジタル信号の周波数がＮ／Ｍ倍の前記サンプリング周波数であり、Ｎが正整数且つ前記チャネルの数である被テスト信号発生方法を提供することにある。
ある実施例において、前記第１の制御信号の周波数は、Ｎ／Ｍ倍の前記サンプリング周波数である。
【０００７】
ある実施例において、前記データ出力回路システムは、前記アナログデジタル変換器回路システムに結合され、第２の制御信号に基づいて前記量子化出力の１つを選択して、第２のデジタル信号として出力することに用いられるマルチプレクサと、前記マルチプレクサに結合され、前記第１の制御信号と前記第２のデジタル信号に基づいて前記ダウンサンプリング操作を行って、前記第１のデジタル信号を発生させることに用いられ、ＭがＮと異なる素数であるダウンサンプリング回路、を含む。
【０００８】
ある実施例において、前記第２の制御信号の周波数は、Ｎ倍の前記サンプリング周波数である。
【０００９】
ある実施例において、前記データ出力回路システムは、前記アナログデジタル変換器回路システムに結合され、前記第１の制御信号に基づいて前記量子化出力の１つを選択して、第２のデジタル信号として出力することに用いられるマルチプレクサと、前記マルチプレクサに結合され、前記第２のデジタル信号と少なくとも１つの冗長データを組み合わせて、前記第１のデジタル信号を発生させることに用いられるシーケンス回路と、を含む。
【００１０】
ある実施例において、前記第２の制御信号の周波数は、サンプリング周波数に等しい。
【００１１】
ある実施例において、前記データ出力回路システムは、前記アナログデジタル変換器回路システムに結合され、第２の制御信号及び前記量子化出力に基づいてデータ組合せ操作を行って第２のデジタル信号を発生させ、前記第１の制御信号と前記第２のデジタル信号に基づいて前記ダウンサンプリング操作を行って、第３のデジタル信号を発生させることに用いられる第１のデータ出力サブ回路と、前記アナログデジタル変換器回路システムに結合され、第３の制御信号に基づいて前記量子化出力の１つを選択して第４のデジタル信号を出力し、前記第４のデジタル信号に基づいて前記ダウンサンプリング操作を行って、第５のデジタル信号を発生させることに用いられる第２のデータ出力サブ回路と、前記第１のデータ出力サブ回路と前記第２のデータ出力サブ回路に結合され、前記第３のデジタル信号と前記第５のデジタル信号の１つを前記第１のデジタル信号として選択的に出力することに用いられる制御回路と、を含む。
【００１２】
ある実施例において、前記制御回路は、前記第１のデータ出力サブ回路に結合されて前記第３のデジタル信号を受信し、前記第１のスイッチがオンになる場合、第１のデータ出力サブ回路が前記第１のスイッチにより前記第３のデジタル信号を前記第１のデジタル信号として出力する第１のスイッチと、前記第２のデータ出力サブ回路に結合されて前記第５のデジタル信号を受信し、第２のスイッチがオンになる場合、第２のデータ出力サブ回路が前記第２のスイッチにより前記第５のデジタル信号を前記第１のデジタル信号として出力する第２のスイッチと、を含む。
【００１３】
以上をまとめると、本開示に提供されたアナログデジタル変換器装置及び被テスト信号発生方法は、複数のチャネルの量子化出力に対してダウンサンプリング操作を行うことで、低周波数用の被テスト信号を発生させることができる。このように、アナログデジタル変換器装置の全体性能の測定のハードウェアコスト及び困難性を低下させることができる。
【図面の簡単な説明】
【００１４】
本開示の図面説明は、以下の通りである。
【図１Ａ】本開示のある実施例によるアナログデジタル変換器装置を示す模式図である。
【図１Ｂ】本開示のある実施例による図１Ａにおける複数のクロック信号を示す波形模式図である。
【図２】本開示のある実施例による図１Ａにおけるデータ出力回路システムを示す回路模式図である。
【図３】本開示のある実施例による図１Ａにおけるデータ出力回路システムを示す回路模式図である。
【図４】本開示のある実施例によるデータ出力回路システムと制御回路を示す回路模式図である。
【図５】本開示のある実施例による被テスト信号発生方法を示すフロー図である。
【発明を実施するための形態】
【００１５】
本明細書に使用される全ての用語は、一般的な意味を有する。上記語彙は、普通に使用される辞書に定義されており、本明細書にここで論じられる語彙を含む使用例は、単に例示であり、本開示の範囲や意味を限定するものではない。このように、本開示は、本明細書に示される様々な実施形態に限定されない。
【００１６】
また、明細書に使用される「結合」又は「接続」とは、２つ又は複数の素子が互いに直接的に実体又は電気的に接触し、又は互いに間接的に実体又は電気的に接触してもよく、２つ又は複数の素子が互いに操作し又は動作してもよい。
【００１７】
本明細書に使用される「回路システム（ｃｉｒｃｕｉｔｒｙ）」という用語は、１つ又は複数の回路（ｃｉｒｃｕｉｔ）からなる単一のシステムを指す。「回路」という用語は、一般的に、信号を処理するために、１つ或いは複数のトランジスタ及び／又は１つ或いは複数の能動及び受動素子が一定の方法で接続された物体を指す。
【００１８】
明細書に使用される「約」、「実質上」又は「等価」とは、一般的に、数値の誤差又は範囲が２０％以内であり、好ましくは１０％以内であり、より好ましくは５％以内である。文中、明確に説明しない限り、言及された数値を、全て、例えば「約」、「実質上」又は「等価」に表す誤差又は範囲のような近似値と見なす。
【００１９】
図１Ａと図１Ｂを参照されたい。図１Ａは、本開示のある実施例によるアナログデジタル変換器（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）装置１００を示す模式図である。図１Ｂは、本開示のある実施例による図１Ａにおける複数のクロック信号ＣＬＫ１〜ＣＬＫＮを示す波形模式図である。ある実施例において、ＡＤＣ装置１００は、マルチチャネルを有するタイムインターリーブ（ｔｉｍｅ−ｉｎｔｅｒｌｅａｖｅｄ）ＡＤＣとして操作される。
【００２０】
ある実施例において、ＡＤＣ装置１００は、複数のアナログデジタル変換器回路システムＡＤ１〜ＡＤＮ及びデータ出力回路システム１３０を含む。アナログデジタル変換器回路システムＡＤ１〜ＡＤＮの各々は、単一のチャネルとして操作される。つまり、この例において、ＡＤＣ装置１００は、Ｎ個のチャネルを含み、且つＮが１よりも大きい正整数である。データ出力回路システム１３０は、複数のチャネルによる量子化出力Ｑ１〜ＱＮに基づいてデータ組合せ操作とダウンサンプリング（ｄｏｗｎ  ｓａｍｐｌｅ）操作を行い、又はダウンサンプリング操作だけを行って、デジタル信号Ｄ０を発生させることに用いられる。ある実施例において、下記図３のように、データ出力回路システム１３０は、データ組合せ操作を行わない場合で、デジタル信号Ｄ０を発生させることができる。
【００２１】
図１Ａに示すように、複数のアナログデジタル変換器回路システムＡＤ１〜ＡＤＮは、複数のクロック信号ＣＬＫ１〜ＣＬＫＮにおける対応するものに基づいて入力信号ＶＩＮに対してアナログデジタル変換を行って、複数の量子化出力Ｑ１〜ＱＮにおける対応するものを発生させることに用いられる。図１Ｂに示すように、複数のクロック信号ＣＬＫ１〜ＣＬＫＮのそれぞれのサイクルがＴＳに設定され、１／ｆｓに等しい。つまり、複数のアナログデジタル変換器回路システムＡＤ１〜ＡＤＮのサンプリング周波数は、ｆｓである。
【００２２】
第１のチャネルを例として、アナログデジタル変換器回路システムＡＤ１は、サンプリング回路１１０及びＡＤＣ回路１２０を含む。サンプリング回路１１０は、対応するクロック信号ＣＬＫ１に基づいて入力信号ＶＩＮに対してサンプリングを行って、サンプリング信号Ｓ１を発生させる。ＡＤＣ回路１２０は、サンプリング回路１１０に結合されてサンプリング信号Ｓ１を受信する。ＡＤＣ回路１２０は、対応するクロック信号ＣＬＫ１に基づいてアナログデジタル変換を行って、量子化出力Ｑ１を発生させる。ＡＤＣ回路１２０の出力は、データ出力回路システム１３０に結合されて、量子化出力Ｑ１をデータ出力回路システム１３０に伝送する。その余りのチャネルの操作は、上記第１のチャネルと同じであるので、ここで詳しく説明しない。
【００２３】
ある実施例において、複数のクロック信号ＣＬＫ１〜ＣＬＫＮにおける隣接する２つのクロック信号の間に予定遅延ＴＤがある。例えば、図１Ｂに示すように、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に予定遅延ＴＤを有する。このように、第１のチャネルと第２のチャネルは、異なる時間でサンプリング操作とアナログデジタル変換を行う。これによって類推すると、Ｎ個のチャネルは、複数のインターリーブタイミングによって動作を行ってよい。
【００２４】
データ出力回路システム１３０は、複数のＡＤＣ回路１２０に結合されて、複数の量子化出力Ｑ１〜ＱＮを受信する。前記のように、データ出力回路システム１３０は、複数のチャネルによる量子化出力Ｑ１〜ＱＮに対してデータ組合せ操作とダウンサンプリング操作を行って、デジタル信号Ｄ０を発生させる。ある実施例において、データ出力回路システム１３０は、制御信号Ｃ１に基づいて複数の量子化出力Ｑ１〜ＱＮに対してデータ組合せ操作（下記図２に示すように）を行い、制御信号Ｃ１の周波数がＮ倍のサンプリング周波数ｆｓである。データ組合せ操作により、Ｎ個のチャネルによる複数の量子化出力Ｑ１〜ＱＮをＮ倍サンプリング周波数ｆｓを有する単一のデジタル信号（下記図２のデジタル信号Ｄ１）に組み合わせることができる。ある実施例において、データ組合せ操作処理による単一のデジタル信号は、ＡＤＣ装置１００の出力しようとする有効なデジタルデータである。
【００２５】
例えば、チャネル数Ｎは２０であり、チャネルの各々の分解能は１０ビットであり、且つサンプリング周波数ｆｓは５００メガヘルツ（ＭＨｚ）に設定される。この条件で、データ組合せ操作により、ＡＤＣ装置１００は、１０ビットを有するデジタル信号を出力することができ、且つその周波数が１０億ヘルツ（ＧＨｚ）（即ち２０×５００Ｍ）である。
【００２６】
なお、ある実施例において、データ出力回路システム１３０は、制御信号Ｃ２に基づいて複数の量子化出力Ｑ１〜ＱＮに対しダウンサンプリング操作を行って、デジタル信号Ｄ０を発生させ、制御信号Ｃ２の周波数がＮ／Ｍ倍のサンプリング周波数ｆｓ（例えば下記図２のように）であり又はサンプリング周波数ｆｓ（例えば下記図３のように）に等しいものであってよい。このように、デジタル信号Ｄ０の周波数（又はデータ伝送レート（ｄａｔａ  ｒａｔｅ））は、Ｎ／Ｍ倍のｆｓに等価するように低下してよい。ある実施例において、デジタル信号Ｄ０を測ることで、複数のＡＤＣ回路システムＡＤ１〜ＡＤＮの全体（即ちＡＤＣ装置１００）の性能を決めることができる。
【００２７】
ある実施例（下記図２に示すように）において、Ｍは、Ｎ−１又はＮ＋１に設定されてよい。例えば、チャネル数Ｎが２０である場合、Ｍは、１９又は２１に設定されてよい。この条件で、ダウンサンプリング操作により、ＡＤＣ装置１００は、１０ビットを有するデジタル信号Ｄ０を出力することができ、その周波数が（２０／１９）×５００ＭＨｚ又は（２０／２１）×５００ＭＨｚである。上記Ｍに関する設定形態は例示だけであり、本開示はこれに限定されない。他の各種のＭを設定可能な素数（例えばＭは、２Ｎ＋１又は２Ｎ−１等である）は、何れも本開示の範囲に含まれる。Ｍを素数に設定することで、データ出力回路システム１３０が一定の同一の量子化出力を出力しないように防止して、デジタル信号Ｄ０がＡＤＣ装置１００の性能を反映することに十分であることを確保することができる。
【００２８】
ある関連技術において、タイムインターリーブＡＤＣの性能を測るために、各チャネル内のＡＤＣの出力としては、計測器に接続して測るように対応して複数のピンを設け、又は出力データを外部機器に提供して測るように別のメモリを設けて有効なデジタルデータを記憶する。これらの技術において、測定のために、多くの別のピン数（例えば、チャネルのＡＤＣの出力が１０ビット信号であると、１０個のピンを設置する必要があるため、１０個のチャネルがあると、１００個のピンを設置する必要がある）を必要とし、又は大きい記憶空間を有する別のメモリを必要とする。このように、不必要なハードウェアコストが著しく向上する。また、有効なデジタルデータを測る場合、機器が高速（例えば、Ｎ倍のサンプリング周波数ｆｓ）のデジタルデータに対応できることは必要である。上記原因に基づいて、現在の関連技術は、タイムインターリーブＡＤＣの性能を測りやすくない。
【００２９】
本開示において、ダウンサンプリング操作によるデジタル信号Ｄ０は、低い周波数（即ち、Ｎ／Ｍ倍のサンプリング周波数ｆｓに等価する）を有する。このように、デジタル信号Ｄ０を測ることによりＡＤＣ装置１００の性能を監督することができる。前記技術に比べると、必要なピン数（例えば、デジタル信号Ｄ０が１０ビットである場合、１０個のピンを設置してよい）を減少し、且つ別のメモリを設置せずに測定を行うことができる。このように、関連ハードウェアコストを節約するとともに、機器に必要な仕様要求を低下させることができる。ある実施例（チャネル数Ｎ＝１６、且つＡＤＣ回路システムの分解能は１０ビット）において、上記設置形態及び高速フーリエ変換によりデジタル信号Ｄ１又はデジタル信号Ｄ０を分析して、分析された測定結果は、類似的な結果がある。
【００３０】
図２を参照されたい。図２は、本開示のある実施例による図１Ａにおけるデータ出力回路システムを示す回路模式図である。理解しやすくするために、図２の類似な素子は、図１Ａを参照して同じ符号と指定される。
【００３１】
ある実施例において、図２に示すように、データ出力回路システム１３０Ａは、マルチプレクサ１３２及びダウンサンプリング回路１３４を含む。マルチプレクサ１３２は、図１Ａにおける複数のＡＤＣ回路１２０の出力に結合されて、複数の量子化出力Ｑ１〜ＱＮを受信する。マルチプレクサ１３２は、制御信号Ｃ１に基づいて前記データ組合せ操作を行って、デジタル信号Ｄ１を発生させることに用いられる。例えば、マルチプレクサ１３２は、制御信号Ｃ１に基づいて複数の量子化出力Ｑ１〜ＱＮから１つを選択して、デジタル信号Ｄ１として出力する。デジタル信号Ｄ１のデータ伝送レート（ｄａｔａ  ｒａｔｅ）は、Ｎ倍のサンプリング周波数ｆｓである。
【００３２】
引き続き図２を参照されたい。ダウンサンプリング回路１３４は、マルチプレクサ１３２の出力に結合されてデジタル信号Ｄ１を受信する。ダウンサンプリング回路１３４は、制御信号Ｃ２に基づいてデジタル信号Ｄ１に対してダウンサンプリング操作を行ってデジタル信号Ｄ０を発生させることに用いられ、制御信号Ｃ２の周波数がＮ／Ｍ倍のサンプリング周波数ｆｓである。このように、デジタル信号Ｄ０のデータ伝送レートは、Ｎ／Ｍ倍のサンプリング周波数ｆｓに等価する。この例において、Ｍは、チャネル数Ｎよりも大きく又は小さい任意素数であってよい。
【００３３】
この例において、Ｍは、Ｎと異なる素数、例えば、前記のＮ−１又はＮ＋１（これに限定されない）に設定されてよい。ＭをＮが割り切れる偶数に設定する場合、ダウンサンプリング回路１３４は、一定の時点でデジタル信号Ｄ１に対してダウンサンプリングを行う。例として、Ｎが１６であり、且つＭが４に設定される場合、ダウンサンプリング回路１３４は、第４個、第８個、第１２個及び第１６個のサンプリング点に一定されてデジタル信号Ｄ１に対してダウンサンプリングを行う。このように、データ出力回路システム１３０Ａは、ＡＤＣ装置１００の全体操作の状況を効果的に反映できないことがある。このため、ＭをＮと異なる素数に設定することで、上記状況を防止し、データ出力回路システム１３０Ａによるデジタル信号Ｄ０がＡＤＣ装置１００の全体性能を十分に反映するように確保することができる。
【００３４】
図３を参照されたい。図３は、本開示のある実施例による図１Ａにおけるデータ出力回路システムを示す回路模式図である。理解しやすくするために、図３の類似な素子は、図１Ａと図２参照して同じ符号と指定される。
【００３５】
図２と比べると、この例において、データ出力回路システム１３０は、データ組合せ操作を行わない（即ちマルチプレクサ１３２を含まない）場合、デジタル信号Ｄ０を発生させることができる。図３に示すように、データ出力回路システム１３０Ｂは、マルチプレクサ１３６及びシーケンス回路１３８を含む。マルチプレクサ１３６は、図１Ａにおける複数のＡＤＣ回路１２０の出力に結合されて、複数の量子化出力Ｑ１〜ＱＮを受信する。マルチプレクサ１３６は、制御信号Ｃ２に基づいて前記のダウンサンプリング操作を行って、デジタル信号Ｄ２を発生させることに用いられる。例えば、マルチプレクサ１３６は、制御信号Ｃ２に基づいて複数の量子化出力Ｑ１〜ＱＮから順に１つを選択して、デジタル信号Ｄ２として出力し、制御信号Ｃ２の周波数がサンプリング周波数ｆｓに等しい。
【００３６】
引き続き図３を参照されたい。シーケンス回路１３８は、マルチプレクサ１３６の出力に結合されて、デジタル信号Ｄ２を受信する。シーケンス回路１３８は、多個デジタル信号Ｄ２を同期させ、少なくとも１つの冗長データを追加して、前記のダウンサンプリング操作を等価的に実行することに用いられる。例えば、この例において、多個デジタル信号Ｄ２を組み合わせる時に１個の冗長データを追加して、デジタル信号Ｄ０を発生させるように、Ｍは、チャネル数Ｎ（例えばＮ＋１）より大きいように設定されてよい。例として、Ｎ＝１６且つＭ＝１７である場合、シーケンス回路１３８は、１５個のデジタル信号Ｄ２を受信し１個の冗長データ（例えばビット０）を追加し、上記１５個のデジタル信号Ｄ２と前記冗長データを組み合わせてデジタル信号Ｄ０として出力してよい。ある実施例において、シーケンス回路１３８は、Ｎ個のチャネル内のＡＤＣ回路１２０の動作スケジュールに基づいてデジタル信号Ｄ２を遅らせることができる。
【００３７】
図３に示すようなある実施例において、Ｍは、Ｎと同じ又は異なるように設定されてよい。ある実施例において、前記の少なくとも１個の冗長データは、予め設定された予定データ値を有してよい。このように、後の測定の場合、この予定データ値を認識することで、デジタル信号Ｄ０からこの少なくとも１個の冗長データを取り除いて、ＡＤＣ装置１００の性能が正しく決められるように確保することができる。
【００３８】
ある実施例において、シーケンス回路１３８は、データバッファにより実現されてよい。ある実施例において、シーケンス回路１３８は、先入れ先出し（ｆｉｒｓｔ  ｉｎ  ｆｉｒｓｔ  ｏｕｔ；ＦＩＦＯ）回路により実現されてよい。上記シーケンス回路１３８に関する実現形態は、例示だけであり、データ同期可能な他の各種の回路の何れも本開示の範囲に含まれる。
【００３９】
図４を参照されたい。図４は、本開示のある実施例によるデータ出力回路システム１３０Ａ、１３０Ｂと制御回路４００を示す回路模式図である。理解しやすくするために、図４の類似な素子は、図１〜図３を参照して同じ符号と指定される。
【００４０】
各実施例において、ＡＤＣ回路システムは、単一のデータ出力回路システム１３０（例えば図２のデータ出力回路システム１３０Ａ、又は図３のデータ出力回路システム１３０Ｂ）を単独で採用し、又は２つのデータ出力回路システム１３０Ａと１３０Ｂを同時に採用してよい。例えば、図４に示すように、ある実施例において、ＡＤＣ装置１００は、前記の２つのデータ出力回路システム１３０Ａ、１３０Ｂ及び制御回路４００を含んでよい。この例において、データ出力回路システム１３０Ａ、１３０Ｂは、図１Ａにおけるデータ出力回路システム１３０の２つのデータ出力サブ回路として操作される。
【００４１】
制御回路４００は、２つのスイッチＳＷ１とＳＷ２を含む。スイッチＳＷ１は、データ出力回路システム１３０Ａの出力に結合される。スイッチＳＷ２は、データ出力回路システム１３０Ｂの出力に結合される。スイッチＳＷ１がオンになる場合、データ出力回路システム１３０Ａによって出力されたデジタル信号Ｄ０−１（即ち図２におけるデジタル信号Ｄ０）は、スイッチＳＷ１によりデジタル信号Ｄ０として出力される。又は、スイッチＳＷ２がオンになる場合、データ出力回路システム１３０Ｂによって出力されたデジタル信号Ｄ０−２（即ち図３におけるデジタル信号Ｄ０）は、スイッチＳＷ２によりデジタル信号Ｄ０として出力される。
【００４２】
説明すべきなのは、前記のように、データ出力回路システム１３０Ａを制御するための制御信号Ｃ２（例えば図４の制御信号Ｃ２−１）の周波数は、Ｎ倍のサンプリング周波数ｆｓであり、且つデータ出力回路システム１３０Ｂを制御するための制御信号Ｃ２（例えば図４の制御信号Ｃ２−２）の周波数は、サンプリング周波数ｆｓに等しい。
【００４３】
この例において、スイッチＳＷ１とデータ出力回路システム１３０Ａの何れも作動信号ＥＮ１により制御されるように設けられ、且つスイッチＳＷ２とデータ出力回路システム１３０Ｂの何れも作動信号ＥＮ２により制御されるように設けられる。つまり、スイッチＳＷ１は、作動信号ＥＮ１によりオンにされてよい。且つデータ出力回路システム１３０Ａは、作動信号ＥＮ１により起動されて、前記図２の関連操作を行ってよい。又は、スイッチＳＷ２は、作動信号ＥＮ２によりオンにされてよく、且つデータ出力回路システム１３０Ｂは、作動信号ＥＮ２により起動されて、前記図３の関連操作を行ってよい。
【００４４】
上記制御回路４００に関する設置形態は、例示だけに用いられ、他の同じ機能を実施可能な制御回路の何れも本開示の範囲に含まれる。
【００４５】
図５は、本開示のある実施例による被テスト信号発生方法５００を示すフロー図である。理解しやすくするために、被テスト信号発生方法５００は、前記各図面を参照して説明する。
【００４６】
操作Ｓ５０１において、マルチチャネルを有するＡＤＣ装置１００は、入力信号ＶＩＮと複数のインターリーブされたクロック信号ＣＬＫ１〜ＣＬＫＮに基づいて複数の量子化出力Ｑ１〜ＱＮを発生させ、クロック信号ＣＬＫ１〜ＣＬＫＮの各々がサンプリング周波数ｆｓを有する。
【００４７】
例えば、前記図１Ａと図１Ｂに示すように、ＡＤＣ装置１００にＮ個のチャネルのＡＤＣ回路システムＡＤ１〜ＡＤＮが設けられて、タイムインターリーブＡＤＣとなるように操作する。Ｎ個のチャネルのＡＤＣ回路システムは、複数のインターリーブされたクロック信号ＣＬＫ１〜ＣＬＫＮにより入力信号ＶＩＮを変換して、複数の量子化出力Ｑ１〜ＱＮを発生させることができる。
【００４８】
操作Ｓ５０２において、データ出力回路システム１３０は、複数の量子化出力Ｑ１〜ＱＮに基づいてダウンサンプリング操作を行って、被テスト用のデジタル信号Ｄ０を発生させ、デジタル信号Ｄ０の周波数が（Ｎ／Ｍ）×ｆｓに等価する。
【００４９】
例えば、前記の図２に示すように、データ出力回路システム１３０Ａは、制御信号Ｃ１と複数の量子化出力Ｑ１〜ＱＮに基づいてデータ組合せ操作を行ってデジタル信号Ｄ１を発生させ、また制御信号Ｃ２とデジタル信号Ｄ１に基づいてダウンサンプリング操作を行ってデジタル信号Ｄ０を発生させることができる。又は、前記の図３に示すように、データ出力回路システム１３０Ｂは、制御信号Ｃ２と複数の量子化出力Ｑ１〜ＱＮに基づいて直接ダウンサンプリング操作を行ってデジタル信号Ｄ０を発生させることができる。
【００５０】
操作Ｓ５０２により、低周波数用の被テスト用のデジタル信号Ｄ０を発生させることができる。このように、ＡＤＣ装置１００の測定のハードウェアコスト及び困難性のを効果的に低下させることができる。
【００５１】
上記被テスト信号発生方法５００の複数の工程は、例示だけであり、この例示における順序に従い実行することに限定されない。本開示内容の各実施例の操作形態と範囲に違反しない限り、被テスト信号発生方法５００の各操作に対して適切に追加し、取り替え、省略し又は異なる順序で行ってよい。
【００５２】
以上をまとめると、本開示の提供したＡＤＣアナログデジタル変換器装置及び被テスト信号発生方法は、複数のチャネルのＡＤＣの出力に対してダウンサンプリング操作を行うことで、低周波数用の被テスト信号を発生させることができる。このように、ＡＤＣ装置の全体性能の測定のハードウェアコスト及び困難性を低下させることができる。
【００５３】
本開示内容を実施形態によって以上のように開示したが、これは本開示内容を限定するものではなく、当業者であれば、本開示内容の精神と範囲から逸脱しない限り、各種の変更及び修飾することができるため、本開示内容の保護範囲は、下記特許請求の範囲で指定した内容を基準とする。
【符号説明】
【００５４】
１００  アナログデジタル変換器装置
１３０、１３０Ａ、１３０Ｂ  データ出力回路システム
１１０  サンプリング回路
ＶＩＮ  入力信号
ｆｓ  サンプリング周波数
Ｑ１〜ＱＮ  量子化出力
Ｎ×ｆｓ  Ｎ倍のサンプリング周波数
Ｃ１、Ｃ２  制御信号
ＴＤ  予定遅延
１３２、１３６  マルチプレクサ
Ｄ０−１、Ｄ０−２、Ｄ０〜Ｄ２  デジタル信号
ＥＮ１、ＥＮ２  作動信号
ＳＷ１、ＳＷ２  スイッチ
５００  方法
Ｃ２−１、Ｃ２−２  制御信号
ＡＤ１〜ＡＤＮ  アナログデジタル変換器回路システム
１２０  アナログ変換器回路
ＣＬＫ１〜ＣＬＫＮ  クロック信号
Ｓ１〜ＳＮ  サンプリング信号
（Ｎ／Ｍ）×ｆｓ  Ｎ／Ｍ倍のサンプリング周波数
ＴＳ  サイクル
１３４  ダウンサンプリング回路
１３８  シーケンス回路
４００  制御回路
Ｓ５０１、Ｓ５０２  操作
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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