(57)【要約】【課題】変換誤差の発生を抑制することを目的としている。【解決手段】少なくとも何れか一方の入力トランジスタに、入力アナログ電位が印加される第一及び第二のトランジスタと、前記入力アナログ電位が印加される期間、前記第一及び第二のトランジスタのドレイン−ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有するコンパレータである。【選択図】図４
2019220780.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも何れか一方の入力トランジスタに、入力アナログ電位が印加される第一及び第二のトランジスタと、前記入力アナログ電位が印加される期間、前記第一及び第二のトランジスタのドレイン−ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、
前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有する、コンパレータ。
【請求項２】
前記入力アナログ電位は第一の入力アナログ電位と第二の入力アナログ電位を含み、
前記第一の回路は、
前記第一のトランジスタと、前記第二のトランジスタの一方のゲートに、前記第一の入力アナログ電位が印加され、他方のゲートに、前記第二の入力アナログ電位が印加される差動アンプである、請求項１記載のコンパレータ。
【請求項３】
前記第一のトランジスタと前記第二のトランジスタのうち、一方のトランジスタのゲートに前記入力アナログ電位が印加され、他方のトランジスタのゲートに、基準電位が印加される、請求項１記載のコンパレータ。
【請求項４】
前記第一の回路は、
前記第一、第二及び第三のトランジスタを有し、前記第一の出力アナログ電位と前記第二の出力アナログ電位とを出力する第一のアンプと、
前記第一のアンプの後段に設けられ、前記第一の出力アナログ電位と前記第二の出力アナログ電位とを増幅し、増幅された前記第一の出力アナログ電位と前記第二の出力アナログ電位を前記第二の回路に出力する第二のアンプと、
を有する、請求項１乃至３の何れか一項に記載のコンパレータ。
【請求項５】
前記第三のトランジスタは、
前記第一及び第二のトランジスタのソースと電源との間に接続されており、
前記入力アナログ電位が印加される期間はオンされて、前記第一及び第二のトランジスタのソース電位を電源電位とし、
前記入力アナログ電位が印加されない期間はオフされる、請求項１乃至４の何れか一項に記載のコンパレータ。
【請求項６】
共通ノードに一方の電極を接続され、容量の大きさに重み付けされた複数の容量素子を有し、前記共通ノードに印加された入力アナログ電位に応じて、前記複数の容量素子に電荷を蓄える容量ＤＡ変換器と、
前記共通ノードへの前記入力アナログ電位の印加と遮断を制御するスイッチと、
前記スイッチをオン又はオフさせる制御信号を生成して前記スイッチへ供給する制御回路と、
少なくとも何れか一方のゲートが前記共通ノードに接続される第一及び第二のトランジスタと、前記入力アナログ電位が前記共通ノードに印加される期間、前記第一及び第二のトランジスタのドレイン−ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、
前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、
を有するＡＤ変換器。
【請求項７】
前記共通ノードは第一の共通ノードと第二の共通ノードとを含み、
前記容量ＤＡ変換器は、前記第一の共通ノードに接続された第一の容量ＤＡ変換器と、前記第二の共通ノードに接続された第二の容量ＤＡ変換器と、を含み、
前記入力アナログ電位は、第一の入力アナログ電位と、第二の入力アナログ電位と、を含み、
前記スイッチは、前記第一の入力アナログ電位を前記第一の共通ノードに印加又は遮断する第一のスイッチと、前記第二の入力アナログ電位を前記第二の共通ノードに印加又は遮断する第二のスイッチと、を含み、
前記第一の回路は、
前記第一のトランジスタと前記第二のトランジスタの一方のトランジスタのゲートは、前記第一の共通ノードに接続され、他方のトランジスタのゲートは前記第二の共通ノードに接続される、請求項６記載のＡＤ変換器。
【請求項８】
前記第一のトランジスタと前記第二のトランジスタのうち、一方のトランジスタのゲートが前記共通ノードに接続されており、
他方のトランジスタのゲートには、基準電位が印加される、請求項６記載のＡＤ変換器。
【請求項９】
ソースまたはドレインの一方が第一のノードに接続され、少なくとも何れか一方のゲートに入力アナログ電位が印加される第一及び第二のトランジスタと、前記第一のノードと、電位が接地電位である第二のノードとの間に接続され、前記第一及び第二のトランジスタの少なくとも何れか一方のゲートに前記入力アナログ電位が印加されている期間はオフし、印加されていない期間はオンして、前記第一のノードと前記第二のノードの間に第一の電流を流す第三のトランジスタと、を有する第一の回路と、
前記第一の回路から前記入力アナログ電位に基づいて出力される、第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有するコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ及びＡＤ変換器に関する。
【背景技術】
【０００２】
従来から、ＡＤ変換器の一つとして、逐次比較型ＡＤ変換器が知られている。逐次比較型ＡＤ変換器では、例えば、第一及び第二のアナログ電位をサンプリングして第一及び第二の容量ＤＡ変換器を充電し、第一及び第二の容量ＤＡ変換器の容量が与える電位同士をコンパレータで比較判定して、アナログ電位をデジタル値へ変換する。
【０００３】
ここで、サンプリングされる電位は、各容量ＤＡ変換器の有する容量素子に蓄えられた電荷と、容量素子のトッププレートと接続された、コンパレータの入力段となる差動対を形成するトランジスタのゲート容量に蓄えられた電荷と、によって与えられる電位となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５２６７２２３号公報
【特許文献２】特表２０１２−５１１２８４号公報
【特許文献３】特開２０１１−１８８２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
差動対を形成するトランジスタのゲート容量は、各トランジスタのゲート−ソース間電圧に依存して変化する。また、各トランジスタのゲート−ソース間電圧は、差動対に印加されるアナログ電位に差がある場合には、異なる値となる。したがって、各トランジスタのゲート容量も、差動対に印加されるアナログ電位に差に応じて変化する。特に、差動対に印加されるアナログ電位の差が大きい場合には、各トランジスタのゲート容量の差は大きくなる。
【０００６】
この場合、サンプリングされるアナログ電位に誤差が生じ、その結果として、デジタル信号への変換誤差が発生する可能性がある。
【０００７】
開示の技術は、上記事情に鑑みてこれを解決すべくなされたものであり、変換誤差の発生を抑制することを目的としている。
【課題を解決するための手段】
【０００８】
開示の技術は、少なくとも何れか一方の入力トランジスタに、入力アナログ電位が印加される第一及び第二のトランジスタと、前記入力アナログ電位が印加される期間、前記第一及び第二のトランジスタのドレイン−ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有するコンパレータである。
【発明の効果】
【０００９】
変換誤差の発生を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第一の実施形態のアナログ−デジタル変換器を説明する図である。
【図２】第一の実施形態の容量ＤＡ変換器を説明する第一の図である。
【図３】第一の実施形態の容量ＤＡ変換器を説明する第二の図である。
【図４】第一の実施形態のプリアンプを説明する第一の図である。
【図５】第一の実施形態のプリアンプを説明する第二の図である。
【図６】第一の実施形態のプリアンプの動作を説明するタイミングチャートである。
【図７】比較例を説明する第一の図である。
【図８】比較例を説明する第二の図である。
【図９】第一の実施形態の効果を説明する第一の図である。
【図１０】第一の実施形態の効果を説明する第二の図である。
【図１１】第二の実施形態のアナログ−デジタル変換器を説明する図である。
【図１２】第三の実施形態のアナログ−デジタル変換器を説明する図である。
【図１３】第四の実施形態のプリアンプを説明する図である。
【発明を実施するための形態】
【００１１】
（第一の実施形態）
以下に図面を参照して、第一の実施形態について説明する。図１は、第一の実施形態のアナログ−デジタル変換器を説明する図である。
【００１２】
本実施形態のアナログ−デジタル変換器（以下、ＡＤ変換器）１００は、入力端子ＶＩＮ１、ＶＩＮ２、出力端子Ｖｏｕｔ、スイッチＳＷ１、ＳＷ２、コンパレータ２００、容量ＤＡ変換器３００、４００、制御回路５００を有する逐次比較型ＡＤ変換器である。
【００１３】
本実施形態のＡＤ変換器１００において、制御回路５００は、サンプリング周期に応じてスイッチＳＷ１、ＳＷ２をオン／オフさせる制御信号ＳＡＭＰを生成し、スイッチＳＷ１、ＳＷ２、コンパレータ２００に供給する。また、制御回路５００は、コンパレータ２００から出力される信号に応じて、容量ＤＡ変換器３００、４００のそれぞれに制御信号を供給する。
【００１４】
ＡＤ変換器１００において、スイッチＳＷ１、ＳＷ２がオンされると、入力端子ＶＩＮ１、ＶＩＮ２のそれぞれから入力されるアナログ電位がコンパレータ２００の一方の入力端子と他方の入力端子に印加される。コンパレータ２００は、一方及び他方の入力端子に印加されるアナログ電位をサンプリングし、２つのアナログ電位の電位差の大小関係を示すデジタル信号を制御回路５００へ出力する。以下の説明では、スイッチＳＷ１、ＳＷ２がオンされている期間を、サンプリング期間と呼ぶ。
【００１５】
ＡＤ変換器１００において、スイッチＳＷ１、ＳＷ２がオフされると、容量ＤＡ変換器３００、４００は、制御回路５００から供給された制御信号に応じたアナログ電位を出力し、コンパレータ２００へ入力する。コンパレータ２００は、容量ＤＡ変換器３００、４００のそれぞれから出力されるアナログ電位の大小関係を判定した結果を制御回路５００へ出力する。制御回路５００は、容量ＤＡ変換器３００、４００のそれぞれから出力されるアナログ電位の大小関係を判定した結果を示すデジタル信号を、ＡＤ変換器１００の出力とする。以下の説明では、スイッチＳＷ１、ＳＷ２がオフされている期間を、比較判定期間と呼ぶ。
【００１６】
実施形態のＡＤ変換器１００において、入力端子ＶＩＮ１と入力端子ＶＩＮ２のそれぞれには、アナログ電位が印加される。入力端子ＶＩＮ１は、スイッチＳＷ１の一端に接続されており、スイッチＳＷ１の他端が容量ＤＡ変換器３００の入力端子と接続される。また、スイッチＳＷ１の他端はコンパレータ２００の一方の入力端子と接続される。
【００１７】
ＡＤ変換器１００において、入力端子ＶＩＮ２は、スイッチＳＷ２の一端に接続されており、スイッチＳＷ２の他端が容量ＤＡ変換器４００の入力端子と接続される。また、スイッチＳＷ２の他端はコンパレータ２００の他方の入力端子と接続される。コンパレータ２００の出力は、制御回路５００へ供給される。
【００１８】
制御回路５００は、コンパレータ２００の出力に基づき、入力端子ＶＩＮ１に印加されたアナログ電位Ｖｉｎ１と、入力端子ＶＩＮ２に印加されたアナログ電位Ｖｉｎ２との電位差をデジタル値として、出力端子Ｖｏｕｔから出力する。
【００１９】
制御回路５００は、スイッチＳＷ１、ＳＷ２のオン／オフを制御する制御信号ＳＡＭＰ（デジタル信号）を生成して出力する。また、制御回路５００は、容量ＤＡ変換器３００の有するスイッチの切り替えを制御する制御信号Ｄ［Ｎ−１：０］、ＤＢ［Ｎ−１：０］（デジタル信号）を生成して容量ＤＡ変換器３００へ出力する。尚、Ｎは整数である。また、制御回路５００は、容量ＤＡ変換器４００の有するスイッチの切り替えを制御する制御信号Ｄ［Ｎ−１：０］′、ＤＢ［Ｎ−１：０］′、（デジタル信号）を生成し、容量ＤＡ変換器４００へ出力する。制御信号ＳＡＭＰは、サンプリング周期（第一の周期）と同期した信号であり、制御信号Ｄ［Ｎ−１：０］、ＤＢ［Ｎ−１：０］、制御信号Ｄ［Ｎ−１：０］′、ＤＢ［Ｎ−１：０］′は、制御回路５００の内部クロック信号に同期した信号である。
【００２０】
本実施形態のコンパレータ２００は、プリアンプ２１０（第一の回路）と、比較回路２２０（第二の回路）とを有する。プリアンプ２１０は、コンパレータ２００の入力段であり、プリアンプ２１０の一方の入力端子と他方の入力端子が、コンパレータ２００の一方の入力端子と他方の入力端子となる。
【００２１】
プリアンプ２１０では、スイッチＳＷ１、ＳＷ２がオンの場合（サンプリング期間中）に、一方の入力端子にアナログ電位Ｖｉｎ１（第一の入力アナログ電位）が印加され、他方の入力端子にアナログ電位Ｖｉｎ２（第二の入力アナログ電位）が印加される。尚、アナログ電位Ｖｉｎ１とアナログ電位Ｖｉｎ２は、互いに相補的に変化する値であって良い。
【００２２】
また、プリアンプ２１０では、スイッチＳＷ１、ＳＷ２がオフの場合（比較判定期間中）に、一方の入力端子に容量ＤＡ変換器３００から出力されるアナログ電位が印加され、他方の入力端子に容量ＤＡ変換器４００から出力されるアナログ電位が印加される。
【００２３】
プリアンプ２１０は、出力端子ＶＯＰ、ＶＯＮとする。プリアンプ２１０では、一方の入力端子に印加されたアナログ電位と他方の入力端子に印加されたアナログ電位との差が増幅されて、出力端子ＶＯＰの電位（第一の出力アナログ電位）と出力端子ＶＯＮ（第二の出力アナログ電位）の電位との差となる。
【００２４】
このように、本実施形態では、スイッチＳＷ１、ＳＷ２とプリアンプ２１０とによって、アナログ電位Ｖｉｎ１，Ｖｉｎ２がサンプリングされ、サンプリングされたアナログ電位Ｖｉｎ１，Ｖｉｎ２によって容量ＤＡ変換器３００、４００が充電される。
【００２５】
比較回路２２０の一方の入力端子は、出力端子ＶＯＰと接続されており、出力端子ＶＯＰから出力されるアナログ電位が印加される。比較回路２２０の他方の入力端子は、出力端子ＶＯＮと接続されており、出力端子ＶＯＮから出力されるアナログ電位が印加される。
【００２６】
比較回路２２０は、入力されたアナログ電位を比較し、両者の大小関係を示すデジタル信号を制御回路５００に対して出力する。
【００２７】
次に、図２及び図３を参照して、本実施形態の容量ＤＡ変換器３００、４００について説明する。本実施形態では、容量ＤＡ変換器３００、４００は同様の構成であるから、ここでは、一例として、容量ＤＡ変換器３００について説明する。
【００２８】
図２は、第一の実施形の容量ＤＡ変換器を説明する第一の図である。本実施形態の容量ＤＡ変換器３００は、容量素子Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１、Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２と、スイッチＳＷ１１、ＳＷ２１、ＳＷ３１、ＳＷ１２、ＳＷ２２、ＳＷ３２を有する。
【００２９】
上述する各容量素子は、３ビットの容量ＤＡ変換器３００を形成し、各容量素子に併記されたｎＣ（ｎは整数）の値は夫々の容量素子の容量の大きさの相対関係を示す。１Ｃ、２Ｃ、４Ｃで示されているように、この例では２進数の重み付けがされている。
【００３０】
容量素子Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１のトッププレートと、容量素子Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２のトッププレートは、共通のノードＮ１に接続され、ノードＮ１は、スイッチＳＷ１の他端に接続されている。また、ノードＮ１はプリアンプ２１０の一方の入力端子に接続されている。
【００３１】
容量素子Ｃ１１のボトムプレートには、スイッチＳＷ１１の一端が接続されており、容量素子Ｃ２１のボトムプレートには、スイッチＳＷ２１の一端が接続されており、容量素子Ｃ３１のボトムプレートには、スイッチＳＷ３１の一端が接続されている。容量素子Ｃ４１のボトムプレートには、基準電位が印加されている。
【００３２】
容量素子Ｃ１２のボトムプレートには、スイッチＳＷ１２の一端が接続されており、容量素子Ｃ２２のボトムプレートには、スイッチＳＷ２２の一端が接続されており、容量素子Ｃ３２のボトムプレートには、スイッチＳＷ３２の一端が接続されている。容量素子Ｃ４２のボトムプレートは、接地電位が印加されている。
【００３３】
スイッチＳＷ１１の他端は、制御回路５００から供給される制御信号Ｄ０に応じて、基準電位又は接地電位の何れかが印加され、スイッチＳＷ２１の他端は、制御回路５００から供給される制御信号Ｄ１に応じて、基準電位又は接地電位の何れかが印加され、スイッチＳＷ３１の他端は、制御回路５００から供給される制御信号Ｄ２に応じて、基準電位又は接地電位の何れかが印加される。
【００３４】
スイッチＳＷ１２の他端は、制御回路５００から供給される制御信号ＤＢ０に応じて、基準電位又は接地電位の何れかが印加され、スイッチＳＷ２２の他端は、制御回路５００から供給される制御信号ＤＢ１に応じて、基準電位又は接地電位の何れかが印加され、スイッチＳＷ３２の他端は、制御回路５００から供給される制御信号ＤＢ２に応じて、基準電位又は接地電位の何れかが印加される。
【００３５】
図２では、スイッチＳＷ１がオンされており、サンプリング期間の状態を示している。サンプリング期間には、スイッチＳＷ１１、ＳＷ２１、ＳＷ３１のそれぞれは、基準電位を容量素子Ｃ１１、Ｃ２１、Ｃ３１のボトムプレートに印加させる。また、スイッチＳＷ１２、ＳＷ２２、ＳＷ３２のそれぞれは、接地電位を容量素子Ｃ１２、Ｃ２２、Ｃ３２のボトムプレートに印加させる。各容量素子には、アナログ電位Ｖｉｎ１の電位が充電される。
【００３６】
図３は、第一の実施形の容量ＤＡ変換器を説明する第二の図である。図３では、スイッチＳＷ１がオフされており、比較判定期間の状態を示している。
【００３７】
比較判定期間には、スイッチＳＷ１１、ＳＷ２１、ＳＷ３１は、制御信号Ｄ０、Ｄ１、Ｄ２によってオン／オフが制御され、スイッチＳＷ１２、ＳＷ２２、ＳＷ３２は制御信号ＤＢ０、ＤＢ１、ＤＢ２によってオン／オフが制御される。
【００３８】
また、比較判定期間では、容量素子Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１のトッププレートの電位と、容量素子Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２のトッププレートの電位が、プリアンプ２１０の一方の入力端子に印加される。
【００３９】
次に、図４及び図５を参照して、本実施形態のプリアンプ２１０について説明する。図４は、第一の実施形態のプリアンプを説明する第一の図である。
【００４０】
本実施形態のプリアンプ２１０は、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４と、抵抗Ｒ１、Ｒ２と、出力端子ＶＯＰ、ＶＯＮと、を有する。
【００４１】
トランジスタＭ１、Ｍ２は、差動対を形成しており、例えば、トランジスタＭ１は、プリアンプ２１０の第一のトランジスタであり、トランジスタＭ２は、プリアンプ２１０の第二のトランジスタである。
【００４２】
トランジスタＭ３は、トランジスタＭ１、Ｍ２のドレイン−ソース間電圧を固定するためのスイッチとして機能する。トランジスタＭ３は、プリアンプ２１０の第三のトランジスタである。トランジスタＭ４は、ゲートに所定の電位ＶＢが印加されており、電流源として機能する。
【００４３】
プリアンプ２１０において、抵抗Ｒ１の一端には、電源電位ＶＤＤが印加され、抵抗Ｒ１の他端は、トランジスタＭ１のドレインと接続されている。トランジスタＭ１のゲートは、プリアンプ２１０の一方の入力端子として、容量ＤＡ変換器３００の容量素子Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１のトッププレートと、容量素子Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２のトッププレートとが接続されている共通のノードＮ１に接続されている。
【００４４】
トランジスタＭ１のソースは、トランジスタＭ４のドレインと接続されている。トランジスタＭ４のゲートには、所定の電位ＶＢが印加されており、トランジスタＭ４のソースは接地されている。
【００４５】
また、抵抗Ｒ２の一端には、電源電位ＶＤＤが印加され、抵抗Ｒ２の他端は、トランジスタＭ２のドレインと接続されている。トランジスタＭ２のゲートは、プリアンプ２１０の他方の入力端子として、容量ＤＡ変換器４００の容量素子Ｃ１１′、Ｃ２１′、Ｃ３１′、Ｃ４１′のトッププレートと、容量素子Ｃ１２′、Ｃ２２′、Ｃ３２′、Ｃ４２′のトッププレートとが接続されている共通のノードＮ２に接続されている。トランジスタＭ２のソースは、トランジスタＭ４のドレインと接続されている。
【００４６】
ここで、容量ＤＡ変換器４００について簡単に説明する。容量ＤＡ変換器４００は、容量素子Ｃ１１′、Ｃ２１′、Ｃ３１′、Ｃ４１′、Ｃ１２′、Ｃ２２′、Ｃ３２′、Ｃ４２′と、スイッチＳＷ１１′、ＳＷ２１′、ＳＷ３１′、ＳＷ１２′、ＳＷ２２′、ＳＷ３２′を有する。容量素子Ｃ１１′、Ｃ２１′、Ｃ３１′、Ｃ４１′のトッププレートと、容量素子、Ｃ１２′、Ｃ２２′、Ｃ３２′、Ｃ４２′のトッププレートは、共通のノードＮ２に接続され、ノードＮ２はスイッチＳＷ２の他端に接続されている。またノードＮ２はプリアンプ２１０の他方の入力端子に接続されている。また、容量素子Ｃ１１′、Ｃ２１′、Ｃ３１′のボトムプレートは、それぞれ、スイッチＳＷ１１′、ＳＷ２１′、ＳＷ３１′の一端と接続されており、容量素子Ｃ１２′、Ｃ２２′、Ｃ３２′のボトムプレートは、それぞれ、スイッチＳＷ１２′、ＳＷ２２′、ＳＷ３２′の一端と接続されている。容量素子Ｃ４１′のボトムプレートには基準電位ＶＲＥＦが印加される。容量素子Ｃ４２′のボトムプレートは、接地電位が印加される。
【００４７】
スイッチＳＷ１１′、ＳＷ２１′、ＳＷ３１′の他端は、制御信号Ｄ０′、Ｄ１′、Ｄ２′に応じて、基準電位ＶＲＥＦ又は接地電位が印加される。スイッチＳＷ１２′、ＳＷ２２′、ＳＷ３２′の他端は、制御信号ＤＢ０′、ＤＢ１′、ＤＢ２′に応じて、基準電位ＶＲＥＦ又は接地電位が印加される。
【００４８】
トランジスタＭ３のドレインには、電源電位ＶＤＤが印加されており、トランジスタＭ３のゲートには、スイッチＳＷ１、ＳＷ２のオン／オフを制御する制御信号ＳＡＭＰが印加される。トランジスタＭ３のソースは、トランジスタＭ４のソースと接続されている。
【００４９】
つまり、本実施形態のプリアンプ２１０では、サンプリング期間中はトランジスタＭ３がオンされて、トランジスタＭ１、Ｍ２のソースの電位が電源電位ＶＤＤに固定される。
言い換えれば、トランジスタＭ３は、トランジスタＭ１、Ｍ２にアナログ電位が印加されている期間、トランジスタＭ１、Ｍ２のドレイン-ソース間を短絡させるトランジスタである。
【００５０】
このため、トランジスタＭ１、Ｍ２のドレイン−ソース間電圧が０Ｖになり、トランジスタＭ１、Ｍ２のゲート容量は一定となる。尚、ゲート容量とは、ゲート電極と活性層の間に形成される容量に相当する。
【００５１】
図４は、サンプリング期間中の状態を示しているため、スイッチＳＷ１、ＳＷ２、トランジスタＭ３が、制御信号ＳＡＭＰによってオンされている。
【００５２】
また、容量ＤＡ変換器３００では、スイッチＳＷ１１、ＳＷ２１、ＳＷ３１によって、容量素子Ｃ１１、Ｃ２１、Ｃ３１のボトムプレートに基準電位が印加され、スイッチＳＷ１２、ＳＷ２２、ＳＷ３２によって、容量素子Ｃ１２、Ｃ２２、Ｃ３２のボトムプレートに接地電位が印加され、各容量素子にアナログ電位Ｖｉｎ１の電位が充電される。容量ＤＡ変換器４００でも同様に、スイッチＳＷ１１′、ＳＷ２１′、ＳＷ３１′によって、容量素子Ｃ１１′、Ｃ２１′、Ｃ３１′のボトムプレートに基準電位が印加され、スイッチＳＷ１２′、ＳＷ２２′、ＳＷ３２′によって、容量素子Ｃ１２′、Ｃ２２′、Ｃ３２′のボトムプレートに接地電位が印加され、各容量素子にアナログ電位Ｖｉｎ２の電位が充電される。
【００５３】
尚、図４の例では、トランジスタＭ３をＰ型トランジスタとしているが、それ以外のスイッチング素子を用いてもよい。それ以外のスイッチング素子として、例えば、Ｎ型トランジスタを用いても良いし、Ｐ型トランジスタとＮ型トランジスタを並列に接続したものを用いても良い。
【００５４】
図５は、第一の実施形態のプリアンプを説明する第二の図である。図５は、比較判定期間中の状態を示しているため、スイッチＳＷ１、ＳＷ２、トランジスタＭ３が、制御信号ＳＡＭＰによってオフされる。
【００５５】
比較判定期間では、トランジスタＭ１、Ｍ２のゲートには、容量ＤＡ変換器３００の各容量素子のトッププレートの電位と、容量ＤＡ変換器４００の各容量素子のトッププレートの電位とが印加される。
【００５６】
尚、比較判定期間では、容量ＤＡ変換器３００の各スイッチと、容量ＤＡ変換器４００の各スイッチが、制御信号Ｄ［Ｎ−１：０］、ＤＢ［Ｎ−１：０］と制御信号Ｄ［Ｎ−１：０］′、ＤＢ［Ｎ−１：０］′によって切り替えられる。したがって、トランジスタＭ１、Ｍ２のゲートに印加されるトッププレートの電位は、切り替えに応じた電位となる。
【００５７】
プリアンプ２１０の出力端子ＶＯＰ、ＶＯＮの電位は、比較回路２２０に入力されて、大小関係の判定が行われる。
【００５８】
このように、本実施形態では、サンプリング期間中に、トランジスタＭ３により、トランジスタＭ１、Ｍ２のドレイン−ソース間電圧が０Ｖに固定することで、アナログ電位Ｖｉｎ１とアナログ電位Ｖｉｎ２の電位差によって生じるトランジスタＭ１、Ｍ２のゲート容量の変動をなくすことができる。言い換えれば、本実施形態によれば、サンプリング期間において、アナログ電位Ｖｉｎ１とアナログ電位Ｖｉｎ２との電位差に関わらず、トランジスタＭ１、Ｍ２のゲート容量をほぼ一定とすることができる。
【００５９】
したがって、本実施形態によれば、サンプリングされるアナログ電位の誤差を低減させることができ、その結果として、ＡＤ変換における変換誤差の発生を抑制することができる。
【００６０】
次に、図６を参照して、本実施形態のプリアンプ２１０の動作について説明する。図６は、第一の実施形態のプリアンプの動作を説明するタイミングチャートである。
【００６１】
図６では、制御信号ＳＡＭＰを示す波形と、プリアンプ２１０における接続点Ａの電位の波形と、プリアンプ２１０の出力端子ＶＯＰ、ＶＯＮの電位の波形とを示している。尚、接続点Ａとは、トランジスタＭ１、Ｍ２のソースと、トランジスタＭ４のドレインとの接続点であり、接続点Ａの電位とは、トランジスタＭ１、Ｍ２のソース電位である。また、図６では、実線が出力端子ＶＯＰの電位を示す波形であり、点線が出力端子ＶＯＮの電位を示す波形である。
【００６２】
本実施形態では、タイミングＴ１において、制御信号ＳＡＭＰがハイレベル（以下、Ｈレベル）からローレベル（以下、Ｌレベル）となると、スイッチＳＷ１、ＳＷ２とトランジスタＭ３がオンされて、サンプリング期間となる。
【００６３】
このとき、トランジスタＭ１、Ｍ２のソース電位は、トランジスタＭ３によって、電源電位ＶＤＤに固定される。また、出力端子ＶＯＰ、ＶＯＮの電位も、電源電位ＶＤＤとなる。
【００６４】
次に、タイミングＴ２において、制御信号ＳＡＭＰがＬレベルからＨレベルに反転すると、スイッチＳＷ１、ＳＷ２とトランジスタＭ３がオフされて、比較判定期間となる。
【００６５】
本実施形態では、制御信号ＳＡＭＰがＬレベルからＨレベルに反転すると、トランジスタＭ１、Ｍ２のソース電位が、電源電位ＶＤＤに固定される前の元の電位に戻り、プリアンプ２１０が動作し始める。
【００６６】
このとき、プリアンプ２１０の一方の入力端子には、容量ＤＡ変換器３００の各容量素子のトッププレートの電位が印加され、他方の入力端子には、容量ＤＡ変換器４００の各容量素子のトッププレートの電位が印加され、出力端子ＶＯＰ、ＶＯＮの電位は、入力された電位に応じた電位となる。
【００６７】
本実施形態の制御回路５００は、比較判定期間において、比較回路２２０の出力信号が示す比較結果に基づき、制御信号Ｄ［Ｎ−１：０］、ＤＢ［Ｎ−１：０］、Ｄ［Ｎ−１：０］′、ＤＢ［Ｎ−１：０］′を生成して容量ＤＡ変換器３００と容量ＤＡ変換器４００に供給する。
【００６８】
制御回路５００は、例えば、制御信号Ｄ［Ｎ−１：０］、ＤＢ［Ｎ−１：０］と、制御信号Ｄ［Ｎ−１：０］′、ＤＢ［Ｎ−１：０］′について、最上位ビットから最下位ビットに向かって、１ビットずつ値を決定して、比較判定を行っても良い。図６の例では、タイミングＴ２１、Ｔ２２、Ｔ２３のそれぞれにおいて、比較回路２２０による比較判定が行われている。
【００６９】
このように、本実施形態では、サンプリング期間において、トランジスタＭ１、Ｍ２のソース電位を電源電位ＶＤＤに固定し、ドレイン−ソース間電圧を０Ｖとすることで、トランジスタＭ１、Ｍ２のゲート容量の入力電圧依存をなくしている。
【００７０】
尚、本実施形態のコンパレータ２００は、比較判定の結果を差動信号として出力する形態としたが、これに限定されない。コンパレータ２００は、比較判定の結果をシングルエンド信号として出力しても良い。
【００７１】
本実施形態で、コンパレータ２００の出力を差動信号とすることで、制御回路５００において、この差動信号を用いて制御信号Ｄ［Ｎ−１：０］、ＤＢ［Ｎ−１：０］と、Ｄ［Ｎ−１：０］′、ＤＢ［Ｎ−１：０］′とを生成することができる。
【００７２】
以下に、比較例を参照して、本実施形態の効果について説明する。図７は、比較例を説明する第一の図である。
【００７３】
図７では、本実施形態を適用しないプリアンプ２の一方の入力端子に容量ＤＡ変換器３００の容量素子のトッププレートと、スイッチＳＷ１の一端が接続され、他方の入力端子に容量ＤＡ変換器４００の容量素子のトッププレートと、スイッチＳＷ２の一端が接続されている。
【００７４】
プリアンプ２は、抵抗Ｒ１１、Ｒ２１と、トランジスタＭ１１、Ｍ２１、Ｍ３１と、出力端子Ｖｏｐ、Ｖｏｎを有する。
【００７５】
トランジスタＭ１１、Ｍ２１のドレインは、抵抗Ｒ１１、Ｒ１２を介して電源電位ＶＤＤが印加される。トランジスタＭ１１、Ｍ２１のソースは、トランジスタＭ３１のドレインと接続される。トランジスタＭ３１は、ゲートに所定の電位が印加され、ソースには接地電位が印加された電流源である。
【００７６】
トランジスタＭ１１、Ｍ２１のゲートは、サンプリング期間には、それぞれに対し、入力端子ＶＩＮ１のアナログ電位Ｖｉｎ１と入力端子ＶＩＮ２のアナログ電位Ｖｉｎ２とが印加される。
【００７７】
ここで、トランジスタＭ１１、Ｍ２１のゲートの電位について考える。尚、ここでは、トランジスタＭ１１のゲートをプリアンプ２の反転入力端子とし、トランジスタＭ２１のゲートをプリアンプ２の非反転入力端子とする。
【００７８】
トランジスタＭ１１のゲートの電位は、トランジスタＭ１１のゲート容量Ｃｃｏｍ１１とし、容量ＤＡ変換器３００の容量をＣｄａｃ３とした場合、容量Ｃｄａｃ３とゲート容量Ｃｃｏｍ１１とを合計した容量によって与えられる電位となる。また、トランジスタＭ２１のゲートの電位は、トランジスタＭ２１のゲート容量Ｃｃｏｍ２１とし、容量ＤＡ変換器４００の容量をＣｄａｃ４とした場合、容量Ｃｄａｃ４とゲート容量Ｃｃｏｍ２１とを合計した容量によって与えられる電位となる。
【００７９】
トランジスタＭ１１のゲート容量Ｃｃｏｍ１１は、ゲート−ドレイン間の寄生容量Ｃｇｄ１と、ゲート−ソース間の寄生容量Ｃｇｓ１と、ゲート−バルク間の寄生容量Ｃｇｂ１との合計となる。このゲート容量Ｃｃｏｍ１１は、アナログ電位Ｖｉｎ１に依存して変化する。
【００８０】
また、トランジスタ２１のゲート容量Ｃｃｏｍ２１は、ゲート−ドレイン間の寄生容量と、ゲート−ソース間の寄生容量と、ゲート−バルク間の寄生容量との合計となる（図示せず）。このゲート容量Ｃｃｏｍ２１は、アナログ電位Ｖｉｎ２に依存して変化する。
【００８１】
これに対し、容量ＤＡ変換器３００の容量Ｃｄａｃ３と、容量ＤＡ変換器４００の容量Ｃｄａｃ４とは、アナログ電位Ｖｉｎ１、Ｖｉｎ２に依存しない。
【００８２】
このため、図７に示す比較例では、プリアンプ２の差動対を形成するトランジスタＭ１１、Ｍ１２のゲートの電位が、アナログ電位Ｖｉｎ１、Ｖｉｎ２の差によって異なる。特に、比較例では、アナログ電位Ｖｉｎ１、Ｖｉｎ２の差ある場合には、反転入力側のトランジスタのゲート−ソース間電圧と、非反転入力側のトランジスタのゲート−ソース間電圧との差が大きくなり、ゲート容量Ｃｃｏｍ１１とＣゲート容量Ｃｃｏｍ２１の差が大きくなる。
【００８３】
図８は、比較例を説明する第二の図である。図８では、図７に示す回路のブロック図と、このブロック図の等価回路を示している。
【００８４】
等価回路では、スイッチＳＷ１、ＳＷ２の有する抵抗をＲｓｗ１、Ｒｓｗ２とし、容量ＤＡ変換器３００、４００の容量をＣｄａｃ３、Ｃｄａｃ４とし、トランジスタＭ１１、Ｍ２１のゲート容量をＣｃｏｍ１１、Ｃｃｏｍ２１としている。
【００８５】
ここで、ゲート容量Ｃｃｏｍ１１は、アナログ電位Ｖｉｎ１に依存して変化し、ゲート容量Ｃｃｏｍ３は、アナログ電位Ｖｉｎ２に依存して変化する。
【００８６】
したがって、トランジスタＭ１１のゲートに電位を与える容量であるＣｄａｃ３＋Ｃｃｏｍ１１と、トランジスタＭ２１のゲートに電位を与える容量であるＣｄａｃ４＋Ｃｃｏｍ２１とには、差が生じる。この差によって、サンプリングされる電位に誤差が生じる。
【００８７】
そこで、本実施形態のプリアンプ２１０では、サンプリング期間中は、差動対を形成するトランジスタＭ１、Ｍ２のドレイン−ソース間電圧を０Ｖとしてオフ状態とし、トランジスタＭ１、Ｍ２のゲート容量を一定としている。
【００８８】
例えば、比較例において、アナログ電位Ｖｉｎ１を０．８Ｖとし、アナログ電位Ｖｉｎ２を０．２Ｖとした場合、ゲート容量Ｃｃｏｍ１１と容量Ｃｄａｃ３を合計した容量は、１２０ｆＦとなる。また、ゲート容量Ｃｃｏｍ２１と容量Ｃｄａｃ４を合計した容量は、５５ｆＦとなる。
【００８９】
したがって、比較例では、反転入力端子側の容量に対して、非反転入力端子側の容量は、１２０％以上の誤差が生じることになる。
【００９０】
これに対し、本実施形態において、アナログ電位Ｖｉｎ１を０．８Ｖとし、アナログ電位Ｖｉｎ２を０．２Ｖとした場合、トランジスタＭ１のゲート容量Ｃｃｏｍ１と容量Ｃｄａｃ３を合計した容量は、５４ｆＦとなる。また、トランジスタＭ２のゲート容量Ｃｃｏｍ２と容量Ｃｄａｃ４を合計した容量は、５０ｆＦとなる。
【００９１】
したがって、本実施形態では、反転入力端子側の容量に対する、非反転入力端子側の容量を１０％以下とすることができる。
【００９２】
以下に、図９と図１０を参照して、本実施形態の効果について説明する。図９は、第一の実施形態の効果を説明する第一の図である。図９（Ａ）は、コンパレータの入力段となるプリアンプの差動対を形成するトランジスタのゲート容量と入力電位の関係を示すグラフある。図９（Ｂ）は、プリアンプの入力電位の差と、差動対を形成するトランジスタのゲート容量の差との関係を示すグラフである。
【００９３】
図９（Ａ）において、実線は、本実施形態を適用したプリアンプの差動対を形成するトランジスタの何れか一方のゲート容量と入力電位との関係を示し、点線は、本実施形態を適用しない場合のゲート容量と入力電位との関係を示している。また、図９（Ｂ）において、実線は、本実施形態を適用したプリアンプの差動対を形成するトランジスタのゲート容量の差と、入力電位の差との関係を示しており、点線は本実施形態を適用しない場合のゲート容量の差と、入力電位の差との関係を示している。
【００９４】
図９（Ａ）から、本実施形態を適用しない場合には、トランジスタのゲート容量が入力電位に応じて変化しているのに対し、本実施形態を適用した場合には、トランジスタのゲート容量は、入力電位に依存せず、ほぼ一定であることがわかる。
【００９５】
また、図９（Ｂ）から、本実施形態を適用しない場合には、トランジスタのゲート容量同士の差は、入力電位の差に応じて変化しているのに対し、本実施形態を適用した場合には、入力電位の差に対するトランジスタのゲート容量同士の差が小さくなっていることがわかる。尚、本実施形態を適用した場合の入力電位の差に対するトランジスタのゲート容量同士の差は、本実施形態を適用しない場合の１０％以下まで小さくすることができた。
【００９６】
尚、図９に示すグラフは、ＡＤ変換器１００の仕様等に基づくシミュレーションによって得られた結果である。
【００９７】
次に、図１０を参照して、本実施形態の効果について説明する。図１０は、第一の実施形態の効果を説明する第二の図である。
【００９８】
図１０（Ａ）は、本実施形態のＡＤ変換器１００に正弦波を入力してデジタル信号に変換した結果の波形を示す図である。図１０（Ｂ）は、図１０（Ａ）に示す波形をフーリエ変換して得た周波数領域の信号パワースペクトラム図である。
【００９９】
尚、図１０（Ａ）、（Ｂ）では、実線は、本実施形態のＡＤ変換器１００の出力を示し、点線は、本実施形態を適用しないＡＤ変換器の出力を示す。
【０１００】
図１０（Ａ）から、本実施形態のＡＤ変換器１００と、本実施形態を適用しないＡＤ変換器とでは、出力コードが小さいときと大きいときに、誤差が生じていることがわかる。
【０１０１】
また、図１０（Ｂ）から、本実施形態を適用しないＡＤ変換器では、高調波成分が見られたが、本実施形態のＡＤ変換器１００では、高調波成分が大幅に減少しており、ＳＮＤＲ（Signal to noise and distortion ratio）が改善されていることがわかる。
【０１０２】
ＳＮＤＲは、ＡＤ変換器の雑音特性であり、悪化すると有効分解能（ＥＮＯＢ；Effective number of bits）が小さくなることに鑑みると、ＳＮＤＲの改善は好ましい。
【０１０３】
（第二の実施形態）
以下に図面を参照して第二の実施形態について説明する。第二の実施形態では、コンパレータが複数のプリアンプを有する点が、第一の実施形態と相違する。よって、以下の第二の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号を付与し、その説明を省略する。
【０１０４】
図１１は、第二の実施形態のアナログ−デジタル変換器を説明する図である。本実施形態のＡＤ変換器１００Ａは、入力端子ＶＩＮ１、ＶＩＮ２、出力端子Ｖｏｕｔ、スイッチＳＷ１、ＳＷ２、コンパレータ２００Ａ、容量ＤＡ変換器３００、４００、制御回路５００を有する。
【０１０５】
本実施形態のコンパレータ２００Ａは、プリアンプ２１０、比較回路２２０、アンプ２３０を有する。
【０１０６】
本実施形態のアンプ２３０は、プリアンプ２１０の有するトランジスタＭ３に相当するスイッチ部は有しておらず、一般的な増幅段である。
【０１０７】
本実施形態では、プリアンプ２１０と比較回路２２０の間に、アンプ２３０を設けることで、比較回路２２０に入力する信号を増幅することができる。尚、本実施形態では、プリアンプ２１０と比較回路２２０との間に設けられるアンプを１段としたが、これに限定されない。プリアンプ２１０の後段には、複数段のアンプを設けても良い。
【０１０８】
（第三の実施形態）
以下に図面を参照して第三の実施形態について説明する。第三の実施形態では、コンパレータの一方の入力端子に分割された基準電位が印加される点が、第一の実施形態と相違する。よって、以下の第三の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号を付与し、その説明を省略する。
【０１０９】
図１２は、第三の実施形態のアナログ−デジタル変換器を説明する図である。本実施形態のＡＤ変換器１００Ｂは、入力端子ＶＩＮ１、出力端子Ｖｏｕｔ、スイッチＳＷ１、コンパレータ２００、容量ＤＡ変換器３００、制御回路５００Ａを有する。
【０１１０】
本実施形態では、コンパレータ２００のプリアンプ２１０の一方の入力端子にアナログ電位Ｖｉｎ１が印加され、他方の入力端子には、基準電位ＶＲＥＦ／２が印加される。本実施形態では、このような構成とすることで、入力されるアナログ電位が差動入力ではない場合にも適用することができる。
【０１１１】
（第四の実施形態）
以下に図面を参照して第四の実施形態について説明する。第四の実施形態では、トランジスタＭ３は有しておらず、スイッチＳＷ１、ＳＷ２がオンされているサンプリング期間の間、接続点Ａの電位をトランジスタＭ４がオフされる点が第一の実施形態と相違する。以下の第四の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには、第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【０１１２】
図１３は、第四の実施形態のプリアンプを説明する図である。本実施形態のプリアンプ２１０Ａは、トランジスタＭ１、Ｍ２、Ｍ４と、抵抗Ｒ１、Ｒ２と、出力端子ＶＯＰ、ＶＯＮと、スイッチＳＷ４０と、を有する。
【０１１３】
本実施形態のプリアンプ２１０Ａでは、トランジスタＭ４のゲートに、スイッチＳＷ４０が接続される。スイッチＳＷ４０は、トランジスタＭ４に印加される電位を、接地電位から所定の電位ＶＢへ、又は、所定の電位ＶＢから接地電位へと切り替える。
【０１１４】
スイッチＳＷ４０のオン／オフは、スイッチＳＷ１、ＳＷ２をオン／オフさせる制御信号ＳＡＭＰによって制御される。具体的には、スイッチＳＷ４０は、スイッチＳＷ１、ＳＷ２がオン／オフされる期間は、接地電位に接続され、トランジスタＭ４のゲートに接地電位を印加させる。また、スイッチＳＷ４０は、スイッチＳＷ１、ＳＷ２がオフされる期間は、所定の電位ＶＢに接続され、トランジスタＭ４のゲートに所定の電位ＶＢを印加させる。つまり、トランジスタＭ４を電流源として機能させる。
【０１１５】
トランジスタＭ４のゲートに接地電位が印加されると、トランジスタＭ１の抵抗、トランジスタＭ２の抵抗、抵抗Ｒ１、抵抗Ｒ２の合成抵抗Ｒ′に対して、トランジスタＭ４の抵抗が非常に大きな値となるため、接続点Ａの電位ＶＡは電源電位ＶＤＤ近くまで上昇する。
【０１１６】
合成抵抗Ｒ′は、以下の式（１）によって示される。尚、式（１）において、ＲＭ１は、トランジスタＭ１の抵抗であり、ＲＭ２は、トランジスタＭ２の抵抗である。
【０１１７】
Ｒ′＝｛（Ｒ１＋ＲＭ１）×（Ｒ２＋ＲＭ２）｝／（Ｒ１＋Ｒ２＋ＲＭ１＋ＲＭ２）  式（１）
また、接続点Ａの電位ＶＡは、以下の式（２）によって示される。尚、式（２）において、ＲＭ４は、トランジスタＭ４の抵抗である。
【０１１８】
ＶＡ＝｛ＲＭ４／（Ｒ′＋ＲＭ４）｝×ＶＤＤ］≒ＶＤＤ      式（２）
このように、本実施形態では、スイッチＳＷ１、ＳＷ２をオンさせるサンプリング期間において、トランジスタＭ４のゲートに接地電位を印加することで、接続点Ａの電位をほぼ電源電位ＶＤＤとすることができる。つまり、本実施形態では、サンプリング期間において、トランジスタＭ１、Ｍ２のドレイン−ソース間電圧をほぼ０Ｖとすることができる。
【０１１９】
したがって、本実施形態によれば、第一の実施形態と同様に、トランジスタＭ１、Ｍ２のゲート容量の入力電圧依存をほぼなくすことができる。
【０１２０】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【符号の説明】
【０１２１】
１００、１００Ａ、１００Ｂ  ＡＤ変換器
２００、２００Ａ  コンパレータ
２１０、２１０Ａ  プリアンプ
２２０  比較回路
３００、４００  容量ＤＡ変換器
５００  制御回路
【図１】
2019220780.tif 000003
【図２】
2019220780.tif 000004
【図３】
2019220780.tif 000005
【図４】
2019220780.tif 000006
【図５】
2019220780.tif 000007
【図６】
2019220780.tif 000008
【図７】
2019220780.tif 000009
【図８】
2019220780.tif 000010
【図９】
2019220780.tif 000011
【図１０】
2019220780.tif 000012
【図１１】
2019220780.tif 000013
【図１２】
2019220780.tif 000014
【図１３】
2019220780.tif 000015