(57)【要約】【課題】マルチレベル出力電力変換装置の電力変換効率を改善する。【解決手段】第１のフライングキャパシタ回路（１０）は、直流電源（２）の正端側と中性点（ＮＮ）との間に接続される。第２のフライングキャパシタ回路（２０）は、中性点（ＮＮ）と直流電源（２）の負端側との間に接続される。ブリッジ回路（３０）は、第１のフライングキャパシタ回路（１０）の中点と第２のフライングキャパシタ回路（２０）の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力する。クランプ回路（４０）は、一対の出力線の間を短絡する。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電源の正端側と中性点との間に接続された第１のフライングキャパシタ回路と、
前記中性点と前記直流電源の負端側との間に接続された第２のフライングキャパシタ回路と、
前記第１のフライングキャパシタ回路の中点と前記第２のフライングキャパシタ回路の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力するブリッジ回路と、
前記一対の出力線の間を短絡するクランプ回路と、
を備えることを特徴とする電力変換装置。
【請求項２】
前記第１のフライングキャパシタ回路は、
前記直流電源の正端側と前記中性点との間に直列接続された複数の第１のスイッチング素子と、
前記複数の第１のスイッチング素子の接続点間に接続された少なくとも１つの第１のキャパシタと、を含み、
前記第２のフライングキャパシタ回路は、
前記中性点と前記直流電源の負極側との間に直列接続された複数の第２のスイッチング素子と、
前記複数の第２のスイッチング素子の接続点間に接続された少なくとも１つの第２のキャパシタと、を含み、
前記ブリッジ回路は、
ブリッジ接続された複数の第３のスイッチング素子を含み、
前記クランプ回路は、
双方向に電流を導通／遮断するための少なくとも１つの第４のスイッチング素子を含み、
本電力変換装置は、
前記第１のスイッチング素子〜前記第４のスイッチング素子のオン／オフを制御して、前記直流電源の直流電力を交流電力に変換する制御部、
をさらに備えることを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記第１のフライングキャパシタ回路は、
前記直流電源の正端側と前記中性点との間に直列接続された（２Ｎ（Ｎは自然数）＋２）個の第１のスイッチング素子と、
前記（２Ｎ＋２）個の複数の第１のスイッチング素子の接続点間に接続されたＮ個の第１のキャパシタと、を含み、
前記第２のフライングキャパシタ回路は、
前記中性点と前記直流電源の負極側との間に直列接続された（２Ｎ＋２）個の第２のスイッチング素子と、
前記（２Ｎ＋２）個の第２のスイッチング素子の接続点間に接続されたＮ個の第２のキャパシタと、を含み、
前記制御部は、前記第１のスイッチング素子〜前記第４のスイッチング素子のオン／オフを制御して、前記出力線に２Ｎ＋３レベルの出力電圧を出力することを特徴とする請求項２に記載の電力変換装置。
【請求項４】
前記Ｎ個の第１のキャパシタの第（ｉ）番目のキャパシタに印加される電圧Ｅｃ１（ｉ）は、前記直流電源の電圧Ｅ×（ｉ／（２Ｎ＋２））であり、
前記Ｎ個の第２のキャパシタの第（ｉ）番目のキャパシタに印加される電圧Ｅｃ２（ｉ）は、前記直流電源の電圧Ｅ×（ｉ／（２Ｎ＋２））である、
ことを特徴とする請求項３に記載の電力変換装置。
【請求項５】
前記クランプ回路は、それぞれダイオードが並列に形成または接続された、２つの前記第４のスイッチング素子を含み、
前記２つの第４のスイッチング素子のダイオードの向きが反対になるように、前記２つの第４のスイッチング素子が直列に接続されていることを特徴とする請求項２から４のいずれか１項に記載の電力変換装置。
【請求項６】
前記出力線の電圧をゼロにする際に、前記２つの第４のスイッチング素子をオン状態にし、前記第１のスイッチング素子〜前記第３のスイッチング素子を全てオフ状態にすることを特徴とする請求項５に記載の電力変換装置。
【請求項７】
前記交流電力が正の半波の期間、前記２つの第４のスイッチング素子の一方をオン状態に維持し、
前記交流電力が負の半波の期間、前記２つの第４スイッチングの他方をオン状態に維持することを特徴とする請求項５又は６に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力を交流電力に変換する電力変換装置に関する。
【背景技術】
【０００２】
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、マルチレベル電力変換装置がある（例えば、特許文献１参照）。図１（ａ）に示すマルチレベル電力変換装置は、フライングキャパシタ回路１０、２０、フルブリッジ回路３０、及びフィルタ回路５０を備え、フルブリッジ回路３０からフィルタ回路５０に５レベル（±Ｅ、±１／２Ｅ、０）の電圧を出力可能な構成である。フルブリッジ回路３０からフィルタ回路５０に出力する電圧をマルチレベル化することにより、フィルタ回路５０のリアクトルＬ１、Ｌ２を小型化することができる。
【０００３】
マルチレベル電力変換装置は、スイッチング素子に印加される電圧を小さくすることができ、スイッチング損失を低減することができる。スイッチング損失の低減は、高効率な電力変換に寄与する。図１（ａ）に示す例では、５レベル化することにより、フライングキャパシタ回路１０、２０の各スイッチング素子に印加される電圧が、入力される直流電圧Ｅの１／４倍まで小さくすることができる。フルブリッジ回路３０のスイッチング素子には、直流電圧Ｅに対応する比較的高い耐圧（例えば、６００Ｖ程度）のスイッチング素子を使用する必要があるが、フライングキャパシタ回路１０、２０のスイッチング素子には、比較的低い耐圧（１５０Ｖ程度）のスイッチング素子を使用することが可能である。
【０００４】
低耐圧のスイッチング素子は、高耐圧のスイッチング素子と比較して安価であり、導通損失が少なく、スイッチング速度が速い。例えば、耐圧が１／４になると、導通損失は１／５〜１／１０になる。スイッチング速度が速いほど、スイッチング損失が低減される。また、マルチレベル化により、スイッチング時の電位差が小さくなるほど、スイッチング損失が低減される。このように、低耐圧のスイッチング素子を用いたフライングキャパシタ回路を使用したマルチレベル電力変換装置は、高効率な電力変換と小型化を実現することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−５０１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１（ａ）に示したマルチレベル電力変換装置では、フルブリッジ回路３０のスイッチング素子については、直流電圧Ｅが印加されるスイッチングパターン（±Ｅを出力する状態）があるため、低耐圧（例えば、１５０Ｖ）のスイッチング素子を使用することができず、高耐圧（６００Ｖ）のスイッチングを使用している。これにより、どのスイッチングパターンにおいても、フライングキャパシタ回路１０、２０に含まれる４個の低耐圧のスイッチング素子と、フルブリッジ回路３０に含まれる２個の高耐圧のスイッチング素子を通る電流経路が形成される（図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）参照）。
【０００７】
図３（ｂ）、図４（ａ）に示すように、０Ｖを出力するときも、フライングキャパシタ回路１０、２０に含まれる４個の低耐圧のスイッチング素子と、フルブリッジ回路３０に含まれる２個の高耐圧のスイッチング素子を通る電流経路が形成される。フライングキャパシタ回路１０、２０が設けられない一般的な２レベルインバータ（バイポーラインバータ）では、０Ｖを出力するとき、フルブリッジ回路３０に含まれる２個の高耐圧のスイッチング素子を通る電流経路が形成される。従って０Ｖを出力するとき、一般的な２レベルインバータと比較して、マルチレベル電力変換装置では、４個の低耐圧のスイッチング素子を追加で電流が通ることになり、導通損失が増加する。
【０００８】
本発明はこうした状況に鑑みなされたものであり、その目的は、電力変換効率が改善されたマルチレベル出力の電力変換装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある態様の電力変換装置は、直流電源の正端側と中性点との間に接続された第１のフライングキャパシタ回路と、前記中性点と前記直流電源の負端側との間に接続された第２のフライングキャパシタ回路と、前記第１のフライングキャパシタ回路の中点と前記第２のフライングキャパシタ回路の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力するブリッジ回路と、前記一対の出力線の間を短絡するクランプ回路と、を備える。
【発明の効果】
【００１０】
本発明によれば、電力変換効率が改善されたマルチレベル出力の電力変換装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）は、比較例に係る電力変換装置の構成を説明するための図である。
【図２】図２（ａ）、（ｂ）は、比較例に係る電力変換装置の状態１及び状態２の電流経路を示す図である。
【図３】図３（ａ）、（ｂ）は、比較例に係る電力変換装置の状態３及び状態４の電流経路を示す図である。
【図４】図４（ａ）、（ｂ）は、比較例に係る電力変換装置の状態５及び状態６の電流経路を示す図である。
【図５】図５（ａ）、（ｂ）は、比較例に係る電力変換装置の状態７及び状態８の電流経路を示す図である。
【図６】比較例に係る状態１〜状態８における、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２のオン／オフ状態をまとめた図である。
【図７】図７（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態１及び状態２の電流経路を示す図である。
【図８】図８（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態３及び状態４の電流経路を示す図である。
【図９】図９（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態５及び状態６の電流経路を示す図である。
【図１０】図１０（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態７及び状態８の電流経路を示す図である。
【図１１】実施の形態に係る状態１〜状態８における、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、及び第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。
【図１２】実施の形態に係る第１フライングキャパシタ回路、第２フライングキャパシタ回路、及びフルブリッジ回路により生成される５レベル（＋Ｅ、＋Ｅ／２、０、−Ｅ／２、−Ｅ）の電圧で生成される擬似的正弦波を示す図である。
【図１３】図１３（ａ）−（ｄ）は、スイッチングパターンＡ−Ｄにおける、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。
【図１４】図１４（ａ）−（ｄ）は、スイッチングパターンＥ−Ｈにおける、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。
【図１５】図１５（ａ）−（ｃ）は、フライングキャパシタ回路の構成例を示す図である。
【図１６】Ｎ段のフライングキャパシタ回路を示す図である。
【発明を実施するための形態】
【００１２】
図１（ａ）は、比較例に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換して、商用電力系統３（以下、単に系統３という）に出力するインバータ装置である。図１（ａ）では、Ｕ相系統３ａとＷ相系統３ｂを持つ単相三線式の系統３を示している。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力電圧を調整可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されてもよい。
【００１３】
電力変換装置１は、第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０、フルブリッジ回路３０、フィルタ回路５０及び制御部６０を備える。第１フライングキャパシタ回路１０は、直流電源２の正端側と中性点ＮＮとの間に接続される。具体的には第１フライングキャパシタ回路１０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、及び第４スイッチング素子Ｑ４と、第１キャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、及び第４スイッチング素子Ｑ４は、直流電源２の正端側と中性点ＮＮとの間に直列接続される。第１キャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２間の接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４間の接続点との間に接続される。
【００１４】
第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４には例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用することができる。第１ダイオードＤ１〜第４ダイオードＤ４は、第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４にそれぞれ並列に、逆向きに形成／接続される。第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４にＮチャネルＭＯＳＦＥＴを使用する場合、第１ダイオードＤ１〜第４ダイオードＤ４は、ソースからドレイン方向に形成される寄生ダイオードを利用できる。第１ダイオードＤ１〜第４ダイオードＤ４は還流ダイオードとして作用する。
【００１５】
第２フライングキャパシタ回路２０は、中性点ＮＮと直流電源２の負極側との間に接続される。具体的には第２フライングキャパシタ回路２０は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、及び第８スイッチング素子Ｑ８と、第２キャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、及び第８スイッチング素子Ｑ８は、中性点ＮＮと直流電源２の負極側との間に直列接続される。第２キャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６間の接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８間の接続点との間に接続される。
【００１６】
第５スイッチング素子Ｑ５〜第８スイッチング素子Ｑ８にも、ＭＯＳＦＥＴ又はＩＧＢＴを使用することができる。第５ダイオードＤ５〜第８ダイオードＤ８は、第５スイッチング素子Ｑ５〜第８スイッチング素子Ｑ８にそれぞれ並列に、逆向きに形成／接続され、還流ダイオードとして作用する。
【００１７】
フルブリッジ回路３０は、第１フライングキャパシタ回路１０の中点と第２フライングキャパシタ回路２０の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力する。フルブリッジ回路３０は、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、及び第１２スイッチング素子Ｑｗ２を含む。
【００１８】
第９スイッチング素子Ｑｕ１及び第１０スイッチング素子Ｑｕ２は直列接続されて第１アーム回路（Ｕ相）を形成し、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２は直列接続されて第２アーム回路（Ｗ相）を形成する。第１アーム回路（Ｕ相）及び第２アーム回路（Ｗ相）は、第１フライングキャパシタ回路１０の中点と第２フライングキャパシタ回路２０の中点との間に並列接続される。第１アーム回路（Ｕ相）の中点（第９スイッチング素子Ｑｕ１と第１０スイッチング素子Ｑｕ２間の接続点）に正側の出力線が接続され、第２アーム回路（Ｗ相）の中点（第１１スイッチング素子Ｑｗ１と第１２スイッチング素子Ｑｗ２間の接続点）に負側の出力線が接続される。
【００１９】
第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２にも、ＭＯＳＦＥＴ又はＩＧＢＴを使用できる。第９ダイオードＤｕ１、第１０ダイオードＤｕ２、第１１ダイオードＤｗ１及び第１２ダイオードＤｗ２は、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２にそれぞれ並列に、逆向きに形成／接続され、還流ダイオードとして作用する。
【００２０】
フィルタ回路５０は、第１リアクトルＬ１、第２リアクトルＬ２及び第３キャパシタＣ３を含み、フルブリッジ回路３０の出力電圧および出力電流の高調波成分を減衰させて、フルブリッジ回路３０の出力電圧および出力電流を正弦波に近づける。
【００２１】
制御部６０は、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２をオン／オフ制御して、直流電源２の直流電力を交流電力に変換する。制御部６０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
【００２２】
図１（ｂ）は、本発明の実施の形態に係る電力変換装置１の構成を説明するための図である。本実施の形態に係る電力変換装置１は、図１（ａ）に示した比較例に係る電力変換装置１と比較し、クランプ回路４０が追加された構成である。クランプ回路４０は、フルブリッジ回路３０とフィルタ回路５０間を繋ぐ正側の出力線と負側の出力線との間に接続される。クランプ回路４０は、正側の出力線と負側の出力線との間を短絡するための短絡回路として機能する。
【００２３】
クランプ回路４０は、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２を含む。第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃは正側の出力線と負側の出力線との間に直列接続される。第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２にも、ＭＯＳＦＥＴ又はＩＧＢＴを使用できる。第１３ダイオードＤｃ１及び第１４ダイオードＤｃ２は、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２にそれぞれ並列に形成／接続される。
【００２４】
クランプ回路４０が双方向に電流を導通／遮断するため、第１３ダイオードＤｃ１と第１４ダイオードＤｃ２の向きが反対になるように、第１３スイッチング素子Ｑｃ１と第１４スイッチング素子Ｑｃ２が直列接続される。本実施の形態では、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２にＮチャネルＭＯＳＦＥＴを使用し、第１３スイッチング素子Ｑｃ１のソース端子と第１４スイッチング素子Ｑｃ２のソース端子を接続し、第１３スイッチング素子Ｑｃ１のドレイン端子を正側の出力線に接続し、第１４スイッチング素子Ｑｃ２のドレイン端子を負側の出力線に接続している。
【００２５】
以下、比較例に係る電力変換装置１の動作を説明する。比較例に係る電力変換装置１の動作は、８つの状態（８つのスイッチングパターン）が切り替えられることにより実現される。
【００２６】
図２（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態１及び状態２の電流経路を示す図である。図３（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態３及び状態４の電流経路を示す図である。図４（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態５及び状態６の電流経路を示す図である。図５（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態７及び状態８の電流経路を示す図である。図６は、比較例に係る状態１〜状態８における、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２のオン／オフ状態をまとめた図である。
【００２７】
図２（ａ）に示す状態１は、直流電源２の電圧Ｅを、極性を変えずにそのまま出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態１では、直流電源２を介在し、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに電流が流れる。フィルタ回路５０の入力電圧Ｖｉｎｖは、＋Ｅになる。
【００２８】
図２（ｂ）に示す状態２は、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態２では、第１キャパシタＣ１及び第２キャパシタＣ２にそれぞれ、直流電源２の電圧Ｅの１／４の電圧幅に相当する電荷が充電される。状態２では、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。直流電源２の正極側の電位が第１キャパシタＣ１により１／４の電圧幅分、プルダウンされ、直流電源２の負極側の電位が第２キャパシタＣ２により１／４の電圧幅分、プルアップされることにより、フィルタ回路５０の入力電圧Ｖｉｎｖは、＋１／２Ｅになる。
【００２９】
図３（ａ）に示す状態３も、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態３では、第１キャパシタＣ１及び第２キャパシタＣ２に充電された電荷がそれぞれ放電される。状態３では、直流電源２を介在せずに、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。第１キャパシタＣ１及び第２キャパシタＣ２にはそれぞれ、直流電源２の電圧Ｅの１／４の電圧幅に相当する電荷が充電されているため、フィルタ回路５０の入力電圧Ｖｉｎｖは、＋１／２Ｅになる。
【００３０】
図３（ｂ）に示す状態４は、０Ｖを出力している状態である。制御部６０は第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態４では、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに短絡経路が形成される。フィルタ回路５０の入力電圧Ｖｉｎｖは、＋０Ｖになる。
【００３１】
図４（ａ）に示す状態５も、０Ｖを出力している状態である。制御部６０は第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態５でも、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに短絡経路が形成される。図３（ｂ）と比較してフルブリッジ回路３０のスイッチング素子のオン／オフ関係が逆になる。
【００３２】
図４（ｂ）に示す状態６は、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態６では、第１キャパシタＣ１及び第２キャパシタＣ２に充電された電荷がそれぞれ放電される。状態６では、直流電源２を介在せずに、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。第１キャパシタＣ１及び第２キャパシタＣ２にはそれぞれ、直流電源２の電圧Ｅの１／４に相当する電荷が充電されているため、フィルタ回路５０の入力電圧Ｖｉｎｖは、−１／２Ｅになる。図３（ａ）と比較してフルブリッジ回路３０を流れる電流の向きが逆になる。
【００３３】
図５（ａ）に示す状態７も、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態７では、第１キャパシタＣ１及び第２キャパシタＣ２にそれぞれ、直流電源２の電圧Ｅの１／４の電圧幅に相当する電荷が充電される。状態７では、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。直流電源２の正極側の電位が第１キャパシタＣ１により１／４の電圧幅分、プルダウンされ、直流電源２の負極側の電位が第２キャパシタＣ２により１／４の電圧幅分、プルアップされることにより、フィルタ回路５０の入力電圧Ｖｉｎｖは、−１／２Ｅになる。図２（ｂ）と比較してフルブリッジ回路３０を流れる電流の向きが逆になる。
【００３４】
図５（ｂ）に示す状態８は、直流電源２の電圧Ｅを、極性を反転させて出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態８では、直流電源２を介在し、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに電流が流れる。フィルタ回路５０の入力電圧Ｖｉｎｖは、−Ｅになる。図２（ａ）と比較してフルブリッジ回路３０を流れる電流の向きが逆になる。
【００３５】
図２（ａ）に示した状態１では、第１０スイッチング素子Ｑｕ２及び第１１スイッチング素子Ｑｗ１にそれぞれ、直流電源２の電圧Ｅが印加される。また図５（ｂ）に示した状態８では、第９スイッチング素子Ｑｕ１及び第１２スイッチング素子Ｑｗ２にそれぞれ、直流電源２の電圧Ｅが印加される。
【００３６】
例えば、系統３の電圧がＡＣ２００Ｖ（Ｕ相系統３ａの電圧が１００Ｖ、Ｗ相系統３ｂの電圧が１００Ｖ）の場合において、直流電源２として太陽電池が使用される場合、直流電源２の電圧が最大４５０Ｖ程度まで上昇することがある。この場合、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、及び第１２スイッチング素子Ｑｗ２に、４５０Ｖ以上の耐圧のスイッチング素子を使用する必要がある。
【００３７】
一方、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８の内、非導通状態の各スイッチング素子には、状態１〜状態８のいずれの状態においても直流電源２の電圧Ｅの１／４しか印加されない。そこで比較例では、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、及び第１２スイッチング素子Ｑｗ２に、６００Ｖ耐圧のスイッチング素子を使用し、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８に、１５０Ｖ耐圧のスイッチング素子を使用する。比較例では、状態１〜状態８のいずれのスイッチングパターンにおいても、１５０Ｖ耐圧のスイッチング素子を４個、６００Ｖ耐圧のスイッチング素子を２個、電流が通過する。従って、１５０Ｖ耐圧のスイッチング素子４個、及び６００Ｖ耐圧のスイッチング素子２個分の導通損失が発生する。
【００３８】
以下、図１（ｂ）に示した本発明の実施の形態に係る電力変換装置１の動作を説明する。実施の形態に係る電力変換装置１の動作も、８つの状態（８つのスイッチングパターン）が切り替えられることにより実現される。
【００３９】
図７（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態１及び状態２の電流経路を示す図である。図８（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態３及び状態４の電流経路を示す図である。図９（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態５及び状態６の電流経路を示す図である。図１０（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態７及び状態８の電流経路を示す図である。図１１は、実施の形態に係る状態１〜状態８における、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、及び第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。
【００４０】
図７（ａ）に示す状態１は、直流電源２の電圧Ｅを、極性を変えずにそのまま出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。実施の形態に係る状態１と、図２（ａ）に示した比較例１に係る状態１の電流経路は同じである。
【００４１】
図７（ｂ）に示す状態２は、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。実施の形態に係る状態２と、図２（ｂ）に示した比較例に係る状態２の電流経路は同じである。
【００４２】
図８（ａ）に示す状態３も、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。実施の形態に係る状態３と、図３（ａ）に示した比較例に係る状態３の電流経路は同じである。
【００４３】
図８（ｂ）に示す状態４は、０Ｖを出力している状態である。制御部６０は第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態４では、第１４スイッチング素子Ｑｃ２及び第１３スイッチング素子Ｑｃ１を介して短絡経路が形成される。フィルタ回路５０の入力電圧Ｖｉｎｖは、＋０Ｖになる。
【００４４】
図９（ａ）に示す状態５も、０Ｖを出力している状態である。制御部６０は第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態５では、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２を介して短絡経路が形成される。フィルタ回路５０の入力電圧Ｖｉｎｖは、−０Ｖになる。図８（ｂ）と比較して、短絡経路の極性が逆になる。
【００４５】
図９（ｂ）に示す状態６は、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。実施の形態に係る状態６と、図４（ｂ）に示した比較例に係る状態６の電流経路は同じである。
【００４６】
図１０（ａ）に示す状態７も、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。実施の形態に係る状態７と、図５（ａ）に示した比較例に係る状態７の電流経路は同じである。
【００４７】
図１０（ｂ）に示す状態８は、直流電源２の電圧Ｅを、極性を反転させて出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。実施の形態に係る状態８と、図５（ｂ）に示した比較例に係る状態８の電流経路は同じである。
【００４８】
状態１〜３では、第１３スイッチング素子Ｑｃ１に直流電源２の電圧Ｅが印加され、状態５〜７では、第１４スイッチング素子Ｑｃ２に直流電源２の電圧Ｅが印加される。そこで第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２に、６００Ｖ耐圧のスイッチング素子を使用する。
【００４９】
実施の形態と比較例を比較すると、状態４、５の電流経路が異なる。比較例では、１５０Ｖ耐圧のスイッチング素子を４個、６００Ｖ耐圧のスイッチング素子を２個、電流が通過する。一方、実施の形態では、６００Ｖ耐圧のスイッチング素子を２個、電流が通過する。１５０Ｖ耐圧の第３スイッチング素子Ｑ３〜第６スイッチング素子Ｑ６は通過しない。従って実施の形態に係る電力変換装置１は、比較例に係る電力変換装置１と比較して、状態４、５の導通損失が低減される。
【００５０】
図１２は、実施の形態に係る第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０、及びフルブリッジ回路３０により生成される５レベル（＋Ｅ、＋Ｅ／２、０、−Ｅ／２、−Ｅ）の電圧で生成される擬似的正弦波を示す図である。期間１では＋Ｅと＋Ｅ／２を交互に出力し（ＰＷＭ制御）、期間２では、＋Ｅ／２と０を交互に出力し（ＰＷＭ制御）、期間３では０と−Ｅ／２を交互に出力し（ＰＷＭ制御）、期間４では−Ｅと−Ｅ／２とを交互に出力する（ＰＷＭ制御）。第１キャパシタＣ１及び第２キャパシタＣ２の充電時間と放電時間を同じに設定し、第１キャパシタＣ１及び第２キャパシタＣ２のそれぞれの電圧をＥ／４に保つことにより、±Ｅ／２を実現する。
【００５１】
各期間において、２通りのスイッチングパターンを有する。期間１はスイッチングパターンＣとスイッチングパターンＤを有し、期間２はスイッチングパターンＡとスイッチングパターンＢを有し、期間３はスイッチングパターンＥとスイッチングパターンＦを有し、期間４はスイッチングパターンＧとスイッチングパターンＨを有する。
【００５２】
図１３（ａ）−（ｄ）は、スイッチングパターンＡ−Ｄにおける、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。図１４（ａ）−（ｄ）は、スイッチングパターンＥ−Ｈにおける、第１スイッチング素子Ｑ１〜第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。
【００５３】
図１３（ａ）に示すようにスイッチングパターンＡは、状態１（＋Ｅ）と状態２（＋Ｅ／２（充電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。デッドタイム期間は、貫通電流を防止するために挿入される。スイッチングパターンＡでは、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７をオフ状態に制御する。
【００５４】
図１３（ｂ）に示すようにスイッチングパターンＢは、状態１（＋Ｅ）と状態３（＋Ｅ／２（放電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＢでは、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８をオフ状態に制御する。
【００５５】
図１３（ｃ）に示すようにスイッチングパターンＣは、状態２（＋Ｅ／２（充電））と状態４（＋０Ｖ）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＣでは、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。
【００５６】
図１３（ｄ）に示すようにスイッチングパターンＤは、状態３（＋Ｅ／２（放電））と状態４（＋０Ｖ）とを交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＤでは、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。
【００５７】
図１４（ａ）に示すようにスイッチングパターンＥは、状態７（−Ｅ／２（充電））と状態５（−０Ｖ）とを交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＥでは、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。
【００５８】
図１４（ｂ）に示すようにスイッチングパターンＦは、状態６（−Ｅ／２（放電））と状態５（−０Ｖ）とを交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＦでは、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。
【００５９】
図１４（ｃ）に示すようにスイッチングパターンＧは、状態８（−Ｅ）と状態７（−Ｅ／２（充電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＧでは、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７をオフ状態に制御する。
【００６０】
図１４（ｄ）に示すようにスイッチングパターンＨは、状態８（−Ｅ）と状態６（−Ｅ／２（放電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＨでは、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８をオフ状態に制御する。
【００６１】
図１５（ａ）−（ｃ）は、フライングキャパシタ回路の構成例を示す図である。図２（ａ）は１段のフライングキャパシタ回路を示す。図１５（ａ）に示すフライングキャパシタ回路は、直列接続された４つのスイッチング素子Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ及び１つのキャパシタＣａ１を備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／４Ｅの電圧が充電される。
【００６２】
図１５（ｂ）は２段のフライングキャパシタ回路を示す。２段のフライングキャパシタ回路では、直列接続された６つのスイッチング素子Ｑ３ａ、Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ及び２つのキャパシタＣａ１、Ｃａ２を備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／６Ｅの電圧が充電される。キャパシタＣａ２は、スイッチング素子Ｑ３ａ、Ｑ２ａ間の接続点とスイッチング素子Ｑ２ｂ、Ｑ３ｂ間の接続点との間に接続される。キャパシタＣａ２には、２／６Ｅの電圧が充電される。
【００６３】
図１５（ｃ）は３段のフライングキャパシタ回路を示す。３段のフライングキャパシタ回路では、直列接続された８つのスイッチング素子Ｑ４ａ、Ｑ３ａ、Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂ及び３つのキャパシタＣａ１、Ｃａ２、Ｃａ３を備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／８Ｅの電圧が充電される。キャパシタＣａ２は、スイッチング素子Ｑ３ａ、Ｑ２ａ間の接続点とスイッチング素子Ｑ２ｂ、Ｑ３ｂ間の接続点との間に接続される。キャパシタＣａ２には、２／８Ｅの電圧が充電される。キャパシタＣａ３は、スイッチング素子Ｑ４ａ、Ｑ３ａ間の接続点とスイッチング素子Ｑ３ｂ、Ｑ４ｂ間の接続点との間に接続される。キャパシタＣａ３には、３／８Ｅの電圧が充電される。
【００６４】
図１６は、Ｎ段のフライングキャパシタ回路を示す。Ｎ段のフライングキャパシタ回路では、直列接続された（２Ｎ＋２）個のスイッチング素子Ｑ（ｎ＋１）ａ、Ｑｎａ、・・・、Ｑ４ａ、Ｑ３ａ、Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂ、・・・、Ｑｎｂ、Ｑ（ｎ＋１）ｂ及びＮ個のキャパシタＣａ１、Ｃａ２、Ｃａ３、・・・、Ｃａｎを備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／（２Ｎ＋２）Ｅの電圧が充電される。キャパシタＣａ２は、スイッチング素子Ｑ３ａ、Ｑ２ａ間の接続点とスイッチング素子Ｑ２ｂ、Ｑ３ｂ間の接続点との間に接続される。キャパシタＣａ２には、２／（２Ｎ＋２）Ｅの電圧が充電される。キャパシタＣａ３は、スイッチング素子Ｑ４ａ、Ｑ３ａ間の接続点とスイッチング素子Ｑ３ｂ、Ｑ４ｂ間の接続点との間に接続される。キャパシタＣａ３には、３／（２Ｎ＋２）Ｅの電圧が充電される。キャパシタＣａｎは、スイッチング素子Ｑ（ｎ＋１）ａ、Ｑｎａ間の接続点とスイッチング素子Ｑｎｂ、Ｑ（ｎ＋１）ｂ間の接続点との間に接続される。キャパシタＣａｎには、Ｎ／（２Ｎ＋２）Ｅの電圧が充電される。
【００６５】
図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０では、図１５（ａ）に示した１段のフライングキャパシタ回路を使用している。１段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から５レベル（＋Ｅ、＋１／２Ｅ、０、−１／２Ｅ、−Ｅ）の電圧を出力可能となる。また図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０に、図１５（ｂ）に示した２段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から７レベル（＋Ｅ、＋２／３Ｅ、＋１／３Ｅ、０、−１／３Ｅ、−２／３Ｅ、−Ｅ）の電圧を出力可能となる。また図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０に、図１５（ｃ）に示した３段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から９レベル（＋Ｅ、＋３／４Ｅ、＋２／４Ｅ、＋１／４Ｅ、０、−１／４Ｅ、−２／４Ｅ、−３／４Ｅ、−Ｅ）の電圧を出力可能となる。また図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０に、図１６に示したＮ段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から（２Ｎ＋３）の電圧を出力可能となる。
【００６６】
以上説明したように本実施の形態によれば、フライングキャパシタ回路を使用したマルチレベル電力変換装置において、クランプ回路４０を設けることにより、フルブリッジ回路３０からフィルタ回路５０に０Ｖを出力する際の導通損失を低減させることができる。これにより、フライングキャパシタ回路を使用したマルチレベル電力変換装置の電力変換効率を改善させることができる。
【００６７】
電力変換装置１の正弦波指令値が正の半波期間の間、クランプ回路４０の第１４スイッチング素子Ｑｃ２を常時オン状態に制御することにより、第１４スイッチング素子Ｑｃ２のスイッチング損失を低減させることができる。また、＋Ｅ／２出力と０Ｖ出力間で遷移するときのデッドタイム期間中にもクランプ回路４０に電流が流れるようになる。これにより、第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０及びフルブリッジ回路３０を経由して直流電源２に電流が流れなくなり、デッドタイム期間中の＋Ｅ出力を解消でき、出力電流歪みの悪化を防止することができる。
【００６８】
また電力変換装置１の正弦波指令値が負の半波期間の間、クランプ回路４０の第１３スイッチング素子Ｑｃ１を常時オン状態に制御することにより、第１３スイッチング素子Ｑｃ１のスイッチング損失を低減させることができる。また、−Ｅ／２出力と０Ｖ出力間で遷移するときのデッドタイム期間中にもクランプ回路４０に電流が流れるようになる。これにより、第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０及びフルブリッジ回路３０を経由して直流電源２に電流が流れなくなり、デッドタイム期間中の−Ｅ出力を解消でき、出力電流歪みの悪化を防止することができる。
【００６９】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７０】
例えば、クランプ回路４０を１つの双方向スイッチング素子（例えば、逆阻止ＩＧＢＴ）で構成してもよい。
【００７１】
なお、実施の形態は、以下の項目によって特定されてもよい。
【００７２】
［項目１］
直流電源（２）の正端側と中性点（ＮＮ）との間に接続された第１のフライングキャパシタ回路（１０）と、
前記中性点（ＮＮ）と前記直流電源（２）の負端側との間に接続された第２のフライングキャパシタ回路（２０）と、
前記第１のフライングキャパシタ回路（１０）の中点と前記第２のフライングキャパシタ回路（２０）の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力するブリッジ回路（３０）と、
前記一対の出力線の間を短絡するクランプ回路（４０）と、
を備えることを特徴とする電力変換装置（１）。
これによれば、０Ｖを出力する際の導通損失を低減させることができる。
［項目２］
前記第１のフライングキャパシタ回路（１０）は、
前記直流電源（２）の正端側と前記中性点（ＮＮ）との間に直列接続された複数の第１のスイッチング素子（Ｑ１〜Ｑ４）と、
前記複数の第１のスイッチング素子（Ｑ１〜Ｑ４）の接続点間に接続された少なくとも１つの第１のキャパシタ（Ｃ１）と、を含み、
前記第２のフライングキャパシタ回路（２０）は、
前記中性点（ＮＮ）と前記直流電源（２）の負極側との間に直列接続された複数の第２のスイッチング素子（Ｑ５〜Ｑ８）と、
前記複数の第２のスイッチング素子（Ｑ５〜Ｑ８）の接続点間に接続された少なくとも１つの第２のキャパシタ（Ｃ２）と、を含み、
前記ブリッジ回路（３０）は、
ブリッジ接続された複数の第３のスイッチング素子（Ｑｕ１、Ｑｕ２、Ｑｗ１、Ｑｗ２）を含み、
前記クランプ回路（４０）は、
双方向に電流を導通／遮断するための少なくとも１つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）を含み、
本電力変換装置（１）は、
前記第１のスイッチング素子（Ｑ１〜Ｑ４）〜前記第４のスイッチング素子（Ｑｃ１、Ｑｃ２）のオン／オフを制御して、前記直流電源（２）の直流電力を交流電力に変換する制御部（６０）、
をさらに備えることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、０Ｖを出力する際に、第４のスイッチング素子（Ｑｃ１、Ｑｃ２）をオン状態にすることにより、導通損失を低減させることができる。
［項目３］
前記第１のフライングキャパシタ回路（１０）は、
前記直流電源（２）の正端側と前記中性点（ＮＮ）との間に直列接続された（２Ｎ（Ｎは自然数）＋２）個の第１のスイッチング素子（Ｑ１〜Ｑ４）と、
前記（２Ｎ＋２）個の複数の第１のスイッチング素子（Ｑ１〜Ｑ４）の接続点間に接続されたＮ個の第１のキャパシタ（Ｃ１）と、を含み、
前記第２のフライングキャパシタ回路（２０）は、
前記中性点（ＮＮ）と前記直流電源（２）の負極側との間に直列接続された（２Ｎ＋２）個の第２のスイッチング素子（Ｑ５〜Ｑ８）と、
前記（２Ｎ＋２）個の第２のスイッチング素子（Ｑ５〜Ｑ８）の接続点間に接続されたＮ個の第２のキャパシタ（Ｃ２）と、を含み、
前記制御部（６０）は、前記第１のスイッチング素子（Ｑ１〜Ｑ４）〜前記第４のスイッチング素子（Ｑｃ１、Ｑｃ２）のオン／オフを制御して、前記出力線に２Ｎ＋３レベルの出力電圧を出力することを特徴とする項目２に記載の電力変換装置（１）。
これによれば、出力線に２Ｎ＋３レベルの擬似正弦波を出力することができる。
［項目４］
前記Ｎ個の第１のキャパシタ（Ｃ１）の第（ｉ）番目のキャパシタに印加される電圧Ｅｃ１（ｉ）は、前記直流電源（２）の電圧Ｅ×（ｉ／（２Ｎ＋２））であり、
前記Ｎ個の第２のキャパシタ（Ｃ２）の第（ｉ）番目のキャパシタに印加される電圧Ｅｃ２（ｉ）は、前記直流電源（２）の電圧Ｅ×（ｉ／（２Ｎ＋２））である、
ことを特徴とする項目３に記載の電力変換装置（１）。
これによれば、ブリッジ回路（３０）から出力線に２Ｎ＋３レベルの電圧を出力可能となる。
［項目５］
前記クランプ回路（４０）は、それぞれダイオード（Ｄｃ１、Ｄｃ２）が並列に形成または接続された、２つの前記第４のスイッチング素子（Ｑｃ１、Ｑｃ２）を含み、
前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）のダイオード（Ｄｃ１、Ｄｃ２）の向きが反対になるように、前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）が直列に接続されていることを特徴とする項目２から４のいずれか１項に記載の電力変換装置（１）。
これによれば、２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）の片方をオン状態にするだけで、出力線間を導通させることができる。
［項目６］
前記出力線の電圧をゼロにする際に、前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）をオン状態にし、前記第１のスイッチング素子（Ｑ１〜Ｑ４）〜前記第３のスイッチング素子（Ｑｕ１、Ｑｕ２、Ｑｗ１、Ｑｗ２）を全てオフ状態にすることを特徴とする項目５に記載の電力変換装置（１）。
これによれば、力率１以外でも、放電方向（電力変換装置（１）から系統（３）への方向）への電流制御も、充電方向（系統（３）から電力変換装置（１）への方向）への電流制御も可能となる。
［項目７］
前記交流電力が正の半波の期間、前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）の一方（Ｑｃ２）をオン状態に維持し、
前記交流電力が負の半波の期間、前記２つの第４スイッチング（Ｑｃ１、Ｑｃ２）の他方（Ｑｃ１）をオン状態に維持することを特徴とする項目５又は６に記載の電力変換装置（１）。
これによれば、スイッチング損失の低減が可能であるとともに、デッドタイム期間中の出力電流歪みの悪化を防止することができる。
【符号の説明】
【００７３】
１  電力変換装置、  ２  直流電源、  ３ａ  Ｕ相系統、  ３ｂ  Ｗ相系統、  １０  第１フライングキャパシタ回路、  ２０  第２フライングキャパシタ回路、  ３０  フルブリッジ回路、  ４０  クランプ回路、  ５０  フィルタ回路、  ６０  制御部、  Ｑ１  第１スイッチング素子、  Ｑ２  第２スイッチング素子、  Ｑ３  第３スイッチング素子、  Ｑ４  第４スイッチング素子、  Ｑ５  第５スイッチング素子、  Ｑ６  第６スイッチング素子、  Ｑ７  第７スイッチング素子、  Ｑ８  第８スイッチング素子、  Ｑｕ１  第９スイッチング素子、  Ｑｕ２  第１０スイッチング素子、  Ｑｗ１  第１１スイッチング素子、  Ｑｗ２  第１２スイッチング素子、  Ｑｃ１  第１３スイッチング素子、  Ｑｃ２  第１４スイッチング素子、  Ｄ１  第１ダイオード、  Ｄ２  第２ダイオード、  Ｄ３  第３ダイオード、  Ｄ４  第４ダイオード、  Ｄ５  第５ダイオード、  Ｄ６  第６ダイオード、  Ｄ７  第７ダイオード、  Ｄ８  第８ダイオード、  Ｄｕ１  第９ダイオード、  Ｄｕ２  第１０ダイオード、  Ｄｗ１  第１１ダイオード、  Ｄｗ２  第１２ダイオード、  Ｄｃ１  第１３ダイオード、  Ｄｃ２  第１４ダイオード、  Ｃ１  第１キャパシタ、  Ｃ２  第２キャパシタ、  Ｃ３  第３キャパシタ、  Ｌ１  第１リアクトル、  Ｌ２  第２リアクトル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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