(57)【要約】【課題】従来の半導体装置では、送受信する信号の数の増加に合わせてアイソレータの数が増加する問題があった。【解決手段】一実施の形態では、データ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫをサンプリングしてサンプリングデータ信号Ｎ１とサンプリング同期クロックＮ２を生成し、サンプリングデータ信号Ｎ１が第１の論理レベルとなる期間内にあるサンプリングデータ信号Ｎ１の立ち上がりエッジ及びサンプリング同期クロックＮ２の立ち上がりエッジの両方に同期したパルスを有する第１の駆動パルス信号Ｄと、サンプリングデータ信号Ｎ１が第２の論理レベルとなる期間内にあるサンプリングデータ信号Ｎ１の立ち下がりエッジ及びサンプリング同期クロックＮ２の立ち上がりエッジの両方に同期したパルスを有する第２の駆動パルス信号Ｅと、を生成し、第１の駆動パルス信号Ｄ及び第２の駆動パルス信号Ｅによりアイソレータを駆動する。【選択図】図５
2019212956.tif 000002
【特許請求の範囲】
【請求項１】
伝達対象のデータ信号に対する同期信号となる同期クロックよりも高い周波数を有するサンプリングクロックを伝達するサンプリングクロック配線と、
前記データ信号を前記サンプリングクロックでサンプリングして立ち上がりエッジ及び立ち下がりエッジが前記サンプリングクロックの立ち上がりエッジに同期したサンプリングデータ信号を生成する第１のサンプリング回路と、
前記同期クロックを前記サンプリングクロックでサンプリングして立ち上がりエッジ及び前記立ち下がりエッジが前記サンプリングクロックの立ち上がりエッジに同期したサンプリング同期クロックを生成する第２のサンプリング回路と、
前記データ信号が第１の論理レベルとなる期間内にある前記サンプリングデータ信号の立ち上がりエッジ及び前記サンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第１の駆動パルス信号と、前記データ信号が前記第１の論理レベルとは逆の第２の論理レベルとなる期間内にある前記サンプリングデータ信号の立ち下がりエッジ及び前記サンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第２の駆動パルス信号と、を生成する合成回路と、
一次コイルと二次コイルとを有するアイソレータと、
前記第１の駆動パルス信号及び前記第２の駆動パルス信号に基づき前記一次コイルを駆動して、前記二次コイル側に前記第１の駆動パルス信号に対応した正極パルスと前記第２の駆動パルス信号に対応した負極パルスとを有する受信パルスを生成する駆動回路と、
前記受信パルスの極性が変化したことに合わせて立ち上がりエッジと立ち下がりエッジとが現れる受信データ信号と、前記受信パルスが入力される毎に立ち上がりエッジが現れ、かつ、予め設定されたデューティー比を有する受信同期クロックと、を生成する受信回路と、
を有する半導体装置。
【請求項２】
１つの半導体チップ上に前記サンプリングクロック配線と、前記第１のサンプリング回路と、前記第２のサンプリング回路と、前記合成回路と、前記アイソレータと前記受信回路と、が形成される請求項１に記載の半導体装置。
【請求項３】
前記第１のサンプリング回路は、前記データ信号の論理レベルを前記サンプリングクロックのサンプリングエッジが入力されたことに応じて保持するＤフリップフロップを有し、
前記第２のサンプリング回路は、前記同期クロックの論理レベルを前記サンプリングクロックのサンプリングエッジが入力されたことに応じて保持するＤフリップフロップを有する請求項１に記載の半導体装置。
【請求項４】
前記合成回路は、
前記サンプリングデータ信号の立ち上がりエッジを検出して所定のパルス幅を有する第１のパルス信号を生成する第１の立ち上がりエッジ検出回路と、
前記サンプリングデータ信号の立ち下がりエッジを検出して所定のパルス幅を有する第２のパルス信号を生成する立ち下がりエッジ検出回路と、
前記第１のパルス信号と前記第２のパルス信号との論理和を出力する第１のＯＲ回路と、
前記サンプリングデータ信号を遅延させる遅延回路と、
前記サンプリングデータ信号と前記遅延回路の出力信号との排他的論理和を出力するＥＸＯＲ回路と、
前記ＥＸＯＲ回路の出力信号がロウレベルである期間に動作し、前記サンプリング同期クロックの立ち上がりエッジを検出して所定のパルス幅を有する第３のパルス信号を生成する第２の立ち上がりエッジ検出回路と、
前記第１のＯＲ回路の出力信号と前記第３のパルス信号との論理和を出力する第２のＯＲ回路と、
前記サンプリングデータ信号がハイレベルの期間に前記第２のＯＲ回路の出力信号を通過させて、前記第１の駆動パルス信号を出力する第１のＡＮＤ回路と、
前記サンプリングデータ信号がロウレベルの期間に前記第２のＯＲ回路の出力信号を通過させて、前記第２の駆動パルス信号を出力する第２のＡＮＤ回路と、を有する請求項１に記載の半導体装置。
【請求項５】
前記受信回路は、
前記正極パルスに対応したパルスを有する第１の再生信号を生成する第１の受信回路と、
前記負極パルスに対応したパルスを有する第２の再生信号を生成する第２の受信回路と、
前記第１の再生信号のパルスに基づきハイレベルとなり、前記第２の再生信号のパルスに応じてロウレベルとなる前記受信データ信号を出力する第１の復号回路と、
前記第１の再生信号と前記第２の再生信号との論理和を前記受信同期クロックとして出力する第２の復号回路と、を有する請求項１に記載の半導体装置。
【請求項６】
前記第２のサンプリング回路と前記合成回路の間に、前記サンプリング同期クロックを所定時遅延させる遅延回路を有する請求項１に記載の半導体装置。
【請求項７】
前記第２のサンプリング回路が出力するサンプリング同期クロックの論理レベルが変化した後から入力される前記サンプリングクロックの数をカウントし、前記カウントの数が所定数に達した時点でウェイト解除信号をイネーブル状態とするカウンタと、
前記サンプリングデータ信号の論理レベルの変化を前記ウェイト解除信号がイネーブル状態となるまでの期間、後段の回路に前記サンプリングデータ信号の論理レベルの変化が伝達されることをウェイトさせる第１のウェイト回路と、
前記サンプリング同期クロックの論理レベルの変化を前記ウェイト解除信号がイネーブル状態となるまでの期間、後段の回路に前記サンプリング同期クロックの論理レベルの変化が伝達されることをウェイトさせる第２のウェイト回路と、
を有する請求項１に記載の半導体装置。
【請求項８】
前記データ信号には、前記アイソレータの前記一次コイル側の回路から前記二次コイル側の回路へと伝達されるデータ値と、前記データ値の正当性の検証に用いられるエラービットコードと、が含まれ、
前記データ信号に含まれる前記データ値と前記エラービットコードを用いて前記データ値の正当性を検証するエラー検出回路を有する請求項１に記載の半導体装置。
【請求項９】
前記サンプリングクロックを生成するクロック生成回路を有する請求項１に記載の半導体装置。
【請求項１０】
データ信号と前記データ信号に対する同期信号となる同期クロックとが入力され、前記同期クロックよりも高い周波数を有するサンプリングクロックにより前記データ信号及び前記同期クロックをサンプリングして送信パルスを生成する送信回路と、
前記送信パルスに基づき生成される駆動パルスにより駆動される一次コイルと、前記一次コイルと電磁界結合される二次コイルと、を有するアイソレータと、
前記二次コイルに生じる受信パルスに基づき前記データ信号に対応する受信データ信号と前記同期クロックに対応する受信同期クロックとを再生する受信回路と、を有し、
前記送信回路は、前記サンプリングクロックに同期して、
前記データ信号の論理レベルの変化に応じた極性のデータエッジパルスを生成し、
前記同期クロックの立ち上がりエッジを少なくとも含むエッジに対応し、かつ、サンプリング時の前記データ信号の極性に合わせた極性を有する同期エッジパルスを生成し、
前記データエッジパルスと前記同期エッジパルスとが重なって入力されるタイミングである時は前記データエッジパルスを送信パルスとして出力し、前記同期エッジパルスのみが入力されるタイミングでは前記同期エッジパルスを前記送信パルスとして出力する半導体装置。
【請求項１１】
前記送信回路は、
前記データ信号を前記サンプリングクロックでサンプリングして立ち上がりエッジ及び立ち下がりエッジが前記サンプリングクロックの立ち上がりエッジに同期したサンプリングデータ信号を生成する第１のサンプリング回路と、
前記同期クロックを前記サンプリングクロックでサンプリングして立ち上がりエッジ及び立ち下がりエッジが前記サンプリングクロックの立ち上がりエッジに同期したサンプリング同期クロックを生成する第２のサンプリング回路と、
前記データ信号が第１の論理レベルとなる期間内にある前記サンプリングデータ信号の立ち上がりエッジ及び前記サンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第１の駆動パルス信号と、前記データ信号が前記第１の論理レベルとは逆になる第２の論理レベルとなる期間内にある前記サンプリングデータ信号の立ち下がりエッジ及び前記サンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第２の駆動パルス信号と、を生成する合成回路と、
前記第１の駆動パルス信号及び前記第２の駆動パルス信号に基づき前記一次コイルを駆動して、前記二次コイル側に前記第１の駆動パルス信号に対応した正極パルスと前記第２の駆動パルス信号に対応した負極パルスとを有する受信パルスを生成する駆動回路と、
を有する請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば、トランス等のアイソレータを用いて異なる電源電圧で動作する回路間で信号の送受信を行う半導体装置に関する。
【背景技術】
【０００２】
高電圧を扱うパワーデバイスを、パワーデバイスに供給される電圧よりも低い低電圧で動作する制御回路により制御するシステムが近年多く提案されている。このようなシステムでは、異なる電圧の電源で動作する回路間で信号の送受信を行う為に、アイソレータが用いられる。このようなアイソレータを用いた通信を行う半導体装置の例が特許文献１に開示されている。
【０００３】
特許文献１に記載の半導体装置では、第１の電源系において動作し、入力されたデータ信号及び第１の再送要求信号に基づいて、パルス信号を出力する送信回路と、第１の電源系と異なる第２の電源系において動作し、パルス信号に基づいて、データ信号を復元する受信回路と、送信回路と受信回路とを磁界または電界により結合する絶縁結合素子と、を備え、送信回路は、データ信号及び第１の再送要求信号をそれぞれ遅延させた遅延データ信号及び第１の遅延再送要求信号を生成し、遅延データ信号及び第１の遅延再送要求信号のエッジにおいてパルス信号を出力するとともに、遅延データ信号のエッジを跨ぐ所定の期間、第１の遅延再送要求信号のエッジにおけるパルス信号の出力を禁止する。特許文献１に記載の技術では、遅延データ信号のエッジを跨ぐ所定の期間、第１の遅延再送要求信号のエッジにおけるパルス信号の出力を禁止することでデータの誤送信を防止する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２２９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、アイソレータ１つで通信可能な信号は１つである。近年、パワーデバイスの温度測定精度の向上、パワーデバイスの駆動能力の調整、各種計測値に基づく制御を行う際に用いる閾値の設定機能を追加するために、制御装置（例えば、ＭＣＵ（Micro Controller Unit））とパワーデバイスとの間の通信にＳＰＩ（Serial Peripheral Interface）通信が用いられることがある。ＳＰＩ通信は、ＤＡＴＡ、ＣＬＫ、ＯＵＴの３本の信号線を用いる。そのため、ＳＰＩ通信を用いるシステムでは１組のＳＰＩ信号の通信に３つのアイソレータが利用される。しかしながら、アイソレータは、チップ内で大きな面積を有する素子であるため、アイソレータの増加は、チップサイズに大きく影響する。つまり、特許文献１に記載の技術では、信号線の増加に伴いアイソレータが増加することでチップ面積が大きくなる問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、送信回路と、アイソレータと、受信回路と、を有し、送信回路が、サンプリングクロックによりデータ信号とデータ信号の同期信号となる同期クロックとをサンプリングしてサンプリングデータ信号とサンプリング同期クロックを生成し、サンプリングデータ信号が第１の論理レベルとなる期間内にあるサンプリングデータ信号の立ち上がりエッジ及びサンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第１の駆動パルス信号と、サンプリングデータ信号が第１の論理レベルとは逆の第２の論理レベルとなる期間内にあるサンプリングデータ信号の立ち下がりエッジ及びサンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第２の駆動パルス信号と、を生成し、第１の駆動パルス信号及び第２の駆動パルス信号によりアイソレータを駆動する。
【発明の効果】
【０００８】
前記一実施の形態によれば、半導体装置は、送受信する信号の数に対してアイソレータの数を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置を含むパワーデバイスシステムのブロック図である。
【図２】実施の形態１にかかる半導体装置のブロック図である。
【図３】実施の形態１にかかる送信回路のブロック図である。
【図４】実施の形態１にかかる受信回路のブロック図である。
【図５】実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。
【図６】比較例にかかる送信回路のブロック図である。
【図７】比較例にかかる送信回路を含む半導体装置の動作を説明するタイミングチャートである。
【図８】実施の形態１にかかる半導体装置におけるフィードバック信号の送信タイミング及びフィードバック信号の一例を説明するタイミングチャートである。
【図９】実施の形態２にかかる送信回路のブロック図である。
【図１０】実施の形態２にかかる遅延回路の作用を説明するタイミングチャートである。
【図１１】実施の形態３にかかる送信回路のブロック図である。
【図１２】実施の形態３にかかる送信回路を用いた場合の第１の動作例を説明するタイミングチャートである。
【図１３】実施の形態３にかかる送信回路を用いた場合の第２の動作例を説明するタイミングチャートである。
【図１４】実施の形態４にかかる半導体装置で用いられるデータ信号のデータフォーマットを説明する図である。
【図１５】実施の形態４にかかる半導体装置におけるデータ信号の生成手順を説明するフローチャートである。
【図１６】実施の形態４にかかる半導体装置の受信回路側の受信処理を説明するフローチャートである。
【発明を実施するための形態】
【００１０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１１】
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００１２】
まず、実施の形態１にかかる半導体装置（例えば、マイクロアイソレータ１）の概要を説明するために、実施の形態１にかかるマイクロアイソレータ１を含むパワーデバイスシステムについて説明する。そこで、図１に実施の形態１にかかるマイクロアイソレータ１を含むパワーデバイスシステムのブロック図を示す。
【００１３】
図１に示すように、実施の形態１にかかるマイクロアイソレータ１を含むパワーデバイスシステムでは、マイクロアイソレータ１を挟みＭＣＵ（Micro Controller Unit）２とパワーデバイス３が配置される。ＭＣＵ２は、プログラムを実行する演算部と、演算部によって利用されるタイマ、入出力インタフェース、通信インタフェース等の周辺回路が含まれる。そして、ＭＣＵ２は、出力インタフェースからパワーデバイスを制御するための駆動信号を出力する。また、ＭＣＵ２は、通信インタフェースの１つとしてＳＰＩ通信処理部を有する。そして、ＭＣＵ２は、このＳＰＩ通信処理部により、パワーデバイス３に備えられている各種センサで検出されたセンサ情報を取得する。このＳＰＩ通信では、データ信号ＴＸ＿Ｄ、同期クロックＴＸ＿ＣＬＫ及び出力信号（例えば、フィードバック信号ＲＸ＿ＦＢ）を用いてセンサ情報を取得する。
【００１４】
ここで、図１に示すパワーデバイスシステムでは、ＭＣＵ２を動作させる電源電圧は、パワーデバイス３を動作させる電源電圧よりも低く設定される。図１に示すパワーデバイスシステムでは、マイクロアイソレータ１を用いてＭＣＵ２が出力する信号の振幅をパワーデバイス３の制御に適した振幅に変換する。また、マイクロアイソレータ１は、パワーデバイス３に備えられたセンサから取得されたセンサ信号で示される値をＭＣＵ２からの求めに応じてＭＣＵ２に出力する。
【００１５】
図１に示す例ではマイクロアイソレータ１は、内蔵するアイソレータＩＳＯを用いて電圧変換を行う。このアイソレータＩＳＯは、一次コイルと二次コイルとにより構成される。そして、ＭＣＵ２からパワーデバイス３に対して駆動信号を伝達する経路においては、アイソレータＩＳＯの一次コイルに送信回路１１が接続され、二次コイルに受信回路２１が接続される。送信回路１１は、例えば、駆動信号の立ち上がりエッジと立ち下がりエッジに対応するパルス信号によりアイソレータＩＳＯの一次コイルを駆動する。また、受信回路２１は、例えば、二次コイルに生じたパルス信号に基づき駆動信号を再生して出力バッファ２４に伝達する。出力バッファ２４は、受信回路２１から受信した駆動信号に基づきパワーデバイス３を駆動する駆動信号を出力する。また、出力バッファ２４は、ＳＰＩロジック２３からの指示に基づき駆動能力を調整することができる。
【００１６】
また、図１に示す例では、マイクロアイソレータ１がＳＰＩ通信により送信されるデータを処理するＳＰＩロジック２３を含む。ＳＰＩロジック２３は、受信したデータに基づき出力バッファ２４の駆動力調節、比較器２５に与えるセンサ信号に対する基準電圧、センサ信号をアナログデジタル変換するアナログデジタル変換器２６の変換処理の設定を行う。そして、マイクロアイソレータ１では、データ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫの伝達経路については１つのアイソレータＩＳＯを用いる。そして、送信回路１０によりアイソレータＩＳＯの一次コイルを駆動し、受信回路２０によりアイソレータＩＳＯの二次コイルに生じるパルス信号を受信することでデータ信号ＴＸ＿Ｄと同期クロックＴＸ＿ＣＬＫに基づきＳＰＩロジック２３にＭＣＵ２が出力するデータを伝達する。
【００１７】
また、図１に示す例では、マイクロアイソレータ１からＭＣＵ２に出力するＳＰＩ通信信号の出力信号に相当するフィードバック信号ＲＸ＿ＦＢを伝達する経路においては、１つのアイソレータＩＳＯを用いて１つの信号を伝達する。具体的には、この経路では、アイソレータＩＳＯの一次コイルを送信回路２２により駆動し、アイソレータＩＳＯの二次コイルに生じたパルス信号に基づき受信回路１２がフィードバック信号ＲＸ＿ＦＢを再生し、出力バッファ１３を介して再生したフィードバック信号ＲＸ＿ＦＢをＭＣＵ２に伝達する。
【００１８】
ここで、実施の形態１にかかるマイクロアイソレータ１では、データ信号ＴＸ＿Ｄと同期クロックＴＸ＿ＣＬＫを伝達する経路に設けられる送信回路１０及び受信回路２０の構成に特徴の１つを有する。そこで、図２に実施の形態１にかかるマイクロアイソレータ１のブロック図を示す。なお、図２では、マイクロアイソレータ１のうち送信回路１０及び受信回路２０のブロック図を示した。
【００１９】
送信回路１０は、データ信号ＴＸ＿Ｄとデータ信号ＴＸ＿Ｄに対する同期信号となる同期クロックＴＸ＿ＣＬＫとが入力され、同期クロックＴＸ＿ＣＬＫよりも高い周波数を有するサンプリングクロックＣＬＫｉによりデータ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫをサンプリングして送信パルス（例えば、合成回路３４が出力する第１の駆動パルス信号及び第２の駆動パルス信号）を生成する。アイソレータＩＳＯは、送信パルスに基づき生成される駆動パルスにより駆動される一次コイルＬ１と、一次コイルＬ１と電磁界結合される二次コイルＬ２と、を有する。受信回路２０は、二次コイルＬ２に生じる受信パルスに基づきデータ信号ＴＸ＿Ｄに対応する受信データ信号ＲＸ＿Ｄと同期クロックＴＸ＿ＣＬＫに対応する受信同期クロックＲＸ＿ＣＬＫとを再生する。
【００２０】
ここで、送信回路１０は、サンプリングクロックＣＬＫｉに同期して、データ信号ＴＸ＿Ｄの論理レベルの変化に応じた極性のデータエッジパルスを生成し、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジを少なくとも含むエッジに対応し、かつ、サンプリング時のデータ信号ＴＸ＿Ｄの極性に合わせた極性を有する同期エッジパルスを生成する。そして、送信回路１０は、データエッジパルスと同期エッジパルスとが重なって入力されるタイミングである時はデータエッジパルスを送信パルスとして出力し、同期エッジパルスのみが入力されるタイミングでは同期エッジパルスを送信パルスとして出力する。
【００２１】
図２に示すように、送信回路１０は、第１のサンプリング回路３１、第２のサンプリング回路３２、内部クロック生成回路３３、合成回路３４、駆動回路（例えば、送信駆動回路３５）を有する。また、受信回路２０は、パルス波形成形回路４１及びデータクロック再生回路４２を有する。そして、送信回路１０と受信回路２０との間には、アイソレータＩＳＯが設けられる。アイソレータＩＳＯの一次コイルＬ１は送信回路１０により駆動される。また、アイソレータＩＳＯの二次コイルＬ２は受信回路２０に接続される。そして、実施の形態１にかかるマイクロアイソレータ１は、一次コイルＬ１と二次コイルＬ２との電磁誘導により異なる電源電圧で動作する回路間（例えば、送信回路１０と受信回路２０との間）の通信を行う。なお、送信回路１０のグラウンド電圧は、ＭＣＵ２のグラウンドと同じ第１の電圧であり、受信回路２０のグラウンド電圧はパワーデバイス３のグラウンド電圧と同じ第２の電圧であるものとする。また、パワーデバイス３の動作状態によっては第１の電圧＜第２の電圧となることがある。
【００２２】
送信回路１０では、内部クロック生成回路３３が伝達対象のデータ信号ＴＸ＿Ｄに対する同期信号となる同期クロックＴＸ＿ＣＬＫよりも高い周波数を有するサンプリングクロックＣＬＫｉを生成する。そして、送信回路１０は、サンプリングクロック配線を介してサンプリングクロックＣＬＫｉを第１のサンプリング回路３１及び第２のサンプリング回路３２に伝達する。なお、以下の説明では、１つの半導体チップ上にサンプリングクロック配線と、第１のサンプリング回路３１と、第２のサンプリング回路３２と、合成回路３４と、アイソレータＩＳＯとパルス波形成形回路４１と、データクロック再生回路４２と、が形成される例について説明する。そして、内部クロック生成回路３３については、マイクロアイソレータ１とは別の半導体チップ上にあっても、マイクロアイソレータ１が形成される半導体チップ上に形成されていてもよい。以下の説明では、内部クロック生成回路３３は、マイクロアイソレータ１が形成される半導体チップ上に形成されている例について説明する。
【００２３】
第１のサンプリング回路３１は、データ信号ＴＸ＿ＤをサンプリングクロックＣＬＫｉでサンプリングして立ち上がりエッジ及び立ち下がりエッジがサンプリングクロックの立ち上がりエッジに同期したサンプリングデータ信号を生成する。第２のサンプリング回路３２は、同期クロックＴＸ＿ＣＬＫをサンプリングクロックＣＬＫｉでサンプリングして立ち上がりエッジ及び立ち下がりエッジがサンプリングクロックＣＬＫｉの立ち上がりエッジに同期したサンプリング同期クロックを生成する。
【００２４】
合成回路３４は、データ信号ＴＸ＿Ｄが第１の論理レベルとなる期間内にあるサンプリングデータ信号の立ち上がりエッジ及びサンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第１の駆動パルス信号と、データ信号ＴＸ＿Ｄが第１の論理レベルとは逆の第２の論理レベルとなる期間内にあるサンプリングデータ信号の立ち下がりエッジ及びサンプリング同期クロックの立ち上がりエッジの両方に同期したパルスを有する第２の駆動パルス信号と、を生成する。
【００２５】
送信駆動回路３５は、第１の駆動パルス信号及び第２の駆動パルス信号に基づきアイソレータＩＳＯの一次コイルＬ１を駆動する。具体的には、送信駆動回路３５は、第１の駆動パルス信号に基づき一次コイルＬ１に正方向電流（例えば、一方の端子から他方の端子に向かって流れる駆動電流）を流し、第２の駆動パルス信号に基づき一次コイルＬ１に負方向電流（例えば、他方の端子から一方の端子に向かって流れる駆動電流）を流す。そして、送信駆動回路３５は、第１の駆動パルス信号及び第２の駆動パルス信号に基づき一次コイルＬ１を駆動して、二次コイルＬ２側に第１の駆動パルス信号に対応した正極パルスと第２の駆動パルス信号に対応した負極パルスとを有する受信パルスを生成する。
【００２６】
パルス波形成形回路４１は、受信パルスのうち正極方向の振幅を有する正極パルスに対応した第１の再生信号と、受信パルスのうち負極方向の振幅を有する負極パルスに対応した第２の再生信号と、を生成する。データクロック再生回路４２は、第１の再生信号と第２の再生信号とに基づき受信データ信号ＲＸ＿Ｄと受信同期クロックＲＸ＿ＣＬＫとを生成する。パルス波形成形回路４１は、第１の受信回路４３及び第２の受信回路４４を有する。また、データクロック再生回路４２は、第１の復号回路４５及び第２の復号回路４６を有する。
【００２７】
第１の受信回路４３は、正極パルスに対応したパルスを有する第１の再生信号を生成する。第２の受信回路４４は、負極パルスに対応したパルスを有する第２の再生信号を生成する。第１の復号回路４５は、第１の再生信号のパルスに基づきハイレベルとなり、第２の再生信号のパルスに応じてロウレベルとなる受信データ信号ＲＸ＿Ｄを出力する。第２の復号回路４６は、第１の再生信号と第２の再生信号との論理和を受信同期クロックＲＸ＿ＣＬＫとして出力する。
【００２８】
続いて、実施の形態１にかかる送信回路１０について更に詳細に回路構成を説明する。そこで、図３に実施の形態１にかかる送信回路１０のブロック図を示す。図３に示すように、第１のサンプリング回路３１は、入力バッファ５１、Ｄフリップフロップ５２を有する。入力バッファ５１は、データ信号ＴＸ＿Ｄを受信して、後段のＤフリップフロップ５２に伝達する。Ｄフリップフロップ５２は、データ信号ＴＸ＿Ｄの論理レベルをサンプリングクロックＣＬＫｉのサンプリングエッジが入力されたことに応じて保持する。そして、Ｄフリップフロップ５２は、保持する値をサンプリングデータ信号としてノードＮ１に出力する。
【００２９】
第２のサンプリング回路３２は、入力バッファ５３、Ｄフリップフロップ５４を有する。入力バッファ５３は、同期クロックＴＸ＿ＣＬＫを受信して、後段のＤフリップフロップ５４に伝達する。Ｄフリップフロップ５４は、同期クロックＴＸ＿ＣＬＫの論理レベルをサンプリングクロックＣＬＫｉのサンプリングエッジが入力されたことに応じて保持する。
そして、Ｄフリップフロップ５４は、保持する値をサンプリング同期クロックとしてノードＮ２に出力する。
【００３０】
合成回路３４は、第１の立ち上がりエッジ検出回路（例えば、立ち上がりエッジ検出回路６１）、立ち下がりエッジ検出回路６２、遅延回路６３、ＥＸＯＲ回路６４、第２の立ち上がりエッジ検出回路（例えば、イネーブル付き立ち上がりエッジ検出回路６５）、第１のＯＲ回路（例えば、ＯＲ回路６６）、第２のＯＲ回路（例えば、ＯＲ回路６７）、第１のＡＮＤ回路（例えば、ＡＮＤ回路６８）、第２のＡＮＤ回路（例えば、ＡＮＤ回路６９）を有する。
【００３１】
立ち上がりエッジ検出回路６１は、サンプリングデータ信号の立ち上がりエッジを検出して所定のパルス幅を有する第１のパルス信号を生成する。立ち下がりエッジ検出回路６２は、ロウアクティブ入力の立ち上がりエッジ検出回路である。立ち下がりエッジ検出回路６２は、サンプリングデータ信号の立ち下がりエッジを検出して所定のパルス幅を有する第２のパルス信号を生成する。ＯＲ回路６６は、第１のパルス信号と第２のパルス信号との論理和を演算する。そして、ＯＲ回路６６は、演算により得られた値をノードＡに出力する。
【００３２】
遅延回路６３は、ノードＮ１を介して伝達されるサンプリングデータ信号を遅延させる。ＥＸＯＲ回路６４は、サンプリングデータ信号と遅延回路６４の出力信号との排他的論理和を出力する。このＥＸＯＲ回路６４の出力信号は、イネーブル付き立ち上がりエッジ検出回路６５のイネーブル制御信号となる。このイネーブル制御信号は、ハイレベル状態である時にイネーブル付き立ち上がりエッジ検出回路６５の動作を停止させることを指示するディスイネーブル状態を示し、ロウレベル状態である時にイネーブル付き立ち上がりエッジ検出回路６５を有効状態とするイネーブル状態を示す。
【００３３】
イネーブル付き立ち上がりエッジ検出回路６５は、ＥＸＯＲ回路６４の出力信号がロウレベルである期間に動作し、サンプリング同期クロックの立ち上がりエッジを検出して所定のパルス幅を有する第３のパルス信号を生成する。この第３のパルス信号は、ノードＢを介してＯＲ回路６７に伝達される。
【００３４】
ＯＲ回路６７は、ＯＲ回路６６の出力信号（ノードＡの信号）と第３のパルス信号（ノードＢの信号）との論理和を出力する。ＡＮＤ回路６８は、サンプリングデータ信号がハイレベルの期間にＯＲ回路６７の出力信号を通過させて、第１の駆動パルス信号を出力する。第１の駆動パルス信号は、ノードＤを介して後段の駆動回路７１に出力される。ＡＮＤ回路６９は、サンプリングデータ信号がロウレベルの期間にＯＲ回路６７の出力信号を通過させて、第２の駆動パルス信号を出力する。第２の駆動パルス信号は、ノードＥを介して後段の駆動回路７２に出力される。
【００３５】
駆動回路７１は、出力が一次コイルＬ１の一端に接続される。そして、駆動回路７１は、ノードＤを介して与えられる第１の駆動パルス信号に基づき一次コイルＬ１に正の方向の駆動電流を与える。駆動回路７２は、出力が一次コイルＬ１の他端に接続される。そして、駆動回路７２は、ノードＥを介して与えられる第２の駆動パルス信号に基づき一次コイルＬ１に負の方向の駆動電流を与える。
【００３６】
続いて、実施の形態１にかかる受信回路２０について更に詳細に回路構成を説明する。そこで、図４に実施の形態１にかかる受信回路２０のブロック図を示す。図４に示すように、受信回路２０は、パルス波形成形回路４１、データクロック再生回路４２を有する。そして、パルス波形成形回路４１は、第１の受信回路４３、第２の受信回路４４を有する。また、データクロック再生回路４２は、第１の復号回路４５、第２の復号回路４６を有する。また、図４に示すように、以下の説明では、二次コイルＬ２の端子のうち電圧シフト回路８１と比較器８４の反転入力端子に接続される側の端子についてノードＦと称す。また、ノードＦを二次コイルＬ２の一端とした場合、二次コイルＬ２の一端とは異なる端子を他端とする。
【００３７】
第１の受信回路４３は、電圧シフト回路８１、比較器８２を有する。電圧シフト回路８１は、二次コイルＬ２の一端（例えば、ノードＦ）に生じる受信信号の電圧を降圧するように電圧シフトさせて、シフト後の受信信号を比較器８２の非反転入力端子に与える。比較器８２は、非反転入力端子に電圧シフト回路８１により電圧シフトされた受信信号が与えられ、反転入力端子に二次コイルＬ２の他端に生じた受信信号が与えられる。そして、比較器８２は、非反転入力端子と反転入力端子に与えられた信号の大小関係を比較し、非反転入力端子に与えられる信号の電圧が反転入力端子に与えられる信号の電圧よりも大きくなったことに応じて出力信号の論理レベルをロウレベルからハイレベルに切り替える。比較器８２の出力信号は、ノードＧを介して後段の回路に伝達される。
【００３８】
第２の受信回路４４は、電圧シフト回路８３、比較器８４を有する。電圧シフト回路８３は、二次コイルＬ２の他端に生じる受信信号の電圧を降圧するように電圧シフトさせて、シフト後の受信信号を比較器８４の非反転入力端子に与える。比較器８４は、非反転入力端子に電圧シフト回路８３により電圧シフトされた受信信号が与えられ、反転入力端子に二次コイルＬ２の一端に生じた受信信号が与えられる。そして、比較器８４は、非反転入力端子と反転入力端子に与えられた信号の大小関係を比較し、非反転入力端子に与えられる信号の電圧が反転入力端子に与えられる信号の電圧よりも大きくなったことに応じて出力信号の論理レベルをロウレベルからハイレベルに切り替える。比較器８４の出力信号は、ノードＨを介して後段の回路に伝達される。
【００３９】
第１の復号回路４５は、ＳＲラッチ回路８５を有する。ＳＲラッチ回路８５は、セット端子ＳにノードＧを介して比較器８２の出力信号が与えられ、リセット端子ＲにノードＨを介して比較器８４の出力信号が与えられる。そして、ＳＲラッチ回路８５は、セット端子Ｓに立ち上がりエッジが入力されたことに応じて出力をロウレベルからハイレベルに遷移させ、リセット端子Ｒに立ち上がりエッジが入力されたことに応じて出力をハイレベルからロウレベルに遷移させる。このＳＲラッチ回路８５の出力信号が受信データ信号ＲＸ＿Ｄとなる。
【００４０】
第２の復号回路４６は、ＯＲ回路８６を有する。ＯＲ回路８６は、一方の端子にノードＨを介して比較器８４の出力信号が与えられ、他方の端子にノードＧを介して比較器８２の出力信号が与えられる。そして、ＯＲ回路８６は、２つの端子に入力される信号の論理和を演算して、演算結果を受信同期クロックＲＸ＿ＣＬＫとして出力する。
【００４１】
続いて、送信回路１０及び受信回路２０の動作について説明する。そこで、図５に実施の形態１にかかるマイクロアイソレータ１の動作を説明するタイミングチャートを示す。なお、図５では、マイクロアイソレータ１のうち送信回路１０及び受信回路２０の動作のみを示した。なお、図５では、データ信号ＴＸ＿Ｄの立ち上がりエッジ及び立ち下がりエッジに起因して生じるパルスにハッチングを付し、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因して生じるパルスにはハッチングを付さないこととした。
【００４２】
図５に示すように、送信回路１０では、第１のサンプリング回路３１及び第２のサンプリング回路３２を用いて、データ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫをサンプリングクロックＣＬＫｉの立ち上がりエッジでサンプリングする。これにより、第１のサンプリング回路３１及び第２のサンプリング回路３２は、サンプリングデータ信号（ノードＮ１）及びサンプリング同期クロック（ノードＮ２）を生成する。
【００４３】
そして、送信回路１０では、立ち上がりエッジ検出回路６１がサンプリングデータ信号の立ち上がりエッジに対応した立ち上がりエッジを有する第１のパルス信号を生成する。また、送信回路１０では、立ち下がりエッジ検出回路６２がサンプリングデータ信号の立ち下がりエッジに対応した立ち上がりエッジを有する第２のパルス信号を生成する。そして、ＯＲ回路６７により、第１のパルス信号と第２のパルス信号とを合成することで、ノードＡにサンプリングデータ信号の立ち上がりエッジと立ち下がりエッジに同期したパルスを有するパルス信号が生成される（タイミングＴ１、Ｔ２、Ｔ４、Ｔ６）。
【００４４】
また、送信回路１０では、遅延回路６３及びＥＸＯＲ回路６４によりサンプリングデータ信号の論理レベルの変化から所定の期間（遅延回路６３により設定される遅延時間）イネーブル付き立ち上がりエッジ検出回路６５を無効状態とするイネーブル制御信号を生成する。
【００４５】
そして、イネーブル付き立ち上がりエッジ検出回路６５は、イネーブル制御信号がディスイネーブル状態を示す期間、つまりサンプリングデータ信号の論理レベルの変化が生じた期間から所定の期間の間、サンプリング同期クロックの立ち上がりエッジの検出動作を停止する（タイミングＴ１、Ｔ２、Ｔ４、Ｔ６）。一方、イネーブル付き立ち上がりエッジ検出回路６５は、イネーブル制御信号がイネーブル状態を示す期間、つまりサンプリングデータ信号の論理レベルの変化が生じた期間から所定の期間以外の期間は、サンプリング同期クロックの立ち上がりエッジの検出動作を行い、第３のパルス信号をノードＢに出力する（タイミングＴ３、Ｔ５）。
【００４６】
その後、送信回路１０では、ＯＲ回路６７がノードＡを介して伝達される信号とノードＢを介して伝達される第３のパルス信号との論理和を演算して、２つの信号が合成された信号をノードＣに出力する（タイミングＴ１〜Ｔ６）。このノードＣに出力される信号は、サンプリングデータ信号の立ち上がりエッジ及び立ち下がりエッジと、サンプリング同期クロックの立ち上がりエッジとに同期したパルスを有する信号である。また、送信回路１０では、遅延回路６３、ＥＸＯＲ回路６４及びイネーブル付き立ち上がりエッジ検出回路６５を用いてサンプリングデータ信号の立ち上がりエッジ及び立ち下がりエッジに同期したサンプリング同期クロックの立ち上がりエッジに同期したパルスをフィルタする。これにより、ノードＣに出力される信号は、サンプリングデータ信号の立ち上がりエッジ及び立ち下がりエッジに同期したパルスがサンプリング同期クロックの立ち上がりエッジに同期したパルスよりも優先して出力されることになる。
【００４７】
そして、送信回路１０では、ノードＣに出力されたパルス信号について、サンプリングデータ信号がハイレベルである期間には、ＡＮＤ回路６８を介してノードＣに伝達されるパルスを第１の駆動パルス信号としてノードＤに出力する（タイミングＴ１、Ｔ４、Ｔ５）。また、送信回路１０では、ノードＣに出力されたパルス信号について、サンプリングデータ信号がロウレベルである期間には、ＡＮＤ回路６９を介してノードＣに伝達されるパルスを第２の駆動パルス信号としてノードＥに出力する（タイミングＴ２、Ｔ３、Ｔ６）。
【００４８】
送信回路１０は、このノードＤの第１の駆動パルス信号及びノードＥの第２の駆動パルス信号に基づきアイソレータＩＳＯの一次コイルＬ１を駆動する。これにより、送信回路１０は、アイソレータＩＳＯの二次コイルＬ２のノードＦに第１の駆動パルス信号に対応した正極パルスと第２の駆動パルス信号に対応した負極パルスとを有する受信パルスを生成する（タイミングＴ１〜Ｔ６）。
【００４９】
続いて、受信回路２０は、第１の受信回路４３によりノードＦに生じた受信パルスの正極パルス対応したパルス信号を生成する（タイミングＴ１、Ｔ４、Ｔ５）。また、受信回路２０は、第２の受信回路４４によりノードＨに生じた受信パルスの負極パルス対応したパルス信号を生成する（タイミングＴ２、Ｔ３、Ｔ６）。そして、受信回路２０では、ノードＧのパルス信号とノードＦのパルス信号とに基づき第１の復号回路４５が受信データ信号ＲＸ＿Ｄを生成する。また、受信回路２０では、ノードＧのパルス信号とノードＦのパルス信号とに基づき第２の復号回路４６が受信同期クロックＲＸ＿ＣＬＫを生成する。なお、受信同期クロックＲＸ＿ＣＬＫは、デューティー比が５０％よりも小さくなっているが、同期クロックは立ち上がりエッジが受信データ信号ＲＸ＿Ｄの立ち上がりエッジに同期していればよく、受信同期クロックＲＸ＿ＣＬＫのデューティー比は５０％である必要はない。
【００５０】
ここで、実施の形態１にかかるマイクロアイソレータ１の第１のサンプリング回路３１及び第２のサンプリング回路３２を用いない比較例にかかる送信回路１００を例に、実施の形態１にかかるマイクロアイソレータ１の動作について説明する。そこで、図６に比較例にかかる送信回路１００のブロック図を示す。なお、図６では、図３で示した送信回路１０と同じ構成要素については図３と同じ符号を付して説明を省略する。
【００５１】
図６に示すように、比較例にかかる送信回路１００は、合成回路３４に直接データ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫが入力される。このように、合成回路３４に直接データ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫが入力される場合、データ信号ＴＸ＿Ｄと同期クロックＴＸ＿ＣＬＫとの間のジッタにより、２つの信号間の同期関係にズレが生じた場合に問題が生じる。そこで、図７に比較例にかかる送信回路１００を用いた場合のマイクロアイソレータの動作を説明するタイミングチャートを示す。なお、図７に示す例では、ジッタの影響を説明するために、ジッタの大きさを実際のジッタよりも大きく強調した。また、図７では、データ信号ＴＸ＿Ｄのエッジに起因したパルス、同期クロックＴＸ＿ＣＬＫに起因したパルスの表示方法の別に加え、同期クロックＴＸ＿ＣＬＫに起因した後パルスを破線で示した。
【００５２】
図７に示す例では、比較例にかかる送信回路１００では、データ信号ＴＸ＿Ｄと同期クロックＴＸ＿ＣＬＫとの間に大きなジッタが発生すると、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジが、データ信号ＴＸ＿Ｄの立ち上がりエッジ及び立ち下がりエッジよりも早いタイミングで入力される。そのため、比較例にかかる送信回路１００では、このようなジッタが生じると、イネーブル付き立ち上がりエッジ検出回路６５が有効に動作する状態でデータ信号ＴＸ＿Ｄの立ち上がりエッジ及び立ち下がりエッジに対応する同期クロックＴＸ＿ＣＬＫの立ち上がりエッジが入力される。そのため、図７に示す例では、ノードＢに出力される第３のパルス信号には、データ信号ＴＸ＿Ｄの立ち上がりエッジ及び立ち下がりエッジに対応する同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに同期したパルスがイネーブル付き立ち上がりエッジ検出回路６５でフィルタされることなく誤パルスとして現われる。そして、この誤パルスは、ノードＦの受信パルスにおいて、本来伝達すべきパルスに隣接したタイミングで受信パルス上に現われ、データ信号及び同期クロックの誤伝送の原因となる。
【００５３】
図５及び図７に示すように、実施の形態１にかかる送信回路１０を用いた場合、サンプリングクロックＣＬＫｉによりデータ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫをサンプリングすることでジッタに起因した誤パルスの発生を抑制する。
【００５４】
ここで、実施の形態１にかかるマイクロアイソレータ１の別の動作として、フィードバック信号ＲＸ＿ＦＢの送信タイミングについて説明する。図４に示すように、実施の形態１にかかるマイクロアイソレータ１では、受信同期クロックＲＸ＿ＣＬＫが５０％よりも小さいデューティー比となる。これは、フィードバック信号ＲＸ＿ＦＢの返信処理において、重要な意味を持つ。
【００５５】
そこで、図８に実施の形態１にかかるマイクロアイソレータ１におけるフィードバック信号の送信タイミング及びフィードバック信号の一例を説明するタイミングチャートを示す。図８に示すように、実施の形態１にかかるマイクロアイソレータ１では、ＭＣＵ２からマイクロアイソレータ１にコマンドを送信するコマンド送信期間に続いてマイクロアイソレータ１からＭＣＵ２にフィードバック信号ＲＸ＿ＦＢを送信するフィードバックデータ送信期間が設定される。
【００５６】
そして、実施の形態１にかかるマイクロアイソレータ１は、コマンド送信期間の最後に伝達される同期クロックＴＸ＿ＣＬＫに対応する受信同期クロックＲＸ＿ＣＬＫの立ち下がりエッジに基づき受信データを確定する（タイミングＴ１１）。
【００５７】
その後、実施の形態１にかかるマイクロアイソレータ１は、フィードバックデータ送信期間の最初に受信した同期クロックＴＸ＿ＣＬＫに対応する受信同期クロックＲＸ＿ＣＬＫの立ち下がりエッジに基づきフィードバック信号ＲＸ＿ＦＢの送信を開始する（タイミングＴ１２）。そして、マイクロアイソレータ１内では、送信回路２２から受信回路１２に対してアイソレータＩＳＯを介してフィードバック信号となるデータを伝達し、タイミングＴ１３でマイクロアイソレータ１からＭＣＵ２にフィードバック信号ＲＸ＿ＦＢの最初のデータの立ち上がりエッジが到達する。そして、ＭＣＵ２では、フィードバックデータ送信期間の最初に送信した同期クロックＴＸ＿ＣＬＫの立ち下がりエッジに応じてフィードバック信号ＲＸ＿ＦＢの値を読み込む（タイミングＴ１４）。
【００５８】
ＳＰＩ通信では、ＭＣＵ２におけるフィードバック信号ＲＸ＿ＦＢの取り込みタイミングがフィードバックデータ送信期間にＭＣＵ２からマイクロアイソレータ１に送出される同期クロックＴＸ＿ＣＬＫの立ち下がりエッジであることが規定されている。そのため、受信同期クロックＲＸ＿ＣＬＫのデューティー比が同期クロックＴＸ＿ＣＬＫと同じであると、ＭＣＵ２でのフィードバック信号ＲＸ＿ＦＢの値の取り込みタイミングにフィードバック信号ＲＸ＿ＦＢのＭＣＵ２への到達が間に合わなくなる問題が生じる。しかしながら、受信回路２０では、受信同期クロックＲＸ＿ＣＬＫのデューティー比が同期クロックＴＸ＿ＣＬＫのデューティー比よりも小さいためこのような不具合は生じない。
【００５９】
上記説明より、実施の形態１にかかるマイクロアイソレータ１は、送信回路１０が、第１の駆動パルス信号と第２の駆動パルス信号を生成して、この第１の駆動パルス信号と第２の駆動パルス信号に基づきアイソレータＩＳＯを駆動する。このとき、第１の駆動パルス信号には、サンプリングデータ信号が第１の論理レベルとなる期間内にあるサンプリングデータ信号の立ち上がりエッジ及びサンプリング同期クロックの立ち上がりエッジの両方に同期したパルスが含まれる。また、第２の駆動パルス信号には、サンプリングデータ信号が第１の論理レベルとは逆の第２の論理レベルとなる期間内にあるサンプリングデータ信号の立ち下がりエッジ及びサンプリング同期クロックの立ち上がりエッジの両方に同期したパルスが含まれる。このような、第１の駆動パルス信号と第２の駆動パルス信号によりアイソレータＩＳＯを介して接続される受信回路２０に信号を伝達することで、１つのアイソレータＩＳＯによりデータ信号と同期クロックとの両方を伝達することができる。つまり、実施の形態１にかかるマイクロアイソレータ１では、送信回路１０から受信回路２０へと伝達する信号の数に対してアイソレータＩＳＯの数を削減することができる。アイソレータＩＳＯは回路面積が大きくアイソレータＩＳＯの数を削減することによるチップ面積の削減効果は大きい。
【００６０】
また、実施の形態１にかかるマイクロアイソレータ１では、送信対象のデータ信号及び同期クロックをサンプリングクロックでサンプリングし、サンプリング後に生成されるサンプリングデータ信号及びサンプリング同期クロックを用いて、第１の駆動パルス信号と第２の駆動パルス信号とを生成する。これにより、実施の形態１にかかるマイクロアイソレータ１では、データ信号と同期クロックとの間のジッタに起因した誤送信の確立を低減することが出来る。
【００６１】
また、アイソレータＩＳＯを用いた通信では、データ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫの誤伝送を防止するために、２つの信号よりも高い周波数のリフレッシュパルスを用いて信号の伝送を行うことがある。このリフレッシュパルスを用いた伝送方式では、リフレッシュパルスを半導体装置内で生成するためのパルス生成回路を設ける必要がある。しかしながら、実施の形態１にかかるマイクロアイソレータ１では、クロック信号の立ち上がりエッジに同期した第３のパルス信号をリフレッシュパルスと同等の信号として扱うことができる。そのため、実施の形態１にかかるマイクロアイソレータ１では、リフレッシュパルスを用いることなくデータ信号及びクロック信号の誤伝送を防止することができる。また、実施の形態１にかかるマイクロアイソレータ１では、リフレッシュパルスを生成するための回路についても削減して、回路面積を小さくすることができる。
【００６２】
実施の形態２
実施の形態２では、実施の形態１にかかる送信回路１０の別の形態となる送信回路１０ａを含むマイクロアイソレータについて説明する。なお、実施の形態２の説明では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００６３】
図９に実施の形態２にかかる送信回路１０ａのブロック図を示す。図９に示すように、実施の形態２にかかる送信回路１０ａは、実施の形態１にかかる送信回路１０に遅延回路３６を追加したものである。遅延回路３６は、第２のサンプリング回路３２と合成回路３４との間に設けられる。そして、遅延回路３６は、ノードＮ２に出力されるサンプリング同期クロックを所定時遅延させる。図９では、遅延回路３６により遅延されたサンプリング同期クロックを伝達するノードにＮ３の符号を付した。
【００６４】
続いて、送信回路１０ａを用いた場合のマイクロアイソレータの動作について説明する。そこで、図１０に実施の形態２にかかる遅延回路３６の作用を説明するタイミングチャートを示す。なお、図１０に示すタイミングチャートは、図５に示したタイミングチャートのタイミングＴ１付近の動作を示すものである。
【００６５】
図１０に示すように、実施の形態２にかかるマイクロアイソレータでは、遅延回路６３及びＥＸＯＲ回路６４が生成するイネーブル制御信号によりイネーブル付き立ち上がりエッジ検出回路６５が無効状態とされるフィルタ期間はサンプリングクロックＣＬＫｉの１周期よりも若干短くなる程度の期間として設定される。
【００６６】
そして、遅延回路３６がない場合、ノードＡに出力されるデータ信号ＴＸ＿Ｄの立ち上がりエッジに起因したパルスに対して、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスがほぼ同じタイミングで生成される。しかしながら、遅延回路３６がある場合、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスは、ノードＡに出力されるデータ信号ＴＸ＿Ｄの立ち上がりエッジに起因したパルスに対して若干の遅延を持って生成される。この遅延時間は、遅延後の同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスの全部がフィルタ期間内に収まる程度に設定される。
【００６７】
遅延回路３６がない場合、回路内の寄生抵抗或いは寄生容量等の影響による回路動作の誤差等により同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスの一部がフィルタ期間をはみ出して、そのはみ出した部分のパルスがノードＢに出力されてしまうおそれがある。一方、遅延回路３６がある場合、回路動作の誤差等が合ったとしても同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスはフィルタ期間に対して時間的な前後関係に余裕を持って生成される。そのため、遅延回路３６がある場合、回路動作の誤差等があった場合であっても遅延回路３６がない場合よりも確実に、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスをフィルタにより無視することができる。
【００６８】
このように実施の形態２にかかる送信回路１０ａを用いることで、実施の形態１にかかるマイクロアイソレータ１よりも確実に、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスを除去することが可能になる。
【００６９】
実施の形態３
実施の形態３では、実施の形態１にかかる送信回路１０の別の形態となる送信回路１０ｂを含むマイクロアイソレータについて説明する。なお、実施の形態３の説明では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００７０】
図１１に実施の形態３にかかる送信回路１０ｂのブロック図を示す。図１１に示すように、実施の形態３にかかる送信回路１０ｂは、実施の形態１にかかる送信回路１０に第１のウェイト回路３７、カウンタ３８、第２のウェイト回路３９を追加したものである。
【００７１】
カウンタ３８は、第２のサンプリング回路３２が出力するサンプリング同期クロックの論理レベルが変化した後から入力されるサンプリングクロックＣＬＫｉの数をカウントし、カウントの数が所定数に達した時点でウェイト解除信号Ｓｗをイネーブル状態とする。カウンタ３８がカウントするクロック数を規定する所定数は、例えば、ＭＣＵ２がカウンタ３８のレジスタＲＥＧに設定することで決定される。
【００７２】
第１のウェイト回路３７は、サンプリングデータ信号の論理レベルの変化をウェイト解除信号Ｓｗがイネーブル状態となるまでの期間、後段の回路（例えば、合成回路３４）にサンプリングデータ信号の論理レベルの変化が伝達されることをウェイトさせる。
【００７３】
第２のウェイト回路３９は、サンプリング同期クロックの論理レベルの変化をウェイト解除信号Ｓｗがイネーブル状態となるまでの期間、後段の回路（例えば、合成回路３４）にサンプリング同期クロックの論理レベルの変化が伝達されることをウェイトさせる。
【００７４】
続いて、送信回路１０ｂを用いた場合のマイクロアイソレータの動作について説明する。そこで、図１２に実施の形態３にかかる送信回路１０ｂを用いた場合のマイクロアイソレータの第１の動作例を説明するタイミングチャートを示す。また、図１３に実施の形態３にかかる送信回路１０ｂを用いた場合のマイクロアイソレータの第２の動作例を説明するタイミングチャートを示す。図１２に示す第１の動作例は、データ信号ＴＸ＿Ｄに対して、同期クロックＴＸ＿ＣＬＫの位相が進む方向でジッタが発生した例を示すものである。また、図１３に示す第２の動作例は、データ信号ＴＸ＿Ｄに対して、同期クロックＴＸ＿ＣＬＫの位相が遅れる方向でジッタが発生した例を示すものである。なお、図１２及び図１３に示すタイミングチャートは、図５に示したタイミングチャートのタイミングＴ１付近の動作を示すものである。
【００７５】
図１２に示す例では、タイミングＴ２１において同期クロックＴＸ＿ＣＬＫの立ち上がりエッジがサンプリングされ、タイミングＴ２２においてデータ信号ＴＸ＿Ｄの立ち上がりエッジがサンプリングされる。そして、実施の形態３にかかる送信回路１０ｂを用いた場合、データ信号ＴＸ＿Ｄの立ち上がりエッジに起因したパルスと同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスとの出力タイミングは、タイミングＴ２１からｎ１個のサンプリングクロックＣＬＫｉが入力されるまで遅延される。
【００７６】
また、図１３に示すように、タイミングＴ３１においてデータ信号ＴＸ＿Ｄの立ち上がりエッジがサンプリングされ、タイミングＴ３２において同期クロックＴＸ＿ＣＬＫの立ち上がりエッジがサンプリングされる。そして、実施の形態３にかかる送信回路１０ｂを用いた場合、データ信号ＴＸ＿Ｄの立ち上がりエッジに起因したパルスと同期クロックＴＸ＿ＣＬＫの立ち上がりエッジに起因したパルスとの出力タイミングは、タイミングＴ３２からｎ１個のサンプリングクロックＣＬＫｉが入力されるまで遅延される。
【００７７】
上記説明より、実施の形態３にかかる送信回路１０ｂを用いることで、サンプリングクロックＣＬＫｉの１周期よりも大きなジッタが発生した場合であっても、同期クロックＴＸ＿ＣＬＫの立ち上がりエッジを起点としてｎ１個のサンプリングクロックが入力された後にデータ信号ＴＸ＿Ｄ及び同期クロックＴＸ＿ＣＬＫをサンプリングすることで、ジッタをキャンセルすることが可能になる。これにより、送信回路１０ｂを用いたマイクロアイソレータでは他の実施例よりも大きなジッタに対してデータの誤送信を防止することができる。
【００７８】
実施の形態４
実施の形態４では、マイクロアイソレータ１におけるデータの誤送信を防止するためのデータ信号のデータフォーマットについて説明する。なお、実施の形態４の説明では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００７９】
図１４に実施の形態４にかかるマイクロアイソレータ１で用いられるデータ信号のデータフォーマットを説明する図を示す。図１４に示す例では、実施の形態４にかかるマイクロアイソレータ１で用いられるデータ信号に、８ビットのデータ領域と１ビットのエラーkビットコードとが含まれる。データ領域には、ＭＣＵ２からマイクロアイソレータ１に伝達するデータ値が格納される。エラービットコードは、データ値の正当性の検証に用いられるＥＣＣ（Error Collection Code）である。
【００８０】
マイクロアイソレータ１では、ＳＰＩロジック２３が、受信したデータ信号からエラービットコードを抽出し、データ領域に格納されているデータの正当性の検証を行う。つまり、ＳＰＩロジック２３は、受信データに含まれるデータ値とエラービットコードを用いてデータ値の正当性を検証するエラー検出回路としての機能を有する。そして、ＳＰＩロジック２３は、データ値に誤りがあれば、ＭＣＵ２に対してデータの再送を依頼する処理を実行する。一方、ＳＰＩロジック２３は、データ値の正当性が確認出来れば、受信したデータ値に基づく処理を行う。
【００８１】
ここで、上記エラービットコードを含むデータ信号の生成方法について説明する。そこで、図１５に実施の形態４にかかるマイクロアイソレータ１におけるデータ信号の生成手順を説明するフローチャートを示す。
【００８２】
図１５に示す処理は、ＭＣＵ２で行われるものである。図１５に示す例では、ＭＣＵ２は、まず、データ信号のデータ領域に格納するデータ値（例えば、送信データ）を生成する（ステップＳ１）。続いて、ＭＣＵ２は、送信データのエラービットコードを算出する（ステップＳ２）。続いて、ＭＣＵ２は、送信データにエラービットコードを付加して図１４で示したデータ信号を生成する（ステップＳ３）。
【００８３】
次いで、エラービットコードを含む受信データに基づくマイクロアイソレータ１の受信処理について説明する。そこで、図１６に実施の形態４にかかるマイクロアイソレータ１の受信回路側の受信処理を説明するフローチャートを示す。なお、図１６に示した処理は、主にマイクロアイソレータ１のＳＰＩロジック２３が行う処理である。
【００８４】
図１６に示すように、マイクロアイソレータ１では、受信データのデータ領域に含まれるデータ値（例えば、受信データ）から受信時エラービットコードＥＢＣ２を算出する（ステップＳ１１）。続いて、マイクロアイソレータ１は、受信時エラービットコードＥＢＣ２と、受信データ信号のエラービットコード領域のエラービットコードＥＢＣ１とを比較する（ステップＳ１２）。
【００８５】
その後、マイクロアイソレータ１は、エラービットコードＥＢＣ２とエラービットコードＥＢＣ１とが不一致であれば、受信データを破棄し（ステップＳ１５）、エラー通知信号を生成し（ステップＳ１６）、生成したエラー通知信号をＭＣＵ２に送信する（ステップＳ１７）。一方、マイクロアイソレータ１は、エラービットコードＥＢＣ２とエラービットコードＥＢＣ１とが一致していれば、受信データに基づく処理を行う（ステップＳ１４）。
【００８６】
上記説明より、実施の形態４にかかるエラービットコードを含むデータ信号を用いることで、マイクロアイソレータ１における受信データの正当性の確認が容易になるため、他の実施の形態にかかるマイクロアイソレータよりもデータの誤送信に対する耐性を高めることができる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８８】
１  マイクロアイソレータ
２  ＭＣＵ
３  パワーデバイス
１０、１１、２３  送信回路
１２、２０、２１  受信回路
１３、２４  出力バッファ
２３  ＳＰＩロジック
２５  比較器
２６  アナログデジタル変換器
３１  第１のサンプリング回路
３２  第２のサンプリング回路
３３  内部クロック生成回路
３４  合成回路
３５  送信駆動回路
３６  遅延回路
３７  第１のウェイト回路
３８  カウンタ
３９  第２のウェイト回路
４１  パルス波形成形回路
４２  データクロック再生回路
４３  第１の受信回路
４４  第２の受信回路
４５  第１の復号回路
４６  第２の復号回路
５１  入力バッファ
５２  Ｄフリップフロップ
５３  入力バッファ
５４  Ｄフリップフロップ
６１  立ち上がりエッジ検出回路
６２  立ち下がりエッジ検出回路
６３  遅延回路
６４  ＥＸＯＲ回路
６５  イネーブル付き立ち上がりエッジ検出回路
６６、６７、８６  ＯＲ回路
６８、６９  ＡＮＤ回路
７１、７２  駆動回路
８１、８４  電圧シフト回路
８２、８５  比較器
８３  ＳＲラッチ回路
ＩＳＯ  アイソレータ
Ｌ１  一次コイル
Ｌ２  二次コイル
ＣＬＫｉ  サンプリングクロック
ＴＸ＿Ｄ  データ信号
ＴＸ＿ＣＬＫ  同期クロック
ＲＸ＿ＦＢ  フィードバック信号
ＲＸ＿Ｄ  受信データ信号
ＲＸ＿ＣＬＫ  受信同期クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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