(57)【要約】【課題】デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減する。【解決手段】アクティブマトリクス基板は、周辺領域に配置されたデマルチプレクサ回路と、デマルチプレクサ回路に複数レベルの電源電圧を供給する電源回路とを備える。デマルチプレクサ回路は、スイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得るブースト回路を含む。ブースト回路は、第１駆動信号Ｓによって駆動されてゲート電極に接続されたノードをプリチャージするセット部と、第２駆動信号Ｒによって駆動されてノードの電位をリセットするリセット部と、第３駆動信号Ｂによって駆動されてセット部によってプリチャージされたノードの電位を昇圧するブースト部とを含む。第１駆動信号Ｓの振幅と第２駆動信号Ｒの振幅とが同じであり、第３駆動信号Ｂの振幅が、第１駆動信号Ｓおよび第２駆動信号Ｒの振幅と異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、
を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
第１駆動信号Ｓによって駆動されるセット部であって、前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
第２駆動信号Ｒによって駆動されるリセット部であって、前記ノードの電位をリセットするリセット動作を行うリセット部と、
第３駆動信号ＢＳＴによって駆動されるブースト部であって、前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、を含み、
前記第１駆動信号Ｓの振幅と前記第２駆動信号Ｒの振幅とが同じであり、
前記第３駆動信号Ｂの振幅が、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒの振幅と異なる、アクティブマトリクス基板。
【請求項２】
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒの振幅は、前記第３駆動信号Ｂの振幅よりも小さい、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位と、前記第３駆動信号Ｂのハイレベル電位とが同じであり、
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位は、前記第３駆動信号Ｂのローレベル電位よりも高い、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂの生成に用いられる複数レベルの電源電圧を供給する電源回路部をさらに備え、
前記複数レベルの電源電圧は、前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂのハイレベル電位に対応するハイレベル電源電圧と、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位に対応する第１ローレベル電源電圧と、前記第３駆動信号Ｂのローレベル電位に対応する第２ローレベル電源電圧とである、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位と、前記第３駆動信号Ｂのローレベル電位とが同じであり、
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位は、前記第３駆動信号Ｂのハイレベル電位よりも低い、請求項２に記載のアクティブマトリクス基板。
【請求項６】
前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂの生成に用いられる複数レベルの電源電圧を供給する電源回路部をさらに備え、
前記複数レベルの電源電圧は、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒおよび前記第３駆動信号Ｂのローレベル電位に対応するローレベル電源電圧と、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位に対応する第１ハイレベル電源電圧と、前記第３駆動信号Ｂのハイレベル電位に対応する第２ハイレベル電源電圧とである、請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記スイッチングＴＦＴの閾値電圧をＶｔｈｓｗ、前記表示信号のローレベル電位をＶｓｌ、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位をＶＤＬ１とすると、ＶＤＬ１−Ｖｓｌ−Ｖｔｈｓｗ＜０の関係が満足される、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記１個の単位回路の前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。  
【請求項１０】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記１個の単位回路の前記第２スイッチングＴＦＴに接続された第２ブースト回路と、前記１個の単位回路の前記第３スイッチングＴＦＴに接続された第３ブースト回路と、を含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１２】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１３】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
【請求項１５】
前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む、請求項１から１４のいずれかに記載のアクティブマトリクス基板。
【請求項１６】
前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、
前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項１７】
前記セット部は、前記リセット部としても機能して前記セット動作および前記リセット動作を互いに異なるタイミングで行うセット・リセット部である、請求項１から１６のいずれかに記載のアクティブマトリクス基板。
【請求項１８】
前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として酸化物半導体層を含む、請求項１から１７のいずれかに記載のアクティブマトリクス基板。
【請求項１９】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１８に記載のアクティブマトリクス基板。
【請求項２０】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１９に記載のアクティブマトリクス基板。
【請求項２１】
前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタである、請求項１から１７のいずれかに記載のアクティブマトリクス基板。
【請求項２２】
請求項１から２１のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関し、特に、デマルチプレクサ回路を備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた表示装置にも関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子が設けられている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【０００３】
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
【０００４】
アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化（狭額縁化）や、実装工程の簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Chip on Glass）方式で実装される場合がある。
【０００５】
スマートフォンなどの狭額縁化の要求の強いデバイスでは、ゲートドライバに加えて、ソース切替（Source Shared Driving：ＳＳＤ）回路などのデマルチプレクサ（ＤＥＭＵＸ）回路をモノリシックに形成することが提案されている（例えば特許文献１および２）。ＳＳＤ回路は、ソースドライバの各端子に接続されたビデオ信号線１本から、複数本のソース配線へビデオ信号を振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
【０００６】
駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうちＤＥＭＵＸ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＥＭＵＸ回路用ＴＦＴ」と呼ぶ。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１１／１１８０７９号
【特許文献２】特開２０１０−１０２２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、ＤＥＭＵＸ回路用ＴＦＴも、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴであることが好ましいといえる。
【０００９】
しかしながら、酸化物半導体ＴＦＴを用いてＤＥＭＵＸ回路を形成することは困難であり、従来は、ＤＥＭＵＸ回路用ＴＦＴとして多結晶シリコンＴＦＴが用いられていた。この理由は、以下のとおりである。
【００１０】
酸化物半導体は多結晶シリコンよりも移動度が約１桁小さいので、酸化物半導体ＴＦＴは多結晶シリコンＴＦＴよりも電流駆動力が小さい。そのため、酸化物半導体を用いてＤＥＭＵＸ回路用ＴＦＴを形成する場合には、多結晶シリコンを用いる場合よりもＴＦＴのサイズを大きくする（チャネル幅を大きくする）か、あるいは、駆動電圧を高くする必要がある。ＴＦＴのサイズを大きくすると、ゲート容量負荷が大きくなり、ＤＥＭＵＸ回路の駆動電力が増大してしまう。一方、ＴＦＴの駆動電圧を高くしても、ＤＥＭＵＸ回路の駆動電力が増大する。
【００１１】
なお、後述するように、ＤＥＭＵＸ回路用ＴＦＴとして多結晶シリコンＴＦＴを用いる場合でも、ＰＭＯＳプロセスのみが採用される場合（つまり多結晶シリコンＴＦＴがＰＭＯＳトランジスタのみである場合）には、同様の問題が発生し得る。
【００１２】
本発明は、上記問題に鑑みてなされたものであり、その目的は、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することにある。
【課題を解決するための手段】
【００１３】
本発明の実施形態によるアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、基板と、前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、前記周辺領域に配置され、複数の出力端子を含むソースドライバと、それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、前記複数の単位回路のそれぞれは、前記１本の信号出力線に接続されたｎ本の分岐配線と、それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、を含み、前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、前記複数個のブースト回路のそれぞれは、第１駆動信号Ｓによって駆動されるセット部であって、前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、第２駆動信号Ｒによって駆動されるリセット部であって、前記ノードの電位をリセットするリセット動作を行うリセット部と、第３駆動信号ＢＳＴによって駆動されるブースト部であって、前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、を含み、前記第１駆動信号Ｓの振幅と前記第２駆動信号Ｒの振幅とが同じであり、前記第３駆動信号Ｂの振幅が、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒの振幅と異なる。
【００１４】
ある実施形態において、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒの振幅は、前記第３駆動信号Ｂの振幅よりも小さい。
【００１５】
ある実施形態において、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位と、前記第３駆動信号Ｂのハイレベル電位とが同じであり、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位は、前記第３駆動信号Ｂのローレベル電位よりも高い。
【００１６】
ある実施形態において、前記アクティブマトリクス基板は、前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂの生成に用いられる複数レベルの電源電圧を供給する電源回路部をさらに備え、前記複数レベルの電源電圧は、前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂのハイレベル電位に対応するハイレベル電源電圧と、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位に対応する第１ローレベル電源電圧と、前記第３駆動信号Ｂのローレベル電位に対応する第２ローレベル電源電圧とである。
【００１７】
ある実施形態において、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位と、前記第３駆動信号Ｂのローレベル電位とが同じであり、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位は、前記第３駆動信号Ｂのハイレベル電位よりも低い。
【００１８】
ある実施形態において、前記アクティブマトリクス基板は、前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂの生成に用いられる複数レベルの電源電圧を供給する電源回路部をさらに備え、前記複数レベルの電源電圧は、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒおよび前記第３駆動信号Ｂのローレベル電位に対応するローレベル電源電圧と、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位に対応する第１ハイレベル電源電圧と、前記第３駆動信号Ｂのハイレベル電位に対応する第２ハイレベル電源電圧とである。
【００１９】
ある実施形態において、前記スイッチングＴＦＴの閾値電圧をＶｔｈｓｗ、前記表示信号のローレベル電位をＶｓｌ、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位をＶＤＬ１とすると、ＶＤＬ１−Ｖｓｌ−Ｖｔｈｓｗ＜０の関係が満足される。
【００２０】
ある実施形態において、前記デマルチプレクサ回路は、前記セット部に前記第１駆動信号Ｓを供給する第１駆動信号線と、前記リセット部に前記第２駆動信号Ｒを供給する第２駆動信号線と、前記ブースト部に前記第３駆動信号Ｂを供給する第３駆動信号線と、を含む。
【００２１】
ある実施形態において、前記セット部は、前記第１駆動信号線に接続されたゲート電極を有し、ダイオード接続されたセット用ＴＦＴを含み、前記リセット部は、前記第２駆動信号線に接続されたゲート電極を有し、前記ノードの電位をプルダウンし得るように構成されたリセット用ＴＦＴを含み、前記ブースト部は、前記第３駆動信号線に接続された第１容量電極と、前記ノードに接続された第２容量電極とを有するブースト用容量素子を含む。
【００２２】
ある実施形態において、前記セット用ＴＦＴは、前記ノードに接続されたソース電極と、前記第１駆動信号線に接続されたドレイン電極とを有し、前記リセット用ＴＦＴは、定電位を与えられるソース電極と、前記ノードに接続されたドレイン電極とを有する。
【００２３】
ある実施形態において、前記セット用ＴＦＴは、前記ノードに接続されたソース電極と、前記第１駆動信号線に接続されたドレイン電極とを有し、前記リセット用ＴＦＴは、前記第１駆動信号線に接続されたソース電極と、前記ノードに接続されたドレイン電極とを有する。
【００２４】
ある実施形態において、前記セット部は、前記第１駆動信号線に接続されたゲート電極を有し、ダイオード接続されたセット用ＴＦＴを含み、前記ブースト部は、前記ノードに接続されたゲート電極と、前記ノードとは異なるさらなるノードに接続されたソース電極と、前記第３駆動信号線に接続されたドレイン電極とを有するブースト用ＴＦＴを含み、前記リセット部は、それぞれが前記第２駆動信号線に接続されたゲート電極を有し、前記ノードの電位をプルダウンし得るように構成された第１および第２のリセット用ＴＦＴを含み、前記第１のリセット用ＴＦＴは、前記ノードに接続されたドレイン電極を有し、前記第２のリセット用ＴＦＴは、前記さらなるノードに接続されたドレイン電極を有する。
【００２５】
ある実施形態において、前記セット用ＴＦＴは、前記ノードに接続されたソース電極と、前記第１駆動信号線に接続されたドレイン電極とを有し、前記第１のリセット用ＴＦＴおよび前記第２のリセット用ＴＦＴのそれぞれは、定電位を与えられるソース電極を有する。
【００２６】
ある実施形態において、前記セット用ＴＦＴは、前記ノードに接続されたソース電極と、前記第１駆動信号線に接続されたドレイン電極とを有し、前記第１のリセット用ＴＦＴおよび前記第２のリセット用ＴＦＴのそれぞれは、前記第１駆動信号線に接続されたソース電極を有する。
【００２７】
ある実施形態において、前記ブースト部は、前記ノードに接続された第１容量電極と、前記さらなるノードに接続された第２容量電極とを有するブースト用容量素子をさらに含む。
【００２８】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴを含み、前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、前記第１ブースト回路用の前記第１駆動信号線が前記第２ブースト回路用の前記第２駆動信号線を兼ねており、前記第２ブースト回路用の前記第１駆動信号線が前記第１ブースト回路用の前記第２駆動信号線を兼ねる。
【００２９】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記１個の単位回路の前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含む。
【００３０】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む。
【００３１】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む。
【００３２】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記１個の単位回路の前記第２スイッチングＴＦＴに接続された第２ブースト回路と、前記１個の単位回路の前記第３スイッチングＴＦＴに接続された第３ブースト回路と、を含む。
【００３３】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む。
【００３４】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む。
【００３５】
ある実施形態において、前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む。
【００３６】
ある実施形態において、前記クリア回路は、クリア信号が供給されるゲート電極と、定電位を与えられるソース電極と、前記ノードに接続されたドレイン電極とを有するクリア用ＴＦＴを含む。
【００３７】
ある実施形態において、前記クリア回路は、クリア信号が供給されるゲート電極と、前記第１駆動信号線に接続されたソース電極と、前記ノードに接続されたドレイン電極とを有するクリア用ＴＦＴを含む。
【００３８】
ある実施形態において、前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む。
【００３９】
ある実施形態において、前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む。
【００４０】
ある実施形態において、前記セット部は、前記リセット部としても機能して前記セット動作および前記リセット動作を互いに異なるタイミングで行うセット・リセット部である。
【００４１】
ある実施形態において、前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として酸化物半導体層を含む。
【００４２】
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００４３】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。
【００４４】
ある実施形態において、前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
【００４５】
本発明の実施形態による表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板を備える。
【発明の効果】
【００４６】
本発明の実施形態によると、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することができる。
【図面の簡単な説明】
【００４７】
【図１】実施形態１におけるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。
【図２】アクティブマトリクス基板１００が備えるＤＥＭＵＸ回路１０の構成の例を示す図である。
【図３】ＤＥＭＵＸ回路１０が有するブースト回路２０の構成の例を示す図である。
【図４】ＤＥＭＵＸ回路１０の動作を説明するためのタイミングチャートである。
【図５】ブースト回路２０が有するセット部２１、リセット部２２およびブースト部２３の具体的な構成の例を示す図である。
【図６】ブースト回路２０の動作を説明するためのタイミングチャートである。
【図７】比較例のアクティブマトリクス基板５００の平面構造を示す図である。
【図８】（ａ）および（ｂ）は、それぞれ比較例のアクティブマトリクス基板５００および実施形態１のアクティブマトリクス基板１００における、セット信号Ｓおよびブースト信号Ｂの振幅とノードＮ１の電位との関係を示す図である。
【図９】実施形態１における改変例のアクティブマトリクス基板１００Ａの平面構造の一例を示す概略図である。
【図１０】実施形態１の改変例のアクティブマトリクス基板１００Ａにおける、セット信号Ｓおよびブースト信号Ｂの振幅とノードＮ１の電位との関係を示す図である。
【図１１】実施形態１の他の改変例のアクティブマトリクス基板１００Ｂにおける、セット信号Ｓおよびブースト信号Ｂの振幅とノードＮ１の電位との関係を示す図である。
【図１２】実施形態２におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ａの構成を示す図である。
【図１３】ＤＥＭＵＸ回路１０Ａのブースト回路２０が有するブースト用ＴＦＴ２７の電極レイアウトの例を示す平面図である。
【図１４】実施形態３におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｂの構成を示す図である。
【図１５】実施形態４におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｃの構成を示す図である。
【図１６】実施形態５におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｄの構成を示す図である。
【図１７】実施形態６におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｅの構成を示す図である。
【図１８】実施形態７におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｆの構成を示す図である。
【図１９】実施形態８におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｇの構成を示す図である。
【図２０】実施形態９におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｈの構成を示す図である。
【図２１】実施形態１０におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｉの構成を示す図である。
【図２２】実施形態１１におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｊの構成を示す図である。
【図２３】（ａ）および（ｂ）は、実施形態１２におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｋの構成を示す図である。
【図２４】ＤＥＭＵＸ回路１０Ｋの動作を説明するためのタイミングチャートである。
【図２５】（ａ）および（ｂ）は、実施形態１３におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｌの構成を示す図である。
【図２６】ＤＥＭＵＸ回路１０Ｌの動作を説明するためのタイミングチャートである。
【図２７】実施形態１４におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｍの構成を示す図である。
【図２８】ＤＥＭＵＸ回路１０Ｍの動作を説明するためのタイミングチャートである。
【図２９】ＤＥＭＵＸ回路１０Ｍのブースト回路２０が有するセット・リセット部２１ＳＲおよびブースト部２３の具体的な構成の例を示す図である。
【図３０】ＤＥＭＵＸ回路１０Ｍのブースト回路２０の動作を説明するためのタイミングチャートである。
【図３１】実施形態１５におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｎの構成を示す図である。
【図３２】実施形態１５における他のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｏの構成を示す図である。
【図３３】実施形態１におけるアクティブマトリクス基板１００の他の構造の例を示す図である。
【発明を実施するための形態】
【００４８】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００４９】
（実施形態１）
図１は、本実施形態におけるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、周辺領域ＦＲとを有する。
【００５０】
表示領域ＤＲは、複数の画素領域ＰＩＸを含む。画素領域ＰＩＸは、表示装置の画素に対応する領域である。以下では、画素領域ＰＩＸを単に「画素」と呼ぶこともある。複数の画素領域ＰＩＸは、複数の行および複数の列を含むマトリクス状に配列されている。マトリクス状に配列された複数の画素領域ＰＩＸによって、表示領域ＤＲが規定される。
【００５１】
周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、表示に寄与しない領域であり、「非表示領域」または「額縁領域」と呼ばれることもある。
【００５２】
アクティブマトリクス基板１００の構成要素は、基板１によって支持されている。基板１は、例えばガラス基板である。
【００５３】
基板１上には、複数本のゲートバスライン（走査線）ＧＬと、複数本のソースバスライン（信号線）ＳＬとが設けられている。複数本のゲートバスラインＧＬは、それぞれ行方向に沿って延びている。複数本のソースバスラインＳＬは、それぞれ列方向に沿って延びている。図１では、第１行、第２行、・・・第ｘ行のゲートバスラインＧＬを「ＧＬ１」、「ＧＬ２」、・・・「ＧＬｘ」と表記しており、第１列、第２列、・・・第ｙ列のソースバスラインＳＬを「ＳＬ１」、「ＳＬ２」、・・・「ＳＬｙ」と表記している。
【００５４】
典型的には、隣接する２本のゲートバスラインＧＬと隣接する２本のソースバスラインＳＬとによって囲まれる領域が、画素領域ＰＩＸである。各画素領域ＰＩＸは、薄膜トランジスタ２および画素電極３を含む。
【００５５】
薄膜トランジスタ２は、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタ２のゲート電極およびソース電極は、それぞれ対応するゲートバスラインＧＬおよび対応するソースバスラインＳＬに接続されている。また、薄膜トランジスタ２のドレイン電極は、画素電極３に接続されている。アクティブマトリクス基板１００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に用いる場合には、アクティブマトリクス基板１００に、複数の画素領域ＰＩＸに対して共通の電極（共通電極）４が設けられる。アクティブマトリクス基板１００を縦電界モードの液晶表示装置に適用する場合には、共通電極４は、アクティブマトリクス基板１００に液晶層を介して対向するように配置される対向基板に設けられる。
【００５６】
周辺領域ＦＲには、ゲートバスラインＧＬを駆動するゲートドライバ（走査線駆動回路）５Ａおよび５Ｂと、ソースバスラインＳＬを駆動するソースドライバ（信号線駆動回路）６と、デマルチプレクサ（ＤＥＭＵＸ）回路１０とが配置されている。ＤＥＭＵＸ回路１０は、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路として機能する。また、周辺領域ＦＲには、電源回路部８も配置されている。電源回路部８は、後述する第１駆動信号、第２駆動信号および第３駆動信号を生成するための複数レベルの電源電圧を供給する。
【００５７】
本実施形態では、ゲートドライバ５Ａおよび５Ｂと、ＤＥＭＵＸ回路１０とが基板１上に一体的（モノリシック）に形成されており、ソースドライバ６は、基板１上に実装（より具体的にはＣＯＧ実装）されている。また、電源回路部８は、ＣＯＧ実装されるソースドライバ６に内蔵されている。
【００５８】
図示している例では、表示領域ＤＲに対して左側に、奇数行のゲートバスラインＧＬを駆動するためのゲートドライバ５Ａが配置されており、表示領域ＤＲに対して右側に、偶数行のゲートバスラインＧＬを駆動するためのゲートドライバ５Ｂが配置されている。ゲートドライバ５Ａが有する複数の出力端子（不図示）のそれぞれに、奇数行のゲートバスラインＧＬのそれぞれが接続されている。また、ゲートドライバ５Ｂが有する複数の出力端子（不図示）のそれぞれに、偶数行のゲートバスラインＧＬのそれぞれが接続されている。ゲートドライバ５Ａおよび５Ｂは、それぞれシフトレジスタ回路５ａを含んでいる。
【００５９】
表示領域ＤＲに対して下側に、ソースドライバ６が配置されており、ソースドライバ６と表示領域ＤＲとの間に、ＤＥＭＵＸ回路１０が配置されている。ソースドライバ６は、複数の出力端子（不図示）を含む。ソースドライバ６とＤＥＭＵＸ回路１０との間に位置する領域に、複数本の信号出力線（ビデオ信号線）ＶＬが設けられている。複数本の信号出力線ＶＬのそれぞれは、ソースドライバ６の複数の出力端子のそれぞれに接続されている。図１では、１本目、２本目、・・・ｚ本目の信号出力線ＶＬを、「ＶＬ１」、「ＶＬ２」、・・・「ＶＬｚ」と表記している。
【００６０】
ＤＥＭＵＸ回路１０は、１本の信号出力線ＶＬから供給される表示信号を、２本以上のソースバスラインＳＬに分配する。以下、図２を参照しながら、ＤＥＭＵＸ回路１０をより詳細に説明する。図２は、ＤＥＭＵＸ回路１０の構成の例を示す図である。
【００６１】
図２に示すように、ＤＥＭＵＸ回路１０は、基板１に支持された複数の単位回路１１を含む。複数の単位回路１１のそれぞれは、１本の信号出力線ＶＬから、ｎ本（ｎは２以上の整数）のソースバスラインＳＬに表示信号を分配する。図２には、ｎ＝２の場合、つまり、各単位回路１１が、１本の信号出力線ＶＬから２本のソースバスラインＳＬに表示信号を分配する場合を示している。図２には、２つの単位回路１１が示されている。２つの単位回路１１のうちの一方（以下では「第１単位回路」とも呼ぶ）１１Ａは、信号出力線ＶＬ１から、ソースバスラインＳＬ１およびＳＬ３に表示信号を分配し、他方（以下では「第２単位回路」とも呼ぶ）１１Ｂは、信号出力線ＶＬ２から、ソースバスラインＳＬ２およびＳＬ４に表示信号を分配する。
【００６２】
各単位回路１１は、ｎ本（ここでは２本）の分岐配線ＢＬと、ｎ個（ここでは２個）のスイッチングＴＦＴ１２とを含む。
【００６３】
各単位回路１１の２本の分岐配線ＢＬは、１本の信号出力線ＶＬに接続されている。また、各単位回路１１の２個のスイッチングＴＦＴ１２のそれぞれは、２本の分岐配線ＢＬのそれぞれに接続されている。２個のスイッチングＴＦＴ１２は、２本の分岐配線ＢＬと２本のソースバスラインＳＬとの電気的な接続を個別に（独立に）オン／オフ制御する。本実施形態では、２個のスイッチングＴＦＴ１２のそれぞれは、活性層として酸化物半導体層を含む（つまり酸化物半導体ＴＦＴである）。
【００６４】
第１単位回路１１Ａの２個のスイッチングＴＦＴ１２Ａおよび１２Ｃのうちの一方１２Ａは、分岐配線ＢＬ１とソースバスラインＳＬ１との電気的な接続をオン／オフ制御し、他方１２Ｃは、分岐配線ＢＬ３とソースバスラインＳＬ３との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ａのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ１およびソースバスラインＳＬ１に接続されており、後者のスイッチングＴＦＴ１２Ｃのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ３およびソースバスラインＳＬ３に接続されている。
【００６５】
第２単位回路１１Ｂの２個のスイッチングＴＦＴ１２Ｂおよび１２Ｄのうちの一方１２Ｂは、分岐配線ＢＬ２とソースバスラインＳＬ２との電気的な接続をオン／オフ制御し、他方１２Ｄは、分岐配線ＢＬ４とソースバスラインＳＬ４との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ｂのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ２およびソースバスラインＳＬ２に接続されており、後者のスイッチングＴＦＴ１２Ｄのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ４およびソースバスラインＳＬ４に接続されている。
【００６６】
本実施形態におけるＤＥＭＵＸ回路１０は、図２に示すように、各単位回路１１のｎ個（ここでは２個）のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路２０をさらに含む。図２に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃおよび１２Ｄのゲート電極が、それぞれブースト回路２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの出力側に接続されている。
【００６７】
図２に示す例では、各ブースト回路２０は、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２および第３駆動信号線ＤＬ３から供給される駆動信号群によって駆動される。以下では、第１駆動信号線ＤＬ１によって供給される駆動信号を「第１駆動信号」と呼び、第２駆動信号線ＤＬ２によって供給される駆動信号を「第２駆動信号」と呼び、第３駆動信号線ＤＬ３によって供給される駆動信号を「第３駆動信号」と呼ぶこともある。後に詳述するように、第１駆動信号、第２駆動信号および第３駆動信号の振幅に対応して、スイッチングＴＦＴ２０のゲート電位の駆動振幅が大きくなるように、ブースト回路２０による昇圧が行われる。また、第１駆動信号、第２駆動信号および第３駆動信号は、電源回路部８によって供給される電源電圧を用いて生成される。
【００６８】
図２に示す例では、２系統の駆動信号線群ＤＧ１およびＤＧ２が設けられている。ブースト回路２０Ａおよび２０Ｂは、駆動信号線群ＤＧ１およびＤＧ２のうちの一方ＤＧ１の第１駆動信号線ＤＬ１Ａ、第２駆動信号線ＤＬ２Ａおよび第３駆動信号線ＤＬ３Ａによって駆動される。また、ブースト回路２０Ｃおよび２０Ｄは、駆動信号線群ＤＧ１およびＤＧ２のうちの他方ＤＧ２の第１駆動信号線ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ｂおよび第３駆動信号線ＤＬ３Ｂによって駆動される。
【００６９】
上述したように、本実施形態のアクティブマトリクス基板１００では、ＤＥＭＵＸ回路１０が、スイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得るブースト回路２０を含んでいるので、ＤＥＭＵＸ回路の実効的な駆動電圧を高くすることができる。そのため、比較的小さな振幅の駆動信号でＤＥＭＵＸ回路を駆動できるので、駆動信号の充放電による電力消費を低減できる。また、スイッチングＴＦＴ１２のゲート電極に印加される電圧（駆動電圧）をブースト回路２０により高くすることができるので、選択時のスイッチングＴＦＴ１２の抵抗（オン抵抗）を低くして充電能力を高くすることができる。さらに、駆動電圧を高くすることができるので、スイッチングＴＦＴ１２のサイズを小さくすることもできる。そのため、ＤＥＭＵＸ回路１０のレイアウトサイズを小さくでき、周辺領域ＦＲの狭小化（狭額縁化）を図ることができる。このように、本発明の実施形態によれば、ＤＥＭＵＸ回路を備えたアクティブマトリクス基板の駆動電力の低減と、狭額縁化とを両立することができる。
【００７０】
続いて、図３を参照しながら、ブースト回路２０の具体的な構成を説明する。図３は、ブースト回路２０の構成の例を示す図である。
【００７１】
図３に示す例では、ブースト回路２０は、セット部２１、リセット部２２およびブースト部２３を含んでいる。セット部２１、リセット部２２およびブースト部２３は、それぞれスイッチングＴＦＴ１２のゲート電極に接続されたノードＮ１に接続されている。また、セット部２１は第１駆動信号線ＤＬ１、リセット部２２は第２駆動信号線ＤＬ２、ブースト部２３は第３駆動信号線ＤＬ３にそれぞれ接続されている。
【００７２】
セット部２１は、第１駆動信号線ＤＬ１から供給される第１駆動信号（セット信号）Ｓによって駆動され、ノードＮ１をプリチャージする動作（以下では「セット動作」と呼ぶ）を行う。ブースト部２３は、第３駆動信号線ＤＬ３から供給される第３駆動信号（ブースト信号）Ｂによって駆動され、セット部２１によってプリチャージされたノードＮ１の電位を昇圧する動作（以下では「ブースト動作」と呼ぶ）を行う。リセット部２２は、第２駆動信号線ＤＬ２から供給される第２駆動信号（リセット信号）Ｒによって駆動され、ノードＮ１の電位をリセットする動作（以下では「リセット動作」と呼ぶ）を行う。
【００７３】
ここで、さらに図４も参照しながら、ブースト回路２０の（ＤＥＭＵＸ回路１０の）動作を説明する。図４は、ＤＥＭＵＸ回路１０の動作を説明するためのタイミングチャートである。図４には、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ａ、ＤＬ２Ｂ、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂ、ノードＮ１Ａ、Ｎ１Ｂ、信号出力線ＶＬおよびソースバスラインＳＬ１、ＳＬ３の電位が示されている。第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂの電位は、セット信号Ｓの信号電位である。また、第２駆動信号線ＤＬ２Ａ、ＤＬ２Ｂの電位は、リセット信号Ｒの信号電位であり、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂの電位は、ブースト信号Ｂの信号電位である。
【００７４】
まず、時刻ｔ１において、第１駆動信号線ＤＬ１Ａの電位がハイレベル、第２駆動信号線ＤＬ２Ａの電位がローレベルとなり、第１駆動信号がセット信号Ｓとしてブースト回路２０Ａのセット部２１に入力される。これにより、スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮ１Ａがプリチャージされる（セット動作）。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ１の充電が開始される。
【００７５】
次に、時刻ｔ２において、第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト回路２０Ａのブースト部２３に入力される。これにより、ノードＮ１Ａの電位が昇圧される（ブースト動作）。ノードＮ１Ａの電位が昇圧されることにより、スイッチングＴＦＴ２０Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【００７６】
続いて、時刻ｔ３において、第１駆動信号線ＤＬ１Ａの電位がローレベル、第２駆動信号線ＤＬ２Ａの電位がハイレベル、第３駆動信号線ＤＬ３Ａの電位がローレベルとなり、第２駆動信号がリセット信号Ｒとしてブースト回路２０Ａのリセット部２２に入力される。これにより、ノードＮ１Ａの電位がリセットされる（リセット動作）。このとき、スイッチングＴＦＴ２０Ａはオフ状態となり、ソースバスラインＳＬ１の電位が確定する。
【００７７】
また、時刻ｔ３において、第１駆動信号線ＤＬ１Ｂの電位がハイレベル、第２駆動信号線ＤＬ２Ｂの電位がローレベルとなり、第１駆動信号がセット信号Ｓとしてブースト回路２０Ｂのセット部２１に入力される。これにより、スイッチングＴＦＴ１２Ｂのゲート電極に接続されたノードＮ１Ｂがプリチャージされる（セット動作）。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ３の充電が開始される。
【００７８】
次に、時刻ｔ４において、第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト回路２０Ｂのブースト部２３に入力される。これにより、ノードＮ１Ｂの電位が昇圧される（ブースト動作）。ノードＮ１Ｂの電位が昇圧されることにより、スイッチングＴＦＴ２０Ｂを介したソースバスラインＳＬ３の充電が十分に行われる。
【００７９】
その後、時刻ｔ５において、第１駆動信号線ＤＬ１Ｂの電位がローレベル、第２駆動信号線ＤＬ２Ｂの電位がハイレベル、第３駆動信号線ＤＬ３Ｂの電位がローレベルとなり、第２駆動信号がリセット信号Ｒとしてブースト回路２０Ｂのリセット部２２に入力される。これにより、ノードＮ１Ｂの電位がリセットされる（リセット動作）。このとき、スイッチングＴＦＴ１２Ｂはオフ状態となり、ソースバスラインＳＬ３の電位が確定する。
【００８０】
ソースバスラインＳＬ１およびＳＬ３への書き込みが完了（電位が確定）すると、ゲートバスラインＧＬから供給されるゲート信号がオフレベルとなり、画素ＰＩＸへの表示電圧の書き込みが完了する。
【００８１】
図５を参照しながら、ブースト回路２０のより具体的な構成を説明する。図５は、ブースト回路２０のセット部２１、リセット部２２およびブースト部２３の具体的な構成の例を示す図である。
【００８２】
図５に示す例では、セット部２１は、ＴＦＴ（以下では「セット用ＴＦＴ」と呼ぶ）２４を含む。セット用ＴＦＴ２４は、ダイオード接続されており、セット用ＴＦＴ２４のゲート電極およびドレイン電極は、第１駆動信号線ＤＬ１に接続されている。また、セット用ＴＦＴ２４のソース電極は、ノードＮ１に接続されている。
【００８３】
リセット部２２は、ＴＦＴ（以下では「リセット用ＴＦＴ」と呼ぶ）２５を含む。リセット用ＴＦＴ２５のゲート電極は、第２駆動信号線ＤＬ２に接続されている。リセット用ＴＦＴ２５は、ノードＮ１の電位をプルダウンし得るように構成されている。具体的には、リセット用ＴＦＴ２５のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、リセット用ＴＦＴ２５のドレイン電極は、ノードＮ１に接続されている。
【００８４】
ブースト部２３は、容量素子（以下では「ブースト用容量素子」と呼ぶ）２６を含む。ブースト用容量素子２６は、第３駆動信号線ＤＬ３に接続された電極（第１容量電極）と、ノードＮ１に接続された電極（第２容量電極）とを含む。
【００８５】
図５に例示したブースト回路２０の動作を説明する前に、本実施形態のアクティブマトリクス基板１００が備える電源回路部８と、セット信号Ｓ、リセット信号Ｒおよびブースト信号Ｂの振幅について説明を行う。
【００８６】
本実施形態における電源回路部８は、図１に示すように、第１電源回路８ａおよび第２電源回路８ｂを有する。第１電源回路８ａは、第１ハイレベル電源電圧ＶＤＨ１および第１ローレベル電源電圧ＶＤＬ１を供給（生成）することができる。第２電源回路８ｂは、第２ハイレベル電源電圧ＶＤＨ２および第２ローレベル電源電圧ＶＤＬ２を供給（生成）することができる。第１ハイレベル電源電圧ＶＤＨ１と第２ハイレベル電源電圧ＶＤＨ２とは互いに異なっている。また、第１ローレベル電源電圧ＶＤＬ１と第２ローレベル電源電圧ＶＤＬ２とは互いに異なっている。つまり、電源回路部８は、２系統の電源回路（第１電源回路８ａおよび第２電源回路８ｂ）を有しており、それによって、ハイレベル側の電源電圧およびローレベル側の電源電圧として、それぞれ２種類の（大きさの異なる）電源電圧を供給することができる。
【００８７】
本実施形態では、セット信号（第１駆動信号）Ｓの振幅とリセット信号（第２駆動信号）Ｒの振幅とが同じである。また、ブースト信号（第３駆動信号）Ｂの振幅が、セット信号Ｓおよびリセット信号Ｒの振幅と異なる。具体的には、ブースト信号Ｂの振幅は、セット信号Ｓおよびリセット信号Ｒの振幅よりも大きい。つまり、セット信号Ｓおよびリセット信号Ｒの振幅は、ブースト信号Ｂの振幅よりも小さい。
【００８８】
ここでは、セット信号Ｓおよびリセット信号Ｒのハイレベル電位が、第１ハイレベル電源電圧ＶＤＨ１に対応し、セット信号Ｓおよびリセット信号Ｒのローレベル電位が、第１ローレベル電源電圧ＶＤＬ１に対応している。また、ブースト信号Ｂのハイレベル電位が、第２ハイレベル電源電圧ＶＤＨ２に対応し、ブースト信号Ｂのローレベル電位が、第２ローレベル電源電圧ＶＤＬ２に対応している。既に説明したように、セット信号Ｓおよびリセット信号Ｒの振幅は、ブースト信号Ｂの振幅よりも小さいので、（ＶＤＨ１−ＶＤＬ１）＜（ＶＤＨ２−ＶＤＬ２）の関係が満足されている。
【００８９】
図６を参照しながら、図５に例示したブースト回路２０の動作を説明する。図６は、ブースト回路２０の動作を説明するためのタイミングチャートである。図６には、セット信号Ｓ（第１駆動信号線ＤＬ１）、リセット信号Ｒ（第２駆動信号線ＤＬ２）、ブースト信号Ｂ（第３駆動信号線ＤＬ３）、ノードＮ１、信号出力線ＶＬおよびソースバスラインＳＬの電位が示されている。
【００９０】
まず、セット信号Ｓがローレベル電位（ＶＤＬ１）からハイレベル電位（ＶＤＨ１）に変化すると、セット用ＴＦＴ２４がオン状態となり、ノードＮ１がプリチャージされる（セット動作）。このとき、セット用ＴＦＴ２４はダイオード接続されているので、セット用ＴＦＴ２４の閾値電圧をＶｔｈとすると、ノードＮ１は、（ＶＤＨ１−Ｖｔｈ）の電位までプリチャージされる。
【００９１】
次に、ブースト信号Ｂがローレベル電位（ＶＤＬ２）からハイレベル電位（ＶＤＨ２）に変化すると、ノードＮ１の電位が昇圧される。昇圧の度合は、ノードＮ１の負荷容量の合計（トータル負荷容量）Ｃｎ１に対する、ブースト用容量素子２６の容量値Ｃｂｓｔの比に応じて異なる。具体的には、昇圧分の電位は、ブースト信号Ｂの振幅（＝ＶＤＨ２−ＶＤＬ２）に（Ｃｂｓｔ／Ｃｎ１）を乗じたものとなる。従って、例えば、ノードＮ１のトータル負荷容量Ｃｎ１が０．２ｐＦであり、ブースト用容量素子２６の容量値Ｃｂｓｔが０．１ｐＦであると、ノードＮ１の電位は、（ＶＤＨ１−Ｖｔｈ）から、｛（ＶＤＨ１−Ｖｔｈ）＋（ＶＤＨ２−ＶＤＬ２）・（０．１／０．２）｝まで昇圧される。
【００９２】
例えば、ＶＤＨ１＝１６Ｖ、ＶＤＬ１＝−７Ｖ、ＶＤＨ２＝１４Ｖ、ＶＤＬ２＝−１４Ｖ、Ｖｔｈ＝２Ｖの場合、ノードＮ１は２８Ｖまで昇圧される。
【００９３】
本実施形態のアクティブマトリクス基板１００では、上述したように、ブースト信号Ｂの振幅が、セット信号Ｓおよびリセット信号Ｒの振幅と異なる（具体的にはセット信号Ｓおよびリセット信号Ｒの振幅が、ブースト信号Ｂの振幅よりも小さい）。これにより、いっそうの低消費電力化を図ることができる。以下、この理由を説明する。
【００９４】
一般に、酸化物半導体ＴＦＴは、多結晶シリコンＴＦＴよりも移動度が低いので、それを補うために多結晶シリコンＴＦＴよりも高い電圧で駆動されることが多い。例えば、ＬＴＰＳ（低温ポリシリコン）ＴＦＴでは、ハイレベル電位が９．５Ｖでローレベル電位が−７Ｖの信号電圧（振幅は１６．５Ｖ）で駆動されるのに対し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を含む酸化物半導体ＴＦＴでは、ハイレベル電位が１６Ｖでローレベル電位が−１２Ｖの信号電圧（振幅は２８Ｖ）で駆動される。また、通常、ＣＯＧ実装されるドライバは、内臓される電源回路が１系統である（つまりハイレベル側およびローレベル側の電源電圧としてそれぞれ１種類の電源電圧を供給する）ので、すべての駆動電圧の振幅を、もっとも高い電圧が必要な信号に合わせる必要がある。
【００９５】
ここで、本実施形態のアクティブマトリクス基板１００の利点を、図７に示す比較例のアクティブマトリクス基板５００と比較して説明する。比較例のアクティブマトリクス基板５００は、ＣＯＧ実装されたソースドライバ６が、電源回路部として単一の電源回路８’を有する点において、本実施形態のアクティブマトリクス基板１００と異なっている。電源回路８’は、ハイレベル電源電圧ＶＤＨおよびローレベル電源電圧ＶＤＬを供給する。そのため、比較例のアクティブマトリクス基板５００では、セット信号Ｓ、リセット信号Ｒおよびブースト信号Ｂの振幅は同じ（ハイレベル電位がＶＤＨでローレベル電位がＶＤＬ）となる。
【００９６】
比較例のアクティブマトリクス基板５００では、例えばＶＤＨ＝１６Ｖ、ＶＤＬ＝−１２Ｖ、Ｖｔｈ＝２Ｖ、Ｃｂｓｔ＝０．１ｐＦ、Ｃｎ１＝０．２ｐＦであると、図８（ａ）に示すように、ブースト動作後のノードＮ１の電位は、（１６−２）＋｛１６−（−１２）｝・（０．１／０．２）＝２８Ｖである。
【００９７】
本実施形態のアクティブマトリクス基板１００では、例えばＶＤＨ１＝１６Ｖ、ＶＤＬ１＝−７Ｖ、ＶＤＨ２＝１４Ｖ、ＶＤＬ２＝−１４Ｖ、Ｖｔｈ＝２Ｖ、Ｃｂｓｔ＝０．１ｐＦ、Ｃｎ１＝０．２ｐＦであると、図８（ｂ）に示すように、ブースト動作後のノードＮ１の電位は、（１６−２）＋｛１４−（−１４）｝・（０．１／０．２）＝２８Ｖであり、比較例のアクティブマトリクス基板５００と同じ電位まで昇圧することができる。
【００９８】
一方、セット信号Ｓ（およびリセット信号Ｒ）の振幅は、比較例では２８Ｖであるのに対し、本実施形態では２３Ｖである。消費電力Ｐは、周波数ｆ、負荷容量Ｃ、電圧Ｖを用いてＰ＝ｆＣＶ２と表わされるので、ここで挙げた例では、本実施形態のアクティブマトリクス基板１００は、比較例のアクティブマトリクス基板５００よりも消費電力を約３０％低減することができる。
【００９９】
このように、ブースト信号Ｂの振幅を、セット信号Ｓおよびリセット信号Ｒの振幅と異ならせる（具体的にはセット信号Ｓおよびリセット信号Ｒの振幅を、ブースト信号Ｂの振幅よりも小さくする）ことにより、駆動力（性能）を維持したまま、いっそうの低消費電力化を図ることができる。
【０１００】
なお、セット信号Ｓおよびリセット信号Ｒのハイレベル電位およびローレベル電位（第１ハイレベル電源電圧ＶＤＨ１および第１ローレベル電源電圧ＶＤＬ１）と、ブースト信号Ｂのハイレベル電位およびローレベル電位（第２ハイレベル電源電圧ＶＤＨ２および第２ローレベル電源電圧ＶＤＬ２）が、ここで例示した値に限定されないのは言うまでもない。ただし、セット信号Ｓおよびリセット信号Ｒのローレベル電位ＶＤＬ１については、スイッチングＴＦＴ１２を非選択とする必要があるので、スイッチングＴＦＴ１２の閾値電圧をＶｔｈｓｗ、表示信号のローレベル電位をＶｓｌとすると、ＶＤＬ１−Ｖｓｌ−Ｖｔｈｓｗ＜０の関係が満足されることが好ましい。
【０１０１】
図９に、本実施形態の改変例のアクティブマトリクス基板１００Ａを示す。図９に示すアクティブマトリクス基板１００Ａでは、セット信号Ｓおよびリセット信号Ｒのハイレベル電位と、ブースト信号Ｂのハイレベル電位とが同じである。また、セット信号Ｓおよびリセット信号Ｒのローレベル電位は、ブースト信号Ｂのローレベル電位よりも高い。そのため、アクティブマトリクス基板１００Ａの電源回路部８は、セット信号Ｓ、リセット信号Ｒおよびブースト信号Ｂのハイレベル電位に対応するハイレベル電源電圧ＶＤＨと、セット信号Ｓおよびリセット信号Ｒのローレベル電位に対応する第１ローレベル電源電圧ＶＤＬ１と、ブースト信号Ｂのローレベル電位に対応する第２ローレベル電源電圧ＶＤＬ２（ＶＤＬ１＞ＶＤＬ２である）とを供給する。
【０１０２】
既に説明したように、比較例のアクティブマトリクス基板５００では、ＶＤＨ＝１６Ｖ、ＶＤＬ＝−１２Ｖ、Ｖｔｈ＝２Ｖ、Ｃｂｓｔ＝０．１ｐＦ、Ｃｎ１＝０．２ｐＦであると、図８（ａ）に示したように、ブースト動作後のノードＮ１の電位は、２８Ｖである。
【０１０３】
図９に示すアクティブマトリクス基板１００Ａでは、例えばＶＤＨ＝１６Ｖ、ＶＤＬ１＝−７Ｖ、ＶＤＬ２＝−１２Ｖ、Ｖｔｈ＝２Ｖ、Ｃｂｓｔ＝０．１ｐＦ、Ｃｎ１＝０．２ｐＦであると、図１０に示すように、ブースト動作後のノードＮ１の電位は、（１６−２）＋｛１６−（−１２）｝・（０．１／０．２）＝２８Ｖであり、比較例のアクティブマトリクス基板５００と同じ電位まで昇圧することができる。
【０１０４】
一方、セット信号Ｓ（およびリセット信号Ｒ）の振幅は、比較例のアクティブマトリクス基板５００では２８Ｖであるのに対し、アクティブマトリクス基板１００Ａでは２３Ｖであり、消費電力を約３０％低減することができる。このように、改変例のアクティブマトリクス基板１００Ａにおいても、駆動力（性能）を維持したまま、いっそうの低消費電力化を図ることができる。また、改変例のアクティブマトリクス基板１００Ａでは、電源回路部８は、ローレベル側の電源電圧については２系統必要であるものの、ハイレベル側の電源電圧については１系統でよい。そのため、電源回路部８の構成を簡略化することができる。
【０１０５】
図１１に、本実施形態の他の改変例のアクティブマトリクス基板１００Ｂを示す。図１１に示すアクティブマトリクス基板１００Ｂでは、セット信号Ｓおよびリセット信号Ｒのローレベル電位と、ブースト信号Ｂのローレベル電位とが同じである。また、セット信号Ｓおよびリセット信号Ｒのハイレベル電位は、ブースト信号Ｂのハイレベル電位よりも低い。そのため、アクティブマトリクス基板１００Ｂの電源回路部８は、セット信号Ｓ、リセット信号Ｒおよびブースト信号Ｂのローレベル電位に対応するローレベル電源電圧ＶＤＬと、セット信号Ｓおよびリセット信号Ｒのハイレベル電位に対応する第１ハイレベル電源電圧ＶＤＨ１と、ブースト信号Ｂのハイレベル電位に対応する第２ハイレベル電源電圧ＶＤＬ２（ＶＤＨ１＜ＶＤＨ２である）とを供給する。
【０１０６】
他の改変例のアクティブマトリクス基板１００Ｂにおいても、駆動力（性能）を維持したまま、いっそうの低消費電力化を図ることができる。また、アクティブマトリクス基板１００Ｂでは、電源回路部８は、ハイレベル側の電源電圧については２系統必要であるものの、ローレベル側の電源電圧については１系統でよい。そのため、電源回路部８の構成を簡略化することができる。
【０１０７】
なお、ここでは、電源回路部８がＣＯＧ実装されるソースドライバ６に内蔵される例を説明したが、本発明の実施形態はこれに限定されるものではない。
【０１０８】
図３３に、電源回路部８の構成の他の例を示す。図３３に示す例では、基板１に、プリント回路基板（ＰＣＢ）７がフレキシブルプリント基板（ＦＰＣ）９を介して接続されている。ＰＣＢ７上には、電源回路部８、タイミングコントローラ４１およびレベルシフタ回路４２が設けられている。
【０１０９】
電源回路部８は、図１に示した電源回路部８と同様に、第１ハイレベル電源電圧ＶＤＨ１および第１ローレベル電源電圧ＶＤＬ１を供給（生成）し得る第１電源回路８ａと、第２ハイレベル電源電圧ＶＤＨ２および第２ローレベル電源電圧ＶＤＬ２を供給（生成）し得る第２電源回路８ｂとを有する。ここでは、電源回路部８は、電源ＩＣである。
【０１１０】
タイミングコントローラ４１は、アクティブマトリクス基板１００の駆動に必要な種々のタイミングパルスを生成する。レベルシフタ回路４２は、入力信号の電位レベルを変化させる（つまり制御する）ことができる。
【０１１１】
液晶テレビやＰＣ用ディスプレイでは、電源ＩＣをパネル外に配置してタイミングコントローラにより制御を行うことが一般的である。そのため、図３３に例示した構成を好適に用いることができる。電源回路部８で生成された電源電圧は、レベルシフタ回路４２によって制御されて基板１側に出力される。
【０１１２】
（実施形態２）
図１２を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１２は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ａの構成を示す図である。
【０１１３】
図５に示したＤＥＭＵＸ回路１０では、ブースト回路２０のブースト部２３は、ブースト用容量素子２６で構成されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ａでは、図１２に示すように、ブースト部２３は、ＴＦＴ（以下では「ブースト用ＴＦＴ」と呼ぶ）２７を含む。ブースト用ＴＦＴ２７のゲート電極は、ノードＮ１に接続されており、ブースト用ＴＦＴ２７のドレイン電極は、第３駆動信号線ＤＬ３に接続されている。ブースト用ＴＦＴ２７のソース電極は、ノードＮ１とは異なるノードＮ２に接続されている。
【０１１４】
また、図５に示したＤＥＭＵＸ回路１０では、ブースト回路２０のリセット部２２は、１つのリセット用ＴＦＴ２５で構成されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ａでは、図１２に示すように、リセット部２２は、ノードＮ１の電位をプルダウンし得るように構成された２つのリセット用ＴＦＴ２５および２８で構成されている。
【０１１５】
リセット用ＴＦＴ２５および２８の一方（第１のリセット用ＴＦＴ）２５のゲート電極は、第２駆動信号線ＤＬ２に接続されている。また、第１のリセット用ＴＦＴ２５のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、第１のリセット用ＴＦＴ２５のドレイン電極は、ノードＮ１に接続されている。
【０１１６】
リセット用ＴＦＴ２５および２８の他方（第２のリセット用ＴＦＴ）２８のゲート電極は、第２駆動信号線ＤＬ２に接続されている。また、第２のリセット用ＴＦＴ２８のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、第２のリセット用ＴＦＴ２８のドレイン電極は、ノードＮ２に（つまりノードＮ２を介してブースト用ＴＦＴ２７のソース電極に）接続されている。
【０１１７】
本実施形態では、ブースト部２３が、ブースト用容量素子２６ではなく、ブースト用ＴＦＴ２７で構成されているので、信号負荷を低減することができ、いっそうの低消費電力化および高速化を図ることができる。ブースト部２３がブースト用ＴＦＴ２７で構成されている場合も、ブースト部２３がブースト用容量素子２６で構成されている場合と同様に、図４に例示したタイミングチャートのような駆動信号でブースト回路２０を駆動することができる。
【０１１８】
ブースト部２３がブースト用ＴＦＴ２７で構成されている場合、ブースト回路２０による昇圧の度合は、ノードＮ１のトータル負荷容量Ｃｎ１に対する、ブースト用ＴＦＴ２７のオン状態における容量値Ｃｔｆｔ＿ｏｎの比に応じて決まる。従って、容量値Ｃｔｆｔ＿ｏｎがブースト用容量素子２６の容量値Ｃｂｓｔと同じであれば、昇圧の度合は、ブースト部２３がブースト用容量素子２６で構成されている場合と同じになる。
【０１１９】
ノードＮ１をより高効率で昇圧させる観点からは、ブースト用ＴＦＴ２７は、第３駆動信号線ＤＬ３にぶら下がる容量がなるべく少なくなるような電極レイアウトを有することが好ましい。図１３に、ブースト用ＴＦＴ２７の電極レイアウト（ゲート電極２７ｇ、ソース電極２７ｓおよびドレイン電極２７ｄの形状・配置）を示す。
【０１２０】
図１３に示す例では、ソース電極２７ｓは、ノードＮ２に接続された配線（ノードＮ２と同じ参照符号「Ｎ２」を付している）から分岐するように延設されている。また、ドレイン電極２７ｄは、第３駆動信号線ＤＬ３から分岐するように延設されており、ゲート電極２７ｇは、第３駆動信号線ＤＬ３自体には重ならないように配置されている。そのため、第３駆動信号線ＤＬ３にぶら下がる容量を低減できる。
【０１２１】
（実施形態３）
図１４を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１４は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｂの構成を示す図である。
【０１２２】
図１２に示したＤＥＭＵＸ回路１０Ａでは、ブースト部２３は、ブースト用ＴＦＴ２７で構成されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｂでは、図１４に示すように、ブースト部２３は、ブースト用ＴＦＴ２７に加え、容量素子（ブースト用容量素子）２９を含んでいる。ブースト用容量素子２９は、ノードＮ１に接続された電極（第１容量電極）と、ノードＮ２に接続された電極（第２容量電極）とを含む。
【０１２３】
本実施形態のように、ブースト部２３が、ブースト用ＴＦＴ２７に加えてブースト用容量素子２９を含んでいると、ノードＮ１の電位をいっそう高効率で昇圧することができる。また、発振を防止する効果も得られる。
【０１２４】
（実施形態４）
図１５を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１５は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｃの構成を示す図である。
【０１２５】
図２に示したＤＥＭＵＸ回路１０では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｃでは、図１５に示すように、２個のスイッチングＴＦＴ１２に対して１個のブースト回路２０が接続されている。以下、より具体的に説明する。
【０１２６】
第１単位回路１１Ａが有する２個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ａおよび第２スイッチングＴＦＴ１２Ｃである。同様に、第２単位回路１１Ｂが有する２個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ｂおよび第２スイッチングＴＦＴ１２Ｄである。
【０１２７】
図１５に示されている２個のブースト回路２０Ａおよび２０Ｂの一方２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａおよび第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂに共通に接続されている。また、他方２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｃおよび第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｄに共通に接続されている。
【０１２８】
このように、本実施形態では、同時に選択される２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、回路素子数を低減することができる。また、回路素子数の低減により負荷が低減されるので、いっそうの低消費電力化を図ることができる。さらに、回路素子数の低減により、回路面積も低減できるので、レイアウトサイズを小さくすることができ、いっそうの狭額縁化を図ることができる。
【０１２９】
（実施形態５）
実施形態４におけるＤＥＭＵＸ回路１０Ｃでは、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されるが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。以下、図１６を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１６は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｄの構成を示す図である。
【０１３０】
図１６には、ＤＥＭＵＸ回路１０Ｄが有する複数個の単位回路１１のうちの、４個の単位回路（以下ではそれぞれ「第１単位回路」、「第２単位回路」、「第３単位回路」および「第４単位回路」と呼ぶ）１１Ａ、１１Ｂ、１１Ｃおよび１１Ｄが示されている。
【０１３１】
第１単位回路１１Ａは、２本の分岐配線ＢＬ１およびＢＬ５と、２個のスイッチングＴＦＴ１２Ａおよび１２Ｅとを含み、信号出力線ＶＬ１からソースバスラインＳＬ１およびＳＬ５に表示信号を分配する。第１単位回路１１Ａの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ａおよび１２Ｅは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【０１３２】
第２単位回路１１Ｂは、２本の分岐配線ＢＬ２およびＢＬ６と、２個のスイッチングＴＦＴ１２Ｂおよび１２Ｆとを含み、信号出力線ＶＬ２からソースバスラインＳＬ２およびＳＬ６に表示信号を分配する。第２単位回路１１Ｂの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｂおよび１２Ｆは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【０１３３】
第３単位回路１１Ｃは、２本の分岐配線ＢＬ３およびＢＬ７と、２個のスイッチングＴＦＴ１２Ｃおよび１２Ｇとを含み、信号出力線ＶＬ３からソースバスラインＳＬ３およびＳＬ７に表示信号を分配する。第３単位回路１１Ｃの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｃおよび１２Ｇは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【０１３４】
第４単位回路１１Ｄは、２本の分岐配線ＢＬ４およびＢＬ８と、２個のスイッチングＴＦＴ１２Ｄおよび１２Ｈとを含み、信号出力線ＶＬ４からソースバスラインＳＬ４およびＳＬ８に表示信号を分配する。第４単位回路１１Ｄの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｄおよび１２Ｈは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【０１３５】
図１６に示されている２個のブースト回路２０Ａおよび２０Ｂの一方２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａ、第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂ、第３単位回路１１Ｃの第１スイッチングＴＦＴ１２Ｃおよび第４単位回路１１Ｄの第１スイッチングＴＦＴ１２Ｄに共通に接続されている。また、他方２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｅ、第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｆ、第３単位回路１１Ｃの第２スイッチングＴＦＴ１２Ｇおよび第４単位回路１１Ｄの第２スイッチングＴＦＴ１２Ｈに共通に接続されている。
【０１３６】
このように、本実施形態では、同時に選択される４個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される実施形態４に比べ、回路素子数をいっそう低減することができる。それ故、いっそうの低消費電力化およびいっそうの狭額縁化を図ることができる。
【０１３７】
なお、本実施形態では、４個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される例を示したが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されることにより、実施形態４よりも回路素子数を低減できる。同時に選択される３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよいし、同時に選択される５個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。
【０１３８】
（実施形態６）
図１７を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１７は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｅの構成を示す図である。
【０１３９】
図２、図１５および図１６に示したＤＥＭＵＸ回路１０、１０Ｃおよび１０Ｄでは、各単位回路１１は、１本の信号出力線ＶＬから２本のソースバスラインＳＬに表示信号を分配する。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｅでは、各単位回路１１は、１本の信号出力線ＶＬから３本のソースバスラインＳＬに表示信号を分配する。以下、より具体的に説明する。
【０１４０】
図１７には、ＤＥＭＵＸ回路１０Ｅが有する複数個の単位回路１１のうちの、２個の単位回路（第１単位回路および第２単位回路）１１Ａおよび１１Ｂが示されている。
【０１４１】
第１単位回路１１Ａは、３本の分岐配線ＢＬ１、ＢＬ３およびＢＬ５と、３個のスイッチングＴＦＴ１２Ａ、１２Ｃおよび１２Ｅとを含み、１本の信号出力線ＶＬ１から３本のソースバスラインＳＬ１、ＳＬ３およびＳＬ５に表示信号を分配する。
【０１４２】
第２単位回路１１Ｂは、３本の分岐配線ＢＬ２、ＢＬ４およびＢＬ６と、３個のスイッチングＴＦＴ１２Ｂ、１２Ｄおよび１２Ｆとを含み、１本の信号出力線ＶＬ２から３本のソースバスラインＳＬ２、ＳＬ４およびＳＬ６に表示信号を分配する。
【０１４３】
ＤＥＭＵＸ回路１０Ｅは、各単位回路１１の３個のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路２０を含んでいる。図１７に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅおよび１２Ｆのゲート電極が、それぞれブースト回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅおよび２０Ｆの出力側に接続されている。
【０１４４】
図１７に示す例では、３系統の駆動信号線群ＤＧ１、ＤＧ２およびＤＧ３が設けられている。ブースト回路２０Ａおよび２０Ｂは、駆動信号線群ＤＧ１の第１駆動信号線ＤＬ１Ａ、第２駆動信号線ＤＬ２Ａおよび第３駆動信号線ＤＬ３Ａによって駆動される。また、ブースト回路２０Ｃおよび２０Ｄは、駆動信号線群ＤＧ２の第１駆動信号線ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ｂおよび第３駆動信号線ＤＬ３Ｂによって駆動され、ブースト回路２０Ｅおよび２０Ｆは、駆動信号線群ＤＧ３の第１駆動信号線ＤＬ１Ｃ、第２駆動信号線ＤＬ２Ｃおよび第３駆動信号線ＤＬ３Ｃによって駆動される。
【０１４５】
本実施形態のアクティブマトリクス基板においても、ＤＥＭＵＸ回路１０Ｅがブースト回路２０を含んでいることにより、実施形態１〜５のアクティブマトリクス基板と同様に、駆動電力を低減できる。また、本実施形態では、各単位回路１１が１本の信号出力線ＶＬから３本のソースバスラインＳＬに表示信号を分配するので、実施形態１〜５に比べ、信号出力線ＶＬの本数を削減することができる。そのため、配線領域（信号出力線ＶＬが配置される領域）を縮小していっそうの狭額縁化を図ることができる。さらに、ＣＯＧ実装されるソースドライバ６のアンプ数を削減できるので、チップサイズをより小さくすることができる。そのため、ウェハからのチップの取れ数が増加し、チップコストを低減することができる。
【０１４６】
（実施形態７）
図１８を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１８は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｆの構成を示す図である。
【０１４７】
図１７に示したＤＥＭＵＸ回路１０Ｅでは、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｆでは、図１８に示すように、２個のスイッチングＴＦＴ１２に対して１個のブースト回路２０が接続されている。以下、より具体的に説明する。
【０１４８】
第１単位回路１１Ａが有する３個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ａ、第２スイッチングＴＦＴ１２Ｃおよび第３スイッチングＴＦＴ１２Ｅである。同様に、第２単位回路１１Ｂが有する３個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ｂ、第２スイッチングＴＦＴ１２Ｄおよび第３スイッチングＴＦＴ１２Ｆである。
【０１４９】
図１８に示されている３個のブースト回路２０Ａ、２０Ｂおよび２０のうちのブースト回路２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａおよび第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂに共通に接続されている。また、ブースト回路２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｃおよび第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｄに共通に接続されている。また、ブースト回路２０Ｃは、第１単位回路１１Ａの第３スイッチングＴＦＴ１２Ｅおよび第２単位回路１１Ｂの第３スイッチングＴＦＴ１２Ｆに共通に接続されている。
【０１５０】
このように、本実施形態では、同時に選択される２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、回路素子数を低減することができる。また、回路素子数の低減により負荷が低減されるので、いっそうの低消費電力化を図ることができる。さらに、回路素子数の低減により、回路面積も低減できるので、レイアウトサイズを小さくすることができ、いっそうの狭額縁化を図ることができる。
【０１５１】
（実施形態８）
実施形態７のＤＥＭＵＸ回路１０Ｆでは、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されるが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。以下、図１９を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１９は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｇの構成を示す図である。
【０１５２】
図１９には、ＤＥＭＵＸ回路１０Ｇが有する複数個の単位回路１１のうちの、３個の単位回路（以下ではそれぞれ「第１単位回路」、「第２単位回路」および「第３単位回路」と呼ぶ）１１Ａ、１１Ｂおよび１１Ｃが示されている。
【０１５３】
第１単位回路１１Ａは、３本の分岐配線ＢＬ１、ＢＬ４およびＢＬ７と、３個のスイッチングＴＦＴ１２Ａ、１２Ｄおよび１２Ｇとを含み、信号出力線ＶＬ１からソースバスラインＳＬ１、ＳＬ４およびＳＬ７に表示信号を分配する。第１単位回路１１Ａの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ａ、１２Ｄおよび１２Ｇは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【０１５４】
第２単位回路１１Ｂは、３本の分岐配線ＢＬ２、ＢＬ５およびＢＬ８と、３個のスイッチングＴＦＴ１２Ｂ、１２Ｅおよび１２Ｈとを含み、信号出力線ＶＬ２からソースバスラインＳＬ２、ＳＬ５およびＳＬ８に表示信号を分配する。第２単位回路１１Ｂの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ｂ、１２Ｅおよび１２Ｈは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【０１５５】
第３単位回路１１Ｃは、３本の分岐配線ＢＬ３、ＢＬ６およびＢＬ９と、３個のスイッチングＴＦＴ１２Ｃ、１２Ｆおよび１２Ｉとを含み、信号出力線ＶＬ３からソースバスラインＳＬ３、ＳＬ６およびＳＬ９に表示信号を分配する。第３単位回路１１Ｃの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ｃ、１２Ｆおよび１２Ｉは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【０１５６】
図１９に示されている３個のブースト回路２０Ａ、２０Ｂおよび２０Ｃのうちのブースト回路２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａ、第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂおよび第３単位回路１１Ｃの第１スイッチングＴＦＴ１２Ｃに共通に接続されている。また、ブースト回路２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｄ、第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｅおよび第３単位回路１１Ｃの第２スイッチングＴＦＴ１２Ｆに共通に接続されている。また、ブースト回路２０Ｃは、第１単位回路１１Ａの第３スイッチングＴＦＴ１２Ｇ、第２単位回路１１Ｂの第３スイッチングＴＦＴ１２Ｈおよび第３単位回路１１Ｃの第３スイッチングＴＦＴ１２Ｉに共通に接続されている。
【０１５７】
このように、本実施形態では、同時に選択される３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される実施形態７に比べ、回路素子数をいっそう低減することができる。それ故、いっそうの低消費電力化およびいっそうの狭額縁化を図ることができる。
【０１５８】
なお、本実施形態では、３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される例を示したが、同時に選択される４個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。
【０１５９】
（実施形態９）
図２０を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２０は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｈの構成を示す図である。
【０１６０】
ＤＥＭＵＸ回路１０Ｈは、図２０に示すように、それぞれが各ブースト回路２０に接続された複数個のクリア回路３０をさらに含む（図２０では１個のクリア回路３０が示されている）。クリア回路３０は、対応するブースト回路２０を所定のタイミングで初期化し得る。
【０１６１】
図２０に示す例では、クリア回路３０は、ＴＦＴ（以下では「クリア用ＴＦＴ」と呼ぶ）３１を含んでいる。クリア用ＴＦＴ３１のゲート電極には、クリア信号が供給される。クリア用ＴＦＴ３１のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、クリア用ＴＦＴ３１のドレイン電極は、ノードＮ１に接続されている。
【０１６２】
クリア回路３０を含むＤＥＭＵＸ回路１０Ｈでは、クリア用ＴＦＴ３１のゲート電極に供給されるクリア信号がハイレベルになると、ブースト回路２０が初期化される。クリア回路３０によるブースト回路２０の初期化は、例えば、駆動期間の最初または最後に行われる。
【０１６３】
駆動期間の最初にブースト回路２０の初期化を行うと、ブースト回路２０が初期化された状態から動作するので、予期しない動作や出力を抑制することができる。また、駆動期間の最後にブースト回路２０の初期化を行うと、各ノードの電荷（駆動によって蓄積される）を抜くことができるので、動作休止時に残存した電荷に起因するＴＦＴの劣化を防止することができる。
【０１６４】
（実施形態１０）
図２１を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２１は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｉの構成を示す図である。
【０１６５】
ＤＥＭＵＸ回路１０Ｉでは、図２１に示すように、ブースト回路２０のセット部２１は、互いに直列に接続された複数のセット用ＴＦＴ２４Ａおよび２４Ｂを含む。また、ブースト回路２０のリセット部２２は、互いに直列に接続された複数のリセット用ＴＦＴ２５Ａおよび２５Ｂを含む。
【０１６６】
図２１に示す例では、セット部２１は、２個のセット用ＴＦＴ２４Ａおよび２４Ｂ（以下ではそれぞれ「第１のセット用ＴＦＴ」および「第２のセット用ＴＦＴ」と呼ぶ）を含んでいる。第１のセット用ＴＦＴ２４Ａのゲート電極およびドレイン電極は、第１駆動信号線ＤＬ１に接続されている。つまり、第１のセット用ＴＦＴ２４Ａは、ダイオード接続されている。第１のセット用ＴＦＴ２４Ａのソース電極は、第２のセット用ＴＦＴ２４Ｂのドレイン電極に接続されている。第２のセット用ＴＦＴ２４Ｂのゲート電極は、第１駆動信号線ＤＬ１に接続されており、第２のセット用ＴＦＴ２４Ｂのソース電極は、ノードＮ１に接続されている。
【０１６７】
また、図２１に示す例では、リセット部２２は、２個のリセット用ＴＦＴ２５Ａおよび２５Ｂ（以下ではそれぞれ「第１のリセット用ＴＦＴ」および「第２のリセット用ＴＦＴ」と呼ぶ）を含んでいる。第１のリセット用ＴＦＴ２５Ａのゲート電極は、第２駆動信号線ＤＬ２に接続されている。第１のリセット用ＴＦＴ２５Ａのドレイン電極は、ノードＮ１に接続されており、第１のリセット用ＴＦＴ２５Ａのソース電極は、第２のリセット用ＴＦＴ２５Ｂのドレイン電極に接続されている。第２のリセット用ＴＦＴ２５Ｂのゲート電極は、第２駆動信号線ＤＬ２に接続されている。第２のリセット用ＴＦＴ２５Ｂのソース電極は、定電位（負電源電位ＶＳＳ）を与えられる。
【０１６８】
上述したように、ブースト回路２０のセット部２１が互いに直列に接続された複数のセット用ＴＦＴ２４Ａおよび２４Ｂを含んでいるとともに、リセット部２２が互いに直列に接続された複数のリセット用ＴＦＴ２５Ａおよび２５Ｂを含んでいることにより、ブースト回路２０の動作によってノードＮ１が昇圧された際に、個々のＴＦＴのソース・ドレイン間に与えられる電位差を低減する（例示している構成では約半分にする）ことができる。つまり、耐圧の向上を図ることができる。
【０１６９】
（実施形態１１）
図２２を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２２は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｊの構成を示す図である。
【０１７０】
図２２に示すＤＥＭＵＸ回路１０Ｊは、駆動信号線群ＤＧ１およびＤＧ２に加え、さらなる駆動信号線群ＤＧ１’およびＤＧ２’を備える点において、図２に示したＤＥＭＵＸ回路１０と異なっている。
【０１７１】
図２２に示されている４個のブースト回路２０のうち、ブースト回路２０Ａは、駆動信号線群ＤＧ１によって駆動され、ブースト回路２０Ｂは、駆動信号線群ＤＧ２によって駆動される。また、ブースト回路２０Ｃは、駆動信号線群ＤＧ１’によって駆動され、ブースト回路２０Ｄは、駆動信号線群ＤＧ２’によって駆動される。
【０１７２】
図２に示したＤＥＭＵＸ回路１０では、同じタイミングで駆動されるブースト回路２０Ａとブースト回路２０Ｂとは、同じ駆動信号線群ＤＧ１によって駆動される。また、同じタイミングで駆動されるブースト回路２０Ｃとブースト回路２０Ｄとは、同じ駆動信号線群ＤＧ２によって駆動される。
【０１７３】
これに対し、図２２に示すＤＥＭＵＸ回路１０Ｊでは、同じタイミングで駆動されるブースト回路２０Ａとブースト回路２０Ｂとは、異なる駆動信号線群ＧＤ１およびＧＤ１’によってそれぞれ駆動される。また、同じタイミングで駆動されるブースト回路２０Ｃとブースト回路２０Ｄとは、異なる駆動信号線群ＧＤ２およびＧＤ２’によってそれぞれ駆動される。
【０１７４】
駆動信号線群ＧＤ１およびＧＤ１’には、あるタイミングでブースト回路２０を駆動するための駆動信号が相展開されて供給されている。つまり、駆動信号線群ＧＤ１およびＧＤ１’は、実質的に同じ信号を供給する、別の配線群である。
【０１７５】
駆動信号線群ＧＤ２およびＧＤ２’には、別のあるタイミングでブースト回路２０を駆動するための駆動信号が相展開されて供給されている。つまり、駆動信号線群ＧＤ２およびＧＤ２’は、実質的に同じ信号を供給する、別の配線群である。
【０１７６】
上述したように、本実施形態では、同じタイミングで駆動される２個以上のブースト回路２０のうちの一部のブースト回路２０を駆動するための駆動信号群を供給する配線群と、他の一部のブースト回路２０を駆動するための駆動信号群を供給する別の配線群とが設けられている。そのため、１本の駆動信号線に接続される回路数を少なくすることができるので、個々の駆動信号線の負荷が少なくなり、駆動信号の遷移時間（立上り時間および立下り時間）を短くすることができる。そのため、より高速の動作が可能となる。
【０１７７】
（実施形態１２）
図２３（ａ）および（ｂ）を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２３（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｋの構成を示す図である。
【０１７８】
本実施形態におけるＤＥＭＵＸ回路１０Ｋは、図２３（ｂ）に示すように、リセット用ＴＦＴ２５のソース電極およびクリア用ＴＦＴ３１のソース電極が、第１駆動信号線ＤＬ１に接続されている点において、図２０に示したＤＥＭＵＸ回路１０Ｈと異なっている。本実施形態の構成を採用すると、リセット用ＴＦＴ２５のソース電極およびクリア用ＴＦＴ３１のソース電極を、負電源に接続するための配線（ＶＳＳ配線）が不要となる。
【０１７９】
ここで、さらに図２４も参照しながら、リセット用ＴＦＴ２５のソース電極およびクリア用ＴＦＴ３１のソース電極が第１駆動信号線ＤＬ１に接続されている場合にも、リセット動作およびクリア動作を好適に行い得る理由を説明する。図２４は、ＤＥＭＵＸ回路１０Ｋの動作を説明するためのタイミングチャートである。
【０１８０】
１つのブースト回路２０を駆動するための第１駆動信号線ＤＬ１と第２駆動信号線ＤＬ２とに着目すると、図２４からわかるように、第１駆動信号線ＤＬ１が供給する信号は、第２駆動信号線ＤＬ２が供給する信号と反転した関係の信号（反転信号）である。そのため、第２駆動信号線ＤＬ２の電位がハイレベルであるとき（つまりリセット用ＴＦＴ２５にリセット信号が入力されるとき）、第１駆動信号線ＤＬ１の電位はローレベルである。そのため、問題なくリセット動作を行うことができる。また、クリア動作を行うタイミングとして、第１駆動信号線ＤＬ１の電位がローレベルであるタイミングを選択すれば、問題なくクリア動作を行うことができる。
【０１８１】
なお、図２４に示すタイミングチャートは、図４に示したタイミングチャートと実質的に同じであるので、時刻ｔ１〜ｔ５のそれぞれにおける動作については、図４のタイミングチャートを参照しながら行った説明を参照されたい。
【０１８２】
また、ここでは、クリア回路３０を備えた構成を例示したが、図５に示したＤＥＭＵＸ回路１０、図１２に示したＤＥＭＵＸ回路１０Ａおよび図１４に示したＤＥＭＵＸ回路１０Ｂにおいて、リセット用ＴＦＴ２５、２８のソース電極を第１駆動信号線ＤＬ１に接続することによっても、同様の効果を得ることができる。
【０１８３】
（実施形態１３）
図２５（ａ）および（ｂ）を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２５（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｌの構成を示す図である。
【０１８４】
本実施形態におけるＤＥＭＵＸ回路１０Ｌは、図２５（ａ）に示すように、第２駆動信号線ＤＬ２を含んでいない点において、図２３に示したＤＥＭＵＸ回路１０Ｋと異なる。図２５（ｂ）には、ＤＥＭＵＸ回路１０Ｌの単位回路１１Ａに含まれる２個のスイッチングＴＦＴ１２Ａおよび１２Ｃのうちの一方（第１スイッチングＴＦＴ）１２Ａに接続されたブースト回路（第１ブースト回路）２０Ａが示されている。図２５（ｂ）に示すように、第１ブースト回路２０Ａのリセット用ＴＦＴ２５のゲート電極は、他方のスイッチングＴＦＴ（第２スイッチングＴＦＴ）１２Ｂに接続されたブースト回路（第２ブースト回路）２０Ｃ用の第１駆動信号線ＤＬ１Ｂに接続されている。また、ここでは図示しないが、第２ブースト回路２０Ｃのリセット用ＴＦＴ２５のゲート電極は、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａに接続されている。
【０１８５】
このように、本実施形態では、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが第２ブースト回路２０Ｃ用の第２駆動信号線を兼ねており、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが第１ブースト回路２０Ａ用の第２駆動信号線を兼ねている。本実施形態の構成を採用すると、第２駆動信号線を省略することができ、配線数を一層少なくすることができる。
【０１８６】
ここで、さらに図２６も参照しながら、あるブースト回路２０用の第１駆動信号線ＤＬ１が、他のブースト回路２０用の第２駆動信号線を兼ねることができる理由を説明する。図２６は、ＤＥＭＵＸ回路１０Ｌの動作を説明するためのタイミングチャートである。
【０１８７】
図２６からわかるように、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが供給する信号と、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが供給する信号とは、逆相の信号である。そのため、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａと、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂとは、異なるタイミングでハイレベルとなる。そのため、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが供給する信号を、第１ブースト回路２０Ａ用のリセット信号として用いることができ、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが供給する信号を、第２ブースト回路２０Ｃ用のリセット信号として用いることができる。
【０１８８】
なお、ここでは、クリア回路３０を備えた構成を例示したが、図５に示したＤＥＭＵＸ回路１０、図１２に示したＤＥＭＵＸ回路１０Ａおよび図１４に示したＤＥＭＵＸ回路１０Ｂにおいても、同様の改変を行うことによって同様の効果を得ることができる。
【０１８９】
（実施形態１４）
図２７を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２７は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｍの構成を示す図である。
【０１９０】
図２７に示すＤＥＭＵＸ回路１０Ｍのブースト回路２０は、セット・リセット部２１ＳＲおよびブースト部２３を含んでいる。セット・リセット部２１ＳＲおよびブースト部２３は、それぞれスイッチングＴＦＴ１２のゲート電極に接続されたノードＮ１に接続されている。また、セット・リセット部２１ＳＲは、第１駆動信号線ＤＬ１および第２駆動信号線ＤＬ２に接続されており、ブースト部２３は、第３駆動信号線ＤＬ３に接続されている。つまり、図２７に示すＤＥＭＵＸ回路１０Ｍは、ブースト回路２０が、セット部２１およびリセット部２２に代えてセット・リセット部２１ＳＲを有している点において、図３に示したＤＥＭＵＸ回路１０と異なっている。図２７に示すＤＥＭＵＸ回路１０Ｍでは
セット部がリセット部としても機能している、と言い換えることもできる。
【０１９１】
セット・リセット部２１ＳＲは、第１駆動信号線ＤＬ１から第１駆動信号（セット信号）Ｓを供給され、ノードＮ１をプリチャージする動作（セット動作）を行う。また、セット・リセット部２１ＳＲは、第２駆動信号線ＤＬ２から第２駆動信号（リセット信号）Ｒを供給され、ノードＮ１の電位をリセットする動作（リセット動作）を行う。セット・リセット部２１ＳＲによるセット動作およびリセット動作は、互いに異なるタイミングで行われる。
【０１９２】
ブースト部２３は、第３駆動信号線ＤＬ３から第３駆動信号（ブースト信号）Ｂを供給され、セット・リセット部２１のセット動作によってプリチャージされたノードＮ１の電位を昇圧する動作（ブースト動作）を行う。
【０１９３】
ここで、さらに図２８も参照しながら、ＤＥＭＵＸ回路１０Ｍのブースト回路２０の動作を説明する。図２８は、ＤＥＭＵＸ回路１０Ｍの動作を説明するためのタイミングチャートである。図２８には、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ａ、ＤＬ２Ｂ、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂ、ノードＮ１Ａ、Ｎ１Ｂ、信号出力線ＶＬおよびソースバスラインＳＬ１、ＳＬ３の電位が示されている。また、図２８には、ゲートバスラインＧＬｎ、ＧＬｎ＋１の電位も示されている。
【０１９４】
まず、時刻ｔ１において、第１駆動信号線ＤＬ１Ａの電位がハイレベルとなる。このとき、第２駆動信号線ＤＬ２Ａの電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号Ｓとしてブースト回路２０Ａのセット・リセット部２１ＳＲに入力される。これにより、スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮ１Ａがプリチャージされる（セット動作）。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ１の充電が開始される。
【０１９５】
次に、時刻ｔ２において、第２駆動信号ＤＬ２Ａの電位がローレベルとなるとともに、第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト回路２０Ａのブースト部２３に入力される。これにより、ノードＮ１Ａの電位が昇圧される（ブースト動作）。ノードＮ１Ａの電位が昇圧されることにより、スイッチングＴＦＴ１２Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【０１９６】
続いて、時刻ｔ３において、第１駆動信号線ＤＬ１Ａの電位がローレベル、第２駆動信号線ＤＬ２Ａの電位がハイレベル、第３駆動信号線ＤＬ３Ａの電位がローレベルとなり、第２駆動信号がリセット信号Ｒとしてブースト回路２０Ａのセット・リセット部２１ＳＲに入力される。これにより、ノードＮ１Ａの電位がリセットされ（リセット動作）、ソースバスラインＳＬ１への書き込みが完了する。
【０１９７】
次に、時刻ｔ４において、第１駆動信号線ＤＬ１Ｂの電位がハイレベルとなる。このとき、第２駆動信号線ＤＬ２Ｂの電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号Ｓとしてブースト回路２０Ｃのセット・リセット部２１ＳＲに入力される。これにより、スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮ１Ｂがプリチャージされる（セット動作）。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ３の充電が開始される。
【０１９８】
続いて、時刻ｔ５において、第２駆動信号ＤＬ２Ｂの電位がローレベルとなるとともに、第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト回路２０Ｃのブースト部２３に入力される。これにより、ノードＮ１Ｂの電位が昇圧される（ブースト動作）。ノードＮ１Ｂの電位が昇圧されることにより、スイッチングＴＦＴ１２Ｃを介したソースバスラインＳＬ３の充電が十分に行われる。
【０１９９】
次に、時刻ｔ６において、第１駆動信号線ＤＬ１Ｂの電位がローレベル、第２駆動信号線ＤＬ２Ｂの電位がハイレベル、第３駆動信号線ＤＬ３Ｂの電位がローレベルとなり、第２駆動信号がリセット信号Ｒとしてブースト回路２０Ｃのセット・リセット部２１ＳＲに入力される。これにより、ノードＮ１Ｂの電位がリセットされ（リセット動作）、ソースバスラインＳＬ３への書き込みが完了する。
【０２００】
その後、ソースバスラインＳＬ１およびＳＬ３への書き込みが完了（電位が確定）すると、ゲートバスラインＧＬｎから供給されるゲート信号がオフレベルとなり（時刻ｔ７）、画素ＰＩＸへの表示電圧の書き込みが完了する。以降、上述した動作を繰り返すことにより、全ゲートバスラインＧＬ分の書き込みを行う。
【０２０１】
図２９を参照しながら、ブースト回路２０のより具体的な構成を説明する。図２９は、ブースト回路２０のセット・リセット部２１ＳＲおよびブースト部２３の具体的な構成の例を示す図である。
【０２０２】
図２９に示す例では、セット・リセット部２１ＳＲは、ＴＦＴ（以下では「セット・リセット用ＴＦＴ」と呼ぶ）２４ＳＲを含む。セット・リセット用ＴＦＴ２４ＳＲのゲート電極は、第２駆動信号線ＤＬ２に接続されている。また、セット・リセット用ＴＦＴ２４ＳＲのドレイン電極は、第１駆動信号線ＤＬ１に接続されており、セット・リセット用ＴＦＴ２４ＳＲのソース電極は、ノードＮ１に接続されている。
【０２０３】
ブースト部２３は、容量素子（ブースト用容量素子）２４を含む。ブースト用容量素子２４は、第３駆動信号線ＤＬ３に接続された電極（第１容量電極）と、ノードＮ１に接続された電極（第２容量電極）とを含む。
【０２０４】
図３０を参照しながら、図２９に例示したブースト回路２０の動作を説明する。図３０は、ブースト回路２０の動作を説明するためのタイミングチャートである。図３０には、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２、第３駆動信号線ＤＬ３、ノードＮ１、信号出力線ＶＬおよびソースバスラインＳＬの電位が示されている。以下の説明では、セット信号Ｓおよびリセット信号Ｒのハイレベル電位およびローレベル電位をそれぞれＶＤＨ１、ＶＤＬ１とし、ブースト信号Ｂのハイレベル電位およびローレベル電位をそれぞれＶＤＨ２、ＶＤＬ２とする。
【０２０５】
まず、時刻ｔ１において、第２駆動信号線ＤＬ２の電位（リセット信号Ｒ）がハイレベル（ＶＤＨ１）のまま、第１駆動信号線ＤＬ１の電位（セット信号Ｓ）がローレベル（ＶＤＬ１）からハイレベル（ＶＤＨ１）に変化すると、セット・リセット用ＴＦＴ２４ＳＲがオン状態となり、ノードＮ１がプリチャージされる。このとき、セット・リセット用ＴＦＴ２４ＳＲのゲート電極およびドレイン電極が同電位であり、セット・リセット用ＴＦＴ２３はいわばダイオード接続された状態であるので、セット用ＴＦＴ２４ＳＲの閾値電圧をＶｔｈとすると、ノードＮ１は、（ＶＤＨ１−Ｖｔｈ）の電位までプリチャージされる。
【０２０６】
次に、時刻ｔ２において、第３駆動信号線ＤＬ３の電位（ブースト信号Ｂ）がローレベル（ＶＤＬ２）からハイレベル（ＶＤＨ２）に変化すると（このとき第２駆動信号線ＤＬ２の電位はローレベル（ＶＤＬ１）となる）、ノードＮ１の電位が昇圧される。昇圧の度合は、ノードＮ１の負荷容量の合計（トータル負荷容量）Ｃｎ１に対する、ブースト用容量素子２６の容量値Ｃｂｓｔの比に応じて異なる。具体的には、昇圧分の電位は、ブースト信号Ｂの振幅（＝ＶＤＨ２−ＶＤＬ２）に（Ｃｂｓｔ／Ｃｎ１）を乗じたものとなる。従って、例えば、ノードＮ１のトータル負荷容量Ｃｎ１が０．２ｐＦであり、ブースト用容量素子２４の容量値Ｃｂｓｔが０．１ｐＦであると、ノードＮ１の電位は、（ＶＤＨ１−Ｖｔｈ）から、｛（ＶＤＨ１−Ｖｔｈ）＋（ＶＤＨ２−ＶＤＬ２）・（０．１／０．２）｝まで昇圧される。例えばＶＤＨ１＝１６Ｖ、ＶＤＬ１＝−７Ｖ、ＶＤＨ２＝１４Ｖ、ＶＤＬ２＝−１４Ｖ、Ｖｔｈ＝２Ｖの場合、ノードＮ１は２８Ｖまで昇圧される。
【０２０７】
その後、時刻ｔ３において、第１駆動信号線ＤＬ１の電位および第３駆動信号線ＤＬ３の電位がそれぞれローレベル（ＶＤＬ１およびＶＤＬ２）に変化するとともに、第２駆動信号線ＤＬ２の電位（リセット信号Ｒ）がハイレベル（ＶＤＨ１）に変化すると、ノードＮ１の電位がリセット（プルダウン）される。
【０２０８】
上述したように、第１駆動信号、第２駆動信号および第３駆動信号は、ローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化を含む周期的波形をそれぞれ有しており、第１駆動信号および第２駆動信号のそれぞれがハイレベルであるときにセット動作が行われる。また、第３駆動信号がハイレベルにあるときにブースト動作が行われ、第１駆動信号がローレベルで第２駆動信号がハイレベルであるときにリセット動作が行われる。
【０２０９】
図３に示したＤＥＭＵＸ回路１０では、ブースト回路２０は、セット部２１、リセット部２２およびブースト部２３から構成される。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｍでは、ブースト回路２０は、セット・リセット部２１ＳＲおよびブースト部２３から構成される。従って、本実施形態によれば、ブースト回路２０の素子数を少なくすることができる。例えば、図５に例示した構成では、ブースト回路２０は、２つのＴＦＴ（セット用ＴＦＴ５２４およびリセット用ＴＦＴ２５）および１つの容量素子（ブースト用容量素子２６）から構成されるのに対し、図２９に例示した構成では、ブースト回路２０は、１つのＴＦＴ（セット・リセット用ＴＦＴ２４ＳＲ）および１つの容量素子（ブースト用容量素子２６）から構成される。そのため、本実施形態によれば、いっそうの狭額縁化を図ることができる。
【０２１０】
［酸化物半導体について］
スイッチングＴＦＴ１２の酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０２１１】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよく、また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【０２１２】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０２１３】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０２１４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０２１５】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、スイッチングＴＦＴ１２として好適に用いられ、また、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）や画素ＴＦＴ（画素に設けられるＴＦＴ）としても好適に用いられる。
【０２１６】
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【０２１７】
（実施形態１５）
図３１および図３２を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３１は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｎの構成を示す図である。図３２は、本実施形態の他のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｏの構成を示す図である。
【０２１８】
図３１に示すＤＥＭＵＸ回路１０Ｎは、各単位回路１１のスイッチングＴＦＴ１２ｐが、活性層として多結晶シリコン半導体層（例えば低温ポリシリコン（ＬＴＰＳ）層）を含むＰＭＯＳトランジスタである点において、図５に示したＤＥＭＵＸ回路１０と異なっている。また、ＤＥＭＵＸ回路１０Ｎでは、回路を構成する他のＴＦＴも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。従って、セット部２１のセット用ＴＦＴ２４ｐおよびリセット部２２のリセット用ＴＦＴ２５ｐも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
【０２１９】
図３２に示すＤＥＭＵＸ回路１０Ｏは、各単位回路１１のスイッチングＴＦＴ１２ｐが、活性層として多結晶シリコン半導体層（例えば低温ポリシリコン（ＬＴＰＳ）層）を含むＰＭＯＳトランジスタである点において、図１２に示したＤＥＭＵＸ回路１０Ａと異なっている。また、ＤＥＭＵＸ回路１０Ｏでは、回路を構成する他のＴＦＴも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。従って、セット部２１のセット用ＴＦＴ２４ｐ、リセット部２２のリセット用ＴＦＴ２５ｐ、２８ｐおよびブースト部２３のブースト用ＴＦＴ２７ｐも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
【０２２０】
図３１および図３２に示すＤＥＭＵＸ回路１０Ｎおよぼ１０Ｏのように、ＰＭＯＳトランジスタでＤＥＭＵＸ回路が構成される場合も、図２に示したＤＥＭＵＸ回路１０や図１２に示したＤＥＭＵＸ回路１０Ａと、信号等の極性が逆になる（リセット用ＴＦＴ２５ｐのソース電極には正電源電位ＶＤＤが与えられる）だけで、タイミング等は同一で駆動を行うことができる。
【０２２１】
既に説明したように、多結晶シリコンは、酸化物半導体よりも移動度が高いが、ＰＭＯＳは、ＮＭＯＳに比べて移動度が低い。そのため、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタのみを、ＤＥＭＵＸ回路用ＴＦＴとして用いる場合、酸化物半導体ＴＦＴを用いる場合と同様の問題が生じる。
【０２２２】
本実施形態のように、ＤＥＭＵＸ回路１０Ｎおよび１０Ｏがブースト回路２０を含むことにより、駆動電力の低減や狭額縁化を実現することができる。
【０２２３】
（表示装置）
本発明の実施形態によるアクティブマトリクス基板（半導体装置）は、表示装置に好適に用いられる。なお、これまでは、ＦＦＳモード等の横電界モードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明を行ったが、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）で表示を行う液晶表示装置のアクティブマトリクス基板にも適用され得る。また、本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（液晶層以外の表示媒体層を備える表示装置）にも好適に用いられる。例えば、本発明の実施形態によるアクティブマトリクス基板は、電気泳動表示装置や有機ＥＬ（Electroluminescence）表示装置などにも用いられる。
【０２２４】
液晶表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備え得る。有機ＥＬ表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板上に設けられた有機ＥＬ層とを備え得る。
【産業上の利用可能性】
【０２２５】
本発明の実施形態によると、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することができる。本発明の実施形態によるアクティブマトリクス基板は、種々の表示装置に好適に用いられる。
【符号の説明】
【０２２６】
１    基板
２    薄膜トランジスタ（画素ＴＦＴ）
３    画素電極
４    共通電極
５Ａ、５Ｂ    ゲートドライバ
５ａ    シフトレジスタ回路
６    ソースドライバ
７    プリント回路基板
８    電源回路部
８ａ    第１電源回路
８ｂ    第２電源回路
９    フレキシブルプリント基板
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ    デマルチプレクサ回路
１０Ｇ、１０Ｈ、１０Ｉ、１０Ｊ、１０Ｋ、１０Ｌ    デマルチプレクサ回路
１０Ｍ、１０Ｎ、１０Ｏ    デマルチプレクサ回路
１１    単位回路
１２、１２ｐ    スイッチングＴＦＴ
２０    ブースト回路
２１    セット部
２１ＳＲ    セット・リセット部
２２    リセット部
２３    ブースト部
２４、２４Ａ、２４Ｂ、２４ｐ    セット用ＴＦＴ
２４ＳＲ    セット・リセット用ＴＦＴ
２５、２５Ａ、２５Ｂ、２５ｐ、２８、２８ｐ    リセット用ＴＦＴ
２６、２９    ブースト用容量素子
２７、２７ｐ    ブースト用ＴＦＴ
２７ｇ    ブースト用ＴＦＴのゲート電極
２７ｓ    ブースト用ＴＦＴのソース電極
２７ｄ    ブースト用ＴＦＴのドレイン電極
３０    クリア回路
３１    クリア用ＴＦＴ
４１    タイミングコントローラ
４２    レベルシフタ回路
１００    アクティブマトリクス基板
ＧＬ    ゲートバスライン
ＳＬ    ソースバスライン
ＶＬ    信号出力線
ＤＬ１    第１駆動信号線
ＤＬ２    第２駆動信号線
ＤＬ３    第３駆動信号線
ＤＧ１、ＤＧ１’、ＤＧ２、ＤＧ２’、ＤＧ３    駆動信号線群
Ｎ１、Ｎ２    ノード
ＤＲ    表示領域
ＦＲ    周辺領域
【図１】
2019174596.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【手続補正書】
【提出日】令和1年6月14日(2019.6.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、
を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
第１駆動信号Ｓによって駆動されるセット部であって、前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
第２駆動信号Ｒによって駆動されるリセット部であって、前記ノードの電位をリセットするリセット動作を行うリセット部と、
第３駆動信号Ｂによって駆動されるブースト部であって、前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、を含み、
前記第１駆動信号Ｓの振幅と前記第２駆動信号Ｒの振幅とが同じであり、
前記第３駆動信号Ｂの振幅が、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒの振幅と異なる、アクティブマトリクス基板。
【請求項２】
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒの振幅は、前記第３駆動信号Ｂの振幅よりも小さい、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位と、前記第３駆動信号Ｂのハイレベル電位とが同じであり、
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位は、前記第３駆動信号Ｂのローレベル電位よりも高い、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂの生成に用いられる複数レベルの電源電圧を供給する電源回路部をさらに備え、
前記複数レベルの電源電圧は、前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂのハイレベル電位に対応するハイレベル電源電圧と、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位に対応する第１ローレベル電源電圧と、前記第３駆動信号Ｂのローレベル電位に対応する第２ローレベル電源電圧とである、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位と、前記第３駆動信号Ｂのローレベル電位とが同じであり、
前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位は、前記第３駆動信号Ｂのハイレベル電位よりも低い、請求項２に記載のアクティブマトリクス基板。
【請求項６】
前記第１駆動信号Ｓ、前記第２駆動信号Ｒおよび前記第３駆動信号Ｂの生成に用いられる複数レベルの電源電圧を供給する電源回路部をさらに備え、
前記複数レベルの電源電圧は、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒおよび前記第３駆動信号Ｂのローレベル電位に対応するローレベル電源電圧と、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのハイレベル電位に対応する第１ハイレベル電源電圧と、前記第３駆動信号Ｂのハイレベル電位に対応する第２ハイレベル電源電圧とである、請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記スイッチングＴＦＴの閾値電圧をＶｔｈｓｗ、前記表示信号のローレベル電位をＶｓｌ、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒのローレベル電位をＶＤＬ１とすると、ＶＤＬ１−Ｖｓｌ−Ｖｔｈｓｗ＜０の関係が満足される、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記１個の単位回路の前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン
状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記１個の単位回路の前記第２スイッチングＴＦＴに接続された第２ブースト回路と、前記１個の単位回路の前記第３スイッチングＴＦＴに接続された第３ブースト回路と、を含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１２】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１３】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
【請求項１５】
前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む、請求項１から１４のいずれかに記載のアクティブマトリクス基板。
【請求項１６】
前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、
前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項１７】
前記セット部は、前記リセット部としても機能して前記セット動作および前記リセット動作を互いに異なるタイミングで行うセット・リセット部である、請求項１から１６のいずれかに記載のアクティブマトリクス基板。
【請求項１８】
前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として酸化物半導体層を含む、請求項１から１７のいずれかに記載のアクティブマトリクス基板。
【請求項１９】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１８に記載のアクティブマトリクス基板。
【請求項２０】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１９に記載のアクティブマトリクス基板。
【請求項２１】
前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタである、請求項１から１７のいずれかに記載のアクティブマトリクス基板。
【請求項２２】
請求項１から２１のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の実施形態によるアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、基板と、前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、前記周辺領域に配置され、複数の出力端子を含むソースドライバと、それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、前記複数の単位回路のそれぞれは、前記１本の信号出力線に接続されたｎ本の分岐配線と、それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、を含み、前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、前記複数個のブースト回路のそれぞれは、第１駆動信号Ｓによって駆動されるセット部であって、前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、第２駆動信号Ｒによって駆動されるリセット部であって、前記ノードの電位をリセットするリセット動作を行うリセット部と、第３駆動信号Ｂによって駆動されるブースト部であって、前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、を含み、前記第１駆動信号Ｓの振幅と前記第２駆動信号Ｒの振幅とが同じであり、前記第３駆動信号Ｂの振幅が、前記第１駆動信号Ｓおよび前記第２駆動信号Ｒの振幅と異なる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
図１１に、本実施形態の他の改変例のアクティブマトリクス基板１００Ｂを示す。図１１に示すアクティブマトリクス基板１００Ｂでは、セット信号Ｓおよびリセット信号Ｒのローレベル電位と、ブースト信号Ｂのローレベル電位とが同じである。また、セット信号Ｓおよびリセット信号Ｒのハイレベル電位は、ブースト信号Ｂのハイレベル電位よりも低い。そのため、アクティブマトリクス基板１００Ｂの電源回路部８は、セット信号Ｓ、リセット信号Ｒおよびブースト信号Ｂのローレベル電位に対応するローレベル電源電圧ＶＤＬと、セット信号Ｓおよびリセット信号Ｒのハイレベル電位に対応する第１ハイレベル電源電圧ＶＤＨ１と、ブースト信号Ｂのハイレベル電位に対応する第２ハイレベル電源電圧ＶＤＨ２（ＶＤＨ１＜ＶＤＨ２である）とを供給する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
図１８に示されている３個のブースト回路２０Ａ、２０Ｂおよび２０Ｃのうちのブースト回路２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａおよび第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂに共通に接続されている。また、ブースト回路２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｃおよび第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｄに共通に接続されている。また、ブースト回路２０Ｃは、第１単位回路１１Ａの第３スイッチングＴＦＴ１２Ｅおよび第２単位回路１１Ｂの第３スイッチングＴＦＴ１２Ｆに共通に接続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１９５
【補正方法】変更
【補正の内容】
【０１９５】
次に、時刻ｔ２において、第２駆動信号線ＤＬ２Ａの電位がローレベルとなるとともに、第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト回路２０Ａのブースト部２３に入力される。これにより、ノードＮ１Ａの電位が昇圧される（ブースト動作）。ノードＮ１Ａの電位が昇圧されることにより、スイッチングＴＦＴ１２Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１９８
【補正方法】変更
【補正の内容】
【０１９８】
続いて、時刻ｔ５において、第２駆動信号線ＤＬ２Ｂの電位がローレベルとなるとともに、第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト回路２０Ｃのブースト部２３に入力される。これにより、ノードＮ１Ｂの電位が昇圧される（ブースト動作）。ノードＮ１Ｂの電位が昇圧されることにより、スイッチングＴＦＴ１２Ｃを介したソースバスラインＳＬ３の充電が十分に行われる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正の内容】
【０２０３】
ブースト部２３は、容量素子（ブースト用容量素子）２６を含む。ブースト用容量素子２６は、第３駆動信号線ＤＬ３に接続された電極（第１容量電極）と、ノードＮ１に接続された電極（第２容量電極）とを含む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０２０５
【補正方法】変更
【補正の内容】
【０２０５】
まず、時刻ｔ１において、第２駆動信号線ＤＬ２の電位（リセット信号Ｒ）がハイレベル（ＶＤＨ１）のまま、第１駆動信号線ＤＬ１の電位（セット信号Ｓ）がローレベル（ＶＤＬ１）からハイレベル（ＶＤＨ１）に変化すると、セット・リセット用ＴＦＴ２４ＳＲがオン状態となり、ノードＮ１がプリチャージされる。このとき、セット・リセット用ＴＦＴ２４ＳＲのゲート電極およびドレイン電極が同電位であり、セット・リセット用ＴＦＴ２４ＳＲはいわばダイオード接続された状態であるので、セット用ＴＦＴ２４ＳＲの閾値電圧をＶｔｈとすると、ノードＮ１は、（ＶＤＨ１−Ｖｔｈ）の電位までプリチャージされる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２０９
【補正方法】変更
【補正の内容】
【０２０９】
図３に示したＤＥＭＵＸ回路１０では、ブースト回路２０は、セット部２１、リセット部２２およびブースト部２３から構成される。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｍでは、ブースト回路２０は、セット・リセット部２１ＳＲおよびブースト部２３から構成される。従って、本実施形態によれば、ブースト回路２０の素子数を少なくすることができる。例えば、図５に例示した構成では、ブースト回路２０は、２つのＴＦＴ（セット用ＴＦＴ２４およびリセット用ＴＦＴ２５）および１つの容量素子（ブースト用容量素子２６）から構成されるのに対し、図２９に例示した構成では、ブースト回路２０は、１つのＴＦＴ（セット・リセット用ＴＦＴ２４ＳＲ）および１つの容量素子（ブースト用容量素子２６）から構成される。そのため、本実施形態によれば、いっそうの狭額縁化を図ることができる。