(57)【要約】【課題】貫通電極の不良を抑制することである。【解決手段】実施形態の一つによれば、半導体装置の製造方法は、第１の面にデバイスが形成されたデバイス基板の第１面を接着剤を介して支持基板に貼り合わせる工程と、デバイス基板を支持基板に張り合わせた後、ＲＩＥで半導体基板を形成する際の面内加工レートに基づいてデバイス基板の第１面の反対面の第２面側を研削して薄化する工程と、デバイス基板を薄化後、ＲＩＥによりデバイス基板を貫通するホールを形成する工程と、ホールに金属を埋め込んで貫通電極を形成する工程と、を含む。【選択図】図１
2019201030.tif 000002
【特許請求の範囲】
【請求項１】
第１の面にデバイスが形成されたデバイス基板の第１面を接着剤を介して支持基板に貼
り合わせる工程と、
前記デバイス基板を前記支持基板に張り合わせた後、ＲＩＥで前記半導体基板を形成す
る際の面内加工レートに基づいて前記デバイス基板の前記第１面の反対面の第２面側を研
削して薄化する工程と、
前記デバイス基板を薄化後、ＲＩＥにより前記デバイス基板を貫通するホールを形成す
る工程と、
前記ホールに金属を埋め込んで貫通電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記薄化する工程において、中心領域の厚さよりも外周領域の厚さが薄くなるように研
削する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ホールを形成する工程において、前記第１のウエハの外周領域における加工レート
は中心領域における加工レートよりも小さい請求項１に記載半導体装置の製造方法。
【請求項４】
ＲＩＥで前記半導体基板を形成する際の面内加工レートに基づいて、第１の面にデバイ
スが形成されたデバイス基板の第１面を第１の接着剤を介して支持基板に貼り合わせる工
程と、
前記デバイス基板を前記支持基板に張り合わせた後、前記第１面の反対面の第２面側を
研削して薄化する工程と、
前記デバイス基板を薄化後、ＲＩＥにより前記デバイス基板を貫通するホールを形成す
る工程と、
前記ホールに金属を埋め込んで貫通電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記貼り合わせる工程において、
前記第１の接着剤は前記デバイス基板の第１面の全面に設けられ、
第２の接着剤は前記第１の接着剤上に部分的に設けられる請求項４に記載の半導体装置
の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に貫通電極を形成する方法において、半導体デバイスが形成された側のデバ
イス基板の表面に支持基板を貼り合わせ、支持基板を支持した状態でデバイス基板を裏面
側から研削して薄化した後、ＲＩＥ（反応性イオンエッチング）により加工して貫通電極
を形成するためのホールを形成する方法がある。
ＲＩＥにより半導体基板を加工してホールを形成する際、半導体デバイスの領域ごとに
エッチングレート（加工レート）にばらつきが生じる場合がある。領域ごとにエッチング
レートのばらつきが生じると、必要以上にデバイス基板を加工した場合はホールの底部の
形状が開口部と比較して幅広の形状となり、デバイス基板の加工が不十分の場合はホール
の底部の形状は開口部と比較して細い形状となる。深さ方向に対して幅が異なる貫通電極
(ＴＳＶ、ＴＨＲＯＵＧＨ  ＳＩＬＩＣＯＮ  ＶＩＡ)を形成した場合、一様な幅を有する
貫通電極と比較して、電気抵抗が異なるためデバイス不良の原因となる。
このため、ホールの底部の幅を適正に管理することが必要である。しかしながら、ウエ
ハの中心領域と外周領域とでＲＩＥプロセスにおける面内傾向が発生する。このような面
内傾向の影響を小さくし、ホールの加工精度を上げるためには、遅いエッチングレートの
条件を用いて加工する方法があるが、生産性が低下する問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１１４８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の半導体装置の製造方法の課題は、貫通電極の不良を抑制することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置の製造方法は、第１の面にデバイスが形成されたデバイス基板の
第１面を接着剤を介して支持基板に張り合わせる工程と、デバイス基板を支持基板に張り
合わせた後、ＲＩＥで半導体基板を形成する際の面内加工レートに基づいて、デバイス基
板の第１面の反対面の第２面側を研削して薄化する工程と、デバイス基板を薄化後、ＲＩ
Ｅにより、デバイス基板を貫通するホールを形成する工程と、ホールに金属を埋め込んで
貫通電極を形成する工程と、を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態１に係る半導体装置の製造工程の断面視による説明図である。
【図２】図２は、実施形態に係るＲＩＥの面内のエッチングレートを説明する図である。
【図３】図３は、実施形態２に係る半導体装置の製造工程の断面視による説明図である。
【図４】図４は、実施形態３に係る半導体装置の製造工程の断面視による説明図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体装置の製造方法について詳細に説明
する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態１）
図１は、実施形態１に係る半導体装置の製造工程の断面視による説明図である。図１（
ａ）に示すように、表面（第１面）側に複数の半導体デバイス１０２ａを備えたデバイス
基板１０１ａを用意する。複数の半導体デバイス１０２ａは、たとえば、ＮＡＮＤ型ＥＥ
ＰＲＯＭ（ＥＬＥＣＴＲＩＣＡＬＬＹ  ＥＲＡＳＡＢＬＥ  ＡＮＤ  ＰＲＯＧＲＡＭＭＡ
ＢＬＥ  ＲＥＡＤ−ＯＮＬＹ  ＭＥＭＯＲＹ）等を有する半導体メモリチップである。デ
バイス基板１０は、例えば、略円盤形状を有するシリコンウェハなどである。
【０００９】
その後、図１（ｂ）に示すように、デバイス基板１０１ａの表面側を、第１の接着剤１
０４を介して支持基板１０３に貼り合わせる。これにより、後述のデバイス基板１０１ａ
を研削する工程においてデバイス基板１０１ａの裏面を良好に加工することができる。支
持基板１０３には、例えば、ガラスやシリコンなどを用い、径および厚さがデバイス基板
１０と略同一の円盤状の基板である。なお、支持基板１０３の材料や径、厚さなどの形状
は、これに限定されるものではない。
【００１０】
続いて、図１（ｃ）に示すように、後述するデバイス基板１０１ａの面内におけるＲＩ
Ｅのエッチングレートに基づいて、グラインダを用いてデバイス基板１０１ａを裏面（第
２面）１０１ｂ側から研削し、薄化する。薄化された基板は、デバイス基板１０１ｃとす
る。本実施形態において、デバイス基板１０１ｃの中心領域の厚さは、例えば、デバイス
基板１０１ｃの外周領域の厚さと比較して厚い。また、デバイス基板１０１ｃの外周領域
は内側へ傾斜している。後述のＲＩＥプロセスでデバイス基板（Ｓｉ）は等方的にエッチ
ングされるため、ホールの底部における直径ばらつきを２μｍ以下に抑えるためにはデバ
イス基板（Ｓｉ）の厚さを所望の厚さの±２μｍ以下にして薄化する必要がある。
【００１１】
続いて、図１（ｄ）に示すように、デバイス基板１０１ｃの裏面側をＲＩＥにより加工
し、複数のホールＨを形成する。複数のホールＨはデバイス基板１０１ｃを貫通するホー
ルである。加工された基板はデバイス基板１０１ｄとする。図１（ｄ）において、デバイ
ス基板１０１ｃの領域ごとのＲＩＥの加工レートは、例えば、デバイス基板１０１ｃの中
心領域では大きく、デバイス基板１０１ｃの外周領域では小さいものとする。
その後、複数のホールに金属を埋め込んで複数の貫通電極（図示しない）を形成する。
貫通電極が形成されたデバイス基板１０１ｄは、支持基板１０３から剥離し、かかるデバ
イス基板１０１ｄを個片化する。個片化されたデバイス基板１０１ｄは複数積層させるこ
とにより半導体チップが形成される。
【００１２】
図２は、実施形態１に係るデバイス基板の面内におけるＲＩＥのエッチングレートを説
明する図である。図２において、横軸はデバイス基板の中心からの距離、縦軸はＲＩＥに
より加工した際の加工レートを示している。本実施形態において、ＲＩＥによる加工レー
トは、デバイス基板１０１ａの中心領域では大きく、外周領域では小さく、さらに外周領
域に置いて中心領域から離れるほど小さくなる。このため、均一な厚さのデバイスを基板
をＲＩＥで加工しようとすると、デバイス基板１０１が過剰に加工される場合やデバイス
基板１０１ａが十分に加工されない場合が生じる。
デバイス基板１０１ａを過剰に加工された場合、ホールの底部の直径が大きくなる。ホ
ールの形成後、ホール内にＰＶＤ等でＴｉなどの金属を含むバリアメタルを形成するが、
ホールの底部には十分な膜厚のバリアメタルが形成されにくい。これにより、ホール内に
貫通電極を形成する際のめっき成長が阻害されることに起因するオープン不良が発生する
。また、バリア性が不十分であることにより貫通電極に含まれるＣｕ等の金属が半導体基
板に拡散することに起因するリーク不良が発生する。
デバイス基板１０１ａの加工が十分にされなかった場合、オープン不良が発生する。
【００１３】
本実施形態において、デバイス基板１０１ｃのＲＩＥによる面内のエッチングレート（
加工レート）に基づいて、中心領域の厚さよりも外周領域の厚さが薄くなるようにデバイ
ス基板１０１ｃの裏面を研削し、薄化する。これにより、必要以上にデバイス基板が加工
されたり、デバイス基板が十分に加工されないことを防ぐことができる。これにより、深
さごとに直径が異なるホールが形成されるのを抑制することができる。つまり、均一な直
径を有する貫通電極を複数形成することができる。
なお、本実施形態において、あらかじめ別に用意したデバイス基板１０１ａをＲＩＥに
より加工し、加工後デバイス基板を測定して得られた測定結果から領域ごとのエッチング
レートを見積もってもよい。
【００１４】
（実施形態２）
図３（ａ）に示すように、表面側に複数の半導体デバイス２０２ａを備えたデバイス基
板２０１ａを用意する。
実施形態１では、デバイス基板１０１ａと支持基板１０３とが、均一な厚さの第１の接
着剤１０４を介して貼り合わされていたが、実施形態２では、ＲＩＥの面内のエッチング
レート（加工レート）に基づいて第２の接着剤２０４の厚さを制御する。これにより、第
２の接着剤２０４上に形成されたデバイス基板２０１ａは下に凸に反らせた状態で支持基
板２０３に張り合わされる。第２の実施形態の他の構成は、第１の実施形態の対応する構
成と同様でよい。
【００１５】
その後、図３（ｂ）に示すように、デバイス基板２０１ａの表面側を、第２の接着剤２
０４を介して支持基板２０３に貼り合わせる。この時、例えば図２に示すような、ＲＩＥ
の面内におけるエッチングレート（加工レート）に基づいて第２の接着剤２０４の厚さを
制御する。例えば、第２の接着剤２０４の外周領域の厚さは、中心領域の厚さと比較して
厚い。これにより、デバイス基板２０１ａを下に凸に反らせた状態で、接着剤２０４を介
して支持基板２０３に貼り合わせされる。
【００１６】
その後、図３（ｃ）に示すように、デバイス基板２０１ａを裏面２０１ｂ側から平坦と
なるようにグラインダ加工し、薄化する。薄化したデバイス基板はデバイス基板２０１ｃ
とする。
その後、図３（ｄ）に示すように、ＲＩＥによりデバイス基板２０１ｃを加工し、裏面
側に複数のホールＨを形成し、デバイス基板２０１ｄとする。
その後、複数のホールＨに金属を埋め込んで複数の貫通電極（図示しない）を形成する
。貫通電極が形成されたデバイス基板２０１ｄは、支持基板２０３から剥離し、かかるデ
バイス基板２０１ｄを個片化する。個片化されたデバイス基板２０１ｄは複数積層させる
ことにより半導体チップが形成される。
【００１７】
本実施形態において、ＲＩＥの面内のエッチングレート（加工レート）に基づいて第１
の接着剤２０４の厚さを制御することにより、グラインダで研削薄化した際に、領域ごと
に所望の厚さを有するデバイス基板２０１ｃを得ることができる。これにより、ＲＩＥに
よりホールを形成する際、必要以上にデバイス基板２０１ａが加工されたり、デバイス基
板２０１ａが十分に加工されないことを防ぐことができる。これにより、深さごとに直径
が異なるホールＨが形成されるのを抑制することができる。つまり、均一な直径を有する
複数の貫通電極を形成することができる。
【００１８】
（実施形態３）
実施形態２では、第２の接着剤２０４を用いてデバイス基板を支持基板２０３に貼り合
わせたが、実施形態３では、複数の接着剤を用いて多層構造の接着剤を形成する。第３の
実施形態の他の構成は、第１の実施形態の対応する構成と同様でよい。
図４（ａ）に示すように、表面側に複数の半導体デバイス３０２ａを備えたデバイス基
板３０１ａを用意する。
【００１９】
その後、図４（ｂ）に示すように、デバイス基板３０１ａの表面側を、複数の接着剤を
介して支持基板３０３に貼り合わせる。支持基板３０３の全面に第３の接着剤３０４が塗
布され、第３の接着剤３０４の外周領域には第４の接着剤３０５が塗布される。この時、
第３の接着剤３０４及び第４の接着剤３０５を合わせた厚みは、例えば図２に示すような
、ＲＩＥの面内における領域ごとのエッチングレート（加工レート）に基づいて制御する
。その後、デバイス基板３０１ａを第３の接着剤３０４及び第４の接着剤３０５を介して
支持基板２０３に貼り合わせる。この時、デバイス基板３０１ａは第２の接着剤３０５の
厚さの分だけ反った状態となる。
【００２０】
その後、図４（ｃ）に示すように、デバイス基板３０１ａを裏面３０１ｂ側から平坦と
なるようにグラインダで加工し、薄化する。薄化したデバイス基板はデバイス基板３０１
ｃとする。
続いて、図４（ｄ）に示すように、ＲＩＥによりデバイス基板３０１ｃを加工し、裏面
側に複数のホールＨを形成されたデバイス基板３０１ｄを得る。
その後、複数のホールに金属を埋め込んで複数の貫通電極（図示しない）を形成する。
貫通電極が形成されたデバイス基板３０１ｄは、支持基板３０３から剥離し、かかるデバ
イス基板３０１ｄを個片化する。個片化されたデバイス基板３０１ｄは複数積層させるこ
とにより半導体チップが形成される。
【００２１】
本実施形態において、ＲＩＥの面内における領域ごとのエッチングレート（加工レート
）に基づいて、積層した接着剤の厚さを制御するので、デバイス基板３０１ａを裏面３０
１ｂ側から加工して平坦化し、得られたデバイス基板３０１ｃを加工してホールを形成す
る際、必要以上にデバイス基板３０１ｃが加工されたり、デバイス基板３０１ｃが十分に
加工されないことを防ぐことができる。これにより、深さごとに直径が異なるホールＨが
形成されるのを抑制することができる。つまり、均一な直径を有する複数の貫通電極を形
成することができる。
なお本実施形態において、全面に形成した第３の接着剤３０４と部分的に形成した第４
の接着剤３０５を組合せることで接着剤厚さを制御したが、所望の厚さのデバイス基板３
０１ｄを得るために、必要に応じて第４の接着剤３０５を内周に形成していてもよい。ま
た、接着剤を３層以上に積層して接着剤の厚さを制御してもよい。さらに第３の接着剤３
０４で十分に支持基板３０３とデバイス基板３０１ａを接着できる場合には、第４の接着
剤３０５は接着機能を有さずに厚さ制御機能のみを持つ材料でも良い。
【００２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【００２３】
１０１ａ  デバイス基板、  １０２ａ  半導体デバイス、  １０３  支持基板、
１０４  第１の接着剤、  Ｈ  ホール
【図１】
2019201030.tif 000003
【図２】
2019201030.tif 000004
【図３】
2019201030.tif 000005
【図４】
2019201030.tif 000006