(57)【要約】【課題】表示品位の劣化を抑制することが可能な表示装置を提供する。【解決手段】容量電極と、前記容量電極に重畳する第１画素電極と、前記容量電極に重畳し、前記第１画素電極に隣接する第２画素電極と、前記第１画素電極と前記第２画素電極との間に位置し、前記第１画素電極及び前記第２画素電極それぞれから離間しているシールド層と、共通電極と、前記共通電極と前記第１画素電極との間、及び、前記共通電極と前記シールド層との間に位置する電気泳動素子と、を備え、前記第１画素電極と前記第２画素電極とは、第１方向に沿って並び、前記シールド層は、前記第１画素電極と前記第２画素電極との間において、前記第１方向に交差する第２方向に沿って延出している、表示装置。【選択図】  図２
2019174648.tif 000002
【特許請求の範囲】
【請求項１】
容量電極と、
前記容量電極に重畳する第１画素電極と、
前記容量電極に重畳し、前記第１画素電極に隣接する第２画素電極と、
前記第１画素電極と前記第２画素電極との間に位置し、前記第１画素電極及び前記第２画素電極それぞれから離間しているシールド層と、
共通電極と、
前記共通電極と前記第１画素電極との間、及び、前記共通電極と前記シールド層との間に位置する電気泳動素子と、を備え、
前記第１画素電極と前記第２画素電極とは、第１方向に沿って並び、
前記シールド層は、前記第１画素電極と前記第２画素電極との間において、前記第１方向に交差する第２方向に沿って延出している、表示装置。
【請求項２】
前記第１画素電極、前記第２画素電極、及び、前記シールド層は、同一層に位置し、
前記シールド層と前記第１画素電極との第１間隔、及び、前記シールド層と前記第２画素電極との第２間隔は、前記シールド層と前記電気泳動素子との第３間隔より小さい、請求項１に記載の表示装置。
【請求項３】
前記シールド層は、平面視で、前記第１画素電極を囲む格子状に形成されている、請求項１または２に記載の表示装置。
【請求項４】
さらに、前記第１画素電極及び前記第２画素電極のそれぞれに重畳する金属配線を備え、
前記シールド層は、前記金属配線と交差する、請求項１乃至３のいずれか１項に記載の表示装置。
【請求項５】
第１方向に沿って延出した走査線と、
前記第１方向に交差する第２方向に延出した信号線と、
前記走査線と前記信号線に重畳する容量電極と、
前記容量電極に重畳する画素電極と、
平面視で、前記画素電極を囲む格子状に形成されたシールド層と、を備え、
前記シールド層は、前記画素電極から離間し、
前記シールド層は、平面視で、前記走査線及び前記信号線と交差する、表示装置。
【請求項６】
前記シールド層は、電気的にフローティングである、請求項１乃至５のいずれか１項に記載の表示装置。
【請求項７】
容量電極と、
前記容量電極に重畳する第１画素電極と、
前記容量電極に重畳し、前記第１画素電極に隣接する第２画素電極と、
共通電極と、
前記共通電極と前記第１画素電極との間に位置する電気泳動素子と、を備え、
前記第１画素電極と前記第２画素電極との第１間隔は、
前記第１画素電極と前記電気泳動素子との第２間隔より小さい、表示装置。
【請求項８】
前記第１間隔は、前記第２間隔の１／３以下である請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
一例では、素子基板と対向基板との間に、電気泳動素子を挟持した電気泳動表示装置が開示されている。この電気泳動表示装置によれば、表示部のほぼ全面に亘って容量電極が形成され、すべての画素電極が容量電極と重なることが開示されている。このような電気泳動表示装置においては、隣接する画素電極の隙間において、容量電極からの電界が漏れるおそれがある。画素電極間の漏えい電界は、電気泳動素子の誤動作を招き、表示品位の劣化を引き起こすおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２１０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、表示品位の劣化を抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
本実施形態によれば、
容量電極と、前記容量電極に重畳する第１画素電極と、前記容量電極に重畳し、前記第１画素電極に隣接する第２画素電極と、前記第１画素電極と前記第２画素電極との間に位置し、前記第１画素電極及び前記第２画素電極それぞれから離間しているシールド層と、共通電極と、前記共通電極と前記第１画素電極との間、及び、前記共通電極と前記シールド層との間に位置する電気泳動素子と、を備え、前記第１画素電極と前記第２画素電極とは、第１方向に沿って並び、前記シールド層は、前記第１画素電極と前記第２画素電極との間において、前記第１方向に交差する第２方向に沿って延出している、表示装置が提供される。  
本実施形態によれば、
第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に延出した信号線と、前記走査線と前記信号線に重畳する容量電極と、前記容量電極に重畳する画素電極と、平面視で、前記画素電極を囲む格子状に形成されたシールド層と、を備え、前記シールド層は、前記画素電極から離間し、前記シールド層は、平面視で、前記走査線及び前記信号線と交差する、表示装置が提供される。  
本実施形態によれば、
容量電極と、前記容量電極に重畳する第１画素電極と、前記容量電極に重畳し、前記第１画素電極に隣接する第２画素電極と、共通電極と、前記共通電極と前記第１画素電極との間に位置する電気泳動素子と、を備え、前記第１画素電極と前記第２画素電極との第１間隔は、前記第１画素電極と前記電気泳動素子との第２間隔より小さい、表示装置が提供される。  
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。
【図２】図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。
【図３】図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。
【図４】図４は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。
【図５】図５は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。
【図６】図６は、図５に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。
【図７】図７は、図１に示した表示装置ＤＳＰの画素ＰＸの第３構成例を示す断面図である。
【図８】図８は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す平面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００８】
図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、互いに９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端側の位置を上方（あるいは、単に上）と称し、矢印の後端側の位置を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。
【０００９】
表示装置ＤＳＰは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、を備えている。画像を表示する表示部ＤＡは、平面視で第１基板ＳＵＢ１及び第２基板ＳＵＢ２が重畳する領域に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡの周囲の非表示部ＮＤＡは、額縁状に形成されている。ゲートドライバＧＤ１及びＧＤ２、及び、ソースドライバＳＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられている。また、給電パッドＰＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられ、第２基板ＳＵＢ２と重畳している。給電パッドＰＤは、コモン電位の電源ＣＤに接続されている。  
フレキシブル配線基板２は、第１基板ＳＵＢ１に接続されている。ＩＣチップ３は、フレキシブル配線基板２に接続されている。なお、ＩＣチップ３は、第１基板ＳＵＢ１に接続されてもよい。ゲートドライバＧＤ１及びＧＤ２、ソースドライバＳＤ、及び、電源ＣＤは、ＩＣチップ３に内蔵されてもよい。
【００１０】
図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。ここでは、画素ＰＸのうち、図１に示した第１基板ＳＵＢ１が備える主な要素のみを図示している。第１基板ＳＵＢ１は、走査線Ｇ、信号線Ｓ１及びＳ２、スイッチング素子ＳＷ、容量電極１００、画素電極ＰＥ１乃至ＰＥ５、及び、シールド層ＳＬＤを備えている。
【００１１】
走査線Ｇは、第１方向Ｘに沿って延出し、図１に示したゲートドライバＧＤ１及びＧＤ２のいずれかに接続されている。信号線Ｓ１及びＳ２は、第１方向Ｘに間隔をおいて並んでいる。信号線Ｓ１及びＳ２は、第２方向Ｙに沿って延出し、図１に示したソースドライバＳＤに接続されている。
【００１２】
スイッチング素子ＳＷは、走査線Ｇと信号線Ｓ１との交差部に位置している。スイッチング素子ＳＷは、半導体層ＳＣと、ゲート電極ＧＥと、ドレイン電極ＤＥと、を備えている。図示したスイッチング素子ＳＷは、ダブルゲート構造であるが、シングルゲート構造であってもよい。また、スイッチング素子ＳＷは、半導体層ＳＣの上にゲート電極ＧＥが配置されるトップゲート構造であってもよいし、半導体層ＳＣの下にゲート電極ＧＥが配置されるボトムゲート構造であってもよい。
【００１３】
半導体層ＳＣは、信号線Ｓ１と重畳する端部ＳＣＡと、ドレイン電極ＤＥと重畳する端部ＳＣＢと、を備えている。端部ＳＣＡは、貫通孔ＣＨ１において信号線Ｓ１と電気的に接続されている。端部ＳＣＢは、貫通孔ＣＨ２においてドレイン電極ＤＥと電気的に接続されている。半導体層ＳＣは、端部ＳＣＡと端部ＳＣＢとの間において、走査線Ｇと交差している。ゲート電極ＧＥは、走査線Ｇのうち、半導体層ＳＣと重畳する領域に相当する。ドレイン電極ＤＥは、島状に形成され、信号線Ｓ１と信号線Ｓ２との間に位置している。
【００１４】
容量電極１００は、第１方向Ｘ及び第２方向Ｙに並んだ複数の画素ＰＸに亘って配置され、また、走査線Ｇ、及び、信号線Ｓ１及びＳ２のいずれとも重畳している。容量電極１００は、各画素ＰＸにおいて、ドレイン電極ＤＥと重畳する位置に開口部ＯＰを有している。容量電極１００は、図１に示した表示部ＤＡの略全域に亘って形成され、非表示部ＮＤＡにおいて給電パッドＰＤと電気的に接続されている。
【００１５】
画素電極ＰＥ１は、画素ＰＸにおいて、容量電極１００、スイッチング素子ＳＷ、走査線Ｇ、信号線Ｓ１と重畳している。画素電極ＰＥ１は、開口部ＯＰ、及び、貫通孔ＣＨ３及びＣＨ４においてドレイン電極ＤＥと電気的に接続されている。図示した例では、画素電極ＰＥ１は、第１方向Ｘに沿った長さと第２方向Ｙに沿った長さとが等しい正方形状に形成されているが、この例に限らない。画素電極ＰＥ１は、第１方向Ｘまたは第２方向Ｙに延びた長方形状であってもよいし、その他の多角形であってもよい。  
図示したように、４つの画素電極ＰＥ２乃至ＰＥ５は、画素電極ＰＥ１の周囲に配置され、容量電極１００と重畳している。画素電極ＰＥ２、画素電極ＰＥ１、及び、画素電極ＰＥ３は、この順に第１方向Ｘに並び、走査線Ｇに重畳している。画素電極ＰＥ４、画素電極ＰＥ１、及び、画素電極ＰＥ５は、この順に第２方向Ｙに並び、信号線Ｓ１に重畳している。
【００１６】
シールド層ＳＬＤは、平面視で、画素電極ＰＥ１を囲む格子状に形成され、容量電極１００と重畳している。シールド層ＳＬＤは、例えば、電気的にフローティングの状態である。シールド層ＳＬＤは、画素電極ＰＥ１乃至ＰＥ５のそれぞれから離間している。シールド層ＳＬＤは、画素電極ＰＥ１と画素電極ＰＥ２との間、及び、画素電極ＰＥ１と画素電極ＰＥ３との間において、第２方向Ｙに沿って延出した部分ＳＬＤＹを有し、平面視で、走査線Ｇに交差している。シールド層ＳＬＤは、画素電極ＰＥ１と画素電極ＰＥ４との間、及び、画素電極ＰＥ１と画素電極ＰＥ５との間において、第１方向Ｘに沿って延出した部分ＳＬＤＸを有し、平面視で、信号線Ｓ１に交差している。
【００１７】
図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。第１基板ＳＵＢ１は、さらに、基材１０と、絶縁膜１１乃至１４と、を備えている。基材１０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成された絶縁基板である。基材１０は、第２基板ＳＵＢ２に対して観察位置の反対側に位置しているため、不透明な基材であってもよいし、透明な基材であってもよい。
【００１８】
走査線Ｇと一体のゲート電極ＧＥは、基材１０の上に位置し、絶縁膜１１によって覆われている。走査線Ｇ及びゲート電極ＧＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、積層構造であってもよい。半導体層ＳＣは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣは、例えば、多結晶シリコン（例えば低温ポリシリコン）によって形成されているが、アモルファスシリコンや酸化物半導体によって形成されてもよい。信号線Ｓ１及びドレイン電極ＤＥは、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。信号線Ｓ１及びドレイン電極ＤＥは、同一材料によって形成され、例えば、上記の金属材料を用いて形成されている。信号線Ｓ１は、絶縁膜１２を貫通する貫通孔ＣＨ１において、半導体層ＳＣにコンタクトしている。ドレイン電極ＤＥは、絶縁膜１２を貫通する貫通孔ＣＨ２において、半導体層ＳＣにコンタクトしている。
【００１９】
容量電極１００は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。容量電極１００は、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。  
画素電極ＰＥ１は、絶縁膜１４の上に位置している。画素電極ＰＥ１は、容量電極１００の開口部ＯＰ、絶縁膜１３を貫通する貫通孔ＣＨ３、及び、絶縁膜１４を貫通する貫通孔ＣＨ４において、ドレイン電極ＤＥにコンタクトしている。画素電極ＰＥ１は、例えば、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。画素電極ＰＥ１は、絶縁膜１４を介して容量電極１００と重畳し、画素ＰＸの容量を形成している。
【００２０】
絶縁膜１１、絶縁膜１２、及び、絶縁膜１４は、いずれも、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機材料によって形成された無機絶縁膜に相当する。これらの絶縁膜１１、絶縁膜１２、及び、絶縁膜１４は、それぞれが単層構造であってもよいし、積層構造であってもよい。絶縁膜１３は、アクリル樹脂などの有機材料によって形成された有機絶縁膜に相当する。絶縁膜１３は、上記の無機絶縁膜（絶縁膜１１、絶縁膜１２、及び、絶縁膜１４）のいずれよりも厚く形成されている。
【００２１】
第２基板ＳＵＢ２は、基材２０と、共通電極ＣＥと、電気泳動素子２１と、を備えている。図示した例では、第２基板ＳＵＢ２は、画素ＰＸを区画する遮光層を備えていない。基材２０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成されている。基材２０は、第１基板ＳＵＢ１に対して観察位置側に位置しているため、透明な基材である。共通電極ＣＥは、基材２０と電気泳動素子２１との間に位置している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。共通電極ＣＥは、図１に示した非表示部ＮＤＡにおいて、給電パッドＰＤと電気的に接続されている。つまり、共通電極ＣＥは、容量電極１００と同電位である。電気泳動素子２１は、画素電極ＰＥ１と共通電極ＣＥとの間に位置している。電気泳動素子２１は、Ｘ−Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
【００２２】
第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図示した例では、粘着層４０は、画素電極ＰＥ１と電気泳動素子２１との間に位置している。
【００２３】
マイクロカプセル３０は、例えば２０μｍ〜７０μｍ程度の粒径を有している。１つの画素電極ＰＥ１と共通電極ＣＥとの間には、複数のマイクロカプセル３０が配置されている。例えば、１辺の長さが百〜数百μｍ程度の矩形状、又は多角形状の画素電極ＰＥの上には、１個〜１０個程度のマイクロカプセル３０が配置されている。  
マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻３４は、例えば、アクリル樹脂等の透明な樹脂によって形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２及び白色粒子３３を分散させる液体である。黒色粒子３２及び白色粒子３３は、互いに逆極性の電荷を有している。例えば、黒色粒子３２は正に帯電し、白色粒子３３は負に帯電している。なお、マイクロカプセル３０は、黒色粒子３２及び白色粒子３３の他に、赤、緑、青、イエロー、シアン、マゼンタなどの他の色の電気泳動粒子を備えていてもよい。また、上記の他の色の電気泳動粒子は、黒色粒子３２及び白色粒子３３の少なくとも一方と置換されてもよい。
【００２４】
上記構成の電気泳動素子２１において、画素ＰＸが黒を表示する場合、画素電極ＰＥ１が共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥ１が正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥ１に引き寄せられる。その結果、第２基板ＳＵＢ２の上方から画素ＰＸを観察すると、黒色が視認される。  
一方、画素ＰＸが白を表示する場合、画素電極ＰＥ１が共通電極ＣＥよりも相対的に低電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥ１が負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥ１に引き寄せられる。その結果、画素ＰＸを観察すると白色が視認される。
【００２５】
図４は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。画素電極ＰＥ１乃至ＰＥ３、及び、シールド層ＳＬＤは、絶縁膜１４の上に位置している。画素電極ＰＥ１乃至ＰＥ３、及び、シールド層ＳＬＤは、同一層に位置し、同一材料によって形成されている。例えば、画素電極ＰＥ１乃至ＰＥ３、及び、シールド層ＳＬＤは、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。図示した例では、画素電極ＰＥ１乃至ＰＥ３は、絶縁膜１４を介して、容量電極１００と重畳し、それぞれの画素の容量を形成している。シールド層ＳＬＤも、絶縁膜１４を介して、容量電極１００と重畳している。電気泳動素子２１は、画素電極ＰＥ１乃至ＰＥ３と共通電極ＣＥとの間に位置している。また、及び、電気泳動素子２１は、シールド層ＳＬＤと共通電極ＣＥとの間に位置している。粘着層４０は、画素電極ＰＥ１乃至ＰＥ３と電気泳動素子２１との間に位置している。また、粘着層４０は、シールド層ＳＬＤと電気泳動素子２１との間に位置している。画素電極ＰＥ１乃至ＰＥ３とシールド層ＳＬＤとの間においては、粘着層４０は、絶縁膜１４に接している。
【００２６】
ここで、シールド層ＳＬＤと、画素電極ＰＥ１及びＰＥ２と、電気泳動素子２１との位置関係に着目する。  
シールド層ＳＬＤは、画素電極ＰＥ１と画素電極ＰＥ２との間に位置している。シールド層ＳＬＤと画素電極ＰＥ１との間隔Ｄ１、及び、シールド層ＳＬＤと画素電極ＰＥ２との間隔Ｄ２は、いずれも第１方向Ｘに沿った距離に相当する。間隔Ｄ１及びＤ２は、図２に示すように、それぞれ第２方向Ｙに沿ってほぼ一定である。シールド層ＳＬＤと電気泳動素子２１との間隔Ｄ３は、第３方向Ｚに沿った距離に相当する。粘着層４０がシールド層ＳＬＤ及び電気泳動素子２１のそれぞれに接する場合には、間隔Ｄ３は、シールド層ＳＬＤ上の粘着層４０の厚さに相当する。間隔Ｄ１は、間隔Ｄ２と略同等であってもよいし、間隔Ｄ２と異なってもよい。間隔Ｄ１及びＤ２は、間隔Ｄ３より小さい。また、間隔Ｄ１及びＤ２は、間隔Ｄ３の１／３以下であることが望ましい。間隔Ｄ１及びＤ２は、例えば、５ミクロン以下であり、望ましくは２ミクロン以下である。また、画素電極ＰＥ１と画素電極ＰＥ２との間において、シールド層ＳＬＤの第１方向Ｘに沿った幅Ｗ１は、間隔Ｄ１及びＤ２と同等以上である。  
なお、シールド層ＳＬＤは、画素電極ＰＥ１と画素電極ＰＥ３との間、画素電極ＰＥ１と画素電極ＰＥ４との間、及び、画素電極ＰＥ１と画素電極ＰＥ５との間においても、画素電極ＰＥ１と画素電極ＰＥ２との間と同様に配置されている。
【００２７】
一例では、隣接する画素電極ＰＥ１及びＰＥ２の第１方向Ｘに沿った間隔Ｄ４が１０ミクロンを超える場合、容量電極１００と画素電極ＰＥ１との間の電界、あるいは、容量電極１００と画素電極ＰＥ２との間の電界は、画素電極ＰＥ１及びＰＥ２の間隙から漏れるおそれがある。漏れた電界が粘着層４０の厚さを超えて第３方向Ｚに広がった場合には、電界は、電気泳動素子２１に作用するため、電気泳動素子２１の誤動作の原因となりうる。
【００２８】
本実施形態によれば、シールド層ＳＬＤは、容量電極１００が画素電極ＰＥ１及びＰＥ２と重畳しない領域において、容量電極１００と電気泳動素子２１との間に位置している。このため、容量電極１００と画素電極ＰＥ１との間の電界、あるいは、容量電極１００と画素電極ＰＥ２との間の電界は、シールド層ＳＬＤによってシールドされ、第３方向Ｚへの広がりが抑制される。したがって、電気泳動素子２１は、容量電極１００からの不所望な電界の影響を受けにくくなる。これにより、電気泳動素子２１の誤動作を抑制し、表示品位の劣化を抑制することができる。
【００２９】
また、要求される解像度、画素ＰＸのサイズ、画素電極ＰＥのサイズ等により、隣接する画素電極の間隔Ｄ４を、漏れ電界の影響を抑制するのに十分に小さく設定することが困難な場合がありうる。このようなレイアウトにおいては、画素電極ＰＥ１及びＰＥ２を製造する工程において、画素電極ＰＥ１及びＰＥ２の間にシールド層ＳＬＤを形成することで、別途の工程を追加することなく、漏れ電界の影響を抑制することができる。
【００３０】
図２乃至図４に示した第１構成例において、画素電極ＰＥ１は第１画素電極に相当し、画素電極ＰＥ２は第２画素電極に相当し、間隔Ｄ１は第１間隔に相当し、間隔Ｄ２は第２間隔に相当し、間隔Ｄ３は第３間隔に相当する。
【００３１】
次に、他の構成例について説明する。なお、各構成例において、第１構成例と同一の構成については同一の参照符号を付して説明を省略する場合がある。
【００３２】
図５は、図２に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。図５に示した第２構成例は、図２に示した第１構成例と比較して、シールド層ＳＬＤが省略されている点で相違している。平面視で、４つの画素電極ＰＥ２乃至ＰＥ５は、他の導電層を介することなく、画素電極ＰＥ１に隣接している。画素電極ＰＥ１及びＰＥ２の間隔Ｄ１２、及び、画素電極ＰＥ１及びＰＥ３の間隔Ｄ１３は、いずれも第１方向Ｘに沿った距離に相当する。画素電極ＰＥ１及びＰＥ４の間隔Ｄ１４、及び、画素電極ＰＥ１及びＰＥ５の間隔Ｄ１５は、いずれも第２方向Ｙに沿った距離に相当する。間隔Ｄ１２及びＤ１３は、それぞれ第２方向Ｙに沿ってほぼ一定である。間隔Ｄ１４及びＤ１５は、それぞれ第１方向Ｘに沿ってほぼ一定である。間隔Ｄ１２乃至Ｄ１５は、例えば図２に示した間隔Ｄ１とほぼ同等である。
【００３３】
図６は、図５に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。画素電極ＰＥ１と画素電極ＰＥ２との間、及び、画素電極ＰＥ１と画素電極ＰＥ３との間においては、粘着層４０は、絶縁膜１４に接している。  
画素電極ＰＥ１と電気泳動素子２１との間隔Ｄ１０は、第３方向Ｚに沿った距離に相当する。粘着層４０が画素電極ＰＥ１及び電気泳動素子２１のそれぞれに接する場合には、間隔Ｄ１０は、画素電極ＰＥ１上の粘着層４０の厚さに相当する。間隔Ｄ１２は、間隔Ｄ１３と略同等であってもよいし、間隔Ｄ１３と異なってもよい。間隔Ｄ１２及びＤ１３は、間隔Ｄ１０より小さい。また、間隔Ｄ１２及びＤ１３は、間隔Ｄ１０の１／３以下であることが望ましい。間隔Ｄ１２及びＤ１３は、例えば、５ミクロン以下であり、望ましくは２ミクロン以下である。  
なお、画素電極ＰＥ１と画素電極ＰＥ４との間隔Ｄ１４、及び、画素電極ＰＥ１と画素電極ＰＥ５との間隔Ｄ１５についても、間隔Ｄ１０の１／３以下であることが望ましく、５ミクロン以下であり、望ましくは２ミクロン以下である。
【００３４】
図５及び図６に示した第２構成例において、画素電極ＰＥ１は第１画素電極に相当し、画素電極ＰＥ２は第２画素電極に相当し、間隔Ｄ１２は第１間隔に相当し、間隔Ｄ１０は第２間隔に相当する。  
このような第２構成例においても、第１構成例と同様の効果が得られる。
【００３５】
図７は、図１に示した表示装置ＤＳＰの画素ＰＸの第３構成例を示す断面図である。図７に示した第３構成例は、図３に示した第１構成例と比較して、スイッチング素子ＳＷがトップゲート構造である点で相違している。すなわち、半導体層ＳＣは、基材１０と絶縁膜１１との間に位置している。なお、基材１０と半導体層ＳＣとの間に、他の絶縁膜が介在していてもよい。走査線Ｇと一体のゲート電極ＧＥは、絶縁膜１１と絶縁膜１２との間に位置している。信号線Ｓ１は、絶縁膜１１及び１２を貫通する貫通孔ＣＨ１において半導体層ＳＣにコンタクトしている。ドレイン電極ＤＥは、絶縁膜１１及び１２を貫通する貫通孔ＣＨ２において半導体層ＳＣにコンタクトしている。その他の構成については、第１構成例と同一である。  
このような第３構成例においても、上記の第１構成例と同様の効果が得られる。なお、第２構成例のスイッチング素子ＳＷとして、上記のトップゲート構造のスイッチング素子を適用してもよい。
【００３６】
図８は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す平面図である。図８に示した第４構成例は、図２に示した第１構成例と比較して、スイッチング素子ＳＷの形状が相違している。すなわち、走査線Ｇは、主要部ＧＭと、主要部ＧＭに繋がった分岐部ＧＡ及びＧＢを有している。主要部ＧＭは、第１方向Ｘに沿って延出している。分岐部ＧＡ及びＧＢは、それぞれ第２方向Ｙに沿って延出し、第１方向Ｘに沿って並んでいる。
半導体層ＳＣは、第１方向Ｘに沿って延出している。端部ＳＣＡは、貫通孔ＣＨ１によって信号線Ｓ１と電気的に接続されている。端部ＳＣＢは、ドレイン電極ＤＥと重畳し、貫通孔ＣＨ２においてドレイン電極ＤＥと電気的に接続されている。半導体層ＳＣは、端部ＳＣＡと端部ＳＣＢとの間において、分岐部ＧＡ及びＧＢと交差している。ゲート電極ＧＥは、分岐部ＧＡ及びＧＢのうち、半導体層ＳＣと重畳する領域に相当する。
【００３７】
容量電極１００は、各画素ＰＸにおいて、ドレイン電極ＤＥと重畳する位置に開口部ＯＰを有している。画素電極ＰＥは、開口部ＯＰ、貫通孔ＣＨ３及びＣＨ４においてドレイン電極ＤＥと電気的に接続されている。  
シールド層ＳＬＤは、平面視で、画素電極ＰＥ１を囲む格子状に形成され、容量電極１００と重畳している。シールド層ＳＬＤは、画素電極ＰＥ１乃至ＰＥ５のそれぞれから離間している。シールド層ＳＬＤは、画素電極ＰＥ１と画素電極ＰＥ２との間、及び、画素電極ＰＥ１と画素電極ＰＥ３との間において、走査線Ｇに交差し、画素電極ＰＥ１と画素電極ＰＥ４との間、及び、画素電極ＰＥ１と画素電極ＰＥ５との間において、信号線Ｓ１に交差している。
【００３８】
このような第４構成例においても、上記の第１構成例と同様の効果が得られる。なお、第２構成例のスイッチング素子ＳＷとして、図示した形状のスイッチング素子ＳＷを適用してもよい。また、スイッチング素子ＳＷとして、図７に示したトップゲート構造のスイッチング素子を適用してもよい。
【００３９】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な表示装置を提供することができる。
【００４０】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４１】
本明細書にて開示した構成から得られる表示装置の一例を以下に付記する。  
（１）
容量電極と、
前記容量電極に重畳する第１画素電極と、
前記容量電極に重畳し、前記第１画素電極に隣接する第２画素電極と、
前記第１画素電極と前記第２画素電極との間に位置し、前記第１画素電極及び前記第２画素電極それぞれから離間しているシールド層と、
共通電極と、
前記共通電極と前記第１画素電極との間、及び、前記共通電極と前記シールド層との間に位置する電気泳動素子と、を備え、
前記第１画素電極と前記第２画素電極とは、第１方向に沿って並び、
前記シールド層は、前記第１画素電極と前記第２画素電極との間において、前記第１方向に交差する第２方向に沿って延出している、表示装置。
（２）
前記第１画素電極、前記第２画素電極、及び、前記シールド層は、同一層に位置し、
前記シールド層と前記第１画素電極との第１間隔、及び、前記シールド層と前記第２画素電極との第２間隔は、前記シールド層と前記電気泳動素子との第３間隔より小さい、（１）に記載の表示装置。
（３）
前記第１間隔及び前記第２間隔は、前記第３間隔の１／３以下である（２）に記載の表示装置。
（４）
前記第１間隔及び前記第２間隔は、５ミクロン以下である（３）に記載の表示装置。
（５）
前記シールド層は、平面視で、前記第１画素電極を囲む格子状に形成されている、（１）に記載の表示装置。
（６）
さらに、前記第１画素電極及び前記第２画素電極のそれぞれに重畳する金属配線を備え、
前記シールド層は、前記金属配線と交差する、（５）に記載の表示装置。
（７）
前記第１画素電極、前記第２画素電極、及び、前記シールド層は、透明導電材料によって形成されている、（６）に記載の表示装置。
（８）
前記シールド層は、電気的にフローティングである、（７）に記載の表示装置。
（９）
第１方向に沿って延出した走査線と、
前記第１方向に交差する第２方向に延出した信号線と、
前記走査線及び前記信号線に重畳する容量電極と、
前記容量電極に重畳する画素電極と、
平面視で、前記画素電極を囲む格子状に形成されたシールド層と、を備え、
前記シールド層は、前記画素電極から離間し、
前記シールド層は、平面視で、前記走査線及び前記信号線と交差する、表示装置。
（１０）
前記シールド層は、電気的にフローティングである、（９）に記載の表示装置。
（１１）
前記画素電極及び前記シールド層は、同一層に位置している、（１０）に記載の表示装置。
（１２）
前記画素電極及び前記シールド層は、透明導電材料によって形成されている、（１１）に記載の表示装置。
（１３）
容量電極と、
前記容量電極に重畳する第１画素電極と、
前記容量電極に重畳し、前記第１画素電極に隣接する第２画素電極と、
共通電極と、
前記共通電極と前記第１画素電極との間に位置する電気泳動素子と、を備え、
前記第１画素電極と前記第２画素電極との第１間隔は、
前記第１画素電極と前記電気泳動素子との第２間隔より小さい、表示装置。
（１４）
前記第１間隔は、前記第２間隔の１／３以下である（１３）に記載の表示装置。
（１５）
前記第１間隔は、５ミクロン以下である請求項（１４）に記載の表示装置。
【符号の説明】
【００４２】
ＤＳＰ…表示装置  ＳＵＢ１…第１基板  ＳＵＢ２…第２基板  １００…容量電極  ＰＥ…画素電極  ＳＬＤ…シールド層  Ｇ…走査線  Ｓ…信号線  ２１…電気泳動素子  Ｄ…間隔  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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