(57)【要約】【課題】精度よく簡単に作製できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、半導体基板２と、半導体基板２に形成された単位セル（ＭＩＳＦＥＴ）と、半導体基板２に形成された第１トレンチ５０と、単位セルから電気的に分離され、第１トレンチ５０内に配置されたｎ型部５６およびｐ型部５５を有するダイオード４９と、半導体基板２に形成された第２トレンチと、単位セルと電気的に接続され、第２トレンチ内に配置された一対のｎ＋型部および一対のｎ＋型部の間に形成された少なくとも一つのｐ型部を有する双方向ツェナーダイオードとを含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成されたトランジスタセル部と、
前記半導体層に形成された第１トレンチと、
前記トランジスタセル部から電気的に分離され、前記第１トレンチ内に配置された第１導電型部および第２導電型部を有するダイオードと、
前記半導体層に形成された第２トレンチと、
前記トランジスタセル部と電気的に接続され、前記第２トレンチ内に配置された一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードとを含む、半導体装置。
【請求項２】
前記第１トレンチの内面と前記ダイオードとの間に形成された第１絶縁膜を含み、
前記第１絶縁膜は、前記第１トレンチの底面に配置された第１部分と、前記第１絶縁膜の前記第１部分よりも厚く形成され、前記第１トレンチの側面に配置された第２部分とを含む、請求項１に記載の半導体装置。
【請求項３】
前記ダイオードは、平面視環状に形成された前記第１導電型部と、前記第１導電型部に取り囲まれた領域に形成された前記第２導電型部とを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ダイオードの前記第２導電型部は、平面視円形状に形成されている、請求項３に記載の半導体装置。
【請求項５】
複数の前記ダイオードが、互いに電気的に接続された態様で設けられており、
前記複数のダイオードは、１つの第１ダイオードと、前記第１ダイオードに並列接続され、互いに直列接続された複数の第２ダイオードとを含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記トランジスタセル部は、
ゲートトレンチと、
前記ゲートトレンチの側方に形成され、前記半導体層の表面に露出する第１導電型のソース領域と、
前記ゲートトレンチの側方に、前記ソース領域に接するように形成された第２導電型のボディ領域と、
前記ゲートトレンチの側方に、前記ボディ領域に接するように形成された第１導電型のドレイン領域と、
前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記ダイオードおよび前記双方向ツェナーダイオードは、前記ゲート電極と同じ材料からなる、請求項１〜５に記載の半導体装置。
【請求項７】
前記ゲート電極、前記ダイオードおよび前記双方向ツェナーダイオードは、ポリシリコン体からなる、請求項６に記載の半導体装置。
【請求項８】
前記ゲートトレンチ、前記第１トレンチおよび前記第２トレンチは、互いに同じ深さを有している、請求項６または７に記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、前記ゲートトレンチの側面に配置された第１部分と、前記ゲート絶縁膜の前記第１部分よりも厚く形成され、前記ゲートトレンチの底面に配置された第２部分とを含む、請求項６〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体層の表面から前記ソース領域および前記ボディ領域を通過して、前記ドレイン領域に達するソーストレンチと、
前記ソース領域および前記ボディ領域を露出させるようにソーストレンチの内面に形成された絶縁膜と、
前記絶縁膜を介して前記ソーストレンチに埋め込まれた、前記ゲート電極と同じ材料からなる導電体とを含む、請求項６〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ソーストレンチの底部に形成された第２導電型の不純物領域をさらに含む、請求項１０に記載の半導体装置。
【請求項１２】
前記ゲートトレンチ、前記第１トレンチ、前記第２トレンチおよび前記ソーストレンチは、互いに同じ深さを有している、請求項１０または１１に記載の半導体装置。
【請求項１３】
前記第２トレンチの内面と前記双方向ツェナーダイオードとの間に形成された第２絶縁膜を含み、
前記第２絶縁膜は、前記第２トレンチの底面に配置された第１部分と、前記第２絶縁膜の前記第１部分よりも厚く形成され、前記第２トレンチの側面に配置された第２部分とを含む、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記双方向ツェナーダイオードの前記一対の第１導電型部の一方は、前記ゲート電極に電気的に接続され、前記一対の第１導電型部の他方は、前記ソース領域に電気的に接続されている、請求項６〜１２のいずれか一項に記載の半導体装置。
【請求項１５】
半導体層に、ゲートトレンチ、第１トレンチおよび第２トレンチを同時に形成する工程と、
前記ゲートトレンチの内面、前記第１トレンチの内面および前記第２トレンチの内面に、互いに連続する絶縁膜を形成する工程と、
前記半導体層上に半導体材料を堆積することによって、前記絶縁膜を介して、前記ゲートトレンチ、前記第１トレンチおよび前記第２トレンチのそれぞれに前記半導体材料を埋め込む工程と、
前記ゲートトレンチの側方に、第１導電型不純物および第２導電型不純物を選択的に注入することによって、前記半導体層の表面から前記ゲートトレンチの側面に沿って順に、第１導電型のソース領域、第２導電型のボディ領域および第１導電型のドレイン領域を形成する工程と、
前記第１トレンチ内の前記半導体材料に、第１導電型不純物および第２導電型不純物を選択的に注入することによって、第１導電型部および第２導電型部を有するダイオードを形成する工程と、
前記第２トレンチ内の前記半導体材料に、第１導電型不純物および第２導電型不純物を選択的に注入することによって、一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードを形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、たとえば短絡時に過電流が流れ続けると熱破壊を起こすことがある。この不具合を防止するために、たとえば、特許文献１は、半導体スイッチング素子と、半導体駆動回路と、半導体スイッチング素子に形成されたセンス素子と、半導体駆動回路に形成された過電流検出部とを含む、半導体装置を開示している。
センス素子は、半導体スイッチング素子のメイン電流と比例した電流が流れるセンス端子と、半導体スイッチング素子のメイン端子とセンス端子の間に接続され、センス電流を電圧変換するセンス抵抗とで構成されている。また、過電流検出部は、上述のセンス素子を流れるセンス電流を検出し、センス電流が所定値を超えた場合、半導体スイッチング素子をオフにして、半導体スイッチング素子を過電流から保護する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２４７８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の過電流保護方式は、センス電流に基づいて半導体スイッチング素子をオフするやり方であるため、ノイズの影響を受けやすく、時には、ノイズが入ったセンス電流を過電流と誤って検出する場合がある。
一方、半導体基板の表面上にダイオードを形成し、当該ダイオードを温度センス素子として利用することが考えられる。半導体基板の表面側で温度変化が生じれば、それに伴ってダイオードの特性（電圧値等）が変化する。したがって、ダイオードの特性の変化を監視しておくことで、半導体基板の温度変化を検出することができる。
【０００５】
しかしながら、ダイオードを半導体基板の表面に形成するために、製造工程を追加する必要があり、製造コストが増加する。また、ダイオードの表面と半導体基板の表面との間に段差が生じるため、ダイオードの不純物領域を形成する際に、露光フォーカスが合わず、ダイオードの不純物領域の寸法にばらつきが生じる場合もある。
本発明の目的は、精度よく簡単に作製することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る半導体装置は、半導体層と、前記半導体層に形成されたトランジスタセル部と、前記半導体層に形成された第１トレンチと、前記トランジスタセル部から電気的に分離され、前記第１トレンチ内に配置された第１導電型部および第２導電型部を有するダイオードと、前記半導体層に形成された第２トレンチと、前記トランジスタセル部と電気的に接続され、前記第２トレンチ内に配置された一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードとを含む。
【０００７】
この構成によれば、ダイオードが、半導体層に形成された第１トレンチ内に配置されている。そのため、ダイオードの第１導電型部および第２導電型部を形成する際に、露光フォーカスを精度よく合わせることができる。その結果、ダイオードの第１導電型部および第２導電型部の寸法ばらつきを抑制することができる。
同様に、双方向ツェナーダイオードが、半導体層に形成された第２トレンチ内に配置されている。そのため、双方向ツェナーダイオードの第１導電型部および第２導電型部を形成する際に、露光フォーカスを精度よく合わせることができる。その結果、双方向ツェナーダイオードの第１導電型部および第２導電型部の寸法ばらつきを抑制することができる。
【０００８】
本発明の一実施形態に係る半導体装置は、前記第１トレンチの内面と前記ダイオードとの間に形成された第１絶縁膜を含み、前記第１絶縁膜は、前記第１トレンチの底面に配置された第１部分と、前記第１絶縁膜の前記第１部分よりも厚く形成され、前記第１トレンチの側面に配置された第２部分とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ダイオードは、平面視環状に形成された前記第１導電型部と、前記第１導電型部に取り囲まれた領域に形成された前記第２導電型部とを含んでいてもよい。
【０００９】
本発明の一実施形態に係る半導体装置では、前記ダイオードの前記第２導電型部は、平面視円形状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、複数の前記ダイオードが、互いに電気的に接続された態様で設けられており、前記複数のダイオードは、１つの第１ダイオードと、前記第１ダイオードに並列接続され、互いに直列接続された複数の第２ダイオードとを含んでいてもよい。
【００１０】
本発明の一実施形態に係る半導体装置では、前記トランジスタセル部は、ゲートトレンチと、前記ゲートトレンチの側方に形成され、前記半導体層の表面に露出する第１導電型のソース領域と、前記ゲートトレンチの側方に、前記ソース領域に接するように形成された第２導電型のボディ領域と、前記ゲートトレンチの側方に、前記ボディ領域に接するように形成された第１導電型のドレイン領域と、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記ダイオードおよび前記双方向ツェナーダイオードは、前記ゲート電極と同じ材料からなっていてもよい。
【００１１】
この構成によれば、ゲートトレンチ、第１トレンチおよび第２トレンチを同じ工程で形成することができるので、ダイオードおよび双方向ツェナーダイオードの形成に伴う製造工程の増加を抑制することができる。
本発明の一実施形態に係る半導体装置では、前記ゲート電極、前記ダイオードおよび前記双方向ツェナーダイオードは、ポリシリコン体からなっていてもよい。
【００１２】
本発明の一実施形態に係る半導体装置では、前記ゲートトレンチ、前記第１トレンチおよび前記第２トレンチは、互いに同じ深さを有していてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート絶縁膜は、前記ゲートトレンチの側面に配置された第１部分と、前記ゲート絶縁膜の前記第１部分よりも厚く形成され、前記ゲートトレンチの底面に配置された第２部分とを含んでいてもよい。
【００１３】
本発明の一実施形態に係る半導体装置は、前記半導体層の表面から前記ソース領域および前記ボディ領域を通過して、前記ドレイン領域に達するソーストレンチと、前記ソース領域および前記ボディ領域を露出させるようにソーストレンチの内面に形成された絶縁膜と、前記絶縁膜を介して前記ソーストレンチに埋め込まれた、前記ゲート電極と同じ材料からなる導電体とを含んでいてもよい。
【００１４】
本発明の一実施形態に係る半導体装置は、前記ソーストレンチの底部に形成された第２導電型の不純物領域をさらに含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲートトレンチ、前記第１トレンチ、前記第２トレンチおよび前記ソーストレンチは、互いに同じ深さを有していてもよい。
本発明の一実施形態に係る半導体装置は、前記第２トレンチの内面と前記双方向ツェナーダイオードとの間に形成された第２絶縁膜を含み、前記第２絶縁膜は、前記第２トレンチの底面に配置された第１部分と、前記第２絶縁膜の前記第１部分よりも厚く形成され、前記第２トレンチの側面に配置された第２部分とを含んでいてもよい。
【００１５】
本発明の一実施形態に係る半導体装置では、前記双方向ツェナーダイオードの前記一対の第１導電型部の一方は、前記ゲート電極に電気的に接続され、前記一対の第１導電型部の他方は、前記ソース領域に電気的に接続されていてもよい。
本発明の一実施形態に係る半導体装置の製造方法は、半導体層に、ゲートトレンチ、第１トレンチおよび第２トレンチを同時に形成する工程と、前記ゲートトレンチの内面、前記第１トレンチの内面および前記第２トレンチの内面に、互いに連続する絶縁膜を形成する工程と、前記半導体層上に半導体材料を堆積することによって、前記絶縁膜を介して、前記ゲートトレンチ、前記第１トレンチおよび前記第２トレンチのそれぞれに前記半導体材料を埋め込む工程と、前記ゲートトレンチの側方に、第１導電型不純物および第２導電型不純物を選択的に注入することによって、前記半導体層の表面から前記ゲートトレンチの側面に沿って順に、第１導電型のソース領域、第２導電型のボディ領域および第１導電型のドレイン領域を形成する工程と、前記第１トレンチ内の前記半導体材料に、第１導電型不純物および第２導電型不純物を選択的に注入することによって、第１導電型部および第２導電型部を有するダイオードを形成する工程と、前記第２トレンチ内の前記半導体材料に、第１導電型不純物および第２導電型不純物を選択的に注入することによって、一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードを形成する工程とを含む。
【００１６】
この方法によれば、第１トレンチ内の半導体材料に第１導電型不純物および第２導電型不純物を選択的に注入する際、および第２トレンチ内の半導体材料に、第１導電型不純物および第２導電型不純物を選択的に注入する際に、露光フォーカスを精度よく合わせることができる。その結果、ダイオードの第１導電型部および第２導電型部の寸法ばらつき、および双方向ツェナーダイオードの第１導電型部および第２導電型部の寸法ばらつきを抑制することができる。
【００１７】
また、ゲートトレンチ、第１トレンチおよび第２トレンチを同じ工程で形成することができるので、ダイオードおよび双方向ツェナーダイオードの形成に伴う製造工程の増加を抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、図１のII−II線に沿う断面図である。
【図３】図３は、図１の二点鎖線IIIで囲まれた部分の拡大図である。
【図４】図４は、図１の二点鎖線IIIで囲まれた部分の拡大図である。
【図５】図５は、図３のV−V線に沿う断面図である。
【図６】図６は、図１の二点鎖線VIで囲まれた部分の拡大図である。
【図７】図７は、図６のVII−VII線に沿う断面図である。
【図８Ａ】図８Ａは、前記半導体装置の製造工程の一部を示す図である。
【図８Ｂ】図８Ｂは、前記半導体装置の製造工程の一部を示す図である。
【図８Ｃ】図８Ｃは、前記半導体装置の製造工程の一部を示す図である。
【図９Ａ】図９Ａは、図８Ａの次の工程を示す図である。
【図９Ｂ】図９Ｂは、図８Ｂの次の工程を示す図である。
【図９Ｃ】図９Ｃは、図８Ｃの次の工程を示す図である。
【図１０Ａ】図１０Ａは、図９Ａの次の工程を示す図である。
【図１０Ｂ】図１０Ｂは、図９Ｂの次の工程を示す図である。
【図１０Ｃ】図１０Ｃは、図９Ｃの次の工程を示す図である。
【図１１Ａ】図１１Ａは、図１０Ａの次の工程を示す図である。
【図１１Ｂ】図１１Ｂは、図１０Ｂの次の工程を示す図である。
【図１１Ｃ】図１１Ｃは、図１０Ｃの次の工程を示す図である。
【図１２Ａ】図１２Ａは、図１１Ａの次の工程を示す図である。
【図１２Ｂ】図１２Ｂは、図１１Ｂの次の工程を示す図である。
【図１２Ｃ】図１２Ｃは、図１１Ｃの次の工程を示す図である。
【図１３Ａ】図１３Ａは、図１２Ａの次の工程を示す図である。
【図１３Ｂ】図１３Ｂは、図１２Ｂの次の工程を示す図である。
【図１３Ｃ】図１３Ｃは、図１２Ｃの次の工程を示す図である。
【図１４Ａ】図１４Ａは、図１３Ａの次の工程を示す図である。
【図１４Ｂ】図１４Ｂは、図１３Ｂの次の工程を示す図である。
【図１４Ｃ】図１４Ｃは、図１３Ｃの次の工程を示す図である。
【図１５Ａ】図１５Ａは、図１４Ａの次の工程を示す図である。
【図１５Ｂ】図１５Ｂは、図１４Ｂの次の工程を示す図である。
【図１５Ｃ】図１５Ｃは、図１４Ｃの次の工程を示す図である。
【図１６】図１６は、前記半導体装置を備えるパッケージの概略図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、たとえば、ディスクリート半導体装置であって、この実施形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として構成されている。半導体装置１は、本発明の半導体層の一例としての半導体基板２を備えている。半導体基板２は、平面視四角形状に形成されていてもよい。この実施形態では、半導体基板２は、一対の長辺および一対の短辺を有する平面視長方形状に形成されている。
【００２０】
半導体基板２において、一対の長辺および一対の短辺で取り囲まれた領域は、半導体基板２の第１面３である。半導体基板２の第１面３は、半導体基板２の表面と称してもよい。また、半導体基板２の第１面３の反対側の面（図２参照）は、第２面４である。半導体基板２の第２面４は、半導体基板２の裏面と称してもよい。
また、半導体基板２の一対の長辺を定義する面は、第３面５および第４面６である。第３面５および第４面６は、互いに対向している。一方、半導体基板２の一対の短辺を定義する面は、第５面７および第６面８である。第５面７および第６面８は、互いに対向している。半導体基板２の第３面５、第４面６、第５面７および第６面８は、第１面３と第２面４との間を接続している。また、半導体基板２の第３面５、第４面６、第５面７および第６面８は、半導体基板２の側面と称してもよい。また、半導体基板２の第１面３において、第３面５、第４面６、第５面７および第６面８の近傍領域は、半導体基板２の周縁部と称してもよい。
【００２１】
半導体基板２の第１面３には、互いに分離された複数の導体パターンが形成されている。複数の導体パターンは、それぞれ、ＡｌＣｕ、ＡｌＳｉＣｕ等、Ａｌを含む合金からなっていてもよい。複数の導体パターンは、この実施形態では、ゲート導電膜９、アノード導電膜１０、カソード導電膜１１およびソース導電膜１２を含んでいてもよい。なお、図１では、明瞭化のため、ゲート導電膜９、アノード導電膜１０およびカソード導電膜１１にハッチングを付している。
【００２２】
ゲート導電膜９は、ゲートパッド１３と、ゲートフィンガー１４とを含んでいてもよい。ゲートパッド１３は、この実施形態では、平面視において半導体基板２の１つの角部に配置されている。ゲートフィンガー１４は、平面視において、ゲートパッド１３から半導体基板２の第３面５、第４面６、第５面７および第６面８に沿うように（たとえば、平行に）延びている。この実施形態では、ゲートフィンガー１４は、半導体基板２の周縁部の全体に亘って環状に形成されている。
【００２３】
アノード導電膜１０は、アノードパッド１５と、アノードフィンガー１６と、アノード電極１７とを含んでいてもよい。また、カソード導電膜１１は、カソードパッド１８と、カソードフィンガー１９と、カソード電極２０とを含んでいてもよい。アノード導電膜１０およびカソード導電膜１１は、ゲートフィンガー１４で取り囲まれた領域に形成されている。なお、ゲートフィンガー１４で取り囲まれた領域を、半導体基板２のアクティブ領域２３と称し、ゲートフィンガー１４が形成された領域および当該領域よりも外側の領域を、半導体基板２の外周領域２４と称してもよい。
【００２４】
アノードパッド１５およびカソードパッド１８は、この実施形態では、ゲートパッド１３が配置された角部とは異なる半導体基板２の１つの角部に、互いに並んで配置されている。より具体的には、半導体基板２の１つの短辺（図１では、第５面７によって定義される短辺）の一端部にゲートパッド１３が配置され、当該短辺の他端部にアノードパッド１５およびカソードパッド１８が配置されている。
【００２５】
アノードフィンガー１６およびカソードフィンガー１９は、それぞれ、アノードパッド１５およびカソードパッド１８から半導体基板２の第５面７に沿うように延び、半導体基板２の短辺の途中部で半導体基板２の中央部に向かって屈曲している。アノードフィンガー１６およびカソードフィンガー１９は、アノードパッド１５およびカソードパッド１８から半導体基板２の中央部まで互いに平行に配置され、半導体基板２の中央部において、所定の広さの電極領域２１を区画するように離れて配置されている。すなわち、電極領域２１は、半導体基板２の中央部においてアノードフィンガー１６およびカソードフィンガー１９によって取り囲まれた領域である。
【００２６】
電極領域２１を挟んでアノードフィンガー１６およびカソードフィンガー１９は、互いに対向して配置されている。アノード電極１７は、アノードフィンガー１６からカソードフィンガー１９へ向かって延び、電極領域２１内に配置されている。同様に、カソード電極２０は、カソードフィンガー１９からアノードフィンガー１６へ向かって延び、電極領域２１内に配置されている。
【００２７】
また、この実施形態では、アノード電極１７およびカソード電極２０以外の導電パターンとして、ダイオード配線２２が形成されている。ダイオード配線２２は、アノード電極１７およびカソード電極２０から分離されている。
ソース導電膜１２は、アクティブ領域２３の、アノード導電膜１０およびカソード導電膜１１が形成された領域を除くほぼ全域を覆うように形成されている。
【００２８】
なお、図１では省略するが、半導体基板２の第１面３には、ゲート導電膜９、アノード導電膜１０、カソード導電膜１１およびソース導電膜１２等の導電パターンを覆うように、パッシベーション膜６８（図５および図７参照）が形成されていてもよい。ワイヤボンディング用の領域を確保するためにゲートパッド１３、アノードパッド１５、カソードパッド１８およびソース導電膜１２の一部を露出させることを除いて、複数の導電パターンは、当該パッシベーション膜６８に覆われていてもよい。
【００２９】
また、図１の説明において、「半導体基板２の第１面３に形成されている」構成は、半導体基板２の第１面３に直接形成されている構成に加えて、半導体基板２との間に１つまたは複数の別の層を挟んで形成され、半導体基板２の第１面３の領域内に単に配置されている構成も含むものとする。
図２は、図１のII−II線に沿う断面図であって、半導体装置１のトランジスタ構造を説明するための図である。
【００３０】
図２を参照して、半導体基板２のアクティブ領域２３に備えられるＭＩＳＦＥＴの具体的な構造を説明する。
半導体基板２は、ベース基板２５と、ベース基板２５上に形成されたエピタキシャル層２６とを含む。ベース基板２５は、シリコン製のｎ＋型半導体層であってもよい。エピタキシャル層２６は、シリコン製のｎ−型半導体層であってもよい。エピタキシャル層２６によって、半導体基板２の第１面３が形成されており、ベース基板２５によって半導体基板２の第２面４が形成されている。
【００３１】
ベース基板２５のｎ型不純物濃度は、たとえば１．０×１０１９ｃｍ−３〜１．０×１０２０ｃｍ−３であってもよい。エピタキシャル層２６のｎ型不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１７ｃｍ−３であってもよい。
半導体基板２の第２面４には、ドレイン電極２７が接続されている。これにより、ｎ型のベース基板２５およびエピタキシャル層２６が、ｎ型のドレイン領域２８として形成されている。ドレイン電極２７の材料としては、たとえば、ゲート導電膜９等の複数の導電パターンの材料と同一のものを適用できる。
【００３２】
半導体基板２には、ゲートトレンチ２９が形成されている。ゲートトレンチ２９の深さは、たとえば、０．５μｍ〜１．５μｍである。ゲートトレンチ２９は、ＭＩＳＦＥＴの本発明のトランジスタセル部の一例としての単位セル３０を区画している。ゲートトレンチ２９は、半導体基板２の第１面３に形成されている。ゲートトレンチ２９は、平面視ストライプ状に形成されていてもよいし、平面視格子状に形成されていてもよい。隣り合うゲートトレンチ２９の間の距離で定義される単位セル３０のセルピッチは、たとえば１．０μｍ〜２．０μｍであってもよい。そして、このような単位セル３０は、図１のソース導電膜１２で覆われた領域の全体に亘って形成されている。
【００３３】
ゲートトレンチ２９の内面には、ゲート絶縁膜３１が形成されている。ゲート絶縁膜３１は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなっていてもよい。ゲート絶縁膜３１は、ゲートトレンチ２９の側面に配置された第１部分３２と、ゲート絶縁膜３１の第１部分３２よりも厚く形成され、ゲートトレンチ２９の底面に配置された第２部分３３とを含む。第１部分３２の厚さは、たとえば、３００Å〜１５００Åであり、第２部分３３の厚さは、たとえば、１５００Å〜４０００Åであってもよい。
【００３４】
ゲートトレンチ２９には、ゲート絶縁膜３１を介してゲート電極３４が埋め込まれている。ゲート電極３４は、たとえば、ポリシリコン等の導電材料からなっていてもよい。ゲート電極３４は、半導体基板２の第１面３と面一な上面３５を有している。ゲート電極３４は、図１において、ソース導電膜１２とゲートフィンガー１４との境界付近において、ゲートフィンガー１４に電気的に接続されている。
【００３５】
ゲートトレンチ２９の側方において、半導体基板２の第１面３から第２面４に向かって順に、ソース領域３６、ボディ領域３７およびドレイン領域２８が形成されている。ソース領域３６およびボディ領域３７は、それぞれ、ｎ型の半導体領域およびｐ型の半導体領域であってもよい。ソース領域３６のｎ型不純物濃度は、たとえば１．０×１０１９ｃｍ−３〜１．０×１０２０ｃｍ−３であってもよい。ボディ領域３７のｐ型不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１７ｃｍ−３であってもよい。
【００３６】
すなわち、ソース領域３６が半導体基板２の最表面に形成され、第１面３から露出している。ボディ領域３７は、ソース領域３６とドレイン領域２８との間に挟まれている。ソース領域３６、ボディ領域３７およびドレイン領域２８は、ゲートトレンチ２９の内面として露出している。そして、ゲート電極３４は、ソース領域３６、ボディ領域３７およびドレイン領域２８に跨って配置されており、ソース領域３６、ボディ領域３７およびドレイン領域２８の全てに対向している。
【００３７】
この実施形態では、半導体基板２には、さらに、ソーストレンチ３８が形成されている。ソーストレンチ３８は、半導体基板２の第１面３からソース領域３６およびボディ領域３７を通過して、ドレイン領域２８に達するように形成されている。ソーストレンチ３８の深さは、たとえば、ゲートトレンチ２９と同じであってもよい。したがって、ソーストレンチ３８の深さは、たとえば、０．５μｍ〜１．５μｍであってもよい。ソース領域３６およびボディ領域３７は、ソーストレンチ３８の側面として露出いている。
【００３８】
ソーストレンチ３８の内面には、絶縁膜３９が形成されている。絶縁膜３９は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなっていてもよい。絶縁膜３９の厚さは、絶縁膜３９の全体にわたって一様な厚さであってもよい。この実施形態では、絶縁膜３９の厚さは、ゲート絶縁膜３１の第１部分３２と同じであってもよい。また、絶縁膜３９は、ソース領域３６およびボディ領域３７をソーストレンチ３８の側面に露出させるように、ソーストレンチ３８の内面の一部に選択的に形成されていてもよい。すなわち、絶縁膜３９は、半導体基板２の第１面３に対してソーストレンチ３８の深さ方向に後退した位置（ボディ領域３７の途中部）に上端部４０を有している。
【００３９】
ソーストレンチ３８には、絶縁膜３９を介して導電体４１が埋め込まれている。導電体４１は、たとえば、ゲート電極３４と同じ材料（たとえば、ポリシリコン）からなっていてもよい。導電体４１は、ソーストレンチ３８において、絶縁膜３９の内方領域のみに形成されており、この実施形態では、絶縁膜３９の上端部４０と面一な上面４２を有するように、ソーストレンチ３８に埋め込まれている。したがって、導電体４１の上面４２は、ゲート電極３４の上面３５に対して、ゲートトレンチ２９およびソーストレンチ３８の底部側に位置している。
【００４０】
ソーストレンチ３８の周囲には、不純物領域４３が形成されている。不純物領域４３は、ｐ型の半導体領域であってもよい。不純物領域４３のｐ型不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１７ｃｍ−３であってもよい。
不純物領域４３は、この実施形態では、ボディ領域３７に連なって形成され、ソーストレンチ３８の内面に露出している。より具体的には、不純物領域４３は、ボディ領域３７からソーストレンチ３８の底部へ向かってソーストレンチ３８の側面に沿って延びる第１部分４４と、ソーストレンチ３８の底面から半導体基板２の第２面４に向かって延びる第２部分４５とを一体的に有していてもよい。
【００４１】
不純物領域４３の第１部分４４は、ソーストレンチ３８の側面からソーストレンチ３８の深さ方向と直交する方向に、一様な厚さを有している。たとえば、その厚さは、約０．２μｍであってもよい。
一方、不純物領域４３の第２部分４５は、ソーストレンチ３８の底面から半導体基板２の第２面４へ向かう方向の厚さが一様ではない。より具体的には、第２部分４５は、ソーストレンチ３８の幅方向中央部の直下の位置を頂部とし、半導体基板２の第２面４へ突出する断面視弧状に形成されている。これにより、第２部分４５の厚さは、ソーストレンチ３８の幅方向両端部から中央部に向かって漸増する大きさとなっている。たとえば、第２部分４５の最も大きな厚さ（弧状の頂部の厚さ）は、たとえば、約０．４μｍであってもよい。
【００４２】
また、不純物領域４３には、第１部分４４と第２部分４５との境界部に、ソーストレンチ３８の底部の角部に向かって凹む凹部４６が形成されていてもよい。
半導体基板２の第１面３の上には、単位セル３０を覆う絶縁層４７が形成されている。絶縁層４７は、たとえば、複数の絶縁膜が積層された積層構造を有していてもよいし、１つの絶縁膜だけを含む単層構造を有していてもよい。絶縁層４７は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）を含んでいてもよい。
【００４３】
絶縁層４７には、コンタクト孔４８が形成されている。コンタクト孔４８は、ソーストレンチ３８および半導体基板２の第１面３におけるソーストレンチ３８の周囲のソース領域３６を、絶縁層４７から露出させている。
ソース導電膜１２は、絶縁層４７の上に形成されている。ソース導電膜１２は、絶縁層４７の上からコンタクト孔４８に入り込むと共に、ソーストレンチ３８に入り込んでいる。ソース導電膜１２は、ソーストレンチ３８の側面においてソース領域３６およびボディ領域３７に接しており、半導体基板２の第１面３においてソース領域３６に接している。これにより、ソース導電膜１２は、ソース領域３６およびボディ領域３７に電気的に接続されている。
【００４４】
また、この実施形態では、ソース導電膜１２は、ソーストレンチ３８内の導電体４１に電気的に接続されている。より具体的には、導電体４１の上面４２はソーストレンチ３８において露出しており、ソース導電膜１２は、導電体４１の上面４２に接するようにソーストレンチ３８に埋め込まれている。
図３は、図１の二点鎖線IIIで囲まれた部分の拡大図である。図４は、図１の二点鎖線IIIで囲まれた部分の拡大図である。図５は、図３のV−V線に沿う断面図である。
【００４５】
図３〜図５を参照して、半導体基板２のアクティブ領域２３に備えられたダイオード４９の具体的な構造を説明する。なお、図３は、アノード導電膜１０およびカソード導電膜１１の形状、ならびにダイオード４９の平面形状を主に示している。図４は、アノード導電膜１０およびカソード導電膜１１の形状、ならびに当該導電膜１０，１１とダイオード４９とのコンタクト形状を主に示している。図５は、ダイオード４９の断面形状を主に示している。
【００４６】
半導体基板２のエピタキシャル層２６には、第１トレンチ５０が形成されている。第１トレンチ５０の深さは、たとえば、ゲートトレンチ２９と同じであってもよい。したがって、第１トレンチ５０の深さは、たとえば、０．５μｍ〜１．５μｍであってもよい。また、第１トレンチ５０は、図５に示すように、ベース基板２５とエピタキシャル層２６との界面に対して、半導体基板２の第１面３側（つまり、エピタキシャル層２６内）に底部を有している。
【００４７】
第１トレンチ５０は、図３および図４に示すように、ソース導電膜１２で覆われていない領域にゲートトレンチ２９から独立して形成されている。この実施形態では、第１トレンチ５０は、平面視四角形状に形成されている。ソース導電膜１２で覆われた領域の全体に亘ってゲートトレンチ２９が形成されていることから、第１トレンチ５０は、アクティブ領域２３内で多数の単位セル３０と隣接している。
【００４８】
ダイオード４９は、第１トレンチ５０内に配置されている。ダイオード４９と第１トレンチ５０との内面に第１絶縁膜５１が形成されることによって、ダイオード４９と半導体基板２との間が絶縁されている。
第１絶縁膜５１は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなっていてもよい。第１絶縁膜５１は、第１トレンチ５０の底面に形成された第１部分５２と、ダイオード４９を覆うと共に、第１トレンチ５０の第１部分５２よりも上側の部分に埋め込まれた第２部分５３とを含んでいてもよい。
【００４９】
第１絶縁膜５１の第１部分５２は、第１トレンチ５０の底面全体に亘って、一様な厚さで形成されており、その厚さｔ１は、たとえば、１５００Å〜４０００Åであってもよい。
そして、この第１絶縁膜５１の上に、ダイオード４９が配置されている。ダイオード４９は、ゲート電極３４と同じ材料（この実施形態では、ポリシリコン）からなっていてもよい。この実施形態では、１つの第１トレンチ５０に、複数のダイオード４９（図３〜図５では、５つ）が互いに間隔を空けて配置されている。複数のダイオード４９は、たとえば、平面視長方形状の第１トレンチ５０の長手方向に沿って配列されていてもよい。
【００５０】
また、各ダイオード４９は、第１トレンチ５０の側面から間隔を空けて形成されている。したがって、複数のダイオード４９は、第１トレンチ５０の側面によって取り囲まれた領域内に配置されている。各ダイオード４９の側面と第１トレンチ５０の側面と距離は、各ダイオード４９の厚さよりも大きくなっている。たとえば、各ダイオード４９の側面と第１トレンチ５０の側面と距離が、５μｍ〜１５μｍであり、各ダイオード４９の厚さが、３０００Å〜８０００Åであってもよい。
【００５１】
各ダイオード４９は、図５に示すように、半導体基板２の第１面３と面一な上面５４（平坦面）を有している。各ダイオード４９の上面５４は、第１トレンチ５０の底面と平行であってもよい。
各ダイオード４９は、この実施形態では、本発明の第２導電型部の一例としてのｐ型部５５と、ｐ型部５５を取り囲む本発明の第１導電型部の一例としてのｎ型部５６とを含む。たとえば、ｐ型部５５は、平面視円形状に形成され、ｎ型部５６は、平面視環状に形成されている。
【００５２】
なお、ｐ型部５５をｎ型部５６で取り囲む構成であれば、ｐ型部５５およびｎ型部５６が平面視で重なっていないので、別途引き回し配線等を必要とせず、ｐ型部５５およびｎ型部５６のどちらに対しても、簡単にコンタクトをとることができる。
ｐ型部５５およびｎ型部５６は、それぞれ、図５に示すようにポリシリコン層の厚さ方向において表面９６から裏面９７に達するように形成されていてもよいし、図示はしないが、ポリシリコン層の表面部に選択的に形成されていてもよい。なお、ｐ型部５５はｎ型部５６で取り囲まれていなくてもよく、たとえば、ｐ型部５５およびｎ型部５６は、互い隣接して形成されることによって、共有しない周縁を一部に有していてもよい。
【００５３】
また、ｐ型部５５のｐ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３あってよい。ｎ型部５６のｎ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３であってよい。
第１絶縁膜５１の第２部分５３は、図５に示すように、隣り合うダイオード４９の間およびダイオード４９と第１トレンチ５０の側面との間の部分を埋め尽くすと共に、ダイオード４９を覆うように、半導体基板２上に形成されている。
【００５４】
第２部分５３の第１トレンチ５０の側面上の部分（第１トレンチ５０の側面に接する部分）の厚さｔ２は、第１部分５２の厚さｔ１よりも厚く、たとえば、５μｍ〜１５μｍであってもよい。
そして、アノード電極１７、カソード電極２０およびダイオード配線２２は、第１絶縁膜５１の第２部分５３上に形成されており、それぞれが、ダイオード４９に電気的に接続されている。図３および図４に示すように、アノード電極１７、カソード電極２０およびダイオード配線２２は、ダイオード４９のｐ型部５５に接続される第１の形状を有する第１電極５７と、ダイオード４９のｎ型部５６に接続される第２の形状を有する第２電極５８のいずれかであってよい。
【００５５】
第１電極５７は、この実施形態では、平面視円形状のｐ型部５５に沿う平面視円形の第１コンタクト部５９と、第１コンタクト部５９から延びるライン状の第１引き出し部６０とを一体的に含んでいる。第１コンタクト部５９は、図４および図５に示すように、ｐ型部５５の上方の第１絶縁膜５１（第２部分５３）に形成された環状の第１コンタクト孔６１を介して、ｐ型部５５に接続されている。図５に示すように、第１コンタクト部５９は、たとえば、タングステン（Ｗ）等の導電材料からなる第１プラグ８１によって、ｐ型部５５の表面部に埋め込まれるように接続されていてもよい。
【００５６】
第２電極５８は、この実施形態では、一部に開放部６２を有する平面視略環状の第２コンタクト部６３と、第２コンタクト部６３から延びるライン状の第２引き出し部６４とを一体的に含んでいる。第２コンタクト部６３は、図４および図５に示すように、ｎ型部５６の上方の第１絶縁膜５１（第２部分５３）に形成され、第２コンタクト部６３と同様に一部開放された平面視略環状の第２コンタクト孔６５を介して、ｎ型部５６に接続されている。図５に示すように、第２コンタクト部６３は、たとえば、タングステン（Ｗ）等の導電材料からなる第２プラグ８２によって、ｎ型部５６の表面部に埋め込まれるように接続されていてもよい。
【００５７】
そして、この実施形態では、互いに間隔を空けた複数のダイオード４９の一つのダイオード４９（図３〜図５では、紙面左側のダイオード４９）のｐ型部５５に第１電極５７からなるカソード電極２０が接続されている。当該ダイオード４９のｎ型部５６には、第２電極５８からなるアノード電極１７が接続されている。このカソード電極２０（第１コンタクト部５９）は、アノード電極１７（第２コンタクト部６３）に取り囲まれている。
【００５８】
一方、上記紙面左側のダイオード４９から少なくとも１つのダイオード４９を挟んで配置された一つのダイオード４９（図３〜図５では、紙面右側のダイオード４９）のｐ型部５５には、第１電極５７からなるアノード電極１７が接続されている。当該ダイオード４９のｎ型部５６には、第２電極５８からなるダイオード配線２２が接続されている。そして、当該ダイオード配線２２の第２電極５８に連なる第１電極５７からなるダイオード配線２２が、当該ダイオード４９に隣り合うダイオード４９のｐ型部５５に接続されている。このような構成が、さらに隣り合うダイオード４９との接続にも適用されている。
【００５９】
そして、上記紙面左側のダイオード４９に隣り合うダイオード４９のｐ型部５５には、第１電極５７からなるダイオード配線２２が接続されている。当該ダイオード４９のｎ型部５６には、第２電極５８からなるカソード電極２０が接続されている。
これにより、この実施形態では、第１電極５７および第２電極５８が一体となり、隣り合うダイオード４９に跨るダイオード配線２２によって隣り合うダイオード４９同士が互いに電気的に接続されている。そして、これらの複数のダイオード４９は、１つの第１ダイオード６６（この実施形態では、紙面左側のダイオード４９）と、当該第１ダイオード６６に並列接続され、互いに直列接続された複数（この実施形態では、４つ）の第２ダイオード６７とを含んでいる。
【００６０】
第１絶縁膜５１上には、アノード電極１７、カソード電極２０およびダイオード配線２２を覆うように、パッシベーション膜６８が形成されている。パッシベーション膜６８は、たとえば窒化シリコン（ＳｉＮ）を含んでいてもよい。
図６は、図１の二点鎖線VIで囲まれた部分の拡大図である。図７は、図６のVII−VII線に沿う断面図である。
【００６１】
図６および図７を参照して、半導体基板２のアクティブ領域２３に備えられた双方向ツェナーダイオード６９の具体的な構造を説明する。
半導体基板２のエピタキシャル層２６には、第２トレンチ７０が形成されている。第２トレンチ７０の深さは、たとえば、ゲートトレンチ２９および第１トレンチ５０と同じであってもよい。したがって、第２トレンチ７０の深さは、たとえば、０．５μｍ〜１．５μｍであってもよい。また、第２トレンチ７０は、図７に示すように、ベース基板２５とエピタキシャル層２６との界面に対して、半導体基板２の第１面３側（つまり、エピタキシャル層２６内）に底部を有している。
【００６２】
第２トレンチ７０は、ゲートトレンチ２９から独立して、ゲートパッド１３の直下の領域からソース導電膜１２の直下の領域に引き出されている。この実施形態では、第２トレンチ７０は、平面視四角形状に形成されている。
双方向ツェナーダイオード６９は、第２トレンチ７０内に配置されている。双方向ツェナーダイオード６９と第２トレンチ７０との内面に第２絶縁膜７１が形成されることによって、双方向ツェナーダイオード６９と半導体基板２との間が絶縁されている。
【００６３】
第２絶縁膜７１は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなっていてもよい。第２絶縁膜７１は、第２トレンチ７０の底面に形成された第１部分７２と、双方向ツェナーダイオード６９を覆うと共に、第２トレンチ７０の第１部分７２よりも上側の部分に埋め込まれた第２部分７３とを含んでいてもよい。
第２絶縁膜７１の第１部分７２は、第２トレンチ７０の底面全体に亘って、一様な厚さで形成されており、その厚さｔ３は、第１絶縁膜５１の第１部分５２の厚さｔ１と同じであってもよい。したがって、第２絶縁膜７１の第１部分７２の厚さｔ３は、たとえば、１５００Å〜４０００Åであってもよい。
【００６４】
そして、この第２絶縁膜７１の上に、双方向ツェナーダイオード６９が配置されている。双方向ツェナーダイオード６９は、ゲート電極３４およびダイオード４９と同じ材料（この実施形態では、ポリシリコン）からなっていてもよい。この実施形態では、双方向ツェナーダイオード６９は、たとえば、平面視長方形状の第２トレンチ７０の長手方向に長手な平面視長方形状であってもよい。
【００６５】
また、双方向ツェナーダイオード６９は、第２トレンチ７０の側面から間隔を空けて形成されている。したがって、双方向ツェナーダイオード６９は、第２トレンチ７０の側面によって取り囲まれた領域内に配置されている。双方向ツェナーダイオード６９の側面と第２トレンチ７０の側面と距離は、双方向ツェナーダイオード６９の厚さよりも大きくなっている。たとえば、双方向ツェナーダイオード６９の側面と第２トレンチ７０の側面と距離が、５μｍ〜１５μｍであり、双方向ツェナーダイオード６９の厚さが、３０００Å〜８０００Åであってもよい。
【００６６】
双方向ツェナーダイオード６９は、図７に示すように、半導体基板２の第１面３と面一な上面７４（平坦面）を有している。双方向ツェナーダイオード６９の上面７４は、第２トレンチ７０の底面と平行であってもよい。
双方向ツェナーダイオード６９は、ゲートパッド１３の直下の領域に位置する一端部と、ソース導電膜１２の１１直下の領域に位置する他端部とを有している。
【００６７】
双方向ツェナーダイオード６９は、本発明の第１導電型部の一例としてのｎ＋型部７５および本発明の第２導電型部の一例としてのｐ型部７６を含み、ｎ＋型部７５およびｐ型部７６が交互に繰り返された構造を有している。ｎ＋型部７５は、双方向ツェナーダイオード６９の一端部および他端部にそれぞれ形成されている。双方向ツェナーダイオード６９の両端部に形成された一対のｎ＋型部７５の間の領域に、ｎ＋型部７５およびｐ型部７６が交互に繰り返し形成されている。
【００６８】
ｎ＋型部７５およびｐ型部７６は、それぞれ、平面視において、第２トレンチ７０が延びる方向（第２トレンチ７０の長手方向）に交差する交差方向に沿って延びる帯状に形成されていてもよい。これにより、ｎ＋型部７５およびｐ型部７６は、当該交差方向に沿って延びるストライプ状に形成されている。交差方向は、第２トレンチ７０が延びる方向に直交する直交方向であってもよい。
【００６９】
ｎ＋型部７５およびｐ型部７６の間の領域には、ｐｎ接合部が形成されている。このｐｎ接合部により、ｎ＋型部７５をカソードとし、ｐ型部７６をアノードとするツェナーダイオードＤＺ１，ＤＺ２が形成されている。
双方向ツェナーダイオード６９は、複数（この実施形態では４つ）の双方向ツェナーダイオード要素ＤＥを含む。双方向ツェナーダイオード要素ＤＥは、アノード（ｐ型部７６）を介して互いに電気的に接続された一対のツェナーダイオードＤＺ１，ＤＺ２を含む。
【００７０】
互いに隣り合う双方向ツェナーダイオード要素ＤＥは、カソード（ｎ＋型部７５）を介して電気的に接続されている。この実施形態では、このような複数の双方向ツェナーダイオード要素ＤＥによって一つの双方向ツェナーダイオード６９が形成されている。
双方向ツェナーダイオード６９は、双方向ツェナーダイオード要素ＤＥを一つだけ含む構造を有していてもよい。したがって、双方向ツェナーダイオード６９は、一対のｎ＋型部７５および一対のｎ＋型部７５の間に形成された少なくとも一つのｐ型部７６を有していてもよい。
【００７１】
また、ｎ＋型部７５は、たとえば、ソース領域３６のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有していてもよい。したがって、ｎ＋型部７５のｎ型不純物濃度は、たとえば１．０×１０１９ｃｍ−３〜１．０×１０２０ｃｍ−３であってもよい。ｐ型部７６は、たとえば、ボディ領域３７のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していてもよい。したがって、ｐ型部７６のｐ型不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１７ｃｍ−３であってもよい。
【００７２】
第２絶縁膜７１の第２部分７３は、図７に示すように、双方向ツェナーダイオード６９と第２トレンチ７０の側面との間の部分を埋め尽くすと共に、双方向ツェナーダイオード６９を覆うように、半導体基板２上に形成されている。
第２部分７３の第２トレンチ７０の側面上の部分（第２トレンチ７０の側面に接する部分）の厚さｔ４は、第１部分７２の厚さｔ３よりも厚く、第１絶縁膜５１の第２部分５３の厚さｔ２と同じであってもよい。したがって、第２絶縁膜７１の第２部分７３の厚さｔ４は、たとえば、５μｍ〜１５μｍであってもよい。
【００７３】
そして、ゲート導電膜９およびソース導電膜１２は、第２絶縁膜７１の第２部分７３上に形成されている。
第２絶縁膜７１には、第１コンタクト孔７７および第２コンタクト孔７８が形成されている。第１コンタクト孔７７は、ゲートパッド１３の直下に位置する双方向ツェナーダイオード６９の一端部（ｎ＋型部７５）を露出させている。第２コンタクト孔７８は、ソース導電膜１２の直下に位置する双方向ツェナーダイオード６９の他端部（ｎ＋型部７５）を露出させている。
【００７４】
ゲート導電膜９（ゲートパッド１３）は、第１コンタクト孔７７を介して、双方向ツェナーダイオード６９の一端部（ｎ＋型部７５）に接続されている。ソース導電膜１２は、第２コンタクト孔７８を介して、双方向ツェナーダイオード６９の他端部（ｎ＋型部７５）に接続されている。図７に示すように、ゲート導電膜９およびソース導電膜１２は、それぞれ、たとえば、タングステン（Ｗ）等の導電材料からなる第１プラグ８３および第２プラグ８４によって、ｎ＋型部７５の表面部に埋め込まれるように接続されていてもよい。これにより、双方向ツェナーダイオード６９は、半導体装置１のＭＩＳＦＥＴ（単位セル３０）に電気的に接続されている。
【００７５】
第２絶縁膜７１上には、ゲート導電膜９およびソース導電膜１２を覆うように、パッシベーション膜６８が形成されている。パッシベーション膜６８には、ワイヤボンディング用の領域を確保するためにゲートパッド１３およびソース導電膜１２の一部を露出させる開口７９，８０が形成されている。
次に、半導体装置１の動作、および過電流保護方式をより具体的に説明する。
【００７６】
半導体装置１には、ゲートドライバＧ／Ｄ（図示せず）によって電圧が印加される。具体的には、ソース導電膜１２とドレイン電極２７との間に、ドレイン電極２７側が正となるバイアス電圧が与えられる。これにより、ｎ型のドレイン領域２８とｐ型ボディ領域３７との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ＋型のソース領域３６とドレイン領域２８と間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態で、ソース導電膜１２とゲートパッド１３との間に、ゲートパッド１３側が正となる所定の電圧を与えると、ｐ型のボディ領域３７に対するバイアスがゲート電極３４に与えられる。これにより、ゲートトレンチ２９の側面におけるｐ型のボディ領域３７には、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、ｎ＋型のソース領域３６とｎ型のドレイン領域２８と間が導通する。こうして、ソース−ドレイン間が導通してドレイン電流Ｉｄが流れることになる。
【００７７】
一方、ダイオード４９には、ゲートドライバＧ／Ｄ（図示せず）によって定電流が印加される。また、ゲートドライバＧ／Ｄの短絡保護回路（図示せず）が、ダイオード４９の順方向電圧ＶＦを常時監視している。
そして、半導体装置１のＭＩＳＦＥＴ（単位セル３０）に短絡が発生して過電流が流れると、半導体基板２の第１面３側で温度上昇が発生する。この温度上昇は、アクティブ領域２３内のダイオード４９にも伝わるので、当該温度上昇に伴ってダイオード４９の順方向電圧ＶＦが低下する。たとえば、ダイオード４９の立ち上がり電圧が低電圧側にシフトする。そして、短絡保護回路が、この順方向電圧ＶＦの低下を、ＭＩＳＦＥＴにおける短絡の発生として感知し、ゲートパッド１３に印加している電圧をオフにする。これにより、ＭＩＳＦＥＴのソース−ドレイン（Ｓ−Ｄ）間を流れるドレイン電流Ｉｄが遮断され、ＭＩＳＦＥＴが保護される。
【００７８】
図８Ａ〜図１５Ａ、図８Ｂ〜図１５Ｂおよび図８Ｃ〜図１５Ｃは、前述の半導体装置１の製造工程を工程順に示す図である。図８Ａ〜図１５Ａが単位セル３０の形成に関連する工程を示し、図８Ｂ〜図１５Ｂがダイオード４９の形成に関連する工程を示し、図８Ｃ〜図１５Ｃが双方向ツェナーダイオード６９の形成に関連する工程を示す。
半導体装置１を製造するには、まず、図８Ａ、図８Ｂおよび図８Ｃを参照して、ｎ＋型のベース基板２５が準備される。次に、ｎ型不純物が導入されながら、ベース基板２５の表面（主面）からシリコンがエピタキシャル成長される。これにより、ベース基板２５の主面の上にｎ−型のエピタキシャル層２６が形成される。ベース基板２５およびエピタキシャル層２６を含む積層構造により、半導体基板２が形成される。半導体基板２は、第１面３および第２面４を有している。
【００７９】
次に、半導体基板２の第１面３にマスク（図示せず）が形成される。そして、このマスクを介するエッチングによって、半導体基板２の不要な部分が選択的に除去される。これにより、半導体基板２の第１面３に、ゲートトレンチ２９、ソーストレンチ３８、第１トレンチ５０および第２トレンチ７０が同時に形成される。
次に、図９Ａ、図９Ｂおよび図９Ｃを参照して、たとえばＣＶＤ法によって、半導体基板２の第１面３の全体に絶縁層８５が堆積される。絶縁層８５の堆積は、ゲートトレンチ２９、ソーストレンチ３８、第１トレンチ５０および第２トレンチ７０が絶縁層８５で埋め戻され、半導体基板２の第１面３が絶縁層８５で覆われるまで続けられる。
【００８０】
次に、図１０Ａ、図１０Ｂおよび図１０Ｃを参照して、たとえばエッチバックによって、絶縁層８５の不要な部分が選択的に除去される。これにより、ゲートトレンチ２９の底部に残った絶縁層８５からなるゲート絶縁膜３１の第２部分３３、第１トレンチ５０の底部に残った絶縁層８５からなる第１絶縁膜５１の第１部分５２、および第２トレンチ７０の底部に残った絶縁層８５からなる第２絶縁膜７１の第１部分７２が形成される。
【００８１】
次に、ソーストレンチ３８の底面から露出する半導体基板２に対してｐ型不純物（たとえば、ホウ素（Ｂ））が導入される。ｐ型不純物は、たとえば図示しないイオン注入マスクを介して、半導体基板２に注入される。これにより、ソーストレンチ３８の底面に沿うｐ型の不純物領域４３の第２部分４５が形成される。第２部分４５は、この実施形態では、ソーストレンチ３８の底面および側面の下部から半導体基板２の第２面４に向かって膨出するように広がる形状で形成される。
【００８２】
次に、図１１Ａ、図１１Ｂおよび図１１Ｃを参照して、たとえば熱酸化法またはウェット酸化法によって、ゲートトレンチ２９の側面、ソーストレンチ３８の内面、第１トレンチ５０の側面および第２トレンチ７０の側面から露出する半導体基板２が酸化される。これにより、ゲートトレンチ２９の内面にゲート絶縁膜３１の第１部分３２が形成され、ソーストレンチ３８の内面に絶縁膜３９が形成される。また、第１トレンチ５０の側面および第２トレンチ７０の側面には、それぞれ、絶縁膜８６および絶縁膜８７が形成される。
【００８３】
次に、たとえばＣＶＤ法によって、半導体基板２の第１面３の全体に、たとえばポリシリコンからなる導電層８８が堆積される。導電層８８の堆積は、ゲートトレンチ２９、ソーストレンチ３８、第１トレンチ５０および第２トレンチ７０が導電層８８で埋め戻され、半導体基板２の第１面３が導電層８８で覆われるまで続けられる。
次に、図１２Ａ、図１２Ｂおよび図１２Ｃを参照して、たとえばエッチバックによって、導電層８８の不要な部分が選択的に除去される。エッチバックは、導電層８８の各上面３５，４２，５４，７４が半導体基板２の第１面３と面一になるまで続けられる。これにより、ゲート電極３４および導電体４１が形成される。さらに、第１トレンチ５０および第２トレンチ７０内の導電層８８が、ダイオード４９および双方向ツェナーダイオード６９の形状に合うように選択的にパターニングされる。
【００８４】
次に、半導体基板２の第１面３の上に、フォトマスク８９が形成される。フォトマスク８９は、ネガ型であってもよいし、ポジ型であってもよい。ここでは、ネガ型のフォトマスク８９を例にとって説明する。
次に、露光および現像により、第１トレンチ５０内の導電層８８を露出させる開口９０、および第２トレンチ７０内の導電層８８を露出させる開口９１が、フォトマスク８９に選択的に形成される。
【００８５】
次に、フォトマスク８９を介して、第１トレンチ５０および第２トレンチ７０のそれぞれに配置された導電層８８の全域にｐ型不純物（たとえば、ホウ素（Ｂ））が注入される。これにより、ダイオード４９のｐ型部５５および双方向ツェナーダイオード６９のｐ型部７６が、各導電層８８の全域に形成される。ｐ型不純物が注入された後、フォトマスク８９は除去される。
【００８６】
次に、図１３Ａ、図１３Ｂおよび図１３Ｃを参照して、半導体基板２の第１面３の上に、フォトマスク９２が形成される。フォトマスク９２は、ネガ型であってもよいし、ポジ型であってもよい。ここでは、ネガ型のフォトマスク９２を例にとって説明する。
次に、露光および現像により、ソース領域３６、ダイオード４９のｎ型部５６および双方向ツェナーダイオード６９のｎ＋型部７５を形成すべき領域をそれぞれ露出させる開口９３，９４，９５が、フォトマスク９２に選択的に形成される。
【００８７】
次に、フォトマスク９２を介して、半導体基板２、ならびに第１トレンチ５０および第２トレンチ７０のそれぞれに配置された導電層８８にｎ型不純物（たとえば、ヒ素（Ａｓ））が注入される。これにより、ソース領域３６、ダイオード４９のｎ型部５６および双方向ツェナーダイオード６９のｎ＋型部７５が形成される。ｎ型不純物が注入された後、フォトマスク９２は除去される。
【００８８】
ここで、ダイオード４９および双方向ツェナーダイオード６９用の導電層８８がトレンチ内ではなく、半導体基板２の第１面３上に形成される場合について考える。この場合、フォトマスク９２の、半導体基板２の第１面３上の導電層８８を覆う部分と、半導体基板２の第１面３を覆う部分との間には、導電層８８の厚さに相当する段差が存在することとなる。
【００８９】
このフォトマスク９２を露光する場合には、導電層８８を覆う部分、および半導体基板２の第１面３を覆う部分に対して、それぞれ異なるフォーカスマージンを設定しなければならない。そのため、導電層８８を覆う部分に対する露光と、半導体基板２の第１面３を覆う部分に対する露光とを同一の工程で行うことは、およそ現実的ではなくなる。
フォーカスマージンとは、露光時において、フォトマスクに対する光の焦点が最適な焦点位置から上方または下方にずれた際に、当該フォトマスクが実用可能な状態で維持できる深度領域の幅のことである。
【００９０】
これに対して、この実施形態では、ダイオード４９および双方向ツェナーダイオード６９用の導電層８８が、それぞれ、第１トレンチ５０および第２トレンチ７０内に配置され、導電層８８の上面５４，７４が、半導体基板２の第１面３とほぼ同一の平面上に形成されている。したがって、フォトマスク９２において、導電層８８を覆う部分と半導体基板２の第１面３との間に段差が形成されるのを抑制することができる。しかも、導電層８８の上面５４，７４は平坦に形成されているので、当該導電層８８の上面５４，７４の上においてフォトマスク９２に段差が形成されることも抑制することができる。
【００９１】
よって、フォトマスク９２を露光する場合には、導電層８８を覆う部分と半導体基板２の第１面３に対して、それぞれ等しいフォーカスマージンを設定することができる。
これにより、ダイオード４９のｎ型部５６および双方向ツェナーダイオード６９のｎ＋型部７５を形成する際に、露光フォーカスを精度よく合わせることができる。その結果、ダイオード４９のｐ型部５５およびｎ型部５６の寸法ばらつき、ならびに、双方向ツェナーダイオード６９のｐ型部７６およびｎ＋型部７５の寸法ばらつきを抑制することができる。
【００９２】
次に、図１４Ａ、図１４Ｂおよび図１４Ｃを参照して、露光および現像により、ｐ型のボディ領域３７および不純物領域４３の第１部分４４を形成すべき領域を露出させる開口を有するフォトマスク（図示せず）が、半導体基板２の第１面３上に選択的に形成される。当該フォトマスクを介して、半導体基板２の第１面３にｐ型不純物（たとえば、ホウ素（Ｂ））が注入される。これにより、ボディ領域３７および不純物領域４３の第１部分４４が形成される。ｐ型不純物が注入された後、フォトマスクは除去される。
【００９３】
次に、たとえばエッチバックによって、半導体基板２の第１面３上のゲート絶縁膜３１、絶縁膜８６および絶縁膜８７が除去される。これにより、半導体基板２の第１面３、第１トレンチ５０の側面、および第２トレンチ７０の側面が露出する。
次に、ソーストレンチ３８内の絶縁膜３９および導電体４１が、エッチバックによって上部から一部除去される。これにより、絶縁膜３９の上端部４０および導電体４１の上面４２が、半導体基板２の第１面３に対してソーストレンチ３８の深さ方向に後退した位置となる。
【００９４】
次に、たとえばＣＶＤ法によって、半導体基板２の第１面３の全体に絶縁材料が堆積される。これにより、絶縁層４７、第１絶縁膜５１の第２部分５３、および第２絶縁膜７１の第２部分７３が形成される。なお、絶縁層４７、第１絶縁膜５１の第２部分５３、および第２絶縁膜７１の第２部分７３は、同一工程で形成される絶縁膜であり、たとえば、共通の名称として層間絶縁膜と称してもよい。
【００９５】
次に、図１５Ａ、図１５Ｂおよび図１５Ｃを参照して、マスク（図示せず）を介するエッチングによって、絶縁層４７、第１絶縁膜５１の第２部分５３、および第２絶縁膜７１の第２部分７３の不要な部分が除去される。これにより、コンタクト孔４８、第１コンタクト孔６１、第２コンタクト孔６５、第１コンタクト孔７７および第２コンタクト孔７８が形成される。
【００９６】
次に、第１コンタクト孔６１、第２コンタクト孔６５、第１コンタクト孔７７および第２コンタクト孔７８のそれぞれに、第１プラグ８１、第２プラグ８２、第１プラグ８３および第２プラグ８４が埋め込まれる。
次に、たとえばスパッタ法により、絶縁層４７、第１絶縁膜５１の第２部分５３、および第２絶縁膜７１の第２部分７３の上に電極材料（たとえばＡｌＣｕ）が堆積されて、電極材料層が形成される。次に、たとえばマスク（図示せず）を介するエッチングによって、電極材料層の不要な部分が除去される。これにより、ゲート導電膜９、アノード導電膜１０、カソード導電膜１１、ソース導電膜１２およびダイオード配線２２を含む導体パターンが形成される。
【００９７】
次に、ゲート導電膜９、アノード導電膜１０、カソード導電膜１１、ソース導電膜１２およびダイオード配線２２を選択的に覆うパッシベーション膜６８が形成される。
その後、たとえばスパッタ法により、半導体基板２の第２面４にドレイン電極２７が形成される。以上の工程を経て、半導体装置１が得られる。
図１６は、半導体装置１を備える半導体パッケージ１０１の概略図である。なお、図１６では、半導体パッケージ１０１の内部の明瞭化のため、樹脂パッケージ１０３を破線で示している。
【００９８】
半導体パッケージ１０１は、端子フレーム１０２と、半導体装置１（チップ）と、樹脂パッケージ１０３とを含む。
端子フレーム１０２は、金属製の板状である。端子フレーム１０２は、半導体装置１を支持するベース部１０４（アイランド）と、ドレイン端子１０５と、ソース端子１０６と、ゲート端子１０７と、アノード端子１０８と、カソード端子１０９とを含む。
【００９９】
ベース部１０４は、平面視四角形状に形成されている。この実施形態では、ベース部１０４は、一対の長辺および一対の短辺を有する平面視長方形状に形成されている。半導体装置１は、ドレイン電極２７（図２等参照）とベース部１０４とが、銀ペースト等の接合材を介して接合されることによって、ベース部１０４に支持されている。半導体装置１は、たとえば、半導体基板２の一対の長辺とベース部１０４の一対の長辺とが平行となるように配置されていてもよい。
【０１００】
ドレイン端子１０５は、ベース部１０４と一体的に形成されている。ドレイン端子１０５は、ベース部１０４の一対の長辺の一方の長辺のほぼ全体に亘る幅で形成されている。この実施形態では、ドレイン端子１０５は、ベース部１０４の一対の長辺の一方の長辺から、半導体装置１の反対方向に突出するように形成されている。
ソース端子１０６、ゲート端子１０７、アノード端子１０８およびカソード端子１０９は、半導体装置１に対してドレイン端子１０５の反対側に配置されている。ソース端子１０６、ゲート端子１０７、アノード端子１０８およびカソード端子１０９は、ベース部１０４とは分離して形成されている。
【０１０１】
ソース端子１０６、ゲート端子１０７、アノード端子１０８およびカソード端子１０９は、それぞれ、直線状に延びる形状に形成されていてもよい。また、ソース端子１０６、ゲート端子１０７、アノード端子１０８およびカソード端子１０９は、それぞれ、１本だけ形成されていてもよいし、複数本形成されていてもよい。この実施形態では、ゲート端子１０７、アノード端子１０８およびカソード端子１０９に比べて相対的に大きな電流が流れるソース端子１０６が複数本形成されている。
【０１０２】
ソース端子１０６は、ソースワイヤ１１０を介して、半導体装置１のソース導電膜１２に接続されている。ソースワイヤ１１０は、複数本形成されていてもよい。各ソースワイヤ１１０は、ダイオード４９をオーバーラップするように配置され、ダイオード４９を挟む第１の部分１１４および第１の部分１１４の反対側の第２の部分１１５の２箇所で、ソース導電膜１２に接続されていてもよい。
【０１０３】
ゲート端子１０７、アノード端子１０８およびカソード端子１０９は、それぞれ、ゲートワイヤ１１１、アノードワイヤ１１２およびカソードワイヤ１１３を介して、半導体装置１のゲートパッド１３、アノードパッド１５およびカソードパッド１８に接続されている。ゲートワイヤ１１１、アノードワイヤ１１２およびカソードワイヤ１１３は、１本ずつ形成されていてもよい。
【０１０４】
樹脂パッケージ１０３は、たとえば、エポキシ樹脂など公知のモールド樹脂からなり、半導体装置１を封止している。樹脂パッケージ１０３は、半導体装置１と共に端子フレーム１０２のベース部１０４およびワイヤ１１０〜１１３を覆っている。各端子１０５〜１０９の一部は、樹脂パッケージ１０３から露出している。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【０１０５】
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、半導体装置１のトランジスタ構造の一例として、ＭＩＳＦＥＴを示したが、半導体装置１が備えるトランジスタ構造は、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＪＦＥＴ（Junction Field Effect Transistor）、バイポーラトランジスタ、サイリスタ等であってもよい。
【０１０６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１０７】
１  半導体装置
２  半導体基板
２８  ドレイン領域
２９  ゲートトレンチ
３０  単位セル
３１  ゲート絶縁膜
３２  第１部分
３３  第２部分
３４  ゲート電極
３６  ソース領域
３７  ボディ領域
３８  ソーストレンチ
３９  絶縁膜
４１  導電体
４３  不純物領域
４９  ダイオード
５０  第１トレンチ
５１  第１絶縁膜
５２  第１部分
５３  第２部分
５５  ｐ型部
５６  ｎ型部
６６  第１ダイオード
６７  第２ダイオード
６９  双方向ツェナーダイオード
７０  第２トレンチ
７１  第２絶縁膜
７２  第１部分
７３  第２部分
７５  ｎ＋型部
７６  ｐ型部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019212708.tif 000009
【図８Ａ】
2019212708.tif 000010
【図８Ｂ】
2019212708.tif 000011
【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
2019212708.tif 000014
【図９Ｃ】
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【図１０Ａ】
2019212708.tif 000016
【図１０Ｂ】
2019212708.tif 000017
【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
2019212708.tif 000020
【図１１Ｃ】
2019212708.tif 000021
【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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