(57)【要約】【課題】半導体チップ内におけるクラックの発生を抑制することが可能な半導体装置および半導体装置の設計方法を提供する。【解決手段】スクライブライン領域は、Ｙ方向へ延伸する部分領域ＳＣＡＹと、部分領域ＳＣＡＹを除く領域であり、Ｘ方向へ延伸し、部分領域ＳＣＡＹよりも後にダイシングされる部分領域ＳＣＡＸとを備える。部分領域ＳＣＡＹには、ＤＴＩの平面形状を、Ｘ方向を長辺方向とする長方形の形状に定めるためのＤＴＩ用ダミーパターンＤＤＰｃｘが配置される。部分領域ＳＣＡＸには、ＤＴＩの平面形状を、Ｙ方向を長辺方向とする長方形の形状に定めるためのＤＴＩ用ダミーパターンＤＤＰｃｙが配置される。【選択図】図４
2019220613.tif 000002
【特許請求の範囲】
【請求項１】
所定の回路を搭載する複数のチップ領域と、
前記複数のチップ領域を個々に分断するためのスクライブライン領域と、
を有する半導体装置であって、
前記スクライブライン領域は、
平面上で第１の方向へ延伸する第１の領域と、
前記第１の領域を除く領域であり、前記平面上で前記第１の方向と交差する第２の方向へ延伸し、前記第１の領域よりも後にダイシングされる第２の領域と、
を備え、
前記第１の領域には、ＤＴＩ（Deep Trench Isolation）の平面形状を、前記第２の方向を長辺方向とする長方形の形状に定めるための第１のダミーパターンが配置され、
前記第２の領域には、ＤＴＩの平面形状を、前記第１の方向を長辺方向とする長方形の形状に定めるための第２のダミーパターンが配置される、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記スクライブライン領域と前記複数のチップ領域との境界線と、前記境界線を前記スクライブライン領域側に所定のサイズだけシフトさせた線とに挟まれる領域は、前記第１のダミーパターンおよび前記第２のダミーパターンが配置されない第１の禁止領域となっている、
半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１のダミーパターンおよび前記第２のダミーパターンによって形成されるＤＴＩは、断面上でＳＴＩ（Shallow Trench Isolation）の下部から突き出す形で形成され、
前記第１の禁止領域には、ＤＴＩを伴わないＳＴＩが形成され、
前記スクライブライン領域内の前記第１の禁止領域を除く領域には、ＤＴＩを伴うＳＴＩが形成される、
半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記スクライブライン領域内で前記第１の方向に延伸する領域と前記第２の方向に延伸する領域とが交差するクロス領域は、前記第１のダミーパターンおよび前記第２のダミーパターンが配置されない第２の禁止領域となっている、
半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記スクライブライン領域には、共に矩形の同一形状を備える複数の第３のダミーパターンが前記第１の方向および前記第２の方向に沿ってマトリックス状に配置され、前記複数の第３のダミーパターンをそれぞれ囲むようにＳＴＩ（Shallow Trench Isolation）が形成され、
前記第１のダミーパターンおよび前記第２のダミーパターンは、前記平面上でＳＴＩの中に配置される、
半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１のダミーパターンの少なくとも一部における前記長辺方向のサイズは、前記複数の第３のダミーパターンのそれぞれにおける前記第２の方向のサイズの２倍以上であり、
前記第２のダミーパターンの少なくとも一部における前記長辺方向のサイズは、前記複数の第３のダミーパターンのそれぞれにおける前記第１の方向のサイズの２倍以上である、
半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１のダミーパターンおよび前記第２のダミーパターンの少なくとも一部における前記長辺方向のサイズは、短辺方向のサイズの１５倍以上である、
半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記スクライブライン領域内で前記第１の方向に延伸する領域と前記第２の方向に延伸する領域とが交差するクロス領域は、前記第１のダミーパターンおよび前記第２のダミーパターンが配置されない第２の禁止領域となっている、
半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記複数のチップ領域のそれぞれには、前記所定の回路が搭載されない領域に、ＤＴＩの平面形状を長方形とは異なる形状に定めるための第４のダミーパターンが配置される、
半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第４のダミーパターンの形状は、略Ｌ字型である、
半導体装置。
【請求項１１】
所定の回路を搭載する複数のチップ領域と、
前記複数のチップ領域を個々に分断するためのスクライブライン領域と、
を有する半導体装置であって、
前記複数のチップ領域のそれぞれには、ＤＴＩ（Deep Trench Isolation）が形成され、
前記スクライブライン領域には、ＤＴＩが形成されない、
半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記複数のチップ領域のそれぞれは、前記所定の回路が搭載されない領域に、平面上で略Ｌ字型の形状を備えるＤＴＩが形成される、
半導体装置。
【請求項１３】
所定の回路を搭載する複数のチップ領域と、
前記複数のチップ領域を個々に分断するためのスクライブライン領域と、
を有する半導体装置の設計方法であって、
前記スクライブライン領域を、平面上で第１の方向へ延伸する第１の領域と、前記第１の領域を除く領域であり、前記平面上で前記第１の方向と交差する第２の方向へ延伸する第２の領域とに分割する第１の処理と、
前記第１の領域に、第１のダミーパターンを配置する第２の処理と、
前記第２の領域に、第２のダミーパターンを配置する第３の処理と、
を有し、
前記第２の領域は、前記第１の領域よりも後にダイシングされる領域であり、
前記第１のダミーパターンは、ＤＴＩ（Deep Trench Isolation）の平面形状を、前記第２の方向を長辺方向とする長方形の形状に定めるためのパターンであり、
前記第２のダミーパターンは、ＤＴＩの平面形状を、前記第１の方向を長辺方向とする長方形の形状に定めるためのパターンである、
半導体装置の設計方法。
【請求項１４】
請求項１３記載の半導体装置の設計方法において、
さらに、前記スクライブライン領域と前記複数のチップ領域との境界線と、前記境界線を前記スクライブライン領域側に所定のサイズだけシフトさせた線とに挟まれる領域を、前記第１のダミーパターンおよび前記第２のダミーパターンを配置しない第１の禁止領域に定める第４の処理を有する、
半導体装置の設計方法。
【請求項１５】
請求項１４記載の半導体装置の設計方法において、
さらに、前記スクライブライン領域内で前記第１の方向に延伸する領域と前記第２の方向に延伸する領域とが交差するクロス領域を、前記第１のダミーパターンおよび前記第２のダミーパターンを配置しない第２の禁止領域に定める第５の処理を有する、
半導体装置の設計方法。
【請求項１６】
請求項１５記載の半導体装置の設計方法において、さらに、
前記第１の処理〜前記第５の処理によって配置されるダミーパターンに基づくＤＴＩの占有率が規定の占有率を満たすか否かを判定し、満たす場合には当該ダミーパターンを採用する第６の処理と、
前記第６の処理で前記規定の占有率を満たさない場合に、前記第１の処理〜前記第４の処理によって配置されるダミーパターンに基づくＤＴＩの占有率が前記規定の占有率を満たすか否かを判定し、満たす場合には当該ダミーパターンを採用する第７の処理と、
前記第７の処理で前記規定の占有率を満たさない場合に、前記第１の処理〜前記第３の処理によって配置されるダミーパターンに基づくＤＴＩの占有率が前記規定の占有率を満たすか否かを判定し、満たす場合には当該ダミーパターンを採用する第８の処理と、
を有する、
半導体装置の設計方法。
【請求項１７】
請求項１３記載の半導体装置の設計方法において、
前記第２の処理は、
前記第１の領域に、矩形の形状の第１の単位ダミーパターンを前記第１の方向および前記第２の方向に配置する第９の処理と、
前記第２の方向において所定の間隔で隣接する複数の前記第１の単位ダミーパターンを、１個の前記第１のダミーパターンとなるように統合する第１０の処理と、
を有し、
前記第３の処理は、
前記第２の領域に、矩形の形状の第２の単位ダミーパターンを前記第１の方向および前記第２の方向に配置する第１１の処理と、
前記第１の方向において所定の間隔で隣接する複数の前記第２の単位ダミーパターンを、１個の前記第２のダミーパターンとなるように統合する第１２の処理と、
を有する、
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の設計方法に関し、例えば、ダミーパターンを含む半導体装置の技術に関する。
【背景技術】
【０００２】
特許文献１には、チップ内部に正方形の形状のダミー配線パターンが桂馬とび状に配置され、スクライブライン上に矩形の形状のダミー配線パターンが格子状に配置された半導体装置が示される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２３５３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ＢｉＣＤＭＯＳプロセスで形成される各種半導体チップや、ＣＭＯＳ（Complementary MOS）イメージセンサ等の半導体チップでは、ＤＴＩ（Deep Trench Isolation）と呼ばれる素子分離構造が用いられる場合がある。ＢｉＣＤＭＯＳプロセスとは、バイポーラプロセス、ＣＭＯＳプロセスおよびＤＭＯＳ（Double diffused MOS）プロセスを同時に実現する製造技術であり、１個の半導体チップ上に、アナログ回路、ディジタル回路およびパワートランジスタを集積可能にする技術である。特にこのような半導体チップでは、素子間の干渉を抑制することが求められるため、ＣＭＯＳプロセス等の素子分離構造で広く用いられるＳＴＩ（Shallow Trench Isolation）よりも深い溝が形成されるＤＴＩが用いられる。
【０００５】
一方、このような半導体チップを複数搭載した半導体ウエハ（半導体装置）では、ＣＭＰ（Chemical Mechanical Polishing）工程における研磨量のパターン密度依存性を改善するため、特許文献１に示されるように、チップ領域やスクライブライン領域に各種ダミーパターンが配置される。ＤＴＩを用いる場合には、ダミーパターンの一つとしてＤＴＩ用のダミーパターンが配置することが望ましい。しかし、本発明者等の検討により、ＤＴＩ用のダミーパターンに起因して半導体チップ内にクラックが生じ得ることが見出された。
【０００６】
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、所定の回路を搭載する複数のチップ領域と、複数のチップ領域を個々に分断するためのスクライブライン領域とを有する。スクライブライン領域は、平面上で第１の方向へ延伸する第１の領域と、第１の領域を除く領域であり、平面上で第１の方向と交差する第２の方向へ延伸し、第１の領域よりも後にダイシングされる第２の領域とを備える。第１の領域には、ＤＴＩの平面形状を、第２の方向を長辺方向とする長方形の形状に定めるための第１のダミーパターンが配置される。第２の領域には、ＤＴＩの平面形状を、第１の方向を長辺方向とする長方形の形状に定めるための第２のダミーパターンが配置される。
【発明の効果】
【０００８】
前記一実施の形態によれば、半導体チップ内におけるクラックの発生を抑制することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１による半導体装置の主要部の概略構成例を示す平面図である。
【図２】図１の半導体装置の概略的な設計方法（製造方法）の一例を示すフロー図である。
【図３】本発明の実施の形態２による半導体装置において、前提となる解析結果の一例を示す図である。
【図４】本発明の実施の形態２による半導体装置の主要部の概略構成例を示す平面図である。
【図５】図４とはダイシング方向が異なる半導体装置の主要部の概略構成例を示す平面図である。
【図６】本発明の実施の形態２による半導体装置の設計方法（製造方法）において、図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。
【図７】図６におけるダミーパターン配置処理［Ｃ］の詳細な処理内容の一例を示すフロー図である。
【図８】図７の一部の処理内容を説明する補足図である。
【図９】本発明の実施の形態３による半導体装置の主要部の概略構成例を示す平面図である。
【図１０】本発明の実施の形態３による半導体装置の設計方法（製造方法）において、図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。
【図１１】本発明の実施の形態４による半導体装置の主要部の概略構成例を示す平面図である。
【図１２】本発明の実施の形態４による半導体装置の設計方法（製造方法）において、図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。
【図１３】本発明の実施の形態５による半導体装置の設計方法（製造方法）において、主要部の処理内容の一例を示すフロー図である。
【図１４】本発明の比較例として検討した半導体装置の主要部の概略構成例を示す平面図である。
【図１５】（ａ）は、図１４におけるＡ−Ａ’間の概略構造例を示す断面図であり、（ｂ）は、図１４におけるＢ−Ｂ’間の概略構造例を示す断面図である。
【図１６】図１４の半導体装置の概略的な設計方法（製造方法）の一例を示すフロー図である。
【図１７】図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。
【図１８】図１６における一部の処理内容を説明する補足図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
《半導体装置（比較例）の構成》
まず、実施の形態１の半導体装置の説明に先立ち、比較例として検討した半導体装置について説明する。図１４は、本発明の比較例として検討した半導体装置の主要部の概略構成例を示す平面図である。図１４に示す半導体装置ＤＥＶａは、複数の半導体チップが形成された半導体ウエハであり、それぞれ半導体チップとなる複数（この例では４個）のチップ領域ＣＰＡ１〜ＣＰＡ４と、複数のチップ領域ＣＰＡ１〜ＣＰＡ４をダイサーによって個々に分断するためのスクライブライン領域ＳＣＡとを備える。明細書では、複数のチップ領域ＣＰＡ１〜ＣＰＡ４を総称してチップ領域ＣＰＡと呼ぶ。この例では、説明の簡素化のため、半導体装置（半導体ウエハ）ＤＥＶａの一部が示されているが、実際の半導体装置ＤＥＶａは、通常、更に多くのチップ領域ＣＰＡを備える。
【００１４】
チップ領域ＣＰＡは、Ｘ方向およびＹ方向を辺とする矩形の形状を備え、所定の回路を搭載する。明細書では、平面方向をＸ方向およびＹ方向とし、断面方向をＺ方向とする。Ｙ方向は、平面上でＸ方向に交差する（直交する）方向となり、Ｚ方向は、当該ＸＹ平面の鉛直方向となる。スクライブライン領域ＳＣＡは、複数のチップ領域ＣＰＡ１〜ＣＰＡ４の間の領域であり、Ｘ方向およびＹ方向へ延伸するラインの形状を備える。スクライブライン領域ＳＣＡのライン幅Ｌ１は、例えば、１００μｍ等である。
【００１５】
ここで、チップ領域ＣＰＡ内の素子分離構造には、ＤＴＩが適用される。この場合、ＣＭＰ工程における研磨量を一定に保つためには、半導体ウエハ全域で所定の占有率を満たせるようにＤＴＩを形成することが望ましい。このため、チップ領域ＣＰＡ内およびスクライブライン領域ＳＣＡ内の空白の領域には、ＤＴＩを形成するためのダミーパターンＤＰａが適宜配置される。この例では、ダミーパターンＤＰａは、複数のＳＴＩ用ダミーパターンＳＤＰと、ＳＴＩ用ダミーパターンＳＤＰの周辺（隣接するＳＴＩ用ダミーパターンＳＤＰの間）に配置され、ＤＴＩの平面形状を定めるためのＤＴＩ用ダミーパターンＤＤＰａとを備える。
【００１６】
ＳＴＩ用ダミーパターンＳＤＰは、例えば、矩形（ここでは正方形）の形状を備え、Ｘ方向およびＹ方向に沿って所定の間隔でマトリックス状に配置される。隣接するＳＴＩ用ダミーパターンＳＤＰの間には、ＳＴＩが形成される。これにより、ＳＴＩは、複数のＳＴＩ用ダミーパターンＳＤＰをそれぞれ囲むように形成され、Ｘ方向およびＹ方向に延伸するラインの形状を備えることになる。ＤＴＩ用ダミーパターンＤＤＰａは、平面上でＳＴＩの中に配置され、略Ｌ字型の形状を備える。また、当該ＤＴＩ用ダミーパターンＤＤＰａによって形成されるＤＴＩは、断面上（Ｚ方向）でＳＴＩの下部から突き出す形で形成される。
【００１７】
例えば、ＳＴＩ用ダミーパターンＳＤＰの一辺の長さＬ２は、７μｍ等であり、隣接するＳＴＩ用ダミーパターンＳＤＰの間隔（すなわち、形成されるＳＴＩのライン幅）Ｌ３は、３μｍ等である。また、例えば、ＤＴＩ用ダミーパターンＤＤＰａのＸ方向のサイズＬ４およびＹ方向のサイズＬ４は、共に５μｍ等であり、ライン幅Ｌ５は、０．８μｍ等である。
【００１８】
図１５（ａ）は、図１４におけるＡ−Ａ’間の概略構造例を示す断面図であり、図１５（ｂ）は、図１４におけるＢ−Ｂ’間の概略構造例を示す断面図である。図１５（ａ）には、チップ領域ＣＰＡ内の各回路の構成要素となるｎチャネル型ＭＯＳトランジスタＭＮおよびｐチャネル型ＭＯＳトランジスタＭＰの構造例が示される。ｎチャネル型ＭＯＳトランジスタＭＮおよびｐチャネル型ＭＯＳトランジスタＭＰは、ＤＴＩによって分離されている。ＤＴＩは、基板（例えばｐ型基板）ＳＢの主面側から裏面側に向けて形成された深い溝に、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）等の絶縁膜を埋め込んだ構造となる。
【００１９】
ｎチャネル型ＭＯＳトランジスタＭＮの形成領域において、基板ＳＢの主面側には、ｐ型ウエルＰＷが形成される。ｐ型ウエルＰＷ内には、ソースおよびドレインとなる２個のｎ型拡散層ＤＦＮと、ｐ型ウエルＰＷに給電するためのｐ型拡散層ＤＦＰとが形成される。２個のｎ型拡散層ＤＦＮ（ソースおよびドレイン）の間の領域の上部には、ゲート絶縁膜を介してポリシリコン等のゲート電極ＧＥが配置される。また、各拡散層（ＤＦＮ，ＤＦＰ）は、ＳＴＩによって適宜分離される。ＳＴＩは、基板ＳＢの主面側に形成された浅い溝に、例えば、ＴＥＯＳ等の絶縁膜を埋め込んだ構造となる。ＤＴＩは、ＳＴＩの下部から基板ＳＢの裏面側に向けて突き出す形で形成される。
【００２０】
一方、ｐチャネル型ＭＯＳトランジスタＭＰの形成領域において、基板ＳＢの主面側には、ｎ型ウエルＮＷが形成される。ｎ型ウエルＮＷ内には、ソースおよびドレインとなる２個のｐ型拡散層ＤＦＰと、ｎ型ウエルＮＷに給電するためのｎ型拡散層ＤＦＮとが形成される。２個のｐ型拡散層ＤＦＰ（ソースおよびドレイン）の間の領域の上部には、ゲート絶縁膜を介してゲート電極ＧＥが配置される。ｎチャネル型ＭＯＳトランジスタＭＮの場合と同様に、各拡散層（ＤＦＮ，ＤＦＰ）は、ＳＴＩによって適宜分離され、ＤＴＩは、当該ＳＴＩの下部から基板ＳＢの裏面側に向けて突き出す形で形成される。明細書では、このようにチップ領域ＣＰＡ内に所定の回路を形成するためのＤＴＩを正規のＤＴＩと呼ぶ。
【００２１】
図１５（ｂ）には、スクライブライン領域ＳＣＡ内（チップ領域ＣＰＡ内も同様）のダミーパターンＤＰａの構造例が示される。基板ＳＢの主面側には、ｐ型ウエルＰＷが形成される。また、基板ＳＢの主面側には、ＳＴＩ用ダミーパターンＳＤＰの領域をマスクとするエッチング工程等によって、所定の間隔でＳＴＩが形成される。ＳＴＩの形成領域には、ＤＴＩ用ダミーパターンＤＤＰａを用いてＤＴＩが形成される。ＤＴＩは、Ｚ方向でＳＴＩの下部から基板ＳＢの裏面側に向けて突き出す形で形成される。また、ＳＴＩ用ダミーパターンＳＤＰの領域には、ポリシリコン等のゲート電極ＧＥが配置される。明細書では、このように、ＣＭＰ工程におけるパターン密度を保つためにスクライブライン領域ＳＣＡ内（およびチップ領域ＣＰＡ内）に形成されるＤＴＩをダミーのＤＴＩと呼ぶ。
【００２２】
《半導体装置（比較例）の設計方法（製造方法）》
図１６は、図１４の半導体装置の概略的な設計方法（製造方法）の一例を示すフロー図である。図１６において、設計者等は、まず、コンピュータによるプログラム処理によって実現される所定のＥＤＡ（Electronic Design Automation）ツールを用いて回路設計およびレイアウト設計を行う（ステップＳ１０１）。その結果、チップ領域用のレイアウトパターンデータ（チップ領域用パターンデータと略す）ＣＰＤＴ１と、スクライブライン領域用のレイアウトパターンデータ（スクライブ領域用パターンデータと略す）ＳＰＤＴ１とが生成される。
【００２３】
チップ領域用パターンデータＣＰＤＴ１は、半導体チップ（チップ領域ＣＰＡ）内に、所定の回路の形成するためのデータである。スクライブ領域用パターンデータＳＰＤＴ１は、スクライブライン領域ＳＣＡ内に、例えば、露光時の位置合わせ用のパターンや、半導体ウエハ評価用のパターン（ＴＥＧ：Test Element Group）等を形成するためのデータである。
【００２４】
次いで、設計者等は、所定のＥＤＡツールを用いて、ダミーパターン生成処理［Ａ］を行う（ステップＳ１０２ａ）。この際の所定のＥＤＡツールとして、例えば、ＤＲＣ（Design Rule Check）ツール等が挙げられる。図１７は、図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。図１８は、図１６における一部の処理内容を説明する補足図である。
【００２５】
図１７において、ＥＤＡツールは、まず、図１６のチップ領域用パターンデータＣＰＤＴ１およびスクライブ領域用パターンデータＳＰＤＴ１に該当する正規パターンデータを読み込む（ステップＳ２０１）。続いて、ＥＤＡツールは、ダミー配置禁止領域生成処理［Ａ］を実行し、その中で、正規パターンデータを対象とした論理演算処理やサイジング処理等を行うことで、ダミーパターンの配置を禁止する領域となるダミー配置禁止領域ＮＤＡを定める（ステップＳ２０２ａ）。ダミー配置禁止領域ＮＤＡには、所定の回路が配置される領域に加えて、予め設計者等が任意に規定した領域（例えば、製造プロセス上の観点等からダミーパターンを配置したくない領域）等も含まれる。
【００２６】
次いで、ＥＤＡツールは、ダミーパターン配置処理［Ａ］を実行する（ステップＳ２０３ａ）。その中で、ＥＤＡツールは、まず、チップ領域ＣＰＡおよびスクライブライン領域ＳＣＡのそれぞれの全域に対して、ダミーパターンデータＤＰＤＴａ内に予め保持されるＳＴＩ用単位ダミーパターンＳＤＰＵおよびＤＴＩ用単位ダミーパターンＤＤＰＵａを、各領域の左下隅等を起点に規定のピッチでマトリックス状に配置する。ＳＴＩ用単位ダミーパターンＳＤＰＵは、図１４における１個のＳＴＩ用ダミーパターンＳＤＰに該当し、ＤＴＩ用単位ダミーパターンＤＤＰＵａは、図１４における１個のＤＴＩ用ダミーパターンＤＤＰａに該当する。その後、ＥＤＡツールは、図１８に示されるように、マトリックス状に配置した複数の単位ダミーパターンの内、ダミー配置禁止領域ＮＤＡと重なる単位ダミーパターンを削除することで、ダミーパターンＤＰａを確定される。
【００２７】
これにより、ダミーパターンＤＰａが付加されたチップ領域用のレイアウトパターンデータと、ダミーパターンＤＰａが付加されたスクライブ領域用のレイアウトパターンデータとが得られる。ＥＤＡツールは、この各レイアウトパターンデータをそれぞれ出力する（ステップＳ２０４）。前者のレイアウトパターンデータは、図１６におけるチップ領域用パターンデータ（ダミー有）ＣＰＤＴ２となり、後者のレイアウトパターンデータは、図１６におけるスクライブ領域用パターンデータ（ダミー有）ＳＰＤＴ２となる。
【００２８】
その後、図１６のステップＳ１０３において、設計者等は、所定のＥＤＡツールを用いてチップ領域用パターンデータ（ダミー有）ＣＰＤＴ２およびスクライブ領域用パターンデータ（ダミー有）ＳＰＤＴ２を、それぞれ、チップ領域用マスクデータＣＭＤＴおよびスクライブ領域用マスクデータＳＭＤＴにフォーマット変換する。その後、当該各マスクデータ（ＣＭＤＴ，ＳＭＤＴ）の合成データを用いてマスクが作製され（ステップＳ１０４）、当該作製されたマスクを用いて半導体装置の製造が行われる（ステップＳ１０５）。
【００２９】
《半導体装置（比較例）の問題点》
ここで、図１４に示したＤＴＩ用ダミーパターンＤＤＰａの形状は、デザインルールで決められた寸法、形状および占有率等の条件を勘案して定められる。具体例として、デザインルールでは、一定範囲におけるＤＴＩ（正規のＤＴＩおよびダミーのＤＴＩ）の占有率を３％以上に定めることや、ＤＴＩ形成時の溝径太りを抑えるため直交パターンを禁止すること等が定められる。そこで、占有率を高め易く、かつ、直交部を含まないパターンとして、図１４に示されるように、直交部分を面取りした略Ｌ字型の形状を持つＤＴＩ用ダミーパターンＤＤＰａが用いられる。
【００３０】
しかし、このような形状のＤＴＩ用ダミーパターンＤＤＰａでは、ダイシング工程時に、スクライブライン領域ＳＣＡ内のＤＴＩ用ダミーパターンＤＤＰａを起点として、微小なクラックが発生し易いことが見出された。さらに、ダイシング工程直後の半導体チップにおいて、例えば、その外周部分（半導体チップに残っている一部のスクライブライン領域ＳＣＡ）に微小なクラックが残存していると、以降の組立工程や実装工程に伴う熱ストレスによって、微小なクラックがチップ領域ＣＰＡ内まで延伸し得ることが見出された。この場合、結果として、半導体チップ内にクラックが生じることになる。
【００３１】
《半導体装置（実施の形態１）の構成および設計方法（製造方法）》
図１は、本発明の実施の形態１による半導体装置の主要部の概略構成例を示す平面図である。図１に示す半導体装置ＤＥＶｂは、図１４に示した半導体装置ＤＥＶａと同様に、チップ領域ＣＰＡ内に、ＤＴＩ用ダミーパターンＤＤＰａに基づくＤＴＩが形成される。しかし、スクライブライン領域ＳＣＡには、図１４に示した半導体装置ＤＥＶａと異なり、ＤＴＩ用ダミーパターンＤＤＰａが配置されず、これに伴いＤＴＩも形成されない。ただし、スクライブライン領域ＳＣＡのダミーパターンＤＰｂは、ＳＴＩ用ダミーパターンＳＤＰを含んでおり、これに伴い、スクライブライン領域ＳＣＡにおいて、ＳＴＩは形成される。
【００３２】
図２は、図１の半導体装置の概略的な設計方法（製造方法）の一例を示すフロー図である。図２に示すフローでは、図１６におけるステップＳ１０２ａのダミーパターン生成処理［Ａ］が図２におけるステップＳ１０２ｂのダミーパターン生成処理［Ｂ］に置き換わっている。ダミーパターン生成処理［Ｂ］において、所定のＥＤＡツールは、図１６および図１７の場合と同様に、チップ領域用パターンデータＣＰＤＴ１を対象にダミーパターン（すなわち、ＳＴＩ用ダミーパターンＳＤＰおよびＤＴＩ用ダミーパターンＤＤＰａ）の配置を行う。
【００３３】
また、ＥＤＡツールは、図１６および図１７の場合と同様に、スクライブ領域用パターンデータＳＰＤＴ１を対象にＳＴＩ用ダミーパターンＳＤＰの配置を行う。ただし、ＥＤＡツールは、図１６および図１７の場合と異なり、スクライブ領域用パターンデータＳＰＤＴ１を対象としたＤＴＩ用ダミーパターンＤＤＰａの配置を行わない。具体的には、設計者等は、例えば、図１７のステップＳ２０２ａにおいて、スクライブライン領域ＳＣＡを、ＤＴＩ用ダミーパターンのダミー配置禁止領域ＮＤＡに定めればよい。また、図２では、図１６の場合と異なり、ＤＴＩ用ダミーパターンを含まないスクライブ領域用パターンデータＳＰＤＴ２ｂが生成される。
【００３４】
《実施の形態１の主要な効果》
以上のように、実施の形態１の方式を用いると、スクライブライン領域ＳＣＡにＤＴＩが形成されない。その結果、クラックの起点自体が生じなくなるため、半導体チップ内におけるクラックの発生を抑制することが可能になる。
【００３５】
（実施の形態２）
《クラックの発生箇所》
図３は、本発明の実施の形態２による半導体装置において、前提となる解析結果の一例を示す図である。図３には、図１４に示したスクライブライン領域ＳＣＡのダミーパターンＤＰａを対象に、ダイシング方向を規定して応力シミュレーションを行った結果が示される。その結果、ＤＴＩ用ダミーパターンＤＤＰａは、（Ａ）ダイシング等の荷重により、パターンをラインとして見た場合の端部（ＥＡ，ＥＢ）に応力が集中し易いことと、（Ｂ）特に、ダイシング方向を向く端部（ＥＡ）に応力が集中し易いことが判明した。
【００３６】
《半導体装置（実施の形態２）の構成》
図４は、本発明の実施の形態２による半導体装置の主要部の概略構成例を示す平面図である。図５は、図４とはダイシング方向が異なる半導体装置の主要部の概略構成例を示す平面図である。前述した図１の構成例では、クラックの発生を抑制できるが、その副作用として、ＣＭＰ工程で求められるＤＴＩの占有率を十分に確保できない恐れがある。そこで、スクライブライン領域ＳＣＡにＤＴＩを形成することを前提として図３の解析結果に基づくと、端部の数が少なく、かつダイシング方向を向く端部を含まない形状のＤＴＩ用ダミーパターンを用いれば、クラックの発生を抑制することができる。
【００３７】
図４に示す半導体装置ＤＥＶｃ１は、先にＹ方向のダイシングが行われ、その後にＸ方向のダイシングが行われる場合の構成例である。半導体装置ＤＥＶｃ１は、スクライブライン領域ＳＣＡに、ＳＴＩ用ダミーパターンＳＤＰおよびＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙを含むダミーパターンＤＰｃ１が配置される。スクライブライン領域ＳＣＡは、部分領域ＳＣＡＸと部分領域ＳＣＡＹとを備える。
【００３８】
部分領域ＳＣＡＹは、Ｙ方向へ延伸する領域である。部分領域ＳＣＡＸは、部分領域ＳＣＡＹを除くスクライブライン領域ＳＣＡであり、Ｘ方向へ延伸する領域（すなわち、部分領域ＳＣＡＹよりも後にダイシングされる領域）である。部分領域ＳＣＡＹには、ＤＴＩの平面形状を、Ｘ方向を長辺方向とする長方形の形状に定めるためのＤＴＩ用ダミーパターンＤＤＰｃｘが配置される。逆に、部分領域ＳＣＡＸには、ＤＴＩの平面形状を、Ｙ方向を長辺方向とする長方形の形状に定めるためのＤＴＩ用ダミーパターンＤＤＰｃｙが配置される。
【００３９】
一方、図５に示す半導体装置ＤＥＶｃ２は、先にＸ方向のダイシングが行われ、その後にＹ方向のダイシングが行われる場合の構成例である。半導体装置ＤＥＶｃ２は、スクライブライン領域ＳＣＡに、ＳＴＩ用ダミーパターンＳＤＰおよびＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙを含むダミーパターンＤＰｃ２が配置される。スクライブライン領域ＳＣＡは、部分領域ＳＣＡＸと部分領域ＳＣＡＹとを備える。
【００４０】
部分領域ＳＣＡＸは、Ｘ方向へ延伸する領域である。部分領域ＳＣＡＹは、部分領域ＳＣＡＸを除くスクライブライン領域ＳＣＡであり、Ｙ方向へ延伸する領域（すなわち、部分領域ＳＣＡＸよりも後にダイシングされる領域）である。部分領域ＳＣＡＸには、ＤＴＩの平面形状を、Ｙ方向を長辺方向とする長方形の形状に定めるためのＤＴＩ用ダミーパターンＤＤＰｃｙが配置される。逆に、部分領域ＳＣＡＹには、ＤＴＩの平面形状を、Ｘ方向を長辺方向とする長方形の形状に定めるためのＤＴＩ用ダミーパターンＤＤＰｃｘが配置される。
【００４１】
なお、図１４の場合と同様に、スクライブライン領域ＳＣＡには、複数のＳＴＩ用ダミーパターンＳＤＰも配置される。複数のＳＴＩ用ダミーパターンＳＤＰは、矩形（ここでは正方形）の形状を備え、Ｘ方向およびＹ方向に沿ってマトリックス状に配置される。そして、図１４の場合と同様に、当該複数のＳＴＩ用ダミーパターンＳＤＰをそれぞれ囲むようにＳＴＩが形成される。ＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙは、平面上で当該ＳＴＩの中に配置され、当該ダミーパターンによって形成されるＤＴＩは、図１５（ｂ）の場合と同様に、断面上でＳＴＩの下部から突き出す形で形成される。また、チップ領域ＣＰＡには、図１４の場合と同様に、ＤＴＩ用ダミーパターンＤＤＰａに基づくＤＴＩが形成される。
【００４２】
このようなダミーパターンＤＰｃ１，ＤＰｃ２を用いると、ＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙにおいて、図３に示したダイシング方向を向く端部（ＥＡ）を無くすことが可能になる。なお、例えば、図４において、ＤＴＩ用ダミーパターンＤＤＰｃｙの長辺方向のサイズは、ＳＴＩ用ダミーパターンＳＤＰのＹ方向のサイズの２倍以上となっている。同様に、ＤＴＩ用ダミーパターンＤＤＰｃｘの長辺方向のサイズは、ＳＴＩ用ダミーパターンＳＤＰのＸ方向のサイズの２倍以上となっている。具体例として、図１４に示した各サイズ（Ｌ２，Ｌ３，Ｌ５）を図４の構成例に適用した場合、ＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙの長辺方向のサイズ（２×Ｌ２＋Ｌ３＝１７μｍ）は、短辺方向のサイズ（Ｌ５＝０．８μｍ）の２１倍程度となり、少なくとも１５倍以上となる。
【００４３】
《半導体装置（実施の形態２）の設計方法（製造方法）》
図４および図５の半導体装置ＤＥＶｃ１，ＤＥＶｃ２は、図１６の場合と同様のフローによって設計（製造）される。ただし、図１６のステップＳ１０２ａにおけるダミーパターン生成処理［Ａ］において、図１７とは異なる図６のフローが用いられる。図６は、本発明の実施の形態２による半導体装置の設計方法（製造方法）において、図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。
【００４４】
図６に示すフローでは、図１７におけるステップＳ２０３ａのダミーパターン配置処理［Ａ］が図６におけるステップＳ２０３ｃのダミーパターン配置処理［Ｃ］に置き換わっている。ダミーパターン配置処理［Ｃ］において、所定のＥＤＡツールは、ダミーパターンデータＤＰＤＴｃを用いて、チップ領域ＣＰＡに図１４の場合と同様のダミーパターン（ＤＰａ）を配置し、スクライブライン領域ＳＣＡに図４（または図５）に示したダミーパターンＤＰｃ１（ＤＰｃ２）を配置する。ダミーパターンデータＤＰＤＴｃには、図１８で述べたようなＳＴＩ用単位ダミーパターンＳＤＰＵおよびＤＴＩ用単位ダミーパターンＤＤＰＵａに加えて、詳細は後述するが、ＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙの元となるＤＴＩ用単位ダミーパターンＤＤＰＵｃが含まれる。
【００４５】
図７は、図６におけるダミーパターン配置処理［Ｃ］の詳細な処理内容の一例を示すフロー図である。図８は、図７の一部の処理内容を説明する補足図である。ダミーパターン配置処理［Ｃ］（ステップＳ２０３ｃ）において、所定のＥＤＡツールは、まず、予め設計者等によって規定されたダイシング情報ＤＩを読み込む（ステップＳ３０１）。ダイシング情報ＤＩは、ダイシング方向（Ｘ方向、Ｙ方向）の順番等を含む。次いで、ＥＤＡツールは、当該ダイシング情報ＤＩに基づき、スクライブライン領域ＳＣＡを、部分領域ＳＣＡＸと部分領域ＳＣＡＹとに分割する（ステップＳ３０２）。すなわち、Ｙ方向が先の場合には、図４のように分割され、Ｘ方向が先の場合には、図５のように分割される。
【００４６】
続いて、ＥＤＡツールは、ダミーパターンデータＤＰＤＴｃを用いて、チップ領域ＣＰＡおよびスクライブライン領域ＳＣＡに各単位ダミーパターンを配置する（ステップＳ３０３）。具体的には、ＥＤＡツールは、チップ領域ＣＰＡには、図１７の場合と同様にしてＳＴＩ用単位ダミーパターンＳＤＰＵおよびＤＴＩ用単位ダミーパターンＤＤＰＵａをＸ方向およびＹ方向へマトリックス状に配置する。
【００４７】
一方、ＥＤＡツールは、スクライブライン領域ＳＣＡには、部分領域ＳＣＡＸ，ＳＣＡＹ毎に方向を変えながらＳＴＩ用単位ダミーパターンＳＤＰＵおよびＤＴＩ用単位ダミーパターンＤＤＰＵｃをマトリックス状に配置する。ＤＴＩ用単位ダミーパターンＤＤＰＵｃは、ＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙと同じライン幅（Ｌ５）を持ち、ＳＴＩ用単位ダミーパターンＳＤＰＵと同じ長さ（Ｌ２）を持つ矩形（長方形）の形状を備える。例えば、ＥＤＡツールは、図４のように分割した場合、部分領域ＳＣＡＹには、ＤＴＩ用単位ダミーパターンＤＤＰＵｃを初期の方向で配置し、部分領域ＳＣＡＸには、ＤＴＩ用単位ダミーパターンＤＤＰＵｃを９０°回転させた方向で配置する。
【００４８】
ステップＳ３０３の直後において、例えば部分領域ＳＣＡＹの状態は、図８のステップＳ３０４−１に示されるような状態となっている。ＥＤＡツールは、ステップＳ３０３の後、単位ダミーパターンの統合を行う（ステップＳ３０４）。具体的には、ＥＤＡツールは、図８のステップＳ３０４−２，Ｓ３０４−３に示されるように、所定の間隔で隣接する複数のＤＴＩ用単位ダミーパターンＤＤＰＵｃを、１個のＤＴＩ用ダミーパターンＤＤＰｃｘとなるように統合する。
【００４９】
より詳細には、ＥＤＡツールは、設計者等によって定められるルールに基づき、まず、図８のステップＳ３０４−２に示されるように、隣り合うＤＴＩ用単位ダミーパターンＤＤＰＵｃを、その間隔（Ｌ３）の１／２のサイズで一律にオーバーサイジングする。その結果、隣り合う複数のＤＴＩ用単位ダミーパターンＤＤＰＵｃが１個に統合される。次いで、ＥＤＡツールは、図８のステップＳ３０４−３に示されるように、統合されたＤＴＩ用単位ダミーパターンをオーバーサイジング時と同じサイズでアンダーサイジングする。その結果、ＤＴＩ用ダミーパターンＤＤＰｃｘが生成される。ＤＴＩ用ダミーパターンＤＤＰｃｙの生成方向に関しても同様である。
【００５０】
このようにＤＴＩ用単位ダミーパターンＤＤＰＵｃの統合を行うことで、統合を行わない場合（ステップＳ３０４−１の状態）と比べて、端部の数を減らすことができる。また、ＤＴＩの占有率も高め易くなる。なお、ＤＴＩ用単位ダミーパターンＤＤＰＵｃ自体を、予め、ある程度の長さ（Ｌ２）を持つように定めておくことも可能である。ただし、単位ダミーパターンのサイズが大きくなるほど、より広い面積を持つ空白の領域にしか単位ダミーパターンを配置できなくなるため、配置効率（ひいては占有率）の低下を招き得る。この観点で、ステップＳ３０４のような統合を行うことが有益となる。なお、ここでは、隣接する２個のＤＴＩ用単位ダミーパターンＤＤＰＵｃを統合する例を示したが、実際には、隣接状態に応じて、３個以上のＤＴＩ用単位ダミーパターンＤＤＰＵｃが統合される箇所や、全く統合されない箇所も生じ得る。
【００５１】
《実施の形態２の主要な効果》
以上のように、実施の形態２の方式を用いると、スクライブライン領域ＳＣＡに、ダイシング方向を向く端部を持たず、また、端部の数が少ない形状のＤＴＩが形成される。その結果、スクライブライン領域ＳＣＡにおいてクラックの起点が発生する確率を低減することができ、ひいては、半導体チップ内におけるクラックの発生を抑制することが可能になる。さらに、実施の形態１の場合と異なり、ＣＭＰ工程で必要とされるＤＴＩの占有率を容易に確保することができ、ＣＭＰ工程の品質を高めることが可能になる。
【００５２】
（実施の形態３）
《半導体装置（実施の形態３）の構成》
図９は、本発明の実施の形態３による半導体装置の主要部の概略構成例を示す平面図である。ここでは、図４の構成例を前提として説明するが、図５の構成例を前提とする場合も同様である。図９に示す半導体装置ＤＥＶｄは、図４の構成例と同様に、スクライブライン領域ＳＣＡに、ＳＴＩ用ダミーパターンＳＤＰおよびＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙを含むダミーパターンＤＰｄが配置される。
【００５３】
ただし、当該半導体装置ＤＥＶｄは、図４の構成例と異なり、各チップ領域ＣＰＡ１〜ＣＰＡ４の境界部に、ＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙが配置されないダミー配置禁止領域ＮＤＡｐを備える。ダミー配置禁止領域ＮＤＡｐは、スクライブライン領域ＳＣＡと複数のチップ領域ＣＰＡ１〜ＣＰＡ４との境界線ＢＬと、境界線ＢＬをスクライブライン領域ＳＣＡ側に所定のサイズＬ６だけシフトさせた線ＢＬ’とに挟まれる領域となる。
【００５４】
図３で述べたように、半導体チップ内のクラックは、ダイシング工程でスクライブライン領域ＳＣＡに生じた微小なクラックが、その後の工程で半導体チップ内まで延伸することで生じ得る。したがって、図９のようなダミー配置禁止領域ＮＤＡｐを設けることで、微小なクラックが半導体チップ内まで延伸する確率を減らすことができる。この確率は、サイズＬ６を大きくするほど小さくなる。その反面、サイズＬ６を大きくするほど、ＣＭＰ工程で必要とされるＤＴＩの占有率を満たし難くなる。したがって、サイズＬ６は、このトレードオフの関係で定められる。
【００５５】
また、ＳＴＩに関しては、ＤＴＩの場合と同様に、ＣＭＰ工程で必要とされるＳＴＩの占有率を満たすため、可能な限り均一に配置することが望ましい。一方、ＳＴＩは、ＤＴＩとは異なり、クラックの起点にはなり難い。そこで、図９に示されるように、ダミー配置禁止領域ＮＤＡｐには、ＳＴＩ用ダミーパターンＳＤＰが配置され、これに伴い、ＤＴＩを伴わないＳＴＩが形成される。一方、スクライブライン領域ＳＣＡ内のダミー配置禁止領域ＮＤＡｐを除く領域には、ＤＴＩを伴うＳＴＩが形成される。
【００５６】
ここで、サイズＬ６の一つの目安について説明する。まず、スクライブライン領域ＳＣＡの幅（Ｌ１）は、例えば、１００μｍ等であるのに対し、ダイサーの刃の幅は、例えば、５０μｍ等である。この場合、ダイシング工程後の半導体チップには、２５μｍ分のスクライブライン領域ＳＣＡが残存する。この残存した領域に、クラックの起点が含まれていなければよい。したがって、ＤＴＩの占有率を満たせるのであれば、サイズＬ６を、例えば、２５μｍ程度に定めてもよい。
【００５７】
《半導体装置（実施の形態３）の設計方法（製造方法）》
図９の半導体装置ＤＥＶｄは、図４および図５の半導体装置ＤＥＶｃ１，ＤＥＶｃ２の場合と同様のフローによって設計（製造）される。ただし、図６のステップＳ２０２ａのダミー配置禁止領域生成処理［Ａ］において、処理内容が追加される。図１０は、本発明の実施の形態３による半導体装置の設計方法（製造方法）において、図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。
【００５８】
図１０に示すフローでは、図６のステップＳ２０２ａにおけるダミー配置禁止領域生成処理［Ａ］が図１０のステップＳ２０２ｄにおけるダミー配置禁止領域生成処理［Ｄ］に置き換わっている。ダミー配置禁止領域生成処理［Ｄ］において、所定のＥＤＡツールは、図１７および図１８で述べたような通常のダミー配置禁止領域ＮＤＡに加えて、設計者等によって定められたルールに基づき、図９に示したような、ＤＴＩ用ダミーパターンを対象とするダミー配置禁止領域ＮＤＡｐを生成する。
【００５９】
《実施の形態３の主要な効果》
以上、実施の形態３の方式を用いることで、実施の形態２で述べた各種効果と同様の効果が得られる。また、実施の形態２の場合と比べて、半導体チップ内におけるクラックの発生を更に抑制することが可能になる。
【００６０】
（実施の形態４）
《半導体装置（実施の形態４）の構成および設計方法（製造方法）》
図１１は、本発明の実施の形態４による半導体装置の主要部の概略構成例を示す平面図である。図１１に示す半導体装置ＤＥＶｅは、図９の構成例と同様に、スクライブライン領域ＳＣＡに、ＳＴＩ用ダミーパターンＳＤＰおよびＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙを含むダミーパターンＤＰｅが配置される。ただし、当該半導体装置ＤＥＶｅは、図９の構成例に対して、更に、ダミー配置禁止領域ＮＤＡｃを備える。ダミー配置禁止領域ＮＤＡｃは、ＤＴＩ用ダミーパターンＤＤＰｃｘ，ＤＤＰｃｙが配置されない領域であり、スクライブライン領域ＳＣＡ内でＸ方向に延伸する領域とＹ方向に延伸する領域とが交差するクロス領域に定められる。
【００６１】
一般的に、クロス領域は、（Ａ）ダイシング工程時に応力が二重に働くことと、（Ｂ）パッケージング工程内のモールドによって応力が加わり易くなることにより、特に半導体チップ内のクラックの発生要因になり易い。そこで、図１１に示したようなダミー配置禁止領域ＮＤＡｃを設けることが有益となる。ダミー配置禁止領域ＮＤＡｃでは、ダミー配置禁止領域ＮＤＡｐの場合と同様に、ＤＴＩを伴わないＳＴＩは形成される。
【００６２】
当該半導体装置ＤＥＶｅは、実施の形態３の場合と同様に、図１０のステップＳ２０２ｄのダミー配置禁止領域生成処理［Ｄ］に処理内容を更に追加することで設計（製造）される。図１２は、本発明の実施の形態４による半導体装置の設計方法（製造方法）において、図１６におけるダミーパターン生成処理［Ａ］の詳細な処理内容の一例を示すフロー図である。
【００６３】
図１２に示すフローでは、図１０におけるステップＳ２０２ｄのダミー配置禁止領域生成処理［Ｄ］が図１２におけるステップＳ２０２ｅのダミー配置禁止領域生成処理［Ｅ］に置き換わっている。ダミー配置禁止領域生成処理［Ｅ］において、所定のＥＤＡツールは、図１０で述べたような各ダミー配置禁止領域ＮＤＡ，ＮＤＡｐに加えて、設計者等によって定められたルールに基づき、図１２に示したような、ＤＴＩ用ダミーパターンを対象とするダミー配置禁止領域ＮＤＡｃを生成する。具体的には、ＥＤＡツールは、例えば、境界線ＢＬをスクライブライン領域ＳＣＡ方向へスクライブライン幅（Ｌ１）だけ移動させた図形を生成する。その後、ＥＤＡツールは、この生成された図形領域からスクライブライン領域ＳＣＡを減算することでクロス領域を抽出し、当該クロス領域をダミー配置禁止領域ＮＤＡｃに定める。
【００６４】
《実施の形態４の主要な効果》
以上、実施の形態４の方式を用いることで、実施の形態３で述べた各種効果と同様の効果が得られる。また、実施の形態３の場合と比べて、半導体チップ内におけるクラックの発生を更に抑制することが可能になる。なお、ダミー配置禁止領域ＮＤＡｃは、実施の形態２（図４および図５）の半導体装置ＤＥＶｃ１，ＤＥＶｃ２に対して設定することも可能である。
【００６５】
（実施の形態５）
《半導体装置の設計方法（製造方法）（実施の形態５）》
図１３は、本発明の実施の形態５による半導体装置の設計方法（製造方法）において、主要部の処理内容の一例を示すフロー図である。当該フローは、例えば、図１６におけるダミーパターン生成処理［Ａ］や、図２におけるダミーパターン生成処理［Ｂ］の段階で、所定のＥＤＡツール（ＤＲＣツール等）によって実行される。
【００６６】
図１３において、所定のＥＤＡツールは、まず、半導体装置に図１に示したようなダミーパターンＤＰｂを配置する（ステップＳ４０１）。次いで、ＥＤＡツールは、当該ダミーパターンＤＰｂに基づくＤＴＩの占有率が規定の占有率を満たすか否かを判定する（ステップＳ４０２，Ｓ４０３）。規定の占有率を満たす場合、ＥＤＡツールは、処理を終了することで当該ダミーパターンＤＰｂを採用する（ステップＳ４０３）。
【００６７】
ステップＳ４０３で規定の占有率を満たさない場合、ＥＤＡツールは、半導体装置に図１１に示したようなダミーパターンＤＰｅを配置する（ステップＳ４０４）。次いで、ＥＤＡツールは、当該ダミーパターンＤＰｅに基づくＤＴＩの占有率が規定の占有率を満たすか否かを判定する（ステップＳ４０５，Ｓ４０６）。規定の占有率を満たす場合、ＥＤＡツールは、処理を終了することで当該ダミーパターンＤＰｅを採用する（ステップＳ４０６）。
【００６８】
ステップＳ４０６で規定の占有率を満たさない場合、ＥＤＡツールは、半導体装置に図９に示したようなダミーパターンＤＰｄを配置する（ステップＳ４０７）。次いで、ＥＤＡツールは、当該ダミーパターンＤＰｄに基づくＤＴＩの占有率が規定の占有率を満たすか否かを判定する（ステップＳ４０８，Ｓ４０９）。規定の占有率を満たす場合、ＥＤＡツールは、処理を終了することで当該ダミーパターンＤＰｄを採用する（ステップＳ４０９）。一方、規定の占有率を満たさない場合、ＥＤＡツールは、半導体装置に図４（または図５）に示したようなダミーパターンＤＰｃ１（ＤＰｃ２）を配置し、処理を終了することで当該ダミーパターンＤＰｃ１（ＤＰｃ２）を採用する（ステップＳ４１０）。
【００６９】
《実施の形態５の主要な効果》
以上、実施の形態５の方式を用いることで、実施の形態１〜４で述べた各種効果に加えて、ＣＭＰ工程で必要とされるＤＴＩの占有率と、クラックの抑制効果とのトレードオフを考慮したダミーパターンを設計（製造）することが可能になる。すなわち、クラックの抑制効果の観点では、効果が高い方から順にダミーパターンＤＰｂ→ダミーパターンＤＰｅ→ダミーパターンＤＰｄ→ダミーパターンＤＰｃ１（ＤＰｃ２）となる。逆に、ＤＴＩの占有率を確保する観点では、効果が高い方から順にダミーパターンＤＰｃ１（ＤＰｃ２）→ダミーパターンＤＰｄ→ダミーパターンＤＰｅ→ダミーパターンＤＰｂとなる。図１３のフローを用いると、ＤＴＩの占有率を確保できる範囲で、クラックの抑制効果がより高いダミーパターンを設計（製造）することが可能になる。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【００７１】
例えば、前述した各実施の形態では、チップ領域ＣＰＡ内に、略Ｌ字型のＤＴＩ用ダミーパターンＤＤＰａを配置したが、場合によっては、チップ領域ＣＰＡ内にも、スクライブライン領域ＳＣＡと同一形状のＤＴＩ用ダミーパターンを配置することも可能である。
【符号の説明】
【００７２】
ＢＬ，ＢＬ’  境界線
ＣＰＡ  チップ領域
ＤＤＰ  ＤＴＩ用ダミーパターン
ＤＤＰＵ  ＤＴＩ用単位ダミーパターン
ＤＥＶ  半導体装置
ＤＰ  ダミーパターン
ＮＤＡ  ダミー配置禁止領域
ＳＣＡ  スクライブライン領域
ＳＣＡＸ，ＳＣＡＹ  部分領域
ＳＤＰ  ＳＴＩ用ダミーパターン
ＳＤＰＵ  ＳＴＩ用単位ダミーパターン
【図１】
2019220613.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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