(57)【要約】【課題】出力段素子の特性と、出力段素子の制御用の回路素子の特性を調和させて、双方の特性を効率よく改善することができる半導体集積回路を提供する。【解決手段】ｎ−型の支持層１２上に設けたｐ型のウェル領域２２、ウェル領域２２内に設けたｐ＋型の回路側埋込層２３、ウェル領域２２上且つ回路側埋込層２３上に設けたｎ＋型の第１及び第２端子領域２５ａ，２５ｂ、支持層１２上に設けたｐ型のボディ領域１３ａ，１３ｂ、ゲートトレンチ１７ａ，１７ｂ内に設けた制御電極構造（１８，１９ａ，１９ｂ）、制御電極構造（１８，１９ａ，１９ｂ）に接してボディ領域１３ｂ内に設けたｐ＋型の出力側埋込層１４、ボディ領域１３ｂ上且つ出力側埋込層１４上に設けたｎ＋型の出力端子領域１５ａ，１５ｂを備え、出力端子領域１５ａ，１５ｂを有する出力段素子（１０１，１０２）を、第１及び第２端子領域２５ａ，２５ｂを含む回路素子２０１が制御する。【選択図】図１
2019201119.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の支持層と、
前記支持層の上部に設けられた第２導電型のウェル領域と、
前記ウェル領域の内部に設けられ、前記ウェル領域よりも高不純物濃度で第２導電型の回路側埋込層と、
前記ウェル領域の上部且つ前記回路側埋込層の上方に設けられた第１導電型の第１及び第２端子領域と、
前記支持層の上部に、前記ウェル領域と離間して設けられた第２導電型のボディ領域と、
前記ボディ領域を貫通して前記支持層に達するようにゲートトレンチ内に設けられた制御電極構造と、
前記制御電極構造に接するように前記ボディ領域の内部に設けられ、前記ボディ領域よりも高不純物濃度で第２導電型の出力側埋込層と、
前記ボディ領域の上部且つ前記出力側埋込層の上方に設けられた第１導電型の出力端子領域と、
を備え、前記出力端子領域を有する出力段素子を、前記第１及び第２端子領域を含む回路素子が制御することを特徴とする半導体集積回路。
【請求項２】
前記回路側埋込層及び前記出力側埋込層は、互いに同一の不純物濃度であり、且つ同一の深さに設けられていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ボディ領域及び前記ウェル領域は、互いに同一の不純物濃度であり、且つ同一の深さに設けられていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記出力端子領域並びに前記第１及び第２端子領域は、互いに同一の不純物濃度であり、且つ同一の深さに設けられていることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記ボディ領域及び前記ウェル領域のそれぞれのピーク濃度が前記ボディ領域及び前記ウェル領域のそれぞれの上面側に位置し、前記ボディ領域及び前記ウェル領域のそれぞれのピーク濃度が、前記回路側埋込層及び前記出力側埋込層のそれぞれのピーク濃度よりも低いことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記ウェル領域の深さが、前記ゲートトレンチの深さよりも浅いことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記ボディ領域と前記ウェル領域を分離する素子分離トレンチを備え、
該素子分離トレンチが、前記ゲートトレンチと同じ深さであることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記制御電極構造は、
前記ゲートトレンチの内面に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜の内側に配置されたゲート電極と
を備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路。
【請求項９】
第１導電型の支持層の上部に、第２導電型のボディ領域を形成する工程と、
前記支持層の上部に、前記ボディ領域に離間して第２導電型のウェル領域を形成する工程と、
前記ボディ領域の内部に、前記ボディ領域よりも高不純物濃度で第２導電型の出力側埋込層を形成する工程と、
前記ウェル領域の内部に、前記ウェル領域よりも高不純物濃度で第２導電型の回路側埋込層を形成する工程と、
前記ボディ領域を貫通し、前記支持層に達するゲートトレンチを掘る工程と、
前記ゲートトレンチに制御電極構造を埋め込む工程と、
前記ウェル領域上に、第１導電型の第１及び第２端子領域を互いに対向させて形成する工程と、
前記ボディ領域上に、第１導電型の出力端子領域を形成する工程と、
を含み、前記出力端子領域を有する出力段素子を、前記第１及び第２端子領域を含む回路素子が制御することを特徴とする半導体集積回路の製造方法。
【請求項１０】
前記出力側埋込層を形成する工程と、前記回路側埋込層を形成する工程を同時に行うことを特徴とする請求項９に記載の半導体集積回路の製造方法。
【請求項１１】
前記ボディ領域を形成する工程と、前記ウェル領域を形成する工程を同時に行うことを特徴とする請求項９又は１０に記載の半導体集積回路の製造方法。
【請求項１２】
前記第１及び第２端子領域を形成する工程と、前記出力端子領域を形成する工程を同時に行うことを特徴とする請求項９〜１１のいずれか１項に記載の半導体集積回路の製造方法。
【請求項１３】
前記出力端子領域並びに前記第１及び第２端子領域を形成するイオン注入用マスクと同一開口部を有するマスクを用いて、前記出力側埋込層及び前記回路側埋込層を形成するイオン注入を行うことを特徴とする請求項９〜１２のいずれか１項に記載の半導体集積回路の製造方法。
【請求項１４】
第１導電型の支持層の上部に、第２導電型のウェル領域を形成する工程と、
前記ウェル領域の内部に、前記ウェル領域よりも高不純物濃度で第２導電型の回路側埋込層を形成する工程と、
前記ウェル領域の内部に、前記ウェル領域よりも高不純物濃度で第２導電型の出力側埋込層を前記回路側埋込層に離間して形成する工程と、
前記ウェル領域を貫通し前記支持層に達する素子分離トレンチを掘り、前記ウェル領域を複数に分離し前記回路側埋込層が設けられた第１ウェル領域と前記出力側埋込層が設けられたボディ領域とを形成する工程と、
前記素子分離トレンチと同時に、前記ボディ領域を貫通し前記支持層に達するゲートトレンチを掘る工程と、
前記ゲートトレンチに制御電極構造を埋め込む工程と、
前記第１ウェル領域上に、第１導電型の第１及び第２端子領域を互いに対向させて形成する工程と、
前記ボディ領域上に、第１導電型の出力端子領域を形成する工程と、
を含み、前記出力端子領域を有する出力段素子を、前記第１及び第２端子領域を含む回路素子が制御することを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその製造方法に係り、特に、出力段素子をなす縦型の電力用半導体素子と、電力用半導体素子を制御するための横型半導体素子（回路素子）とを同一半導体チップに集積した電力用半導体集積回路（パワーＩＣ）及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体素子の高信頼性化、小型化、低コスト化を目的として、出力段の電力用半導体素子としての縦型ＭＯＳＦＥＴと、電力用半導体素子を制御するための回路用の横型ＭＯＳＦＥＴが同一半導体チップにモノリシックに集積（混載）されたパワーＩＣが提案されている（特許文献１〜３参照）。また、縦型ＭＯＳＦＥＴ単体の特性向上のための技術が提案されている（特許文献４〜６参照）。また、ＭＯＳＦＥＴ等のパンチスルー耐圧や寄生容量等の寄生構造の特性を改善する技術が提案されている（特許文献７〜１０参照）。
【０００３】
しかしながら、特許文献１〜１０には、縦型の出力段素子と横型の回路素子とを同一半導体チップに集積したパワーＩＣにおいて、出力段素子の特性と回路素子の寄生構造の特性を調和させて、双方の特性を効率よく改善する方法は考慮されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−９１３４４号公報
【特許文献２】特許第５６４１１３１号公報
【特許文献３】特許第６０３７０８５号公報
【特許文献４】特開平１１−１４５４５７号公報
【特許文献５】特開２００６−８０１７７号公報
【特許文献６】特許第５８０９８７７号公報
【特許文献７】特開平５−２８３６２９号公報
【特許文献８】特開平１１−２１４６８２号公報
【特許文献９】特開２０１３−１２２９４８号公報
【特許文献１０】特許第３８８６８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記課題に鑑み、本発明は、縦型構造である出力段素子の特性と、出力段素子の制御用に横型構造をなす回路素子の特性を調和させて、双方の特性を効率よく改善することができる半導体集積回路及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、（ａ）第１導電型の支持層と、（ｂ）支持層の上部に設けられた第２導電型のウェル領域と、（ｃ）ウェル領域の内部に設けられ、ウェル領域よりも高不純物濃度で第２導電型の回路側埋込層と、（ｄ）ウェル領域の上部且つ回路側埋込層の上方に設けられた第１導電型の第１及び第２端子領域と、（ｅ）支持層の上部に、ウェル領域と離間して設けられた第２導電型のボディ領域と、（ｆ）ボディ領域を貫通して支持層に達するようにゲートトレンチ内に設けられた制御電極構造と、（ｇ）制御電極構造に接するようにボディ領域の内部に設けられ、ボディ領域よりも高不純物濃度で第２導電型の出力側埋込層と、（ｈ）ボディ領域の上部且つ出力側埋込層の上方に設けられた第１導電型の出力端子領域とを備え、出力端子領域を有する出力段素子を、第１及び第２端子領域を含む回路素子が制御する半導体集積回路であることを要旨とする。
【０００７】
本発明の他の態様は、（ａ）第１導電型の支持層の上部に、第２導電型のボディ領域を形成する工程と、（ｂ）支持層の上部に、ボディ領域に離間して第２導電型のウェル領域を形成する工程と、（ｃ）ボディ領域の内部に、ボディ領域よりも高不純物濃度で第２導電型の出力側埋込層を形成する工程と、（ｄ）ウェル領域の内部に、ウェル領域よりも高不純物濃度で第２導電型の回路側埋込層を形成する工程と、（ｅ）ボディ領域を貫通し、支持層に達するゲートトレンチを掘る工程と、（ｆ）ゲートトレンチに制御電極構造を埋め込む工程と、（ｇ）ウェル領域上に、第１導電型の第１及び第２端子領域を互いに対向させて形成する工程と、（ｈ）ボディ領域上に、第１導電型の出力端子領域を形成する工程とを含み、出力端子領域を有する出力段素子を、第１及び第２端子領域を含む回路素子が制御する半導体集積回路の製造方法であることを要旨とする。
【０００８】
本発明の更に他の態様は、（ａ）第１導電型の支持層の上部に、第２導電型のウェル領域を形成する工程と、（ｂ）ウェル領域の内部に、ウェル領域よりも高不純物濃度で第２導電型の回路側埋込層を形成する工程と、（ｃ）ウェル領域の内部に、ウェル領域よりも高不純物濃度で第２導電型の出力側埋込層を回路側埋込層に離間して形成する工程と、（ｄ）ウェル領域を貫通し支持層に達する素子分離トレンチを掘り、ウェル領域を複数に分離し回路側埋込層が設けられた第１ウェル領域と出力側埋込層が設けられたボディ領域とを形成する工程と、（ｅ）素子分離トレンチと同時に、ボディ領域を貫通し支持層に達するゲートトレンチを掘る工程と、（ｆ）ゲートトレンチに制御電極構造を埋め込む工程と、（ｇ）第１ウェル領域上に、第１導電型の第１及び第２端子領域を互いに対向させて形成する工程と、（ｈ）ボディ領域上に、第１導電型の出力端子領域を形成する工程とを含み、出力端子領域を有する出力段素子を、第１及び第２端子領域を含む回路素子が制御する半導体集積回路の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、出力段素子の特性と、出力段素子の制御用の回路素子の特性を調和させて、双方の特性を効率よく改善することができる半導体集積回路の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体集積回路の一例を示す要部断面図である。
【図２】本発明の実施形態に係る半導体集積回路の一例を示す等価回路図である。
【図３Ａ】本発明の実施形態に係る回路素子をなす横型半導体素子の表面から深さ方向の不純物濃度分布を示すグラフである。
【図３Ｂ】本発明の実施形態に係る出力段素子をなす縦型半導体素子の表面から深さ方向の不純物濃度分布を示すグラフである。
【図４】比較例に係る半導体集積回路を示す要部断面図である。
【図５Ａ】比較例に係る回路素子の表面から深さ方向の不純物濃度分布を示すグラフである。
【図５Ｂ】比較例に係る出力段素子の表面から深さ方向の不純物濃度分布を示すグラフである。
【図６】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図７】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図６に引き続く工程断面図である。
【図８】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図７に引き続く工程断面図である。
【図９】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図８に引き続く工程断面図である。
【図１０】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１０に引き続く工程断面図である。
【図１２】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１１に引き続く工程断面図である。
【図１３】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１２に引き続く工程断面図である。
【図１４】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１３に引き続く工程断面図である。
【図１５】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１４に引き続く工程断面図である。
【図１６】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１５に引き続く工程断面図である。
【図１７】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１６に引き続く工程断面図である。
【図１８】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１７に引き続く工程断面図である。
【図１９】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１８に引き続く工程断面図である。
【図２０】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１９に引き続く工程断面図である。
【図２１】本発明の実施形態の第１の変形例に係る半導体集積回路の一例を示す要部断面図である。
【図２２】本発明の実施形態の第２の変形例に係る半導体集積回路の一例を示す要部断面図である。
【図２３】本発明の実施形態の第３の変形例に係る半導体集積回路の一例を示す要部断面図である。
【図２４】本発明の実施形態の第４の変形例に係る半導体集積回路の一例を示す要部断面図である。
【図２５】本発明の実施形態の第５の変形例に係る半導体集積回路の一例を示す要部断面図である。
【図２６】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図２７】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図２６に引き続く工程断面図である。
【図２８】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図２７に引き続く工程断面図である。
【図２９】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図２８に引き続く工程断面図である。
【図３０】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図２９に引き続く工程断面図である。
【発明を実施するための形態】
【００１１】
以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
本発明の実施形態に係る半導体集積回路では、同一半導体チップに種々の半導体素子がモノリシックに集積化される。本発明の実施形態において、回路部に集積化される第１回路素子（半導体素子）の「第１端子領域」とは、集積化される半導体素子が電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）の場合にはソース領域又はドレイン領域のいずれか一方となる、主電流が流入若しくは流出する半導体領域を意味する。ＭＩＳＦＥＴ等で対称構造の半導体素子となる場合は、バイアス関係を交換すれば「第１端子領域」の機能と「第２端子領域」の機能を交換可能な場合もある。回路部に集積化される第２回路素子（半導体素子）の「第３端子領域」及び「第４端子領域」も同様に定義され、「第３端子領域」がソース領域であれば、「第４端子領域」はドレイン領域を意味する。
【００１３】
本明細書において、出力段素子には、「第１主電極領域」及び「第２主電極領域」の用語が用いられている。「第１主電極領域」及び「第２主電極領域」は、上述した「第１端子領域」及び「第２端子領域」と同様の関係となる、主電流が流入若しくは流出する出力段素子（半導体素子）の主電極領域である。出力段素子として集積化される半導体素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）において、「第１主電極領域」とはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また、集積化される出力段素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においては「第１主電極領域」はアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、集積化される出力段素子がＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。
【００１４】
このように、半導体チップに集積化される出力段素子の「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。なお、本明細書において単に「出力端子領域」と記載する場合は、技術的及び文脈的に妥当な第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【００１５】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１６】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【００１７】
＜半導体集積回路＞
本発明の実施形態に係る半導体集積回路の一例として、ハイサイド型パワーＩＣを説明する。本発明の実施形態に係る半導体集積回路は、図１に示すように、同一の半導体チップに出力部１００及び回路部２００をモノリシックに集積したパワーＩＣである。
【００１８】
出力部１００は、縦型のパワー半導体素子である出力段素子（１０１，１０２）を有する。実施形態に係る半導体集積回路においては、出力段素子（１０１，１０２）が、トレンチゲート型の縦型ｎＭＯＳＦＥＴである場合を例示する。出力段素子（１０１，１０２）は、上面側の第１主電極領域（ソース領域）１５ａ，１５ｂと下面（裏面）側の第２主電極領域（ドレイン領域）の間を両側の２つのチャネルを介して主電流がそれぞれ流れる。このため、裏面コンタクト層１１をドレイン領域（第２主電極領域）として機能させ、支持層１２をドリフト層として機能させる。裏面コンタクト層１１の裏面側にはドレイン電極となる裏面電極１０が配置されており、裏面電極１０が電源電圧端子に接続される。
【００１９】
実施形態に係る半導体集積回路では、半導体チップを構成する半導体基体（１１，１２）が、シリコン（Ｓｉ）からなる半導体材料を母材とする場合を例示的に説明するが、母材はＳｉに限定されない。また、図１では、半導体基体（１１，１２）が、高濃度で第１導電型（ｎ＋型）の半導体基板（Ｓｉウェハ）からなる裏面コンタクト層１１上に、裏面コンタクト層１１よりも低濃度で第１導電型（ｎ−型）の支持層１２がエピタキシャル成長された構造を例示する。なお、支持層１２となるｎ−型の半導体基板（Ｓｉウェハ）の裏面に、ｎ＋型の拡散層からなる裏面コンタクト層１１をイオン注入や熱拡散で形成することで半導体基体（１１，１２）を構成してもよい。
【００２０】
半導体基板を裏面コンタクト層１１とする場合、裏面コンタクト層１１の不純物濃度は例えば２×１０１８ｃｍ−３〜１×１０１９ｃｍ−３程度であれば市場で容易に入手できる。この場合、支持層１２の不純物濃度は例えば１×１０１２ｃｍ−３〜１×１０１６ｃｍ−３程度に選択でき、ここでは例えば１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度である。ｎ−型の半導体基板からなる支持層１２の裏面に、ｎ＋型の拡散層で裏面コンタクト層１１を形成する場合は、裏面コンタクト層１１の不純物濃度を５×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度とすることが可能である。なお、裏面コンタクト層１１の不純物濃度は一定でなくてもよく、裏面コンタクト層１１に接続される裏面電極（図示省略）との界面で１×１０２１ｃｍ−３程度まで高濃度となるようなプロファイルでも構わない。例えば支持層１２側の５×１０１８ｃｍ−３〜２×１０１９ｃｍ−３程度の層と、裏面電極側の３×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度の層との複合構造でも構わない。
【００２１】
出力部１００において、支持層１２の上部には第２導電型（ｐ型）のボディ領域（ベース領域）１３ａ，１３ｂが設けられている。ボディ領域１３ｂの内部には、ボディ領域１３ａ，１３ｂよりも高濃度のｐ＋型の出力側埋込層１４が設けられている。出力側埋込層１４のピーク濃度は、ボディ領域１３ａ，１３ｂのピーク濃度よりも高い。出力側埋込層１４は、ボディ領域１３ｂの上面から一定の深さの位置に埋め込まれている。
【００２２】
出力側埋込層１４の上方且つボディ領域１３ｂの上部には、支持層１２よりも高濃度のｎ＋型の第１主電極領域１５ａ，１５ｂが選択的に設けられている。出力側埋込層１４の上方且つボディ領域１３ｂの上部には、第１主電極領域１５ａ，１５ｂに接するようにｐ＋型のベースコンタクト領域１６が選択的に設けられている。ベースコンタクト領域１６及び第１主電極領域１５ａ，１５ｂ上には出力端子配線（ソース電極配線）２１が配置されており、出力端子配線２１が出力端子に接続される。このため、本発明の実施形態に係る半導体集積回路においては、第１主電極領域１５ａ，１５ｂが「出力端子領域」として定義される。
【００２３】
ボディ領域１３ａ，１３ｂの上面からボディ領域１３ａ，１３ｂを貫通し、支持層１２に到達する垂直側壁のゲートトレンチ１７ａ，１７ｂが設けられている。ゲートトレンチ１７ａ，１７ｂ内には、ゲートトレンチ１７ａ、１７ｂの内面に沿って設けられたゲート絶縁膜１８を介してゲート電極１９ａ，１９ｂが埋め込まれ、トレンチ型の制御電極構造（１８，１９ａ，１９ｂ）を構成している。
【００２４】
ゲート絶縁膜１８としては、例えばＳｉＯ２膜等が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
【００２５】
ゲート電極１９ａ，１９ｂは、ゲート絶縁膜１８を介して、ボディ領域１３ｂ及び出力側埋込層１４のゲートトレンチ１７ａ，１７ｂの側面側の半導体領域の表面ポテンシャルを静電的に制御することにより、ボディ領域１３ｂ及び出力側埋込層１４のゲートトレンチ１７ａ，１７ｂの側面側に反転チャネルを形成する。ゲート電極１９ａ，１９ｂの材料としては、例えば高濃度のｎ型不純物が導入されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、又は高融点金属とポリシリコンとのシリサイドが使用可能である。更にゲート電極１９ａ，１９ｂの材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。
【００２６】
ここで、出力段素子（１０１，１０２）のゲート電極１９ａ，１９ｂを形成する際に、工程にも依存するが、ゲートトレンチ１７ａ，１７ｂの内部に埋め込まれたＤＯＰＯＳがエッチバックにより過剰に除去され、ゲート電極１９ａ，１９ｂの上面がゲートトレンチ１７ａ，１７ｂの上端よりも下方に落ち込む。このゲート電極１９ａ，１９ｂの落ち込み量Ｄがばらつくことで、ゲート電極１９ａ，１９ｂの上面近傍において第１主電極領域１５ａ，１５ｂの形成位置（拡散深さ）にばらつきが生じる。
【００２７】
ゲート電極１９ａ，１９ｂ上には層間絶縁膜１９が配置されている。層間絶縁膜１９としては、例えば燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）等が使用可能である。
【００２８】
一方、回路部２００は、出力段素子（１０１，１０２）を制御する第１回路素子２０１及び第２回路素子２０２を含む。例えば第１回路素子２０１を横型ｎＭＯＳＦＥＴとし、第２回路素子２０２をｐＭＯＳＦＥＴとした相補型ＭＯＳ（ＣＭＯＳ）が採用可能である。第１回路素子２０１は、支持層１２の上部に設けられた第２導電型（ｐ型）のウェル領域（第１ウェル領域）２２に設けられる。本発明の実施形態に係る半導体集積回路においては、第１ウェル領域２２は、出力部１００側のボディ領域１３ａ，１３ｂと略同一の不純物濃度であり、且つボディ領域１３ａ，１３ｂと略同一の深さに設けられている。第１ウェル領域２２の深さは、ゲートトレンチ１７ａ，１７ｂの深さよりも浅い。第１ウェル領域２２は、出力部１００側のボディ領域１３ａ，１３ｂと同一工程で形成可能であり、工程数の増加を抑制することができる。
【００２９】
第１回路素子２０１は、第１ウェル領域２２の上部に第１導電型（ｎ＋型）の第１端子領域（ソース領域）２５ａと第２端子領域（ドレイン領域）２５ｂを対向させている。第１端子領域２５ａ及び第２端子領域２５ｂは、第１ウェル領域２２の上部に互いに離間して選択的に設けられ、支持層１２よりも高濃度のｎ＋型半導体領域である。本発明の実施形態に係る半導体集積回路においては、第１端子領域２５ａ及び第２端子領域２５ｂと出力部１００側の第１主電極領域１５ａ，１５ｂとは互いに略同一の不純物濃度であり、略同一の深さに設けられている。第１端子領域２５ａ及び第２端子領域２５ｂと出力部１００側の第１主電極領域１５ａ，１５ｂとは同一工程で形成可能であり、工程数の増加を抑制することができる。
【００３０】
第１ウェル領域２２の内部には、第１ウェル領域２２よりも高濃度のｐ＋型の回路側埋込層２３が選択的に設けられている。回路側埋込層２３は、第１ウェル領域２２の上面から一定の深さの位置に埋め込まれている。回路側埋込層２３は、第１端子領域２５ａ及び第２端子領域２５ｂの下方に位置する。回路側埋込層２３のピーク濃度は、第１ウェル領域２２のピーク濃度よりも高い。本発明の実施形態に係る半導体集積回路においては、回路側埋込層２３は、出力部１００側の出力側埋込層１４と略同一の不純物濃度であり、略同一の深さに設けられている。回路側埋込層２３は、出力部１００側の出力側埋込層１４と同一工程で形成可能であり、工程数の増加を抑制することができる。
【００３１】
第１ウェル領域２２上には平面型の第１制御電極構造（２７，２８）が横方向に延在している。第１制御電極構造（２７，２８）は、第１端子領域２５ａと第２端子領域２５ｂの間の第１ウェル領域２２上に設けられたゲート絶縁膜２７と、ゲート絶縁膜２７上に配置された制御電極（ゲート電極）２８を備える。
【００３２】
ゲート絶縁膜２７としては、ゲート絶縁膜１８と同様の材料が使用可能であり、例えばＳｉＯ２膜等が使用可能である。ゲート電極２８は、ゲート絶縁膜２７を介して、第１ウェル領域２２の表面ポテンシャルを静電的に制御することにより、第１ウェル領域２２の表層に反転チャネルを形成する。ゲート電極２９の材料としては、ゲート電極１９ａ，１９ｂと同様の材料が使用可能であり、例えばＤＯＰＯＳ等が使用可能である。
【００３３】
第１端子領域２５ａ上には、Ａｌ等の金属材料からなる第１回路端子配線（ソース電極配線）３１が配置されている。第２端子領域２５ｂ上には、Ａｌ等の金属材料からなる第２回路端子配線（ドレイン電極配線）３２が配置されている。
【００３４】
第２回路素子２０２は、第１ウェル領域２２の上部に設けられ、支持層１２よりも高濃度の第１導電型（ｎ型）のウェル領域（第２ウェル領域）２４に設けられる。第２回路素子２０２は、第２ウェル領域２４の上部に第２導電型（ｐ＋型）の第３端子領域（ソース領域）２６ａ及び第４端子領域（ドレイン領域）２６ｂを対向させている。第３端子領域２６ａ及び第４端子領域２６ｂは、第２ウェル領域２４の上部に互いに離間して選択的に設けられ、第１ウェル領域２２よりも高濃度のｐ＋型半導体領域である。
【００３５】
第２回路素子２０２は、支持層１２の上部にｐ型の第１ウェル領域２２と、ｎ型の第２ウェル領域２４と、ｐ＋型の第３端子領域２６ａ及び第４端子領域２６ｂとの３重拡散構造でｐ−ｎ−ｐ接合構造を構成している。ｐ−ｎ−ｐ接合構造により、第２回路素子２０２のバックゲート領域である第２ウェル領域２４は、支持層１２から電気的に絶縁分離されてフローティング電位で使用される。
【００３６】
第２ウェル領域２４上には平面型の第２制御電極構造（２７，２９）が配置されている。第２制御電極構造（２７，２９）は、第３端子領域２６ａと第４端子領域２６ｂの間の第２ウェル領域２４上に設けられたゲート絶縁膜２７と、ゲート絶縁膜２７上に配置された制御電極（ゲート電極）２９を備える。ゲート電極２９は、ゲート絶縁膜２７を介して、第２ウェル領域２４の表面ポテンシャルを静電的に制御することにより、第２ウェル領域２４の表層に反転チャネルを形成する。
【００３７】
第３端子領域２６ａ上には、Ａｌ等の金属材料からなる第３回路端子配線（ソース電極配線）３３が配置されている。第４端子領域２６ｂ上には、Ａｌ等の金属材料からなる第４回路端子配線（ドレイン電極配線）３４が配置されている。支持層１２の上面の第１回路素子２０１、第２回路素子２０２及び出力段素子（１０１，１０２）等の間には、フィールド酸化膜３０が選択的に設けられている。
【００３８】
図２に、本発明の実施形態に係る半導体集積回路の等価回路図を示す。図２からも、本発明の実施形態に係る半導体集積回路は、出力部１００及び回路部２００を備えることが理解できる。図１に示した第１回路素子２０１及び第２回路素子２０２は、図２に示した回路部２００に含まれるＭＯＳトランジスタＴ１，Ｔ２に対応する。ＭＯＳトランジスタＴ１，Ｔ２は、例えば出力部１００を制御する制御回路の一部に相当する。図１に示した出力段素子（１０１，１０２）は、図２に示した出力部１００のＭＯＳトランジスタＴ０に対応する。ＭＯＳトランジスタＴ０には還流ダイオードＤ０が接続されている。ＭＯＳトランジスタＴ０のソース端子が出力端子ＯＵＴに接続され、ＭＯＳトランジスタＴ０のドレイン端子が電源電圧端子ＶＣＣに接続されている。
【００３９】
図３Ａは、図１のＡ−Ａ線に沿った第１ウェル領域２２の上面から深さ方向の第１ウェル領域２２のｐ型ドーパント及び回路側埋込層２３のｐ型ドーパントの不純物濃度分布を示す。図１のＡ−Ａ線上の位置Ｐ１における第１ウェル領域２２のｐ型ドーパントの不純物濃度が、図３Ａのプロットｐ１に対応する。図３Ａに示すように、第１ウェル領域２２のｐ型ドーパントは、第１ウェル領域２２の上面側でピーク濃度ｄ１となり、深さ方向に沿って徐々に減少するような濃度分布を有する。回路側埋込層２３のｐ型ドーパントのピーク濃度ｄ２は、第１ウェル領域２２のｐ型ドーパントのピーク濃度ｄ１よりも高い。
【００４０】
図３Ｂは、図１のＢ−Ｂ線に沿った第１主電極領域１５ａの上面から深さ方向の第１主電極領域１５ａのｎ型ドーパント、ボディ領域１３ｂのｐ型ドーパント、及び出力側埋込層１４のｐ型ドーパントの不純物濃度分布を示す。図１のＢ−Ｂ線上の位置Ｐ２における出力側埋込層１４のｐ型ドーパントの不純物濃度が、図３Ｂのプロットｐ２に対応する。図３Ｂに示すように、ボディ領域１３ｂのｐ型ドーパントの濃度分布は、図３Ａに示した第１ウェル領域２２のｐ型ドーパントと同等となる。ボディ領域１３ｂのｐ型ドーパントは、第１主電極領域１５ａの上面側でピーク濃度ｄ１となり、深さ方向に沿って徐々に減少するような濃度分布を有する。図３Ｂに示した出力側埋込層１４のｐ型ドーパントの濃度分布は、図３Ａに示した回路側埋込層２３のｐ型ドーパントと同等となる。出力側埋込層１４のｐ型ドーパントのピーク濃度ｄ２は、ボディ領域１３ｂのｐ型ドーパントのピーク濃度ｄ１よりも高い。
【００４１】
＜比較例＞
ここで、比較例に係る半導体集積回路を説明する。比較例に係る半導体集積回路では、図４に示すように、出力部１００においてボディ領域１３ｂの内部にｐ＋型の出力側埋込層１４が無く、回路部２００において第１ウェル領域２２の内部に回路側埋込層２３が無い点が、図１に示した半導体集積回路と異なる。更に、比較例に係る半導体集積回路では、回路部２００側の第１ウェル領域２２が、出力部１００側のボディ領域１３ａ，１３ｂよりも深く形成されている点が、図１に示した半導体集積回路と異なる。第１ウェル領域２２の深さは、ゲートトレンチ１７ａ，１７ｂの深さよりも深い。また、第１ウェル領域２２の不純物濃度は、ボディ領域１３ａ，１３ｂの不純物濃度よりも低い。
【００４２】
即ち、図４に示した比較例に係る半導体集積回路では、出力段素子（１０１，１０２）に要求される特性と、出力段素子の制御用の第１回路素子２０１及び第２回路素子２０２に要求される特性は異なるため、第１ウェル領域２２とボディ領域１３ａ，１３ｂは、それぞれ最適な濃度、拡散深さとなるように個別に調整されている。出力段素子（１０１，１０２）の制御用の第１回路素子２０１及び第２回路素子２０２は、出力段素子（１０１，１０２）よりも低電圧で動作することが望ましい。このため、第１回路素子２０１及び第２回路素子２０２の閾値が低くなるように第１ウェル領域２２のピーク濃度がボディ領域１３ａ，１３ｂのピーク濃度よりも低濃度に設定される。また、第１回路素子２０１及び第２回路素子２０２では、ＭＯＳＦＥＴの一般的な特性に対する要求に加え、縦方向に形成される寄生構造に関しても所定の耐圧以上となることが要求される。そのため、第１ウェル領域２２の総不純物量は、寄生構造の特性を考慮して設定される。
【００４３】
図５Ａは、図４のＡ−Ａ線に沿った第１ウェル領域２２の上面から深さ方向の第１ウェル領域２２のｐ型ドーパントの不純物濃度分布を示す。図４のＡ−Ａ線上の位置Ｐ３における第１ウェル領域２２のｐ型ドーパントの不純物濃度が、図５Ａのプロットｐ３に対応する。図５Ａに示すように、第１ウェル領域２２のｐ型ドーパントは、第１ウェル領域２２の上面側でピーク濃度ｄ０となり、深さ方向に沿って徐々に減少するような濃度分布を有する。
【００４４】
図５Ｂは、図４のＢ−Ｂ線に沿った第１主電極領域１５ａの上面から深さ方向の第１主電極領域１５ａのｎ型ドーパント及びボディ領域１３ｂのｐ型ドーパントの不純物濃度分布を示す。図４のＢ−Ｂ線上の位置Ｐ４におけるｐ型ドーパントの不純物濃度が、図５Ｂのプロットｐ４に対応する。図５Ｂに示すように、ボディ領域１３ｂのｐ型ドーパントは、第１主電極領域１５ａの上面側でピーク濃度となり、深さ方向に沿って徐々に減少するような濃度分布を有する。
【００４５】
ここで、比較例に係る半導体集積回路の出力部１００側の問題点として、ゲート電極１９ａの落ち込み量Ｄに起因して、例えば図５Ｂに示した第１主電極領域１５ａのｎ型ドーパントの形成位置（拡散深さ）Ｄ１が矢印方向の深い形成位置（拡散深さ）Ｄ２に変化すると、トレンチ１７ａに沿った箇所でのチャネル形成部分のピーク濃度は、ボディ領域１３ｂのｐ型ドーパントの濃度ｄ３から濃度ｄ４へ変化してしまう。このため、出力段素子（１０１，１０２）の閾値が変化し、結果として出力段素子（１０１，１０２）の閾値がばらつくことになる。
【００４６】
これに対して、本発明の実施形態に係る半導体集積回路によれば、図１に示すように、出力側埋込層１４が、第１主電極領域１５ａの深さに対して十分深い位置に形成されている。このため、ゲート電極１９ａの落ち込み量Ｄに起因して、例えば図３Ｂに示した第１主電極領域１５ａのｎ型ドーパントの形成位置（拡散深さ）Ｄ１が矢印方向の深い形成位置（拡散深さ）Ｄ２に変化しても、トレンチゲート１７ａに沿った箇所におけるチャネル形成部分のピーク濃度は出力側埋込層１４のｐ型ドーパントのピーク濃度ｄ２に等しく一定となる。したがって、出力段素子（１０１，１０２）の閾値は第１主電極領域１５ａの形成位置（拡散深さ）のばらつきに影響を受けないため、出力段素子（１０１，１０２）の閾値のばらつきを抑制することができる。
【００４７】
また、図４に示した比較例に係る半導体集積回路の回路部２００側の問題点として、ハイサイド型のパワーＩＣでは裏面端子に電圧源が接続されるため、高電圧が印加される。その場合、回路部２００の第１回路素子２０１においては、ｎ−型の支持層１２、ｐ型の第１ウェル領域２２、ｎ＋型の第１端子領域２５ａで構成されるｎ−ｐ−ｎ接合構造と、ｎ−型の支持層１２、ｐ型の第１ウェル領域２２、ｎ＋型の第２端子領域２５ｂで構成されるｎ−ｐ−ｎ接合構造においてパンチスルーの発生が懸念される。回路部２００の誤動作及び破壊を防止するためには、これらの寄生構造のパンチスルー耐圧が所定の値以上であることが必要である。したがって、第１ウェル領域２２を深く形成し、支持層１２と第１端子領域２５ａ及び第２端子領域２５ｂの距離を長くすることで、縦方向のパンチスルー耐圧を確保する。第１ウェル領域２２を深く形成するためには長時間の熱処理が必要となり、製造コストが上昇する要因となる。
【００４８】
これに対して、本発明の実施形態に係る半導体集積回路によれば、図１に示すように、回路部２００において第１ウェル領域２２の内部に回路側埋込層２３を設けることにより、支持層１２、第１ウェル領域２２及び第１端子領域２５ａで構成されるｎ−ｐ−ｎ接合構造と、支持層１２、第１ウェル領域２２及び第２端子領域２５ｂで構成されるｎ−ｐ−ｎ接合構造におけるパンチスルー耐圧を確保することができる。このため、図４に示した比較例に係る半導体集積回路と比較して、支持層１２と第１端子領域２５ａ及び第２端子領域２５ｂとの距離を短くすることができ、第１ウェル領域２２を浅く形成することが可能となるため、長時間の熱処理が不要となり、製造コストを抑制することができる。
【００４９】
また、図４に示した比較例に係る半導体集積回路において、コスト削減のため、出力部１００側のボディ領域１３ａ，１３ｂと、回路部２００側の第１ウェル領域２２とを同一工程で、同一不純物濃度且つ同一深さで形成する場合を考える。出力部１００においては、ゲート電極１９ａ，１９ｂのＤＯＰＯＳの落ち込みがあるため、第１主電極領域１５ａ，１５ｂは、ゲート電極１９ａ，１９ｂのＤＯＰＯＳに接するゲート絶縁膜１８まで到達するように深く形成する必要がある。コスト削減のため、第１主電極領域１５ａ，１５ｂを、回路部２００の第１端子領域２５ａ及び第２端子領域２５ｂと同時に形成すると、パンチスルー防止のために第１ウェル領域２２を深く形成する必要がある。一方、ボディ領域１３ａ，１３ｂはゲートトレンチ１７ａ，１７ｂよりも浅く形成する必要がある。これは、ゲートトレンチ１７ａ，１７ｂよりも深いと、ボディ領域１３ａ，１３ｂの下部に反転層が形成されず、ＭＯＳとして動作しないためである。
【００５０】
したがって、第１ウェル領域２２とボディ領域１３ａ，１３ｂを同一工程で、同一不純物濃度且つ同一深さで形成しようとすると、上記の制約から拡散深さのバランス調整が難しい。また、出力部１００と回路部２００の好適な閾値バランス（回路部２００の閾値＜出力部１００の閾値）を実現するためには、第１ウェル領域２２とボディ領域１３ａ，１３ｂの濃度調整も難しい。
【００５１】
これに対して、本発明の実施形態に係る半導体集積回路によれば、出力部１００側の出力側埋込層１４と、回路部２００側の回路側埋込層２３を同一工程で、同一不純物濃度、同一深さで形成する。この場合、出力部１００側では、ボディ領域１３ａ，１３ｂが出力側埋込層１４よりも低濃度のピーク濃度を有するため、出力段素子（１０１，１０２）の閾値に影響を与えない。このため、図４に示した比較例に係る半導体集積回路と比較して、ボディ領域１３ａ，１３ｂの不純物濃度を低くすることができる。一方、回路部２００側では、回路側埋込層２３によりパンチスルー耐圧が得られるため、図４に示した比較例に係る半導体集積回路と比較して、第１ウェル領域２２を浅くすることができる。
【００５２】
したがって、出力部１００側のボディ領域１３ａ，１３ｂと、回路部２００側の第１ウェル領域２２との間で不純物濃度及び拡散深さを調和させ易くなる。この結果、出力部１００側のボディ領域１３ａ，１３ｂと、回路部２００側の第１ウェル領域２２とを同一工程で、同一不純物濃度且つ同一深さで形成することが可能となり、製造コストを更に抑制することができる。
【００５３】
＜半導体集積回路の製造方法＞
次に、図６〜図２０を参照しながら、本発明の実施形態に係る半導体集積回路の製造方法の一例を説明する。なお、以下で説明する半導体集積回路の製造方法は一例であって、本発明の実施形態に係る半導体集積回路はこれ以外の種々の方法でも製造可能である。
【００５４】
まず、図６に示すように、ｎ＋型のシリコン（Ｓｉ）からなる半導体基板（Ｓｉウェハ）を裏面コンタクト層１１として用意し、この裏面コンタクト層１１上にｎ−型の支持層１２をエピタキシャル成長することで、２層構造の半導体基体（１１，１２）を形成する。なお、高耐圧の出力段の半導体素子を用いる場合は、支持層１２となるｎ−型の半導体基板（Ｓｉウェハ）の裏面に、ｎ＋型の拡散層からなる裏面コンタクト層１１をイオン注入や熱拡散で形成して半導体基体（１１，１２）を構成してもよい。支持層１２を半導体基板で構成した場合、半導体基板の厚みが問題となる場合は、工程の後段において、支持層１２となる半導体基板の厚み調整をした後に、半導体基板の裏面に、イオン注入や熱拡散でｎ＋型の裏面コンタクト層１１を形成すればよい。この際、支持層１２の上面側にＳｉウェハを貼り合わせて補強した後に厚み調整をしてもよい。裏面コンタクト層１１上に支持層１２をエピタキシャル成長した場合であっても、工程の後段において、裏面コンタクト層１１となる半導体基板の厚み調整をしても構わない。
【００５５】
次に、支持層１２上にフォトレジスト膜４１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜４１をパターニングする。パターニングされたフォトレジスト膜４１をイオン注入用マスクとして用いて、図７に示すように、ホウ素（Ｂ）イオン等のｐ型を呈する不純物イオンを支持層１２の上面に選択的に注入する。次に、イオン注入用マスクとして用いたフォトレジスト膜４１を除去する。その後、熱処理により不純物イオンを活性化及び熱拡散させる。この結果、図８に示すように、ｐ型の第１ウェル領域２２とｐ型のボディ領域（ベース領域）１３が同時に、同一不純物濃度、且つ同一深さで形成される。
【００５６】
次に、支持層１２、第１ウェル領域２２及びボディ領域１３上にフォトレジスト膜４２を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜４２を第１ウェル領域２２の平面パターンの位置に合わせて、第１ウェル領域２２の平面パターンの内部にパターニングする。パターニングされたフォトレジスト膜４２をイオン注入用マスクとして用いて、図９に示すように、燐（Ｐ）イオン等のｎ型を呈する不純物イオンをｐ型の第１ウェル領域２２の上面に選択的に注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜４２を除去してから、熱処理により不純物イオンを活性化及び熱拡散させる。この結果、図１０に示すように、第１ウェル領域２２の上部にｎ型の第２ウェル領域２４が選択的に形成される。
【００５７】
次に、支持層１２、第１ウェル領域２２、第２ウェル領域２４及びボディ領域１３上にフォトレジスト膜４３を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜４３をパターニングする。パターニングされたフォトレジスト膜４３をイオン注入用マスクとして用いて、図１１に示すように、ホウ素（Ｂ）イオンやアルミニウム（Ａｌ）イオン等のｐ型を呈する不純物イオンを第１ウェル領域２２及びボディ領域１３の上面に選択的に注入する。この際、高加速電圧で、第１ウェル領域２２及びボディ領域１３の下部の深い位置を射影飛程とするように、イオン注入を行う。次に、イオン注入用マスクとして用いたフォトレジスト膜４３を除去する。その後、熱処理により不純物イオンを活性化させるが、活性化の熱処理時間を短くすることにより、深さ方向の拡散を抑制し、深さ方向に狭い幅で拡散層を形成することができる。即ち、図１２に示すように、第１ウェル領域２２の下部にｐ＋型の回路側埋込層２３が、ボディ領域１３の下部にｐ＋型の出力側埋込層１４が、深さ方向に狭い幅で限定的に形成される。
【００５８】
次に、支持層１２、第１ウェル領域２２、第２ウェル領域２４及びボディ領域１３上に保護酸化膜４４を化学気相成長（ＣＶＤ）法等で堆積し、フォトリソグラフィ技術を用いて保護酸化膜４４をパターニングする。パターニングされた保護酸化膜４４をエッチングマスクとして用いて、図１３に示すように、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、半導体基体（１１，１２）の上部にゲートトレンチ１７ａ，１７ｂを、ボディ領域１３を貫通する深さまで選択的に掘る。ボディ領域１３はゲートトレンチ１７ａによりボディ領域１３ａ，１３ｂに分離される。その後、エッチングマスクとして用いた保護酸化膜４４を除去する。
【００５９】
次に、支持層１２、第１ウェル領域２２、第２ウェル領域２４及びボディ領域１３ａ，１３ｂ上にバッファ酸化膜を熱酸化法等で形成した後、バッファ酸化膜の上にシリコン窒化膜（Ｓｉ３Ｎ４膜）をＣＶＤ法等で堆積する。そしてＳｉ３Ｎ４膜の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等によりＳｉ３Ｎ４膜をパターニングする。このパターニングされたＳｉ３Ｎ４膜を非酸化性マスクとして用いたシリコン局部的酸化（ＬＯＣＯＳ）法により、図１４に示すように、支持層１２、第１ウェル領域２２、第２ウェル領域２４及びボディ領域１３ａ上にフィールド酸化膜３０を選択的に形成する。回路部２００の第２回路素子２０２の領域においては、フィールド酸化膜３０に囲まれた窓部に第１ウェル領域２２及び第２ウェル領域２４の上面が露出する。
【００６０】
次に、熱酸化法により、フィールド酸化膜３０間に露出する第１ウェル領域２２及び第２ウェル領域２４上にゲート絶縁膜２７を形成し、ボディ領域１３ａ，１３ｂ上及びゲートトレンチ１７ａ，１７ｂの内壁にゲート絶縁膜１８を形成する。次に、フィールド酸化膜３０上、ゲート絶縁膜２７上、ゲート絶縁膜１８上及びゲートトレンチ１７ａ，１７ｂ内にＣＶＤ法等によりＤＯＰＯＳ層を堆積する。ＤＯＰＯＳ層上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等によりＤＯＰＯＳ層、ゲート絶縁膜２７及びゲート絶縁膜１８をパターニングする。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。この結果、図１５に示すように、ＤＯＰＯＳ層からなるゲート電極２８、ゲート電極２９及びゲート電極１９ａ，１９ｂが形成される。この際、ＤＯＰＯＳが支持層１２の表面にエッチング残渣として残ることを回避するために、ＤＯＰＯＳ層をオーバーエッチとなる条件でエッチングするため、ゲート電極１９ａ，１９ｂとしてのＤＯＰＯＳ層が過剰に除去されて、ゲート電極１９ａ，１９ｂの上部がゲートトレンチ１７ａ，１７ｂの上端よりも下方に落ち込む。
【００６１】
次に、図１６に示すように、フォトリソグラフィ技術を用いて、出力段素子（１０１，１０２）のボディ領域１３ｂ上及び第１回路素子２０１領域上に開口部を有するイオン注入用マスク４５を形成する。そして、このイオン注入用マスク４５の開口部に露出したゲート電極２８を自己整合用マスクとして、ヒ素（Ａｓ）イオンや燐（Ｐ）イオン等のｎ型を呈する不純物イオンをボディ領域１３ｂの上面及び第２ウェル領域２４の上面に選択的に注入する。
【００６２】
イオン注入用マスク４５を除去後、図１７に示すように、新たにフォトリソグラフィ技術を用いて、ボディ領域１３ｂ上及び第２回路素子２０２領域上に開口部を有するイオン注入用マスク４６を形成する。そして、イオン注入用マスク４６の開口部に露出したゲート電極２９を自己整合用マスクとして、ホウ素（Ｂ）イオン等のｐ型を呈する不純物イオンをボディ領域１３ｂの上面及び第１ウェル領域２２の上面に選択的に注入する。イオン注入用マスク４６を除去後、熱処理により、ｐ型及びｎ型の不純物イオンを活性化及び熱拡散させる。この結果、図１８に示すように、出力部１００においては、出力段素子（１０１，１０２）のｎ＋型の第１主電極領域１５ａ，１５ｂ及びｐ＋型のコンタクト領域１６が形成される。また、回路部２００においては、第１回路素子２０１のｎ＋型の第１端子領域２５ａ及び第２端子領域２５ｂが形成される。更に、第２回路素子２０２のｐ＋型の第３端子領域２６ａ及び第４端子領域２６ｂが形成される。
【００６３】
なお、ここではゲートゲートトレンチ１７ａ，１７ｂを形成し、ＤＯＰＯＳ層による埋め込み後に第１主電極領域１５ａ，１５ｂ及びコンタクト領域１６を形成しているが、第１主電極領域１５ａ，１５ｂ及びコンタクト領域１６を形成後にゲートトレンチ１７ａ，１７ｂを形成してもよい。また、上記のコンタクト領域１６と第３端子領域２６ａ及び第４端子領域２６ｂは個別に形成してもよい。また、上記の第１主電極領域１５ａ，１５ｂと第１端子領域２５ａ及び第２端子領域２５ｂは個別に形成してもよい。
【００６４】
次に、図１９に示すように、ＣＶＤ法等により層間絶縁膜１９を堆積する。化学的機械研磨（ＣＭＰ）等の手法により層間絶縁膜１９の表面を平坦化する。平坦化された層間絶縁膜１９上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等により層間絶縁膜１９をパターニングし、コンタクトホールを開口する。
【００６５】
その後、スパッタリング法又は蒸着法等により、Ａｌ等の金属膜を堆積する。金属膜上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等により金属膜をパターニングする。この結果、図２０に示すように、ゲート電極配線（不図示）、第１回路端子配線３１、第２回路端子配線３２、第３回路端子配線３３及び第４回路端子配線３４が形成される。なお、Ｗ、Ｍｏ、Ｔｉ等の高融点金属のシリサイドを用いたサリサイド工程で、ゲート電極配線（不図示）、第１回路端子配線３１、第２回路端子配線３２、第３回路端子配線３３及び第４回路端子配線３４を形成してもよい。その後、スパッタリング法又は蒸着法等により、裏面コンタクト層１１の裏面にＡｌ等からなる裏面電極１０を堆積することで、図１に示した半導体集積回路が完成する。
【００６６】
本発明の実施形態に係る半導体集積回路の製造方法によれば、縦型の電力用半導体素子である出力段素子（１０１，１０２）の特性と、出力段素子の制御用である横型半導体素子である第１回路素子２０１及び第２回路素子２０２の特性を調和させて、双方の特性を効率よく改善することができる半導体集積回路を容易に実現可能となる。
【００６７】
更に、回路部２００側のｐ＋型の回路側埋込層２３と、出力部１００側のｐ＋型の出力側埋込層１４とを同時に形成することにより、工程数の増加を抑制することができる。また、回路部２００側の第１ウェル領域２２と、出力部１００側のボディ領域１３とを同時に形成することにより、工程数の増加を抑制することができる。また、回路部２００側の第１端子領域２５ａ及び第２端子領域２５ｂと、出力部１００側の第１主電極領域１５ａ，１５ｂとを同時に形成することにより、工程数の増加を抑制することができる。
【００６８】
（第１の変形例）
本発明の実施形態の第１の変形例に係る半導体集積回路は、図２１に示すように、回路部２００側で第１ウェル領域２２の内部に埋め込まれた回路側埋込層２３が、第１ウェル領域２２に完全に被覆されていない点が、図１に示した本発明の実施形態に係る半導体集積回路と異なる。回路側埋込層２３の一部が第１ウェル領域２２に接し、回路側埋込層２３の残りの一部が支持層１２に接している。このように、第１ウェル領域２２の内部に埋め込まれた回路側埋込層２３は、第１ウェル領域２２に完全に被覆されていなくてもよく、回路側埋込層２３の一部が第１ウェル領域２２により被覆されていてもよい。
【００６９】
更に、出力部１００側でボディ領域１３ｂの内部に埋め込まれた出力側埋込層１４が、ボディ領域１３ｂに上面及び下面を挟まれていない点が、図１に示した本発明の実施形態に係る半導体集積回路と異なる。出力側埋込層１４の上面がボディ領域１３ｂに接し、出力側埋込層１４の下面が支持層１２に接する。回路側埋込層２３及び出力側埋込層１４の深さは、ゲートトレンチ１７ａ，１７ｂの深さよりも浅い。このように、ボディ領域１３ｂの内部に埋め込まれた出力側埋込層１４は、ボディ領域１３ｂに上面及び下面を挟まれていなくてもよく、出力側埋込層１４の一部がボディ領域１３ｂにより被覆されていてもよい。
【００７０】
（第２の変形例）
本発明の実施形態の第２の変形例に係る半導体集積回路は、図２２に示すように、出力部１００側のボディ領域１３ａの内部にもｐ＋型の出力側埋込層１４ｘが設けられている点が、図１に示した本発明の実施形態に係る半導体集積回路と異なる。出力側埋込層１４ｘは、出力側埋込層１４と略同一の不純物濃度であり、出力側埋込層１４と略同一の深さに設けられている。出力側埋込層１４を形成する際のイオン注入時に、出力側埋込層１４ｘが形成される領域にもイオン注入することにより、出力側埋込層１４ｘを形成可能である。
【００７１】
（第３の変形例）
本発明の実施形態の第３の変形例に係る半導体集積回路は、図２３に示すように、回路部２００側の第２ウェル領域２４の内部にｎ＋型の回路側埋込層３６が設けられている点が、図１に示した本発明の実施形態に係る半導体集積回路と異なる。回路側埋込層３６は、第３端子領域２６ａ及び第４端子領域２６ｂの下方に位置する。回路側埋込層３６を設けることにより、ｐ型の第１ウェル領域２２、ｎ型の第２ウェル領域２４及びｐ＋型の第３端子領域２６ａで構成されるｐ−ｎ−ｐ接合構造と、ｐ型の第１ウェル領域２２、ｎ型の第２ウェル領域２４及びｐ＋型の第４端子領域２６ｂで構成されるｐ−ｎ−ｐ接合構造に対するパンチスルー耐圧を確保することができる。
【００７２】
（第４の変形例）
本発明の実施形態の第４の変形例に係る半導体集積回路は、図２４に示すように、回路部２００側において、２つのｐ＋型の回路側埋込層２３ａ，２３ｂが互いに離間して設けられると共に、出力部１００側において、２つのｐ＋型の出力側埋込層１４ａ，１４ｂが互いに離間して設けられる点が、図１に示した本発明の実施形態に係る半導体集積回路と異なる。回路側埋込層２３ａ，２３ｂは、第１端子領域２５ａ及び第２端子領域２５ｂの下方にそれぞれ設けられている。出力側埋込層１４ａ，１４ｂは、第１主電極領域１５ａ，１５ｂの下方にそれぞれ設けられている。
【００７３】
本発明の実施形態の第４の変形例に係る半導体集積回路の製造時には、図１１及び図１２に示した出力側埋込層１４及び回路側埋込層２３を形成する工程を省略する。その代わりに、図１６に示した第１端子領域２５ａ、第２端子領域２５ｂ及び第１主電極領域１５ａ，１５ｂを形成するためのイオン注入時のイオン注入用マスク４５と同一開口部を有するマスクを用いて、出力側埋込層１４ａ，１４ｂ及び回路側埋込層２３ａ，２３ｂを形成するためのイオン注入を行うことにより、工程数の増加を抑制することができる。例えば、イオン注入用マスク４５を共通に用いて、出力側埋込層１４ａ，１４ｂ及び回路側埋込層２３ａ，２３ｂを形成するためのイオン注入を行ってもよい。出力側埋込層１４ａ，１４ｂ及び回路側埋込層２３ａ，２３ｂを形成するためのイオン注入は、第１端子領域２５ａ、第２端子領域２５ｂ及び第１主電極領域１５ａ，１５ｂを形成するためのイオン注入よりも前又は後に行うことができる。
【００７４】
（第５の変形例）
本発明の実施形態の第５の変形例に係る半導体集積回路は、図２５に示すように、出力段素子（１０１，１０２）、第１回路素子２０１及び第２回路素子２０２が、シャロートレンチアイソレーション（ＳＴＩ）による素子分離トレンチ１７ｐ，１７ｑ，１７ｒで分離されている点が、図１に示した本発明の実施形態に係る半導体集積回路と異なる。素子分離トレンチ１７ｐ，１７ｑ，１７ｒは、ゲートトレンチ１７ａ，１７ｂと同一形状を有する。素子分離トレンチ１７ｐ，１７ｑ，１７ｒは、ボディ領域１３ａ及び第１ウェル領域２２を貫通し、支持層１２まで到達する。
【００７５】
素子分離トレンチ１７ｐ，１７ｑ，１７ｒの内面に沿って素子分離絶縁膜１８ｐ，１８ｑ，１８ｒが設けられている。素子分離トレンチ１７ｐ，１７ｑ，１７ｒ内には、素子分離トレンチ１７ｐ，１７ｑ，１７ｒを介してダミー電極１９ｐ，１９ｑ，１９ｒが埋め込まれている。ダミー電極１９ｐ，１９ｑ，１９ｒは、フローティング状態としてもよく、或いは第１回路素子２０１が接続される最低電位（例えば、接地電位）に接続してもよい。素子分離トレンチ１７ｐ，１７ｑ，１７ｒ、素子分離絶縁膜１８ｐ，１８ｑ，１８ｒ及びダミー電極１９ｐ，１９ｑ，１９ｒで構成される素子分離構造は、制御電極構造（１８，１９ａ，１９ｂ）を形成する工程において同時に形成してもよい。
【００７６】
本発明の実施形態の第５の変形例に係る半導体集積回路によれば、回路側埋込層２３を設けることにより、第１ウェル領域２２の底面をゲートトレンチ１７ａ，１７ｂの底面よりも浅く形成することができるので、ＳＴＩによる素子分離が容易になる。そして、ＬＯＣＯＳ法で形成したフィールド酸化膜３０の代わりに、ＳＴＩによる素子分離トレンチ１７ｐ，１７ｑ，１７ｒを用いることにより、素子分離トレンチ１７ｐ，１７ｑ，１７ｒの幅をフィールド酸化膜３０の幅よりも狭くできるので、より集積密度の高い半導体集積回路が実現できる。
【００７７】
次に、本発明の実施形態の第５の変形例に係る半導体集積回路の製造方法の一例を説明する。まず、本発明の実施形態と同様に、図６に示すように、ｎ＋型のシリコン（Ｓｉ）からなる半導体基板（Ｓｉウェハ）を裏面コンタクト層１１として用意し、この裏面コンタクト層１１上にｎ−型の支持層１２をエピタキシャル成長することで、２層構造の半導体基体（１１，１２）を形成する。
【００７８】
次に、ホウ素（Ｂ）イオン等のｐ型を呈する不純物イオンを支持層１２の上面に選択的に注入する。その後、熱処理により不純物イオンを活性化及び熱拡散させる。この結果、図２６に示すように、支持層１２の上部にｐ型のウェル領域（共通ウェル領域）２２ｘが出力部１００及び回路部２００の全体に亘って形成される。
【００７９】
次に、ウェル領域２２ｘ上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、燐（Ｐ）イオン等のｎ型を呈する不純物イオンをウェル領域２２ｘの上面に選択的に注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜を除去してから、熱処理により不純物イオンを活性化及び熱拡散させる。この結果、図２７に示すように、回路部２００側のウェル領域２２ｘの上部にｎ型の第２ウェル領域２４が選択的に形成される。
【００８０】
次に、ウェル領域２２ｘ及び第２ウェル領域２４上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ホウ素（Ｂ）イオンやアルミニウム（Ａｌ）イオン等のｐ型を呈する不純物イオンをウェル領域２２ｘの上面に選択的に注入する。この際、高加速電圧で、ウェル領域２２ｘの下部の深い位置を射影飛程とするように、イオン注入を行う。次に、イオン注入用マスクとして用いたフォトレジスト膜を除去する。その後、熱処理により不純物イオンを活性化させるが、活性化の熱処理時間を短くすることにより、深さ方向の拡散を抑制し、深さ方向に狭い幅で拡散層を形成することができる。即ち、図２８に示すように、ウェル領域２２ｘの下部にｐ＋型の回路側埋込層２３及びｐ＋型の出力側埋込層１４が、互いに離間して、深さ方向に狭い幅で限定的に形成される。
【００８１】
次に、ウェル領域２２ｘ及び第２ウェル領域２４上にＣＶＤ法等で保護酸化膜４７を堆積し、フォトリソグラフィ技術を用いて保護酸化膜４７をパターニングする。パターニングされた保護酸化膜４７をエッチングマスクとして用いて、図２９に示すように、ＲＩＥ等のドライエッチング等により、半導体基体（１１，１２）の上部にゲートトレンチ１７ａ，１７ｂ及び素子分離トレンチ１７ｐ，１７ｑ，１７ｒを、ウェル領域２２ｘを貫通する深さまで選択的に掘る。ウェル領域２２ｘはゲートトレンチ１７ａ，１７ｂ及び素子分離トレンチ１７ｐ，１７ｑ，１７ｒにより複数に分離される。即ち、回路部２００側において回路側埋込層２３及び第２ウェル領域２４が設けられた第１ウェル領域２２と、出力部１００側において出力側埋込層１４が設けられたボディ領域１３ａ，１３ｂとが形成される。その後、エッチングマスクとして用いた保護酸化膜４４を除去する。
【００８２】
次に、熱酸化法等により、第１ウェル領域２２、第２ウェル領域２４、ボディ領域１３ａ，１３ｂ上と、ゲートトレンチ１７ａ，１７ｂ及び素子分離トレンチ１７ｐ，１７ｑ，１７ｒの内壁に絶縁膜を形成する。次に、絶縁膜上、ゲートトレンチ１７ａ，１７ｂ及び素子分離トレンチ１７ｐ，１７ｑ，１７ｒ内にＣＶＤ法等によりＤＯＰＯＳ層を堆積する。ＤＯＰＯＳ層上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等によりＤＯＰＯＳ層、絶縁膜をパターニングする。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。この結果、図３０に示すように、絶縁膜からなるゲート絶縁膜１８，２７及び素子分離絶縁膜１８ｐ，１８ｑ，１８ｒと、ＤＯＰＯＳ層からなるゲート電極２８、ゲート電極２９、ゲート電極１９ａ，１９ｂ及びダミー電極１９ｐ，１９ｑ，１９ｒが形成される。この際、ＤＯＰＯＳが支持層１２の表面にエッチング残渣として残ることを回避するために、ＤＯＰＯＳ層をオーバーエッチとなる条件でエッチングするため、ゲート電極１９ａ，１９ｂ及びダミー電極１９ｐ，１９ｑ，１９ｒとしてのＤＯＰＯＳ層が過剰に除去されて、ゲート電極１９ａ，１９ｂ及びダミー電極１９ｐ，１９ｑ，１９ｒの上部がゲートトレンチ１７ａ，１７ｂの上端よりも下方に落ち込む。
【００８３】
以降の手順は、図１６〜図２０に示した本発明の実施形態に係る半導体集積回路の製造方法と実質的に同様であるので、重複した説明を省略する。
【００８４】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８５】
例えば、実施形態では、出力部１００の出力段素子（１０１，１０２）としてトレンチゲート型のＭＯＳＦＥＴを例示したが、これに限定されない。例えば、出力段素子がトレンチゲート型のＩＧＢＴであってもよい。また、回路部２００の第１回路素子２０１及び第２回路素子２０２から構成されるＣＭＯＳを例示したが、ＣＭＯＳに限定されず、他の半導体素子からなる制御用回路であっても構わない。
【００８６】
また、実施形態では、半導体基体（１１，１２）としてＳｉを用いた場合を例示した。しかし、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた場合にも適用可能である。
【００８７】
また、図１では、半導体基体（１１，１２）がｎ＋型の半導体基板からなる裏面コンタクト層１１上に、ｎ−型の支持層１２がエピタキシャル成長された構造を例示したが、これに限定されない。例えば、裏面コンタクト層１１の代わりに、ｐ型の支持基板（半導体ウェハ）の上にエピタキシャル成長されたｎ＋型の埋め込み層を用い、このｎ＋型の埋め込み層の上にｎ−型の支持層１２をエピタキシャル成長して３層構造の半導体基体を構成してもよい。裏面コンタクト層１１の代わりにｎ＋型の埋め込みエピタキシャル層を用いた３層構造の半導体基体の場合は、支持層１２の上面から埋め込みエピタキシャル層に届くシンカー領域を設ければよい。即ち、シンカー領域を介してドレイン領域として機能するｎ＋型の埋め込みエピタキシャル層に支持層１２の上面側から接続してもよい。この場合、ドレイン電極配線は支持層１２の上面側に設けられる。裏面コンタクト層１１の代わりにｎ＋型の埋め込みエピタキシャル層を用いる場合は、裏面側の支持基板を絶縁体基板としてＳＯＩ構造にしても構わない。
【００８８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００８９】
１０…裏面電極
１１…裏面コンタクト層
１２…支持層
１３，１３ａ，１３ｂ…ボディ領域
１４，１４ａ，１４ｂ，１４ｘ…出力側埋込層
１５ａ，１５ｂ…主電極領域（ソース領域）
２５ａ，２６ａ…端子領域（ソース領域）
１６…ベースコンタクト領域
１７ａ，１７ｂ…ゲートトレンチ
１８，２７…ゲート絶縁膜
１９…層間絶縁膜
１９ａ，１９ｂ，２８，２９…ゲート電極
２１…ソース電極配線
２２…第１ウェル領域
２３…回路側埋込層
２４…第２ウェル領域
２５ｂ，２６ｂ…ドレイン領域
３０…フィールド酸化膜
３５…半導体領域
３６…回路側埋込層
１００…出力部
１０１，１０２…出力段素子
２００…回路部
２０１，２０２…回路素子
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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