(57)【要約】【課題】電子装置の性能向上を図る。【解決手段】光トランシーバ１（電子装置）は、伝送線路ＴＬ１と電気的に接続された半導体装置ＳＡ１を含み、この半導体装置ＳＡ１においては、伝送線路ＴＬ１と電気的に接続された配線ＷＬ１と、半導体レーザＬＤが形成された半導体チップとの間に抵抗体Ｒが設けられている。【選択図】図４
2019212837.tif 000002
【特許請求の範囲】
【請求項１】
半導体レーザを駆動する駆動回路が形成された第１半導体チップと、
前記第１半導体チップと電気的に接続された伝送線路と、
前記伝送線路と電気的に接続された半導体装置と、
を備える、電子装置であって、
前記半導体装置は、
前記伝送線路と電気的に接続された配線と、
前記配線と接続された抵抗体と、
前記抵抗体と電気的に接続された半導体レーザが形成された第２半導体チップと、
を有する、電子装置。
【請求項２】
請求項１に記載の電子装置において、
前記配線は、
第１導体層から構成される第１部位と、
前記第１導体層よりも厚い第２導体層を含む第２部位と、
から構成され、
前記第１部位は、前記抵抗体である、電子装置。
【請求項３】
請求項２に記載の電子装置において、
前記第２部位は、
前記第１導体層と、
前記第１導体層上に形成された前記第２導体層と、
から構成されている、電子装置。
【請求項４】
請求項２に記載の電子装置において、
前記第２部位は、前記第２導体層から構成されている、電子装置。
【請求項５】
請求項２に記載の電子装置において、
前記第１部位は、前記第２部位を分断する、電子装置。
【請求項６】
請求項２に記載の電子装置において、
前記第１導体層の抵抗率は、前記第２導体層の抵抗率よりも大きい、電子装置。
【請求項７】
請求項１に記載の電子装置において、
前記抵抗体は、前記半導体レーザの特性インピーダンスと前記配線の特性インピーダンスとを整合するための終端抵抗である、電子装置。
【請求項８】
請求項１に記載の電子装置において、
前記配線を伝搬する信号のナイキスト周波数に基づいて算出される前記信号の実効波長をλｅとする場合、
前記配線と接続される前記第２半導体チップの接続端部と前記抵抗体の一端部との間の距離は、０より大きく、かつ、λｅ／８以下である、電子装置。
【請求項９】
請求項８に記載の電子装置において、
前記配線の延在方向における前記抵抗体の長さは、λｅ／１６以下である、電子装置。
【請求項１０】
請求項８に記載の電子装置において、
前記第１半導体チップと前記第２半導体チップとの間の距離は、λｅ／８よりも大きい、電子装置。
【請求項１１】
請求項２に記載の電子装置において、
前記第２半導体チップは、前記配線上に実装されている、電子装置。
【請求項１２】
請求項２に記載の電子装置において、
前記配線は、ワイヤを介して前記第２半導体チップと接続されている、電子装置。
【請求項１３】
請求項１に記載の電子装置において、
前記抵抗体は、チップ部品であり、
前記チップ部品は、接着材を介して前記配線に実装され、
前記接着材は、フラックスを含有しない、電子装置。
【請求項１４】
半導体レーザを駆動する駆動回路が形成された第１半導体チップと、
前記第１半導体チップと電気的に接続された伝送線路と、
前記伝送線路と電気的に接続された半導体装置と、
を備え、
前記半導体装置は、
前記伝送線路と電気的に接続された配線と、
前記配線と接続された抵抗体と、
前記抵抗体と電気的に接続された半導体レーザが形成された第２半導体チップと、
を有する、電子装置の製造方法であって、
（ａ）前記半導体装置を製造する工程、
（ｂ）前記伝送線路が形成された実装基板を用意する工程、
（ｃ）前記第１半導体チップを含む半導体部品を用意する工程、
（ｄ）前記半導体装置と前記伝送線路とを電気的に接続するように、前記実装基板上に前記半導体装置を実装する工程、
（ｅ）前記半導体部品と前記伝送線路とを電気的に接続するように、前記実装基板上に前記半導体部品を実装する工程、
を備える、電子装置の製造方法。
【請求項１５】
請求項１４に記載の電子装置の製造方法において、
前記半導体装置は、前記配線が形成された配線基板を含み、
前記配線は、
第１導体パターンから構成される第１部位と、
前記第１導体パターンよりも厚い第２導体パターンを含む第２部位と、
から構成される、電子装置の製造方法。
【請求項１６】
請求項１５に記載の電子装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記配線基板上に前記第１導体パターンを形成する工程、
（ａ２）前記第１導体パターンと接触する前記第２導体パターンを形成する工程、
を備える、電子装置の製造方法。
【請求項１７】
請求項１６に記載の電子装置の製造方法において、
前記（ａ１）工程は、
（ａ１１）前記配線基板上に第１導体膜を形成する工程、
（ａ１２）リフトオフ法により、前記第１導体膜をパターニングする工程、
を有し、
前記（ａ２）工程は、
（ａ２１）前記第１導体パターン上に第２導体膜を形成する工程、
（ａ２２）リフトオフ法により、前記第２導体膜をパターニングする工程、
を有する、電子装置の製造方法。
【請求項１８】
請求項１６に記載の電子装置の製造方法において、
前記（ａ１）工程は、
（ａ１１）前記配線基板上に第１導体膜を形成する工程、
（ａ１２）前記第１導体膜をパターニングする工程、
を有し、
前記（ａ２）工程は、
（ａ２１）第１部位の前記第１導体パターンを覆うマスクを形成する工程、
（ａ２２）前記マスクを形成した状態で、前記第１導体パターンをシード層とする電解めっき法を実施することにより、前記第２部位の前記第１導体パターン上に前記第２導体パターンを形成する工程、
を有する、電子装置の製造方法。
【請求項１９】
請求項１６に記載の電子装置の製造方法において、
前記（ａ１）工程は、
（ａ１１）前記配線基板上に第１導体膜を形成する工程、
（ａ１２）前記第１導体膜をパターニングする工程、
を有し、
前記（ａ２）工程は、
（ａ２１）前記第１導体パターンを覆い、かつ、前記配線基板上に第２導体膜を形成する工程、
（ａ２２）前記第２導体膜をパターニングする工程、
を有する、電子装置の製造方法。
【請求項２０】
請求項１６に記載の電子装置の製造方法において、
前記（ａ２）工程は、
（ａ２１）前記配線基板上に第２導体膜を形成する工程、
（ａ２２）前記第２導体膜をパターニングする工程、
を有し、
前記（ａ１）工程は、前記（ａ２）工程の後、
（ａ１１）前記第２導体膜を覆い、かつ、前記配線基板上に第１導体膜を形成する工程、
（ａ１２）前記第１導体膜をパターニングする工程、
を有する、電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置およびその製造技術に関し、例えば、半導体レーザを含む電子装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００４−２１４６５１号公報（特許文献１）には、光モジュールの内部にチップ部品からなる抵抗体を設ける技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２１４６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、光トランシーバに用いられる送信用小型光デバイス（ＴＯＳＡ：Transmitter optical sub assembly）においては、信号のナイキスト周波数が増加するにしたがって、半導体レーザの特性インピーダンスと伝送線路の特性インピーダンスとの不整合による多重反射に起因する信号品質の劣化が顕在化する。このため、信号品質の向上を図る観点から、半導体レーザの特性インピーダンスと伝送線路の特性インピーダンスとを整合することが望まれている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態における電子装置は、伝送線路と電気的に接続された半導体装置を含み、この半導体装置においては、伝送線路と電気的に接続された配線と、半導体レーザが形成された半導体チップとの間に抵抗体が設けられている。
【発明の効果】
【０００７】
一実施の形態によれば、電子装置の性能向上を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】関連技術における光トランシーバの模式的な構成を示すブロック図である。
【図２】光トランシーバの送信部の模式的な実装構成を示す図である。
【図３】半導体レーザを含む半導体装置と、伝送線路との間における差動インピーダンスを示す図である。
【図４】実施の形態１における光トランシーバの構成を示すブロック図である。
【図５】送信用小型光デバイスである半導体装置の概略構成を示す図である。
【図６】半導体装置の一部を構成するステムとフレキシブル基板とを模式的に示す斜視図である。
【図７】ステムの詳細な構成を示す図である。
【図８】誘電体基板上に搭載された半導体チップとチップ抵抗とを模式的に示す断面図である。
【図９】実施の形態１におけるチップ抵抗の搭載工程を説明する断面図である。
【図１０】図９に続くチップ抵抗の搭載工程を説明する断面図である。
【図１１】図１０に続くチップ抵抗の搭載工程を説明する断面図である。
【図１２】半導体装置の一部を構成するステムとフレキシブル基板とを模式的に示す斜視図である。
【図１３】ステムの詳細な構成を示す図である。
【図１４】薄膜抵抗の具体的な構成例を模式的に示す断面図である。
【図１５】（ａ）は、薄膜抵抗によるインピーダンス整合を行なっていない状態での２５Ｇｂｐｓ−Ｅｙｅ波形を示す図であり、（ｂ）は、半導体チップの端部から０．０５ｍｍの位置に薄膜抵抗を挿入した際の２５Ｇｂｐｓ−Ｅｙｅ波形を示す図である。（ｃ）は、半導体チップの端部から１．２ｍｍの位置に薄膜抵抗を挿入した際の２５Ｇｂｐｓ−Ｅｙｅ波形を示す図であり、（ｄ）は、半導体チップの端部から１．６ｍｍの位置に薄膜抵抗を挿入した際の２５Ｇｂｐｓ−Ｅｙｅ波形を示す図である。
【図１６】半導体チップと薄膜抵抗との間の距離に対して、２５Ｇｂｐｓ−Ｅｙｅ波形から計算したＥｙｅの開口高さとジッタとをまとめたグラフである。
【図１７】実施の形態３における薄膜抵抗の形成工程を説明する断面図である。
【図１８】図１７に続く薄膜抵抗の形成工程を説明する断面図である。
【図１９】図１８に続く薄膜抵抗の形成工程を説明する断面図である
【図２０】図１９に続く薄膜抵抗の形成工程を説明する断面図である。
【図２１】図２０に続く薄膜抵抗の形成工程を説明する断面図である。
【図２２】変形例１における薄膜抵抗の形成工程を説明する断面図である。
【図２３】図２２に続く薄膜抵抗の形成工程を説明する断面図である。
【図２４】図２３に続く薄膜抵抗の形成工程を説明する断面図である。
【図２５】変形例２における薄膜抵抗の形成工程を説明する断面図である。
【図２６】図２５に続く薄膜抵抗の形成工程を説明する断面図である。
【図２７】図２６に続く薄膜抵抗の形成工程を説明する断面図である。
【図２８】図２７に続く薄膜抵抗の形成工程を説明する断面図である。
【図２９】変形例３におけるステムを模式的に示す図である。
【図３０】薄膜抵抗の具体的な構成例を模式的に示す断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１４】
（実施の形態１）
本実施の形態１では、光トランシーバからなる電子装置について説明する。光トランシーバとは、電気信号を光信号に変換して光信号を送信するとともに、光信号を受信して電気信号に変換する機能を有する電子装置である。
【００１５】
＜改善の検討＞
まず、本実施の形態１における光トランシーバについて説明する前に、関連技術におけるトランシーバに存在する改善の余地について説明する。
【００１６】
ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００１７】
図１は、関連技術における光トランシーバの模式的な構成を示すブロック図である。図１に示すように、関連技術における光トランシーバ１００は、送信部１００ａと、受信部１００ｂとを備えている。
【００１８】
送信部１００ａは、配線ＷＬ１と、この配線ＷＬ１と電気的に接続された半導体レーザＬＤとを含む半導体装置ＳＡ１と、半導体レーザＬＤを駆動するための駆動回路ＤＲＶを含む半導体装置ＳＡ２とを有している。そして、送信部１００ａにおいては、半導体装置ＳＡ１と半導体装置ＳＡ２とが伝送線路ＴＬ１で電気的に接続されている。これにより、半導体装置ＳＡ１に含まれる半導体レーザＬＤは、半導体装置ＳＡ２に含まれる駆動回路ＤＲＶによって制御される。すなわち、駆動回路ＤＲＶは、電気信号に基づいて、半導体レーザＬＤを直接変調するように構成されており、これによって、半導体レーザＬＤからは、電気信号に基づいて直接変調された光信号が出力されることになる。このようにして、光トランシーバ１００の送信部１００ａが構成されている。
【００１９】
次に、受信部１００ｂは、フォトダイオードＰＤと、このフォトダイオードＰＤと接続される配線ＷＬ２と、配線ＷＬ２と電気的に接続されたアンプＡＭＰとを含む半導体装置ＳＡ３と、この半導体装置ＳＡ３と電気的に接続された伝送線路ＴＬ２と、図１には図示しないが、伝送線路ＴＬ２と電気的に接続された信号処理回路とを有している。このように構成されている受信部１００ｂにおいては、光信号がフォトダイオードＰＤに入力されると、フォトダイオードＰＤでは、光信号が光電変換されて、電流信号が生成される。この電流信号は、配線ＷＬ２を介して、アンプＡＭＰに入力して、電圧信号に変換される。
【００２０】
例えば、フォトダイオードＰＤから出力される電流信号（出力信号）は、微小であり、かつ、信号形式が信号処理回路（デジタル回路）の処理に適していない場合が多い。そこで、フォトダイオードＰＤから出力される微小な電流信号を、信号処理回路の入力に適した大きさの信号に増幅する回路が必要となる。特に、フォトダイオードＰＤから出力される電流信号は、アナログ信号である一方、信号処理回路では、デジタル信号を取り扱うため、アナログ信号をデジタル信号に変換するＡＤ変換回路が必要となる。ところが、アナログ信号をデジタル信号に変換するＡＤ変換回路では、電圧信号しか受け取ることができない。このことから、電流信号を電圧信号に変換しながら、適切な大きさの電圧信号に増幅するトランスインピーダンスアンプが必要となる。したがって、半導体装置ＳＡ３に含まれるアンプＡＭＰは、例えば、変換回路と増幅回路を兼ねるアナログ回路であるトランスインピーダンスアンプから構成されることになる。
【００２１】
ここで、受信部１００ｂにおいては、半導体装置ＳＡ３にフォトダイオードＰＤとアンプＡＭＰとが内蔵されているが、この理由について説明する。フォトダイオードＰＤは、例えば、ｐｎ接合ダイオードから構成されている。そして、このｐｎ接合ダイオードでは、ｐｎ接合に逆バイアス電圧を印加している状態で、空乏層に光が入射すると、この光エネルギーによって、価電子帯の電子が伝導帯に励起される。この結果、伝導帯に電子が励起される一方、価電子帯に正孔が生成される。そして、伝導帯に励起された電子は、逆バイアス電圧によって加速されて、カソード（ｎ型半導体領域）に向ってドリフトする一方、価電子帯に生成された正孔は、アノード（ｐ型半導体領域）に向ってドリフトする。この結果、フォトダイオードＰＤでは、光が入力されると電流が流れることになる。すなわち、フォトダイオードＰＤでは、入力された光信号が電流信号に変換されることになる。
【００２２】
フォトダイオードＰＤから出力される電流信号は、配線ＷＬ２を介して、アンプＡＭＰに入力される。このとき、配線ＷＬ２の長さが長くなると、配線ＷＬ２の寄生容量が大きくなる。そして、光信号の周波数が高くなると、変換される電流信号の周波数も高くなる。この結果、高周波信号である電流信号に対して、配線ＷＬ２のインピーダンスが小さくなるため、電流信号からグランドに漏洩する漏洩電流が大きくなる。ここで、フォトダイオードＰＤから出力される電流信号は、微弱であることから、この微弱な電流信号からの漏洩電流が大きくなると、電流信号のＳ／Ｎ比（シグナル／ノイズ比）が小さくなってしまう。このことから、フォトダイオードＰＤから出力される電流信号のＳ／Ｎ比を確保する観点から、配線ＷＬ２の長さをできるだけ短くして、配線ＷＬ２の寄生容量を低減する必要が高まることになる。したがって、関連技術では、半導体装置ＳＡ３の内部にフォトダイオードＰＤとアンプＡＭＰとの両方を内蔵している。このため、関連技術における光トランシーバ１００の受信部１００ｂにおいては、フォトダイオードＰＤとアンプＡＭＰとを電気的に接続する配線ＷＬ２の長さを短くすることができる結果、配線ＷＬ２の寄生容量を低減することができる。以上の理由から、光トランシーバ１００の受信部１００ｂにおいては、半導体装置ＳＡ３にフォトダイオードＰＤとアンプＡＭＰとを内蔵している。
【００２３】
これに対し、光トランシーバ１００の送信部１００ａにおいては、半導体レーザＬＤを駆動する駆動回路ＤＲＶが、半導体装置ＳＡ１に内蔵されておらず、半導体装置ＳＡ１の外部に配置されている。これは、以下に示す理由による。すなわち、光トランシーバ１００の送信部１００ａにおいても、半導体装置ＳＡ１の内部に半導体レーザＬＤとともに駆動回路ＤＲＶを内蔵することが性能を向上する観点から望ましい。ただし、半導体レーザＬＤを駆動する駆動回路ＤＲＶは、トランスインピーダンスアンプから構成されるアンプＡＭＰに比べてサイズが大きい。このことから、半導体装置ＳＡ１の内部に駆動回路ＤＲＶを設けると、半導体装置ＳＡ１のサイズが大きくなってしまい、送信部１００ａを構成する半導体装置ＳＡ１の小型化が困難となってしまう。すなわち、半導体装置ＳＡ１の小型化を図りながら、半導体装置ＳＡ１の内部に駆動回路ＤＲＶを配置する構成を実現するには、様々な工夫を施す必要があり、製造のしやすさを考慮すると、半導体レーザＬＤが内蔵された半導体装置ＳＡ１の外部に駆動回路ＤＲＶを設ける構成が現状では妥当性を有するのである。このような理由で、関連技術における光トランシーバ１００の送信部１００ａでは、図１に示すように、半導体レーザＬＤが内蔵された半導体装置ＳＡ１とは別の半導体装置ＳＡ２に駆動回路ＤＲＶを設ける構成が採用されている。
【００２４】
ところが、光トランシーバ１００の送信部１００ａにおいて、半導体レーザＬＤが内蔵された半導体装置ＳＡ１とは別の半導体装置ＳＡ２に半導体レーザＬＤを駆動する駆動回路ＤＲＶを内蔵すると、半導体レーザＬＤと駆動回路ＤＲＶとを電気的に接続するために、半導体装置ＳＡ１と半導体装置ＳＡ２とを伝送線路ＴＬ１を介して接続する必要がある。そして、本発明者の検討によると、半導体レーザＬＤが内蔵された半導体装置ＳＡ１と、駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２とを伝送線路ＴＬ１で接続する場合、改善の余地が顕在化することが明らかとなった。以下では、この関連技術において顕在化する改善の余地について説明することにする。
【００２５】
図２は、光トランシーバ１００の送信部１００ａの模式的な実装構成を示す図である。図２に示すように、送信部１００ａは、伝送線路ＴＬ１が形成された実装基板ＰＣＢを有し、この実装基板ＰＣＢ上に駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２が搭載されている。このとき、図２に示すように、駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２は、実装基板ＰＣＢに形成された伝送線路ＴＬ１と電気的に接続されている。さらに、実装基板ＰＣＢに形成された伝送線路ＴＬ１は、半導体レーザＬＤを含む半導体装置ＳＡ１が搭載されたフレキシブル基板ＦＳと電気的に接続されている。この結果、半導体レーザＬＤが内蔵された半導体装置ＳＡ１と、駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２とは、伝送線路ＴＬ１を介して、電気的に接続されていることになる。
【００２６】
ここで、半導体レーザＬＤが内蔵された半導体装置ＳＡ１と、駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２とを伝送線路ＴＬ１を介して接続する場合、信号品質（信号波形）を維持する観点から、伝送線路ＴＬ１と半導体装置ＳＡ１との間でのインピーダンス整合が重要となってくる。具体的に、図３は、半導体レーザＬＤを含む半導体装置ＳＡ１と、伝送線路ＴＬ１との間における差動インピーダンスを示す図である。図３において、伝送線路ＴＬ１の差動インピーダンスとフレキシブル基板ＦＳの差動インピーダンスとは、概ね５０Ωで整合している。一方、半導体装置ＳＡ１に含まれる半導体レーザＬＤの差動インピーダンスは、約１５Ω程度となっており、伝送線路ＴＬ１と半導体レーザＬＤとの間で、差動インピーダンスの大幅な不整合が生じることがわかる。この場合、伝送線路ＴＬ１の差動インピーダンスと、半導体レーザＬＤの差動インピーダンスとの不整合によって、伝送線路ＴＬ１を流れてきた電気信号の一部は、半導体レーザＬＤに入力する前に反射することになる。この結果、伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとの不整合に起因する電気信号の品質低下（電気信号の波形劣化）が生じることになる。つまり、半導体レーザＬＤが内蔵された半導体装置ＳＡ１と、駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２とを伝送線路ＴＬ１で接続する場合、伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとの不整合に起因して、光トランシーバ１００の性能低下を招くことになるのである。
【００２７】
上述した伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとの不整合は、半導体レーザＬＤの差動インピーダンスが、伝送線路ＴＬ１の差動インピーダンスに比べて大幅に低くなることに主要因がある。
【００２８】
以下では、半導体レーザＬＤの差動インピーダンスが、伝送線路ＴＬ１の差動インピーダンスに比べて大幅に低くなる理由について説明する。まず、半導体レーザＬＤは、駆動回路ＤＲＶによる制御によって、直接変調される。このとき、電気信号の周波数が高くなるにつれて、直接変調の周波数も高くなる。そして、電気信号の周波数が高くなっても適切に半導体レーザＬＤの直接変調を実現するためには、半導体レーザＬＤの応答速度を向上する必要がある。半導体レーザＬＤの応答速度を向上するためには、半導体レーザＬＤの時定数（τ＝ＲＣ）を小さくする必要がある。この点に関し、時定数（τ＝ＲＣ）を小さくするために、Ｒ（抵抗値）を小さくすると、半導体レーザＬＤの差動インピーダンスは、小さくなる。一方、時定数（τ＝ＲＣ）を小さくするために、Ｃ（寄生容量）を小さくしても、より高い高周波信号にも対応できるように半導体レーザＬＤの直接変調の周波数（ｆ）を高くする場合には、半導体レーザＬＤの差動インピーダンス（１／ωＣ）は、小さくなる。このように直接変調を行なう半導体レーザＬＤにおいては、差動インピーダンスは小さくなる傾向がある。この結果、直接変調を行なう半導体レーザＬＤでは、伝送線路ＴＬ１に比べて差動インピーダンスが大幅に小さくなるのである。つまり、高周波信号に対応した半導体レーザＬＤの直接変調を実現するために、半導体レーザＬＤの差動インピーダンスを小さくする必要があるため、伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとの不整合が生じることになるのである。
【００２９】
この点に関し、半導体レーザＬＤに対して直接変調方式を採用するのではなく、別途変調器を設けて間接変調方式を採用することが考えられる。なぜなら、半導体レーザＬＤから射出する光を直接変調する必要がなくなることから、半導体レーザＬＤの応答速度を向上するために、インピーダンスを小さくする必要がなくなるからである。すなわち、半導体レーザＬＤに対して間接変調方式を採用する場合には、半導体レーザＬＤの差動インピーダンスを伝送線路ＴＬ１の差動インピーダンスに合わせることができ、これによって、伝送線路ＴＬ１を使用しても、差動インピーダンスの不整合を抑制することができる。
【００３０】
しかし、間接変調方式は、直接変調方式より製造コストが高いため、光トランシーバ１００では、直接変調方式が採用されている。ところが、上述したように、直接変調方式を採用すると、応答速度を向上するために、半導体レーザＬＤの差動インピーダンスを小さくする必要が生じる結果、伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとの不整合が改善の余地として顕在化するのである。
【００３１】
ここで、例えば、半導体レーザＬＤを駆動する駆動回路ＤＲＶと半導体レーザＬＤとを１つの半導体装置ＳＡ１に内蔵することができれば、伝送線路ＴＬ１が不要になるとともに、例えば、駆動回路ＤＲＶにイコライザを付加して、半導体レーザＬＤに入力する電気信号の波形を整えることにより、半導体レーザＬＤに入力する波形劣化を抑制することができる。ただし、上述したように、半導体装置ＳＡ１の内部に駆動回路ＤＲＶを内蔵するには、様々な工夫を施す必要があり、実現するためのハードルが高い。このことから、製造のしやすさを考慮すると、半導体レーザＬＤが内蔵された半導体装置ＳＡ１の外部に駆動回路ＤＲＶを設ける構成を採用することに妥当性がある。
【００３２】
以上のことから、特に、（１）半導体レーザＬＤが内蔵された半導体装置ＳＡ１の外部に駆動回路ＤＲＶを設けることによって、伝送線路ＴＬ１を介して半導体レーザＬＤと駆動回路ＤＲＶとを接続する点、（２）駆動回路ＤＲＶによって半導体レーザＬＤを直接変調する点とに起因して、伝送線路ＴＬ１と半導体レーザＬＤとのインピーダンス不整合が改善の余地として顕在化する。
【００３３】
そこで、本実施の形態１では、上述した改善の余地に対して工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【００３４】
＜実施の形態１における電子装置（光トランシーバ）の構成＞
図４は、本実施の形態１における光トランシーバの模式的な構成を示すブロック図である。図４に示すように、本実施の形態１における光トランシーバ１は、送信部１ａと、受信部１ｂとを備えている。
【００３５】
送信部１ａは、配線ＷＬ１と、この配線ＷＬ１と電気的に接続された抵抗体Ｒと、抵抗体Ｒと電気的に接続された半導体レーザＬＤとを含む半導体装置ＳＡ１と、半導体レーザＬＤを駆動するための駆動回路ＤＲＶを含む半導体装置ＳＡ２とを有している。具体的に、半導体レーザＬＤは、半導体チップ（第２半導体チップ）に形成されており、半導体装置ＳＡ１には、配線ＷＬ１と、抵抗体Ｒと、半導体レーザＬＤが形成された半導体チップとが内蔵されている。一方、駆動回路ＤＲＶは、半導体チップ（第１半導体チップ）に形成されており、半導体装置ＳＡ２には、駆動回路ＤＲＶが形成された半導体チップが内蔵されている。そして、光トランシーバ１の送信部１ａにおいては、半導体装置ＳＡ１と半導体装置ＳＡ２とが伝送線路ＴＬ１で電気的に接続されている。これにより、半導体装置ＳＡ１に含まれる半導体チップに形成されている半導体レーザＬＤは、半導体装置ＳＡ２に含まれる半導体チップに形成されている駆動回路ＤＲＶによって制御される。すなわち、駆動回路ＤＲＶは、電気信号に基づいて、半導体レーザＬＤを直接変調するように構成されており、これによって、半導体レーザＬＤからは、電気信号に基づいて直接変調された光信号が出力されることになる。
【００３６】
以上のことから、本実施の形態１における光トランシーバ１（電子装置）は、半導体レーザＬＤを駆動する駆動回路ＤＲＶが形成された第１半導体チップと、第１半導体チップと電気的に接続された伝送線路ＴＬ１と、伝送線路ＴＬ１と電気的に接続された半導体装置ＳＡ１とを備える。ここで、半導体装置ＳＡ１は、伝送線路ＴＬ１と電気的に接続された配線ＷＬ１と、配線ＷＬ１と接続された抵抗体Ｒと、抵抗体Ｒと電気的に接続された半導体レーザＬＤが形成された第２半導体チップとを有する。このようにして、本実施の形態１における光トランシーバ１の送信部１ａが構成されていることになる。
【００３７】
次に、光トランシーバ１の受信部１ｂは、フォトダイオードＰＤと、このフォトダイオードＰＤと接続される配線ＷＬ２と、配線ＷＬ２と電気的に接続されたアンプＡＭＰとを含む半導体装置ＳＡ３と、この半導体装置ＳＡ３と電気的に接続された伝送線路ＴＬ２と、図４には図示しないが、伝送線路ＴＬ２と電気的に接続された信号処理回路とを有している。このように構成されている受信部１ｂにおいては、光信号がフォトダイオードＰＤに入力されると、フォトダイオードＰＤでは、光信号が光電変換されて、電流信号が生成される。この電流信号は、アンプＡＭＰに入力して、電圧信号に変換される。このようにして、本実施の形態１における光トランシーバ１の受信部１ｂが構成されている。
【００３８】
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図４に示すように、光トランシーバ１の送信部１ａの一部を構成する半導体装置ＳＡ１の内部に半導体レーザＬＤと電気的に接続される抵抗体Ｒが設けられている点にある。これにより、本実施の形態１によれば、抵抗体Ｒの存在によって、伝送線路ＴＬ１の差動インピーダンスと、半導体レーザＬＤの差動インピーダンスとの不整合を抑制することができる。例えば、図３に示すように、半導体装置ＳＡ１の内部に抵抗体Ｒが存在しない場合には、伝送線路ＴＬ１の差動インピーダンス（約５０Ω）と、半導体レーザＬＤの差動インピーダンス（約１５Ω）とは大幅に相違することになって、伝送線路ＴＬ１と半導体レーザＬＤとの間のインピーダンス不整合が生じることになる。この点に関し、例えば、半導体装置ＳＡ１の内部に半導体レーザＬＤと電気的に接続される抵抗体Ｒ（約３５Ω）を設けることにより、伝送線路ＴＬ１と半導体レーザＬＤとの間のインピーダンス不整合が解消される。この結果、伝送線路ＴＬ１を介して半導体装置ＳＡ１の外部に設けられた駆動回路ＤＲＶによって半導体レーザＬＤを直接変調する場合において、半導体レーザＬＤの応答速度の向上を図るために（ＲＣ時定数を小さくするために）、半導体レーザＬＤの差動インピーダンスを小さくしながらも、伝送線路ＴＬ１と半導体レーザＬＤとの間のインピーダンス不整合を解消することができる。すなわち、本実施の形態における特徴点によれば、半導体レーザＬＤの差動インピーダンスを小さくして、半導体レーザＬＤの応答速度の向上を図ることと、伝送線路ＴＬ１と半導体レーザＬＤとのインピーダンス整合を実現することとを両立することができる。これにより、本実施の形態における特徴点によれば、電子装置である光トランシーバ１の性能向上を図ることができる。例えば、本実施の形態１における光トランシーバ１によれば、ナイキスト周波数が１０ＧＨｚを超える高周波信号も取り扱うことができるようになる。
【００３９】
ここで、ナイキスト周波数とは、ある信号を標本化（サンプリング）する際、その標本化周波数（サンプリング周波数）の１／２に相当する周波数のことをいう。このナイキスト周波数よりも高い周波数の信号は、正しく検出することができない。すなわち、検出したい周波数の信号を正しく検出するためには、その倍のサンプリング間隔（サンプリング周波数）が必要となる。例えば、２０Ｈｚのサンプリング間隔（サンプリング周波数）であると、ナイキスト周波数は、１０Ｈｚとなる。
【００４０】
特に、より高い周波数の高周波信号を取り扱うためには、例えば、図４において、半導体レーザＬＤと抵抗体Ｒとの間の距離は、短いことが望ましい。なぜなら、より周波数の高い高周波信号を取り扱うようになる場合、高周波信号（電磁波）の波長に対し、半導体レーザＬＤと抵抗体Ｒ（終端抵抗）との間の配線の長さが充分に短くないと、抵抗体Ｒと半導体レーザＬＤとの間の配線も伝送線路と見なさなければならないからである。すなわち、高周波信号（電磁波）の波長に対し、半導体レーザＬＤと抵抗体Ｒ（終端抵抗）との間の配線の長さが充分に短くないと、この配線内で多重反射が生じてしまい、終端抵抗としての抵抗体Ｒの効果が薄れてしまうからである。したがって、例えば、高周波信号のナイキスト周波数から計算される高周波信号の実効波長を「λｅ」とする場合、半導体レーザＬＤの端部から「λｅ／８」の距離以内（０よりも大きい）に抵抗体Ｒの近端部（半導体レーザに対向する端部）を設けることが望ましい。
【００４１】
なお、半導体装置ＳＡ１の内部に半導体レーザＬＤと抵抗体Ｒとが内蔵されている一方、駆動回路ＤＲＶは、半導体装置ＳＡ１の外部に配置される半導体装置ＳＡ２に内蔵されている。このことから、当然、駆動回路ＤＲＶと半導体レーザＬＤとの間の距離は、半導体レーザＬＤと抵抗体Ｒとの間の距離よりも大きくなる。したがって、駆動回路ＤＲＶが形成されている半導体チップ（第２半導体チップ）と、半導体レーザＬＤが形成されている半導体チップ（第１半導体チップ）との間の距離は、「λｅ／８」よりも大きい。
【００４２】
さらに、抵抗体Ｒの長さは、短いことが望ましい。なぜなら、抵抗体Ｒの長さが長くなると、寄生インダクタンスや寄生キャパシタンスの影響が顕在化してくるため、より周波数の高い高周波信号を取り扱う場合、伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとが整合するように、抵抗体Ｒのインピーダンスを所望の値に調整することが困難になるからである。例えば、高周波信号のナイキスト周波数から計算される高周波信号の実効波長を「λｅ」とする場合、抵抗体Ｒの長さは、「λｅ／１６」以内であることが望ましい。
【００４３】
なお、インピーダンス整合を図る観点から、抵抗体Ｒのインピーダンスの値は、伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとの差に合致するように調整することが望ましいが（反射係数Γ＝０）、抵抗体Ｒを設けると、抵抗体Ｒにおけるジュール熱によって消費電力が高くなる。このことから、インピーダンス整合を図って、高周波信号の波形劣化を抑制しながら、光トランシーバ１における消費電力の上昇を抑制する観点からは、反射係数Γ＝０．２５以内となるように、抵抗体Ｒのインピーダンスの値を調整することが望ましい。
【００４４】
（実施の形態２）
本実施の形態２では、前記実施の形態１における抵抗体Ｒをチップ抵抗（チップ部品）から構成する例について説明する。
【００４５】
＜半導体装置の構成＞
図５は、送信用小型光デバイス（ＴＯＳＡ）である半導体装置ＳＡ１概略構成を示す図である。図５に示すように、半導体装置ＳＡ１は、半導体レーザＬＤが形成された半導体チップＣＨＰ１やモニタ用フォトダイオードＭＤが形成された半導体チップＣＨＰ２が実装されたステムＳＴＭと、このステムＳＴＭと接続されたフレキシブル基板ＦＳと、レンズＬＳが配置されたレンズホルダＬＨとファイバスタブＦＳＢとを内蔵するレセプタクルＲＰから構成されている。このように構成されている半導体装置ＳＡ１は、光ファイバＯＦと接続され、最終的に光通信システムに組み込まれている。
【００４６】
図６は、半導体装置ＳＡ１の一部を構成するステムＳＴＭとフレキシブル基板ＦＳとを模式的に示す斜視図である。図６において、ステムＳＴＭとフレキシブル基板ＦＳとは、半導体装置ＳＡ１内の高周波信号（高速信号）が伝搬する経路に対応した部位である。ステムＳＴＭには、半導体レーザＬＤが形成された半導体チップＣＨＰ１が実装されている一方、フレキシブル基板ＦＳには、ＤＣ／ＲＦ信号線が形成されている。
【００４７】
次に、図７は、ステムＳＴＭの詳細な構成を示す図である。ステムＳＴＭには、例えば、窒化アルミニウム（ＡｌＮ）からなる誘電体基板ＤＳ１が配置されている。この誘電体基板ＤＳ１の表面には、配線ＷＬ１Ａと配線ＷＬ１Ｂとが形成されており、配線ＷＬ１Ａの端部上には、半導体レーザＬＤが形成された半導体チップＣＨＰ１が搭載されている。また、配線ＷＬ１Ａ上には、半導体チップＣＨＰ１と所定距離だけ離間した位置に抵抗体Ｒを構成するチップ抵抗ＳＭＤも搭載されている。さらに、配線ＷＬ１Ａは、ＤＣ／ＲＦ信号注入用ピンＰＮ１と接続されている。一方、配線ＷＬ１Ｂと半導体チップＣＨＰ１とは、ワイヤＷ１で接続されているとともに、配線ＷＬ１Ｂは、ＤＣ／ＲＦ信号注入用ピンＰＮ２と接続されている。また、図７に示すように、ステムＳＴＭには、半導体レーザＬＤからの光出力をフィードバック制御するためのモニタ用フォトダイオードＭＤが形成された半導体チップＣＨＰ２を有し、この半導体チップＣＨＰ２は、誘電体基板ＤＳ２上に搭載されている。そして、図７に示すように、モニタ用フォトダイオードＭＤが形成された半導体チップＣＨＰ２は、モニタ用ピンＰＮ３とワイヤＷ２を介して接続されているとともに、モニタ用ピンＰＮ４とワイヤＷ３を介して接続されている。
【００４８】
誘電体基板ＤＳ１や誘電体基板ＤＳ２は、例えば、窒化アルミニウムから構成されるが、誘電体基板ＤＳ１や誘電体基板ＤＳ２は、ヒートシンクとしての観点と、特性インピーダンスの設計の観点で材料を選択することが可能である。このため、例えば、誘電体基板ＤＳ１や誘電体基板ＤＳ２は、室温での熱伝導率が１００Ｗ／（ｍ・Ｋ）以上の誘電体材料を用いることもできる。また、配線ＷＬ１Ａおよび配線ＷＬ１Ｂは、マイクロストリップラインから構成することができる。例えば、配線ＷＬ１Ａおよび配線ＷＬ１Ｂの特性インピーダンス（シングルエンド）は、２５Ωであり、配線ＷＬ１Ａおよび配線ＷＬ１Ｂの特性インピーダンス（差動インピーダンス）は、５０Ωである。
【００４９】
続いて、図８は、誘電体基板上に搭載された半導体チップとチップ抵抗とを模式的に示す断面図である。図８に示すように、ステムＳＴＭに配置された誘電体基板ＤＳ１上には、配線ＷＬ１Ａと配線ＷＬ１Ｂとが形成されている。配線ＷＬ１Ａ上には、互いに離間するように、半導体レーザＬＤが形成された半導体チップＣＨＰ１と、抵抗体Ｒとして機能するチップ抵抗ＳＭＤとが搭載されている。一方、配線ＷＬ１Ｂと半導体チップＣＨＰ１とは、ワイヤＷ１を介して電気的に接続されている。
【００５０】
ここで、半導体チップＣＨＰ１の端部とチップ抵抗ＳＭＤの一端部（半導体チップＣＨＰ１に対向する端部）との間の距離を「Ｌ１」とする。この距離「Ｌ１」は、例えば、高周波信号のナイキスト周波数から計算される高周波信号の実効波長を「λｅ」とすると、「λｅ／８」以下であることが望ましい。なぜなら、前記実施の形態１でも説明したように、高周波信号（電磁波）の波長に対し、半導体レーザＬＤとチップ抵抗ＳＭＤ（終端抵抗）との間の配線ＷＬ１Ａの長さが充分に短くないと、この配線ＷＬ１Ａ内で多重反射が生じてしまい、終端抵抗としてのチップ抵抗ＳＭＤの効果が薄れてしまうからである。
【００５１】
さらに、図８に示すように、チップ抵抗ＳＭＤの長さを「Ｌ２」とすると、このチップ抵抗ＳＭＤの長さ「Ｌ２」は、「λｅ／１６」以内であることが望ましい。なぜなら、前記実施の形態でも説明したように、チップ抵抗ＳＭＤの長さが長くなると、寄生インダクタンスや寄生キャパシタンスの影響が顕在化してくるため、より周波数の高い高周波信号を取り扱う場合、伝送線路ＴＬ１の差動インピーダンスと半導体レーザＬＤの差動インピーダンスとが整合するように、チップ抵抗ＳＭＤのインピーダンスを所望の値に調整することが困難になるからである。
【００５２】
＜チップ抵抗の搭載方法＞
次に、誘電体基板ＤＳ１の表面に形成された配線ＷＬ１Ａ上にチップ抵抗ＳＭＤを搭載する方法について説明する。
【００５３】
まず、図９に示すように、例えば、表面に導体膜ＣＦ１が形成された誘電体基板ＤＳ１を用意する。次に、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＣＦ１をパターニングして、配線ＷＬ１Ａと配線ＷＬ１Ｂとを形成する。続いて、図１１に示すように、配線ＷＬ１Ａ上に、半導体レーザＬＤが形成された半導体チップＣＨＰ１を搭載するとともに、チップ抵抗ＳＭＤを搭載する。以上のようにして、誘電体基板ＤＳ１の表面に形成された配線ＷＬ１Ａ上に、半導体レーザＬＤが形成された半導体チップＣＨＰ１と、チップ抵抗ＳＭＤとを搭載することができる。
【００５４】
ここで、チップ抵抗ＳＭＤは、例えば、接着材を介して配線ＷＬ１Ａ上に搭載される。ただし、このとき、ステムＳＴＭを含む半導体装置ＳＡ１には、例えば、図５に示すように、レンズを含む光学部品が含まれており、これらの光学部品の特性劣化の要因となる半田用のフラックスは使用することができない。つまり、光学部品の特性劣化を抑制する観点から、チップ抵抗ＳＭＤと配線ＷＬ１Ａとの接続にフラックスを含む半田材を使用することはできないため、チップ抵抗ＳＭＤを配線ＷＬ１Ａ上に実装するためには工夫が必要とされる。この点に関し、例えば、チップ抵抗ＳＭＤのパッド部を金めっき処理するとともに、チップ抵抗ＳＭＤと配線ＷＬ１Ａとの間に金錫（ＡｕＳｎ）シートを挿入して加熱溶融させることにより、フラックスレスでチップ抵抗ＳＭＤを配線ＷＬ１Ａ上に実装することができる。これにより、光学部品の特性劣化を抑制しながら、特性インピーダンス補償用のチップ抵抗ＳＭＤを配線ＷＬ１Ａ上に実装することができる。
【００５５】
＜実施の形態２における効果＞
本実施の形態２における半導体装置ＳＡ１では、例えば、図７に示すように、半導体装置ＳＡ１の内部に半導体レーザＬＤが形成された半導体チップＣＨＰ１と電気的に接続されるチップ抵抗ＳＭＤが設けられている。これにより、本実施の形態２によれば、終端抵抗として機能するインピーダンス補償用（インピーダンス整合用）のチップ抵抗ＳＭＤと存在によって、伝送線路ＴＬ１（図４参照）の差動インピーダンスと、半導体レーザＬＤの差動インピーダンスとの不整合を抑制することができる。
【００５６】
（実施の形態３）
＜さらなる改善の検討＞
前記実施の形態２では、例えば、図８に示すように、配線ＷＬ１Ａ上の半導体チップＣＨＰ１と離間した位置にチップ抵抗ＳＭＤを実装することによって、半導体チップＣＨＰ１に形成されている半導体レーザＬＤの特性インピーダンスを補償している。
【００５７】
ここで、図８において、高周波信号のナイキスト周波数が増加するにつれて、半導体レーザＬＤが形成された半導体チップＣＨＰ１とチップ抵抗ＳＭＤとの間の配線ＷＬ１Ａの長さが無視できなくなってくる。すなわち、高周波信号（電磁波）の波長に対し、半導体レーザＬＤが形成された半導体チップＣＨＰ１とチップ抵抗ＳＭＤ（終端抵抗）との間の配線ＷＬ１Ａの長さが充分に短くないと、この配線ＷＬ１Ａ内で多重反射が生じてしまい、終端抵抗としてのチップ抵抗ＳＭＤの効果が薄れてしまう。つまり、高周波信号のナイキスト周波数が増加すると、半導体レーザＬＤが形成された半導体チップＣＨＰ１と特性インピーダンス整合用のチップ抵抗ＳＭＤ（終端抵抗）を集中定数回路のように取り扱うことができなくなり、分布定数回路のように取り扱う必要性が高まることなる。
【００５８】
この点に関し、単に、半導体レーザＬＤが形成された半導体チップＣＨＰ１とチップ抵抗ＳＭＤとを近づけることによって、この問題点の解決が見込まれるが、前記実施の形態２のように、特性インピーダンス整合用の抵抗体Ｒとしてチップ抵抗ＳＭＤ（チップ部品）を使用している場合、チップ抵抗ＳＭＤの実装精度の問題に直面することになる。
【００５９】
例えば、前記実施の形態２において、半導体チップＣＨＰ１の端部とチップ抵抗ＳＭＤの一端部（半導体チップＣＨＰ１に対向する端部）との間の距離「Ｌ１」（図８参照）は、高周波信号のナイキスト周波数から計算される高周波信号の実効波長を「λｅ」とすると、「λｅ／８」以下であることが望ましいとしている。ところが、高周波信号の周波数が非常に高くなると、実効波長「λｅ」は、非常に小さくなることから、「λｅ／８」も非常に小さな値となる結果、この「λｅ／８」がチップ抵抗ＳＭＤの実装精度よりも小さくなることが起こり得る。この場合、特性インピーダンス整合用の抵抗体Ｒとしてチップ抵抗ＳＭＤ（チップ部品）を使用すると、チップ抵抗ＳＭＤの実装精度の問題から、半導体レーザＬＤが形成された半導体チップＣＨＰ１とチップ抵抗ＳＭＤとの間の配線ＷＬ１Ａの長さが無視できる程度まで、チップ抵抗ＳＭＤを半導体チップＣＨＰ１に近づけることができなくなる。したがって、例えば、高周波信号の周波数が非常に高くなると、特性インピーダンス整合用の抵抗体Ｒとしてチップ抵抗ＳＭＤ（チップ部品）を使用しても、半導体チップＣＨＰ１とチップ抵抗ＳＭＤ（終端抵抗）との間の配線ＷＬ１Ａ内で多重反射が生じてしまい、終端抵抗としてのチップ抵抗ＳＭＤの効果が薄れてしまう。
【００６０】
さらには、チップ抵抗ＳＭＤは、寄生キャパシタンスや寄生インダクタンスを無視できない程度に含むことから、高周波信号の周波数がより高くなる場合においては、所望の特性インピーダンスを得ることが困難となる。それに加えて、寄生キャパシタンスや寄生インダクタンスの影響を回避するために、複数のチップ部品で、特性インピーダンス整合回路を実現しようとすると、実装コストの上昇という問題に直面することにもなる。
【００６１】
このように、特性インピーダンス整合用の抵抗体Ｒとしてチップ抵抗ＳＭＤ（チップ部品）を使用する構成では、例えば、「λｅ／８」がチップ抵抗ＳＭＤの実装精度よりも大きくなるような周波数の高周波信号を取り扱う場合には、信号品質を維持する観点から有用である。ところが、例えば、「λｅ／８」がチップ抵抗ＳＭＤの実装精度よりも小さくなるような周波数の高周波信号を取り扱う場合には、特性インピーダンス整合用の抵抗体Ｒとしてチップ抵抗ＳＭＤ（チップ部品）を使用しても、信号品質の劣化（信号波形の劣化）を効果的に抑制することができなくなる。したがって、例えば、高周波信号のナイキスト周波数が１２．５ＧＨｚを超えるような高周波信号を取り扱う場合には、特性インピーダンス整合用の抵抗体Ｒとして、半導体レーザＬＤが形成された半導体チップＣＨＰ１と近接配置することが可能な構造体から抵抗体Ｒを構成することが望まれる。
【００６２】
そこで、本実施の形態３では、例えば、チップ抵抗ＳＭＤの実装精度よりも小さな距離で、半導体チップＣＨＰ１と近接配置が可能な抵抗体Ｒを構成する工夫を施している。以下では、この工夫を施した本実施の形態３における技術的思想について説明する。
【００６３】
＜実施の形態３における技術的思想の概要＞
本実施の形態３における技術的思想は、例えば、半導体レーザの特性インピーダンスを補償する終端抵抗（抵抗体Ｒ）として、薄膜抵抗を採用することを特徴とする。このような薄膜抵抗は、例えば、フォトリソグラフィ技術を使用して形成することができる。したがって、薄膜抵抗の形成位置は、チップ抵抗の実装精度よりも遥かに高いフォトリソグラフィ技術の精度で実現することができる。このことから、半導体レーザの特性インピーダンスを補償する終端抵抗として、薄膜抵抗を使用することにより、チップ抵抗の実装精度よりも遥かに小さな距離で、半導体レーザが形成された半導体チップとの近接配置が可能な抵抗体を実現することができる。
【００６４】
＜半導体装置の構成＞
図１２は、半導体装置の一部を構成するステムＳＴＭとフレキシブル基板ＦＳとを模式的に示す斜視図である。図１２において、ステムＳＴＭとフレキシブル基板ＦＳとは、半導体装置内の高周波信号（高速信号）が伝搬する経路に対応した部位である。ステムＳＴＭには、半導体レーザＬＤが形成された半導体チップＣＨＰ１が実装されている一方、フレキシブル基板ＦＳには、ＤＣ／ＲＦ信号線が形成されている。
【００６５】
次に、図１３は、ステムＳＴＭの詳細な構成を示す図である。図１３に示す本実施の形態３におけるステムＳＴＭの構成は、図７に示す前記実施の形態２におけるステムＳＴＭの構成とほぼ同様であることから、相違点を中心に説明する。
【００６６】
図７に示す前記実施の形態２におけるステムＳＴＭでは、半導体レーザＬＤの特性インピーダンスを補償する抵抗体Ｒとして、チップ抵抗ＳＭＤが採用されており、配線ＷＬ１Ａ上に搭載された半導体チップＣＨＰ１の傍にチップ抵抗ＳＭＤが実装されている。これに対し、図１３に示す本実施の形態３におけるステムＳＴＭでは、半導体レーザＬＤの特性インピーダンスを補償する抵抗体Ｒとして、薄膜抵抗ＴＲが採用されており、配線ＷＬ１Ａ上に搭載された半導体チップＣＨＰ１の傍に薄膜抵抗ＴＲが形成されている。
【００６７】
次に、薄膜抵抗ＴＲの具体的な構成例について説明する。図１４は、薄膜抵抗ＴＲの具体的な構成例を模式的に示す断面図である。図１４に示すように、ステムＳＴＭに配置された誘電体基板ＤＳ１上には、配線ＷＬ１Ａと配線ＷＬ１Ｂとが形成されている。配線ＷＬ１Ａ上には、半導体レーザＬＤが形成された半導体チップＣＨＰ１が搭載されている。一方、配線ＷＬ１Ｂと半導体チップＣＨＰ１とは、ワイヤＷ１を介して電気的に接続されている。配線ＷＬ１Ａおよび配線ＷＬ１Ｂのそれぞれは、導体膜ＣＦＡと、導体膜ＣＦＡ上に形成された導体膜ＣＦＢとから構成されている。
【００６８】
このとき、配線ＷＬ１Ａは、導体膜ＣＦＡから構成される第１部位と、導体膜ＣＦＡよりも厚い導体膜ＣＦＢを含む第２部位とから構成されており、配線ＷＬ１Ａの第１部位は、薄膜抵抗ＴＲを構成している。すなわち、導体膜ＣＦＡの抵抗率は、導体膜ＣＦＢの抵抗率よりも大きくなっていることから、導体膜ＣＦＡから構成される第１部位は、薄膜抵抗ＴＲとして機能する。一方、配線ＷＬ１Ａの第２部位は、導体膜ＣＦＡと、導体膜ＣＦＡ上に形成された導体膜ＣＦＢとから構成されており、この配線ＷＬ１Ａの第２部位は、高周波信号が伝搬する信号伝搬層（信号配線）として機能する。このように、本実施の形態３における配線ＷＬ１は、薄膜抵抗ＴＲとして機能する第１部位と、信号配線として機能する第２部位とを有し、第１部位は、第２部位を分断するように形成されている。つまり、本実施の形態３における配線ＷＬ１Ａは、信号配線と薄膜抵抗ＴＲとが一体的に形成された構造を有していることになる。本実施の形態３では、この薄膜抵抗ＴＲが、半導体チップＣＨＰ１に形成された半導体レーザＬＤの特性インピーダンスを補償する終端抵抗として機能することになる。
【００６９】
＜実施の形態３における特徴＞
次に、本実施の形態３における特徴点について説明する。本実施の形態３における特徴点は、例えば、図１４に示すように、配線ＷＬ１Ａの一部を構成する抵抗率の高い導体膜ＣＦＡのみから構成される第１部位を設け、この第１部位を、半導体チップＣＨＰ１に形成されている半導体レーザＬＤの特性インピーダンスを補償する終端抵抗としての薄膜抵抗ＴＲとして機能させる点にある。
【００７０】
これにより、本実施の形態３によれば、以下に示す利点を得ることができる。例えば、高周波信号の周波数が高くなることによって短くなる高周波信号（電磁波）の波長に対して、半導体レーザＬＤが形成された半導体チップＣＨＰ１と終端抵抗との間の配線ＷＬ１Ａの長さが充分に短くない場合、終端抵抗と半導体チップＣＨＰ１との間の配線ＷＬ１Ａは、伝送線路と見なさなければならなくなる。このとき、終端抵抗と半導体チップＣＨＰ１とを接続する伝送線路と見なされる配線ＷＬ１Ａ内で多重反射が発生することから、終端抵抗の効果は低下してしまうことになる。この点に関し、本実施の形態３における特徴点によれば、誘電体基板ＤＳ１上に形成される配線ＷＬ１Ａに対して、予め薄膜抵抗ＴＲを形成することにより、半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離を、チップ抵抗の実装精度よりも遥かに小さい距離にまで短縮することが可能となる。この結果、本実施の形態３における特徴点によれば、高周波信号の周波数が高くなることによって短くなる高周波信号（電磁波）の波長に対して、半導体レーザＬＤが形成された半導体チップＣＨＰ１と薄膜抵抗ＴＲ（終端抵抗）との間の配線ＷＬ１Ａの長さを充分に短くすることができる。このため、本実施の形態３における特徴点によれば、半導体チップＣＨＰ１と薄膜抵抗ＴＲ（終端抵抗）との間の多重反射を抑制できる結果、多重反射に起因する信号品質の劣化（信号波形の劣化）を抑制することができる。
【００７１】
さらに、例えば、終端抵抗としてチップ部品であるチップ抵抗を使用する場合、パッド容量や物理寸法に起因する寄生リアクタンスの影響によって、特に高周波帯域での特性インピーダンス整合を取ることが困難となる。これに対し、本実施の形態３では、半導体チップＣＨＰ１を搭載する誘電体基板ＤＳ１上の配線ＷＬ１Ａを形成する工程に工夫を施して、薄膜抵抗ＴＲを配線ＷＬ１Ａの途中に挿入する構成を採用している。そして、このように形成される薄膜抵抗ＴＲの寄生リアクタンスは、チップ抵抗の寄生リアクタンスよりも遥かに小さく、これによって、終端抵抗の寄生リアクタンスを抑制することができる。このことから、本実施の形態３における特徴点によれば、終端抵抗を寄生リアクタンスの小さな薄膜抵抗ＴＲから構成することができる結果、高周波帯域での特性インピーダンス整合を行ない易くなる利点を得ることができる。
【００７２】
なお、図１４に示すように、本実施の形態３において、半導体チップＣＨＰ１の端部と薄膜抵抗ＴＲの一端部（半導体チップＣＨＰ１に対向する端部）との間の距離を「ｗ１」とする。この距離「ｗ１」は、例えば、高周波信号のナイキスト周波数から計算される高周波信号の実効波長を「λｅ」とすると、「λｅ／８」以下であることが望ましい。なぜなら、高周波信号（電磁波）の波長に対し、半導体レーザＬＤと薄膜抵抗ＴＲ（終端抵抗）との間の配線ＷＬ１Ａの長さが充分に短くないと、この配線ＷＬ１Ａ内で多重反射が生じてしまい、終端抵抗としての薄膜抵抗ＴＲの効果が薄れてしまうからである。
【００７３】
さらに、図１４に示すように、薄膜抵抗ＴＲの長さを「ｗ２」とすると、この薄膜抵抗ＴＲの長さ「ｗ２」は、「λｅ／１６」以内であることが望ましい。なぜなら、薄膜抵抗ＴＲの長さが長くなると、寄生リアクタンスの影響が顕在化してくるため、より周波数の高い高周波信号を取り扱う場合、薄膜抵抗ＴＲの特性インピーダンスを所望の値に調整することが困難になるからである。
【００７４】
＜「λｅ／８」の根拠＞
続いて、半導体チップＣＨＰ１の端部と薄膜抵抗ＴＲの一端部との間の距離「ｗ１」は、例えば、高周波信号のナイキスト周波数から計算される高周波信号の実効波長を「λｅ」とすると、「λｅ／８」以下であることが望ましい根拠について説明する。
【００７５】
一般的に、素子や伝送線路により構成される回路の物理的寸法が、回路を伝搬する電磁波（高周波信号）の波長に対して充分に小さい場合には、回路内の素子や伝送線路を集中定数的に取り扱うことが可能となる。したがって、取り扱う信号の周波数に応じて、半導体レーザＬＤの低い特性インピーダンスを補償するために挿入する薄膜抵抗ＴＲの寸法や位置を考慮する必要がある。そこで、まず、半導体レーザＬＤが形成された半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離を変化させた場合に信号品質がどのように変化するかを調査する。
【００７６】
最初に、薄膜抵抗ＴＲの設計指針について説明する。小さなシート抵抗を有する薄膜抵抗ＴＲで数十Ω程度の抵抗値を実現するためには、平面形状を細長くする必要がある。ただし、この場合、不要な電流集中や物理寸法に起因する寄生リアクタンスの発生によって、信号品質が低下してしまうおそれがある。このことから、薄膜抵抗ＴＲの物理寸法が信号品質に与える影響を考慮すると、シート抵抗値としては、１０Ω／□以上の薄膜抵抗材料を使用することが現実的である。そこで、本実施の形態３では、例えば、薄膜抵抗ＴＲの材料を、体積抵抗率が１００μΩ・ｃｍで、厚さが２０ｎｍ（シート抵抗値５０／□）の窒化タンタル（ＴａＮ）から構成している。窒化タンタル（ＴａＮ）やニッケルクロム（ＮｉＣｒ）は、一般的な金属材料に比べて体積抵抗率が一桁以上高いため、成膜する膜厚を制御することにより、容易に１０Ω／□以上のシート抵抗を得ることができることから有用である。薄膜抵抗ＴＲの幅は、伝送線路の幅と一致させて固定する一方、薄膜抵抗ＴＲの抵抗値が２５Ωとなるように薄膜抵抗ＴＲの長さを設計する。
【００７７】
次に、薄膜抵抗の抵抗値の最大値および最小値について説明する。例えば、伝送線路ＴＬ１の差動インピーダンスを「Ｚｄｉｆｆ」とし、半導体レーザＬＤの差動インピーダンスを「ＺＬＤ」とし、薄膜抵抗ＴＲの設計抵抗値を「Ｒｔ」とする場合、反射係数「Γ」は、以下の数式（１）で表される。
【００７８】
Γ＝｛（ＺＬＤ＋Ｒｔ）−Ｚｄｉｆｆ｝／｛（ＺＬＤ＋Ｒｔ）＋Ｚｄｉｆｆ｝・・・数式（１）
したがって、薄膜抵抗ＴＲの抵抗値の最大値（「Ｒｔｍａｘ」）は、インピーダンス整合条件（Γ＝０）のときの「Ｒｔ」の値で規定する。本実施の形態３において、「Ｚｄｉｆｆ」は、５０Ωであり、「ＺＬＤ」は、１０Ωであるため、インピーダンス整合条件時の「Ｒｔ」は、４０Ωとなる。インピーダンス整合条件（（ＺＬＤ＋Ｒｔ）＝Ｚｄｉｆｆ、つまり、Γ＝０）のときの「Ｒｔ」以上に薄膜抵抗ＴＲの抵抗値を設定することもできるが、薄膜抵抗ＴＲの発熱を抑制する観点および薄膜抵抗ＴＲにおける消費電力を低減する観点から、「Ｒｔ」は、できる限り小さくすることが望ましい。そこで、薄膜抵抗Ｒの抵抗値の最小値（「Ｒｔｍｉｎ」）は、終端抵抗としての役割を考慮して、Γとして２５％まで許容したときの「Ｒｔ」で規定する。本実施の形態３では、「Ｒｔ」は、２５Ωであり、「Ｚｄｉｆｆ」は、５０Ωであり、「ＺＬＤ」は、１０Ωであるため、Γ≒１７．６％となり、上述した条件を満たしている。
【００７９】
以上のような設計指針に基づいて、送信用小型光デバイス（ＴＯＳＡ）の３次元モデル（３Ｄモデル）を電磁界解析し、半導体レーザＬＤの線形モデルと回路シミュレータとを使用して半導体レーザＬＤに流れる電流の信号品質を評価した。ここで、ＴＯＳＡへの入力信号として、立ち上がり時間が１５ｐｓｅｃの２５Ｇｂｐｓ−ＮＲＺ信号を設定した。半導体レーザＬＤと薄膜抵抗ＴＲとの間の距離を０．０５ｍｍ〜１．６ｍｍまで変化させたときの３Ｄ電磁界モデルを作成して解析を行なった。「０．０５ｍｍ」は、半導体レーザＬＤが形成された半導体チップＣＨＰ１の実装精度を考慮したときに実現可能な距離に対応する。一方、「１．６ｍｍ」は、今回検討した配線ＷＬ１Ａに挿入できる位置の限界にほぼ対応する。
【００８０】
まず、図１５（ａ）では、薄膜抵抗ＴＲによるインピーダンス整合を行なっていない状態での２５Ｇｂｐｓ−Ｅｙｅ波形が示されている。一方、図１５（ｂ）では、半導体チップＣＨＰ１の端部から０．０５ｍｍの位置に薄膜抵抗ＴＲを挿入した際の２５Ｇｂｐｓ−Ｅｙｅ波形が示されている。図１５（ａ）に示すように、薄膜抵抗ＴＲを挿入していない場合のジッタは、６．９２ｐｓｅｃである。これに対し、図１５（ｂ）に示すように、半導体チップＣＨＰ１の端部から０．０５ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のジッタは、３．０７ｐｓｅｃである。このことから、半導体チップＣＨＰ１の端部から０．０５ｍｍの位置に薄膜抵抗ＴＲを挿入することによって、薄膜抵抗ＴＲを挿入していない場合よりも、ジッタが５５％程度改善していることがわかる。一方、薄膜抵抗ＴＲを挿入していない場合と、半導体チップＣＨＰ１の端部から０．０５ｍｍの位置に薄膜抵抗ＴＲを挿入する場合のいずれにおいても、Ｅｙｅの開口高さは、ともに１２．７ｍＡとなり変化は見られなかった。以上の結果から、半導体チップＣＨＰ１の端部から０．０５ｍｍの位置に挿入された薄膜抵抗ＴＲは、終端抵抗としての機能を充分に果たしている。
【００８１】
続いて、図１５（ｃ）では、半導体チップＣＨＰ１の端部から１．２ｍｍの位置に薄膜抵抗ＴＲを挿入した際の２５Ｇｂｐｓ−Ｅｙｅ波形が示されている。一方、図１５（ｄ）では、半導体チップＣＨＰ１の端部から１．６ｍｍの位置に薄膜抵抗ＴＲを挿入した際の２５Ｇｂｐｓ−Ｅｙｅ波形が示されている。このとき、図１５（ｃ）に示すように、半導体チップＣＨＰ１の端部から１．２ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のジッタは、４．３０ｐｓｅｃである。これに対し、図１５（ｄ）に示すように、半導体チップＣＨＰ１の端部から１．６ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のジッタは、５．１２ｐｓｅｃである。このことから、半導体チップＣＨＰ１の端部から１．２ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のジッタと、半導体チップＣＨＰ１の端部から１．６ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のジッタのいずれもが、薄膜抵抗ＴＲを挿入していない場合のジッタよりも改善しているといえる。ただし、半導体チップＣＨＰ１の端部から０．０５ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のジッタが、３．０７ｐｓｅｃであることを考慮すると、半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離を離すと、ジッタが大きくなることがわかる。また、Ｅｙｅの開口高さに関しても、薄膜抵抗ＴＲが挿入されていないときに１２．７ｍＡであった。これに対し、半導体チップＣＨＰ１の端部から１．２ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のＥｙｅの開口高さは、１０．９ｍＡとなり、さらに、半導体チップＣＨＰ１の端部から１．６ｍｍの位置に薄膜抵抗ＴＲを挿入した場合のＥｙｅの開口高さは、１０．１ｍＡとなっており、Ｅｙｅの開口高さが劣化していることがわかる。この開口高さの劣化は、薄膜抵抗ＴＲの挿入により、ＤＣ（直流）の電流値が減少する影響と反射の影響により生じている。
【００８２】
図１６は、半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離（「ｗ１」）に対して、２５Ｇｂｐｓ−Ｅｙｅ波形から計算したＥｙｅの開口高さとジッタとをまとめたグラフである。図１６に示すように、半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離（「ｗ１」）が大きくなるにしたがって、ジッタが大きくなるとともに、Ｅｙｅの開口高さが小さくなることがわかる。そして、ジッタが大きくなることと、Ｅｙｅの開口高さが小さくなることは、ともに信号品質が劣化することを意味している。このことから、図１６からは、半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離（「ｗ１」）が大きくなると、信号品質が劣化することがわかる。
【００８３】
次に、これらの結果に対して考察を行なうが、その前に必要な物理量の説明を行なう。例えば、マイクロストリップラインの配線幅を「Ｗ」とし、誘電体基板の厚さを「ｄ」としたとき、Ｗ／ｄ＞１．０を満たす場合の実効比誘電率「εｅ」は、解析的に以下に示す数式（２）で表される。
【００８４】
εｅ＝（εｒ＋１）／２＋（εｒ−１）／２×１／√（１＋１２ｄ／Ｗ）・・・数式（２）
ここで、「εｒ」は、板状誘電体基板の比誘電率である。そして、信号のナイキスト周波数を「ｆＮ」とすると、誘電体基板上のマイクロストリップライン型配線を伝搬する電磁者の実効波長「λｅ」は、数式（２）で求められる実効比誘電率「εｅ」を用いて、以下に示す数式（３）で表される。
【００８５】
λｅ＝ｃ／（√εｅ・ｆＮ）・・・数式（３）
ここで、ｃは、光速を示している。
【００８６】
解析を実施したモデルにおける「Ｗ／ｄ」は、約３であり、誘電体基板の構成材料である窒化アルミニウム（ＡｌＮ）の誘電率を８．６として、２５Ｇｂｐｓの信号（ｆＮ＝１２．５ＧＨｚ）の実効波長「λｅ」を数式（２）および数式（３）を用いて計算すると、約９．５ｍｍとなる。今回の解析の中で、半導体チップＣＨＰ１から最も近い０．０５ｍｍという距離は、この実効波長に対して、約１／２０の長さに相当する。したがって、ナイキスト周波数から計算される実効波長「λｅ」の１／２０程度の位置に薄膜抵抗ＴＲを挿入することができれば、薄膜抵抗ＴＲは、終端抵抗としての機能を充分に果たす。言い換えれば、半導体チップＣＨＰ１の実装精度並みに半導体チップＣＨＰ１と薄膜抵抗ＴＲとを近づければ、薄膜抵抗ＴＲは、終端抵抗としての機能を充分に果たす。
【００８７】
ただし、おおよそ「λｅ／８」に対応する１．２ｍｍ程度までは、Ｅｙｅの開口高さの劣化よりもジッタの改善効果の方が大きいため、半導体チップＣＨＰ１と薄膜抵抗ＴＲと０の間の距離としては、「λｅ／８」程度であっても、薄膜抵抗ＴＲは、インピーダンス整合用の終端抵抗として充分な機能を有する。以上のことから、例えば、薄膜抵抗ＴＲをインピーダンス整合用の終端抵抗として充分に機能させる観点から、半導体レーザＬＤが形成された半導体チップＣＨＰ１と端部と薄膜抵抗ＴＲとの間の距離は、０よりも大きく「λｅ／８」以下であることが望ましいことがわかる。
【００８８】
＜薄膜抵抗の形成方法＞
次に、本実施の形態３における薄膜抵抗の形成方法について図面を参照しながら説明する。本実施の形態３における薄膜抵抗ＴＲの形成工程は、以下に示す電子装置の製造工程の中で実施される。具体的に、電子装置の製造方法は、半導体装置ＳＡ１を製造する工程と、伝送線路ＴＬ１が形成された実装基板ＰＣＢを用意する工程と、半導体レーザＬＤを駆動する駆動回路が形成された半導体チップを含む半導体部品（半導体装置ＳＡ２）を用意する工程とを備える。さらに、電子装置の製造方法は、半導体装置ＳＡ１と伝送線路ＴＬ１とを電気的に接続するように、実装基板ＰＣＢ上に半導体装置ＳＡ１を実装する工程と、半導体部品（半導体装置ＳＡ２）と伝送線路ＴＬ１とを電気的に接続するように、実装基板ＰＣＢ上に半導体部品を実装する工程とを備える。ここで、半導体装置ＳＡ１は、配線ＷＬ１Ａが形成された配線基板（誘電体基板ＤＳ１）を含む。このとき、配線ＷＬ１Ａは、第１導体パターンから構成される第１部位と、第１導体パターンよりも厚い第２導体パターンを含む第２部位とから構成される。薄膜抵抗ＴＲを形成する工程は、半導体装置ＳＡ１を製造する工程で実施される。
【００８９】
以下に、具体的に、薄膜抵抗ＴＲを形成する工程について説明する。まず、図１７に示すように、例えば、真空蒸着法やスパッタリング法を使用することにより、誘電体基板ＤＳ１上に導体膜ＣＦＡを形成する。この導体膜ＣＦＡは、例えば、窒化タンタル膜（ＴａＮ膜）やニッケルクロム膜（ＮｉＣｒ膜）から構成することができる。
【００９０】
次に、図１８に示すように、リフトオフ法を使用することにより、導体膜ＣＦＡをパターニングする。続いて、図１９に示すように、パターニングされた導体膜ＣＦＡを覆うように、例えば、真空蒸着法やスパッタリング法を使用することにより、ニッケル膜とプラチナ膜と金膜との積層膜からなる導体膜ＣＦＢを形成する。その後、図２０に示すように、例えば、リフトオフ法を使用することにより、導体膜ＣＦＢをパターニングする。これにより、図２０に示すような断面構造を有する誘電体基板ＤＳ１を製造することができる。ここで、図２０において、導体膜ＣＦＡと導体膜ＣＦＢとの積層膜から配線ＷＬ１Ａおよび配線ＷＬ１Ｂが形成される（第２部位）。一方、導体膜ＣＦＡが露出し、かつ、導体膜ＣＦＡ単体から構成される第１部位が薄膜抵抗ＴＲとして機能する。
【００９１】
以上のようにして、薄膜抵抗ＴＲを含む配線ＷＬ１Ａを誘電体基板ＤＳ１上に形成することができる。その後、図２１に示すように、配線ＷＬ１Ａ上には、半導体レーザＬＤが形成された半導体チップＣＨＰ１が実装される。
【００９２】
上述した薄膜抵抗ＴＲの形成工程では、リフトオフ法と、真空蒸着法あるいはスパッタリング法とを組み合わせ使用する例について説明したが、これに限らず、例えば、先にシード層のパターンを形成した後、電解めっき法を使用する方法でも、薄膜抵抗ＴＲを形成することができる。具体的には、例えば、誘電体基板（配線基板）ＤＳ１上に、例えば、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、クロム膜（Ｃｒ膜）、チタン膜（Ｔｉ膜）、錫膜（Ｓｎ膜）、パラジウム膜（Ｐｄ膜）、銀膜（Ａｇ膜）、銅膜（Ｃｕ膜）などやこれらの金属を２種類以上組み合わせた積層膜からなるシード層（導体膜ＣＦＡ）を形成する。そして、このシード層をパターニングする。続いて、第１部位のシード層を覆うマスクを形成した後、このマスクを形成した状態で、シード層を使用した電解めっき法を実施することにより、第２部位のシード層上に導体膜ＣＦＢを形成する。このようにして、電解めっき法を使用することによっても、薄膜抵抗ＴＲを含む配線ＷＬ１Ａと配線ＷＬ１Ｂとを形成することができる。なお、シード層として、例えば、体積抵抗率が５０μΩ・ｃｍ程度のチタン（Ｔｉ）を使用すると、厚さが２５ｎｍで２０Ω／□のシート抵抗値を有する薄膜抵抗ＴＲを形成することができ、さらに、金膜を形成する電解めっき工程におけるレジスト膜（マスク）の形状を調整することによって、任意の抵抗値を有する薄膜抵抗ＴＲを形成することができる。
【００９３】
＜変形例１＞
前記実施の形態３では、薄膜抵抗ＴＲとなる導体膜ＣＦＡをパターニングした後、パターニングした導体膜ＣＦＡ上に信号伝搬層として機能する導体膜ＣＦＢを成膜してパターニングすることにより、誘電体基板ＤＳ１上に薄膜抵抗ＴＲ含む配線ＷＬ１Ａを形成する例について説明した。ただし、この方法に限らず、例えば、薄膜抵抗ＴＲのパターンを信号伝搬層とは別に設計することで、薄膜抵抗ＴＲ含む配線ＷＬ１Ａが形成された誘電体基板ＤＳ１を製造することもできる。
【００９４】
具体的には、例えば、図２２に示すように、薄膜抵抗ＴＲのパターンを形成した後、図２３に示すように、信号伝搬層としての導体膜ＣＦＢを形成し、その後、図２４に示すように、導体膜ＣＦＢをパターニングする。これにより、導体膜ＣＦＢからなる配線ＷＬ１Ａの第２部分と、薄膜抵抗ＴＲからなる配線ＷＬ１Ａの第１部分とを形成できる。
【００９５】
＜変形例２＞
また、例えば、図２５に示すように、誘電体基板ＤＳ１上に導体膜ＣＦＢを形成した後、図２６に示すように、この導体膜ＣＦＢをパターニングすることにより、導体膜ＣＦＢからなる配線ＷＬ１Ａと配線ＷＬ１Ｂとを形成する。その後、図２７に示すように、配線ＷＬ１Ａおよび配線ＷＬ１Ｂを覆うように、導体膜ＣＦＡを形成し、図２８に示すように、この導体膜ＣＦＡをパターニングする。これにより、導体膜ＣＦＡからなる薄膜抵抗ＴＲを形成することができる。
【００９６】
＜変形例３＞
実施の形態３では、例えば、図１３に示すように、半導体レーザＬＤが形成された半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離を最近接させた際の薄膜抵抗ＴＲの効果を検証するために、半導体チップＣＨＰ１を実装している配線ＷＬ１Ａに薄膜抵抗ＴＲを形成している。ただし、実施の形態３における技術的思想は、これに限らず、例えば、図２９に示すように、ワイヤＷ１を介して半導体チップＣＨＰ１と接続されている配線ＷＬ１Ｂに薄膜抵抗ＴＲを形成することもできる。
【００９７】
高周波信号の信号品質を考慮することは非常に重要なことである。ただし、半導体レーザＬＤが形成された半導体チップＣＨＰ１の温度が高くなるにつれて、半導体レーザＬＤの発光効率や帯域幅が低下することから、長距離伝送という観点から、半導体チップＣＨＰ１付近の熱の管理も重要である。すなわち、高周波信号の信号品質を向上する観点からは、半導体レーザＬＤが形成された半導体チップＣＨＰ１に薄膜抵抗ＴＲをできるだけ近づけることが望ましい。一方、薄膜抵抗ＴＲは、ジュール熱によって熱源となるため、半導体チップＣＨＰ１に近づけることは、半導体チップＣＨＰ１の温度上昇を抑制して、半導体レーザＬＤの発光効率および帯域幅の低下を抑制する観点からは、注意を払う必要がある。そこで、例えば、図２９に示す本変形例３の構成によれば、半導体レーザＬＤが形成された半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の高伝導率の経路は、細いワイヤＷ１だけになるため、図１３の構成と比較して、薄膜抵抗ＴＲで発生した熱が、半導体チップＣＨＰ１に伝導しにくくなる。この結果、図２９に示す本変形例３の構成によれば、図１３に示す実施の形態３の構成よりも、半導体チップＣＨＰ１の温度上昇を抑制しやすくなる効果を得ることができる。
【００９８】
特に、図３０において、本変形例３でも、高周波信号の信号品質を維持する観点から、半導体チップＣＨＰ１と薄膜抵抗ＴＲとの間の距離（「ｗ３」）を「λｅ／８」以下にすることが望ましい。さらには、図３０において、薄膜抵抗ＴＲの長さ（「ｗ４」）は、「λｅ／１６」以内であることが望ましい。
【００９９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１００】
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＤＲＶ  駆動回路
ＬＤ  半導体レーザ
Ｒ  抵抗体
ＳＡ１  半導体装置
ＳＡ２  半導体装置
ＳＡ３  半導体装置
ＴＬ１  伝送線路
ＴＬ２  伝送線路
ＷＬ１  配線
ＷＬ２  配線
【図１】
2019212837.tif 000003
【図２】
2019212837.tif 000004
【図３】
2019212837.tif 000005
【図４】
2019212837.tif 000006
【図５】
2019212837.tif 000007
【図６】
2019212837.tif 000008
【図７】
2019212837.tif 000009
【図８】
2019212837.tif 000010
【図９】
2019212837.tif 000011
【図１０】
2019212837.tif 000012
【図１１】
2019212837.tif 000013
【図１２】
2019212837.tif 000014
【図１３】
2019212837.tif 000015
【図１４】
2019212837.tif 000016
【図１５】
2019212837.tif 000017
【図１６】
2019212837.tif 000018
【図１７】
2019212837.tif 000019
【図１８】
2019212837.tif 000020
【図１９】
2019212837.tif 000021
【図２０】
2019212837.tif 000022
【図２１】
2019212837.tif 000023
【図２２】
2019212837.tif 000024
【図２３】
2019212837.tif 000025
【図２４】
2019212837.tif 000026
【図２５】
2019212837.tif 000027
【図２６】
2019212837.tif 000028
【図２７】
2019212837.tif 000029
【図２８】
2019212837.tif 000030
【図２９】
2019212837.tif 000031
【図３０】
2019212837.tif 000032