(57)【要約】【課題】表示品位の劣化を抑制することが可能な表示装置を提供する。【解決手段】基材と、半導体層を備えたスイッチング素子と、給電線と、前記スイッチング素子と電気的に接続された画素電極と、前記基材と前記画素電極との間に位置し、前記給電線と電気的に接続された容量電極と、前記画素電極と前記容量電極との間に位置する第１層間絶縁膜と、共通電極と、前記画素電極と前記共通電極との間に位置する電気泳動素子と、を備え、前記容量電極のエッジは、全周に亘って前記画素電極と重畳している、表示装置。【選択図】  図２
2019174627.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
半導体層を備えたスイッチング素子と、
給電線と、
前記スイッチング素子と電気的に接続された画素電極と、
前記基材と前記画素電極との間に位置し、前記給電線と電気的に接続された容量電極と、
前記画素電極と前記容量電極との間に位置する第１層間絶縁膜と、
共通電極と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、を備え、
前記容量電極のエッジは、全周に亘って前記画素電極と重畳している、表示装置。
【請求項２】
さらに、第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に沿って延出した信号線と、を備え、
前記給電線は、前記信号線と同一層に位置し、前記第２方向に沿って延出している、請求項１に記載の表示装置。
【請求項３】
さらに、前記半導体層と前記給電線との間に位置する第２層間絶縁膜を備え、
前記半導体層は、第１容量部を備え、
前記給電線は、前記第２層間絶縁膜を介して前記第１容量部と重畳する第２容量部を備えている、請求項２に記載の表示装置。
【請求項４】
さらに、第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に沿って延出した信号線と、を備え、
前記給電線は、前記走査線と同一層に位置し、前記第１方向に沿って延出している、請求項１に記載の表示装置。
【請求項５】
さらに、前記半導体層と前記接続電極との間に位置する第２層間絶縁膜を備え、
前記半導体層は、第１容量部を備え、
前記接続電極は、前記第２層間絶縁膜を介して前記第１容量部と重畳する第２容量部を備えている、請求項４に記載の表示装置。
【請求項６】
さらに、前記給電線と前記半導体層との間に位置する第３層間絶縁膜を備え、
前記給電線は、前記第３層間絶縁膜を介して前記第１容量部と重畳する第３容量部を備えている、請求項５に記載の表示装置。
【請求項７】
基材と、
間隙部を挟んで並んだ第１画素電極及び第２画素電極と、
前記基材と前記第１画素電極との間に位置する第１容量部、前記基材と前記第２画素電極との間に位置する第２容量部、及び、前記第１容量部と前記第２容量部とを接続する接続部を備えた容量電極と、
前記第１画素電極と前記第１容量部との間、及び、前記第２画素電極と前記第２容量部との間に位置する第１層間絶縁膜と、
共通電極と、
前記第１画素電極と前記共通電極との間、及び、前記第２画素電極と前記共通電極との間に位置する電気泳動素子と、を備え、
前記第１容量部は、前記第１画素電極と重畳し、
前記第２容量部は、前記第２画素電極と重畳し、
前記接続部は、前記間隙部と重畳し、
前記接続部の幅は、前記第１容量部及び前記第２容量部のそれぞれの幅より小さい、表示装置。
【請求項８】
基材と、
半導体層を備えたスイッチング素子と、
給電線と、
前記スイッチング素子と電気的に接続された画素電極と、
前記給電線と前記画素電極との間に位置する有機絶縁膜と、
前記有機絶縁膜と前記画素電極との間に位置し、前記有機絶縁膜を貫通する貫通孔において前記給電線に接続された容量電極と、
前記画素電極と前記容量電極との間に位置する第１層間絶縁膜と、を備え、
前記容量電極は、透明電極であり、
前記容量電極のエッジは、全周に亘って前記画素電極と重畳している、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
一例では、素子基板と対向基板との間に、電気泳動素子を挟持した電気泳動表示装置が開示されている。この電気泳動表示装置によれば、表示部のほぼ全面に亘って容量電極が形成され、すべての画素電極が容量電極と重なることが開示されている。このような電気泳動表示装置においては、隣接する画素電極の隙間において、容量電極からの電界が漏れるおそれがある。画素電極間の漏えい電界は、電気泳動素子の誤動作を招き、表示品位の劣化を引き起こすおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２１０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、表示品位の劣化を抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
一実施形態によれば、
基材と、半導体層を備えたスイッチング素子と、給電線と、前記スイッチング素子と電気的に接続された画素電極と、前記基材と前記画素電極との間に位置し、前記給電線と電気的に接続された容量電極と、前記画素電極と前記容量電極との間に位置する第１層間絶縁膜と、共通電極と、前記画素電極と前記共通電極との間に位置する電気泳動素子と、を備え、前記容量電極のエッジは、全周に亘って前記画素電極と重畳している、表示装置が提供される。  
一実施形態によれば、
基材と、間隙部を挟んで並んだ第１画素電極及び第２画素電極と、前記基材と前記第１画素電極との間に位置する第１容量部、前記基材と前記第２画素電極との間に位置する第２容量部、及び、前記第１容量部と前記第２容量部とを接続する接続部を備えた容量電極と、前記第１画素電極と前記第１容量部との間、及び、前記第２画素電極と前記第２容量部との間に位置する第１層間絶縁膜と、共通電極と、前記第１画素電極と前記共通電極との間、及び、前記第２画素電極と前記共通電極との間に位置する電気泳動素子と、を備え、前記第１容量部は、前記第１画素電極と重畳し、前記第２容量部は、前記第２画素電極と重畳し、前記接続部は、前記間隙部と重畳し、前記接続部の幅は、前記第１容量部及び前記第２容量部のそれぞれの幅より小さい、表示装置が提供される。  
一実施形態によれば、
基材と、半導体層を備えたスイッチング素子と、給電線と、前記スイッチング素子と電気的に接続された画素電極と、前記給電線と前記画素電極との間に位置する有機絶縁膜と、前記有機絶縁膜と前記画素電極との間に位置し、前記有機絶縁膜を貫通する貫通孔において前記給電線に接続された容量電極と、前記画素電極と前記容量電極との間に位置する第１層間絶縁膜と、を備え、前記容量電極は、透明電極であり、前記容量電極のエッジは、全周に亘って前記画素電極と重畳している、表示装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。
【図２】図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。
【図３】図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。
【図４】図４は、第１基板ＳＵＢ１の変形例を示す断面図である。
【図５】図５は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。
【図６】図６は、図５に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。
【図７】図７は、図１に示した表示装置ＤＳＰの画素ＰＸの第３構成例を示す平面図である。
【図８】図８は、図７に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。
【図９】図９は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す平面図である。
【図１０】図１０は、図９に示した画素ＰＸを含む表示装置ＤＳＰのＧ−Ｈ線に沿った断面図である。
【図１１】図１１は、図１に示した表示装置ＤＳＰの画素ＰＸの第５構成例を示す平面図である。
【図１２】図１２は、図１１に示した画素ＰＸを含む表示装置ＤＳＰのＩ−Ｊ線に沿った断面図である。
【図１３】図１３は、図１に示した表示装置ＤＳＰの画素ＰＸの第６構成例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００８】
図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、互いに９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端側の位置を上方（あるいは、単に上）と称し、矢印の後端側の位置を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。
【０００９】
表示装置ＤＳＰは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、を備えている。画像を表示する表示部ＤＡは、平面視で第１基板ＳＵＢ１及び第２基板ＳＵＢ２が重畳する領域に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡの周囲の非表示部ＮＤＡは、額縁状に形成されている。ゲートドライバＧＤ１及びＧＤ２、及び、ソースドライバＳＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられている。また、給電パッドＰＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられ、第２基板ＳＵＢ２と重畳している。給電パッドＰＤは、コモン電位の電源ＣＤに接続されている。  
フレキシブル配線基板２は、第１基板ＳＵＢ１に接続されている。ＩＣチップ３は、フレキシブル配線基板２に接続されている。なお、ＩＣチップ３は、第１基板ＳＵＢ１に接続されてもよい。ゲートドライバＧＤ１及びＧＤ２、ソースドライバＳＤ、及び、電源ＣＤは、ＩＣチップ３に内蔵されてもよい。
【００１０】
図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。ここでは、画素ＰＸのうち、図１に示した第１基板ＳＵＢ１が備える主な要素のみを図示している。第１基板ＳＵＢ１は、走査線Ｇ、信号線Ｓ、給電線Ｆ、スイッチング素子ＳＷ、画素電極ＰＥ、及び、容量電極１００を備えている。
【００１１】
走査線Ｇは、第１方向Ｘに沿って延出し、図１に示したゲートドライバＧＤ１及びＧＤ２のいずれかに接続されている。給電線Ｆ及び信号線Ｓは、第１方向Ｘに間隔をおいて並び、互いに交差することはない。信号線Ｓは、第２方向Ｙに沿って延出し、図１に示したソースドライバＳＤに接続されている。給電線Ｆは、第２方向Ｙに沿って延出し、図１に示したコモン電位の電源ＣＤに接続されている。図示した例では、第１方向Ｘに沿った幅について、給電線Ｆの幅は、信号線Ｓの幅より大きい。
【００１２】
スイッチング素子ＳＷは、走査線Ｇと信号線Ｓとの交差部に位置している。スイッチング素子ＳＷは、半導体層ＳＣと、ゲート電極ＧＥと、ドレイン電極ＤＥと、を備えている。図示したスイッチング素子ＳＷは、ダブルゲート構造であるが、シングルゲート構造であってもよい。また、スイッチング素子ＳＷは、半導体層ＳＣの上にゲート電極ＧＥが配置されるトップゲート構造であってもよいし、半導体層ＳＣの下にゲート電極ＧＥが配置されるボトムゲート構造であってもよい。
【００１３】
半導体層ＳＣは、信号線Ｓと重畳する端部ＳＣＡと、ドレイン電極ＤＥと重畳する端部ＳＣＢと、を備えている。端部ＳＣＡは、貫通孔ＣＨ１において信号線Ｓと電気的に接続されている。端部ＳＣＢは、貫通孔ＣＨ２においてドレイン電極ＤＥと電気的に接続されている。半導体層ＳＣは、端部ＳＣＡと端部ＳＣＢとの間において、走査線Ｇと交差している。ゲート電極ＧＥは、走査線Ｇのうち、半導体層ＳＣと重畳する領域に相当する。ドレイン電極ＤＥは、島状に形成され、給電線Ｆと信号線Ｓとの間に位置している。
【００１４】
容量電極１００は、給電線Ｆと重畳し、貫通孔ＣＨ５において給電線Ｆと電気的に接続されている。一方で、容量電極１００は、寄生容量に起因した負荷を軽減するために、走査線Ｇ、信号線Ｓ、及び、スイッチング素子ＳＷのいずれとも重畳していない。図示した例では、容量電極１００は、平板状に形成されており、その内側に開口を含まない。
【００１５】
画素電極ＰＥは、画素ＰＸにおいて、容量電極１００、スイッチング素子ＳＷ、走査線Ｇ、信号線Ｓ、及び、給電線Ｆと重畳している。画素電極ＰＥは、貫通孔ＣＨ３及びＣＨ４においてドレイン電極ＤＥと電気的に接続されている。図示した例では、画素電極ＰＥは、第１方向Ｘに沿った長さと第２方向Ｙに沿った長さとが等しい正方形状に形成されているが、この例に限らない。画素電極ＰＥは、第１方向Ｘまたは第２方向Ｙに延びた長方形状であってもよいし、その他の多角形であってもよい。
【００１６】
平面視で、容量電極１００のエッジ１００Ｅは、一点鎖線で示したように、その全周に亘って、画素電極ＰＥと重畳している。つまり、容量電極１００は、画素電極ＰＥの外側に延出していない。画素電極ＰＥのエッジＰＥＥは、容量電極１００よりも外側に位置している。  
図示したように、４つの画素電極ＰＥ１乃至ＰＥ４は、画素電極ＰＥの周囲に配置されている。容量電極１００は、画素電極ＰＥと画素電極ＰＥ１との間、画素電極ＰＥと画素電極ＰＥ２との間、画素電極ＰＥと画素電極ＰＥ３との間、及び、画素電極ＰＥと画素電極ＰＥ４との間のいずれにも存在しない。
【００１７】
図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。第１基板ＳＵＢ１は、さらに、基材１０と、絶縁膜１１乃至１４と、を備えている。基材１０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成された絶縁基板である。基材１０は、第２基板ＳＵＢ２に対して観察位置の反対側に位置しているため、不透明な基材であってもよいし、透明な基材であってもよい。
【００１８】
走査線Ｇと一体のゲート電極ＧＥは、基材１０の上に位置し、絶縁膜１１によって覆われている。走査線Ｇ及びゲート電極ＧＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、積層構造であってもよい。半導体層ＳＣは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣは、例えば、多結晶シリコン（例えば低温ポリシリコン）によって形成されているが、アモルファスシリコンや酸化物半導体によって形成されてもよい。給電線Ｆ、信号線Ｓ、及び、ドレイン電極ＤＥは、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。給電線Ｆ、信号線Ｓ、及び、ドレイン電極ＤＥは、同一材料によって形成され、例えば、上記の金属材料を用いて形成されている。信号線Ｓは、絶縁膜１２を貫通する貫通孔ＣＨ１において、半導体層ＳＣにコンタクトしている。ドレイン電極ＤＥは、絶縁膜１２を貫通する貫通孔ＣＨ２において、半導体層ＳＣにコンタクトしている。
【００１９】
容量電極１００は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。容量電極１００は、絶縁膜１３を貫通する貫通孔ＣＨ５において、給電線Ｆにコンタクトしている。容量電極１００は、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。  
画素電極ＰＥは、絶縁膜１４の上に位置している。画素電極ＰＥは、絶縁膜１３を貫通する貫通孔ＣＨ３及び絶縁膜１４を貫通する貫通孔ＣＨ４において、ドレイン電極ＤＥにコンタクトしている。画素電極ＰＥは、例えば、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。画素電極ＰＥは、絶縁膜１４を介して容量電極１００と重畳し、画素ＰＸの容量Ｃ１を形成している。
【００２０】
画素電極ＰＥのエッジＰＥＥの直下においては、絶縁膜１４が絶縁膜１３に接している。また、画素電極ＰＥ１と画素電極ＰＥとの間、及び、画素電極ＰＥと画素電極ＰＥ２との間においても、絶縁膜１４が絶縁膜１３に接している。容量電極１００のエッジ１００Ｅの直上には、画素電極ＰＥが位置している。後述するが、エッジＰＥＥは、エッジ１００Ｅの直上に位置していてもよい。
【００２１】
絶縁膜１１、絶縁膜１２、及び、絶縁膜１４は、いずれも、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機材料によって形成された無機絶縁膜に相当する。これらの絶縁膜１１、絶縁膜１２、及び、絶縁膜１４は、それぞれが単層構造であってもよいし、積層構造であってもよい。絶縁膜１３は、アクリル樹脂などの有機材料によって形成された有機絶縁膜に相当する。絶縁膜１３は、上記の無機絶縁膜（絶縁膜１１、絶縁膜１２、及び、絶縁膜１４）のいずれよりも厚く形成されている。  
図３に示した第１構成例において、絶縁膜１４は第１層間絶縁膜に相当し、絶縁膜１３は有機絶縁膜に相当する。
【００２２】
第２基板ＳＵＢ２は、基材２０と、共通電極ＣＥと、電気泳動素子２１と、を備えている。図示した例では、第２基板ＳＵＢ２は、画素ＰＸを区画する遮光層を備えていない。基材２０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成されている。基材２０は、第１基板ＳＵＢ１に対して観察位置側に位置しているため、透明な基材である。共通電極ＣＥは、基材２０と電気泳動素子２１との間に位置している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。共通電極ＣＥは、図１に示した非表示部ＮＤＡにおいて、給電パッドＰＤと電気的に接続されている。つまり、共通電極ＣＥは、容量電極１００と同電位である。電気泳動素子２１は、画素電極ＰＥと共通電極ＣＥとの間に位置している。電気泳動素子２１は、Ｘ−Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
【００２３】
第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図示した例では、粘着層４０は、画素電極ＰＥと電気泳動素子２１との間に位置している。
【００２４】
マイクロカプセル３０は、例えば２０μｍ〜７０μｍ程度の粒径を有している。１つの画素電極ＰＥと共通電極ＣＥとの間には、複数のマイクロカプセル３０が配置されている。例えば、１辺の長さが百〜数百μｍ程度の矩形状、又は多角形状の画素電極ＰＥの上には、１個〜１０個程度のマイクロカプセル３０が配置されている。  
マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻３４は、例えば、アクリル樹脂等の透明な樹脂によって形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２及び白色粒子３３を分散させる液体である。黒色粒子３２及び白色粒子３３は、互いに逆極性の電荷を有している。例えば、黒色粒子３２は正に帯電し、白色粒子３３は負に帯電している。なお、マイクロカプセル３０は、黒色粒子３２及び白色粒子３３の他に、赤、緑、青、イエロー、シアン、マゼンタなどの他の色の電気泳動粒子を備えていてもよい。また、上記の他の色の電気泳動粒子は、黒色粒子３２及び白色粒子３３の少なくとも一方と置換されてもよい。
【００２５】
上記構成の電気泳動素子２１において、画素ＰＸが黒を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、第２基板ＳＵＢ２の上方から画素ＰＸを観察すると、黒色が視認される。  
一方、画素ＰＸが白を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に低電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、画素ＰＸを観察すると白色が視認される。
【００２６】
図４は、第１基板ＳＵＢ１の変形例を示す断面図である。図４に示した変形例は、図３に示した第１構成例と比較して、エッジ１００ＥがエッジＰＥＥと重畳する点で相違している。すなわち、エッジ１００Ｅは、全周に亘って画素電極ＰＥと重畳し、その少なくとも一部がエッジＰＥＥの直下に位置している。その他の構成については、図３に示した第１構成例と同一である。
【００２７】
本実施形態によれば、容量電極１００のエッジ１００Ｅは、全周に亘って画素電極ＰＥと重畳しており、画素電極ＰＥよりも外側に延出していない。このため、容量電極１００から電気泳動素子２１に影響を及ぼす不所望な電界の漏えいを抑制することができる。また、画素電極ＰＥのエッジＰＥＥの近傍を含む上面ＰＥＡのほぼ全域に亘り、電界強度を均一化することができる。これにより、電気泳動素子２１の誤動作を抑制し、表示品位の劣化を抑制することができる。
【００２８】
次に、他の構成例について説明する。なお、各構成例において、第１構成例と同一の構成については同一の参照符号を付して説明を省略する場合がある。
【００２９】
図５は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。図５に示した第２構成例は、図２に示した第１構成例と比較して、半導体層ＳＣが容量部ＳＣＣを備え、給電線Ｆが容量部ＦＣを備えた点で相違している。
【００３０】
すなわち、半導体層ＳＣは、ドレイン電極ＤＥと接続される端部ＳＣＢからさらに画素ＰＸ内に延出し、容量部ＳＣＣを形成している。例えば、容量部ＳＣＣの面積は、端部ＳＣＡから端部ＳＣＢに亘る範囲の面積よりも大きい。  
【００３１】
給電線Ｆは、画素ＰＸ内において信号線Ｓに向かって延出し、容量部ＦＣを形成している。給電線Ｆの本体ＦＭは、ほぼ一定の幅ＷＦＭを有している。容量部ＦＣの幅ＷＦＣは、本体ＦＭの幅ＷＦＭよりも大きい。ここでの幅は、いずれも第１方向Ｘに沿った長さである。幅ＷＦＭは、例えば画素電極ＰＥと画素電極ＰＥ３との間での幅である。幅ＷＦＣは、本体ＦＭから信号線Ｓに向かって突出した部分の幅である。容量部ＦＣは、容量部ＳＣＣと重畳している。図示した例では、容量部ＳＣＣ及び容量部ＦＣは、容量電極１００と重畳している。  
また、第１構成例と同様に、容量電極１００のエッジ１００Ｅは、平面視で、その全周に亘って、画素電極ＰＥと重畳している。
【００３２】
図６は、図５に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。図３に示した第１構成例と同様に、画素電極ＰＥは、絶縁膜１４を介して容量電極１００と重畳し、画素ＰＸの容量Ｃ１を形成している。さらに、容量部ＦＣは、絶縁膜１２を介して容量部ＳＣＣと重畳し、画素ＰＸの容量Ｃ２を形成している。容量部ＳＣＣ及び容量部ＦＣは、画素電極ＰＥ及び容量電極１００の直下に位置している。  
図５及び図６に示した第２構成例において、絶縁膜１４は第１層間絶縁膜に相当し、絶縁膜１３は有機絶縁膜に相当し、絶縁膜１２は第２層間絶縁膜に相当し、容量部ＳＣＣは第１容量部に相当し、容量部ＦＣは第２容量部に相当する。
【００３３】
このような第２構成例によれば、上記の第１構成例と同様の効果が得られる。さらに、各画素ＰＸにおいて、画素電極ＰＥと容量電極１００との間の容量Ｃ１に加えて、容量部ＳＣＣと容量部ＦＣとの間の容量Ｃ２を形成することができる。容量Ｃ１及びＣ２は、多層の導電層によって形成されるため、画素ＰＸのサイズが小さい場合であっても、より大きな容量を形成することができる。
【００３４】
図７は、図１に示した表示装置ＤＳＰの画素ＰＸの第３構成例を示す平面図である。図７に示した第３構成例は、図２に示した第１構成例と比較して、給電線Ｆが第１方向Ｘに沿って延出している点で相違している。給電線Ｆ及び走査線Ｇは、第２方向Ｙに間隔をおいて並んでいる。接続電極ＣＮは、給電線Ｆと重畳し、貫通孔ＣＨ６及びＣＨ７において給電線Ｆと電気的に接続されている。また、容量電極１００は、接続電極ＣＮと重畳し、貫通孔ＣＨ５において接続電極ＣＮと電気的に接続されている。容量電極１００は、平面視で、給電線Ｆとも重畳している。  
また、第１構成例と同様に、容量電極１００のエッジ１００Ｅは、平面視で、その全周に亘って、画素電極ＰＥと重畳している。
【００３５】
図８は、図７に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。給電線Ｆは、走査線Ｇと同様に、基材１０と絶縁膜１１との間に位置している。給電線Ｆは、走査線Ｇと同一材料によって形成されている。接続電極ＣＮは、信号線Ｓ及びドレイン電極ＤＥと同様に、絶縁膜１２と絶縁膜１３との間に位置している。接続電極ＣＮは、信号線Ｓと同一材料によって形成されている。接続電極ＣＮは、絶縁膜１１及び１２を貫通する貫通孔ＣＨ６及びＣＨ７において、給電線Ｆにコンタクトしている。容量電極１００は、絶縁膜１３を貫通する貫通孔ＣＨ５において接続電極ＣＮにコンタクトしている。
【００３６】
このような第３構成例によれば、上記の第１構成例と同様の効果が得られる。  
また、第３構成例では、無機絶縁膜１２と有機絶縁膜１３との間に接続電極ＣＮが配置され、接続電極ＣＮが給電線Ｆ及び容量電極１００の双方に接続されている。このように、給電線Ｆと容量電極１００との間に無機絶縁膜１１及び１２と有機絶縁膜１３とが介在する第３構成例において、給電線Ｆと容量電極１００との接続不良を抑制することができる。
【００３７】
図９は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す平面図である。図９に示した第４構成例は、図８に示した第３構成例と比較して、半導体層ＳＣが容量部ＳＣＣを備え、給電線Ｆが容量部ＦＣを備え、接続電極ＣＮが容量部ＣＮＣを備えた点で相違している。  
すなわち、給電線Ｆは、画素ＰＸ内において走査線Ｇに向かって延出し、容量部ＦＣを形成している。接続電極ＣＮは、画素ＰＸ内において走査線Ｇに向かって延出し、容量部ＣＮＣを形成している。容量部ＦＣは、容量部ＳＣＣと重畳している。容量部ＳＣＣは、容量部ＣＮＣと重畳している。図示した例では、容量部ＦＣ、容量部ＳＣＣ、及び、容量部ＣＮＣは、容量電極１００と重畳している。
【００３８】
図１０は、図９に示した画素ＰＸを含む表示装置ＤＳＰのＧ−Ｈ線に沿った断面図である。図８に示した第３構成例と同様に、画素電極ＰＥは、絶縁膜１４を介して容量電極１００と重畳し、画素ＰＸの容量Ｃ１を形成している。加えて、容量部ＣＮＣは、絶縁膜１２を介して容量部ＳＣＣと重畳し、画素ＰＸの容量Ｃ２を形成している。また、容量部ＳＣＣは、絶縁膜１１を介して容量部ＦＣと重畳し、画素ＰＸの容量Ｃ３を形成している。容量部ＦＣ、容量部ＳＣＣ、及び、容量部ＣＮＣは、画素電極ＰＥ及び容量電極１００の直下に位置している。  
図９及び図１０に示した第４構成例において、絶縁膜１４は第１層間絶縁膜に相当し、絶縁膜１３は有機絶縁膜に相当し、絶縁膜１２は第２層間絶縁膜に相当し、絶縁膜１１は第３層間絶縁膜に相当し、容量部ＳＣＣは第１容量部に相当し、容量部ＣＮＣは第２容量部に相当し、容量部ＦＣは第３容量部に相当する。
【００３９】
このような第４構成例によれば、上記の第３構成例と同様の効果が得られる。さらに、各画素ＰＸにおいて、容量Ｃ１に加えて、容量部ＳＣＣと容量部ＣＮＣとの間の容量Ｃ２、及び、容量部ＳＣＣと容量部ＦＣとの間の容量Ｃ３を形成することができる。容量Ｃ１乃至Ｃ３は、多層の導電層によって形成されるため、画素ＰＸのサイズが小さい場合であっても、より大きな容量を形成することができる。
【００４０】
図１１は、図１に示した表示装置ＤＳＰの画素ＰＸの第５構成例を示す平面図である。画素電極ＰＥ１１乃至ＰＥ１４は、マトリクス状に配置されている。容量電極１００は、画素電極ＰＥ１１乃至ＰＥ１４の各々と重畳する容量部１１１乃至１１４と、接続部１２１乃至１２４と、を備えている。図示した例では、画素電極ＰＥ１１及びＰＥ１２は、間隙部２００を挟んで第１方向Ｘに並んでいる。また、画素電極ＰＥ１３及びＰＥ１４は、間隙部２００を挟んで第１方向Ｘに並んでいる。接続部１２１は、間隙部２００と重畳し、容量部１１１及び１１２を接続している。また、接続部１２２は、間隙部２００と重畳し、容量部１１３及び１１４を接続している。同様に、接続部１２３は第２方向Ｙに並んだ容量部１１１及び１１３を接続し、接続部１２４は第２方向Ｙに並んだ容量部１１２及び１１４を接続している。
【００４１】
画素電極ＰＥ１１乃至ＰＥ１４は、同一形状、及び、同一面積を有している。例えば、画素電極ＰＥ１１及びＰＥ１２は、それぞれ幅Ｗ１１及びＷ１２を有している。接続部１２１は、幅Ｗ１３を有している。幅Ｗ１１乃至Ｗ１３は、いずれも第２方向Ｙに沿った長さである。幅Ｗ１１は、幅Ｗ１２と同等である。幅Ｗ１３は、幅Ｗ１１及びＷ１２のいずれよりも小さい。
【００４２】
図示した例では、接続部１２１乃至１２４は、走査線及び信号線のいずれとも重畳しない。例えば、走査線Ｇ１は、画素電極ＰＥ１１及びＰＥ１２と、容量部１１１及び１１２と重畳するが、接続部１２１とは重畳しない。同様に、走査線Ｇ２は、接続部１２２とは重畳しない。信号線Ｓ１は、画素電極ＰＥ１１及びＰＥ１３と、容量部１１１及び１１３と重畳するが、接続部１２３とは重畳しない。同様に、信号線Ｓ２は、接続部１２４とは重畳しない。
【００４３】
図１２は、図１１に示した画素ＰＸを含む表示装置ＤＳＰのＩ−Ｊ線に沿った断面図である。容量電極１００は、絶縁膜１３と絶縁膜１４との間に位置している。画素電極ＰＥ１１は、絶縁膜１４を介して容量部１１１と重畳し、容量Ｃ１１を形成している。画素電極ＰＥ１２は、絶縁膜１４を介して容量部１１２と重畳し、容量Ｃ１２を形成している。接続部１２１は、容量部１１１及び１１２と一体的に形成されている。  
図１１及び図１２に示した第５構成例において、画素電極ＰＥ１１は第１画素電極に相当し、画素電極ＰＥ１２は第２画素電極に相当し、容量部１１１は第１容量部に相当し、容量部１１２は第２容量部に相当し、絶縁膜１４は第１層間絶縁膜に相当する。
【００４４】
このような第５構成例によれば、容量電極１００のうち、画素電極ＰＥ１１乃至ＰＥ１４よりも外側に位置する部分は、接続部１２１乃至１２４であるが、接続部１２１乃至１２４の各々は、いずれも容量部１１１乃至１１４よりも小さい幅を有している。このため、接続部１２１乃至１２４が容量部１１１乃至１１４と同様の幅を有する場合と比較して、接続部１２１乃至１２４の各々における不所望な電界の漏えいを低減することができる。
【００４５】
図１３は、図１に示した表示装置ＤＳＰの画素ＰＸの第６構成例を示す断面図である。図１３に示した第６構成例は、図３に示した第１構成例と比較して、スイッチング素子ＳＷがトップゲート構造である点で相違している。すなわち、半導体層ＳＣは、基材１０と絶縁膜１１との間に位置している。なお、基材１０と半導体層ＳＣとの間に、他の絶縁膜が介在していてもよい。走査線Ｇと一体のゲート電極ＧＥは、絶縁膜１１と絶縁膜１２との間に位置している。信号線Ｓは、絶縁膜１１及び１２を貫通する貫通孔ＣＨ１において半導体層ＳＣにコンタクトしている。ドレイン電極ＤＥは、絶縁膜１１及び１２を貫通する貫通孔ＣＨ２において半導体層ＳＣにコンタクトしている。その他の構成については、第１構成例と同一である。  
このような第６構成例においても、上記の第１構成例と同様の効果が得られる。
【００４６】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な表示装置を提供することができる。
【００４７】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４８】
本明細書にて開示した構成から得られる表示装置の一例を以下に付記する。  
（１）
基材と、
半導体層を備えたスイッチング素子と、
給電線と、
前記スイッチング素子と電気的に接続された画素電極と、
前記基材と前記画素電極との間に位置し、前記給電線と電気的に接続された容量電極と、
前記画素電極と前記容量電極との間に位置する第１層間絶縁膜と、
共通電極と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、を備え、
前記容量電極のエッジは、全周に亘って前記画素電極と重畳している、表示装置。
（２）
前記容量電極は、透明電極である、（１）に記載の表示装置。
（３）
さらに、前記給電線と前記容量電極との間に位置する有機絶縁膜を備え、
前記画素電極のエッジの直下において、前記第１層間絶縁膜が前記有機絶縁膜と接している、（１）に記載の表示装置。
（４）
さらに、第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に沿って延出した信号線と、を備え、
前記給電線は、前記信号線と同一層に位置し、前記第２方向に沿って延出している、（１）に記載の表示装置。
（５）
さらに、前記半導体層と前記給電線との間に位置する第２層間絶縁膜を備え、
前記半導体層は、第１容量部を備え、
前記給電線は、前記第２層間絶縁膜を介して前記第１容量部と重畳する第２容量部を備えている、（４）に記載の表示装置。
（６）
前記第２容量部は、前記信号線に向かって延出している、（５）に記載の表示装置。
（７）
前記第１容量部及び前記第２容量部は、前記容量電極と重畳している、（６）に記載の表示装置。
（８）
さらに、第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に沿って延出した信号線と、を備え、
前記給電線は、前記走査線と同一層に位置し、前記第１方向に沿って延出している、（１）に記載の表示装置。
（９）
さらに、前記給電線と前記容量電極との間に位置し、前記給電線及び前記容量電極の双方に接続された接続電極を備えている、（８）に記載の表示装置。
（１０）
前記接続電極は、前記信号線と同一層に位置している、（９）に記載の表示装置。
（１１）
さらに、前記半導体層と前記接続電極との間に位置する第２層間絶縁膜を備え、
前記半導体層は、第１容量部を備え、
前記接続電極は、前記第２層間絶縁膜を介して前記第１容量部と重畳する第２容量部を備えている、（１０）に記載の表示装置。
（１２）
さらに、前記給電線と前記半導体層との間に位置する第３層間絶縁膜を備え、
前記給電線は、前記第３層間絶縁膜を介して前記第１容量部と重畳する第３容量部を備えている、（１１）に記載の表示装置。
（１３）
前記第３容量部は、前記走査線に向かって延出している、（１２）に記載の表示装置。
（１４）
前記第１容量部、前記第２容量部、及び、前記第３容量部は、前記容量電極と重畳している、（１３）に記載の表示装置。
（１５）
基材と、
間隙部を挟んで並んだ第１画素電極及び第２画素電極と、
前記基材と前記第１画素電極との間に位置する第１容量部、前記基材と前記第２画素電極との間に位置する第２容量部、及び、前記第１容量部と前記第２容量部とを接続する接続部を備えた容量電極と、
前記第１画素電極と前記第１容量部との間、及び、前記第２画素電極と前記第２容量部との間に位置する第１層間絶縁膜と、
共通電極と、
前記第１画素電極と前記共通電極との間、及び、前記第２画素電極と前記共通電極との間に位置する電気泳動素子と、を備え、
前記第１容量部は、前記第１画素電極と重畳し、
前記第２容量部は、前記第２画素電極と重畳し、
前記接続部は、前記間隙部と重畳し、
前記接続部の幅は、前記第１容量部及び前記第２容量部のそれぞれの幅より小さい、表示装置。
（１６）
さらに、第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に沿って延出した信号線と、を備え、
前記接続部は、前記走査線及び前記信号線のいずれとも重畳しない、（１７）に記載の表示装置。
（１７）
基材と、
半導体層を備えたスイッチング素子と、
給電線と、
前記スイッチング素子と電気的に接続された画素電極と、
前記給電線と前記画素電極との間に位置する有機絶縁膜と、
前記有機絶縁膜と前記画素電極との間に位置し、前記有機絶縁膜を貫通する貫通孔において前記給電線に接続された容量電極と、
前記画素電極と前記容量電極との間に位置する第１層間絶縁膜と、を備え、
前記容量電極は、透明電極であり、
前記容量電極のエッジは、全周に亘って前記画素電極と重畳している、表示装置。
（１８）
前記画素電極のエッジの直下において、前記第１層間絶縁膜が前記有機絶縁膜と接している、（１７）に記載の表示装置。
（１９）
さらに、第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に沿って延出した信号線と、を備え、
前記給電線は、前記信号線と同一層に位置し、前記第２方向に沿って延出している、（１７）に記載の表示装置。
（２０）
さらに、前記半導体層と前記給電線との間に位置する第２層間絶縁膜を備え、
前記半導体層は、第１容量部を備え、
前記給電線は、前記第２層間絶縁膜を介して前記第１容量部と重畳する第２容量部を備えている、（１９）に記載の表示装置。
（２１）
さらに、第１方向に沿って延出した走査線と、前記第１方向に交差する第２方向に沿って延出した信号線と、を備え、
前記給電線は、前記走査線と同一層に位置し、前記第１方向に沿って延出している、（１７）に記載の表示装置。
（２２）
さらに、前記半導体層と前記接続電極との間に位置する第２層間絶縁膜と、
前記給電線と前記半導体層との間に位置する第３層間絶縁膜と、を備え、
前記半導体層は、第１容量部を備え、
前記接続電極は、前記第２層間絶縁膜を介して前記第１容量部と重畳する第２容量部を備え、
前記給電線は、前記第３層間絶縁膜を介して前記第１容量部と重畳する第３容量部を備えている、（２１）に記載の表示装置。
【符号の説明】
【００４９】
ＤＳＰ…表示装置
１０…基材  ＳＷ…スイッチング素子  Ｇ…走査線  Ｓ…信号線
Ｆ…給電線  ＦＣ…容量部
ＳＣ…半導体層  ＳＣＣ…容量部
ＣＮ…接続電極  ＣＮＣ…容量部
ＰＥ…画素電極  １００…容量電極  ＣＥ…共通電極  ２１…電気泳動素子
【図１】
2019174627.tif 000003
【図２】
2019174627.tif 000004
【図３】
2019174627.tif 000005
【図４】
2019174627.tif 000006
【図５】
2019174627.tif 000007
【図６】
2019174627.tif 000008
【図７】
2019174627.tif 000009
【図８】
2019174627.tif 000010
【図９】
2019174627.tif 000011
【図１０】
2019174627.tif 000012
【図１１】
2019174627.tif 000013
【図１２】
2019174627.tif 000014
【図１３】
2019174627.tif 000015