(57)【要約】      （修正有）【課題】ホールドオーバー状態となってリファレンスクロック信号が入力されなくなっても、ＰＬＬ回路が動作し、発振器を自走させる。【解決手段】回路装置１００は、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号Ｆｏｕｔを生成する発振信号生成回路１４０と、処理回路５０と、を含む。処理回路５０は、発振信号Ｆｏｕｔに基づいてカウント処理を行うカウンター５１と、カウンター５１のカウント値ＤＴＡを基準信号Ｆｒｅｆに基づいて保持するラッチ回路５２と、を含む。処理回路５０は、ラッチ回路５２の出力データＬＡＱに基づく位相比較結果に対してループフィルター処理を行って周波数制御データＤＦＣＱを出力し、ホールドオーバーが検出されたとき、位相比較結果に基づく情報を保持し、ホールドオーバー期間において、保持された情報に基づいて周波数制御データＤＦＣＱを出力する。【選択図】図１
2019201300.tif 000002
【特許請求の範囲】
【請求項１】
周波数制御データと振動子を用いて、前記周波数制御データにより設定される発振周波数の発振信号を生成する発振信号生成回路と、
前記発振信号及び基準信号が入力され、前記周波数制御データを前記発振信号生成回路に出力する処理回路と、
を含み、
前記処理回路は、
前記発振信号に基づいて、周波数制御ワードにより周期が設定されるカウント処理を行うカウンターと、
前記カウンターのカウント値を前記基準信号に基づいて保持するラッチ回路と、
を含み、
前記処理回路は、
前記ラッチ回路の出力データに基づく位相比較結果に対してループフィルター処理を行って前記周波数制御データを出力し、
前記基準信号の消失又は異常によるホールドオーバーが検出されたとき、前記位相比較結果に基づく情報を保持し、
ホールドオーバー期間において、保持された前記情報に基づいて前記周波数制御データを出力することを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記ホールドオーバー期間において、前記カウンターは前記カウント処理を行い、
前記ホールドオーバーからの復帰時に、前記ラッチ回路は、前記基準信号が正常と判断されたときの前記基準信号のエッジで前記カウンターのカウント値をラッチし、前記処理回路は、前記ラッチ回路の出力データに基づく前記位相比較結果に対して前記ループフィルター処理を行って前記周波数制御データを出力することを特徴とする回路装置。
【請求項３】
請求項１又は２に記載の回路装置において、
前記ラッチ回路は、
保持した前記カウント値に基づいて、前記周波数制御ワードにより設定される−Ｎ（Ｎは２以上の整数）から、前記周波数制御ワードにより設定されるＭ（Ｍは２以上の整数）までの値のいずれかの値のデータを前記ラッチ回路の出力データとして出力することを特徴とする回路装置。
【請求項４】
請求項３に記載の回路装置において、
前記カウンターは、
初期値から前記Ｍまでカウント処理を行った後、前記−Ｎから前記初期値までカウント処理を行い、
前記ラッチ回路は、
保持した前記カウント値を前記ラッチ回路の出力データとして出力することを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の回路装置において、
前記処理回路は、
回路装置の起動後に前記基準信号が正常と判定されたとき、前記基準信号のエッジタイミングで前記カウンターに初期値を設定し、前記カウンターの前記カウント処理を開始することを特徴とする回路装置。
【請求項６】
請求項５に記載の回路装置において、
前記処理回路は、
前記基準信号の１周期における前記発振信号のクロック数をカウントする第２のカウンターを含み、
前記第２のカウンターのカウント値に基づいて、前記基準信号が正常か否かを判定することを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の回路装置と、
前記振動子と、
を含むことを特徴とする発振器。
【請求項８】
請求項１乃至６のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項９】
請求項１乃至６のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、発振器、電子機器及び移動体等に関する。
【背景技術】
【０００２】
ＰＬＬ回路の方式として、例えばループフィルター処理や温度補償処理等をデジタル処理により行うデジタルＰＬＬ回路が知られている。デジタルＰＬＬ回路の従来技術は例えば特許文献１に開示されている。
【０００３】
特許文献１では、ＰＬＬ回路がＤＣＯ（Digital Controlled Oscillator）とＦＣＷカウンターとＤＣＯＣＫカウンターと時間デジタル変換回路と第１ラッチ回路と第２ラッチ回路と加算器とを含む。そして、ＦＣＷカウンターは、リファレンスクロック信号が入力される毎にＦＣＷを積算し、ＤＣＯＣＫカウンターは、ＤＣＯが出力するクロック信号をカウントし、時間デジタル変換回路は、リファレンスクロックと、ＤＣＯが出力するクロック信号との間の時間差を測定する。第１ラッチ回路は、リファレンスクロック信号のエッジでＤＣＯＣＫカウンターのカウント値を保持し、第２ラッチ回路は、リファレンスクロック信号のエッジで、時間デジタル変換回路が出力する時間差のデジタル値をラッチする。加算器は、ＦＣＷカウンターの出力データから、第１ラッチ回路の出力データを減算し、その減算値に、第２ラッチ回路の出力データを加算する。ループフィルターは、加算器の出力データに対してループフィルター処理を行って周波数制御データを生成し、ＤＣＯは、周波数制御データに基づいて発振動作を行ってクロック信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１３／０７６７９７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
基準信号に同期したクロック信号を生成する発振器において、基準信号が得られないホールドオーバー状態となった場合であってもクロック信号を生成し続けたい場合がある。しかし、特許文献１にはホールドオーバー状態における動作について開示されていない。具体的には、特許文献１の構成では、リファレンスクロック信号のエッジ毎に第１ラッチ回路がＤＣＯＣＫカウンターの出力データをラッチし、そのラッチしたデータとＦＣＷの積算値とを比較する構成となっている。このため、ホールドオーバー状態となってリファレンスクロック信号が入力されなくなるとＰＬＬ回路が動作しなくなり、発振器を自走させることができない。
【課題を解決するための手段】
【０００６】
本発明の一態様は、周波数制御データと振動子を用いて、前記周波数制御データにより設定される発振周波数の発振信号を生成する発振信号生成回路と、前記発振信号及び基準信号が入力され、前記周波数制御データを前記発振信号生成回路に出力する処理回路と、を含み、前記処理回路は、前記発振信号に基づいて、カウント周期が周波数制御ワードで設定されるカウント処理を行うカウンターと、前記カウンターのカウント値を前記基準信号に基づいて保持するラッチ回路と、を含み、前記ラッチ回路の出力データに基づく位相比較結果に対してループフィルター処理を行って前記周波数制御データを出力し、前記基準信号の消失又は異常によるホールドオーバーが検出されたとき、前記位相比較結果に基づく情報を保持し、ホールドオーバー期間において、保持された前記情報に基づいて前記周波数制御データを出力する回路装置に関係する。
【０００７】
また本発明の一態様では、前記ホールドオーバー期間において、前記カウンターは前記カウント処理を行い、前記ホールドオーバーからの復帰時に、前記ラッチ回路は、前記基準信号が正常と判断されたときの前記基準信号のエッジで前記カウンターのカウント値をラッチし、前記処理回路は、前記ラッチ回路の出力データに基づく前記位相比較結果に対して前記ループフィルター処理を行って前記周波数制御データを出力してもよい。
【０００８】
また本発明の一態様では、前記ラッチ回路は、保持した前記カウント値に基づいて、周波数制御ワードにより設定される−Ｎ（Ｎは２以上の整数）から、前記周波数制御ワードにより設定されるＭ（Ｍは２以上の整数）までの値のいずれかの値のデータを前記ラッチ回路の出力データとして出力してもよい。
【０００９】
また本発明の一態様では、前記カウンターは、初期値から前記Ｍまでカウント処理を行った後、前記−Ｎから前記初期値までカウント処理を行い、前記ラッチ回路は、保持した前記カウント値を前記ラッチ回路の出力データとして出力してもよい。
【００１０】
また本発明の一態様では、前記処理回路は、回路装置の起動後に前記基準信号が正常と判定されたとき、前記基準信号のエッジタイミングで前記カウンターに初期値を設定し、前記カウンターの前記カウント処理を開始してもよい。
【００１１】
また本発明の一態様では、前記処理回路は、前記基準信号の１周期における前記発振信号のクロック数をカウントする第２のカウンターを含み、前記第２のカウンターのカウント値に基づいて、前記基準信号が正常か否かを判定してもよい。
【００１２】
また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記振動子と、を含む発振器に関係する。
【００１３】
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【００１４】
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００１５】
【図１】回路装置の第１構成例。
【図２】回路装置の動作を説明する波形図。
【図３】回路装置の動作を説明する波形図。
【図４】ホールドオーバー処理部の詳細な構成例。
【図５】ＰＬＬ回路の動作を説明する状態遷移図。
【図６】自走状態から引き込み状態への遷移、及び引き込み状態における処理のフローを示すフローチャート。
【図７】回路装置の第２構成例。
【図８】発振器の構成例、及び回路装置の第４構成例。
【図９】電子機器の構成例。
【図１０】移動体の例。
【発明を実施するための形態】
【００１６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００１７】
１．回路装置
図１は、回路装置１００の第１構成例である。回路装置１００は、時間デジタル変換回路４０と処理回路５０と発振信号生成回路１４０とを含む。回路装置１００は例えば集積回路装置である。なお、回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば図７に示すように時間デジタル変換回路を省略してもよい。
【００１８】
処理回路５０は、発振信号Ｆｏｕｔ及び基準信号Ｆｒｅｆが入力され、周波数制御データＤＦＣＱを発振信号生成回路１４０に出力する。具体的には、処理回路５０は、発振信号Ｆｏｕｔと基準信号Ｆｒｅｆの位相差に基づいて、その位相差をゼロに収束させるように周波数制御データＤＦＣＱを生成する。また処理回路５０は、基準信号Ｆｒｅｆの消失又は異常によるホールドオーバーが検出されたとき、ホールドオーバー処理を行う。具体的には、ホールドオーバー期間において、発振信号生成回路１４０を自走させるための周波数制御データＤＦＣＱを生成する。
【００１９】
基準信号Ｆｒｅｆは、発振信号Ｆｏｕｔの位相をロックさせる基準となる信号であり、例えばパルス信号或いはクロック信号である。基準信号Ｆｒｅｆは回路装置１００の外部から供給されてもよいし、回路装置１００の内部で生成されてもよい。例えば基準信号ＦｒｅｆはＧＰＳ受信器から入力された時刻パルス信号である。周波数制御データＤＦＣＱは、発振信号Ｆｏｕｔの発振周波数を制御するデータである。
【００２０】
処理回路５０は、カウンター５１とラッチ回路５２とループフィルター５３と加算器５４とホールドオーバー処理部５５とセレクター５６とを含む。処理回路５０はロジック回路である。例えば処理回路５０はＤＳＰ（Digital Signal Processor）であり、ＤＳＰはカウンター５１、ラッチ回路５２、ループフィルター５３、加算器５４、ホールドオーバー処理部５５、セレクター５６の処理を時分割に実行する。或いは、カウンター５１、ラッチ回路５２、ループフィルター５３、加算器５４、ホールドオーバー処理部５５、セレクター５６の各々が個別の回路として構成されてもよい。
【００２１】
発振信号生成回路１４０は、周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号Ｆｏｕｔを生成する。例えば、発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数で振動子ＸＴＡＬを発振させることで、発振信号Ｆｏｕｔを生成する。発振信号生成回路１４０の詳細は後述する。
【００２２】
振動子ＸＴＡＬは例えば圧電振動子である。圧電振動子は例えば水晶振動子である。水晶振動子としては、例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動子である。例えば振動子は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子である。或いは振動子は、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子などであってもよい。また振動子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。
【００２３】
以下、回路装置１００の動作を説明する。まずホールドオーバー処理部５５の動作を説明した後に、非ホールドオーバー状態、ホールドオーバー状態における回路装置１００の動作を説明する。
【００２４】
ホールドオーバー処理部５５は、ホールドオーバーを検出し、その検出結果をホールドオーバー検出信号ＳＨＤとして出力する。具体的には、ホールドオーバー処理部５５は、内部でホールドオーバーを検出した結果と、回路装置１００の外部から供給される外部判定信号ＥＲＤＳとに基づいてホールドオーバー検出信号ＳＨＤを出力する。外部判定信号ＥＲＤＳは例えばＧＰＳ受信器から供給される信号である。この場合、時刻パルスを供給可能になったことを示す信号である。なお、ホールドオーバー処理部５５は、外部判定信号ＥＲＤＳを用いずに、内部でホールドオーバーを検出した結果に基づいてホールドオーバー検出信号ＳＨＤを出力してもよいし、或いは、内部でホールドオーバーを検出せずに、外部判定信号ＥＲＤＳに基づいてホールドオーバー検出信号ＳＨＤを出力してもよい。
【００２５】
ここで、ホールドオーバーとは、基準信号Ｆｒｅｆが消失した又は異常となった状態である。例えば基準信号Ｆｒｅｆの信号レベルが変化しない状態や、或いは基準信号Ｆｒｅｆの周期が一定でない又は異常な状態である。
【００２６】
次に、非ホールドオーバー状態における回路装置１００の動作を説明する。
【００２７】
カウンター５１は、発振信号Ｆｏｕｔに基づいてカウント処理を行う。即ち、カウンター５１には発振信号Ｆｏｕｔが入力され、カウンター５１は発振信号Ｆｏｕｔのクロック数をカウントして、カウント値ＤＴＡと分周クロック信号Ｆｄｉｖを出力する。カウント処理の１周期は周波数制御ワードにより設定され、その１周期毎に分周クロック信号Ｆｄｉｖのパルスが出力される。周波数制御ワードは、例えば不図示のメモリー又はレジスターからカウンター５１に入力される。
【００２８】
ラッチ回路５２は、カウンター５１のカウント値ＤＴＡを基準信号Ｆｒｅｆに基づいて保持する。即ち、ラッチ回路５２は、基準信号Ｆｒｅｆのエッジでカウント値ＤＴＡをラッチし、そのラッチしたカウント値ＤＴＡを保持し、その保持しているカウント値ＤＴＡを出力データＬＡＱとして出力する。エッジとは、信号レベルの遷移タイミングのことであり、立ち上がりエッジ又は立ち下がりエッジである。
【００２９】
加算器５４は、ラッチ回路５２の出力データＬＡＱと時間デジタル変換回路４０の出力データＴＣＱとを加算し、その加算結果を位相差データＡＤＱとして出力する。位相差データＡＤＱは、基準信号Ｆｒｅｆのエッジと分周クロック信号Ｆｄｉｖのエッジとの間の位相差を表すデータであり、基準信号Ｆｒｅｆと分周クロック信号Ｆｄｉｖの位相比較結果である。発振信号Ｆｏｕｔの１周期を整数「１」として位相差を表した場合、ラッチ回路５２の出力データＬＡＱは位相差の整数部に対応し、時間デジタル変換回路４０の出力データＴＣＱは位相差の小数部に対応する。
【００３０】
セレクター５６は、ホールドオーバー検出信号ＳＨＤに基づいて位相差データＡＤＱ又は位相差データＬＴＤを選択し、選択したデータを出力データＳＬＱとして出力する。非ホールドオーバー期間においては、セレクター５６は、位相差データＡＤＱを選択する。
【００３１】
ループフィルター５３は、セレクター５６の出力データＳＬＱに基づく位相比較結果に対してループフィルター処理を行って周波数制御データＤＦＣＱを出力する。即ち、ループフィルター５３は、ラッチ回路５２の出力データＬＡＱに基づく位相差データＡＤＱに対してループフィルター処理を行い、その処理結果を周波数制御データＤＦＣＱとして出力する。ループフィルター処理は、例えば位相差データＡＤＱを平滑化する処理や、或いは位相差データＡＤＱを積分する処理である。なお、図１の例では、加算器５４が出力する位相差データＡＤＱが位相比較結果であるが、位相比較結果はラッチ回路５２の出力データＬＡＱに基づいていればよい。例えば図７の例ではラッチ回路５２の出力データＬＡＱが位相比較結果である。
【００３２】
時間デジタル変換回路４０は、基準信号Ｆｒｅｆのエッジと分周クロック信号Ｆｄｉｖのエッジとの間の時間差をデジタル値に変換し、そのデジタル値を出力データＴＣＱとして出力する。時間デジタル変換回路４０の時間分解能は、発振信号Ｆｏｕｔの１周期よりも小さい。例えば、時間デジタル変換回路４０は、基準信号Ｆｒｅｆを順次に遅延させる基準信号側の第１〜第ｎ遅延回路と、分周クロック信号Ｆｄｉｖを順次に遅延させる分周クロック信号側の第１〜第ｎ遅延回路と、第１〜第ｎの比較回路とを含む。第ｉの比較回路は、基準信号側の第ｉ遅延回路が出力する遅延クロック信号と分周クロック信号側の第ｉ遅延回路が出力する遅延クロック信号とを比較する。第１〜第ｎの比較回路が出力する比較結果が、時間差のデジタル値となる。なお時間デジタル変換回路４０の変換方式はこれに限定されず、例えばアレイ型の比較回路を用いた２次元型等の種々の変換方式を採用できる。
【００３３】
以上のように、非ホールドオーバー状態においては、時間デジタル変換回路４０、処理回路５０及び発振信号生成回路１４０がＰＬＬ回路を構成する。このＰＬＬ回路は、分周クロック信号Ｆｄｉｖと基準信号Ｆｒｅｆの位相を一致させるように、発振信号Ｆｏｕｔの位相を基準信号Ｆｒｅｆに対してロックさせる。カウンター５１の分周比をＤＲとしたとき、基準信号Ｆｒｅｆの周波数のＤＲ倍の周波数が発振信号Ｆｏｕｔの周波数となる。周波数制御ワードは、この分周比ＤＲを設定する設定データである。例えば、周波数制御ワードをＦＣＷとしたとき、ＦＣＷ＝ＤＲである。例えば基準信号Ｆｒｅｆの周波数が１Ｈｚであるとき、発振信号Ｆｏｕｔの周波数はＦＣＷ［Ｈｚ］である。
【００３４】
なお、回路装置１００の起動後にホールドオーバーが非検出となったときには、以下のような動作を行う。即ち、回路装置１００の起動後にホールドオーバーが非検出となったとき、カウンター５１はカウント値ＤＴＡを初期値に設定する。具体的には、回路装置１００の起動後において最初にホールドオーバーが非検出となったとき、カウンター５１はカウント値ＤＴＡを初期値に設定する。初期値は例えば０である。この初期化の時点では分周クロック信号Ｆｄｉｖと基準信号Ｆｒｅｆの位相差はゼロである。そして、以降の位相比較結果に基づいてＰＬＬ回路が基準信号Ｆｒｅｆを基準とする発振信号Ｆｏｕｔの引き込み動作を行う。
【００３５】
次に、ホールドオーバー状態における回路装置１００の動作を説明する。
【００３６】
ホールドオーバー処理部５５は、ホールドオーバー期間において用いられる位相差データＬＴＤを出力する。具体的には、ホールドオーバー処理部５５は、非ホールドオーバー期間において位相差データＬＴＤを位相差データＡＤＱに基づいて更新している。そして、ホールドオーバー処理部５５は、非ホールドオーバー状態からホールドオーバー状態となったときの位相差データＬＴＤを保持し、その保持した位相差データＬＴＤをホールドオーバー期間において維持する。
【００３７】
セレクター５６は、ホールドオーバー期間において位相差データＬＴＤを選択する。ループフィルター５３は、出力データＳＬＱに対するループフィルター処理を行って周波数制御データＤＦＣＱを出力する。発振信号生成回路１４０の動作は非ホールドオーバー期間と同様である。
【００３８】
カウンター５１は、最初にホールドオーバーが非検出となった後にホールドオーバーが検出されたとき、発振信号Ｆｏｕｔのクロック数をカウントし続ける。そしてカウンター５１は、次にホールドオーバーが非検出となったときにはカウント値ＤＴＡの初期化を行わず、発振信号Ｆｏｕｔのクロック数をカウントし続ける。これにより、ホールドオーバー期間において分周クロック信号Ｆｄｉｖと発振信号Ｆｏｕｔの間の位相情報が維持される。即ち、発振信号ＦｏｕｔをＦＣＷカウント毎に区切った場合、その区切りと分周クロック信号Ｆｄｉｖの位相関係が維持される。ホールドオーバーから復帰したときに、分周クロック信号Ｆｄｉｖと基準信号Ｆｒｅｆの位相差が再びロックされるので、ホールドオーバー期間の前後で、基準信号Ｆｒｅｆと発振信号Ｆｏｕｔの位相関係が維持される。即ち、発振信号ＦｏｕｔをＦＣＷカウント毎に区切った区切りと、基準信号Ｆｒｅｆの位相関係がホールドオーバー期間の前後で同一となる。
【００３９】
以上の実施形態によれば、ホールドオーバー処理部５５は、基準信号Ｆｒｅｆの消失又は異常によるホールドオーバーが検出されたとき、位相比較結果に基づく情報を保持する。そして、ループフィルター５３は、ホールドオーバー期間において、保持された情報に基づいて周波数制御データＤＦＣＱを出力する。
【００４０】
図１において、位相比較結果に基づく情報は、ホールドオーバー期間においてホールドオーバー処理部５５が保持する位相差データＬＴＤである。そして、ホールドオーバー期間においてセレクター５６が位相差データＬＴＤを選択し、その位相差データＬＴＤに対するループフィルター処理を行って周波数制御データＤＦＣＱを出力する。
【００４１】
本実施形態によれば、ホールドオーバー期間において基準信号Ｆｒｅｆが異常又は消失となっていても、処理回路５０が周波数制御データＤＦＣＱを出力するので発振信号生成回路１４０が自走して発振信号Ｆｏｕｔを生成できる。例えば、回路装置１００を含む発振器を基準信号源として用いる基地局、ネットワークルーター等では、ホールドオーバー期間においても基準信号が必要である。本実施形態によれば、ホールドオーバー期間においても基地局、ネットワークルーター等に対して発振信号Ｆｏｕｔを基準信号として供給できる。
【００４２】
また、振動子ＸＴＡＬの発振周波数は、エージングと呼ばれる経年変化により変動する。このエージングによる発振周波数の時間変化は、個体ばらつきに起因した差がある。またエージングによる発振周波数の時間変化の傾きは、時間が経過すると共に緩やかに変化していく。本実施形態によれば、ホールドオーバーが検出されたとき、位相比較結果に基づく情報が保持される。位相比較結果は、基準信号Ｆｒｅｆが正常である非ホールドオーバー期間において基準信号Ｆｒｅｆと分周クロック信号Ｆｄｉｖの位相が比較された結果である。即ち、この位相比較結果はエージングによる発振周波数変動の情報を含んだものである。本実施形態によれば、ホールドオーバー期間において、位相比較結果に基づく情報を用いて周波数制御データＤＦＣＱが出力されるので、エージングによる発振周波数の時間変化を補正することができる。この補正をエージング補正と呼ぶ。また、ホールドオーバーが検出されたとき、位相比較結果に基づく情報が保持するので、ホールドオーバーが検出されたときの発振周波数の時間変化の傾きを反映したエージング補正が可能である。これにより、個体ばらつきや傾きの変化に対応したエージング補正が可能である。
【００４３】
また本実施形態では、ホールドオーバー期間においてカウンター５１はカウント処理を行う。そして、ホールドオーバーからの復帰時に、ラッチ回路５２は、基準信号Ｆｒｅｆが正常と判断されたときの基準信号Ｆｒｅｆのエッジでカウンター５１のカウント値ＤＴＡを保持する。ループフィルター５３は、ラッチ回路５２の出力データＬＡＱに基づく位相比較結果に対してループフィルター処理を行って周波数制御データＤＦＣＱを出力する。
【００４４】
本実施形態によれば、ホールドオーバー期間においてカウンター５１がカウント処理を行うことで、ホールドオーバー期間における分周クロック信号Ｆｄｉｖの位相情報が維持される。そして、ホールドオーバーからの復帰後においてはラッチ回路５２がカウント値ＤＴＡを基準信号Ｆｒｅｆのエッジでラッチすることで、基準信号Ｆｒｅｆと分周クロック信号Ｆｄｉｖの位相差が検出され、その検出結果に基づいてＰＬＬ回路が基準信号Ｆｒｅｆに対して分周クロック信号Ｆｄｉｖの位相をロックさせる。これにより、ホールドオーバー期間の前後で分周クロック信号Ｆｄｉｖと基準信号Ｆｒｅｆの位相関係を維持することができる。
【００４５】
例えば、基地局、ネットワークルーター等において、回路装置１００を含む発振器を基準信号源として用いた場合、発振信号Ｆｏｕｔは基地局、ネットワークルーター等における時刻の基準として用いることができる。このとき、分周クロック信号ＦｄｉｖはＧＰＳ等の時刻パルスである基準信号Ｆｒｅｆに同期しており、分周クロック信号Ｆｄｉｖは基地局、ネットワークルーター等における時刻パルスに相当する。例えば基準信号Ｆｒｅｆが１ＰＰＳ（Pulse Per Second）の信号である場合、分周クロック信号Ｆｄｉｖは１秒を表す信号である。この１秒を示す分周クロック信号Ｆｄｉｖと発振信号Ｆｏｕｔの位相関係がホールドオーバー期間の前後で異なってしまうと、ホールドオーバー期間の前後で発振信号Ｆｏｕｔが示す時間の基準が異なってしまう。上述のように、本実施形態ではホールドオーバー期間において分周クロック信号Ｆｄｉｖと発振信号Ｆｏｕｔの間の位相関係が維持されるので、ホールドオーバー期間の前後で発振信号Ｆｏｕｔが示す時間の基準を同一にできる。
【００４６】
また本実施形態では、処理回路５０は、回路装置１００の起動後において最初に基準信号Ｆｒｅｆが正常と判定されたとき、基準信号Ｆｒｅｆのエッジタイミングでカウンター５１に初期値を設定し、カウンター５１のカウント処理を開始する。
【００４７】
回路装置１００の起動時とは、処理回路５０と発振信号生成回路１４０を含むＰＬＬ回路が動作を開始するときである。例えば回路装置１００に電源を投入したときや、或いは回路装置１００がリセットされ、そのリセットが解除されたとき等である。
【００４８】
本実施形態によれば、回路装置１００の起動後において最初に基準信号Ｆｒｅｆが正常と判定されたときにカウンター５１をリセットすることで、少なくとも最初の基準信号Ｆｒｅｆのエッジと分周クロック信号Ｆｄｉｖのエッジが一致した状態からＰＬＬ回路の引き込みを開始できる。これにより、引き込みを時間の短縮を期待できる。また、カウンター５１をリセットしたときに分周クロック信号Ｆｄｉｖと発振信号Ｆｏｕｔの位相関係が決まり、カウンター５１が再びリセットされるまで、その位相関係が維持される。例えば、上述したようにホールドオーバー期間において分周クロック信号Ｆｄｉｖと発振信号Ｆｏｕｔの間の位相関係が維持されることで、ホールドオーバー期間の前後で発振信号Ｆｏｕｔが示す時間の基準を同一にできる。
【００４９】
また図４で後述するように、処理回路５０は、基準信号Ｆｒｅｆの１周期における発振信号Ｆｏｕｔのクロック数をカウントするカウンター６１１（第２のカウンター）を含む。そして、処理回路５０は、カウンター６１１のカウント値に基づいて、基準信号Ｆｒｅｆが正常か否かを判定する。
【００５０】
このようにすれば、回路装置１００の内部でホールドオーバーを検出することができ、その検出結果に基づいてホールドオーバー期間における動作を行うことができる。例えば、ホールドオーバー期間において発振信号生成回路１４０を自走させたり、処理回路５０がエージング補正を行ったりすることができる。
【００５１】
２．カウンター
図２は、非ホールドオーバー状態における回路装置１００の動作を説明する波形図である。図２に示すように、カウンター５１は、カウント値ＤＴＡ＝０からカウント値ＤＴＡ＝＋ＦＣＷ／２−１までカウントアップする。カウンター５１は、カウント値ＤＴＡ＝＋ＦＣＷ／２−１の次のカウント値としてＤＴＡ＝−ＦＣＷ／２を出力し、カウント値ＤＴＡ＝−ＦＣＷ／２からカウント値ＤＴＡ＝−１までカウントアップする。これがカウント動作の１周期となり、以降、同様のカウント動作を繰り返す。ＦＣＷは周波数制御ワードであり、カウント動作の１周期におけるカウント数の合計はＦＣＷである。
【００５２】
カウンター５１は、カウント値ＤＴＡが−１から０に遷移するタイミングで分周クロック信号Ｆｄｉｖの立ち上がりエッジを出力し、カウント値ＤＴＡが＋ＦＣＷ／２−１から−ＦＣＷ／２に遷移するタイミングで分周クロック信号Ｆｄｉｖの立ち下がりエッジを出力する。発振信号Ｆｏｕｔに対する分周クロック信号Ｆｄｉｖの分周比はＦＣＷとなる。
【００５３】
ラッチ回路５２は、基準信号Ｆｒｅｆの立ち上がりエッジでカウント値ＤＴＡをラッチする。基準信号Ｆｒｅｆの立ち上がりエッジと分周クロック信号Ｆｄｉｖの立ち上がりエッジが一致している場合、ラッチ回路５２はＤＴＡ＝０をラッチする。基準信号Ｆｒｅｆの立ち上がりエッジが分周クロック信号Ｆｄｉｖの立ち上がりエッジよりも前にある場合は、ラッチ回路５２は負のカウント値をラッチする。図２の例ではＤＴＡ＝−２をラッチしている。これは、基準信号Ｆｒｅｆに対する分周クロック信号Ｆｄｉｖの位相差が負の場合に相当している。基準信号Ｆｒｅｆの立ち上がりエッジが分周クロック信号Ｆｄｉｖの立ち上がりエッジよりも前にある場合は、ラッチ回路５２は負のカウント値をラッチする。図２の例ではＤＴＡ＝−２をラッチしている。これは、基準信号Ｆｒｅｆに対する分周クロック信号Ｆｄｉｖの位相差が正の場合に相当している。
【００５４】
以上の実施形態によれば、処理回路５０が、発振信号Ｆｏｕｔに基づいてカウント処理を行うカウンター５１と、カウンター５１のカウント値ＤＴＡを基準信号Ｆｒｅｆに基づいて保持するラッチ回路５２と、を含む。そして、ラッチ回路５２は、保持したカウント値ＤＴＡに基づいて、周波数制御ワードにより設定される−Ｎ（Ｎは２以上の整数）から、周波数制御ワードにより設定されるＭ（Ｍは２以上の整数）までの値のいずれかの値のデータを出力データＬＡＱとして出力する。そして、ループフィルター５３が、ラッチ回路５２の出力データＬＡＱに基づく位相比較結果に対してループフィルター処理を行って周波数制御データＤＦＣＱを出力する。
【００５５】
図２の例では、Ｎ＝ＦＣＷ／２であり、Ｍ＝ＦＣＷ／２−１である。ラッチ回路５２は、負の位相差に対して−ＦＣＷ／２から０までの値のデータを出力し、正の位相差に対して０から＋ＦＣＷ／２−１までの値のデータを出力する。このとき、位相差の絶対値が大きいほど、出力データの絶対値も大きくなる。なお、Ｎ＝ＦＣＷ／２、Ｍ＝ＦＣＷ／２−１に限定されず、Ｎ、ＭはＮ＋Ｍ＋１＝ＦＣＷを満たす整数であればよい。
【００５６】
本実施形態によれば、ラッチ回路５２がカウンター５１のカウント値ＤＴＡを基準信号Ｆｒｅｆに基づいて保持し、その保持したカウント値ＤＴＡに基づいて出力データＬＡＱを出力する。このとき出力データＬＡＱは、−ＮからＭまでの値のいずれかの値のデータである。出力データＬＡＱは位相差の整数部であり、−ＮからＭまでの値であることから、位相差の符号と絶対値の情報を含んでいる。即ち、本実施形態によれば、位相差の符号と絶対値を別々に判定することなく、ラッチ回路５２が保持したカウント値ＤＴＡから位相差に相当する出力データＬＡＱを出力することができる。上述したように、位相差の符号と絶対値を別々に判定した場合には、位相差の検出誤差がＰＬＬ回路の発振特性に影響を与えるおそれがある。この点、本実施形態によれば、位相差の検出誤差を低減することができる。
【００５７】
図２で説明したように、カウンター５１は、初期値からＭ＝ＦＣＷ／２−１までカウント処理を行った後、−Ｎ＝−ＦＣＷ／２から初期値までカウント処理を行う。図２では初期値は０であるが、初期値は−ＮとＭの間の値であればよい。ラッチ回路５２は、保持したカウント値ＤＴＡを出力データＬＡＱとして出力する。
【００５８】
本実施形態によれば、カウンター５１が−ＮからＭまでの値をカウント値ＤＴＡとして出力するので、ラッチ回路５２がそのカウント値ＤＴＡを保持して出力データＬＡＱとして出力することで、ラッチ回路５２が−ＮからＭまでの値のいずれかの値を出力データＬＡＱとして出力できる。
【００５９】
なお、図２ではカウント値ＤＴＡとラッチ回路５２の出力データＬＡＱが同じ値であるが、これに限定されず、ラッチ回路５２が、保持したカウント値ＤＴＡを変換処理して出力データＬＡＱを出力してもよい。
【００６０】
例えば、カウンター５１が０から−ＦＣＷ／２までカウントダウンし、−ＦＣＷ／２の次にＦＣＷ／２−１を出力し、ＦＣＷ／２−１からゼロまでカウントダウンする。ラッチ回路５２は、保持したカウント値ＤＴＡの符号を反転し、その結果を出力データＬＡＱとして出力する。このようにすれば、結果的に図２と同様な出力データＬＡＱが得られる。
【００６１】
或いは、図３に示すように、カウンター５１が０からＦＣＷ−１までカウントアップしてもよい。カウンター５１は、カウント値がＦＣＷ−１から０に遷移するタイミングで分周クロック信号Ｆｄｉｖの立ち上がりエッジを出力し、カウント値がＦＣＷ／２−１からＦＣＷ／２に遷移するタイミングで分周クロック信号Ｆｄｉｖの立ち下がりエッジを出力する。ラッチ回路５２が保持したカウント値をＬＡＱ’とすると、ラッチ回路５２は、０≦ＬＡＱ’≦ＦＣＷ／２−１のとき出力データＬＡＱ＝ＬＡＱ’を出力する。図３の例では、ＬＡＱ’＝１０のときＬＡＱ＝１０を出力している。これは、基準信号Ｆｒｅｆに対する分周クロック信号Ｆｄｉｖの位相差が正の場合に相当する。ラッチ回路５２は、ＦＣＷ／２≦ＬＡＱ’≦ＦＣＷ−１のとき出力データＬＡＱ＝ＬＡＱ’−ＦＣＷを出力する。図３の例では、ＬＡＱ’＝ＦＣＷ−５のときＬＡＱ＝−５を出力している。これは、基準信号Ｆｒｅｆに対する分周クロック信号Ｆｄｉｖの位相差が負の場合に相当する。このようにすれば、結果的に図２と同様な出力データＬＡＱが得られる。
【００６２】
３．詳細な構成例
図４は、ホールドオーバー処理部５５の詳細な構成例である。ホールドオーバー処理部５５は、ホールドオーバー状態であるか否かを判定するホールドオーバー判定部６１０と、ホールドオーバー期間において用いられる位相差データＬＴＤを保持する保持部６２０とを含む。
【００６３】
ホールドオーバー判定部６１０は、カウンター６１１とラッチ回路６１２としきい値判定部６１３と論理積回路６１４とを含む。カウンター６１１は、基準信号Ｆｒｅｆのエッジ間における発振信号Ｆｏｕｔのクロック数をカウントし、そのクロック数のデータＣＮＱを出力する。即ち、カウンター６１１は、基準信号Ｆｒｅｆの１周期における発振信号Ｆｏｕｔのクロック数をカウントする。ラッチ回路６１２は、基準信号Ｆｒｅｆのエッジでクロック数のデータＣＮＱをラッチし、ラッチしたデータＣＮＱをデータＦＦＱとして出力する。しきい値判定部６１３は、ＦＣＷ−α≦ＦＦＱ≦ＦＣＷ＋αであるか否かを判定し、その判定結果に基づいて内部判定信号ＴＨＱを出力する。例えば、基準信号Ｆｒｅｆの所定周期の間、連続してＦＣＷ−α≦ＦＦＱ≦ＦＣＷ＋αが満たされた場合、基準信号Ｆｒｅｆが正常であると判定し、内部判定信号ＴＨＱをハイレベルにする。ホールドオーバー判定部６１０には外部判定信号ＥＲＤＳが入力される。例えばＧＰＳ受信器が時刻パルスを出力可能になったとき外部判定信号ＥＲＤＳをハイレベルにする。論理積回路６１４は、内部判定信号ＴＨＱと外部判定信号ＥＲＤＳの論理積をホールドオーバー検出信号ＳＨＤとして出力する。
【００６４】
保持部６２０は、ホールドオーバー検出信号ＳＨＤがハイレベルのとき位相差データＡＤＱに基づいて位相差データＬＴＤを更新する。位相差データＡＤＱは分周クロック信号Ｆｄｉｖと基準信号Ｆｒｅｆの位相差を検出した結果である。例えば、位相差データＡＤＱが更新されたときにＬＴＤ＝ＡＤＱとして位相差データＬＴＤを更新する。或いは、位相差データＡＤＱに対して平滑化処理を行い、その結果を位相差データＬＴＤとする。保持部６２０は、ホールドオーバー検出信号ＳＨＤがハイレベルからローレベルになったとき、そのタイミングにおける位相差データＬＴＤを保持し、その保持した位相差データＬＴＤをホールドオーバー期間において出力する。
【００６５】
図５は、本実施形態のＰＬＬ回路の動作を説明する状態遷移図である。ＰＬＬ回路は、自走状態、引き込み状態、ロック状態、ホールドオーバー状態の４状態の間を遷移する。なお以下では基準信号Ｆｒｅｆが１ＰＰＳの信号である場合を例に説明し、基準信号Ｆｒｅｆを「１ＰＰＳ」とも記載する。但し、基準信号Ｆｒｅｆは１ＰＰＳの信号に限定されない。
【００６６】
処理回路５０がロジック動作を開始するとＰＬＬ回路が自走状態となる。自走状態は、基準信号Ｆｒｅｆと分周クロック信号Ｆｄｉｖの位相比較結果に基づくフィードバック制御が行われず、発振信号生成回路１４０が自走発振している状態である。
【００６７】
自走状態において、ホールドオーバー処理部５５が正常な１ＰＰＳを検出したとき、ＰＬＬ回路は引き込み状態に遷移する。処理回路５０は、引き込み状態に遷移して最初の基準信号Ｆｒｅｆの立ち上がりエッジでカウンター５１を初期化し、分周クロック信号Ｆｄｉｖと基準信号Ｆｒｅｆの位相比較を開始する。
【００６８】
引き込み状態においてホールドオーバー処理部５５が１ＰＰＳの異常又は消失を検出した場合、ＰＬＬ回路は自走状態に遷移する。
【００６９】
引き込み状態において、処理回路５０が、基準信号Ｆｒｅｆに対して分周クロック信号Ｆｄｉｖがロックしたことを検出したとき、ＰＬＬ回路はロック状態に遷移する。例えば処理回路５０は位相差データＡＤＱ又はラッチ回路５２の出力データＬＡＱをモニターし、位相差がしきい値以下であることを検出したときに、基準信号Ｆｒｅｆに対して分周クロック信号Ｆｄｉｖがロックしたと判定する。
【００７０】
ロック状態において、処理回路５０が、基準信号Ｆｒｅｆに対して分周クロック信号Ｆｄｉｖがロックしていないことを検出したとき、ＰＬＬ回路は引き込み状態に遷移する。
【００７１】
ロック状態において、ホールドオーバー処理部５５が１ＰＰＳの異常又は消失を検出したとき、ＰＬＬ回路はホールドオーバー状態に遷移する。ホールドオーバー状態では処理回路５０は基準信号Ｆｒｅｆと分周クロック信号Ｆｄｉｖの位相比較を行わず、ホールドオーバー処理部５５が出力する位相差データＬＴＤをループフィルター５３に入力する。またホールドオーバー状態においてカウンター５１はカウント処理を継続する。
【００７２】
ホールドオーバー状態において、ホールドオーバー処理部５５が、１ＰＰＳが正常となったことを検出したとき、ＰＬＬ回路は引き込み動作を行った後にロック状態に遷移する。
【００７３】
図６は、自走状態から引き込み状態への遷移、及び引き込み状態における処理のフローを示すフローチャートである。
【００７４】
図６のステップＳ１に示すように、自走状態においてホールドオーバー処理部５５が、１ＰＰＳが正常であることを検出したとき、引き込み状態に遷移する。ステップＳ２に示すように、処理回路５０は基準信号Ｆｒｅｆの立ち上がりエッジでカウンター５１を初期化する。即ちカウント値を初期値０に初期化する。ステップＳ３に示すように、カウンター５１は発振信号Ｆｏｕｔの１クロック毎に０からＦＣＷ／２−１までカウントアップしていく。ステップＳ４に示すように、カウント値がＦＣＷ／２−１に達するとカウンター５１はカウント値を−ＦＣＷ／２に遷移させる。ステップＳ５に示すように、カウンター５１は、発振信号Ｆｏｕｔの１クロック毎に−ＦＣＷ／２から−１までカウントアップしていく。カウント値が−１に達するとステップＳ３に戻り、カウンター５１は再び０からカウントアップを開始する。
【００７５】
４．第２構成例
図７は、回路装置１００の第２構成例である。なお以下では、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。
【００７６】
図７では、時間デジタル変換回路４０と、処理回路５０の加算器５４が省略されている。そしてラッチ回路５２の出力データＬＡＱが位相比較結果としてセレクター５６及びホールドオーバー処理部５５に入力されている。
【００７７】
非ホールドオーバー期間では、セレクター５６はラッチ回路５２の出力データＬＡＱを選択する。ループフィルター５３は、ラッチ回路５２の出力データＬＡＱに対してループフィルター処理を行い、その処理結果を周波数制御データＤＦＣＱとして出力する。発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号Ｆｏｕｔを生成する。カウンター５１は、発振信号Ｆｏｕｔに基づいてカウント処理を行い、カウント値ＤＴＡを出力し、ラッチ回路５２が基準信号Ｆｒｅｆに基づいてカウント値ＤＴＡを保持する。
【００７８】
ホールドオーバー処理部５５は、非ホールドオーバー期間においてラッチ回路５２の出力データＬＡＱに基づいて位相差データＬＴＤを更新する。そして、ホールドオーバー処理部５５は、非ホールドオーバー状態からホールドオーバー状態となったときの位相差データＬＴＤを保持し、その保持した位相差データＬＴＤをホールドオーバー期間において維持する。
【００７９】
セレクター５６は、ホールドオーバー期間において位相差データＬＴＤを選択する。ループフィルター５３は、出力データＳＬＱに対するループフィルター処理を行って周波数制御データＤＦＣＱを出力する。発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号Ｆｏｕｔを生成する。
【００８０】
本実施形態では、非ホールドオーバー期間において、処理回路５０及び発振信号生成回路１４０がＰＬＬ回路を構成している。そして、ラッチ回路５２の出力データＬＡＱに基づく位相比較結果として、出力データＬＡＱがループフィルター５３に入力される。即ち、位相差の小数部は検出されず、ラッチ回路５２が出力する位相差の整数部がループフィルター５３に入力される。カウンター５１及びラッチ回路５２の動作は図１〜図３で説明した動作と同様である。即ち、ラッチ回路５２は、保持したカウント値ＤＴＡに基づいて−ＮからＭまでの値のいずれかの値のデータを出力データＬＡＱとして出力する。これにより、第１構成例と同様に位相差の検出誤差を低減することができる。
【００８１】
５．発振器、電子機器、移動体
図８は、発振器４００の構成例、及び回路装置１００の第４構成例である。発振器４００は、振動子ＸＴＡＬと回路装置１００を含む。例えば振動子ＸＴＡＬと回路装置１００はパッケージに収容される。
【００８２】
回路装置１００は、温度センサー１０とＡ／Ｄ変換回路２０とインターフェース回路３０とレジスター３２と記憶部３４と時間デジタル変換回路４０と処理回路５０と発振信号生成回路１４０とを含む。なお以下では、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。
【００８３】
温度センサー１０は、環境の温度に応じて変化する温度検出電圧ＶＴＤを出力する。環境の温度は、振動子ＸＴＡＬの環境の温度である。例えば回路装置１００は集積回路装置であり、環境の温度は集積回路装置の半導体基板の温度である。なお、温度センサー１０は回路装置１００の外部に設けられてもよい。この場合、例えばＯＣＸＯの恒温槽の温度等が環境の温度である。温度センサー１０は、ダイオードやバイポーラートランジスター等で構成できる。そして、ダイオードやバイポーラートランジスター等に含まれるＰＮ接合の順方向電圧が温度検出電圧ＶＴＤに相当する。
【００８４】
Ａ／Ｄ変換回路２０は、温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤを出力する。Ａ／Ｄ変換回路２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や並列比較型、デルタシグマ型等を採用できる。
【００８５】
処理回路５０は、温度検出データＤＴＤと発振信号Ｆｏｕｔと基準信号Ｆｒｅｆと時間デジタル変換回路４０の出力データＴＣＱとに基づいて周波数制御データＤＦＣＱを生成する。処理回路５０はＰＬＬ処理部５９とホールドオーバー処理部５５と温度補償部５８とを含む。
【００８６】
ＰＬＬ処理部５９は、カウンター５１とラッチ回路５２とループフィルター５３と加算器５４とを含む。図１〜図７で説明したように、ＰＬＬ処理部５９は、カウンター５１が出力する分周クロック信号Ｆｄｉｖと基準信号Ｆｒｅｆの位相差を表す位相差データＡＤＱを求め、ループフィルター５３が位相差データＡＤＱに対するループフィルター処理を行う。
【００８７】
温度補償部５８は、温度検出データＤＴＤに基づいて、振動子ＸＴＡＬの発振周波数の温度特性を補償する温度補償処理を行う。具体的には温度補償部５８は、温度変化による発振周波数の変動を低減する近似関数に温度検出データＤＴＤを代入することにより、温度補償データを求める。温度補償部５８は、ループフィルター５３の出力データを温度補償データに基づいて補正し、その補正後のデータを周波数制御データＤＦＣＱとして出力する。
【００８８】
発振信号生成回路１４０は、周波数制御データＤＦＣＱに基づいて発振信号Ｆｏｕｔを生成する。発振信号生成回路１４０は、Ｄ／Ａ変換回路８０と発振回路１５０とを含む。
【００８９】
Ｄ／Ａ変換回路８０は、周波数制御データＤＦＣＱをＤ／Ａ変換し、周波数制御データＤＦＣＱに対応する制御電圧ＶＱを出力する。Ｄ／Ａ変換回路８０の方式として、例えば抵抗ストリング型や、抵抗ラダー型、容量アレイ型等の種々の方式を採用できる。
【００９０】
発振回路１５０は、制御電圧ＶＱと振動子ＸＴＡＬを用いて発振信号を生成する。発振回路１５０は、振動子ＸＴＡＬに接続され、制御電圧ＶＱにより制御された発振周波数で振動子ＸＴＡＬを発振させることで発振信号を生成する。例えば発振回路１５０はＶＣＯ（Voltage Controlled Oscillator）である。ＶＣＯは、振動子ＸＴＡＬを駆動する駆動回路と、可変容量キャパシターとを含む。駆動回路は振動子ＸＴＡＬの一端に接続される第１ノードと、振動子ＸＴＡＬの他端に接続される第２ノードとを有する。可変容量キャパシターの一端は、第１ノード又は第２ノードに接続され、可変容量キャパシターの容量値が制御電圧ＶＱによって制御されることで、発振周波数が制御される。
【００９１】
なお、発振信号生成回路１４０の構成は図８の構成に限定されず、周波数制御データＤＦＣＱ及び振動子を用いて発振信号を生成する回路であればよい。例えば、発振信号生成回路１４０は、発振回路と、発振回路に接続される可変容量回路を含んでもよい。可変容量回路は、キャパシターアレイと、周波数制御データＤＦＣＱに基づき各スイッチ素子がオン又はオフに制御されるスイッチアレイとを有する。各スイッチ素子がオン又はオフされることで、キャパシターアレイのうち、振動子ＸＴＡＬの一端に接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御され、発振周波数が制御される。或いは、発振信号生成回路１４０は、ダイレクトデジタルシンセサイザー方式により実現してもよい。この場合には振動子ＸＴＡＬの発振信号に対して、周波数制御データＬＱに基づくデジタル演算処理を行うことで、周波数制御データＤＦＣＱに対応する発振周波数の発振信号Ｆｏｕｔを生成する。或いは、発振信号生成回路１４０は、振動子を備えた原子発振器を用いて発振信号を生成してもよい。
【００９２】
インターフェース回路３０は、回路装置１００と外部装置との間でデジタルデータを入出力するためのインターフェースである。外部装置は、例えばＣＰＵ（Central Processing Unit）やマイクロコンピューター、コントローラー等である。例えばシリアルクロック線とシリアルデータ線を用いた同期式のシリアル通信方式により実現できる。具体的には、Ｉ２Ｃ（Inter Integrated Circuit）方式や、３線又は４線のＳＰＩ（Serial Peripheral Interface）方式などにより実現できる。インターフェース回路３０は、これらの通信方式を実現する入出力バッファー回路や制御回路などにより構成される。
【００９３】
記憶部３４は、回路装置１００の各種の処理や動作に必要な各種の情報を記憶するものである。例えば記憶部３４は温度補償処理に用いるパラメーターを記憶している。記憶部３４は、例えば不揮発性メモリーにより実現できる。不揮発性メモリーとしては、例えばＥＥＰＲＯＭなどを用いることができる。なお記憶部３４は、電源が非供給でも情報を保持して記憶できるものであればよく、例えばヒューズ回路等により実現することも可能である。
【００９４】
レジスター３２は、ステータスレジスター、コマンドレジスター、データレジスターなどの複数のレジスターで構成される回路である。回路装置１００の外部装置は、インターフェース回路３０を介してレジスター３２の各レジスターにアクセスする。そして外部装置は、レジスター３２のレジスターを用いて、回路装置１００のステータスを確認したり、回路装置１００に対してコマンドを発行したり、回路装置１００に対してデータを転送したり、回路装置１００からデータを読み出すことなどが可能になる。またレジスター３２には、記憶部３４から読み出された情報が格納される。例えば記憶部３４が周波数制御ワードＦＣＷを記憶しており、その周波数制御ワードＦＣＷが回路装置１００の起動時等にレジスター３２に読み出される。そして、処理回路５０はレジスター３２を参照して処理を実行する。なお、外部装置がインターフェース回路３０を介して周波数制御ワードＦＣＷをレジスター３２に書き込んでもよい。
【００９５】
図９は、回路装置１００を含む電子機器３００の構成例である。この電子機器３００は、回路装置１００と振動子ＸＴＡＬを有する発振器４００と、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。
【００９６】
電子機器３００としては種々の機器を想定できる。例えば、ＧＰＳ内蔵時計、生体情報測定機器又は頭部装着型表示装置等のウェアラブル機器を想定できる。生体情報測定機器は脈波計、歩数計等である。或いは、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末を想定できる。或いは、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などを想定できる。或いは、距離、時間、流速又は流量等の物理量を計測する計測機器や、車載機器や、ロボットなどを想定できる。車載機器は自動運転用の機器等である。
【００９７】
通信部５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。通信部５１０は例えば通信回路である。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。操作部５３０は例えば操作装置である。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやハードディスクドライブなどにより実現できる。
【００９８】
図１０は、回路装置１００を含む移動体の例である。回路装置１００は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１０は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、回路装置１００を含む不図示の発振器が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号に基づいて種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお回路装置１００又は発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。
【００９９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器、移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１００】
１０…温度センサー、２０…Ａ／Ｄ変換回路、３０…インターフェース回路、３２…レジスター、３４…記憶部、４０…時間デジタル変換回路、５０…処理回路、５１…カウンター、５２…ラッチ回路、５３…ループフィルター、５４…加算器、５５…ホールドオーバー処理部、５６…セレクター、５８…温度補償部、５９…ＰＬＬ処理部、８０…Ｄ／Ａ変換回路、１００…回路装置、１４０…発振信号生成回路、１５０…発振回路、２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、３００…電子機器、４００…発振器、５１０…通信部、５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、６１０…ホールドオーバー判定部、６１１…カウンター、６１２…ラッチ回路、６１３…しきい値判定部、６１４…論理積回路、６２０…保持部、ＤＦＣＱ…周波数制御データ、ＤＴＡ…カウント値、Ｆｄｉｖ…分周クロック信号、Ｆｏｕｔ…発振信号、Ｆｒｅｆ…基準信号、ＸＴＡＬ…振動子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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