(57)【要約】【課題】耐放射線性を向上させるのに適した半導体素子を提供すること。【解決手段】一実施の形態によれば、半導体素子は、半導体基板１００と、半導体基板１００のＰウェル１０１上に形成され、Ｐウェル１０１とともにＰＮ接合型のフォトダイオードＰＰＤを構成するＮ型拡散領域１０３と、平面視上、フォトダイオードＰＰＤを囲むようにして半導体基板１００に形成された素子分離領域１０２と、素子分離領域１０２とＰウェル１０１との境界線から離れて素子分離領域１０２上に設けられ、Ｐウェル１０１の電位よりも低い所定電圧が印加されたポリシリコン電極１０９ａと、を備える。【選択図】図８
2019201164.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１導電型の第１ウェル上に形成され、当該第１ウェルとともに第１回路素子を構成する第２導電型の第１拡散領域と、
平面視上、前記第１回路素子を囲むようにして前記半導体基板に形成された素子分離領域と、
前記素子分離領域と前記第１ウェルとの境界線から離れて前記素子分離領域上に設けられ、前記第１ウェルの電位よりも低い所定電圧が印加された電極と、
を備えた半導体素子。
【請求項２】
前記半導体基板の第１導電型の第２ウェル上に形成され、当該第２ウェルとともに第２回路素子を構成する第２導電型の第２拡散領域をさらに備え、
平面視上、前記素子分離領域は、前記第１及び前記第２回路素子の間に設けられ、
前記電極は、さらに、前記素子分離領域と前記第２ウェルとの境界線から離れて前記素子分離領域上に設けられている、
請求項１に記載の半導体素子。
【請求項３】
前記第１ウェル及び前記第２ウェルは、何れもＰウェルであって、
前記第１拡散領域は、前記第１ウェルとともに前記第１回路素子である第１フォトダイオードを構成するＮ型拡散領域であって、
前記第２拡散領域は、前記第２ウェルとともに前記第２回路素子である第２フォトダイオードを構成するＮ型拡散領域であって、
前記電極には、Ｐウェルである前記第１ウェルの電位よりも低い負の前記所定電圧が印加されている、
請求項２に記載の半導体素子。
【請求項４】
前記第１ウェル及び前記第２ウェルは、何れもＰウェルであって、
前記第１拡散領域は、前記第１回路素子である第１のＮチャネルＭＯＳトランジスタのソース及びドレインの何れかに用いられるＮ型拡散領域であって、
前記第２拡散領域は、前記第２回路素子である第２のＮチャネルＭＯＳトランジスタのソース及びドレインの何れかに用いられるＮ型拡散領域であって、
前記電極には、Ｐウェルである前記第１ウェルの電位よりも低い負の前記所定電圧が印加されている、
請求項２に記載の半導体素子。
【請求項５】
前記第１ウェル及び前記第２ウェルは、何れもＰウェルであって、
前記第１拡散領域は、前記第１ウェルとともに前記第１回路素子であるフォトダイオードを構成するＮ型拡散領域であって、
前記第２拡散領域は、前記第２回路素子であるＮチャネルＭＯＳトランジスタのソース及びドレインの何れかに用いられるＮ型拡散領域であって、
前記電極には、Ｐウェルである前記第１ウェルの電位よりも低い負の前記所定電圧が印加されている、
請求項２に記載の半導体素子。
【請求項６】
前記第１ウェルはＰウェルであって、
前記電極には、前記半導体基板上に形成されるＮチャネルＭＯＳトランジスタのゲート耐圧及びドレイン−ソース間耐圧を含むＣＭＯＳ素子耐圧よりも大きな絶対値を示す負の前記所定電圧が印加されている、
請求項１〜５の何れか一項に記載の半導体素子。
【請求項７】
前記第１ウェル及び前記第２ウェルは、何れもＮウェルであって、
前記第１拡散領域は、前記第１回路素子である第１のＰチャネルＭＯＳトランジスタのソース及びドレインの何れかに用いられるＰ型拡散領域であって、
前記第２拡散領域は、前記第２回路素子である第２のＰチャネルＭＯＳトランジスタのソース及びドレインの何れかに用いられるＰ型拡散領域であって、
前記電極には、Ｎウェルである前記第１ウェルの電位よりも低い前記所定電圧が印加されている、
請求項２に記載の半導体素子。
【請求項８】
前記第１ウェルはＮウェルであって、
前記電極には、Ｎウェルである前記第１ウェルの電位よりも、前記半導体基板上に形成されるＰチャネルＭＯＳトランジスタのゲート耐圧及びドレイン−ソース間耐圧を含むＣＭＯＳ素子耐圧を超える電圧分低い前記所定電圧が印加されている、
請求項１、２及び７の何れか一項に記載の半導体素子。
【請求項９】
前記素子分離領域を含む前記半導体基板上に設けられた層間絶縁膜をさらに備え、
前記電極は、前記層間絶縁膜を介して前記素子分離領域上に設けられている、
請求項１〜８の何れか一項に記載の半導体素子。
【請求項１０】
前記電極は、当該電極と、前記素子分離領域と前記第１ウェルとの境界線と、の距離が、前記素子分離領域の基板表面からの深さ以上となるように配置されている、
請求項１〜９の何れか一項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、例えば耐放射線性を向上させるのに適した半導体素子に関する。
【背景技術】
【０００２】
近年、宇宙技術分野、原子力分野等では、高性能カメラの運用が期待されている。しかしながら、宇宙空間、原子力施設、放射線施設内等で用いられる電子機器に搭載された半導体装置では、通常環境とは異なり、ガンマ線等の放射線の照射によって発生するトータルドーズ効果の電離作用によって絶縁体中に固定正電荷が蓄積されるため、その影響で諸特性が劣化してしまうという問題があった。
【０００３】
例えば、ＣＭＯＳイメージセンサに代表される固体撮像素子では、放射線照射によって絶縁体中に蓄積された固定正電荷と、当該絶縁体に隣接するＮ型拡散領域と、の界面において熱励起によって発生した暗電流が、光センサであるフォトダイオードのＮ型拡散領域（Ｎ−領域）に流れ込んでしまう。それにより、フォトダイオードに暗電流が蓄積されてしまうため、ホワイトアウト等の画質の劣化が生じてしまうという問題があった。即ち、従来の構成では、耐放射線性を向上させることができないという問題があった。
【０００４】
このような問題に対する解決策が特許文献１に開示されている。特許文献１には、放射線照射によって絶縁体中に蓄積された固定正電荷と、当該絶縁体に隣接するＮ型拡散領域と、の界面において熱励起によって発生した暗電流が、フォトダイオードのＮ型拡散領域に流れ込むのを防ぐための仕組みが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，６９０，０７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の構成でも、依然として、暗電流が、フォトダイオードのＮ型拡散領域に流れ込むのを十分に抑制することができなかった。それにより、フォトダイオードに暗電流が蓄積されてしまうため、ホワイトアウト等の画質の劣化が生じてしまうという問題があった。即ち、特許文献１の構成でも、依然として、耐放射線性を向上させることができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体素子は、半導体基板と、前記半導体基板の第１導電型の第１ウェル上に形成され、当該第１ウェルとともに第１回路素子を構成する第２導電型の第１拡散領域と、平面視上、前記第１回路素子を囲むようにして前記半導体基板に形成された素子分離領域と、前記素子分離領域と前記第１ウェルとの境界線から離れて前記素子分離領域上に設けられ、前記第１ウェルの電位よりも低い所定電圧が印加された電極と、を備える。
【発明の効果】
【０００８】
前記一実施の形態によれば、半導体素子に関し、例えば耐放射線性を向上させるのに適した半導体素子を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係るＣＭＯＳイメージセンサの画素部の基本的な回路構成を示す図である。
【図２】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの画素部の平面レイアウト図である。
【図３】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの断面模式図である。
【図４】図３に示す断面が受ける放射線の影響を説明するための図である。
【図５】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの画素部の平面レイアウト図である。
【図６】実施の形態１に至る前の構想に係るＣＭＯＳイメージセンサの断面模式図である。
【図７】図６に示す断面が受ける放射線の影響を説明するための図である。
【図８】実施の形態１に係るＣＭＯＳイメージセンサの画素部の平面レイアウト図である。
【図９】実施の形態１に係るＣＭＯＳイメージセンサの画素部の断面模式図である。
【図１０】図８に示す画素部が行列状に設けられたＣＭＯＳイメージセンサの平面レイアウト図である。
【図１１】図９に示す断面が受ける放射線の影響及び本発明の効果を説明するための図である。
【図１２】実施の形態２に係るＣＭＯＳ素子を備えたバッファの回路構成を示す図である。
【図１３】図１２に示すバッファの平面レイアウト図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１３】
＜実施の形態１＞
図１は、実施の形態１にかかるＣＭＯＳイメージセンサ（固体撮像素子；半導体素子）に用いられる画素部１の基本的な回路構成を示す図である。図１に示すＣＭＯＳイメージセンサの画素部１は、所謂、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）とも呼ばれる典型的な４トランジスタ型ＣＭＯＳイメージセンサの画素部である。
【００１４】
図１に示すように、画素部１は、４つのＮチャネルＭＯＳトランジスタＭＴＧ，ＭＲ，ＭＤＲ，ＭＳＥＬと、フォトダイオードＰＰＤと、を備える。以下、４つのＮチャネルＭＯＳトランジスタＭＴＧ，ＭＲ，ＭＤＲ，ＭＳＥＬを、それぞれ、トランスファトランジスタＭＴＧ、リセットトランジスタＭＲ、増幅トランジスタＭＤＲ、及び、行選択トランジスタＭＳＥＬとも称す。
【００１５】
フォトダイオードＰＰＤのアノードは、接地電圧線ＧＮＤに接続され、フォトダイオードＰＰＤのカソードは、トランスファトランジスタＭＴＧのソース（ＭＴＧ＿Ｓ）に接続されている。トランスファトランジスタＭＴＧでは、ドレイン（ＭＴＧ＿Ｄ）がノードＮ１に接続され、ゲート（ＭＴＧ＿Ｇ）が、転送ゲート駆動信号φＴＧの伝搬する転送ゲート駆動ライン４に接続されている。
【００１６】
リセットトランジスタＭＲでは、ソース（ＭＲ＿Ｓ）がノードＮ１に接続され、ドレイン（ＭＲ＿Ｄ）が電源電圧線ＶＤＤに接続され、ゲート（ＭＲ＿Ｇ）が、リセット信号φＲの伝搬するリセット信号線５に接続されている。
【００１７】
増幅トランジスタＭＤＲでは、ソース（ＭＤＲ＿Ｓ）がノードＮ２に接続され、ドレイン（ＭＤＲ＿Ｄ）が電源電圧線ＶＤＤに接続され、ゲート（ＭＤＲ＿Ｇ）がノードＮ１に接続されている。つまり、トランスファトランジスタＭＴＧのドレイン、リセットトランジスタＭＲのソース、及び、増幅トランジスタＭＤＲのゲートは、ノードＮ１において互いに接続されている。また、ノードＮ１には、信号電荷を信号電圧に変換する役割を担う浮遊拡散容量ＦＤが形成されている。
【００１８】
行選択トランジスタＭＳＥＬでは、ソース（ＭＳＥＬ＿Ｓ）が、列方向に設けられた他の複数の画素とともに出力信号線ＶＯＵＴに接続され、ドレインがノードＮ２に接続され、ゲート（ＭＳＥＬ＿Ｇ）が、行選択信号φＳＥＬの伝搬する行選択信号線６に接続されている。
【００１９】
フォトダイオードＰＰＤは、受光した光信号を電気信号に変換する。トランスファトランジスタＭＴＧは、転送ゲート駆動信号φＴＧがアクティブになった場合にオンし、フォトダイオードＰＰＤによって光信号から変換された電気信号をノードＮ１に転送する。それにより、ノードＮ１に形成された浮遊拡散容量ＦＤには、フォトダイオードＰＰＤからの電気信号に応じた電荷が蓄積される。増幅トランジスタＭＤＲは、ノードＮ１の電圧をドライブしてノードＮ２に出力する。行選択トランジスタＭＳＥＬは、行選択信号φＳＥＬがアクティブになった場合にオンし、ノードＮ２の電圧（即ち、フォトダイオードＰＰＤによって光信号から変換された電気信号）を、出力信号線ＶＯＵＴに出力する。
【００２０】
（発明者らによる事前検討）
実施の形態１にかかるＣＭＯＳイメージセンサに用いられる画素部１の詳細な構造について説明する前に、発明者らが事前検討した内容について説明する。
【００２１】
（事前検討段階における画素部５０の説明）
図２は、図１に示す画素部１の第１比較例である画素部５０の平面レイアウト図である。図３は、図２に示す平面レイアウト図のＡ−Ａ’部分の断面模式図である。なお、画素部５０の回路構成については、画素部１の場合と同様であるため、その説明を省略する。
【００２２】
図２に示すように、平面視上、画素部５０の大部分を占める領域には、一辺に凹部を有する矩形状のフォトダイオードＰＰＤが形成されている。また、フォトダイオードＰＰＤの表面上には、当該フォトダイオードＰＰＤを覆うようにしてＰ型のピニング層（Ｐ＋領域）１０４が形成されている。
【００２３】
また、平面視上、矩形状のフォトダイオードＰＰＤの凹部領域に形成されているＰウェル１０１の表面には、フォトダイオードＰＰＤの構成要素の一つであるＮ型拡散領域（Ｎ−領域）１０３と分離して、Ｎ型拡散領域１０３よりもＮ型不純物濃度の高いＮ型拡散領域（Ｎ＋＋領域）１０８が形成されている。また、Ｎ型拡散領域１０３とＮ型拡散領域１０８との間に形成されているＰウェル１０１上には、ポリシリコン１０９が形成されている。ここで、Ｎ型拡散領域１０３をソースＭＴＧ＿Ｓ、Ｎ型拡散領域１０８をドレインＭＴＧ＿Ｄ、ポリシリコン１０９をゲートＭＴＧ＿Ｇとすることによって、トランスファトランジスタＭＴＧが構成されている。
【００２４】
さらに、平面視上、矩形状のフォトダイオードＰＰＤの凹部を有する一辺側の周辺領域（図２の紙面の下部）には、トランスファトランジスタＭＴＧ以外の残りのトランジスタＭＲ，ＭＤＲ，ＭＳＥＬも形成されている。
【００２５】
図３の断面模式図に示すように、半導体基板１００に形成されたＰウェル１０１の表面から内側にかけて、Ｎ型拡散領域１０３が形成されている。このＮ型拡散領域１０３は、Ｐウェル１０１の表面に低濃度のＮ型不純物をドーピングすることにより形成されている。ここで、Ｐウェル１０１とＮ型拡散領域１０３とによってＰＮ接合型のフォトダイオードＰＰＤが構成されている。
【００２６】
また、Ｐウェル１０１の表面から内側にかけて、Ｎ型拡散領域１０３と間隔を空けるようにして、素子分離領域１０２が形成されている。本例では、素子分離領域１０２として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が用いられている場合について説明するが、これに限られず、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）が用いられても良い。Ｎ型拡散領域１０３の表面を含む、素子分離領域１０２によって囲まれた基板表面（活性領域の表面）には、Ｐ型のピニング層（Ｐ＋領域）１０４が形成されている。このピニング層１０４は、素子分離領域１０２によって囲まれた基板表面にＰ型不純物をドーピングすることにより形成されている。
【００２７】
なお、フォトダイオードＰＰＤの外周辺（換言すると、Ｎ型拡散領域１０３の外周辺）は、図２において一点鎖線１１で示されている。また、素子分離領域１０２とそれに囲まれた活性領域との境界線は、図２において実線１０で示されている。ただし、素子分離領域１０２とそれに囲まれた領域との境界線のうち、配線層に隠れている境界線については、破線１０で示されている。
【００２８】
さらに、半導体基板１００の表面上（即ち、ピニング層１０４及び素子分離領域１０２の表面上）には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＯ２等の透明の絶縁膜であるＰＭＤ（ＰＭＤ；Ｐｒｅ  Ｍｅｔａｌ  Ｄｉｅｌｅｃｔｒｉｃ）１０５が形成されている。
【００２９】
固体撮像素子に用いられるフォトダイオードでは、通常、光信号によって励起された信号電子に加えて、熱励起による暗電流電子が生成される。この暗電流電子の出力は０に近いほどよく、暗電流の増大は、画質の劣化を生じさせる。
【００３０】
例えば、ピニング層１０４を持たないフォトダイオードの場合、フォトダイオードの構成要素の一つであるＮ型拡散領域１０３と、ＰＭＤ１０５と、の界面にダングリングボンドや結晶欠陥が多数存在するため、バンド構造の禁制帯領域に欠陥準位が生じてしまう。その結果、熱励起によって生成される暗電流電子が増加して、暗電流が増大してしまう。それに対し、ピニング層１０４を持つ埋め込みフォトダイオードＰＰＤの場合、熱励起によって生成された暗電流電子は、Ｐ型のピニング層１０４及びＰウェル１０１を伝搬してグランドに掃引される。それにより、暗電流の増大が抑制されるため、画像の品質劣化は抑制される。
【００３１】
続いて、図４を用いて、画素部５０のフォトダイオードＰＰＤが宇宙空間、原子力施設、放射線施設内等で用いられた場合の課題について説明する。図４には、図２に示す平面レイアウト図のＡ−Ａ’部分の断面が受ける放射線の影響が示されている。なお、図４では、図３において既に説明された符号の一部が省略されている。
【００３２】
図４に示すように、ガンマ線等の放射線がフォトダイオードＰＰＤに照射された場合、放射線の照射によって発生するトータルドーズ効果の電離作用により、ＰＭＤ１０５や素子分離領域１０２等の絶縁体中に電荷が生成される。この電荷のうち、負電荷である電子は、移動度が高いため、比較的短い時間で電極側に掃引され、電極において消滅する。それに対し、正電荷である正孔は、負電荷よりも移動度が低いため、絶縁体中に取り残されてしまう。この正電荷は、徐々に絶縁体外に掃引されるが、その過程において、絶縁体とシリコン基板との界面近傍に存在する欠陥にトラップされ、固定正電荷となる。
【００３３】
ここで、絶縁体の一つであるＰＭＤ１０５と、それに隣接するピニング層１０４と、の界面近傍に固定正電荷が発生した場合でも、Ｐ型不純物濃度の高いＰ型のピニング層１０４は、固定正電荷の影響を受けにくく、Ｎ型に反転する可能性は低い。したがって、ピニング層１０４による暗電流抑制の効果は維持される。
【００３４】
それに対し、もう一つの絶縁体である素子分離領域１０２と、それに隣接するＰウェル１０１と、の界面近傍に固定正電荷が発生した場合、素子分離領域１０２近傍のＰ型不純物濃度の低いＰウェル１０１は、固定正電荷の影響を受けてＮ型に反転し、Ｎ型反転領域１０６を形成する。
【００３５】
このとき、Ｎ型反転領域１０６と、フォトダイオードＰＰＤのＮ型拡散領域１０３と、の間には、Ｐ型不純物濃度が低くかつ薄いＰウェル１０１が存在するに過ぎず、Ｎ型反転領域１０６とＮ型拡散領域１０３とが空間電荷領域を介してつながった状態となりやすい。あるいは、Ｎ型反転領域１０６と、フォトダイオードＰＰＤのＮ型拡散領域１０３と、が直接的につながった状態となる可能性もある。それにより、素子分離領域１０２とＮ型反転領域１０６との界面において熱励起によって発生した暗電流電子のうち、Ｐウェル１０１からグランドに掃引されずに残った暗電流電子が、フォトダイオードＰＰＤのＮ型拡散領域１０３に流れ込むため、フォトダイオードＰＰＤに暗電流が蓄積され、その結果、画質が劣化してしまう。
【００３６】
このような問題を解決するため、発明者らは次に画素部６０を検討した。
【００３７】
（事前検討段階における画素部６０の説明）
図５は、図１に示す画素部１の第２比較例である画素部６０の平面レイアウト図である。図６は、図５に示す平面レイアウト図のＢ−Ｂ’部分の断面模式図である。なお、画素部６０の回路構成については、画素部１の場合と同様であるため、その説明を省略する。
【００３８】
図５及び図６に示すように、画素部６０には、画素部５０の場合と比較して、素子分離領域１０２とフォトダイオードＰＰＤ（より詳細にはＮ型拡散領域１０３）との間の基板表面から内側にかけて、ピニング層１０４よりもＰ型不純物濃度の高いＰ型のガードリング領域（Ｐ＋＋領域）１０７がさらに形成されている。より具体的には、Ｐ型のガードリング領域１０７は、素子分離領域１０２とフォトダイオードＰＰＤとの間の基板表面から内側にかけて、Ｎ型拡散領域１０３と分離するように、かつ、好ましくは素子分離領域１０２と隣接するように形成されている。
【００３９】
ここで、Ｐ型のガードリング領域１０７は、平面視上、素子分離領域１０２に囲まれた基板表面のうち、素子分離領域１０２の内周辺に沿って形成された基板表面に対して高濃度のＰ型不純物をドーピングすることにより形成される。また、Ｐ型のガードリング領域１０７は、接地電圧が供給される接地電圧線ＧＮＤに接続されている。画素部６０のその他の構造については、画素部５０の場合と同様であるため、その説明を省略する。
【００４０】
なお、Ｐ型のガードリング領域１０７は、例えば同じ半導体基板上に形成されるＰチャネルＭＯＳトランジスタのソース及びドレインとして用いられるＰ型拡散領域などと同じ製造工程で形成されることができる。また、ピニング層１０４は、Ｐ型のガードリング領域１０７を含む、素子分離領域１０２に囲まれた基板表面の全体にＰ型不純物をドーピングすることにより形成されることができる。
【００４１】
このように、画素部６０は、素子分離領域１０２とフォトダイオードＰＰＤとの間の基板表面にＰ型不純物濃度の高いＰ型のガードリング領域１０７を設けることにより、素子分離領域１０２とそれに隣接するＰウェル１０１との界面近傍に発生した固定正電荷の影響で素子分離領域１０２近傍のＰウェル１０１がＮ型に反転してしまうのを抑制している。それにより、素子分離領域１０２とＮ型反転領域１０６との界面において発生する暗電流電子が抑制されるため、素子分離領域１０２とＮ型反転領域１０６との界面からフォトダイオードＰＰＤのＮ型拡散領域１０３への暗電流電子の流れ込みが抑制される。
【００４２】
しかしながら、画素部６０でも、依然として、素子分離領域１０２とＮ型反転領域１０６との界面において発生した暗電流電子の抑制が十分ではないため、素子分離領域１０２とＮ型反転領域１０６との界面からフォトダイオードＰＰＤのＮ型拡散領域１０３への暗電流電子の流れ込みを十分に抑制することができなかった。
【００４３】
以下、図７を用いて、画素部６０のフォトダイオードＰＰＤが宇宙空間、原子力施設、放射線施設内等で用いられた場合の課題について説明する。図７には、図５に示す平面レイアウト図のＢ−Ｂ’部分の断面が受ける放射線の影響が示されている。なお、図７では、図６において既に説明された符号の一部が省略されている。
【００４４】
まず、Ｐ型不純物濃度の高いＰ型のガードリング領域１０７は、ＰチャネルＭＯＳトランジスタのソース及びドレインとして用いられるＰ型拡散領域などと同じ製造工程で形成されることが考えられる。その場合、図７に示すように、ガードリング領域１０７は、素子分離領域１０２とピニング層１０４との間の基板表面から基板内部の浅い領域にのみ形成される。そのため、素子分離領域１０２とそれに隣接するＰウェル１０１との界面は、依然として、基板内部の大部分（素子分離領域１０２の側面の大部分及び底面）において存在することになる。
【００４５】
そのため、基板内部に存在する素子分離領域１０２とそれに隣接するＰウェル１０１との界面近傍に固定正電荷が発生した場合、素子分離領域１０２近傍のＰ型不純物濃度の低いＰウェル１０１は、固定正電荷の影響を受けてＮ型に反転し、Ｎ型反転領域１０６を形成する。それにより、素子分離領域１０２とＮ型反転領域１０６との界面において熱励起によって発生した暗電流電子のうち、Ｐウェル１０１からグランドに掃引されずに残った暗電流電子が、フォトダイオードＰＰＤのＮ型拡散領域１０３に流れ込むため、フォトダイオードＰＰＤに暗電流が蓄積され、その結果、画質が劣化してしまう。
【００４６】
そこで、発明者らは、素子分離領域１０２とＰウェル１０１との界面において発生した暗電流電子がフォトダイオードＰＰＤに流れ込むのを防ぐことによって、放射線の照射に起因して生じる画質の劣化を防ぐことが可能な、実施の形態１にかかるＣＭＯＳイメージセンサ（固体撮像素子）を見いだした。
【００４７】
（実施の形態１に係る画素部１の説明）
図８は、図１に示す画素部１の平面レイアウト図である。なお、図８では、第１配線層のメタル以下が示されており、第２層以上のメタルは省略されている。図９は、図８に示す平面レイアウト図のＥ−Ｅ’部分の断面模式図である。また、図１０は、図８に示す画素部１が行列状に配置されたＣＭＯＳイメージセンサ２０の平面レイアウト図である。
【００４８】
図８及び図９に示すように、画素部１には、画素部５０の場合と比較して、素子分離領域１０２上に、素子分離領域１０２とＰウェル１０１との境界線１０及びその他のポリシリコン電極（例えばＭＯＳトランジスタのゲート電極）から十分に離れて、電極１０９ａが設けられている。換言すると、電極１０９ａは、素子分離領域１０２上に、素子分離領域１０２とＰウェル１０１との境界線１０及びその他のポリシリコン電極と接しないように配置されている。例えば、電極１０９ａは、電極１０９ａと境界線１０との距離が、素子分離領域１０２の基板表面からの深さ（ｚ軸方向の長さ）以上となるように配置されている。また、この電極１０９ａには、少なくともＰウェル１０１の電位よりも低い電圧Ｖｎｅｇが印加されている。より好ましくは、この電極１０９ａには、フォトダイオードＰＰＤの素子耐圧や、ＣＭＯＳ素子の素子耐圧（例えば、トランジスタＭＮ１のゲート耐圧及びドレイン−ソース耐圧を含む）を超えるような絶対値の負の電圧Ｖｎｅｇが印加されている。
【００４９】
なお、本実施の形態では、電極１０９ａが、ポリシリコンによって形成されている場合について説明するが、これに限られない。電極１０９ａは、ポリシリコンと同等の機能を実現可能な他の材料によって形成されていても良い。以下、電極１０９ａをポリシリコン電極１０９ａと称す。
【００５０】
具体的には、ポリシリコン電極１０９ａは、平面視上、フォトダイオードＰＰＤと、トランジスタＭＲ，ＭＤＲ，ＭＳＥＬと、の間の境界領域に設けられた素子分離領域１０２上の中央部分に線状に配置されている。つまり、ポリシリコン電極１０９ａは、素子分離領域１０２とフォトダイオードＰＰＤを含む活性領域との境界線、及び、素子分離領域１０２とトランジスタＭＲ，ＭＤＲ，ＭＳＥＬを含む活性領域との境界線、のそれぞれからできるだけ離れて（それぞれに接しないように）素子分離領域１０２上に配置されている。
【００５１】
また、図１０を参照すると、ポリシリコン電極１０９ａは、平面視上、画素部１のフォトダイオードＰＰＤと、画素部１に隣接する別の画素部１のフォトダイオードＰＰＤと、の間の境界領域に設けられた素子分離領域１０２上に、境界領域に沿って線状に配置されている。ここで、ポリシリコン電極１０９ａは、素子分離領域１０２と一方のフォトダイオードＰＰＤを含む活性領域との境界線、及び、素子分離領域１０２と他方のフォトダイオードＰＰＤを含む活性領域との境界線、のそれぞれからできるだけ離れて（それぞれに接しないように）素子分離領域１０２上に配置されている。
【００５２】
続いて、図１１を用いて、画素部１のフォトダイオードＰＰＤが宇宙空間、原子力施設、放射線施設等で用いられた場合の影響について説明する。図１１には、図９に示す断面が受ける放射線の影響及び本発明の効果が示されている。
【００５３】
図１１に示すように、ガンマ線等の放射線がフォトダイオードＰＰＤに照射された場合、放射線の照射によって発生するトータルドーズ効果の電離作用により、ＰＭＤ１０５や素子分離領域１０２等の絶縁体中に電荷が生成される。この電荷のうち、負電荷である電子は、移動度が高いため、比較的短い時間で電極側に掃引され、電極において消滅する。それに対し、正電荷である正孔は、負電荷よりも移動度が低いため、絶縁体中に取り残されてしまう。この正電荷は、徐々に絶縁体外に掃引されるが、その過程において、絶縁体とシリコン基板との界面近傍に存在する欠陥にトラップされ、固定正電荷となる。
【００５４】
ここで、絶縁体の一つであるＰＭＤ１０５と、それに隣接するピニング層１０４と、の界面近傍に固定正電荷が発生した場合でも、Ｐ型不純物濃度の高いＰ型のピニング層１０４は、固定正電荷の影響を受けにくく、Ｎ型に反転する可能性は低い。したがって、ピニング層１０４による暗電流抑制の効果は維持される。
【００５５】
それに対し、もう一つの絶縁体である素子分離領域１０２と、それに隣接するＰウェル１０１と、の界面近傍に固定正電荷が発生した場合、素子分離領域１０２近傍のＰ型不純物濃度の低いＰウェル１０１は、固定正電荷の影響を受けてＮ型に反転しやすい状態となっている。
【００５６】
そこで、本実施の形態では、負電圧Ｖｎｅｇが印可されたポリシリコン電極１０９ａを、素子分離領域１０２とＰウェル１０１との境界線１０から十分に離して、素子分離領域１０２上に配置している。それにより、ポリシリコン電極１０９ａからの電界が固定正電荷による電界の影響を打ち消すため、素子分離領域１０２近傍のＰウェル１０１は、Ｎ型に反転しにくくなってＰ型を維持する。それにより、素子分離領域１０２とＮ型反転領域との界面での暗電流電子の生成が抑制されるため、フォトダイオードＰＰＤのＮ型拡散領域１０３への暗電流電子の流れ込みが抑制される。その結果、放射線の照射に起因して生じる画質の劣化が抑制される。つまり、画素部１の耐放射線性が向上する。
【００５７】
なお、ポリシリコン電極１０９ａに負電圧Ｖｎｅｇが印加された状態で放射線が照射された場合、放射線の電離作用によって発生した電荷のうち、負電荷である電子は、相対的にプラス電位となる基板界面側に移動しやすくなるため、素子分離領域１０２とシリコン基板との界面近傍に存在する欠陥にトラップされた正孔（正電荷）と再結合しやすくなる。そのため、素子分離領域１０２とシリコン基板との界面近傍に形成される固定正電荷は減少する。それにより、素子分離領域１０２近傍のＰウェル１０１は、よりＮ型に反転しにくくなるため、より確実にＰ型を維持することができる。
【００５８】
また、本実施の形態では、ポリシリコン電極１０９ａが、ＭＯＳトランジスタのゲートとして用いられるポリシリコンなどと同じ製造工程で形成されることができる。つまり、ポリシリコン電極１０９ａを形成するための製造工程を別途追加する必要がない。そのため、プロセス設計の工数及び費用の増大が抑制される。
【００５９】
ここで、ポリシリコン電極１０９ａに、フォトダイオードＰＰＤの素子耐圧や、ＣＭＯＳ素子の素子耐圧を超えるような絶対値の負電圧Ｖｎｅｇが印加される場合、当該負電圧Ｖｎｅｇは、ＣＭＯＳイメージセンサで採用されるような通常の低電圧ＣＭＯＳプロセスでのゲート絶縁膜耐圧やソース−ドレイン間耐圧などによって規定される電圧耐圧を超えてしまう。そのため、仮に、負電圧Ｖｎｅｇが直接フォトダイオードＰＰＤやＣＭＯＳ素子に印加された場合、絶縁破壊や素子破壊が起こってしまう可能性がある。
【００６０】
しかしながら、本実施の形態では、ポリシリコン電極１０９ａは、十分な耐圧を有する素子分離領域１０２上にのみ配置されており、例えばＭＯＳトランジスタのゲート絶縁膜上である活性領域上には配置されていない。また、ポリシリコン電極１０９ａは、素子分離領域１０２上のうち、素子分離領域１０２とそれに囲まれる活性領域との境界線１０及びその他のポリシリコン電極から十分に離れて（接しないように）配置されている。そのため、ポリシリコン電極１０９ａからの負電圧ＶｎｅｇによってＭＯＳトランジスタのゲート絶縁膜が破壊されることはない。同様にして、ポリシリコン電極１０９ａからの負電圧ＶｎｅｇによってフォトダイオードＰＰＤやＣＭＯＳ素子などの素子が破壊されることはない。また、その他のポリシリコン電極、及び、シリコン基板に対しても絶縁耐圧が確保される。
【００６１】
さらに、ポリシリコン電極１０９ａと上層のメタル層との間には、素子分離領域１０２と同程度の十分な耐圧を有する層間絶縁膜（ＰＭＤ）が設けられている。そのため、ポリシリコン電極１０９ａからの負電圧Ｖｎｅｇによってメタル配線が破壊されることもない。
【００６２】
したがって、フォトダイオードＰＰＤやＣＭＯＳ素子などの絶縁耐圧が確保される範囲内であれば、負電圧Ｖｎｅｇの絶対値を大きくするほど、画素部１の耐放射線性を向上させることができる。
【００６３】
なお、ポリシリコン電極１０９ａを、素子分離領域１０２とそれに囲まれる活性領域との境界線１０から十分に離して配置することにより、素子分離領域１０２と活性領域（Ｐウェル１０１）の接触面全体に均一に電界をかけることができる。それにより、素子分離領域１０２近傍に存在するＰウェル１０１に対して均一にＮ型に反転することを抑制することができる。それにより、暗電流電子のフォトダイオードＰＰＤへの流れ込みが抑制されるとともに、フォトダイオードＰＰＤと他の素子との間にＮ型反転領域を介して流れるリーク電流が抑制される。
【００６４】
本実施の形態では、ポリシリコン電極１０９ａが、素子分離領域１０２上に設けられた場合について説明したが、これに限られない。ポリシリコン電極１０９ａは、素子分離領域１０２上に設けられた層間絶縁膜（ＰＭＤ）上に設けられていてもよい。
【００６５】
＜実施の形態２＞
実施の形態２では、フォトダイオードＰＰＤを囲むようにして設けられた素子分離領域に対して負電圧を印加することによってフォトダイオードＰＰＤの耐放射線性を向上させる場合について説明した。それに対し、実施の形態３では、ＣＭＯＳ素子（半導体素子）を囲むようにして設けられた素子分離領域に対して負電圧を印加することによって当該ＣＭＯＳ素子の耐放射線性を向上させている。以下、具体的に説明する。
【００６６】
図１２は、実施の形態２に係るＣＭＯＳ素子を備えたバッファ２の回路構成を示す図である。図１２に示すように、バッファ２は、２つのＣＭＯＳインバータを直列接続することによって構成されている。第１のＣＭＯＳインバータは、ＰチャネルＭＯＳトランジスタＭＰ１と、ＮチャネルＭＯＳトランジスタＭＮ１と、を有する。また、第２のＣＭＯＳインバータは、ＰチャネルＭＯＳトランジスタＭＰ２と、ＮチャネルＭＯＳトランジスタＭＮ２と、を有する。
【００６７】
トランジスタＭＰ１では、ソース（ＭＰ１＿Ｓ）が電源電圧線ＶＤＤに接続され、ドレイン（ＭＰ１＿Ｄ）がノードＮ１２に接続され、ゲート（ＭＰ１＿Ｇ）がノードＮ１１（入力端子）に接続されている。トランジスタＭＮ１では、ソース（ＭＮ１＿Ｓ）が接地電圧線ＧＮＤに接続され、ドレイン（ＭＮ１＿Ｄ）がノードＮ１２に接続され、ゲート（ＭＮ１＿Ｇ）がノードＮ１１（入力端子）に接続されている。
【００６８】
トランジスタＭＰ２では、ソース（ＭＰ２＿Ｓ）が電源電圧線ＶＤＤに接続され、ドレイン（ＭＰ２＿Ｄ）がノードＮ１３（出力端子）に接続され、ゲート（ＭＰ２＿Ｇ）がノードＮ１２に接続されている。トランジスタＭＮ２では、ソース（ＭＮ２＿Ｓ）が接地電圧線ＧＮＤに接続され、ドレイン（ＭＮ２＿Ｄ）がノードＮ１３（出力端子）に接続され、ゲート（ＭＮ２＿Ｇ）がノードＮ１２に接続されている。
【００６９】
図１３は、図１２に示すバッファ２を示す平面レイアウト図である。図１３に示すように、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は、何れも２段のくし型構造を有している。
【００７０】
まず、平面視上、半導体基板１００のＰウェル１０１には、トランジスタＭＮ１のソースとして用いられるＮ型拡散領域（ＭＮ１＿Ｓ）と、トランジスタＭＮ１のドレインとして用いられるＮ型拡散領域（ＭＮ１＿Ｄ）と、が形成されている。また、これらＮ型拡散領域間に形成されたＰウェル１０１上には、トランジスタＭＮ１のゲートとして用いられるポリシリコン（ＭＮ１＿Ｇ）が形成されている。Ｎ型拡散領域ＭＮ１＿Ｓは、接地電圧線ＧＮＤに接続され、Ｎ型拡散領域ＭＮ１＿Ｄは、ノードＮ１２のメタル配線に接続され、ポリシリコンＭＮ１＿Ｇは、ノードＮ１１のメタル配線に接続されている。
【００７１】
同様に、平面視上、半導体基板１００のＰウェル１０１には、トランジスタＭＮ２のソースとして用いられるＮ型拡散領域（ＭＮ２＿Ｓ）と、トランジスタＭＮ２のドレインとして用いられるＮ型拡散領域（ＭＮ２＿Ｄ）と、が形成されている。また、これらＮ型拡散領域間に形成されたＰウェル１０１上には、トランジスタＭＮ２のゲートとして用いられるポリシリコン（ＭＮ２＿Ｇ）が形成されている。Ｎ型拡散領域ＭＮ２＿Ｓは、接地電圧線ＧＮＤに接続され、Ｎ型拡散領域ＭＮ２＿Ｄは、ノードＮ１３のメタル配線に接続され、ポリシリコンＭＮ２＿Ｇは、ノードＮ１２のメタル配線に接続されている。
【００７２】
また、平面視上、トランジスタＭＮ１の形成領域（Ｐウェル１０１）を囲むように、かつ、トランジスタＭＮ２の形成領域（Ｐウェル１０１）を囲むようにして、素子分離領域１０２（図１３において不図示）が形成されている。なお、図１３では、素子分離領域１０２とそれに囲まれるトランジスタＭＮ１，ＭＮ２の形成領域との境界線は、実線１０で示されている。ただし、ポリシリコンやメタル配線に隠れている境界線については、破線１０で示されている。
【００７３】
さらに、トランジスタＭＮ１，ＭＮ２を囲む素子分離領域１０２上には、素子分離領域１０２とそれに囲まれる活性領域との境界線１０から十分に離れて、ポリシリコン電極１０９ｂが設けられている。換言すると、電極１０９ｂは、素子分離領域１０２上に、素子分離領域１０２とそれに囲まれる活性領域との境界線１０及びその他のポリシリコン電極（例えばＭＯＳトランジスタのゲート電極）と接しないように配置されている。例えば、電極１０９ｂは、電極１０９ｂと境界線１０との距離が、素子分離領域１０２の基板表面からの深さ（ｚ軸方向の長さ）以上となるように配置されている。また、このポリシリコン電極１０９ｂには、少なくともＰウェル１０１の電位よりも低い電圧Ｖｎｅｇ１が印加されている。より好ましくは、このポリシリコン電極１０９ｂには、ＣＭＯＳ素子の素子耐圧（例えば、トランジスタＭＮ１のゲート耐圧及びドレイン−ソース耐圧を含む）を超えるような絶対値の負の電圧Ｖｎｅｇ１が印加されている。
【００７４】
より具体的には、ポリシリコン電極１０９ｂは、トランジスタＭＮ１とトランジスタＭＮ２との間の境界領域に設けられた素子分離領域１０２上に、境界領域に沿って線状に配置されている。ここで、ポリシリコン電極１０９ｂは、素子分離領域１０２とトランジスタＭＮ１の形成領域との境界線、及び、素子分離領域１０２とトランジスタＭＮ２の形成領域との境界線、のそれぞれからできるだけ離れて（それぞれに接しないように）素子分離領域１０２上に配置されている。
【００７５】
次に、平面視上、半導体基板１００のＮウェル１１０には、トランジスタＭＰ１のソースとして用いられるＰ型拡散領域（ＭＰ１＿Ｓ）と、トランジスタＭＰ１のドレインとして用いられるＰ型拡散領域（ＭＰ１＿Ｄ）と、が形成されている。また、これらＰ型拡散領域間に形成されたＮウェル１１０上には、トランジスタＭＰ１のゲートとして用いられるポリシリコン（ＭＰ１＿Ｇ）が形成されている。Ｐ型拡散領域ＭＰ１＿Ｓは、電源電圧線ＶＤＤに接続され、Ｐ型拡散領域ＭＰ１＿Ｄは、ノードＮ１２のメタル配線に接続され、ポリシリコンＭＰ１＿Ｇは、ノードＮ１１のメタル配線に接続されている。
【００７６】
同様に、平面視上、半導体基板１００のＮウェル１１０には、トランジスタＭＰ２のソースとして用いられるＰ型拡散領域（ＭＰ２＿Ｓ）と、トランジスタＭＰ２のドレインとして用いられるＰ型拡散領域（ＭＰ２＿Ｄ）と、が形成されている。また、これらＰ型拡散領域間に形成されたＮウェル１１０上には、トランジスタＭＰ２のゲートとして用いられるポリシリコン（ＭＰ２＿Ｇ）が形成されている。Ｐ型拡散領域ＭＰ２＿Ｓは、電源電圧線ＶＤＤに接続され、Ｐ型拡散領域ＭＰ２＿Ｄは、ノードＮ１３のメタル配線に接続され、ポリシリコンＭＰ２＿Ｇは、ノードＮ１２のメタル配線に接続されている。
【００７７】
また、トランジスタＭＰ１の形成領域（Ｎウェル１１０）を囲むように、かつ、トランジスタＭＰ２の形成領域（Ｎウェル１１０）を囲むようにして、素子分離領域１０２（図１３において不図示）が形成されている。なお、図１３では、素子分離領域１０２とそれに囲まれるトランジスタＭＰ１，ＭＰ２の形成領域との境界線は、実線１０で示されている。ただし、ポリシリコンやメタル配線に隠れている境界線については、破線１０で示されている。
【００７８】
さらに、トランジスタＭＰ１，ＭＰ２を囲む素子分離領域１０２上には、素子分離領域１０２とそれに囲まれる活性領域との境界線１０から十分に離れて、ポリシリコン電極１０９ｃが設けられている。換言すると、電極１０９ｃは、素子分離領域１０２上に、素子分離領域１０２とそれに囲まれる活性領域との境界線１０及びその他のポリシリコン電極（例えばＭＯＳトランジスタのゲート電極）と接しないように配置されている。例えば、電極１０９ｃは、電極１０９ｃと境界線１０との距離が、素子分離領域１０２の基板表面からの深さ（ｚ軸方向の長さ）以上となるように配置されている。また、ポリシリコン電極１０９ｂ，１０９ｃは、互いに電気的に分離するようにして配置されている。このポリシリコン電極１０９ｃには、少なくともＮウェル１１０の電位よりも低い電圧Ｖｎｅｇ２が印加されている。より好ましくは、このポリシリコン電極１０９ｃには、Ｎウェル１１０の電位よりも、ＣＭＯＳ素子の素子耐圧（例えば、トランジスタＭＰ１のゲート耐圧及びドレイン−ソース耐圧を含む）を超える電圧分低い電圧Ｖｎｅｇ２が印加されている。
【００７９】
より具体的には、例えば、ポリシリコン電極１０９ｃは、トランジスタＭＰ１とトランジスタＭＰ２との間の境界領域に設けられた素子分離領域１０２上に、境界領域に沿って線状に配置されている。ここで、ポリシリコン電極１０９ｃは、素子分離領域１０２とトランジスタＭＰ１の形成領域との境界線、及び、素子分離領域１０２とトランジスタＭＰ２の形成領域との境界線、のそれぞれからできるだけ離れて（それぞれに接しないように）素子分離領域１０２上に配置されている。
【００８０】
続いて、ＣＭＯＳ素子を備えたバッファ２が宇宙空間、原子力施設、放射線施設等で用いられた場合の影響について説明する。
【００８１】
例えば、ガンマ線等の放射線がＣＭＯＳ素子に照射された場合、放射線の照射によって発生するトータルドーズ効果の電離作用により、素子分離領域１０２等の絶縁体中に電荷が生成される。この電荷のうち、負電荷である電子は、移動度が高いため、比較的短い時間で電極側に掃引され、電極において消滅する。それに対し、正電荷である正孔は、負電荷よりも移動度が低いため、絶縁体中に取り残されてしまう。この正電荷は、徐々に絶縁体外に掃引されるが、その過程において、絶縁体とシリコン基板との界面近傍に存在する欠陥にトラップされ、固定正電荷となる。
【００８２】
ここで、素子分離領域１０２と、それに隣接するＰウェル１０１と、の界面近傍に固定正電荷が発生した場合、素子分離領域１０２近傍のＰ型不純物濃度の低いＰウェル１０１は、固定正電荷の影響を受けてＮ型に反転しやすい状態となっている。それにより、トランジスタＭＮ１，ＭＮ２のＮチャネルが素子分離領域１０２近傍のＮ型反転領域にまで誘起されてしまう可能性がある。この場合、トランジスタＭＮ１，ＭＮ２では、リーク電流が増大したり、閾値電圧（絶対値）が期待値よりも低くなってしまったりする可能性がある。
【００８３】
また、素子分離領域１０２と、それに隣接するＮウェル１１０と、の界面近傍に固定正電荷が発生した場合、固定正電荷の影響で、トランジスタＭＰ１，ＭＰ２において形成されるＰチャネルの狭チャネル化が進む可能性がある。この場合、トランジスタＭＰ１，ＭＰ２の閾値電圧（絶対値）が期待値よりも高くなってしまう可能性がある。
【００８４】
そこで、本実施の形態では、負電圧Ｖｎｅｇ１が印加されたポリシリコン電極１０９ｂを、素子分離領域１０２とＰウェル１０１との境界線１０から十分に離して、素子分離領域１０２上に配置している。それにより、ポリシリコン電極１０９ｂからの電界が固定正電荷による電界の影響を打ち消すため、素子分離領域１０２近傍のＰウェル１０１は、Ｎ型に反転しにくくなってＰ型を維持する。それにより、トランジスタＭＮ１，ＭＮ２において形成されるＮチャネルが素子分離領域１０２近傍のＮ型反転領域にまで誘起されるのを防ぐことができるため、トランジスタＭＮ１，ＭＮ２のリーク電流の増大や閾値電圧の低下が抑制される。つまり、トランジスタＭＮ１，ＭＮ２の耐放射線性が向上する。
【００８５】
また、本実施の形態では、低電圧Ｖｎｅｇ２が印可されたポリシリコン電極１０９ｃを、素子分離領域１０２とＮウェル１１０との境界線１０から十分に離して、素子分離領域１０２上に配置している。それにより、ポリシリコン電極１０９ｃからの電界が固定正電荷による電界の影響を打ち消すため、トランジスタＭＰ１，ＭＰ２において形成されるＰチャネルの狭チャネル化を防ぐことができる。それにより、トランジスタＭＰ１，ＭＰ２の閾値電圧（絶対値）の増大が抑制される。つまり、トランジスタＭＰ１，ＭＰ２の耐放射線性が向上する。
【００８６】
さらに、本実施の形態では、ポリシリコン電極１０９ｂ，１０９ｃが、ＭＯＳトランジスタのゲートとして用いられるポリシリコンなどと同じ製造工程で形成されることができる。つまり、ポリシリコン電極１０９ｂ，１０９ｃを形成するための製造工程を別途追加する必要がない。そのため、プロセス設計の工数及び費用の増大が抑制される。
【００８７】
なお、特許文献１に開示されたＭＯＳトランジスタでは、チャネルの形状などが変則的であるため、回路設計やレイアウト設計を行う場合、一般的なモデルパラメータを用いた回路シミュレーションによる設計や、レイアウト検証ツールなどによるトランジスタのサイズ（例えばゲート幅、ゲート長）の認識が困難である。それに対し、本実施の形態に係るトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２では、ポリシリコン電極１０９ｂ，１０９ｃ以外の形状が一般的なＭＯＳトランジスタの場合と同じであるため、回路設計やレイアウト設計を行う場合、一般的なモデルパラメータ及び検証ツールの環境を用いることができる。
【００８８】
本実施の形態では、本発明がＣＭＯＳ素子に適用された場合について説明したが、これに限られない。当然ながら、本発明は、ＮチャネルＭＯＳトランジスタのみに適用されてもよいし、ＰチャネルＭＯＳトランジスタのみに適用されてもよい。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。例えば、各ＭＯＳトランジスタの導電型は、Ｐ型からＮ型、Ｎ型からＰ型にそれぞれ置き換えられてもよい。
【符号の説明】
【００９０】
１  画素部
２  バッファ
４  転送ゲート駆動ライン
５  リセット信号線
６  行選択信号線
１０  素子分離領域とそれに囲まれた活性領域との境界線
１１  Ｎ型拡散領域の外周辺
２０  ＣＭＯＳイメージセンサ
１００  半導体基板
１０１  Ｐウェル
１０２  素子分離領域
１０３  Ｎ型拡散領域（Ｎ−領域）
１０４  ピニング層
１０５  ＰＭＤ（絶縁膜）
１０６  Ｎ型反転領域
１０７  ガードリング領域（Ｐ＋＋領域）
１０８  Ｎ型拡散領域（Ｎ＋＋領域）
１０９  ポリシリコン
１０９ａ  ポリシリコン電極
１０９ｂ  ポリシリコン電極
１０９ｃ  ポリシリコン電極
１１０  Ｎウェル
ＦＤ  浮遊拡散容量
ＭＮ１，ＭＮ２  ＮチャネルＭＯＳトランジスタ
ＭＰ１，ＭＰ２  ＰチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｎ１３  ノード
ＰＰＤ  フォトダイオード
ＭＴＧ  トランスファトランジスタ
ＭＲ  リセットトランジスタ
ＭＤＲ  増幅トランジスタ
ＭＳＥＬ  行選択トランジスタ
ＧＮＤ  接地電圧線
ＶＤＤ  電源電圧線
ＶＯＵＴ  出力信号線
【図１】
2019201164.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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