(57)【要約】【課題】セルピッチを縮小することができ、オン抵抗の低減が可能な絶縁ゲート型半導体装置を提供する。【解決手段】第１導電型のドリフト層２と、ドリフト層２の表面に配置された第２導電型のベース領域６ａと、ベース領域６ａの表面に第１導電型のソース領域８ａと第２導電型の第１コンタクト領域７ａとが選択的に設けられる。トレンチ９はソース領域８ａ，第１コンタクト領域７ａ、およびベース領域６ａを貫通して格子状に設けられ、トレンチ９によって格子状に配列された多角形状の活性セル柱２０が区画される。トレンチ９の内側に絶縁ゲート型電極構造（１０，１１）が設けられている。各々の活性セル柱２０はソース領域８ａ，第１コンタクト領域７ａ、およびベース領域６ａを備えており、活性セル柱２０の上部表面では、第１コンタクト領域７ａは活性セル柱２０の外周と接している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層の表面に配置された第２導電型のベース領域と、
前記ベース領域の表面に選択的に設けられた、前記ドリフト層よりも不純物密度の高い第１導電型のソース領域と、
前記ベース領域の表面に選択的に設けられた、前記ベース領域よりも不純物密度の高い第２導電型の第１コンタクト領域と、
前記ソース領域，前記第１コンタクト領域、および前記ベース領域を貫通するトレンチによって区画された、格子状に配列された多角形状のセル柱と、
前記トレンチの内側に設けられた絶縁ゲート型電極構造と、を備え、
前記セル柱は前記ソース領域，前記第１コンタクト領域、および前記ベース領域を備えており、
前記セル柱の上部表面では、前記第１コンタクト領域は前記セル柱の外周と接していることを特徴とする絶縁ゲート型半導体装置
【請求項２】
前記セル柱の上部表面において、前記第１コンタクト領域と接していない前記セル柱の外周はすべて、前記ソース領域と接することを特徴とする請求項１に記載の絶縁ゲート型半導体装置
【請求項３】
前記格子状が、前記セル柱の中心をつなぐ直線が規則性をもって交差する請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記セル柱の上部表面が、＜０００１＞方向に対して＜１１−２０＞方向に２°以上、８°以下のオフ角を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記トレンチの底部に接して埋め込まれた、前記ベース領域よりも高不純物密度の第２導電型のゲート底保護領域を更に備えることを特徴とする請求項１〜４のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項６】
前記セル柱の上部表面の外周に接するように前記ベース領域に設けられた第２コンタクト領域と、
前記ベース領域の底部に設けられ、前記２コンタクト領域と前記ゲート底保護領域を電気的に接続するベース底埋込領域と、
をさらに含むことを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第２コンタクト領域は、前記セル柱の外周のすべてに接することを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項８】
前記セル柱の高さ方向に垂直な断面形状が、矩形、六角形及び八角形のいずれかであることを特徴とする請求項１〜７のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項９】
前記上面における前記セル柱の高さ方向に垂直な断面が六角形であり、該六角形の互いに平行な１組の辺が＜１１−２０＞方向に延伸することを特徴とする請求項１〜７のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記第１コンタクト領域が、前記セル柱の｛１−１００｝面に接して設けられることを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記セル柱の前記第１コンタクト領域のそれぞれが、前記ドリフト層の主面上において、＜１−１００＞方向に伸びる線上に配置されることを特徴とする請求項９又は１０に記載の絶縁ゲート型半導体装置。
【請求項１２】
第１導電型のドリフト層の表面に、第２導電型のベース領域を形成する工程と、
前記ベース領域の表面に、前記ドリフト層よりも高不純物密度の第１導電型のソース領域を形成する工程と、
前記ベース領域の表面に、前記ベース領域よりも高不純物密度の第２導電型の第１コンタクト領域を形成する工程と、
前記ソース領域，前記第１コンタクト領域、および前記ベース領域を貫通するトレンチを形成することにより、格子状に配列された多角形状のセル柱を区画する工程と、
前記トレンチの内側にゲート絶縁膜とゲート電極からなる絶縁ゲート型電極構造を形成する工程と、
を備え、
前記セル柱は前記ソース領域，前記第１コンタクト領域、および前記ベース領域を備えるように形成され、
前記セル柱の上部表面では、前記第１コンタクト領域は前記セル柱の外周と接するように形成されることを特徴とする絶縁ゲート型半導体装置の製造方法
【請求項１３】
前記セル柱の上部表面において、前記ソース領域は、前記第１コンタクト領域と接していない前記セル柱の外周はすべて前記ソース領域と接するように形成されることを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１４】
前記トレンチの底部に接して埋め込まれた、前記ベース領域よりも高不純物密度の第２導電型のゲート底保護領域を形成する工程を更に備えることを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１５】
前記セル柱の外周に接するように前記ベース領域の上部表面に設けられた第２コンタクト領域を形成する工程と、
前記第２コンタクト領域の下部に、前記２コンタクト領域と前記ゲート底保護領域を電気的に接続するベース底埋込領域を形成する工程と、
をさらに含むことを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１６】
前記第２コンタクト領域は、前記セル柱の外周のすべてに接するように形成されることを特徴とする請求項１５に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１７】
前記第１コンタクト領域はストライプ状に形成されることを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法に係り、特にトレンチゲート構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）を用いたパワー半導体装置において、大電流化及び高速性の要求に対応する改良が進められているが、現在では材料限界に近いところに達している。そのため、Ｓｉに代わる半導体材料として、低オン抵抗、高速特性、高耐圧、低損失、及び高温特性等の優れた特性を有する広バンドギャップ半導体である炭化珪素（ＳｉＣ）が注目されている。ＳｉＣの特性を生かすため、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のセルの形状や、チャネルが形成される領域を制限する構成が提案されている。
【０００３】
例えば、特許文献１は、セルの平面形状を一組の長辺を含む六角形とし、ソース領域の内側に設けたコンタクト領域の面積を確保して接触抵抗を低減することが提案されている。特許文献２は、多角形状又はストライプ形状のベース領域において、ソース領域を島状に配置して、ベース領域の抵抗を低減し、破壊耐量を向上させている。特許文献１及び２では、半導体層表面に平行にチャネル領域が形成される平面ゲート型ＭＯＳＦＥＴを用いている。平面ゲート構造では、隣接するチャネル領域から空乏層が伸びて電流路を狭めるＪＦＥＴ効果のため、セルピッチの縮小が困難である。
【０００４】
トレンチゲート型のＭＯＳＦＥＴでは、半導体層に掘り込まれたトレンチの側面にチャネル領域が形成される。トレンチゲート型ＭＯＳＦＥＴは、平面型ＭＯＳＦＥＴに比べてセルピッチの縮小によりチャネル密度を高くでき、オン抵抗の低減が可能となるため、低損失化が期待できる。
【０００５】
例えば、特許文献３では、多角形状の島状半導体領域にソース領域を設け、島状半導体領域を囲むトレンチの側面に絶縁膜を形成して信頼性の高いゲート絶縁膜を得ている。特許文献４は、オフ角を有する基板上の半導体層に掘り込んだトレンチの側面のうち、高移動度の側面にチャネル領域を形成し、低移動度の側面にはチャネルを形成しないようにして、オン抵抗の増加を抑制している。
【０００６】
特許文献３及び４のトレンチゲート構造では、トレンチ底のゲート絶縁膜に高電界が印加されることにより絶縁破壊が起こる懸念がある。一方、特許文献５では、トレンチ底部にｐ型の保護領域を設け、保護領域の電位を固定するｐ型の半導体領域をトレンチ側面に形成して、電界緩和することによりゲート絶縁膜の絶縁破壊を抑制している。特許文献６は、トレンチ底部にｐ型保護領域を格子状に配置してゲート絶縁膜底部の電界集中を緩和している。更に、特許文献６では、ゲート電極で区画されたセルの１つを保護領域に接続するコンタクト領域として、コンタクト領域の面積を確保して保護領域との抵抗を低減している。
【０００７】
従来のＭＯＳＦＥＴにおいては、トレンチ底部に保護領域を設けてゲート絶縁膜の絶縁破壊を防止している。更に、保護領域の端部における電界集中を緩和するため、ソース領域の下部にもｐ型埋め込み領域を設けている。この場合、トレンチ底部の保護領域とソース領域下部の埋め込み領域との間にｎ型ドリフト領域が挟まれ、ＪＦＥＴ効果による寄生抵抗が存在する。寄生抵抗によるオン抵抗の増加を抑制するためには、保護領域と埋め込み領域に挟まれたドリフト領域の幅（ＪＦＥＴ幅）を一定以上確保する必要がある。このため、セルピッチの縮小が困難となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１５−９９８４５号公報
【特許文献２】再表２０１６／０３９０７０号公報
【特許文献３】特開平１０−２９００１０号公報
【特許文献４】特許第５６７３３９３号公報
【特許文献５】特許第６１７７８１２号公報
【特許文献６】特許第５７１０６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記課題に鑑み、本発明は、セルピッチを縮小することができ、オン抵抗の低減が可能な絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層の表面に配置された第２導電型のベース領域と、（ｃ）ベース領域の表面に選択的に設けられた、ドリフト層よりも不純物密度の高い第１導電型のソース領域と、（ｄ）ベース領域の表面に選択的に設けられた、ベース領域よりも不純物密度の高い第２導電型の第１コンタクト領域と、（ｅ）ソース領域，第１コンタクト領域、およびベース領域を貫通するトレンチによって区画された、格子状に配列された多角形状のセル柱と、（ｆ）トレンチの内側に設けられた絶縁ゲート型電極構造と、を備え、セル柱はソース領域，第１コンタクト領域、およびベース領域を備えており、セル柱の上部表面では、第１コンタクト領域はセル柱の外周と接している絶縁ゲート型半導体装置であることを要旨とする。
【００１１】
本発明の他の態様は、（ａ）第１導電型のドリフト層の表面に、第２導電型のベース領域を形成する工程と、（ｂ）ベース領域の表面に、ドリフト層よりも高不純物密度の第１導電型のソース領域を形成する工程と、（ｃ）ベース領域の表面に、ベース領域よりも高不純物密度の第２導電型の第１コンタクト領域を形成する工程と、（ｄ）ソース領域，第１コンタクト領域、およびベース領域を貫通するトレンチを形成することにより、格子状に配列された多角形状のセル柱を区画する工程と、（ｅ）トレンチの内側にゲート絶縁膜とゲート電極からなる絶縁ゲート型電極構造を形成する工程と、を備え、セル柱はソース領域，第１コンタクト領域、およびベース領域を備えるように形成され、セル柱の上部表面では、第１コンタクト領域はセル柱の外周と接するように形成される絶縁ゲート型半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１２】
本発明によれば、セルピッチを縮小することができ、オン抵抗の低減が可能な絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る絶縁ゲート型半導体装置の一例を示す断面概略図である。
【図２】図１のＡ−Ａ線における絶縁ゲート型半導体装置の上面図である。
【図３】本発明の実施形態に係る絶縁ゲート型半導体装置のユニットセルを説明するための上面概略図である。
【図４】図３のＢ−Ｂ線から垂直に切った活性セル柱の要部断面図である。
【図５】従来の絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。
【図６】図５に示したＣ−Ｃ線から垂直に切った活性セル柱の要部断面図である。
【図７】従来の絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。
【図８】図７に示したＤ−Ｄ線から垂直に切った活性セル柱の要部断面図である。
【図９】トレンチの側壁面の面方位を説明するための概略図である。
【図１０】トレンチの側壁面の面方位を説明するための概略図である。
【図１１】トレンチの側壁面の面方位とゲート電圧及び移動度の関係を表すグラフである。
【図１２】トレンチ側壁に形成されるチャネル面の回転角度とドレイン電流比との関係を表すグラフである。
【図１３】本発明の実施形態に係る絶縁ゲート型半導体装置の活性セル柱の配置方位を説明するための平面図である。
【図１４】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための（ａ）上面図、及び（ｂ）断面図である。
【図１５】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１４に引き続く（ａ）上面図、及び（ｂ）断面図である。
【図１６】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１５に引き続く（ａ）上面図、及び（ｂ）断面図である。
【図１７】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１６に引き続く（ａ）上面図、及び（ｂ）断面図である。
【図１８】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１７に引き続く（ａ）上面図、及び（ｂ）断面図である。
【図１９】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１８に引き続く（ａ）上面図、及び（ｂ）断面図である。
【図２０】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１９に引き続く断面図である。
【図２１】実施形態に係る絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの一例を示す上面図である。
【図２２】実施形態に係る絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの他の例を示す上面図である。
【図２３】実施形態に係る絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの他の例を示す上面図である。
【図２４】実施形態に係る絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの他の例を示す上面図である。
【図２５】実施形態の第１変形例に係る絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。
【図２６】実施形態の第１変形例に係る絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。
【図２７】実施形態の第２変形例に係る絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。
【図２８】従来の絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。
【図２９】実施形態の第２変形例に係る絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。
【図３０】実施形態の第３変形例に係る絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。
【図３１】図３０に示した絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの一例を示す上面図である。
【図３２】チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の一例を示すグラフである。
【図３３】チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の他の例を示すグラフである。
【図３４】チャネル幅をユニットセル面積で割った値とつぶし幅との関係の一例を示すグラフである。
【図３５】つぶし幅を変化させた場合での、チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の一例を示すグラフである。
【図３６】ＪＦＥＴ幅を変化させた場合での、チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の一例を示すグラフである。
【発明を実施するための形態】
【００１４】
以下において、本発明の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
本明細書において、「ソース領域」とは、ＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ）やＭＩＳ静電誘導トランジスタ（ＭＩＳＳＩＴ）においてソース領域を意味するが、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域を、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のＭＩＳ複合型のサイリスタにおいてはカソード領域を意味する。「ドレイン領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはドレイン領域を、ＩＧＢＴにおいてはコレクタ領域を、ＭＩＳ複合型のサイリスタにおいてはアノード領域を意味する。
【００１６】
以下の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００１７】
更に、以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、現実の絶縁ゲート型半導体装置の構造における「上」「下」の定義を限定するものではない。例えば、図示する絶縁ゲート型半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００１８】
＜絶縁ゲート型半導体装置の構造＞
本発明の実施形態に係る絶縁ゲート型半導体装置はトレンチゲート型ＭＩＳＦＥＴであり、図１に示すように、第１導電型（ｎ-型）のドリフト層２、及び第２導電型（ｐ型）のベース領域６ａ、６ｂを備える。ドリフト層２及びベース領域６ａ、６ｂは、以下に説明するソース領域８ａ等の他の半導体領域を含めて、六方晶系の半導体結晶を基礎とする。ベース領域６ａ、６ｂはドリフト層２に注入されるキャリアの注入を制御する領域である。ドリフト層２は、ベース領域６ａ、６ｂから注入されたキャリアがドリフト電界で走行する領域である。ドリフト層２とベース領域６ａ、６ｂとの間には、ドリフト層２よりも高不純物密度のｎ型の電流拡散層３が設けられる。電流拡散層３はドリフト層２に注入されるキャリアの広がり抵抗を低減させる機能を有する。なお、電流拡散層３が無く、電流拡散層３の上面の位置でドリフト層２の上面がベース領域６ａ，６ｂに接していてもよい。
【００１９】
ベース領域６ａの上部には、ドリフト層２よりも高不純物密度のｎ＋型のソース領域８ａが設けられる。ベース領域６ａの上部には、ソース領域８ａに接するようにベース領域６ａ，６ｂよりも高不純物密度のｐ＋型の第１コンタクト領域７ａが設けられる。また、ベース領域６ｂの上部にはベース領域６ａ，６ｂよりも高不純物密度のｐ＋型の第２コンタクト領域７ｂが設けられる。ソース領域８ａ、並びに第１及び第２コンタクト領域７ａ、７ｂに接し、ベース領域６ａ，６ｂを貫通して電流拡散層３に達するようにトレンチ９が設けられる。六方晶系の半導体結晶を貫通するトレンチ９の内部となる底面及び側面に設けられたゲート絶縁膜１０を介してゲート電極１１が埋め込まれ、絶縁ゲート型電極構造（１０，１１）を構成する。
【００２０】
ゲート絶縁膜１０としては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜等の誘電体膜が採用可能である。更に、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜等の誘電体膜も採用可能である。又、これら誘電体膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等を用いても良い。ゲート電極１１の材料としては、例えば燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。
【００２１】
ゲート電極１０上には層間絶縁膜１２を介してソース電極１５が配置される。層間絶縁膜１２としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１２としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。
【００２２】
層間絶縁膜１２の間に露出したソース領域８ａ、並びに第１及び第２コンタクト領域７ａ，７ｂそれぞれに物理的に接するようにソースコンタクト層１３が設けられる。層間絶縁膜１２及びソースコンタクト層１３を覆うようにバリアメタル層１４が設けられる。ソース電極１５は、バリアメタル層１４及びソースコンタクト層１３を介してソース領域８ａ、並びに第１及び第２コンタクト領域７ａ，７ｂに電気的に接続されている。例えば、ソースコンタクト層１３がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層１４が窒化チタン（ＴｉＮ）膜、ソース電極１５がアルミニウム（Ａｌ）膜で構成できる。ソース電極１５は、ゲート表面電極（図示省略）と分離して配置されている。
【００２３】
ドリフト層２の下面には、図１に示すように、ドリフト層２に接してｎ＋型のドレイン領域１が配置されている。ドレイン領域１の下面には、ドレイン電極１６が配置されている。ドレイン電極１６としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を積層してもよい。
【００２４】
実施形態に係る絶縁ゲート型半導体装置においては、ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成され、ドリフト層２はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成された構造を例示する。ドレイン領域１及びドリフト層２を含む実施形態に係る絶縁ゲート型半導体装置を構成する半導体領域はＳｉＣに限定されない。ＳｉＣの他にも、例えば窒化ガリウム（ＧａＮ）、ロンズデーライト（六方晶ダイヤモンド）又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い六方晶系の半導体材料がそれぞれ使用可能である。室温における禁制帯幅は４Ｈ−ＳｉＣでは３．２６ｅＶ、６Ｈ−ＳｉＣでは３．０２ｅＶ、ＧａＮでは３．４ｅＶ、ダイヤモンドでは５．５ｅＶ、ＡｌＮでは６．２ｅＶの値が報告されている。禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体がドレイン領域１及びドリフト層２等として使用可能であるが、ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義される場合が多い。本発明ではワイドバンドギャップ半導体の禁制帯幅を、４Ｈ−ＳｉＣの室温における禁制帯幅３．２６ｅＶを基準として説明する。
【００２５】
図１に示すように、ソース領域８ａ及び第１コンタクト領域７ａを有する活性セル柱２０、及び第２コンタクト領域７ｂを有するコンタクトセル柱２１が、トレンチ９により区画される。図２に示すように、ソース領域８ａ、並びに第１及び第２コンタクト領域７ａ、７ｂが成す主面上で、活性セル柱２０及びコンタクトセル柱２１を構成する六角柱状の領域は格子状（ハニカム状）に林立して配置される。「六角柱状」と表記するのは、側壁が垂直ではない六角錐台等の形状を含ませる意である（図９及び図１０参照。）。図２の列方向において、隣接する列の活性セル柱２０及びコンタクトセル柱２１とは互いに２分の１だけずれ、逆ハニカム構造をなすように林立して配置される。活性セル柱２０及びコンタクトセル柱２１は、それぞれ六角柱状に突出する。例えば、１個のコンタクトセル柱２１と、コンタクトセル柱２１の周辺に配置した６個の活性セル柱とでユニットセル２２が構成される。なお、ユニットセル２２に含まれる活性セル柱２０及びコンタクトセル柱２１の数は限定されない。また、コンタクトセル柱２１の位置もユニットセル２２の中心に限定されない。
【００２６】
図１に示すように、トレンチ９の底部のゲート絶縁膜１０を逆バイアス時の高電圧から保護するために、トレンチ９の底部には、ｐ＋型のゲート底保護領域４ａが配置されている。また、第２コンタクト領域７ｂの下方のベース領域６ｂの下面側には、ｐ＋型のベース底埋込領域（４ｂ，５）が積層構造で配置されている。積層構造（２層構造）をなすベース底埋込領域（４ｂ，５）の下層の第１埋込領域４ｂは、ゲート底保護領域４ａと同じ水平レベルに設けられ、コンタクトセル柱２１を区画するトレンチ９のゲート底保護領域４ａに電気的に接続される。２層構造をなすベース底埋込領域（４ｂ，５）の上層の第２埋込領域５は、ベース領域６ｂの下面及び第１埋込領域４ｂの上面に接し、第２コンタクト領域７ｂとゲート底保護領域４ａとを電気的に接続する。
【００２７】
既に述べたように、図２は六角柱状にそれぞれが突出した活性セル柱２０及びコンタクトセル柱２１がトレンチ９に周辺を囲まれて林立配置された構造の上面図である。例えば、図２の右下側に示した六角形の内部は、左手側のソース領域８ａと右手側の第１コンタクト領域７ａに分割されている。左手側のソース領域８ａと右手側の第１コンタクト領域７ａとが成す活性セル柱２０の側壁面は、正六角柱のいずれかの側面に対応している。そして、六角柱状の活性セル柱２０がトレンチ９に周辺を囲まれて突出している。即ち、ソース領域８ａの４辺がトレンチ９の側壁に接する。また、六角形が分割された結果、第１コンタクト領域７ａの平面パターンは三角形状であり、その２辺がトレンチ９の側壁に接する。第１コンタクト領域７ａが成す三角形の長辺は、図２において、トレンチ９の側壁で周辺を囲まれる六角形の左側の上下の２頂点を結ぶ上下方向に伸びる線上に配置される。
【００２８】
実施形態に係る絶縁ゲート型半導体装置の動作時は、ドレイン電極１６に正電圧を印加し、ゲート電極１１に閾値以上の正電圧を印加する。これにより、ベース領域６ａ，６ｂのゲート絶縁膜１０側に反転層（チャネル）が形成され、キャリアとしての電子に対するポテンシャルが低下する。ソース領域８ａの直下に形成されたチャネルでは、ｎ+型のソース領域８ａとｎ型の電流拡散層３又はｎ-型のドリフト層２との間に誘起された反転層を介してソース領域８ａからドリフト層２へキャリアが注入され、主電流が流れる。一方、ｐ+型の第１及び第２コンタクト領域７ａ、７ｂ直下のチャネルでは、電子による電気的な接続ができないため、主電流は流れない。このように、トレンチ９により囲まれた六角柱状に突出した活性セル柱２０において、上部に第１コンタクト領域７ａを配置することにより、チャネル領域を「つぶす」ことになる。ここで、「つぶす」とは、第１及び第２コンタクト領域７ａ、７ｂ直下のチャネルへの電気的接続を不活化し、不通状態にすることである。
【００２９】
図３は、ソース領域８ａ、並びに第１及び第２コンタクト層７ａ、７ｂの上面から見た「ユニットセル２２」の平面図である。以下においては、記載の簡略化のため、図３で定義した「ユニットセル」を用いて主なる説明をする。図４は、図３に示すＢ−Ｂ線から切った活性セル柱２０の断面図である。図３に破線で示したハニカムセルが隣接する境界が構成する六角形において、この六角形の互いに平行な一対の辺の間隔を「セルピッチＰ」と定義する。この「セルピッチＰ」は、図３に示すユニットセル２２において、正六角形の活性セル柱２０がそれぞれ占有する領域の互いに平行な一対の辺の間隔と考えることが可能である。図３において、活性セル柱２０内の互いに面するトレンチ９の側壁の間隔を「ＪＦＥＴ幅Ｗｊ」と定義する。第１コンタクト領域７ａが成す三角形の長辺と、この長辺に対向する頂点との間隔を「つぶし幅Ｗｂ」と定義する。また、図４に示すように、ゲート底保護領域４ａの平面上での加工寸法を「最小加工寸法ａ」と定義する。ここで、隣接する活性セル柱２０の間で測られるトレンチ９の幅は、［最小加工寸法ａ］程度となる。
【００３０】
実施形態の係る絶縁ゲート型半導体装置では、図１に示すように、各活性セル柱２０のゲート底保護領域４ａは、ベース底埋込領域（４ｂ，５）の埋込領域４ｂに接続されている。したがって、ゲート底保護領域４ａは、図３に示したユニットセル２２の中心に配置した第２コンタクト領域７ｂに低抵抗に接続され、ゲート絶縁膜１０の絶縁破壊を防止できる。また、図４に示すように、対向するゲート底保護領域４ａの間の電流拡散層３の幅が、対向するゲート底保護領域４ａを埋め込みゲート領域の間隔とするＪＦＥＴ幅Ｗｊとなる。図４から分かるように、ソース領域８ａ及び第１コンタクト領域７ａの下方にｐ型の埋込領域を設けていないので、ＪＦＥＴ幅Ｗｊを低減することが可能となる。なお、ＪＦＥＴ幅Ｗｊは、オン抵抗の増加を抑制するため一定以上確保する必要があるため、縮小には制限がある。活性セル柱２０のセルピッチＰは、ＪＦＥＴ幅Ｗｊと最小加工寸法ａとの和、Ｐ＝Ｗｊ＋ａである。したがって、ＪＦＥＴ幅Ｗｊを最小限度まで縮小すれば、セルピッチＰを加工限界まで縮小することが可能となる。
【００３１】
図５は、実施形態に係る絶縁ゲート型半導体装置の第１比較例として、従来の絶縁ゲート型半導体装置における、ソース領域８ｈ及びベースコンタクト領域７ｈの上面から見たユニットセル２２ｈの平面図を示す。第１比較例のセル構造は、実施形態と同様、六角柱状を有する。図６は、Ｃ−Ｃ線から切った活性セル柱２０ｈの断面図である。第１比較例では、図５及び図６に示すように、ソース領域８ｈは、六角柱状を成すトレンチ９の側壁の全てに接するように周辺に配置されている。ベースコンタクト領域７ｈは、周辺を囲むソース領域８ｈの中心部に設けられる。また、コンタクトセル柱２１ｈには、トレンチ９に周辺を囲まれた六角柱状のベースコンタクト領域７ｈが設けられる。図６に示すように、ベースコンタクト領域７ｈの下方のベース領域６ａの下面側には、ｐ＋型のベース底埋込領域（４ｃ，５ｃ）が配置される。積層構造をなすベース底埋込領域（４ｃ，５ｃ）の下層の埋込領域４ｃは、ゲート底保護領域４ａと同じ水平レベルに設けられ、トレンチ９のゲート底保護領域４ａに電気的に接続される。ベース底埋込領域（４ｃ，５ｃ）の上層の第２埋込領域５ｃは、ベース領域６ａの下面及び埋込領域４ｃの上面に接し、ベースコンタクト領域７ｈとゲート底保護領域４ａとを電気的に接続する。
【００３２】
第１比較例では、ソース領域８ｈがトレンチ９の６個の側壁全てに接して周辺を周回しているため、チャネルのつぶしはない。活性セル柱２０ｈでは、図６の左右に位置するゲート底保護領域４ａと埋込領域４ｃとの間がＪＦＥＴ幅Ｗａとなる。ベース底埋込領域（４ｃ，５ｃ）を最小加工寸法で形成する場合、第１比較例では、活性セル柱２０ｈのセルピッチＰｈは、図６に示すようにＪＦＥＴ幅Ｗａと最小加工寸法ａとの和の２倍：
Ｐｈ＝２（Ｗａ＋ａ）
となる。ＪＦＥＴ幅Ｗａは、オン抵抗の増加を抑制するため一定以上確保する必要がある。例えば、第１比較例のＪＦＥＴ幅Ｗａと実施形態のＪＦＥＴ幅Ｗｊとが同程度とすれば、第１比較例のセルピッチＰｈは実施形態のセルピッチＰの２倍程度と大きくなってしまう。
【００３３】
図７は、実施形態に係る絶縁ゲート型半導体装置の第２比較例として、従来のストライプ形状の平面レイアウトを有する絶縁ゲート型半導体装置における、ソース領域８ｓ及びベースコンタクト領域７ｓの上面から見たユニットセル２２ｓの平面図を示す。図８は、Ｄ−Ｄ線から切った活性セル柱２０ｓの断面図である。第２比較例では、図７及び図８に示すように、ソース領域８ｓは、ストライプ状のトレンチ９の側壁に接して設けられる。ベースコンタクト領域７ｓは、ユニットセル２２ｓの境界部に設けられる。図８に示すように、ベースコンタクト領域７ｓの下方のベース領域６ａの下面側には、ｐ＋型のベース底埋込領域（４ｄ，５ｄ）が配置される。ベース底埋込領域（４ｄ，５ｄ）の下層の埋込領域４ｄは、トレンチ９のゲート底保護領域４ａと同じ水平レベルに設けられ、ゲート底保護領域４ａに電気的に接続される。ベース底埋込領域（４ｄ，５ｄ）の上層の第２埋込領域５ｄは、ベース領域６ａの下面及び埋込領域４ｄの上面に接し、ベースコンタクト領域７ｓとゲート底保護領域４ａとを電気的に接続する。
【００３４】
第２比較例では、ソース領域８ｓがストライプ状のトレンチ９の側壁に接して設けられるため、チャネルのつぶしはない。活性セル柱２０ｓでは、図８の左右に位置するゲート底保護領域４ａと埋込領域４ｄとの間がＪＦＥＴ幅Ｗｓとなる。ベース底埋込領域（４ｄ，５ｄ）を最小加工寸法で形成する場合、第２比較例では、活性セル柱２０ｓのセルピッチＰｓは、ＪＦＥＴ幅Ｗｓと最小加工寸法ａとの和の２倍：
Ｐｈ＝２（Ｗｓ＋ａ）
となる。ＪＦＥＴ幅Ｗｓを、例えば、実施形態のＪＦＥＴ幅Ｗｊと同程度とすれば、第２比較例のセルピッチＰｓは実施形態のセルピッチＰの２倍程度と大きくなってしまう。
【００３５】
上述のように、実施形態に係る絶縁ゲート型半導体装置では、図１〜図４に示したように、活性セル柱２０の内部をトレンチ９の側壁に接するソース領域８ａ及び第１コンタクト領域７ａとに分割している。また、コンタクトセル柱２１においては、第２コンタクト領域７ｂだけを設ける。第２コンタクト領域７ｂの下方に設けたベース底埋込領域（４ｂ，５）を介して、トレンチ９の底部に設けたゲート底保護領域４ａに電気的に接続する。したがって、ゲート絶縁膜１０の絶縁破壊を防止することができる。また、従来構造の第１及び第２比較例に比べ、ＪＦＥＴ幅Ｗｊを低減できるため、セルピッチＰを２分の１程度に縮小することが可能となる。
【００３６】
ここで、図９〜図１１を参照して、図１に示したトレンチ９の側壁面に使用する面方位について説明する。図１に示したトレンチ９が形成される半導体層構造は、図９に示すように、例えば、＜０００１＞（ｃ軸）方向に対して＜１１−２０＞方向に０°〜８°程度のオフ角θ１を有する半導体チップに依拠している。オフ角θ１は、（０００１）面（Ｓｉ面）又は（０００−１）面（Ｃ面）であるｃ軸と垂直な面（基底面）と、半導体チップの内部に定義される半導体層構造の基準面がなす角度である。この結果、ソース領域８ａ及び第１コンタクト領域７ａのそれぞれの上面が定義する活性セル柱２０の上端面が、＜０００１＞方向に対して＜１１−２０＞方向に０°〜８°程度のオフ角θ１を有することになる。半導体層構造の側面に複数の実線で示す直線Ｌ１はＳｉ面を模式的に示している。この半導体層構造に、トレンチＴ１と、トレンチＴ１と直交するトレンチＴ２を設けることを考える。トレンチＴ１の側壁面Ｓ１，Ｓ２は、（０００１）面に垂直な（１−１００）面であるｍ面である。トレンチＴ１の側壁面Ｓ１，Ｓ２は実際にはテーパ状に形成されるため、トレンチＴ１の側壁面Ｓ１，Ｓ２はいずれも、Ｓｉ面側に９°程度傾斜したｍ面となる。
【００３７】
図１０は半導体層構造にトレンチＴ２を設けた場合を示す。図１０に示すように、トレンチＴ２の対向する側壁面Ｓ３，Ｓ４はいずれも（１１−２０）面であるａ面を使用している。図１０において、ａ面に平行な破線Ｌ２，Ｌ３を模式的に示す。この場合、半導体基板がオフ角θ１を有するため、トレンチＴ２の一方の側壁面Ｓ３のａ面に対する傾斜角θ２と、他方の側壁面Ｓ４のａ面に対する傾斜角θ３が異なる。例えばオフ角θ１が４°、トレンチの側壁が垂直方向から９°傾斜している場合、トレンチＴ２の側壁面Ｓ３は、ａ面に対するＳｉ面側の傾斜角θ２が５°となり、トレンチＴ２の側壁面Ｓ４は、ａ面に対するＳｉ面側の傾斜角θ４が１３°となる。図１１は、Ｓｉ面側に９°傾斜したｍ面、Ｓｉ面側に５°傾斜したａ面、Ｓｉ面側に１３°傾斜したａ面についてのゲート電圧及び電子の移動度の関係を示す。図１１から、Ｓｉ面側に５°傾斜したａ面、Ｓｉ面側に９°傾斜したｍ面、Ｓｉ面側に１３°傾斜したａ面の順で電子の移動度が高い。このように、オフ角を有する面に形成したトレンチでは、トレンチ側壁面に生ずる傾斜角が異なり、それに伴いキャリアの移動度が異なる。
【００３８】
また、図１２は、４°オフ及び１°オフ基板上に（１−１００）面を基準として１５°ずつ半時計回りに回転したチャネルを有するトレンチゲートＭＩＳＦＥＴのドレイン電流比である（松波弘之、他，「半導体ＳｉＣ技術と応用」，第２版，日刊工業新聞社，２０１１年，ｐ.３６８−３６９参照。）。トレンチ側壁面の傾斜角は、基板表面に対してほぼ９０°として、ドレイン電流比は、１°オフ基板及び４°オフ基板でそれぞれ最大で、約１．３、及び約１．７である。４°オフ基板でドレイン電流比が最小となる回転角度６０°及び１２０°に相当するチャネル面は、それぞれ（０−１１０）面及び（−１０１０）面である。
【００３９】
通常、トレンチは、ドライエッチングにより掘り込まれるが、ほぼ垂直に掘り込むのは困難である。そのため、トレンチは、ある程度の傾斜角を有するので、上述した「六角柱状」には六角錐台等の形状が示す傾斜したトレンチ側壁面を有する立体形状が含まれるのである。なお、本明細書の後段で「八角柱状」等の形状に言及する。本発明の「柱状」の表現は、傾斜したトレンチ側壁面で周囲を囲まれた「錐台」に類似した立体形状を含むことを意味していることに留意されたい。図１１に示したように、＜１１−２０＞方向にオフ角を有する基板を用いる場合、トレンチ側壁面の傾斜角が大きくなると、チャネルの移動度が低下する。即ち、基板の主面が＜１１−２０＞方向にオフ角を有するため、＜１１−２０＞方向の片側に形成されるトレンチ側壁面では、移動度が低下する。基板のオフ角が２°以上、８°以下であれば、同様の結果が得られる。よって、実施形態に係る絶縁ゲート型半導体装置においては、活性セル柱２０の上端面が、＜０００１＞方向に対して＜１１−２０＞方向に２°〜８°程度のオフ角を有することがこのましい。ここで、「活性セル柱２０の上端面」とは、上述したように、ソース領域８ａ及び第１コンタクト領域７ａのそれぞれの上面が定義する平面である。また、２°以上とは±０．５°の誤差を含んだ数値である。
【００４０】
実施形態に係る絶縁ゲート型半導体装置において、図１３に示すように、４°オフの基板を用いて、六角柱状に突出した活性セル柱２０の上面の一対の平行な辺を＜１１−２０＞方向に合わせる。この場合、図１３の下側のトレンチ９の側壁面が（１−１００）面となり、回転角度６０°及び１２０°に相当するトレンチ９の側壁面は＜１１−２０＞方向に向かう片側に位置する。図１３に示すように、回転角度６０°及び１２０°に相当するトレンチ９の側壁面に接するように第１コンタクト領域７ａを設ける。第１コンタクト領域７ａが接する面は図１２に示したドレイン電流比が最小の面である。したがって、ソース領域８ａが接するトレンチ９の側壁面では、ドレイン電流比を高くすることができ、オン抵抗を低減することが可能となる。
【００４１】
上述のように、実施形態に係る絶縁ゲート型半導体装置では、活性セル柱２０では、ベース底埋込領域（４ｂ，５）を設けないので、ＪＦＥＴ幅を確保してもセルピッチＰを縮小することができる。コンタクトセル柱２１では、ベース底埋込領域（４ｂ，５）を設けてゲート底保護領域４ａに電気的に接続し、ゲート絶縁膜１０の絶縁破壊を防止することができる。更に、２°以上、８°以下のオフ角を有する主面において、六角柱状に突出した活性セル柱２０の互いに平行な１組の辺を＜１１−２０＞方向に合わせる。第１コンタクト領域７ａを＜１１−２０＞方向の片側に配置することにより、移動度の高いトレンチ９の側壁面を用いることができる。その結果、チャンネル密度を増加させ、オン抵抗を低減することが可能となる。
【００４２】
＜絶縁ゲート型半導体装置の製造方法＞
次に、図１３〜図２０を用いて、実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例に説明する。図１４〜図１９の各図には、（ａ）レイアウト平面図、及び（ｂ）レイアウト平面図に示した２点差線から垂直に切った断面図を示している。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４３】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型のＳｉＣ基板（基板）１ｓを用意する。基板１ｓは４Ｈ−ＳｉＣ基板であり、ｃ軸に対して<１１-２０>方向に４°のオフ角を有する。図１４（ｂ）に示すように、基板１ｓの上面に、ｎ−型のドリフト層２をエピタキシャル成長させる。ドリフト層２の上面側から、窒素（Ｎ）等のｎ型不純物イオンをドリフト層２の全面に多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させ、ｎ+型の第１電流拡散層３ａを形成する。なお、第１電流拡散層３ａはドリフト層２の上面にエピタキシャル成長してもよい。また、第１電流拡散層３ａは必ずしも形成しなくてもよく、以下の工程をドリフト層２上に行ってもよい。
【００４４】
図１に示したゲート底部保護流域４ａ及び第１埋込領域４ｂを形成するために、第１電流拡散層３ａの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされて、図２に示した活性セル柱２０に相当する領域に残されたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。レジストパターンは六角柱状であり、この六角柱状の互いに平行な１組の辺が＜１１−２０＞方向に延伸する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。この結果、図１４（ａ）、（ｂ）に示すように、第１電流拡散層３ａの上部に、ｐ＋型の埋込領域４（ゲート底部保護流域４ａ及び第１埋込領域４ｂ）が選択的に形成される。
【００４５】
図１５（ｂ）に示すように、第１電流拡散層３ａ及び埋込領域４の上面に、第１電流拡散層３ａと同一不純物密度でｎ＋型の第２電流拡散層３ｂをエピタキシャル成長し、第１電流拡散層３ａ及び第２電流拡散層３ｂにより電流拡散層３を構成する。その後、電流拡散層３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされて、図１に示した第２埋込領域５に相当する領域に残されたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。この結果、図１５（ａ）、（ｂ）に示すように、第２電流拡散層３ｂを貫いて埋込領域４に達するｐ＋型の第２埋込領域５が選択的に形成される。
【００４６】
図１６（ｂ）に示すように、電流拡散層３の上面にｐ型のベース領域６ｓをエピタキシャル成長させる。次に、ベース領域６ｓの上面側から、Ｎ等のｎ型不純物イオンを多段イオン注入する。その後、ｎ型不純物イオンが注入されたベース領域６ｓ上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングによりレジスト膜には、第１コンタクト領域７ａに相当する領域を露出するように＜１-１００＞方向に伸びるストライプ状の開口部と、第２コンタクト領域７ｂに相当する領域を露出する矩形状の開口部とが形成される。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図１６（ａ）、（ｂ）に示すように、ベース領域６の上面にｎ＋型のソース領域８及びｐ＋型の第１及び第２コンタクト領域７，７ｓが選択的に形成される。ソース領域８及び第１コンタクト領域７は、互いに隣接して＜１−１００＞方向に延伸する。第２コンタクト領域７ｓは、対面する第１コンタクト領域７に接続するように設けられる。
【００４７】
なお、埋込領域４、第２埋込領域５、ソース領域８、並びに第１及び第２コンタクト領域７，７ｓを形成する工程においてイオン注入を行うたびに熱処理を行う場合を例示したが、必ずしもイオン注入を行うたびに熱処理を行わなくてもよい。例えば、埋込領域４、第２埋込領域５、ソース領域８、並びに第１及び第２コンタクト領域７，７ｓを形成するための多段イオン注入を行った後に、１回の熱処理で各イオン注入領域を一括して活性化してもよい。
【００４８】
ソース領域８、並びに第１及び第２コンタクト領域７，７ｓの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術等により、トレンチ９を選択的に形成する。トレンチ９は、ソース領域８、第１及び第２コンタクト領域７、７ｓ、並びにベース領域６ｓを貫通し、電流拡散層３の中の埋込領域４に達する。その後、フォトレジスト膜を除去する。その結果、図１７（ａ）、（ｂ）に示すように、トレンチ９により活性セル柱２０及びコンタクトセル柱２１が区画される。トレンチ９の底面にはゲート底保護領域４ａが露出する。活性セル柱２０では、トレンチ９の側壁面にソース領域８ａ、第１コンタクト領域７ａ、ベース領域６ａ、及び電流拡散層３が露出する。コンタクトセル柱２１では、トレンチ９の側壁面に第２コンタクト領域７ｂ、ベース領域６ａ、及び電流拡散層３が露出する。また、六角柱状に突出した活性セル柱２０において、第１コンタクト領域７ａが＜１１−２０＞方向に向かった片側に配置される。なお、フォトレジスト膜をエッチング用マスクとして用いる代わりに、ソース領域８、並びに第１及び第２コンタクト領域７，７ｓの上面に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をエッチング用マスクとして用いてもよい。
【００４９】
熱酸化法又は化学気相成長（ＣＶＤ）法等により、トレンチ９の底面及び側面とソース領域８ａ及びｐ+の第１及び第２コンタクト領域７ａ，７ｂの上面に、ＳｉＯ２膜等のゲート絶縁膜１０を形成する。次に、ＣＶＤ法等により、トレンチ９を埋めるように、燐（Ｐ）等の不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングにより、ポリシリコン層の一部及びゲート絶縁膜１０の一部を選択的に除去することにより、図１８（ｂ）に示すように、ポリシリコン層からなるゲート電極１１のパターンを形成して絶縁ゲート型電極構造（１０，１１）を形成する。
【００５０】
ＣＶＤ法等により、ゲート電極１１及びゲート絶縁膜１０からなる絶縁ゲート型電極構造（１０，１１）の上面に絶縁膜を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、堆積した絶縁膜の一部を選択的に除去する。この結果、図１８（ａ）、（ｂ）に示すように、層間絶縁膜１２にソース電極コンタクトホールが開孔される。図示を省略しているが、ソース電極コンタクトホールとは異なる箇所において、ゲート電極１１に接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１２に開孔される。
【００５１】
スパッタリング法又は蒸着法等によりＮｉ膜等の金属層を堆積し、フォトリソグラフィ技術及びＲＩＥ等を用いて金属層をパターニングする。その後、図１９（ａ）、（ｂ）に示すように、高速熱処理（ＲＴＡ）、例えば１０００℃で熱処理をすることでソースコンタクト層１３を形成する。次に、スパッタリング法等によりＴｉＮ膜等の金属層を堆積し、フォトリソグラフィ技術及びＲＩＥ等を用いて金属層をパターニングしてバリアメタル層１４を形成する。この結果、図２０に示すように、ソースコンタクト層１３がソース領域８ａ、並びに第１及び第２コンタクト領域７ａ，７ｂの上面に形成され、バリアメタル層１４が層間絶縁膜１２を被覆するように形成される。次に、スパッタリング法等によりＡｌ膜等の金属層を堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングしてソース電極１５及びゲート表面電極（図示省略）のパターンを形成する。この結果、ソース電極１５とゲート表面電極のパターンは分離される。更に、化学機械研磨（ＣＭＰ）等により基板１ｓの下面を研磨して厚さ調整をして、ドレイン領域１を形成する。その後、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１６を形成する。このようにして、図２０に示した絶縁ゲート型半導体装置が完成する。
【００５２】
実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、トレンチ９底部に位置するゲート絶縁膜１０に印加される電界強度を緩和するとともに、チャンネル密度を増加させ、オン抵抗を低減することができる絶縁ゲート型半導体装置を実現することが可能となる。
【００５３】
第１コンタクト領域７ａの形成工程において、マスク合わせ等のずれにより、図３に示したつぶし幅Ｗｂが変動する可能性がある。つぶし幅Ｗｂが減少する場合、ユニットセル当たりの総チャネル幅が増加する長所がある。その反面、つぶし幅が減少すると、第１コンタクト領域７ａの面積が減少すること、また、移動度の低いトレンチ９側壁面がチャネルとして用いられるという短所がある。一方、つぶし幅Ｗｂが増加する場合、第１コンタクト領域７ａの面積が増加する長所がある。その反面、ユニットセル２２当たりの総チャネル幅が減少する短所がある。第１コンタクト領域７ａによるつぶしの最適位置は、ユニットセル２２当たりの総チャネル幅、第１コンタクト領域７ａの面積、及びトレンチ９側壁チャネルの移動度から決まる。図２及び図３に示したように、六角柱状の対向する２つの頂点を結ぶ線上がつぶしの最適位置となる。この時、Ｗｂ／Ｗｊは約２９％となるが、Ｗｂ／Ｗｊは２０％以上４０％以下の範囲とすることが好ましい。
【００５４】
図２１及び図２２は、図１６（ａ）に示した第１コンタクト領域７及びソース領域８のレイアウトを示す平面図である。図２１及び図２２において、第２コンタクト領域７ｓが重ならないセルが活性セル柱で、第２コンタクト領域７ｓが重なるセルがコンタクトセル柱である。図４に示したように、トレンチ９の幅Ｗｃは最小加工寸法ａ程度である。例えば、最小加工寸法ａを０．７μｍとし、ＪＦＥＴ幅Ｗｊを１μｍとする。図２１に示したレイアウトの場合、第１制御部コンタクト領域７のストライプ幅Ｗｐは、０．４５μｍ程度となり、最小加工寸法ａより小さくなってしまう。そこで、図２２に示すように、第１コンタクト領域７を分割して配置する。図２２において、隣り合う列の活性セル柱の間に位置する活性セル柱には、単独で第１コンタクト領域７を設ける。隣り合う列のコンタクトセル柱に隣り合う２個の活性セル柱では、この２個の活性セル柱に跨り、第２ベースコンタクト領域７ｓに接するように第１コンタクト領域７と、コンタクトセル柱上に第２コンタクト領域７ｓを設ける。この場合、第１コンタクト領域７の幅Ｗｑは、０．７μｍと最小加工寸法ａと同程度にすることができる。
【００５５】
図２３及び図２４は、セル配置の他の例で、ユニットセル２２ｗ内に２個のコンタクトセル柱と８個の活性セル柱が配置される。図２３及び図２４において、第２コンタクト領域７ｓが重ならないセルが活性セル柱で、第２コンタクト領域７ｓが重なるセルがコンタクトセル柱である。コンタクトセル柱は、１列おきに同じ行上で、１行間隔と２行間隔が繰り返されて配列される。このセル配置の他の例でも、ストライプ状の第１コンタクト領域７を用いると、ストライプの幅Ｗｐは０．４５μｍ程度となり、最小加工寸法ａより小さくなってしまう。図２４に示すように、第１コンタクト領域７を分割して配置すれば、図２２で説明したように、第１コンタクト領域７の幅Ｗｑを、０．７μｍと最小加工寸法ａと同程度にすることができる。
【００５６】
（第１変形例）
実施形態の第１変形例に係る絶縁ゲート型半導体装置は、図２５に示すように、ユニットセル２２ａに、互いに平行な一対の辺を＜１１−２０＞方向に長くした長方六角形を上面パターンとする六角柱状の活性セル柱２０ａ及びコンタクトセル柱２１ａを有する点が実施形態と異なる。図２５に上面の形状を示した扁平な六角柱状も六角錐台等の形状が示す傾斜したトレンチ側壁面を有した立体形状であってもよい。活性セル柱２０ａ及びコンタクトセル柱２１ａは、トレンチ９ａにより区画される。活性セル柱２０ａは、ソース領域８ａを有する。他の構成は、実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【００５７】
第１変形例では、＜１１−２０＞方向に長辺が設けられている。そのため、ユニットセル２２ａ当たりの総チャネル幅を増加することができる。また、この長辺のトレンチ９ａ側壁面の移動度はつぶした側壁面よりも大きい。したがって、オン抵抗を低減することができる。また、つぶし幅Ｗｂの増加に対する許容範囲を大きくすることができる。
【００５８】
なお、図２６に示すように、コンタクトセル柱２１ｂのコンタクトセルにおいて、第２コンタクト領域７ｂの面積を減じてソース領域８ａを設けてもよい。この場合、ソース領域８ａは、トレンチ９ａ側壁面の移動度を大きくすることができるように、＜１１−２０＞方向の反対側に設けることが望ましい。コンタクトセル柱２１ｂにおいてもチャネル領域が使用できるので、ユニットセル２２ａ当たりの総チャネル幅を増加することができる。
【００５９】
（第２変形例）
実施形態の第２変形例に係る絶縁ゲート型半導体装置は、図２７に示すように、四角柱状の活性セル柱２０ｒ及び四角柱状のコンタクトセル柱２１ｒが＜１１−２０＞方向に１列に設けられたユニットセル２２ｒを有する点が実施形態と異なる。図２７の上面が矩形をなす「四角柱状」も、四角錐台等の形状が示す傾斜したトレンチ側壁面を有した立体形状であってもよい。トレンチ９ｒの側壁面は、＜１１−２０＞方向に平行なｍ面と、＜１１−２０＞方向に直交するａ面である。図１１に示したように、＜１１−２０＞方向側の側壁面は移動度が小さい。したがって、第１コンタクト領域７ａを＜１１−２０＞方向に向かう側に設けて、移動度の低いチャネルをつぶしている。他の構成は、実施形態及び第１変形例に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。この時、第１コンタクト領域７ａの幅は、セル柱の一辺の長さ（ソース領域８ａの幅＋第１コンタクト領域７ａの幅）に対して２０〜４０％程度が好ましい。
【００６０】
図２８は、セル構造を矩形状にした場合の従来構造の絶縁ゲート型半導体装置の上面図を示す。図２８に示すように、活性セル柱２０ｒにおいて、上面主電極領域８ａはトレンチ９ｒの全ての側壁面に接し、第１制御部コンタクト領域７ａは上面主電極領域８ａの中心部に設けられる。したがって、図６に示した六角形の場合と同様に、第１制御部コンタクト領域７ａの下方に制御部底埋込領域が設けられる。そのため、チャネルのつぶしはないが、移動度の低いトレンチ９ｒ側壁面がチャネルとして用いられる。また、ＪＦＥＴ幅Ｗｊの増加によるセルピッチＰの増加があり、チャネル密度の減少を招いてしまう。なお、上述のように、第１コンタクト領域７ａの形成工程において、マスク合わせ等のずれによりつぶし幅Ｗｂが変動する可能性がある。矩形状の活性セル柱２０ｒにおいては、ユニットセル２２ｒ当たりの総チャネル幅、及び第１コンタクト領域７ａの面積のバランスによって、つぶしの最適位置が決まる。マスク合わせ等の加工のずれを考慮すると、第１コンタクト領域７ａのつぶし幅は、０．２μｍ以上が必要となる。
【００６１】
なお、矩形状のセル構造を用いて、図２９に示すように、コンタクトセル柱２１ｒを中心にして、活性セル柱２０ｒを周辺に配置してもよい。コンタクトセル柱２１ｒと各活性セル柱２０ｒとの距離が同じになるので、ゲート底保護領域との電気的接続が向上する。
【００６２】
（第３変形例）
実施形態の第３変形例に係る絶縁ゲート型半導体装置は、図３０に示すように、八角柱状の活性セル柱２０ｖ及び立方体状のコンタクトセル柱２１ｖが設けられたユニットセル２２ｖを有する点が実施形態と異なる。図３０に示した上面が八角形をなす「八角柱状」も、八角錐台等の形状が示す傾斜したトレンチ側壁面を有した立体形状であってもよい。同様に、図３０の上面が正方形をなす「立方体状」も、四角錐台等の形状が示す傾斜したトレンチ側壁面を有した立体形状であってもよい。正八角形の活性セル柱２０ｖの互いに平行な辺が＜１１−２０＞方向に平行に配置される。トレンチ９ｖの側壁面は、図３０において活性セル柱の下側の面を（１−１００）面とすれば、図１２に示したドレイン電流比と回転角度の関係を示す図１２が適用できる。図１２に示すように、回転角度が９０°のとき、移動度が最も低くなる。したがって、第１コンタクト領域７ａを＜１１−２０＞方向に向かう側の側壁面に設けて、移動度の低いチャネルをつぶしている。他の構成は、実施形態、並びに第１及び第２変形例に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【００６３】
図３１は、第１コンタクト領域７及びソース領域８のレイアウトを示す平面図である。図３１に示すように、第１コンタクト領域７を分割して配置する。活性セル柱２０ｖのつぶすトレンチ９ｖの側壁面に重なるように第１コンタクト領域７を配置する。また、コンタクトセル柱２１ｖに隣接する第１コンタクト領域７は、トレンチ９ｖの側壁面と第２コンタクト領域７ｂとに重なるように配置する。
【００６４】
＜実施形態と従来構造との比較＞
図３２〜図３６に、実施形態、及び第１〜第３変形例に係る絶縁ゲート型半導体装置と、従来構造の絶縁ゲート型半導体装置との特性の比較を行った結果を示す。なお、第１制御部コンタクト領域の面積減少によるボディダイオードの順方向電圧Ｖｆの増加や、最小加工寸法については考慮していない。六角形の活性セルについて、実施形態に係る構造を「六角片側つぶし」、第１変形例に係る構造を「長方六角つぶし」、第２変形例に係る構造を「四角片側つぶし」、第３変形例に係る構造を「八角片側つぶし」と表記する。つぶしがない従来構造として、「六角チャネル」、「四角チャネル」、及び「ストライプ」と表記する。チャネル密度として、ユニットセル内の総チャネル幅をユニットセル面積で規格化している。つぶし幅については、六角形活性セルについては、図３に示したように、＜１１−２０＞方向の側の２つの頂点を結ぶ位置を１００％とする。矩形（四角）活性セルでは、＜１１−２０＞方向側の辺から０．２μｍの位置を１００％とする。
【００６５】
図３２及び図３３は、ＪＦＥＴ幅を１μｍ、つぶし幅を１００％に固定して、チャネル密度と最小加工寸法との関係を評価した結果を示す図である。図３２に示すように、最小加工寸法が１μｍ以下になると、六角片側つぶし構造及び四角片側つぶし構造が、従来構造に比べてチャネル密度が増加する。また、図３３に示すように、実施形態、及び第１〜第３変形例に係る構造では、最小加工寸法が０．７μｍでは、八角片側つぶし構造のチャネル密度が最も大きい。長方六角片側つぶし構造も、八角片側つぶしとほぼ同様のチャネル密度である。
【００６６】
図３４には、ＪＦＥＴ幅を１μｍ、最小加工寸法を０．７μｍとして実施形態及び第２変形例に係る構造について、チャネル密度とつぶし幅の関係を評価した結果を示す。図３４に示すように、四角片側つぶし構造に比べて、六角片側つぶし構造は第１制御部コンタクト領域のずれのえいきょうを受けやすいことが判る。図３５には、ＪＦＥＴ幅を１μｍとして、つぶし幅を５０％〜２５０％に変化させてチャネル密度と最小加工寸法の関係を評価した結果を示す。図３５に示すように、チャネル密度は、六角片側つぶし構造のほうがチャネル密度を大きくすることができる。四角片側つぶし構造に比べ、六角片側つぶし構造は、つぶし幅によるチャネル密度の変動が大きく、加工精度によるパターンずれの影響を受けやすい。また、図３６には、つぶし幅を１００％にして、ＪＦＥＴ幅を０．８μｍ〜１μｍに変化させて、チャネル密度と最小加工寸法との関係を評価した結果を示す。図３６に示すように、ＪＦＥＴ幅の変化によるチャネル密度の影響は最小加工寸法が０．７μｍ程度までは小さい。
【００６７】
上述のように、実施の形態及び第１〜第３変形例に係る絶縁ゲート型半導体装置では、従来構造の絶縁ゲート型半導体装置に比べて、最小加工寸法が１μｍ以下となる領域でチャネル密度を増加させることができる。パターン合わせ精度を確保できるのであれば、活性セルの形状は、矩形よりも六角形が望ましい。
【００６８】
（その他の実施形態）
上記のように、本発明は実施形態及び第１〜第３変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６９】
実施形態に係る絶縁ゲート型半導体装置においては、トレンチゲート型ＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ構造を有するＩＧＢＴ等の種々のトレンチ構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ+型のソース領域８ａをエミッタ領域とし、ｎ+型のドレイン領域１の代わりにドリフト層２の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
【００７０】
また、実施形態に係る絶縁ゲート型半導体装置においては、４Ｈ−ＳｉＣを用いた絶縁ゲート型半導体装置を例示したが、６Ｈ−ＳｉＣ、ＧａＮ又はダイヤモンド等の他の六方晶系のワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置に適用することも可能である。更に、絶縁ゲート型半導体装置は前述したＭＩＳＦＥＴ、ＭＩＳＳＩＴ、ＩＧＢＴ等に限定されない。広義の絶縁ゲート型半導体装置としては、高電子移動度トランジスタ（ＨＥＭＴ）やヘテロ接合ＦＥＴ等も含みうる。例えば、ＧａＮ層とＡｌＮ層とのヘテロ接合では、より禁制帯幅の広いＡｌＮ層をゲート絶縁膜層に等価な層と見なすことができ、ＧａＮ層とＡｌＮ層の界面に二次元電子ガス（２ＤＥＧ）層をチャネルとして誘起できる。同様に、ＩｎＧａＮ／ＧａＮ、ＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ等の３元系の窒化物系化合物半導体層のヘテロ接合では、より禁制帯幅の広い窒化物系化合物半導体層側をゲート絶縁膜層に等価な層と見なすことができる。このため、窒化物系化合物半導体等の六方晶系半導体材料のヘテロ接合界面に２ＤＥＧ層をチャネルとして誘起してＨＥＭＴ等を構成でき、本発明の「絶縁ゲート型電極構造」にはトレンチの内壁に形成したヘテロ構造を含みうる。この場合の「注入制御領域」は２ＤＥＧ層が誘起される半導体領域になる。
【００７１】
上記の実施形態及び各変形例においてはパワー半導体装置に着目して説明したが、本発明はパワー半導体装置に限定されるものではない。パワー半導体装置以外の小信号の絶縁ゲート型半導体装置においては、ドリフト層２、電流拡散層３，ゲート底保護領域４ａ、ベース底埋込領域（４ｂ，５）等の構成を省略しても良い。ドレイン領域１に直接、ベース領域６ａ、６ｂが接触する構造により高速動作可能で変換コンダクタンスｇmが大きな絶縁ゲート型半導体装置が実現できる。この場合、移動度の大きな側壁面を選定して主電流を流し、移動度の小さな側壁面のチャネル領域をつぶすことにより、より高速動作可能で変換コンダクタンスｇmが大きな絶縁ゲート型半導体装置が実現できる。ドレイン領域１にベース領域６ａ、６ｂが接触する構造は、窒化物系化合物半導体等の２ＤＥＧ層をチャネルとする絶縁ゲート型半導体装置をサブミリ波等の高周波数で動作させる場合に好適である。
【００７２】
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７３】
１…ドレイン領域
２…ドリフト層
３…電流拡散層
４ａ…ゲート底保護領域
４ｂ…第１埋込領域
４ｂ，５…ベース底埋込領域
５…第２埋込領域
６ａ、６ｂ…ベース領域
７ａ…第１コンタクト領域
７ｂ…第２コンタクト領域
８ａ…ソース領域
９…トレンチ
１０，１１…絶縁ゲート型電極構造
１０…ゲート絶縁膜
１１…ゲート電極
１２…層間絶縁膜
１３…ソースコンタクト層
１４…バリアメタル層
１５…ソース電極
１６…ドレイン電極
２０…活性セル柱
２１…コンタクトセル柱
２２…ユニットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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