(57)【要約】【課題】ノイズの原因となるリーク電流を低減する。【解決手段】本開示の撮像装置は、光を光電変換して信号電荷を生成する光電変換部と、第１半導体層を表面に含む半導体基板と、第１半導体層内の第１導電型の不純物領域であって信号電荷を蓄積する電荷蓄積領域と、第１半導体層内の第１導電型の第１不純物領域をソースまたはドレインとして含む第１トランジスタと、電荷蓄積領域と第１トランジスタとの間に位置する遮断構造とを備え、遮断構造は、第１半導体層内の第２導電型の不純物領域であって電荷蓄積領域と第１不純物領域と間に位置する第２不純物領域と、第１半導体層の上方に位置し、平面視において第２不純物領域の少なくとも一部と重なり、電荷蓄積領域が信号電荷を蓄積する期間において一定の第１電圧が印加される第１電極とを含む。【選択図】図３
2019212900.tif 000002
【特許請求の範囲】
【請求項１】
光を光電変換して信号電荷を生成する光電変換部と、
第１半導体層を表面に含む半導体基板と、
前記第１半導体層内の第１導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第１導電型の第１不純物領域をソースまたはドレインとして含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造と
を備え、
前記遮断構造は、
前記第１半導体層内の第２導電型の不純物領域であって前記電荷蓄積領域と前記第１不純物領域と間に位置する第２不純物領域と、
前記第１半導体層の上方に位置し、平面視において前記第２不純物領域の少なくとも一部と重なり、前記電荷蓄積領域が前記信号電荷を蓄積する期間において一定の第１電圧が印加される第１電極と
を含む、撮像装置。
【請求項２】
前記第２不純物領域は、前記半導体基板の表面に位置する第１領域を有し、前記第１電極は、平面視において前記第１領域の少なくとも一部と重なる、請求項１に記載の撮像装置。
【請求項３】
前記第１半導体層内の第２導電型の不純物領域であって、前記電荷蓄積領域に隣接する第３不純物領域を備える、請求項１または請求項２に記載の撮像装置。
【請求項４】
前記半導体基板は、
第２導電型を有する支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第１導電型を有する第２半導体層と
を含む、請求項３に記載の撮像装置。
【請求項５】
前記第１導電型はｎ型である、請求項１から請求項４のいずれか一項に記載の撮像装置。
【請求項６】
前記第１電極はｎ型の不純物を含み、
前記第１電圧は０Ｖまたは負電圧である、請求項５に記載の撮像装置。
【請求項７】
前記第１電極はｐ型の不純物を含み、
前記第１電圧は１Ｖ以下の電圧である、請求項５に記載の撮像装置。
【請求項８】
前記遮断構造は、前記第１半導体層内の第２導電型の不純物領域であって、前記電荷蓄積領域と前記第１不純物領域と間に位置し、前記第２不純物領域とは異なる第４不純物領域を含む、請求項１から請求項７のいずれか一項に記載の撮像装置。
【請求項９】
前記第１電極は、平面視において前記第４不純物領域の少なくとも一部と重なる、請求項８に記載の撮像装置。
【請求項１０】
前記半導体基板の上方に位置し、前記第１半導体層に最も近い第１配線層を含む多層配線をさらに備え、
前記第１電極は、前記第１配線層の一部である、請求項１または請求項２に記載の撮像装置。
【請求項１１】
前記半導体基板は、
第２導電型を有する支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第１導電型を有する第２半導体層と
を含む、請求項１０に記載の撮像装置。
【請求項１２】
前記第１導電型はｎ型であり、
前記第１電圧は基板電位以下の電圧である、請求項１０または請求項１１に記載の撮像装置。
【請求項１３】
前記多層配線は、前記第１配線層よりも前記半導体基板から遠くに位置する第２配線層を含み、
前記第２配線層の一部は、平面視において前記電荷蓄積領域および前記第１不純物領域を覆い、前記基板電位以上の電圧が印加される、請求項１２に記載の撮像装置。
【請求項１４】
前記第１導電型はｐ型であり、
前記第１電圧は基板電位以上の電圧である、請求項１０または請求項１１に記載の撮像装置。
【請求項１５】
前記多層配線は、前記第１配線層よりも前記半導体基板から遠い第２配線層を含み、
前記第２配線層の一部は、平面視において前記電荷蓄積領域および前記第１不純物領域を覆い、前記基板電位以下の電圧が印加される、請求項１４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【０００３】
例えば下記の特許文献１および２に開示されるように、フォトダイオードに代えて、半導体基板の上方に光電変換層を配置した構造も提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって生成された電荷が、半導体基板に形成された拡散領域などに、信号電荷として一時的に蓄積される。蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１４／００２３３０号
【特許文献２】国際公開第２０１２／１４７３０２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画像を表現する信号電荷とは異なる電荷が、信号電荷を一時的に保持する拡散領域へ流入すると、ノイズの原因となり得る。ノイズは、得られる画像を劣化させる。このような意図しない電荷の移動を抑制できると有益である。以下では、このような、意図しない電荷の移動をリーク電流と表現することがある。
【課題を解決するための手段】
【０００６】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【０００７】
光を光電変換して信号電荷を生成する光電変換部と、第１半導体層を表面に含む半導体基板と、前記第１半導体層内の第１導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、前記第１半導体層内の第１導電型の第１不純物領域をソースまたはドレインとして含む第１トランジスタと、前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造とを備え、前記遮断構造は、前記第１半導体層内の第２導電型の不純物領域であって前記電荷蓄積領域と前記第１不純物領域と間に位置する第２不純物領域と、前記第１半導体層の上方に位置し、平面視において前記第２不純物領域の少なくとも一部と重なり、前記電荷蓄積領域が前記信号電荷を蓄積する期間において一定の第１電圧が印加される第１電極とを含む、撮像装置。
【０００８】
包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【０００９】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【００１０】
本開示によれば、リーク電流が低減された撮像装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本開示の第１の実施形態による撮像装置の例示的な構成を示す図である。
【図２】本開示の第１の実施形態に係る撮像装置の例示的な回路構成を示す模式図である。
【図３】図２に示す画素１０Ａのデバイス構造の一例を模式的に示す断面図である。
【図４】画素１０Ａにおける各素子のレイアウトの一例を示す模式的な平面図である。
【図５】図３に示す遮断構造２８Ａおよびその周辺を拡大して示す模式的な断面図である。
【図６】本開示の第１の実施形態による撮像装置の第１の変形例を示す模式的な平面図である。
【図７】第１の変形例による撮像装置が有する画素１０Ｂの例示的な回路図である。
【図８】本開示の第１の実施形態による撮像装置の第２の変形例を示す模式的な平面図である。
【図９】本開示の第１の実施形態による撮像装置の第２の変形例の回路構成を示す模式図である。
【図１０】図９に示す画素１０Ｄのデバイス構造の一例を模式的に示す断面図である。
【図１１】画素１０Ｄにおける各素子のレイアウトの一例を示す模式的な平面図である。
【図１２】本開示の第１の実施形態による撮像装置の第４の変形例の回路構成を示す模式図である。
【図１３】図１２に示す画素１０Ｘにおける各素子のレイアウトの一例を示す模式的な平面図である。
【図１４】図１２に示す画素１０Ｘの２次元配列の一例を示す模式的な平面図である。
【図１５】本開示の第２の実施形態による撮像装置が有する画素の例示的なデバイス構造を模式的に示す断面図である。
【図１６】図１５に示す画素１０Ｅにおける各素子のレイアウトの一例を示す模式的な平面図である。
【図１７】本開示の第２の実施形態による撮像装置が有する画素の例示的なデバイス構造の他の例を模式的に示す断面図である。
【図１８Ａ】本開示の第２の実施形態による撮像装置が有する画素に関するデバイス構造の他の例を模式的に示す断面図である。
【図１８Ｂ】図１８Ａに示す画素１０Ｇａにおける各素子のレイアウトの一例を示す模式的な平面図である。
【図１９】本開示の第２の実施形態による撮像装置が有する画素に関するデバイス構造のさらに他の例を模式的に示す断面図である。
【図２０】図４に示す画素１０Ａの２次元配列の一例を示す模式的な平面図である。
【図２１】図８に示す画素１０Ｃの２次元配列の一例を示す模式的な平面図である。
【図２２】図１１に示す画素１０Ｄの２次元配列の一例を示す模式的な平面図である。
【図２３】図１６に示す画素１０Ｅの２次元配列の一例を示す模式的な平面図である。
【図２４】遮断構造を有する画素の他の例を示す模式的な平面図である。
【図２５】図２４を参照して説明した画素１０Ｈの２次元配列の一例を示す模式的な平面図である。
【図２６】遮断構造を有する画素のさらに他の例を示す模式的な平面図である。
【図２７】図２６を参照して説明した画素１０Ｉの２次元配列の一例を示す模式的な平面図である。
【図２８】図１８Ａおよび図１８Ｂを参照して説明した画素１０Ｇａの変形例を示す模式的な平面図である。
【図２９】図２８を参照して説明した画素１０Ｊの２次元配列の一例を示す模式的な平面図である。
【発明を実施するための形態】
【００１２】
本開示の一態様の概要は以下のとおりである。
【００１３】
［項目１］
光を光電変換して信号電荷を生成する光電変換部と、
第１半導体層を表面に含む半導体基板と、
前記第１半導体層内の第１導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第１導電型の第１不純物領域をソースまたはドレインとして含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造と
を備え、
前記遮断構造は、
前記第１半導体層内の第２導電型の不純物領域であって前記電荷蓄積領域と前記第１不純物領域と間に位置する第２不純物領域と、
前記第１半導体層の上方に位置し、平面視において前記第２不純物領域の少なくとも一部と重なり、前記電荷蓄積領域が前記信号電荷を蓄積する期間において一定の第１電圧が印加される第１電極と
を含む、撮像装置。
【００１４】
［項目２］
前記第２不純物領域は、前記半導体基板の表面に位置する第１領域を有し、前記第１電極は、平面視において前記第１領域の少なくとも一部と重なる、項目１に記載の撮像装置。
【００１５】
［項目３］
前記第１半導体層内の第２導電型の不純物領域であって、前記電荷蓄積領域に隣接する第３不純物領域を備える、項目１または２に記載の撮像装置。
【００１６】
［項目４］
前記半導体基板は、
第２導電型を有する支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第１導電型を有する第２半導体層と
を含む、項目３に記載の撮像装置。
【００１７】
［項目５］
前記第１導電型はｎ型である、項目１から４のいずれか一項に記載の撮像装置。
【００１８】
［項目６］
前記第１電極はｎ型の不純物を含み、
前記第１電圧は０Ｖまたは負電圧である、項目５に記載の撮像装置。
【００１９】
［項目７］
前記第１電極はｐ型の不純物を含み、
前記第１電圧は１Ｖ以下の電圧である、項目５に記載の撮像装置。
【００２０】
［項目８］
前記遮断構造は、前記第１半導体層内の第２導電型の不純物領域であって、前記電荷蓄積領域と前記第１不純物領域と間に位置し、前記第２不純物領域とは異なる第４不純物領域を含む、項目１から７のいずれか一項に記載の撮像装置。
【００２１】
［項目９］
前記第１電極は、平面視において前記第４不純物領域の少なくとも一部と重なる、項目８に記載の撮像装置。
【００２２】
［項目１０］
前記半導体基板の上方に位置し、前記第１半導体層に最も近い第１配線層を含む多層配線をさらに備え、
前記第１電極は、前記第１配線層の一部である、項目１または２に記載の撮像装置。
【００２３】
［項目１１］
前記半導体基板は、
第２導電型を有する支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第１導電型を有する第２半導体層と
を含む、項目１０に記載の撮像装置。
【００２４】
［項目１２］
前記第１導電型はｎ型であり、
前記第１電圧は基板電位以下の電圧である、項目１０または１１に記載の撮像装置。
【００２５】
［項目１３］
前記多層配線は、前記第１配線層よりも前記半導体基板から遠くに位置する第２配線層を含み、
前記第２配線層の一部は、平面視において前記電荷蓄積領域および前記第１不純物領域を覆い、前記基板電位以上の電圧が印加される、項目１２に記載の撮像装置。
【００２６】
［項目１４］
前記第１導電型はｐ型であり、
前記第１電圧は基板電位以上の電圧である、項目１０または１１に記載の撮像装置。
【００２７】
［項目１５］
前記多層配線は、前記第１配線層よりも前記半導体基板から遠い第２配線層を含み、
前記第２配線層の一部は、平面視において前記電荷蓄積領域および前記第１不純物領域を覆い、前記基板電位以下の電圧が印加される、項目１４に記載の撮像装置。
【００２８】
［項目１６］
１以上の画素を備える撮像装置であって、
１以上の画素の各々は、
光電変換部と、
光電変換部に電気的に接続された第１導電型の電荷蓄積領域を有する半導体基板と、
光電変換部に電気的に接続されたゲートを有する第１トランジスタと、
電荷蓄積領域をソースおよびドレインの一方として有する第２トランジスタと、
半導体基板の上方に位置し、光電変換部によって生成された電荷を電荷蓄積領域に蓄積する電荷蓄積期間の全体において、定電位の第１電圧が印加される第１電極と
を含み、
半導体基板は、
電荷蓄積領域から電気的に分離された第１導電型の第１不純物領域と、
電荷蓄積領域と第１不純物領域との間において互いに分離して半導体基板中に配置された第２導電型の第２不純物領域および第３不純物領域と
をさらに有し、
第１トランジスタは、第１不純物領域をソースおよびドレインの一方として含み、
第１電極は、平面視において第２不純物領域の少なくとも一部および第３不純物領域の少なくとも一部を覆っている、
撮像装置。
【００２９】
項目１６の構成によれば、例えば負電圧を第１電極に印加することにより、第１不純物領域から電荷蓄積領域に向かって移動する電荷とは逆極性の電荷を、第１電極の下方の領域に集中させ得る。逆極性の電荷の蓄積により、第１不純物領域から電荷蓄積領域に向かって移動する電荷を再結合によって消滅させることができ、電荷蓄積領域への余計な電荷の混入を抑制して、リーク電流に起因する画像の劣化を抑制し得る。
【００３０】
［項目１７］
第２不純物領域のうち第１電極に覆われた領域および第３不純物領域のうち第１電極に覆われた領域の少なくとも一方は、半導体基板の表面に位置している、項目１６に記載の撮像装置。
【００３１】
［項目１８］
半導体基板は、第２導電型を有する第１半導体層を有し、
電荷蓄積領域は、第１半導体層中に位置する、
項目１６または１７に記載の撮像装置。
【００３２】
項目１８の構成によれば、光電変換部との電気的接続を有するコンタクトプラグが半導体基板に接触する部分の周囲に、相対的に不純物濃度の低い領域を配置することが可能になる。これにより、例えば、電荷蓄積領域とその周囲との間に形成されるｐｎ接合における電界強度を緩和し得る。
【００３３】
［項目１９］
半導体基板は、
第２導電型を有する支持基板と、
支持基板上に位置し、第１導電型を有する第２半導体層と、
を有し、
第２半導体層は、支持基板と第１半導体層との間に位置する、
項目１８に記載の撮像装置。
【００３４】
項目１９の構成によれば、例えば周辺回路から電荷蓄積領域への少数キャリアの流入が第２半導体層によって抑制される。よって、画質の劣化抑制の効果が得られる。
【００３５】
［項目２０］
第１導電型は、ｎ型である、
項目１６から１９のいずれか一項に記載の撮像装置。
【００３６】
項目２０の構成によれば、半導体基板としてｐ型シリコン基板を用いることができる。
【００３７】
［項目２１］
第１電極は、ｎ型の不純物を含み、
第１電圧は、０Ｖまたは負電圧である、
項目２０に記載の撮像装置。
【００３８】
項目２１の構成によれば、半導体基板のうち第１電極直下の表面近傍に、第１不純物領域のｐｎ接合部で発生し、電荷蓄積領域に向かって移動する電荷とは逆極性の電荷を集中させ得る。したがって、第１不純物領域のｐｎ接合部で発生し、電荷蓄積領域に向かって移動する電荷が生じた場合であっても、このような電荷を第１電極の下方の領域において再結合によって消滅させ得る。
【００３９】
［項目２２］
第１電極は、ｐ型の不純物を含み、
第１電圧は、１Ｖ以下の電圧である、
項目２０に記載の撮像装置。
【００４０】
項目２２の構成によれば、項目２１と同様の効果が得られる。
【００４１】
［項目２３］
複数の画素を備える撮像装置であって、
複数の画素の各々は、
光電変換部と、
第２導電型を有する第１半導体層、および、第１半導体層中に位置し、光電変換部に電気的に接続された第１導電型の電荷蓄積領域を有する半導体基板と、
光電変換部に電気的に接続されたゲートを有する第１トランジスタと、
電荷蓄積領域をソースおよびドレインの一方として有する第２トランジスタと、
半導体基板の上方に位置し、光電変換部によって生成された電荷を電荷蓄積領域に蓄積する電荷蓄積期間の全体において、定電位の第１電圧が印加される第１電極と、
半導体基板の上方に位置し、各々が複数の画素に跨る第１配線層および第２配線層を含む多層配線と
を含み、
半導体基板は、
電荷蓄積領域から電気的に分離された第１導電型の第１不純物領域と、
電荷蓄積領域と第１不純物領域との間に位置し、第１半導体層よりも高い不純物濃度を有する第２導電型の第２不純物領域と
をさらに有し、
第１トランジスタは、第１不純物領域をソースおよびドレインの一方として含み、
第１配線層は、多層配線に含まれる配線層の中で半導体基板の最も近くに位置し、平面視において電荷蓄積領域と第１不純物領域との間に位置する第１電極としての第１配線部をその一部に含む、
撮像装置。
【００４２】
項目２３の構成によれば、半導体基板の上方に位置する配線層の一部を第１電極として利用でき、項目１６と同様の効果が得られる。
【００４３】
［項目２４］
第１電極は、平面視において第２不純物領域の少なくとも一部を覆っており、
第２不純物領域のうち第１電極に覆われた領域は、半導体基板の表面に位置している、項目２３に記載の撮像装置。
【００４４】
［項目２５］
半導体基板は、
第２導電型を有する支持基板と、
支持基板上に位置し、第１導電型を有する第２半導体層と、
を有し、
第２半導体層は、支持基板と第１半導体層との間に位置する、
項目２３または２４に記載の撮像装置。
【００４５】
項目２５の構成によれば、項目１９と同様の効果が得られる。
【００４６】
［項目２６］
第１導電型はｎ型であり、
第１電圧は、基板電位以下の電圧である、
項目２３から２５のいずれか一項に記載の撮像装置。
【００４７】
項目２６の構成によれば、項目２１と同様の効果が得られる。
【００４８】
［項目２７］
第２配線層は、第１配線層よりも半導体基板から遠くに位置し、平面視において電荷蓄積領域および第１不純物領域を覆い、基板電位以上の電圧が印加される第２配線部を有する、項目２６に記載の撮像装置。
【００４９】
項目２７の構成によれば、第１、第２トランジスタのゲートよりも上層に第２配線層が位置するので、第２配線部の平面視における形状を、例えば電荷蓄積領域を跨ぐ形状とすることができる。また、第１電極がシールド電極として機能するので、第１電圧とは異なる電圧を第２配線部に印加することが可能である。
【００５０】
［項目２８］
第１導電型はｐ型であり、
第１電圧は、基板電位以上の電圧である、
項目２３から２５のいずれか一項に記載の撮像装置。
【００５１】
項目２８の構成によれば、項目２２と同様の効果が得られる。
【００５２】
［項目２９］
第２配線層は、第１配線層よりも半導体基板から遠くに位置し、平面視において電荷蓄積領域および第１不純物領域を覆い、基板電位以下の電圧が印加される第２配線部を有する項目２８に記載の撮像装置。
【００５３】
項目２９の構成によれば、項目２７と同様の効果が得られる。
【００５４】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。
【００５５】
（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な構成を示す。図１に示す撮像装置１００は、半導体基板６０に形成された複数の画素１０および周辺回路を有する。
【００５６】
各画素１０は、光電変換部１２を含む。光電変換部１２は、光の入射を受けて正および負の電荷、典型的には、正孔−電子対を発生させる。光電変換部１２は、半導体基板６０の上方に配置された光電変換層を含む光電変換構造、あるいは、半導体基板６０に形成されたフォトダイオードであり得る。なお、図１では、各画素１０の光電変換部１２が空間的に互いに分離されて示されているが、これは説明の便宜に過ぎず、複数の画素１０の光電変換部１２が互いに間隔をあけずに半導体基板６０上に連続的に配置されることもあり得る。
【００５７】
図１に示す例では、画素１０が、ｍ行ｎ列の複数の行および列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。各画素１０が、光電変換部１２として例えば半導体基板６０の上方に光電変換構造を有する場合、撮像領域Ｒ１は、半導体基板６０のうち、光電変換構造によって覆われている領域として規定され得る。
【００５８】
画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１０の中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。例えば、画素１０を１次元に配列することにより、撮像装置１００をラインセンサとして利用し得る。
【００５９】
図１に例示する構成において、周辺回路は、垂直走査回路４２、水平信号読み出し回路４４を含む。図１に例示するように、周辺回路は、付加的に、制御回路４６および電圧供給回路４８を含み得る。周辺回路が、信号処理回路、出力回路などをさらに含んでいてもかまわない。図１に示す例では、周辺回路に含まれる各回路は、半導体基板６０上に設けられている。ただし、周辺回路の一部が、画素１０の形成された半導体基板６０とは異なる他の基板上に配置されることもあり得る。
【００６０】
垂直走査回路４２は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。後述するように、複数の画素１０の各行に対応して設けられる信号線は、アドレス信号線３４に限定されず、垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続され得る。水平信号読み出し回路４４は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。
【００６１】
制御回路４６は、撮像装置１００の例えば外部から与えられる指令データ、クロックなどを受け取って撮像装置１００全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有し、垂直走査回路４２、水平信号読み出し回路４４、電圧供給回路４８などに駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
【００６２】
電圧供給回路４８は、電圧線３８を介して、各画素１０に所定の電圧を供給する。電圧供給回路４８は、特定の電源回路に限定されず、バッテリーなどの電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路４８は、上述の垂直走査回路４２の一部であってもよい。図１において模式的に示すように、周辺回路を構成するこれらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。
【００６３】
図２は、本開示の第１の実施形態に係る撮像装置の例示的な回路構成を模式的に示す。図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０Ａが代表して示されている。これら画素１０Ａの各々は、図１に示す画素１０の一例であり、光電変換部１２としての光電変換構造１２Ａを有し、光電変換構造１２Ａに電気的に接続された信号検出回路１４Ａを含む。後に図面を参照して詳しく説明するように、光電変換構造１２Ａは、半導体基板６０の上方に配置された光電変換層を含む。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。なお、本明細書において、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。
【００６４】
各画素１０Ａの光電変換構造１２Ａは、蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時に蓄積制御線３１に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。
【００６５】
図２に例示する構成において、信号検出回路１４Ａは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。後に図面を参照して詳しく説明するように、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、光電変換構造１２Ａを支持する半導体基板６０に形成された電界効果トランジスタである。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを用いる例を説明する。
【００６６】
図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換構造１２Ａに電気的に接続されている。所定の電圧を動作時に蓄積制御線３１に印加することにより、例えば正孔を電荷蓄積ノードＦＤに信号電荷として蓄積することができる。ここで、電荷蓄積ノードＦＤは、信号検出トランジスタ２２のゲートを光電変換部１２に接続するノードであり、後に図面を参照して説明するように、半導体基板６０に形成された不純物領域をその一部に含む。図示する例において、電荷蓄積ノードＦＤは、光電変換構造１２Ａによって生成された電荷を一時的に保持する機能を有する。
【００６７】
信号検出トランジスタ２２のドレインは、撮像装置１００の動作時に各画素１０Ａに例えば３．３Ｖ程度の電源電圧ＶＤＤを供給する電源配線３２に接続され、ソースは、アドレストランジスタ２４を介して垂直信号線３５に接続される。信号検出トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。
【００６８】
信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。したがって、垂直走査回路４２は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加することにより、選択した画素１０Ａの信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。
【００６９】
垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続されている。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロワ回路を形成する。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれ、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換などを行う。水平信号読み出し回路４４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路の一部であり得る。
【００７０】
リセットトランジスタ２６のゲートには、垂直走査回路４２との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０Ａの行ごとに設けられる。垂直走査回路４２は、アドレス信号線３４に行選択信号を印加することによってリセットの対象となる画素１０Ａを行単位で選択することができ、リセット信号線３６を介してリセットトランジスタ２６のゲートにリセット信号を印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
【００７１】
この例では、リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積ノードＦＤに接続され、ドレインおよびソースの他方は、複数の画素１０Ａの列ごとに設けられたフィードバック線５３のうちの対応する１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。
【００７２】
図２に例示する構成において、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６Ａを有する。図２に示すように、反転増幅器５０は、複数の画素１０Ａの列ごとに設けられており、上述のフィードバック線５３は、複数の反転増幅器５０のうちの対応する１つの出力端子に接続されている。反転増幅器５０は、上述の周辺回路の一部であり得る。
【００７３】
図示するように、反転増幅器５０の反転入力端子は、対応する列の垂直信号線３５に接続され、反転増幅器５０の非反転入力端子には、撮像装置１００の動作時、例えば１Ｖまたは１Ｖ近傍の正電圧である参照電圧Ｖｒｅｆが供給される。アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０Ａの出力を負帰還させる帰還経路を形成することができ、帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、垂直信号線３５の電圧がＶｒｅｆとなるような電圧に、電荷蓄積ノードＦＤの電圧がリセットされる。電圧Ｖｒｅｆとしては、電源電圧および接地の範囲内の任意の大きさの電圧を用い得る。帰還経路の形成により、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。
【００７４】
（画素１０Ａのデバイス構造）
図３は、画素１０Ａのデバイス構造の一例を模式的に示す。図４は、画素１０Ａにおける各素子のレイアウトの一例を示す。図４は、半導体基板６０の法線方向に沿って図３に示す画素１０Ａを見たときの、半導体基板６０に形成された各素子の配置を模式的に示している。図４中のＡ−Ａ’線に沿って画素１０Ａを切断して展開すれば、図３に示す断面が得られる。
【００７５】
図３を参照する。画素１０Ａは、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換構造１２Ａと、導電構造８９とを含む。図示するように、光電変換構造１２Ａは、半導体基板６０を覆う層間絶縁層９０に支持されている。導電構造８９は、層間絶縁層９０の内部に配置されている。図示する例において、層間絶縁層９０は、複数層の絶縁層を含む。導電構造８９は、層間絶縁層９０の内部に配置された複数層の配線層のそれぞれの一部を含む。層間絶縁層９０中に配置された複数層の配線層は、例えば、アドレス信号線３４およびリセット信号線３６などをその一部に有する配線層、垂直信号線３５、電源配線３２およびフィードバック線５３などをその一部に有する配線層を含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。
【００７６】
光電変換構造１２Ａは、層間絶縁層９０上に形成された画素電極１２ａ、光の入射側に配置された対向電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換構造１２Ａの光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって連続的に形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【００７７】
対向電極１２ｃは、ＩＴＯなどの透明導電性材料から形成された透光性の電極である。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０Ａにわたって形成される。図３において図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも例えば高くする。これにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０Ａにわたって連続した単一の層の形で対向電極１２ｃを形成してもよい。これにより、複数の画素１０Ａの対向電極１２ｃに一括して所定の電位を印加することが可能になる。
【００７８】
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０Ａの画素電極１２ａから空間的に分離されることにより、他の画素１０Ａの画素電極１２ａから電気的に分離される。
【００７９】
導電構造８９は、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成された複数の配線およびプラグと、ポリシリコンプラグとを含む。導電構造８９の一端は、画素電極１２ａに接続されている。後述するように、半導体基板６０に形成された回路素子に導電構造８９の他端が接続されることにより、光電変換構造１２Ａの画素電極１２ａと半導体基板６０上の回路とが互いに電気的に接続される。
【００８０】
ここで、半導体基板６０に注目する。図３に模式的に示すように、半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン基板を例示する。
【００８１】
図３に例示する構成において、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐと、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎと、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐと、ｐ型半導体層６３ｐ上に位置する第１半導体層としてのｐ型半導体層６５ｐとを有する。典型的には、ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。
【００８２】
第２半導体層としてのｎ型半導体層６２ｎは、ｐ型半導体層６１ｐとｐ型半導体層６３ｐとの間に位置する。図３においては図示が省略されているが、ｎ型半導体層６２ｎには、不図示のウェルコンタクトが接続される。ウェルコンタクトは、撮像領域Ｒ１の外側に設けられ、撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、ウェルコンタクトを介して制御される。ｎ型半導体層６２ｎを設けることにより、信号電荷を蓄積する電荷蓄積領域への支持基板６１または周辺回路からの少数キャリアの流入が抑制される。
【００８３】
さらに、この例では、半導体基板６０は、ｐ型半導体層６１ｐとｎ型半導体層６２ｎとを貫通するようにしてｐ型半導体層６３ｐと支持基板６１との間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを互いに電気的に接続する機能を有する。
【００８４】
支持基板６１は、図３においては不図示の、撮像領域Ｒ１の外側に設けられた基板コンタクトとの接続を有する。撮像装置１００の動作時、基板コンタクトを介して、支持基板６１およびｐ型半導体層６３ｐの電位が制御される。また、ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。
【００８５】
図３に例示する構成において、ｐ型半導体層６５ｐは、不純物の濃度がより低いｐ型不純物領域６６ｐを有し、ｐ型不純物領域６６ｐ中にｎ型不純物領域６７ｎが形成されている。図３に模式的に示すように、ｎ型不純物領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ここでは、ｎ型不純物領域６７ｎは、第１領域６７ａと、第１領域６７ａ内に位置し、第１領域６７ａよりも相対的に不純物濃度の高い第２領域６７ｂとを含んでいる。
【００８６】
半導体基板６０の光電変換構造１２Ａ側の主面上には、絶縁層が配置される。この例では、半導体基板６０の光電変換構造１２Ａ側の主面は、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３によって覆われている。第１絶縁層７１は、例えばシリコンの熱酸化膜である。第２絶縁層７２は、例えば二酸化シリコン層であり、第３絶縁層７３は、例えばシリコン窒化物層である。第２絶縁層７２が、複数の絶縁層を含む積層構造を有していてもよく、同様に、第３絶縁層７３も、複数の絶縁層を含む積層構造を有していてもよい。
【００８７】
第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造は、ｎ型不純物領域６７ｎの第２領域６７ｂ上にコンタクトホールｈ１を有する。図３に示す例では、導電構造８９の一部であるコンタクトプラグＣｐ１がコンタクトホールｈ１を介して第２領域６７ｂに接続され、これにより、ｎ型不純物領域６７ｎが、導電構造８９を介して光電変換構造１２Ａの画素電極１２ａに電気的に接続されている。
【００８８】
ｐウェルとしてのｐ型不純物領域６６ｐと、ｎ型不純物領域６７ｎとの間のｐｎ接合によって形成される接合容量が信号電荷の少なくとも一部を蓄積する容量として機能する。これにより、ｎ型不純物領域６７ｎは、信号電荷を一時的に保持する電荷蓄積領域として機能する。導電構造８９およびｎ型不純物領域６７ｎは、上述の電荷蓄積ノードＦＤの少なくとも一部を構成するといえる。
【００８９】
上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時に、ｐ型半導体層６５ｐの電位をｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、光電変換構造１２Ａとの電気的接続を有するコンタクトプラグＣｐ１と半導体基板６０とが接触する部分の周囲に、相対的に不純物濃度の低い領域を配置することが可能になる。この例では、ｎ型不純物領域６７ｎの第２領域６７ｂの周囲に、第１領域６７ａおよびｐ型不純物領域６６ｐを配置している。相対的に不純物濃度の低い第１領域６７ａを第２領域６７ｂの周囲に配置することにより、ｎ型不純物領域６７ｎと、ｐ型半導体層６５ｐまたはｐ型不純物領域６６ｐとの間のｐｎ接合によって形成される電界強度を緩和し得る。ｐｎ接合によって形成される電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流を抑制する効果が得られる。
【００９０】
なお、ｎ型不純物領域６７ｎにおける第２領域６７ｂの形成は必須ではない。ただし、コンタクトプラグＣｐ１と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を比較的高くすることにより、コンタクトプラグＣｐ１と半導体基板６０とが接触する部分の周囲の空乏層の広がりを抑制する効果が得られる。また、コンタクトプラグＣｐ１と半導体基板６０との界面における半導体基板６０の結晶欠陥、換言すれば、界面準位に起因して発生する、電荷蓄積領域としてのｎ型不純物領域６７ｎへの意図しない電荷の流入および／またはｎ型不純物領域６７ｎからの意図しない電荷の流出を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグＣｐ１を接続することにより、コンタクト抵抗を低減する効果も得られる。
【００９１】
半導体基板６０には、上述の信号検出回路１４Ａが形成される。画素１０Ａ中の信号検出回路１４Ａは、互いに隣接する画素１０Ａ間に素子分離領域６９が配置されることにより、隣接する他の画素１０Ａ中の信号検出回路１４Ａから電気的に分離される。素子分離領域６９は、例えばｐ型の拡散領域である。
【００９２】
信号検出回路１４Ａのうち、リセットトランジスタ２６は、ｎ型不純物領域６７ｎをドレイン領域およびソース領域の一方として含み、ｎ型不純物領域６８ａｎをドレイン領域およびソース領域の他方として含む。リセットトランジスタ２６は、さらに、第１絶縁層７１上のゲート電極２６ｅを含み、第１絶縁層７１のうちゲート電極２６ｅと半導体基板６０との間に位置する部分は、リセットトランジスタ２６のゲート絶縁膜として機能する。ｎ型不純物領域６８ａｎは、ｐ型半導体層６５ｐに形成されており、コンタクトホールｈ２を介してフィードバック線５３に接続されている。
【００９３】
ｐ型半導体層６５ｐには、ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎも設けられる。なお、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎの不純物濃度は、ｎ型不純物領域６７ｎの第１領域６７ａよりも高い。
【００９４】
信号検出トランジスタ２２は、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６８ｃｎと、第１絶縁層７１上のゲート電極２２ｅとを含む。図３中に破線で模式的に示すように、この例では、ゲート電極２２ｅは、アドレス信号線３４およびリセット信号線３６などが位置するレイヤーにおいて、導電構造８９のうち画素電極１２ａとコンタクトプラグＣｐ１とを互いに接続する部分に接続されている。換言すれば、導電構造８９は、ゲート電極２２ｅとの電気的接続も有している。
【００９５】
ドレイン領域としてのｎ型不純物領域６８ｂｎには、コンタクトホールｈ３を介してコンタクトプラグＣｐ３が接続されている。コンタクトプラグＣｐ３には、ソースフォロワ電源としての上述の電源配線３２が接続される。なお、電源配線３２は、図３においては図示が省略されている。
【００９６】
図３に模式的に示すように、ｎ型不純物領域６８ｂｎは、電荷蓄積領域としてのｎ型不純物領域６７ｎから離間してｐ型半導体層６５ｐ中に配置される。この例では、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間に不純物領域６９ｐａおよび６９ｐｂが介在させられることにより、ｎ型不純物領域６８ｂｎがｎ型不純物領域６７ｎから電気的に分離されている。不純物領域６９ｐａおよび６９ｐｂの各々は、上述の素子分離領域６９の一部であり、典型的には、ｐ型の拡散領域である。不純物領域６９ｐａおよび６９ｐｂにおける不純物濃度は、ｐ型半導体層６５ｐの不純物濃度よりも高く、例えば、５＊１０１７ｃｍ−３以上１＊１０１９ｃｍ−３以下程度の範囲である。ここで、「＊」は、乗算を表す。図示するように、半導体基板６０の主面に垂直な断面を見たとき、不純物領域６９ｐａおよび６９ｐｂは、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間において互いに分離してｐ型半導体層６５ｐ中に設けられている。
【００９７】
さらにここでは、第１絶縁層７１上の、不純物領域６９ｐａと不純物領域６９ｐｂとの間の領域に制御電極２８ｅが配置されている。図示するように、制御電極２８ｅは、第２絶縁層７２および第３絶縁層７３の積層構造によって覆われる。なお、この例では、第２絶縁層７２および第３絶縁層７３の積層構造は、リセットトランジスタ２６のゲート電極２６ｅおよび後述するゲート電極２２ｅ、２４ｅをも覆っている。制御電極２８ｅは、第２絶縁層７２および第３絶縁層７３に設けられたコンタクトホールｈ８を貫通するコンタクトプラグＣｐ８を介して上述の電圧線３８に接続されている。すなわち、制御電極２８ｅは、電圧線３８を介して、撮像装置１００の動作時に所定の電圧を印加可能に構成されている。電圧線３８は、垂直信号線３５などと同様に、複数の画素１０Ａの列ごとに設けられ得る。なお、図３では、電圧線３８がアドレス信号線３４およびリセット信号線３６と同層に位置しているが、電圧線３８は、アドレス信号線３４、リセット信号線３６および導電構造８９のいずれとの間にも電気的接続を有しない。
【００９８】
図４に例示する構成において、制御電極２８ｅは、複数の画素１０Ａの列方向に平行に延びる矩形状を有する。図４では、図３に示す不純物領域６９ｐａおよび不純物領域６９ｐｂのおおよその位置を二点鎖線により示している。図４に模式的に示すように、制御電極２８ｅは、不純物領域６９ｐａの端部と、不純物領域６９ｐｂの端部とに重なっている。図３との比較からわかるように、不純物領域６９ｐａのうち制御電極２８ｅに覆われている領域、および、不純物領域６９ｐｂのうち制御電極２８ｅに覆われている領域は、半導体基板６０の表面に位置する。なお、図４に示す例では、信号検出トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。これらのドレイン領域およびソース領域は、不純物領域６９ｐａおよび不純物領域６９ｐｂをその一部に含む素子分離領域６９によってリセットトランジスタ２６のドレイン領域およびソース領域から電気的に分離されている。
【００９９】
図３に模式的に示すように、制御電極２８ｅと半導体基板６０との間には、第１絶縁層７１の一部が位置する。制御電極２８ｅおよびその周辺に注目すると、画素１０Ａのうち制御電極２８ｅおよびその周辺の構造は、ＭＯＳキャパシタに似た構造を有するといえる。本開示の典型的な実施形態では、撮像装置１００の動作時、制御電極２８ｅに一定電位の電圧が印加される。後に詳しく説明するように、撮像装置１００の動作時に、制御電極２８ｅの下方に位置する領域の導電型および／または制御電極２８ｅの導電型に応じた電圧を制御電極２８ｅに印加することにより、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに向かって移動する電荷とは逆極性の電荷を、制御電極２８ｅの下方に位置する領域７８に集中させ得る。逆極性の電荷を蓄積させることにより、制御電極２８ｅの下方に位置する領域７８において、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに向かって移動する電荷を再結合によって消滅させ得る。すなわち、信号電荷を蓄積するｎ型不純物領域６７ｎへの余計な電荷の混入を抑制して、リーク電流に起因する画像の劣化を抑制し得る。
【０１００】
その意味で、制御電極２８ｅと、第１絶縁層７１のうち制御電極２８ｅの直下に位置する部分と、不純物領域６９ｐａ、６９ｐｂとをあわせてリーク電流遮断構造と呼ぶことができる。以下では、簡単のため、制御電極２８ｅ、第１絶縁層７１のうち制御電極２８ｅの直下に位置する部分、および、不純物領域６９ｐａ、６９ｐｂを含む構造を便宜的に「遮断構造２８Ａ」と呼ぶことがある。遮断構造２８Ａの構成およびその動作の詳細は、後述する。なお、図３に示す断面では、不純物領域６９ｐａおよび６９ｐｂの両方がｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に位置するように図示されているが、これは説明の便宜に過ぎず、不純物領域６９ｐａおよび６９ｐｂの少なくとも一方をｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に配置することにより、電荷蓄積領域としてのｎ型不純物領域６７ｎへの余計な電荷の混入を防止する効果が期待できる。
【０１０１】
半導体基板６０には、さらに、アドレストランジスタ２４も形成されている。アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎ、ｎ型不純物領域６８ｄｎ、および、第１絶縁層７１上のゲート電極２４ｅを含む。ｎ型不純物領域６８ｃｎは、アドレストランジスタ２４のドレイン領域として機能し、ｎ型不純物領域６８ｄｎは、アドレストランジスタ２４のソース領域として機能する。第１絶縁層７１のうちゲート電極２４ｅと半導体基板６０との間に位置する部分は、アドレストランジスタ２４のゲート絶縁膜として機能する。この例では、アドレストランジスタ２４と信号検出トランジスタ２２との間でｎ型不純物領域６８ｃｎが共有されることにより、これらのトランジスタが互いに電気的に接続されている。図３に模式的に示すように、ｎ型不純物領域６８ｄｎには、コンタクトホールｈ４を介して垂直信号線３５が接続される。
【０１０２】
（遮断構造）
ここで、遮断構造の例示的な構成およびその動作を詳細に説明する。図５は、図３に示す遮断構造２８Ａおよびその周辺を取り出して示す。
【０１０３】
層間絶縁層９０内に配置される複数の配線層のうち、半導体基板６０の最も近くに位置する配線層は、不純物がドープされたポリシリコン層であり得る。例えば、上述のコンタクトプラグＣｐ１、Ｃｐ３およびＣｐ８は、ｎ型不純物がドープされたポリシリコン膜から形成された構造であり得る。上述のゲート電極２２ｅ、２４ｅ、および、制御電極２８ｅも同様に、ｎ型不純物がドープされたポリシリコン膜から形成された電極であり得る。
【０１０４】
例えば、ｎ型不純物がドープされたポリシリコン電極の形で制御電極２８ｅを形成した場合、制御電極２８ｅに０Ｖまたは負電圧を印加することによって、半導体基板６０のうち制御電極２８ｅ直下の表面近傍に蓄積状態を形成し得る。例えば、制御回路４６は、露光期間、換言すれば、光電変換部１２によって生成された電荷をｎ型不純物領域６７ｎに蓄積する電荷蓄積期間の全体において、電圧線３８に０Ｖまたは負電圧の定電位の電圧が供給されるように電圧供給回路４８を駆動させる。なお、電圧線３８に対して所定の電圧が供給できればよく、蓄積状態の形成のために特化した電源が電圧線３８に接続されることは必須ではない。例えば、電圧供給回路４８が省略されることもあり得る。
【０１０５】
上述したように、信号検出トランジスタ２２のドレイン領域として機能するｎ型不純物領域６８ｂｎには、撮像装置１００の動作時、３．３Ｖ程度の比較的高い電圧が印加される。本発明者らの検討によると、高電圧が印加されるドレイン領域とその周囲との間に形成されるｐｎ接合で電子が生成されると、その一部が、素子分離領域の界面準位およびシリコン基板表面の界面準位を介した拡散によって電荷蓄積領域に流入することが生じ得る。このような余計な電荷の流入に起因するリーク電流は、得られる画像の劣化の原因となり得る。
【０１０６】
これに対し、ここでは、信号検出トランジスタ２２のドレイン領域としてのｎ型不純物領域３８ｂｎと、信号電荷を保持する電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に遮断構造２８Ａを配置している。そのため、例えば、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに向かって拡散によって移動する電子が生じても、このような電子は、図５に模式的に示すように、半導体基板６０のうち制御電極２８ｅ直下に集中した正孔との再結合によって領域７８中で消滅し得る。すなわち、ｎ型不純物領域６７ｎへの少数キャリアの移動が遮断構造２８Ａによって遮断され、その結果、ｎ型不純物領域６７ｎへの少数キャリアの混入によるリーク電流が抑制される。
【０１０７】
このように、ｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとの間に遮断構造２８Ａを配置して電荷蓄積期間の全体において適当な電圧を制御電極２８ｅに印加する。これにより、ｎ型不純物領域６８ｂｎのｐｎ接合部で発生し、ｎ型不純物領域６７ｎに向かって移動する電荷が生じた場合であっても、このような電荷を領域７８またはその近傍において再結合によって消滅させることが可能になる。
【０１０８】
なお、ここで説明した例では、半導体基板６０の制御電極２８ｅ直下の領域は、ｐ型半導体層６５ｐの一部であり、上述の領域７８は、ｐ型の不純物を含む。制御電極２８ｅの形成前に、不純物の拡散などにより、ｐ型半導体層６５ｐのうち制御電極２８ｅの下方に位置することとなる領域に、相対的に不純物濃度の高い領域を形成しておいてもよい。換言すれば、領域７８を、周囲と比較して相対的に高い不純物濃度を有する領域としてもよい。ｐ型半導体層６５ｐのうち制御電極２８ｅの下方に、相対的に不純物濃度の高い不純物領域を形成しておくことにより、より絶対値の小さな負電圧を用いて蓄積状態を形成し得る。換言すれば、制御電極２８ｅに印加する電圧として、より０Ｖに近い電圧を用い得る。
【０１０９】
制御電極２８ｅは、ｐ型不純物がドープされたポリシリコン電極であってもよい。この場合は、電荷蓄積期間の全体において制御電極２８ｅに１Ｖ以下の電圧を印加するような制御を採用することにより、半導体基板６０のうち制御電極２８ｅの下方に位置する領域に蓄積状態を形成して正の電荷を集中させ得る。すなわち、図５に示す例と同様に、ｎ型不純物領域６８ｂｎのｐｎ接合部で発生し、ｎ型不純物領域６７ｎに向かって移動する電荷を再結合によって消滅させ得る。
【０１１０】
制御電極２８ｅに印加する電圧は、制御電極２８ｅの下方に位置する領域の導電型および／または制御電極２８ｅの導電型を考慮して適宜に決定されればよい。支持基板６１がｎ型シリコン基板であり、制御電極２８ｅをｎ型不純物がドープされたポリシリコン電極とした場合には、制御電極２８ｅに印加する電圧として−１Ｖ以上の電圧を用いいればよい。これにより、上述した形態と同様の、リーク電流抑制の効果が期待できる。支持基板６１がｎ型シリコン基板であり、制御電極２８ｅをｐ型不純物がドープされたポリシリコン電極とした場合には、制御電極２８ｅに印加する電圧として０Ｖ以上の電圧を用いればよい。
【０１１１】
（第１の変形例）
図６および図７は、本開示の第１の実施形態による撮像装置の第１の変形例を示す。図６は、第１の変形例による撮像装置が有する画素１０Ｂ中の各素子のレイアウトの一例を示し、図７は、図６に示す画素１０Ｂの例示的な回路構成を示す。
【０１１２】
図６および図７に示す画素１０Ｂは、図２〜図４を参照して説明した画素１０Ａと比較して、光電変換部１２として光電変換構造１２Ａに代えてフォトダイオード１２Ｂを有する。この例では、図２に示す蓄積制御線３１は、省略される。リセットトランジスタ２６のドレインおよびソースの一方が電荷蓄積ノードＦＤに接続される点は、図２に示す構成と同様である。ただし、ここでは、リセットトランジスタ２６のドレインおよびソースの他方に電源配線３２が接続されている。
【０１１３】
画素１０Ｂは、フォトダイオード１２Ｂに接続された信号検出回路１４Ｂを含む。画素１０Ａの信号検出回路１４Ａと比較して、信号検出回路１４Ｂは、信号検出トランジスタ２２のゲートと、フォトダイオード１２Ｂとの間に接続された転送トランジスタ２９をさらに有する。転送トランジスタ２９のゲート電極２９ｅには、転送信号線３９が接続される。転送信号線３９は、例えば垂直走査回路４２との接続を有し、垂直走査回路４２によってその電位が制御される。垂直走査回路４２は、転送トランジスタ２９のオンおよびオフの制御により、フォトダイオード１２Ｂで生成された信号電荷の電荷蓄積ノードＦＤへの転送のタイミングを制御することができる。
【０１１４】
この例では、電荷蓄積ノードＦＤは、信号検出トランジスタ２２のゲート電極２２ｅをフォトダイオード１２Ｂに接続するノードである。電荷蓄積ノードＦＤは、これまでに説明した例と同様に、半導体基板６０に形成されたｎ型不純物領域６７ｎをその一部に含む。図６に例示する構成では、平面視において、ゲート電極２６ｅおよび２９ｅの間に、相対的に不純物の濃度低いｐ型不純物領域６６ｐが位置している。ｎ型不純物領域６７ｎは、ｐ型不純物領域６６ｐ中に位置する。
【０１１５】
図６に示す例においても、ｎ型不純物領域６７ｎと、ｎ型不純物領域６８ｂｎとの間に、電荷の再結合を促す遮断構造２８Ａが配置されている。したがって、図１〜図５を参照して説明した例と同様にして、ｎ型不純物領域６７ｎに向かって移動する不要な少数キャリアのｎ型不純物領域６７ｎへの混入を遮断構造２８Ａによって抑制することが可能である。
【０１１６】
（第２の変形例）
図８は、本開示の第１の実施形態による撮像装置の第２の変形例を示す。図８は、第２の変形例による撮像装置が有する画素１０Ｃ中の各素子のレイアウトの一例を示している。
【０１１７】
図８に示す画素１０Ｃと、図４に示す画素１０Ａとの間の主な相違点は、画素１０Ｃでは、電圧線３８に代えて制御電極２８ｅにリセット信号線３６が接続されている点である。すなわち、この例では、制御電極２８ｅは、リセットトランジスタ２６のゲート電極２６ｅと等電位である。
【０１１８】
この例では、垂直走査回路４２が、上述の電圧供給回路４８の機能を兼ねる。図８に例示するように、制御電極２８ｅにリセット信号線３６を接続することにより、電圧線３８および電圧供給回路４８を省略し得る。したがって、より簡易な回路により、リーク電流抑制の効果が得られる。本開示の実施形態では、露光期間の全体にわたって所定の電圧を制御電極２８ｅに印加するが、制御電極２８ｅに印加する電圧として、リセットトランジスタ２６の閾値電圧以下の電圧を適用することにより、リセットトランジスタ２６をオフとしながら制御電極２８ｅの直下に反転状態を形成可能である。例えば、ｎ型不純物がドープされたポリシリコン電極の形で制御電極２８ｅが形成されている場合には、制御電極２８ｅに０Ｖ以下の電圧を印加すればよい。
【０１１９】
（第３の変形例）
図９は、本開示の第１の実施形態による撮像装置の第３の変形例を示す。図９は、撮像装置の第３の変形例が有する画素１０Ｄのうちの１つを代表して取り出し、画素１０Ｄの例示的な回路構成を示す。図２に示す信号検出回路１４Ａと比較して、図９に示す画素１０Ｄの信号検出回路１４Ｄは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６に加えて、帯域制御トランジスタ５６、第１容量素子５１および第２容量素子５２をさらに有する。
【０１２０】
帯域制御トランジスタ５６は、リセットトランジスタ２６と、フィードバック線５３との間に接続され、そのゲートには、フィードバック制御線５８が接続される。フィードバック制御線５８は、例えば垂直走査回路４２に接続され、撮像装置の動作時、帯域制御トランジスタ５６のゲート電圧は、垂直走査回路４２によって制御される。
【０１２１】
第１容量素子５１は、比較的小さな容量値を有し、リセットトランジスタ２６に並列に接続される。第２容量素子５２は、第１容量素子５１よりも大きな容量値を有し、リセットトランジスタ２６および帯域制御トランジスタ５６の間のノードＲＤに一方の電極が接続される。第２容量素子５２の他方の電極は、感度調整線５４に接続される。感度調整線５４は、例えば垂直走査回路４２に接続され、撮像装置１００の動作時、その電位が例えば０Ｖに設定される。
【０１２２】
帯域制御トランジスタ５６をオンとすることにより、信号検出トランジスタ２２および帯域制御トランジスタ５６をその経路に含む帰還経路を形成することができる。すなわち、図９に示すフィードバック回路１６Ｄによって形成される帰還経路は、反転増幅器５０に加えて帯域制御トランジスタ５６をも含む。第２容量素子５２および帯域制御トランジスタ５６は、ＲＣフィルタ回路として機能し得る。
【０１２３】
信号検出トランジスタ２２の出力信号の一部または全部を電気的に帰還させるフィードバックループの形成により、リセットトランジスタ２６および帯域制御トランジスタ５６のオフに伴って発生するｋＴＣノイズの影響を低減することが可能である。帰還を利用したこのようなノイズキャンセルの詳細は、特開２０１７−０４６３３３号公報に説明されている。また、図９に例示するような回路構成によれば、リセットトランジスタ２６をゲイン切替え用のトランジスタとしても機能させ得る。このようなモード切り替えの詳細も、特開２０１７−０４６３３３号公報に説明されている。参考のために、特開２０１７−０４６３３３号公報の開示内容の全てを本明細書に援用する。
【０１２４】
図９に示すような、リセットトランジスタ２６とフィードバック線５３との間に帯域制御トランジスタ５６を接続した回路構成においては、ノイズ低減の観点から、例えば信号検出トランジスタ２２のドレイン領域からのノードＲＤへの余計な電荷の混入を抑制して、ノードＲＤにおけるリーク電流を抑制できると有益である。以下に説明するように、電荷蓄積ノードＦＤと同様の接続構造をノードＲＤに適用することにより、ノードＲＤにおけるリーク電流を抑制し得る。
【０１２５】
（画素１０Ｄのデバイス構造）
図１０は、図９に示す画素１０Ｄのデバイス構造の一例を模式的に示す。図１１は、画素１０Ｄにおける各素子のレイアウトの一例を示す。図１１中のＢ−Ｂ’線に沿って画素１０Ｄを切断して展開すれば、図１０に示す断面が得られる。なお、この例においても図３を参照して説明した例と同様に電圧線３８は、アドレス信号線３４およびリセット信号線３６などと同層に位置している。しかしながら、電圧線３８は、アドレス信号線３４、リセット信号線３６および導電構造８９のいずれとの間にも電気的接続を有しない。
【０１２６】
図１０に例示する構成において、画素１０Ｄは、光電変換構造１２Ａを支持する半導体基板７６を含む。半導体基板７６は、ｐ型半導体層６３ｐ上に形成されたｐ型半導体層７５ｐを含む。ｐ型半導体層７５ｐは、ｐ型不純物領域６６ｐおよびｐ型不純物領域７６ｐを有する。ｐ型不純物領域７６ｐにおける不純物濃度は、ｐ型不純物領域６６ｐと同程度であり得る。ｐ型不純物領域７６ｐには、ｎ型不純物領域７７ｎが形成されている。ｎ型不純物領域７７ｎは、リセットトランジスタ２６のドレイン領域またはソース領域として機能する。
【０１２７】
ｎ型不純物領域７７ｎは、ｎ型不純物領域６７ｎと同様に、第１領域７７ａと、第１領域７７ａ内に配置された第２領域７７ｂとを含む。第１領域７７ａは、ｎ型不純物領域６７ｎの第１領域６７ａと同程度か、あるいは、第１領域６７ａの不純物濃度よりも大きな不純物濃度を有する。これは、電荷蓄積ノードＦＤよりもノードＲＤの方がリーク電流の許容値を大きく設定可能なためである。第１領域７７ａの不純物濃度を第１領域６７ａの不純物濃度よりも大きくすることにより、リセットトランジスタ２６の例えばソース側の寄生抵抗を低減でき、リセットトランジスタ２６の電流駆動能力を向上させ得る。
【０１２８】
この例では、第１絶縁層７１は、ｎ型不純物領域７７ｎ上の領域に設けられたコンタクトホールｈ５を有する。このコンタクトホールｈ５を介して、コンタクトプラグＣｐ５がｎ型不純物領域７７ｎに接続される。この例では、ｎ型不純物領域７７ｎの第２領域７７ｂにコンタクトプラグＣｐ５が接続されている。ここで、第２領域７７ｂは、第１領域７７ａよりも高い不純物濃度を有する。ｎ型不純物領域７７ｎ内への高不純物濃度の第２領域７７ｂの形成は必須ではないが、ｎ型不純物領域７７ｎ内に第２領域７７ｂを形成することにより、コンタクト抵抗低減の効果が得られる。
【０１２９】
コンタクトプラグＣｐ５は、コンタクトプラグＣｐ１などの他のコンタクトプラグと同層であり、典型的にはポリシリコン膜のパターニングによって形成される。コンタクトプラグＣｐ５は、層間絶縁層９０内に配置されたメタルプラグｐ５などを介して配線８８に接続される。配線８８は、第２容量素子５２が有する電極のうち感度調整線５４に接続されていない側の電極に接続された配線である。なお、図１０において不図示の第１容量素子５１および第２容量素子５２は、画素１０Ｄ中にＭＩＳ（metal-insulator-semiconductor）構造の形で形成されていてもよいし、ＭＩＭ（metal-insulator-metal）の形で形成されていてもよい。ＭＩＭ構造を採用すると、より大きな容量値を得やすい。
【０１３０】
コンタクトプラグＣｐ５の上面は、金属シリサイド層を有しない。したがって、この例では、メタルプラグｐ５は、コンタクトプラグＣｐ５の上面に直接に接続される。金属シリサイド層を介さずにメタルプラグｐ５をコンタクトプラグＣｐ５に直接に接続することにより、コンタクトプラグＣｐ５を介したｎ型不純物領域７７ｎへの金属の拡散、特にニッケルの拡散を防止することができる。換言すれば、ノードＲＤへの余計な電荷の混入を抑制して、画素１０Ｄにおけるノイズをより抑制することが可能になる。
【０１３１】
図示する例において、帯域制御トランジスタ５６は、ｎ型不純物領域７７ｎをリセットトランジスタ２６と共有している。すなわち、ｎ型不純物領域７７ｎは、帯域制御トランジスタ５６のソース領域およびドレイン領域の一方としても機能する。ｎ型不純物領域６８ａｎは、ここでは、ｐ型半導体層７５ｐ中に形成され、帯域制御トランジスタ５６のソース領域およびドレイン領域の他方として機能する。
【０１３２】
帯域制御トランジスタ５６は、さらに、第１絶縁層７１上に配置されたゲート電極５６ｅを有する。ゲート電極５６ｅは、典型的にはポリシリコン電極であり、信号検出トランジスタ２２のゲート電極２２ｅ、アドレストランジスタ２４のゲート電極２４ｅ、リセットトランジスタ２６のゲート電極２６ｅと同層に位置する。
【０１３３】
図３および図４に示す例と同様に、画素１０Ｄも、ｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとの間に位置する不純物領域６９ｐａ、６９ｐｂを含む遮断構造２８Ａを有する。制御電極２８ｅに例えば０Ｖ以下の所定の電圧を印加することにより、半導体基板６０のうち制御電極２８ｅ直下にある領域の表面近傍に蓄積状態を形成して、電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎに向かってｎ型不純物領域６８ｂｎから拡散する余計な電荷を遮断構造２８Ａによって遮断し得る。すなわち、リーク電流の発生を抑制することが可能である。
【０１３４】
図１１に例示する構成において、リセットトランジスタ２６および帯域制御トランジスタ５６は、紙面の上下方向に沿って直線状に配置されている。したがって、ここでは、コンタクトプラグＣｐ５と半導体基板７６との間の接続部分である第２領域７７ｂは、リセットトランジスタ２６のゲート電極２６ｅと帯域制御トランジスタ５６のゲート電極５６ｅとの間に位置する。図１１を参照すればわかるように、制御電極２８ｅおよび不純物領域６９ｐａ、６９ｐｂは、図の上下方向に沿ってｎ型不純物領域７７ｎの側方にまで延びている形で画素１０Ｄ中に存在し得る。すなわち、この例では、遮断構造２８Ａは、ｎ型不純物領域７７ｎと、信号検出トランジスタ２２のドレイン領域として機能するｎ型不純物領域６８ｂｎとの間に位置する部分を含む。したがって、このような構成によれば、ｎ型不純物領域６８ｂｎで発生してｎ型不純物領域７７ｎに移動する少数キャリアをも遮断構造２８Ａによって遮断することが可能になる。すなわち、ノードＲＤにおけるリーク電流の発生を抑制することができる。
【０１３５】
（第４の変形例）
図１２は、本開示の第１の実施形態による撮像装置の第４の変形例を示す。図１２に示す画素１０Ｘは、光電変換構造１２Ａａおよび光電変換構造１２Ａｂを有する。
【０１３６】
図１２に示すように、光電変換構造１２Ａａには信号検出回路１４Ｘａが接続され、光電変換構造１２Ａｂには信号検出回路１４Ｘｂが接続されている。光電変換構造１２Ａａおよび光電変換構造１２Ａｂは、例えば、対向電極および光電変換層１２ｂが共通とされる一方、互いに電気的に独立した形で画素電極が設けられる。光電変換構造１２Ａａの画素電極は、電荷蓄積ノードＦＤａに電気的に接続され、信号検出回路１４Ｘａは、光電変換構造１２Ａａによって生成されて電荷蓄積ノードＦＤａに保持された信号電荷に対応する信号を垂直信号線３５ａに読み出す。他方、光電変換構造１２Ａｂの画素電極は、電荷蓄積ノードＦＤｂに電気的に接続され、信号検出回路１４Ｘｂは、光電変換構造１２Ａｂによって生成されて電荷蓄積ノードＦＤｂに保持された信号電荷に対応する信号を垂直信号線３５ｂに読み出す。すなわち、画素１０Ｘは、信号検出回路１４Ｘａおよび信号検出回路１４Ｘｂのいずれを介して信号の読み出しを実行するかに応じて、２種類の信号を独立して読み出し可能に構成されている。
【０１３７】
図１２に示す例において、信号検出回路１４Ｘａは、図９に示す画素１０Ｄの信号検出回路１４Ｄに似た回路構成を有し、信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６、帯域制御トランジスタ５６、第１容量素子５１および第２容量素子５２を含む。この例では、信号検出回路１４Ｘａは、一方の電極が電荷蓄積ノードＦＤａに接続された第３容量素子５１ａをさらに含んでいる。第３容量素子５１ａは、第１容量素子５１と同等程度の容量値を有し得る。
【０１３８】
また、信号検出回路１４Ｘａは、信号検出トランジスタ２２の出力信号の一部または全部を帰還させるフィードバック回路１６Ｘａを有する。ただし、ここでは、帯域制御トランジスタ５６のソースおよびドレインの一方に接続されたフィードバック線５３ａは、信号検出トランジスタ２２のソースに接続されている。すなわち、フィードバック回路１６Ｘａでは、信号検出トランジスタ２２の出力そのものがリセットにおける基準電圧として利用される。
【０１３９】
このような回路構成によっても、信号検出トランジスタ２２の出力信号の一部または全部を電気的に帰還させるフィードバックループを形成でき、リセットトランジスタ２６および帯域制御トランジスタ５６のオフに伴って発生するｋＴＣノイズの影響を低減することが可能である。しかも、図９の例と比較して、反転増幅器５０が省略されており、画素１０Ｘの単位で帰還を利用したノイズキャンセルを実行することができる。画素単位でのノイズキャンセルに関する詳細は、例えば特開２０１６−１２７５９３号公報に説明されている。参考のために、特開２０１６−１２７５９３号公報の開示内容の全てを本明細書に援用する。
【０１４０】
この例では、信号検出回路１４Ｘａは、保護トランジスタ５５をさらに有する。保護トランジスタ５５のドレインまたはソースと、ゲートとは、信号検出トランジスタ２２のゲートと光電変換構造１２Ａａとの間の電荷蓄積ノードＦＤａに接続されている。保護トランジスタ５５のドレインおよびソースのうち光電変換構造１２Ａａに接続されていない側は、不図示の電源に接続されることにより撮像装置１００の動作時に所定の電源の供給を受ける電源線５７に接続されている。
【０１４１】
他方、光電変換構造１２Ａｂとの電気的接続を有する信号検出回路１４Ｘｂに注目すると、信号検出回路１４Ｘｂは、光電変換構造１２Ａｂに接続されたゲートを有する第２の信号検出トランジスタ２２ｂと、信号検出トランジスタ２２ｂおよび垂直信号線３５ｂの間に接続された第２のアドレストランジスタ２４ｂと、光電変換構造１２Ａｂとフィードバック線５３ｂとの間に接続された第２のリセットトランジスタ２６ｂと、第２の保護トランジスタ５５ｂとを含む。リセットトランジスタ２６ｂのゲートには、リセット信号線３６ｂが接続されており、例えば垂直走査回路４２は、リセット信号線３６ｂの電位の制御により、リセットトランジスタ２６ｂのオンおよびオフを制御する。保護トランジスタ５５ｂのドレインまたはソースと、ゲートとは、信号検出トランジスタ２２ｂのゲートと光電変換構造１２Ａｂとの間の電荷蓄積ノードＦＤｂに接続され、保護トランジスタ５５ｂのドレインおよびソースのうち光電変換構造１２Ａｂに接続されていない側は、上述の保護トランジスタ５５と同様に電源線５７に接続される。
【０１４２】
信号検出回路１４Ｘｂのアドレストランジスタ２４ｂのゲートには、アドレス信号線３４ｂが接続される。アドレス信号線３４ｂは、例えば垂直走査回路４２に接続されており、垂直走査回路４２は、アドレス信号線３４ｂの電位の制御により、アドレストランジスタ２４ｂのオンおよびオフを制御する。つまり、図１２に例示する回路によれば、信号検出回路１４Ｘａおよび１４Ｘｂのいずれかを選択して、電荷蓄積ノードＦＤａに蓄積された電荷量に応じた信号または電荷蓄積ノードＦＤｂに蓄積された電荷量に応じた信号を選択的に読み出すことができる。
【０１４３】
信号検出回路１４Ｘｂは、フィードバック回路１６Ｘｂを含んでいる。したがって、信号検出回路１４Ｘａと同様に、信号検出トランジスタ２２ｂの出力信号の一部または全部を電気的に帰還させるフィードバックループの形成により、リセットトランジスタ２６ｂのオフに伴って発生するｋＴＣノイズを縮小可能である。
【０１４４】
信号検出回路１４Ｘｂは、例えばＭＩＭ構造の形で画素１０Ｘ中に設けられることにより比較的大きな容量値を有する容量素子５２ｂをその一部に含む。図示するように、容量素子５２ｂの一方の電極は、電荷蓄積ノードＦＤｂに接続されており、他方の電極は、例えば感度調整線５４に接続される。電荷蓄積ノードＦＤｂに接続された容量素子５２ｂは、信号電荷を蓄積する電荷蓄積領域全体の容量値を増大させる機能を有する。
【０１４５】
上述したように、図１２に例示する回路によれば、電荷蓄積ノードＦＤａに蓄積された電荷量に応じた信号または電荷蓄積ノードＦＤｂに蓄積された電荷量に応じた信号を選択的に読み出すことができる。信号検出回路１４Ｘｂでは、比較的大きな容量値を有する容量素子５２ｂが電荷蓄積ノードＦＤｂに接続されており、したがって、より多くの信号電荷を保持することができ、例えば高照度のもとでの撮影に有利である。他方、信号検出回路１４Ｘａは、リセットトランジスタ２６に並列に接続された第１容量素子５１をその一部に含み、電荷蓄積領域全体の容量値の増大を抑えながら、より効果的にノイズキャンセルを実行し得る。すなわち、高感度での撮影に特に有利である。このように、１つの画素内に２つの信号検出回路を設け、これらのうち撮影シーンに適した信号検出回路を介して信号の読み出しを実行するようにしてもよい。本明細書における「画素」は、例えば、撮像領域Ｒ１中の繰り返し構造を構成する単位を指し、単一の信号検出回路を含む構造に限定されず、２以上の信号検出回路を含んでいてもよい。
【０１４６】
図１３は、図１２に示す画素１０Ｘにおける各素子のレイアウトの一例を示し、図１４は、図１２に示す画素１０Ｘの２次元配列の一例を示す。図１４中に示された４つの画素のうち、右下に位置する画素１０Ｘａは、画素１０Ｘの中心を通り、かつ、複数の画素の列方向に平行に延びる仮想的な軸に関して画素１０Ｘを折り返した構造を有する。図１４中に示された４つの画素のうち、右上に位置する画素１０Ｘｂおよび左上に位置する画素１０Ｘｃは、それぞれ、画素１０Ｘの中心を通り、かつ、複数の画素の行方向に平行に延びる仮想的な軸に関して画素１０Ｘおよび画素１０Ｘａを折り返した構造を有する。第４の変形例において、撮像領域Ｒ１は、これら４つの画素１０Ｘ、１０Ｘａ〜１０Ｘｃの群を単位とする繰り返しから形成され得る。
【０１４７】
図１３に示す例では、画素１０Ｘの概ね中央に遮断構造２８Ａが配置されており、信号検出回路１４Ｘａおよび１４Ｘｂは、遮断構造２８Ａを取り囲むように画素１０Ｘ中に配置されている。この例では、遮断構造２８Ａの不純物領域６９ｐａと不純物領域６９ｐｂとが、ｎ型不純物領域６８ｂｎと、信号検出回路１４Ｘａ側の電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に位置する。したがって、ｎ型不純物領域６８ｂｎからの信号検出回路１４Ｘａ側のｎ型不純物領域６７ｎへの余計な電荷の流入を遮断構造２８Ａによって抑制することが可能である。ノイズ抑制に対する要求が相対的に厳しい高感度側の信号検出回路１４Ｘａのｎ型不純物領域６７ｎと、ｎ型不純物領域６８ｂｎとに挟まれるように遮断構造２８Ａを配置することにより、リーク電流による画質の劣化を効果的に抑制し得る。なお、図１２では、フィードバック線５３ａおよび５３ｂが配線の形で図示されているが、信号検出トランジスタ２２のソースを帯域制御トランジスタ５６に電気的に接続する構造および信号検出トランジスタ２２ｂのソースをリセットトランジスタ２６ｂに電気的に接続する構造は、配線の態様に限定されない。
【０１４８】
（第２の実施形態）
図１５は、本開示の第２の実施形態による撮像装置が有する画素１０Ｅの例示的なデバイス構造を模式的に示す。図１６は、図１５に示す画素１０Ｅにおける各素子のレイアウトの一例を示す。図１６中のＣ−Ｃ’線に沿って画素１０Ｅを切断して展開すれば、図１５に示す断面が得られる。電圧線３８は、図３、図１０に示す例と同様に、アドレス信号線３４、リセット信号線３６および導電構造８９のいずれとの間にも電気的接続を有しない。第１の実施形態と比較して、画素１０Ｅは、遮断構造２８Ａに代えて遮断構造２８Ｂを有する。
【０１４９】
遮断構造２８Ｂは、制御電極８１ｅ、第１絶縁層７１および第２絶縁層７２のうち制御電極８１ｅの直下に位置する部分、および、不純物領域６９ｐｃを含む。不純物領域６９ｐｃは、上述の不純物領域６９ｐａおよび６９ｐｂと同様に、素子分離領域６９の一部であり、典型的には、ｐ型の拡散領域である。不純物領域６９ｐｃにおける不純物濃度は、不純物領域６９ｐａおよび６９ｐｂにおける不純物濃度と同等であり得る。不純物領域６９ｐｃは、断面視においてｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとの間に位置し、ｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとを互いに電気的に分離する。
【０１５０】
図１５に例示する構成において、層間絶縁層９０は、絶縁層９１〜９４を含む多層構造を有し、層間絶縁層９０の内部に多層配線８０が配置されている。多層配線８０は、絶縁層９１中に位置する第１配線層８１、絶縁層９２中に位置する第２配線層８２、絶縁層９３中に位置する第３配線層８３、および、絶縁層９４中に位置する配線層８４を含む。これらの配線層８１〜８４のうち、第１配線層８１は、半導体基板６０の最も近くに位置する。
【０１５１】
第１配線層８１は、典型的には、撮像領域Ｒ１において複数の画素１０Ｅに跨って形成されたポリシリコン層であり、不純物がドープされることにより、導電性を有する。第１配線層８１は、上述のコンタクトプラグＣｐ１、Ｃｐ３をその一部に含み、この例では、制御電極８１ｅは、第１配線層８１の一部である。また、この例では、制御電極８１ｅは、第２絶縁層７２上に位置し、電圧線３８に接続されることにより、所定の電圧を印加可能に構成されている。なお、図１５に例示する構成において、制御電極８１ｅは、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造のうち第３絶縁層７３が部分的に除去された部分上に配置されているが、制御電極８１ｅと半導体基板６０との間に第３絶縁層７３が介在されていてもかまわない。すなわち、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造上に位置していてもよい。第１配線層８１は、金属配線層であってもよい。
【０１５２】
図１６に模式的に示すように、半導体基板６０に垂直な方向から見たとき、制御電極８１ｅは、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に位置し、不純物領域６９ｐｃの少なくとも一部を覆う。ここでは、制御電極８１ｅは、ゲート電極２２ｅとゲート電極２６ｅとの間にも位置している。
【０１５３】
図１５に模式的に示すように、不純物領域６９ｐｃのうち制御電極８１ｅによって覆われた領域は、半導体基板６０の表面に位置する。図１５および図１６に示す例のように、トランジスタのゲート電極よりも上のレイヤーの配線層の一部を遮断構造の制御電極として利用する構成においては、上述の遮断構造２８Ａのように、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に不純物領域６９ｐａおよび６９ｐｂを互いに離間して配置することは必須ではない。ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に、連続した単一の不純物領域の形で、比較的不純物濃度の高い領域を半導体基板６０中に配置し得る。
【０１５４】
制御電極８１ｅが、例えばｎ型の不純物がドープされたポリシリコン電極である場合、電圧線３８を介して例えば電圧供給回路４８から０Ｖ以下の電圧を制御電極８１ｅに印加することにより、第１の実施形態における遮断構造２８Ａと同様に、不純物領域６９ｐｃに蓄積状態を形成可能である。すなわち、制御電極８１ｅの下方に位置する領域７８において、ｎ型不純物領域６７ｎに向かって移動する少数キャリアを再結合によって消滅させ得る。電荷蓄積期間の全体にわたって０Ｖ以下の電圧を制御電極８１ｅに印加することにより、ｎ型不純物領域６７ｎへの余計な少数キャリアの混入を抑制でき、リーク電流抑制の効果が得られる。
【０１５５】
このように、信号検出回路に含まれるトランジスタのゲート電極と同層の制御電極を形成することに代えて、半導体基板６０の上方に位置する、トランジスタのゲート電極よりも上のレイヤーの配線層の一部を遮断構造の制御電極として利用してもよい。この場合、半導体基板６０に形成されたトランジスタのゲート電極と同層に制御電極を設ける場合と比較して、絶対値のより大きな電圧を印加すればよい。制御電極８１ｅは、ｐ型の不純物がドープされたポリシリコン電極であってもよい。この場合は、基板コンタクトを介して支持基板６１に印加される基板電位以上の電圧を電荷蓄積期間の全体にわたって制御電極８１ｅに印加すればよい。
【０１５６】
もちろん、トランジスタのゲート電極よりも上のレイヤーの配線層の一部を遮断構造の制御電極として利用する構成において、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に不純物領域６９ｐａおよび６９ｐｂを互いに離間して配置してもよい。図１７は、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間において離間して形成された不純物領域６９ｐａおよび６９ｐｂを含む遮断構造２８Ｃを有する画素１０Ｆのデバイス構造を模式的に示す。この例においても、電圧線３８は、アドレス信号線３４、リセット信号線３６および導電構造８９のいずれとの間にも電気的接続を有しない。
【０１５７】
以下に説明するように、より上のレイヤーに位置する配線層の一部を遮断構造の制御電極として機能させることも可能である。半導体基板６０に形成されたトランジスタのゲート電極よりも上層に遮断構造の制御電極を設けることにより、ゲート電極との間の物理的な干渉が回避されるので、制御電極の形状に関する設計の自由度が向上する。したがって、例えば、平面視においてｎ型不純物領域６７ｎのより近い位置まで制御電極を拡大し得る。このような構成においては、平面視において制御電極の一部がｎ型不純物領域６７ｎに重なるような配線レイアウトも許容され得る。
【０１５８】
図１８Ａは、本開示の第２の実施形態による撮像装置が有する画素に関するデバイス構造の他の例を模式的に示す。なお、図１８Ａでは図示が省略されているが、制御電極８１ｅは、図１５を参照して説明した例と同様に、電圧線３８に接続されており、所定の電圧を印加可能に構成されている。また、図１６を参照して説明した例と同様に、半導体基板６０に垂直な方向から見たとき、制御電極８１ｅは、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に位置する。
【０１５９】
図１８Ａに示す画素１０Ｇａの第２配線層８２は、アドレス信号線３４およびリセット信号線３６に加えて、遮断構造２８Ｂの上方に位置する配線部８３ｗを含む。図示する例において、配線部８３ｗは、導電構造８９あるいは第２配線層８２のうち、コンタクトプラグＣｐ１から上方に延びるビアと、信号検出トランジスタ２２のゲート電極２２ｅに接続されたコンタクトプラグから上方に延びるビアとを互いに電気的に接続する部分である。配線部８３ｗは、ｎ型不純物領域６７ｎを跨ぐ配線の一部であってもよい。アドレス信号線３４、リセット信号線３６および配線部８３ｗは、上述の導電構造８９と同様に、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成され得る。なお、第２配線層８２よりもさらに上層に位置する第３配線層８３は、絶縁層９２内に位置し、上述の垂直信号線３５およびフィードバック線５３などをその一部に含む。
【０１６０】
図１８Ｂは、図１８Ａに示す画素１０Ｇａにおける各素子のレイアウトの一例を示す。図１８Ａは、図１８Ｂ中のＤ−Ｄ’線に沿って画素１０Ｇａを切断して展開したときの断面図に相当する。
【０１６１】
図１８Ａを参照して説明したように、第２配線層８２は、半導体基板６０に形成された信号検出トランジスタ２２などのゲート電極よりも上層に位置する。そのため、第２配線層８２に含まれる配線などの構造に対するレイアウト上の制約は、比較的小さく、例えばｎ型不純物領域６７ｎを跨ぐ配線を層間絶縁層９０中に配置することが可能になる。上述の配線部８３ｗは、ｎ型不純物領域６８ｂｎおよび電荷蓄積領域としてのｎ型不純物領域６７ｎを覆う形状を有していてもよい。
【０１６２】
配線部８３ｗには、遮断構造の制御電極８１ｅに印加される電圧とは異なる電圧が印加され得る。例えば、支持基板６１がｎ型シリコン基板であり、かつ、ｎ型の不純物がドープされたポリシリコン電極の形で制御電極８１ｅが形成されている場合、制御電極８１ｅに基板電位以下の電圧が印加されることに対して、配線部８３ｗに基板電位以上の電圧を印加することが可能である。このような電圧を配線部８３ｗに印加しても、制御電極８１ｅの遮蔽効果により、遮断構造２８Ｂの機能が損なわれることを回避し得る。同様に、制御電極８１ｅが、ｐ型の不純物がドープされたポリシリコン電極である場合には、制御電極８１ｅに（基板電位＋１Ｖ）以下の電圧が印加されることに対して、配線部８３ｗに（基板電位＋１Ｖ）以上の電圧が印加され得る。
【０１６３】
他方、支持基板６１がｐ型シリコン基板である場合、換言すれば、ｎ型不純物領域６７ｎ、ｎ型不純物領域６８ｂｎなどについてｎ型の導電型に代えてｐ型の導電型を採用した場合であって、ｎ型の不純物がドープされたポリシリコン電極の形で制御電極８１ｅが形成されている場合、制御電極８１ｅに（基板電位−１Ｖ）以上の電圧が印加される。このとき、配線部８３ｗには、基板電位以下の電圧が印加され得る。支持基板６１がｐ型シリコン基板であり、かつ、ｐ型の不純物がドープされたポリシリコン電極の形で制御電極８１ｅが形成されている場合には、制御電極８１ｅに基板電位以上の電圧が印加される。このとき、配線部８３ｗには、基板電位以下の電圧が印加され得る。
【０１６４】
図１９は、本開示の第２の実施形態による撮像装置が有する画素に関するデバイス構造のさらに他の例を模式的に示す。図１８Ａに示す画素１０Ｇａでは、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造のうち第３絶縁層７３が部分的に除去され、第３絶縁層７３が除去された部分に制御電極８１ｅが配置されている。これに対し、図１９に示す画素１０Ｇｂでは、第３絶縁層７３の部分的な除去はなされておらず、第３絶縁層７３は、不純物領域６９ｐｃを覆っている。
【０１６５】
図１９に例示する構成において、第２配線層８２は、その一部に配線部８３ｘを含む。図１９では図示が省略されているが、配線部８３ｘは、電圧線３８に接続されることにより、動作時に所定の電圧を印加可能に構成されている。配線部８３ｘは、電圧線３８の一部であってもよい。典型的には、配線部８３ｘは、平面視においてｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に位置する。
【０１６６】
この例では、ｎ型不純物領域６７ｎおよび信号検出トランジスタ２２のゲート電極２２ｅは、第２配線層８２よりも上層に位置する第３配線層８３の一部である配線部８３ｙによって互いに電気的に接続されている。配線部８３ｙは、ｎ型不純物領域６８ｂｎおよびｎ型不純物領域６７ｎを覆う形状を有し得る。画素１０Ｇｂ中の配線部８３ｘおよび配線部８３ｙは、上述の配線部８３ｗと同様に、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成され得る。
【０１６７】
図１８Ａを参照して説明した例と比較して、図１９に示す例では、電圧線３８との電気的接続を有する配線部８３ｘを、上述の画素１０Ｇａにおける制御電極８１ｅと同様に機能させ得る。すなわち、ここでは、配線部８３ｘと、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３のうち配線部８３ｘの直下に位置する部分と、不純物領域６９ｐｃとによって遮断構造２８Ｆが構成される。
【０１６８】
図１９に例示するように、電荷蓄積領域としてのｎ型不純物領域６７ｎなどを含む、半導体基板６０の表面近傍に位置する不純物領域の導電型がｎ型である場合には、動作時、配線部８３ｘに基板電位以下の電圧が印加される。このとき、より上層に位置する配線部８３ｙには、遮断構造の制御電極としての配線部８３ｘに印加される電圧とは異なる電圧が印加され得る。例えば、配線部８３ｙには、基板電位以上の電圧が印加され得る。他方、半導体基板６０の表面近傍に位置する不純物領域の導電型がｐ型である場合には、動作時、配線部８３ｘに基板電位以上の電圧が印加される。このとき、より上層に位置する配線部８３ｙには、基板電位以下の電圧が印加され得る。
【０１６９】
（複数の画素の間における各素子のレイアウトの例）
図１を参照して説明したように、撮像装置１００の画素１０は、半導体基板６０に例えば２次元に配列され得る。以下、２次元に配列された画素１０中の各素子のレイアウトの典型例を説明する。
【０１７０】
図２０は、図４に示す画素１０Ａの２次元配列の一例を示す。図２０に示す例において、撮像領域Ｒ１は、画素１０Ａａおよび画素１０Ａｂの組の２次元配列を有する。ここで、画素１０Ａａは、図４に示す画素１０Ａと同じである。他方、画素１０Ａｂは、画素１０Ａａの中心を通り、かつ、複数の画素の列方向に平行に延びる仮想的な軸Ａｘに関して画素１０Ａａを折り返した構造を有する。
【０１７１】
図２０に示す例では、複数の画素の列方向、すなわち、紙面の上下方向については、画素１０Ａａに画素１０Ａａが隣接し、画素１０Ａｂに画素１０Ａｂが隣接するような配列が採用されている。これに対し、複数の画素の行方向、すなわち、紙面の左右方向については、画素１０Ａａおよび画素１０Ａｂが交互に繰り返して配置されている。
【０１７２】
このような画素の配列を採用することにより、行方向に関してｎ型不純物領域６８ｂｎと、そのｎ型不純物領域６８ｂｎに最も近いｎ型不純物領域６７ｎとの間には必ず遮断構造２８Ａが介在することになる。したがって、ある画素１０Ａａのｎ型不純物領域６８ｂｎからの、その画素１０Ａａに行方向に隣接する画素１０Ａｂのｎ型不純物領域６７ｎへの余計な少数キャリアの流入を効果的に抑制し得る。同様に、ある画素１０Ａｂのｎ型不純物領域６８ｂｎからの、その画素１０Ａｂに行方向に隣接する画素１０Ａａのｎ型不純物領域６７ｎへの余計な少数キャリアの流入を回避し得る。行方向に代えて、あるいは、行方向に加えて、列方向に関して画素１０Ａａおよび画素１０Ａｂが交互に繰り返されるような配列を採用してもよい。
【０１７３】
図６に示す画素１０Ｂ、図８に示す画素１０Ｃについても同様の素子レイアウトおよび画素の配列を採用し得る。図２１は、図８に示す画素１０Ｃの２次元配列の一例を示す。この例においても、撮像領域Ｒ１は、画素１０Ｃａと、画素１０Ｃａを紙面の上下方向を対称軸として折り返した構造を有する画素１０Ｃｂとの組の配列を有する。図示するように、複数の画素の行方向について、画素１０Ｃａおよび画素１０Ｃｂは、交互に繰り返して配置されている。もちろん、行方向に加えて、列方向に関して画素１０Ｃａおよび画素１０Ｃｂが交互に繰り返されるような配列を採用してもよい。
【０１７４】
図２２は、図１１に示す画素１０Ｄの２次元配列の一例を示す。図示する例では、画素１０Ｄａと、画素１０Ｄａを紙面の上下方向を対称軸として折り返した構造を有する画素１０Ｄｂとが、複数の画素の行方向について交互に繰り返して配置されている。行方向に加えて、列方向に関して画素１０Ｄａおよび画素１０Ｄｂが交互に繰り返されるような配列を採用してもよい。このような配列によれば、図２０および図２１の例と同様に、隣接する画素の電荷蓄積領域への余分な電荷の混入を抑制し得る。
【０１７５】
図２３は、図１６に示す画素１０Ｅの２次元配列の一例を示す。図２０〜図２２を参照して説明した例と同様に、この例においても、画素１０Ｅａと、画素１０Ｅａを紙面の上下方向を対称軸として折り返した構造を有する画素１０Ｅｂとが、複数の画素の行方向について交互に繰り返して配置されている。
【０１７６】
画素１０Ｅａおよび画素１０Ｅｂの各々において、遮断構造２８Ｂの制御電極８１ｅは、信号検出トランジスタ２２のゲート電極２２ｅおよびリセットトランジスタ２６のゲート電極２６ｅの間に位置する。遮断構造２８Ｂを有する画素１０Ｅについても図２０〜図２２を参照して説明した例と同様の配列を採用することにより、隣接する画素の電荷蓄積領域への余分な電荷の混入の抑制が期待できる。行方向に加えて、列方向に関して画素１０Ｅａおよび画素１０Ｅｂが交互に繰り返されるような配列を採用してもよい。
【０１７７】
（その他の変形例）
図２４は、遮断構造を有する画素の他の例を示す。図２４に示す画素１０Ｈは、図４に示す画素１０Ａに似た構造を有し、遮断構造２８Ａに代えて遮断構造２８Ｄを含む。なお、図２４中のＡ−Ａ’線に沿って画素１０Ｈを切断して展開したときの断面は、図３に示す断面と同様であり得る。したがって、ここでは断面の図示を省略する。
【０１７８】
図２４に例示する構成において、遮断構造２８Ｄにおける制御電極２８ｆは、図４に示す制御電極２８ｅと比較して、平面視において垂直信号線３５に沿って画素１０Ｈの一方の端部から他方の端部にまで延びる形状を有している。また、不純物領域６９ｐａおよび６９ｐｂも、画素１０Ｈの一方の端部から他方の端部にわたって延びている。なお、説明の便宜のために、図２４では、ハッチングを付すことにより、素子分離領域６９のうち不純物領域６９ｐａおよび６９ｐｂに相当する部分を模式的に示している。以降の平面図においても、不純物領域６９ｐａおよび６９ｐｂの位置をハッチングによって表すことがある。
【０１７９】
このような遮断構造２８Ｄを画素中に設けることにより、ｎ型不純物領域６８ｂｎからの余計な電荷の混入を遮断し得る。さらに、ｎ型不純物領域６８ｃｎとその周囲との間のｐｎ接合で発生してｎ型不純物領域６７ｎに向かって移動する電荷および／またはｎ型不純物領域６８ｄｎとその周囲との間のｐｎ接合で発生してｎ型不純物領域６７ｎに向かって移動する電荷を遮断構造２８Ｄによって遮断し得る。したがって、電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎへの余計な電荷の流入を抑制して、このような余計な電荷の流入に起因するリーク電流をより効果的に抑制し得る。なお、不純物領域６９ｐａおよび６９ｐｂが画素１０Ｈの一方の端部から他方の端部まで延びることは必須ではない。例えば、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｃｎとの間、および、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｄｎとの間に少なくとも位置していればよい。
【０１８０】
図２５は、図２４を参照して説明した画素１０Ｈの２次元配列の一例を示す。図２５に示す例では、図２０〜図２３を参照して説明した例と同様に、画素１０Ｈａと、画素１０Ｈａを紙面の上下方向を対称軸として折り返した構造を有する画素１０Ｈｂとが、複数の画素の行方向について交互に繰り返して配置されている。行方向に加えて、列方向に関して画素１０Ｈａおよび画素１０Ｈｂが交互に繰り返されるような配列を採用してもよいことは言うまでもない。
【０１８１】
図２５に例示する構成において、遮断構造２８Ｄの制御電極２８ｆは、複数の画素の列方向に沿って複数の画素１０Ｈａまたは複数の画素１０Ｈｂにわたって連続して延びている。したがって、複数の画素の行方向に関する余計な電荷の移動をより効果的に抑制し得る。なお、この例では、画素１０Ｈａの各々および画素１０Ｈｂの各々に、制御電極２８ｆを電圧線３８に電気的に接続するコンタクトプラグＣｐ８が配置されている。しかしながら、この例では、複数の画素にわたって連続して制御電極２８ｆが形成されているので、撮像領域Ｒ１に含まれる全ての画素において制御電極２８ｆを電圧線３８に接続する必要はない。例えば、撮像領域Ｒ１中に配置された複数の画素のうち列方向の端部に位置する画素に選択的にコンタクトプラグＣｐ８を配置し、制御電極２８ｆを電圧線３８に接続してもよい。あるいは、遮断構造２８Ｄを有するダミーの画素を周辺領域Ｒ２に配置し、ダミー画素の制御電極２８ｆにコンタクトプラグＣｐ８を配置することにより、各画素の制御電極２８ｆに電圧線３８を電気的に接続してもよい。
【０１８２】
図２６は、遮断構造を有する画素のさらに他の例を示す。図２４を参照して説明した画素１０Ｈと比較して、図２６に示す画素１０Ｉは、制御電極２８ｆを挟んで画素１０Ｉの端部において列方向に延びる２つの制御電極２８ｈを有する。図２６に模式的に示すように、制御電極２８ｈの各々は、行方向に互いに隣接する２つの画素１０Ｉの境界に沿って設けられる。
【０１８３】
ここで、図２６中のＡ−Ａ’線に沿って画素１０Ｉを切断して展開したときの断面は、図３に示す断面と同様であり得る。図３との比較から理解されるように、制御電極２８ｈの直下には、第１絶縁層７１および第２絶縁層７２が位置し、さらに、半導体基板６０のうち制御電極２８ｈに覆われた領域には、素子分離領域６９が配置され得る。ここでは、素子分離領域６９は、ｐ型の拡散領域であり、したがって、画素１０Ｉは、遮断構造２８Ｄと概略同様の構成を有する遮断構造２８Ｅを制御電極２８ｈおよびその付近に有しているといえる。
【０１８４】
図２６に示すように、制御電極２８ｈは、配線３３によって電圧線３８に電気的に接続されており、制御電極２８ｆと同様に、撮像装置１００の動作時に電圧線３８を介して所定の電圧を印加可能に構成されている。したがって、画素１０Ｉの端部に位置する遮断構造２８Ｅを、画素１０Ｉの概ね中央に位置する遮断構造２８Ｄと同様に機能させ得る。
【０１８５】
図２７は、図２６を参照して説明した画素１０Ｉの２次元配列の一例を示す。図２７に示す例では、図２０〜図２５を参照して説明した例とは異なり、画素１０Ｉを列方向を対称軸として折り返した構造を有する画素を混在させずに、各画素の素子レイアウトを共通としている。図示するように、この例では、制御電極２８ｆおよび制御電極２８ｈのいずれも、複数の画素１０Ｉの列方向に沿って複数の画素１０Ｉにわたって連続的に延びている。
【０１８６】
上述のように、画素１０Ｉ中に遮断構造２８Ｄを設けることにより、各画素１０Ｉ内での、ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎからのｎ型不純物領域６７ｎへの余計な電荷の流入を抑制可能である。さらに、複数の画素１０Ｉの例えば列方向に沿って画素１０Ｉの端部に遮断構造２８Ｅを設けることにより、図２７に示すように、素子レイアウトの異なる画素の混在させることを不要としながら、行方向に互いに隣接する画素１０Ｉ間での余計な電荷の混入を抑制することが可能になる。素子レイアウトの異なる画素の混在させる必要がないので、工程が異なることに起因するアラインメントのズレの影響を回避でき、画素の特性の列ごとの差を低減することができる。
【０１８７】
図２８は、図１８Ａおよび図１８Ｂを参照して説明した画素１０Ｇａの変形例を示す。図２８中のＤ−Ｄ’線に沿って画素１０Ｊを切断して展開したときの断面は、図１８Ａに示す断面と同様であり得る。したがって、ここでは断面の図示を省略する。
【０１８８】
図２８に示す画素１０Ｊは、上述の画素１０Ｇａと同様に遮断構造２８Ｂを有する。ただし、ここでは、遮断構造２８Ｂの制御電極８１ｅは、平面視において垂直信号線３５に沿って画素１０Ｊの一方の端部から他方の端部にまで延びる形状を有している。制御電極８１ｅが平面視において画素１０Ｊの一方の端部から他方の端部にまで延びることに対応して、図２８に模式的に示すように、この例では、不純物領域６９ｐｃも画素１０Ｊの一方の端部から他方の端部にまで延びている。
【０１８９】
第２の実施形態についても図２４〜図２７に示す例と同様に、ゲート電極２２ｅとゲート電極２６ｅとの間の位置する領域に選択的に制御電極８１ｅを形成することに代えて、図２８に示すように、制御電極８１ｅを例えば列方向に沿って画素１０Ｊの全体に延長し得る。このような構成によれば、図２４などに示す例と同様に、ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎからのｎ型不純物領域６７ｎへの余計な電荷の流入を抑制し得る。
【０１９０】
図２９は、図２８を参照して説明した画素１０Ｊの２次元配列の一例を示す。図２８に示す例では、図２０〜図２５を参照して説明した例と同様に、画素１０Ｊａと、画素１０Ｊａを紙面の上下方向を対称軸として折り返した構造を有する画素１０Ｊｂとが、複数の画素の行方向について交互に繰り返して配置されている。行方向に加えて、列方向に関して画素１０Ｊａおよび画素１０Ｊｂが交互に繰り返されるような配列も採用し得る。
【０１９１】
図２８に例示する構成において、遮断構造２８Ｂの制御電極８１ｅは、複数の画素の列方向に沿って複数の画素１０Ｊａまたは複数の画素１０Ｊｂにわたって連続して延びている。制御電極８１ｅと電圧線３８との電気的な接点は、例えば、複数の画素のうち列方向の端部に位置する画素に設けられ得る。
【０１９２】
以上に説明したように、本開示の実施形態によれば、リーク電流による影響を抑制し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、半導体基板中の不純物領域の導電型は、上述の各例に示した配置に限定されず、ｎ型とｐ型とを互いに入れ替えた構成も可能である。また、上述の信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６などの各トランジスタは、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらのトランジスタの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。画素中トランジスタの各々をＮチャンネルＭＯＳとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
【０１９３】
上述の各例では、不純物領域６９ｐａおよび６９ｐｂが互いに離間して配置された構成、および、制御電極の下方に不純物領域６９ｐｃが配置された構成を例示したが、このような不純物プロファイルに限定されず、半導体基板のうち、遮断構造の制御電極の直下の領域を素子分離領域６９としても構わない。この場合、より絶対値の大きなバイアス電圧を制御電極に印加することにより、制御電極の直下の領域に例えば蓄積状態を形成し得る。
【産業上の利用可能性】
【０１９４】
本開示の実施形態によれば、リーク電流による影響を抑制して高画質の撮影が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０１９５】
１０、１０Ａ〜１０Ｆ、１０Ｇａ、１０Ｇｂ、１０Ｊ、１０Ｘ    画素
１２    光電変換部
１２Ａ、１２Ａａ、１２Ａｂ    光電変換構造
１２Ｂ    フォトダイオード
１２ａ    画素電極
１２ｂ    光電変換層
１２ｃ    対向電極
１４Ａ、１４Ｂ、１４Ｄ    信号検出回路
１４Ｘａ、１４Ｘｂ    信号検出回路
１６Ａ、１６Ｄ、１６Ｘａ、１６Ｘｂ    フィードバック回路
２２、２２ｂ    信号検出トランジスタ
２４、２４ｂ    アドレストランジスタ
２６、２６ｂ    リセットトランジスタ
２８Ａ〜２８Ｆ    遮断構造
２８ｅ、２８ｆ、２８ｈ    制御電極
２９    転送トランジスタ
３２    電源配線
３５、３５ａ、３５ｂ    垂直信号線
３８    電圧線
４２    垂直走査回路
４６    制御回路
４８    電圧供給回路
５０    反転増幅器
５１、５１ａ、５２、５２ｂ    容量素子
５３、５３ａ、５３ｂ    フィードバック線
５５、５５ｂ    保護トランジスタ
５６    帯域制御トランジスタ
６０、７６    半導体基板
６１    支持基板
６１ｐ、６３ｐ、６５ｐ、７５ｐ    ｐ型半導体層
６２ｎ    ｎ型半導体層
６６ｐ、７６ｐ    ｐ型不純物領域
６７ｎ、７７ｎ    ｎ型不純物領域
６８ａｎ〜６８ｄｎ    ｎ型不純物領域
６９    素子分離領域
６９ｐａ〜６９ｐｃ    不純物領域
８０    多層配線
８１〜８４    配線層
８１ｅ    制御電極
８３ｗ〜８３ｙ    配線部
８９    導電構造
９０    層間絶縁層
１００    撮像装置
ＦＤ、ＦＤａ、ＦＤｂ    電荷蓄積ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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