(57)【要約】【課題】高速での書き込み又は読み出しが可能であり、かつ高密度での集積化に適した不揮発の半導体メモリを提供する。【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、を備える、半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
を備える、半導体装置。
【請求項２】
前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、互いに平行に第１方向に延伸するｐ型又はｎ型の活性化領域にそれぞれ設けられる、請求項１に記載の半導体装置。
【請求項３】
前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、前記第１方向と直交する第２方向に延伸するゲート電極にてそれぞれ電気的に接続される、請求項２に記載の半導体装置。
【請求項４】
前記第１反転回路の前記ゲート電極から、前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第１シェアコンタクトが設けられ、
前記第２反転回路の前記ゲート電極から、前記第１反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第２シェアコンタクトが設けられる、請求項３に記載の半導体装置。
【請求項５】
前記第１強誘電体キャパシタは、前記第１シェアコンタクトの内部に設けられ、前記第２強誘電体キャパシタは、前記第２シェアコンタクトの内部に設けられる、請求項４に記載の半導体装置。
【請求項６】
前記第１強誘電体キャパシタ及び前記第２強誘電体キャパシタは、スタック型シリンダ形状にて設けられる、請求項５に記載の半導体装置。
【請求項７】
前記第１シェアコンタクト及び前記第２シェアコンタクトは、折曲した平面形状を有する、請求項５に記載の半導体装置。
【請求項８】
前記第１シェアコンタクト及び前記第２シェアコンタクトの上には、前記第２方向に延伸する前記プレート線が設けられる、請求項５に記載の半導体装置。
【請求項９】
前記第１反転回路及び前記第２反転回路の双方において、前記ｐ型ＦＥＴのソース又はドレインの一方にはそれぞれ電源線が電気的に接続され、前記ｐ型ＦＥＴのソース又はドレインの他方にはそれぞれ前記ｎ型ＦＥＴのソース又はドレインの一方が電気的に接続され、前記ｎ型ＦＥＴのソース又はドレインの他方にはそれぞれグランド線が電気的に接続される、請求項４に記載の半導体装置。
【請求項１０】
前記電源線及び前記グランド線は、前記第１方向に延伸して設けられる、請求項９に記載の半導体装置。
【請求項１１】
前記第１強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第１選択ＦＥＴと、
前記第２強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第２選択ＦＥＴと、
をさらに備える、請求項４に記載の半導体装置。
【請求項１２】
前記第１選択ＦＥＴ及び前記第２選択ＦＥＴは、前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴが設けられる前記ｐ型の活性化領域にそれぞれ設けられるｎ型ＦＥＴである、請求項１１に記載の半導体装置。
【請求項１３】
前記第１選択ＦＥＴは、前記第２シェアコンタクトを挟んで前記第１反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられ、
前記第２選択ＦＥＴは、前記第１シェアコンタクトを挟んで前記第２反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられる、請求項１２に記載の半導体装置。
【請求項１４】
前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのゲートには、前記第２方向に延伸するワード線が電気的に接続される、請求項１１に記載の半導体装置。
【請求項１５】
前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのソース又はドレインの他方には、前記第１方向に延伸する第１ビット線又は第２ビット線がそれぞれ電気的に接続される、請求項１１に記載の半導体装置。
【請求項１６】
半導体装置を備え、
前記半導体装置は、
ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及び電子機器に関する。
【背景技術】
【０００２】
同一基板上に設けられたｎＭＯＳＦＥＴ（ｎ型Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。
【０００３】
そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ及び論理回路などを１つのチップに混載したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）として製品化されている。
【０００４】
ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ  ＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。ＳＲＡＭは、高速動作が可能であるが、電力供給が停止すると記憶された情報が消失する揮発性のメモリである。一方、電力供給が停止した場合でも情報を保持することが可能な不揮発性のメモリとしては、例えば、Ｍａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）又はＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）等が挙げられる。これらのメモリは、ＳｏＣへの混載だけでなく、メモリチップ単体としても用いることが可能である。
【０００５】
ＦｅＲＡＭは、強誘電体の残留分極の方向を用いて情報を記憶する半導体メモリである。ＦｅＲＡＭは、例えば、強誘電体膜を用いたキャパシタを配線上に形成した１Ｔ１Ｃ（１トランジスタ１キャパシタ）型の構造で形成することができる。ただし、ＦｅＲＡＭの動作速度は、ＳＲＡＭの動作速度と比較して遅いため、ＦｅＲＡＭは、キャッシュメモリ等の用途には不向きであった。
【０００６】
そこで、下記の特許文献１には、ＣＭＯＳ回路で構成されるＳＲＡＭの記憶ノードに強誘電体キャパシタを接続した半導体メモリが開示されている。特許文献１に開示された技術によれば、電力が供給されないスタンバイ時には強誘電体キャパシタに情報を退避させることができるため、ＳＲＡＭに不揮発性を付与することができる。したがって、特許文献１に開示される半導体メモリでは、高速での書き込み又は読み出しと、不揮発性とを両立させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−１８０６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記の特許文献１に開示される技術では、平行平板形状にて強誘電体キャパシタが形成されるため、強誘電体キャパシタの平面面積が大きくなってしまう。そのため、特許文献１に開示される半導体メモリは、高密度での集積化には適していなかった。
【０００９】
そのため、高速での書き込み又は読み出しが可能であり、かつ不揮発な半導体メモリにおいて、より高密度での集積化に適した構造の提案が求められていた。
【課題を解決するための手段】
【００１０】
本開示によれば、ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、を備える、半導体装置が提供される。
【００１１】
また、本開示によれば、半導体装置を備え、前記半導体装置は、ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、を備える、電子機器が提供される。
【００１２】
本開示によれば、情報を不揮発に記憶可能な第１強誘電体キャパシタ及び第２強誘電体キャパシタをフリップフロップ回路に接続することができる。また、本開示によれば、第１強誘電体キャパシタ及び第２強誘電体キャパシタをシェアコンタクトの内部にスタック型シリンダ形状にて形成することができる。
【発明の効果】
【００１３】
以上説明したように本開示によれば、高速での書き込み又は読み出しが可能であり、かつ高密度での集積化に適した不揮発の半導体メモリを提供することができる。
【００１４】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１５】
【図１】本開示の一実施形態に係る半導体装置の等価回路を示した回路図である。
【図２】図１で示した半導体装置を適用した記憶装置のメモリセルの等価回路を示した回路図である。
【図３Ａ】メモリセルの平面構造及び断面構造の一部を示す模式図である。
【図３Ｂ】メモリセルの平面構造及び断面構造の一部を示す模式図である。
【図４】図３Ａ及び図３Ｂの平面図をＣ−Ｃ線で切断した断面を示す模式図である。
【図５】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図６】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図７】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図８】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図９】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図１０】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図１１】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図１２】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図１３】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図１４】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図１５】メモリセルの製造方法の一工程を説明する平面図及び断面図である。
【図１６】第１記憶ノードＮ１及び第２記憶ノードＮ２の状態と、電位との関係を示すヒステリシス曲線の一例を示すグラフ図である。
【図１７Ａ】復帰時のメモリセルの状態の遷移を説明する説明図である。
【図１７Ｂ】復帰時のメモリセルの状態の遷移を説明する説明図である。
【図１７Ｃ】復帰時のメモリセルの状態の遷移を説明する説明図である。
【図１８Ａ】復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。
【図１８Ｂ】復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。
【図１８Ｃ】復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。
【図１９Ａ】本実施形態に係る電子機器の一例を示す外観図である。
【図１９Ｂ】本実施形態に係る電子機器の他の例を示す外観図である。
【図１９Ｃ】本実施形態に係る電子機器の他の例を示す外観図である。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１７】
なお、説明は以下の順序で行うものとする。
１．概要
２．構造例
３．製造方法
４．動作例
５．適用例
【００１８】
＜１．概要＞
まず、図１を参照して、本開示の一実施形態に係る半導体装置の概要について説明する。図１は、本実施形態に係る半導体装置の等価回路を示した回路図である。
【００１９】
図１に示すように、半導体装置１は、ｐ型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１２及びｎ型ＦＥＴ１３を含む第１反転回路１１と、ｐ型ＦＥＴ２２及びｎ型ＦＥＴ２３を含む第２反転回路２１と、第１強誘電体キャパシタ１４と、第２強誘電体キャパシタ２４と、を備える。半導体装置１は、例えば、１ビットの情報を「０」又は「１」の状態で保持することが可能なフリップフロップ回路である。
【００２０】
第１反転回路１１は、ｐ型ＦＥＴ１２及びｎ型ＦＥＴ１３を接続して設けられたインバータ（ＮＯＴ）回路である。具体的には、第１反転回路１１では、ｐ型ＦＥＴ１２のソース又はドレインの一方に電源線ＰＷＲが電気的に接続され、ｐ型ＦＥＴ１２のソース又はドレインの他方にｎ型ＦＥＴ１３のソース又はドレインの一方が電気的に接続され、ｎ型ＦＥＴ１３のソース又はドレインの他方にグランド線ＧＮＤが電気的に接続される。ｐ型ＦＥＴ１２のゲート及びｎ型ＦＥＴ１３ゲートは、互いに電気的に接続される。
【００２１】
第１反転回路１１は、ｐ型ＦＥＴ１２のゲート及びｎ型ＦＥＴ１３ゲートの接続点が入力となり、ｐ型ＦＥＴ１２のソース又はドレインの他方及びｎ型ＦＥＴ１３のソース又はドレインの一方の接続点が出力となる。また、第１反転回路１１の入力は、第２反転回路２１の出力と電気的に接続され、第１反転回路１１の出力は、第２反転回路２１の入力と電気的に接続される。さらに、第１反転回路１１の出力には、第１強誘電体キャパシタ１４の電極の一方が接続される。
【００２２】
第２反転回路２１は、ｐ型ＦＥＴ２２及びｎ型ＦＥＴ２３を接続して設けられたインバータ（ＮＯＴ）回路である。具体的には、第２反転回路２１では、ｐ型ＦＥＴ２２のソース又はドレインの一方に電源線ＰＷＲが電気的に接続され、ｐ型ＦＥＴ２２のソース又はドレインの他方にｎ型ＦＥＴ２３のソース又はドレインの一方が電気的に接続され、ｎ型ＦＥＴ２３のソース又はドレインの他方にグランド線ＧＮＤが電気的に接続される。ｐ型ＦＥＴ２２のゲート及びｎ型ＦＥＴ２３ゲートは、互いに電気的に接続される。
【００２３】
第２反転回路２１は、ｐ型ＦＥＴ２２のゲート及びｎ型ＦＥＴ２３ゲートの接続点が入力となり、ｐ型ＦＥＴ２２のソース又はドレインの他方及びｎ型ＦＥＴ２３のソース又はドレインの一方の接続点が出力となる。また、第２反転回路２１の入力は、第１反転回路１１の出力と電気的に接続され、第２反転回路２１の出力は、第１反転回路１１の入力と電気的に接続される。さらに、第２反転回路２１の出力には、さらに第２強誘電体キャパシタ２４の電極の一方が接続される。
【００２４】
第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４は、一対の電極にて強誘電体膜を挟持することで構成されるキャパシタである。第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４は、強誘電体膜の残留分極の方向によって情報を記憶することができる。第１強誘電体キャパシタ１４の電極の一方は、第１反転回路１１の出力に電気的に接続され、第１強誘電体キャパシタ１４の電極の他方は、任意の電位を印加可能なプレート線ＰＬに電気的に接続される。また、第２強誘電体キャパシタ２４の電極の一方は、第２反転回路２１の出力に電気的に接続され、第２強誘電体キャパシタ２４の電極の他方は、任意の電位を印加可能なプレート線ＰＬに電気的に接続される。
【００２５】
半導体装置１は、電力供給時には、第１反転回路１１及び第２反転回路２１の出力を互いに入力にフィードバックさせることで、「０」又は「１」の状態を保持することができる。具体的には、第１反転回路１１の出力を第１記憶ノードＮ１とし、第２反転回路２１の出力を第２記憶ノードＮ２とすると、半導体装置１は、第１記憶ノードＮ１の電位、及び第２記憶ノードＮ２の電位の高低によって情報を記憶することができる。
【００２６】
また、半導体装置１では、電力が供給されない時には、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に記憶させることができる。具体的には、半導体装置１は、所定の操作を行うことで、第１記憶ノードＮ１及び第２記憶ノードＮ２の電位に基づいて、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の強誘電体膜の分極状態を制御することができる。
【００２７】
したがって、半導体装置１は、電力供給時には、フリップフロップ回路として動作することができるため、情報の書き込み又は読み出しを高速で行うことが可能である。また、半導体装置１は、電力が供給されていない時には、フリップフロップ回路にて保持されていた情報を不揮発性の第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納することができる。
【００２８】
続いて、図２を参照して、図１で示した半導体装置１を記憶装置のメモリセルに適用した場合について説明する。図２は、図１で示した半導体装置１を適用した記憶装置のメモリセルの等価回路を示した回路図である。
【００２９】
図２に示すように、記憶装置のメモリセル１０は、図１で示した半導体装置１の各構成に加えて、第１選択ＦＥＴ１５と、第２選択ＦＥＴ２５と、をさらに備える。
【００３０】
第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５は、メモリセル１０の選択及び非選択を制御する電界効果トランジスタである。第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５は、ｎ型ＦＥＴとして形成される。
【００３１】
第１選択ＦＥＴ１５のソース又はドレインの一方は、第１強誘電体キャパシタ１４の電極の他方と電気的に接続され、第１選択ＦＥＴ１５のソース又はドレインの他方は、第１ビット線ＢＬ１と電気的に接続される。第１選択ＦＥＴ１５のゲートは、ワード線ＷＬに電気的に接続され、第１選択ＦＥＴ１５のチャネルのオンオフ状態は、ワード線ＷＬからの印加電圧によって制御される。
【００３２】
第２選択ＦＥＴ２５のソース又はドレインの一方は、第２強誘電体キャパシタ２４の電極の他方と電気的に接続され、第２選択ＦＥＴ２５のソース又はドレインの他方は、第２ビット線ＢＬ２と電気的に接続される。第２選択ＦＥＴ２５のゲートは、ワード線ＷＬに電気的に接続され、第２選択ＦＥＴ２５のチャネルのオンオフ状態は、ワード線ＷＬからの印加電圧によって制御される。
【００３３】
記憶装置のメモリセル１０に情報を書き込む場合、まず、ワード線ＷＬの電位を高電位とすることで、第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５のチャネルをオン状態に遷移させる。次に、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に互いに対称となる（一方が高電位となり、他方が低電位となる）電位を印加することで、半導体装置１のフリップフロップの状態を制御することができる。その後、ワード線ＷＬの電位を低電位とすることで、第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５のチャネルをオフ状態に遷移させる。これにより、記憶装置のメモリセル１０は、半導体装置１のフリップフロップ回路に情報を書き込むことができる。
【００３４】
一方、記憶装置のメモリセル１０から情報を読み出す場合、まず、ワード線ＷＬの電位をオフにした後、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に同じ電位を印加する。次に、ワード線ＷＬの電位を高電位とする。このとき、第１ビット線ＢＬ１及び第２ビット線ＢＬ２は、半導体装置１のフリップフロップの状態に基づいて、いずれが高電位となり、いずれが低電位となるのかが変化する。したがって、記憶装置のメモリセル１０は、第１ビット線ＢＬ１の電位及び第２ビット線ＢＬ２の電位をアンプ等で増幅することで、半導体装置１のフリップフロップ回路から情報を読み出すことができる。
【００３５】
したがって、メモリセル１０を含む記憶装置は、ＳＲＡＭと同様の動作を行う記憶装置として動作することができる。なお、メモリセル１０を含む記憶装置にて、半導体装置１のフリップフロップ回路に書き込まれた情報を第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納する動作、及び第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納した情報を半導体装置１のフリップフロップ回路に復帰させる動作については後述する。
【００３６】
よって、本実施形態に係る半導体装置１は、ＳＲＡＭと同様に高速での情報の書き込み又は読み出しが可能であり、かつ電力供給が失われた状態でも第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４にて情報を保持することが可能である。
【００３７】
＜２．構造例＞
続いて、図３Ａ、図３Ｂ及び図４を参照して、本実施形態に係る半導体装置１をメモリセルに用いた記憶装置の具体的な構造について説明する。図３Ａ及び図３Ｂは、半導体装置１を用いたメモリセル１０の平面構造及び断面構造を示す模式図である。図３Ａ、図３Ｂの断面図の各々は、図３Ａ、図３Ｂの平面図をＡ−Ａ線又はＢ−Ｂ線の各々で切断した断面を示す。図４は、図３Ａ及び図３Ｂの平面図をＣ−Ｃ線で切断した断面を示す模式図である。
【００３８】
なお、図３Ａ及び図３Ｂの平面図は、各構成の配置を明確にするために、半導体基板１００の全面に亘って形成される層は省略して記載している。また、図３Ａの平面図及び断面図は、第２層間絶縁膜４００から下層の構成のみを示し、図３Ｂの平面図は、第３層間絶縁膜５００から上層の構成のみを示す。
【００３９】
図３Ａ及び図３Ｂに示すように、半導体装置１を用いたメモリセル１０は、半導体基板１００の上に設けられる。メモリセル１０は、半導体基板１００上にマトリクス状に多数配置されることで、大容量の情報を記憶可能な記憶装置を構成する。
【００４０】
第１反転回路１１は、ｎ型活性化領域１５０Ｂの上にゲート絶縁膜１４０を介してゲート電極１３１を設けることで形成されたｐ型ＦＥＴ１２と、ｐ型活性化領域１５０Ａの上にゲート絶縁膜１４０を介してゲート電極１３１を設けることで形成されたｎ型ＦＥＴ１３と、によって構成される。
【００４１】
ｐ型ＦＥＴ１２のソース又はドレインの一方は、第１コンタクト２１８、第１配線層３１８及び第２コンタクト４１９を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。ｐ型ＦＥＴ１２のソース又はドレインの他方は、第１強誘電体キャパシタ１４の下部電極１１１を介して、ｐ型活性化領域１５０Ａに設けられたｎ型ＦＥＴ１３のソース又はドレインの一方と電気的に接続される。ｎ型ＦＥＴ１３のソース又はドレインの他方は、第１コンタクト２１１、第１配線層３１９及び第２コンタクト４１１を介して、グランド線ＧＮＤとして機能する第２配線層５１３と電気的に接続される。
【００４２】
第１強誘電体キャパシタ１４は、ゲート電極１３３、ｎ型活性化領域１５０Ｂ及びｐ型活性化領域１５０Ａに亘って設けられたシェアコンタクトの内部に設けられる。具体的には、第１強誘電体キャパシタ１４は、平坦化膜２００を貫通する開口の内側に沿って設けられた下部電極１１１と、開口に沿って下部電極１１１の上に設けられた強誘電体膜１１３と、開口を埋め込むように強誘電体膜１１３の上に設けられた上部電極１１５と、によって構成される。
【００４３】
第１強誘電体キャパシタ１４の下部電極１１１は、ゲート電極１３３、ｎ型活性化領域１５０Ｂに設けられたｐ型ＦＥＴ１２のソース又はドレインの他方、及びｐ型活性化領域１５０Ａに設けられたｎ型ＦＥＴ１３のソース又はドレインの一方と電気的に接続される。第１強誘電体キャパシタ１４の上部電極１１５は、第１配線層３１１、第２コンタクト４１２、第２配線層５１１及び第３コンタクト６１１を介して、プレート線ＰＬとして機能する第３配線層７１１と電気的に接続される。
【００４４】
第１選択ＦＥＴ１５は、ｐ型活性化領域１５０Ａの上にゲート絶縁膜１４０を介してゲート電極１３２を設けることでｎ型ＦＥＴとして形成される。第１選択ＦＥＴ１５のソース又はドレインの一方は、第１強誘電体キャパシタ１４の下部電極１１１と電気的に接続される。第１選択ＦＥＴ１５のソース又はドレインの他方は、第１コンタクト２１３、第１配線層３１３及び第２コンタクト４１４を介して、第１ビット線ＢＬ１として機能する第２配線層５１４と電気的に接続される。第１選択ＦＥＴ１５のゲート電極１３２は、第１コンタクト２１２、第１配線層３１２、第２コンタクト４１３、第２配線層５１２及び第３コンタクト６１２を介して、ワード線ＷＬとして機能する第３配線層７１２と電気的に接続される。
【００４５】
第２反転回路２１は、ｎ型活性化領域１５０Ｃの上にゲート絶縁膜１４０を介してゲート電極１３３を設けることで形成されたｐ型ＦＥＴ２２と、ｐ型活性化領域１５０Ｄの上にゲート絶縁膜１４０を介してゲート電極１３３を設けることで形成されたｎ型ＦＥＴ２３と、によって構成される。
【００４６】
ｐ型ＦＥＴ２２のソース又はドレインの一方は、第１コンタクト２１４、第１配線層３１４及び第２コンタクト４１５を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。ｐ型ＦＥＴ２２のソース又はドレインの他方は、第２強誘電体キャパシタ２４の下部電極１１１を介して、ｐ型活性化領域１５０Ｄに設けられたｎ型ＦＥＴ２３のソース又はドレインの一方と電気的に接続される。ｎ型ＦＥＴ２３のソース又はドレインの他方は、第１コンタクト２１５、第１配線層３１５及び第２コンタクト４１６を介して、グランド線ＧＮＤとして機能する第２配線層５１７と電気的に接続される。
【００４７】
第２強誘電体キャパシタ２４は、ゲート電極１３１、ｎ型活性化領域１５０Ｃ及びｐ型活性化領域１５０Ｄに亘って設けられたシェアコンタクトの内部に設けられる。具体的には、第２強誘電体キャパシタ２４は、図示されないが第１強誘電体キャパシタ１４と同様に、平坦化膜２００を貫通する開口の内側に沿って設けられた下部電極と、開口に沿って下部電極の上に設けられた強誘電体膜と、開口を埋め込むように強誘電体膜の上に設けられた上部電極と、によって構成される。
【００４８】
第２強誘電体キャパシタ２４の下部電極は、ゲート電極１３１、ｎ型活性化領域１５０Ｃに設けられたｐ型ＦＥＴ２２のソース又はドレインの他方、及びｐ型活性化領域１５０Ｄに設けられたｎ型ＦＥＴ２３のソース又はドレインの一方と電気的に接続される。第２強誘電体キャパシタ２４の上部電極は、第１配線層３１１、第２コンタクト４１２、第２配線層５１１及び第３コンタクト６１１を介して、プレート線ＰＬとして機能する第３配線層７１１と電気的に接続する。
【００４９】
第２選択ＦＥＴ２５は、ｐ型活性化領域１５０Ｄの上にゲート絶縁膜１４０を介してゲート電極１３４を設けることでｎ型ＦＥＴとして形成される。第２選択ＦＥＴ２５のソース又はドレインの一方は、第２強誘電体キャパシタ２４の下部電極と電気的に接続される。第２選択ＦＥＴ２５のソース又はドレインの他方は、第１コンタクト２１７、第１配線層３１７及び第２コンタクト４１８を介して、第２ビット線ＢＬ２として機能する第２配線層５１６と電気的に接続される。第２選択ＦＥＴ２５のゲート電極１３４は、第１コンタクト２１６、第１配線層３１６、第２コンタクト４１７、第２配線層５１８及び第３コンタクト６１３を介して、ワード線ＷＬとして機能する第３配線層７１２と電気的に接続される。
【００５０】
以下、メモリセル１０の各構成についてより具体的に説明する。
【００５１】
半導体基板１００は、半導体材料にて構成され、ＦＥＴの各々が形成される基板である。半導体基板１００は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１００は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
【００５２】
素子分離層１０５は、絶縁性材料にて構成され、半導体基板１００に設けられる活性化領域の各々を互いに電気的に絶縁する。具体的には、素子分離層１０５は、ｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃを互いに離隔するように設けられる。ｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃは、第１方向（例えば、図２に正対して左右方向）に延伸する帯状領域にて設けられ、ＦＥＴの各々が形成される活性化領域として機能する。
【００５３】
例えば、ｐ型活性化領域１５０Ａ、１５０Ｄは、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物を半導体基板１００に導入することで形成されてもよい。ｎ型活性化領域１５０Ｂ、１５０Ｃは、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物を半導体基板１００に導入することで形成されてもよい。
【００５４】
素子分離層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、素子分離層１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板１００の一部をエッチング等で除去した後、形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層１０５は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板１００を熱酸化することで形成されてもよい。
【００５５】
ゲート絶縁膜１４０は、絶縁性材料で構成され、半導体基板１００のｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃの上に設けられる。ゲート絶縁膜１４０は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１４０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００５６】
ゲート電極１３１、１３２、１３３、１３４は、導電性材料で構成され、ゲート絶縁膜１４０の上に設けられる。ゲート電極１３１、１３２、１３３、１３４は、ｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃが延伸する第１方向と直交する第２方向に延伸して設けられる。具体的には、ゲート電極１３１は、ｎ型活性化領域１５０Ｂ及びｐ型活性化領域１５０Ａに跨って設けられることで、ｐ型ＦＥＴ１２及びｎ型ＦＥＴ１３を形成する。ゲート電極１３２は、ｐ型活性化領域１５０Ａに跨って設けられることで、ｎ型ＦＥＴである第１選択ＦＥＴ１５を形成する。ゲート電極１３３は、ｎ型活性化領域１５０Ｃ及びｐ型活性化領域１５０Ｄに跨って設けられることで、ｐ型ＦＥＴ２２及びｎ型ＦＥＴ２３を形成する。ゲート電極１３４は、ｐ型活性化領域１５０Ｄに跨って設けられることで、ｎ型ＦＥＴである第２選択ＦＥＴ２５を形成する。
【００５７】
例えば、ゲート電極１３１、１３２、１３３、１３４は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。具体的には、ゲート電極１３１、１３２、１３３、１３４は、金属層と、ポリシリコン層との積層構造にて形成されてもよい。例えば、ゲート電極１３１、１３２、１３３、１３４は、ゲート絶縁膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。
【００５８】
ソース又はドレイン領域１５１Ａ、１５１Ｄは、ｐ型活性化領域１５０Ａ、１５０Ｄにそれぞれ形成されたｎ型の領域である。ソース又はドレイン領域１５１Ａ、１５１Ｄは、ｐ型活性化領域１５０Ａ、１５０Ｄの半導体基板１００に、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物を導入することで形成されてもよい。なお、ソース又はドレイン領域１５１Ａ、１５１Ｄと、ゲート電極１３１、１３２、１３３、１３４との間の半導体基板１００には、ソース又はドレイン領域１５１Ａ、１５１Ｄと同じｎ型であり、かつソース又はドレイン領域１５１Ａ、１５１Ｄよりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００５９】
具体的には、ソース又はドレイン領域１５１Ａは、ゲート電極１３１、１３２を挟むように、ｐ型活性化領域１５０Ａにそれぞれ設けられる。ゲート電極１３１を挟んでゲート電極１３２と対向する側に設けられたソース又はドレイン領域１５１Ａは、第１コンタクト２１１、第１配線層３１９及び第２コンタクト４１１を介して、グランド線ＧＮＤとして機能する第２配線層５１３と電気的に接続される。ゲート電極１３２を挟んでゲート電極１３１と対向する側に設けられたソース又はドレイン領域１５１Ａは、第１コンタクト２１３、第１配線層３１３及び第２コンタクト４１４を介して、第１ビット線ＢＬ１として機能する第２配線層５１４と電気的に接続される。
【００６０】
ソース又はドレイン領域１５１Ｄは、ゲート電極１３３、１３４を挟むように、ｐ型活性化領域１５０Ｄにそれぞれ設けられる。ゲート電極１３３を挟んでゲート電極１３４と対向する側に設けられたソース又はドレイン領域１５１Ｄは、第１コンタクト２１５、第１配線層３１５及び第２コンタクト４１６を介して、グランド線ＧＮＤとして機能する第２配線層５１７と電気的に接続される。ゲート電極１３４を挟んでゲート電極１３３と対向する側に設けられたソース又はドレイン領域１５１Ｄは、第１コンタクト２１７、第１配線層３１７及び第２コンタクト４１８を介して、第２ビット線ＢＬ２として機能する第２配線層５１６と電気的に接続される。
【００６１】
ソース又はドレイン領域１５１Ｂ、１５１Ｃは、ｎ型活性化領域１５０Ｂ、１５０Ｃにそれぞれ形成されたｐ型の領域である。ソース又はドレイン領域１５１Ｂ、１５１Ｃは、ｎ型活性化領域１５０Ｂ、１５０Ｃの半導体基板１００に、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物を導入することで形成されてもよい。なお、ソース又はドレイン領域１５１Ｂ、１５１Ｃと、ゲート電極１３１、１３３との間の半導体基板１００には、ソース又はドレイン領域１５１Ｂ、１５１Ｃと同じｐ型であり、かつソース又はドレイン領域１５１Ｂ、１５１Ｃよりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００６２】
具体的には、ソース又はドレイン領域１５１Ｂは、ゲート電極１３１を挟むように、ｎ型活性化領域１５０Ｂにそれぞれ設けられる。ソース又はドレイン領域１５１Ｂの一方は、第１強誘電体キャパシタ１４の下部電極１１１と電気的に接続される。ゲート電極１３１を挟んで第１強誘電体キャパシタ１４と対向する側に設けられたソース又はドレイン領域１５１Ｂは、第１コンタクト２１８、第１配線層３１８及び第２コンタクト４１９を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。
【００６３】
ソース又はドレイン領域１５１Ｃは、ゲート電極１３３を挟むように、ｎ型活性化領域１５０Ｃにそれぞれ設けられる。ソース又はドレイン領域１５１Ｃの一方は、第２強誘電体キャパシタ２４の下部電極と電気的に接続される。ゲート電極１３３を挟んで第２強誘電体キャパシタ２４と対向する側に設けられたソース又はドレイン領域１５１Ｃは、第１コンタクト２１４、第１配線層３１４及び第２コンタクト４１５を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。
【００６４】
サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓ（ただし、サイドウォール絶縁膜１３２Ｓ、１３３Ｓ、１３４Ｓは図示されず）は、絶縁性材料で構成され、ゲート電極１３１、１３２、１３３、１３４の各々の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、ゲート電極１３１、１３２、１３３、１３４を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
【００６５】
サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、ｎ型不純物又はｐ型不純物を半導体基板１００に導入する際に、ｎ型不純物又はｐ型不純物を遮蔽する。これにより、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、ゲート電極１３１、１３２、１３３、１３４と、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄとの位置関係を自己整合的に制御することができる。サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、半導体基板１００へのｎ型不純物又はｐ型不純物の導入を段階的に制御することができるため、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄとゲート電極１３１、１３２、１３３、１３４との間に、上述したＬＤＤ領域を自己整合的に形成することが可能となる。
【００６６】
導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３４Ｃ（ただし、導通層１３２Ｃ、１３３Ｃ、１３４Ｃは図示されず）は、ゲート電極１３１、１３２、１３３、１３４の各々の上に設けられ、ゲート電極１３１、１３２、１３３、１３４の導電性を向上させる。例えば、導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３４Ｃは、金属又は金属化合物で形成されてもよい。
【００６７】
コンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄは、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄの半導体基板１００の表面にそれぞれ設けられる。コンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄは、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄと、第１コンタクト２１１、２１３、２１４、２１５、２１７、２１８、並びに第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の下部電極との接触抵抗を低下させる。具体的には、コンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄは、Ｎｉなどの金属と、シリコンとの合金（いわゆるシリサイド）にて形成されてもよい。
【００６８】
平坦化膜２００は、絶縁性材料で構成され、ＦＥＴの各々を埋め込み、半導体基板１００の全面に亘って設けられる。例えば、平坦化膜２００は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００６９】
平坦化膜２００には、ゲート電極１３３、ソース又はドレイン領域１５１Ｂ、並びにゲート電極１３１、１３２の間のソース又はドレイン領域１５１Ａを露出させる開口と、ゲート電極１３１、ソース又はドレイン領域１５１Ｃ、並びにゲート電極１３３、１３４の間のソース又はドレイン領域１５１Ｄを露出させる開口と、が設けられる。また、平坦化膜２００には、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８を形成するための開口が設けられる。ゲート電極１３３、ソース又はドレイン領域１５１Ｂ、並びにゲート電極１３１、１３２の間のソース又はドレイン領域１５１Ａを露出させる開口の内部には、第１強誘電体キャパシタ１４が設けられる。ゲート電極１３１、ソース又はドレイン領域１５１Ｃ、並びにゲート電極１３３、１３４の間のソース又はドレイン領域１５１Ｄを露出させる開口の内部には、第２強誘電体キャパシタ２４が設けられる。
【００７０】
なお、図３Ａ、図３Ｂ及び図４では図示しないが、半導体基板１００、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓ及び導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３４Ｃの上には、絶縁性材料で構成されたライナー層が半導体基板１００の全面に亘って設けられてもよい。ライナー層は、上述した開口を平坦化膜２００に形成する工程において、ライナー層と平坦化膜２００との間で高いエッチング選択比を提供することができる。これにより、ライナー層は、該工程において、半導体基板１００にエッチングが進行することを防止することができる。例えば、ライナー層は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜２００が酸化シリコン（ＳｉＯｘ）で形成される場合、ライナー層は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
【００７１】
また、ライナー層は、ゲート絶縁膜１４０の下の半導体基板１００に対して、圧縮応力又は引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、応力効果によって、半導体基板１００に形成されるチャネルのキャリア移動度を向上させることができる。
【００７２】
ここで、第１強誘電体キャパシタ１４の構成について、図４をさらに参照して説明する。
【００７３】
図４に示すように、第１強誘電体キャパシタ１４は、下部電極１１１と、強誘電体膜１１３と、上部電極１１５と、にて構成されるスタック型シリンダ形状のキャパシタである。
【００７４】
下部電極１１１は、導電性材料で構成され、ソース又はドレイン領域１５１Ａ、１５１Ｂ及びゲート電極１３３を露出させるように平坦化膜２００に形成された開口の内側に沿って設けられる。具体的には、平坦化膜２００に形成された開口は、ゲート電極１３３、ソース又はドレイン領域１５１Ｂ、並びにゲート電極１３１、１３２の間のソース又はドレイン領域１５１Ａを露出させるように折曲した平面形状にて設けられる。これにより、下部電極１１１は、開口によって露出されたソース又はドレイン領域１５１Ａ、１５１Ｂ及びゲート電極１３３をそれぞれ電気的に接続することができる。
【００７５】
例えば、下部電極１１１は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、下部電極１１１は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。下部電極１１１は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はＩＭＰ（Ｉｏｎｉｚｅｄ  Ｍｅｔａｌ  Ｐｌａｓｍａ）によるスパッタ等を用いて形成することができる。
【００７６】
強誘電体膜１１３は、強誘電体材料にて構成され、平坦化膜２００に形成された開口の内側に沿って、下部電極１１１の上に設けられる。強誘電体膜１１３は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、強誘電体膜１１３は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１１３は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜１１３は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１１３は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。強誘電体膜１１３は、ＡＬＤ又はＣＶＤ等を用いることで形成することができる。
【００７７】
上部電極１１５は、導電性材料にて構成され、平坦化膜２００に形成された開口を埋め込むように、強誘電体膜１１３の上に設けられる。例えば、上部電極１１５は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、上部電極１１５は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。上部電極１１５は、ＡＬＤ又はＣＶＤ等を用いることで形成することができる。
【００７８】
なお、第２強誘電体キャパシタ２４を構成する下部電極、強誘電体膜及び上部電極については、形成される平面位置が異なる以外は、第１強誘電体キャパシタと実質的に同様であるため、ここでの説明は省略する。
【００７９】
第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、導電性材料で構成され、平坦化膜２００を貫通して設けられる。例えば、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００８０】
具体的には、第１コンタクト２１１は、ゲート電極１３１を挟んでゲート電極１３２と対向する側に設けられたソース又はドレイン領域１５１Ａの上に設けられ、ｎ型ＦＥＴ１３のソース又はドレインの他方と、第１配線層３１９とを電気的に接続する。第１コンタクト２１２は、ゲート電極１３２の上に設けられ、第１選択ＦＥＴ１５のゲート電極１３２と、第１配線層３１２とを電気的に接続する。第１コンタクト２１３は、ゲート電極１３２を挟んでゲート電極１３１と対向する側に設けられたソース又はドレイン領域１５１Ａの上に設けられ、第１選択ＦＥＴ１５のソース又はドレインの他方と、第１配線層３１３とを電気的に接続する。第１コンタクト２１４は、ゲート電極１３３を挟んで第２強誘電体キャパシタ２４と対向する側に設けられたソース又はドレイン領域１５１Ｃの上に設けられ、ｐ型ＦＥＴ２２のソース又はドレインの一方と、第１配線層３１４とを電気的に接続する。
【００８１】
第１コンタクト２１５は、ゲート電極１３３を挟んでゲート電極１３４と対向する側に設けられたソース又はドレイン領域１５１Ｄの上に設けられ、ｎ型ＦＥＴ２３のソース又はドレインの他方と、第１配線層３１５とを電気的に接続する。第１コンタクト２１６は、ゲート電極１３４の上に設けられ、第２選択ＦＥＴ２５のゲート電極１３４と、第１配線層３１６とを電気的に接続する。第１コンタクト２１７は、ゲート電極１３４を挟んでゲート電極１３３と対向する側に設けられたソース又はドレイン領域１５１Ｄの上に設けられ、第２選択ＦＥＴ２５のソース又はドレインの他方と、第１配線層３１７とを電気的に接続する。第１コンタクト２１８は、ゲート電極１３１を挟んで第１強誘電体キャパシタ１４と対向する側に設けられたソース又はドレイン領域１５１Ｂの上に設けられ、ｐ型ＦＥＴ１２のソース又はドレインの一方と、第１配線層３１８とを電気的に接続する。
【００８２】
第１層間絶縁膜３００は、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を埋め込み、平坦化膜２００の上に半導体基板１００の全面に亘って設けられる。第１層間絶縁膜３００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００８３】
第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９は、導電性材料にて構成され、平坦化膜２００の上に設けられる。第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００８４】
具体的には、第１配線層３１１は、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の上に設けられ、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の上部電極を互いに電気的に接続する。第１配線層３１２は、第１コンタクト２１２の上に設けられ、第１配線層３１３は、第１コンタクト２１３の上に設けられ、第１配線層３１４は、第１コンタクト２１４の上に設けられ、第１配線層３１５は、第１コンタクト２１５の上に設けられ、第１配線層３１６は、第１コンタクト２１６の上に設けられ、第１配線層３１７は、第１コンタクト２１７の上に設けられ、第１配線層３１８は、第１コンタクト２１８の上に設けられ、第１配線層３１９は、第１コンタクト２１１の上に設けられる。
【００８５】
第２層間絶縁膜４００は、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を埋め込み、第１層間絶縁膜３００の上に半導体基板１００の全面に亘って設けられる。第２層間絶縁膜４００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００８６】
第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、導電性材料で構成され、第２層間絶縁膜４００を貫通して設けられる。例えば、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００８７】
具体的には、第２コンタクト４１１は、第１配線層３１９の上に設けられ、第２コンタクト４１２は、第１配線層３１１の上に設けられ、第２コンタクト４１３は、第１配線層３１２の上に設けられ、第２コンタクト４１４は、第１配線層３１３の上に設けられ、第２コンタクト４１５は、第１配線層３１４の上に設けられ、第２コンタクト４１６は、第１配線層３１５の上に設けられ、第２コンタクト４１７は、第１配線層３１６の上に設けられ、第２コンタクト４１８は、第１配線層３１７の上に設けられ、第２コンタクト４１９は、第１配線層３１８の上に設けられる。
【００８８】
第３層間絶縁膜５００は、第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８を埋め込み、第２層間絶縁膜４００の上に半導体基板１００の全面に亘って設けられる。第３層間絶縁膜５００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００８９】
第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８は、導電性材料で構成され、第２層間絶縁膜４００の上に設けられる。第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００９０】
具体的には、第２配線層５１３は、第１方向に延伸するグランド線ＧＮＤとして第２コンタクト４１１の上に設けられる。第２配線層５１４は、第１方向に延伸する第１ビット線ＢＬ１として第２コンタクト４１４の上に設けられる。第２配線層５１５は、第１方向に延伸する電源線ＰＷＲとして第２コンタクト４１５、４１９の上に設けられる。第２配線層５１６は、第１方向に延伸する第２ビット線ＢＬ２として第２コンタクト４１８の上に設けられる。第２配線層５１７は、第１方向に延伸するグランド線ＧＮＤとして第２コンタクト４１６の上に設けられる。第２配線層５１１は、第２コンタクト４１２の上に設けられ、第２配線層５１２は、第２コンタクト４１３の上に設けられ、第２配線層５１８は、第２コンタクト４１７の上に設けられる。
【００９１】
第４層間絶縁膜６００は、第３コンタクト６１１、６１２、６１３を埋め込み、第３層間絶縁膜５００の上に半導体基板１００の全面に亘って設けられる。第４層間絶縁膜６００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００９２】
第３コンタクト６１１、６１２、６１３は、導電性材料で構成され、第４層間絶縁膜６００を貫通して設けられる。例えば、第３コンタクト６１１、６１２、６１３は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。第３コンタクト６１１、６１２、６１３は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、第３コンタクト６１１、６１２、６１３は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００９３】
具体的には、第３コンタクト６１１は、第２配線層５１１の上に設けられ、第３コンタクト６１２は、第２配線層５１２の上に設けられ、第３コンタクト６１３は、第２配線層５１８の上に設けられる。
【００９４】
第５層間絶縁膜７００は、第３配線層７１１，７１２を埋め込み、第４層間絶縁膜６００の上に半導体基板１００の全面に亘って設けられる。第５層間絶縁膜７００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００９５】
第３配線層７１１、７１２は、導電性材料で構成され、第４層間絶縁膜６００の上に設けられる。第３配線層７１１、７１２は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。具体的には、第３配線層７１１は、第１方向と直交する第２方向に延伸するプレート線ＰＬとして第３コンタクト６１１の上に設けられる。第３配線層７１２は、第１方向と直交する第２方向に延伸するワード線ＷＬとして第３コンタクト６１２、６１３の上に設けられる。
【００９６】
上記の構造によれば、半導体装置１を用いたメモリセル１０では、シェアコンタクトの内部に第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４をスタック型シリンダ形状にて形成することができる。したがって、メモリセル１０は、平面面積をより縮小することができるため、記憶装置の記憶密度をより高めることが容易になる。また、メモリセル１０では、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の容量をより大きくすることができるため、メモリセル１０の信頼性を向上させることができる。
【００９７】
＜３．製造方法＞
続いて、図５〜図１５を参照して、本実施形態に係る半導体装置１を用いたメモリセル１０の製造方法について説明する。図５〜図１５は、メモリセル１０の製造方法の各工程を説明する平面図及び断面図である。
【００９８】
なお、図５〜図１５においても、図３Ａ及び図３Ｂと同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡ−Ａ線、又はＢ−Ｂ線の各々で切断した断面を示す。
【００９９】
まず、図５に示すように、半導体基板１００に素子分離層１０５を形成し、ＦＥＴの各々が形成されるｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃを形成する。
【０１００】
具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等にてＳｉ３Ｎ４膜を形成する。続いて、ｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃを形成する領域を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成した後、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体基板１００を３５０ｎｍ〜４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５を形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
【０１０１】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
【０１０２】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５のＳｉＯ２膜をより緻密な膜とするため、又はｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃの角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体基板１００をＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。
【０１０３】
次に、半導体基板１００のｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃに対応する領域の表面を１０ｎｍ程度酸化して酸化膜１００Ａを形成する。その後、ｐ型活性化領域１５０Ａ、１５０Ｄに対応する領域の半導体基板１００に、ｐ型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、ｐ型活性化領域１５０Ａ、１５０Ｄを形成する。また、ｎ型活性化領域１５０Ｂ、１５０Ｃに対応する領域の半導体基板１００に、ｎ型不純物（例えば、ヒ素（Ａｓ）など）をイオン注入することで、ｎ型活性化領域１５０Ｂ、１５０Ｃを形成する。
【０１０４】
次に、図６に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上に、ゲート電極１３１、１３２、１３３、１３４を形成する。
【０１０５】
具体的には、まず、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ〜１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
【０１０６】
次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して異方性エッチングを行うことにより、ゲート電極１３１、１３２、１３３、１３４を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。例えば、４０ｎｍノードでは、ゲート幅を４０ｎｍ〜５０ｎｍ程度として、ゲート電極１３１、１３２、１３３、１３４を形成してもよい。
【０１０７】
なお、ゲート電極１３１、１３２、１３３、１３４は、メモリセル１０が形成される領域以外のロジック領域等に設けられるトランジスタのゲート電極と同時に形成されてもよい。
【０１０８】
次に、図７に示すように、ゲート電極１３１、１３２、１３３、１３４の両側面にサイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓ（サイドウォール絶縁膜１３２Ｓ、１３３Ｓ、１３４Ｓは図示されず）を形成する。その後、半導体基板１００のｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃに、ソース又はドレイン領域１５１Ａ、１５１Ｄ、１５１Ｂ、１５１Ｃをそれぞれ形成する。
【０１０９】
具体的には、ｐ型活性化領域１５０Ａ、１５０Ｄのゲート電極１３１、１３２、１３３、１３４の両側にｎ型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入する。なお、ｎ型不純物として、リン（Ｐ）を用いることも可能である。また、ｎ型活性化領域１５０Ｂ、１５０Ｃのゲート電極１３１、１３３の両側にｐ型不純物であるフッ化ホウ素（ＢＦ２）を３ｋｅＶ〜５ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入する。これにより、ｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃの各々にＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、ＦＥＴの特性ばらつきを抑制することが可能である。
【０１１０】
次に、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３１、１３２、１３３、１３４の両側面にサイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓを形成する。
【０１１１】
その後、ｐ型活性化領域１５０Ａ、１５０Ｄのゲート電極１３１、１３２、１３３、１３４の両側にｎ型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入する。また、ｎ型活性化領域１５０Ｂ、１５０Ｃのゲート電極１３１、１３３の両側にｐ型不純物であるフッ化ホウ素（ＢＦ２）を５ｋｅＶ〜１０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入する。これにより、ゲート電極１３１、１３２、１３３、１３４の両側にソース又はドレイン領域１５１Ａ、１５１Ｄ、１５１Ｂ、１５１Ｃが形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入したｎ型不純物及びｐ型不純物を活性化させる。これにより、半導体基板１００の上にＦＥＴの各々が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
【０１１２】
続いて、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ〜８ｎｍにて成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド（ＮｉＳｉ）化させる。ＳｉＯ２上のＮｉは未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いてＳｉＯ２上の未反応のＮｉを除去する。これにより、ゲート電極１３１、１３２、１３３、１３４、並びにソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄに、ＮｉＳｉからなる導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３３Ｃ、並びにコンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄが形成される（導通層１３２Ｃ、１３３Ｃ、１３３Ｃは図示されず）。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにて導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３３Ｃ、並びにコンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄを形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定され得る。
【０１１３】
続いて、図８に示すように、ＦＥＴの各々を埋め込むように半導体基板１００の全面に亘って平坦化膜２００を形成した後、平坦化膜２００に開口を形成し、該開口の内部に下部電極１１１を形成する。
【０１１４】
具体的には、半導体基板１００の上に、ＣＶＤ等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。
【０１１５】
なお、図示しないが、平坦化膜２００を形成する前に、半導体基板１００の上に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。例えば、プラズマＣＶＤを用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜することで、ライナー層を形成してもよい。ライナー層は、半導体基板１００に圧縮応力又は引張応力を付与する層として形成することも可能である。ライナー層を形成することにより、後段の工程で、平坦化膜２００とライナー層とのエッチング選択比が高くなる条件で平坦化膜２００をエッチングすることができるため、より高い制御性にてエッチングを行うことができる。
【０１１６】
次に、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングを用いて、平坦化膜２００に、ソース又はドレイン領域１５１Ａ、１５１Ｂ並びにゲート電極１３３を露出させる開口と、ソース又はドレイン領域１５１Ｃ、１５１Ｄ並びにゲート電極１３１を露出させる開口と、を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。このとき、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。また、上述したライナー層を用いることで、制御性良くエッチングをストップすることができる。
【０１１７】
次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、平坦化膜２００に形成した開口の内部形状に沿って、ソース又はドレイン領域１５１Ａ、１５１Ｂ並びにゲート電極１３３の上にＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜し、第１強誘電体キャパシタ１４の下部電極１１１を形成する。なお、下部電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。
【０１１８】
その後、成膜した下部電極１１１の各々の上にレジストを塗布した後、該レジスト及び下部電極１１１が同程度のエッチング選択比となる条件でエッチバックを行うことで、下部電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に下部電極１１１を残しつつ、下部電極１１１の肩部を後退させることで、リセスを形成することができる。
【０１１９】
次に、図９に示すように、下部電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に上部電極１１５を成膜することで、開口の各々の内部に第１強誘電体キャパシタ１４を形成する。
【０１２０】
具体的には、下部電極１１１の各々の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ〜１０ｎｍにて成膜することで、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【０１２１】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【０１２２】
その後、平坦化膜２００に形成した開口の各々を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、上部電極１１５をそれぞれ形成する。なお、上部電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。
【０１２３】
ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃〜７００℃の範囲かつＮｉＳｉ又はＦＥＴなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び上部電極１１５を除去する。
【０１２４】
これにより、第１強誘電体キャパシタ１４が形成される。このような工程によれば、第１配線層等の配線を形成する工程の前に強誘電体膜１１３を高い温度で結晶化アニールを行うことができるため、第１配線層等の配線に対する熱負荷を低下させることができる。また、第１強誘電体キャパシタ１４を形成するこれらの工程によって、第２強誘電体キャパシタ２４が形成される。
【０１２５】
次に、図１０に示すように、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８を形成する。
【０１２６】
具体的には、平坦化膜２００をエッチングすることで、平坦化膜２００に、所定のソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄ、並びにゲート電極１３２、１３４を露出させる開口を形成する。続いて、ＣＶＤ等にて平坦化膜２００の開口にＴｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化する。これにより、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄ、並びにゲート電極１３２、１３４の上に第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８を形成する。
【０１２７】
なお、Ｔｉ及びＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、メモリセル１０が形成される領域以外のロジック領域等に設けられるトランジスタのコンタクトと同時に形成されてもよい。
【０１２８】
次に、図１１に示すように、半導体基板１００の全面に亘って第１層間絶縁膜３００を形成した後、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を形成する。
【０１２９】
具体的には、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第１層間絶縁膜３００を形成する。続いて、第１層間絶縁膜３００をエッチングすることで、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、並びに第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の上部電極を露出させる開口を形成する。その後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を形成する。なお、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９は、Ａｌ等にて形成されてもよい。
【０１３０】
続いて、図１２に示すように、第１層間絶縁膜３００の上に、半導体基板１００の全面に亘って第２層間絶縁膜４００を形成した後、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を形成する。
【０１３１】
具体的には、ＣＶＤ等を用いて、第１層間絶縁膜３００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第２層間絶縁膜４００を形成する。続いて、第２層間絶縁膜４００をエッチングすることで、第１配線層３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を露出させる開口を形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１３２】
次に、図１３に示すように、第２層間絶縁膜４００の上に、半導体基板１００の全面に亘って第３層間絶縁膜５００を形成した後、第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８を形成する。
【０１３３】
具体的には、ＣＶＤ等を用いて、第２層間絶縁膜４００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第３層間絶縁膜５００を形成する。次に、第３層間絶縁膜５００をエッチングすることで、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を露出させる開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８を形成する。なお、第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８は、Ａｌ等にて形成されてもよい。
【０１３４】
第２配線層５１３は、第２コンタクト４１１の上に第１方向に延伸して設けられ、グランド線ＧＮＤとして機能する。第２配線層５１４は、第２コンタクト４１４の上に第１方向に延伸して設けられ、第１ビット線ＢＬ１として機能する。第２配線層５１５は、第２コンタクト４１５、４１９の上に第１方向に延伸して設けられ、電源線ＰＷＲとして機能する。第２配線層５１６は、第２コンタクト４１８の上に第１方向に延伸して設けられ、第２ビット線ＢＬ２として機能する。第２配線層５１７は、第２コンタクト４１６の上に第１方向に延伸して設けられ、グランド線ＧＮＤとして機能する。
【０１３５】
続いて、図１４に示すように、第３層間絶縁膜５００の上に、半導体基板１００の全面に亘って第４層間絶縁膜６００を形成した後、第３コンタクト６１１、６１２、６１３を形成する。
【０１３６】
具体的には、ＣＶＤ等を用いて、第３層間絶縁膜５００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第４層間絶縁膜６００を形成する。続いて、第４層間絶縁膜６００をエッチングすることで、第２配線層５１１、５１２、５１８を露出させる開口を形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、第３コンタクト６１１、６１２、６１３を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１３７】
次に、図１５に示すように、第４層間絶縁膜６００の上に、半導体基板１００の全面に亘って第５層間絶縁膜７００を形成した後、第３配線層７１１、７１２を形成する。
【０１３８】
具体的には、ＣＶＤ等を用いて、第４層間絶縁膜６００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第５層間絶縁膜７００を形成する。次に、第５層間絶縁膜７００をエッチングすることで、第３コンタクト６１１、６１２、６１３を露出させる開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第３配線層７１１、７１２を形成する。なお、第３配線層７１１、７１２は、Ａｌ等にて形成されてもよい。
【０１３９】
第３配線層７１１は、第３コンタクト６１１の上に第１方向と直交する第２方向に延伸して設けられ、プレート線ＰＬとして機能する。第３配線層７１２は、第３コンタクト６１２、６１３の上に第１方向と直交する第２方向に延伸して設けられ、ワード線ＷＬとして機能する。
【０１４０】
以上の工程により、本実施形態に係る半導体装置１を用いたメモリセル１０を形成することができる。
【０１４１】
＜４．動作例＞
続いて、図１６〜図１８Ｃを参照して、上記で説明したメモリセル１０の動作例について説明する。図１６は、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態と、電位との関係を示すヒステリシス曲線の一例を示すグラフ図である。図１７Ａ〜図１７Ｃは、復帰時のメモリセル１０の状態の遷移を説明する説明図であり、図１８Ａ〜図１８Ｃは、復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。図１６及び図１８Ａ〜図１８Ｃは、横軸が電位を示し、縦軸が第１強誘電体キャパシタ１４又は第２強誘電体キャパシタ２４の分極量を示す。
【０１４２】
以下の表１は、各動作時におけるメモリセル１０の各配線に印加される電圧（単位：Ｖ）の一例を示した表である。また、表１では、第１記憶ノードＮ１及び第２記憶ノードＮ２の電位も併せて示す。なお、表１において、「Ｖｃｃ」は、電源電圧を表し、「Ｖｗ」は、第１強誘電体キャパシタ及び第２強誘電体キャパシタの書き込み電圧（強誘電体膜の分極状態を反転可能な電圧）を表し、「ＯＦＦ」は、該当する配線をフローティング状態とすることを表す。
【０１４３】
【表１】
2019201034.tif 000003
【０１４４】
例えば、メモリセル１０の動作時又はスタンバイ時には、表１に示すように、ワード線ＷＬはフローティング状態となり、電源線ＰＷＲはＶｃｃとなり、グランド線ＧＮＤは０Ｖとなり、プレート線ＰＬは０Ｖとなる。このとき、メモリセル１０は、ワード線ＷＬ、第１ビット線ＢＬ１及び第２ビット線ＢＬ２の電位を制御することで、ＳＲＡＭと同様の動作にて第１記憶ノードＮ１及び第２記憶ノードＮ２の状態（すなわち、電位）を制御することができる。
【０１４５】
ここで、電力供給を停止する前に、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納する動作について説明する。
【０１４６】
なお、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態は、第１記憶ノードＮ１の電位が０Ｖであり、第２記憶ノードＮ２の電位がＶｃｃであるとする。このときの第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ４となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ１となる。
【０１４７】
第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４への格納時には、表１に示すように、まず、電源線ＰＷＲ及びプレート線ＰＬにＶｗを印加する。このとき、第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ３となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ２となる。次に、電源線ＰＷＲの電位をＶｗに維持したまま、プレート線ＰＬの電位を０Ｖとする。このときの第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ４となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ１となる。
【０１４８】
その後、電力供給を停止してすべての配線の電位を０Ｖとし、休止状態とした場合、第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ４となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ２となる。これにより、メモリセル１０では、電力供給がされない休止時であっても、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の残留分極によって情報を保持することができる。
【０１４９】
続いて、休止状態からの復帰時には、メモリセル１０は、動作時又はスタンバイ時と同じ動作条件を適用されることで、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を休止前に復帰させることができる。
【０１５０】
休止状態からの復帰時の動作について、図１７Ａ〜図１７Ｃ及び図１８Ａ〜図１８Ｃを参照して説明すると以下のようになる。
【０１５１】
具体的には、表１に示すように、ワード線ＷＬをフローティング状態とし、電源線ＰＷＲにＶｃｃを印加し、グランド線ＧＮＤ及びプレート線ＰＬに０Ｖを印加する。
【０１５２】
これにより、図１７Ａに示すように、ｐ型ＦＥＴ１２及びｐ型ＦＥＴ２２のゲート電圧は０Ｖとなるため、ｐ型ＦＥＴ１２及びｐ型ＦＥＴ２２はオン状態となり、第１記憶ノードＮ１及び第２記憶ノードＮ２には、電源線ＰＷＲから電荷が供給される。このときの第１記憶ノードＮ１及び第２記憶ノードＮ２は、図１８Ａに示す状態から図１８Ｂに示す状態に遷移し、それぞれＶｃｃの電位に向かって電位を変化させる。ただし、第１記憶ノードＮ１は、負荷容量が大きいため、第２記憶ノードＮ２よりも電位の変化が緩やかになる。
【０１５３】
ここで、第２記憶ノードＮ２の電位がｎ型ＦＥＴ１３の閾値電圧Ｖｔｈに達した場合、図１７Ｂに示すように、ｎ型ＦＥＴ１３がオン状態となるため、第１記憶ノードＮ１に蓄積した電荷はグランド線ＧＮＤに排出される。したがって、第１記憶ノードＮ１の電位は、図１８Ｂに示す状態から図１８Ｃに示す状態に遷移し、０Ｖに戻される。一方、ｎ型ＦＥＴ２３はオン状態のままなので、第２記憶ノードＮ２には電荷が供給され続け、第２記憶ノードＮ２の電位は、Ｖｃｃに向かって変化し続ける。
【０１５４】
このようなメモリセル１０の動作状態は、図１７Ｃに示すように、第１記憶ノードＮ１の電位、及び第２記憶ノードＮ２の電位がそれぞれ安定するまで継続する。これにより、最終的には、図１８Ｃに示すように、第１記憶ノードＮ１の電位は、０Ｖで安定し、第２記憶ノードＮ２の電位は、Ｖｃｃで安定することになる。このような動作により、メモリセル１０は、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を休止前の状態に復帰させることができる。
【０１５５】
なお、上記では、第１記憶ノードＮ１の電位が０Ｖであり、第２記憶ノードＮ２の電位がＶｃｃである場合について説明したが、第１記憶ノードＮ１の電位がＶｃｃであり、第２記憶ノードＮ２の電位が０Ｖである場合についても、同様に格納動作及び復帰動作を行うことが可能である。
【０１５６】
以上の動作によれば、本実施形態に係る半導体装置１を用いたメモリセル１０は、電力供給時にはＳＲＡＭと同様の高速動作を行うことができる。また、メモリセル１０では、電力供給が停止する休止時でも、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に情報を格納しておき、復帰時に第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４から情報を復帰させることができる。これによれば、メモリセル１０は、電力供給が停止する休止時でも情報を保持可能な不揮発メモリとして動作することが可能であるため、消費電力をより低減することができる。
【０１５７】
＜５．適用例＞
続いて、本開示の一実施形態に係る電子機器について説明する。本開示の一実施形態に係る電子機器は、上述した半導体装置１を含む回路が搭載された種々の電子機器である。図１９Ａ〜図１９Ｃを参照して、このような本実施形態に係る電子機器の例について説明する。図１９Ａ〜図１９Ｃは、本実施形態に係る電子機器の一例を示す外観図である。
【０１５８】
例えば、本実施形態に係る電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図１９Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００に搭載される回路には、上述した半導体装置１が設けられてもよい。
【０１５９】
例えば、本実施形態に係る電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図１９Ｂ及び図１９Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１９Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１９Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０に搭載される回路には、上述した半導体装置１が設けられてもよい。
【０１６０】
ただし、本実施形態に係る電子機器は、上記例示に限定されない。本実施形態に係る電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
【０１６１】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１６２】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１６３】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
を備える、半導体装置。
（２）
前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、互いに平行に第１方向に延伸するｐ型又はｎ型の活性化領域にそれぞれ設けられる、前記（１）に記載の半導体装置。
（３）
前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、前記第１方向と直交する第２方向に延伸するゲート電極にてそれぞれ電気的に接続される、前記（２）に記載の半導体装置。
（４）
前記第１反転回路の前記ゲート電極から、前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第１シェアコンタクトが設けられ、
前記第２反転回路の前記ゲート電極から、前記第１反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第２シェアコンタクトが設けられる、前記（３）に記載の半導体装置。
（５）
前記第１強誘電体キャパシタは、前記第１シェアコンタクトの内部に設けられ、前記第２強誘電体キャパシタは、前記第２シェアコンタクトの内部に設けられる、前記（４）に記載の半導体装置。
（６）
前記第１強誘電体キャパシタ及び前記第２強誘電体キャパシタは、スタック型シリンダ形状にて設けられる、前記（５）に記載の半導体装置。
（７）
前記第１シェアコンタクト及び前記第２シェアコンタクトは、折曲した平面形状を有する、前記（５）又は（６）に記載の半導体装置。
（８）
前記第１シェアコンタクト及び前記第２シェアコンタクトの上には、前記第２方向に延伸する前記プレート線が設けられる、前記（５）〜（７）のいずれか一項に記載の半導体装置。
（９）
前記第１反転回路及び前記第２反転回路の双方において、前記ｐ型ＦＥＴのソース又はドレインの一方にはそれぞれ電源線が電気的に接続され、前記ｐ型ＦＥＴのソース又はドレインの他方にはそれぞれ前記ｎ型ＦＥＴのソース又はドレインの一方が電気的に接続され、前記ｎ型ＦＥＴのソース又はドレインの他方にはそれぞれグランド線が電気的に接続される、前記（４）〜（８）のいずれか一項に記載の半導体装置。
（１０）
前記電源線及び前記グランド線は、前記第１方向に延伸して設けられる、前記（９）に記載の半導体装置。
（１１）
前記第１強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第１選択ＦＥＴと、
前記第２強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第２選択ＦＥＴと、
をさらに備える、前記（４）〜（１０）のいずれか一項に記載の半導体装置。
（１２）
前記第１選択ＦＥＴ及び前記第２選択ＦＥＴは、前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴが設けられる前記ｐ型の活性化領域にそれぞれ設けられるｎ型ＦＥＴである、前記（１１）に記載の半導体装置。
（１３）
前記第１選択ＦＥＴは、前記第２シェアコンタクトを挟んで前記第１反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられ、
前記第２選択ＦＥＴは、前記第１シェアコンタクトを挟んで前記第２反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられる、前記（１２）に記載の半導体装置。
（１４）
前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのゲートには、前記第２方向に延伸するワード線が電気的に接続される、前記（１１）〜（１３）のいずれか一項に記載の半導体装置。
（１５）
前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのソース又はドレインの他方には、前記第１方向に延伸する第１ビット線又は第２ビット線がそれぞれ電気的に接続される、前記（１１）〜（１４）のいずれか一項に記載の半導体装置。
（１６）
半導体装置を備え、
前記半導体装置は、
ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
を備える、電子機器。
【符号の説明】
【０１６４】
１        半導体装置
１０      メモリセル
１１      第１反転回路
１２      ｐ型ＦＥＴ
１３      ｎ型ＦＥＴ
１４      第１強誘電体キャパシタ
１５      第１選択ＦＥＴ
２１      第２反転回路
２２      ｐ型ＦＥＴ
２３      ｎ型ＦＥＴ
２４      第２強誘電体キャパシタ
２５      第２選択ＦＥＴ
ＰＷＲ    電源線
ＧＮＤ    グランド線
ＰＬ      プレート線
ＷＬ      ワード線
ＢＬ１    第１ビット線
ＢＬ２    第２ビット線
【図１】
2019201034.tif 000004
【図２】
2019201034.tif 000005
【図３Ａ】
2019201034.tif 000006
【図３Ｂ】
2019201034.tif 000007
【図４】
2019201034.tif 000008
【図５】
2019201034.tif 000009
【図６】
2019201034.tif 000010
【図７】
2019201034.tif 000011
【図８】
2019201034.tif 000012
【図９】
2019201034.tif 000013
【図１０】
2019201034.tif 000014
【図１１】
2019201034.tif 000015
【図１２】
2019201034.tif 000016
【図１３】
2019201034.tif 000017
【図１４】
2019201034.tif 000018
【図１５】
2019201034.tif 000019
【図１６】
2019201034.tif 000020
【図１７Ａ】
2019201034.tif 000021
【図１７Ｂ】
2019201034.tif 000022
【図１７Ｃ】
2019201034.tif 000023
【図１８Ａ】
2019201034.tif 000024
【図１８Ｂ】
2019201034.tif 000025
【図１８Ｃ】
2019201034.tif 000026
【図１９Ａ】
2019201034.tif 000027
【図１９Ｂ】
2019201034.tif 000028
【図１９Ｃ】
2019201034.tif 000029