(57)【要約】 【課題】熱負荷による短チャネル効果およびコンタクト抵抗の上昇を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、基板、基板の表面領域に設けられ不純物を含むソース層およびドレイン層と、ソース層と前記ドレイン層との間の基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ソース層またはドレイン層上に設けられた第１エピタキシャル層と、第１エピタキシャル層上に設けられ、不純物およびカーボンの両方を含む第２エピタキシャル層と、第２エピタキシャル層上に設けられたコンタクトプラグとを備えたトランジスタ、および、トランジスタの上方に設けられたメモリセルアレイ、を備えている。【選択図】図３
2019201040.tif 000002
【特許請求の範囲】
【請求項１】
基板、
前記基板の表面領域に設けられ不純物を含むソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース層または前記ドレイン層上に設けられた第１エピタキシャル層と、前記第１エピタキシャル層上に設けられ、前記不純物およびカーボンの両方を含む第２エピタキシャル層と、前記第２エピタキシャル層上に設けられたコンタクトプラグとを備えたトランジスタ、および、
前記トランジスタの上方に設けられたメモリセルアレイ、を備えた半導体装置。
【請求項２】
前記トランジスタは、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記不純物は、ボロンである、請求項１に記載の半導体装置。
【請求項３】
前記第１エピタキシャル層は、前記第２エピタキシャル層よりも不純物濃度が低いアンドープトエピタキシャル層である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２エピタキシャル層の不純物濃度は、１×１０２１ｃｍ−３以上であり、カーボン濃度は、３×１０２０ｃｍ−３以上である、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記コンタクトプラグに接触する前記第２エピタキシャル層の上面は、前記基板の表面を（００１）面としたときに、（１１ｎ）面（ｎは正整数）となっている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記トランジスタは、前記メモリセルアレイを制御する制御回路の一部である、請求項１に記載の半導体装置。
【請求項７】
前記第２エピタキシャル層と前記コンタクトプラグとの間に設けられ、Ｔｉ、Ｓｉ、Ｂ、Ｃを含むシリサイド層をさらに備えた請求項１に記載の半導体装置。
【請求項８】
前記第１エピタキシャル層は、前記基板の表面よりも高い位置まで設けられている、請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記基板の表面領域に不純物を導入してソース層およびドレイン層を形成し、
前記ソース層または前記ドレイン層上に前記基板の表面よりも高い位置まで半導体結晶をエピタキシャル成長させて第１エピタキシャル層を形成し、
前記第１エピタキシャル層上に半導体結晶をエピタキシャル成長させて、前記不純物およびカーボンの両方がドープされた第２エピタキシャル層を形成し、
前記第２エピタキシャル層上にコンタクトプラグを形成し、
前記ゲート電極の上方にメモリセルアレイを形成することを具備した半導体装置の製造方法。
【請求項１０】
前記第２エピタキシャル層は、前記不純物およびカーボンの両方をドープしながら半導体結晶をエピタキシャル成長させることによって形成される、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
三次元的にメモリセルを配置して構成された立体型メモリセルアレイを有するＮＡＮＤ型フラッシュメモリが開発されている。このようなメモリ装置において、メモリセルアレイは、それを制御するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の上方に設けられている場合がある。この場合、メモリセルアレイを形成する際の熱処理工程において、ＣＭＯＳ回路やコンタクトプラグに熱負荷がかかり、ＣＭＯＳの電気的特性やコンタクト抵抗に悪影響を与える。例えば、Ｐ型ＭＯＳＦＥＴ（MOS Field Effect Transistor）の拡散層には、ボロンが不純物として用いられるが、そのボロンがチャネル部へ拡散すると、短チャネル効果を引き起こす。また、拡散層のボロンがコンタクトプラグへ拡散すると、コンタクトプラグの金属材料とボロンとが反応し、コンタクト抵抗が上昇する場合もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１４−５０１４５２号公報
【特許文献２】米国特許第２８３９０１８号公報
【特許文献３】特許第４１８６２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
熱負荷による短チャネル効果およびコンタクト抵抗の上昇を抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、基板、基板の表面領域に設けられ不純物を含むソース層およびドレイン層と、ソース層と前記ドレイン層との間の基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ソース層またはドレイン層上に設けられた第１エピタキシャル層と、第１エピタキシャル層上に設けられ、不純物およびカーボンの両方を含む第２エピタキシャル層と、第２エピタキシャル層上に設けられたコンタクトプラグとを備えたトランジスタ、および、トランジスタの上方に設けられたメモリセルアレイ、を備えている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図。
【図２】導電膜が、複数のワード線ＷＬ及び層間の絶縁層を貫通する部分の拡大断面。
【図３】制御回路のＰ型ＭＯＳＦＥＴの構成例を示す断面図。
【図４】第１および第２エピタキシャル層およびその周辺の概略を示す断面図。
【図５】第１および第２エピタキシャル層のボロン濃度を示すグラフ。
【図６】第１実施形態による半導体装置のコンタクト構造の一例を示す断面図。
【図７】第１実施形態による半導体装置の製造方法の一例を示す断面図。
【図８】図７に続く、半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す断面図。
【図１０】図９に続く、半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法を示す断面図。
【図１２】図１１に続く、半導体装置の製造方法を示す断面図。
【図１３】第２エピタキシャル層のボロン濃度とコンタクト抵抗との関係を示すグラフ。
【図１４】第２エピタキシャル層のカーボン濃度とコンタクト抵抗との関係を示すグラフ。
【図１５】第２エピタキシャル層の厚みとコンタクト抵抗との関係を示すグラフ。
【図１６】第２実施形態による半導体装置のコンタクト構造の一例を示す断面図。
【図１７】第２実施形態の変形例１による半導体装置のコンタクト構造の一例を示す断面図。
【図１８】第２実施形態の変形例２による半導体装置のコンタクト構造の一例を示す断面図。
【図１９】第２実施形態の変形例３による半導体装置のコンタクト構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図である。なお、図１においては、図を見易くするために、メモリホール１１３内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００９】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数のワード線ＷＬはＺ方向に積層されている。
【００１０】
半導体基板１０の表面領域には、メモリセルアレイＭＣＡを制御する制御回路１０１が設けられている。制御回路１０１は、例えば、ＣＭＯＳ回路で構成されている。ＣＭＯＳ回路は、半導体基板１０の表面領域に設けられたＰ型ウェルまたはＮ型ウェルに設けられていてもよい。制御回路１０１の上方には、複数のメモリセルを含むメモリセルアレイＭＣＡが設けられている。
【００１１】
制御回路１０１の上方にあるポリシリコン層１０２上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ポリシリコン層１０２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層１１０と、ワード線ＷＬとして機能する複数の配線層１１１（ワード線ＷＬ０〜ＷＬ７）と、セレクトゲート線ＳＧＤとして機能する複数の配線層１１２とが形成されている。
【００１２】
配線層１１０は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。
【００１３】
配線層１１１は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。
【００１４】
配線層１１２は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、各々が１つの選択トランジスタＳＴ１のゲート電極として機能する。
【００１５】
メモリホール１１３は、配線層１１０、１１１、１１２を貫通し、ポリシリコン層１０２に達するように形成されている。メモリホール１１３の側面には、ブロック絶縁層１１４、電荷蓄積膜１１５、及びゲート絶縁膜１１６が順に形成されている。メモリホール１１３内には、導電膜１１７が埋め込まれている。導電膜１１７は、ＮＡＮＤストリングＮＳの電流経路として機能する。導電膜１１７の上端には、ビット線ＢＬとして機能する配線層１１８が形成されている。
【００１６】
以上のように、ポリシリコン層１０２上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ０〜ＭＴ７、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホール１１３が、１つのＮＡＮＤストリングＮＳに対応している。メモリセルトランジスタＭＴ０〜ＭＴ７は、導電膜１１７とワード線ＷＬ０〜ＷＬ７との交差部分に対応して設けられている。
【００１７】
以上の構成は、図１を記載した紙面の奥行き方向に複数配列されている。これにより、三次元的に配列されたメモリセルトランジスタを有するメモリセルアレイＭＣＡが構成される。
【００１８】
図２は、導電膜１１７が、複数のワード線ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面である。図２では、図１では省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。
【００１９】
各導電層ＷＬと導電膜１１７との間には、導電層ＷＬ側から順にブロック絶縁層１１４、電荷蓄積膜１１５及びゲート絶縁膜１１６が設けられている。ブロック絶縁層１１４は導電層ＷＬに接し、ゲート絶縁膜１１６は導電膜１１７に接し、ブロック絶縁層１１４とゲート絶縁膜１１６との間に電荷蓄積膜１１５が設けられている。
【００２０】
導電膜１１７はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜１１５は導電膜１１７から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、導電膜１１７と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２１】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜１１５は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。ゲート絶縁膜１１６は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に導電膜１１７から電荷が注入される際、または電荷蓄積膜１１５に蓄積された電荷が導電膜１１７へ拡散する際に電位障壁となる。ブロック絶縁層１１４は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリでよい。
【００２２】
図３は、制御回路１０１のＰ型ＭＯＳＦＥＴの構成例を示す断面図である。Ｐ型ＭＯＳＦＥＴ（以下、単に、トランジスタともいう）は、半導体基板１０と、ドレイン層２０と、ソース層２１と、ゲート絶縁膜３０と、ゲート電極４０と、第１エピタキシャル層５０と、第２エピタキシャル層６０と、コンタクトプラグ７０と、スペーサ膜８０と、層間絶縁膜９０とを備えている。トランジスタは、メモリセルアレイＭＣＡを制御する制御回路を構成するＣＭＯＳの一部として設けられている。
【００２３】
半導体基板１０は、例えば、Ｐ型シリコン基板であり、その表面領域には、Ｐ型ウェルまたはＮ型ウェルが設けられていている。Ｐ型ＭＯＳＦＥＴはＮ型ウェルに設けられ、Ｎ型ＭＯＳＦＥＴはＰ型ウェルに設けられる。本実施形態においてトランジスタは、Ｐ型ＭＯＳＦＥＴであるので、半導体基板１０のうちＮ型ウェルの表面領域に設けられている。
【００２４】
ドレイン層２０およびソース層２１は、半導体基板１０のＮ型ウェルに設けられ、不純物を含む拡散層である。不純物は、例えば、ボロンである。トランジスタがＮ型ＭＯＳＦＥＴの場合には、ドレイン層２０およびソース層２１は、半導体基板１０のＰ型ウェルに設けられ、不純物は、例えば、燐または砒素である。
【００２５】
ゲート絶縁膜３０は、ドレイン層２０とソース層２１との間にある半導体基板１０上に設けられている。ゲート絶縁膜３０には、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の高い高誘電体材料を用いている。
【００２６】
ゲート電極４０は、ゲート絶縁膜３０上に設けられている。ゲート電極４０には、例えば、ドープトポリシリコン、金属等の導電性材料が用いられている。
【００２７】
第１エピタキシャル層５０は、ドレイン層２０上に設けられており、半導体基板１０の表面よりも高い位置まで設けられている。第１エピタキシャル層５０は、第２エピタキシャル層６０よりも不純物濃度が低いアンドープトエピタキシャルシリコン層である。
【００２８】
第２エピタキシャル層６０は、第１エピタキシャル層５０上に設けられ、不純物としてボロンおよびカーボンの両方がドープされたドープトエピタキシャルシリコン層である。例えば、第２エピタキシャル層のボロン濃度は、１×１０２１ｃｍ−３以上であり、カーボン濃度は、３×１０２０ｃｍ−３以上である。また、第２エピタキシャル層６０の厚みは、１０ｎｍ以上である。
【００２９】
コンタクトプラグ７０は、第２エピタキシャル層６０上に設けられている。コンタクトプラグ７０は、シリサイド層７１と、バリアメタル層７２と、プラグ７３とを備えている。シリサイド層７１は、バリアメタル層７２と第２エピタキシャル層６０との間に設けられ、バリアメタル層７２の金属と第２エピタキシャル層６０のシリコンとが反応して形成される。
【００３０】
バリアメタル層７２は、第２エピタキシャル層６０上のコンタクトホールＣＨの内壁に薄く設けられている。バリアメタル層７２には、例えば、ＴｉまたはＴｉＮが用いられている。この場合、シリサイド層７１は、ＴｉＳｉ（チタンシリサイド）となる。第２エピタキシャル層６０からボロンおよびカーボンが拡散すると、シリサイド層７１は、Ｂ、Ｃを含むＴｉＳｉとなる。
【００３１】
プラグ７３は、コンタクトホールＣＨ内に充填される。プラグ７３には、例えば、Ｗ（タングステン）が用いられる。
【００３２】
スペーサ膜８０は、ゲート電極４０の側面に設けられており、ゲート電極４０を保護する。スペーサ膜８０には、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜が用いられる。
【００３３】
層間絶縁膜９０は、ゲート電極４０の上方に設けられている。層間絶縁膜９０には、コンタクトホールＣＨが設け得られており、その内部にコンタクトプラグ７０が設けられている。層間絶縁膜９０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【００３４】
コンタクトプラグ７０は、制御回路１０１の他の素子またはメモリセルアレイＭＣＡに電気的に接続されている。コンタクトプラグ７０は、基板１０と、メモリセルアレイＭＣＡとの間に含まれる。
【００３５】
尚、図示は省略されているが、第１および第２エピタキシャル層５０、６０およびコンタクトプラグ７０は、ソース層２１上にも設けられている。また、トランジスタは、Ｐ型ＭＯＳＦＥＴであるが、Ｎ型ＭＯＳＦＥＴであってもよい。ただし、Ｐ型不純物としてのボロンは、Ｎ型不純物としての燐や砒素よりも拡散し易いため、熱負荷による短チャネル効果およびコンタクト抵抗の上昇等の悪影響は、Ｐ型ＭＯＳＦＥＴにおいて比較的大きい。従って、本実施形態では、トランジスタをＰ型ＭＯＳＦＥＴとして説明を進める。
【００３６】
図４（Ａ）〜図４（Ｅ）は、第１および第２エピタキシャル層およびその周辺の概略を示す断面図である。図４（Ａ）〜図４（Ｅ）の断面図の下には、コンタクトプラグ７０からドレイン層２０またはソース層２１までのコンタクト抵抗が記載されている。尚、コンタクト抵抗値自体はコンタクトの断面積によって変化する。従って、本実施形態において、コンタクト抵抗値は正規化した値で示している。
【００３７】
図４（Ａ）には、第１実施形態による第１および第２エピタキシャル層５０、６０の断面構造が示されている。半導体基板１０のドレイン層２０またはソース層２１上に、第１エピタキシャル層５０が設けられている。第１エピタキシャル層５０は、アンドープトエピタキシャルシリコン層である。アンドープトエピタキシャルシリコン層は、不純物を導入せずにエピタキシャル成長させたシリコン単結晶層である。第１エピタキシャル層５０上に、第２エピタキシャル層６０が設けられている。第２エピタキシャル層６０は、ボロンおよびカーボンをドープしたＢ、Ｃドープトエピタキシャル層である。Ｂ、Ｃドープトエピタキシャル層は、ボロンおよびカーボンを導入しながらエピタキシャル成長させたシリコン単結晶層である。Ｂ、Ｃドープトエピタキシャル層はポリシリコンであってもよい。第２エピタキシャル層６０上には、コンタクトプラグ７０が設けられている。
【００３８】
図４（Ａ）に示すコンタクト構造の場合、コンタクトプラグ７０からドレイン層２０またはソース層２１までのコンタクト抵抗は、約４６ｏｈｍ〜約７７ｏｈｍであった。本実施形態によるコンタクト構造においてコンタクト抵抗が比較的低くなった理由は、以下の通りである。
【００３９】
まず、第２エピタキシャル層６０は、ボロンおよびカーボンの両方を含むＢ、Ｃドープトエピタキシャル層である。カーボンが含まれていることによって、ボロンの熱拡散が抑制され、第２エピタキシャル層６０内におけるボロン濃度を高く維持することができる。例えば、ボロンがコンタクトプラグ７０へ拡散すると、ＴｉＢのような高抵抗材料がコンタクトプラグ７０と第２エピタキシャル層６０との間に形成されてしまう。これに対し、本実施形態によれば、第２エピタキシャル層６０のカーボンがボロンの拡散を抑制するため、ＴｉＢの形成を抑制し、コンタクト抵抗を低く維持することができる。また、第２エピタキシャル層６０内におけるボロン濃度を高く維持することができるので、コンタクト抵抗や第２エピタキシャル層６０自体の抵抗を低く維持することができる。
【００４０】
メモリセルアレイＭＣＡが制御回路１０１のトランジスタの上方に設けられていない場合、例えば、メモリセルアレイＭＣＡがトランジスタの横に設けられている場合には、トランジスタを形成した後にコンタクトプラグを形成することができる。この場合、メモリセルアレイＭＣＡ形成時にかかる熱負荷がコンタクトプラグにはかからず、上記のボロンの拡散を抑制することができる。しかし、制御回路１０１がメモリセルアレイＭＣＡに並列して配置されるため、チップ面積が大きくなってしまう。メモリセルアレイＭＣＡを制御回路１０１のトランジスタの上方に設けた場合、チップ面積を小さくすることができる。あるいは、メモリセルアレイＭＣＡを制御回路１０１のトランジスタの上方に設けた場合、チップ面積当たりのメモリセルアレイＭＣＡの数（セル密度）は、例えば、制御回路１０１をメモリセルアレイＭＣＡの横に配置した場合の２倍にすることができる。本実施形態によれば、コンタクト抵抗を低減しながら高密度なメモリセルアレイを持つ半導体装置を作製することができる。
【００４１】
さらに、ドレイン層２０またはソース層２１に接触する第１エピタキシャル層５０は、アンドープトエピタキシャル層であり、ドレイン層２０またはソース層２１の表面よりも高い位置まで設けられている。アンドープトエピタキシャル層５０がドレイン層２０またはソース層２１上に設けられていることによって、Ｂ，Ｃドープトエピタキシャル層６０の結晶状態や、ドープトエピタキシャル層６０と下地層との界面が良好となり、Ｂ，Ｃドープトエピタキシャル層６０の抵抗が低下する。従って、ドレイン層２０またはソース層２１上に、第１および第２エピタキシャル層５０、６０を積層することによって、第２エピタキシャル層６０の抵抗が低下する。
【００４２】
また、第１エピタキシャル層５０は、ドレイン層２０またはソース層２１に拡散する不純物を含まず、かつ、このような不純物を含む第２エピタキシャル層６０をドレイン層２０またはソース層２１から離隔している。よって、第１エピタキシャル層５０は、第２エピタキシャル層６０からのボロンが熱負荷によってドレイン層２０、ソース層２１あるいはトランジスタのチャネル領域へ進入することを抑制する。その結果、トランジスタの短チャネル効果を抑制することができる。
【００４３】
このように、本実施形態によるトランジスタは、メモリセルアレイＭＣＡの形成工程における熱負荷によるコンタクト抵抗の上昇および短チャネル効果を抑制することができる。
【００４４】
図４（Ｂ）に示すコンタクト構造は、図４（Ａ）のそれに対して第１エピタキシャル層５０が省略されている。この場合、第２エピタキシャル層６０が、ドレイン層２０またはソース層２１上に直接形成される。このため、第２エピタキシャル層６０の結晶状態が図４（Ａ）に示す構造に比べて悪く、また安定して成膜されず膜厚にばらつきが生じやすい。その結果、コンタクト抵抗値が上昇し、その抵抗値のばらつきが大きくなる。図４（Ｂ）に示すコンタクト構造の場合、コンタクトプラグ７０からドレイン層２０またはソース層２１までのコンタクト抵抗は、約９２０ｏｈｍ〜約１．５ｋｏｈｍであった。
【００４５】
図４（Ｃ）に示すコンタクト構造は、図４（Ｂ）のそれに対して第２エピタキシャル層６０へのカーボンの導入方法が異なる。図４（Ｃ）では、第２エピタキシャル層６０は、ボロンを導入しながら、シリコン単結晶をエピタキシャル成長させて形成される。その後、カーボンをイオン注入法で第２エピタキシャル層６０に導入している。図４（Ｃ）に示すコンタクト構造のその他の構成は、図４（Ｂ）の構成と同様である。この場合、カーボンのイオン注入によって第２エピタキシャル層６０の結晶状態がさらに悪化する。従って、第２エピタキシャル層６０の抵抗値が上昇する。この場合のコンタクト抵抗は、約１８ｋｏｈｍとなった。
【００４６】
図４（Ｄ）に示すコンタクト構造は、図４（Ｂ）または図４（Ｃ）のそれに対して第２エピタキシャル層６０へカーボンを導入していない点で異なる。第２エピタキシャル層６０は、ボロンを導入しながら、シリコン単結晶をエピタキシャル成長させて形成される。このとき、第２エピタキシャル層６０には、カーボンを導入していない。即ち、第２エピタキシャル層６０は、ボロンドープトエピタキシャル層である。この場合、第２エピタキシャル層６０のボロンが熱負荷によって拡散するため、コンタクト抵抗は、約６２ｋｏｈｍ〜約２３０ｋｏｈｍと高くなった。
【００４７】
図４（Ｅ）に示すコンタクト構造は、図４（Ｄ）のそれに対して第１エピタキシャル層５０を有している点で異なる。第１エピタキシャル層５０は、第２エピタキシャル層６０とドレイン層２０またはソース層２１との間に設けられている。第２エピタキシャル層６０は、ボロンを導入しながら、シリコン単結晶をエピタキシャル成長させて形成される。このとき、第２エピタキシャル層６０には、カーボンを導入していない。即ち、第２エピタキシャル層６０は、ボロンドープトエピタキシャル層である。この場合、第１エピタキシャル層５０が第２エピタキシャル層６０とドレイン層２０またはソース層２１との間に介在するため、第２エピタキシャル層６０の結晶状態は良好である。しかし、ボロンが熱負荷によってコンタクトプラグ７０へ拡散するので、コンタクト抵抗は、約５４ｋｏｈｍ〜約１．３Ｍｏｈｍと高くなった。
【００４８】
このように、図４（Ａ）に示す本実施形態によるコンタクト構造は、カーボンがボロンの拡散を抑制し、かつ、第１エピタキシャル層５０によって第２エピタキシャル層６０の結晶状態を良好にする。これにより、図４（Ａ）のコンタクト構造は、図４（Ｂ）〜図４（Ｅ）のコンタクト構造に比較して、コンタクト抵抗を低く抑制することができる。
【００４９】
図１に示すように制御回路１０１上にメモリセルアレイＭＣＡが設けられている半導体メモリ装置では、メモリセルアレイＭＣＡの形成工程における熱負荷が制御回路１０１のＣＭＯＳ及び、メタルプラグにかかることになる。従って、半導体メモリ装置の制御回路１０１に図４（Ａ）のコンタクト構造を用いれば、大きな熱負荷がかかっても、制御回路１０１のコンタクト抵抗を低く維持することができ、かつ、短チャネル効果を抑制することができる。これは、制御回路１０１の電気的特性の改善につながる。例えば、或る半導体メモリ装置では、コンタクト抵抗は、約１００ｏｈｍ以下に設定する必要がある。この場合、図４（Ａ）のコンタクト構造では、この要求を満たすことができるが、図４（Ｂ）〜図４（Ｅ）のコンタクト構造では、この要求を満たすことができない。
【００５０】
図４（Ａ）では、第１および第２エピタキシャル層５０、６０が一層ずつ積層されている。しかし、第１および第２エピタキシャル層５０、６０は、複数層ずつ積層されていてもよい。例えば、複数の第１エピタキシャル層５０および複数の第２エピタキシャル層６０は、ドレイン層２０またはソース層２１とコンタクトプラグ７０との間に、第１エピタキシャル層５０、第２エピタキシャル層６０、第１エピタキシャル層５０、第２エピタキシャル層６０の順に積層してもよい。このようにしても、本実施形態の効果は失われない。
【００５１】
図５（Ａ）および図５（Ｂ）は、第１および第２エピタキシャル層５０、６０のボロン濃度を示すグラフである。縦軸は、ボロン濃度を示し、横軸は、第２エピタキシャル層６０の表面からの深さを示す。図５（Ａ）に示す第２エピタキシャル層６０は、ボロンおよびカーボンを導入しながらシリコンをエピタキシャル成長させることで形成されている。図５（Ｂ）では、第２エピタキシャル層６０は、ボロンを導入しながらシリコンをエピタキシャル成長させ、その後、カーボンをイオン注入して形成されている。これらのグラフはともに、メモリセルアレイＭＣＡの形成時の熱負荷をかけた後のボロン濃度プロファイルを示している。
【００５２】
図５（Ａ）に示すように、ボロンおよびカーボンを導入しながらエピタキシャル成長させると、第２エピタキシャル層６０のボロン濃度は、深さ方向に安定していることが分かる。これは、第２エピタキシャル層６０の表面近傍から裏面近傍まで、ボロンがあまり拡散していないからである。
【００５３】
また、ラインＬ１〜Ｌ３は、第２エピタキシャル層６０のカーボン濃度において異なる。ラインＬ１、Ｌ２、Ｌ３の順にカーボン濃度が高くなっている。ここで、カーボン濃度が高いほど、第２エピタキシャル層６０から第１エピタキシャル層５０へのボロンの拡散（浸み込み）が少ないことが分かる。即ち、第２エピタキシャル層６０のカーボン濃度を高めることによって、第２エピタキシャル層６０のボロンの拡散は抑制されることが分かる。これにより、コンタクト抵抗の上昇や短チャネル効果が抑制され得る。
【００５４】
図５（Ｂ）を参照すると、シリコンのエピタキシャル成長後、カーボンをイオン注入した場合、第２エピタキシャル層６０のボロン濃度は、深さ方向においてあまり安定していない。特に、第２エピタキシャル層６０の表面近傍において、ボロン濃度は、低下しており、コンタクトプラグ７０側へボロンの拡散が懸念される。コンタクトプラグ７０側へボロンの拡散は、コンタクト抵抗の上昇に繋がる。従って、第２エピタキシャル層６０は、ボロンおよびカーボンをともに導入しながらエピタキシャル成長させることが好ましいと言える。
【００５５】
図６は、第１実施形態による半導体装置のコンタクト構造の一例を示す断面図である。本実施形態によるコンタクト構造では、第２エピタキシャル層６０は、第１エピタキシャル層５０上にシリコンをエピタキシャル成長させることによって形成される。このとき、第２エピタキシャル層６０の上面は、半導体基板１０の表面を（００１）面としたときに、（１１ｎ）面（ｎは正整数）を含むことがある。即ち、図６に示すように、第２エピタキシャル層６０の上面は、半導体基板１０の表面に対して傾斜するファセット面となっている。例えば、第２エピタキシャル層６０の上面が（１１１）面である場合、その上面の傾斜角度は、約５４°である。第２エピタキシャル層６０の上面が（１１３）面である場合、その上面の傾斜角度は、約２５°である。このように、第２エピタキシャル層６０の上面が半導体基板１０の表面に対して傾斜するファセット面を含むことによって、第２エピタキシャル層６０がエピタキシャル成長法により形成されていることが分かる。
【００５６】
次に、本実施形態による半導体装置の製造方法を説明する。
【００５７】
図７〜図１２は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。尚、半導体基板１０には、Ｐ型ウェルおよびＮ型ウェルが適宜形成されている。図７〜図１２では、トランジスタとしてＰ型ＭＯＳＦＥＴの製造方法を示す。
【００５８】
まず、図７に示すように、半導体基板１０上に、ゲート絶縁膜３０を形成する。ゲート絶縁膜３０は、熱酸化法により形成されたシリコン酸化膜でもよく、堆積法によって形成された高誘電体材料であってもよい。次に、ゲート絶縁膜３０上にゲート電極４０の材料が堆積される。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等を用いて、ゲート電極４０の材料を加工する。これにより、図７に示す構造が得られる。
【００５９】
次に、ゲート電極４０をマスクとして用いて、ボロン等の不純物を導入して、エクステンション層（図示せず）を形成してもよい。次に、ゲート電極４０上にシリコン酸化膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、図８に示すように、ゲート電極４０の側面にスペーサ膜８０が形成される。
【００６０】
次に、ゲート電極４０およびスペーサ膜８０をマスクとして用いて、ボロン等の不純物を半導体基板１０の表面領域に導入する。これにより、図９に示すように、ドレイン層２０およびソース層２１が半導体基板１０の表面領域に形成される。
【００６１】
次に、ゲート電極４０および半導体基板１０上に層間絶縁膜９０を堆積する。層間絶縁膜９０は、例えば、ＴＥＯＳ（Tetraethoxysilane）等を用いたシリコン酸化膜でよい。次に、リソグラフィ技術およびＲＩＥ法等を用いて、図１０に示すように、層間絶縁膜９０にコンタクトホールＣＨを形成する。コンタクトホールＣＨは、ドレイン層２０およびソース層２１に達するように形成される。
【００６２】
次に、図１１に示すように、エピタキシャル成長法を用いて第１エピタキシャル層５０をコンタクトホールＣＨ内に形成する。第１エピタキシャル層５０は、ノンドープトシリコン結晶層であり、ドレイン層２０およびソース層２１上に半導体基板１０の表面よりも高い位置まで形成される。尚、第１エピタキシャル層５０は、約２×１０１９ｃｍ−３以下のボロンを含んでいてもよい。
【００６３】
次に、図１２に示すように、エピタキシャル成長法を用いて第２エピタキシャル層６０をコンタクトホールＣＨ内の第１エピタキシャル層５０上に形成する。第２エピタキシャル層６０は、ボロンおよびカーボンの両方をドープしながらエピタキシャル成長させたドープトシリコン結晶層である。例えば、ボロン濃度は、１×１０２１ｃｍ−３以上であり、カーボン濃度は、３×１０２０ｃｍ−３以上である。これにより、ボロンおよびカーボンを含有する第２エピタキシャル層６０がノンドープの第１エピタキシャル層５０上に形成される。このとき、第２エピタキシャル層６０の上面は、図６に示すように、（１１ｎ）面を有するようにエピタキシャル成長する。
【００６４】
尚、第２エピタキシャル層６０は、ボロンを導入しながらシリコン結晶をエピタキシャル成長させ、その後、カーボンをイオン注入することによって形成してもよい。あるいは、第２エピタキシャル層６０は、不純物を導入せずにシリコン結晶をエピタキシャル成長させ、その後、ボロンおよびカーボンをイオン注入することによって形成してもよい。ただし、図４および図５を参照して説明したように、コンタクト抵抗を低く抑制するためには、第２エピタキシャル層６０は、ボロンおよびカーボンの両方をドープしながらシリコン結晶をエピタキシャル成長させることによって形成されることが好ましい。
【００６５】
次に、層間絶縁膜９０をさらに堆積し、リソグラフィ技術およびＲＩＥ法等を用いてコンタクトホールＣＨを第２エピタキシャル層６０上に形成する。次に、コンタクトホールＣＨ内に金属材料を形成することによって、第２エピタキシャル層６０上にコンタクトプラグ７０が形成される。例えば、バリアメタル層７２をコンタクトホールＣＨ内に薄く形成し、さらにコンタクトホールＣＨ内にプラグ７３を充填する。バリアメタル層７２には、例えば、ＴｉまたはＴｉＮが用いられる。プラグ７３には、例えば、タングステンが用いられる。これにより、バリアメタル層７２およびプラグ７３からなるコンタクトプラグ７０が形成される。その後、メモリセルアレイＭＣＡの形成工程における熱負荷によって、バリアメタル層７２と第２エピタキシャル層６０との間には、ＴｉＳｉ等のシリサイド層７１が形成される。
【００６６】
これにより、図１に示すトランジスタの構造が得られる。その後、トランジスタ（ゲート電極４０）の上方に、メモリセルアレイＭＣＡが形成される。このとき、トランジスタに熱負荷がかかる。しかし、本実施形態による制御回路１０１のトランジスタのコンタクト構造は、アンドープトの第１エピタキシャル層５０とその上にボロンおよびカーボンを含む第２エピタキシャル層６０とを有する。これにより、コンタクトプラグ７０とドレイン層２０またはソース層２１との間のコンタクト抵抗を低く維持し、かつ短チャネル効果を抑制することができる。
【００６７】
（第２エピタキシャル層６０の構成について）
図１３は、第２エピタキシャル層６０のボロン濃度とコンタクト抵抗との関係を示すグラフである。横軸はボロン濃度を示し、縦軸はコンタクト抵抗を示す。ただし、コンタクト抵抗は、任意単位で示されている。このグラフによれば、ボロン濃度は、１×１０２１ｃｍ−３以上であることが好ましいことが分かる。ボロン濃度が１×１０２１ｃｍ−３未満であると、メモリセルアレイＭＣＡの形成時における熱負荷により、ボロン濃度がさらに低下するので、第２エピタキシャル層６０とコンタクトプラグ７０との間のショットキー障壁が十分に下がらず、コンタクト抵抗が高くなってしまう。
【００６８】
図１４は、第２エピタキシャル層６０のカーボン濃度とコンタクト抵抗との関係を示すグラフである。横軸はカーボン濃度を示し、縦軸はコンタクト抵抗を示す。ただし、コンタクト抵抗は、任意単位で示されている。このグラフによれば、カーボン濃度は、１×１０２０ｃｍ−３以上であり、かつ、５×１０２０ｃｍ−３以下であることが好ましいことが分かる。カーボン濃度が１×１０２０ｃｍ−３未満であると、カーボンがメモリセルアレイＭＣＡの形成時におけるボロンの拡散を充分に抑制することができず、コンタクト抵抗が高くなる。カーボン濃度が５×２０ｃｍ−３より大きいと、第２エピタキシャル層６０自体の抵抗が高くなってしまう。
【００６９】
図１５は、第２エピタキシャル層６０の厚みとコンタクト抵抗との関係を示すグラフである。横軸は第２エピタキシャル層６０の厚みを示し、縦軸はコンタクト抵抗を示す。ただし、コンタクト抵抗は、任意単位で示されている。このグラフによれば、第２エピタキシャル層６０の厚みは、１０ｎｍ以上、１５０ｎｍ未満であることが好ましいことが分かる。１０ｎｍより薄いと、第２エピタキシャル層６０は、ショットキー障壁の幅を充分に下げることができず、コンタクト抵抗が上昇してしまう。１５０ｎｍ以上だと、第２エピタキシャル層６０自体の抵抗が増加してしまう。また、第２エピタキシャル層６０の形成に時間がかかり、生産性が悪化してしまう。
【００７０】
（第２実施形態）
図１６は、第２実施形態による半導体装置のコンタクト構造の一例を示す断面図である。第２エピタキシャル層６０は、第１エピタキシャル層５０上にシリコンをエピタキシャル成長させることによって形成される。このとき、第２エピタキシャル層６０の上面は、半導体基板１０の表面を（００１）面としたときに、（００１）面および（１１ｎ）面の両方を含む。即ち、図１６に示すように、第２エピタキシャル層６０の上面は、半導体基板１０の表面に略平行な面と、半導体基板１０の表面に対して傾斜するファセット面とを有する。（１１ｎ）面は、（００１）面の周囲に設けられており、（００１）面と第２エピタキシャル層６０の側面との間に設けられている。（１１ｎ）面は、第１実施形態で説明した傾斜角を有すればよい。第２実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。また、エピタキシャル層５０、６０の不純物濃度は、それぞれ第１実施形態におけるそれらの不純物濃度と同じでよい。
【００７１】
このように、第２エピタキシャル層６０の上面が半導体基板１０の表面に対して傾斜するファセット面を含むことによって、第２エピタキシャル層６０がエピタキシャル成長法により形成されていることが分かる。また、第２エピタキシャル層６０の上面には、（００１）面が含まれているが、コンタクト抵抗は、図４（Ａ）に示す構造のコンタクト抵抗とほぼ同等であった。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００７２】
（変形例１）
図１７は、第２実施形態の変形例１による半導体装置のコンタクト構造の一例を示す断面図である。変形例１では、第１エピタキシャル層５０は、ドレイン層２０またはソース層２１上にシリコンをエピタキシャル成長させることによって形成される。このとき、第１エピタキシャル層５０の上面は、半導体基板１０の表面を（００１）面としたときに、（００１）面に対して傾斜面を含む。傾斜面は例えば（１１３）面である。即ち、図１７に示すように、第１エピタキシャル層５０の上面は、半導体基板１０の表面に対して傾斜するファセット面とを有する。変形例１の他の構成は、第２実施形態の構成と同様でよい。このような変形例１であっても、第２実施形態と同様の効果を得ることができる。尚、変形例１は、第１実施形態と組み合わせてもよい。
【００７３】
（変形例２）
図１８は、第２実施形態の変形例２による半導体装置のコンタクト構造の一例を示す断面図である。変形例２では、ドレイン層２０またはソース層２１の上部が窪んでおり、第１エピタキシャル層５０が、ドレイン層２０またはソース層２１の窪みからエピタキシャル成長によって形成されている。変形例２の他の構成は、第２実施形態の構成と同様でよい。このような変形例２であっても、第２実施形態と同様の効果を得ることができる。尚、変形例２は、第１実施形態と組み合わせてもよい。
【００７４】
（変形例３）
図１９は、第２実施形態の変形例３による半導体装置のコンタクト構造の一例を示す断面図である。変形例３では、ドレイン層２０またはソース層２１の上部が窪んでおり、第１エピタキシャル層５０が、ドレイン層２０またはソース層２１の窪みからエピタキシャル成長によって形成されている。しかし、第１エピタキシャル層５０は、ドレイン層２０またはソース層２１の他の上面よりも低い位置までしか設けられておらず、窪み内に形成されている。変形例３の他の構成は、第２実施形態の構成と同様でよい。このような変形例３であっても、第２実施形態と同様の効果を得ることができる。尚、変形例３は、第１実施形態と組み合わせてもよい。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７６】
１０  半導体基板、２０  ドレイン層、２１  ソース層、３０  ゲート絶縁膜、４０  ゲート電極、５０  第１エピタキシャル層、６０  第２エピタキシャル層、７０  コンタクトプラグ、８０  スペーサ膜、９０  層間絶縁膜、ＭＣＡ  メモリセルアレイ
【図１】
2019201040.tif 000003
【図２】
2019201040.tif 000004
【図３】
2019201040.tif 000005
【図４】
2019201040.tif 000006
【図５】
2019201040.tif 000007
【図６】
2019201040.tif 000008
【図７】
2019201040.tif 000009
【図８】
2019201040.tif 000010
【図９】
2019201040.tif 000011
【図１０】
2019201040.tif 000012
【図１１】
2019201040.tif 000013
【図１２】
2019201040.tif 000014
【図１３】
2019201040.tif 000015
【図１４】
2019201040.tif 000016
【図１５】
2019201040.tif 000017
【図１６】
2019201040.tif 000018
【図１７】
2019201040.tif 000019
【図１８】
2019201040.tif 000020
【図１９】
2019201040.tif 000021