(57)【要約】      （修正有）【課題】解像度を犠牲にすることなく、微小面積で複数のスペクトル範囲の光信号に敏感な知覚要素を有するイメージ・センサを提供する。【解決手段】複数のフォトダイオードを組み込んだユニット・ピクセル構造体であって、ユニット・ピクセル１０Ａは半導電性スタック１００中に形成される。ユニット・ピクセルは、センサ・ウェル領域１５、フローティング・ディフュージョン領域１７、第１のゲート構造体１１８Ａおよび第２のゲート構造体１１９Ａを含む。第１のゲート構造体は、半導電性スタックの上に配置され、また、第２のゲート構造体は半導電性スタック中に延在する。【選択図】図２
2019220687.tif 000002
【特許請求の範囲】
【請求項１】
前面および前記前面の反対側の背面を有する半導電性スタックであって、
第１のドープ層と、
前記第１のドープ層の上に配置された第２のドープ層と、
前記第２のドープ層の上に配置された第３のドープ層と、
前記第３のドープ層の上に配置された第４のドープ層と
を備える半導電性スタックと、
前記第４のドープ層内に形成されたセンサ・ウェル領域と、
前記第４のドープ層内に、前記センサ・ウェル領域とは別に形成されたフローティング・ディフュージョン領域と、
前記半導電性スタックの上に配置され、また、前記センサ・ウェル領域と前記フローティング・ディフュージョン領域の間に位置決めされた第１のゲート構造体と、
前記フローティング・ディフュージョン領域の周囲に配置され、前記第３のドープ層を通って延在する第２のゲート構造体と
を備えるユニット・ピクセル構造体。
【請求項２】
前記センサ・ウェル領域の面積が前記第２のドープ層の面積より小さい、請求項１に記載の構造体。
【請求項３】
前記センサ・ウェル領域の前記面積が前記第２のドープ層の前記面積の約１０％から９０％の範囲内である、請求項２に記載の構造体。
【請求項４】
前記第４のドープ層中の前記センサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える、請求項１に記載の構造体。
【請求項５】
前記第１のドープ層、前記第３のドープ層および前記第４のドープ層が第１のドーパント・タイプのドープ層であり、前記第２のドープ層が第２のドーパント・タイプのドープ層であり、前記第３のドープ層が前記第４のドープ層より高いドーピング濃度を有する、請求項１に記載の構造体。
【請求項６】
前記第３のドープ層のドーピング濃度が前記第４のドープ層より約１倍から１０倍高い、請求項５に記載の構造体。
【請求項７】
前記第１のドーパント・タイプがｐ型であり、前記第２のドーパント・タイプがｎ型である、請求項５に記載の構造体。
【請求項８】
前記第１のドープ層の厚さが約０．１μｍから３μｍまでの範囲であり、前記第２のドープ層の厚さが約０．５μｍから３μｍまでの範囲であり、前記第３のドープ層の厚さが約０．１μｍから１μｍまでの範囲であり、前記第４のドープ層の厚さが約１μｍから５μｍまでの範囲である、請求項１に記載の構造体。
【請求項９】
前記第１のゲート構造体が前記半導電性スタックから突出し、前記第２のゲート構造体が前記第１のゲート構造体の突出部の高さより低い高さを有する、請求項１に記載の構造体。
【請求項１０】
前記第２のゲート構造体が前記半導電性スタックの周囲に形成され、前記半導電性スタックを横方向に取り囲む、請求項１に記載の構造体。
【請求項１１】
前記第２のゲート構造体が前記半導電性スタック全体を貫通する、請求項１０に記載の構造体。
【請求項１２】
前記第２のゲート構造体が、ゲート電極および前記ゲート電極を取り囲むゲート絶縁層を備え、前記ゲート絶縁層が前記半導電性スタックの前記背面から露出し、前記ゲート電極および前記ゲート絶縁層が前記前面から露出する、請求項１１に記載の構造体。
【請求項１３】
前記半導電性スタックの厚さ全体にわたって延在し、かつ、前記第２のゲート構造体の内側の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える、請求項１０に記載の構造体。
【請求項１４】
前記半導電性スタックを横方向に取り囲む隔離構造体であって、前記半導電性スタック全体を貫通する隔離構造体をさらに備える、請求項１に記載の構造体。
【請求項１５】
前記第２のゲート構造体を取り囲む転送領域をさらに備える、請求項１４に記載の構造体。
【請求項１６】
前記転送領域が、実質的に一様なドーパント分布を有する単一のドーパント・タイプのドープ層を備える、請求項１５に記載の構造体。
【請求項１７】
前記転送領域が、傾斜ドーパント分布を有する単一のドーパント・タイプのドープ層を備える、請求項１５に記載の構造体。
【請求項１８】
前記転送領域が、その深さ全体にわたって傾斜ドーパント分布を有する二重ドーパント・タイプのドープ層を備える、請求項１５に記載の構造体。
【請求項１９】
前記隔離構造体が、
前記半導電性スタックを横方向に取り囲む絶縁体インサートと、
前記絶縁体インサートをカプセル封止する誘電体層と、
前記誘電体層および前記絶縁体インサートの上に形成される浅いウェル領域と、
前記誘電体層および前記浅いウェル領域を横方向に取り囲む深いウェル領域と
を備える、請求項１４に記載の構造体。
【請求項２０】
前記絶縁体インサートが、酸化物、窒化物、酸窒化物を含む誘電材料で構築される、請求項１５に記載の構造体。
【請求項２１】
前記隔離構造体が、
前記半導電性スタックを横方向に取り囲むシリコン・インサートと、
前記シリコン・インサートを横方向に取り囲む誘電体層と、
前記誘電体層を横方向に取り囲む深いウェル領域と
を備える、請求項１４に記載の構造体。
【請求項２２】
前記シリコン・インサートがポリ・シリコンで構築される、請求項２１に記載の構造体。
【請求項２３】
前記シリコン・インサートのドーパント・タイプが前記第２のゲート構造体のドーパント・タイプとは異なる、請求項２１に記載の構造体。
【請求項２４】
前記シリコン・インサートの前記ドーパント・タイプがｐ型であり、前記第２のゲート構造体の前記ドーパント・タイプがｎ型である、請求項２１に記載の構造体。
【請求項２５】
前記シリコン・インサートが前記前面から露出され、また、電圧源に電気結合される、請求項２１に記載の構造体。
【請求項２６】
前面および前記前面の反対側の背面を有する半導電性スタックであって、
第１のドープ層と、
前記第１のドープ層の上に配置された第２のドープ層と、
前記第２のドープ層の上に配置された第３のドープ層と、
前記第３のドープ層の上に配置された第４のドープ層と
を備える半導電性スタックと、
前記半導電性スタック中に形成され、かつ、行列パターンで配置された複数のユニット・ピクセルであって、前記複数のユニット・ピクセルの各々が、
前記第４のドープ層内に形成されたセンサ・ウェル領域と、
前記第４のドープ層内に、前記センサ・ウェル領域とは別に形成されたフローティング・ディフュージョン領域と、
前記半導電性スタックの上に配置され、また、前記センサ・ウェル領域と前記フローティング・ディフュージョン領域の間に位置決めされた第１のゲート構造体と、
前記フローティング・ディフュージョン領域の周囲に配置され、前記第３のドープ層を通って延在する第２のゲート構造体と
を備える複数のユニット・ピクセルと
を備えるイメージ・センサ構造体。
【請求項２７】
前記ユニット・ピクセルが、前記第４のドープ層中の前記センサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える、請求項２６に記載の構造体。
【請求項２８】
前記第１のドープ層、前記第３のドープ層および前記第４のドープ層が第１のドーパント・タイプのドープ層であり、前記第２のドープ層が第２のドーパント・タイプのドープ層であり、前記第３のドープ層が前記第４のドープ層より高いドーピング濃度を有する、請求項２６に記載の構造体。
【請求項２９】
前記第３のドープ層のドーピング濃度が前記第４のドープ層のドーピング濃度より約１倍から１０倍高い、請求項２８に記載の構造体。
【請求項３０】
前記第１のドーパント・タイプがｐ型であり、前記第２のドーパント・タイプはｎ型である、請求項２８に記載の構造体。
【請求項３１】
前記第１のドープ層の厚さが約０．１μｍから３μｍまでの範囲であり、前記第２のドープ層の厚さが約０．５μｍから３μｍまでの範囲であり、前記第３のドープ層の厚さが約０．１μｍから１μｍまでの範囲であり、前記第４のドープ層の厚さが約１μｍから５μｍまでの範囲である、請求項２６に記載の構造体。
【請求項３２】
前記第１のゲート構造体が前記半導電性スタックから突出し、前記第２のゲート構造体が前記第１のゲート構造体の突出部の高さより低い高さを有する、請求項２６に記載の構造体。
【請求項３３】
前記第２のゲート構造体が前記半導電性スタック中に格子パターンを形成し、前記ユニット・ピクセルの前記センサ・ウェル領域、前記第１のゲート構造体および前記フローティング・ディフュージョン領域が前記格子パターンの開口内に形成される、請求項２６に記載の構造体。
【請求項３４】
前記半導電性スタックの厚さ全体にわたって延在し、かつ、前記開口の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える、請求項３３に記載の構造体。
【請求項３５】
前記センサ・ウェル領域の面積が前記格子パターンの前記開口の面積より小さい、請求項３３に記載の構造体。
【請求項３６】
前記センサ・ウェル領域の前記面積が前記開口の前記面積の約１０％から９０％の範囲である、請求項３５に記載の構造体。
【請求項３７】
前記第２のゲート構造体が前記半導電性スタック全体を貫通する、請求項３３に記載の構造体。
【請求項３８】
前記第２のゲート構造体が、ゲート電極および前記ゲート電極を取り囲むゲート絶縁層を備え、前記ゲート絶縁層が前記半導電性スタックの前記背面から露出し、前記ゲート電極および前記ゲート絶縁層が前記前面から露出する、請求項３７に記載の構造体。
【請求項３９】
前記複数のユニット・ピクセルの第１のゲート構造体が第１の電圧源に電気結合され、前記第２のゲート構造体が第２の電圧源に電気結合される、請求項３３に記載の構造体。
【請求項４０】
前記複数のユニット・ピクセルの各々を横方向に取り囲む格子パターンを形成する隔離構造体をさらに備え、前記隔離構造体が、前記半導電性スタック全体、および前記複数のユニット・ピクセルのうちの前記格子パターンの開口内に形成されるユニット・ピクセルを貫通する、請求項２６に記載の構造体。
【請求項４１】
前記第２のゲート構造体を取り囲む転送領域をさらに備える、請求項４０に記載の構造体。
【請求項４２】
前記転送領域が、実質的に一様なドーパント分布を有する単一のドーパント・タイプのドープ層を備える、請求項４１に記載の構造体。
【請求項４３】
前記転送領域が、傾斜ドーパント分布を有する単一のドーパント・タイプのドープ層を備える、請求項４１に記載の構造体。
【請求項４４】
前記転送領域が、その深さ全体にわたって傾斜ドーパント分布を有する二重ドーパント・タイプのドープ層を備える、請求項４１に記載の構造体。
【請求項４５】
前記隔離構造体が、
前記半導電性スタックを横方向に取り囲む絶縁体インサートと、
前記絶縁体インサートをカプセル封止する誘電体層と、
前記誘電体層および前記絶縁体インサートの上に形成される浅いウェル領域と、
前記誘電体層および前記浅いウェル領域を横方向に取り囲む深いウェル領域と
を備える、請求項４０に記載の構造体。
【請求項４６】
前記絶縁体インサートが、酸化物、窒化物、酸窒化物を含む誘電材料で構築される、請求項４５に記載の構造体。
【請求項４７】
前記隔離構造体が、
前記半導電性スタックを横方向に取り囲むシリコン・インサートと、
前記シリコン・インサートを横方向に取り囲む誘電体層と、
前記誘電体層を横方向に取り囲む深いウェル領域と
を備える、請求項４０に記載の構造体。
【請求項４８】
前記シリコン・インサートがポリ・シリコンで構築される、請求項４７に記載の構造体。
【請求項４９】
前記シリコン・インサートのドーパント・タイプが前記第２のゲート構造体のドーパント・タイプとは異なる、請求項４７に記載の構造体。
【請求項５０】
前記シリコン・インサートの前記ドーパント・タイプがｐ型であり、前記第２のゲート構造体の前記ドーパント・タイプがｎ型である、請求項４７に記載の構造体。
【請求項５１】
前記シリコン・インサートが前記前面から露出され、また、電圧源に電気結合される、請求項４７に記載の構造体。
【請求項５２】
前記センサ・ウェル領域の面積が前記格子パターンの前記開口の面積より小さい、請求項４０に記載の構造体。
【請求項５３】
前記センサ・ウェル領域の前記面積が前記開口の前記面積の約１０％から９０％の範囲である、請求項５２に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１８年６月５日に出願した米国仮特許出願第６２／６８０，６０３号、および２０１８年７月１９日に出願した米国仮特許出願第６２／７００，３８２号の利益を主張するものであり、これらの仮特許出願は、参照により本明細書に組み込まれており、また、明細書の一部をなしている。
【０００２】
本開示は、一般に、イメージ・センサのためのピクセル構造体に関する。
【背景技術】
【０００３】
近代の電子デバイスに一般に含まれているイメージ・センサは知られている。しかしながら電子デバイスがより小さくなり、また、単一のデバイス中の特徴の数が多くなるにつれて、電子デバイス中の利用可能な面積がますます乏しくなっている。
【発明の概要】
【課題を解決するための手段】
【０００４】
したがって本開示の１つまたは複数の態様は、前面および前面の反対側の背面を有する半導電性スタックを備えたユニット・ピクセル構造体を提供する。いくつかの実施形態では、半導電性スタックは、第１のドープ層、第１のドープ層の上に配置された第２のドープ層、第２のドープ層の上に配置された第３のドープ層、および第３のドープ層の上に配置された第４のドープ層を備える。いくつかの実施形態では、センサ・ウェル領域は第４のドープ層内に形成され、フローティング・ディフュージョン領域は、第４のドープ層内に、センサ・ウェル領域とは別に形成される。いくつかの実施形態では、第１のゲート構造体は、半導電性スタックの上に配置され、また、センサ・ウェル領域とフローティング・ディフュージョン領域の間に位置決めされる。いくつかの実施形態では、第２のゲート構造体は、フローティング・ディフュージョン領域の周囲に配置され、第３のドープ層を通って延在する。
【０００５】
いくつかの実施形態では、センサ・ウェル領域の面積は、第２のドープ層の面積より小さい。いくつかの実施形態では、センサ・ウェル領域の面積は、第２のドープ層の面積の約１０％から９０％の範囲内である。いくつかの実施形態では、ユニット・ピクセル構造体は、第４のドープ層中のセンサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える。いくつかの実施形態では、第１のドープ層、第３のドープ層および第４のドープ層は、第１のドーパント・タイプのドープ層であり、また、第２のドープ層は、第２のドーパント・タイプのドープ層であり、また、第３のドープ層は、第４のドープ層より高いドーピング濃度を有する。
【０００６】
いくつかの実施形態では、第３のドープ層のドーピング濃度は、第４のドープ層より約１倍から１０倍高い。いくつかの実施形態では、第１のドーパント・タイプはｐ型であり、また、第２のドーパント・タイプはｎ型である。いくつかの実施形態では、第１のドープ層の厚さは約０．１μｍから３μｍまでの範囲であり、第２のドープ層の厚さは約０．５μｍから３μｍまでの範囲であり、第３のドープ層の厚さは約０．１μｍから１μｍまでの範囲であり、また、第４のドープ層の厚さは約１μｍから５μｍまでの範囲である。いくつかの実施形態では、第１のゲート構造体は半導電性スタックから突出し、また、第２のゲート構造体は、第１のゲート構造体の突出部の高さより低い高さを有する。
【０００７】
いくつかの実施形態では、第２のゲート構造体は半導電性スタック構造体の周囲に形成され、また、半導電性スタック構造体を横方向に取り囲む。いくつかの実施形態では、第２のゲート構造体は半導電性スタック構造体全体を貫通する。いくつかの実施形態では、第２のゲート構造体は、ゲート電極および該ゲート電極を取り囲むゲート絶縁層を備え、ゲート絶縁層は半導電性スタック構造体の背面から露出し、また、ゲート電極およびゲート絶縁層は前面から露出する。いくつかの実施形態では、ユニット・ピクセル構造体は、半導電性スタック構造体の厚さ全体にわたって延在し、かつ、第２のゲート構造体の内側の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える。
【０００８】
いくつかの実施形態では、ユニット・ピクセル構造体は、半導電性スタック構造体を横方向に取り囲む隔離構造体であって、半導電性スタック構造体全体を貫通する隔離構造体をさらに備える。いくつかの実施形態では、ユニット・ピクセル構造体は、第２のゲート構造体を取り囲む転送領域をさらに備える。いくつかの実施形態では、転送領域は、実質的に一様なドーパント分布を有する単一のドーパント・タイプのドープ層を備える。いくつかの実施形態では、転送領域は、傾斜ドーパント分布を有する単一のドーパント・タイプのドープ層を備える。
【０００９】
いくつかの実施形態では、転送領域は、その深さ全体にわたって傾斜ドーパント分布を有する二重ドーパント・タイプのドープ層を備える。いくつかの実施形態では、隔離構造体は、半導電性スタック構造体を横方向に取り囲む絶縁体インサートと、絶縁体インサートをカプセル封止する誘電体層と、誘電体層および絶縁体インサートの上に形成される浅いウェル領域と、誘電体層および浅いウェル領域を横方向に取り囲む深いウェル領域とを備える。いくつかの実施形態では、絶縁体インサートは、酸化物、窒化物、酸窒化物を含む誘電材料で構築される。いくつかの実施形態では、隔離構造体は、半導電性スタック構造体を横方向に取り囲むシリコン・インサートと、シリコン・インサートを横方向に取り囲む誘電体層と、誘電体層を横方向に取り囲む深いウェル領域とを備える。
【００１０】
いくつかの実施形態では、シリコン・インサートはポリ・シリコンで構築される。いくつかの実施形態では、シリコン・インサートのドーパント・タイプは、第２のゲート構造体のドーパント・タイプとは異なっている。いくつかの実施形態では、シリコン・インサートのドーパント・タイプはｐ型であり、また、第２のゲート構造体のドーパント・タイプはｎ型である。いくつかの実施形態では、シリコン・インサートは前面から露出され、また、電圧源に電気結合される。
【００１１】
したがって本開示の１つまたは複数の実施形態は、前面および前面の反対側の背面を有する半導電性スタックであって、第１のドープ層、第１のドープ層の上に配置された第２のドープ層、第２のドープ層の上に配置された第３のドープ層、および第３のドープ層の上に配置された第４のドープ層を備える半導電性スタックと、半導電性スタック中に形成され、かつ、行列パターンで配置された複数のユニット・ピクセルであって、複数のユニット・ピクセルの各々が、第４のドープ層内に形成されたセンサ・ウェル領域、第４のドープ層内に、センサ・ウェル領域とは別に形成されたフローティング・ディフュージョン領域、半導電性スタックの上に配置され、また、センサ・ウェル領域とフローティング・ディフュージョン領域の間に位置決めされた第１のゲート構造体、およびフローティング・ディフュージョン領域の周囲に配置され、第３のドープ層を通って延在する第２のゲート構造体を備える複数のユニット・ピクセルとを備えるイメージ・センサ構造体を提供する。
【００１２】
いくつかの実施形態では、ユニット・ピクセルは、第４のドープ層中のセンサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える。いくつかの実施形態では、第１のドープ層、第３のドープ層および第４のドープ層は、第１のドーパント・タイプのドープ層であり、また、第２のドープ層は、第２のドーパント・タイプのドープ層であり、また、第３のドープ層は、第４のドープ層より高いドーピング濃度を有する。いくつかの実施形態では、第３のドープ層のドーピング濃度は、第４のドープ層より約１倍から１０倍高い。いくつかの実施形態では、第１のドーパント・タイプはｐ型であり、また、第２のドーパント・タイプはｎ型である。
【００１３】
いくつかの実施形態では、第１のドープ層の厚さは約０．１μｍから３μｍまでの範囲であり、第２のドープ層の厚さは約０．５μｍから３μｍまでの範囲であり、第３のドープ層の厚さは約０．１μｍから１μｍまでの範囲であり、また、第４のドープ層の厚さは約１μｍから５μｍまでの範囲である。いくつかの実施形態では、第１のゲート構造体は半導電性スタックから突出し、また、第２のゲート構造体は、第１のゲート構造体の突出部の高さより低い高さを有する。いくつかの実施形態では、第２のゲート構造体は半導電性スタック中に格子パターンを形成し、ユニット・ピクセルのセンサ・ウェル領域、第１のゲート構造体およびフローティング・ディフュージョンが格子パターンの開口内に形成される。いくつかの実施形態では、イメージ・センサ構造体は、半導電性スタックの厚さ全体にわたって延在し、かつ、開口の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える。
【００１４】
いくつかの実施形態では、センサ・ウェル領域の面積は、格子パターンの開口の面積より小さい。いくつかの実施形態では、センサ・ウェル領域の面積は、開口の面積の約１０％から９０％の範囲である。いくつかの実施形態では、第２のゲート構造体は半導電性スタック全体を貫通する。いくつかの実施形態では、第２のゲート構造体は、ゲート電極および該ゲート電極を取り囲むゲート絶縁層を備え、ゲート絶縁層は半導電性スタックの背面から露出し、また、ゲート電極およびゲート絶縁層は前面から露出する。
【００１５】
いくつかの実施形態では、複数のユニット・ピクセルの第１のゲート構造体は第１の電圧源に電気結合され、また、第２のゲート構造体は第２の電圧源に電気結合される。いくつかの実施形態では、イメージ・センサ構造体は、複数のユニット・ピクセルの各々を横方向に取り囲む格子パターンを形成する隔離構造体をさらに備え、隔離構造体は、半導電性スタック全体、および複数のユニット・ピクセルのうちの格子パターンの開口内に形成されるユニット・ピクセルを貫通する。いくつかの実施形態では、ユニット・ピクセル構造体は、第２のゲート構造体を取り囲む転送領域をさらに備える。
【００１６】
いくつかの実施形態では、転送領域は、実質的に一様なドーパント分布を有する単一のドーパント・タイプのドープ層を備える。いくつかの実施形態では、転送領域は、傾斜ドーパント分布を有する単一のドーパント・タイプのドープ層を備える。いくつかの実施形態では、転送領域は、その深さ全体にわたって傾斜ドーパント分布を有する二重ドーパント・タイプのドープ層を備える。いくつかの実施形態では、隔離構造体は、半導電性スタックを横方向に取り囲む絶縁体インサートと、絶縁体インサートをカプセル封止する誘電体層と、誘電体層および絶縁体インサートの上に形成される浅いウェル領域と、誘電体層および浅いウェル領域を横方向に取り囲む深いウェル領域とを備える。
【００１７】
いくつかの実施形態では、絶縁体インサートは、酸化物、窒化物、酸窒化物を含む誘電材料で構築される。いくつかの実施形態では、隔離構造体は、半導電性スタックを横方向に取り囲むシリコン・インサートと、シリコン・インサートを横方向に取り囲む誘電体層と、誘電体層を横方向に取り囲む深いウェル領域とを備える。いくつかの実施形態では、シリコン・インサートはポリ・シリコンで構築される。
【００１８】
いくつかの実施形態では、シリコン・インサートのドーパント・タイプは、第２のゲート構造体のドーパント・タイプとは異なっている。いくつかの実施形態では、シリコン・インサートのドーパント・タイプはｐ型であり、また、第２のゲート構造体のドーパント・タイプはｎ型である。いくつかの実施形態では、シリコン・インサートは前面から露出され、また、電圧源に電気結合される。いくつかの実施形態では、センサ・ウェル領域の面積は、格子パターンの開口の面積より小さい。いくつかの実施形態では、センサ・ウェル領域の面積は、開口の面積の約１０％から９０％の範囲である。
【００１９】
したがって本開示の上で記載した特徴を詳細に理解することができる方法は、そのうちのいくつかが添付の図面に図解されている実施形態を参照することによって、上で簡単に要約した本開示についてのより特定の説明を実施することであろう。しかしながら、添付の図面は本開示の典型的な実施形態を例証したものにすぎず、本開示は他の同様に有効な実施形態を許容し得るため、したがって本開示の範囲を制限するものと見なしてはならないことに留意されたい。
【図面の簡単な説明】
【００２０】
【図１】本開示のいくつかの実施形態による半導電性スタックを示す図である。
【００２１】
【図２】本開示のいくつかの実施形態によるユニット・ピクセルの断面を示す図である。
【００２２】
【図３】図２のユニット・ピクセルの前面の平面図を示す図である。
【００２３】
【図４】本開示のいくつかの実施形態によるユニット・ピクセルの断面を示す図である。
【００２４】
【図５】本開示のいくつかの実施形態による、図４のユニット・ピクセルの前面の平面図を示す図である。
【００２５】
【図６】本開示のいくつかの実施形態による、図４のユニット・ピクセルの背面の平面図を示す図である。
【００２６】
【図７】本開示のいくつかの実施形態によるユニット・ピクセルの断面を示す図である。
【００２７】
【図８】本開示のいくつかの実施形態による、図７のユニット・ピクセルの平面図を示す図である。
【００２８】
【図９】本開示のいくつかの実施形態によるユニット・ピクセルのバンド線図を示す図である。
【００２９】
【図１０】本開示のいくつかの実施形態によるユニット・ピクセルのバンド線図を示す図である。
【００３０】
【図１１】本開示のいくつかの実施形態による知覚ユニットの断面図を示す図である。
【００３１】
【図１２】本開示のいくつかの実施形態によるユニット・ピクセルの断面図を示す図である。
【００３２】
【図１３】本開示のいくつかの実施形態によるユニット・ピクセルの断面図を示す図である。
【００３３】
【図１４】本開示のいくつかの実施形態によるユニット・ピクセルの断面図を示す図である。
【発明を実施するための形態】
【００３４】
以下、本開示について、本開示の例示的実施形態が示されている添付の図面を参照してより完全に説明する。しかしながら本開示は多くの異なる形態で具体化することができ、本明細書において示されている例示的実施形態に限定されるものとして本開示を解釈してはならない。そうではなく、これらの例示的実施形態は、本開示が徹底的で、かつ、完全なものであるように、また、本開示の範囲を当業者に完全に伝えるために提供されている。同様の参照番号は、全体を通して同様の要素を表している。
【００３５】
本明細書において使用されている専門用語は、特定の例示的実施形態を説明するためのものにすぎず、本開示を制限することは意図されていない。本明細書において使用されているように、単数形の形態「ａ」、「ａｎ」、「ｔｈｅ」には、単数形であることを文脈が明確に示していない限り、複数形の形態を同じく含むことが意図されている。さらに、「備える」および／または「備えている」、または「含む」および／または「含んでいる」、あるいは「有する」および／または「有している」という用語は、本明細書において使用される場合、言及されている特徴、領域、整数、ステップ、操作、要素および／または構成要素の存在を明示しており、１つまたは複数の他の特徴、領域、整数、ステップ、操作、要素、構成要素および／またはそれらのグループの存在または追加を排除するものではないことは理解されよう。
【００３６】
特に定義されていない限り、本明細書において使用されているすべての用語（技術用語および科学用語を含む）は、本開示が属している当業者によって広く理解されている意味と同じ意味を有している。さらに、広く使用されている辞書で定義されている用語などの用語は、関連する分野および本開示の文脈におけるそれらの意味と無矛盾である意味を有するものとして解釈されるべきであり、また、本明細書においてそのように明確に定義されていない限り、理想化された意味で、あるいは過度に形式上の意味で解釈されることはないことは理解されよう。
【００３７】
イメージ・センサ・デバイスにおける面積はますます制限されつつあるため、解像度に対する妥協を伴うことなく、微小面積で複数のスペクトル範囲の光信号に敏感な知覚要素を有するイメージ・センサを開発する必要がある。したがって本明細書において説明されるいくつかの実施形態は、解像度を犠牲にすることなく、微小面積で複数のスペクトル範囲の光信号に敏感な知覚要素を有するイメージ・センサを提供する。
【００３８】
以下で詳細に説明されるいくつかの実施形態では、半導電性スタックは、半導電性スタックの層が層毎にエピタキシャル堆積されるエピタキシャル・プロセスを使用して製造することができる。高エネルギー打込みプロセスと比較すると、本明細書において説明される１つまたは複数の実施形態に採用されているエピタキシャル堆積プロセスは、結晶損傷の最小化を促進し、アライメント／位置決めにおける、より高い精度を提供し、また、個々のレイヤー間のためのドーピング・プロファイルの拘束を改善することができる。
【００３９】
ここで図１を参照すると、図１は、本明細書において説明される１つまたは複数の実施形態による、イメージ・センサ・デバイスに使用するための半導電性スタック１００を図解したものである。図１に示されているように、半導電性スタック１００は、前面１４１０および前面１４１０の反対側であってもよい背面１１１０を含むことができる。半導体スタック１００は、第１のドープ層１１０、第１のドープ層１１０の上に配置された第２のドープ層１２０、第２のドープ層１２０の上に配置された第３のドープ層１３０、および第３のドープ層１３０の上に配置された第４のドープ層１４０を含むことができる。いくつかの実施形態では、ドープ層１１０、ドープ層１２０、ドープ層１３０およびドープ層１４０は、イメージ・センサ（図１には示されていない）のユニット・ピクセルのためのデバイス領域を形成することができる。以下でさらに詳細に説明されるいくつかの実施形態では、半導体スタック１００は、少なくとも２つのフォトダイオードを含むことができる。
【００４０】
いくつかの実施形態では、第１のドープ層１１０、第３のドープ層１３０および第４のドープ層１４０は、第１のドーパント・タイプ（図１には示されていない）を含み、また、第２のドープ層１２０は第２のドーパント・タイプ（図示せず）のドープ層である。いくつかの実施形態では、第３のドープ層１３０は、第４のドープ層１４０に対してより高い濃度のドーパントを含むことができる。いくつかの例示的実施形態では、第１のドーパント・タイプはｐ型であってもよく、また、第２のドーパント・タイプはｎ型であってもよい。第１のドープ層１１０、第２のドープ層１２０、第３のドープ層１３０および第４のドープ層１４０を含む半導電性スタック１００は、イメージ・センサのユニット・ピクセルのためのデバイス領域として利用することができ、このデバイス領域に少なくとも２つのフォトダイオードが形成され、これについては以下でさらに詳細に考察される。上で開示したドーピングのタイプは単に例示的実施形態にすぎず、いくつかの実施形態ではドーパント・タイプの順序を逆にすることができることに留意されたい。例えばいくつかの実施形態では、第１のドープ層１１０、第２のドープ層１２０、第３のドープ層１３０および第４のドープ層１４０のドーパントのタイプの組合せの順序は、上で説明した順序とは異なっていてもよい（例えば第１のドーパント・タイプをｎ型にし、一方、第２のドーパント・タイプをｐ型にすることができる）。
【００４１】
いくつかの実施形態では、半導電性スタック１００の厚さは約３．５μｍから６μｍまでの範囲である（本明細書において使用されているように、「約」は、差を無視することができることを意味している）。いくつかの実施形態では、第１のドープ層１１０の厚さは約０．１μｍから３μｍまでの範囲であり、第２のドープ層１２０の厚さは約０．５μｍから３μｍまでの範囲であり、第３のドープ層１３０の厚さは約０．１μｍから１μｍまでの範囲であり、また、第４のドープ層１４０の厚さは約１μｍから５μｍまでの範囲である。いくつかの実施形態では、第１のドープ層１１０と第２のドープ層１２０を組み合わせた厚さは、第４のドープ層１４０の厚さに実質的に等しくすることができる（本明細書において使用されているように、「実質的に」は、差を無視することができることを意味している）。
【００４２】
１つまたは複数の実施形態によるピクセル構造体（図１には示されていない）は、前面照明（ＦＳＩ）配置または背面照明（ＢＳＩ）配置のいずれかに使用することができる。いくつかの実施形態では、半導電性スタック１００が背面照明イメージ・ピクセルのために使用される場合、第１のドープ層１１０と第２のドープ層１２０を組み合わせた厚さは、第４のドープ層１４０の厚さより薄くてもよい。いくつかの実施形態では、半導電性スタック１００を前面照明ピクセルのために使用することができる場合、第１のドープ層１１０と第２のドープ層１２０を組み合わせた厚さは、第４のドープ層１４０の厚さより分厚くすることができる。
【００４３】
いくつかの実施形態では、第１のドープ層１１０、第２のドープ層１２０、第３のドープ層１３０および第４のドープ層１４０は、エピタキシャルによって基板（図示せず）の上に形成され、また、基板は、エピタキシャル・プロセスの後に除去することができる。半導電性スタック１００のドープ層（例えばドープ層１１０、１２０、１３０、１４０）を形成する順序は、例示的実施形態によって制限されない。いくつかの実施形態では、最初に第１のドープ層１１０を基板の上に形成することができる。いくつかの他の実施形態では、最初に第４のドープ層１４０を基板の上に形成することができる。いくつかの実施形態では、半導電性スタック１００の背面１１１０を処理して、第１のドープ層１１０の上に不均一性（例えば粗い表面）を形成し、それによりユニット・ピクセルによって受け取られる入射光の反射を促進することができる。
【００４４】
次に図１に関連して図２および図３を参照すると、図２は、１つまたは複数の実施形態による例示的ユニット・ピクセル１０Ａの断面を図解したものである。図３は、１つまたは複数の実施形態による、イメージ・センサ・デバイスに使用するための図２のユニット・ピクセル１０Ａの前面１４１０の平面図を図解したものである。図２の断面は、図３の線ＣＣ’に沿って取ったものである。図３に示されているように、いくつかの実施形態では、イメージ・センサ３００は、例えば複数のユニット・ピクセル１０Ａを備えている。いくつかの実施形態では、ユニット・ピクセル１０Ａは行列で配置することができ、これについては以下でさらに詳細に考察される。
【００４５】
図２に示されているように、いくつかの実施形態では、ユニット・ピクセル１０Ａは、半導電性スタック１００、センサ・ウェル領域１５、フローティング・ディフュージョン領域１７、ゲート構造体１１８Ａおよびゲート構造体１１９Ａを備えている。分かり易くするために、ゲート構造体１１８Ａ、１１９Ａは、図２には破線で描写されており、ゲート構造体１１８Ａ、１１９Ａの近似位置を示している。しかしながら図２に示されているゲート構造体１１８Ａ、１１９Ａの描写には、制限することは意図されておらず、そうではなく例示的実施態様として示されている。いくつかの実施形態では、ゲート構造体１１８Ａ、１１９Ａは、もっと多くの、あるいはもっと少ない半導電性スタック１００を取り囲むことができる。ゲート構造体１１８Ａ、１１９Ａについては以下でさらに詳細に説明される。一実施形態では、ユニット・ピクセル１０Ａの面積は約３μｍ×３μｍであってもよい。別の実施形態では、センサ・ウェル領域１５はドープ層１４内に形成することができる。さらに別の実施形態では、フローティング・ディフュージョン領域１７はドープ層内に形成することができる。
【００４６】
いくつかの実施形態では、ゲート構造体１１８Ａは水平方向の転送ゲート（ＨＴＧ）であってもよい。ゲート構造体１１８Ａは、半導電性スタック１００の上に配置することができ、また、センサ・ウェル領域１５とフローティング・ディフュージョン領域１７の間に位置決めすることができる。ゲート構造体１１８Ａは、ゲート電極１８およびゲート絶縁層２０を含む。ゲート絶縁層２０は、半導電性スタック１００とゲート電極１８の間に形成することができる。いくつかの実施形態では、被誘導チャネル１１８ｃは、センサ・ウェル領域１５とフローティング・ディフュージョン領域１７の間の第４のドープ層１４０の上のゲート電極１８の電荷によって誘導することができる。
【００４７】
いくつかの実施形態では、ゲート構造体１１９Ａは垂直方向の転送ゲート（ＶＴＧ）であってもよい。ゲート構造体１１９Ａは、図２に示されているように、フローティング・ディフュージョン領域１７の周囲に配置することができ、また、ドープ層１３を通って延在している。図２に示されているように、蓄積された電荷をフローティング・ディフュージョン領域１７へ転送するための被誘導チャネル１１９ｃは、ゲート隔離ウェル領域３１がないゲート構造体１１９Ａの横方向の側面の領域に沿って形成することができる。
【００４８】
図３に示されている実施形態では、ゲート構造体１１９Ａ（図３には示されていない）は、ユニット・ピクセル１０Ａの周囲に形成することができ、また、半導電性スタック１００全体を貫通している。ゲート構造体１１９Ａは、ゲート電極１９およびゲート絶縁層２１を含む。ゲート構造体１１９Ａのゲート絶縁層２１は、半導電性スタック１００の前面１４１０および背面１１１０から露出させることができる。いくつかの実施形態では、ゲート電極１９は、半導電性スタック１００の前面１４１０から露出させることができる。上で説明した、１つまたは複数の実施形態による構造的配置によれば、ゲート構造体１１９Ａは、制御ゲート（フォトダイオードのうちの１つのための）ならびにピクセル隔離構造体の二重の役割を果たすことができ、これについては以下でさらに詳細に考察される。したがって独立型ピクセル隔離構造体（深いトレンチ隔離などの）必要性を除去することができ、それにより貴重な面積バジェットをより有効に利用することができる。
【００４９】
いくつかの実施形態では、半導電性スタック１００から離れる方向に延在しているゲート構造体１１８Ａの高さは、半導電性スタック１００から離れる方向に延在しているゲート構造体１１９Ａの高さより高くすることができる。いくつかの実施形態では、ゲート構造体１１９Ａは、半導電性スタック１００の前面１４１０に対して実質的に共面にすることができる。いくつかの実施形態では、ユニット・ピクセル１０Ａは、ゲート隔離ウェル領域３１をさらに備えている。ゲート隔離ウェル領域３１は、半導電性スタック１００の幅（すなわち厚さ）全体にわたって延在することができる。図３に示されているように、ゲート隔離ウェル領域３１は、ゲート構造体１１９Ａの内側の周囲に沿って横方向にさらに延在することができる。いくつかの実施形態では、ゲート隔離ウェル領域３１は、ユニット・ピクセル１０Ａを形成するために使用される半導電性スタック１００を取り囲んでいる。いくつかの実施形態では、ゲート隔離ウェル領域３１はｐ型ウェル領域であってもよい。
【００５０】
ここで図２に戻ると、動作中、ゲート隔離ウェル領域３１がないゲート構造体１１９Ａの横方向の側面の領域に沿って、蓄積された電荷をフローティング・ディフュージョン領域１７へ転送するための被誘導チャネル１１９Ｃを形成することができる。いくつかの実施形態では、被誘導チャネル１１９ｃの幅は、ゲート構造体１１９Ａを取り囲んでいるフローティング・ディフュージョン領域１７の幅より小さくすることができ、あるいは実質的にフローティング・ディフュージョン領域１７の幅に等しくすることができる。別の実施形態では、被誘導チャネル１１９ｃの幅は、ゲート構造体１１９Ａを取り囲んでいるフローティング・ディフュージョン領域１７の幅より広くすることができる。いくつかの実施形態では、ユニット・ピクセル１０Ａは、ドープ層１４中のセンサ・ウェル領域１５の上に形成されたピンニング打込み領域１６をさらに含む。ピンニング打込み１６を含むことにより、暗電流問題の軽減を促進することができる。いくつかの実施形態では、ピンニング打込み１６の面積は、センサ・ウェル領域１５の面積と実質的に同じ面積であってもよい。
【００５１】
いくつかの実施形態では、ユニット・ピクセル１０Ａは、単一のユニット・ピクセル中の二重光スペクトルの知覚を可能にする二重フォトダイオード構成であってもよい。例えばユニット・ピクセル１０Ａは、互いに積み重ねられた第１のフォトダイオードおよび第２のフォトダイオードを含むことができる。いくつかの実施形態では、第２のドープ層１２は第１のフォトダイオードの一部であってもよく、また、入射光のより短い波長スペクトルを検出するために使用される短波長光感応領域であるように構成することができる。短波長スペクトルは可視光を含む。第３のドープ層１３は、電荷転送完了後におけるドープ層１２への電荷のスピル・バックを抑制するように構成されたアンチ・スピル・バック層として使用することができる。
【００５２】
例えば第３のドープ層１３をより高濃度にドーピングすることは、第２のドープ層１２と第４のドープ層１４の間にポテンシャル・ハンプを構築して、電荷の完全な転送をサポートし、また、信号遅れを抑制する。センサ・ウェル領域１５は第２のフォトダイオードの一部であってもよく、また、第４のドープ層１４内に形成されたｎ型ウェルを含み、入射光のより長い波長スペクトルを検出するための長波長光感応領域を形成する。より長い波長スペクトルは、赤外スペクトル中の電磁波を含むことができる。いくつかの実施形態では、センサ・ウェル領域１５の面積は、例示的ユニット・ピクセル１０Ａ中の第２のドープ層１２の面積より小さくすることができる。センサ・ウェル領域１５の面積は、一例示的ユニット・ピクセル１０Ａ中の第２のドープ層１２０の約１０％から９０％の範囲であってもよい。いくつかの実施形態では、センサ・ウェル領域１５の面積は、ゲート構造体１１８Ａおよびフローティング・ディフュージョン領域１７などのゲートおよび隣接する拡散領域に関連する技術のためのデザイン・ルールによって許容される程度に小さくすることができ、また、その技術のためのデザイン・ルールによって許容される程度の広さにすることができる。
【００５３】
いくつかの実施形態では、ピンニング打込み１６は、暗電流を小さくするために使用されるｐ型ドープ領域を含む。フローティング・ディフュージョン領域１７はｎ型ドープ領域を含む。本開示を使用した前面照明の場合、第２のドープ層１２は第１のフォトダイオードの一部であってもよく、また、入射光のより長い波長スペクトルを検出するために使用される長波長光感応領域であるように構成することができる。また、センサ・ウェル領域１５は第２のフォトダイオードの一部であってもよく、また、第４のドープ層１４内に形成されたｎ型ウェルを含み、入射光のより短い波長スペクトルを検出するための短波長光感応領域を形成する。
【００５４】
他の実施形態では、ユニット・ピクセル１０Ａは、ユニット・ピクセル１０Ａの背面１１１を覆っている誘電体層２５の一部をさらに含む。誘電体層２５は、高ｋ誘電体パッシベーション材料を含む。背面１１１を覆っている誘電体層２５を使用して暗電流の発生を抑制することができる。第１のドープ層１１０は、第２のドープ層１２０の間のバッファとして使用することができる。誘電体層２５を使用して、第２のドープ層１２を誘電体層２５から隔離することによって暗電流の発生を抑制することができる。背面１１１の上に絶縁層２６をさらに配置することができる。絶縁層２６は誘電体層２５を覆っている。絶縁層２６は、二酸化ケイ素、窒化物、酸窒化物を含む誘電材料であってもよい。絶縁層２６の上に金属格子パターン２８を形成することができる。金属格子パターンは、タングステン、アルミニウム、銅を含む材料で構築することができる。いくつかの実施形態では、金属格子パターン２８はゲート構造体１１９Ａと整列させることができる。絶縁層２６の上にパッシベーション層２７をさらに形成することができる。パッシベーション層２７は、二酸化ケイ素、窒化物、酸窒化物を含む誘電材料であってもよい。パッシベーション層２７は、金属格子パターン２８の横方向の側面の一部を覆っている。
【００５５】
本開示を使用して前面照明を形成する場合、ユニット・ピクセル１０Ａの背面１１１０を覆っている誘電体層２５、絶縁層２６、金属格子パターン２８およびパッシベーション層２７は、もはや構造体上には形成されない。その代わりに、図１２に示されているようにユニット・ピクセル１０Ｄの背面１１１０に基板１００’を配置することができる。いくつかの実施形態では、基板１００’は、半導電性スタック１００の形成に使用される基板であってもよい。
【００５６】
いくつかの実施形態では、イメージ・センサ（例えばイメージ・センサ３００、６００と同じか、または同様の）は、行列パターンで配置された複数のユニット・ピクセル１０Ａを備えている（例えば図３に示されているように）。ゲート構造体１１９Ａは、半導電性スタック１００中に格子パターンを形成している。個々のユニット・ピクセルのセンサ・ウェル領域１５、ゲート構造体１１８Ａおよびフローティング・ディフュージョン領域１７は、格子パターンの開口内に形成されている。いくつかの実施形態では、ユニット・ピクセル１０Ａのための第２のドープ層１２の知覚面積は、格子パターンの開口の面積であってもよい。
【００５７】
複数のユニット・ピクセル１０Ａ（例えば図３に示されているような）は、共通の第２のゲート構造体（例えば１１９Ａ）を共有することができる。いくつかの実施形態では、電圧源Ｖ２は、イメージ・センサ中の複数のユニット・ピクセルのゲート電極１９によって共有することができる。いくつかの実施形態では、電圧源Ｖ２は、被誘導チャネルに最も近いゲート構造体１１９Ａの露出した部分（例えばゲート隔離ウェル領域３１によって横方向に覆われていないゲート構造体１１９Ａの横方向の側面の領域）に配置されたコンタクト２９に電気結合することができる。検出された入射光を反射する第１のフォトダイオードに第１のセットの電荷が蓄積される。
【００５８】
ゲート電極１９が活性化されると、第２のドープ層１２とフローティング・ディフュージョン領域１７の間の半導電性スタック１００上のゲート電極１９の電荷によって誘導されたチャネル１１９ｃを介して、第１のセットの電荷が第１のフォトダイオードからフローティング・ディフュージョン領域１７へ転送される。第１のフォトダイオード中で検出された電荷の量を決定するために、端子Ｖ３を介してバックエンド読取り回路（図示せず）をフローティング・ディフュージョン領域１７に結合することができる。イメージ・センサを動作させる場合、ゲート構造体１１８Ａのゲート電極１８に電圧源Ｖ１を電気結合することができる。いくつかの実施形態では、電圧源Ｖ１は、イメージ・センサ（図示せず）中の複数のユニット・ピクセルのゲート電極１８によって共有することができる。
【００５９】
いくつかの実施形態では、個々のユニット・ピクセル１０Ａのゲート電極１８に電気結合される電圧源Ｖ１は、異なるユニット・ピクセル１０Ａのゲート電極１８を異なる時間に活性化させるために、他のユニット・ピクセル１０Ａとは別の電圧源Ｖ１にすることも可能である。検出された入射光を反射する第２のフォトダイオードに第２のセットの電荷が蓄積される。ゲート電極１８が活性化されると、センサ・ウェル領域１５とフローティング・ディフュージョン領域１７の間の第４のドープ層１４０上のゲート電極１８の電荷によって誘導されたチャネル１１８ｃを介して、第２のセットの電荷が第２のフォトダイオードからフローティング・ディフュージョン領域１７へ転送される。第２のフォトダイオード中で検出された電荷の量を決定するために、端子Ｖ３を介してバックエンド読取り回路をフローティング・ディフュージョン領域１７に結合することができる。言い換えると、図２に示されている例示的実施形態は、グローバル・シャッターを有するイメージ・センサをサポートする。一方、サラウンディング・ゲート配置の代替では（例えば接合されたメッシュ・パターンの代わりに個別のリング・ゲートを提供する）、ローリング・シャッター動作をサポートする個々のリング・ゲートを形成することも同じく可能である。
【００６０】
次に、図１〜図３に関連して図４〜図６を参照すると、図４は、本開示のいくつかの実施形態によるユニット・ピクセル１０Ｂの断面を図解したものである。図５は、本明細書において説明されている１つまたは複数の実施形態による、図４のユニット・ピクセル１０Ｂの前面１４１０の平面図を図解したものである。図６は、本明細書において説明されている１つまたは複数の実施形態による、図４のユニット・ピクセル１０Ｂの背面１１１０’の平面図を図解したものである。図４の断面は、図５の線ＡＡ’に沿って取ったものである。
【００６１】
いくつかの実施形態では、ユニット・ピクセル１０Ｂの領域は、３μｍ×３μｍの正方形領域であってもよい。いくつかの実施形態では、ユニット・ピクセル１０Ｂは、図１の半導電性スタック１００、センサ・ウェル領域１５’、フローティング・ディフュージョン領域１７’、第１のゲート構造体１１８Ａ’および第２のゲート構造体１１９Ａ’を備えている。センサ・ウェル領域１５’はドープ層１４’内に形成することができる。フローティング・ディフュージョン領域１７’は第４のドープ層１４’内に形成することができる。ゲート構造体１１８Ａ’は水平方向の転送ゲート（ＨＴＧ）であってもよい。ゲート構造体１１８Ａ’は、ゲート電極１８’およびゲート絶縁層２０’を含む。ゲート構造体１１８Ａ’は、半導電性スタック１００の上に配置することができ、また、センサ・ウェル領域１５’とフローティング・ディフュージョン領域１７’の間に位置決めすることができる。ゲート絶縁層２０’は、半導電性スタック１００とゲート電極１８’の間に形成することができる。ゲート構造体１１９Ａ’は垂直方向の転送ゲート（ＶＴＧ）であってもよい。ゲート構造体１１９Ａ’は、ゲート電極１９’およびゲート絶縁層２１’を含む。ゲート構造体１１９Ａ’は、フローティング・ディフュージョン領域１７’の周囲に配置することができ、また、第３のドープ層１３’を通って延在することができる。
【００６２】
いくつかの実施形態では、ゲート構造体１１９Ａ’は第１のドープ層１１’を貫通している。他の実施形態では、ゲート構造体１１９Ａ’は第１のドープ層１１’を貫通せず、ドープ層１２’を部分的に貫通しているにすぎない。半導電性スタック１００から離れる方向に延在しているゲート構造体１１８Ａ’の高さは、半導電性スタック１００から離れる方向に延在しているゲート構造体１１９Ａ’の高さより高くすることができる。いくつかの実施形態では、ゲート構造体１１９Ａ’は、半導電性スタック１００の前面１４１０’に対して実質的に平らであってもよい。ゲート構造体１１９Ａ’の横方向の側面は、蓄積されている電荷をフローティング・ディフュージョン領域１７’に転送するためのチャネルを形成することができる側面であってもよい。
【００６３】
いくつかの実施形態では、ユニット・ピクセル１０Ｂは、ユニット・ピクセル１０Ｂを横方向に取り囲んでいる隔離構造体４０をさらに含む。隔離構造体４０は、半導電性スタック１００全体を貫通していてもよい。隔離構造体４０は受動隔離構造体であってもよい。図４に示されているように、隔離構造体４０は、絶縁体インサート２４’、誘電体層２５’、浅いウェル領域２３’および深いウェル領域２２’を含む。絶縁体インサート２４’は、半導電性スタック１００を横方向に取り囲んでいる。いくつかの実施形態では、絶縁体インサート２４’は、背面１１１’に対して実質的に平らであってもよい。絶縁体インサート２４’は、酸化物、窒化物および酸窒化物を含む材料で構築することができる。誘電体層２５’は絶縁体インサート２４’をカプセル封止している。浅いウェル領域２３’は、誘電体層２５’および絶縁体インサート２４’の上に形成することができる。いくつかの実施形態では、浅いウェル領域２３’は、前面１４１’に対して実質的に平らであってもよい。いくつかの実施形態では、浅いウェル領域２３’はｐ型ウェル領域であってもよい。深いウェル領域２２’は、誘電体層２５’および浅いウェル領域２３’を横方向に取り囲むことができる。いくつかの実施形態では、深いウェル領域２２’はｐ型ウェル領域であってもよい。
【００６４】
いくつかの実施形態では、ユニット・ピクセル１０Ｂは、ゲート構造体１１９Ａ’を取り囲んでいる転送領域３１’をさらに含む。転送領域３１’は、被誘導チャネルを形成することができる領域であってもよい。いくつかの実施形態では、転送領域３１’は、露出中および電荷蓄積中におけるアンチ・ブルーミングを容易にし、また、暗電流を抑制するドーピング・プロファイルでドープすることができる。いくつかの実施形態では、転送領域３１’は、実質的に一様なドーパント分布を有する単一のドーパント・タイプのドープ層を含む。他の実施形態では、転送領域３１’は、傾斜ドーパント分布を有する単一のドーパント・タイプのドープ層を含む。他の実施形態では、転送領域３１’は、その深さ全体にわたって傾斜ドーパント分布を有する二重ドーパント・タイプのドープ層を備えている。転送領域３１’のうちの背面１１１’に最も近い部分は、第１のドーパント・タイプのものであってもよい。また、転送領域３１’のうちの前面１４１’に最も近い部分は、第２のドーパント・タイプのものであってもよい。転送領域３１’の第１のドーパント・タイプは、ゲート構造体１１９Ａ’の横方向の側面に沿って、転送領域３１’の第２のドーパント・タイプへ徐々に変化する。いくつかの実施形態では、第１のドーパント・タイプはｐ型であってもよく、一方、第２のドーパント・タイプはｎ型であってもよい。いくつかの実施形態では、ユニット・ピクセル１０Ｂは、第４のドープ層１４’中のセンサ・ウェル領域１５’の上に形成される暗電流を小さくするために使用されるピンニング打込み１６’をさらに含む。いくつかの実施形態では、ピンニング打込み１６’の面積は、センサ・ウェル領域１５’の面積と実質的に同じ面積であってもよい。
【００６５】
いくつかの実施形態では、ユニット・ピクセル１０Ｂは、単一のユニット・ピクセル中の二重光スペクトルの知覚を可能にする二重フォトダイオード構成のユニット・ピクセルであってもよい。ユニット・ピクセル１０Ｂは、互いに積み重ねられた第１のフォトダイオードおよび第２のフォトダイオードを有している。いくつかの実施形態では、第２のドープ層１２’は第１のフォトダイオードの一部であってもよく、また、入射光のより短い波長スペクトルを検出するために使用される短波長光感応領域であるように構成することができる。短波長スペクトルは可視光を含む。第３のドープ層１３’は、電荷転送完了後における第２のドープ層１２’への電荷のスピル・バックを抑制するように構成されたアンチ・スピル・バック層として使用することができる。第３のドープ層１３’のより高濃度にドーピングすることは、第２のドープ層１２’と第４のドープ層１４’の間にポテンシャル・ハンプを構築して、電荷の完全な転送をサポートし、また、信号遅れを抑制する。センサ・ウェル領域１５’は第２のフォトダイオードの一部であってもよく、また、第４のドープ層１４’内に形成されたｎ型ウェルを含み、入射光のより長い波長スペクトルを検出するための長波長光感応領域を形成する。長波長スペクトルは赤外光を含む。いくつかの実施形態では、センサ・ウェル領域１５’の面積は、ユニット・ピクセル１０Ｂ中のドープ層１２’の面積より小さくすることができる。センサ・ウェル領域１５’の面積は、例示的ユニット・ピクセル１０Ｂ中の第２のドープ層１２’の約１０％から９０％の範囲であってもよい。いくつかの実施形態では、センサ・ウェル領域の面積は、ゲート構造体１１８Ａ’、ゲート構造体１１９Ａ’およびフローティング・ディフュージョン領域１７’などのゲートおよび隣接する拡散領域に関連する技術のためのデザイン・ルールによって許容される程度に小さくすることができ、また、その技術のためのデザイン・ルールによって許容される程度の広さにすることができる。ピンニング打込み１６’は、暗電流を小さくするために使用されるｐ型ドープ領域を含む。フローティング・ディフュージョン領域１７’はｎ型ドープ領域を含む。本開示を使用した前面照明の場合、第２のドープ層１２’は第１のフォトダイオードの一部であってもよく、また、入射光のより長い波長スペクトルを検出するために使用される長波長光感応領域であるように構成することができる。また、センサ・ウェル領域１５’は第２のフォトダイオードの一部であってもよく、また、第４のドープ層１４’内に形成されたｎ型ウェルを含み、入射光のより短い波長スペクトルを検出するための短波長光感応領域を形成する。
【００６６】
他の実施形態では、ユニット・ピクセル１０Ｂは、ユニット・ピクセル１０Ｂの背面１１１’を覆っている誘電体層２５’の一部をさらに含む。誘電体層２５’は、高ｋ誘電体パッシベーション材料を含む。背面１１１’を覆っている誘電体層２５’を使用して暗電流の発生を抑制することができる。第１のドープ層１１’は、第２のドープ層１２’の間のバッファとして使用することができる。誘電体層２５’を使用して、第２のドープ層１２’を誘電体層２５’から隔離することによって暗電流の発生を抑制することができる。背面１１１’の上に絶縁層２６’をさらに配置することができる。絶縁層２６’は誘電体層２５’を覆っている。絶縁層２６’は、二酸化ケイ素、窒化物、酸窒化物を含む誘電材料であってもよい。絶縁層２６’の上に金属格子パターン２８’を形成することができる。金属格子パターン２８’は、タングステン、アルミニウム、銅を含む材料で構築することができる。いくつかの実施形態では、金属格子パターン２８’はゲート構造体１１９Ａ’と整列させることができる。絶縁層２６’の上にパッシベーション層２７’をさらに形成することができる。パッシベーション層２７’は、二酸化ケイ素、窒化物、酸窒化物を含む誘電材料であってもよい。パッシベーション層２７’は、金属格子パターン２８’の横方向の側面の一部を覆っている。
【００６７】
いくつかの実施形態では、本開示を使用した前面照明を形成することができ、その場合、ユニット・ピクセル１０Ｂの背面１１１’を覆っている誘電体層２５’、絶縁層２６’、金属格子パターン２８’およびパッシベーション層２７’は、もはやデバイス１０Ｂ上には形成されない。その代わりに、図１３に示されているようにユニット・ピクセル１０Ｅの背面１１１’に基板１００’を配置することができる。いくつかの実施形態では、基板１００’は、半導電性スタック１００の形成に使用される基板であってもよい。
【００６８】
図６に示されているように、いくつかの実施形態では、イメージ・センサ６００は、行列パターンで配置された複数のユニット・ピクセル１０Ｂを含むことができる（例えば図３に示されている複数のユニット・ピクセル１０Ａと同じか、または同様に）。隔離構造体４０は、半導電性スタック１００中に格子パターンを形成することができる。個々のユニット・ピクセル１０Ｂは、格子パターンの開口内に形成することができる。隔離構造体４０を使用してユニット・ピクセル１０Ｂを互いに隔離することができる。いくつかの実施形態では、ユニット・ピクセル１０Ｂのためのドープ層１２’の知覚面積は、格子パターンの開口の面積に実質的に等しくすることができる。
【００６９】
イメージ・センサを動作させる場合、ゲート構造体１１８Ａ’のゲート電極１９’に電圧源Ｖ２を電気結合することができる。いくつかの実施形態では、電圧源Ｖ２は、イメージ・センサ中の複数のユニット・ピクセルのゲート電極１９’によって共有することができる。他の実施形態では、個々のユニット・ピクセル１０Ｂのゲート電極１９’に電気結合される電圧源Ｖ２は、異なるユニット・ピクセル１０Ｂのゲート電極１９’を異なる時間に活性化させるために、他のユニット・ピクセル１０Ｂとは別の電圧源Ｖ２にすることも可能である。検出された入射光を反射する第１のフォトダイオードに第１のセットの電荷が蓄積される。ゲート電極１９’が活性化されると、第２のドープ層１２’とフローティング・ディフュージョン領域１７’の間の半導電性スタック１００上のゲート電極１９’の電荷によって誘導されたチャネル１１９ｃを介して、第１のセットの電荷を第１のフォトダイオードからフローティング・ディフュージョン領域１７’へ転送することができる。第１のフォトダイオード中で検出された電荷の量を決定するために、端子Ｖ３を介してバックエンド読取り回路（図示せず）をフローティング・ディフュージョン領域１７’に結合することができる。イメージ・センサを動作させる場合、ゲート構造体１１８Ａ’のゲート電極１８’に電圧源Ｖ１を電気結合することができる。いくつかの実施形態では、電圧源Ｖ１は、イメージ・センサ中の複数のユニット・ピクセルのゲート電極１８’によって共有することができる。他の実施形態では、個々のユニット・ピクセル１０Ｂのゲート電極１８’に電気結合される電圧源Ｖ１は、異なるユニット・ピクセル１０Ｂのゲート電極１８’を異なる時間に活性化させるために、他のユニット・ピクセル１０Ｂとは別の電圧源Ｖ１にすることも可能である。検出された入射光を反射する第２のフォトダイオードに第２のセットの電荷が蓄積される。ゲート電極１８’が活性化されると、センサ・ウェル領域１５’とフローティング・ディフュージョン領域１７’の間の第４のドープ層１４’上のゲート電極１８’の電荷によって誘導されたチャネルを介して、第２のセットの電荷を第２のフォトダイオードからフローティング・ディフュージョン領域１７’へ転送することができる。第２のフォトダイオード中で検出された電荷の量を決定するために、端子Ｖ３を介してバックエンド読取り回路をフローティング・ディフュージョン領域１７’に結合することができる。
【００７０】
次に図７〜図８を参照すると、図７は、本開示のいくつかの実施形態によるユニット・ピクセル１０Ｃの断面を図解したものである。図８は、本開示のいくつかの実施形態による、図７のユニット・ピクセル１０Ｃの平面図を図解したものである。図７の断面は、図８の線ＢＢ’に沿って取ることができる。いくつかの実施形態では、ユニット・ピクセル１０Ｃの領域は、３μｍ×３μｍの正方形領域であってもよい。いくつかの実施形態では、ユニット・ピクセル１０Ｃは、図１の半導電性スタック１００、センサ・ウェル領域１５’’、フローティング・ディフュージョン領域１７’’、第１のゲート構造体および第２のゲート構造体を備えている（分かり易くするために第１および第２のゲート構造体は図７〜図８には示されていない）。いくつかの実施形態では、第１のゲート構造体および第２のゲート構造体は、上で説明したゲート構造体１１８Ａ、１１９Ａと同じか、または類似していてもよい。
【００７１】
いくつかの実施形態では、センサ・ウェル領域１５’’は第４のドープ層１４’’内に形成することができる。フローティング・ディフュージョン領域１７’’は第４のドープ層１４’’内に形成することができる。ゲート構造体１１８Ａ’’は水平方向の転送ゲート（ＨＴＧ）であってもよい。ゲート構造体１１８Ａ’’は、ゲート電極１８’’およびゲート絶縁層２０’’を含む。ゲート構造体１１８Ａ’’は、半導電性スタック１００’’の上に配置することができ、また、センサ・ウェル領域１５’’とフローティング・ディフュージョン領域１７’’の間に位置決めすることができる。ゲート絶縁層２０’’は、半導電性スタック１００’’とゲート電極１８’’の間に形成することができる。ゲート構造体１１９Ａ’’は垂直方向の転送ゲート（ＶＴＧ）であってもよい。ゲート構造体１１９Ａ’’は、ゲート電極１９’’およびゲート絶縁層２１’’を含む。ゲート構造体１１９Ａ’’は、フローティング・ディフュージョン領域１７’’の周囲に配置することができ、また、第３のドープ層１３’’を通って延在している。
【００７２】
いくつかの実施形態では、ゲート構造体１１９Ａ’’は第１のドープ層１１’’を貫通している。他の実施形態では、ゲート構造体１１９Ａ’’は第１のドープ層１１’’を貫通せず、第２のドープ層１２’’を部分的に貫通しているにすぎない。半導電性スタック１００から離れる方向に延在しているゲート構造体１１８Ａ’’の高さは、半導電性スタック１００から離れる方向に延在しているゲート構造体１１９Ａ’’の高さより高くすることができる。いくつかの実施形態では、ゲート構造体１１９Ａ’’は、半導電性スタック１００の前面１４１’’に対して実質的に平らであってもよい。ゲート構造体１１９Ａ’’の横方向の側面は、蓄積されている電荷をフローティング・ディフュージョン領域１７’’に転送するためのチャネルを形成することができる側面であってもよい。
【００７３】
いくつかの実施形態では、ユニット・ピクセル１０Ｃは、ユニット・ピクセル１０Ｃを横方向に取り囲んでいる隔離構造体をさらに含む。隔離構造体４０は、半導電性スタック全体を貫通していてもよい。隔離構造体４０は能動隔離構造体であってもよい。隔離構造体４０は、シリコン・インサート２４’’、誘電体層２５’’および深いウェル領域２３’’を含む。シリコン・インサート２４’’は、半導電性スタック１００’’を横方向に取り囲んでいてもよい。シリコン・インサート２４’’はポリ・シリコンで構築することができる。シリコン・インサート２４’’のドーパント・タイプは、ゲート構造体１１９Ａ’’のゲート電極１９’’のドーパント・タイプとは異なっていてもよい。いくつかの実施形態では、シリコン・インサート２４’’のドーパント・タイプはｐ型であってもよく、また、ゲート構造体１１９Ａ’’のゲート電極１９’’のドーパント・タイプはｎ型であってもよい。シリコン・インサート２４’’は前面１４１’’から露出させることができ、また、電圧源Ｖ４に電気結合することができる。誘電体層２５’’は、シリコン・インサート２４’’を横方向に取り囲んでいてもよい。深いウェル領域２２’’は、誘電体層２５’’を横方向に取り囲んでいてもよい。いくつかの実施形態では、深いウェル領域２２’’はｐ型ウェル領域であってもよい。
【００７４】
いくつかの実施形態では、ユニット・ピクセル１０Ｃは、ゲート構造体１１９Ａ’’を取り囲んでいる転送領域３１’’をさらに含む。転送領域３１’は、被誘導チャネルを形成することができる領域であってもよい。転送領域３１’’は、露出中および電荷蓄積中におけるアンチ・ブルーミングを容易にし、また、暗電流を抑制するドーピング・プロファイルでドープすることができる。いくつかの実施形態では、転送領域３１’’は、実質的に一様なドーパント分布を有する単一のドーパント・タイプのドープ層を備えている。他の実施形態では、転送領域３１’’は、傾斜ドーパント分布を有する単一のドーパント・タイプのドープ層を含む。他の実施形態では、転送領域３１’’は、その深さ全体にわたって傾斜ドーパント分布を有する二重ドーパント・タイプのドープ層を含む。転送領域３１’’のうちの背面１１１’’に最も近い部分は、第１のドーパント・タイプのものであってもよい。また、転送領域３１’’のうちの前面１４１’’に最も近い部分は、第２のドーパント・タイプのものであってもよい。転送領域３１’’の第１のドーパント・タイプは、ゲート構造体１１９Ａ’’の横方向の側面に沿って、転送領域３１’’の第２のドーパント・タイプへ徐々に変化する。いくつかの実施形態では、第１のドーパント・タイプはｐ型であってもよく、一方、第２のドーパント・タイプはｎ型であってもよい。いくつかの実施形態では、ユニット・ピクセル１０Ｃは、第４のドープ層１４’’中のセンサ・ウェル領域１５’’の上に形成され得る暗電流を小さくするために使用されるピンニング打込み１６’’をさらに含む。いくつかの実施形態では、ピンニング打込み１６’’の面積は、センサ・ウェル領域１５’’の面積と実質的に同じ面積であってもよい。
【００７５】
いくつかの実施形態では、ユニット・ピクセル１０Ｃは、単一のユニット・ピクセル中の二重光スペクトルの知覚を可能にする二重フォトダイオード構成であってもよい。ユニット・ピクセル１０Ｃは、互いに積み重ねられた第１のフォトダイオードおよび第２のフォトダイオードを有している。いくつかの実施形態では、第２のドープ層１２’’は第１のフォトダイオードの一部であってもよく、また、入射光のより短い波長スペクトルを検出するために使用される短波長光感応領域であるように構成することができる。
【００７６】
例えば短波長スペクトルは可視光を含む。いくつかの実施形態では、第３のドープ層１３’’は、電荷転送完了後における第２のドープ層１２’’への電荷のスピル・バックを抑制するように構成されたアンチ・スピル・バック層として使用することができる。第３のドープ層１３’’のより高濃度にドーピングすることは、第２のドープ層１２’’と第４のドープ層１４’’の間にポテンシャル・ハンプを構築して、電荷の完全な転送をサポートし、また、信号遅れを抑制する。センサ・ウェル領域１５’’は第２のフォトダイオードの一部であってもよく、また、第４のドープ層１４’’内に形成されたｎ型ウェルを含み、入射光のより長い波長スペクトルを検出するための長波長光感応領域を形成する。長波長スペクトルは赤外光を含む。
【００７７】
いくつかの実施形態では、センサ・ウェル領域１５’’の面積は、１つのユニット・ピクセル１０Ｃ中の第２のドープ層１２’’の面積より小さくすることができる。センサ・ウェル領域１５’’の面積は、１つのユニット・ピクセル１０Ｃ中の第２のドープ層１２’’の約１０％から９０％の範囲であってもよい。いくつかの実施形態では、センサ・ウェル領域の面積は、ゲート構造体１１８Ａ’’、ゲート構造体１１９Ａ’’およびフローティング・ディフュージョン領域１７’’などのゲートおよび隣接する拡散領域に関連する技術のためのデザイン・ルールによって許容される程度に小さくすることができ、また、その技術のためのデザイン・ルールによって許容される程度の広さにすることができる。ピンニング打込み１６’’は、暗電流を小さくするために使用されるｐ型ドープ領域を含むことができる。フローティング・ディフュージョン領域１７’’はｎ型ドープ領域を含む。上で考察したように、上で開示したユニット・ピクセル構造体を前面照明デバイスに採用する場合、第２のドープ層１２’’は第１のフォトダイオードの一部であってもよく、また、入射光のより長い波長スペクトルを検出するために使用される長波長光感応領域であるように構成することができる。また、センサ・ウェル領域１５’’は第２のフォトダイオードの一部であってもよく、また、第４のドープ層１４’’内に形成されたｎ型ウェルを含み、入射光のより短い波長スペクトルを検出するための短波長光感応領域を形成する。
【００７８】
他の実施形態では、ユニット・ピクセル１０Ｃは、ユニット・ピクセル１０Ｃの背面１１１’’を覆っている誘電体層２５’’の一部をさらに含む。誘電体層２５’’は、高ｋ誘電体パッシベーション材料を含む。背面１１１’’を覆っている誘電体層２５’’を使用して暗電流の発生を抑制することができる。第１のドープ層１１’’は、第２のドープ層１２’’の間のバッファとして使用することができる。誘電体層２５’’を使用して、第２のドープ層１２’’を誘電体層２５’’から隔離することによって暗電流の発生を抑制することができる。背面１１１’’の上に絶縁層２６’’をさらに配置することができる。絶縁層２６’’は誘電体層２５’’を覆っている。絶縁層２６’’は、二酸化ケイ素、窒化物、酸窒化物を含む誘電材料であってもよい。絶縁層２６’’の上に金属格子パターン２８’’を形成することができる。金属格子パターン２８’’は、タングステン、アルミニウム、銅を含む材料で構築することができる。いくつかの実施形態では、金属格子パターン２８’’はゲート構造体１１９Ａ’’と整列させることができる。絶縁層２６’’の上にパッシベーション層２７’’をさらに形成することができる。パッシベーション層２７’’は、二酸化ケイ素、窒化物、酸窒化物を含む誘電材料であってもよい。パッシベーション層２７’’は、金属格子パターン２８’’の横方向の側面の一部を覆うことができる。
【００７９】
いくつかの実施形態では、本開示を使用して前面照明を形成するために、ユニット・ピクセル１０Ｃの背面１１１’’を覆っている誘電体層２５’’、絶縁層２６’’、金属格子パターン２８’’およびパッシベーション層２７’’は、もはやデバイス１０上には形成されない。その代わりに、図１４に示されているようにユニット・ピクセル１０Ｆの背面１１１’’に基板１００’’を配置することができる。いくつかの実施形態では、基板１００’’は、半導電性スタック１００の形成に使用される基板であってもよい。
【００８０】
いくつかの実施形態では、イメージ・センサは、行列パターンで配置された複数のユニット・ピクセル１０Ｃを含む。隔離構造体４０は、半導電性スタック１００中に格子パターンを形成する。個々のユニット・ピクセル１０Ｃは、格子パターンの開口内に形成することができる。いくつかの実施形態では、１つのユニット・ピクセル１０Ｃのための第２のドープ層１２’’の知覚面積は、格子パターンの開口の面積に実質的に等しくすることができる。
【００８１】
イメージ・センサが動作している間、ゲート構造体１１８Ａ’’のゲート電極１９’’に電圧源Ｖ２を電気結合することができる。いくつかの実施形態では、電圧源Ｖ２は、イメージ・センサ中の複数のユニット・ピクセルのゲート電極１９’’によって共有することができる。他の実施形態では、個々のユニット・ピクセル１０Ｃのゲート電極１９’’に電気結合される電圧源Ｖ２は、異なるユニット・ピクセル１０Ｃのゲート電極１９’’を異なる時間に活性化させるために、他のユニット・ピクセル１０Ｃとは別の電圧源Ｖ２にすることも可能である。検出された入射光を反射する第１のフォトダイオードに第１のセットの電荷が蓄積される。ゲート電極１９’’が活性化されると、第２のドープ層１２’’とフローティング・ディフュージョン領域１７’’の間の半導電性スタック１００上のゲート電極１９’’の電荷によって誘導されたチャネルを介して、第１のセットの電荷を第１のフォトダイオードからフローティング・ディフュージョン領域１７’’へ転送することができる。第１のフォトダイオード中に蓄積された電荷の量を決定するために、端子Ｖ３を介してバックエンド読取り回路をフローティング・ディフュージョン領域１７’’に結合することができる。イメージ・センサを動作させる場合、ゲート構造体１１８Ａ’’のゲート電極１８’’に電圧源Ｖ１を電気結合することができる。いくつかの実施形態では、電圧源Ｖ１は、イメージ・センサ中の複数のユニット・ピクセルのゲート電極１８’’によって共有することができる。他の実施形態では、個々のユニット・ピクセル１０Ｃのゲート電極１８’’に電気結合される電圧源Ｖ１は、異なるユニット・ピクセル１０Ｃのゲート電極１８’’を異なる時間に活性化させるために、他のユニット・ピクセル１０Ｃとは別の電圧源Ｖ１にすることも可能である。検出された入射光を反射する第２のフォトダイオードに第２のセットの電荷が蓄積される。ゲート電極１８’’が活性化されると、センサ・ウェル領域１５’’とフローティング・ディフュージョン領域１７’’の間の第４のドープ層１４’’上のゲート電極１８’’の電荷によって誘導されたチャネルを介して、第２のセットの電荷を第２のフォトダイオードからフローティング・ディフュージョン領域１７’’へ転送することができる。第２のフォトダイオード中に蓄積された電荷の量を決定するために、端子Ｖ３を介してバックエンド読取り回路（図示せず）をフローティング・ディフュージョン領域１７’’に結合することができる。
【００８２】
図２、図４および図７に図解されている実施形態の場合、それぞれの電圧源および端子Ｖ３などの出力端子を電気結合するために、ゲート構造体１１９Ａの露出した部分（例えば前面１４１、１４１’および１４１’’から）に複数のコンタクト（例えば２９、２９’および２９’’）を形成することができる。図３、図５および図８に図解されているように、第４のドープ層１４、１４’および１４’’をバイアス電圧源または接地端子に電気結合するために、第４のドープ層１４、１４’および１４’’の上にコンタクト３０、３０’および３０’’をさらに配置し、かつ、これらの第４のドープ層１４、１４’および１４’’に電気結合することができる。第４のドープ層１４、１４’および１４’’は、対応するユニット・ピクセルのバルクまたはボディとして使用することができる。図２から図８に示されているコンタクト２９、２９’、２９’’、３０、３０’および３０’’は、ユニット・ピクセル１０Ａ、１０Ｂおよび１０Ｃの外部の回路への電気結合を有するユニット・ピクセル１０Ａ、１０Ｂおよび１０Ｃの部分を示すために使用されている。しかしながら図２から図８に示されているコンタクト２９、２９’、２９’’、３０、３０’および３０’’の数は、ユニット・ピクセル１０Ａ、１０Ｂおよび１０Ｃによって使用されるコンタクトの厳密な位置決めまたは数を制限するために使用されることを意味するものではないことに留意されたい。
【００８３】
次に図９を参照すると、図９は、本開示のいくつかの実施形態によるユニット・ピクセル１０のバンド線図９００を図解したものである。バンド線図９００は、ユニット・ピクセル１０（例えば１０Ａ、１０Ｂ、１０Ｃ、１０Ｄおよび／または１０Ｅ）の動作中の様々な電荷をプロットした線図である。動作ＳＴＰ０１では、ユニット・ピクセル１０は露光を完了している。検出された可視光の等価電荷は光感応領域ＲＧＢ＿ＰＤに蓄積され、また、検出された赤外光の等価電荷は光感応領域ＩＲ＿ＰＤに蓄積される。動作ＳＴＰ０２では、光感応領域ＩＲ＿ＰＤに蓄積された電荷が転送される。バイアス電圧Ｖ１がゲートＨＴＧ（例えばゲート１１８Ａ）に供給され、ゲートＨＴＧの下でチャネル（例えば１１８Ｃ）を誘導する。検出された赤外光の等価電荷の蓄積領域ＦＤへの転送が開始されるよう、光感応領域ＩＲ＿ＰＤと電荷蓄積領域ＦＤの間のポテンシャル障壁が低くされる。動作ＳＴＰ０３では、光感応領域ＩＲ＿ＰＤに蓄積された電荷が電荷蓄積領域ＦＤに完全に転送される。検出された赤外光の等価電荷が電荷蓄積領域ＦＤからＩＲ電圧信号として読み出される。動作ＳＴＰ０４では、電荷蓄積領域ＦＤにリセット電圧を供給することによって電荷蓄積領域ＦＤがリセットされる。また、ゲートＨＴＧからバイアス電圧Ｖ１を除去することにより、光感応領域ＩＲ＿ＰＤと電荷蓄積領域ＦＤの間のポテンシャル障壁が再実現される。動作ＳＴＰ０５では、光感応領域ＲＧＢ＿ＰＤに蓄積された電荷が転送される。バイアス電圧Ｖ２がゲートＶＴＧに供給され、ゲートＶＴＧの周囲のチャネルを誘導する。検出された可視光の等価電荷の蓄積領域ＦＤへの転送が開始されるよう、光感応領域ＲＧＢ＿ＰＤと電荷蓄積領域ＦＤの間のポテンシャル障壁が低くされる。動作ＳＴＰ０６では、光感応領域ＲＧＢ＿ＰＤに蓄積された電荷が電荷蓄積領域ＦＤに完全に転送される。検出された可視光の等価電荷が電荷蓄積領域ＦＤからＲＧＢ電圧信号として読み出される。
【００８４】
次に図１０、図１〜図７および図１２〜図１３を参照すると、図１０は、１つまたは複数の実施形態による例示的ユニット・ピクセル１０（例えば１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ）のエネルギー・バンド線図１０００を図解したものである。バンド線図１０００は、アンチ・スピル・バック層を有する例示的ユニット・ピクセル１０中のフォトダイオードの動作を図解している。いくつかの実施形態では、ユニット・ピクセル１０は、アンチ・スピル・バック層（例えばドープ層１３０／１３／１３’／１３’’）を備えている。動作ＳＴＰ１１では、ユニット・ピクセル１０は露光を完了している。検出された可視光の等価電荷は光感応領域ＲＧＢ＿ＰＤに蓄積される。アンチ・スピル・バック層はポテンシャル・ハンプ１００２を生成することができる。ポテンシャル・ハンプ１００２は、アンチ・スピル・バック層（例えば層１３）と隣接する層（例えば１２０、１４０）の間のドーパント濃度差によって生成することができる。これらの層中のドーパント濃度の相違を適切に配置することにより、ユニット・ピクセル１０の動作性能を強化する有効なポテンシャル・バンプを生成することができる。
【００８５】
例えばアンチ・スピル・バック層（例えば層１３）中のより高いドーパント濃度はデバイス特性の改善を促進する。いくつかの実施形態では、ポテンシャル・バンプ１００２の障壁高さ１００４は約２５．６ｍＶになるように構成することができる。そのためには、アンチ・スピル・バック層（例えば層１３）中のドーパント濃度を隣接する層（例えば層１４）中のドーパント濃度の約２．７倍にすることができる場合にこの目標ポテンシャル・バンプを達成することができることが分かっている。しかしながらドーパント濃度の著しく大きい差は、ブルーミング問題を悪化させるなどの悪影響をもたらし得ることに留意されたい。
【００８６】
動作ＳＴＰ１２では、ゲートＶＴＧ（例えば１１９Ａ）が活性化されると、光感応領域ＲＧＢ＿ＰＤに蓄積された電荷が電荷蓄積領域ＦＤへ転送される。ゲートＶＴＧにバイアス電圧Ｖ２を供給して、ゲートＶＴＧの周囲のチャネル（例えば１１９ｃ）を誘導することができる。チャネル・ドーピング・プロファイルのための設計、およびゲートＶＴＧをスイッチ・オンするためのゲート・バイアスのための設計が最適化される。バンド線図における垂直方向の被誘導チャネルのプロファイルは、光感応領域ＲＧＢ＿ＰＤに蓄積された電荷を垂直方向のチャネルを介して電荷蓄積領域ＦＤ中に有効に転送することができるよう、円滑に示されている。光感応領域ＲＧＢ＿ＰＤに蓄積された電荷は、十分な運動エネルギーで蓄積領域ＦＤへ転送される。したがって光感応領域ＲＧＢ＿ＰＤに蓄積された電荷の転送がポテンシャル・ハンプによって禁止されることはない。動作ＳＴＰ１３では、光感応領域ＲＧＢ＿ＰＤに蓄積されたほぼすべての電荷が蓄積領域ＦＤへ転送されると、ポテンシャル・ハンプ１００２を実現することができる。ポテンシャル・ハンプ１００２は、電荷が一度ハンプを通過すると、光感応領域ＲＧＢ＿ＰＤに既に蓄積されている電荷がスピル・バックしないようにポテンシャル障壁を生成する。動作ＳＴＰ１４では、スピル・バックを有することなく蓄積領域ＦＤへの電荷の転送が終了する。
【００８７】
次に図１１を参照すると、図１１は、本開示のいくつかの実施形態による知覚ユニット１１００の断面図を図解したものである。知覚ユニット１１００は、二重フォトダイオード構造を有する４つのユニット・ピクセルを備えている。知覚ユニット１１００は、図１１に示されているようにＲＧＢＧパターンで配置された１つの赤色ピクセル１１０２、１つの青色ピクセル１１０６および２つの緑色ピクセル１１０４、１１０８を含む。光吸収深度は波長に依存するため、ＲＧＢカラー光などの可視光のための光感応領域は光入射表面の近くに配置され、一方、ＩＲ光のための光感応領域は光入射表面から離れて配置される。
【００８８】
いくつかの実施形態では、可視光およびＩＲ光のための光感応領域からの信号電荷の混合を回避するための隔離ポテンシャル障壁としてインターレイヤー１３Ａを形成することができる。ＩＲを遮断しないカラーフィルタを使用して、ＩＲ放射のピクセルの通過が許容される。光がピクセル１１０２、１１０４、１１０６、１１０８の背面に入射すると、知覚ユニット１１００の少なくともいくつかのピクセル、またはすべてのピクセルが入射光のＲＧＢバンドおよびＩＲバンドの両方を受け取る。したがって本開示の実施形態に従って提案される二重フォトダイオード・ピクセルの場合、ＲＧＢバンドおよびＩＲバンドの両方のための信号収集がより効果的であり、また、費用有効性が高く、ＲＧＢバンドおよびＩＲバンドのために個別のセンサ・チップを組み合わせる必要がある従来のＲＧＢ−ＩＲイメージ・センサと比較すると、単一のチップのみを有している。
【００８９】
本開示のいくつかの実施形態では、知覚ユニットは、４つの二重フォトダイオード・ピクセルを含むことができる。二重フォトダイオード・ピクセルのうちの１つは、いずれもＲＧＢ光に敏感な２つのフォトダイオードを備えている。一方のフォトダイオードを使用して、赤色光を赤色カラー信号電荷に光電変換することができ、もう一方のフォトダイオードを使用して、青色光を青色カラー信号電荷に光電変換することができる。したがって光波長に対する光吸収深度の依存により、入射表面に近いより浅い領域は短波長光に対してより応答的であり、また、より深い領域は長波長光に対してより応答的である。したがって青色光のためのフォトダイオードは入射表面の近くに配置することができ、一方、赤色光のためのフォトダイオードは、光入射表面から離れて配置することができる。また、インターレイヤー１３Ａは、赤色光および青色光のための２つの光感応領域からの信号電荷の混合を回避するために、隔離ポテンシャル障壁として形成することも可能である。
【００９０】
本発明の教示を保持しつつ、デバイスおよび方法の多くの修正および変更を加えることができることは当業者には容易に認識されよう。したがって上記開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2019220687.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】令和1年10月17日(2019.10.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
前面および前記前面の反対側の背面を有する半導電性スタックであって、
第１のドープ層と、
前記第１のドープ層の上に配置された第２のドープ層と、
前記第２のドープ層の上に配置された第３のドープ層と、
前記第３のドープ層の上に配置された第４のドープ層と
を備える半導電性スタックと、
前記第４のドープ層内に形成されたセンサ・ウェル領域と、
前記第４のドープ層内に、前記センサ・ウェル領域とは別に形成されたフローティング・ディフュージョン領域と、
前記半導電性スタックの上に配置され、また、前記センサ・ウェル領域と前記フローティング・ディフュージョン領域の間に位置決めされた第１のゲート構造体と、
前記フローティング・ディフュージョン領域の周囲に配置され、前記第３のドープ層を通って延在する第２のゲート構造体と
を備えるユニット・ピクセル構造体。
【請求項２】
前面および前記前面の反対側の背面を有する半導電性スタックであって、
第１のドープ層と、
前記第１のドープ層の上に配置された第２のドープ層と、
前記第２のドープ層の上に配置された第３のドープ層と、
前記第３のドープ層の上に配置された第４のドープ層と
を備える半導電性スタックと、
前記半導電性スタック中に形成され、かつ、行列パターンで配置された複数のユニット・ピクセルであって、前記複数のユニット・ピクセルの各々が、
前記第４のドープ層内に形成されたセンサ・ウェル領域と、
前記第４のドープ層内に、前記センサ・ウェル領域とは別に形成されたフローティング・ディフュージョン領域と、
前記半導電性スタックの上に配置され、また、前記センサ・ウェル領域と前記フローティング・ディフュージョン領域の間に位置決めされた第１のゲート構造体と、
前記フローティング・ディフュージョン領域の周囲に配置され、前記第３のドープ層を通って延在する第２のゲート構造体と
を備える複数のユニット・ピクセルと
を備えるイメージ・センサ構造体。
【請求項３】
前記第２のゲート構造体が前記半導電性スタック中に格子パターンを形成し、前記ユニット・ピクセル構造体の前記センサ・ウェル領域、前記第１のゲート構造体および前記フローティング・ディフュージョン領域が前記格子パターンの開口内に形成される、請求項２に記載のイメージ・センサ構造体。
【請求項４】
前記複数のユニット・ピクセル構造体の各々を横方向に取り囲む格子パターンを形成する隔離構造体をさらに備え、前記隔離構造体が、前記半導電性スタック全体、および前記複数のユニット・ピクセル構造体のうちの前記格子パターンの開口内に形成されるユニット・ピクセル構造体を貫通する、請求項２に記載のイメージ・センサ構造体。
【請求項５】
前記センサ・ウェル領域の面積が前記第２のドープ層の面積より小さい、請求項１に記載のユニット・ピクセル構造体又は請求項３に記載のイメージ・センサ構造体。
【請求項６】
前記センサ・ウェル領域の前記面積が前記第２のドープ層の前記面積の約１０％から９０％の範囲内である、請求項５に記載のユニット・ピクセル構造体又は請求項３に記載のイメージ・センサ構造体。
【請求項７】
前記第４のドープ層中の前記センサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える、請求項１に記載のユニット・ピクセル構造体。
【請求項８】
前記第１のドープ層、前記第３のドープ層および前記第４のドープ層が第１のドーパント・タイプのドープ層であり、前記第２のドープ層が第２のドーパント・タイプのドープ層であり、前記第３のドープ層が前記第４のドープ層より高いドーピング濃度を有する、請求項１に記載のユニット・ピクセル構造体又は請求項２に記載のイメージ・センサ構造体。
【請求項９】
前記第３のドープ層のドーピング濃度が前記第４のドープ層より約１倍から１０倍高い、請求項８に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項１０】
前記第１のドーパント・タイプがｐ型であり、前記第２のドーパント・タイプがｎ型である、請求項８に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項１１】
前記第１のドープ層の厚さが約０．１μｍから３μｍまでの範囲であり、前記第２のドープ層の厚さが約０．５μｍから３μｍまでの範囲であり、前記第３のドープ層の厚さが約０．１μｍから１μｍまでの範囲であり、前記第４のドープ層の厚さが約１μｍから５μｍまでの範囲である、請求項１に記載のユニット・ピクセル構造体又は請求項２に記載のイメージ・センサ構造体。
【請求項１２】
前記第１のゲート構造体が前記半導電性スタックから突出し、前記第２のゲート構造体が前記第１のゲート構造体の突出部の高さより低い高さを有する、請求項１に記載のユニット・ピクセル構造体又は請求項２に記載のイメージ・センサ構造体。
【請求項１３】
前記第２のゲート構造体が前記半導電性スタックの周囲に形成され、前記半導電性スタックを横方向に取り囲む、請求項１に記載のユニット・ピクセル構造体。
【請求項１４】
前記第２のゲート構造体が前記半導電性スタック全体を貫通する、請求項１３に記載のユニット・ピクセル構造体又は請求項３に記載のイメージ・センサ構造体。
【請求項１５】
前記第２のゲート構造体が、ゲート電極および前記ゲート電極を取り囲むゲート絶縁層を備え、前記ゲート絶縁層が前記半導電性スタックの前記背面から露出し、前記ゲート電極および前記ゲート絶縁層が前記前面から露出する、請求項１４に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項１６】
前記半導電性スタックの厚さ全体にわたって延在し、かつ、前記第２のゲート構造体の内側の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える、請求項１３に記載のユニット・ピクセル構造体。
【請求項１７】
前記半導電性スタックを横方向に取り囲む隔離構造体であって、前記半導電性スタック全体を貫通する隔離構造体をさらに備える、請求項１に記載のユニット・ピクセル構造体。
【請求項１８】
前記第２のゲート構造体を取り囲む転送領域をさらに備える、請求項１７に記載のユニット・ピクセル構造体又は請求項４に記載のイメージ・センサ構造体。
【請求項１９】
前記転送領域が、実質的に一様なドーパント分布を有する単一のドーパント・タイプのドープ層を備える、請求項１８に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項２０】
前記転送領域が、傾斜ドーパント分布を有する単一のドーパント・タイプのドープ層を備える、請求項１８に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項２１】
前記転送領域が、その深さ全体にわたって傾斜ドーパント分布を有する二重ドーパント・タイプのドープ層を備える、請求項１８に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項２２】
前記隔離構造体が、
前記半導電性スタックを横方向に取り囲む絶縁体インサートと、
前記絶縁体インサートをカプセル封止する誘電体層と、
前記誘電体層および前記絶縁体インサートの上に形成される浅いウェル領域と、
前記誘電体層および前記浅いウェル領域を横方向に取り囲む深いウェル領域と
を備える、請求項１７に記載のユニット・ピクセル構造体又は請求項４に記載のイメージ・センサ構造体。
【請求項２３】
前記絶縁体インサートが、酸化物、窒化物、酸窒化物を含む誘電材料で構築される、請求項１８に記載のユニット・ピクセル構造体又は請求項２２に記載のイメージ・センサ構造体。
【請求項２４】
前記隔離構造体が、
前記半導電性スタックを横方向に取り囲むシリコン・インサートと、
前記シリコン・インサートを横方向に取り囲む誘電体層と、
前記誘電体層を横方向に取り囲む深いウェル領域と
を備える、請求項１７に記載のユニット・ピクセル構造体又は請求項４に記載のイメージ・センサ構造体。
【請求項２５】
前記シリコン・インサートがポリ・シリコンで構築される、請求項２４に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項２６】
前記シリコン・インサートのドーパント・タイプが前記第２のゲート構造体のドーパント・タイプとは異なる、請求項２４に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項２７】
前記シリコン・インサートの前記ドーパント・タイプがｐ型であり、前記第２のゲート構造体の前記ドーパント・タイプがｎ型である、請求項２４に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項２８】
前記シリコン・インサートが前記前面から露出され、また、電圧源に電気結合される、請求項２４に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
【請求項２９】
前記ユニット・ピクセルが、前記第４のドープ層中の前記センサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える、請求項２に記載のイメージ・センサ構造体。
【請求項３０】
前記半導電性スタックの厚さ全体にわたって延在し、かつ、前記開口の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える、請求項３に記載のイメージ・センサ構造体。
【請求項３１】
前記複数のユニット・ピクセルの第１のゲート構造体が第１の電圧源に電気結合され、前記第２のゲート構造体が第２の電圧源に電気結合される、請求項３に記載のイメージ・センサ構造体。
【請求項３２】
前記センサ・ウェル領域の面積が前記格子パターンの前記開口の面積より小さい、請求項４に記載のイメージ・センサ構造体。
【請求項３３】
前記センサ・ウェル領域の前記面積が前記開口の前記面積の約１０％から９０％の範囲である、請求項３２に記載のイメージ・センサ構造体。
【外国語明細書】
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