(57)【要約】【目的】環境温度に拘らず、確実に内部回路に対してパワーオンリセットを施し、引き続きそのリセット状態を解除することが可能な半導体装置、及びパワーオンリセット信号の生成方法を提供することを目的とする。【構成】本発明に係る半導体装置は、電源電圧を分圧して互いに異なる電圧値を有する第１及び第２の電圧を得る分圧回路と、第１の電圧を制御電極で受けて第１の電流を生成する第１のトランジスタと、第２の電圧を制御電極で受けて第２の電流を生成する第２のトランジスタと、第１及び第２の電流の大きさを比較して比較結果を表す電流比較結果信号を生成する電流比較部と、電流比較結果信号に基づきリセットを促す第１のレベル又はリセット解除を促す第２のレベルを有するパワーオンリセット信号を生成するリセット信号生成部と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
電源電圧を分圧して互いに異なる電圧値を有する第１及び第２の電圧を得る分圧回路と、
前記第１の電圧を制御電極で受けて第１の電流を生成する第１のトランジスタと、
前記第２の電圧を制御電極で受けて第２の電流を生成する第２のトランジスタと、
前記第１の電流と前記第２の電流との大きさを比較して比較結果を表す電流比較結果信号を生成する電流比較部と、
前記電流比較結果信号に基づきリセットを促す第１のレベル又はリセット解除を促す第２のレベルを有するパワーオンリセット信号を生成するリセット信号生成部と、を含むことを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタ及び前記第２のトランジスタは、ゲート長に対するゲート幅の比（ゲート幅／ゲート長）をアスペクト比としたとき、互いに異なるアスペクト比を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電圧が前記第２の電圧よりも大きく、且つ前記第１のトランジスタの前記アスペクト比が前記第２のトランジスタの前記アスペクト比よりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記分圧回路は、
前記電源電圧を一端で受け他端の電圧を前記第１の電圧として得る第１の抵抗と、
前記第１の抵抗の他端に一端が接続されており他端の電圧を前記第２の電圧として得る第２の抵抗と、を含み、
前記第１の抵抗は、前記第１のトランジスタ及び前記第２のトランジスタを弱反転領域で動作させる抵抗値を有することを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１のトランジスタは自身のゲート及びドレインで前記第１の電圧を受けて前記第１の電圧に応じたドレイン電流を前記第１の電流として生成し、
前記第２のトランジスタは自身のゲート及びドレインで前記第２の電圧を受けて前記第２の電圧に応じたドレイン電流を前記第２の電流として生成することを特徴とする請求項２〜４のいずれか１に記載の半導体装置。
【請求項６】
前記電流比較部は、
前記第２のトランジスタのゲートに自身のゲートが接続されており、前記第２の電流に対応した電流を第１のノードに流す第３のトランジスタと、
前記第１のノードに流れた電流をコピーして第２のノードに流すカレントミラー回路と、
前記第１のトランジスタのゲートに自身のゲートが接続されており、前記第１の電流に対応した電流を前記第２のノードから引き抜く第４のトランジスタと、を含み、前記第２のノードの電圧を前記信号レベルとして表す信号を前記電流比較結果信号として前記リセット信号生成部に供給し、
前記リセット信号生成部は、
前記電流比較結果信号の位相を反転させた信号を前記パワーオンリセット信号として出力するインバータを含むことを特徴とする請求項２〜５のいずれか１に記載の半導体装置。
【請求項７】
前記電流比較部は、
前記第１のトランジスタのゲートに自身のゲートが接続されており、前記第１の電流に対応した電流を第１のノードに流す第３のトランジスタと、
前記第１のノードに流れた電流をコピーして第２のノードに流すカレントミラー回路と、
前記第２のトランジスタのゲートに自身のゲートが接続されており、前記第２の電流に対応した電流を前記第２のノードから引き抜く第４のトランジスタと、を含み、前記第２のノードの電圧を前記信号レベルとして表す信号を前記電流比較結果信号として前記リセット信号生成部に供給し、
前記リセット信号生成部は、
前記電流比較結果信号の位相を反転させた信号を出力する第１のインバータと、
前記第１のインバータから出力された信号の位相を反転した信号を前記パワーオンリセット信号として出力する第２のインバータと、を含むことを特徴とする請求項２〜５のいずれか１に記載の半導体装置。
【請求項８】
前記第１のトランジスタ及び前記第２のトランジスタは、互いに異なるエミッタ面積を有するバイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１の電圧が前記第２の電圧よりも大きく、且つ前記第１のトランジスタの前記エミッタ面積が前記第２のトランジスタの前記エミッタ面積よりも小であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記分圧回路は、
前記電源電圧を一端で受け他端の電圧を前記第１の電圧として得る第１の抵抗と、
前記第１の抵抗の他端に一端が接続されており他端の電圧を前記第２の電圧として得る第２の抵抗と、を含むことを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記第１のトランジスタは自身のベース及びコレクタで前記第１の電圧を受けて前記第１の電圧に応じたコレクタ電流を前記第１の電流として生成し、
前記第２のトランジスタは自身のベース及びコレクタで前記第２の電圧を受けて前記第２の電圧に応じたコレクタ電流を前記第２の電流として生成することを特徴とする請求項８〜１０のいずれか１に記載の半導体装置。
【請求項１２】
前記電流比較部は、
前記第２のトランジスタのベースに自身のベースが接続されており、前記第２の電流に対応した電流を第１のノードに流す第３のトランジスタと、
前記第１のノードに流れた電流をコピーして第２のノードに流すカレントミラー回路と、
前記第１のトランジスタのベースに自身のベースが接続されており、前記第１の電流に対応した電流を前記第２のノードから引き抜く第４のトランジスタと、を含み、前記第２のノードの電圧を前記信号レベルとして表す信号を前記電流比較結果信号として前記リセット信号生成部に供給し、
前記リセット信号生成部は、
前記電流比較結果信号の位相を反転させた信号を前記パワーオンリセット信号として出力するインバータを含むことを特徴とする請求項８〜１１のいずれか１に記載の半導体装置。
【請求項１３】
前記電流比較部は、
前記第１のトランジスタのベースに自身のベースが接続されており、前記第１の電流に対応した電流を第１のノードに流す第３のトランジスタと、
前記第１のノードに流れた電流をコピーして第２のノードに流すカレントミラー回路と、
前記第２のトランジスタのベースに自身のベースが接続されており、前記第２の電流に対応した電流を前記第２のノードから引き抜く第４のトランジスタと、を含み、前記第２のノードの電圧を前記信号レベルとして表す信号を前記電流比較結果信号として前記リセット信号生成部に供給し、
前記リセット信号生成部は、
前記電流比較結果信号の位相を反転させた信号を出力する第１のインバータと、
前記第１のインバータから出力された信号の位相を反転した信号を前記パワーオンリセット信号として出力する第２のインバータと、を含むことを特徴とする請求項８〜１１のいずれか１に記載の半導体装置。
【請求項１４】
電源投入に応じてパワーオンリセット信号を生成する方法であって、
前記電源投入に応じて生成された電源電圧を分圧して互いに異なる電圧値を有する第１及び第２の電圧を生成し、
前記第１の電圧を第１のトランジスタの制御電極に供給すると共に前記第２の電圧を第２のトランジスタの制御電極に供給し、
前記第１のトランジスタに流れた第１の電流と、前記第２のトランジスタに流れた第２の電流との大きさを比較して比較結果を表す電流比較結果信号を生成し、
前記電流比較結果信号に基づきリセットを促す第１のレベル又はリセット解除を促す第２のレベルを有する信号を前記パワーオンリセット信号として生成することを特徴とするパワーオンリセット信号の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にパワーオンリセット回路を含む半導体装置及びパワーオンリセット信号の生成方法に関する。
【背景技術】
【０００２】
ディジタル回路が含まれる半導体装置には、電源投入時に当該半導体装置に含まれるディジタル回路の状態をリセットするパワーオンリセット回路が設けられている。パワーオンリセット回路は、電源投入直後はリセットを促す信号レベルを有し、電源電圧の電圧値が所定の閾値電圧を超えたら、このリセットを解除する信号レベルに遷移するリセット信号を生成する（例えば、特許文献１参照）。
【０００３】
ところで、近年、センサ、アクチュエータ、車、建築物等をネットワークを介してサーバーやクラウドに接続することで、情報データの収集、分析等の処理を行えるようにした技術としてＩｏＴ（Internet of Things）が提案されている。
【０００４】
ＩｏＴで用いられるＩｏＴデバイスとして、例えばセンサ、制御回路、無線通信回路等を含む半導体装置と、無線通信用のアンテナと、から構成されるＲＦＩＤ（Radio Frequency Identification）タグが知られている。
【０００５】
更に、近年、電力消費量を抑えるために、受信した電波からこの半導体装置に含まれる内部回路を動作させるための電源電圧を生成する機能を備えた、いわゆるエナジーハーベストに対応したパッシブ型のＲＦＩＤタグが登場した。このようなパッシブ型のＲＦＩＤタグにも、その内部回路を正常に動作させるために、パワーオンリセット回路を設ける必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上記したパワーオンリセット回路の閾値電圧は、周囲の温度が低くなるにつれて高電圧側に変動する、いわゆる負の温度特性を有する。
【０００８】
また、パッシブ型のＲＦＩＤタグでは、受信した電波から電源電圧を生成しているので、受信電波の強度によって電源電圧の電圧値が変動する。例えば受信電波の強度が低い場合には、当該受信電波に基づいて生成される電源電圧の電圧値も低くなる。
【０００９】
よって、温度変化に対する閾値電圧の変動幅が大きいと、例えば温度が低く且つ受信強度が弱い場合には、電源電圧の電圧値がパワーオンリセット回路の閾値電圧を超えることができなくなる虞があり、リセット状態が解除されないという不具合が生じる。
【００１０】
そこで、本願発明は、環境温度に拘らず確実に、内部回路に対してパワーオンリセットを施し、引き続きそのリセット状態を解除することが可能な半導体装置、及びパワーオンリセット信号の生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、電源電圧を分圧して互いに異なる電圧値を有する第１及び第２の電圧を得る分圧回路と、前記第１の電圧を制御電極で受けて第１の電流を生成する第１のトランジスタと、前記第２の電圧を制御電極で受けて第２の電流を生成する第２のトランジスタと、前記第１の電流と前記第２の電流との大きさを比較して比較結果を表す電流比較結果信号を生成する電流比較部と、前記電流比較結果信号に基づきリセットを促す第１のレベル又はリセット解除を促す第２のレベルを有するパワーオンリセット信号を生成するリセット信号生成部と、を含む。
【００１２】
本発明に係るパワーオンリセット信号の生成方法は、電源投入に応じてパワーオンリセット信号を生成する方法であって、前記電源投入に応じて生成された電源電圧を分圧して互いに異なる電圧値を有する第１及び第２の電圧を生成し、前記第１の電圧を第１のトランジスタの制御電極に供給すると共に前記第２の電圧を第２のトランジスタの制御電極に供給し、前記第１のトランジスタに流れた第１の電流と、前記第２のトランジスタに流れた第２の電流との大きさを比較して比較結果を表す電流比較結果信号を生成し、前記電流比較結果信号に基づきリセットを促す第１のレベル又はリセット解除を促す第２のレベルを有する信号を前記パワーオンリセット信号として生成する。
【発明の効果】
【００１３】
本発明では、電源電圧の電圧値が所定の閾値電圧より低い場合はリセットを促す第１のレベルを有し、当該電圧値が当該閾値電圧以上となる場合にはリセット解除を促す第２のレベルを有するパワーオンリセット信号を、以下のように生成する。
【００１４】
つまり、電源電圧を分圧した、互いに異なる電圧値を有する第１及び第２の電圧のうちの第１の電圧を第１のトランジスタの制御電極（ゲート、ベース）に供給し、第２の電圧を第２のトランジスタの制御電極に供給する。そして、第１のトランジスタが生成した第１の電流と、第２のトランジスタが生成した第２の電流との大きさを比較する。ここで、第１及び第２のトランジスタのアスペクト比（又はエミッタ面積比）が互いに異なっていれば、電源電圧の立ち上がり（又は立ち下がり）時において、所定の閾値電圧を境にして、上記した第１の電流と第２の電流の大小関係が反転する。
【００１５】
そこで、上記した第１の電流と第２の電流の大きさを比較した比較結果に基づき、リセットを促す第１のレベル又はリセット解除を促す第２のレベルを有するパワーオンリセット信号を生成する。
【００１６】
かかる構成によれば、第１の電流と第２の電流の大きさが等しいときに、パワーオンリセット信号が第１のレベルから第２のレベル、又は第２のレベルから第１のレベルに遷移する。よって、第１の電流と第２の電流の大きさが等しいときの電源電圧の電圧値が、パワーオンリセット信号のレベルを切り替える条件としての閾値電圧となる。
【００１７】
第１の電流と第２の電流の大きさが等しくなる場合での電源電圧の電圧値は、トランジスタのゲート・ソース間電圧（又はベース・エミッタ間電圧）と、熱電圧とに依存することになる。この際、トランジスタのゲート・ソース間電圧（又はベース・エミッタ間電圧）は負の温度特性を有し、熱電圧は正の温度特性を有する。これにより、トランジスタのゲート・ソース間電圧（又はベース・エミッタ間電圧）に生じる温度変動分と、熱電圧に生じる温度変動分とで、温度変動分が打ち消され、その結果として閾値電圧に生じる温度変動が抑制される。
【００１８】
よって、本発明によれば、環境温度に拘らず確実に、内部回路に対してパワーオンリセットを施し、引き続きそのリセット状態を解除することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】ＲＦＩＤ（Radio Frequency Identification）タグ１００の構成を示すブロック図である。
【図２】電源投入時点の前後での電源電圧ＶＤＤの電圧値の推移、及びパワーオンリセット信号ＰＯＲの波形を表すタイムチャートである。
【図３】パワーオンリセット回路１５の構成の一例を示す回路図である。
【図４】電源電圧ＶＤＤの立ち上がり時に電流生成部で生成される電流Ｉ１及びＩ２の推移を表す図である。
【図５】パワーオンリセット回路１５の変形例を示す回路図である。
【図６】パワーオンリセット回路１５の他の構成を示す回路図である。
【図７】図６に示すパワーオンリセット回路１５の変形例を示す回路図である。
【図８】トリプルウェル構造の半導体チップに形成されているバイポーラＮＰＮ型のトランジスタの構造を示す断面図である。
【図９】図８に示すバイポーラＮＰＮ型のトランジスタの形成領域を半導体チップ上方から眺めた上面図である。
【発明を実施するための形態】
【００２０】
図１は、パッシブ型のＲＦＩＤ（Radio Frequency Identification）タグ１００の構成を示すブロック図である。
【００２１】
ＲＦＩＤタグ１００は、リーダライタ２００から無線給電を受けると共に、リーダライタ２００との間で近距離無線通信を行う。
【００２２】
図１に示すように、ＲＦＩＤタグ１００は、整流回路１１、電源電圧生成回路１２、復調回路１３、変調回路１４、パワーオンリセット回路１５、制御回路１６、メモリ１７及びセンサ１８を含む半導体装置１０と、アンテナ２０と、を有する。
【００２３】
アンテナ２０は、リーダライタ２００から送信された給電用の電波を受け、この受信電波の強度に対応した高周波電力を半導体装置１０に供給する。また、アンテナ２０は、リーダライタ２００から送信されたコマンドコードを表す電波を受けた場合には、当該コマンドコードに対応した高周波信号を半導体装置１０に供給する。更に、アンテナ２０は、半導体装置１０から変調信号を受けた場合には、当該変調信号に対応した電波を放射する。
【００２４】
整流回路１１は、アンテナ２０から高周波電力を受けた場合に当該高周波電力を整流し、得られた直流電圧ＤＳを電源電圧生成回路１２に供給する。
【００２５】
電源電圧生成回路１２は、直流電圧ＤＳに基づき、復調回路１３、変調回路１４、パワーオンリセット回路１５、制御回路１６、メモリ１７及びセンサ１８を動作させる電源電圧ＶＤＤを生成して夫々に供給する。
【００２６】
電源電圧ＶＤＤを受けることで、復調回路１３、変調回路１４、パワーオンリセット回路１５、制御回路１６、メモリ１７及びセンサ１８は、夫々以下の動作を行う。
【００２７】
復調回路１３は、受信電波に対応した高周波信号をアンテナ２０から受けた場合に、当該高周波信号に対して復調処理を施すことによりコマンドコードを得て、これを制御回路１６に供給する。変調回路１４は、上記した電波の帯域に対応した搬送波信号を、制御回路１６から供給された情報データで変調した変調信号を生成し、これをアンテナ２０に供給する。
【００２８】
パワーオンリセット回路１５は、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐ以下である場合には、リセットを促す例えば論理レベル０のパワーオンリセット信号ＰＯＲを生成する。また、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐより高い場合には、パワーオンリセット回路１５は、リセット解除を促す例えば論理レベル１のパワーオンリセット信号ＰＯＲを生成する。パワーオンリセット回路１５は、生成したパワーオンリセット信号ＰＯＲを制御回路１６に供給する。
【００２９】
メモリ１７には、例えば製品としての各ＲＦＩＤタグ１００を表す識別情報が予め記憶されている。メモリ１７は、例えば不揮発性の半導体メモリであり、制御回路１６から供給された読出指令に応じて、自身に記憶されている識別情報を読み出し、これを識別データとして制御回路１６に供給する
センサ１８は、例えば、ＲＦＩＤタグ１００周囲の温度、湿度、照度、又は騒音レベル等の自然現象や人工物の機械的、電磁気的、熱的、音響的、化学的性質を検出し、検出内容を表すセンサデータを制御回路１６に供給する。
【００３０】
制御回路１６は、パワーオンリセット信号ＰＯＲがリセットを促す論理レベル０の状態にある間は、自身の動作を停止し、その後、パワーオンリセット信号ＰＯＲがリセット解除を促す論理レベル１に遷移したら、以下の動作を開始する。
【００３１】
すなわち、制御回路１６は、復調回路１３から供給されたコマンドコードに応じて、メモリ１７から識別データを読み出し、これを取り込むと共に、センサデータの取込みを行う。そして、制御回路１６は、識別データ及びセンサデータを変調回路１４に供給する。識別データ又はセンサデータを受けると、変調回路１４は、搬送波信号をこの識別データ又はセンサデータで変調した変調信号をアンテナ２０に供給することで、各データをリーダライタ２００に無線送信する。
【００３２】
以下に、上記したパワーオンリセット回路１５の動作について図２を参照しつつ詳細に説明する。尚、図２は、整流回路１１が電源電圧生成回路１２に直流電圧ＤＳの供給を開始した時点、つまり電源電圧生成回路１２に対する電源投入時点の前後での電源電圧ＶＤＤの電圧値の推移、及びパワーオンリセット信号ＰＯＲの波形を表すタイムチャートである。
【００３３】
ＲＦＩＤタグ１００が、リーダライタ２００からの電波が届かない領域に存在する場合には、電源電圧生成回路１２は直流電圧ＤＳの供給を受けられないので、電源電圧ＶＤＤの電圧値は０ボルトである。よって、ＲＦＩＤタグ１００の復調回路１３、変調回路１４、パワーオンリセット回路１５、制御回路１６、メモリ１７及びセンサ１８は動作停止状態にある。
【００３４】
その後、ＲＦＩＤタグ１００が、リーダライタ２００からの電波が届く領域に移動すると、整流回路１１が直流電圧ＤＳを電源電圧生成回路１２に供給開始、つまり電源電圧生成回路１２に対する電源投入が行われる。これにより、図２に示す電源投入時点ｔ１から電源電圧生成回路１２が電源電圧ＶＤＤの生成を開始する。よって、図２において太実線にて示すように、電源電圧ＶＤＤの電圧値が０ボルトの状態から徐々に上昇し、受信電波の強度に対応した電圧値Ｖｍｘに到る。
【００３５】
パワーオンリセット回路１５は、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐより低い場合には、図２に示すようにリセットを促す例えば論理レベル０のパワーオンリセット信号ＰＯＲを生成する。そして、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐ以上になった場合に、パワーオンリセット回路１５は、当該パワーオンリセット信号ＰＯＲを、図２に示すようにリセット解除を促す論理レベル１の状態に遷移させる。
【００３６】
図３は、パワーオンリセット回路１５の内部構成の一例を示す回路図である。
【００３７】
パワーオンリセット回路１５は、電流生成部１５１、電流比較部１５２及びリセット信号生成部１５３を有する。
【００３８】
電流生成部１５１は、分圧回路ＤＶ、ＮチャネルＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタＭ１及びＭ２を含む。電流比較部１５２は、ＰチャネルＭＯＳ型のトランジスタＭＣ１及びＭＣ２、ＮチャネルＭＯＳ型のトランジスタＭ３及びＭ４を含む。リセット信号生成部１５３は、ＰチャネルＭＯＳ型のトランジスタＭＣＰ１及びＮチャネルＭＯＳ型のトランジスタＭＣＮ１を含む。
【００３９】
図３において、電流生成部１５１の分圧回路ＤＶは、直列に接続された抵抗Ｒ１及びＲ２を含む。抵抗Ｒ１の一端には電源電圧ＶＤＤが印加されており、その他端は、抵抗Ｒ２の一端と、トランジスタＭ１の制御電極としてのゲート、及びドレインに接続されている。
【００４０】
尚、分圧回路ＤＶの抵抗Ｒ１は、トランジスタＭ１及びＭ２を弱反転領域で動作させるために、例えば１０Ｍ（メガ）オーム程度の高抵抗値を有する。また、抵抗Ｒ２は当該抵抗Ｒ１よりも低い抵抗値を有する。
【００４１】
トランジスタＭ１のドレイン及びゲートは、電流比較部１５２に含まれるトランジスタＭ４の制御電極としてのゲートに接続されている。抵抗Ｒ２の他端は、トランジスタＭ２の制御電極としてのゲート及びドレインに接続されていると共に、電流比較部１５２に含まれるトランジスタＭ３の制御電極としてのゲートに接続されている。トランジスタＭ１及びＭ２のソースには接地電圧ＧＮＤが印加されている。
【００４２】
かかる構成により、分圧回路ＤＶにおける抵抗Ｒ１の他端と抵抗Ｒ２の一端との接続点に生じた電圧Ｖ１が、トランジスタＭ１のゲート及びドレインに印加され、抵抗Ｒ２の他端に生じた電圧Ｖ２が、トランジスタＭ２のゲート及びドレインに印加される。すなわち、分圧回路ＤＶによって電源電圧ＶＤＤを分圧して得られた電圧Ｖ１が、トランジスタＭ１のゲート及びドレインに印加される。更に、分圧回路ＤＶによって電源電圧ＶＤＤを分圧して得られた、当該電圧Ｖ１より低い電圧Ｖ２が、トランジスタＭ２のゲート及びドレインに印加される。
【００４３】
尚、トランジスタＭ１及びＭ２としては、夫々のゲート長に対するゲート幅の比、いわゆるアスペクト比（Ｗ／Ｌ）［Ｗ：ゲート幅  Ｌ：ゲート長］が、Ｍ１のアスペクト比（Ｗ／Ｌ）M1に対してＭ２のアスペクト比（Ｗ／Ｌ）M2がｎ（ｎは１より大きい実数）倍となる構造を採用する。
【００４４】
電流比較部１５２のトランジスタＭＣ１及びＭＣ２各々のソースには電源電圧ＶＤＤが印加されており、夫々のゲートが互いに接続されている。トランジスタＭＣ１のゲート及びドレインはノードｎ１を介してトランジスタＭ３のドレインに接続されている。トランジスタＭＣ２のドレインは、ノードｎ２を介してトランジスタＭ４のドレインと、リセット信号生成部１５３のトランジスタＭＣＰ１及びＭＣＮ１各々のゲートと、に接続されている。トランジスタＭ３及びＭ４のソースには接地電圧ＧＮＤが印加されている。
【００４５】
上記した構成では、電流生成部１５１のトランジスタＭ１と電流比較部１５２のトランジスタＭ４とで、第１のカレントミラー回路が形成される。また、電流生成部１５１のトランジスタＭ２と、電流比較部１５２のトランジスタＭ３とで、第２のカレントミラー回路が形成される。更に、電流比較部１５２内では、トランジスタＭＣ１とトランジスタＭＣ２とで第３のカレントミラー回路が形成される。
【００４６】
リセット信号生成部１５３のトランジスタＭＣＰ１のソースには電源電圧ＶＤＤが印加されており、そのドレインは、ノードｎ３を介してトランジスタＭＣＮ１のドレインに接続されている。トランジスタＭＣＮ１のソースには接地電圧ＧＮＤが印加されている。
【００４７】
すなわち、リセット信号生成部１５３では、トランジスタＭＣＰ１及びＭＣＮ１によってインバータ回路が形成されており、このインバータ回路の出力を、ノードｎ３を介してパワーオンリセット信号ＰＯＲとして出力する。
【００４８】
以下に、図３に示すパワーオンリセット回路１５の動作について説明する。
【００４９】
まず、電流生成部１５１で生成される電流、つまりトランジスタＭ１に流れるドレイン電流としての電流Ｉ１、及びトランジスタＭ２に流れるドレイン電流としての電流Ｉ２について説明する。
【００５０】
図２に示すように、電源投入時点ｔ１の前後における、ＶＤＤの電圧値が閾値電圧Ｖｔｐよりも低い電圧期間ＬＶＰでは、抵抗Ｒ１が１０Ｍオーム程度の高抵抗であることから、抵抗Ｒ１及びＲ２には電流がほとんど流れない。
【００５１】
よって、この際、抵抗Ｒ２での電圧降下も僅かとなり、トランジスタＭ１のゲートに印加される電圧Ｖ１と、トランジスタＭ２のゲートに印加される電圧Ｖ２と、がほぼ等しくなる。これにより、トランジスタＭ１及びＭ２各々のゲート・ソース間電圧もほぼ等しくなる。また、トランジスタＭ１及びＭ２各々のゲート・ソース間電圧がトランジスタの閾値電圧よりも低いので、トランジスタＭ１及びＭ２は弱反転領域での動作状態となる。これにより、トランジスタＭ１に流れる電流Ｉ１及びトランジスタＭ２に流れる電流Ｉ２も共に微量となる。
【００５２】
尚、トランジスタＭ１及びＭ２のゲート・ソース間電圧がほぼ等しい場合、Ｍ１及びＭ２のうちでアスペクト比が大きい方に流れるドレイン電流、つまりトランジスタＭ２に流れるドレイン電流が、トランジスタＭ１に流れるドレイン電流より大きくなる。
【００５３】
すなわち、図２に示すように、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐよりも低い低電圧期間ＬＶＰでは、トランジスタＭ１及びＭ２に夫々流れる電流Ｉ１及びＩ２が、
Ｉ１＜Ｉ２
なる大小関係を維持しながら、図４に示すように電源電圧ＶＤＤの増加に伴い増加する。
【００５４】
一方、図２に示すように、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐ以上となる高電圧期間ＨＶＰでは、抵抗Ｒ１及びＲ２に流れる電流が大きくなる。この際、抵抗Ｒ２の電圧降下も大きくなり、その電圧降下の分だけトランジスタＭ１の方がＭ２よりもゲート・ソース間電圧が高くなる。よって、トランジスタＭ１及びＭ２のうちでゲート・ソース間電圧の高い方に流れるドレイン電流、つまりトランジスタＭ１に流れるドレイン電流が、トランジスタＭ２に流れるドレイン電流より大きくなる。
【００５５】
すなわち、電源電圧ＶＤＤの電圧値が高い高電圧期間ＨＶＰでは、図４に示すように、トランジスタＭ１に流れる電流Ｉ１と、トランジスタＭ２に流れる電流Ｉ２との大小関係は、
Ｉ１≧Ｉ２
となる。
【００５６】
次に、電流比較部１５２による電流Ｉ１及びＩ２の大小比較動作と、リセット信号生成部１５３によるリセット信号の生成動作について説明する。
【００５７】
電流生成部１５１のトランジスタＭ１と、電流比較部１５２のトランジスタＭ４とがカレントミラー回路を形成しているので、Ｍ１に流れる電流Ｉ１がＭ４に流れる電流Ｉ１Ｃとしてコピーされる。同様に、電流生成部１５１のトランジスタＭ２と、電流比較部１５２のトランジスタＭ３とがカレントミラー回路を形成しているので、Ｍ２に流れる電流Ｉ２がＭ３のドレイン電流としてコピーされる。この際、電流比較部１５２のトランジスタＭＣ１には、トランジスタＭ３に流れるドレイン電流と等しいドレイン電流が流れる。ここで、トランジスタＭＣ１及びＭＣ２は、カレントミラー回路を形成しているので、ＭＣ１に流れるドレイン電流が、ＭＣ２に流れる電流Ｉ２Ｃとしてコピーされる。
【００５８】
その結果、トランジスタＭＣ２が、トランジスタＭ２に流れる電流Ｉ２に対応した電流Ｉ２Ｃをノードｎ２に供給し、トランジスタＭ４が、トランジスタＭ１に流れる電流Ｉ１に対応した電流Ｉ１Ｃをノードｎ２から引き抜く。
【００５９】
よって、電流Ｉ２Ｃが電流Ｉ１Ｃよりも大きい場合、つまり電流Ｉ２が電流Ｉ１よりも大きい場合には、ノードｎ２の寄生容量が電源電圧ＶＤＤによって充電され、当該ノードｎ２は電源電圧ＶＤＤの状態に至る。すなわち、この際、電流比較部１５２は、電流Ｉ２が電流Ｉ１より大きいことを表す論理レベル１の信号として、電源電圧ＶＤＤを有する電流比較結果信号ＣＭをリセット信号生成部１５３に供給する。これにより、リセット信号生成部１５３のトランジスタＭＣＮ１がオン状態となり、当該トランジスタＭＣＮ１は、論理レベル０を表す接地電圧ＧＮＤをノードｎ３に印加する。よって、この際、リセット信号生成部１５３は、リセットを促す論理レベル０（ＧＮＤ）のパワーオンリセット信号ＰＯＲをノードｎ３を介して出力する。
【００６０】
一方、電流Ｉ２Ｃが電流Ｉ１Ｃ以下である場合、つまり電流Ｉ２が電流Ｉ１以下である場合には、ノードｎ２の寄生容量が放電し、当該ノードｎ２は接地電圧ＧＮＤの状態に至る。すなわち、この際、電流比較部１５２は、電流Ｉ２が電流Ｉ１以下であることを表す論理レベル０の信号として、接地電圧ＧＮＤを有する電流比較結果信号ＣＭをリセット信号生成部１５３に供給する。これにより、リセット信号生成部１５３のトランジスタＭＣＰ１がオン状態となり、当該トランジスタＭＣＰ１は、論理レベル１を表す電源電圧ＶＤＤをノードｎ３に印加する。よって、この際、リセット信号生成部１５３は、リセット解除を促す論理レベル１（ＶＤＤ）のパワーオンリセット信号ＰＯＲをノードｎ３を介して出力する。
【００６１】
すなわち、パワーオンリセット回路１５では、先ず、電流生成部１５１が、電源電圧ＶＤＤに基づき以下の２系統の電流Ｉ１及びＩ２を生成する。
【００６２】
つまり、電流生成部１５１は、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐより低い場合には、
Ｉ１＜Ｉ２
なる大小関係となり、電源電圧ＶＤＤの電圧値が閾値電圧以上となる場合には、
Ｉ１≧Ｉ２
なる大小関係となる電流Ｉ１及びＩ２を生成する。
【００６３】
次に、電流比較部１５２が電流Ｉ１及びＩ２の大小を比較し、その大小比較結果を表す電流比較結果信号ＣＭをリセット信号生成部１５３に供給する。つまり、電流比較部１５２は、電流Ｉ２が電流Ｉ１より大きい場合には電源電圧ＶＤＤを有する論理レベル１の電流比較結果信号ＣＭをノードｎ２を介してリセット信号生成部１５３に供給する。一方、電流Ｉ２が電流Ｉ１以下となる場合には、電流比較部１５２は、接地電圧ＧＮＤを有する論理レベル０の電流比較結果信号ＣＭをノードｎ２を介してリセット信号生成部１５３に供給する。
【００６４】
ここで、リセット信号生成部１５３は、電流比較結果信号ＣＭが論理レベル１（ＶＤＤ）の状態にある場合には論理レベル０、当該電流比較結果信号ＣＭが論理レベル０（ＧＮＤ）の状態にある場合には論理レベル１のパワーオンリセット信号ＰＯＲを生成する。すなわち、リセット信号生成部１５３は、電流比較結果信号ＣＭの位相を反転させた信号を、パワーオンリセット信号ＰＯＲとして生成する。
【００６５】
要するに、パワーオンリセット回路１５は、図２に示すように電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐより低い場合にはリセットを促す論理レベル０のパワーオンリセット信号ＰＯＲを生成する。一方、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐ以上となる場合には、パワーオンリセット回路１５は、リセット解除を促す論理レベル１のパワーオンリセット信号ＰＯＲを生成する。
【００６６】
ところで、パワーオンリセット回路１５において、パワーオンリセット信号ＰＯＲの論理レベルを「０」から「１」（又は「１」から「０」）に切り換える条件となる閾値電圧Ｖｔｐは、上記した電流Ｉ１及びＩ２によって設定される。
【００６７】
すなわち、図４に示すように、トランジスタＭ１に流れる電流Ｉ１と、トランジスタＭ２に流れる電流Ｉ２とが等しくなる際の電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐとなる。
【００６８】
ここで、トランジスタＭ１及びＭ２は弱反転領域で動作するので、そのドレイン電流Ｉｄは、以下のように表される。
【００６９】
【数１】
2019220884.tif 000003
Ｉ0：プロセス依存電流
Ｗ：ゲート幅（チャネル幅）
Ｌ：ゲート長（チャネル長）
ＶGS：ゲート・ソース間電圧
ＶTH：ＭＯＳトランジスタの閾値電圧
η：弱反転領域のプロセス依存定数
ＶT：熱電圧
尚、プロセス依存電流Ｉ0及び熱電圧ＶTは、夫々以下のように表される。
【００７０】
Ｉ0＝μ・ＣOX（η−１）ＶT2
ＶT＝ｋB・Ｔ／ｑ
μ：キャリア移動度
ＣOX：ＭＯＳトランジスタのゲート酸化膜容量
ｋB：ボルツマン定数
ｑ：電子の電荷
Ｔ：絶対温度
上記したドレイン電流Ｉｄを表す式をゲート・ソース間電圧ＶGSを表す式に直すと、
【００７１】
【数２】
2019220884.tif 000004
となる。
【００７２】
また、図３に示される電流生成部１５１の回路によると、トランジスタＭ２に流れる電流Ｉ２は、以下のように表される。
【００７３】
【数３】
2019220884.tif 000005
（Ｗ/Ｌ）M1：トランジスタＭ１のアスペクト比
（Ｗ/Ｌ）M2：トランジスタＭ２のアスペクト比
ＶGS1：トランジスタＭ１のゲート・ソース間電圧
ＶGS2：トランジスタＭ２のゲート・ソース間電圧
また、電源電圧ＶＤＤは、図３の回路図から以下のように表される。
【００７４】
ＶＤＤ＝ＶGS1+Ｒ１（Ｉ１+Ｉ２）
ここで、パワーオンリセット信号ＰＯＲの論理レベルが反転する時点で、電流Ｉ１及びＩ２は、
Ｉ１＝Ｉ２
となる。
【００７５】
そこで、上記した電源電圧ＶＤＤを表す数式の「Ｉ１」を「Ｉ２」に置き換え、更に、当該「Ｉ２」を、上記した電流Ｉ２を表す数式に置き換えると、電流Ｉ１と電流Ｉ２とが等しいときの電源電圧ＶＤＤの電圧値、つまり閾値電圧Ｖｔｐが、以下のように表される。
【００７６】
【数４】
2019220884.tif 000006
ここで、上記した閾値電圧Ｖｔｐを表す数式の第１項であるゲート・ソース間電圧ＶGS1は、周囲の温度が高くなるにつれて低電圧側に変動する、いわゆる負の温度特性を有する。また、当該数式の第２項に含まれる熱電圧ＶTは、周囲の温度が高くなるにつれて高電圧側に変動する、いわゆる正の温度特性を有する。
【００７７】
これにより、ゲート・ソース間電圧ＶGS1に生じる温度変動分と、熱電圧ＶTに生じる温度変動分とで、温度変動が打ち消されるので、その結果として閾値電圧Ｖｔｐに生じる温度変動が抑制される。具体的には、抵抗Ｒ１とＲ２との抵抗比、及びトランジスタＭ１のアスペクト比（Ｗ/Ｌ）M1とトランジスタＭ２のアスペクト比（Ｗ/Ｌ）M2との比「ｎ」を、温度変動分が相殺されるように設定した形態で、図３に示すパワーオンリセット回路１５を製造すれば良い。
【００７８】
よって、図３に示すパワーオンリセット回路１５によれば、環境温度に拘らず、確実に、電源投入に応じてリセットを促し、引き続きそのリセット状態を解除するパワーオンリセット信号を生成することが可能となる。
【００７９】
図５は、図３に示すパワーオンリセット回路１５の変形例を示す回路図である。尚、図５に示すパワーオンリセット回路１５では、電流比較部１５２及びリセット信号生成部１５３に代えて電流比較部１５２ａ及びリセット信号生成部１５３ａを採用したものであり、電流生成部１５１については、図３に示されるものと同一である。
【００８０】
また、図５に示すように、電流比較部１５２ａでは、トランジスタＭ３、Ｍ４、ＭＣ１及びＭＣ２の接続形態については図３に示すものと同一である、
ただし、電流比較部１５２ａでは、トランジスタＭ３のゲートには、電流生成部１５１のトランジスタＭ２ではなくＭ１のゲートが接続されており、トランジスタＭ４のゲートにトランジスタＭ２のゲートが接続されている。
【００８１】
よって、電流比較部１５２ａでは、トランジスタＭＣ２が、トランジスタＭ１に流れる電流Ｉ１に対応した電流Ｉ１Ｃをノードｎ２に供給し、トランジスタＭ４が、トランジスタＭ２に流れる電流Ｉ２に対応した電流Ｉ２Ｃをノードｎ２から引き抜く。
【００８２】
これにより、電流比較部１５２ａは、電流Ｉ２が電流Ｉ１より大きい場合には論理レベル０（ＧＮＤ）の電流比較結果信号ＣＭＸをリセット信号生成部１５３ａに供給する。一方、電流Ｉ２が電流Ｉ１以下である場合には論理レベル１（ＶＤＤ）の電流比較結果信号ＣＭＸをリセット信号生成部１５３ａに供給する。
【００８３】
よって、電流比較結果信号ＣＭＸは、電流比較結果信号ＣＭとは、電流Ｉ１及びＩ２同士の大小比較結果に対応した論理レベルの値が反転している。
【００８４】
そこで、図５に示すリセット信号生成部１５３ａでは、トランジスタＭＣＰ１及びＭＣＮ１からなる第１のインバータの後段に、ＰチャネルＭＯＳ型のトランジスタＭＣＰ２及びＮチャネルＭＯＳ型のトランジスタＭＣＮ２からなる第２のインバータを設けている。つまり、第２のインバータ（ＭＣＰ２、ＭＣＮ２）により、第１のインバータ（ＭＣＰ１、ＭＣＮ１）の出力信号をノードｎ３を介して受け、当該出力信号の論理レベルを反転させたものをパワーオンリセット信号ＰＯＲとして出力するのである。
【００８５】
図５に示される回路構成によれば、図３に示される構成を採用した場合と同様に、環境温度に拘らず、確実に、電源投入に応じてリセットを促し、引き続きそのリセットを解除するパワーオンリセットを施すことが可能となる。
【００８６】
尚、図３及び図５では、パワーオンリセット回路１５の全トランジスタをＭＯＳ型のトランジスタで構成したが、トランジスタＭ１〜Ｍ４については、バイポーラ型のトランジスタを採用しても良い。
【００８７】
図６は、かかる点に鑑みて為された図３に示されるパワーオンリセット回路１５の他の構成を示す回路図であり、図７は、図５に示されるパワーオンリセット回路１５の他の構成を示す回路図である。
【００８８】
尚、図６及び図７に示される構成では、電流生成部１５１に代えて電流生成部２５１を採用し、電流比較部１５２及び１５２ａに代えて電流比較部２５２及び２５２ａを採用している。この際、リセット信号生成部１５３及び１５３ａについては図３及び図５に示すものと同一である。
【００８９】
電流生成部２５１では、ＭＯＳ型のトランジスタＭ１及びＭ２をバイポーラＮＰＮ型のトランジスタＱ１及びＱ２に置き換えた点を除き図３及び図５に示す電流生成部１５１と同一の回路構成を有する。同様に、電流比較部２５２及び２５２ａについても、ＭＯＳ型のトランジスタＭ３及びＭ４をバイポーラＮＰＮ型のトランジスタＱ３及びＱ４に置き換えた点を除き図３及び図５に示す電流比較部２５２及び２５２ａと同一の回路構成を有する。
【００９０】
図６及び図７に示される電流生成部２５１には、電流生成部１５１と同様な分圧回路ＤＶ（Ｒ１、Ｒ２）が含まれている。この際、抵抗Ｒ１の一端に電源電圧ＶＤＤが印加されており、その他端に、トランジスタＱ１の制御電極としてのベース及びコレクタが接続されている。トランジスタＱ１のコレクタ及びベースは、電流比較部２５２（２５２ａ）に含まれるトランジスタＱ４（Ｑ３）の制御電極としてのベースに接続されている。また抵抗Ｒ２の他端に、トランジスタＱ２の制御電極としてのベース及びコレクタが接続されていると共に、電流比較部２５２（２５２ａ）のトランジスタＱ３（Ｑ４）のベースに接続されている。トランジスタＱ１及びＱ２のエミッタには接地電圧ＧＮＤが印加されている。
【００９１】
また、図６及び図７に示すように、電流比較部２５２及び２５２ａのトランジスタＱ３及びＱ４のエミッタには接地電圧ＧＮＤが印加されている。トランジスタＱ３のコレクタは、ノードｎ１を介してＭＯＳ型のトランジスタＭＣ１及びＭＣ２のゲートと、当該トランジスタＭＣ１のドレインと、に接続されている。トランジスタＱ４のコレクタは、ノードｎ２を介してトランジスタＭＣ２のドレインと、リセット信号生成部１５３及び１５３ａのＭＯＳ型のトランジスタＭＣＰ１及びＭＣＮ１のゲートに接続されている。
【００９２】
ところで、図６及び図７に示すように、ＭＯＳ型のトランジスタとバイポーラ型のトランジスタとを１つの半導体チップに共存させる場合、その半導体チップとして、例えばＣＭＯＳプロセスによるトリプルウェル構造を採用する。
【００９３】
図８は、トリプルウェル構造の半導体チップに形成されているバイポーラＮＰＮ型のトランジスタ（Ｑ１〜Ｑ４）の構造を示す断面図であり、図９は、このバイポーラＮＰＮ型のトランジスタの形成領域を半導体チップ上方から眺めた上面図である。
【００９４】
図８に示すように、バイポーラＮＰＮ型の各トランジスタは、ｐ型の半導体基板３１に形成されているｎ型のウェル３２に形成されている。ウェル３２の表面部には、トランジスタのコレクタＣを担うｎ型の高濃度拡散領域３４と、ｐ型のウェル３３とが形成されている。ｐ型のウェル３３の表面部には、トランジスタのエミッタＥを担うｎ型の高濃度拡散領域３５と、トランジスタのベースＢを担うｐ型の高濃度拡散領域３６と、が形成されている。
【００９５】
ここで、トランジスタＱ２のエミッタ領域の面積、つまり図９に示すように半導体チップ上方から眺めた高濃度拡散領域３５の面積は、トランジスタＱ１のエミッタ領域の面積のｎ（ｎは１より大きい実数）倍である。
【００９６】
以下に、図６及び図７のうちで図６に示すパワーオンリセット回路１５を抜粋して、動作について説明する。
【００９７】
まず、電流生成部２５１で生成される電流、つまりトランジスタＱ１に流れる電流Ｉ１、及びトランジスタＱ２に流れる電流Ｉ２について説明する。
【００９８】
尚、図６に示す回路で実際にトランジスタＱ１に流れる電流Ｉ１は、トランジスタＱ１のコレクタ電流ＩC1に、当該トランジスタＱ１のベースに流れ込むベース電流ＩB1及びトランジスタＱ４のベースに流れ込むベース電流ＩB4を加えたものである。同様に、トランジスタＱ２に流れる電流Ｉ２は、トランジスタＱ２のコレクタ電流ＩC2に、当該トランジスタＱ２のベースに流れ込むベース電流ＩB2及びトランジスタＱ３のベースに流れ込むベース電流ＩB3を加えたものである。
【００９９】
しかしながら、これらベース電流ＩB1〜ＩB4は、コレクタ電流Ｉc1及びＩc2に比べて極めて小さいので、以降、コレクタ電流Ｉc1をトランジスタＱ１に流れる電流Ｉ１、コレクタ電流Ｉc2をトランジスタＱ２に流れる電流Ｉ２として説明する。
【０１００】
図２に示すように、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐよりも低い電圧期間ＬＶＰでは、図３に示す回路と同様に、図６に示す抵抗Ｒ１及びＲ２には電流がほとんど流れない。
【０１０１】
よって、この際、抵抗Ｒ２での電圧降下も僅かとなり、トランジスタＱ１及びＱ２各々のベース・エミッタ間電圧もほぼ同一となる。
【０１０２】
尚、トランジスタＱ１及びＱ２各々のベース・エミッタ間電圧がほぼ等しい場合、エミッタ面積が大きい方に流れるコレクタ電流、つまりトランジスタＱ２に流れるコレクタ電流が、トランジスタＱ１に流れるコレクタ電流より大きくなる。
【０１０３】
すなわち、図２に示すように、電源電圧ＶＤＤの電圧値が低い低電圧期間ＬＶＰでは、トランジスタＱ１及びＱ２に夫々流れる電流Ｉ１及びＩ２は、
Ｉ１＜Ｉ２
なる大小関係を維持しながら、電源電圧ＶＤＤの増加に伴い増加する。
【０１０４】
一方、図２に示すように、電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐ以上となる高電圧期間ＨＶＰでは、抵抗Ｒ１及びＲ２に流れる電流が大きくなる。この際、抵抗Ｒ２の電圧降下も大きくなり、その電圧降下の分だけトランジスタＱ１の方がＱ２よりもベース・エミッタ間電圧が高くなる。よって、ベース・エミッタ間電圧の高いトランジスタＱ１の方が、トランジスタＱ２よりも大きなコレクタ電流が流れるようになる。
【０１０５】
すなわち、電源電圧ＶＤＤの電圧値が高い高電圧期間ＨＶＰでは、トランジスタＱ１に流れる電流Ｉ１と、トランジスタＱ２に流れる電流Ｉ２との大小関係は、
Ｉ１≧Ｉ２
となる。
【０１０６】
次に、電流比較部２５２による電流Ｉ１及びＩ２の大小比較動作と、リセット信号生成部１５３によるリセット信号の生成動作について説明する。
【０１０７】
電流生成部２５１のトランジスタＱ１と、電流比較部２５２のトランジスタＱ４とがカレントミラー回路を形成しているので、Ｑ１に流れる電流Ｉ１がＱ４に流れる電流Ｉ１Ｃとしてコピーされる。同様に、電流生成部２５１のトランジスタＱ２と、電流比較部２５２のトランジスタＱ３とがカレントミラー回路を形成しているので、Ｑ２に流れる電流Ｉ２がＱ３に流れるコレクタ電流としてコピーされる。この際、電流比較部２５２のトランジスタＭＣ１には、トランジスタＱ３に流れるコレクタ電流と等しいドレイン電流が流れる。ここで、トランジスタＭＣ１及びＭＣ２は、カレントミラー回路を形成しているので、ＭＣ１に流れるドレイン電流が、ＭＣ２に流れる電流Ｉ２Ｃとしてコピーされる。
【０１０８】
その結果、トランジスタＭＣ２が、トランジスタＱ２に流れる電流Ｉ２に対応した電流Ｉ２Ｃをノードｎ２に供給し、トランジスタＱ４が、トランジスタＱ１に流れる電流Ｉ１に対応した電流Ｉ１Ｃをノードｎ２から引き抜く。
【０１０９】
よって、電流Ｉ２Ｃが電流Ｉ１Ｃよりも大きい場合、つまり電流Ｉ２が電流Ｉ１よりも大きい場合には、ノードｎ２の寄生容量が電源電圧ＶＤＤによって充電され、当該ノードｎ２は電源電圧ＶＤＤの状態に至る。すなわち、この際、電流比較部２５２は、電流Ｉ２が電流Ｉ１より大きいことを表す論理レベル１の信号として、電源電圧ＶＤＤを有する電流比較結果信号ＣＭをリセット信号生成部１５３に供給する。これにより、リセット信号生成部１５３のトランジスタＭＣＮ１がオン状態となり、当該トランジスタＭＣＮ１は、論理レベル０を表す接地電圧ＧＮＤをノードｎ３に印加する。よって、この際、リセット信号生成部１５３は、リセットを促す論理レベル０（ＧＮＤ）のパワーオンリセット信号ＰＯＲをノードｎ３を介して出力する。
【０１１０】
一方、電流Ｉ２Ｃが電流Ｉ１Ｃ以下である場合、つまり電流Ｉ２が電流Ｉ１以下である場合には、ノードｎ２の寄生容量が放電し、当該ノードｎ２は接地電圧ＧＮＤの状態に至る。すなわち、この際、電流比較部２５２は、電流Ｉ２が電流Ｉ１以下であることを表す論理レベル０の信号として、接地電圧ＧＮＤを有する電流比較結果信号ＣＭをリセット信号生成部１５３に供給する。これにより、リセット信号生成部１５３のトランジスタＭＣＰ１がオン状態となり、当該トランジスタＭＣＰ１は、論理レベル１を表す電源電圧ＶＤＤをノードｎ３に印加する。よって、この際、リセット信号生成部１５３は、リセット解除を促す論理レベル１（ＶＤＤ）のパワーオンリセット信号ＰＯＲをノードｎ３を介して出力する。
【０１１１】
すなわち、図６に示されるパワーオンリセット回路１５では、電流生成部２５１が、電源電圧ＶＤＤの電圧値に対応した以下の２系統の電流Ｉ１及びＩ２を生成する。
【０１１２】
この際、電流生成部２５１は、電源電圧ＶＤＤの電圧値が閾値電圧より低い場合には、
Ｉ１＜Ｉ２
なる大小関係となり、電源電圧ＶＤＤの電圧値が閾値電圧以上となる場合には、
Ｉ１≧Ｉ２
なる大小関係となる電流Ｉ１及びＩ２を生成する。
【０１１３】
次に、電流比較部２５２が電流Ｉ１及びＩ２の大小を比較し、その大小比較結果を表す電流比較結果信号ＣＭをリセット信号生成部１５３に供給する。
【０１１４】
つまり、電流比較部２５２は、電流Ｉ２が電流Ｉ１より大きい場合には電源電圧ＶＤＤを有する論理レベル１の電流比較結果信号ＣＭをノードｎ２を介してリセット信号生成部１５３に供給する。一方、電流Ｉ２が電流Ｉ１以下となる場合には、電流比較部２５２は、接地電圧ＧＮＤを有する論理レベル０の電流比較結果信号ＣＭをノードｎ２を介してリセット信号生成部１５３に供給する。
【０１１５】
ここで、リセット信号生成部１５３は、電流比較結果信号ＣＭが論理レベル１（ＶＤＤ）の状態にある場合には論理レベル０、当該電流比較結果信号ＣＭが論理レベル０（ＧＮＤ）の状態にある場合には論理レベル１のパワーオンリセット信号ＰＯＲを生成する。
【０１１６】
ところで、図６に示す構成からなるパワーオンリセット回路１５でも、パワーオンリセット信号ＰＯＲの論理レベルを「０」から「１」（又は「１」から「０」）に切り換える条件となる閾値電圧Ｖｔｐは、上記した電流Ｉ１及びＩ２によって設定される。
【０１１７】
すなわち、トランジスタＱ１に流れる電流Ｉ１と、トランジスタＱ２に流れる電流Ｉ２とが等しくなる際の電源電圧ＶＤＤの電圧値が閾値電圧Ｖｔｐとなる。
【０１１８】
ここで、バイポーラＮＰＮ型のトランジスタＱ１及びＱ２に流れるコレクタ電流ＩCは、以下のように表される。
【０１１９】
ＩC＝ＩE−ＩB≒ＩE＝ＩS・［exp（ＶBE／ＶT）−１］≒ＩS・exp（ＶBE／ＶT）
ＩE：エミッタ電流
ＩB：ベース電流
ＶBE：ベース・エミッタ間電圧
ＶT：熱電圧
ＩS：飽和電流
尚、熱電圧ＶTは、以下のように表される。
【０１２０】
ＶT＝ｋB・Ｔ／ｑ
ｋB：ボルツマン定数
ｑ：電子の電荷
Ｔ：絶対温度
上記したコレクタ電流ＩCを表す式をベース・エミッタ間電圧ＶBEを表す式に直すと、
ＶBE＝ＶT・ln（ＩC／ＩS）
ＩS∝ＡE
ＡE：エミッタ面積
となる。
【０１２１】
また、図６に示される電流生成部２５１の回路によると、トランジスタＱ２に流れるコレクタ電流としての電流Ｉ２は、以下のように表される。
【０１２２】
【数５】
2019220884.tif 000007
ＶBE1：トランジスタＱ１のベース・エミッタ間電圧
ＶBE2：トランジスタＱ２のベース・エミッタ間電圧
ＩS1：トランジスタＱ１の飽和電流
ＩS2：トランジスタＱ２の飽和電流
ｎ：Ｑ２及びＱ１のエミッタ面積比
また、電源電圧ＶＤＤは、図６の回路図から以下のように表される。
【０１２３】
ＶＤＤ＝ＶBE1+Ｒ１（Ｉ１+Ｉ２）
ここで、パワーオンリセット信号ＰＯＲの論理レベルが反転する時点で、電流Ｉ１及びＩ２は、
Ｉ１＝Ｉ２
となる。
【０１２４】
そこで、上記した電源電圧ＶＤＤを表す数式の「Ｉ１」を「Ｉ２」に置き換え、更に、当該「Ｉ２」を、上記した電流Ｉ２を表す数式に置き換えると、電流Ｉ１と電流Ｉ２とが等しいときの電源電圧ＶＤＤの電圧値、つまり閾値電圧Ｖｔｐが、以下のように表される。
【０１２５】
【数６】
2019220884.tif 000008
ここで、上記した閾値電圧Ｖｔｐを表す数式の第１項であるベース・エミッタ間電圧ＶBE1は、周囲の温度が高くなるにつれて低電圧側に変動する、いわゆる負の温度特性を有する。また、当該数式の第２項に含まれる熱電圧ＶTは、周囲の温度が高くなるにつれて高電圧側に変動する、いわゆる正の温度特性を有する。
【０１２６】
すなわち、ベース・エミッタ間電圧ＶBE1に生じる温度変動分と、熱電圧ＶTに生じる温度変動分とで、温度変動分が打ち消されるので、その結果として閾値電圧Ｖｔｐに生じる温度変動が抑制される。具体的には、抵抗Ｒ１とＲ２との抵抗比、及びトランジスタＱ１及びＱ２のエミッタ面積比「ｎ」を、温度変動分が相殺されるように設定した形態で、図６に示すパワーオンリセット回路１５を製造すれば良い。
【０１２７】
更に、図６に示すように、トランジスタＱ１及びＱ２としてバイポーラＮＰＮ型のトランジスタを採用した構成によれば、上記した閾値電圧Ｖｔｐを表す数式から明らかなように、製造に伴う変動要因が存在しない。
【０１２８】
よって、図６に示すパワーオンリセット回路１５の構成を採用した場合には、製造バラツキ及び環境温度に拘らず、確実に、電源投入に応じてリセットを促し、引き続きそのリセットを解除するパワーオンリセット信号を生成することが可能となる。
【０１２９】
要するに、パワーオンリセット回路を含む半導体装置として、以下の分圧回路、第１及び第２のトランジスタ、電流比較部、及びリセット信号生成部を含むものを採用すれば良いのである。
【０１３０】
すなわち、分圧回路（Ｒ１、Ｒ２）は、電源電圧（ＶＤＤ）を分圧して互いに異なる電圧値を有する第１の電圧（Ｖ１）及び第２の電圧（Ｖ２）を得る。第１のトランジスタ（Ｍ１又はＱ１）は、第１の電圧を制御電極（ゲート又はベース）で受けて第１の電流（Ｉ１）を生成する。第２のトランジスタ（Ｍ２又はＱ２）は、第２の電圧を制御電極（ゲート又はベース）で受けて第２の電流（Ｉ２）を生成する。電流比較部（１５２、１５２ａ、２５２、２５２ａ）は、第１の電流と前記第２の電流との大きさを比較して比較結果を表す電流比較結果信号（ＣＭ、ＣＭＸ）を生成する。リセット信号生成部（１５３、１５３ａ）は、電流比較結果信号に基づきリセットを促す第１のレベル又はリセット解除を促す第２のレベルを有するパワーオンリセット信号（ＰＯＲ）を生成する。
【符号の説明】
【０１３１】
１５              パワーオンリセット回路
１５１、２５１    電流生成部
１５２、２５２    電流比較部
１５３            リセット信号生成部
ＤＶ              分圧回路
Ｒ１、Ｒ２        抵抗
Ｍ１、Ｍ２        ＮチャネルＭＯＳ型のトランジスタ
Ｑ１、Ｑ２        バイポーラＮＰＮ型のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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