(57)【要約】      （修正有）【課題】分周比を切り替え可能であり、かつ、消費電流を低減することが可能な分周回路を提供すること。【解決手段】データ入力端子、クロック入力端子、非反転出力端子及び反転出力端子を有する第１〜第ｎ（ｎは４以上の整数）のＤ型フリップフロップと、第ｎ及び第ｎ−１のＤ型フリップフロップの反転出力端子が入力されるＡＮＤ回路と、第ｎ−３及び第ｎ−１のＤ型フリップフロップの非反転出力端子の一方を選択して第ｎのＤ型フリップフロップのデータ入力端子に出力するセレクターとを備え、第１〜第ｎのＤ型フリップフロップのクロック入力端子には、共通のクロック信号が入力され、ＡＮＤ回路から出力される信号は、第１のＤ型フリップフロップのデータ入力端子に入力され、１からｎ−２までの各々の整数ｋに対して、第ｋのＤ型フリップフロップの非反転出力端子から出力される信号は、第ｋ＋１のＤ型フリップフロップのデータ入力端子に入力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
４以上の整数ｎに対して、データ入力端子、クロック入力端子、非反転出力端子及び反転出力端子を有する第１〜第ｎのＤ型フリップフロップと、
前記第ｎのＤ型フリップフロップの前記反転出力端子から出力される信号及び前記第ｎ−１のＤ型フリップフロップの前記反転出力端子から出力される信号が入力されるＡＮＤ回路と、
前記第ｎ−３のＤ型フリップフロップの前記非反転出力端子から出力される信号及び前記第ｎ−１のＤ型フリップフロップの前記非反転出力端子から出力される信号の一方を選択して前記第ｎのＤ型フリップフロップの前記データ入力端子に出力するセレクターと、を備え、
前記第１〜第ｎのＤ型フリップフロップの前記クロック入力端子には、共通のクロック信号が入力され、
前記ＡＮＤ回路から出力される信号は、前記第１のＤ型フリップフロップの前記データ入力端子に入力され、
１からｎ−２までの各々の整数ｋに対して、前記第ｋのＤ型フリップフロップの前記非反転出力端子から出力される信号は、前記第ｋ＋１のＤ型フリップフロップの前記データ入力端子に入力される、分周回路。
【請求項２】
前記第１〜第ｎのＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップである、請求項１に記載の分周回路。
【請求項３】
前記ＡＮＤ回路及び前記第１のＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップの入力段が２入力ＡＮＤロジックに置き換えられた構成であり、
前記セレクター及び前記第ｎのＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップの入力段が２入力選択ロジックに置き換えられた構成であり、
前記第２〜第ｎ−１のＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップである、請求項１に記載の分周回路。
【請求項４】
前記整数ｎは４である、請求項１乃至３のいずれか一項に記載の分周回路。
【請求項５】
請求項４に記載の分周回路である第１の分周回路と、
前記クロック信号を２分周、３分周、４分周及び６分周する第２の分周回路と、
前記第１の分周回路及び前記第２の分周回路に前記クロック信号を供給するクロック信号生成回路と、を備えている、発振器。
【請求項６】
請求項５に記載の発振器を備えている、電子機器。
【請求項７】
請求項５に記載の発振器を備えている、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周回路、発振器、電子機器及び移動体に関する。
【背景技術】
【０００２】
特許文献１には、ＰＬＬ（Phase Locked Loop）と、１から１２８までの複数の分周比でＰＬＬ出力を分周して得られた複数の分周クロックを切り替えて出力する分周回路と、を備えたクロック生成回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２９６９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のクロック生成回路が備える分周回路では、並列に設けられた複数の分周器からの信号がマルチプレクサーによって選択されるため、複数の分周器が並列に動作する必要があり、消費電流が増大するおそれがある。
【課題を解決するための手段】
【０００５】
本発明に係る分周回路の一態様は、
４以上の整数ｎに対して、データ入力端子、クロック入力端子、非反転出力端子及び反転出力端子を有する第１〜第ｎのＤ型フリップフロップと、
前記第ｎのＤ型フリップフロップの前記反転出力端子から出力される信号及び前記第ｎ−１のＤ型フリップフロップの前記反転出力端子から出力される信号が入力されるＡＮＤ回路と、
前記第ｎ−３のＤ型フリップフロップの前記非反転出力端子から出力される信号及び前記第ｎ−１のＤ型フリップフロップの前記非反転出力端子から出力される信号の一方を選択して前記第ｎのＤ型フリップフロップの前記データ入力端子に出力するセレクターと、を備え、
前記第１〜第ｎのＤ型フリップフロップの前記クロック入力端子には、共通のクロック信号が入力され、
前記ＡＮＤ回路から出力される信号は、前記第１のＤ型フリップフロップの前記データ入力端子に入力され、
１からｎ−２までの各々の整数ｋに対して、前記第ｋのＤ型フリップフロップの前記非反転出力端子から出力される信号は、前記第ｋ＋１のＤ型フリップフロップの前記データ入力端子に入力される。
【０００６】
前記分周回路の一態様において、
前記第１〜第ｎのＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップであってもよい。
【０００７】
前記分周回路の一態様において、
前記ＡＮＤ回路及び前記第１のＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップの入力段が２入力ＡＮＤロジックに置き換えられた構成であり、
前記セレクター及び前記第ｎのＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップの入力段が２入力選択ロジックに置き換えられた構成であり、
前記第２〜第ｎ−１のＤ型フリップフロップは、Ｅ−ＴＳＰＣ型のフリップフロップで
あってもよい。
【０００８】
前記分周回路の一態様において、
前記整数ｎは４であってもよい。
【０００９】
本発明に係る発振器の一態様は、
前記分周回路の一態様である第１の分周回路と、
前記クロック信号を２分周、３分周、４分周及び６分周する第２の分周回路と、
前記第１の分周回路及び前記第２の分周回路に前記クロック信号を供給するクロック信号生成回路と、を備えている。
【００１０】
本発明に係る電子機器の一態様は、
前記発振器の一態様を備えている。
【００１１】
本発明に係る移動体の一態様は、
前記発振器の一態様を備えている。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の分周回路の構成を示す図。
【図２】整数ｎが４である場合の分周回路の構成例を示す図。
【図３】選択信号がローレベルのときの分周回路のタイミングチャート図。
【図４】選択信号がハイレベルのときの分周回路のタイミングチャート図。
【図５】比較例の分周回路の構成を示す図。
【図６】第２実施形態の分周回路におけるＤ型フリップフロップの構成例を示す図。
【図７】第３実施形態の分周回路の構成を示す図。
【図８】ＡＮＤ付きフリップフロップの構成例を示す図。
【図９】セレクター付きフリップフロップの構成例を示す図。
【図１０】第１変形例の分周回路におけるＤ型フリップフロップの構成例を示す図。
【図１１】第２変形例の分周回路におけるＡＮＤ付きフリップフロップの構成例を示す図。
【図１２】第２変形例の分周回路におけるセレクター付きフリップフロップの構成例を示す図。
【図１３】本実施形態の発振器の機能ブロック図。
【図１４】第１出力分周回路２２８の構成例を示す図。
【図１５】本実施形態の電子機器の機能ブロック図。
【図１６】本実施形態の電子機器の外観の一例を示す図。
【図１７】本実施形態の移動体の一例を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１４】
１．分周回路
１−１．第１実施形態
図１は、第１実施形態の分周回路の構成を示す図である。図１に示すように、第１実施形態の分周回路１は、ＡＮＤ回路１０、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎ及びセレクター３０を含む。ｎは４以上の整数である。また、本実施形態の分周回路１は、インバーター回路４０を含んでもよい。
【００１５】
インバーター回路４０は、クロック信号ＣＫが入力され、クロック信号ＣＫの論理レベルが反転されたクロック信号ＣＫＸを出力する。
【００１６】
第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎの各々は、データ入力端子Ｄ、クロック入力端子Ｃ、非反転出力端子Ｑ及び反転出力端子ＱＸを有する。第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎのクロック入力端子Ｃには、共通のクロック信号ＣＫＸが入力される。そして、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎの各々は、クロック入力端子Ｃに入力されるクロック信号ＣＫＸの立ち下がりエッジ、すなわち、クロック信号ＣＫの立ち上がりエッジで、データ入力端子Ｄから入力される信号及びその論理反転信号を保持し、保持しているこれらの信号を非反転出力端子Ｑ及び反転出力端子ＱＸからそれぞれ出力する。
【００１７】
ＡＮＤ回路１０は、第ｎのＤ型フリップフロップ２０−ｎの反転出力端子ＱＸから出力される信号ＱｎＸ及び第ｎ−１のＤ型フリップフロップ２０−（ｎ−１）の反転出力端子ＱＸから出力される信号Ｑｎ−１Ｘが入力され、これら２つの信号の論理積信号である信号Ｄ１を出力する。
【００１８】
ＡＮＤ回路１０から出力される信号Ｄ１は、第１のＤ型フリップフロップ２０−１のデータ入力端子Ｄに入力される。
【００１９】
１からｎ−２までの各々の整数ｋに対して、第ｋのＤ型フリップフロップ２０−ｋの非反転出力端子Ｑから出力される信号Ｑｋは、第ｋ＋１のＤ型フリップフロップ２０−（ｋ＋１）のデータ入力端子Ｄに入力される。
【００２０】
セレクター３０は、選択信号ＳＥＬに基づいて、第ｎ−３のＤ型フリップフロップ２０−（ｎ−３）の非反転出力端子Ｑから出力される信号Ｑｎ−３及び第ｎ−１のＤ型フリップフロップ２０−（ｎ−１）の非反転出力端子Ｑから出力される信号Ｑｎ−１の一方を選択して第ｎのＤ型フリップフロップ２０−ｎのデータ入力端子Ｄに出力する。図１の例では、セレクター３０は、選択信号ＳＥＬがローレベルのときは信号Ｑｎ−３を選択して出力し、選択信号ＳＥＬがハイレベルのときは信号Ｑｎ−１を選択して出力する。
【００２１】
第ｎのＤ型フリップフロップ２０−ｎの非反転出力端子Ｑから出力される信号Ｑｋは、クロック信号ＯＵＴとして分周回路１から出力される。
【００２２】
第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎは、例えば、各部がＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成され、データ入力端子Ｄから入力される信号又はクロック入力端子Ｃから入力されるクロック信号ＣＫＸの論理レベルの変化点を除いて電源からグランドへの電流が流れないスタティックなフリップフロップであってもよい。
【００２３】
なお、分周回路１は、第１のＤ型フリップフロップ２０−１〜第ｎの２０−ｎの各々が、クロック入力端子Ｃに入力されるクロック信号の立ち上がりエッジで、データ入力端子Ｄから入力される信号を保持するＤ型のフリップフロップに置き換えられるとともに、インバーター回路４０がバッファー回路に置き換えられた構成であってもよい。
【００２４】
図２は、整数ｎが４である場合の分周回路１の構成例を示す図である。図２において、図１と同じ構成要素には同じ符号が付されている。図２に示す分周回路１の動作について、図３及び図４を用いて説明する。
【００２５】
図３は、図２に示す分周回路１において、選択信号ＳＥＬがローレベルのときの分周回路１の動作を説明するためのタイミングチャート図である。選択信号ＳＥＬがローレベルのとき、セレクター３０は信号Ｑ１を選択して信号Ｄ４として出力する。図３において、時刻ｔ０よりも前では、信号Ｑ１〜Ｑ４はローレベルであり、信号Ｑ３Ｘ，Ｑ４Ｘはハイレベルであるものとする。信号Ｑ３Ｘ，Ｑ４Ｘがハイレベルであるため信号Ｄ１はハイレベルであり、信号Ｑ１がローレベルであるため信号Ｄ４はローレベルである。
【００２６】
まず、時刻ｔ０において、信号Ｄ１がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ１がローレベルからハイレベルに変化する。これにより、信号Ｄ４がローレベルからハイレベルに変化する。
【００２７】
次に、時刻ｔ１において、信号Ｑ１がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ２がローレベルからハイレベルに変化する。また、信号Ｄ４がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ４（クロック信号ＯＵＴ）がローレベルからハイレベルに変化し、信号Ｑ４Ｘがハイレベルからローレベルに変化する。これにより、信号Ｄ１がハイレベルからローレベルに変化する。
【００２８】
次に、時刻ｔ２において、信号Ｄ１がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ１がハイレベルからローレベルに変化する。これにより、信号Ｄ４がハイレベルからローレベルに変化する。また、信号Ｑ２がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ３がローレベルからハイレベルに変化し、信号Ｑ３Ｘがハイレベルからローレベルに変化する。
【００２９】
次に、時刻ｔ３において、信号Ｑ１がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ２がハイレベルからローレベルに変化する。また、信号Ｄ４がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ４（クロック信号ＯＵＴ）がハイレベルからローレベルに変化し、信号Ｑ４Ｘがローレベルからハイレベルに変化する。
【００３０】
次に、時刻ｔ４において、信号Ｑ２がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ３がハイレベルからローレベルに変化し、信号Ｑ３Ｘがローレベルからハイレベルに変化する。これにより、信号Ｄ１がローレベルからハイレベルに変化する。
【００３１】
そして、分周回路１は、時刻ｔ５から時刻ｔ１０までは時刻ｔ０から時刻ｔ５までと同様の動作を行い、時刻ｔ１０から時刻ｔ１３までは時刻ｔ０から時刻ｔ３までと同様の動作を行う。また、時刻ｔ１３以降も、分周回路１は同様の動作を繰り返す。その結果、クロック信号ＯＵＴは、クロック信号ＣＫの２周期分ローレベルとなった後にクロック信号ＣＫの３周期分ハイレベルとなる波形が繰り返される。したがって、選択信号ＳＥＬがローレベルのとき、クロック信号ＯＵＴは、クロック信号ＣＫが５分周された信号となる。
【００３２】
図４は、図２に示す分周回路１において、選択信号ＳＥＬがハイレベルのときの分周回路１の動作を説明するためのタイミングチャート図である。選択信号ＳＥＬがハイレベルのとき、セレクター３０は信号Ｑ３を選択して信号Ｄ４として出力する。図４において、時刻ｔ０よりも前では、信号Ｑ１〜Ｑ４はローレベルであり、信号Ｑ３Ｘ，Ｑ４Ｘはハイレベルであるものとする。信号Ｑ３Ｘ，Ｑ４Ｘがハイレベルであるため信号Ｄ１はハイレベルであり、信号Ｑ１がローレベルであるため信号Ｄ４はローレベルである。
【００３３】
まず、時刻ｔ０において、信号Ｄ１がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ１がローレベルからハイレベルに変化する。
【００３４】
次に、時刻ｔ１において、信号Ｑ１がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ２がローレベルからハイレベルに変化する。
【００３５】
次に、時刻ｔ２において、信号Ｑ２がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ３がローレベルからハイレベルに変化し、信号Ｑ３Ｘがハイレベルからローレベルに変化する。これにより、信号Ｄ４がローレベルからハイレベルに変化し、信号Ｄ１がハイレベルからローレベルに変化する。
【００３６】
次に、時刻ｔ３において、信号Ｄ１がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ１がハイレベルからローレベルに変化する。また、信号Ｄ４がハイレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ４（クロック信号ＯＵＴ）がローレベルからハイレベルに変化し、信号Ｑ４Ｘがハイレベルからローレベルに変化する。
【００３７】
次に、時刻ｔ４において、信号Ｑ１がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ２がハイレベルからローレベルに変化し、信号Ｑ３Ｘがローレベルからハイレベルに変化する。
【００３８】
次に、時刻ｔ５において、信号Ｑ２がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ３がハイレベルからローレベルに変化し、信号Ｑ３Ｘがローレベルからハイレベルに変化する。これにより、信号Ｄ４がハイレベルからローレベルに変化する。
【００３９】
次に、時刻ｔ６において、信号Ｄ４がローレベルであるので、クロック信号ＣＫＸの立ち下がりエッジで、信号Ｑ４（クロック信号ＯＵＴ）がハイレベルからローレベルに変化し、信号Ｑ４Ｘがローレベルからハイレベルに変化する。これにより、信号Ｄ１がローレベルからハイレベルに変化する。
【００４０】
そして、分周回路１は、時刻ｔ７から時刻ｔ１３まで時刻ｔ０から時刻ｔ６までと同様の動作を行い、時刻ｔ１３以降も同様の動作を繰り返す。その結果、クロック信号ＯＵＴは、クロック信号ＣＫの３周期分ローレベルとなった後にクロック信号ＣＫの４周期分ハイレベルとなる波形が繰り返される。したがって、選択信号ＳＥＬがハイレベルのとき、クロック信号ＯＵＴは、クロック信号ＣＫが７分周された信号となる。
【００４１】
以上の通り、図２に示した分周回路１は、選択信号ＳＥＬがローレベルのときは信号Ｑ１を信号Ｄ４として選択することによりクロック信号ＣＫを５分周したクロック信号ＯＵＴを出力し、選択信号ＳＥＬがハイレベルのときは信号Ｑ３を信号Ｄ４として選択することによりクロック信号ＣＫを７分周したクロック信号ＯＵＴを出力する。すなわち、図２に示した分周回路１は、図５に示す比較例の分周回路１０００と論理的に等価である。図５に示す比較例の分周回路１０００では、５分周回路１００１が、クロック信号ＣＫがインバーター回路１０４０によって論理反転されたクロック信号ＣＫＸを５分周した信号を出力し、７分周回路１００２がクロック信号ＣＫＸを７分周した信号を出力し、セレクター１０３０が、選択信号ＳＥＬに基づいて、５分周回路１００１から出力される信号又はと７分周回路１００２から出力される信号を選択してクロック信号ＯＵＴとして出力する。
【００４２】
図２に示した分周回路１を図５に示す比較例の分周回路１０００と比較すると、ＡＮＤ回路１０は、ＡＮＤ回路１０１０及びＡＮＤ回路１０２０として機能する。また、第１のＤ型フリップフロップ２０−１は、Ｄ型フリップフロップ１０１１及びＤ型フリップフロ
ップ１０２１として機能する。また、第２のＤ型フリップフロップ２０−２は、Ｄ型フリップフロップ１０１２及びＤ型フリップフロップ１０２２として機能する。また、第３のＤ型フリップフロップ２０−３は、Ｄ型フリップフロップ１０１３及びＤ型フリップフロップ１０２３として機能する。また、第４のＤ型フリップフロップ２０−４は、Ｄ型フリップフロップ１０１２及びＤ型フリップフロップ１０２４として機能する。そのため、図２に示した分周回路１は、比較例の分周回路１０００よりも、ＡＮＤ回路が１つ少なく、Ｄ型フリップフロップが３つ少ない構成で、比較例の分周回路１０００と同じ機能を実現している。そして、図２に示した分周回路１においてインバーター回路４０が駆動するＭＯＳトランジスターは、比較例の分周回路１０００においてインバーター回路１０４０が駆動するＭＯＳトランジスターよりも３つ少ないので、インバーター回路４０のサイズを小さくすることもできる。したがって、図２に示した分周回路１は、比較例の分周回路１０００と同じく、選択信号ＳＥＬに応じて分周比を５又は７に切り替えることが可能であり、かつ、比較例の分周回路１０００よりも消費電流や回路面積を低減することが可能である。
【００４３】
図２に示した分周回路１は、整数ｎが４である場合の分周回路１であるから、一般化すると、４以上の任意の整数ｎに対して、第１実施形態の分周回路１は、選択信号ＳＥＬに応じて分周比を２ｎ−３又は２ｎ−１に切り替えることが可能であり、かつ、消費電流や回路面積を低減することが可能である。
【００４４】
また、図１に示したように、第１実施形態の分周回路１では、第ｎ−１のＤ型フリップフロップ２０−（ｎ−１）又は第ｎのＤ型フリップフロップ２０−（ｎ−１）から第１のＤ型フリップフロップ２０−１への信号経路には組み合わせ回路としてＡＮＤ回路１０のみが存在する。さらに、第ｎ−３のＤ型フリップフロップ２０−（ｎ−３）又は第ｎ−１のＤ型フリップフロップ２０−（ｎ−１）から第ｎのＤ型フリップフロップ２０−ｎへの信号経路には組み合わせ回路としてセレクター３０のみが存在する。したがって、第１実施形態の分周回路１によれば、例えば、第ｎ−１のＤ型フリップフロップ２０−（ｎ−１）又は第ｎのＤ型フリップフロップ２０−（ｎ−１）から第１のＤ型フリップフロップ２０−１への信号経路にセレクター３０及びＡＮＤ回路１０が存在するように分周回路を構成した場合と比較して、動作速度を高めることができる。すなわち、第１実施形態の分周回路１によれば、高い周波数のクロック信号ＣＫを分周することが可能である。
【００４５】
１−２．第２実施形態
第２実施形態の分周回路１の構成は、図１に示した第２実施形態の分周回路１と同様であり、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎがＥ−ＴＳＰＣ（Extended True Single Phase Clock）型のフリップフロップである。
【００４６】
図６は、第２実施形態の分周回路１における第ｋのＤ型フリップフロップ２０−ｋの構成例を示す図である。ｋは１からｎまでの任意の整数である。図６に示すように、第ｋのＤ型フリップフロップ２０−ｋは、Ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスターである４個のＰＭＯＳトランジスター１００，１０１，１０２，１０３及びＮチャネル型のＭＯＳトランジスターである４個のＮＭＯＳトランジスター１０４，１０５，１０６，１０７を含む。
【００４７】
ＰＭＯＳトランジスター１００，１０１，１０２，１０３の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１０４，１０５，１０６，１０７の各々のソースにはグラウンド電圧が供給される。
【００４８】
データ入力端子Ｄは、ＰＭＯＳトランジスター１００のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１０４のゲート、ＮＭＯＳト
ランジスター１０５のゲート及びＰＭＯＳトランジスター１０２のゲートと電気的に接続されている。
【００４９】
ＰＭＯＳトランジスター１００のドレインは、ＮＭＯＳトランジスター１０４のドレイン及びＰＭＯＳトランジスター１０１のゲートと電気的に接続されている。
【００５０】
ＰＭＯＳトランジスター１０１のドレインは、ＮＭＯＳトランジスター１０５のドレイン及びＮＭＯＳトランジスター１０６のゲートと電気的に接続されている。
【００５１】
ＰＭＯＳトランジスター１０２のドレインは、ＮＭＯＳトランジスター１０６のドレイン、ＰＭＯＳトランジスター１０３のゲート、ＮＭＯＳトランジスター１０７のゲート及び反転出力端子ＱＸと電気的に接続されている。
【００５２】
ＰＭＯＳトランジスター１０３のドレインは、ＮＭＯＳトランジスター１０７のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【００５３】
このように構成されている第ｋのＤ型フリップフロップ２０−ｋでは、クロック入力端子Ｃから入力されるクロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１０４がオンし、データ入力端子Ｄから入力される信号が論理反転された信号が、ＰＭＯＳトランジスター１００のドレインとＮＭＯＳトランジスター１０４のドレインとが接続されるノードＮ１に伝搬する。また、ＮＭＯＳトランジスター１０５がオンし、ノードＮ１の信号が論理反転された信号が、ＰＭＯＳトランジスター１０１のドレインとＮＭＯＳトランジスター１０５のドレインとが接続されるノードＮ２に伝搬する。
【００５４】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１０２がオンし、ノードＮ２の信号が論理反転された信号が、ＰＭＯＳトランジスター１０２のドレインとＮＭＯＳトランジスター１０６のドレインとが接続されるノードＮ３に伝搬する。また、ノードＮ３の信号が論理反転された信号が、ＰＭＯＳトランジスター１０３のドレインとＮＭＯＳトランジスター１０７のドレインとが接続されるノードＮ４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１０４，１０５がオフするため、データ入力端子Ｄから入力される信号はノードＮ２まで伝搬せず、ノードＮ３，Ｎ４の信号が保持される。
【００５５】
このように、図６に示す第ｋのＤ型フリップフロップ２０−ｋは、クロック入力端子Ｃから入力されるクロック信号ＣＫＸの立ち下がりエッジで、データ入力端子Ｄから入力される信号が論理反転された信号をノードＮ３に保持するとともに、データ入力端子Ｄから入力される信号をノードＮ４に保持し、ノードＮ３，Ｎ４に保持している信号を反転出力端子ＱＸ及び非反転出力端子Ｑから出力する。
【００５６】
以上に説明した第２実施形態の分周回路１によれば、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎがＥ−ＴＳＰＣ型のフリップフロップであるので、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎがスタティックなフリップフロップで構成された場合と比較して、回路面積が低減されるとともに動作速度が向上する。
【００５７】
１−３．第３実施形態
図７は、第３実施形態の分周回路の構成を示す図である。図７において、図１と同様の構成要素には同じ符号が付されている。図７に示すように、第３実施形態の分周回路１は、図１に示した第１実施形態の分周回路１に対して、ＡＮＤ回路１０及び第１のＤ型フリップフロップ２０−１がＡＮＤ付きフリップフロップ５０に置き換えられ、セレクター３
０及び第ｎのＤ型フリップフロップ２０−ｎが、セレクター付きフリップフロップ６０に置き換えられている。
【００５８】
ＡＮＤ付きフリップフロップ５０は、第１データ入力端子Ｉ１、第２データ入力端子Ｉ２、クロック入力端子Ｃ、非反転出力端子Ｑ及び反転出力端子ＱＸを有する。ＡＮＤ付きフリップフロップ５０は、第１データ入力端子Ｉ１に信号ＱｎＸが入力され、第２データ入力端子Ｉ２に信号Ｑｎ−１Ｘが入力され、クロック入力端子Ｃにクロック信号ＣＫＸが入力される。そして、ＡＮＤ付きフリップフロップ５０は、クロック入力端子Ｃに入力されるクロック信号ＣＫＸの立ち下がりエッジ、すなわち、クロック信号ＣＫの立ち上がりエッジで、第１データ入力端子Ｉ１から入力される信号ＱｎＸと第２データ入力端子Ｉ２から入力される信号Ｑｎ−１Ｘとの論理積信号及びその論理反転信号を保持し、保持しているこれらの信号を非反転出力端子Ｑ及び反転出力端子ＱＸからそれぞれ出力する。
【００５９】
セレクター付きフリップフロップ６０は、第１データ入力端子Ｉ１、第２データ入力端子Ｉ２、第１選択入力端子Ｓ１、第２選択入力端子Ｓ２、クロック入力端子Ｃ、非反転出力端子Ｑ及び反転出力端子ＱＸを有する。セレクター付きフリップフロップ６０は、第１データ入力端子Ｉ１に信号Ｑｎ−３が入力され、第２データ入力端子Ｉ２に信号Ｑｎ−１が入力され、第１選択入力端子Ｓ１に選択信号ＳＥＬが入力され、第２選択入力端子Ｓ２に選択信号ＳＥＬが論理反転された選択信号ＳＥＬＸが入力され、クロック入力端子Ｃにクロック信号ＣＫＸが入力される。そして、セレクター付きフリップフロップ６０は、クロック入力端子Ｃに入力されるクロック信号ＣＫＸの立ち下がりエッジ、すなわち、クロック信号ＣＫの立ち上がりエッジで、選択信号ＳＥＬがローレベルのときは第１データ入力端子Ｉ１から入力される信号Ｑｎ−３を選択し、選択信号ＳＥＬＸがローレベル、すなわち、選択信号ＳＥＬがハイレベルのときは第２データ入力端子Ｉ２から入力される信号Ｑｎ−１を選択し、選択した信号及びその論理反転信号を保持し、保持しているこれらの信号を非反転出力端子Ｑ及び反転出力端子ＱＸからそれぞれ出力する。
【００６０】
そして、本実施形態では、ＡＮＤ付きフリップフロップ５０は、Ｅ−ＴＳＰＣ型のフリップフロップの入力段が２入力ＡＮＤロジックに置き換えられた構成であり、セレクター付きフリップフロップ６０は、Ｅ−ＴＳＰＣ型のフリップフロップの入力段が２入力選択ロジックに置き換えられた構成である。また、第２のＤ型フリップフロップ２０−２〜第ｎ−１のＤ型フリップフロップ２０−（ｎ−１）は、第２実施形態と同様、図６に示したＥ−ＴＳＰＣ型のフリップフロップである。
【００６１】
図８は、ＡＮＤ付きフリップフロップ５０の構成例を示す図である。図８に示ように、ＡＮＤ付きフリップフロップ５０は、５個のＰＭＯＳトランジスター１１１，１１２，１１３，１２０，１２１及び４個のＮＭＯＳトランジスター１１４，１１５，１１６，１１７を含む。
【００６２】
ＰＭＯＳトランジスター１１１，１１２，１１３，１２０，１２１の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１１４，１１５，１１６，１１７の各々のソースにはグラウンド電圧が供給される。
【００６３】
第１データ入力端子Ｉ１は、ＰＭＯＳトランジスター１２０のゲートと電気的に接続されている。また、第２データ入力端子Ｉ２は、ＰＭＯＳトランジスター１２１のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１１４のゲート、ＮＭＯＳトランジスター１１５のゲート及びＰＭＯＳトランジスター１１２のゲートと電気的に接続されている。
【００６４】
ＰＭＯＳトランジスター１２０のドレインは、ＰＭＯＳトランジスター１２１のドレイ
ン、ＮＭＯＳトランジスター１１４のドレイン及びＰＭＯＳトランジスター１１１のゲートと電気的に接続されている。
【００６５】
ＰＭＯＳトランジスター１１１のドレインは、ＮＭＯＳトランジスター１１５のドレイン及びＮＭＯＳトランジスター１１６のゲートと電気的に接続されている。
【００６６】
ＰＭＯＳトランジスター１１２のドレインは、ＮＭＯＳトランジスター１１６のドレイン、ＰＭＯＳトランジスター１１３のゲート、ＮＭＯＳトランジスター１１７のゲート及び反転出力端子ＱＸと電気的に接続されている。
【００６７】
ＰＭＯＳトランジスター１１３のドレインは、ＮＭＯＳトランジスター１１７のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【００６８】
このように構成されているＡＮＤ付きフリップフロップ５０は、図６に示したＥ−ＴＳＰＣ型のフリップフロップの入力段を構成するＰＭＯＳトランジスター１００が、ＰＭＯＳトランジスター１２０，１２１によって構成される２入力ＡＮＤロジックに置き換えられた構成である。
【００６９】
そして、クロック入力端子Ｃから入力されるクロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１１４がオンし、第１データ入力端子Ｉ１から入力される信号ＱｎＸと第２データ入力端子Ｉ２から入力される信号Ｑｎ−１Ｘとの論理積信号が論理反転された信号が、ＰＭＯＳトランジスター１２０のドレイン及びＰＭＯＳトランジスター１２１のドレインとＮＭＯＳトランジスター１１４のドレインとが接続されるノードＮ１１に伝搬する。また、ＮＭＯＳトランジスター１１５がオンし、ノードＮ１１の信号が論理反転された信号が、ＰＭＯＳトランジスター１１１のドレインとＮＭＯＳトランジスター１１５のドレインとが接続されるノードＮ１２に伝搬する。
【００７０】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１１２がオンし、ノードＮ１２の信号が論理反転された信号が、ＰＭＯＳトランジスター１１２のドレインとＮＭＯＳトランジスター１１６のドレインとが接続されるノードＮ１３に伝搬する。また、ノードＮ１３の信号が論理反転された信号が、ＰＭＯＳトランジスター１１３のドレインとＮＭＯＳトランジスター１１７のドレインとが接続されるノードＮ１４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１１４，１１５がオフするため、第１データ入力端子Ｉ１から入力される信号ＱｎＸ及び第２データ入力端子Ｉ２から入力される信号Ｑｎ−１ＸはノードＮ１２まで伝搬せず、ノードＮ１３，Ｎ１４の信号が保持される。
【００７１】
このように、図８に示すＡＮＤ付きフリップフロップ５０は、クロック入力端子Ｃから入力されるクロック信号ＣＫＸの立ち下がりエッジで、第１データ入力端子Ｉ１から入力される信号ＱｎＸと第２データ入力端子Ｉ２から入力される信号Ｑｎ−１Ｘとの論理積信号が論理反転された信号をノードＮ１３に保持するとともに、当該論理積信号をノードＮ１４に保持し、ノードＮ１３，Ｎ１４に保持している信号を反転出力端子ＱＸ及び非反転出力端子Ｑから出力する。したがって、ＡＮＤ付きフリップフロップ５０は、図１に示したＡＮＤ回路１０及び第１のＤ型フリップフロップ２０−１と同じ論理を実現することができる。
【００７２】
図９は、セレクター付きフリップフロップ６０の構成例を示す図である。図９に示すように、セレクター付きフリップフロップ６０は、７個のＰＭＯＳトランジスター１３１，１３２，１３３，１４０，１４１，１４２，１４３及び４個のＮＭＯＳトランジスター１３４，１３５，１３６，１３７を含む。
【００７３】
ＰＭＯＳトランジスター１３１，１３２，１３３，１４２，１４３の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１３４，１３５，１３６，１３７の各々のソースにはグラウンド電圧が供給される。
【００７４】
第１データ入力端子Ｉ１は、ＰＭＯＳトランジスター１４０のゲートと電気的に接続されている。また、第２データ入力端子Ｉ２は、ＰＭＯＳトランジスター１４１のゲートと電気的に接続されている。また、第１選択入力端子Ｓ１は、ＰＭＯＳトランジスター１４２のゲートと電気的に接続されている。また、第２選択入力端子Ｓ２は、ＰＭＯＳトランジスター１４３のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１３４のゲート、ＮＭＯＳトランジスター１３５のゲート及びＰＭＯＳトランジスター１３２のゲートと電気的に接続されている。
【００７５】
ＰＭＯＳトランジスター１４２のドレインは、ＰＭＯＳトランジスター１４０のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１４３のドレインは、ＰＭＯＳトランジスター１４１のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１４０のドレインは、ＰＭＯＳトランジスター１４１のドレイン、ＮＭＯＳトランジスター１３４のドレイン及びＰＭＯＳトランジスター１３１のゲートと電気的に接続されている。
【００７６】
ＰＭＯＳトランジスター１３１のドレインは、ＮＭＯＳトランジスター１３５のドレイン及びＮＭＯＳトランジスター１３６のゲートと電気的に接続されている。
【００７７】
ＰＭＯＳトランジスター１３２のドレインは、ＮＭＯＳトランジスター１３６のドレイン、ＰＭＯＳトランジスター１３３のゲート、ＮＭＯＳトランジスター１３７のゲート及び反転出力端子ＱＸと電気的に接続されている。
【００７８】
ＰＭＯＳトランジスター１３３のドレインは、ＮＭＯＳトランジスター１３７のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【００７９】
このように構成されているセレクター付きフリップフロップ６０は、図６に示したＥ−ＴＳＰＣ型のフリップフロップの入力段を構成するＰＭＯＳトランジスター１００が、ＰＭＯＳトランジスター１４０，１４１，１４２，１４３によって構成される２入力選択ロジックに置き換えられた構成である。
【００８０】
そして、クロック入力端子Ｃから入力されるクロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１１４がオンし、第１選択入力端子Ｓ１から入力される選択信号ＳＥＬがローレベルであれば、第１データ入力端子Ｉ１から入力される信号Ｑｎ−３が、ＰＭＯＳトランジスター１４０のドレイン及びＰＭＯＳトランジスター１４１のドレインとＮＭＯＳトランジスター１３４のドレインとが接続されるノードＮ２１に伝搬する。また、クロック信号ＣＫＸがハイレベルのとき、第２選択入力端子Ｓ２から入力される選択信号ＳＥＬＸがローレベル、すなわち、選択信号ＳＥＬがハイレベルであれば、第２データ入力端子Ｉ２から入力される信号Ｑｎ−１がノードＮ２１に伝搬する。また、ＮＭＯＳトランジスター１３５がオンし、ノードＮ２１の信号が論理反転された信号が、ＰＭＯＳトランジスター１３１のドレインとＮＭＯＳトランジスター１３５のドレインとが接続されるノードＮ２２に伝搬する。
【００８１】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１３２がオンし、ノードＮ２２の信号が論理反転された信号が、ＰＭＯＳトランジスター１３２のドレインとＮＭＯＳトランジスター１３６のドレインとが接続されるノードＮ２３に伝搬する。ま
た、ノードＮ２３の信号が論理反転された信号が、ＰＭＯＳトランジスター１３３のドレインとＮＭＯＳトランジスター１３７のドレインとが接続されるノードＮ２４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１３４，１３５がオフするため、第１データ入力端子Ｉ１から入力される信号Ｑｎ−３及び第２データ入力端子Ｉ２から入力される信号Ｑｎ−１はノードＮ２２まで伝搬せず、ノードＮ２３，Ｎ２４の信号が保持される。
【００８２】
このように、図９に示すセレクター付きフリップフロップ６０は、クロック入力端子Ｃから入力されるクロック信号ＣＫＸの立ち下がりエッジで、第１データ入力端子Ｉ１から入力される信号Ｑｎ−３又は第２データ入力端子Ｉ２から入力される信号Ｑｎ−１が論理反転された信号をノードＮ２３に保持するとともに、信号Ｑｎ−３又は信号Ｑｎ−１をノードＮ２４に保持し、ノードＮ２３，Ｎ２４に保持している信号を反転出力端子ＱＸ及び非反転出力端子Ｑから出力する。したがって、セレクター付きフリップフロップ６０は、図１に示したセレクター３０及び第ｎのＤ型フリップフロップ２０−ｎと同じ論理を実現することができる。
【００８３】
以上に説明した第３実施形態の分周回路１によれば、ＡＮＤ回路１０及び第１のＤ型フリップフロップ２０−１がＡＮＤ付きフリップフロップ５０に置き換えられ、セレクター３０及び第ｎのＤ型フリップフロップ２０−ｎがセレクター付きフリップフロップ６０に置き換えられているので、第２実施形態の分周回路１よりも回路面積が低減されるとともに動作速度が向上する。
【００８４】
１−４．変形例
［第１変形例］
上記の第２実施形態では、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎは、Ｅ−ＴＳＰＣ型のフリップフロップであったが、ＴＳＰＣ（True Single Phase Clock）型のフリップフロップであってもよい。
【００８５】
図１０は、この第１変形例の分周回路１における第ｋのＤ型フリップフロップ２０−ｋの構成例を示す図である。ｋは１からｎまでの任意の整数である。図１０に示すように、第ｋのＤ型フリップフロップ２０−ｋは、６個のＰＭＯＳトランジスター１５０，１５１，１５２，１５３，１５４，１５５及び５個のＮＭＯＳトランジスター１５６，１５７，１５８，１５９，１６０を含む。
【００８６】
ＰＭＯＳトランジスター１５０，１５１，１５２，１５３の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１５７，１５８，１５９，１６０の各々のソースにはグラウンド電圧が供給される。
【００８７】
データ入力端子Ｄは、ＰＭＯＳトランジスター１５０のゲート及びＮＭＯＳトランジスター１６０のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１５６のゲート、ＮＭＯＳトランジスター１５７のゲート、ＰＭＯＳトランジスター１５１のゲート及びＰＭＯＳトランジスター１５５のゲートと電気的に接続されている。
【００８８】
ＰＭＯＳトランジスター１５０のドレインは、ＮＭＯＳトランジスター１５６のドレイン及びＰＭＯＳトランジスター１５４のゲートと電気的に接続されている。また、ＮＭＯＳトランジスター１５６のソースは、ＮＭＯＳトランジスター１６０のドレインと電気的に接続されている。
【００８９】
ＰＭＯＳトランジスター１５１のドレインは、ＰＭＯＳトランジスター１５４のソース
と電気的に接続されている。また、ＰＭＯＳトランジスター１５４のドレインは、ＮＭＯＳトランジスター１５７のドレイン、ＰＭＯＳトランジスター１５２のゲート及びＮＭＯＳトランジスター１５８のゲートと電気的に接続されている。
【００９０】
ＰＭＯＳトランジスター１５２のドレインは、ＰＭＯＳトランジスター１５５のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１５５のドレインは、ＮＭＯＳトランジスター１５８のドレイン、ＰＭＯＳトランジスター１５３のゲート、ＮＭＯＳトランジスター１５９のゲート及び反転出力端子ＱＸと電気的に接続されている。
【００９１】
ＰＭＯＳトランジスター１５３のドレインは、ＮＭＯＳトランジスター１５９のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【００９２】
このように構成されている第ｋのＤ型フリップフロップ２０−ｋでは、クロック入力端子Ｃから入力されるクロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１５６がオンし、データ入力端子Ｄから入力される信号が論理反転された信号が、ＰＭＯＳトランジスター１５０のドレインとＮＭＯＳトランジスター１５６のドレインとが接続されるノードＮ３１に伝搬する。また、ＮＭＯＳトランジスター１５７がオンし、ノードＮ３１の信号が論理反転された信号が、ＰＭＯＳトランジスター１５４のドレインとＮＭＯＳトランジスター１５７のドレインとが接続されるノードＮ３２に伝搬する。
【００９３】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１５５がオンし、ノードＮ３２の信号が論理反転された信号が、ＰＭＯＳトランジスター１５５のドレインとＮＭＯＳトランジスター１５８のドレインとが接続されるノードＮ３３に伝搬する。また、ノードＮ３３の信号が論理反転された信号が、ＰＭＯＳトランジスター１５３のドレインとＮＭＯＳトランジスター１５９のドレインとが接続されるノードＮ３４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１５６，１５７がオフするため、データ入力端子Ｄから入力される信号はノードＮ３２まで伝搬せず、ノードＮ３３，Ｎ３４の信号が保持される。
【００９４】
このように、図１０に示す第ｋのＤ型フリップフロップ２０−ｋは、クロック入力端子Ｃから入力されるクロック信号ＣＫＸの立ち下がりエッジで、データ入力端子Ｄから入力される信号が論理反転された信号をノードＮ３３に保持するとともに、データ入力端子Ｄから入力される信号をノードＮ３４に保持し、ノードＮ３３，Ｎ３４に保持している信号を反転出力端子ＱＸ及び非反転出力端子Ｑから出力する。
【００９５】
この第１変形例の分周回路１によれば、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎがＴＳＰＣ型のフリップフロップであるので、第１のＤ型フリップフロップ２０−１〜第ｎのＤ型フリップフロップ２０−ｎがスタティックなフリップフロップで構成された場合と比較して、回路面積が低減されるとともに動作速度が向上する。
【００９６】
また、図１０に示すＴＳＰＣ型のフリップフロップでは、データ入力端子Ｄから入力される信号の論理レベルの変化点及びクロック入力端子Ｃから入力されるクロック信号ＣＫＸの論理レベルの変化点を除いて、電源からグランドへと流れる貫通電流が発生しない。これに対して、図６に示したＥ−ＴＳＰＣ型のフリップフロップでは、データ入力端子Ｄから入力される信号の論理レベルの変化点及びクロック入力端子Ｃから入力されるクロック信号ＣＫＸの論理レベルの変化点以外にも、電源からグランドへと流れる貫通電流が発生し得る。したがって、第１変形例の分周回路１によれば、第２実施形態の分周回路１よりも消費電流を低減することができる。一方、第２実施形態の分周回路１によれば、第１変形例の分周回路１よりも回路面積が低減されるとともに動作速度が向上する。
【００９７】
［第２変形例］
上記の第３実施形態では、ＡＮＤ付きフリップフロップ５０及びセレクター付きフリップフロップ６０は、それぞれＥ−ＴＳＰＣ型のフリップフロップの入力段が２入力ＡＮＤロジック及び２入力選択ロジックに置き換えられた構成であったが、ＴＳＰＣ型のフリップフロップの入力段が２入力ＡＮＤロジック及び２入力選択ロジックに置き換えられた構成であってもよい。
【００９８】
図１１は、この第２変形例の分周回路１におけるＡＮＤ付きフリップフロップ５０の構成例を示す図である。図１１に示すように、ＡＮＤ付きフリップフロップ５０は、７個のＰＭＯＳトランジスター１６１，１６２，１６３，１６４，１６５，１７０，１７１及び６個のＮＭＯＳトランジスター１６６，１６７，１６８，１６９，１７２，１７３を含む。
【００９９】
ＰＭＯＳトランジスター１６１，１６２，１６３，１７０，１７１の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１６７，１６８，１６９，１７３の各々のソースにはグラウンド電圧が供給される。
【０１００】
第１データ入力端子Ｉ１は、ＰＭＯＳトランジスター１７０のゲート及びＮＭＯＳトランジスター１７２のゲートと電気的に接続されている。また、第２データ入力端子Ｉ２は、ＰＭＯＳトランジスター１７１のゲート及びＮＭＯＳトランジスター１７３のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１６６のゲート、ＮＭＯＳトランジスター１６７のゲート、ＰＭＯＳトランジスター１６１のゲート及びＰＭＯＳトランジスター１６５のゲートと電気的に接続されている。
【０１０１】
ＰＭＯＳトランジスター１７０のドレインは、ＮＭＯＳトランジスター１６６のドレイン、ＰＭＯＳトランジスター１７１のドレイン及びＰＭＯＳトランジスター１６４のゲートと電気的に接続されている。また、ＮＭＯＳトランジスター１６６のソースは、ＮＭＯＳトランジスター１７２のドレインと電気的に接続されている。また、ＮＭＯＳトランジスター１７２のソースは、ＮＭＯＳトランジスター１７３のドレインと電気的に接続されている。
【０１０２】
ＰＭＯＳトランジスター１６１のドレインは、ＰＭＯＳトランジスター１６４のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１６４のドレインは、ＮＭＯＳトランジスター１６７のドレイン、ＰＭＯＳトランジスター１６２のゲート及びＮＭＯＳトランジスター１６８のゲートと電気的に接続されている。
【０１０３】
ＰＭＯＳトランジスター１６２のドレインは、ＰＭＯＳトランジスター１６５のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１６５のドレインは、ＮＭＯＳトランジスター１６８のドレイン、ＰＭＯＳトランジスター１６３のゲート、ＮＭＯＳトランジスター１６９のゲート及び反転出力端子ＱＸと電気的に接続されている。
【０１０４】
ＰＭＯＳトランジスター１６３のドレインは、ＮＭＯＳトランジスター１６９のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【０１０５】
このように構成されているＡＮＤ付きフリップフロップ５０は、図１０に示したＴＳＰＣ型のフリップフロップの入力段を構成するＰＭＯＳトランジスター１５０及びＮＭＯＳトランジスター１６０が、ＰＭＯＳトランジスター１７０，１７１及びＮＭＯＳトランジスター１７２，１７３によって構成される２入力ＡＮＤロジックに置き換えられた構成である。
【０１０６】
そして、クロック入力端子Ｃから入力されるクロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１６６がオンし、第１データ入力端子Ｉ１から入力される信号ＱｎＸと第２データ入力端子Ｉ２から入力される信号Ｑｎ−１Ｘとの論理積信号が論理反転された信号が、ＰＭＯＳトランジスター１７０のドレイン及びＰＭＯＳトランジスター１７１のドレインとＮＭＯＳトランジスター１６６のドレインとが接続されるノードＮ４１に伝搬する。また、ＮＭＯＳトランジスター１６７がオンし、ノードＮ４１の信号が論理反転された信号が、ＰＭＯＳトランジスター１６４のドレインとＮＭＯＳトランジスター１６７のドレインとが接続されるノードＮ４２に伝搬する。
【０１０７】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１６５がオンし、ノードＮ４２の信号が論理反転された信号が、ＰＭＯＳトランジスター１６５のドレインとＮＭＯＳトランジスター１６８のドレインとが接続されるノードＮ４３に伝搬する。また、ノードＮ４３の信号が論理反転された信号が、ＰＭＯＳトランジスター１６３のドレインとＮＭＯＳトランジスター１６９のドレインとが接続されるノードＮ４４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１６６，１６７がオフするため、第１データ入力端子Ｉ１から入力される信号ＱｎＸ及び第２データ入力端子Ｉ２から入力される信号Ｑｎ−１ＸはノードＮ４２まで伝搬せず、ノードＮ４３，Ｎ４４の信号が保持される。
【０１０８】
このように、図１１に示すＡＮＤ付きフリップフロップ５０は、クロック入力端子Ｃから入力されるクロック信号ＣＫＸの立ち下がりエッジで、第１データ入力端子Ｉ１から入力される信号ＱｎＸと第２データ入力端子Ｉ２から入力される信号Ｑｎ−１Ｘとの論理積信号が論理反転された信号をノードＮ４３に保持するとともに、当該論理積信号をノードＮ４４に保持し、ノードＮ４３，Ｎ４４に保持している信号を反転出力端子ＱＸ及び非反転出力端子Ｑから出力する。したがって、ＡＮＤ付きフリップフロップ５０は、図１に示したＡＮＤ回路１０及び第１のＤ型フリップフロップ２０−１と同じ論理を実現することができる。
【０１０９】
図１２は、第２変形例の分周回路１におけるセレクター付きフリップフロップ６０の構成例を示す図である。図１２に示すように、セレクター付きフリップフロップ６０は、９個のＰＭＯＳトランジスター１８１，１８２，１８３，１８４，１８５，１９０，１９１，１９２，１９３及び８個のＮＭＯＳトランジスター１８６，１８７，１８８，１８９，１９４，１９５，１９６，１９７を含む。
【０１１０】
ＰＭＯＳトランジスター１８１，１８２，１８３，１９２，１９３の各々のソースには電源電圧が供給され、ＮＭＯＳトランジスター１８７，１８８，１８９，１９６，１９７の各々のソースにはグラウンド電圧が供給される。
【０１１１】
第１データ入力端子Ｉ１は、ＰＭＯＳトランジスター１９０のゲート及びＮＭＯＳトランジスター１９４のゲートと電気的に接続されている。また、第２データ入力端子Ｉ２は、ＰＭＯＳトランジスター１９１のゲート及びＮＭＯＳトランジスター１９５のゲートと電気的に接続されている。また、第１選択入力端子Ｓ１は、ＰＭＯＳトランジスター１９２のゲート及びＮＭＯＳトランジスター１９７のゲートと電気的に接続されている。また、第２選択入力端子Ｓ２は、ＰＭＯＳトランジスター１９３のゲート及びＮＭＯＳトランジスター１９６のゲートと電気的に接続されている。また、クロック入力端子Ｃは、ＮＭＯＳトランジスター１８６のゲート、ＮＭＯＳトランジスター１８７のゲート、ＰＭＯＳトランジスター１８１のゲート及びＰＭＯＳトランジスター１８５のゲートと電気的に接続されている。
【０１１２】
ＰＭＯＳトランジスター１９２のドレインは、ＰＭＯＳトランジスター１９０のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１９３のドレインは、ＰＭＯＳトランジスター１９１のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１９０のドレインは、ＮＭＯＳトランジスター１８６のドレイン、ＰＭＯＳトランジスター１９１のドレイン及びＰＭＯＳトランジスター１８４のゲートと電気的に接続されている。また、ＮＭＯＳトランジスター１８６のソースは、ＮＭＯＳトランジスター１９４のドレイン及びＮＭＯＳトランジスター１９５のドレインと電気的に接続されている。また、ＮＭＯＳトランジスター１９４のソースは、ＮＭＯＳトランジスター１９６のドレインと電気的に接続されている。また、ＮＭＯＳトランジスター１９５のソースは、ＮＭＯＳトランジスター１９７のドレインと電気的に接続されている。
【０１１３】
ＰＭＯＳトランジスター１８１のドレインは、ＰＭＯＳトランジスター１８４のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１８４のドレインは、ＮＭＯＳトランジスター１８７のドレイン、ＰＭＯＳトランジスター１８２のゲート及びＮＭＯＳトランジスター１８８のゲートと電気的に接続されている。
【０１１４】
ＰＭＯＳトランジスター１８２のドレインは、ＰＭＯＳトランジスター１８５のソースと電気的に接続されている。また、ＰＭＯＳトランジスター１８５のドレインは、ＮＭＯＳトランジスター１８８のドレイン、ＰＭＯＳトランジスター１８３のゲート、ＮＭＯＳトランジスター１８９のゲート及び反転出力端子ＱＸと電気的に接続されている。
【０１１５】
ＰＭＯＳトランジスター１８３のドレインは、ＮＭＯＳトランジスター１８９のドレイン及び非反転出力端子Ｑと電気的に接続されている。
【０１１６】
このように構成されているセレクター付きフリップフロップ６０は、図１０に示したＴＳＰＣ型のフリップフロップの入力段を構成するＰＭＯＳトランジスター１５０及びＮＭＯＳトランジスター１６０が、ＰＭＯＳトランジスター１９０，１９１，１９２，１９３及びＮＭＯＳトランジスター１９４，１９５，１９６，１９７によって構成される２入力選択ロジックに置き換えられた構成である。
【０１１７】
そして、クロック入力端子Ｃから入力されるクロック信号ＣＫＸがハイレベルのとき、ＮＭＯＳトランジスター１８６がオンし、第１選択入力端子Ｓ１から入力される選択信号ＳＥＬがローレベルであれば、第１データ入力端子Ｉ１から入力される信号Ｑｎ−３が、ＰＭＯＳトランジスター１９０のドレイン及びＰＭＯＳトランジスター１９１のドレインとＮＭＯＳトランジスター１８６のドレインとが接続されるノードＮ５１に伝搬する。また、クロック信号ＣＫＸがハイレベルのとき、第２選択入力端子Ｓ２から入力される選択信号ＳＥＬＸがローレベル、すなわち、選択信号ＳＥＬがハイレベルであれば、第２データ入力端子Ｉ２から入力される信号Ｑｎ−１がノードＮ５１に伝搬する。また、ＮＭＯＳトランジスター１８７がオンし、ノードＮ５１の信号が論理反転された信号が、ＰＭＯＳトランジスター１８４のドレインとＮＭＯＳトランジスター１８７のドレインとが接続されるノードＮ５２に伝搬する。
【０１１８】
クロック信号ＣＫＸがローレベルのときは、ＰＭＯＳトランジスター１８５がオンし、ノードＮ５２の信号が論理反転された信号が、ＰＭＯＳトランジスター１８５のドレインとＮＭＯＳトランジスター１８８のドレインとが接続されるノードＮ５３に伝搬する。また、ノードＮ５３の信号が論理反転された信号が、ＰＭＯＳトランジスター１８３のドレインとＮＭＯＳトランジスター１８９のドレインとが接続されるノードＮ５４に伝搬する。なお、クロック信号ＣＫＸがローレベルのときは、ＮＭＯＳトランジスター１８６，１８７がオフするため、第１データ入力端子Ｉ１から入力される信号Ｑｎ−３及び第２データ入力端子Ｉ２から入力される信号Ｑｎ−１はノードＮ５２まで伝搬せず、ノードＮ５３
，Ｎ５４の信号が保持される。
【０１１９】
このように、図１２に示すセレクター付きフリップフロップ６０は、クロック入力端子Ｃから入力されるクロック信号ＣＫＸの立ち下がりエッジで、第１データ入力端子Ｉ１から入力される信号Ｑｎ−３又は第２データ入力端子Ｉ２から入力される信号Ｑｎ−１が論理反転された信号をノードＮ５３に保持するとともに、信号Ｑｎ−３又は信号Ｑｎ−１をノードＮ５４に保持し、ノードＮ５３，Ｎ５４に保持している信号を反転出力端子ＱＸ及び非反転出力端子Ｑから出力する。したがって、セレクター付きフリップフロップ６０は、図１に示したセレクター３０及び第ｎのＤ型フリップフロップ２０−ｎと同じ論理を実現することができる。
【０１２０】
この第２変形例の分周回路１によれば、ＡＮＤ付きフリップフロップ５０及びセレクター付きフリップフロップ６０が、それぞれＴＳＰＣ型のフリップフロップの入力段が２入力ＡＮＤロジック及び２入力選択ロジックに置き換えられた構成であるので、第１変形例の分周回路１と比較して、回路面積が低減されるとともに動作速度が向上する。
【０１２１】
また、図１１に示すＡＮＤ付きフリップフロップ５０及び図１２に示すセレクター付きフリップフロップ６０では、第１データ入力端子Ｉ１から入力される信号又は第２データ入力端子Ｉ２から入力される信号の論理レベルの変化点及びクロック入力端子Ｃから入力されるクロック信号ＣＫＸの論理レベルの変化点を除いて、電源からグランドへと流れる貫通電流が発生しない。これに対して、図８に示したＡＮＤ付きフリップフロップ５０及び図９に示したセレクター付きフリップフロップ６０では、第１データ入力端子Ｉ１から入力される信号又は第２データ入力端子Ｉ２から入力される信号の論理レベルの変化点及びクロック入力端子Ｃから入力されるクロック信号ＣＫＸの論理レベルの変化点以外にも、電源からグランドへと流れる貫通電流が発生し得る。したがって、第２変形例の分周回路１によれば、第３実施形態の分周回路１よりも消費電流を低減することができる。一方、第３実施形態の分周回路１によれば、第２変形例の分周回路１よりも回路面積が低減されるとともに動作速度が向上する。
【０１２２】
２．発振器
図１３は、本実施形態の発振器２００の機能ブロック図である。図１３に示すように、本実施形態の発振器２００は、集積回路２０１と振動子２０２とを含む。
【０１２３】
振動子２０２としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。
【０１２４】
本実施形態では、集積回路２０１は、１チップで構成されており、ＸＧ端子、ＸＤ端子、ＳＣＬＫ端子、ＳＤＩＯ端子、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＯＵＴＢ端子を備えている。集積回路２０１は、発振用回路２１０、ＰＬＬ回路２２０、出力回路２３０、通信インターフェース回路２４０、記憶回路２５０、分周比生成回路２６０及び電源回路２７０を含む。なお、集積回路２０１は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【０１２５】
集積回路２０１の各回路はＶＳＳ端子を介して供給されるグラウンド電圧（０Ｖ）を基準として動作する。
【０１２６】
電源回路２７０は、ＶＤＤ端子を介して供給される電源電圧に基づいて、グラウンド電圧を基準とする各種の電圧を生成する。電源回路２７０が生成した電圧は、発振用回路２１０、ＰＬＬ回路２２０及び出力回路２３０の電源電圧となる。
【０１２７】
発振用回路２１０は、ＸＧ端子を介して振動子２０２の一端と接続され、ＸＤ端子を介して振動子２０２の他端と接続されている。発振用回路２１０は、ＸＧ端子を介して入力される振動子２０２の出力信号を増幅し、増幅した信号を、ＸＤ端子を介して振動子２０２にフィードバックすることで、振動子２０２を発振させる。例えば、振動子２０２と発振用回路２１０により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってもよい。
【０１２８】
ＰＬＬ回路２２０は、発振用回路２１０から出力される発振信号に位相同期され、当該発振信号の周波数を逓倍して分周したクロック信号を生成して出力する。
【０１２９】
本実施形態では、ＰＬＬ回路２２０は、フラクショナルＮ−ＰＬＬ回路である。具体的には、ＰＬＬ回路２２０は、位相比較器２２１、チャージポンプ２２２、ローパスフィルター２２３、電圧制御発振器２２４、帰還分周回路２２５、クロック変換回路２２６、デルタシグマ変調回路２２７、第１出力分周回路２２８及び第２出力分周回路２２９を含む。
【０１３０】
位相比較器２２１は、発振用回路２１０が出力する発振信号と帰還分周回路２２５が出力するクロック信号ＦＢＣＫとの位相差を比較し、比較結果をパルス電圧として出力する。
【０１３１】
チャージポンプ２２２は、位相比較器２２１が出力するパルス電圧を電流に変換し、ローパスフィルター２２３は、チャージポンプ２２２が出力する電流を平滑化して電圧に変換する。
【０１３２】
電圧制御発振器２２４は、ローパスフィルター２２３の出力電圧に応じて周波数が変化するクロック信号ＣＫを出力する。例えば、電圧制御発振器２２４は、インダクターと可変容量素子とを用いて構成されるＬＣ発振回路によって実現される。
【０１３３】
帰還分周回路２２５は、デルタシグマ変調回路２２７の出力信号に応じた分周比でクロック信号ＣＫを整数分周したクロック信号ＦＢＣＫを出力する。
【０１３４】
クロック変換回路２２６は、クロック信号ＦＢＣＫをクロック信号ＤＳＭＣＫに変換する。例えば、クロック変換回路２２６は、クロック信号ＦＢＣＫをそのままクロック信号ＤＳＭＣＫとして出力してもよいし、クロック信号ＦＢＣＫを整数分周したクロック信号ＤＳＭＣＫを出力してもよい。
【０１３５】
デルタシグマ変調回路２２７は、クロック変換回路２２６が出力するクロック信号ＤＳＭＣＫに同期して、分周比生成回路２６０が出力する分周比Ｎ＋Ｆ／Ｍを積分して量子化するデルタシグマ変調を行う。なお、Ｎは整数分周比であり、Ｆ／Ｍは分数分周比である。
【０１３６】
デルタシグマ変調回路２２７の出力信号は、帰還分周回路２２５に入力される。これにより、帰還分周回路２２５の分周比は、整数分周比Ｎの付近の範囲の複数の整数値に時系列に変化し、その時間平均値はＮ＋Ｆ／Ｍとなる。したがって、発振用回路２１０から出力される発振信号の位相と帰還分周回路２２５から出力されるクロック信号ＦＢＣＫの位相が同期した定常状態では、電圧制御発振器２２４から出力されるクロック信号ＣＫの周波数は、発振用回路２１０から出力される発振信号の周波数のＮ＋Ｆ／Ｍ倍となる。
【０１３７】
なお、本実施形態では分周比Ｎ＋Ｆ／Ｍがデルタシグマ変調回路２２７に入力されるものとしているが、例えば、デルタシグマ変調回路２２７が分数分周比Ｆ／Ｍをデルタシグマ変調し、デルタシグマ変調回路２２７の出力信号と整数分周比Ｎとが加減算されて帰還分周回路２２５に入力されるようにしてもよい。
【０１３８】
クロック信号ＣＫは第１出力分周回路２２８に入力される。したがって、振動子２０２、発振用回路２１０、位相比較器２２１、チャージポンプ２２２、ローパスフィルター２２３、電圧制御発振器２２４、帰還分周回路２２５、クロック変換回路２２６及びデルタシグマ変調回路２２７は、第１出力分周回路２２８にクロック信号ＣＫを供給するクロック信号生成回路２８０を構成する。
【０１３９】
第１出力分周回路２２８は、分周比生成回路２６０が出力する第１出力分周比設定信号ＯＤＩＶＨによって設定された分周比で、電圧制御発振器２２４が出力するクロック信号ＣＫを整数分周したクロック信号ＣＫＯを出力する。
【０１４０】
第２出力分周回路２２９は、第１出力分周回路２２８が出力するクロック信号ＣＫＯを、分周比生成回路２６０が出力する第２出力分周比設定信号ＯＤＩＶＬによって設定された分周比で整数分周したクロック信号を出力する。
【０１４１】
出力回路２３０は、第２出力分周回路２２９が出力するクロック信号に基づいて、互いに極性が反転した２つの出力信号を生成し、ＯＵＴ端子及びＯＵＴＢ端子を介して集積回路２０１の外部に出力する。出力回路２３０も出力形式は、例えば、ＰＥＣＬ（Positive
Emitter Coupled Logic）出力、ＬＶＤＳ（Low Voltage Differential Signaling）出力、ＨＣＳＬ（High-Speed Current Steering Logic）出力等であってもよい。あるいは、出力回路２３０は、第２出力分周回路２２９が出力するクロック信号に基づいて、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力等のシングルエンドのクロック信号を生成し、ＯＵＴ１端子又はＯＵＴ１Ｂ端子を介して集積回路２０１の外部に出力してもよい。
【０１４２】
通信インターフェース回路２４０は、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路であり、不図示の外部装置からＳＣＬＫ端子を介して入力されるシリアルクロック信号に同期してＳＤＩＯ端子を介して入力されるシリアルデータ信号を受け取り、受け取ったシリアルデータに従って各種のデータを記憶回路２５０のレジスター２５１又は不揮発性メモリー２５２に記憶する。なお、通信インターフェース回路２４０は、Ｉ２Ｃバス対応のインターフェース回路に限らず、例えば、ＳＰＩ（Serial
Peripheral Interface）バス対応のインターフェース回路等であってもよい。
【０１４３】
記憶回路２５０は、レジスター２５１と不揮発性メモリー２５２とを有している。不揮発性メモリー２５２は、各種の制御データを記憶するための記憶部であり、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフラッシュメモリーなどの書き換え可能な種々の不揮発性メモリーであってもよいし、ワンタイムＰＲＯＭ（One Time Programmable Read Only Memory）のような書き換え不可能な種々の不揮発性メモリーであってもよい。例えば、発振器２００の製造工程において、通信インターフェース回路２４０を介して、各種の制御データが不揮発性メモリー２５２に書き込まれる。そして、不揮発性メモリー２５２に記憶されている各種の制御データは、発振器２００の電源投入時に不揮発性メモリー２５２からレジスター２５１に転送され、レジスター２５１に保持され、各回路に供給される。
【０１４４】
分周比生成回路２６０は、記憶回路２５０のレジスター２５１に記憶された各種のデータに基づいて、分周比Ｎ＋Ｆ／Ｍ、第１出力分周比設定信号ＯＤＩＶＨ及び第２出力分周
比設定信号ＯＤＩＶＬを生成する。
【０１４５】
図１４は、第１出力分周回路２２８の構成例を示す図である。図１４に示すように、第１出力分周回路２２８は、第１の分周回路２９０、第２の分周回路２９１、セレクター２９６及び分周モード制御回路２９７を含む。第１の分周回路２９０及び第２の分周回路２９１にはクロック信号ＣＫが供給される。
【０１４６】
第１の分周回路２９０は、選択信号ＳＥＬに応じて、クロック信号ＣＫを５分周又は７分周したクロック信号ＤＩＶ５ＯＲＤＩＶ７ＣＫを出力する。例えば、第１の分周回路２９０は、選択信号ＳＥＬがローレベルのときはクロック信号ＣＫを５分周したクロック信号ＤＩＶ５ＯＲＤＩＶ７ＣＫを出力し、選択信号ＳＥＬがハイレベルのときはクロック信号ＣＫを７分周したクロック信号ＤＩＶ５ＯＲＤＩＶ７ＣＫを出力する。第１の分周回路２９０として、上記の各実施形態又は各変形例において整数ｎが４である場合の分周回路１が適用される。したがって、クロック信号ＤＩＶ５ＯＲＤＩＶ７ＣＫは、上記の各実施形態又は各変形例におけるクロック信号ＯＵＴに相当する。
【０１４７】
第２の分周回路２９１は、クロック信号ＣＫを２分周、３分周、４分周及び６分周する。図１４に示すように、第２の分周回路２９１は、例えば、３つの２分周回路２９２，２９４，２９５及び３分周回路２９３を含む。
【０１４８】
２分周回路２９２は、クロック信号ＣＫを２分周したクロック信号ＤＩＶ２ＣＫを出力する。２分周回路２９４は、２分周回路２９２が出力するクロック信号ＤＩＶ２ＣＫを２分周したクロック信号ＤＩＶ４ＣＫを出力する。したがって、クロック信号ＤＩＶ４ＣＫはクロック信号ＣＫが４分周された信号である。
【０１４９】
３分周回路２９３は、クロック信号ＣＫを３分周したクロック信号ＤＩＶ３ＣＫを出力する。２分周回路２９５は、３分周回路２９３が出力するクロック信号ＤＩＶ３ＣＫを２分周したクロック信号ＤＩＶ６ＣＫを出力する。したがって、クロック信号ＤＩＶ６ＣＫはクロック信号ＣＫが６分周された信号である。
【０１５０】
なお、２分周回路２９２，２９４，２９５及び３分周回路２９３としては、公知の各種の分周回路が適用可能である。
【０１５１】
セレクター２９６は、選択信号ＳＥＬ２に応じて、５つのクロック信号ＤＩＶ２ＣＫ，ＤＩＶ３ＣＫ，ＤＩＶ４ＣＫ，ＤＩＶ６ＣＫ，ＤＩＶ５ＯＲＤＩＶ７ＣＫのうちのいずれか１つを選択し、クロック信号ＣＫＯとして出力する。例えば、選択信号ＳＥＬ２は３ビットの信号であり、セレクター２９６は、選択信号ＳＥＬ２が“０００”のときはクロック信号ＤＩＶ２ＣＫを選択する。また、セレクター２９６は、選択信号ＳＥＬ２が“００１”のときはクロック信号ＤＩＶ３ＣＫを選択する。また、セレクター２９６は、選択信号ＳＥＬ２が“０１０”のときはクロック信号ＤＩＶ４ＣＫを選択する。また、セレクター２９６は、選択信号ＳＥＬ２が“０１１”のときはクロック信号ＤＩＶ６ＣＫを選択する。また、セレクター２９６は、選択信号ＳＥＬ２が“１００”，“１０１”，“１１０”，“１１１”のいずれかのときはクロック信号ＤＩＶ５ＯＲＤＩＶ７ＣＫを選択する。
【０１５２】
分周モード制御回路２９７は、第１出力分周比設定信号ＯＤＩＶＨに応じて、選択信号ＳＥＬ，ＳＥＬ２を生成する。例えば、分周モード制御回路２９７は、第１出力分周比設定信号ＯＤＩＶＨがクロック信号ＣＫＯをクロック信号ＣＫの２分周に設定することを示す場合は、ローレベル又はハイレベルの選択信号ＳＥＬ及び“０００”の選択信号ＳＥＬ２を生成する。また、分周モード制御回路２９７は、第１出力分周比設定信号ＯＤＩＶＨがクロック信号ＣＫＯをクロック信号ＣＫの３分周に設定することを示す場合は、ローレ
ベル又はハイレベルの選択信号ＳＥＬ及び“００１”の選択信号ＳＥＬ２を生成する。また、分周モード制御回路２９７は、第１出力分周比設定信号ＯＤＩＶＨがクロック信号ＣＫＯをクロック信号ＣＫの４分周に設定することを示す場合は、ローレベル又はハイレベルの選択信号ＳＥＬ及び“０１０”の選択信号ＳＥＬ２を生成する。また、分周モード制御回路２９７は、第１出力分周比設定信号ＯＤＩＶＨがクロック信号ＣＫＯをクロック信号ＣＫの６分周に設定することを示す場合は、ローレベル又はハイレベルの選択信号ＳＥＬ及び“０１１”の選択信号ＳＥＬ２を生成する。また、分周モード制御回路２９７は、第１出力分周比設定信号ＯＤＩＶＨがクロック信号ＣＫＯをクロック信号ＣＫの５分周に設定することを示す場合は、ローレベルの選択信号ＳＥＬ及び“１００”，“１０１”，“１１０”，“１１１”のいずれかの選択信号ＳＥＬ２を生成する。また、分周モード制御回路２９７は、第１出力分周比設定信号ＯＤＩＶＨがクロック信号ＣＫＯをクロック信号ＣＫの７分周に設定することを示す場合は、ハイレベルの選択信号ＳＥＬ及び“１００”，“１０１”，“１１０”，“１１１”のいずれかの選択信号ＳＥＬ２を生成する。
【０１５３】
このように構成されている第１出力分周回路２２８は、第１出力分周比設定信号ＯＤＩＶＨに応じて、クロック信号ＣＫを２分周、３分周、４分周、５分周、６分周又は７分周したクロック信号ＣＫＯを出力することができる。
【０１５４】
以上のように構成された本実施形態の発振器２００は、振動子２０２から出力される発振信号に基づいて設定に応じた周波数のクロック信号を生成して出力するものであり、例えば、クロック信号生成装置（クロックジェネレーター）として利用可能である。発振器２００が出力するクロック信号は、不揮発性メモリー２５２に記憶された制御データに応じた一定の周波数とすることもできるし、通信インターフェース回路２４０を介してレジスター２５１に書き込まれる制御データに応じて可変の周波数とすることもできる。
【０１５５】
本実施形態によれば、第１出力分周回路２２８の第１の分周回路２９０として、分周比を切り替えることが可能であり、かつ、消費電流を低減することが可能な分周回路１が適用されるので、利便性の高い発振器２００を提供することができる。
【０１５６】
また、本実施形態の発振器２００によれば、第１出力分周回路２２８がクロック信号ＣＫを２分周、３分周、４分周、５分周、６分周又は７分周したクロック信号ＣＫＯを出力可能であるので、出力されるクロック信号を広い周波数範囲で連続的に変化させることも可能である。
【０１５７】
なお、本発明に係る発振器は、発振器２００以外にも、ＰＬＬ回路を有さない発振器、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）等の温度補償機能を有する発振器、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）等の周波数制御機能を有する発振器などにも適用可能である。
【０１５８】
３．電子機器
図１５は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図１６は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１５９】
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１５の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１６０】
発振器３１０は、集積回路３１２と振動子３１３とを備えている。集積回路３１２は、振動子３１３を発振させて発振信号を発生させる。集積回路３１２は、振動子３１３から出力される発振信号に基づいて、ＣＰＵ３２０からの設定に応じた周波数のクロック信号を生成して出力する。このクロック信号は発振器３１０からＣＰＵ３２０に出力される。
【０１６１】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力されるクロック信号に基づいて各種の計算処理や制御処理を行う処理部である。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【０１６２】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１６３】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。
【０１６４】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。
【０１６５】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１６６】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１６７】
発振器３１０として例えば上記の実施形態の発振器２００を適用することにより、発振器３１０から出力されるクロック信号を広い周波数範囲で連続的に変化させることが可能であるので、信頼性の高い電子機器を実現することができる。
【０１６８】
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１６９】
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器３１０として、例えば上記の実施形態の発振器２００を適
用することにより、例えば通信基地局などに利用可能な、周波数精度の高い、高性能、高信頼性を所望される電子機器３００を従来よりも低コストで実現することも可能である。
【０１７０】
また、本実施形態の電子機器３００の他の一例として、通信部３６０が外部クロック信号を受信し、ＣＰＵ３２０が、当該外部クロック信号と発振器３１０が出力する内部クロック信号とに基づいて、発振器３１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム３などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。
【０１７１】
４．移動体
図１７は、本実施形態の移動体の一例を示す図（上面図）である。図１７に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１７の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１７２】
発振器４１０は、不図示の集積回路と振動子とを備えており、集積回路は振動子を発振させて発振信号を発生させる。集積回路は、振動子から出力される発振信号に基づいて、設定に応じた周波数のクロック信号を生成して出力する。このクロック信号は発振器４１０からコントローラー４２０，４３０，４４０に出力され、コントローラー４２０，４３０，４４０は当該クロック信号に基づいて各種の制御を行う。
【０１７３】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【０１７４】
発振器４１０として例えば上記の実施形態の発振器２００を適用することにより、発振器４１０から出力されるクロック信号を広い周波数範囲で連続的に変化させることが可能であるので、信頼性の高い移動体４００を実現することができる。
【０１７５】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１７６】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１７７】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１７８】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１７９】
１…分周回路、１０…ＡＮＤ回路、２０−１〜２０−ｎ…第１のＤ型フリップフロップ〜第ｎのＤ型フリップフロップ、３０…セレクター、４０…インバーター回路、５０…ＡＮＤ付きフリップフロップ、６０…セレクター付きフリップフロップ、１００，１０１，１０２，１０３…ＰＭＯＳトランジスター、１０４，１０５，１０６，１０７…ＮＭＯＳトランジスター、１１１，１１２，１１３…ＰＭＯＳトランジスター、１１４，１１５，１１６，１１７…ＮＭＯＳトランジスター、１２０，１２１…ＰＭＯＳトランジスター、１３１，１３２，１３３…ＰＭＯＳトランジスター、１３４，１３５，１３６，１３７…ＮＭＯＳトランジスター、１４０，１４１，１４２，１４３…ＰＭＯＳトランジスター、１５０，１５１，１５２，１５３，１５４，１５５…ＰＭＯＳトランジスター、１５６，１５７，１５８，１５９，１６０…ＮＭＯＳトランジスター、１６１，１６２，１６３，１６４，１６５…ＰＭＯＳトランジスター、１６６，１６７，１６８，１６９…ＮＭＯＳトランジスター、１７０，１７１…ＰＭＯＳトランジスター、１７２，１７３…ＮＭＯＳトランジスター、１８１，１８２，１８３，１８４，１８５…ＰＭＯＳトランジスター、１８６，１８７，１８８，１８９…ＮＭＯＳトランジスター、１９０，１９１，１９２，１９３…ＰＭＯＳトランジスター、１９４，１９５，１９６，１９７…ＮＭＯＳトランジスター、２００…発振器、２０１…集積回路、２０２…振動子、２１０…発振用回路、２２０…ＰＬＬ回路、２２１…位相比較器、２２２…チャージポンプ、２２３…ローパスフィルター、２２４…電圧制御発振器、２２５…帰還分周回路、２２６…クロック変換回路、２２７…デルタシグマ変調回路、２２８…第１出力分周回路、２２９…第２出力分周回路、２３０…出力回路、２４０…通信インターフェース回路、２５０…記憶回路、２５１…レジスター、２５２…不揮発性メモリー、２６０…分周比生成回路、２７０…電源回路、２８０…クロック信号生成回路、２９０…第１の分周回路、２９１…第２の分周回路、２９２…２分周回路、２９３…３分周回路、２９４…２分周回路、２９５…２分周回路、２９６…セレクター、２９７…分周モード制御回路、３００…電子機器、３１０…発振器、３１２…集積回路、３１３…振動子、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…発振器、４２０，４３０，４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー、１０００…分周回路、１００１…５分周回路、１００２…７分周回路、１０１０…ＡＮＤ回路、１０１１，１０１２，１０１３…Ｄ型フリップフロップ、１０２０…ＡＮＤ回路、１０２１，１０２２，１０２３，１０２４…Ｄ型フリップフロップ、１０３０…セレクター、１０４０…インバーター回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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