(57)【要約】【課題】セルの信頼性を向上させるための垂直集積型３次元フラッシュメモリおよびその製造方法を提供する。【解決手段】本発明の一実施形態に係る垂直集積型３次元フラッシュメモリは、基板上に第１絶縁層と第２絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部にチャネル層を形成する段階、前記チャネル層の上部に第１マカロニ層を形成する段階、および側面と下部面が前記第１マカロニ層に覆われるように前記第１マカロニ層の上部に第２マカロニ層を形成する段階を含む。【選択図】図１
2019220670.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１絶縁層と第２絶縁層を順に積層して複数の絶縁層を形成する段階、
前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、
前記エッチングされた前記複数の絶縁層の側面上部と前記基板上部にチャネル層を形成する段階、
前記チャネル層の上部に第１マカロニ層を形成する段階、および
側面と下部面が前記第１マカロニ層に覆われるように前記第１マカロニ層の上部に第２マカロニ層を形成する段階
を含む、３次元フラッシュメモリの製造方法。
【請求項２】
前記第２マカロニ層の全領域を覆うように前記第１マカロニ層を追加で形成する段階
をさらに含むことを特徴とする、請求項１に記載の３次元フラッシュメモリの製造方法。
【請求項３】
前記第１マカロニ層の全領域を覆うように前記チャネル層を追加で形成する段階
をさらに含むことを特徴とする、請求項２に記載の３次元フラッシュメモリの製造方法。
【請求項４】
前記第２マカロニ層を形成する段階は
タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して前記第２マカロニ層を形成することを特徴とする、請求項１に記載の３次元フラッシュメモリの製造方法。
【請求項５】
前記第２マカロニ層を形成する段階は、
予め設定された値以上の熱伝導率を有する材料を利用して前記第２マカロニ層を形成することを特徴とする、請求項１に記載の３次元フラッシュメモリの製造方法。
【請求項６】
前記チャネル層を形成する段階は、
前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層、電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成することを特徴とする、請求項１に記載の３次元フラッシュメモリの製造方法。
【請求項７】
前記第１マカロニ層は、
前記第２マカロニ層よりも電気的絶縁特性が高く、前記第２マカロニ層よりも熱伝導率が低いことを特徴とする、請求項１に記載の３次元フラッシュメモリの製造方法。
【請求項８】
チャネル層の上部に第１マカロニ層を形成する段階、および
側面が前記第１マカロニ層に覆われて下部面が基板と直接連結するように第２マカロニ層を形成する段階
を含み、
前記第２マカロニ層は、
前記第１マカロニ層よりも熱伝導率が高い、３次元フラッシュメモリの製造方法。
【請求項９】
前記基板上に第１絶縁層と第２絶縁層を順に積層して複数の絶縁層を形成する段階、
前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、および
前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部に前記チャネル層を形成する段階
をさらに含むことを特徴とする、請求項８に記載の３次元フラッシュメモリの製造方法。
【請求項１０】
前記チャネル層を形成する段階は、
前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層、電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成することを特徴とする、請求項９に記載の３次元フラッシュメモリの製造方法。
【請求項１１】
前記第２マカロニ層の上部領域を覆うように前記第１マカロニ層を追加で形成する段階
をさらに含むことを特徴とする、請求項８に記載の３次元フラッシュメモリの製造方法。
【請求項１２】
前記第２マカロニ層を形成する段階は、
タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して前記第２マカロニ層を形成することを特徴とする、請求項８に記載の３次元フラッシュメモリの製造方法。
【請求項１３】
基板上に３次元で形成されるチャネル層、
前記チャネル層の上部に形成される第１マカロニ層、および
側面と下部面が前記第１マカロニ層に覆われるように前記第１マカロニ層の上部に形成される第２マカロニ層
を含む、３次元フラッシュメモリ。
【請求項１４】
前記第２マカロニ層は、
前記第１マカロニ層よりも熱伝導率が高いことを特徴とする、請求項１３に記載の３次元フラッシュメモリ。
【請求項１５】
前記第１マカロニ層は、
前記第２マカロニ層の全領域を覆うように形成されることを特徴とする、請求項１３に記載の３次元フラッシュメモリ。
【請求項１６】
前記チャネル層は、
前記第１マカロニ層の全領域を覆うように形成されることを特徴とする、請求項１３に記載の３次元フラッシュメモリ。
【請求項１７】
前記第２マカロニ層は、
タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して形成されることを特徴とする、請求項１３に記載の３次元フラッシュメモリ。
【請求項１８】
チャネル層の上部に第１マカロニ層を形成する段階、
前記第１マカロニ層の上部に第２マカロニ層を形成する段階、および
前記第２マカロニ層の全領域を覆うように前記第１マカロニ層を追加で形成する段階
を含む、３次元フラッシュメモリの製造方法。
【請求項１９】
基板上に３次元で形成されるチャネル層、
前記チャネル層の上部に形成される第１マカロニ層、および
側面と上部面が前記第１マカロニ層に覆われて下部面が基板と直接連結するように、前記第１マカロニ層の内部に形成される第２マカロニ層
を含む、３次元フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直集積型３次元フラッシュメモリに関し、より詳細には、熱伝導率の高いマカロニ層を利用することで垂直集積型３次元フラッシュメモリのセルの信頼性を向上させることができる、３次元フラッシュメモリおよびその製造方法に関する。
【背景技術】
【０００２】
写真や映像、音声のようにデジタルデータの容量が幾何級数的に増加している中、これに付随して不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）記憶媒体の需要も急増している。フラッシュメモリとは、現時点において常用化および量産化されている代表的な不揮発性メモリであり、ハードディスクに代わって急速に普及されている。
【０００３】
フラッシュメモリは、不揮発性メモリの動作のために、ゲート絶縁層の間に浮遊ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）またはＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造をなす窒化物のような電荷保存層を備えている。また、ゲートとソース／ドレインに印加する電圧によって発生するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ現象またはホットキャリア注入（Ｈｏｔ−Ｃａｒｒｉｅｒ  Ｉｎｊｅｃｔｉｏｎ）現象によって電荷保存層に注入される電子を保存するという原理に基づいて不揮発性メモリの動作を実行する。
【０００４】
スマート機器の普及によってデータ保存量に対する要求が増加しているが、これにより、面積が等しいフラッシュメモリチップ（ｃｈｉｐ）内に保存するメモリの集積度を増加させる動きが活発になった。集積度を向上させるためには、チップ内に出来るだけ多くのセル（ｃｅｌｌ）を集積しなければならない。１つのセルは、１ビット、２ビット（ＭＬＣ）、３ビット（ＴＬＣ）などのデータを保存することができ、最近では４ビット（ＱＬＣ）技術までもが開発されつつある。
【０００５】
今までは、２次元（２Ｄ）平面での微細な工程によってフラッシュメモリセルを製作することでチップの集積度を向上させてきたが、セル面積（またはゲートの長さ）の小型化が進むにつれ、セルトランジスタ（ｃｅｌｌ  ｔｒａｎｓｉｓｔｏｒ）の短チャネル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）の深化、相異するワードライン（ｗｏｒｄ  ｌｉｎｅ）間の電気的干渉現象（ｃｅｌｌ  ｄｉｓｔｕｒｂａｎｃｅ）の深化、過度な最小線幅工程による製造費用の増加、技術的限界などの問題が生じるようになった。このような問題により、フラッシュメモリの集積度向上と駆動信頼性の改善は限界を迎えるようになったが、これを解決しようと、垂直集積型３次元構造のフラッシュメモリ（３Ｄ  Ｖ−ＮＡＮＤ）セル製造技術が新たに登場するようになった。
【０００６】
本発明は、垂直集積型３次元構造のフラッシュメモリにおいて、フラッシュメモリの駆動中に発生する熱を効果的に基板に放出することができる方案を提案する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、熱伝導率の高いマカロニ層を利用することで垂直集積型３次元フラッシュメモリのセルの信頼性を向上させることができる、３次元フラッシュメモリおよびその製造方法を提供する。
【０００８】
具体的に、本発明の実施形態は、マカロニ層の内部に熱伝導率の高い材料を挿入して垂直集積型３次元フラッシュメモリのセルで発生する発熱現象に対する放熱機能を向上させることにより、３次元フラッシュメモリのセルの信頼性を向上させることができる、３次元フラッシュメモリおよびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態に係る３次元フラッシュメモリの製造方法は、基板上に第１絶縁層と第２絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部にチャネル層を形成する段階、前記チャネル層の上部に第１マカロニ層を形成する段階、および側面と下部面が前記第１マカロニ層に覆われるように前記第１マカロニ層の上部に第２マカロニ層を形成する段階を含む。
【００１０】
また、本発明の一実施形態に係る３次元フラッシュメモリの製造方法は、前記第２マカロニ層の全領域を覆うように前記第１マカロニ層を追加で形成する段階をさらに含んでよい。
【００１１】
さらに、本発明の一実施形態に係る３次元フラッシュメモリの製造方法は、前記第１マカロニ層の全領域を覆うように前記チャネル層を追加で形成する段階をさらに含んでよい。
【００１２】
前記第２マカロニ層を形成する段階は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して前記第２マカロニ層を形成してよい。
【００１３】
前記第２マカロニ層を形成する段階は、予め設定された値以上の熱伝導率を有する材料を利用して前記第２マカロニ層を形成してよい。
【００１４】
前記チャネル層を形成する段階は、前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層、電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成してよい。
【００１５】
前記第１マカロニ層は、前記第２マカロニ層よりも電気的絶縁特性が高く、前記第２マカロニ層よりも熱伝導率が低くてよい。
【００１６】
本発明の他の実施形態に係る３次元フラッシュメモリの製造方法は、チャネル層上部に第１マカロニ層を形成する段階、および側面が前記第１マカロニ層に覆われて下部面が基板と直接連結するように第２マカロニ層を形成する段階を含み、前記第２マカロニ層は、前記第１マカロニ層よりも熱伝導率が高いことを特徴とする。
【００１７】
また、本発明の他の実施形態に係る３次元フラッシュメモリの製造方法は、前記基板上に第１絶縁層と第２絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、および前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部に前記チャネル層を形成する段階をさらに含んでよい。
【００１８】
前記チャネル層を形成する段階は、前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層、電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成してよい。
【００１９】
さらに、本発明の他の実施形態に係る３次元フラッシュメモリの製造方法は、前記第２マカロニ層の上部領域を覆うように前記第１マカロニ層を追加で形成する段階をさらに含んでよい。
【００２０】
前記第２マカロニ層を形成する段階は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して前記第２マカロニ層を形成してよい。
【００２１】
本発明の一実施形態に係る３次元フラッシュメモリは、基板上に３次元で形成されるチャネル層、前記チャネル層上部に形成される第１マカロニ層、および側面と下部面が前記第１マカロニ層に覆われるように前記第１マカロニ層の上部に形成される第２マカロニ層を含む。
【００２２】
前記第２マカロニ層は、前記第１マカロニ層よりも熱伝導率が高くてよい。
【００２３】
前記第１マカロニ層は、前記第２マカロニ層の全領域を覆うように形成されてよく、前記チャネル層は、前記第１マカロニ層の全領域を覆うように形成されてよい。
【００２４】
前記第２マカロニ層は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して形成されてよい。
【００２５】
本発明のさらに他の実施形態に係る３次元フラッシュメモリの製造方法は、チャネル層上部に第１マカロニ層を形成する段階、前記第１マカロニ層上部に第２マカロニ層を形成する段階、および前記第２マカロニ層の全領域を覆うように前記第１マカロニ層を追加形成する段階を含む。
【００２６】
本発明の他の実施形態に係る３次元フラッシュメモリは、基板上に３次元で形成されるチャネル層、前記チャネル層の上部に形成される第１マカロニ層、および側面と上部面が前記第１マカロニ層に覆われて下部面が基板と直接連結するように前記第１マカロニ層の内部に形成される第２マカロニ層を含む。
【発明の効果】
【００２７】
本発明の実施形態によると、マカロニ層内部に高い熱伝導率の材料を挿入して垂直集積型３次元フラッシュメモリのセルで発生する発熱現象に対する放熱機能を向上させることにより、３次元フラッシュメモリのセル信頼性を向上させることができる。
【００２８】
すなわち、本発明の実施形態によると、垂直集積型３次元フラッシュメモリの駆動中に発生する熱が効率的に基板に放熱されることができるため、セルデータの信頼性（ｒｅｔｅｎｔｉｏｎ）、セルの寿命および耐久性（ｅｎｄｕｒａｎｃｅ）が改善され、集積度が高くなるにつれて深化するセル間のスレッショルド電圧の歪曲現象を減らし、データの歪曲現象も減らすことができる。
【００２９】
したがって、本発明に係る技術は、高集積された３次元フラッシュメモリへの適用に適合する。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態における、垂直集積型３次元フラッシュメモリの断面図である。
【図２ａ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｂ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｃ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｄ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｅ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｆ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｇ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｈ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図２ｉ】図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図３】既存の垂直集積型３次元フラッシュメモリと図１の構造の断面図と平面図である。
【図４】既存の垂直集積型３次元フラッシュメモリと図１の構造で発生する放熱経路に対する熱シミュレーションの結果を示した例示図である。
【図５】既存の垂直集積型３次元フラッシュメモリと図１の構造で抽出された温度分布を示した例示図である。
【図６】本発明の他の実施形態における、垂直集積型３次元フラッシュメモリの断面図である。
【図７ａ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｂ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｃ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｄ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｅ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｆ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｇ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｈ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図７ｉ】図６に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【図８】既存の垂直集積型３次元フラッシュメモリと図６の構造の断面図と平面図である。
【図９】既存の垂直集積型３次元フラッシュメモリと図６の構造で発生する放熱経路に対する熱シミュレーションの結果を示した例示図である。
【図１０】既存の垂直集積型３次元フラッシュメモリと図６の構造で抽出された温度分布を示した例示である。
【発明を実施するための形態】
【００３１】
本発明の利点および特徴、またはこれらを達成する方法は、添付の図面と共に詳細に説明されている実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されてはならず、互いに異なる多様な形態によって実現可能である。ただし、本実施形態は、本発明の開示が完全となるようにし、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものに過ぎず、本発明は特許請求の範囲によってのみ定義される。
【００３２】
本明細書で用いられる用語は、実施形態を説明するためのものに過ぎず、本発明を制限するためのものではない。本明細書に記載される単数型は、特別な言及がない限り複数型も含む。明細書で用いられる「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及される構成要素、段階、動作、および／または素子が１つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。
【００３３】
他の定義がない限り、本明細書で用いられるすべての用語（技術的および科学的用語を含む）は、本発明が属する技術分野において通常の知識を有する者によって共通的に理解されることができるという意味で使用されるものである。さらに、一般的な辞書に定義されている用語は、明白に特別に定義されていない限り、理想的または過度に解釈されてはならない。
【００３４】
以下、添付の図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図面上の等しい構成要素については等しい参照符号を使用し、等しい構成要素に関する重複する説明は省略する。
【００３５】
３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルが製造されることにより、セルの面積は２次元平面で製造されていた既存のセルに比べて大きくなり、これによってワードライン間に発生する電気的干渉現象が減少した。これにより、２次元平面で製造されていたセルがｐｌａｎａｒ構造を備えるようになった反面、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルはｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ（ＧＡＡ）構造を採択していることから、短チャネル効果も効果的に減少させることができるようになった。何よりも、垂直集積型３次元構造を採択することにより、等しい面積のチップ内に集積されるメモリの容量を大幅に向上させることができるようになった。
【００３６】
しかし、既存の２次元平面で製造されていたｐｌａｎａｒ構造のフラッシュメモリセルとは異なり、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルの製造は、垂直構造という固有の特性により、高いアスペクト比（ａｓｐｅｃｔ  ｒａｔｉｏ）を有するｄｅｅｐ  ｈｏｌｅのエッチング工程（ｅｔｃｈｉｎｇ）とチャネルの蒸着工程（ｄｅｐｏｓｉｔｉｏｎ）が必ず必要となった。
【００３７】
これにより、既存の２次元平面で製造されていたｐｌａｎａｒ構造のフラッシュメモリセルのチャネル材料が単結晶シリコン（ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）であることとは異なり、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルのチャネル材料は、多結晶シリコン（ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）によって製作される。
【００３８】
しかし、既存にチャネルとして使用されてきた単結晶シリコンの熱伝導率（ｔｈｅｒｍａｌ  ｃｏｎｄｕｃｔｉｖｉｔｙ）（１３０Ｗ／ｍＫ）が発熱現象を無視できるほどに十分に高いものであることとは異なり、多結晶シリコンは低い熱伝導率（３１Ｗ／ｍＫ）を有することを特徴としている。さらに、２次元フラッシュメモリセルが備えるｐｌａｎａｒ構造では、基板がヒートシンク（ｈｅａｔ  ｓｉｎｋ）の役割を十分に行うため、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルの構造であるＧＡＡに比べて放熱効率が遥かに優れている。
【００３９】
このような憂慮は、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルに適用されるマカロニ（ｍａｃａｒｏｎｉ）絶縁層によってさらに深化される。マカロニ層とは、多結晶シリコンだけが有する固有のグレイン（ｇｒａｉｎ）によって引き起こるスレッショルド電圧（ＶＴＨ）の散布を最小化するための技術であり、２００７年に東芝（Ｔｏｓｈｉｂａ）によって初めて開発された。チャネルの製作を非晶質（ａｍｏｒｐｈｏｕｓ）シリコンの蒸着およびアニーリング（ａｎｎｅａｌｉｎｇ）技術によって多結晶シリコンを形成するという３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルの製造技術の特性上、アニーリング過程において多結晶シリコンのグレインのランダム（ｒａｎｄｏｍ）散布は避けることができない。しかし、このような技術により、スレッショルド電圧の散布が効率的に改善された。現在、フラッシュメモリ製造社の殆どは、このような技術を量産に適用している。
【００４０】
しかし、このようなマカロニ層は、熱伝導率（１Ｗ／ｍＫ）の低い代表的な材料である。したがって、このような材料の使用を増加することは、チャネルで発生する熱の放出を妨げ、熱をチャネルに留めるようにするため、メモリの性能低下を引き起こす恐れがある。
【００４１】
セルが集積される層数の増加に比例して増加する多結晶シリコンとマカロニ層の体積は、熱容量（ｔｈｅｒｍａｌ  ｃａｐａｃｉｔａｎｃｅ）の増加を引き起こす。また、これは、メモリ駆動中に発生する熱を冷却させるために多くの時間を必要とするようになることを意味し、要求される冷却時間の増加は、フラッシュメモリのｐｒｏｇｒａｍ／ｅｒａｓｅ（Ｐ／Ｅ）性能を阻害させる要因として作用するようにもなる。特に、集積されたフラッシュメモリセルの中間層として形成されたセルの放熱効率が最も劣悪であると思われる。
【００４２】
結論的に、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルのチャネルで発生する熱の放熱効率は、既存の２次元フラッシュメモリセルに比べて優れておらず、このような現象は、キャリアの移動度（ｃａｒｒｉｅｒ  ｍｏｂｉｌｉｔｙ）の減少およびｓｅｎｓｉｎｇ  ｍａｒｇｉｎの減少、高温によるセルデータの信頼性（例えば、ｒｅｔｅｎｔｉｏｎ特性）の低下、ＢＴＩ（ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ  ｉｎｓｔａｂｉｌｉｔｙ）のようなメカニズムによるセルデータの耐久性（例えば、ｅｎｄｕｒａｎｃｅ  ｃｙｃｌｉｎｇ特性）の低下、スレッショルド電圧の散布歪曲などのような問題を引き起こすという致命的な原因として作用することもある。
【００４３】
現在量産中である３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルの集積層数は６４層に留まっているが、今後に積層される層数が増加することにより、上述したような憂慮はさらに深まるものと予想される。特に、エッチング工程と静止摩擦（ｓｔｉｃｔｉｏｎ）現象により、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルの集積可能な層数は、技術的な限界に到達するようになる蓋然性が大きい。したがって、最終的に、３Ｄ  Ｖ−ＮＡＮＤフラッシュメモリセルは、現在使用中である、ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌｓ（ＭＬＣ：００，０１，１０，１１）とｔｒｉｐｌｅ−ｌｅｖｅｌ  ｃｅｌｌｓ（ＴＬＣ：０００，００１，０１０，０１１，１００，１０１，１１０，１１１）のスレッショルド電圧の分布を越え、単位セルあたり４ビットあるいは５ビットデータの保存が可能なｑｕａｄ−ｌｅｖｅｌ  ｃｅｌｌｓ（ＱＬＣ）またはｐｅｎｔａｄ−ｌｅｖｅｌ  ｃｅｌｌｓ（ＰＬＣ）として適用するようになるであろう。セルに保存可能なビット数がＱＬＣのように増加する場合、１つの状態あたりのスレッショルド電圧の分布は１Ｖ〜数百ｍＶ水準と数倍が減少するようになり、これによって状態を区分するスレッショルド電圧間のｍａｒｇｉｎが少なくなる。したがって、発熱現象によるフラッシュメモリの性能と信頼性の低下に対する懸念から逃れるのは困難であると予想される。
【００４４】
本発明は、このような垂直集積型３次元構造のフラッシュメモリにおいて、フラッシュメモリの駆動中に発生する熱を効果的に基板に放熱することにより、フラッシュメモリのセルの信頼性を向上させることができる、フラッシュメモリおよびこの製造方法を提供することをその要旨とする。
【００４５】
ここで、本発明は、互いに異なる材料を使用する２つのマカロニ層を利用することで、フラッシュメモリの駆動中に発生する熱を効果的に基板に放熱する。具体的に、熱伝導率の高い材料によって形成されるマカロニ層を他のマカロニ層で覆うように形成することにより、フラッシュメモリの駆動中に発生する熱を効果的に基板に放熱する。
【００４６】
マカロニ層は、多孔性（ｐｏｒｏｕｓ）の絶縁材料によって液体状態で塗布された後、硬化して製作される。このとき、マカロニ層は、硬化する温度に応じて多孔性の割合が決まるが、多孔性の割合が高いほど熱伝導率は低い。しかし、マカロニ層として広く用いられているＰＳＺ（ｐｏｒｏｕｓ  ｐａｒｔｉａｌｌｙ  ｓｔａｂｉｌｉｚｅｄ  ｚｉｒｃｏｎｉａ）のような場合は、シリコン酸化膜（ＳｉＯ２）と類似の熱伝導率（１  Ｗ／ｍＫ）を有しているため、フラッシュメモリの駆動過程中に発生する熱を外部に放出することは容易でない。
【００４７】
したがって、本発明は、第１マカロニ層の内部に形成される第２マカロニ層を熱伝導率の高い炭素系列素材と金属のうちの少なくとも１つを利用して形成することにより、フラッシュメモリで発生する熱をヒートシンクである基板に効果的に放出する。
【００４８】
このような本発明について、図１〜図５を参照しながら詳しく説明する。
【００４９】
図１は、本発明の一実施形態における、垂直集積型３次元フラッシュメモリの断面図である。
【００５０】
図１を参照すると、本発明に係る垂直集積型３次元フラッシュメモリは、基板１００、複数の絶縁層１０１、電荷保存層１０７、トンネル絶縁層１０６、チャネル層１０３、第１マカロニ層１０４、第２マカロニ層１０５、高誘電率絶縁層１０８、ゲート電極１０９、層間絶縁層１１０、およびビットライン配線１２０を含む。
【００５１】
基板１００は、シリコン基板であって、ｐタイプのシリコン基板とｎタイプのシリコン基板のうちのいずれか１つの基板であってよい。
【００５２】
ここで、基板１００は、素子の特性に応じてドーピング濃度が異なるように形成してよい。
【００５３】
さらに、基板１００には、基板がｐタイプの場合には高濃度のｎタイプドーピングであるｎ＋で、基板がｎタイプの場合には高濃度のｐタイプドーピングであるｐ＋でドーピングされた共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ：ＣＳＬ）が形成されてよい。
【００５４】
本発明の図面では、説明の便宜のために、共通ソースラインについては省略する。
【００５５】
複数の絶縁層１０１は、垂直集積型３次元フラッシュメモリのセルを製作するために、基板の上部に順に積層された後、基板の一部領域が露出するようにエッチングすることによって形成されてよい。
【００５６】
図１に示された複数の絶縁層１０１は、第１絶縁層と第２絶縁層（図示せず）が順に積層されて形成され、ゲート電極を蒸着するための空間を確保するためのエッチング過程を経ることで第２絶縁層が除去された状態を示しているが、これについては図２で詳しく説明する。
【００５７】
ここで、複数の絶縁層１０１は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、６４層のセルが製作されるためには、第１絶縁層１０１と第２絶縁層（図示せず）がそれぞれ最小で６４回以上の蒸着を繰り返してよい。
【００５８】
電荷保存層１０７とトンネル絶縁層１０６は、エッチングされた複数の絶縁層の側面上部に順に蒸着される。
【００５９】
ここで、電荷保存層１０７は、シリコン窒化膜（Ｓｉ３Ｎ４）または類似系列の材料を利用して形成されてよいが、浮遊ゲートのような伝導性材料を利用して形成されてもよい。
【００６０】
ここで、トンネル絶縁層１０６の厚さは、フラッシュメモリの信頼性（ｒｅｔｅｎｔｉｏｎ）特性に応じて異なってよく、トンネル絶縁層１０６は、単一層ではないｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅのようにｂａｎｄｇａｐ  ｅｎｇｉｎｅｅｒｉｎｇ（ＢＥＯＮＯ）技術が適用されて形成されてよい。本発明では、説明を容易にするために、単一層を図示した。
【００６１】
チャネル層１０３は、トンネル絶縁層１０６の側面上部と露出する基板の上部に３次元形状で形成される。
【００６２】
ここで、チャネル層１０３は、予め設定されたチャネル領域にアモルファスシリコンが蒸着された後にアニーリング過程によって形成されてもよいし、多結晶シリコンが直接蒸着されて形成されてもよい。
【００６３】
このようなチャネル層１０３は、第１マカロニ層１０４の上部領域にシリコンが追加で蒸着されることにより、第１マカロニ層１０４を覆うように形成されてよい。例えば、チャネル層１０３は、第１マカロニ層１０４の全領域を覆うように形成されてよい。
【００６４】
第１マカロニ層１０４は、第２マカロニ層１０５とチャネル層１０３の電気的接触（ｃｏｎｔａｃｔ）または第２マカロニ層１０５のチャネル層１０３への拡散（ｄｉｆｆｕｓｉｏｎ）を防ぐための層であって、第２マカロニ層１０５を覆うように形成され、その材料と厚さは相異してよい。このような第１マカロニ層１０４は、チャネル層１０３の側面上部、あるいは、状況によってはチャネル層１０３の上部に形成されてよい。例えば、第１マカロニ層１０４は、第２マカロニ層１０５の側面と下部面を覆うように形成されてもよいし、第２マカロニ層１０５の全領域を覆うように形成されてもよい。
【００６５】
ここで、第１マカロニ層１０４は、意図しない寄生容量（ｃａｐａｃｉｔａｎｃｅ）を減らすために、誘電率の低い材料によって形成されてよい。例えば、第１マカロニ層は、ＰＳＺのような絶縁物質によって形成されてよい。
【００６６】
第１マカロニ層１０４の電気的絶縁特性は、第２マカロニ層１０５の電気的絶縁特性よりも高くてよく、第１マカロニ層１０４の熱伝導率は、第２マカロニ層１０５の熱伝導率よりも低くてよい。
【００６７】
このような第１マカロニ層１０４は、電気的伝導性をもつ材料が第２マカロニ層１０５として使用される場合、フラッシュメモリのビットライン配線と電気的にショート（ｓｈｏｒｔ）することを防ぐことができる。
【００６８】
第２マカロニ層１０５は、第１マカロニ層１０４の内部に形成され、熱伝導率の高い材料または物質を利用して形成される。このような第２マカロニ層１０５は、第１マカロニ層１０４の側面上部、あるいは、状況によっては第１マカロニ層１０４の上部に形成されてよい。ここで、第２マカロニ層１０５は、全領域が第１マカロニ層１０４によって覆われるように第１マカロニ層１０４の内部に形成されてよく、柱形状で形成されてよい。このような第２マカロニ層１０５は、第１マカロニ層１０４の内部に電圧の印加のないフローティング（ｆｌｏａｔｉｎｇ）状態で形成されてよい。
【００６９】
例えば、第２マカロニ層１０５は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して形成されてよい。
【００７０】
ここで、第２マカロニ層１０５は、予め設定された値以上の熱伝導率を有する材料、例えば、２Ｗ／ｍＫ以上の熱伝導率を有する材料を利用して形成されてよい。
【００７１】
また、第２マカロニ層１０５は、予め設定された値以下の誘電率特性をもつ材料を利用して形成されてよい。例えば、第２マカロニ層１０５は、３．９以下の誘電率特性をもつ材料を利用して形成されてよい。
【００７２】
また、第２マカロニ層１０５は、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよい。
【００７３】
さらに、第２マカロニ層１０５は、高い熱伝導率（２Ｗ／ｍＫ以上）と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてよい。
【００７４】
また、第２マカロニ層１０５は、引張（ｓｔｒａｉｎｅｄ）技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率（２Ｗ／ｍＫ以上）を有することのできるＳｉｘＧｅ１−ｘのような材料を利用して形成されてよい。
【００７５】
また、第２マカロニ層１０５は、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、ｎタイプにドーピングされたアモルファスシリコン、ｐタイプにドーピングされたアモルファスシリコン、ｎタイプにドーピングされた多結晶シリコン、ｐタイプにドーピングされた多結晶シリコンのうちの少なくとも１つを利用して形成されてよい。
【００７６】
上述したように、第２マカロニ層１０５は、熱伝導率が高いほど放熱効率を増大させる役割を行うものであって、上述したような材料を利用して形成することができるが、これに限定されてはならず、高いアスペクト比の構造に加え、蒸着が容易ながらも高い熱伝導率を有する絶縁層などの材料によって形成されてもよい。さらに、蒸着工程ではなく、液状材料の絶縁層塗布および高温による硬化からなる工程も適用することができる。
【００７７】
高誘電率絶縁層１０８は、ゲート電極１０９が蒸着されるための空間を確保するためにエッチングされた複数の絶縁層の側面と電荷保存層の側面に形成される。
【００７８】
ここで、高誘電率絶縁層１０８は、アルミニウム酸化膜（Ａｌ２Ｏ３）やハフニウム酸化膜（ＨｆＯ２）のように誘電率が一定の値、例えば、３．９以上になる材料を利用して形成されてよい。
【００７９】
ゲート電極１０９は、高誘電率絶縁層１０８上に形成される。
【００８０】
ここで、ゲート電極１０９は、ゲート電極の接着力（ａｄｈｅｓｉｏｎ）改善のために窒化チタン（ＴｉＮ）のような金属層が蒸着された後、その金属層上に形成されてよい。
【００８１】
層間絶縁層１１０は、フラッシュメモリセルのノードを分離するための絶縁層である。
【００８２】
ビットライン配線１２０は、金属蒸着工程を利用してチャネル層１０３の上部に形成される。
【００８３】
このように、本発明の一実施形態に係る垂直集積型３次元フラッシュメモリは、第１マカロニ層によって覆われて形成された第２マカロニ層を熱伝導率の高い材料を利用して形成することにより、フラッシュメモリの駆動中に発生する熱をヒートシンクである基板に効果的に放出することができるようになる。
【００８４】
このような垂直集積型３次元フラッシュメモリを製造する過程について、図２を参照しながら説明する。
【００８５】
図２は、図１に示された垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【００８６】
図２ａと図２ｂに示すように、基板１００上に第１絶縁層１０１と第２絶縁層１０２を順に積層して複数の絶縁層を形成する。
【００８７】
ここで、第１絶縁層１０１と第２絶縁層１０２は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、６４層のセルが製作されるためには、第１絶縁層１０１と第２絶縁層１０２がそれぞれ最小で６４回以上の蒸着を繰り返すことによって複数の絶縁層を形成してよい。
【００８８】
本発明では、説明を容易にするために、図２ａに示したそれぞれの絶縁層を図２ｂのように最小化して示し、図２ｂは図２ａをＸ方向から見た形状である。以後では、追加の説明がなくても、Ｘ方向から見た形状を示す。
【００８９】
その次は、図２ｃに示すように、基板１００の一部領域が露出するように複数の絶縁層１０１、１０２をエッチングする。
【００９０】
ここで、エッチングする方法は、ウエットエッチングやドライエッチングなどのような多様なエッチング方法が適用されてよく、例えば、フォトレジスト（ＰＲ）を利用したパターニングによるエッチングによって基板の一部領域が露出するように複数の絶縁層をエッチングしてよい。図２ｃによってエッチングされた形態は円形であってもよいが、多角形、例えば、四角形、三角形、五角形、八角形などのような形態にエッチングされてもよい。
【００９１】
その次は、図２ｄに示すように、エッチングされた複数の絶縁層の側面上部さらにはシリコン基板の上部に犠牲絶縁層１１１、電荷保存層１０７、トンネル絶縁層１０６、チャネル層１０３、第１マカロニ層１０４、および第２マカロニ層１０５を順に形成する。
【００９２】
もちろん、犠牲絶縁層１１１、電荷保存層１０７、トンネル絶縁層１０６、チャネル層１０３、第１マカロニ層１０４、および第２マカロニ層１０５を形成する過程も、蒸着過程とエッチング過程を繰り返すことによって形成されよい。
【００９３】
その次は、図２ｅに示すように、犠牲絶縁層１１１、電荷保存層１０７、トンネル絶縁層１０６、チャネル層１０３、第１マカロニ層１０４、および第２マカロニ層１０５をエッチングした後（図示せず）、第１マカロニ層１０４が追加で蒸着されて第２マカロニ層１０５の全領域を覆うように形成し、その上部にシリコンなどを追加で蒸着することにより、チャネル層１０３が第１マカロニ層１０４の全領域を覆うように形成する。
【００９４】
ここで、電荷保存層１０７は、シリコン窒化膜（Ｓｉ３Ｎ４）または類似系列の材料または浮遊ゲートのような伝導性材料を利用して形成されてよく、トンネル絶縁層１０６の厚さは、フラッシュメモリの信頼性（ｒｅｔｅｎｔｉｏｎ）特性に応じて異なってよく、トンネル絶縁層は、単一層ではなくｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅのようにｂａｎｄｇａｐ  ｅｎｇｉｎｅｅｒｉｎｇ（ＢＥＯＮＯ）技術が適用されて形成されてよい。
【００９５】
チャネル層１０３は、予め設定されたチャネル領域にアモルファスシリコンを蒸着した後にアニーリング過程によって形成されるか、多結晶シリコンが直接蒸着されて形成されてよく、第１マカロニ層１０４は、意図しない寄生容量（ｃａｐａｃｉｔａｎｃｅ）を減らすために誘電率の低い材料によって形成されてよい。ここで、第１マカロニ層１０４の電気的絶縁特性は、第２マカロニ層１０５の電気的絶縁特性よりも高くてよく、第１マカロニ層１０４の熱伝導率は、第２マカロニ層１０５の熱伝導率よりも低くてよい。このような第１マカロニ層１０４は、電気的伝導性をもつ材料が第２マカロニ層１０５として使用される場合、フラッシュメモリのビットライン配線１２０と電気的にショート（ｓｈｏｒｔ）することを防ぐことができる。
【００９６】
第２マカロニ層１０５は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して形成されてよい。
【００９７】
ここで、第２マカロニ層１０５は、予め設定された値以上の熱伝導率を有する材料、例えば、２Ｗ／ｍＫ以上の熱伝導率を有する材料を利用して形成されてもよく、予め設定された値以下の誘電率特性をもつ材料を利用して形成されてもよく、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよく、高い熱伝導率（２Ｗ／ｍＫ以上）と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてもよい。
【００９８】
また、第２マカロニ層１０５は、引張（ｓｔｒａｉｎｅｄ）技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率（２Ｗ／ｍＫ以上）を有することのできるＳｉｘＧｅ１−ｘのような材料を利用して形成されてもよく、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、ｎタイプにドーピングされたアモルファスシリコン、ｐタイプにドーピングされたアモルファスシリコン、ｎタイプにドーピングされた多結晶シリコン、ｐタイプにドーピングされた多結晶シリコンのうちの少なくとも１つを利用して形成されてもよい。
【００９９】
その次は、図２ｆに示すように、ゲート電極１０９が蒸着されるための空間を確保するためのエッチング過程がなされる。この過程では、選択的（ｓｅｌｅｃｔｉｖｅ）エッチングによって第２絶縁層１０２をエッチングして犠牲絶縁層１１１を除去する。
【０１００】
その次は、図２ｇに示すように、エッチングされた空間に高誘電率絶縁層１０８を蒸着し、その上部に金属ゲート電極１０９を蒸着する。
【０１０１】
ここで、高誘電率絶縁層１０８は、アルミニウム酸化膜（Ａｌ２Ｏ３）やハフニウム酸化膜（ＨｆＯ２）のように誘電率が一定の値、例えば、３．９以上となる材料を利用して形成してよい。このような過程により、１つのフラッシュメモリセルのゲート絶縁層は、トンネル絶縁層１０６、電荷保存層１０７、高誘電率絶縁層１０８のような最小で３つの層によって構成されてよい。
【０１０２】
さらに、金属ゲート電極１０９を蒸着する前に、ゲート電極の接着力（ａｄｈｅｓｉｏｎ）改善のために窒化チタン（ＴｉＮ）のような金属層が追加で蒸着されてもよい。
【０１０３】
その次は、図２ｈに示すように、ノードを分離させるためのエッチング工程を行い、その次は、図２ｉに示すように層間絶縁層１１０を蒸着し、エッチング過程、例えば、層間絶縁層１１０のエッチングおよび追加の金属蒸着工程によってビットライン配線１２０を形成することにより、フラッシュメモリアレイ１３０を形成する。
【０１０４】
図３は、既存の垂直集積型３次元フラッシュメモリと図１の構造の断面図と平面図であって、図３ａは、既存の製造工程によって製作されたフラッシュメモリアレイであり、図３ｂは、図２の製造方法によって製造されたフラッシュメモリアレイ１３０であり、図３ｃと図３ｄは、図３ａと図３ｂを上から見た平面図である。
【０１０５】
図３に示すように、本発明によって製造されたフラッシュメモリアレイ１３０は、第１マカロニ層１０４と第２マカロニ層１０５の両方を含んでおり、第２マカロニ層１０５はチャネル層１０３と電気的に開放（ｏｐｅｎ）状態であることから、金属のような高い熱伝導率を有しながらも高い電気的伝導性が存在する材料を第２マカロニ層１０５として使用することが可能である。
【０１０６】
図４は、既存の垂直集積型３次元フラッシュメモリと図１の構造で発生する放熱経路に対する熱シミュレーション結果を示した例示図であり、図４ｂは、図３に示された第２マカロニ層１０５の全領域が第１マカロニ層１０４によって覆われた構造が適用された状態で実行された結果を示している。
【０１０７】
このとき、第２マカロニ層は、タングステン金属によって形成されてよい。
【０１０８】
図４ａから分かるように、既存のマカロニ層の使用によって製作された垂直集積型３次元フラッシュメモリセルの場合は、駆動中に発生する温度が約３５度近くまであり、フラッシュメモリアレイ１３０の中間層に位置するセルに熱が集中していることが分かる。
【０１０９】
この反面、図４ｂから分かるように、本発明によって製造された垂直集積型３次元フラッシュメモリセルでは、その温度が図４ｂに比べて低いことが分かる。これは、第２マカロニ層として挿入されたタングステン層が熱を効果的に基板に放出させるブリッジ（ｂｒｉｄｇｅ）の役割を行うためである。このような事実は、図４ｃと図４ｄの平面図を参照することによって再確認することができる。
【０１１０】
図５は、既存の垂直集積型３次元フラッシュメモリと図１の構造で抽出された温度分布を示した例示図であり、図４で抽出されたデータを示している。
【０１１１】
図５に示すように、本発明によって製造されたフラッシュメモリセルは、フラッシュメモリアレイ１３０の放熱効率がスムーズであるため、既存の垂直集積型３次元フラッシュメモリとは違って中間層に位置するフラッシュメモリセルに熱が集中せず、下の層に位置するほど温度が減少する傾向を示した。
【０１１２】
図６は、本発明の他の実施形態における、垂直集積型３次元フラッシュメモリの断面図であり、第２マカロニ層６０５が基板６００に直接連結する構造を示した断面図である。
【０１１３】
図６を参照すると、本発明に係る垂直集積型３次元フラッシュメモリは、基板６００、複数の絶縁層６０１、電荷保存層６０７、トンネル絶縁層６０６、チャネル層６０３、第１マカロニ層６０４、第２マカロニ層６０５、高誘電率絶縁層６０８、ゲート電極６０９、層間絶縁層６１０、およびビットライン配線６２０を含む。
【０１１４】
基板６００は、シリコン基板であって、ｐタイプのシリコン基板とｎタイプのシリコン基板のうちのいずれか１つの基板であってよい。
【０１１５】
ここで、基板６００は、素子の特性に応じてドーピング濃度が異なるように形成されてよい。
【０１１６】
さらに、基板６００には、基板がｐタイプの場合には高濃度のｎタイプドーピングであるｎ＋で、または基板がｎタイプの場合には高濃度のｐタイプドーピングであるｐ＋でドーピングされた共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ：ＣＳＬ）が形成されてよい。
【０１１７】
本発明の図面では、説明の便宜のために、共通ソースラインについての説明は省略する。
【０１１８】
複数の絶縁層６０１は、垂直集積型３次元フラッシュメモリのセルを製作するために、基板の上部に順に積層された後、基板の一部領域が露出するようにエッチングすることによって形成されてよい。
【０１１９】
図６に示された複数の絶縁層６０１は、第１絶縁層と第２絶縁層（図示せず）が順に積層されて形成され、ゲート電極を蒸着するための空間を確保するためのエッチング過程によって第２絶縁層が除去された状態を示したものであるが、これについては図７で詳しく説明する。
【０１２０】
ここで、複数の絶縁層６０１は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、６４層のセルが製作されるためには、第１絶縁層６０１と第２絶縁層（図示せず）がそれぞれ最小で６４回以上の蒸着を繰り返してよい。
【０１２１】
電荷保存層６０７とトンネル絶縁層６０６は、エッチングされた複数の絶縁層の側面上部に順に蒸着される。
【０１２２】
ここで、電荷保存層６０７は、シリコン窒化膜（Ｓｉ３Ｎ４）または類似系列の材料を利用して形成されてよく、または浮遊ゲートのような伝導性材料を利用して形成されてもよい。
【０１２３】
ここで、トンネル絶縁層６０６の厚さは、フラッシュメモリの信頼性（ｒｅｔｅｎｔｉｏｎ）特性に応じて異なってよく、トンネル絶縁層１０６は、単一層ではないｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅのようにｂａｎｄｇａｐ  ｅｎｇｉｎｅｅｒｉｎｇ（ＢＥＯＮＯ）技術が適用されて形成されてよい。本発明では、説明を容易にするために、単一層を図示した。
【０１２４】
チャネル層６０３は、トンネル絶縁層６０６の側面上部と露出した基板の上部の一部分に３次元形状で形成される。
【０１２５】
ここで、チャネル層６０３は、予め設定されたチャネル領域にアモルファスシリコンを蒸着した後にアニーリング過程によって形成されるか、多結晶シリコンが直接蒸着されて形成されてよい。
【０１２６】
このようなチャネル層６０３は、第１マカロニ層６０４の上部領域にシリコンが追加で蒸着されることにより、第１マカロニ層６０４を覆うように形成されてよい。例えば、チャネル層６０３は、第１マカロニ層６０４の側面領域と上部領域を覆うように形成されてよい。
【０１２７】
第１マカロニ層６０４は、第２マカロニ層６０５とチャネル層６０３の電気的接触（ｃｏｎｔａｃｔ）または第２マカロニ層６０５のチャネル層６０３への拡散（ｄｉｆｆｕｓｉｏｎ）を防ぐための層であり、第２マカロニ層６０５を覆うように形成され、その材料と厚さは相異してよい。このような第１マカロニ層６０４は、チャネル層６０３の側面上部または露出した基板６００上部の一部に形成されてよい。例えば、第１マカロニ層６０４は、第２マカロニ層６０５の側面と上部面を覆うように形成されてよい。
【０１２８】
ここで、第１マカロニ層６０４は、意図しない寄生容量（ｃａｐａｃｉｔａｎｃｅ）を減らすために、誘電率の低い材料によって形成されてよい。例えば、第１マカロニ層６０４は、ＰＳＺのような絶縁物質によって形成されてよい。
【０１２９】
第１マカロニ層６０４の電気的絶縁特性は、第２マカロニ層６０５の電気的絶縁特性よりも高くてよく、第１マカロニ層６０４の熱伝導率は、第２マカロニ層６０５の熱伝導率よりも低くてよい。
【０１３０】
このような第１マカロニ層６０４は、電気的伝導性をもつ材料が第２マカロニ層６０５として使用される場合、フラッシュメモリのビットライン配線と電気的にショート（ｓｈｏｒｔ）することを防ぐことができる。
【０１３１】
第２マカロニ層６０５は、第１マカロニ層６０４の内部に形成され、露出した基板６００の上部に形成され、熱伝導率の高い材料または物質を利用して形成される。ここで、第２マカロニ層６０５は、側面領域と上部領域が第１マカロニ層６０４によって覆われるように第１マカロニ層６０４の内部に形成されてよく、下部領域は基板６００によって覆われるように柱形状に形成されてよい。すなわち、第２マカロニ層６０５は、第１マカロニ層６０４と基板６００によって全領域が覆われるように形成される構造であり、第２マカロニ層６０５が基板に直接連結する構造である。ここで、第２マカロニ層６０５は、接地してもよいし、０Ｖの電圧が印加されてもよい。
【０１３２】
第２マカロニ層６０５は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して形成されてよい。
【０１３３】
ここで、第２マカロニ層６０５は、予め設定された値以上の熱伝導率を有する材料、例えば、２Ｗ／ｍＫ以上の熱伝導率を有する材料を利用して形成されてよい。
【０１３４】
また、第２マカロニ層６０５は、予め設定された値以下の誘電率特性をもつ材料を利用して形成されてよい。例えば、第２マカロニ層６０５は、３．９以下の誘電率特性をもつ材料を利用して形成されてよい。
【０１３５】
また、第２マカロニ層６０５は、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよい。
【０１３６】
さらに、第２マカロニ層６０５は、高い熱伝導率（２Ｗ／ｍＫ以上）と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてよい。
【０１３７】
また、２マカロニ層６０５は、引張（ｓｔｒａｉｎｅｄ）技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率（２Ｗ／ｍＫ以上）を有することのできるＳｉｘＧｅ１−ｘのような材料を利用して形成されてよい。
【０１３８】
また、第２マカロニ層６０５は、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、ｎタイプにドーピングされたアモルファスシリコン、ｐタイプにドーピングされたアモルファスシリコン、ｎタイプにドーピングされた多結晶シリコン、ｐタイプにドーピングされた多結晶シリコンのうちの少なくとも１つを利用して形成されてよい。
【０１３９】
上述したように、第２マカロニ層６０５は、熱伝導率が高いほど放熱効率を増大させる役割を行うものであり、上述したような材料を利用して形成されてよいが、これに限定されてはならず、高いアスペクト比の構造に加え、蒸着が容易でありながらも高い熱伝導率を有する絶縁層などの材料によって形成されてもよい。これにより、蒸着工程ではなく、液状材料の絶縁層塗布および高温による硬化からなる工程も適用することができる。
【０１４０】
高誘電率絶縁層６０８は、ゲート電極１０９が蒸着されるための空間を確保するためにエッチングされた複数の絶縁層の側面と電荷保存層の側面に形成される。
【０１４１】
ここで、高誘電率絶縁層１０８は、アルミニウム酸化膜（Ａｌ２Ｏ３）やハフニウム酸化膜（ＨｆＯ２）のように誘電率が一定の値、例えば、３．９以上となる材料を利用して形成されてよい。
【０１４２】
ゲート電極６０９は、高誘電率絶縁層１０８上に形成される。
【０１４３】
ここで、ゲート電極６０９は、ゲート電極の接着力（ａｄｈｅｓｉｏｎ）改善のために窒化チタン（ＴｉＮ）のような金属層を蒸着した後、その金属層上に形成されてよい。
【０１４４】
層間絶縁層６１０は、フラッシュメモリセルのノードを分離するための絶縁層である。
【０１４５】
ビットライン配線６２０は、金属蒸着工程を利用してチャネル層６０３の上部に形成される。
【０１４６】
このように、本発明の他の実施形態に係る垂直集積型３次元フラッシュメモリは、第１マカロニ層と基板によって覆われて形成された第２マカロニ層を熱伝導率の高い材料によって形成することにより、フラッシュメモリの駆動中に発生する熱をヒートシンクである基板に効果的に放出することができるようになる。
【０１４７】
このような垂直集積型３次元フラッシュメモリを製造する過程については、図７を参照しながら説明する。
【０１４８】
図７は、図１に示す垂直集積型３次元フラッシュメモリを製造する過程を説明するための例示図である。
【０１４９】
図７ａと図７ｂに示すように、基板６００上に第１絶縁層６０１と第２絶縁層６０２を順に積層して複数の絶縁層を形成する。
【０１５０】
ここで、第１絶縁層６０１と第２絶縁層６０２は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、６４層のセルが製作されるためには、第１絶縁層６０１と第２絶縁層６０２がそれぞれ最小で６４回以上の蒸着を繰り返すことによって複数の絶縁層を形成してよい。
【０１５１】
本発明では、説明を容易にするために、図７ａに示されるそれぞれの絶縁層を図７ｂのように最小化して示し、図７ｂは図７ａをＸ方向から見た形状である。以下では、追加の説明がなくても、Ｘ方向から見た形状を示す。
【０１５２】
その次は、図７ｃに示すように、基板６００の一部領域が露出するように複数の絶縁層６０１、６０２をエッチングする。
【０１５３】
ここで、エッチングする方法は、ウエットエッチングやドライエッチングなどのような多様なエッチング方法が適用されてよく、例えば、フォトレジスト（ＰＲ）を利用したパターニングによるエッチングによって基板の一部領域が露出するように複数の絶縁層をエッチングしてよい。図２ｃによってエッチングされた形態は円形であってもよいが、多角形、例えば、四角形、三角形、五角形、八角形などのような形態にエッチングされてもよい。
【０１５４】
その次は、図７ｄに示すように、エッチングされた複数の絶縁層の側面上部さらにはシリコン基板の上部に犠牲絶縁層６１１、電荷保存層６０７、トンネル絶縁層６０６、チャネル層６０３、第１マカロニ層６０４、および第２マカロニ層６０５を順に形成する。
【０１５５】
もちろん、犠牲絶縁層６１１、電荷保存層６０７、トンネル絶縁層６０６、チャネル層６０３、第１マカロニ層６０４、および第２マカロニ層６０５を形成する過程も、蒸着過程とエッチング過程を繰り返すことによって形成されてよい。
【０１５６】
その次は、図７ｅに示すように、犠牲絶縁層６１１、電荷保存層６０７、トンネル絶縁層６０６、チャネル層６０３、第１マカロニ層６０４、および第２マカロニ層６０５をエッチングした後（図示せず）、第１マカロニ層６０４を追加で蒸着して基板６００と共に第２マカロニ層６０５の全領域を覆うように形成し、その上部にシリコンなどを追加で蒸着することにより、チャネル層６０３が基板６００と共に第１マカロニ層６０４の全領域を覆うように形成する。
【０１５７】
ここで、電荷保存層６０７は、シリコン窒化膜（Ｓｉ３Ｎ４）または類似系列の材料または浮遊ゲートのような伝導性材料を利用して形成されてよく、トンネル絶縁層６０６の厚さは、フラッシュメモリの信頼性（ｒｅｔｅｎｔｉｏｎ）特性に応じて異なってよく、トンネル絶縁層は、単一層ではないｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅのようにｂａｎｄｇａｐ  ｅｎｇｉｎｅｅｒｉｎｇ（ＢＥＯＮＯ）技術が適用されて形成されてよい。
【０１５８】
チャネル層６０３は、予め設定されたチャネル領域にアモルファスシリコンを蒸着した後にアニーリング過程によって形成されるか、多結晶シリコンが直接蒸着されて形成されてよく、第１マカロニ層６０４は、意図しない寄生容量（ｃａｐａｃｉｔａｎｃｅ）を減らすために誘電率の低い材料によって形成されてよい。ここで、第１マカロニ層６０４の電気的絶縁特性は、第２マカロニ層６０５の電気的絶縁特性よりも高くてよく、第１マカロニ層６０４の熱伝導率は、第２マカロニ層６０５の熱伝導率よりも低くてよい。このような第１マカロニ層６０４は、電気的伝導性をもつ材料が第２マカロニ層６０５として使用される場合、フラッシュメモリのビットライン配線６２０と電気的にショート（ｓｈｏｒｔ）することを防ぐことができる。
【０１５９】
第２マカロニ層６０５は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を含む金属と、炭素ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ  ｎａｎｏ  ｔｕｂｅ）、グラフェン（Ｇｒａｐｈｅｎｅ）、Ｃ６０、ダイヤモンドを含む炭素系材料のうちの少なくとも１つを利用して形成されてよい。
【０１６０】
ここで、第２マカロニ層６０５は、予め設定された値以上の熱伝導率を有する材料、例えば、２Ｗ／ｍＫ以上の熱伝導率を有する材料を利用して形成されてもよく、予め設定された値以下の誘電率特性を有する材料を利用して形成されてもよく、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよく、高い熱伝導率（２Ｗ／ｍＫ以上）と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてもよい。
【０１６１】
また、第２マカロニ層６０５は、引張（ｓｔｒａｉｎｅｄ）技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率（２Ｗ／ｍＫ以上）を有することのできるＳｉｘＧｅ１−ｘのような材料を利用して形成されてもよく、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、ｎタイプにドーピングされたアモルファスシリコン、ｐタイプにドーピングされたアモルファスシリコン、ｎタイプにドーピングされた多結晶シリコン、ｐタイプにドーピングされた多結晶シリコンのうちの少なくとも１つを利用して形成されてもよい。
【０１６２】
その次は、図７ｆに示すように、ゲート電極６０９が蒸着されるための空間を確保するためのエッチング過程がなされる。この過程では、選択的（ｓｅｌｅｃｔｉｖｅ）エッチングによって第２絶縁層６０２をエッチングして犠牲絶縁層６１１を除去する。
【０１６３】
その次は、図７ｇに示すように、エッチングされた空間に高誘電率絶縁層６０８を蒸着し、その上部に金属ゲート電極６０９を蒸着する。
【０１６４】
ここで、高誘電率絶縁層６０８は、アルミニウム酸化膜（Ａｌ２Ｏ３）やハフニウム酸化膜（ＨｆＯ２）のように誘電率が一定の値、例えば、３．９以上となる材料を利用して形成してよい。このような過程により、１つのフラッシュメモリセルのゲート絶縁層は、トンネル絶縁層６０６、電荷保存層６０７、高誘電率絶縁層６０８のような最小で３つの層によって構成されてよい。
【０１６５】
さらに、金属ゲート電極６０９を蒸着する前に、ゲート電極の接着力（ａｄｈｅｓｉｏｎ）改善のために窒化チタン（ＴｉＮ）のような金属層が追加で蒸着されてもよい。
【０１６６】
その次は、図７ｈに示すように、ノードを分離させるためのエッチング工程を行った後、図７ｉに示すように層間絶縁層６１０を蒸着し、エッチング過程、例えば、層間絶縁層６１０のエッチングおよび追加の金属蒸着工程によってビットライン配線６２０を形成することにより、フラッシュメモリアレイ６３０を形成する。
【０１６７】
図８は、既存の垂直集積型３次元フラッシュメモリと図６の構造の断面図と平面図であって、図８ａは、既存の製造工程によって製作されたフラッシュメモリアレイであり、図８ｂは、図７の製造方法によって製造されたフラッシュメモリアレイ６３０であり、図８ｃと図８ｄは、図８ａと図８ｂを上から見た平面図である。
【０１６８】
図８に示すように、本発明によって製造されたフラッシュメモリアレイ６３０は、第１マカロニ層６０４と第２マカロニ層６０５の両方を含んでおり、第２マカロニ層６０５は、チャネル層６０３と電気的に開放（ｏｐｅｎ）状態であることから、金属のような高い熱伝導率を有しながらも高い電気的伝導性が存在する材料を第２マカロニ層６０５として使用することが可能である。
【０１６９】
図９は、既存の垂直集積型３次元フラッシュメモリと図６の構造で発生する放熱経路に対する熱シミュレーション結果を示した例示図であり、図９ｂは、図８に示した第２マカロニ層６０５の全領域が第１マカロニ層６０４と基板６００によって覆われた構造が適用された状態で実行された結果を示している。
【０１７０】
このとき、第２マカロニ層は、タングステン金属によって形成されてよい。
【０１７１】
図９ａから分かるように、既存のマカロニ層の使用によって製作された垂直集積型３次元フラッシュメモリセルの場合は、駆動中に発生する温度が約３５度近くまであり、フラッシュメモリアレイ６３０の中間層に位置するセルに熱が集中していることが分かる。
【０１７２】
この反面、図９ｂから分かるように、本発明によって製造された垂直集積型３次元フラッシュメモリセルでは、その温度が図９ａに比べて低いことが分かる。これは、第２マカロニ層として挿入されたタングステン層が熱を効果的に基板に放出させるブリッジ（ｂｒｉｄｇｅ）の役割を行うためである。このような事実は、図９ｃと図９ｄの平面図を参照することによって再確認することができる。
【０１７３】
図１０は、既存の垂直集積型３次元フラッシュメモリと図６の構造で抽出された温度分布を示した例示図であり、図９で抽出されたデータを示している。
【０１７４】
図１０に示すように、本発明によって製造されたフラッシュメモリセル（ｗｉｔｈ  ｐｌｕｇｇｅｄ  ｍｅｔａｌ）は、フラッシュメモリアレイ６３０の放熱効率がスムーズであるため、既存の垂直集積型３次元フラッシュメモリ（ｗ／ｏ  ｐｌｕｇｇｅｄ  ｍｅｔａｌ）とは違って熱が中間階に位置するフラッシュメモリセルに集中せず、下の階に位置するほど温度が減少する傾向を示した。
【０１７５】
図６〜図１０で説明した本発明の他の実施形態に係る構造は、図２ｄと図７ｄから分かるように、基板から分離させる別途の過程が必要ないため製造工程が簡単であり、第２マカロニ層が基板と直接連結しているため、駆動中に発生する熱を効率的に放出させることができる。また、フローティングボディ効果（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）という現象を抑制することにより、セルの信頼性を改善させることができる。ここで、第２マカロニ層は、接地してもよいし、０Ｖの電圧が印加されてもよい。
【０１７６】
さらに、本発明の他の実施形態に係る構造には、次のような長所がある。
【０１７７】
本発明の他の実施形態に係る構造は、第２マカロニ層がシリコン基板と電気的に連結することにより、半導体素子で逆バイアス（ｂａｃｋ  ｂｉａｓｉｎｇ）する効果を期待することができ、これによってフラッシュメモリの技術的限界として作用しているセルｅｒａｓｅの速度を大幅に改善することができる。すなわち、第２マカロニ層に（＋）電圧を印加することにより、セルに保存された電子をチャネルに再び取り出し、データを削除することができる。現時点においてフラッシュメモリセルのｅｒａｓｅ動作に必要な速度は数十ｍｓ水準であり、セルのプログラム動作のためには数十ｕｓの速度水準であることから、最小で１００倍以上の速度差があり、このような速度差により、フラッシュメモリの速度は、事実上ｅｒａｓｅの速度に基づいて決められている状態である。したがって、本発明でｅｒａｓｅの速度を改善すれば、フラッシュメモリ全体の速度改善に大きく寄与することができる。
【０１７８】
本発明の構造によってｅｒａｓｅの速度が速くなれば、相対的にプログラムのための速度に余裕ができ、プログラム動作をさらに長く実行することができるようになる。このような方式は、セルのスレッショルド電圧分布の減少を可能にするため、次世代の高集積フラッシュメモリ（ＴＬＣ、ＱＬＣ）などへの使用に適する。
【０１７９】
現在はｅｒａｓｅの速度が極めて長く、フラッシュメモリにセルがｅｒａｓｅ過程で電気的なストレスを多く受けているが、このような長時間に渡るストレスは、フラッシュメモリの耐久性（ｅｎｄｕｒａｎｃｅ）を低下させる。しかし、本発明の他の実施形態に係る構造は、ｅｒａｓｅの速度を減らすことができるため、フラッシュメモリの耐久性も改善可能である。
【０１８０】
さらに、本発明の他の実施形態に係る構造は、セルの温度を全体的に低めることはもちろん、図１０ｂから分かるように、セル間の温度差も全般的に減らすことができる。これもまたフラッシュメモリセルのスレッショルド電圧分布を減らすようになるため、最終的には信頼性の改善を可能にする。
【０１８１】
以上のように、実施形態を、限定された実施形態と図面に基づいて説明したが、当業者であれば、上述した記載から多様な修正および変形が可能であろう。例えば、説明された技術が、説明された方法とは異なる順序で実行されたり、かつ／あるいは、説明されたシステム、構造、装置、回路などの構成要素が、説明された方法とは異なる形態で結合されたりまたは組み合わされたり、他の構成要素または均等物によって対置されたり置換されたとしても、適切な結果を達成することができる。
【０１８２】
したがって、異なる実施形態であっても、特許請求の範囲と均等なものであれば、添付される特許請求の範囲に属する。
【符号の説明】
【０１８３】
１００：シリコン基板
１０１：第１絶縁層
１０２：第２絶縁層
１０３：チャネル層
１０４：第１マカロニ層
１０５：第２マカロニ層
１０６：トンネル絶縁層
１０７：電荷保存層
１０８：高誘電率絶縁層
１０９：ゲート電極（ｗｏｒｄ  ｌｉｎｅ）
１１０：層間絶縁層（ｉｎｔｅｒ  ｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）
１１１：犠牲絶縁層（ｓａｃｒｉｆｉｃｉａｌ  ｌａｙｅｒ）
１２０：ビットライン（ｂｉｔ  ｌｉｎｅ）配線
１３０：フラッシュメモリアレイ（ａｒｒａｙ）
【図１】
2019220670.tif 000003
【図２ａ】
2019220670.tif 000004
【図２ｂ】
2019220670.tif 000005
【図２ｃ】
2019220670.tif 000006
【図２ｄ】
2019220670.tif 000007
【図２ｅ】
2019220670.tif 000008
【図２ｆ】
2019220670.tif 000009
【図２ｇ】
2019220670.tif 000010
【図２ｈ】
2019220670.tif 000011
【図２ｉ】
2019220670.tif 000012
【図３】
2019220670.tif 000013
【図４】
2019220670.tif 000014
【図５】
2019220670.tif 000015
【図６】
2019220670.tif 000016
【図７ａ】
2019220670.tif 000017
【図７ｂ】
2019220670.tif 000018
【図７ｃ】
2019220670.tif 000019
【図７ｄ】
2019220670.tif 000020
【図７ｅ】
2019220670.tif 000021
【図７ｆ】
2019220670.tif 000022
【図７ｇ】
2019220670.tif 000023
【図７ｈ】
2019220670.tif 000024
【図７ｉ】
2019220670.tif 000025
【図８】
2019220670.tif 000026
【図９】
2019220670.tif 000027
【図１０】
2019220670.tif 000028