(57)【要約】【課題】シンプルな構成でありながら消費電流の小さいコンパレータ回路、及び発振回路を提供する。【解決手段】第一定電流源と、ドレインが第一定電流源に接続され、ゲートが非反転入力端子に接続され、ソースが反転入力端子に接続された第一トランジスタと、反転入力端子と第二電源端子の間に接続された第二定電流源と、ソースが第一電源端子に接続され、ゲートが第一トランジスタのドレインに接続され、ドレインが出力端子に接続された第二トランジスタと、第二トランジスタのドレインと第二電源端子の間に接続された第三定電流源と、を備えたコンパレータ、及び、それを用いた発振回路。【選択図】図１
2019220759.tif 000002
【特許請求の範囲】
【請求項１】
反転入力端子と非反転入力端子と出力端子を備えたコンパレータであって、
一方の端子が第一電源端子に接続された第一定電流源と、
ドレインが前記第一定電流源の他方の端子に接続され、ゲートが前記非反転入力端子に接続され、ソースが前記反転入力端子に接続された第一トランジスタと、
一方の端子が前記反転入力端子に接続され、制御端子が前記出力端子に接続され、他方の端子が第二電源端子に接続された第二定電流源と、
ソースが前記第一電源端子に接続され、ゲートが前記第一トランジスタのドレインに接続され、ドレインが前記出力端子に接続された第二トランジスタと、
一方の端子が前記第二トランジスタのドレインに接続され、他方の端子が前記第二電源端子に接続された第三定電流源と、を備え、
前記第二定電流源は、前記制御端子の電圧によってオンオフが制御され、
前記第一定電流源の電流値と前記第二定電流源の電流値が等しい
ことを特徴とするコンパレータ。
【請求項２】
ソースが前記第三定電流源の一方の端子に接続され、ゲートが前記第一トランジスタのドレインに接続され、ドレインが前記出力端子に接続された第三トランジスタを備えた
ことを特徴とする請求項１に記載のコンパレータ。
【請求項３】
一方の端子が前記第二電源端子に接続されたコンデンサと、
前記第一電源端子と前記コンデンサの他方の端子の間に第一スイッチを介して接続された充電電流源と、
前記コンデンサの他方の端子と前記第二電源端子の間に第二スイッチを介して接続された放電電流源と、
非反転入力端子に第一基準電圧回路が接続され、反転入力端子に前記コンデンサの他方の端子が接続された第一コンパレータと、
非反転入力端子に第二基準電圧回路が接続され、反転入力端子に前記コンデンサの他方の端子が接続された第二コンパレータと、
第一入力端子に前記第一コンパレータの出力端子が接続され、第二入力端子に前記第二コンパレータの出力端子が接続され、充電制御端子が前記第一スイッチの制御端子に接続され、放電制御端子が前記第二スイッチの制御端子に接続され、出力端子が発振回路の出力端子に接続された充放電制御回路と、を備え、
前記第一コンパレータと前記第二コンパレータの少なくとも一方が請求項１または２に記載のコンパレータで構成された
ことを特徴とする発振回路。
【請求項４】
前記第一コンパレータが請求項１または２に記載のコンパレータで構成され、
前記第二コンパレータは、前記第一コンパレータの出力信号に基づいて動作停止が制御される
ことを特徴とする請求項３に記載の発振回路。
【請求項５】
前記第一基準電圧回路は、
ゲートが前記第一トランジスタのゲートに接続され、前記第一トランジスタとしきい値電圧が等しい第四トランジスタを備え、
前記第四トランジスタのソースの電圧が前記第一基準電圧である
ことを特徴とする請求項４に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ、及び、コンパレータを用いた発振回路に関する。
【背景技術】
【０００２】
従来から用いられているコンパレータは、２つの入力端子の差電圧を増幅する差動増幅回路と、出力段であるソース接地増幅回路を備えている。差動増幅回路の差動対とソース接地増幅回路は、定電流源、或いは、抵抗によって生成される電流によってバイアスされることが一般的である。この様態のコンパレータの応答速度は、バイアス電流によって決まり、回路の消費電流を抑えるためにバイアス電流を小さくすると、応答速度が低下する。それに対して、消費電流を抑制しつつ、高速な応答を実現する手段として、コンパレータの入力電圧に応じてバイアス電流を変化させる構成が提案されている（例えば、特許文献１の図３参照）。
【０００３】
また、定電流源によって充放電されるコンデンサの電圧を検出するコンパレータを用いた発振回路もよく知られている（例えば、特許文献１の図１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１５３２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のコンパレータ回路は、差動増幅回路の差動対とソース接地増幅回路をバイアスするための電流源が備えられる。これら複数の電流源は、電流を小さくし過ぎると、リーク電流やノイズによって出力状態を安定に保つことが難しくなる。そのため、従来のコンパレータは、消費電流を抑制出来る程度に限界があり、非常に小さな消費電流が求められる半導体装置には好適ではない。また、それらのコンパレータを用いた発振回路においても同様の課題が生じる。
【０００６】
本発明は上記課題に鑑みて為され、シンプルな構成でありながら消費電流の小さいコンパレータ回路、及び、消費電流の小さい発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のコンパレータは、反転入力端子と非反転入力端子と出力端子を備えたコンパレータであって、一方の端子が第一電源端子に接続された第一定電流源と、ドレインが前記第一定電流源の他方の端子に接続され、ゲートが前記非反転入力端子に接続され、ソースが前記反転入力端子に接続された第一トランジスタと、一方の端子が前記反転入力端子に接続され、制御端子が前記出力端子に接続され、他方の端子が第二電源端子に接続された第二定電流源と、ソースが前記第一電源端子に接続され、ゲートが前記第一トランジスタのドレインに接続され、ドレインが前記出力端子に接続された第二トランジスタと、一方の端子が前記第二トランジスタのドレインに接続され、他方の端子が前記第二電源端子に接続された第三定電流源と、を備え、前記第二定電流源は、前記制御端子の電圧によってオンオフが制御され、前記第一定電流源の電流値と前記第二定電流源の電流値が等しいことを特徴とする。
また、本発明の発振回路は、第一コンパレータと第二コンパレータと充放電制御回路を備え、第一コンパレータと第二コンパレータの少なくとも一方が上記コンパレータで構成されたことを特徴とする。
【発明の効果】
【０００８】
本発明のコンパレータによれば、反転入力端子と非反転入力端子の電圧差が正負のいずれかの状態において第一電源と第二電源の間の電流経路が全てオフするため、消費電流を小さくすることができる。また、本発明の発振回路は、同様に消費電流を小さくすることが出来る。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態のコンパレータを示す回路図である。
【図２】本実施形態のコンパレータの他の例を示す回路図である。
【図３】本実施形態のコンパレータの他の例を示す回路図である。
【図４】本実施形態のコンパレータの他の例を示す回路図である。
【図５】本実施形態のコンパレータを用いた発振回路を示す回路図である。
【図６】図５の発振回路の動作を説明するためのタイミングチャートである。
【図７】本実施形態のコンパレータを用いた発振回路の他の例を示す回路図である。
【図８】本実施形態の発振回路に用いられる基準電圧回路とコンパレータの構成例を示す回路図である。
【図９】本実施形態の発振回路に用いられる基準電圧回路とコンパレータの他の構成例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態のコンパレータを示す回路図である。
【００１１】
本実施形態のコンパレータ１００は、反転入力端子１０と、非反転入力端子１１と、出力端子１２と、ＮＭＯＳトランジスタ１３と、ＰＭＯＳトランジスタ１４と、定電流源１５、１６、１７と、を備えている。定電流源１６は、入力される制御信号によってオンオフが制御される制御端子を有している。
【００１２】
ＮＭＯＳトランジスタ１３は、ゲートが非反転入力端子１１に接続され、ソースが反転入力端子１０に接続され、ドレインが定電流源１５の一方の端子とＰＭＯＳトランジスタ１４のゲートに接続される。定電流源１５は、他方の端子が電源ライン１に接続される。定電流源１６は、一方の端子が反転入力端子１０に接続され、他方の端子が電源ライン２に接続され、制御端子が出力端子１２に接続される。ＰＭＯＳトランジスタ１４は、ソースが電源ライン１に接続され、ドレインが出力端子１２に接続される。定電流源１７は、一方の端子が出力端子１２に接続され、他方の端子が電源ライン２に接続される。
【００１３】
かかる構成のコンパレータ１００の動作について、以下に説明する。
反転入力端子１０の電圧ＶMよりも非反転入力端子１１の電圧ＶPの方が高く、電圧ＶMと電圧ＶPの電圧差がＮＭＯＳトランジスタ１３のしきい値電圧以上である時、ＮＭＯＳトランジスタ１３はオンする。定電流源１５の電流Ｉ1に対してＮＭＯＳトランジスタ１３の電流駆動能力が大きくなると、ＮＭＯＳトランジスタ１３は非飽和状態となる。ＮＭＯＳトランジスタ１３が非飽和状態になると、ＰＭＯＳトランジスタ１４のゲート電圧が電圧ＶM付近となり、ＰＭＯＳトランジスタ１４はオンする。ＰＭＯＳトランジスタ１４の電流駆動能力が定電流源１７の電流Ｉ3に対して大きくなると、出力端子１２の出力電圧ＶOは電源ライン１の電圧ＶDD付近までプルアップされる。よって、コンパレータ１００は、Ｈレベルの出力電圧ＶOを出力する。定電流源１６は、制御端子にＨレベルが入力されると、電流Ｉ2を出力する。ここで、電流Ｉ1と電流Ｉ2は一致するように設計されているので、反転入力端子１０の入力電流はほぼゼロとなる。従って、コンパレータ１００は、非反転入力端子１１がゲート入力であるので、各入力端子の入力電流は小さくなる。
【００１４】
反転入力端子１０の電圧ＶMと非反転入力端子１１の電圧ＶPの電圧差がＮＭＯＳトランジスタ１３のしきい値電圧以下か、あるいは、電圧ＶPよりも電圧ＶMの方が高い時、ＮＭＯＳトランジスタ１３はオフする。定電流源１５の電流Ｉ1によってＰＭＯＳトランジスタ１４のゲート電圧はＶDDまでプルアップされるので、ＰＭＯＳトランジスタ１４はオフする。ＰＭＯＳトランジスタ１４がオフすると、出力端子１２の出力電圧ＶOは定電流源１７によって電源ライン２の電圧ＶSS付近までプルダウンされる。よって、コンパレータ１００は、Ｌレベルの出力電圧ＶOを出力する。定電流源１６は、制御端子にＬレベルが入力されると、電流Ｉ2の出力を停止する。ＮＭＯＳトランジスタ１３がオフし、定電流源１６も電流出力を停止するため、反転入力端子１０の入力電流はほぼゼロとなる。従って、コンパレータ１００は、出力電圧ＶOがＨレベルである時と同様に、各入力端子の入力電流は小さくなる。
【００１５】
コンパレータ１００は、出力電圧ＶOがＬレベルである時、ＮＭＯＳトランジスタ１３とＰＭＯＳトランジスタ１４が共にオフしているため、電源ライン１と電源ライン２の間の電流経路が遮断され、消費電流はほぼゼロとなる。
また、上で述べたように定電流源１６の出力する電流を出力端子電圧によって変更することで入力電流を小さくすることが出来るため、高インピーダンスなノードの電圧を入力端子に受けた場合であっても、負荷効果が小さいため精度良く比較することが出来る。
【００１６】
なお、定電流源１５、１６、１７は、同じバイアスラインの電圧をゲートに受けるＭＯＳトランジスタによって実現可能である。従って、コンパレータ１００は、最少で５つのトランジスタで構成可能であり、シンプルな構成で回路面積を抑えつつ、消費電流を小さくすることが出来る。
【００１７】
図２は、本本実施形態のコンパレータの他の例を示す回路図である。
図２のコンパレータ２００は、図１のコンパレータ１００にＮＭＯＳトランジスタ１８が加えられた構成となっている。その他の構成については、コンパレータ１００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００１８】
ＮＭＯＳトランジスタ１８は、ゲートがＰＭＯＳトランジスタ１４のゲートに接続され、ソースが定電流源１７の一方の端子に接続され、ドレインが出力端子１２に接続される。
【００１９】
上述のような構成のコンパレータ２００は、電圧ＶPと電圧ＶMがＮＭＯＳトランジスタ１３がオンする電圧であって、電圧ＶMがＮＭＯＳトランジスタ１８のしきい値電圧よりも低い時、ＮＭＯＳトランジスタ１８がオフするので、オンしているＰＭＯＳトランジスタ１４には定電流源１７の電流Ｉ3は流れない。そのため、出力電圧ＶｏがＨレベルの状態において、コンパレータ２００の電源ライン間の電流経路はＮＭＯＳトランジスタ１３を介した経路のみとなる。
【００２０】
このように、図２のコンパレータ２００によれば、コンパレータ１００にトランジスタを１つ追加することで、出力電圧ＶOがＨレベルである時の消費電流を小さくすることが出来る。
【００２１】
図３は、本実施形態のコンパレータの他の例を示す回路図である。
コンパレータ３００は、反転入力端子１０と、非反転入力端子１１と、出力端子１２と、ＰＭＯＳトランジスタ２３と、ＮＭＯＳトランジスタ２４と、定電流源２５、２６、２７と、を備えている。定電流源２６は、入力される制御信号によってオンオフが制御される制御端子を有している。
【００２２】
ＰＭＯＳトランジスタ２３は、ゲートが非反転入力端子１１に接続され、ソースが反転入力端子１０に接続され、ドレインが定電流源２５の一方の端子とＮＭＯＳトランジスタ２４のゲートに接続される。定電流源２５は、他方の端子が電源ライン２に接続される。定電流源２６は、一方の端子が反転入力端子１０に接続され、他方の端子が電源ライン１に接続され、制御端子が出力端子１２に接続される。ＮＭＯＳトランジスタ２４は、ソースが電源ライン２に接続され、ドレインが出力端子１２に接続される。定電流源２７は、一方の端子が出力端子１２に接続され、他方の端子が電源ライン１に接続される。
【００２３】
かかる構成のコンパレータ３００の動作について、以下に説明する。
非反転入力端子１１の電圧ＶPよりも反転入力端子１０の電圧ＶMの方が高く、電圧ＶMと電圧ＶPの電圧差がＰＭＯＳトランジスタ２３のしきい値電圧以上である時、ＰＭＯＳトランジスタ２３はオンする。定電流源２５の電流Ｉ4に対してＰＭＯＳトランジスタ２３の電流駆動能力が大きくなると、ＰＭＯＳトランジスタ２３は非飽和状態となる。ＰＭＯＳトランジスタ２３が非飽和状態になると、ＮＭＯＳトランジスタ２４のゲート電圧が電圧ＶM付近となり、ＮＭＯＳトランジスタ２４はオンする。ＮＭＯＳトランジスタ２４の電流駆動能力が定電流源２７の電流Ｉ6に対して大きくなると、出力端子１２の出力電圧ＶOは電源ライン２の電圧ＶSS付近までプルダウンされる。よって、コンパレータ３００は、Ｌレベルの出力電圧ＶOを出力する。定電流源２６は、制御端子にＬレベル入力されると、電流Ｉ5を出力する。ここで、電流Ｉ4と電流Ｉ5は一致するように設計されているので、反転入力端子１０の入力電流はほぼゼロとなる。従って、コンパレータ３００は、非反転入力端子１１がゲート入力であるので、各入力端子の入力電流は小さくなる。
【００２４】
非反転入力端子１１の電圧ＶPと反転入力端子１０の電圧ＶMの電圧差がＰＭＯＳトランジスタ２３のしきい値電圧以下か、あるいは、電圧ＶPよりも電圧ＶMの方が低い時、ＰＭＯＳトランジスタ２３はオフする。ＰＭＯＳトランジスタ２３がオフすると、定電流源２５の電流Ｉ4によってＮＭＯＳトランジスタ２４のゲート電圧は電圧ＶSSまでプルダウンされるので、ＮＭＯＳトランジスタ２４はオフする。ＮＭＯＳトランジスタ２４がオフすると、出力端子１２の出力電圧ＶOは定電流源２７によって電源ライン１の電圧ＶDD付近までプルアップされる。よって、コンパレータ３００は、Ｈレベルの出力電圧ＶOを出力する。定電流源２６は、制御端子にＨレベルが入力されると、電流Ｉ5の出力を停止する。ＰＭＯＳトランジスタ２３がオフし、定電流源２６も電流出力を停止するため、反転入力端子１０の入力電流はほぼゼロとなる。従って、コンパレータ３００は、出力電圧ＶOがＬレベルである時と同様に、各入力端子の入力電流は小さくなる。
【００２５】
出力電圧ＶOがＨレベルである時、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４が共にオフしているため、電源ライン１と電源ライン２の間の電流経路が遮断される。その結果、コンパレータ３００の消費電流はほぼゼロとなる。
【００２６】
図４は、本実施形態のコンパレータの他の例を示す回路図である。
図４のコンパレータ４００は、コンパレータ３００にＰＭＯＳトランジスタ２８が加えられた構成となっている。その他の構成については、コンパレータ３００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００２７】
ＰＭＯＳトランジスタ２８は、ゲートがＮＭＯＳトランジスタ２４のゲートに接続され、ソースが定電流源２７の一方の端子に接続され、ドレインが出力端子１２に接続される。
【００２８】
上述のような構成のコンパレータ４００は、電圧ＶPと電圧ＶMがＰＭＯＳトランジスタ２３がオンする電圧であって、電圧ＶMがＰＭＯＳトランジスタ２８のしきい値電圧よりも高い時、ＰＭＯＳトランジスタ２８がオフするので、オンしているＮＭＯＳトランジスタ２４には定電流源２７の電流Ｉ6は流れない。そのため、出力電圧ＶｏがＬレベルの状態において、コンパレータ４００の電源ライン間の電流経路はＰＭＯＳトランジスタ２３を介した経路のみとなる。
【００２９】
このように、図４のコンパレータ４００によれば、コンパレータ３００にトランジスタを１つ追加することで、出力電圧ＶOがＬレベルである時の消費電流を小さくすることが出来る。
【００３０】
以上説明した本実施形態のコンパレータは、コンパレータ１００、２００は出力電圧ＶOがＨレベルである時に、コンパレータ３００、４００は出力電圧ＶOがＬレベルである時に、消費電流をほぼゼロにすることが出来る。従って、出力電圧ＶOの保たれる期間が長い場合に合わせて適宜使い分けることで、より消費電流を小さくすることが出来る。
【００３１】
図５は、本実施形態のコンパレータを用いた発振回路を示す回路図である。
図５の発振回路５００は、定電流源３０、３１と、スイッチ３２、３３と、コンデンサ３４と、基準電圧回路３５、３６と、コンパレータ３７、３８と、充放電制御回路３９と、を備えている。基準電圧回路３５は、電源ライン２の電圧ＶSSに基づいた基準電圧ＶREFHを出力する。基準電圧回路３６は、電源ライン２の電圧ＶSSに基づいた基準電圧ＶREFHより低い基準電圧ＶREFLを出力する。コンパレータ３７、３８は、本発明のコンパレータ１００〜４００のいずれかが適宜用いられる。ここで、説明の簡略化のために、コンパレータ３７、３８は、非反転入力端子の電圧が反転入力端子の電圧を超えたらＨレベルの信号を出力するものとする。
【００３２】
定電流源３０は、一方の端子が電源ライン１に接続され、他方の端子がスイッチ３２の一方の導電端子に接続される。定電流源３１は、一方の端子が電源ライン２に接続され、他方の端子がスイッチ３３の一方の導電端子に接続される。スイッチ３２、３３のそれぞれ他方の導電端子は、コンデンサ３４の一方の端子と、コンパレータ３７の反転入力端子と、コンパレータ３８の非反転入力端子に接続される。コンデンサ３４の他方の端子は、電源ライン２に接続される。基準電圧回路３５は、コンパレータ３７の非反転入力端子に接続される。基準電圧回路３６は、コンパレータ３８の反転入力端子に接続される。コンパレータ３７の出力端子は、充放電制御回路３９の第一入力端子に接続される。コンパレータ３８の出力端子は、充放電制御回路３９の第二入力端子に接続される。充放電制御回路３９は、制御端子にスタンバイ信号ＶSTBが入力され、充電制御端子がスイッチ３２の制御端子に接続され、放電制御端子がスイッチ３３の制御端子に接続され、出力端子が発振回路５００の出力端子に接続される。
【００３３】
かかる構成の発振回路５００の動作について、以下に説明する。図６は、本発明のコンパレータを用いた発振回路の動作を説明するためのタイミングチャートである。
【００３４】
時刻ｔ０より前において、コンデンサ３４の電圧ＶCは基準電圧ＶREFHより高い状態にあり、充放電制御回路３９の制御端子にはスタンバイ信号ＶSTBが入力されている。充放電制御回路３９は、スタンバイ状態のとき、充電制御端子と放電制御端子からスイッチ３２、３３をオフする制御信号を出力し、出力端子からＬレベルの信号ＶOSCを出力する。スイッチ３２と３３が共にオフしている時、コンパレータ３７と３８の入力インピーダンスが高いため、コンデンサ３４の電圧ＶCは基準電圧ＶREFHより高い電圧を維持する。コンパレータ３７は、電圧ＶCが基準電圧ＶREFHより高いのでＬレベルを出力する。コンパレータ３８は、電圧ＶCが基準電圧ＶREFLより高いのでＬレベルを出力する。
【００３５】
時刻ｔ０において、スタンバイ信号ＶSTBが解除されると、充放電制御回路３９は、コンパレータ３７のＬレベルの出力信号に基づいてスイッチ３３をオンに制御する。スイッチ３３がオンすると、コンデンサ３４は、定電流源３１の電流によって放電される（放電状態）。そして、電圧ＶCが基準電圧ＶREFHより低くなると、コンパレータ３７はＨレベルを出力する。
【００３６】
コンデンサ３４が定電流源３１の電流によって放電され、時刻ｔ１において、電圧ＶCが基準電圧ＶREFLより低くなると、コンパレータ３８は、Ｈレベルを出力する。充放電制御回路３９は、コンパレータ３８のＨレベルの出力信号に基づいてスイッチ３２をオン、スイッチ３３をオフに制御する。スイッチ３２がオンすると、コンデンサ３４は、定電流源３０の電流によって充電される（充電状態）。そして、電圧ＶCが基準電圧ＶREFLより高くなると、コンパレータ３８はＬレベルを出力する。また、充放電制御回路３９は、コンパレータ３８の出力信号がＬレベルからＨレベルになると、信号ＶOSCをＨレベルにする。
【００３７】
コンデンサ３４が定電流源３０の電流によって充電され、時刻ｔ２において、電圧ＶCが基準電圧ＶREFHより高くなると、コンパレータ３７は、Ｌレベルを出力する。充放電制御回路３９は、コンパレータ３７のＬレベルの出力信号に基づいてスイッチ３２をオフ、スイッチ３３をオンに制御する。スイッチ３３がオンすると、コンデンサ３４は、定電流源３１の電流によって放電される。また、充放電制御回路３９は、コンパレータ３７の出力信号がＨレベルからＬレベルになると、信号ＶOSCをＬレベルにする。
【００３８】
以上の動作を繰り返すことによって、発振回路５００は、出力端子から信号ＶOSCを出力する。信号ＶOSCの周期Ｔは、充電電流ＩC、放電電流ＩD、コンデンサ３４の容量値Ｃ、基準電圧ＶREFH、ＶREFLを用いて式（１）で表される。
Ｔ＝Ｃ×（ＶREFH−ＶREFL）×（ＩC-1＋ＩD-1）      （１）
式（１）において、正確には基準電圧ＶREFH及びＶREFLにコンパレータ３７及び３８の入力トランジスタ（ＮＭＯＳトランジスタ１３）のしきい値電圧が含まれるが、コンパレータ３７とコンパレータ３８を同様の構成にすることで、しきい値電圧のばらつきを相殺することが出来る。従って、発振回路５００の発振周期Ｔは、ＮＭＯＳトランジスタ１３の特性のばらつきに影響を受けず、精度を高くすることが出来る。
【００３９】
以上説明した発振回路５００は、本発明のコンパレータを用いることで、発振精度を犠牲にすることなく、消費電流を非常に小さくすることが出来る。
【００４０】
図示しないが、例えば、コンパレータ３７を図１または図２のコンパレータで構成し、コンパレータ３８を図１または図２のコンパレータの出力をインバータで反転する構成とすれば、発振回路５００がスタンバイ状態の時にコンパレータ３７、３８の消費電流をほぼゼロにすることが出来る。また例えば、コンパレータ３７を図３または図４のコンパレータで構成し、コンパレータ３８を図１または図２のコンパレータで構成すれば、発振動作中のコンパレータ３７、３８の消費電流をほぼゼロにすることが出来る。
【００４１】
上述の構成のどちらを用いるかは、搭載される電子回路においてスタンバイ状態と発振状態のどちらの時間が長いかで、適宜選択されれば良い。
【００４２】
なお、コンパレータの反転入力端子の入力電流を決定する定電流源１５、１６、２５、２６の電流値よりも定電流源３０、３１の電流値を大きく設定することが望ましい。このようにすると、各コンパレータの反転入力端子の入力電流オフセットの影響を小さくすることが出来る。
【００４３】
図７は、本実施形態のコンパレータを用いた発振回路の他の例を示す回路図である。図７の発振回路６００は、図５の発振回路５００のコンパータ３８に替えて、コンパータ４８を備えている。コンパータ４８は、停止制御端子を有し、一般的な差動増幅回路を備えた構成をしている。コンパータ４８の停止制御端子は、コンパータ３７の出力端子が接続されている。その他の構成については、発振回路５００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００４４】
コンパレータ４８は、停止制御端子にＬレベルの信号が入力されると、出力信号ＶCLをＬレベルに固定して、消費電流を流さない、例えば差動増幅回路の動作電流をオフする、ように制御する。従って、コンパレータ４８は、一般的なコンパレータであっても、コンパレータ３７がスタンバイ状態の時に電流を消費しないようにすることが出来る。
【００４５】
以上説明したように、発振回路６００によれば、コンパレータ３７のみを本実施形態のコンパレータで構成しても、スタンバイ状態において、コンパレータ３７及びコンパレータ４８の消費電流をほぼゼロにすることが出来る。
【００４６】
なお、発振回路６００の発振周期Ｔは、コンパレータ３７の入力トランジスタ（ＮＭＯＳトランジスタ１３）のしきい値電圧のばらつきの影響を受けるので、以下に説明する基準電圧回路３５とコンパレータ３７の回路構成にすることが好ましい。
図８は、本実施形態の発振回路に用いられる基準電圧回路３５とコンパレータ３７の構成例を示す回路図である。
【００４７】
基準電圧回路３５は、基準電圧源５１と、抵抗５２、５３と、誤差増幅器５４と、ＰＭＯＳトランジスタ５５と、ＮＭＯＳトランジスタ５６とを備えている。コンパレータ３７には、図２に示したコンパレータ２００を用いて、対応する回路要素には同一の符号を付している。例えば、定電流源１５はＰＭＯＳトランジスタ１５に相当し、定電流源１６はＰＭＯＳトランジスタ４０、ＮＭＯＳトランジスタ４１、４２、４３に相当する。また、ＮＭＯＳトランジスタ４１のゲートは、定電流源１６のオンオフが制御される制御端子である。
【００４８】
誤差増幅器５４は、反転入力端子に基準電圧源５１が接続され、非反転入力端子に抵抗５２と抵抗５３の接続点が接続され、出力端子がＰＭＯＳトランジスタ５５、４０、１５のゲートに接続される。ＰＭＯＳトランジスタ５５は、ソースが電源ライン１に接続され、ドレインがＮＭＯＳトランジスタ５６のドレインとゲートに接続される。ＮＭＯＳトランジスタ５６は、ドレインとゲートがコンパレータ３７の非反転入力端子１１に接続され、ソースが抵抗５２に接続される。
【００４９】
ＰＭＯＳトランジスタ４０は、ソースが電源ライン１に接続され、ドレインがＮＭＯＳトランジスタ４１のドレインに接続される。ＮＭＯＳトランジスタ４１は、ゲートがコンパレータ３７の出力端子１２に接続され、ソースがＮＭＯＳトランジスタ４２のドレインとゲートに接続される。ＮＭＯＳトランジスタ４２は、ソースが電源ライン２に接続され、ドレインとゲートがＮＭＯＳトランジスタ４３のゲートに接続される。ＮＭＯＳトランジスタ４３は、ソースが電源ライン２に接続され、ドレインがコンパレータ３７の反転入力端子１０に接続される。コンパレータ３７の他の回路は、図２のコンパレータ２００と同様に接続される。
【００５０】
誤差増幅器５４は、抵抗５２と抵抗５３の接続点の電圧が基準電圧源５１の出力する基準電圧と等しくなるようにＰＭＯＳトランジスタ５５のゲート電圧を制御する。基準電圧源５１と抵抗５２と抵抗５３は、ＮＭＯＳトランジスタ５６のソースの電圧が基準電圧ＶREFHになるように設定される。
【００５１】
ＮＭＯＳトランジスタ５６は、ＰＭＯＳトランジスタ５５が流す電流によってバイアスされ、ゲートに基準電圧ＶREFHよりＮＭＯＳトランジスタ５６のしきい値電圧だけ高い電圧を発生して、ＮＭＯＳトランジスタ１３のゲートに電圧ＶPとして入力する。ＰＭＯＳトランジスタ１５は、ゲートにＰＭＯＳトランジスタ５５と同じ電圧が入力されるので、ＰＭＯＳトランジスタ５５の電流と比例した電流を流す。ＮＭＯＳトランジスタ５６とＮＭＯＳトランジスタ１３のＷ／Ｌ長比を同一に設計すると、共に飽和状態で動作する場合のゲート・ソース間電圧が等しくなる。従って、コンパレータ３７の反転入力端子の電圧ＶMは、基準電圧ＶREFHと等しくなる。
【００５２】
また、ＰＭＯＳトランジスタ４０は、ゲートにＰＭＯＳトランジスタ５５と同じ電圧が入力されるので、ＮＭＯＳトランジスタ４２、４３から成るカレントミラーを介して流れる電流もＰＭＯＳトランジスタ５５の電流と比例した電流になる。従って、ＰＭＯＳトランジスタ１５の電流とＰＭＯＳトランジスタ４０の電流、即ち定電流源１６の電流を容易に一致させることが出来る。
【００５３】
以上説明したように、図８の基準電圧回路３５とコンパレータ３７を用いた発振回路６００は、式（１）の（ＶREFH−ＶREFL）の項がＮＭＯＳトランジスタ１３の特性のばらつきの影響を受けず、発振周期Ｔの精度を高くすることが出来る。
【００５４】
図９は、本実施形態の発振回路に用いられる基準電圧回路３５の他の構成例を示す回路図である。基準電圧回路３５は、基準電圧源５１と、抵抗５２、５３と、誤差増幅器５４と、ＮＭＯＳトランジスタ５７と、ＰＭＯＳトランジスタ５８とを備えている。
【００５５】
誤差増幅器５４は、非反転入力端子に基準電圧源５１が接続され、反転入力端子に抵抗５２と抵抗５３の接続点が接続され、出力端子がＮＭＯＳトランジスタ５７のゲートとコンパレータ３７の非反転入力端子１１に接続される。ＮＭＯＳトランジスタ５７は、ソースが抵抗５２に接続され、ドレインがＰＭＯＳトランジスタ５８のゲートとドレインに接続される。ＰＭＯＳトランジスタ５８は、ソースは電源ライン１に接続される。
【００５６】
誤差増幅器５４は、基準電圧源５１と抵抗５２と抵抗５３の設定によって、ＮＭＯＳトランジスタ５７のソースの電圧が基準電圧ＶREFHと等しくなるようにＮＭＯＳトランジスタ５７のゲート電圧を制御する。また、図８と同様に、ＰＭＯＳトランジスタ５８、４０、１５は夫々比例した電流を流す。
【００５７】
従って、図９の基準電圧回路３５とコンパレータ３７を用いた発振回路６００は、式（１）の（ＶREFH−ＶREFL）の項がＮＭＯＳトランジスタ１３の特性のばらつきの影響を受けず、発振周期Ｔの精度を高くすることが出来る。
【００５８】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。例えば、コンパレータ３７とコンパレータ４８が逆の関係になっても良い。
【符号の説明】
【００５９】
１０  反転入力端子
１１  非反転入力端子
１２  出力端子
１５、１６、１７、２５、２６、２７、３０、３１  定電流源
３５、３６  基準電圧回路
３７、３８、４８  コンパレータ
３９  充放電制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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