(57)【要約】【課題】本発明は、信頼性を高めることができる絶縁システム及び基板処理装置を提供することを目的とする。【解決手段】入力側で第１電源の供給を受け、出力側で第２電源の供給を受けるデジタルアイソレータと、該第２電源の供給を受け、該第２電源の電圧が所定電圧より大きいときに該デジタルアイソレータの出力をそのまま出力し、該第２電源の電圧が該所定電圧以下のときに該デジタルアイソレータの出力にかかわらずデータ出力を停止する出力調整部と、を備えたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力側で第１電源の供給を受け、出力側で第２電源の供給を受けるデジタルアイソレータと、
前記第２電源の供給を受け、前記第２電源の電圧が所定電圧より大きいときに前記デジタルアイソレータの出力をそのまま出力し、前記第２電源の電圧が前記所定電圧以下のときに前記デジタルアイソレータの出力にかかわらずデータ出力を停止する出力調整部と、を備えたことを特徴とする絶縁システム。
【請求項２】
前記出力調整部は、
入力端子、制御端子及び出力端子を有し、前記入力端子が前記デジタルアイソレータの出力に接続された出力部と、
前記制御端子に前記第２電源の電圧状態を反映させる制御部と、を備えたことを特徴とする請求項１に記載の絶縁システム。
【請求項３】
前記出力部は３ステートバッファであり、
前記制御部は、前記第２電源の電圧が前記所定電圧より大きくなると前記制御端子にグランドを接続し、前記第２電源の電圧が前記所定電圧以下になると前記制御端子を抵抗を介して前記第２電源に接続することを特徴とする請求項２に記載の絶縁システム。
【請求項４】
前記制御部は、前記第２電源と前記グランドに直列に接続された第１抵抗と第２抵抗と、前記第１抵抗と前記第２抵抗の中点にゲートが接続されたスイッチング素子と、前記第２電源と前記第１抵抗の中点と前記スイッチング素子のドレインを接続する第３抵抗と、を備え、
前記スイッチング素子のソースはグランドに接続され、
前記スイッチング素子の閾値は、前記デジタルアイソレータの動作電圧より大きいことを特徴とする請求項３に記載の絶縁システム。
【請求項５】
前記出力部は３ステートバッファであり、
前記制御部は、前記第２電源の電圧が第１閾値より大きくなると前記制御端子をグランドに接続し、前記第２電源の電圧が前記第１閾値より小さい第２閾値より小さくなると前記制御端子を抵抗を介して前記第２電源に接続することを特徴とする請求項２に記載の絶縁システム。
【請求項６】
モジュールコントローラと、
前記モジュールコントローラからの指令を受けるＩＯボードと、
前記ＩＯボードからの指令に基づいて動作するデバイスと、を備え、
前記ＩＯボードは、入力側で第１電源の供給を受け、出力側で第２電源の供給を受けるデジタルアイソレータと、前記第２電源の供給を受け、前記第２電源の電圧が所定電圧より大きいときに前記デジタルアイソレータの出力をそのまま出力し、前記第２電源の電圧が前記所定電圧以下のときに前記デジタルアイソレータの出力にかかわらずデータ出力を停止する出力調整部と、を備えたことを特徴とする基板処理装置。
【請求項７】
前記デバイスは基板にガスを供給するガス供給装置であり、前記ＩＯボードからの指令によって前記ガス供給装置のオンオフが制御されることを特徴とする請求項６に記載の基板処理装置。
【請求項８】
前記デバイスは基板にプラズマ処理を施すＲＦ発生器であり、前記ＩＯボードからの指令によって前記ＲＦ発生器のオンオフが制御されることを特徴とする請求項６に記載の基板処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁システムと、それを用いた基板処理装置に関する。
【背景技術】
【０００２】
現在、産業用機器又は医療用機器などの電気的絶縁が必要なシステムでは、フォトカプラによる信号絶縁が広く使われている。しかしながら、フォトカプラを用いたシステムでは、低データレート、デューティー比劣化といった問題により、近年の高速化に対応することが難しくなっている。そこでそれら問題点の改善が可能であるデジタルアイソレータを用いた絶縁方式に置き換わりつつある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−４６１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、リアクタ関連のＡＩＯ、ＤＩＯを５０ｍｓｅｃ周期で制御するために、ＡＤＳボードを使用する。ＡＤＳボードではＤＯの絶縁素子としてフォトカプラを用いている。更なる高速駆動を目的として開発したＦａｓｔ ＡＤＳの絶縁素子にフォトカプラを用いると、ＤＯの５０％デューティー比が得られない。そのため高速駆動でも５０％のデューティー比が可能であるデジタルアイソレータを採用することができる。電源投入時又は電源遮断時などの電源不安定状態等において、デジタルアイソレータの出力側が不定状態になる場合がある。このような不定状態は信頼性又は安全性を損なう可能性がある。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、信頼性を高めることができる絶縁システム及び基板処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る絶縁システムは、入力側で第１電源の供給を受け、出力側で第２電源の供給を受けるデジタルアイソレータと、該第２電源の供給を受け、該第２電源の電圧が所定電圧より大きいときに該デジタルアイソレータの出力をそのまま出力し、該第２電源の電圧が該所定電圧以下のときに該デジタルアイソレータの出力にかかわらずデータ出力を停止する出力調整部と、を備えたことを特徴とする。
【０００７】
本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００８】
電源投入時又は電源遮断時などの電源不安定状態等において、デジタルアイソレータの出力側が不定状態になり得るシステムにおいて、信頼性を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】絶縁システムの一例を示す図である。
【図２】デジタルアイソレータの真理値表の一例を示す図である。
【図３】出力部の真理値表の例を示す図である。
【図４】絶縁システムの構成例を示す図である。
【図５】動作例を示すタイミングチャートである。
【図６Ａ】動作例を示すタイミングチャートである。
【図６Ｂ】第１電源が遮断されるときの動作を示すタイミングチャートである。
【図７Ａ】電源投入時に第２電源が不定の場合の動作例を示すタイミングチャートである。
【図７Ｂ】第２電源が遮断されるときの動作を示すタイミングチャートである。
【図８】動作の一例を示すタイミングチャートである。
【図９】制御部の例を示す図である。
【図１０】定電流回路の構成例を示す図である。
【図１１】電源投入時の電圧波形を示す図である。
【図１２】基板処理装置の例を示す図である。
【発明を実施するための形態】
【００１０】
実施の形態に係る絶縁システムと基板処理装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態．
図１は、絶縁システムの一例を示す図である。絶縁システム１０は、デジタルアイソレータを有する絶縁部１１、出力部１４及び制御部１２を備えている。以下、それぞれの構成について説明する。
【００１２】
（１）絶縁部１１
絶縁部１１には、例えば入出力間の絶縁素子としてデジタルアイソレータを用いる。絶縁部１１の中央の破線の右側と左側とは、電気的には絶縁されているがデータの授受は可能となっている。フォトカプラを使用する従来システムではデータレートが１０Ｍｂｐｓ程度に限定され、かつ、高速動作に伴いデューティー比が２０％前後に劣化してしまうことがある。それに対してデジタルアイソレータは例えば１００Ｍｂｐｓ以上の高データレートと例えば５０％程度の良好なデューティー比を実現できる。例えばデジタルアイソレータを1つ又は複数のＩＣで構成することができる。
【００１３】
このデジタルアイソレータは、入力側で第１電源Ｖｄｄ１の供給を受け、出力側で第２電源Ｖｄｄ２の供給を受ける。また、デジタルアイソレータの入力側の接地端子ＧＮＤ１と出力側の接地端子ＧＮＤ２は異なる。図２は、デジタルアイソレータの真理値表の一例を示す図である。第１電源Ｖｄｄ１と第２電源Ｖｄｄ２による給電が正常に行われている場合には、Ｌレベルの入力Ｖｉｎに対して出力Ｖｏ＿ＴｍｐとしてＬレベルが出力され、Ｈレベルの入力Ｖｉｎに対して出力Ｖｏ＿ＴｍｐとしてＨレベルが出力される。
【００１４】
デジタルアイソレータは例えば周知のフェールセーフアウトプット機能を持っており、第１電源Ｖｄｄ１が遮断されても出力Ｖｏ＿Ｔｍｐが確定されるようになっている。第１電源Ｖｄｄ１の給電がなく第２電源Ｖｄｄ２による給電が正常に行われている場合、この例では、出力Ｖｏ＿ＴｍｐはＬレベルに固定される。Ｈレベルに固定してもよい。これに対し、第２電源Ｖｄｄ２が遮断されると出力Ｖｏ＿Ｔｍｐは不定状態になる。この不定状態のままで出力Ｖｏ＿Ｔｍｐを利用すると、次段接続システムが意図せず誤動作を起こし、信頼性や安全性が損なわれるかもしれない。
【００１５】
（２）出力部１４
出力部１４は、入力端子１４ａ、制御端子１４ｂ及び出力端子１４ｃを有している。入力端子１４ａはデジタルアイソレータの出力に接続されている。したがって、出力部１４の入力信号は絶縁部１１からの出力信号である。制御端子１４ｂは、制御部１２に接続されている。制御端子１４ｂは、入力端子１４ａから出力端子１４ｃへの信号の通過可否を決める信号を制御部１２から受ける。つまり、制御端子１４ｂは出力部１４のイネーブル端子ＥＮｂとして機能する。
【００１６】
図３は、出力部１４の真理値表の例を示す図である。制御端子１４ｂの信号レベルがＬの場合、出力Ｖｏ＿Ｔｍｐがそのまま出力Ｖｏｕｔとして出力される。他方、制御端子１４ｂの信号レベルがＨの場合、出力Ｖｏ＿Ｔｍｐから出力Ｖｏｕｔへ信号を通過させず、出力Ｖｏｕｔは電気的に絶縁又はハイインピーダンスとなる。したがってこの出力部１４は、信号通過可否のイネーブル端子付の出力部であるということができる。
【００１７】
（３）制御部１２
制御部１２は、出力部１４の制御端子１４ｂに第２電源Ｖｄｄ２の電圧状態を反映させるさまざまな構成を採用し得る。第２電源Ｖｄｄ２の電圧が正常であるときと異常であるときの制御端子１４ｂの信号レベルを相違させることで、出力部１４において信号の通過可否を判定することができる。
【００１８】
上述の出力部１４と制御部１２により、絶縁部１１の出力Ｖｏ＿Ｔｍｐが不定状態になる場合があっても絶縁システムの出力である出力部１４の出力Ｖｏｕｔは常に確定されている。これは、誤動作を防ぎ、信頼性と安全性を向上させる。
【００１９】
図１の絶縁システム１０において、制御部１２と出力部１４は、出力調整部１６を構成している。出力調整部１６は、第２電源Ｖｄｄ２の供給を受け、第２電源Ｖｄｄ２の電圧が所定電圧より大きいときにデジタルアイソレータの出力をそのまま出力し、第２電源Ｖｄｄ２の電圧が当該所定電圧以下のときにデジタルアイソレータの出力にかかわらずデータ出力を停止させる。図１の制御部１２と出力部１４を有する構成とは異なる様々な回路構成によってこのような動作を実現することができる。例えば、専用のハードウェアであっても、メモリに格納されるプログラムを実行するCPU（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、ＤＳＰともいう）であってもよい。
【００２０】
図４は、絶縁システム１０の構成例を示す図である。この例では、出力部１４は３ステートバッファである。３ステートバッファ回路は、出力状態として、Ｈｉｇｈ/Ｌｏｗ両レベル又はハイインピーダンス（Ｈｉ-Ｚ）状態を取りえる回路である。制御部１２は、第２電源Ｖｄｄ２と接地端子ＧＮＤ２に直列に接続された第１抵抗Ｒ１と第２抵抗Ｒ２を備えている。さらに、第１抵抗Ｒ１と第２抵抗Ｒ２の中点にゲートが接続されたスイッチング素子Ｑ１が提供されている。第２電源Ｖｄｄ２と第１抵抗Ｒ１の中点と、スイッチング素子Ｑ１のドレインは、第３抵抗Ｒ３によって接続されている。このスイッチング素子Ｑ１のソースは接地端子ＧＮＤ２に接続されている。
【００２１】
図４に例示した制御部１２は、第２電源Ｖｄｄ２の状態に応じて、制御端子１４ｂを第２電源Ｖｄｄ２に接続するか、接地端子ＧＮＤ２に接続するかを切り替える。つまり、制御端子１４ｂは、ＨレベルかＬレベルのどちらかの状態となる。図４に例示した制御部１２は、第２電源Ｖｄｄ２の電圧が所定電圧より大きくなるとスイッチング素子Ｑ１がオンして制御端子１４ｂに接地端子ＧＮＤ２を接続し、第２電源Ｖｄｄ２の電圧が所定電圧以下になるとスイッチング素子Ｑ１がオフして制御端子１４ｂを抵抗を介して第２電源Ｖｄｄ２に接続する。より具体的には、第２電源Ｖｄｄ２が確実に給電される場合、第１、第２抵抗Ｒ１、Ｒ２により分圧された電圧Ｖｔｒによってスイッチング素子Ｑ１がオンになり、出力は接地端子ＧＮＤ２と接続する。他方、第２電源Ｖｄｄ2の状態が無給電、投入時過渡又は遮断時過渡であり、正常に電圧が提供されていない場合、制御部１２の出力は第３抵抗Ｒ３を介して第２電源Ｖｄｄ２と接続する。
【００２２】
次に、図４に例示した絶縁システム１０の動作例を説明する。
（Ａ）正常動作
図５は、正常動作の例を示すタイミングチャートである。第１電源Ｖｄｄ１と第２電源Ｖｄｄ２が両方とも正常に給電されると、高データレートかつ良好なデューティー比で入力Ｖｉｎから出力Ｖｏｕｔに信号が伝達される。その際、スイッチング素子Ｑ１はオンであり、制御端子１４ｂは接地端子ＧＮＤ２と接続している。
【００２３】
（Ｂ）第１電源Ｖｄｄ１が不定の場合
図６Ａは、電源投入時に第１電源Ｖｄｄ１が不定の場合の動作例を示すタイミングチャートである。図６Ａの左端から時刻ｔ１までの期間は、第１電源Ｖｄｄ１が無給電である。デジタルアイソレータのフェールセーフアウトプット機能により、出力Ｖｏｕｔは固定されている。この例ではＬレベルに固定されている。
【００２４】
図６Ａの時刻ｔ１からｔ２までの期間は、第１電源Ｖｄｄ１がＬレベルからＨレベルへ遷移する過渡期間である。この期間の初期では、無給電の期間と同じくフェールセーフアウトプット機能により出力ＶｏｕｔはＬレベルに固定される。そして、時刻ｔ＿ｖｄｄになると、第１電源Ｖｄｄ１の電圧がデジタルアイソレータの動作電圧に達し、正常動作に切り替わる。そうすると、入力Ｖｉｎの状態が出力Ｖｏｕｔから出力される。
【００２５】
図６Ａの時刻ｔ２から右端までの期間は、第１電源Ｖｄｄ１が正常に給電している期間である。この期間では、入力Ｖｉｎの信号が出力Ｖｏｕｔから出力される。図６Ａを参照しつつ、第１電源Ｖｄｄ１の電源投入時の動作を説明した。図６Ｂは、第１電源Ｖｄｄ１が遮断されるときの動作を示すタイミングチャートである。遮断時の動作は電源投入時の動作を逆に進行させたものとなる。すなわち、時刻ｔ１を経過し時刻ｔ＿ｖｄｄに達すると第１電源Ｖｄｄ１の電圧がデジタルアイソレータの動作電圧まで低下し、このタイミングでフェールセーフアウトプット機能により出力ＶｏｕｔがＬレベルに固定される。
【００２６】
（Ｃ）第２電源Ｖｄｄ２が不定の場合
図７Ａは、電源投入時に第２電源Ｖｄｄ２が不定の場合の動作例を示すタイミングチャートである。図７Ａの左端から時刻ｔ１までの期間は、第２電源Ｖｄｄ２が無給電である。この期間では、図２の真理値表に示すように、デジタルアイソレータの出力Ｖｏ_ｔｍｐは不定状態になってしまう。この場合、図４の制御部１２では第２電源Ｖｄｄ２から分圧されたＶｔｒも無給電となるので、スイッチング素子Ｑ１はオフとなる。そうすると、制御端子１４ｂは第３抵抗Ｒ３を介して第２電源Ｖｄｄ２と接続し、同じく無給電となる。これによって、制御端子１４ｂがＨレベルとなり、出力Ｖｏｕｔは電気的に絶縁又はハイインピーダンスとなる。絶縁又はハイインピーダンス状態では、出力Ｖｏｕｔは、ＨｉｇｈでもＬｏｗでもなく、出力端子の内部の出力回路と切り離されたのとほぼ同等の状態になる。
【００２７】
図７Ａの時刻ｔ１からｔ２までの期間は、第２電源Ｖｄｄ２がＬレベルからＨレベルへ遷移する過渡期間である。この期間の初期、すなわち、時刻ｔ１から、第２電源Ｖｄｄ２の電圧がデジタルアイソレータの動作電圧に達する時刻ｔ＿ｖｄｄまでは、第２電源Ｖｄｄ２の電圧が増加するが無給電と同じく出力Ｖｏ_ｔｍｐの不定状態が続く。そして、制御部１２では第２電源Ｖｄｄ２の増加に従いＶｔｒが増加するがスイッチング素子Ｑ１の閾値より小さいのでスイッチング素子Ｑ１がオフを維持する。これによって、出力Ｖｏｕｔは電気的に絶縁又はハイインピーダンスを維持する。
【００２８】
時刻ｔ＿ｖｄｄに達し、第２電源Ｖｄｄ２の電圧がデジタルアイソレータの動作電圧より大きくなると、入力Ｖｉｎの状態が出力Ｖｏ_ｔｍｐから出力される。入力ＶｉｎがＨレベルの場合、出力Ｖｏ_ｔｍｐは第２電源Ｖｄｄ２の電圧と同様に上昇する。しかしながら、デジタルアイソレータの動作電圧よりスイッチング素子Ｑ１の閾値を大きくすることで、時刻ｔ＿ｖｄｄに達してからしばらくスイッチング素子Ｑ１をオフのままとする。したがって時刻ｔ＿ｖｄｄに達した後の一定期間は、出力Ｖｏｕｔは電気的に絶縁又はハイインピーダンスを維持する。
【００２９】
その後、時刻ｔ_ｔｒとなると、Ｖｔｒがスイッチング素子Ｑ１の閾値より大きくなり、スイッチング素子Ｑ１がオンとなる。そうすると、制御端子１４ｂが接地端子ＧＮＤ２と接続し、出力Ｖｏ_ｔｍｐの状態が出力Ｖｏｕｔに出力される。つまり、入力Ｖｉｎが出力Ｖｏｕｔに出力される。その後、時刻ｔ２となると第２電源Ｖｄｄ２の電圧がＨレベルに達する。時刻ｔ２以降の期間においても、入力Ｖｉｎから出力Ｖｏｕｔに信号が伝達される。
【００３０】
このように、時刻ｔ＿ｖｄｄに達して出力Ｖｏ_ｔｍｐの不定状態が解消されてからすぐにＶｏｕｔの絶縁又はハイインピーダンスを解除するのではなく、時刻ｔ＿ｖｄｄから一定の期間が経過した時刻ｔ＿ｔｒになってからスイッチング素子Ｑ１をオンする。このような処理により、動作ゆらぎによって出力Ｖｏ_ｔｍｐの不定状態が若干延長したとしても、出力Ｖｏ_ｔｍｐの不定状態下でＶｏｕｔの絶縁又はハイインピーダンスを解除することを防止できる。
【００３１】
図７Ａを参照しつつ、第２電源Ｖｄｄ２の電源投入時の動作を説明した。図７Ｂは、第２電源Ｖｄｄ２が遮断されるときの動作を示すタイミングチャートである。遮断時の動作は電源投入時の動作を逆に進行させたものとなる。すなわち、時刻ｔ１を経過し時刻ｔ_ｔｒに達すると出力Ｖｏｕｔは電気的に絶縁又はハイインピーダンスとなる。その後、時刻ｔ＿ｖｄｄに達し、第２電源Ｖｄｄ２の電圧がデジタルアイソレータの動作電圧まで低下すると、出力Ｖｏ_ｔｍｐは不定状態となる。
【００３２】
上述の（Ａ）−（Ｃ）で説明した動作によれば、絶縁システム１０の出力Ｖｏｕｔは不定状態がなく常に状態が確定されており、かつ、特に第２電源Ｖｄｄ２がほぼ確実に給電されない限り出力せず絶縁状態になる。よって誤動作を防止でき信頼性と安全性が向上する。また、電源投入時と電源遮断時だけではなく、第２電源Ｖｄｄ２に瞬時電圧低下等のその他の異常動作が起こった場合にも対応できると考えられる。
【００３３】
図８は、第２電源Ｖｄｄ２が瞬時電圧低下したときの動作の一例を示す図である。時刻ｔ＿ｖｄｄから次の時刻ｔ＿ｖｄｄまでは、Ｖｏ＿ｔｍｐが不定状態となるが、その期間が始まる前からその期間が終わった後まで出力Ｖｏｕｔを絶縁又はハイインピーダンスとすることで、絶縁システムの信頼性を高めることができる。
【００３４】
図９は制御部１２の回路の別の例を示す図である。図９の制御部１２は、チャタリングを防止して動作を安定させるものである。この制御部１２は、第２電源Ｖｄｄ２に接続された定電流回路２０を備えている。定電流回路２０の出力はＶｒｅｆとしてコンパレータ２２の負側入力に入力される。コンパレータ２２の正側入力にはＶｔｒが印加される。コンパレータ２２の出力がスイッチング素子Ｑ１のゲートに接続されている。図１０は、図９の定電流回路２０の構成例を示す図である。図１０に示すように、オペアンプを用いて定電流回路２０を構成することができる。
【００３５】
ＶｔｒとＶｒｅｆは以下の式で与えられる。
Ｖｔｒ＝Ｖｄｄ２×Ｒ２／（Ｒ１＋Ｒ２）
Ｖｒｅｆ＝Ｉｒｅｆ×Ｒ４
そして、第２電源Ｖｄｄ２の電源投入時には、Ｖｔｒ＞Ｖｒｅｆ＋Ｖｈｙｓとなると、コンパレータ２２の出力ＶｏｃがＨレベルとなり、スイッチング素子Ｑ１がオンする。これにより、出力部１４が出力Ｖｏ＿ｔｅｍｐを出力Ｖｏｕｔから出力するようになる。
他方、第２電源Ｖｄｄ２の電源遮断時には、Ｖｔｒ＜Ｖｒｅｆ−Ｖｈｙｓとなると、コンパレータ２２の出力ＶｏｃがＬレベルとなり、スイッチング素子Ｑ１がオフする。これにより、出力Ｖｏｕｔは絶縁又はハイインピーダンス状態となる。
【００３６】
図１１は、電源投入時の電圧波形を示す図である。第２電源Ｖｄｄ２の電圧が上昇すると、Ｖｒｅｆの増加は止まり一定の値に収束するが、Ｖｔｒは上昇を続ける。そして、ＶｔｒがＶｒｅｆ＋Ｖｈｙｓで表される閾値Ｖｔｈ１に達するとコンパレータ２２は、スイッチング素子Ｑ１をオンさせる。他方、第２電源Ｖｄｄ２の電圧が低下すると、Ｖｒｅｆの低下は止まり一定の値に収束するが、Ｖｔｒは低下を続ける。そして、ＶｔｒがＶｒｅｆ−Ｖｈｙｓで表される閾値Ｖｔｈ２に達するとコンパレータ２２は、スイッチング素子Ｑ１をオフさせる。
【００３７】
したがって、図９、１０の制御部１２は、第２電源Ｖｄｄ２の電圧が予め定められた第１閾値より大きくなると制御端子１４ｂをグランドに接続し、第２電源Ｖｄｄ２の電圧が第１閾値より小さい第２閾値より小さくなると制御端子１４ｂを抵抗を介して第２電源Ｖｄｄ２に接続するものである。電源投入時と電源遮断時に異なる閾値を用いてスイッチング素子Ｑ１を制御することは、例えば第２電源Ｖｄｄ２がゆらいだときなどに、チャタリングを防止して動作を安定させる。
【００３８】
図１２は、基板処理装置の例を示す図である。この基板処理装置は、モジュールコントローラ４０と、ＩＯボード４１と、デバイス４６を備えている。モジュールコントローラ４０は例えば、Transfer Module Controller(TMC)又はProcess Module Controller(PMC)である。ＩＯボード４１は、モジュールコントローラ４０からの指令を受けて、デバイス４６を制御する。ＩＯボード４１は、ＣＰＵ４２と、ＤＯ（Digital Output）回路４４を絶縁システム１０で接続したものである。絶縁システム１０は、上述のいずれかの構成を有する絶縁システムである。ＣＰＵ４２とデジタルアイソレータの一次側では第１電源Ｖｄｄ１と接地端子ＧＮＤ１を利用し、ＤＯ回路４４とデジタルアイソレータの２次側では第２電源Ｖｄｄ２と接地端子ＧＮＤ２を利用する。
【００３９】
デバイス４６は、ＩＯボード４１からの指令に基づいて動作する様々なデバイスが該当する。デバイス４６は例えば、基板にガスを供給するガス供給装置である。この場合、ＩＯボード４１からの指令によってガス供給装置のオンオフが制御される。
【００４０】
デバイス４６は、例えば、基板にプラズマ処理を施すＲＦ発生器とすることができる。この場合、ＩＯボード４１からの指令によってＲＦ発生器のオンオフが制御される。デバイス４６として、基板処理などに用いられる別のデバイスを利用してもよい。上述した絶縁システム１０によって不定状態のない信頼性の高い制御が実現できる。
【符号の説明】
【００４１】
１０  絶縁システム、  １１  絶縁部、  １２  制御部、  １４  出力部
【図１】
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【図２】
2019201406.tif 000004
【図３】
2019201406.tif 000005
【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2019201406.tif 000009
【図７Ａ】
2019201406.tif 000010
【図７Ｂ】
2019201406.tif 000011
【図８】
2019201406.tif 000012
【図９】
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【図１０】
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【図１１】
2019201406.tif 000015
【図１２】
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