(57)【要約】【課題】  複数の半導体モジュールを備える半導体装置においてインダクタンスを低減する。【解決手段】  半導体装置は、第１半導体モジュールと第２半導体モジュールとを備える。第１半導体素子は、第１半導体素子と、第１半導体素子を封止する第１封止体と、第１封止体の内部において第１半導体素子に接続されているとともに第１封止体の外部へ延びる第１電力端子及び第２電力端子とを有する。第２半導体モジュールは、第２半導体素子と、第２半導体素子を封止する第２封止体と、第２封止体の内部において第２半導体素子に接続されているとともに第２封止体の外部へ延びる第３電力端子及び第４電力端子とを有する。第１封止体及び第２封止体の外部では、第１電力端子と第４電力端子とが互いに対向しながら延びており、第２電力端子と第３電力端子とが互いに対向しながら延びている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体モジュールと、
前記第１半導体モジュールに対して積層配置される第２半導体モジュールと、を備え、
前記第１半導体モジュールは、
少なくとも一つの第１半導体素子と、
前記少なくとも一つの第１半導体素子を封止する第１封止体と、
前記第１封止体の内部において前記第１半導体素子の上面電極へ電気的に接続されているとともに、前記第１封止体の外部へ延びる第１電力端子と、
前記第１封止体の内部において前記第１半導体素子の下面電極に電気的に接続されているとともに、前記第１封止体の外部へ延びる第２電力端子と、を有し、
前記第２半導体モジュールは、
少なくとも一つの第２半導体素子と、
前記少なくとも一つの第２半導体素子を封止する第２封止体と、
前記第２封止体の内部において前記第２半導体素子の上面電極へ電気的に接続されているとともに、前記第２封止体の外部へ延びる第３電力端子と、
前記第２封止体の内部において前記第２半導体素子の下面電極に電気的に接続されているとともに、前記第２封止体の外部へ延びる第４電力端子と、を有し、
前記第１封止体及び前記第２封止体の外部では、前記第１電力端子と前記第４電力端子とが互いに対向しながら延びており、前記第２電力端子と前記第３電力端子とが互いに対向しながら延びている、
半導体装置。
【請求項２】
前記第１半導体素子の前記上面電極が、前記第２半導体素子の前記上面電極に向かい合うように、又は、前記第１半導体素子の前記下面電極が、前記第２半導体素子の前記下面電極に向かい合うように、前記第１半導体モジュールと前記第２半導体モジュールとが互いに配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第１半導体モジュールは、複数の前記第１半導体素子を有し、
前記第２半導体モジュールは、複数の前記第２半導体素子を有する、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１電力端子及び前記第２電力端子は、前記第１半導体モジュールにおいて左右対称に配置されており、
前記第３電力端子及び前記第４電力端子は、前記第２半導体モジュールにおいて左右対称に配置されている、請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１半導体モジュールと前記第２半導体モジュールは、同一の構造を有するとともに、互いに反転させた姿勢で配置されている、請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１電力端子と前記第４電力端子とが互いに電気的に接続され、前記第２電力端子と前記第３電力端子との間において、前記第１半導体素子と前記第２半導体素子とが直列に接続される、請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２電力端子及び前記第３電力端子は、キャパシタに接続される、請求項６に記載の半導体装置。
【請求項８】
前記第１半導体モジュールは、第１導体板と、前記少なくとも一つの第１半導体素子を挟んで前記第１導体板に対向する第２導体板とをさらに備え、
前記第１導体板は、前記第１半導体素子の前記上面電極へ電気的に接続されているとともに、前記第１電力端子へ電気的に接続されており、
前記第２導体板は、前記第１半導体素子の前記下面電極へ電気的に接続されているとともに、前記第２電力端子へ電気的に接続されており、
前記第２半導体モジュールは、第３導体板と、前記少なくとも一つの第２半導体素子を挟んで前記第３導体板に対向する第４導体板とをさらに備え、
前記第３導体板は、前記第２半導体素子の前記上面電極へ電気的に接続されているとともに、前記第３電力端子へ電気的に接続されており、
前記第４導体板は、前記第２半導体素子の前記下面電極へ電気的に接続されているとともに、前記第４電力端子へ電気的に接続されている、請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１半導体モジュールでは、前記第１電力端子が、前記第１導体板の前記第２導体板側に位置する下面に接合されており、前記第２導体板には、前記第１電力端子と対向する範囲に切欠部が設けられている、請求項８に記載の半導体装置。
【請求項１０】
前記第２半導体モジュールでは、前記第３電力端子が、前記第３導体板の前記第４導体板側に位置する下面に接合されており、前記第４導体板には、前記第３電力端子と対向する範囲に切欠部が設けられている、請求項８又は９に記載の半導体装置。
【請求項１１】
前記第１半導体モジュールでは、前記第１導体板と前記第２導体板との少なくとも一方に、前記第１電力端子又は前記第２電力端子と前記少なくとも一つの第１半導体素子との間に孔が形成されている、請求項８から１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第２半導体モジュールでは、前記第３導体板と前記第４導体板との少なくとも一方に、前記第３電力端子又は前記第４電力端子と前記少なくとも一つの第２半導体素子との間に孔が形成されている、請求項８から１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１半導体素子と前記第２半導体素子のそれぞれは、スイッチング素子である、請求項１から１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１半導体素子と前記第２半導体素子のそれぞれは、ＩＧＢＴ又はＭＯＳＦＥＴであり、
前記第１半導体素子及び前記第２半導体素子の各上面電極は、前記ＩＧＢＴのエミッタ電極又は前記ＭＯＳＦＥＴのソース電極であり、
前記第１半導体素子及び前記第２半導体素子の各下面電極は、前記ＩＧＢＴのコレクタ電極又は前記ＭＯＳＦＥＴのドレイン電極である、請求項１から１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、複数の半導体モジュールを備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１に、複数の半導体モジュールを備える半導体装置が開示されている。各々の半導体モジュールは、一又は複数の半導体素子と、半導体素子に接続された複数の電力端子を備える。複数の半導体モジュールは、冷却器を介して積層配置されており、それらの電力端子が互いに電気的に接続されている。この種の半導体装置は、例えば電力制御装置に用いられ、インバータやコンバータといった電力変換回路の少なくとも一部を構成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３５０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置では、半導体装置に流れる電流が急変したときに、サージ電圧が発生することがある。サージ電圧は、例えば半導体素子の故障や、無用な電力消費の原因となることから、抑制されることが望まれる。サージ電圧を抑制するためには、半導体装置のインダクタンスを低減させることが有効である。本明細書は、複数の半導体モジュールを備える半導体装置において、インダクタンスを低減し得る技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、第１半導体モジュールと、第１半導体モジュールに対して積層配置される第２半導体モジュールとを備える。第１半導体モジュールは、少なくとも一つの第１半導体素子と、少なくとも一つの第１半導体素子を封止する第１封止体と、封止体の内部において第１半導体素子の上面電極へ電気的に接続されているとともに封止体の外部へ延びる第１電力端子と、封止体の内部において第１半導体素子の下面電極に電気的に接続されているとともに封止体の外部へ延びる第２電力端子とを有する。第２半導体モジュールは、少なくとも一つの第２半導体素子と、少なくとも一つの第２半導体素子を封止する第２封止体と、封止体の内部において第２半導体素子の上面電極へ電気的に接続されているとともに封止体の外部へ延びる第３電力端子と、封止体の内部において第２半導体素子の下面電極に電気的に接続されているとともに封止体の外部へ延びる第４電力端子とを有する。第１封止体及び第２封止体の外部では、第１電力端子と第４電力端子とが互いに対向しながら延びており、第２電力端子と第３電力端子とが互いに対向しながら延びている。
【０００６】
上記した半導体装置では、第１半導体モジュールの第１電力端子と、第２半導体モジュールの第４電力端子とが、互いに対向しながら延びている。従って、第１電力端子及び第４電力端子において互いに逆向きの電流が流れたときに、第１電力端子の電流が形成する磁界と、第４電力端子の電流が形成する磁界とが、互いに打ち消し合う。これにより、第１電力端子及び第４電力端子の周囲に形成される磁界が抑制され、第１電力端子及び第４電力端子のインダクタンスは低減される。同様に、第１半導体モジュールの第２電力端子と、第２半導体モジュールの第３電力端子とが、互いに対向しながら延びている。従って、第２電力端子及び第３電力端子において互いに逆向きの電流が流れたときに、第２電力端子の電流が形成する磁界と、第３電力端子の電流が形成する磁界とが、互いに打ち消し合う。これにより、第２電力端子及び第３電力端子の周囲に形成される磁界が抑制され、第２電力端子及び第３電力端子のインダクタンスは低減される。
【０００７】
特に、第１半導体モジュールでは、第１電力端子と第２電力端子が、第１半導体素子を介して互いに接続されているので、第１電力端子及び第２電力端子には、互いに逆向きの電流が流れる。同様に、第２半導体モジュールでは、第３電力端子と第４電力端子が、第２半導体素子を介して互いに接続されているので、第３電力端子及び第４電力端子には、互いに逆向きの電流が流れる。従って、第１半導体モジュールの第１電力端子と第２半導体モジュールの第４電力端子との間で、互いに逆向きの電流が流れるときは、第１半導体モジュールの第２電力端子と第２半導体モジュールの第３電力端子との間でも、互いに逆向きの電流が流れる。これにより、第１電力端子と第４電力端子との間でインダクタンスが低減されるときに、第２電力端子と第３電力端子との間でもインダクタンスが同時に低減されるので、半導体装置のインピーダンスが効果的に低減される。
【図面の簡単な説明】
【０００８】
【図１】半導体装置２の外観を示す図。
【図２】第１半導体モジュール１０の外観を示す図。
【図３】第１半導体モジュール１０の断面構造を示す図。
【図４】第１封止体１６を省略して、第１半導体モジュール１０の内部構造を示す平面図。
【図５】第１封止体１６を省略して、第１半導体モジュール１０の内部構造を示す分解図。
【図６】第２半導体モジュール５０の外観を示す図。
【図７】第２半導体モジュール５０の断面構造を示す図。
【図８】第２封止体５６を省略して、第２半導体モジュール５０の内部構造を示す平面図。
【図９】第２封止体５６を省略して、第２半導体モジュール５０の内部構造を示す分解図。
【図１０】半導体装置２の回路構造を示す図。
【図１１】第１導体板１２に孔４２を設けた変形例を説明する図。
【図１２】第２導体板１４に孔４４を設けた変形例を説明する図。
【発明を実施するための形態】
【０００９】
本技術の一実施形態では、第１半導体素子の上面電極が、第２半導体素子の上面電極に向かい合うように、又は、第１半導体素子の下面電極が、第２半導体素子の下面電極に向かい合うように、第１半導体モジュールと第２半導体モジュールとが互いに配置されていてもよい。このような構成によると、第１半導体モジュールと第２半導体モジュールとを互いに同一又は類似の構造とすることができる。
【００１０】
本技術の一実施形態では、第１半導体モジュールが複数の第１半導体素子を有し、第２半導体モジュールが複数の第２半導体素子を有してもよい。即ち、本技術は、半導体素子の数にかかわらず、様々な半導体装置に適用されて、同様の効果を奏することができる。
【００１１】
本技術の一実施形態において、第１電力端子及び第２電力端子は、第１半導体モジュールにおいて左右対称に配置されており、第３電力端子及び第４電力端子は、第２半導体モジュールにおいて左右対称に配置されていてもよい。このような構成によると、第１半導体モジュールと第２半導体モジュールとをコンパクトに積層配置することができる。
【００１２】
本技術の一実施形態において、第１半導体モジュールと第２半導体モジュールは、同一の構造を有するとともに、互いに反転させた姿勢で配置されていてもよい。このような構成によると、二つの半導体モジュールの構造が同一であると、例えば半導体装置の製造コストを抑制することができる。
【００１３】
本技術の一実施形態において、第１電力端子と第４電力端子とが互いに電気的に接続され、第２電力端子と第３電力端子との間において、第１半導体素子と第２半導体素子とが直列に接続されてもよい。このような構成によると、第１半導体モジュール及び第２半導体モジュールは、インバータやコンバータにおいて上下のアームを構成することができる。この場合、第２電力端子及び第３電力端子は、電圧及び／又は電流の変動を抑制するために、キャパシタに接続されてもよい。
【００１４】
本技術の一実施形態において、第１半導体モジュールは、第１導体板と、少なくとも一つの第１半導体素子を挟んで第２導体板に対向する第２導体板とをさらに備えてもよい。この場合、第１導体板は、第１半導体素子の上面電極へ電気的に接続されているとともに第１電力端子へ電気的に接続され、第２導体板は、第１半導体素子の下面電極へ電気的に接続されているとともに第２電力端子へ電気的に接続されていてもよい。同様に、第２半導体モジュールは、第３導体板と、少なくとも一つの第２半導体素子を挟んで第３導体板に対向する第４導体板とをさらに備えてもよい。この場合、第３導体板は、第２半導体素子の上面電極へ電気的に接続されているとともに第３電力端子へ電気的に接続され、第４導体板は、第２半導体素子の下面電極へ電気的に接続されているとともに第４電力端子へ電気的に接続されていてもよい。
【００１５】
上記した実施形態において、第１半導体モジュールでは、第１電力端子が、第１導体板の第２導体板側に位置する下面に接合されており、第２導体板には、第１電力端子と対向する範囲に切欠部が設けられていてもよい。このような構成によると、第１電力端子と第２導体板との間の絶縁性を維持しつつ、第１導体板と第２導体板とが互いに対向する面積を大きくして、第１半導体モジュールのインピーダンスを低減することができる。
【００１６】
上記に加えて、又は代えて、第２半導体モジュールでは、第３電力端子が、第３導体板の第４導体板側に位置する下面に接合されており、第４導体板には、第３電力端子と対向する範囲に切欠部が設けられていてもよい。このような構成によると、第３電力端子と第４導体板との間の絶縁性を維持しつつ、第３導体板と第４導体板とが互いに対向する面積を大きくして、第２半導体モジュールのインピーダンスを低減することができる。
【００１７】
上記した実施形態において、第１半導体モジュールでは、第１導体板と第２導体板との少なくとも一方に孔が形成されていてもよい。この場合、その孔は、第１電力端子と第１半導体素子との間、又は、第２電力端子と第１半導体素子との間に位置してもよい。このような構成によると、第１導体板又は第２導体板を流れる電流を、孔によって迂回させることで、特定の半導体素子に電流が偏ることを抑制することができる。
【００１８】
上記に加えて、又は代えて、第２半導体モジュールでは、第３導体板と第４導体板との少なくとも一方に孔が形成されていてもよい。この場合、その孔は、第３電力端子と第２半導体素子との間、又は、第４電力端子と第２半導体素子との間に位置してもよい。このような構成によると、第３導体板又は第４導体板を流れる電流を、孔によって迂回させることで、特定の半導体素子に電流が偏ることを抑制することができる。
【００１９】
本技術の一実施形態において、第１半導体素子と第２半導体素子のそれぞれは、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）又はＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）といったスイッチング素子であってよい。この場合、第１半導体素子及び第２半導体素子の各上面電極は、ＩＧＢＴのエミッタ電極又はＭＯＳＦＥＴのソース電極であり、第１半導体素子及び第２半導体素子の各下面電極は、ＩＧＢＴのコレクタ電極又はＭＯＳＦＥＴのドレイン電極であってよい。
【実施例】
【００２０】
図面を参照して、実施例の半導体装置２について説明する。半導体装置２は、例えば電気自動車の電力制御装置に採用され、コンバータやインバータといった電力変換回路の少なくとも一部を構成することができる。ここでいう電気自動車は、車輪を駆動するモータを有する自動車を広く意味し、例えば、外部の電力によって充電される電気自動車、モータに加えてエンジンを有するハイブリッド車、及び燃料電池を電源とする燃料電池車等を含む。
【００２１】
図１に示すように、半導体装置２は、第１半導体モジュール１０と、第２半導体モジュール５０とを備える。第２半導体モジュール５０は、第１半導体モジュール１０に対して積層配置されている。第１半導体モジュール１０と第２半導体モジュール５０の間には、冷却器４が配置されている。なお、半導体装置２は、第１半導体モジュール１０と第２半導体モジュール５０に加えて、さらに多くの半導体モジュールを備えてもよい。この場合、本明細書で説明する第１半導体モジュール１０と第２半導体モジュール５０との組み合わせが、冷却器４を介在させながら繰り返し配列された構造を有してもよい。
【００２２】
図２−図５に示すように、第１半導体モジュール１０は、第１導体板１２と、第２導体板１４と、複数の第１半導体素子２２、２４、２６と、第１封止体１６とを備える。第１導体板１２と第２導体板１４は、互いに平行であって、互いに対向している。複数の第１半導体素子２２、２４、２６は、第１導体板１２と第２導体板１４との間に位置している。複数の第１半導体素子２２、２４、２６は、第１導体板１２及び第２導体板１４の長手方向（図３、図４における左右方向）に沿って、直線的に配列されている。複数の第１半導体素子２２、２４、２６は、第１封止体１６によって封止されている。
【００２３】
第１導体板１２及び第２導体板１４は、銅又はその他の金属といった、導体で形成されている。各々の第１半導体素子２２、２４、２６は、第１導体板１２に接続されているとともに、第２導体板１４にも接続されている。これにより、複数の第１半導体素子２２、２４、２６は、第１導体板１２及び第２導体板１４との間において、互いに並列に接続されている。なお、各々の第１半導体素子２２、２４、２６と第１導体板１２との間には、導体スペーサ１８が設けられている。ここで、第１導体板１２及び第２導体板１４の具体的な構成は特に限定されない。例えば、第１導体板１２と第２導体板１４との少なくとも一方は、例えばＤＢＣ（Direct Bonded Copper）基板といった、絶縁体（例えばセラミック）の中間層を有する絶縁基板であってもよい。即ち、第１導体板１２と第２導体板１４との各々は、必ずしも全体が導体で構成されていなくてもよい。
【００２４】
複数の第１半導体素子２２、２４、２６は、電力回路用のいわゆるパワー半導体素子であって、互いに同一の構成を有している。各々の第１半導体素子２２、２４、２６は、上面電極２２ａ、２４ａ、２６ａと、下面電極２２ｂ、２４ｂ、２６ｂと、複数の信号パッド２２ｃ、２４ｃ、２６ｃとを有する。上面電極２２ａ、２４ａ、２６ａと下面電極２２ｂ、２４ｂ、２６ｂは電力用の電極であり、複数の信号パッド２２ｃ、２４ｃ、２６ｃは信号用の電極である。上面電極２２ａ、２４ａ、２６ａ及び複数の信号パッド２２ｃ、２４ｃ、２６ｃは第１半導体素子２２、２４、２６の上面に位置しており、下面電極２２ｂ、２４ｂ、２６ｂは第１半導体素子２２、２４、２６の下面に位置している。上面電極２２ａ、２４ａ、２６ａは、導体スペーサ１８を介して第１導体板１２へ接合されており、下面電極２２ｂ、２４ｂ、２６ｂは、第２導体板１４へ接合されている。
【００２５】
一例ではあるが、本実施例における第１半導体素子２２、２４、２６は、スイッチング素子であり、詳しくは、エミッタ及びコレクタを有するＩＧＢＴ構造を含んでいる。ＩＧＢＴ構造のエミッタは、上面電極２２ａ、２４ａ、２６ａに接続されており、ＩＧＢＴ構造のコレクタは、下面電極２２ｂ、２４ｂ、２６ｂに接続されている。但し、第１半導体素子２２、２４、２６の具体的な種類や構造は特に限定されない。第１半導体素子２２、２４、２６は、ダイオード構造をさらに有するＲＣ（Reverse Conducting）−ＩＧＢＴ素子であってもよい。あるいは、第１半導体素子２２、２４、２６は、ＩＧＢＴ構造に代えて、又は加えて、例えばＭＯＳＦＥＴ構造を有してもよい。この場合、ＭＯＳＦＥＴ構造のソースが上面電極２２ａ、２４ａ、２６ａに接続され、ＭＯＳＦＥＴ構造のドレインが下面電極２２ｂ、２４ｂ、２６ｂに接続されるとよい。また、第１半導体素子２２、２４、２６に用いられる半導体材料についても特に限定されず、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）といった窒化物半導体であってよい。
【００２６】
第１封止体１６は、特に限定されないが、例えばエポキシ樹脂といった熱硬化性樹脂又はその他の絶縁体で構成されることができる。第１封止体１６は、例えばモールド樹脂又はパッケージとも称される。ここで、第１半導体素子２２、２４、２６の数については特に限定されない。本実施例では、第１半導体モジュール１０が三つの第１半導体素子２２、２４、２６を有するが、他の実施形態として、第１半導体モジュール１０は、少なくとも一つの第１半導体素子を有すればよい。
【００２７】
第１導体板１２及び第２導体板１４は、複数の第１半導体素子２２、２４、２６と電気的に接続されているだけでなく、複数の第１半導体素子２２、２４、２６と熱的にも接続されている。また、第１導体板１２及び第２導体板１４は、それぞれ第１封止体１６の表面に露出しており、第１半導体素子２２、２４、２６の熱を第１封止体１６の外部へ放出することができる。このように、本実施例における第１半導体モジュール１０は、複数の第１半導体素子２２、２４、２６の両側に放熱板が配置された両面冷却構造を有する。
【００２８】
第１半導体モジュール１０はさらに、第１電力端子３２と、第２電力端子３４と、複数の第１信号端子３６とを備える。各々の端子３２、３４、３６は、銅又はアルミニウムといった導体で構成されており、第１封止体１６の内部から外部に亘って延びている。第１電力端子３２は、第１封止体１６の内部において、第１導体板１２に接続されている。第２電力端子３４は、第１封止体１６の内部において、第２導体板１４に接続されている。これにより、複数の第１半導体素子２２、２４、２６は、第１電力端子３２と第２電力端子３４との間で、電気的に並列に接続されている。各々の第１信号端子３６は、第１半導体素子２２、２４、２６の対応する一つの信号パッド２２ｃ、２４ｃ、２６ｃに、ボンディングワイヤ３８を介して接続されている。
【００２９】
第１電力端子３２及び第２電力端子３４は、それぞれ板状であるとともに、第１封止体１６から同じ方向へ突出している。第１電力端子３２及び第２電力端子３４は、同一平面に位置しており、互いに平行に延びている。第１電力端子３２及び第２電力端子３４は、左右対称に配置されている。一例ではあるが、第１電力端子３２は、はんだ付けによって第１導体板１２に接合されており、第２電力端子３４は、第２導体板１４に一体に形成されている。但し、第１電力端子３２は、第１導体板１２と一体に形成されていてもよい。また、第２電力端子３４は、第２導体板１４と別部材で形成され、例えばはんだ付けによって、第２導体板１４に接合されていてもよい。さらに、各々の第１信号端子３６は、ボンディングワイヤ３８を介することなく、対応する一つの信号パッド２２ｃ、２４ｃ、２６ｃへ直接的に接続されてもよい。
【００３０】
本実施例の第１半導体モジュール１０では、第１電力端子３２は、第１導体板１２の第２導体板１４側に位置する下面に接合されている。そして、第２導体板１４には、第１電力端子３２と対向する範囲に、切欠部４０が設けられている。このような構成によると、第１電力端子３２と第２導体板１４との間の絶縁性を維持しつつ、第１導体板１２と第２導体板１４とが互いに対向する面積を大きくして、第１半導体モジュール１０のインピーダンスを低減することができる。
【００３１】
次に、図６−図９を参照して、第２半導体モジュール５０について説明する。図６−図９に示すように、第２半導体モジュール５０は、第３導体板５２と、第４導体板５４と、複数の第２半導体素子６２、６４、６６と、第２封止体５６とを備える。第３導体板５２と第４導体板５４は、互いに平行であって、互いに対向している。複数の第２半導体素子６２、６４、６６は、第３導体板５２と第４導体板５４との間に位置している。複数の第２半導体素子６２、６４、６６は、第３導体板５２及び第４導体板５４の長手方向（図７、図８における左右方向）に沿って、直線的に配列されている。複数の第２半導体素子６２、６４、６６は、第２封止体５６によって封止されている。
【００３２】
第３導体板５２及び第４導体板５４は、銅又はその他の金属といった、導体で形成されている。各々の第２半導体素子６２、６４、６６は、第３導体板５２に接続されているとともに、第４導体板５４にも接続されている。これにより、複数の第２半導体素子６２、６４、６６は、第３導体板５２及び第４導体板５４との間において、互いに並列に接続されている。なお、各々の第２半導体素子６２、６４、６６と第３導体板５２との間には、導体スペーサ５８が設けられている。ここで、第３導体板５２及び第４導体板５４の具体的な構成は特に限定されない。例えば、第３導体板５２と第４導体板５４との少なくとも一方は、例えばＤＢＣ（Direct Bonded Copper）基板といった、絶縁体（例えばセラミック）の中間層を有する絶縁基板であってもよい。即ち、第３導体板５２と第４導体板５４との各々は、必ずしも全体が導体で構成されていなくてもよい。
【００３３】
複数の第２半導体素子６２、６４、６６は、電力回路用のいわゆるパワー半導体素子であって、互いに同一の構成を有している。各々の第２半導体素子６２、６４、６６は、上面電極６２ａ、６４ａ、６６ａと、下面電極６２ｂ、６４ｂ、６６ｂと、複数の信号パッド６２ｃ、６４ｃ、６６ｃとを有する。上面電極６２ａ、６４ａ、６６ａと下面電極６２ｂ、６４ｂ、６６ｂは電力用の電極であり、複数の信号パッド６２ｃ、６４ｃ、６６ｃは信号用の電極である。上面電極６２ａ、６４ａ、６６ａ及び複数の信号パッド６２ｃ、６４ｃ、６６ｃは第２半導体素子６２、６４、６６の上面に位置しており、下面電極６２ｂ、６４ｂ、６６ｂは第２半導体素子６２、６４、６６の下面に位置している。上面電極６２ａ、６４ａ、６６ａは、導体スペーサ５８を介して第３導体板５２へ接合されており、下面電極６２ｂ、６４ｂ、６６ｂは、第４導体板５４へ接合されている。
【００３４】
一例ではあるが、本実施例における第２半導体素子６２、６４、６６は、スイッチング素子であり、詳しくは、エミッタ及びコレクタを有するＩＧＢＴ構造を含んでいる。ＩＧＢＴ構造のエミッタは、上面電極６２ａ、６４ａ、６６ａに接続されており、ＩＧＢＴ構造のコレクタは、下面電極６２ｂ、６４ｂ、６６ｂに接続されている。但し、第２半導体素子６２、６４、６６の具体的な種類や構造は特に限定されない。第２半導体素子６２、６４、６６は、ダイオード構造をさらに有するＲＣ−ＩＧＢＴ素子であってもよい。あるいは、第２半導体素子６２、６４、６６は、ＩＧＢＴ構造に代えて、又は加えて、例えばＭＯＳＦＥＴ構造を有してもよい。この場合、ＭＯＳＦＥＴ構造のソースが上面電極６２ａ、６４ａ、６６ａに接続され、ＭＯＳＦＥＴ構造のドレインが下面電極６２ｂ、６４ｂ、６６ｂに接続されるとよい。また、第２半導体素子６２、６４、６６に用いられる半導体材料についても特に限定されず、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）といった窒化物半導体であってよい。
【００３５】
第２封止体５６は、特に限定されないが、例えばエポキシ樹脂といった熱硬化性樹脂又はその他の絶縁体で構成されることができる。第２封止体５６は、例えばモールド樹脂又はパッケージとも称される。ここで、第２半導体素子６２、６４、６６の数については特に限定されない。本実施例では、第２半導体モジュール５０が三つの第２半導体素子６２、６４、６６を有するが、他の実施形態として、第２半導体モジュール５０は、少なくとも一つの第２半導体素子を有すればよい。
【００３６】
第３導体板５２及び第４導体板５４は、複数の第２半導体素子６２、６４、６６と電気的に接続されているだけでなく、複数の第２半導体素子６２、６４、６６と熱的にも接続されている。また、第３導体板５２及び第４導体板５４は、それぞれ第２封止体５６の表面に露出しており、第２半導体素子６２、６４、６６の熱を第２封止体５６の外部へ放出することができる。このように、本実施例における第２半導体モジュール５０は、複数の第２半導体素子６２、６４、６６の両側に放熱板が配置された両面冷却構造を有する。
【００３７】
第２半導体モジュール５０はさらに、第３電力端子７２と、第４電力端子７４と、複数の第２信号端子７６とを備える。各々の端子７２、７４、７６は、銅又はアルミニウムといった導体で構成されており、第２封止体５６の内部から外部に亘って延びている。第３電力端子７２は、第２封止体５６の内部において、第３導体板５２に接続されている。第４電力端子７４は、第２封止体５６の内部において、第４導体板５４に接続されている。これにより、複数の第２半導体素子６２、６４、６６は、第３電力端子７２と第４電力端子７４との間で、電気的に並列に接続されている。各々の第２信号端子７６は、第２半導体素子６２、６４、６６の対応する一つの信号パッド６２ｃ、６４ｃ、６６ｃに、ボンディングワイヤ７８を介して接続されている。
【００３８】
第３電力端子７２及び第４電力端子７４は、それぞれ板状であるとともに、第２封止体５６から同じ方向へ突出している。第３電力端子７２及び第４電力端子７４は、左右対称に配置されている。第３電力端子７２及び第４電力端子７４は、同一平面に位置しており、互いに平行に延びている。一例ではあるが、第３電力端子７２は、はんだ付けによって第３導体板５２に接合されており、第４電力端子７４は、第４導体板５４に一体に形成されている。但し、第３電力端子７２は、第３導体板５２と一体に形成されていてもよい。また、第４電力端子７４は、第４導体板５４と別部材で形成され、例えばはんだ付けによって、第４導体板５４に接合されていてもよい。さらに、各々の第２信号端子７６は、ボンディングワイヤ７８を介することなく、対応する一つの信号パッド６２ｃ、６４ｃ、６６ｃへ直接的に接続されてもよい。
【００３９】
本実施例の第２半導体モジュール５０では、第３電力端子７２が、第３導体板５２の第４導体板５４側に位置する下面に接合されている。そして、第４導体板５４には、第３電力端子７２と対向する範囲に、切欠部８０が設けられている。このような構成によると、第３電力端子７２と第４導体板５４との間の絶縁性を維持しつつ、第３導体板５２と第４導体板５４とが互いに対向する面積を大きくして、第２半導体モジュール５０のインピーダンスを低減することができる。
【００４０】
図１、図１０に示すように、第１半導体モジュール１０の第１電力端子３２と、第２半導体モジュール５０の第４電力端子７４は、バスバー６によって互いに電気的に接続されている。これにより、第１半導体モジュール１０の第２電力端子３４と、第２半導体モジュール５０の第３電力端子７２との間では、複数の第１半導体素子２２、２４、２６と複数の第２半導体素子６２、６４、６６とが直列に接続されている。このような回路構造は、コンバータやインバータといった電力変換回路において、一対の上下アームを構成することができる。この場合、図１０に示すように、第１半導体モジュール１０の第２電力端子３４と、第２半導体モジュール５０の第３電力端子７２は、キャパシタ８に接続されるとよい。
【００４１】
図１に示すように、第１半導体モジュール１０の第１電力端子３２と、第２半導体モジュール５０の第４電力端子７４は、第１封止体１６及び第２封止体５６の外部において、互いに対向しながら延びている。従って、第１電力端子３２及び第４電力端子７４において互いに逆向きの電流が流れたときに、第１電力端子３２の電流が形成する磁界と、第４電力端子７４の電流が形成する磁界とが、互いに打ち消し合う。これにより、第１電力端子３２及び第４電力端子７４の周囲に形成される磁界が抑制され、第１電力端子３２及び第４電力端子７４のインダクタンスは低減される。
【００４２】
同様に、第１半導体モジュール１０の第２電力端子３４と、第２半導体モジュール５０の第３電力端子７２は、第１封止体１６及び第２封止体５６の外部において、互いに対向しながら延びている。従って、第２電力端子３４及び第３電力端子７２において互いに逆向きの電流が流れたときに、第２電力端子３４の電流が形成する磁界と、第３電力端子７２の電流が形成する磁界とが、互いに打ち消し合う。これにより、第２電力端子３４及び第３電力端子７２の周囲に形成される磁界が抑制され、第２電力端子３４及び第３電力端子７２のインダクタンスは低減される。
【００４３】
特に、第１半導体モジュール１０では、第１電力端子３２と第２電力端子３４が、第１半導体素子２２、２４、２６を介して互いに接続されているので、第１電力端子３２及び第２電力端子３４には、互いに逆向きの電流が流れる。同様に、第２半導体モジュール５０では、第３電力端子７２と第４電力端子７４が、第２半導体素子６２、６４、６６を介して互いに接続されているので、第３電力端子７２及び第４電力端子７４には、互いに逆向きの電流が流れる。従って、第１半導体モジュール１０の第１電力端子３２と第２半導体モジュール５０の第４電力端子７４との間で、互いに逆向きの電流が流れるときは、第１半導体モジュール１０の第２電力端子３４と第２半導体モジュール５０の第３電力端子７２との間でも、互いに逆向きの電流が流れる。これにより、四つの電力端子３２、３４、７２、７４の全てでインダクタンスが同時に低減される。半導体装置２のインピーダンスが効果的に低減されることで、第１半導体素子２２、２４、２６及び第２半導体素子６２、６４、６６のスイッチング時におけるサージ電圧を抑制することができる。
【００４４】
本実施例の半導体装置２では、第１半導体モジュール１０と第２半導体モジュール５０が、同一の構造を有するとともに、互いに反転させた姿勢で配置されている。即ち、第１半導体素子２２、２４、２６の下面電極２２ｂ、２４ｂ、２６ｂが、第２半導体素子６２、６４、６６の下面電極６２ｂ、６４ｂ、６６ｂと向かい合うように、第１半導体モジュール１０と第２半導体モジュール５０とが積層配置されている。但し、他の実施形態では、第１半導体素子２２、２４、２６の上面電極２２ａ、２４ａ、２６ａが、第２半導体素子６２、６４、６６の上面電極６２ａ、６４ａ、６６ａと向かい合うように、第１半導体モジュール１０と第２半導体モジュール５０とが積層配置されてもよい。
【００４５】
本実施例の半導体装置２では、第１半導体モジュール１０と第２半導体モジュール５０が、同一の構造を有している。二つの半導体モジュール１０、５０が同一の構造を有していると、例えば半導体装置２の製造コストを抑制することができる。但し、二つの半導体モジュール１０、５０は、必ずしも同一の構造を有する必要はなく、互いに異なる構造を有してもよい。例えば、第１半導体モジュール１０が有する第１半導体素子２２、２４、２６の数と、第２半導体モジュール５０が有する第２半導体素子６２、６４、６６の数とが、互いに異なってもよい。
【００４６】
図１１に示すように、第１導体板１２には、孔４２が設けられてもよい。この孔４２は、第１電力端子３２と、複数の第１半導体素子２２、２４、２６との間に位置する。第１導体板１２の孔４２は、三つの第１半導体素子２２、２４、２６に流れる電流を均一化するために設けられている。即ち、第１電力端子３２と、複数の第１半導体素子２２、２４、２６との間の各距離は、完全に一致しない。例えば、左側に位置する第１半導体素子２２は、第１電力端子３２から比較的に離れて位置しており、右側に位置する第１半導体素子２６は、第１電力端子３２の比較的に近くに位置している。このような距離の差は、電気抵抗の差をもたらすことから、各々の第１半導体素子２２、２４、２６に流れる電流を互いに相違させてしまう。
【００４７】
この問題に対して、第１導体板１２に孔４２が設けられていると、電流の経路が部分的に制限されることによって、上記した距離の差を小さくすることができる。孔４２の位置や形状は、第１電力端子３２と、複数の第１半導体素子２２、２４、２６との間の各距離における差が小さくなるように、適宜設計するとよい。但し、孔４２の少なくとも一部は、第１電力端子３２と、複数の第１半導体素子２２、２４、２６のなかで第１電力端子３２に最も近接する第１半導体素子２６との間に位置するとよい。また、孔４２は、貫通孔であってもよいし、有底の孔（即ち、凹部）であってもよい。このような孔４２は、第１半導体モジュール１０の第１導体板１２に代えて、又は加えて、第２半導体モジュール５０の第３導体板５２に設けてもよい。
【００４８】
上記に加え、又は代えて、図１２に示すように、第２導体板１４には、孔４４が設けられてもよい。第２導体板１４に孔４４が設けることによっても、三つの第１半導体素子２２、２４、２６に流れる電流を均一化することができる。第１導体板１２の孔４２と同様に、第２導体板１４の孔４４についても、その位置や形状は適宜設計することができる。但し、孔４４の少なくとも一部は、第２電力端子３４と、複数の第１半導体素子２２、２４、２６のなかで第２電力端子３４に最も近接する第１半導体素子２２との間に位置するとよい。また、孔４４は、貫通孔であってもよいし、有底の孔（即ち、凹部）であってもよい。このような孔４４は、第１半導体モジュール１０の第２導体板１４に代えて、又は加えて、第２半導体モジュール５０の第４導体板５４に設けてもよい。
【００４９】
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
【符号の説明】
【００５０】
２：半導体装置
１０：第１半導体モジュール
１２：第１導体板
１４：第２導体板
１６：第１封止体
２２、２４、２６：第１半導体素子
３２：第１電力端子
３４：第２電力端子
５０：第２半導体モジュール
５２：第３導体板
５４：第４導体板
１６：第２封止体
６２、６４、６６：第２半導体素子
７２：第３電力端子
７４：第４電力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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