(57)【要約】【課題】微細化された半導体装置を製造することが可能な半導体装置の製造方法を提供する。【解決手段】一実施形態に係る半導体装置の製造方法は、第１面と、第１面の反対面である第２面とを有する半導体基板を準備する工程と、開口を有するハードマスクを第１面上に形成する工程と、ハードマスクをマスクとして第２面に向かって延在するゲートトレンチを第１面に形成する工程と、開口の幅を広げる工程と、開口に層間絶縁膜を埋め込む工程と、ハードマスクを除去することにより層間絶縁膜中にコンタクトホールを形成する工程とを備える。【選択図】図１
2019212663.tif 000002
【特許請求の範囲】
【請求項１】
第１面と、前記第１面の反対面である第２面とを有する半導体基板を準備する工程と、
開口を有するハードマスクを前記第１面上に形成する工程と、
前記ハードマスクをマスクとして前記第２面に向かって延在するゲートトレンチを前記第１面に形成する工程と、
前記開口の幅を広げる工程と、
前記開口に層間絶縁膜を埋め込む工程と、
前記ハードマスクを除去することにより、前記層間絶縁膜中にコンタクトホールを形成する工程とを備える、半導体装置の製造方法。
【請求項２】
前記層間絶縁膜をマスクとして前記第２面に向かって延在するコンタクトトレンチを前記第１面に形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１面にソース領域を形成する工程をさらに備え、
前記ソース領域は、前記開口の幅が拡げられた後であって、前記開口に前記層間絶縁膜が埋め込まれる前に、前記ハードマスクをマスクとしてイオン注入を行うことで形成される、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ハードマスクは、前記第１面上に形成される第１膜と、前記第１膜上に形成される第２膜とを有し、
前記第１膜は、前記第２膜と異なる材料で形成され、
前記開口は、前記第１膜に対する等方性エッチングを行うことで幅が拡げられ、
前記第２膜は、前記開口の幅が拡げられた後に除去される、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１膜はシリコン窒化物で形成され、
前記第２膜はシリコン酸化物で形成される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜は、ＮＳＧで形成される、請求項５に記載の半導体装置の製造方法。
【請求項７】
第１面と、前記第１面の反対面である第２面とを有する半導体基板を準備する工程と、
開口を有するハードマスクを前記第１面上に形成する工程と、
前記開口の側面上に前記ハードマスクと異なる材料でサイドウォール層を形成する工程と、
前記ハードマスク及び前記サイドウォール層をマスクとして前記第２面に向かって延在するゲートトレンチを前記第１面に形成する工程と、
前記サイドウォール層を除去する工程と、
前記開口に層間絶縁膜を埋め込む工程と、
前記ハードマスクを除去することにより、前記層間絶縁膜中にコンタクトホールを形成する工程とを備える、半導体装置の製造方法。
【請求項８】
前記層間絶縁膜をマスクとして前記第２面に向かって延在するコンタクトトレンチを前記第１面に形成する工程をさらに備える、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１面にソース領域を形成する工程をさらに備え、
前記ソース領域は、前記サイドウォール層が除去された後であって、前記開口に前記層間絶縁膜が埋め込まれる前に、前記ハードマスクをマスクとしてイオン注入を行うことで形成される、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記サイドウォール層は、前記サイドウォール層を構成する材料が前記ハードマスクを覆うように成膜されるとともに、成膜された前記材料をエッチバックすることで形成される、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記ハードマスクは、シリコン窒化物で形成され、
前記サイドウォール層を構成する材料は、ＣＶＤで前記ハードマスクを覆うように成膜される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記層間絶縁膜は、ＮＳＧで形成される、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、特開２００３−３１８３９６号公報（特許文献１）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、半導体基板と、ゲート酸化膜と、ゲート電極と、層間絶縁膜と、コンタクトプラグとを有している。
【０００３】
半導体基板は、第１面と、第１面の反対面である第２面とを有している。第２面には、Ｎ＋型シリコン基板が配置されている。Ｎ＋型シリコン基板の第１面側には、Ｎ−型エピタキシャル層が形成されている。第１面には、Ｎ＋型ソース層が形成されている。半導体基板には、Ｎ＋型ソース層とＮ−型エピタキシャル層とに挟み込まれるように、Ｐ型ベース層が形成されている。
【０００４】
第１面には、Ｎ−型エピタキシャル層に達するように第２面に向かって延在する第１トレンチが形成されている。第１トレンチの底面上及び側面上には、ゲート酸化膜が形成されている。第１トレンチ内には、ゲート電極が埋め込まれている。層間絶縁膜は、第１面上に形成されている。層間絶縁膜中及び半導体基板中には、コンタクトホールが形成されている。コンタクトホールは、層間絶縁膜を貫通するとともに、Ｐ型ベース層に達するように第２面に向かって延在している。コンタクトホール中には、コンタクトプラグが埋め込まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３１８３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体装置において、コンタクトホールの形成は、以下の方法で行われる。第１に、第１面上に層間絶縁膜が形成される。第２に、フォトリソグラフィでフォトレジストがパターンニングされる。第３に、パターンニングされたフォトレジストを用いて、層間絶縁膜及び半導体基板のエッチングが行われる。
【０００７】
フォトレジストをパターンニングする際にマスクずれが生じてしまうと、コンタクトホールが形成される位置にずれが生じる。そのため、特許文献１に記載の半導体装置の設計は、コンタクトホールの形成位置がずれて形成されてしまうことを考慮して行わなければならないため、その微細化に改善の余地がある。
【０００８】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施形態に係る半導体装置の製造方法は、半導体基板を準備する工程と、開口を有するハードマスクを形成する工程と、ゲートトレンチを形成する工程と、開口の幅を広げる工程と、開口に層間絶縁膜を埋め込む工程と、ハードマスクを除去することにより、層間絶縁膜中にコンタクトホールを形成する工程とを備える。半導体基板は、第１面と、第１面の反対面である第２面とを有する。ハードマスクは、第１面上に形成される。ゲートトレンチは、ハードマスクをマスクとして第１面に形成される。ゲートトレンチは、第２面に向かって延在する。
【発明の効果】
【００１０】
一実施形態に係る半導体装置の製造方法によると、微細化された半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の上面図である。
【図３】第１実施形態に係る半導体装置の拡大上面図である。
【図４】第１実施形態の変形例に係る半導体装置の拡大上面図である。
【図５】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図６】半導体基板準備工程Ｓ１における第１実施形態に係る半導体装置の断面図である。
【図７】ハードマスク形成工程Ｓ２における第１実施形態に係る半導体装置の断面図である。
【図８】ゲートトレンチ形成工程Ｓ３における第１実施形態に係る半導体装置の断面図である。
【図９】開口拡大工程Ｓ４における第１実施形態に係る半導体装置の断面図である。
【図１０】ゲート絶縁膜形成工程Ｓ５における第１実施形態に係る半導体装置の断面図である。
【図１１】ゲート形成工程Ｓ６における第１実施形態に係る半導体装置の断面図である。
【図１２】ソース領域形成工程Ｓ７における第１実施形態に係る半導体装置の断面図である。
【図１３】層間絶縁膜形成工程Ｓ８における第１実施形態に係る半導体装置の断面図である。
【図１４】ハードマスク除去工程Ｓ９における第１実施形態に係る半導体装置の断面図である。
【図１５】コンタクトトレンチ形成工程Ｓ１０における第１実施形態に係る半導体装置の断面図である。
【図１６】ボディコンタクト領域形成工程Ｓ１１における第１実施形態に係る半導体装置の断面図である。
【図１７】バリアメタル形成工程Ｓ１２における第１実施形態に係る半導体装置の断面図である。
【図１８】コンタクトプラグ形成工程Ｓ１３における第１実施形態に係る半導体装置の断面図である。
【図１９】第１電極形成工程Ｓ１４における第１実施形態に係る半導体装置の断面図である。
【図２０】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【図２１】ハードマスク形成工程Ｓ２における第２実施形態に係る半導体装置の断面図である。
【図２２】サイドウォール層形成工程Ｓ１６における第２実施形態に係る半導体装置の断面図である。
【図２３】ゲートトレンチ形成工程Ｓ３における第２実施形態に係る半導体装置の断面図である。
【図２４】サイドウォール層除去工程Ｓ１７における第２実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
実施形態の詳細を、図面を参照して説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。なお、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１３】
（第１実施形態に係る半導体装置の構成）
以下に、第１実施形態に係る半導体装置の構成を説明する。
【００１４】
図１に示されるように、第１実施形態に係る半導体装置は、トレンチゲート型のパワーＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）である。より具体的には、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲートＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、ソース電極ＷＬ１と、ドレイン電極ＷＬ２と、ゲート電極ＷＬ３とを有している。
【００１５】
半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの主面を構成している。半導体基板ＳＵＢは、例えば、単結晶のシリコン（Ｓｉ）で形成されている。
【００１６】
半導体基板ＳＵＢには、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲと、ボディコンタクト領域ＢＣＲとが形成されている。ソース領域ＳＲは、第１面ＦＳに形成されている。ドレイン領域ＤＲＡは、第２面ＳＳに形成されている。ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡの第１面ＦＳ側に形成されている。ボディ領域ＢＲは、ソース領域ＳＲとドリフト領域ＤＲＩとに挟み込まれるように形成されている。ボディコンタクト領域ＢＣＲは、後述するゲートトレンチＴＲ１の底面に形成されている。
【００１７】
ソース領域ＳＲ、ドリフト領域ＤＲＩ及びドレイン領域ＤＲＡの導電型は第１導電型であり、ボディ領域ＢＲ及びボディコンタクト領域ＢＣＲの導電型は第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。ドリフト領域ＤＲＩ中における不純物濃度は、ソース領域ＳＲ中における不純物濃度及びドレイン領域ＤＲＡ中における不純物濃度よりも低い。
【００１８】
第１面ＦＳには、ゲートトレンチＴＲ１が形成されている。ゲートトレンチＴＲ１は、第２面ＳＳに向かって延在している。ゲートトレンチＴＲ１は、ドリフト領域ＤＲＩに達するように延在している。すなわち、ゲートトレンチＴＲ１の側面からは、ソース領域ＳＲ、ボディ領域ＢＲ及びドリフト領域ＤＲＩが露出している。
【００１９】
第１面ＦＳには、コンタクトトレンチＴＲ２が形成されている。コンタクトトレンチＴＲ２は、第２面ＳＳに向かって延在している。コンタクトトレンチＴＲ２は、ボディ領域ＢＲに達するように延在している。コンタクトトレンチＴＲ２は、隣り合って形成されているゲートトレンチＴＲ１の間に形成されている。
【００２０】
ゲート絶縁膜ＧＯは、第１面ＦＳ上に形成されている。より具体的には、ゲート絶縁膜ＧＯは、ゲートトレンチＴＲ１の側面上及び底面上に形成されている。ゲート絶縁膜ＧＯは、例えばシリコン酸化物（ＳｉＯ２）で形成されている。
【００２１】
ゲートＧＥは、ゲート絶縁膜ＧＯ上に形成されることにより、ゲートトレンチＴＲ１中に埋め込まれている。ゲートＧＥは、ゲート絶縁膜ＧＯにより絶縁されながら、ボディ領域ＢＲと対向している。ゲートＧＥは、例えば、不純物がドープされた多結晶のシリコンで形成されている。
【００２２】
ソース領域ＳＲ、ドレイン領域ＤＲＡ、ドリフト領域ＤＲＩ、ボディ領域ＢＲ、ゲート絶縁膜ＧＯ及びゲートＧＥは、トレンチゲート型のパワーＭＯＳＦＥＴであるトランジスタＴｒを構成する。
【００２３】
層間絶縁膜ＩＬＤは、第１面ＦＳ上に形成されている。層間絶縁膜ＩＬＤは、例えば、シリコン酸化物で形成されている。層間絶縁膜ＩＬＤは、ノンドープのシリコン酸化物、すなわちＮＳＧ（Non-doped  Silicon  Glass）で形成されていることが好ましい。層間絶縁膜ＩＬＤは、不純物がドープされたシリコン酸化物、例えば、ＢＰＳＧ（Boron  Phosphorous  Silicon  Glass）で形成されてもよい。
【００２４】
層間絶縁膜ＩＬＤ中には、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、コンタクトトレンチＴＲ２と接続されている。好ましくは、コンタクトホールＣＨの側面とコンタクトトレンチＴＲ２の側面とは、面一になっている。
【００２５】
層間絶縁膜ＩＬＤ上、コンタクトホールＣＨの側面上、コンタクトトレンチＴＲ２の側面上及びコンタクトトレンチＴＲ２の底面上には、バリアメタルＢＭが形成されている。バリアメタルＢＭは、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）で形成されている。なお、コンタクトトレンチＴＲ２の側面及びコンタクトトレンチＴＲ２の底面は、バリアメタルＢＭと半導体基板ＳＵＢ中のシリコンとが反応することにより、シリサイド化されている。
【００２６】
コンタクトプラグＣＰは、コンタクトホールＣＨ中及びコンタクトトレンチＴＲ２中に埋め込まれている。コンタクトプラグＣＰは、例えば、タングステン（Ｗ）で形成されている。コンタクトプラグＣＰは、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲに電気的に接続されている。
【００２７】
ソース電極ＷＬ１は、層間絶縁膜ＩＬＤ上に形成されている。ソース電極ＷＬ１は、例えばアルミニウム（Ａｌ）、アルミニウム合金で形成されている。ソース電極ＷＬ１は、コンタクトプラグＣＰに電気的に接続されている。
【００２８】
ドレイン電極ＷＬ２は、第２面ＳＳ上に形成されている。ドレイン電極ＷＬ２は、例えばアルミニウム、アルミニウム合金で形成されている。ドレイン電極ＷＬ２は、ドレイン領域ＤＲＡに電気的に接続されている。
【００２９】
図２に示されるように、層間絶縁膜ＩＬＤ上にはゲート電極ＷＬ３が形成されている。図示されていないが、ゲート電極ＷＬ３は、ゲートトレンチＴＲ１に埋め込まれたゲートＧＥに電気的に接続されている。
【００３０】
図３に示されるように、トランジスタＴｒは、メッシュセル構造を有していてもよい。すなわち、平面視において、コンタクトトレンチＴＲ２は、矩形形状のゲートトレンチＴＲ１に取り囲まれていてもよい。図４に示されるように、トランジスタＴｒは、ストライプ構造を有していてもよい。すなわち、平面視において、ゲートトレンチＴＲ１及びコンタクトトレンチＴＲ２が第１方向に沿って延在するとともに、第１方向に交差する第２方向において、ゲートトレンチＴＲ１とコンタクトトレンチＴＲ２とが交互に配置されていてもよい。なお、図３中及び図４中のＩ−Ｉにおける断面は、図１に示される断面構造に対応している。
【００３１】
上記においては、第１実施形態に係る半導体装置がトレンチゲート型のパワーＭＯＳＦＥＴである場合を例として説明したが、第１実施形態に係る半導体装置は、トレンチゲート型のＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。なお、第１実施形態に係る半導体装置がトレンチゲート型のＩＧＢＴである場合には、第１導電型の不純物領域であるドリフト領域ＤＲＩに代えて、第２導電型の不純物領域が形成される。
【００３２】
（第１実施形態に係る半導体装置の製造方法）
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
【００３３】
図５に示されるように、第１実施形態に係る半導体装置の製造方法は、半導体基板準備工程Ｓ１と、ハードマスク形成工程Ｓ２と、ゲートトレンチ形成工程Ｓ３と、開口拡大工程Ｓ４と、ゲート絶縁膜形成工程Ｓ５と、ゲート形成工程Ｓ６と、ソース領域形成工程Ｓ７とを有している。
【００３４】
第１実施形態に係る半導体装置の製造方法は、層間絶縁膜形成工程Ｓ８と、ハードマスク除去工程Ｓ９と、コンタクトトレンチ形成工程Ｓ１０と、ボディコンタクト領域形成工程Ｓ１１と、バリアメタル形成工程Ｓ１２と、コンタクトプラグ形成工程Ｓ１３と、第１電極形成工程Ｓ１４と、第２電極形成工程Ｓ１５とをさらに有している。
【００３５】
図６に示されるように、半導体基板準備工程Ｓ１においては、半導体基板ＳＵＢが準備される。半導体基板準備工程Ｓ１において準備される半導体基板ＳＵＢには、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとが形成されている。半導体基板準備工程Ｓ１においては、第１に、ドレイン領域ＤＲＡが形成された半導体基板ＳＵＢが準備される。第２に、ドレイン領域ＤＲＡ上へのドリフト領域ＤＲＩのエピタキシャル成長が行われる。第３に、第１面ＦＳ側へのイオン注入及び熱処理の制御により、ボディ領域ＢＲが形成される。
【００３６】
ハードマスク形成工程Ｓ２においては、図７に示されるように、ハードマスクＨＭの形成が行われる。ハードマスクＨＭは、第１膜ＨＭａと、第２膜ＨＭｂとを有している。第１膜ＨＭａは、第１面ＦＳ上に形成されている。第２膜ＨＭｂは、第１膜ＨＭａ上に形成されている。第１膜ＨＭａ及び第２膜ＨＭｂは、それぞれ異なる材料で形成されている。第１膜ＨＭａは、例えばシリコン窒化物（Ｓｉ３Ｎ４）で形成されている。第２膜ＨＭｂは、例えばシリコン酸化物で形成されている。ハードマスクＨＭは、開口ＯＰを有している。
【００３７】
ハードマスクＨＭの形成においては、第１に、第１膜ＨＭａ及び第２膜ＨＭｂの成膜が行われる。第１膜ＨＭａ及び第２膜ＨＭｂの成膜は、例えば、ＣＶＤ（Chemical  Vapor  Deposition）で行われる。ハードマスクＨＭの形成においては、第２に、第２膜ＨＭｂ上に、フォトレジストが成膜される。
【００３８】
ハードマスクＨＭの形成においては、第３に、フォトレジストのパターンニングが行われる。このパターンニングは、フォトリソグラフィで行われる。ハードマスクＨＭの形成においては、第４に、フォトレジストをマスクとして、第１膜ＨＭａ及び第２膜ＨＭｂのエッチングが行われる。これにより、開口ＯＰを有するハードマスクＨＭが形成される。
【００３９】
ゲートトレンチ形成工程Ｓ３においては、図８に示されるように、ゲートトレンチＴＲ１の形成が行われる。ゲートトレンチＴＲ１の形成は、ハードマスクＨＭをマスクとしたＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングで行われる。
【００４０】
開口拡大工程Ｓ４においては、図９に示されるように、開口ＯＰの幅が拡大される。すなわち、開口拡大工程Ｓ４においては、開口ＯＰの端が、ゲートトレンチＴＲ１との距離が大きくなるように後退する。開口ＯＰの拡大は、等方性エッチングで行われる。
【００４１】
等方性エッチングは、例えば、４フッ化メタン（ＣＦ４）ガス、酸素ガス（Ｏ２）及び窒素ガス（Ｎ２）を含むエッチングガスとして用いたドライエッチングで行われる。等方性エッチングは、リン酸を用いたウェットエッチングで行われてもよい。なお、等方性エッチングが行われた後には、第２膜ＨＭｂが除去される。
【００４２】
ゲート絶縁膜形成工程Ｓ５においては、図１０に示されるように、ゲート絶縁膜ＧＯの形成が行われる。ゲート絶縁膜ＧＯの形成は、例えば熱酸化で行われる。
【００４３】
ゲート形成工程Ｓ６においては、図１１に示されるように、ゲートＧＥの形成が行われる。ゲートＧＥの形成においては、第１に、ゲートＧＥを構成する材料が、ＣＶＤ等でゲートトレンチＴＲ１中に埋め込まれる。ゲートＧＥの形成においては、第２に、ゲートトレンチＴＲ１からはみ出したゲートＧＥを構成する材料が、例えばエッチバックで除去される。
【００４４】
ソース領域形成工程Ｓ７においては、図１２に示されるように、ソース領域ＳＲの形成が行われる。ソース領域ＳＲの形成は、ハードマスクＨＭ（第１膜ＨＭａ）を用いたイオン注入及び熱処理の制御により行われる。
【００４５】
層間絶縁膜形成工程Ｓ８においては、図１３に示されるように、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜ＩＬＤは、開口ＯＰに埋め込まれる。層間絶縁膜ＩＬＤの形成においては、第１に、層間絶縁膜ＩＬＤを構成する材料が、第１面ＦＳ上に成膜される。層間絶縁膜ＩＬＤの形成においては、第２に、成膜された層間絶縁膜ＩＬＤを構成する材料に対して、エッチバックが行われる。エッチバックは、ハードマスクＨＭ（第１膜ＨＭａ）が露出するまで行われる。なお、エッチバックに代えて、ＣＭＰ（Chemical  Mechanical  Polishing）が行われてもよい。
【００４６】
ハードマスク除去工程Ｓ９においては、図１４に示されるように、ハードマスクＨＭの除去が行われる。ハードマスクＨＭの除去は、例えば、リン酸を用いたウェットエッチングで行われる。ハードマスクＨＭが除去された部分は、コンタクトホールＣＨとなる。
【００４７】
コンタクトトレンチ形成工程Ｓ１０においては、図１５に示されるように、コンタクトトレンチＴＲ２の形成が行われる。コンタクトトレンチＴＲ２は、層間絶縁膜ＩＬＤをマスクとしてＲＩＥ等の異方性エッチングを行うことで形成される。
【００４８】
ボディコンタクト領域形成工程Ｓ１１においては、図１６に示されるように、ボディコンタクト領域ＢＣＲの形成が行われる。ボディコンタクト領域ＢＣＲの形成は、例えば、イオン注入及び熱処理の制御により行われる。バリアメタル形成工程Ｓ１２においては、図１７に示されるように、バリアメタルＢＭの形成が行われる。バリアメタルＢＭの形成は、例えばスパッタリングで行われる。なお、バリアメタルＢＭが形成された後には、熱処理が行われる。この熱処理でバリアメタルＢＭと半導体基板ＳＵＢ中のシリコンとが反応することにより、コンタクトトレンチＴＲ２の側面及び底面がシリサイド化される。
【００４９】
コンタクトプラグ形成工程Ｓ１３においては、図１８に示されるように、コンタクトプラグＣＰの形成が行われる。コンタクトプラグＣＰの形成においては、第１に、コンタクトプラグＣＰを構成する材料の成膜がＣＶＤ等で行われる。コンタクトプラグＣＰの形成においては、第２に、コンタクトホールＣＨからはみだしたコンタクトプラグＣＰを構成する材料が、エッチバックにより除去される。なおエッチバックに代えてＣＭＰが行われてもよい。
【００５０】
第１電極形成工程Ｓ１４においては、図１９に示されるように、ソース電極ＷＬ１及びゲート電極ＷＬ３（図１９において図示せず）の形成が行われる。ソース電極ＷＬ１及びゲート電極ＷＬ３の形成においては、第１に、ソース電極ＷＬ１及びゲート電極ＷＬ３を構成する材料が、例えばスパッタリングで層間絶縁膜ＩＬＤ上に成膜される。ソース電極ＷＬ１及びゲート電極ＷＬ３の形成においては、第２に、成膜されたソース電極ＷＬ１及びゲート電極ＷＬ３を構成する材料が、フォトリソグラフィ及びエッチングでパターンニングされる。
【００５１】
第２電極形成工程Ｓ１５においては、ドレイン電極ＷＬ２の形成が行われる。ドレイン電極ＷＬ２の形成は、例えばスパッタリング等で行われる。なお、ドレイン電極ＷＬ２の形成に先立って、半導体基板ＳＵＢの第２面ＳＳ側が研削される。以上により、図１に示される第１実施形態に係る半導体装置の構造が形成される。
【００５２】
（第１実施形態に係る半導体装置の効果）
以下に、第１実施形態に係る半導体装置の製造方法の効果を説明する。
【００５３】
上記のとおり、第１実施形態に係る半導体装置の製造方法においては、ゲートトレンチＴＲ１を形成するためのハードマスクＨＭに形成されている開口ＯＰを拡大し、開口ＯＰに層間絶縁膜ＩＬＤを埋め込み、その後にハードマスクＨＭを除去することで、コンタクトホールＣＨ及びコンタクトトレンチＴＲ２を形成するためのマスクを形成している。そのため、第１実施形態に係る半導体装置の製造方法においては、コンタクトホールＣＨ及びコンタクトトレンチＴＲ２を、自己整合的に（セルフアラインで）形成することができる。
【００５４】
したがって、第１実施形態に係る半導体装置の製造方法においては、フォトリソグラフィ技術を用いてコンタクトホールＣＨ及びコンタクトトレンチＴＲ２を形成する場合と異なり、マスクずれのマージンを考慮する必要がなく、微細化が可能となる。この微細化により、トランジスタＴｒのオン抵抗の低減も可能となる。
【００５５】
なお、第１実施形態に係る半導体装置の製造方法において、ソース領域ＳＲは、ハードマスクＨＭ（第１膜ＨＭａ）をマスクとするイオン注入で形成されるため、ソース領域ＳＲもセルフアラインで形成することができる。
【００５６】
第１実施形態に係る半導体装置の製造方法において、ハードマスクＨＭが第１膜ＨＭａ及び第２膜ＨＭｂを有している場合、開口ＯＰの幅を拡大する際に、第１膜ＨＭａが薄くなること及び第１膜ＨＭａの肩部が丸まってしまうことを抑制することができる。すなわち、この場合には、コンタクトプラグＣＰの上端側における幅が広がってしまうこと及び層間絶縁膜ＩＬＤの膜厚を確保することが可能となる。
【００５７】
第１実施形態に係る半導体装置の製造方法において、層間絶縁膜ＩＬＤがＮＳＧで形成され、第１膜ＨＭａがシリコン窒化物で形成される場合、ハードマスク除去工程Ｓ９でのエッチングにおける層間絶縁膜ＩＬＤとハードマスクＨＭとの選択比を確保できる。すなわち、この場合には、コンタクトホールＣＨの幅（コンタクトプラグＣＰの幅）が広がってしまうことを抑制することができる。
【００５８】
（第２実施形態に係る半導体装置の構成）
第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と同一である。そのため、第２実施形態に係る半導体装置の構成に関する説明は、省略する。
【００５９】
（第２実施形態に係る半導体装置の製造方法）
以下に、第２実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。
【００６０】
図２０に示されるように、第２実施形態に係る半導体装置の製造方法は、半導体基板準備工程Ｓ１と、ハードマスク形成工程Ｓ２と、サイドウォール層形成工程Ｓ１６と、ゲートトレンチ形成工程Ｓ３と、サイドウォール層除去工程Ｓ１７と、ゲート絶縁膜形成工程Ｓ５と、ゲート形成工程Ｓ６と、ソース領域形成工程Ｓ７とを有している。
【００６１】
第２実施形態に係る半導体装置の製造方法は、層間絶縁膜形成工程Ｓ８と、ハードマスク除去工程Ｓ９と、コンタクトトレンチ形成工程Ｓ１０と、ボディコンタクト領域形成工程Ｓ１１と、バリアメタル形成工程Ｓ１２と、コンタクトプラグ形成工程Ｓ１３と、第１電極形成工程Ｓ１４と、第２電極形成工程Ｓ１５とをさらに有している。
【００６２】
すなわち、第２実施形態に係る半導体装置の製造方法は、開口拡大工程Ｓ４を有していない点並びにサイドウォール層形成工程Ｓ１６及びサイドウォール層除去工程Ｓ１７を有している点に関して、第１実施形態に係る半導体装置の製造方法と異なっている。また、第２実施形態に係る半導体装置の製造方法は、ハードマスク形成工程Ｓ２及びゲートトレンチ形成工程Ｓ３の詳細に関しても、第１実施形態に係る半導体装置の製造方法と異なっている。
【００６３】
図２１に示されるように、ハードマスク形成工程Ｓ２においては、ハードマスクＨＭが形成される。但し、ハードマスク形成工程Ｓ２においては、第１膜ＨＭａのみが形成される。ハードマスク形成工程Ｓ２において、ハードマスクＨＭの開口ＯＰは、第１実施形態に係る半導体装置の製造方法と比較して、幅が広くなるように形成される。
【００６４】
サイドウォール層形成工程Ｓ１６は、ハードマスク形成工程Ｓ２の後であって、ゲートトレンチ形成工程Ｓ３の前に行われる。サイドウォール層形成工程Ｓ１６においては、図２２に示されるように、サイドウォール層ＳＷが形成される。サイドウォール層ＳＷは、開口ＯＰの側面に形成される。サイドウォール層ＳＷは、ハードマスクＨＭ（第１膜ＨＭａ）と異なる材料で形成される。サイドウォール層ＳＷは、例えばシリコン酸化物で形成される。好ましくは、サイドウォール層ＳＷは、ＨＴＯ（High  Temperature  Oxide）で形成される。
【００６５】
サイドウォール層ＳＷの形成においては、第１に、ハードマスクＨＭ（第１膜ＨＭａ）を覆うように、サイドウォール層ＳＷを構成する材料が、例えばＣＶＤ等で第１面ＦＳ上に成膜される。サイドウォール層ＳＷを構成する材料は、好ましくは、ＬＰ−ＣＶＤ（Low-Pressure  Chemical  Vapor  Deposition）で成膜される。サイドウォール層ＳＷの形成においては、第２に、成膜されたサイドウォール層ＳＷを構成する材料に対するエッチバックが行われる。このエッチバックは、ハードマスクＨＭが露出するまで行われる。
【００６６】
ゲートトレンチ形成工程Ｓ３においては、ゲートトレンチＴＲ１の形成が行われる。図２３に示されるように、ゲートトレンチＴＲ１の形成は、ハードマスクＨＭ（第１膜ＨＭａ）及びサイドウォール層ＳＷをマスクとするＲＩＥ等の異方性エッチングで行われる。
【００６７】
サイドウォール層除去工程Ｓ１７は、ゲートトレンチ形成工程Ｓ３の後であって、ゲート絶縁膜形成工程Ｓ５の前に行われる。サイドウォール層除去工程Ｓ１７においては、図２４に示されるように、サイドウォール層ＳＷの除去が行われる。サイドウォール層ＳＷは、例えばウェットエッチングで除去される。
【００６８】
（第２実施形態に係る半導体装置の製造方法の効果）
以下に、第２実施形態に係る半導体装置の製造方法の効果を説明する。なお、第１実施形態に係る半導体装置の製造方法の効果と異なる点を主に説明し、重複する説明は繰り返さない。
【００６９】
第２実施形態に係る半導体装置の製造方法において、ゲートトレンチＴＲ１の間隔及びソース領域ＳＲの幅は、サイドウォール層ＳＷの幅とハードマスクＨＭの幅との和で決定される。サイドウォール層ＳＷの幅は、サイドウォール層形成工程Ｓ１６において、成膜するサイドウォール層ＳＷを構成する材料の膜厚を変えることにより、容易に変更可能である。特に、サイドウォール層ＳＷを構成する材料がＣＶＤ、ＬＰ−ＣＶＤで形成される場合には、成膜されるサイドウォール層ＳＷを構成する材料の膜厚を精度よく制御することができる。そのため、第２実施形態に係る半導体装置の製造方法によると、ゲートトレンチＴＲ１の幅及びソース領域ＳＲの幅を容易に変更することが可能である。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７１】
ＢＣＲ  ボディコンタクト領域、ＢＭ  バリアメタル、ＢＲ  ボディ領域、ＣＨ  コンタクトホール、ＣＰ  コンタクトプラグ、ＤＲＡ  ドレイン領域、ＤＲＩ  ドリフト領域、ＦＳ  第１面、ＧＥ  ゲート、ＧＯ  ゲート絶縁膜、ＨＭ  ハードマスク、ＨＭａ  第１膜、ＨＭｂ  第２膜、ＩＬＤ  層間絶縁膜、ＯＰ  開口、Ｓ１  半導体基板準備工程、Ｓ２  ハードマスク形成工程、Ｓ３  ゲートトレンチ形成工程、Ｓ４  開口拡大工程、Ｓ５  ゲート絶縁膜形成工程、Ｓ６  ゲート形成工程、Ｓ７  ソース領域形成工程、Ｓ８  層間絶縁膜形成工程、Ｓ９  ハードマスク除去工程、Ｓ１０  コンタクトトレンチ形成工程、Ｓ１１  ボディコンタクト領域形成工程、Ｓ１２  バリアメタル形成工程、Ｓ１３  コンタクトプラグ形成工程、Ｓ１４  第１電極形成工程、Ｓ１５  第２電極形成工程、Ｓ１６  サイドウォール層形成工程、Ｓ１７  サイドウォール層除去工程、ＳＲ  ソース領域、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＷ  サイドウォール層、ＴＲ１  ゲートトレンチ、ＴＲ２  コンタクトトレンチ、Ｔｒ  トランジスタ、ＷＬ１  ソース電極、ＷＬ２  ドレイン電極、ＷＬ３  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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