(57)【要約】【課題】テラスの位置を検出可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、Ｘ方向及びＹ方向に沿って拡がる第１部材１０と、前記第１部材１０から見てＺ方向側に設けられた積層体２０と、Ｚ方向に延び前記積層体２０を貫く半導体部材３１と、電荷蓄積部材３２と、前記第１部材１０内に設けられ、前記第１部材のＺ方向側の表面において露出した第２部材４１と、を備える。前記積層体２０においては、Ｘ方向に延びる複数の導電膜２２が、Ｙ方向及びＺ方向に沿って相互に離隔して配列されている。前記積層体２０におけるＸ方向の端部２０ｄの形状は、前記導電膜２２毎にテラスＴが形成された階段状である。前記第２部材４１は、前記第１部材１０の材料とは異なる材料からなる。前記第２部材４１は、前記積層体２０のＸ方向側の端縁２０ａの全長に対向する領域に配置され、前記積層体のＹ方向側の外側の領域には配置されていない。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１方向、及び、前記第１方向に対して交差した第２方向に沿って拡がる第１部材と、
前記第１部材から見て、前記第１方向及び前記第２方向に対して交差した第３方向側に設けられ、前記第１方向に延びる複数の導電膜が、前記第２方向及び前記第３方向に沿って相互に離隔して配列され、前記第１方向の端部の形状が前記導電膜毎にテラスが形成された階段状である積層体と、
前記第３方向に延び、前記積層体を貫く半導体部材と、
前記複数の導電膜のうちの一つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記第１部材内に設けられ、前記積層体における前記第１方向の端部よりも外側で前記第１部材の前記第３方向側の表面に露出し、前記第１部材の材料とは異なる材料からなり、前記積層体の前記第１方向側の端縁の全長に対向する領域に配置され、前記積層体の前記第２方向側の外側の領域には配置されていない第２部材と、
を備えた半導体記憶装置。
【請求項２】
前記第２部材は前記第２方向に延び、前記積層体の前記第１方向側の端縁の全長にわたって連続的に配置された請求項１記載の半導体記憶装置。
【請求項３】
前記第２部材は、前記第２方向に沿って断続的に配列された請求項１記載の半導体記憶装置。
【請求項４】
第１方向、及び、前記第１方向に対して交差した第２方向に沿って拡がる第１部材と、
前記第１部材から見て、前記第１方向及び前記第２方向に対して交差した第３方向側に設けられ、前記第１方向に延びる複数の導電膜が、前記第２方向及び前記第３方向に沿って相互に離隔して配列され、前記第１方向の端部の形状が前記導電膜毎にテラスが形成された階段状である積層体と、
前記第３方向に延び、前記積層体を貫く半導体部材と、
前記複数の導電膜のうちの一つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記第１部材内に設けられ、前記積層体における前記第１方向の端部よりも外側で前記第１部材の前記第３方向側の表面に露出し、前記第１部材の材料とは異なる材料からなり、前記第２方向に沿って配列された一対の第２部材と、
前記第１方向及び前記第３方向に延び、前記積層体を貫通した第３部材と、
前記第３方向に延び、下面に突出部が形成され、前記突出部が前記一対の第２部材間に配置された第４部材と、
を備えた半導体記憶装置。
【請求項５】
前記第４部材は、前記第３部材が含む成分を含む請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、電極膜を積層させた積層型の半導体記憶装置が提案されている。このような半導体記憶装置においては、各電極膜にコンタクトを接続するために、電極膜を積層させた積層体の端部が、電極膜毎にテラスが形成された階段状に加工される。しかしながら、加工後のテラスの位置は設計位置からずれる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２００４４３号公報
【特許文献２】特開２０１３−０５５１３６号公報
【特許文献３】特開２０１３−１８３１５８号公報
【特許文献４】特許第５２８３９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、テラスの位置を検出可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向及び第２方向に沿って拡がる第１部材と、前記第１部材から見て第３方向側に設けられた積層体と、前記第３方向に延び前記積層体を貫く半導体部材と、電荷蓄積部材と、前記第１部材内に設けられ、前記第１部材の材料とは異なる材料からなる第２部材と、を備える。前記第２方向は前記第１方向に対して交差する。前記第３方向は前記第１方向及び前記第２方向に対して交差する。前記積層体においては、前記第１方向に延びる複数の導電膜が、前記第２方向及び前記第３方向に沿って相互に離隔して配列されている。前記電荷蓄積部材は、前記複数の導電膜のうちの一つと前記半導体部材との間に設けられている。前記積層体における前記第１方向の端部の形状は、前記導電膜毎にテラスが形成された階段状である。前記第２部材は、前記積層体における前記第１方向の端部よりも外側で前記第１部材の前記第３方向側の表面に露出している。前記第２部材は、前記積層体の前記第１方向側の端縁の全長に対向する領域に配置され、前記積層体の前記第２方向側の外側の領域には配置されていない。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を示す平面図である。
【図２】図１の領域Ａを示す平面図である。
【図３】図２に示すＢ−Ｂ’線による断面図である。
【図４】第１の実施形態に係る半導体記憶装置を示す斜視図である。
【図５】第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
【図６】第１の実施形態の第１の変形例に係る半導体記憶装置を示す平面図である。
【図７】第１の実施形態の第１の変形例に係る半導体記憶装置を示す斜視図である。
【図８】第１の実施形態の第２の変形例に係る半導体記憶装置を示す断面図である。
【図９】第１の実施形態の第３の変形例に係る半導体記憶装置を示す断面図である。
【図１０】第２の実施形態に係る半導体記憶装置を示す平面図である。
【図１１】図１０に示すＣ−Ｃ’線による断面図である。
【図１２】図１０に示すＤ−Ｄ’線による断面図である。
【図１３】第２の実施形態に係る半導体記憶装置の製造方法を示す平面図である。
【図１４】第２の実施形態の変形例に係る半導体記憶装置を示す平面図である。
【図１５】図１４に示すＥ−Ｅ’線による断面図である。
【図１６】第２の実施形態の変形例に係る半導体記憶装置の製造方法を示す平面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、図１の領域Ａを示す平面図である。
図３は、図２に示すＢ−Ｂ’線による断面図である。
図４は、本実施形態に係る半導体記憶装置を示す斜視図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００８】
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、単結晶のシリコン（Ｓｉ）により形成されている。シリコン基板１０上には、積層体２０が設けられている。
【０００９】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。シリコン基板１０は、Ｘ方向及びＹ方向に沿って拡がる板状の半導体部材である。また、上面１０ａに対して直交する方向を「Ｚ方向」とする。Ｚ方向のうち、シリコン基板１０から積層体２０に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものである。
【００１０】
Ｚ方向から見て、積層体２０の形状は矩形であり、その一対の端縁２０ａは積層体２０のＸ方向側の端縁でありＹ方向に延びる。他の一対の端縁２０ｂは積層体２０のＹ方向側の端縁でありＸ方向に延びる。積層体２０においては、中央部２０ｃが設けられており、中央部２０ｃの周囲には端部２０ｄが設けられている。
【００１１】
積層体２０から見て、Ｘ方向両側には周辺回路領域５１が設定されている。周辺回路領域５１には周辺回路（図示せず）が形成されている。また、積層体２０から見て、Ｙ方向の片側にはセンスアンプ領域５２が設定されている。センスアンプ領域５２にはセンスアンプ（図示せず）が形成されている。
【００１２】
そして、Ｚ方向から見て、積層体２０と周辺回路領域５１との間、すなわち、積層体２０のＸ方向両側には、マーク部材４１が設けられている。マーク部材４１はＹ方向に沿って連続的に延び、積層体２０の端縁２０ａの全長に対向する領域に配置されている。一方、マーク部材４１は、積層体２０のＹ方向側の外側の領域には設けられていない。
【００１３】
図３及び図４に示すように、マーク部材４１は、シリコン基板１０の上層部分に埋め込まれており、積層体２０におけるＸ方向側の端部２０ｄよりも外側でシリコン基板１０の上面１０ａにおいて露出している。また、マーク部材４１はシリコン基板１０を貫通していない。マーク部材４１は、シリコン基板１０の材料、すなわち、シリコンとは異なる材料からなり、例えば、シリコン酸化物（ＳｉＯ）からなる。積層体２０とマーク部材４１との距離は、例えば、１０μｍ以下である。
【００１４】
図２及び図３に示すように、積層体２０においては、例えばシリコン酸化物からなる絶縁膜２１と、例えばタングステン（Ｗ）からなる電極膜２２が、Ｚ方向に沿って交互に積層されている。積層体２０の端部２０ｄの形状は、電極膜２２毎にテラスＴが形成された階段状である。
【００１５】
積層体２０内には、ＸＺ平面に沿って拡がる板状部材２４が設けられている。板状部材２４においては、例えばタングステン又はポリシリコン等の導電性材料からなる導電板２５と、例えばシリコン酸化物等の絶縁性材料からなる絶縁板２６が設けられている。絶縁板２６は導電板２５のＸ方向両側及びＹ方向両側に配置されており、Ｚ方向から見て、導電板２５を囲んでいる。このため、導電板２５は絶縁板２６によって電極膜２２から絶縁されている。導電板２５の下端はシリコン基板１０に接している。
【００１６】
電極膜２２は板状部材２４によってＹ方向に沿って分断されている。このため、各電極膜２２の形状は、絶縁膜２１及び板状部材２４によって区画されたＸ方向に延びる帯状である。積層体２０に含まれる複数の電極膜２２は、Ｙ方向及びＺ方向に沿って相互に離隔したマトリクス状に配列されている。
【００１７】
積層体２０の中央部２０ｃ内には、例えばシリコン酸化物からなる絶縁部材２８が設けられている。絶縁部材２８の形状はＸ方向に延びる帯状である。絶縁部材２８は最上層から１又は複数の電極膜２２を分断している。絶縁部材２８は、例えば、Ｙ方向において隣り合う２つの絶縁部材２４の中間に配置されている。
【００１８】
積層体２０の中央部２０ｃ内には、半導体部材としてのシリコンピラー３１が設けられている。シリコンピラー３１は例えばポリシリコンからなり、Ｚ方向に延び、積層体２０の中央部２０ｃを貫いている。すなわち、シリコンピラー３１はＺ方向に沿って配列された複数の電極膜２２を貫いており、シリコンピラー３１の下端はシリコン基板１０に接続されている。シリコンピラー３１の内部には、例えばシリコン酸化物からなるコア部材（図示せず）が設けられていてもよい。
【００１９】
シリコンピラー３１の周囲には、電荷蓄積膜３２が設けられている。電荷蓄積膜３２は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。電荷蓄積膜３２の形状は、例えば、軸方向がＺ方向である筒状である。このため、電荷蓄積膜３２の一部は、電極膜２２とシリコンピラー３１との間に配置されている。
【００２０】
シリコンピラー３１と電荷蓄積膜３２との間には、トンネル絶縁膜（図示せず）が設けられている。トンネル絶縁膜は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。
【００２１】
電荷蓄積膜３２と電極膜２２との間には、ブロック絶縁膜（図示せず）が設けられている。ブロック絶縁膜は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜においては、例えば、シリコン酸化層とアルミニウム酸化層が積層されている。
【００２２】
シリコン基板１０上には、例えばシリコン酸化物からなる層間絶縁膜５５が設けられている。層間絶縁膜５５は積層体２０も覆っている。層間絶縁膜５５内には、コンタクト５６が設けられている。コンタクト５６はＺ方向に延び、その下端はテラスＴにおいて電極膜２２に接続されている。
【００２３】
層間絶縁膜５５内であって、積層体２０上には、Ｙ方向に延びるビット線５７が設けられている。ビット線５７はプラグ５８を介して、シリコンピラー３１の上端に接続されている。なお、図１、図２及び図４においては、層間絶縁膜５５、ビット線５７及びプラグ５８は、図示を省略されている。
【００２４】
次に、本実施形態に係る半導体記憶装置１の製造方法について説明する。
図５は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
【００２５】
先ず、図１に示すように、シリコン基板１０において、周辺回路領域５１に形成される周辺回路のうち、シリコン基板１０内に配置される構造体を形成すると共に、センスアンプ領域５２に形成されるセンスアンプのうち、シリコン基板１０内に配置される構造体を形成する。このとき、周辺回路領域５１内及びセンスアンプ領域５２内にＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）を形成する工程を利用して、積層体２０が形成される予定の領域に対してＸ方向両側の外側に、Ｙ方向に延びるマーク部材４１を形成する。次に、周辺回路のうち、シリコン基板１０上に配置される構造体を形成すると共に、センスアンプのうち、シリコン基板１０上に配置される構造体を形成する。
【００２６】
次に、図５に示すように、例えばシリコン酸化物からなる絶縁膜２１と、例えばシリコン窒化物からなる犠牲膜６１とを交互に積層して、シリコン基板１０上に積層膜２０ｅを形成する。
【００２７】
次に、積層膜２０ｅ上にレジストパターン（図示せず）を形成する。このレジストパターンは、積層体２０を形成する予定の領域に配置する。Ｚ方向から見て、このレジストパターンの形状は矩形とする。次に、このレジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、最上層の犠牲膜６１と最上層の絶縁膜２１を選択的に除去する。
【００２８】
次に、例えばアッシングを行い、レジストパターンをスリミングする。次に、スリミングされたレジストパターンをマスクとしてＲＩＥを施すことにより、レジストパターンに覆われていない領域において、１枚の犠牲膜６１と１枚の絶縁膜２１を除去する。以後同様に、レジストパターンのスリミングとレジストパターンをマスクとしたＲＩＥを繰り返すことにより、積層膜２０ｅを選択的に除去する。最下層の犠牲膜６１及び最下層の絶縁膜２１が選択的に除去されると、端部２０ｄが階段状に加工された積層体２０が形成される。
【００２９】
このとき、積層膜２０ｅが除去されたあとの領域に、マーク部材４１が露出する。そして、マーク部材４１を基準とすることにより、積層体２０におけるＸ方向側の端縁２０ａの位置を、Ｙ方向における位置毎に検出する。具体的には、Ｙ方向における位置ｙｉ毎に、マーク部材４１と端縁２０ａとの距離Ｄ（ｙｉ）を測定することにより、ＸＹ平面における端縁２０ａの形状を検出することができる。これと同様に、積層体２０の各層に形成された段差との距離を測定することにより、各テラスＴの位置を計測することができる。積層体２０のＸ方向側の端縁２０ａから、例えば、１０μｍ以下の範囲にマーク部材４１を配置することで、特に精度よく各テラスＴの位置を計測することができる。
【００３０】
次に、図２及び図３に示すように、例えばシリコン酸化物を堆積させて、層間絶縁膜５５の下部を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）を施して、積層体２０の上面を露出させる。次に、積層体２０の中央部２０ｃに、Ｚ方向に延びるメモリホールＭＨを形成する。メモリホールＭＨは積層体２０を貫通させて、シリコン基板１０まで到達させる。次に、メモリホールＭＨの内面上に、ブロック絶縁膜（図示せず）、電荷蓄積膜３２、トンネル絶縁膜（図示せず）、シリコンピラー３１を形成する。シリコンピラー３１はシリコン基板１０に接続させる。シリコンピラー３１内にコア部材を形成してもよい。次に、積層体２０の中央部２０ｃの上部に、Ｘ方向に延びる絶縁部材２８を形成する。
【００３１】
次に、層間絶縁膜５５及び積層体２０に、ＸＺ平面に沿って拡がるスリットＳＴを形成する。スリットＳＴには、積層体２０を、Ｘ方向及びＺ方向において貫通させる。これにより、積層体２０はＹ方向に沿って複数の部分に分断される。スリットＳＴには、層間絶縁膜５５をＺ方向において貫通させるが、Ｘ方向においては貫通させない。本実施形態においては、スリットＳＴはマーク部材４１の直上域までは到達させない。
【００３２】
次に、スリットＳＴを介して、積層体２０から犠牲膜６１を除去する。例えば、犠牲膜６１をシリコン窒化物により形成した場合は、熱リン酸を用いたウェットエッチングを施す。次に、犠牲膜６１が除去された後のスペースにタングステン等の導電性材料を埋め込むことにより、電極膜２２を形成する。このようにして、犠牲膜６１が電極膜２２に置換される。
【００３３】
次に、スリットＳＴ内に堆積されたタングステン等の導電性材料を除去する。次に、シリコン酸化物等の絶縁性材料を堆積させて、スリットＳＴの底面上から除去する。これにより、スリットＳＴの内側面上に絶縁板２６が形成される。次に、タングステン又はポリシリコン等の導電性材料を堆積させることにより、スリットＳＴ内に導電板２５を形成する。導電板２５はシリコン基板１０に接続され、電極膜２２からは絶縁板２６によって絶縁される。
【００３４】
次に、プラグ５８及びビット線５７を形成すると共に、層間絶縁膜５５の上部を形成する。次に、層間絶縁膜５５内にＺ方向に延びるコンタクト５６を形成する。コンタクト５６の下端はテラスＴにおいて電極膜２２に接続される。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００３５】
次に、本実施形態の作用及び効果について説明する。
図１〜図５に示すように、本実施形態においては、シリコン基板１０内に、シリコン基板１０の上面１０ａにおいて露出するように、マーク部材４１を形成している。これにより、積層体２０の端部２０ｄを階段状に加工したときに、マーク部材４１が露出する。また、マーク部材４１の材料を、シリコン基板１０の材料とは異なる材料としている。これにより、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）等の観察手段により、シリコン基板１０の上面１０ａにおいてマーク部材４１を識別することができる。この結果、マーク部材４１を基準として、積層体２０におけるＸ方向側の端縁２０ａの位置を計測することができ、テラスＴの位置を計測することができる。マーク部材４１は、端縁２０ａの全長に対向する領域に配置しているため、積層体２０のＹ方向全長にわたって、テラスＴの位置を計測することができる。
【００３６】
また、本実施形態においては、周辺回路領域５１内及びセンスアンプ領域５２内にＳＴＩを形成する工程を利用して、マーク部材４１を形成しているため、マーク部材４１を形成するための専用の工程が不要である。このため、マーク部材４１を形成することによる製造コストの増加を抑制することができる。
【００３７】
さらに、本実施形態において、マーク部材４１は積層体２０のＹ方向側には設けられない。これにより、積層体２０のＹ方向側にセンスアンプ領域５２を近づけて配置することができるため、半導体記憶装置１の小型化を図ることができる。なお、ウェル等の不純物拡散領域をマーク部材４１の下方まで形成すれば、マーク部材４１のＸ方向両側間で電気的な導通を確保することができる。
【００３８】
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。
図６は、本変形例に係る半導体記憶装置を示す平面図である。
図７は、本変形例に係る半導体記憶装置を示す斜視図である。
【００３９】
図６及び図７に示すように、本変形例に係る半導体記憶装置１ａは、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、マーク部材４１がＹ方向に沿って断続的に配列されている点が異なっている。すなわち、マーク部材４１には分断部４１ａが形成されている。
【００４０】
本変形例によれば、マーク部材４１が断続的に配置されているため、ウェル等の不純物拡散領域をマーク部材４１の下方まで形成しなくても、マーク部材４１の分断部４１ａを介して、マーク部材４１のＸ方向両側間で電気的な導通を確保することができる。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第１の実施形態と同様である。
【００４１】
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。
図８は、本変形例に係る半導体記憶装置を示す断面図である。
【００４２】
図８に示すように、本変形例に係る半導体記憶装置１ｂにおいては、シリコン基板１０上に、例えばシリコン酸化物からなる絶縁膜１１が設けられている。絶縁膜１１上には、例えばポリシリコン等の導電性材料からなるバックゲート電極１２が設けられている。そして、マーク部材４１は、バックゲート電極１２の上層部分に形成されている。
【００４３】
バックゲート電極１２内には、例えばポリシリコンからなるコネクタ部材３３が設けられている。シリコンピラー３１はシリコン基板１０には到達しておらず、Ｙ方向において隣り合うシリコンピラー３１の下端同士が、バックゲート電極１２内でコネクタ部材３３を介して接続されている。この結果、２本のシリコンピラー３１と１つのコネクタ部材３３により、Ｕ字形の半導体部材３４が一体的に形成されている。そして、この半導体部材３４の周囲に、トンネル絶縁膜（図示せず）、電荷蓄積膜３２及びブロック絶縁膜（図示せず）が積層されたメモリ膜が設けられている。これにより、半導体部材３４は、メモリ膜によって、バックゲート電極１２及び電極膜２２から絶縁されている。
【００４４】
半導体部材３４を構成する２本のシリコンピラー３１のうちの１本は、プラグ５８を介して、ビット線５７に接続されており、他の１本は、プラグ６０を介してソース線５９に接続されている。例えば、ビット線５７はＹ方向に延び、ソース線５９はＸ方向に延びている。
【００４５】
本変形例によれば、ビット線５７に加えてソース線５９も積層体２０の上方に配置することができるため、半導体記憶装置１ｂの製造が容易になる。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第１の実施形態と同様である。
【００４６】
なお、バックゲート電極１２におけるマーク部材４１の両側に配置された部分間で導通をとる必要がなければ、マーク部材４１はＺ方向においてバックゲート電極１２を貫通していてもよい。また、バックゲート電極１２におけるマーク部材４１の両側に配置された部分間でより確実に導通をとるためには、前述の第１の変形例のように、マーク部材４１を断続的に配置してもよい。
【００４７】
（第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。
図９は、本変形例に係る半導体記憶装置を示す断面図である。
【００４８】
図９に示すように、本変形例に係る半導体記憶装置１ｃにおいては、シリコン基板１０上に、例えばシリコン酸化物からなる層間絶縁膜１３が設けられている。シリコン基板１０の上層部分及び層間絶縁膜１３内には、周辺回路１４が形成されている。周辺回路１４においては、例えば、ＳＴＩ１５によって区画された領域内に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）１６が形成されている。また、層間絶縁膜１３内には、コンタクト１７及び配線１８が設けられている。周辺回路１４においては、上記以外の回路要素が設けられていてもよい。
【００４９】
層間絶縁膜１３上には、例えばタングステン又はポリシリコン等の導電性材料からなる埋込ソース線１９が設けられている。そして、マーク部材４１は、埋込ソース線１９の上層部分に形成されている。なお、埋込ソース線１９がタングステンからなり、マーク部材４１がシリコン酸化物からなる場合は、埋込ソース線１９とマーク部材４１との間に、例えばチタン窒化物（ＴｉＮ）等からなるバリアメタル層４１ｂが設けられている。
【００５０】
本変形例によれば、シリコン基板１０と積層体２０の間に周辺回路１４を設けることにより、周辺回路領域５１又はセンスアンプ領域５２の面積を低減し、半導体記憶装置１ｃの小型化を図ることができる。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第１の実施形態と同様である。
【００５１】
なお、マーク部材４１は、Ｚ方向において埋込ソース線１９を貫通していてもよい。この場合、マーク部材４１は、積層体２０の上方から積層体２０及び埋込ソース線１９を貫通して周辺回路１４の配線１８に到達する貫通ビア（図示せず）を形成する際に、埋込ソース線１９に設ける絶縁部材（図示せず）と同じ工程で形成してもよい。
【００５２】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１０は、本実施形態に係る半導体記憶装置を示す平面図である。
図１１は、図１０に示すＣ−Ｃ’線による断面図である。
図１２は、図１０に示すＤ−Ｄ’線による断面図である。
【００５３】
図１０に示すように、本実施形態に係る半導体記憶装置２においては、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）の構成に加えて、板状部材２９が設けられている。
【００５４】
板状部材２９は板状部材２４のＸ方向に沿った延長線上であって、マーク部材４１に介挿されるような位置に配置されている。板状部材２９はＺ方向において層間絶縁膜５５を貫通し、シリコン基板１０に接している。板状部材２９の下面には突出部２９ａが形成されている。突出部２９ａはシリコン基板１０内に進入し、マーク部材４１を分断している。すなわち、突出部２９ａは板状部材２９の下端部であり、Ｙ方向において隣り合う一対のマーク部材４１間に配置されている。また、板状部材２９における突出部２９ａを除く部分は、突出部２９ａの直上域及びそのＸ方向両側に配置されている。
【００５５】
板状部材２９においては、導電板２５が設けられており、Ｚ方向から見て導電板２５の周囲には絶縁板２６が設けられている。後述するように、板状部材２９の導電板２５は板状部材２４の導電板２５と同じ工程により形成されたものであり、組成も実質的に同じである。板状部材２９の絶縁板２６は板状部材２４の絶縁板２６と同じ工程により形成されたものであり、組成も実質的に同じである。
【００５６】
次に、本実施形態に係る半導体記憶装置２の製造方法について説明する。
図１３は、本実施形態に係る半導体記憶装置の製造方法を示す平面図である。
本実施形態に係る半導体記憶装置の製造方法において、積層体２０にシリコンピラー３１及び電荷蓄積膜３２を形成するまでの工程は、前述の第１の実施形態と同様である。
【００５７】
すなわち、先ず、図５に示すように、シリコン基板１０の上層部分にマーク部材４１を形成する。次に、例えばシリコン酸化物からなる絶縁膜２１と、例えばシリコン窒化物からなる犠牲膜６１とを交互に積層して、シリコン基板１０上に積層膜２０ｅを形成する。次に、積層膜２０ｅ上における積層体２０を形成する予定の領域に、レジストパターン（図示せず）を形成する。次に、レジストパターンのスリミングとレジストパターンをマスクとしたＲＩＥを繰り返すことにより、積層膜２０ｅの端部２０ｄを階段状に加工し、積層体２０を形成する。
【００５８】
このとき、シリコン基板１０の上面１０ａにおいてマーク部材４１が露出するため、マーク部材４１を基準として、積層体２０におけるＸ方向側の端縁２０ａの位置を、Ｙ方向における位置毎に検出する。これと同様に、マーク部材４１を基準として、各テラスＴの位置をＹ方向における位置毎に計測する。
【００５９】
次に、例えばシリコン酸化物を堆積させて、層間絶縁膜５５（図１１及び図１２参照）の下部を形成する。次に、ＣＭＰを施して、積層体２０の上面を露出させる。
次に、図１３に示すように、積層体２０の中央部２０ｃに、Ｚ方向に延びるメモリホールＭＨを形成し、メモリホールＭＨの内面上に、ブロック絶縁膜（図示せず）、電荷蓄積膜３２、トンネル絶縁膜（図示せず）、シリコンピラー３１を形成する。次に、積層体２０の中央部２０ｃの上部に、Ｘ方向に延びる絶縁部材２８を形成する。
【００６０】
以後の工程は、第１の実施形態とは異なる。
図１３に示すように、シリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）に対するＲＩＥを施すことにより、層間絶縁膜５５及び積層体２０に、Ｘ方向及びＺ方向に延びるスリットＳＴを形成すると共に、開口部６２を形成する。スリットＳＴと開口部６２は１枚のマスクにより形成し、開口部６２はスリットＳＴのＸ方向に沿った延長線上であって、マーク部材４１を跨ぐ位置に配置する。
【００６１】
このとき、スリットＳＴと同様にＺ方向に延びる開口部６２は、層間絶縁膜５５をＺ方向に貫通する。これにより、スリットＳＴ及び開口部６２の底面にはシリコン基板１０が露出する。また、マーク部材４１は層間絶縁膜５５と同様にシリコン酸化物により形成されているため、マーク部材４１における開口部６２の底面において露出した部分がエッチングされて除去され、凹部６３が形成される。これにより、マーク部材４１が凹部６３によって分断される。凹部６３のＸ方向両側の側面は、段差６４となる。
【００６２】
そして、例えば高加速ＳＥＭ等の観察手段により、開口部６２を介して、段差６４と開口部６２におけるＸ方向側の側面との距離を計測する。具体的には、Ｙ方向における位置ｙｉ毎に、凹部６３から見てＸ方向両側の距離Ｄ１（ｙｉ）及びＤ２（ｙｉ）を測定する。これにより、凹部６３を基準とした開口部６２のＸ方向における位置が計測される。開口部６２とスリットＳＴとは一定の位置関係にあるため、開口部６２の位置を計測することにより、スリットＳＴの位置を計測することができる。
【００６３】
次に、図１０に示すように、スリットＳＴを介して犠牲膜６１を電極膜２２に置換する。次に、絶縁性材料を堆積させて、スリットＳＴの底面上及び開口部６２の底面上から除去することにより、スリットＳＴ及び開口部６２の内面上に絶縁板２６を形成する。次に、導電性材料を堆積させることにより、スリットＳＴ内及び開口部６２内に導電板２５を形成する。このようにして、スリットＳＴ内に板状部材２４が形成されると共に、開口部６２内に板状部材２９が形成される。板状部材２９は凹部６３内にも配置され、図１２に示すように、Ｙ方向において隣り合う一対のマーク部材４１間に配置された突出部２９ａとなる。
【００６４】
次に、プラグ５８及びビット線５７を形成すると共に、層間絶縁膜５５の上部を形成する。次に、層間絶縁膜５５内にＺ方向に延びるコンタクト５６を形成する。コンタクト５６の下端はテラスＴにおいて電極膜２２に接続される。このとき、コンタクト５６の位置は、板状部材２４の位置を基準にして決定する。このようにして、本実施形態に係る半導体記憶装置２が製造される。
【００６５】
次に、本実施形態の作用及び効果について説明する。
本実施形態においては、図５に示すように、マーク部材４１を基準として、積層体２０の端縁２０ａの位置を計測すると共に、テラスＴのＸ方向における位置を計測することができる。
【００６６】
一方、本実施形態においては、図１３に示すように、マーク部材４１と開口部６２が重なる領域に凹部６３が形成される。このため、凹部６３の段差６４と開口部６２のＸ方向側の側面との距離Ｄ１（ｙｉ）及びＤ２（ｙｉ）を計測することにより、マーク部材４１を基準とした開口部６２の位置が計測され、これに基づいてスリットＳＴの位置が計測され、従って板状部材２４の位置が計測される。そして、図１０に示すように、板状部材２４を基準として、コンタクト５６のＸ方向における位置を決定する。
【００６７】
このようにして、マーク部材４１を基準としてテラスＴの位置を計測すると共に、マーク部材４１を基準として板状部材２４、２９の位置が計測される。そして、板状部材２４、２９を基準としてコンタクト５６の位置を決定することができるため、テラスＴに対するコンタクト５６の位置を精度良く決定することができる。
【００６８】
また、マーク部材４１は、積層体２０の端縁２０ａの全長に対向する領域に配置されているため、積層体２０のＹ方向全長にわたって、テラスＴに対するコンタクト５６の位置を精度良く決定することができる。
本実施形態における上記以外の構成、製造方法、作用及び効果は、前述の第１の実施形態と同様である。
【００６９】
（第２の実施形態の変形例）
次に、第２の実施形態の変形例について説明する。
図１４は、本変形例に係る半導体記憶装置を示す平面図である。
図１５は、図１４に示すＥ−Ｅ’線による断面図である。
【００７０】
図１４及び図１５に示すように、本変形例に係る半導体記憶装置２ａは、前述の第２の実施形態に係る半導体記憶装置２（図１０〜図１２参照）と比較して、板状部材２９が設けられておらず、板状部材２４がマーク部材４１を分断する位置まで延びている点が異なっている。換言すれば、本変形例においては、第２の実施形態における板状部材２９と板状部材２４が一体化している。板状部材２４の下面には、突出部２４ａが形成されている。突出部２４ａはＹ方向において隣り合う一対のマーク部材４１間に配置されている。
【００７１】
次に、本変形例に係る半導体記憶装置の製造方法について説明する。
図１６は、本変形例に係る半導体記憶装置の製造方法を示す平面図である。
図１６に示すように、本変形例においては、スリットＳＴを形成する際に、スリットＳＴをマーク部材４１の直上域を越えてマーク部材４１を跨ぐ位置まで延出させる。そして、凹部６３における積層体２０から遠い側の段差６４と、スリットＳＴのＸ方向側の側面との距離Ｄ１（ｙｉ）を測定する。これにより、凹部６３を基準としたスリットＳＴの位置を計測することができる。
【００７２】
その後、スリットＳＴ内に板状部材２４を形成する。このとき、凹部６３内に突出部２４ａが形成される。このようにして、本変形例に係る半導体記憶装置２ａが製造される。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第２の実施形態と同様である。
【００７３】
以上説明した実施形態によれば、テラスの位置を検出可能な半導体記憶装置を実現することができる。
【００７４】
前述の各実施形態及びその変形例は、相互に組み合わせて実施することもできる。例えば、第２の実施形態において、第１の実施形態の第２の変形例のように、バックゲート電極１２内にマーク部材４１を設けてもよく、第３の変形例のように、シリコン基板１０と積層体２０との間に周辺回路１４を配置して埋込ソース線１９内にマーク部材４１を形成してもよい。また、第２の実施形態においては、積層体２０の端縁２０ａの一部に対向した領域のみに、マーク部材４１を設けてもよい。
【００７５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７６】
１、１ａ、１ｂ、１ｃ、２、２ａ：半導体記憶装置
１０：シリコン基板
１０ａ：上面
１１：絶縁膜
１２：バックゲート電極
１３：層間絶縁膜
１４：周辺回路
１５：ＳＴＩ
１６：ＭＯＳＦＥＴ
１７：コンタクト
１８：配線
１９：埋込ソース線
２０：積層体
２０ａ、２０ｂ：端縁
２０ｃ：中央部
２０ｄ：端部
２０ｅ：積層膜
２１：絶縁膜
２２：電極膜
２４：板状部材
２４ａ：突出部
２５：導電板
２６：絶縁板
２８：絶縁部材
２９：板状部材
２９ａ：突出部
３１：シリコンピラー
３２：電荷蓄積膜
３３：コネクタ部材
３４：半導体部材
４１：マーク部材
４１ａ：分断部
４１ｂ：バリアメタル層
５１：周辺回路領域
５２：センスアンプ領域
５５：層間絶縁膜
５６：コンタクト
５７：ビット線
５８：プラグ
５９：ソース線
６０：プラグ
６１：犠牲膜
６２：開口部
６３：凹部
６４：段差
Ｄ（ｙｉ）、Ｄ１（ｙｉ）、Ｄ２（ｙｉ）：距離
ＭＨ：メモリホール
ＳＴ：スリット
Ｔ：テラス
ｙｉ：位置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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