(57)【要約】【課題】新規な構成の半導体装置を提供すること。トランジスタ特性の違いを利用した、新規な構成の差動増幅回路を有する半導体装置を提供すること。【解決手段】第１トランジスタおよび第２トランジスタを有する差動増幅回路とする。第１トランジスタは、第１半導体層を有し、第２トランジスタは、第２半導体層を有する。第１半導体層は、酸化物半導体を有し、第２半導体層は、シリコンを有する。当該構成とすることで、温度変化に応じた差分電流を検出することができる。差動増幅回路における入力信号は、トランジスタのしきい値電圧を制御する信号をモニタするための信号とする。差動増幅回路は、温度変化に応じてトランジスタのしきい値電圧を制御するための信号を切り替える構成とすることができる。【選択図】図１
2019103054.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅回路を有し、
前記差動増幅回路は、第１トランジスタおよび前記第２トランジスタを有し、
前記第１トランジスタは、第１半導体層を有し、
前記第２トランジスタは、第２半導体層を有し、
前記第１半導体層は、酸化物半導体を有し、
前記第２半導体層は、シリコンを有することを特徴とする半導体装置。
【請求項２】
第１入力信号および第２入力信号が入力される差動増幅回路を有し、
前記差動増幅回路は、第１トランジスタおよび前記第２トランジスタを有し、
前記第１トランジスタは、第１半導体層と、絶縁層を介して前記第１の半導体層を挟むように配置された第１ゲート電極および第２ゲート電極と、を有し、
前記第２トランジスタは、第２半導体層と、前記第２半導体層の上方に配置された第３ゲート電極を有し、
前記第１入力信号は、前記第１ゲート電極に与えられ、
前記第２入力信号は、前記第２ゲート電極および前記第３ゲート電極に与えられ、
前記第１半導体層は、酸化物半導体を有し、
前記第２半導体層は、シリコンを有することを特徴とする半導体装置。
【請求項３】
請求項２において、
ラッチ回路と、平衡化回路と、定電流回路と、を有し、
前記ラッチ回路は、前記第１入力信号および前記第２入力信号に応じた出力信号を保持する機能を有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記平衡化回路および前記定電流回路は、クロック信号が与えられ、
前記平衡化回路は、前記クロック信号に応じて、前記ラッチ回路に保持された出力信号を初期化する機能を停止し、
前記定電流回路は、前記クロック信号に応じて、前記差動増幅回路に定電流を流す機能を停止することを特徴とする半導体装置。
【請求項５】
請求項２乃至４のいずれか一において、
前記第１入力信号は、電圧生成回路から出力される信号であり、
前記第２入力信号は、参照電圧であることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記電圧生成回路は、複数の電圧のうち、いずれか一を選択して出力するセレクタ回路を有し、
前記セレクタ回路は、ロジック回路から出力される選択信号によって制御され、
前記ロジック回路は、前記出力信号に応じて前記選択信号を切り替えて出力する機能を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一に記載の半導体装置と、
メモリ回路と、を有するメモリモジュール。
【請求項８】
請求項７に記載のメモリモジュールと、
操作スイッチと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、メモリモジュール及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】
トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られている。近年、その他の半導体材料として酸化物半導体が注目されている。なお以下の説明では、シリコン系半導体を半導体層に用いたトランジスタをＳｉトランジスタ、酸化物半導体を半導体層に用いたトランジスタをＯＳトランジスタと呼称する。
【０００５】
酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
【０００６】
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
【０００７】
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｓ．  Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，  “ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，  ２０１２，  ｖｏｌｕｍｅ  ４３，  ｉｓｓｕｅ  １，  ｐ．１８３−１８６
【非特許文献２】Ｓ．  Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，  “Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，  ２０１４，  ｖｏｌｕｍｅ  ５３，  Ｎｕｍｂｅｒ  ４Ｓ，  ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
【非特許文献３】Ｓ．  Ｉｔｏ  ｅｔ  ａｌ．，  “Ｔｈｅ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＡＭ−ＦＰＤ’１３  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，  ２０１３，  ｐ．１５１−１５４
【非特許文献４】Ｓ．  Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，  “ＥＣＳ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ”，  ２０１４，  ｖｏｌｕｍｅ  ３，  ｉｓｓｕｅ  ９，  ｐ．Ｑ３０１２−Ｑ３０２２
【非特許文献５】Ｓ．  Ｙａｍａｚａｋｉ，  “ＥＣＳ  Ｔｒａｎｓａｃｔｉｏｎｓ”，２０１４，  ｖｏｌｕｍｅ  ６４，  ｉｓｓｕｅ  １０，  ｐ．１５５−１６４
【非特許文献６】Ｋ．  Ｋａｔｏ  ｅｔ  ａｌ．，  “Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，  ２０１２，  ｖｏｌｕｍｅ  ５１，  ｐ．０２１２０１−１−０２１２０１−７
【非特許文献７】Ｓ．  Ｍａｔｓｕｄａ  ｅｔ  ａｌ．，  “２０１５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，  ２０１５，  ｐ．Ｔ２１６−Ｔ２１７
【非特許文献８】Ｓ．  Ａｍａｎｏ  ｅｔ  ａｌ．，  “ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，  ２０１０，  ｖｏｌｕｍｅ  ４１，  ｉｓｓｕｅ  １，  ｐ．６２６−６２９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタ特性は、半導体材料に関わらず、温度等の環境変化によって変動する。ドレイン電流あるいはしきい値電圧といった、トランジスタ特性の変動は回路しきい値動作の不具合の原因となる虞がある。
【００１０】
ＯＳトランジスタでは、温度変化に起因するトランジスタ特性の変動を抑制するため、バックゲート電位を制御することが有効である。しかしながら、温度変化に追従してバックゲート電位を制御するためには、サーミスタ等の温度センサが必要となり、細かい制御を行うことが難しかった。
【００１１】
本発明の一態様は、新規な半導体装置、新規なメモリモジュール及び新規な電子機器等を提供することを課題の一とする。
【００１２】
または、本発明の一態様では、環境変化に追従して、トランジスタ特性の変動を抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様では、環境変化に追従して、ドレイン電流の低下あるいはしきい値電圧の変動を抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様では、低消費電力化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。
【００１３】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１４】
本発明の一態様は、差動増幅回路を有し、差動増幅回路は、第１トランジスタおよび第２トランジスタを有し、第１トランジスタは、第１半導体層を有し、第２トランジスタは、第２半導体層を有し、第１半導体層は、酸化物半導体を有し、第２半導体層は、シリコンを有する半導体装置である。
【００１５】
本発明の一態様は、第１入力信号および第２入力信号が入力される差動増幅回路を有し、差動増幅回路は、第１トランジスタおよび第２トランジスタを有し、第１トランジスタは、第１半導体層と、絶縁層を介して第１の半導体層を挟むように配置された第１ゲート電極および第２ゲート電極と、を有し、第２トランジスタは、第２半導体層と、第２半導体層の上方に配置された第３ゲート電極を有し、第１入力信号は、第１ゲート電極に与えられ、第２入力信号は、第２ゲート電極および第３ゲート電極に与えられ、第１半導体層は、酸化物半導体を有し、第２半導体層は、シリコンを有する半導体装置である。
【００１６】
本発明の一態様において、ラッチ回路と、平衡化回路と、定電流回路と、を有し、ラッチ回路は、第１入力信号および第２入力信号に応じた出力信号を保持する機能を有する半導体装置が好ましい。
【００１７】
本発明の一態様において、平衡化回路および定電流回路は、クロック信号が与えられ、平衡化回路は、クロック信号に応じて、ラッチ回路に保持された出力信号を初期化する機能を停止し、定電流回路は、クロック信号に応じて、差動増幅回路に定電流を流す機能を停止する半導体装置が好ましい。
【００１８】
本発明の一態様において、第１入力信号は、電圧生成回路から出力される信号であり、第２入力信号は、参照電圧である半導体装置が好ましい。
【００１９】
本発明の一態様において、電圧生成回路は、複数の電圧のうち、いずれか一を選択して出力するセレクタ回路を有し、セレクタ回路は、ロジック回路から出力される選択信号によって制御され、ロジック回路は、出力信号に応じて選択信号を切り替えて出力する機能を有する半導体装置が好ましい。
【００２０】
本発明の一態様は、上記記載の半導体装置と、メモリ回路と、を有するメモリモジュールである。
【００２１】
本発明の一態様は、上記記載のメモリモジュールと、操作スイッチと、を有する電子機器である。
【００２２】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００２３】
本発明の一態様は、新規な半導体装置、新規なメモリモジュール、および新規な電子機器等を提供することができる。
【００２４】
または、本発明の一態様では、環境変化に追従して、トランジスタ特性の変動を抑制できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様では、環境変化に追従して、ドレイン電流の低下あるいは閾値電圧の変動を抑制できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様では、低消費電力化を図ることができる、新規な構成の半導体装置等を提供することができる。
【００２５】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するためのグラフ。
【図３】本発明の一態様を説明するためのグラフ。
【図４】本発明の一態様を説明するためのフローチャート。
【図５】本発明の一態様を説明するための回路図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するための回路図。
【図１０】本発明の一態様を説明するためのブロック図。
【図１１】本発明の一態様を説明するためのブロック図。
【図１２】本発明の一態様を説明するためのブロック図。
【図１３】本発明の一態様に係るメモリ装置の構成例を示すブロック図。
【図１４】本発明の一態様に係るメモリ装置の構成例を示す回路図。
【図１５】本発明の一態様に係る半導体装置の断面構造図。
【図１６】本発明の一態様に係るメモリ装置の模式図。
【図１７】本発明の一態様に係る電子機器を示す図。
【発明を実施するための形態】
【００２７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
なお本明細書において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
【００２９】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３０】
また本明細書において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【００３１】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
【００３２】
図１（Ａ）には本発明の一態様に係る半導体装置１００を図示する。半導体装置１００は、コンパレータ（比較器）の機能を有する回路である。半導体装置１００は、入力信号Ｖｉｎ、Ｖｒｅｆが入力される。半導体装置１００は、入力信号Ｖｉｎ、Ｖｒｅｆに応じた出力信号Ｖｏｕｔを出力する。
【００３３】
図１（Ｂ）には、半導体装置１００の具体的な回路構成を図示する。図１（Ｂ）に図示する半導体装置１００は、差動増幅回路１１、ラッチ回路１４、定電流回路１５およびバッファ回路１６を有する。
【００３４】
差動増幅回路１１は、トランジスタ１２およびトランジスタ１３を有する。トランジスタ１２は、酸化物半導体を半導体層に用いたＯＳトランジスタであることが好ましい。トランジスタ１３は、シリコン系半導体を半導体層に用いたＳｉトランジスタであることが好ましい。
【００３５】
トランジスタ１２は、ゲート電極とバックゲート電極の２つのゲート電極を有する。トランジスタ１２が有する２つのゲート電極は、絶縁層を介して半導体層を挟むように配置される。バックゲート電極に入力信号Ｖｉｎが印加されることで、トランジスタのしきい値電圧をシフトさせることができる。つまり、トランジスタ１２を流れる電流量を調整することができる。トランジスタ１３は、ゲート電極を１つ有する。トランジスタ１３が有するゲート電極は、絶縁層を介して半導体層の上方に配置される。トランジスタ１２とトランジスタ１３は、別の層に設けられる半導体層、絶縁層、およびゲート電極で構成することで積層して設けることができるため、回路面積の縮小を図ることができる。
【００３６】
トランジスタ１２のバックゲート電極には、入力信号Ｖｉｎが入力される。トランジスタ１２のゲート電極およびトランジスタ１３のゲート電極には、入力信号Ｖｒｅｆが入力される。差動増幅回路１１は、入力信号Ｖｉｎ、Ｖｒｅｆに応じて、ドレイン電流Ｉｉｎ、Ｉｒｅｆが流れる。
【００３７】
ラッチ回路１４は、トランジスタ１２に流れる電流Ｉｒｅｆ、トランジスタ１３に流れる電流Ｉｉｎの差に応じたデータを保持する機能を有する。
【００３８】
定電流回路１５は、差動増幅回路１１に電流を流すための回路である。つまり定電流回路１５は、配線ＶＬ１と配線ＶＬ２との間に電流を流すための回路である。配線ＶＬ１は、電源電圧ＶＤＤが与えられる。配線ＶＬ２は、電源電圧ＶＳＳ（＜ＶＤＤ）が与えられる。
【００３９】
バッファ回路１６は、ラッチ回路１４で決定したデータを出力信号Ｖｏｕｔとして、ロジック回路に出力される。ロジック回路は、電圧生成回路を制御するための信号を出力する。電圧生成回路は、複数の電圧レベルを切り替えて出力可能なバックゲート電圧を出力する。バックゲート電圧は、メモリ装置や表示装置といった外部装置に出力される。
【００４０】
本発明の一態様の半導体装置１００は、トランジスタ１２とトランジスタ１３とのトランジスタ特性の違いを利用した、新規な構成の差動増幅回路を有する半導体装置である。具体的には、環境温度の変化に応じたトランジスタ特性の違いを利用する半導体装置である。
【００４１】
図２（Ａ）は、ＯＳトランジスタのＶＤ（ドレイン電圧）−ＩＤ（ドレイン電流）特性の温度依存性を示すグラフである。図２（Ａ）では、図示するように、−４０℃、２７℃（室温）、８５℃におけるＯＳトランジスタのＶＤ−ＩＤ特性を図示しており、高温になるほどドレイン電流が増加することがわかる。
【００４２】
同様に図２（Ｂ）は、ＯＳトランジスタのＶｇ（ゲート電圧）−ＩＤ（ドレイン電流）特性の温度依存性を示すグラフである。図２（Ｂ）では、図示するように、−４０℃、２７℃（室温）、８５℃におけるＯＳトランジスタのＶｇ−ＩＤ特性を図示しており、高温になるほどドレイン電流が増加することがわかる。
【００４３】
また図３（Ａ）は、ＳｉトランジスタのＶＤ（ドレイン電圧）−ＩＤ（ドレイン電流）特性の温度依存性を示すグラフである。図３（Ａ）では、図示するように、−４０℃、２７℃（室温）、８５℃におけるＳｉトランジスタのＶＤ−ＩＤ特性を図示しており、ＯＳトランジスタでの挙動とは逆に、高温になるほどドレイン電流が減少することがわかる。
【００４４】
同様に図３（Ｂ）は、ＳｉトランジスタのＶｇ（ゲート電圧）−ＩＤ（ドレイン電流）特性の温度依存性を示すグラフである。図３（Ｂ）では、図示するように、−４０℃、２７℃（室温）、８５℃におけるＳｉトランジスタのＶｇ−ＩＤ特性を図示しており、ＯＳトランジスタでの挙動とは逆に、高温になるほどドレイン電流が減少することがわかる。
【００４５】
上記図２（Ａ）、（Ｂ）および図３（Ａ）、（Ｂ）に図示するトランジスタの特性から、Ｓｉトランジスタは、環境温度の上昇とともにドレイン電流、すなわちトランジスタを流れる電流量が低下する（しきい値電圧がプラスシフト）。一方でＯＳトランジスタは、環境温度の上昇とともにドレイン電流、すなわちトランジスタを流れる電流量が上昇する（しきい値電圧がマイナスシフト）。
【００４６】
上記環境温度の変化に伴うトランジスタ特性の変動の違いから、半導体装置１００における差動増幅回路が有するトランジスタの一方をＯＳトランジスタにし、他方をＳｉトランジスタとすることで、流れる電流量の違いから環境温度が上昇したか下降したかが分かる。
【００４７】
環境温度の下降時における半導体装置１００の動作、および環境温度の上昇時における半導体装置１００の動作について、図４のフローチャートを用いて説明する。図４では、初期状態の環境温度を室温（２７℃、Ｔｒと略記する）とし、環境温度の変化によって室温から変化があった際の半導体装置１００の動作について説明する。
【００４８】
図４において、初期化が行われる（ステップＳ０１）。初期化によって、バックゲート電圧ＶＢＧが電圧Ｖｉ（ｉは任意の自然数）に設定される（ステップＳ０２）。電圧Ｖｉは、環境温度が２７℃におけるトランジスタ１２とトランジスタ１３のトランジスタ特性（例えば、ＶＤ−ＩＤ特性）を揃えるための電圧である。つまり入力信号Ｖｉｎが電圧Ｖｉのとき、トランジスタ１２とトランジスタ１３の双方に流れる電流量が釣り合う。この場合、理想的にはラッチ回路１４で保持する論理レベルが確定しないが、製造ばらつき等から論理レベルは必ずＨレベルかＬレベルどちらかに決定する。
【００４９】
次いで、出力信号Ｖｏｕｔの変動の挙動から環境温度の変化を検出する。具体的には、出力信号ＶＯＵＴがＬレベルかＨレベルかによって、現在の環境温度が前の状態（例えば室温）を下回るのか上回るのか判断をする。（ステップＳ０３）。
【００５０】
バッファ回路１６から出力される出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿ＢがそれぞれＬレベルとＨレベルである場合、環境温度（Ｔｅ）が室温（Ｔｒ）を下回る変化（Ｔｒ＞Ｔｅ）があったと判断する。環境温度の変化によって室温を下回ると、ＯＳトランジスタであるトランジスタ１２を流れる電流量が、Ｓｉトランジスタであるトランジスタ１３を流れる電流量を下回る（Ｉｉｎ＜Ｉｒｅｆ）。そのため、バッファ回路１６から出力される出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂは、それぞれＬレベルとＨレベルとなる。
【００５１】
同様にして、バッファ回路１６から出力される出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿ＢがそれぞれＨレベルとＬレベルである場合、環境温度（Ｔｅ）が室温（Ｔｒ）を上回る変化（Ｔｒ＜Ｔｅ）があったと判断する。環境温度の変化によって室温を上回ると、ＯＳトランジスタであるトランジスタ１２を流れる電流量が、Ｓｉトランジスタであるトランジスタ１３を流れる電流量を上回る（Ｉｉｎ＞Ｉｒｅｆ）。そのため、バッファ回路１６から出力される出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂは、それぞれＨレベルとＬレベルとなる。
【００５２】
出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿ＢがそれぞれＬレベルとＨレベルで室温を下回る変化があったと判断された場合、ＯＳトランジスタであるトランジスタ１２を流れる電流量を増加させる方向にバックゲート電圧を調整する（ステップＳ０４）。
【００５３】
バックゲート電圧の調整は、出力信号Ｖｏｕｔが入力される論理回路がバックゲート電圧を生成している電圧生成回路の出力を切り替えることで行われる。具体的には、論理回路が出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂを検出し、バックゲート電圧ＶＢＧを電圧Ｖｉ＋１（Ｖｉ＜Ｖｉ＋１）となるよう電圧生成回路を動作させる。
【００５４】
バックゲート電圧ＶＢＧを電圧Ｖｉ＋１に切り替えることで、ＯＳトランジスタであるトランジスタ１２を流れる電流量（Ｉｉｎ）が増加する。この電流量の増加によって、Ｓｉトランジスタであるトランジスタ１３を流れる電流量を上回るかどうかを出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂをみて判定する（ステップ０３）。
【００５５】
電流量の大小関係に変化がなければ（Ｉｉｎ＜Ｉｒｅｆのまま）、バックゲート電圧ＶＢＧをさらに切り替える（例えば電圧Ｖｉ＋２（Ｖｉ＋１＜Ｖｉ＋２）とする）。電流量の大小関係に変化がある（Ｉｉｎ＜ＩｒｅｆからＩｉｎ＞Ｉｒｅｆへ）場合、ラッチ回路１４で保持するデータが変化し、バッファ回路１６から出力される出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂは、それぞれＨレベルとＬレベルに変化する。
【００５６】
また、出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿ＢがそれぞれＨレベルとＬレベルで室温を上回る変化があったと判断された場合、ＯＳトランジスタであるトランジスタ１２を流れる電流量を減少させる方向にバックゲート電圧を調整する（ステップＳ０５）。
【００５７】
バックゲート電圧の調整は、出力信号Ｖｏｕｔが入力される論理回路がバックゲート電圧を生成している電圧生成回路の出力を切り替えることで行われる。具体的には、論理回路が出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂを検出し、バックゲート電圧ＶＢＧを電圧Ｖｉ−１（Ｖｉ＞Ｖｉ−１）となるよう電圧生成回路が動作させる。
【００５８】
バックゲート電圧ＶＢＧを電圧Ｖｉ−１に切り替えることで、ＯＳトランジスタであるトランジスタ１２を流れる電流量（Ｉｉｎ）が減少する。この電流量の減少によって、Ｓｉトランジスタであるトランジスタ１３を流れる電流量を下回るかどうかを出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂをみて判定する（ステップ０３）。
【００５９】
電流量の大小関係に変化がなければ（Ｉｉｎ＞Ｉｒｅｆのまま）、バックゲート電圧ＶＢＧをさらに切り替える（例えば電圧Ｖｉ−２（Ｖｉ−１＞Ｖｉ−２）とする）。電流量の大小関係に変化がある場合（Ｉｉｎ＞ＩｒｅｆからＩｉｎ＜Ｉｒｅｆへ）、ラッチ回路１４で保持するデータが変化し、バッファ回路１６から出力される出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂは、それぞれＬレベルとＨレベルに変化する
【００６０】
当該構成とすることで、常に環境変化に追従して、ＯＳトランジスタの特性の変動を抑制できるバックゲート電圧を生成することができる。具体的には、ドレイン電流の増減あるいはしきい値電圧の変動を抑制することができる。
【００６１】
次いで図５では、図１（Ｂ）で説明した半導体装置１００におけるより具体的な回路構成について図示する。図５では、特にラッチ回路１４、定電流回路１５およびバッファ回路１６の具体的な回路構成例を図示している。ラッチ回路１４は、インバータ回路２１およびインバータ回路２２を有する。定電流回路１５はトランジスタ２７を有する。バッファ回路１６は、インバータ回路２３およびインバータ回路２４を有する。
【００６２】
また、図５では、ラッチ回路１４を駆動するための平衡化回路として機能するトランジスタ２５およびトランジスタ２６を図示している。また、図５では、トランジスタ２５およびトランジスタ２６、ならびにトランジスタ２７の導通状態を制御するためのクロック信号ＣＬＫ、およびクロック信号ＣＬＫが入力されるバッファ回路２８を図示している。
【００６３】
図５に図示する回路構成を用いて、上記図４（Ａ）、（Ｂ）で説明した環境温度の変化によって、室温を上回る変化が起こる場合のバッファ回路１６から出力される出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿Ｂの変化について説明する。
【００６４】
図６（Ａ）では、環境温度（Ｔｅ）が室温（Ｔｒ）を上回る際の半導体装置１００の状態を説明するための回路図を図示している。上述したように環境温度の変化によって、ＯＳトランジスタであるトランジスタ１２を流れる電流量（Ｉｉｎ）が、Ｓｉトランジスタであるトランジスタ１３を流れる電流量（Ｉｒｅｆ）を上回る。そのため、ラッチ回路１４では、データを保持するノードＮ１およびノードＮ２で上記電流量の差に応じたデータが保持される。その結果、バッファ回路１６から出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿ＢがそれぞれＨレベルとＬレベルとして出力される。
【００６５】
また図６（Ｂ）では、環境温度（Ｔｅ）が室温（Ｔｒ）を下回る際の半導体装置１００の状態を説明するための回路図を図示している。上述したように環境温度の変化によって、ＯＳトランジスタであるトランジスタ１２を流れる電流量（Ｉｉｎ）が、Ｓｉトランジスタであるトランジスタ１３を流れる電流量（Ｉｒｅｆ）を下回る。そのため、ラッチ回路１４では、データを保持するノードＮ１およびノードＮ２で上記電流量の差に応じたデータが保持される。その結果、バッファ回路１６から出力信号Ｖｏｕｔとその反転信号Ｖｏｕｔ＿ＢがそれぞれＬレベルとＨレベルとして出力される。
【００６６】
なお図５の構成では、クロック信号ＣＬＫが、トランジスタ２５およびトランジスタ２６、ならびにトランジスタ２７のゲートに入力される。クロック信号ＣＬＫがＬレベルのとき、図７（Ａ）に図示するようにトランジスタ２７がオフになる。そのため、トランジスタ１２およびトランジスタ１３に流れる電流を定期的に遮断することができる。そのため低消費電力化を図ることができる。一方で図７（Ａ）に図示するようにトランジスタ２５およびトランジスタ２６がオンになる。そのため、ラッチ回路が有するノードＮ１およびノードＮ２が等電位となるため、トランジスタ１２およびトランジスタ１３に流れる電流量に差が生じた際の変化を検出することが可能になる。
【００６７】
また、クロック信号ＣＬＫがＨレベルのとき、図７（Ｂ）に図示するようにトランジスタ２７がオンになる。そのため、トランジスタ１２およびトランジスタ１３に入力信号Ｖｉｎおよび入力信号Ｖｒｅｆに応じた電流を定期的に流すことができる。一方で図７（Ｂ）に図示するようにトランジスタ２５およびトランジスタがオフになる。そのため、ラッチ回路が有するノードＮ１およびノードＮ２の状態はトランジスタ１２およびトランジスタ１３に流れる電流量の差に応じて決まるため、環境温度の変化を定期的に検出することができる。
【００６８】
なお図１（Ｂ）および図５で説明した回路図では、トランジスタ１２およびトランジスタ１３に与える入力信号として電圧を与える構成として説明したが、他の構成としてもよい。例えば、入力信号である電圧は、電流として与える構成としてもよい。具体的には、図８に図示する構成としてもよい。
【００６９】
図８に図示する回路構成は、図５に、定電流回路２９およびトランジスタ３０を追加した構成である。トランジスタ３０とトランジスタ１３は、カレントミラー回路を構成する。そのため、定電流回路２９を電流ＩＢが流れることで、双方のトランジスタに同じ電流ＩＢが流れる。電流ＩＢを流すための電圧Ｖｒｅｆがトランジスタ１３およびトランジスタ３０のゲートに加わる構成となるため、図８に図示する回路構成は、図１（Ｂ）および図５と同等の動作を行う構成とすることができる。
【００７０】
また図９では、図５に図示するバッファ回路２８、インバータ回路２１、インバータ回路２２、インバータ回路２１、およびインバータ回路２２を、ｎチャネル型トランジスタおよびｐチャネル型トランジスタで表した回路構成を図示する。
【００７１】
バッファ回路２８は、トランジスタ３１乃至トランジスタ３４を有する。インバータ回路２１は、トランジスタ３５およびトランジスタ３６を有する。インバータ回路２２は、トランジスタ３７およびトランジスタ３８を有する。インバータ回路２３は、トランジスタ３９およびトランジスタ４０を有する。インバータ回路２４は、トランジスタ４１およびトランジスタ４２を有する。
【００７２】
図９に図示する回路構成は、ＣＭＯＳ回路を構成するＳｉトランジスタと、バックゲートを有するＯＳトランジスタと、によって実現することができる。なおｎチャネル型トランジスタはＯＳトランジスタで構成することもできる。
【００７３】
次いで、半導体装置１００が出力する信号をもとに、バックゲート電圧を切り替えて出力する回路構成について説明する。
【００７４】
図１０（Ａ）に示すブロック図では、図１（Ｂ）等で図示する半導体装置１００の他、論理回路５１、電圧生成回路５２、および外部装置５３を図示している。半導体装置１００は、上述したように入力信号Ｖｉｎ、Ｖｒｅｆが入力される。
【００７５】
論理回路５１は、半導体装置１００が出力する出力信号Ｖｏｕｔ、ＶｏｕｔＢをもとに外部装置５３に出力するバックゲート電圧を選択するための選択信号ＶＳＥＬを出力する回路である。
【００７６】
電圧生成回路５２は、複数の電圧を生成し、選択信号ＶＳＥＬで選択した電圧をバックゲート電圧ＶＢＧとして出力する回路である。バックゲート電圧ＶＢＧは、入力信号Ｖｉｎとすることができる。
【００７７】
外部装置５３は、環境温度に応じて適切なバックゲート電圧を印加して動作させる装置である。例えば、ＯＳトランジスタおよび容量素子で画素回路が構成される表示装置、あるいはＯＳトランジスタおよび容量素子でメモリセルが構成されるメモリ装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）が外部装置の一例に相当する。ＯＳトランジスタは、オン電流が大きいことと、オフ電流が極めて小さいことが回路動作において重要なため、環境変化に応じたバックゲート電圧の制御が重要となる。
【００７８】
電圧生成回路５２は、例えば図１０（Ｂ）に図示するように、チャージポンプ回路５４、抵抗ストリング回路５５、およびセレクタ回路５６を有する。チャージポンプ回路５４が生成する電圧Ｖｃｐをもとに抵抗ストリング回路５５で複数の電圧Ｖ１−Ｖｎ（ｎは２以上の自然数）を生成する。選択信号ＶＳＥＬは、セレクタ回路に入力され、電圧Ｖ１−Ｖｎのいずれか一の電圧を電圧ＶＢＧとして外部装置に出力する構成とすることができる。
【００７９】
また図１０（Ａ）とは別の構成例について、図１１（Ａ）乃至（Ｃ）を用いて説明する。
【００８０】
図１１（Ａ）においては、電圧生成回路５２として機能するチャージポンプ回路５７を示している。チャージポンプ回路５７は、段数を切り替えてバックゲート電圧ＶＢＧとなる電圧を出力する機能を有する。選択信号ＶＳＥＬは、チャージポンプ回路５７における段数調整信号として機能させることで、バックゲート電圧ＶＢＧとする電圧を選択して外部装置５３に出力する構成とすることができる。
【００８１】
図１１（Ｂ）においては、電圧生成回路５２として機能する複数のチャージポンプ回路５８＿１乃至５８＿ｎおよびセレクタ回路５６を有する。複数のチャージポンプ回路５８＿１乃至５８＿ｎは、それぞれ異なる電圧を生成し、セレクタ回路５６に出力する機能を有する。選択信号ＶＳＥＬは、複数のチャージポンプ回路５８＿１乃至５８＿ｎのいずれか一が生成する電圧をセレクタ回路５６で選択する機能を有することで、バックゲート電圧ＶＢＧとする電圧を選択して外部装置５３に出力する構成とすることができる。
【００８２】
図１１（Ｃ）においては、電圧生成回路５２として機能する複数のチャージポンプ回路５８＿１乃至５８＿ｎおよびセレクタ回路５６を有する点で図１１（Ｂ）と同じである。図１１（Ｃ）が図１１（Ｂ）と異なる点として、バックゲート電圧ＶＢＧと入力信号Ｖｉｎとを異ならせる点がある。図１１（Ｃ）の構成では、セレクタ回路５６で選択したバックゲート電圧ＶＢＧとは別の配線に与える電圧を比較用の入力信号として用いる構成としている。当該構成とすることで、比較中逐次バックゲート電圧を変化させことなく、適切なバックゲート電圧ＶＢＧを決定した後で外部装置５３に出力する構成とすることができる。
【００８３】
以上説明した本発明の一態様の半導体装置では、環境変化に追従して、トランジスタ特性の変動を抑制できる。または、本発明の一態様では、環境変化に追従して、ドレイン電流の低下あるいはしきい値電圧の変動を抑制できる。または、本発明の一態様では、低消費電力化を図ることができる。
【００８４】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００８５】
（実施の形態２）
本実施の形態では、図１２および図１３を用いて、上記実施の形態１で説明した外部装置、すなわちＯＳメモリ装置あるいは表示装置について説明する。
【００８６】
＜ＯＳメモリ装置の構成例＞
図１２（Ａ）にＯＳメモリ装置の構成の一例を示す。メモリ装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、コントロールロジック回路１４６０を有する。
【００８７】
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとしてメモリ装置１４００等の外部装置に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
【００８８】
メモリ装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）およびバックゲート電圧（ＶＢＧ）が供給される。また、メモリ装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
【００８９】
コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
【００９０】
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
【００９１】
なお、図１２（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１２（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
【００９２】
図１３に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
【００９３】
図１３（Ａ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１３（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（フロントゲートと呼ぶ場合がある。）、及びバックゲートを有する。
【００９４】
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
【００９５】
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートにバックゲート電圧ＶＢＧを印加するための配線として機能する。配線ＢＧＬに環境温度に応じて切り替え可能なバックゲート電圧ＶＢＧを印加することによって、トランジスタＭ１のしきい値電圧を適切に調整することができる。
【００９６】
トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１に対して多値データ、又はアナログデータを保持することができる。
【００９７】
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
【００９８】
図１３（Ｂ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１３（Ｂ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有するメモリ装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ）と呼ぶ場合がある。
【００９９】
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
【０１００】
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートにバックゲート電圧ＶＢＧを印加するための配線として機能する。配線ＢＧＬに環境温度に応じて切り替え可能なバックゲート電圧ＶＢＧを印加することによって、トランジスタＭ２のしきい値電圧を適切に調整することができる。
【０１０１】
トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。
【０１０２】
なお、トランジスタＭ３は、Ｓｉトランジスタであってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、メモリ装置の高集積化を図ることができる。
【０１０３】
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
【０１０４】
また、図１３（Ｃ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１３（Ｃ）に示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷＬ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、ＷＢＬに電気的に接続してもよい。
【０１０５】
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬは、トランジスタＭ４のバックゲートにバックゲート電圧ＶＢＧを印加するための配線として機能する。配線ＢＧＬに環境温度に応じて切り替え可能なバックゲート電圧ＶＢＧを印加することによって、トランジスタＭ４のしきい値電圧を適切に調整することができる。
【０１０６】
なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジスタでもよい。
【０１０７】
トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
【０１０８】
また図１３（Ｄ）および図１３（Ｅ）に図示するように、バックゲート電圧を印加する回路を有する回路構成を有していれば、本発明の一態様の半導体装置１００を適用することができる。具体的には、図１３（Ｄ）に図示する画素回路１４７２、図１３（Ｅ）に図示する画素回路１４７３が有するトランジスタＭ５、Ｍ６に適用することができる。
【０１０９】
なお、本実施の形態に示す、周辺回路１４１１、およびメモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
【０１１０】
本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
【０１１１】
（実施の形態３）
本実施の形態では、半導体装置１００の断面構成例について図面を用いて説明する。なお本実施の形態で説明する断面構成例は、上記実施の形態で説明したＯＳメモリ装置であるメモリ装置１４００にも適用可能である。
【０１１２】
＜半導体装置１００の断面構成例＞
図１４に、半導体装置１００の一部の断面を示す。図１４に示す半導体装置１００は、基板２３１上に、層３００および層３０１を積層している。図１４では、基板２３１として単結晶半導体基板（例えば、単結晶シリコン基板）を用いる場合を示している。層３００に含まれるトランジスタは、ソース、ドレイン、およびチャネルが、基板２３１の一部に形成される。また、層３０１には薄膜トランジスタ（例えば、ＯＳトランジスタ）が含まれる。
【０１１３】
〔層３００〕
図１４において、層３００は、基板２３１上にトランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃを有する。図１４では、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネル長方向の断面を示している。
【０１１４】
前述した通り、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネルは、基板２３１の一部に形成される。集積回路に高速動作が求められる場合は、基板２３１として単結晶半導体基板を用いることが好ましい。
【０１１５】
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、素子分離層２３２によって他のトランジスタと電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
【０１１６】
また、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃ上に絶縁層２３４、絶縁層２３５、絶縁層２３７が設けられ、絶縁層２３７中に電極２３８が埋設されている。電極２３８はコンタクトプラグ２３６を介してトランジスタ２３３ａのソースまたはドレインの一方と電気的に接続されている。
【０１１７】
また、電極２３８および絶縁層２３７の上に、絶縁層２３９、絶縁層２４０、および絶縁層２４１が設けられ、絶縁層２３９、絶縁層２４０、および絶縁層２４１の中に電極２４２が埋設されている。電極２４２は、電極２３８と電気的に接続される。
【０１１８】
また、電極２４２および絶縁層２４１の上に、絶縁層２４３、および絶縁層２４４が設けられ、絶縁層２４３、および絶縁層２４４の中に電極２４５が埋設されている。電極２４５は、電極２４２と電気的に接続される。
【０１１９】
また、電極２４５および絶縁層２４４の上に、絶縁層２４６および絶縁層２４７が設けられ、絶縁層２４６および絶縁層２４７の中に電極２４９が埋設されている。電極２４９は、電極２４５と電気的に接続される。
【０１２０】
また、電極２４９および絶縁層２４７の上に、絶縁層２４８および絶縁層２５０が設けられ、絶縁層２４８および絶縁層２５０の中に電極２５１が埋設されている。電極２５１は、電極２４９と電気的に接続される。
【０１２１】
〔層３０１〕
層３０１は、層３００上に設けられる。図１４において、層３０１は、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。図１４では、トランジスタ３６８ａおよびトランジスタ３６８ｂは、チャネル長方向の断面を示している。なお、トランジスタ３６８ａ、およびトランジスタ３６８ｂは、バックゲートを有するトランジスタである。
【０１２２】
トランジスタ３６８ａ、およびトランジスタ３６８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いる。すなわち、トランジスタ３６８ａ、およびトランジスタ３６８ｂにＯＳトランジスタを用いる。
【０１２３】
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、絶縁層３６１および絶縁層３６２上に設けられている。また、絶縁層３６２上に絶縁層３６３および絶縁層３６４が設けられている。トランジスタ３６８ａ、およびトランジスタ３６８ｂのバックゲートは、絶縁層３６３および絶縁層３６４中に埋設されている。絶縁層３６４上に、絶縁層３６５および絶縁層３６６が設けられている。また、電極３６７が、絶縁層３６１乃至絶縁層３６６中に埋設されている。電極３６７は、電極２５１と電気的に接続されている。
【０１２４】
また、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂ上に、絶縁層３７１、絶縁層３７２、および絶縁層３７３が形成され、絶縁層３７３上に電極３７５が形成されている。電極３７５はコンタクトプラグ３７４を介して電極３６７と電気的に接続される。
【０１２５】
また、電極３７５上に、絶縁層３７６、絶縁層３７７、絶縁層３７８、および絶縁層３７９が設けられている。また、電極３８０が、絶縁層３７６乃至絶縁層３７９中に埋設されている。電極３８０は、電極３７５と電気的に接続されている。
【０１２６】
また、電極３８０および絶縁層３７９の上に、絶縁層３８１および絶縁層３８２が設けられている。絶縁層３８２の上に絶縁層３８３が設けられている。
【０１２７】
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
【０１２８】
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
【０１２９】
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【０１３０】
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【０１３１】
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０１３２】
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
【０１３３】
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１３４】
また、絶縁層の少なくとも半導体層と接する領域と、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
【０１３５】
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
【０１３６】
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
【０１３７】
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層および絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
【０１３８】
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
【０１３９】
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
【０１４０】
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
【０１４１】
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
【０１４２】
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
【０１４３】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１４４】
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
【０１４５】
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１４６】
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【０１４７】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１４８】
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
【０１４９】
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
【０１５０】
特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
【０１５１】
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、半導体装置の信頼性をさらに高めることができる。
【０１５２】
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０１５３】
また、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
【０１５４】
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
【０１５５】
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【０１５６】
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
【０１５７】
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
【０１５８】
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
【０１５９】
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
【０１６０】
〔金属酸化物〕
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１６１】
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１６２】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０１６３】
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０１６４】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０１６５】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１６６】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１６７】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０１６８】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【０１６９】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０１７０】
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１７１】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１７２】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【０１７３】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
【０１７４】
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０１７５】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１７６】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１７７】
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０１７８】
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
【０１７９】
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１８０】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１８１】
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１８２】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
【０１８３】
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１８４】
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
【０１８５】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８６】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１８７】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８８】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１８９】
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０１９０】
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
【０１９１】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１９２】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０１９３】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０１９４】
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
【０１９５】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【０１９６】
（実施の形態４）
本実施の形態では、図１５を用いて、本発明の一態様の半導体装置および上記実施の形態で説明したメモリ装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
【０１９７】
図１５（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２１２、本発明の一態様である環境温度に応じて出力する電圧の切り替えが可能な半導体装置１００、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
【０１９８】
チップ１２００には、バンプ（図示しない）が設けられ、図１５（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
【０１９９】
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等のメモリ装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
【０２００】
ＣＰＵ１２１１およびＧＰＵ１２１２が高温になる場合、上述した各装置が同一チップに設けられていると、メモリ装置が高温にさらされることになる。本発明の一態様の半導体装置１００は、環境温度の変化に応じてメモリ回路へのバックゲート電圧を切り替えて出力することができるため、メモリ回路におけるトランジスタ特性の変動を抑制することができる。そのため、ＣＰＵ１２１１およびＧＰＵ１２１２といった演算装置と、メモリ回路と、を１チップ化しても安定した動作を行うことができる。
【０２０１】
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
【０２０２】
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
【０２０３】
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
【０２０４】
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
【０２０５】
ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２といったメモリ回路および上記半導体装置１００を有するチップ１２００が設けられたマザーボード１２０３は、メモリモジュール１２０４と呼ぶことができる。
【０２０６】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２０７】
（実施の形態５）
本実施の形態では、先の実施の形態に示す半導体装置を備えたメモリモジュールの応用例について説明する。先の実施の形態に示すメモリモジュールは、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）のメモリ装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示すメモリモジュールは、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブルメモリ装置に適用される。図１６にリムーバブルメモリ装置の幾つかの構成例を模式的に示す。
【０２０８】
図１６（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示すメモリモジュールを組み込むことができる。
【０２０９】
図１６（Ｂ）はＳＤカードの外観の模式図であり、図１６（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示すメモリモジュールを組み込むことができる。
【０２１０】
図１６（Ｄ）はＳＳＤの外観の模式図であり、図１６（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示すメモリモジュールを組み込むことができる。
【０２１１】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【０２１２】
（実施の形態６）
本発明の一態様に係る半導体装置を備えたメモリモジュールは、様々な電子機器に用いることができる。図１７に、本発明の一態様に係る半導体装置を備えたメモリモジュールを用いた電子機器の具体例を示す。
【０２１３】
図１７（Ａ）に、モニタ８３０を示す。モニタ８３０は、表示部８３１、筐体８３２、スピーカー８３３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。またモニタ８３０は、リモコン操作機８３４により、操作することができる。
【０２１４】
またモニタ８３０は、放送電波を受信して、テレビジョン装置として機能することができる。
【０２１５】
モニタ８３０が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（３００ＭＨｚ以上３ＧＨｚ以下）またはＶＨＦ帯（３０ＭＨｚ以上３００ＭＨｚ以下）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部８３１に表示させることができる。例えば、４Ｋ−２Ｋ、８Ｋ−４Ｋ、１６Ｋ−８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
【０２１６】
また、インターネットやＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、Ｗｉ−Ｆｉ（登録商標）などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部８３１に表示する画像を生成する構成としてもよい。このとき、モニタ８３０にチューナを有さなくてもよい。
【０２１７】
また、モニタ８３０は、コンピュータと接続し、コンピュータ用モニタとして用いることができる。また、コンピュータと接続したモニタ８３０は、複数の人が同時に閲覧可能となり、会議システムに用いることができる。また、ネットワークを介したコンピュータの情報の表示や、モニタ８３０自体のネットワークへの接続により、モニタ８３０をテレビ会議システムに用いることができる。
【０２１８】
また、モニタ８３０はデジタルサイネージとして用いることもできる。
【０２１９】
例えば、本発明の一態様の半導体装置を備えたメモリ回路を有することで、環境温度の変化に応じたトランジスタ特性の変動を抑制することができる。
【０２２０】
図１７（Ｂ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０２２１】
例えば、本発明の一態様の半導体装置を備えたメモリ回路を有することで、環境温度の変化に応じたトランジスタ特性の変動を抑制することができる。
【０２２２】
図１７（Ｃ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカー部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
【０２２３】
例えば、本発明の一態様の半導体装置を備えたメモリ回路を有することで、環境温度の変化に応じたトランジスタ特性の変動を抑制することができる。
【０２２４】
図１７（Ｄ）に示すラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
【０２２５】
例えば、本発明の一態様の半導体装置を備えたメモリ回路を有することで、環境温度の変化に応じたトランジスタ特性の変動を抑制することができる。
【０２２６】
図１７（Ｅ）は、自動車の一例を示す外観図、図１７（Ｆ）は、ナビゲーション装置８６０を示している。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。ナビゲーション装置８６０は、表示部８６１、操作ボタン８６２、及び外部入力端子８６３を具備する。自動車２９８０とナビゲーション装置８６０は、それぞれ独立していても良いが、ナビゲーション装置８６０が自動車２９８０に組み込まれ、連動して機能する構成とするのが好ましい。
【０２２７】
例えば、本発明の一態様の半導体装置を備えたメモリ回路を有することで、環境温度の変化に応じたトランジスタ特性の変動を抑制することができる。
【０２２８】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２２９】
１１    差動増幅回路
１２    トランジスタ
１３    トランジスタ
１４    ラッチ回路
１５    定電流回路
１６    バッファ回路
１００    半導体装置
【図１】
2019103054.tif 000003
【図２】
2019103054.tif 000004
【図３】
2019103054.tif 000005
【図４】
2019103054.tif 000006
【図５】
2019103054.tif 000007
【図６】
2019103054.tif 000008
【図７】
2019103054.tif 000009
【図８】
2019103054.tif 000010
【図９】
2019103054.tif 000011
【図１０】
2019103054.tif 000012
【図１１】
2019103054.tif 000013
【図１２】
2019103054.tif 000014
【図１３】
2019103054.tif 000015
【図１４】
2019103054.tif 000016
【図１５】
2019103054.tif 000017
【図１６】
2019103054.tif 000018
【図１７】
2019103054.tif 000019