(57)【要約】      （修正有）【課題】効率が良く電力消費を抑え、耐圧の比較的低いNchMOSFETが使用できる広帯域の高電圧出力増幅器を提供する。【解決手段】正側出力段回路の高電圧増幅器は、NchMOSFETＱ１０１と第２のNchMOSFETＱ１０２を備え、負側出力段回路の高電圧増幅器は、NchMOSFETＱ２０１とNchMOSFETＱ２０２を備える。NchMOSFETＱ１０１のソースとNchMOSFETＱ１０２のドレインを接続し、NchMOSFETＱ２０１のソースとNchMOSFETＱ２０２のドレインを接続し、NchMOSFETＱ１０２のソース、NchMOSFETＱ２０２のソースをそれぞれ電流制御し、NchMOSFETＱ２０２のソースを負側フォトカプラーで電流制御し、NchMOSFETＱ１０１のゲートとNchMOSFETＱ２０１のゲートをコンデンサＣ１５１を通して接続した。【選択図】図２
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【特許請求の範囲】
【請求項１】
低電圧増幅器を具備する入力段回路と、高電圧増幅器を具備する出力段回路と、前記入力段回路と前記出力段回路との間に介在するフォトカプラーを備え、入力信号を前記低電圧増幅器で増幅し、該増幅した信号を前記フォトカプラーを通して前記高電圧増幅器に導入し増幅し、該増幅した信号を出力端より出力する高電圧出力増幅器において、
前記高電圧増幅器は少なくとも１つのNch MOS FETを具備し、
前記Nch MOS FETのドレインに高電圧源から高電圧を導入すると共に、ゲートに所定電圧値のバイアス電圧を印加し、ソースを前記フォトカプラーにより電流制御することを特徴とする高電圧出力増幅器。
【請求項２】
請求項１に記載の高電圧出力増幅器において、
前記出力段回路は、正側出力段回路と負側出力段回路を備え、前記フォトカプラーも正側フォトカプラーと負側フォトカプラーを備え、
前記正側出力段回路の高電圧増幅器は前記Nch MOS FETのドレインに前記高電圧源から正高電圧を導入すると共に、ゲートに所定電圧値の正バイアス電圧を印加し、ソースを前記正側フォトカプラーで電流制御し、
前記負側出力段回路の高電圧増幅器は前記Nch MOS FETのソースに前記高電圧源から負高電圧を導入すると共に、ゲートに所定電圧値の負バイアス電圧を印加し、ソースを前記負側フォトカプラーで電流制御することを特徴とする高電圧出力増幅器。
【請求項３】
請求項２に記載の高電圧出力増幅器において、
前記正側出力段回路の高電圧増幅器と前記負側出力段回路の高電圧増幅器はそれぞれ前記Nch MOS FETを第１のNch MOS FETとし、第２のNch MOS FETを設け、該第２のNch MOS FETのドレインを前記第１のNch MOS FETのソースに接続し、
正側の前記第２のNch MOS FETのゲートに正の所定電圧値のバイアス電圧を印加し、負側の前記第２のNch MOS FETのゲートに負の所定電圧値のバイアス電圧を印加し、
正側の前記第２のNch MOS FETのソースを前記正側フォトカプラーで電流制御し、負側の前記第２のNch MOS FETのソースを前記負側フォトカプラーで電流制御することを特徴とする高電圧出力増幅器。
【請求項４】
請求項３に記載の高電圧出力増幅器において、
前記正側出力段回路の第１のNch MOS FETのゲートと前記負側出力段回路の第１のNch MOS FETのゲートのインピーダンスを下げ、これらNch MOS FETを擬似的にゲート接地で動作させる手段を設けたことを特徴とする高電圧出力増幅器。
【請求項５】
請求項４に記載の高電圧出力増幅器において、
前記Nch MOS FETを擬似的にゲート接地で動作させる手段として、前記正側出力段回路の第１のNch MOS FETのゲートと前記負側出力段回路の第１のNch MOS FETのゲートの間に所定容量値のコンデンサと所定抵抗値の抵抗器の直列回路を接続したことを特徴とする高電圧出力増幅器。
【請求項６】
請求項１乃至５のいずれか１項に記載の高電圧出力増幅器において、
前記フォトカプラーは前記出力電流値の大きさに応じて複数個とし、該複数個のフォトカプラーの受光側の出力電流を合流させ、該合流させた出力電流で前記第２のNch MOS FETのソースを電流制御することを特徴とする高電圧出力増幅器。
【請求項７】
低電圧増幅器を具備する入力段回路と、高電圧増幅器を具備する出力段回路と、前記入力段回路と前記出力段回路との間に介在するフォトカプラーを備え、入力信号を前記低電圧増幅器で増幅し、該増幅した信号を前記フォトカプラーを通して前記高電圧増幅器に導入し増幅し、該増幅した信号を出力端より出力する高電圧出力増幅器において、
前記出力段回路は、正側出力段回路と負側出力段回路を備えると共に、前記フォトカプラーも正側フォトカプラーと負側フォトカプラーを備え、
それぞれの前記出力段回路の前記高電圧増幅器はＮ段のNch MOS FETを具備し、第１段のNch MOS FETのソースと第2段のNch MOS FETのドレインを接続するように、ある段のNch MOS FETのソースと次段のNch MOS FETのドレインを接続し、
前記正側出力段回路の高電圧増幅器のＮ段のNch MOS FETのソースは抵抗器を通して前記負側出力段回路の高電圧増幅器の第１段のNch MOS FETのドレインに接続し、
前記正側出力段回路の高電圧増幅器の第１段のNch MOS FETのドレインに正高圧電源から所定の正高電圧値の電圧を導入すると共に、各段Nch MOS FETのゲートに所定の正電圧値のゲート電圧を印加し、
前記負側出力段回路の高電圧増幅器の第Ｎ段のNch MOS FETのソースに負高圧電源から所定の負高圧値の電圧を導入すると共に、各段Nch MOS FETのゲートに所定の負電圧値のゲート電圧を印加し、
前記正側出力段回路の第N段のNch MOS FETのソースを前記正側フォトカプラーで、前記負側出力段回路の第N段のNch MOS FETのソースを前記負側フォトカプラーで電流制御することを特徴とする高電圧出力増幅器。
【請求項８】
請求項７に記載の高電圧出力増幅器において、
前記正側出力段回路の高電圧増幅器の第１段のNch MOS FETのゲートと前記負側出力段回路の高電圧増幅器の第N−１段のNch MOS FETのゲート、前記正側出力段回路の高電圧増幅器の第２段のNch MOS FETのゲートと前記負側出力段回路の高電圧増幅器の第N−２段のNch MOS FETのゲート、・・・・前記正側出力段回路の高電圧増幅器の第Ｎ−１段のNch MOS FETのゲートと前記負側出力段回路の高電圧増幅器の第１段のNch MOS FETのゲートというように、前記正側出力段回路の高電圧増幅器の各Nch MOS FETのゲートと前記負側出力段回路の高電圧増幅器の各Nch MOS FETのゲートを所定容量値のコンデンサで接続したことを特徴とする高電圧出力増幅器。
【請求項９】
請求項８に記載の高電圧出力増幅器において、
前記正側出力段回路の高電圧増幅器のNch MOS FETのゲートと前記負側出力段回路の高電圧増幅器のNch MOS FETのゲートを接続するコンデンサに直列に抵抗器を接続したことを特徴とする高電圧出力増幅器。
【請求項１０】
低電圧増幅器を具備する入力段回路と、高電圧増幅器を具備する出力段回路と、前記入力段回路と前記出力段回路との間に介在するフォトカプラーを備え、入力信号を前記低電圧増幅器で増幅し、該増幅した信号を前記フォトカプラーを通して前記高電圧増幅器に導入し増幅し、該増幅した信号を出力端より出力する高電圧出力増幅器において、
前記出力段回路は正側に配置した1又は複数の正側出力段回路と負側に配置した１又は複数の負側出力段回路とを備え、
前記正側出力段回路と前記負側出力段回路の高電圧増幅器は少なくとも第１のNch MOS FETと第２のNch MOS FETを具備し、該第１のNch MOS FETのソースは前記第２のNch MOS FETのドレインに接続されており、
前記正側出力段回路の高電圧増幅器の第２のNch MOS FETのソースは抵抗器を通して前記負側出力段回路の高電圧増幅器の第１のNch MOS FETのドレインに接続されており、
前記正側出力段回路の高電圧増幅器の第１のNch MOS FETのドレインに高圧電源から正の所定電圧値の電圧を導入すると共に、第１のNch MOS FETのゲートと第２のNch MOS FETのゲートにそれぞれに正の所定電圧値のバイアス電圧を印加し、
前記負側出力段回路の高電圧増幅器の第２のNch MOS FETのソースに高圧電源から負の所定電圧値の電圧を導入すると共に、第１のNch MOS FETのゲートと第２のNch MOS FETのゲートにそれぞれに負の所定電圧値のバイアス電圧を印加し、
前記正側出力段回路の高電圧増幅器の第２のNch MOS FETのソースを前記正側フォトカプラーで、前記負側出力段回路の第２のNch MOS FETのソースを前記負側フォトカプラーでそれぞれ電流制御することを特徴とする高電圧出力増幅器。
【請求項１１】
請求項１０に記載の高電圧出力増幅器において、
前記正側出力段回路の高電圧増幅器の第１のNch MOS FETのゲートと前記負側出力段回路の高電圧増幅器の第１のNch MOS FETのゲートとを少なくとも所定容量値のコンデンサを通して接続したことを特徴とする高電圧出力増幅器。
【請求項１２】
請求項１１に記載の高電圧出力増幅器において、前記正側出力段回路の第１のNch MOS FETのゲートと前記負側出力段回路の第１のNch MOS FETのゲートの間に接続された前記コンデンサに直列に所定抵抗値の抵抗器を接続したことを特徴とする高電圧出力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力段に負チャネル金属酸化膜半導体電界効果トランジスタ（以下「Nch MOS FET」と記す）を使用した高電圧出力増幅器に関し、正チャネル金属酸化膜半導体電界効果トランジスタは高耐圧品が製造されないため、出力段の高電圧回路をNch MOS FET で構成した高電圧出力増幅器に関するものである。
【背景技術】
【０００２】
図１は、従来のこの種のシャント型正電圧出力の高電圧出力増幅器の回路構成例を示す図である。この高電圧出力増幅器の出力段は、図１の上側にソースとドレインが接続された一対のNch MOS FETＱ１０１とNch MOS FETＱ１０２を備え、図１の下側にソースとドレインが接続された一対のNch MOS FETＱ２０１とNch MOS FETＱ２０２を備えている。上側のNch MOS FETＱ１０２のソースと下側のNch MOS FETＱ２０１のドレインの間には、抵抗器Ｒ１０３とシミュレーション用の抵抗器Ｒ１０５と抵抗器Ｒ２０５とが直列に接続されている。
【０００３】
また、上側のNch MOS FETＱ１０１のドレインはシミュレーション用の抵抗器Ｒ１０４を通して高圧正電源＋ＨＶｐｓに接続され、該Nch MOS FETＱ１０１のドレインとゲートの間には抵抗器Ｒ１０１が接続され、該Nch MOS FETＱ１０１のゲートとNch MOS FETＱ１０２のゲートの間には抵抗器Ｒ１０２が接続されている。Nch MOS FETＱ１０２のゲートと前記抵抗器Ｒ１０３の反Nch MOS FETＱ１０２の端部にはツェナーダイオードＤ１０２とコンデンサＣ１０１の並列回路が並列に接続されている。
【０００４】
また、下側のNch MOS FETＱ２０１のドレインとゲートの間には抵抗器Ｒ２０１が接続され、該Nch MOS FETＱ２０１のゲートとNch MOS FETＱ２０２のソースに接続された抵抗器Ｒ２０３の反Nch MOS FETＱ２０２側の端部には抵抗器Ｒ２０２が並列に接続されている。該抵抗器Ｒ２０２と抵抗器Ｒ２０３の接続点にはシミュレーション用の抵抗器Ｒ２０４を通して低電圧負電源−Ｖが接続されている。前記シミュレーション用の抵抗器Ｒ１０５とシミュレーション用の抵抗器Ｒ２０５の接続点に出力線ｌｏｕｔが接続され、高電圧出力増幅器の出力部となっている。
【０００５】
上記高電圧出力増幅器の入力部は演算増幅器Ｕ１を備え、その出力信号は抵抗器Ｒ９とコンデンサＣ１の直列回路を通って入力端にフィードバックされると共に、抵抗器Ｒ５を通して出力段の下側のNch MOS FETＱ２０２のゲートに導入されるようになっている。また、上記高電圧出力増幅器の出力部からの出力信号は抵抗器Ｒ２とコンデンサＣ２の並列回路、抵抗器Ｒ３とコンデンサＣ３の並列回路、及び抵抗器Ｒ４とコンデンサＣ４の並列回路とを直列に接続した回路を通して演算増幅器Ｕ１の入力端にフィードバックされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１６−５３２３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記図１に示す構成のシャント型正電圧出力の高電圧出力増幅器では、出力段の上側のNch MOS FETＱ１０１とNch MOS FETＱ１０２とで定電流源回路（ソース定電流源回路）を構成し、この定電流源回路の電流が抵抗器Ｒ５０１及びコンデンサＣ５０１を備える負荷Ｌに供給可能な最大出力電流となる。上記高電圧出力増幅器では、上側のNch MOS FETＱ１０１、Nch MOS FETＱ１０２はソース電流制御を行っていないため、効率の悪いものとなる。また、上側のNch MOS FETＱ１０１、Nch MOS FETＱ１０２も演算増幅器Ｕ１で制御する様に構成することも可能であるが、Nch MOS FETＱ１０２をゲート制御するためには、高価な高耐圧（図１では６１００V以上）のＤＣ／ＤＣ電源が必要になる。
【０００８】
下側のNch MOS FETＱ２０１のソースとNch MOS FETＱ２０２のドレインが接続されたソース定電流源回路から出力電流を差し引き残った電流を吸い込み、入力電圧Ｖｉｎに比例して（図１において、例えばＲ１の抵抗値を５kΩ、Ｒ２、Ｒ３、Ｒ４の抵抗値をそれぞれ１０００kΩとし、演算増幅器Ｕ１の増幅率Ｇ＝｛１＋（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ1｝＝６０１倍）、出力電圧Ｖｏｕｔとなるように演算増幅器Ｕ１がNch MOS FETＱ２０２のゲートを制御する。よって、上記高電圧出力増幅器では、高電圧正電源＋ＨＶｐｓ（＋６１００Ｖ）が出力電流や出力電圧に無関係に、常に最大の電力を供給している。
【０００９】
よって、無負荷時にはこの最大の電力をNch MOS FETＱ１０１とNch MOS FETＱ１０２及びNch MOS FETＱ２０１とNch MOS FETＱ２０２とで消費している。例えばNch MOS FETＱ１０１とNch MOS FETＱ１０２で構成されるソース定電流源回路から供給される電流が３０mAであった場合、３０mA×６１００V=１８３Ｗもの電力を該ソース定電流源回路で熱として消費することになる。そのため、多くの場合、出力したい時のみソース定電流源回路が働くような回路を設けて、負動作時の電力消費を抑えている。
【００１０】
また、図１に示す高電圧出力増幅器では、入力Ｖｉｎの周波数が高くなるにつれNch MOS FETＱ１０１とNch MOS FETＱ１０２の電圧配分、及びNch MOS FETＱ２０１とNch MOS FETＱ２０２の電圧配分にアンバランスが生じてしまうため、これらのNch MOS FETの耐圧に十分な余裕を持たせなければならず、Nch MOS FETが高価なものになるという問題があった。
【００１１】
また、Nch MOS FETＱ１０１とNch MOS FETＱ２０１のゲートのインピーダンスが高く、Nch MOS FETＱ１０１とNch MOS FETＱ２０１の動作が遅れるため、高電圧出力増幅器の帯域が狭くなるという問題もあった。
【００１２】
本発明は上述の点に鑑みてなされたもので、上記問題を除去し、効率が良く、Nch MOS FETをゲート制御するための高価な高耐圧のＤＣ／ＤＣ電源が必要なく、電力消費を抑え、Nch MOS FETＱ１０１とNch MOS FETＱ１０２の電圧配分、及びNch MOS FETＱ２０１とNch MOS FETＱ２０２の電圧配分にアンバランスが生じることなく耐圧の比較的低いNch MOS FETが使用できる広帯域の高電圧出力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため本発明は、低電圧増幅器を具備する入力段回路と、高電圧増幅器を具備する出力段回路と、入力段回路と出力段回路との間に介在するフォトカプラーを備え、入力信号を低電圧増幅器で増幅し、該増幅した信号を前記フォトカプラーを通して高電圧増幅器に導入し増幅し、該増幅した信号を出力端より出力する高電圧出力増幅器において、高電圧増幅器は少なくとも１つのNch MOS FETを具備し、Nch MOS FETのドレインに高電圧源から高電圧を導入すると共に、ゲートに所定電圧値のバイアス電圧を印加し、ソースをフォトカプラーにより電流制御することを特徴とする。
【００１４】
また本発明は、上記高電圧出力増幅器において、出力段回路は、正側出力段回路と負側出力段回路を備え、フォトカプラーも正側フォトカプラーと負側フォトカプラーを備え、正側出力段回路の高電圧増幅器はNch MOS FETのドレインに高電圧源から正高電圧を導入すると共に、ゲートに所定電圧値の正バイアス電圧を印加し、ソースを正側フォトカプラーで電流制御し、負側出力段回路の高電圧増幅器はNch MOS FETのソースに高電圧源から負高電圧を導入すると共に、ゲートに所定電圧値の負バイアス電圧を印加し、ソースを負側フォトカプラーで電流制御することを特徴とする。
【００１５】
また本発明は、上記高電圧出力増幅器において、正側出力段回路の高電圧増幅器と負側出力段回路の高電圧増幅器はそれぞれ前記Nch MOS FETを第１のNch MOS FETとし、第２のNch MOS FETを設け、該第２のNch MOS FETのドレインを第１のNch MOS FETのソースに接続し、正側の第２のNch MOS FETのゲートに正の所定電圧値のバイアス電圧を印加し、負側の第２のNch MOS FETのゲートに負の所定電圧値のバイアス電圧を印加し、正側の第２のNch MOS FETのソースを正側フォトカプラーで電流制御し、負側の第２のNch MOS FETのソースを負側フォトカプラーで電流制御することを特徴とする。
【００１６】
また本発明は、上記高電圧出力増幅器において、正側出力段回路の第１のNch MOS FETのゲートと負側出力段回路の第１のNch MOS FETのゲートのインピーダンスを下げ、これらNch MOS FETを擬似的にゲート接地で動作させる手段を設けたことを特徴とする。
【００１７】
また本発明は、上記高電圧出力増幅器において、Nch MOS FETを擬似的にゲート接地で動作させる手段として、正側出力段回路の第１のNch MOS FETのゲートと負側出力段回路の第１のNch MOS FETのゲートの間に所定容量値のコンデンサと所定抵抗値の抵抗器の直列回路を接続したことを特徴とする。
【００１８】
また本発明は、上記高電圧出力増幅器において、フォトカプラーは出力電流値の大きさに応じて複数個とし、該複数個のフォトカプラーの受光側の出力電流を合流させ、該合流させた出力電流で第２のNch MOS FETのソースを電流制御することを特徴とする。
【００１９】
また本発明は、低電圧増幅器を具備する入力段回路と、高電圧増幅器を具備する出力段回路と、入力段回路と出力段回路との間に介在するフォトカプラーを備え、入力信号を低電圧増幅器で増幅し、該増幅した信号をフォトカプラーを通して高電圧増幅器に導入し増幅し、該増幅した信号を出力端より出力する高電圧出力増幅器において、出力段回路は、正側出力段回路と負側出力段回路を備えると共に、フォトカプラーも正側フォトカプラーと負側フォトカプラーを備え、それぞれの出力段回路の高電圧増幅器はＮ段のNch MOS FETを具備し、第１段のNch MOS FETのソースと第2段のNch MOS FETのドレインを接続するように、ある段のNch MOS FETのソースと次段のNch MOS FETのドレインを接続し、正側出力段回路の高電圧増幅器のＮ段のNch MOS FETのソースは抵抗器を通して負側出力段回路の高電圧増幅器の第１段のNch MOS FETのドレインに接続し、正側出力段回路の高電圧増幅器の第１段のNch MOS FETのドレインに正高圧電源から所定の正高電圧値の電圧を導入すると共に、各段Nch MOS FETのゲートに所定の正電圧値のゲート電圧を印加し、負側出力段回路の高電圧増幅器の第Ｎ段のNch MOS FETのソースに負高圧電源から所定の負高圧値の電圧を導入すると共に、各段Nch MOS FETのゲートに所定の負電圧値のゲート電圧を印加し、正側出力段回路の第N段のNch MOS FETのソースを正側フォトカプラーで、負側出力段回路の第N段のNch MOS FETのソースを負側フォトカプラーで電流制御することを特徴とする。
【００２０】
また本発明は、上記高電圧出力増幅器おいて、正側出力段回路の高電圧増幅器の第１段のNch MOS FETのゲートと負側出力段回路の高電圧増幅器の第N−１段のNch MOS FETのゲート、正側出力段回路の高電圧増幅器の第２段のNch MOS FETのゲートと負側出力段回路の高電圧増幅器の第N−２段のNch MOS FETのゲート、・・・・正側出力段回路の高電圧増幅器の第Ｎ−１段のNch MOS FETのゲートと負側出力段回路の高電圧増幅器の第１段のNch MOS FETのゲートというように、正側出力段回路の高電圧増幅器の各Nch MOS FETのゲートと負側出力段回路の高電圧増幅器の各Nch MOS FETのゲートを所定容量値のコンデンサで接続したことを特徴とする。
【００２１】
また本発明は、上記高電圧出力増幅器おいて、正側出力段回路の高電圧増幅器のNch MOS FETのゲートと前記負側出力段回路の高電圧増幅器のNch MOS FETのゲートを接続するコンデンサに直列に抵抗器を接続したことを特徴とする。
【００２２】
また本発明は、低電圧増幅器を具備する入力段回路と、高電圧増幅器を具備する出力段回路と、入力段回路と出力段回路との間に介在するフォトカプラーを備え、入力信号を低電圧増幅器で増幅し、該増幅した信号をフォトカプラーを通して高電圧増幅器に導入し増幅し、該増幅した信号を出力端より出力する高電圧出力増幅器において、出力段回路は正側に配置した1又は複数の正側出力段回路と負側に配置した１又は複数の負側出力段回路とを備え、正側出力段回路と負側出力段回路の高電圧増幅器は少なくとも第１のNch MOS FETと第２のNch MOS FETを具備し、該第１のNch MOS FETのソースは第２のNch MOS FETのドレインに接続されており、正側出力段回路の高電圧増幅器の第２のNch MOS FETのソースは抵抗器を通して負側出力段回路の高電圧増幅器の第１のNch MOS FETのドレインに接続されており、正側出力段回路の高電圧増幅器の第１のNch MOS FETのドレインに高圧電源から正の所定電圧値の電圧を導入すると共に、第１のNch MOS FETのゲートと第２のNch MOS FETのゲートにそれぞれに正の所定電圧値のバイアス電圧を印加し、負側出力段回路の高電圧増幅器の第２のNch MOS FETのソースに高圧電源から負の所定電圧値の電圧を導入すると共に、第１のNch MOS FETのゲートと第２のNch MOS FETのゲートにそれぞれに負の所定電圧値のバイアス電圧を印加し、正側出力段回路の高電圧増幅器の第２のNch MOS FETのソースを正側フォトカプラーで、負側出力段回路の第２のNch MOS FETのソースを負側フォトカプラーでそれぞれ電流制御することを特徴とする。
【００２３】
また本発明は、上記高電圧出力増幅器において、前記正側出力段回路の高電圧増幅器の第１のNch MOS FETのゲートと前記負側出力段回路の高電圧増幅器の第１のNch MOS FETのゲートとを少なくとも所定容量値のコンデンサを通して接続したことを特徴とする。
【００２４】
また本発明は、上記高電圧出力増幅器において、正側出力段回路の第１のNch MOS FETのゲートと負側出力段回路の第１のNch MOS FETのゲートの間に接続されたコンデンサに直列に所定抵抗値の抵抗器を接続したことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、Nch MOS FETのソースをフォトカプラーにより電流制御するので、従来のこの種の高電圧出力増幅器のようにゲートを制御する方式と異なり、この部分に高価で且つ高耐圧のＤＣ／ＤＣ変換器が不要となり、高電圧出力増幅器の回路構成が簡素化されると共に、安価にできるという効果が得られる。
【００２６】
また本発明によれば、出力段回路は、正側出力段回路と負側出力段回路を備え、フォトカプラーも正側フォトカプラーと負側フォトカプラーを備え、正側出力段回路の高電圧増幅器はNch MOS FETのソースを正側フォトカプラーで電流制御し、負側出力段回路の高電圧増幅器はNch MOS FETのソースを負側フォトカプラーで電流制御するので、正電圧、負電圧、正負電圧が出力可能な回路構成が簡素で消費電力を大幅に抑制できる高電圧出力増幅器を提供できる。
【００２７】
また本発明によれば、正側出力段回路の高電圧増幅器と負側出力段回路の高電圧増幅器は第２のNch MOS FETのドレインを第１のNch MOS FETのソースに接続し、それぞれ第２のNch MOS FETのソースを正側フォトカプラー又は負側フォトカプラーで電流制御するので、フォトカプラーが低インピーダンスのNch MOS FETのソースを電流制御することになりフォトカプラーと相性がよくなると共に、広帯域の高電圧出力増幅器を提供できる。
【００２８】
また本発明によれば、正側出力段回路の第１のNch MOS FETのゲートと負側出力段回路の第１のNch MOS FETのゲートとを所定容量値のコンデンサを通して接続しているので、これら正負側の第１のNch MOS FETは擬似的にゲート接地することになり、後に詳述するようにその性能が大幅に改善される。
【００２９】
また本発明によれば、フォトカプラーは出力電流値の大きさに応じて複数個とし、該複数個のフォトカプラーの受光側の出力電流を合流させ、該合流させた出力電流で第２のNch MOS FETのソースを電流制御することにより、出力電流の増加に容易に対応できる高電圧出力増幅器を提供できる。
【図面の簡単な説明】
【００３０】
【図１】図１は従来のシャント型正電圧出力の高電圧出力増幅器の回路構成を示す図である。
【図２】本発明に係る高電圧出力増幅器の回路構成例を示す図である。
【図３】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図４】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図５】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図６】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図７】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図８】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図９】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図１０】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図１１】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図１２】本発明に係る高電圧出力増幅器の正弦波の応答波形を示す図である。
【図１３】本発明に係る高電圧出力増幅器の回路構成例を示す図である。
【図１４】本発明に係る高電圧出力増幅器の回路構成例を示す図である。
【図１５】本発明に係る高電圧出力増幅器の回路構成例を示す図である。
【図１６】本発明に係る高電圧出力増幅器の回路構成例を示す図である。
【図１７】本発明に係る高電圧出力増幅器の回路構成例を示す図である。
【図１８】本発明に係る高電圧出力増幅器の回路構成例を示す図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態について説明する。図２は本発明に係る高電圧出力増幅器の回路構成を示す図である。この高電圧出力増幅器は、出力段の正側（図２の上側）にソースとドレインが接続された一対のNch MOS FETＱ１０１とNch MOS FETＱ１０２、出力段の負側（図２の下側）にソースとドレインが接続された一対のNch MOS FETＱ２０１とNch MOS FETＱ２０２を備えた、出力段がNch MOS FETの半導体素子のみで構成された高電圧正出力と高電圧負出力が可能な高電圧出力増幅器である。出力段のNch MOS FETＱ１０２とNch MOS FETＱ２０２のそれぞれのソース（ゲートではない）をフォトカプラーＵ１０１とフォトカプラーＵ２０１により電流制御している。なお、＋ＨＶｐｓは正の高電圧正電源（例えば＋３１００Ｖ）、−ＨＶｐｓは負の高電圧負電源（例えば−３１００Ｖ）、＋Ｖは正の低電圧正電源（例えば＋１５Ｖ）、−Ｖは負の低電圧負電源（例えば−１５Ｖ）をそれぞれ示す。
【００３２】
出力段の正側のNch MOS FETＱ１０１のドレインはシミュレータ用の抵抗器Ｒ１０５（例えば１Ω）を通して高電圧正電源＋ＨＶｐｓに接続され、そのソースはNch MOS FETＱ１０２のドレインに接続されている。Nch MOS FETＱ１０１のソースとゲートの間にはツェナーダイオードＤ１０１が接続（陰極がゲート、陽極がソース）されている。Nch MOS FETＱ１０２のソースは抵抗器Ｒ１０３（例えば１００Ω）を通してフォトカプラーＵ１０１の両出力端が接続された抵抗器Ｒ１０４の一端に接続され、該抵抗器Ｒ１０４（例えば７．５ｋΩ）の他端は出力線ｌｏｕｔに接続されている。出力線ｌｏｕｔはシミュレータ用の抵抗器Ｒ１５２（例えば１Ω）を通して負荷Ｌの抵抗分となる抵抗器Ｒ５０１及び容量分となるコンデンサＣ５０１に接続されている。
【００３３】
出力段の負側のNch MOS FETＱ２０１のドレインは前記出力線ｌｏｕｔに接続され、そのソースはNch MOS FETＱ２０２のドレインに接続されている。Nch MOS FETＱ２０２のソースは抵抗器Ｒ２０３（例えば１００Ω）の一端に接続され、該抵抗器Ｒ２０３の他端はフォトカプラーＵ２０１の両出力端が接続された抵抗器Ｒ２０４（例えば７．５ｋΩ）の一端に接続されている。該抵抗器Ｒ２０４の他端はシミュレータ用の抵抗器Ｒ２０５（例えば１Ω）を通して、高電圧負電源−ＨＶｐｓに接続されている。
【００３４】
抵抗器Ｒ１０１（例えば３０００ｋΩ）の一端は前記Nch MOS FETＱ１０１のドレインに接続され、他端はNch MOS FETＱ１０１のゲートに一端が接続されたシミュレータ用の抵抗器１０６（例えば１Ω）の他端と抵抗器Ｒ１０２（例えば３０００ｋΩ）の一端に接続されている。抵抗器Ｒ１０２の他端とNch MOS FETＱ１０２のゲートとコンデンサＣ１０１（例えば１０μＦ）の一端とツェナーダイオードＤ１０２の陰極端とは互いに接続されている。またコンデンサＣ１０１の他端とツェナーダイオードＤ１０２の陽極端とNch MOS FETＱ２０１のドレインと抵抗器Ｒ２０１（例えば３０００ｋΩ）の一端は前記出力線ｌｏｕｔに接続されている。
【００３５】
抵抗器Ｒ２０１の他端とNch MOS FETＱ２０１のゲートに一端が接続されたシミュレータ用の抵抗器Ｒ２０６（例えば１Ω）の他端と抵抗器Ｒ２０２（例えば３０００ｋΩ）の一端は互いに接続されている。抵抗器Ｒ２０２の他端とNch MOS FETＱ２０１のゲートとツェナーダイオードＤ２０２の陰極端とコンデンサＣ２０１（例えば１０μＦ）の一端とは互いに接続されている。ツェナーダイオードＤ２０２の陽極端とコンデンサＣ２０１の他端は前記シミュレータ用の抵抗器Ｒ２０５（例えば１Ω）を通して高圧負電源−ＨＶｐｓに接続されている。Nch MOS FETＱ２０１のソースとゲートとの間にはツェナーダイオードＤ２０１が接続（陰極がゲート、陽極がソース）されている。
【００３６】
またコンデンサＣ２０１の他端とツェナーダイオードＤ１０２の陽極は、上記のように抵抗器Ｒ２０５を通して高圧負電源−ＨＶｐｓに接続されている。Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートはコンデンサＣ１５１（例えば１０００ｐＦ）と抵抗器Ｒ１５１（例えば１００Ω）の直列回路を通して互いに接続されている。
【００３７】
高電圧出力増幅器の入力段には、演算増幅器Ｕ１、フォトカプラーＵ１０１、フォトカプラーＵ２０１を備えている。該演算増幅器Ｕ１の出力端は、抵抗器Ｒ５（例えば４７０Ω）を通してフォトカプラーＵ１０１の入力端に接続されると共に、抵抗器Ｒ６（例えば４７０Ω）を通してフォトカプラーＵ２０１の入力端に接続されている。フォトカプラーＵ１０１の両出力端（ホトトランジスターのコレクタとエミッタ）は前記出力段の抵抗器Ｒ１０４（例えば７．５kΩ）の両端に接続され、フォトカプラーＵ２０１の両出力端（ホトトランジスターのコレクタとエミッタ）は前記出力段の抵抗器Ｒ２０４（例えば７．５kΩ）の両端に接続されている。また、高電圧出力増幅器の出力は抵抗器Ｒ４とコンデンサＣ４の並列回路、抵抗器Ｒ３とコンデンサＣ３の並列回路、及び抵抗器Ｒ２とコンデンサＣ２の並列回路とを直列に接続した直列回路を通して演算増幅器Ｕ１の入力部（−）にフィードバックされている。
【００３８】
上記Nch MOS FETＱ１０１、Ｑ１０２、Ｑ２０１、Ｑ２０２は高耐圧Nch MOS FETであり、高電圧正負電源±ＨＶｐｓが例えば±３１００Ｖとすると、この高耐圧Nch MOS FETは少なくとも耐圧が３１００Ｖ以上、余裕をみて４０００Ｖ程度のものが必要になる。ツェナーダイオードＤ１０２は出力電圧より常にそのツェナー電圧（例えば１０Ｖ）をNch MOS FETＱ１０２のゲートに与える。コンデンサＣ１０１（例えば１０μF）は、この１０Ｖのリップルを無くし安定化する作用を奏し、Nch MOS FETＱ１０２のゲートを低インピーダンスに保つ作用を奏する。
【００３９】
抵抗器Ｒ１０１と抵抗器Ｒ１０２は同じ抵抗値（例えば３０００ｋΩ）を有し、高電圧正電源＋ＨＶｐｓの電圧（例えば＋３１００Ｖ）と出力線ｌｏｕｔの出力電圧（例えば＋１０Ｖ）との差電圧（例えば３０９０Ｖ）を分割して、Nch MOS FETＱ１０１のゲートにゲート電圧を与える。Nch MOS FETＱ１０１のドレインとソース間とNch MOS FETＱ１０２のドレインとソース間の電圧配分は略等しくしている。−３０００Vを出力している場合、Nch MOS FETＱ１０１とNch MOS FETＱ１０２とのドレインとソース間の電圧が最大となり、それぞれに約３０５０Vの電圧が掛かる。
【００４０】
ツェナー電圧が約１０VのツェナーダイオードＤ２０２が高電圧負電源−ＨＶｐｓの電圧（例えば−３１００Ｖ）より常にツェナー電圧（１０Ｖ）だけ高い電圧をNch MOS FETＱ２０２のゲートに与える。コンデンサＣ２０１は、このツェナー電圧１０Ｖのリップルを無くし安定化するためのもので、Nch MOS FETＱ２０２のゲートを低インピーダンスに保つ作用を奏する。抵抗器Ｒ２０１と抵抗器Ｒ２０２とは同じ抵抗値（例えば３０００kΩ）であり、高電圧負電源−ＨＶｐｓの電圧（厳密には高電圧負電源−ＨＶｐｓの電圧−３１００Ｖに＋１０Ｖをプラスした電圧−３０９０Ｖ）と出力との差電圧を抵抗器Ｒ２０１と抵抗器Ｒ２０２で分割し、Nch MOS FETＱ２０１のゲートに電位を与える。Nch MOS FETＱ２０１のドレインとソース間とNch MOS FETＱ２０２のドレインとソース間の電圧配分は、略等しくなる。+３０００Ｖを出力している場合、Nch MOS FETＱ２０１とNch MOS FETＱ２０２のドレインとソース間との電圧が最大となり、それぞれに約３０５０Ｖが掛かる。
【００４１】
抵抗器Ｒ１０３と抵抗器Ｒ１０４は、フォトカプラーＵ１０１の出力電流が０の場合、抵抗器Ｒ１０３に流れる電流は、ツェナーダイオードＤ１０２のツェナー電圧１０ＶからNch MOS FETＱ１０２のソースとゲートの間の電圧Ｖgs（ここでは４Ｖとして）を引いた電圧値６Ｖが、この抵抗器Ｒ１０３と抵抗器Ｒ１０４の直列回路の両端にかかるので、例えば抵抗器Ｒ１０３の抵抗値を１００Ω、抵抗器Ｒ１０４の抵抗値を７．５ｋΩとすると、６Ｖ／７．６ｋΩ≒０．８ｍＡとなる。この電流値が無負荷時のNch MOS FETＱ１０１とNch MOS FETＱ１０２の最少ドレイン電流となる。
【００４２】
抵抗器Ｒ２０３と抵抗器Ｒ２０４は、フォトカプラーＵ２０１の出力電流が０の場合、抵抗器Ｒ２０３に流れる電流は、ツェナーダイオードＤ２０２のツェナー電圧１０ＶからNch MOS FETＱ２０２のソースとゲートの間の電圧Ｖgs（ここでは４Ｖとして）を引いた電圧値６Ｖが、この抵抗器Ｒ２０３と抵抗器Ｒ２０４の直列回路の両端にかかるので、この直列回路には６Ｖ／７．６ｋΩ≒０．８ｍＡの電流が流れ、この電流値がNch MOS FETＱ２０１とNch MOS FETＱ２０２の最少ドレイン電流となる。
【００４３】
演算増幅器Ｕ１のＤＣゲインは、｛（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ１｝＋１であり、例えばＲ1＝１０ｋΩ、Ｒ２＝１０００ｋΩ、Ｒ３＝１０００ｋΩ、Ｒ４＝１０００ｋΩとすると、ＤＣゲインは３０１倍となる。ここで帰還電圧を抵抗器Ｒ２、Ｒ３、Ｒ４の３個の抵抗器で分割したのは、高圧の帰還電圧を３個の抵抗器で徐々に降下させるためである。各抵抗器Ｒ２、Ｒ３、Ｒ４に並列に接続されたコンデンサＣ２、Ｃ３、Ｃ４で本増幅器の周波数帯域が決まり、ここでＣ２＝１０ｐＦ、Ｃ３＝１０ｐＦ、Ｃ４＝１０ｐＦとすると、周波数帯域は、１／（２π・１０００ｋΩ・１０ｐＦ）≒１６ｋＨｚとなる。
【００４４】
演算増幅器Ｕ１の出力は、抵抗器Ｒ５を通ってフォトカプラーＵ１０１へ、抵抗器Ｒ６を通ってフォトカプラーＵ２０１へ入力される。フォトカプラーＵ１０１の受光側のホトトランジスタのコレクタ出力がNch MOS FETＱ１０２のソースを駆動（電流制御）し、フォトカプラーＵ２０１の受光側のホトトランジスタのコレクタ出力がNch MOS FETＱ２０２のソースを駆動（電流制御）するようになっている。ここでフォトカプラーＵ１０１が高電圧正電源＋ＨＶｐｓの高圧正電圧（＋３１００Ｖ以上）で動作する高電圧回路と低圧正電源＋Ｖの低正電圧（＋１５Ｖ）で動作する低圧回路を分離する役目を果たし、フォトカプラーＵ２０１が高電圧負電源−ＨＶｐｓの高電圧負電圧（−３１００Ｖ以下）で動作する高圧回路と低電圧負電源−Ｖの低負電圧（−１５Ｖ）で動作する低圧回路を分離する役目を果たしている。
【００４５】
本高電圧出力増幅器の耐圧は、入出力間で、高圧正電源＋ＨＶｐｓの高圧正電圧（ここでは＋３１００Ｖ）以上や高電圧負電源−ＨＶｐｓの高圧負電圧（ここでは−３１００Ｖ）以下のものが必要である。ここではフォトカプラーＵ１０１の受光側のホトトランジスタのコレクタ出力がNch MOS FETＱ１０２の低インピーダンスのソースを、フォトカプラーＵ２０１の受光側のホトトランジスタのコレクタ出力がNch MOS FETＱ２０２の低インピーダンスのソースを、それぞれ駆動するようになっている。よってフォトカプラーＵ１０１やフォトカプラーＵ２０１はデータシートに記載された性能を低下させることなく、そのまま反映できる。
【００４６】
演算増幅器Ｕ１の＋入力端子に例えば＋５Ｖの電圧Ｖｉｎが入力された場合、出力は＋１５０５Ｖとなる。負荷Ｌの抵抗器Ｒ５０１の抵抗値を例えば１００ｋΩとすれば、該抵抗器Ｒ５０１に流れる電流は＋１５．０５ｍＡとなる。演算増幅器Ｕ１の出力はフォトカプラーＵ１０１の発光側の発光ダイオードを駆動してNch MOS FETＱ１０１とNch MOS FETＱ１０２が、高圧正電源＋ＨＶｐｓからこの＋１５．０５ｍＡの電流を負荷Ｌの抵抗器Ｒ５０１に供給するように動作する。また、演算増幅器Ｕ１の＋入力端子に例えば−５Ｖの電圧が入力された場合、出力は−１５０５Ｖとなり、負荷Ｌの抵抗器Ｒ５０１に流れる電流は−１５．０５ｍＡとなる。演算増幅器Ｕ１はフォトカプラーＵ２０１の発光側の発光ダイオードを駆動して、Nch MOS FETＱ２０１とNch MOS FETＱ２０２が、高圧負電源−ＨＶｐｓからこの−１５．０５ｍＡを負荷Ｌの抵抗器Ｒ５０１に吸い込むように動作する。
【００４７】
なお、フォトカプラーＵ１０１及びＵ２０１の入力側に接続されたダイオードＤ１及びＤ２はそれぞれフォトカプラーＵ１０１及びＵ２０１の発光側の発光ダイオードを逆方向の入力電圧から保護するためのものであり、また逆方向に加わった電圧で発光ダイオードを発光させないようにするためでもある。また、演算増幅器Ｕ１の（−）入力端子に接続されたダイオードＤ３、Ｄ４は（−）入力端子を過電圧入力から保護するためのものである。また、Nch MOS FETＱ１０１及びNch MOS FETＱ２０１のソースとゲートの間に接続されたツェナーダイオードＤ１０１及びＤ２０１はそれぞれNch MOS FETＱ１０１及びNch MOS FETＱ２０１に過電圧が入力した場合にゲートを保護するためのものである。また、抵抗器Ｒ７及び抵抗器Ｒ８はゼロクロスオーバーの歪を小さくするものである。
【００４８】
Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０２のゲートの間に接続されたコンデンサＣ１５１は、本高電圧出力増幅器の特性を引き出すための重要なコンデンサである。出力電圧が下降する場合、Nch MOS FETＱ１０１はドレインに流れる電流が減少するように動作し、ゲートとソースの間の電圧は小さくなる。つまりNch MOS FETＱ１０１のゲートに蓄積されている電荷を吐き出す。一方Nch MOS FETＱ２０１はドレインに流れる電流が増加するように動作し、ゲートとソースの間の電圧は大きくなる。つまりNch MOS FETＱ２０１のゲートに電荷を蓄積するように吸い込む。出力電圧が上昇する場合は、上記の動作が逆になる。
【００４９】
上記高電圧出力増幅器において、例えば高圧正電源＋ＨＶｐｓの電圧３１００Ｖ、高圧負電源−ＨＶｐｓの電圧−３１００Ｖで、出力電圧が＋１０００Ｖであった場合、
Nch MOS FETＱ１０１のゲート電圧ＶＱ１０１−Ｇは、
（３１００Ｖ−１０００Ｖ−１０Ｖ）／２＋１０００Ｖ＋１０Ｖ＝２０５５Ｖ
Nch MOS FETＱ２０１のゲート電圧ＶＱ２０１−Ｇは、
１０００Ｖ−（３１００Ｖ＋１０００Ｖ−１０Ｖ）／２＝−１０４５Ｖ
となる。
従って、コンデンサＣ１５１の両端の電圧ＶＣ１５１は、
２０５５Ｖ−（−１０４５）＝３１００Ｖ
となる。
【００５０】
また、出力電圧が−１０００Ｖであった場合、
Nch MOS FETＱ１０１のゲート電圧ＶＱ１０１−Ｇは、
３１００Ｖ−｛３１００Ｖ−（−１０００Ｖ）−１０Ｖ｝／２＝１０５５Ｖ
Nch MOS FETＱ２０１のゲート電圧ＶＱ２０１−Ｇは、
−１０００Ｖ−（３１００Ｖ−１０００Ｖ−１０Ｖ）／２＝−２０４５Ｖ
となる。従って、コンデンサＣ１５１の両端の電圧ＶＣ１５１は、
１０５５Ｖ−（−２０４５Ｖ）＝３１００Ｖ
となる。
【００５１】
上記結果から、コンデンサＣ１５１の両端電圧は出力電圧とは無関係に常に一定であることが解る。コンデンサＣ１５１は、この高電圧出力増幅器の回路が理想的に動作している場合の電圧分布に影響を与えないため、Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートの間にコンデンサＣ１５１を挿入して、全く問題が無いことが解る。逆にコンデンサＣ１５１が両端の電圧変動を抑えて本高電圧出力増幅器の回路を理想的な動作に近づけるための重要な役割を果たすことが解る。ここで、コンデンサＣ１５１の容量値は、Nch MOS FETＱ１０１とNch MOS FETＱ２０１のゲートの入力容量の数倍程度以上が目安となる。
【００５２】
更に説明すると、図２に示す回路が理想的に動作をしている場合、任意の出力電圧に対して、Nch MOS FETＱ１０１のゲート電圧ＶＱ１０１−Ｇは、
ＶＱ１０１−Ｇ＝（＋ＨＶｐｓ−ＶＯＵＴ−ＶＤ１０２）／２＋ＶＯＵＴ＋ＶＤ１０２
＝（＋ＨＶｐｓ＋ＶＯＵＴ＋ＶＤ１０２）／２
Nch MOS FETＱ２０１のゲート電圧ＶＱ２０１−Ｇは、
ＶＱ２０１−Ｇ＝ＶＯＵＴ−｛ＶＯＵＴ−（−ＨＶｐｓ）−ＶＤ２０２｝／２
＝｛（−ＨＶｐｓ）＋ＶＯＵＴ＋ＶＤ２０２｝／２
従ってＣ１５１の両端の電圧＋ＶＣ１５１は、
ＶＣ１５１＝ＶＱ１０１−Ｇ−ＶＱ２０１−Ｇ
＝（＋ＨＶｐｓ＋ＶＯＵＴ＋ＶＤ１０２）／２−｛（−ＨＶｐｓ）＋ＶＯＵＴ＋ＶＤ２０２｝／２
＝＋ＨＶｐｓ／２−（−ＨＶｐｓ）／２＝３１００Ｖ
となる。
この結果からも、コンデンサＣ１５１の両端電圧は出力電圧とは無関係に常に一定であることが解る。
【００５３】
以上のことから、Nch MOS FETＱ１０１とNch MOS FETＱ２０１の電荷の移動は互いに逆となっている。つまりNch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートは、互いに電荷の需要と供給の関係を満たすことになる。Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートとの間に接続されたコンデンサＣ１５１が、この目的を果たしている。すなわち、コンデンサＣ１５１はNch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートのインピーダンスを下げ、これらNch MOS FETを擬似的にゲート接地で動作させる。なお上記のように、Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートとの間に接続されたコンデンサＣ１５１は、Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートが互いに電荷の需要と供給の関係を満たしている。このようにNch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートが互いに電荷の需要と供給の関係を満たすものであれば、他の手段でも良い。つまりNch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートのインピーダンスを下げ、これらNch MOS FETを擬似的にゲート接地で動作させる手段であれば良い。
【００５４】
上記のようにNch MOS FETＱ１０１とNch MOS FETＱ２０１とがゲート接地で動作しているので、Nch MOS FETＱ１０１とNch MOS FETＱ２０１、及びNch MOS FETＱ２０１とNch MOS FETＱ２０２の動作が一致し、回路動作上バランスが非常によくなる。なお、コンデンサＣ１５１と直列に接続されている抵抗器Ｒ１５１は、Nch MOS FETＱ１０１とNch MOS FETＱ２０１のゲートの不要の振動の発生を防止するための抵抗器である。
【００５５】
なお、シミュレーション用の抵抗器Ｒ１０５、抵抗器Ｒ２０５、及び抵抗器Ｒ１５２は回路特性上特に意味のあるものでなく、そこに流れる電流を確認するために配置したものである。また、ダイオードＤ１、Ｄ２は、フォトカプラーＵ１０１、Ｕ２０１の発光側ダイオード（ＬＥＤ）を逆方向の入力電圧から保護するためのものであり、また逆方向に加わった電圧で発光ダイオードを発光させない作用を奏させるためでもある。
【００５６】
図３〜図１０は、本発明に係る高電圧出力増幅器（図２に示す回路構成の高電圧出力増幅器）の正弦波の応答波形を示す図で、入力周波数を１Ｈｚ、１０Ｈｚ、１００Ｈｚ、１０００Ｈｚとしている。ここでコンデンサＣ１５１=０．０１pFはコンデンサＣ１５１を無くしたのと実質的に同じである。図において、ＶＣ１５１はコンデンサＣ１５１の両端間の電圧波形を、ＶＯＵＴは出力電圧波形を、ＶＱ１０１−ＧはNch MOS FETＱ１０１のゲート電圧波形を、ＶＱ２０１−ＧはNch MOS FETＱ２０１のゲート電圧波形をそれぞれ示す。
【００５７】
図３は図２に示す高電圧出力増幅器のコンデンサＣ１５１の容量値を０．０１pFとした場合の入力周波数１Ｈｚの正弦波の応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１は略一定であり、周波数１Ｈｚの正弦波入力ではNch MOS FETＱ１０１のゲートとNch MOS FETＱ１０１のゲートの間にコンデンサＣ１５１が無くても高電圧出力増幅器の理想的な動作が略維持されることが分かる。
【００５８】
図４はコンデンサＣ１５１=１０００pF、周波数１Ｈｚの正弦波入力での応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１は略一定で、Nch MOS FETＱ１０１のゲート電圧波形ＶＱ１０１−Ｇ、Nch MOS FETＱ２０１のゲート電圧波形ＶＱ２０１−Ｇにはそれぞれ異常は見られない。よって高電圧出力増幅器の動作に支障が無いことが分かる。
【００５９】
図５はコンデンサＣ１５１=０．０１pF、周波数１０Ｈｚの正弦波入力での応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１に少しの変動が見られるが、Nch MOS FETＱ１０１のゲート電圧波形ＶＱ１０１−Ｇ、Nch MOS FETＱ２０１のゲート電圧波形ＶＱ２０１−Ｇにはそれぞれ異常は見られない。よって高電圧出力増幅器の理想的な動作が略維持されていることが分かる。
【００６０】
図６はコンデンサＣ１５１=１０００pF、周波数１０Ｈｚの正弦波入力での応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１に少し変動が見られるが、Nch MOS FETＱ１０１のゲート電圧波形ＶＱ１０１−Ｇ、Nch MOS FETＱ２０１のゲート電圧波形ＶＱ２０１−Ｇにはそれぞれ異常は見られない。よって高電圧出力増幅器の理想的な動作が略維持されていることが分かる。
【００６１】
図７はコンデンサＣ１５１=０．０１pF、周波数１００Ｈｚの正弦波入力での応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１に少し変動が見られ、Nch MOS FETＱ１０１のゲート電圧ＶＱ１０１ＧとNch MOS FETＱ２０１のゲート電圧ＶＱ２０１Ｇの位相が出力電圧ＶＯＵＴの位相から少しずれ始めていることが分かる。
【００６２】
図８はコンデンサＣ１５１=１０００pF、周波数１００Ｈｚの正弦波入力での応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１の変動が少し大きく見られる。これはコンデンサＣ１５１を通してNch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートとの間で電荷の移動があることを示している。コンデンサＣ１５１の容量値を大きくすれば、この変動は小さくなる。ここで周波数１００Ｈｚの入力でも、Nch MOS FETＱ１０１のゲート電圧ＶＱ１０１ＧとNch MOS FETＱ２０１のゲート電圧ＶＱ２０１Ｇの位相が出力電圧ＶＯＵＴの位相と略一致していることが分かる。
【００６３】
図９はコンデンサＣ１５１=０．０１pF、周波数１０００Ｈｚの正弦波入力の応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１に大きな変動が見られる。これはコンデンサＣ１５１の容量値０．０１pF（コンデンサＣ１５１を実装していないのと実質的に同じ）のため、Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートの間でゲート入力容量への電荷の移動（チャージ・ディスチャージ）がスムーズに出来ないことに起因する。また、周波数１０００Ｈｚの入力では、Nch MOS FETＱ１０１のゲート電圧ＶＱ１０１ＧとNch MOS FETＱ２０１のゲート電圧ＶＱ２０１Ｇの位相が出力電圧ＶＯＵＴの位相から大きくずれていることが分かる。
【００６４】
図１０はコンデンサＣ１５１=１０００pF、周波数１０００Ｈｚの正弦波入力の応答波形を示す。ここではコンデンサＣ１５１の両端間の電圧ＶＣ１５１に少し変動が見られるが、コンデンサＣ１５１=０．０１pFの時に比べて変動幅が大幅に減少している。また、周波数１０００ＨｚでもNch MOS FETＱ１０１のゲート電圧ＶＱ１０１ＧとNch MOS FETＱ２０１のゲート電圧ＶＱ２０１Ｇの位相が出力電圧ＶＯＵＴの位相と、略一致していることが分かる。
【００６５】
次に、Nch MOS FETＱ１０１のゲート電流ＩＱ１０１ＧとNch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇについて説明する。図１１、図１２は、図２に示す回路構成の高電圧出力増幅器のNch MOS FETＱ１０１のゲート電流ＩＱ１０１Ｇの波形とNch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇの波形を示す図で、周波数１０００Ｈｚの正弦波入力で、出力電圧ＶＯＵＴ±３０００Ｖの時を示す。なお、ゲート電流ＩＱ１０１Ｇ、ＩＱ２０１Ｇは右目盛、出力電圧ＶＯＵＴは左目盛である。
【００６６】
図１１はコンデンサＣ１５１＝０．１pFの場合を示す。ここでNch MOS FETＱ１０１のゲート電流ＩＱ１０１Ｇの経路は図２のNch MOS FETＱ１０１のゲートから抵抗器Ｒ１０１、Ｒ１０２側を見た値が１５００ｋΩと高インピーダンスのためゲート電流ＩＱ１０１Ｇの電流波形の歪が大きい。また、Nch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇの経路はNch MOS FETＱ２０１のゲートから抵抗器Ｒ２０１、Ｒ２０２側を見た値が１５００ｋΩと高インピーダンスのためゲート電流ＩＱ２０１Ｇの電流波形の歪が大きい。また、出力電圧ＶＯＵＴの波形も歪±３０００Ｖの振幅幅が出ていない。
【００６７】
図１２はコンデンサＣ１５１＝１０００pFの場合を示す。ここでNch MOS FETＱ１０１のゲート電流ＩＱ１０１ＧとNch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇの電流方向はゲートに流れ込む方向が正である。Nch MOS FETＱ１０１のゲート電流ＩＱ１０１Ｇは、出力電圧ＶＯＵＴより９０度位相が進んでいるのが正常であり、Nch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇは、出力電圧ＶＯＵＴより９０度位相が遅れているのが正常である。また、Nch MOS FETＱ１０１のゲート電流ＩＱ１０１ＧとNch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇは振幅幅が同じで位相差が１８０度（反転関係に）ある。
【００６８】
Nch MOS FETＱ１０１のゲート電流ＩＱ１０１Ｇが正の半サイクル（ゲートの入力容量に電荷をチャージ）の時、Nch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇは負の半サイクル（ゲートの入力容量から電荷をディスチャージ）にある。Nch MOS FETＱ１０１のゲート電流ＩＱ１０１Ｇが負の半サイクルにある時は電流の流れ（電荷の移動）が逆になる。これはコンデンサＣ１５１を通してNch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートの間で電荷が移動することを示している。
【００６９】
Nch MOS FETＱ１０１のゲート電流ＩＱ１０１ＧとNch MOS FETＱ２０１のゲート電流ＩＱ２０１Ｇが交差し０となる時は出力電圧ＶＯＵＴの値（絶対値）が最大となる。つまりNch MOS FETＱ１０１とNch MOS FETＱ２０１のゲート間での電荷の移動が完了した時点で出力電圧ＶＯＵＴの絶対値が最大となる。Nch MOS FETＱ１０１の電流を増加させるように動作をする場合、Nch MOS FETＱ１０１のゲートの入力容量へは電荷をチャージ（電流は正）する。この時Nch MOS FETＱ２０１は電流を減少させるように動作するので、Nch MOS FETＱ２０１の入力容量へは電荷をディスチャージ（電流は負）するように動作する。Nch MOS FETＱ１０１のゲートとNch MOS FETＱ２０１のゲートの間に接続されたコンデンサＣ１５１は、電荷のキャッチ・ボールを行うためのチャネルの役割を奏することになり、Nch MOS FETＱ１０１とNch MOS FETＱ２０１の共生関係を成立させている。
【００７０】
図１３は本発明に係る高電圧出力増幅器の変形例である正出力高電圧増幅器の回路構成例を示す図である。同図において、図２と同一符号で示す部分は同一部品を示す。なお、後に説明する図１４乃至図１８においても同様とする。図１３に示す正出力高電圧増幅器の回路構成が図２と異なる点は、図２の高電圧正電源＋ＨＶｐｓの電圧を＋６１００Ｖに換え、高電圧負電源−ＨＶｐｓを低電圧負電源−Ｖ（−１５Ｖ）に換えた点である。そして図２の高電圧増幅器では正電圧、負電圧、及び正負電圧の出力電圧ＶＯＵＴが可能であったのに対して、図１３の高電圧出力増幅器では正の出力電圧ＶＯＵＴのみとなる。他の回路構成及び動作等は図２の回路と略同一であるので、その説明は省略する。
【００７１】
図１４は本発明に係る高電圧出力増幅器の変形例である負出力高電圧増幅器の回路構成例を示す図である。図１４に示す負出力高電圧増幅器の回路構成が図２と異なる点は、図２の高電圧正電源＋ＨＶｐｓを低電圧正電源＋Ｖ（＋１５Ｖ）に換え、高電圧負電源−ＨＶｐｓを−６１００Ｖに換え、出力電圧ＶＯＵＴが負のみとなる点である。他の回路構成及び動作等は図２の回路と略同一であるので、その説明は省略する。
【００７２】
図１５は本発明に係る高電圧出力増幅器の変形例である。図１５に示す高電圧出力増幅器の回路構成が図２と異なる点は、正側及び負側のNch MOS FETを３段構成とした点である。即ち、正側にNch MOS FETＱ１０１、Nch MOS FETＱ１０２及びNch MOS FETＱ１０３を配置し、負側にNch MOS FETＱ２０１、Nch MOS FETＱ２０２及びNch MOS FETＱ２０３を配置している。そして正側のNch MOS FETＱ１０１のソースとNch MOS FETＱ１０２のドレインを接続し、Nch MOS FETＱ１０２のソースとNch MOS FETＱ１０３のドレインを接続し、更に負側のNch MOS FETＱ２０１のソースとNch MOS FETＱ２０２のドレインを接続し、Nch MOS FETＱ２０２のソースとNch MOS FETＱ２０３のドレインを接続している。
【００７３】
また、正側のNch MOS FETＱ１０２のゲートとNch MOS FETＱ１０３のゲートの間に抵抗器Ｒ１０３を接続し、Nch MOS FETＱ１０３のソースを抵抗器Ｒ１０４を通してフォトカプラーＵ１０１の両出力端に接続された抵抗器Ｒ１０５の一端に接続し、抵抗器Ｒ１０５の他端を出力線ｌｏｕｔに接続している。更にツェナーダイオードＤ１０３の陰極端とコンデンサＣ１０１の一端とNch MOS FETＱ１０３のゲートとを接続し、抵抗器Ｒ１０５の他端とツェナーダイオードＤ１０３の陽極端とコンデンサＣ１０１の他端を出力線ｌｏｕｔに接続している。
【００７４】
また、負側のNch MOS FETＱ２０２のゲートとNch MOS FETＱ２０３のゲートの間に抵抗器Ｒ２０３を接続し、Nch MOS FETＱ２０３のソースを抵抗器Ｒ２０４を通してフォトカプラーＵ２０１の両出力端が接続された抵抗器Ｒ２０５の一端に接続している。また、ツェナーダイオードＤ２０３の陰極とコンデンサＣ２０１の一端をNch MOS FETＱ２０３のゲートに接続し、抵抗器Ｒ２０５の他端とツェナーダイオードＤ１０３の陽極とコンデンサＣ２０１の他端をシミュレータ用の抵抗器Ｒ２０６（例えば１Ω）を通して高電圧負電源−ＨＶｐｓに接続している。
【００７５】
コンデンサＣ１５１と抵抗器Ｒ１５１の直列回路を正側のNch MOS FETＱ１０２のゲートと負側のNch MOS FETＱ２０１（Ｑ２０２ではない）のゲートの間に、コンデンサＣ１５２と抵抗器Ｒ１５２の直列回路を接続し、正側のNch MOS FETＱ１０１のゲートと負側のNch MOS FETＱ２０２（Ｑ２０１ではない）のゲートの間にそれぞれ接続している。これによりNch MOS FETＱ１０２のゲート容量とNch MOS FETＱ２０１のゲート容量の間に接続されたコンデンサＣ１５１及びNch MOS FETＱ１０１のゲート容量とNch MOS FETＱ２０２のゲート容量の間に接続されたコンデンサＣ１５２は、電荷のキャッチ・ボールを行うためのチャネルの役割を奏することになり、Nch MOS FETＱ１０２とＱ２０１、Nch MOS FETＱ１０１とＱ２０２の共生関係を成立させる。そして図２の高電圧正電源＋ＨＶｐｓの電圧を＋５３００Ｖに換え、高電圧負電源−ＨＶｐｓの電圧を−５３００Ｖに換えている。このような構成を採用することにより、更に高電圧の高電出力増幅器を実現できる。なお、Nch MOS FETの段数を４段以上とすることにより、更に高圧の高電圧出力増幅器も実現可能となる。
【００７６】
例えば、Nch MOS FETを５段とし、正側にNch MOS FETＱ１０１、Ｑ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０５を配置し、負側にNch MOS FETＱ２０１、Ｑ２０２、Ｑ２０３、Ｑ２０４、Ｑ２０５を配置した場合、図１５に対応させて正側にNch MOS FETＱ１０１、Ｑ１０２、Ｑ１０３、Ｑ１０４のゲートに対して負側にNch MOS FETＱ２０４、Ｑ２０３、Ｑ２０２、Ｑ２０１を対応させてそのゲートとゲートの間にコンデンサＣと抵抗器Ｒの直列回路を接続するようにして、超高電圧出力増幅器も実現可能となる。
【００７７】
図１６は本発明に係る高電圧出力増幅器の変形例である。図１６に示す高電圧増幅器の回路構成が図２と異なるのは、正側及び負側のNch MOS FETを１段構成、即ち正側にNch MOS FETＱ１０２、負側にNch MOS FETＱ２０２をそれぞれ１個ずつとしている点である。そして図２の高電圧正電源＋ＨＶｐｓの電圧を＋１６００Ｖに換え、高電圧負電源−ＨＶｐｓの電圧を−１６００Ｖに換えている。
【００７８】
Nch MOS FETＱ１０２のドレインをシミュレータ用の抵抗器Ｒ１０４を通して高電圧正電源＋ＨＶｐｓに接続し、Nch MOS FETＱ１０２のドレインとゲートとの間に抵抗器Ｒ１０１を接続している。Nch MOS FETＱ１０２のソースを抵抗器Ｒ１０２（例えば１００Ω）を通してフォトカプラーＵ１０１の出力の両端が接続された抵抗器Ｒ１０３（例えば７．５ｋΩ）の一端に接続している。ツェナーダイオードＤ１０１の陰極とコンデンサＣ１０１の一端を接続し、ツェナーダイオードＤ１０１の陽極とコンデンサＣ１０１の他端と抵抗器Ｒ１０３の他端を出力線ｌｏｕｔに接続している。
【００７９】
Nch MOS FETＱ２０２のソースを抵抗器Ｒ２０２（例えば１００Ω）を通してフォトカプラーＵ２０２の出力端に接続された抵抗器Ｒ２０３（例えば７．５ｋΩ）の一端に接続している。Nch MOS FETＱ２０２のゲートは抵抗器Ｒ２０１を通して前記出力線ｌｏｕｔに接続し、ツェナーダイオードＤ２０１の陰極とコンデンサＣ２０１の一端はNch MOS FETＱ２０２のゲートに接続されている。ツェナーダイオードＤ２０１の陽極端とコンデンサＣ２０１の他端と前記抵抗器Ｒ２０３の他端はシミュレータ用の抵抗器Ｒ２０４を通して負高圧電源−ＨＶｐｓに接続されている。
【００８０】
図１７は本発明に係る高電圧出力増幅器の変形例である。図１７に示す高電圧出力増幅器の回路構成が図２と異なる点は、正側及び負側の出力電流を増加させるため、正側のフォトカプラーをフォトカプラーＵ１０１、Ｕ１０２、Ｕ１０３の３個とし、負側のフォトカプラーをフォトカプラーＵ２０１、Ｕ２０２、Ｕ２０３の３個とした点である。演算増幅器Ｕ１の出力を抵抗器Ｒ５（例えば４７０Ω）を通して正側のフォトカプラーＵ１０３、Ｕ１０２の発光側の発光ダイオードに直列に入力すると共に、フォトカプラーＵ１０１の発光側の発光ダイオードに抵抗器Ｒ１０（例えば１００Ω）を通して入力している。また、演算増幅器Ｕ１の出力を抵抗器Ｒ６（例えば４７０Ω）を通して負側のフォトカプラーＵ２０３、Ｕ２０２の発光側の発光ダイオードに直列に入力すると共に、フォトカプラーＵ２０１の発光側の発光ダイオードに抵抗器Ｒ１１を通して入力している。
【００８１】
そして正側のフォトカプラーＵ１０１、Ｕ１０２、Ｕ１０３のそれぞれの受光側のホトトランジスタのコレクタ電流を合流させて抵抗器Ｒ１０４に導入すると共に、負側のホトトランジスタのコレクタ電流を合流させて抵抗器Ｒ２０４に導入するようにしている。これにより正側及び負側の出力電流を増加させることが可能となる。なお、フォトカプラーの個数はこれに限定されるものではないことは当然である。
【００８２】
図１８は本発明に係る高電圧出力増幅器の変形例である。図１８に示す高電圧出力増幅器の回路構成が図２と異なる点は、正側及び負側の出力電流を増加させるため、図２のフォトカプラーを含む出力段のNch MOS FETの増幅回路を正側と負側にそれぞれ２回路設けた点である。即ち、正側にフォトカプラーＵ１０１とNch MOS FETＱ１０１及びNch MOS FETＱ１０２を備えた増幅回路ＭＰ１と、フォトカプラーＵ３０１とNch MOS FETＱ３０１及びNch MOS FETＱ３０２とを備えた増幅回路ＭＰ２とを並列に配置し、負側にフォトカプラーＵ２０１とNch MOS FETＱ２０１及びNch MOS FETＱ２０２とを備えた増幅回路ＭＮ１と、フォトカプラーＵ４０１とNch MOS FETＱ４０１及びNch MOS FETＱ４０２とを備えた増幅回路ＭＮ２とを並列に配置している。
【００８３】
入力段の演算増幅器Ｕ１の出力は抵抗器Ｒ１０７（例えば４７０Ω）及び抵抗器Ｒ３０７（例えば４７０Ω）を通って正側のフォトカプラーＵ１０１及びＵ３０１の発光側の発光ダイオードに入力すると共に、抵抗器Ｒ２０７（例えば４７０Ω）及び抵抗器Ｒ４０７（例えば４７０Ω）を通って負側のフォトカプラーＵ２０１及びＵ４０１の発光ダイオードに入力される。フォトカプラーＵ１０１及びＵ３０１の受光側のホトトランジスタのコレクタ電流はそれぞれ抵抗器Ｒ１０４及び抵抗器Ｒ３０４に導入され、それぞれ抵抗器Ｒ１０３及び抵抗器Ｒ３０３を通して増幅回路ＭＰ１のNch MOS FETＱ１０２及び増幅回路ＭＰ２のNch MOS FETＱ３０２のソースを電流制御する。同様にフォトカプラーＵ２０１及びＵ４０１の受光側のホトトランジスタのコレクタ電流はそれぞれ抵抗器Ｒ２０４及び抵抗器Ｒ４０４を通して増幅回路ＭＮ１のNch MOS FETＱ２０２及び増幅回路ＭＮ２のNch MOS FETＱ４０２のソースを電流制御する。
【００８４】
上記正側の増幅回路ＭＰ１と負側の増幅回路ＭＮ１の出力はシミュレータ用の抵抗器Ｒ１５２を通って出力線ｌｏｕｔから負荷Ｌに供給される。また正側の増幅回路ＭＰ２と負側の増幅回路ＭＮ２の出力はシミュレータ用の抵抗器Ｒ３５２を通って出力線ｌｏｕｔから負荷Ｌに供給される。このように図２に示す回路構成と略同じ高電圧出力増幅器を正側と負側にそれぞれ２個ずつ配置した構成の高電圧出力増幅器とすることにより、出力電流を増加することが可能となると共に、損失が分散されるため放熱処理が容易になる。
【００８５】
これにより正側及び負側の出力電流を増加させることが可能となる。なお、正側及び負側の出力段のNch MOS FETで構成される回路は２回路に限定されものではなく、それ以上の複数段であってもよいことは当然である。これにより更に損失が分散されると共に、放熱処理が容易となる。
【００８６】
以上、本願発明の実施形態例を説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲、及び明細書と図面に記載された技術的思想の範囲内において種々の変形が可能である。
【符号の説明】
【００８７】
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ１０１，Ｃ１５１，Ｃ１５２，Ｃ２０１，Ｃ３０１，Ｃ３５１，Ｃ４０１，Ｃ５０１：コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４：ダイオード
Ｄ１０１，Ｄ１０２，Ｄ１０３，Ｄ２０１，Ｄ２０２，Ｄ２０３，Ｄ３０１，Ｄ３０２，Ｄ３０３，Ｄ４０１，Ｄ４０２，Ｄ４０３：ツェナーダイオード
＋ＨＶｐｓ：高電圧正電源
−ＨＶｐｓ：高電圧負電源
Ｑ１０１，Ｑ１０２，Ｑ１０３，Ｑ２０１，Ｑ２０２，Ｑ２０３，Ｑ３０１，Ｑ３０２，Ｑ４０１，Ｑ４０２：Nch MOS FET（負チャネル金属酸化膜半導体電界効果トランジスタ）
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１０１，Ｒ１０２，Ｒ１０３，Ｒ１０４，Ｒ１０５，Ｒ１０６，Ｒ１０７，Ｒ１０８，Ｒ１５１，Ｒ１５２，Ｒ２０１，Ｒ２０２，Ｒ２０３，Ｒ２０４，Ｒ２０５，Ｒ２０６，Ｒ２０７，Ｒ２０８，Ｒ３０１，Ｒ３０２，Ｒ３０３，Ｒ３０４，Ｒ３０５，Ｒ３０７，Ｒ３０８，Ｒ３５１，Ｒ３５２，Ｒ４０１，Ｒ４０２，Ｒ４０３，Ｒ４０４，Ｒ４０５，Ｒ４０７，Ｒ４０８，Ｒ５０１：抵抗器
Ｌ：負荷
ｌｏｕｔ：出力線
Ｕ１：演算増幅器
Ｕ１０１，Ｕ１０２，Ｕ１０３，Ｕ２０１，Ｕ２０２，Ｕ２０３，Ｕ３０１，Ｕ４０１：フォトカプラー
＋Ｖ：低電圧正電源
−Ｖ：低電圧負電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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