(57)【要約】【課題】  Ｌｏｗ−ｋ層を保護する方法を提供する。【解決手段】  Ｌｏｗ−ｋ層上に生じる選択的に形成された保護層の使用によってＬｏｗ−ｋ層がエッチング損傷から保護されるプロセスが提供される。一実施形態で、Ｌｏｗ−ｋ層は、ＢＥＯＬプロセスステップで利用されるＬｏｗ−ｋ誘電体層とすることができる。一実施形態で、選択的に形成された保護層は、層をＬｏｗ−ｋ誘電体上に選択的に形成するが導体層の上に形成しない、選択的堆積プロセスによって形成することができる。次いで、選択的に形成された保護層を利用して、導体をリセスするために利用されるプラズマエッチングからＬｏｗ−ｋ層を保護することができる。このようにして、プラズマ・エッチング・プロセスを介してＬｏｗ−ｋ誘電体層内で導体（例えば金属）をリセスすることができる。【選択図】  図８
2019220690.tif 000002
【特許請求の範囲】
【請求項１】
基板を処理するための方法であって、前記方法は、
導体層およびＬｏｗ−ｋ層を含むパターン構造を前記基板に設けるステップと、
前記導体層の露出面上に自己整合単分子膜を形成するステップと、
保護層の選択的堆積を行うステップであって、前記選択的堆積は、保護層を前記Ｌｏｗ−ｋ層上に選択的に形成する、ステップと、
前記自己整合単分子膜と前記導体層の一部とを選択的に除去するように導体リセス・ドライ・エッチングを行うステップであって、前記保護層は、前記導体リセス・ドライ・エッチング中に前記Ｌｏｗ−ｋ層の損傷を抑制する、ステップと、
を含む方法。
【請求項２】
前記導体層と前記Ｌｏｗ−ｋ層との間にバリアまたはライナ層を設けるステップであって、前記導体リセス・ドライ・エッチングは、前記バリアまたはライナ層が前記導体リセス・ドライ・エッチング中に前記Ｌｏｗ−ｋ層の側壁の損傷を抑制するように、前記導体層を前記バリアまたはライナ層まで選択的にエッチングする、ステップ
をさらに含む、請求項１に記載の方法。
【請求項３】
前記導体層と前記Ｌｏｗ−ｋ層との間にバリアまたはライナ層を設けるステップと、
前記導体リセス・ドライ・エッチングの後、前記バリアまたはライナ層の露出部分を除去するためにバリアまたはライナ層除去プロセスを行うステップと、
をさらに含む、請求項１に記載の方法。
【請求項４】
前記導体リセス・ドライ・エッチングを行った後に前記基板上にエッチング停止層を形成するステップであって、前記保護層は、該エッチング停止層の形成中に前記基板上にある、ステップ
をさらに含む、請求項３に記載の方法。
【請求項５】
前記導体リセス・ドライ・エッチングを行った後に前記基板上にエッチング停止層を形成するステップであって、前記保護層は、該エッチング停止層の形成の前に前記基板から除去される、ステップ
をさらに含む、請求項３に記載の方法。
【請求項６】
前記導体リセス・ドライ・エッチングを行った後に前記基板上にエッチング停止層を形成するステップであって、前記保護層は、該エッチング停止層の形成中に前記基板上にある、ステップ
をさらに含む、請求項１に記載の方法。
【請求項７】
前記導体リセス・ドライ・エッチングを行った後に前記基板上にエッチング停止層を形成するステップであって、前記保護層は、該エッチング停止層の形成の前に前記基板から除去される、ステップ
をさらに含む、請求項１に記載の方法。
【請求項８】
前記Ｌｏｗ−ｋ層の損傷の抑制は、前記Ｌｏｗ−ｋ層の誘電率の増大を抑制する、請求項１に記載の方法。
【請求項９】
自己整合ビアを形成するのに利用される方法であって、前記方法は、
導体層およびＬｏｗ−ｋ誘電体層を含むパターン構造を基板に設けるステップであって、前記導体層は、前記Ｌｏｗ−ｋ誘電体層に埋め込まれ、前記導体層は、前記自己整合ビアが上に配置されることになる下部導体層である、ステップと、
保護層の選択的形成を行うステップであって、前記選択的形成は、前記保護層を前記Ｌｏｗ−ｋ誘電体層の上に選択的に形成し、前記導体層の上に形成しない、ステップと、
前記導体層の一部を選択的に除去するように導体リセス・ドライ・エッチングを行うステップであって、前記保護層は、前記導体リセス・ドライ・エッチング中に前記Ｌｏｗ−ｋ誘電体層の損傷を抑制する、ステップと、
を含む方法。
【請求項１０】
前記保護層の前記選択的形成の前に前記導体層の露出面上に自己整合単分子膜を形成するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記導体リセス・ドライ・エッチングを行った後に前記基板上にエッチング停止層を形成するステップであって、前記保護層は、該エッチング停止層の形成中に前記基板上にある、ステップ
をさらに含む、請求項９に記載の方法。
【請求項１２】
前記導体リセス・ドライ・エッチングを行った後に前記基板上にエッチング停止層を形成するステップであって、前記保護層は、該エッチング停止層の形成の前に前記基板から除去される、ステップ
をさらに含む、請求項９に記載の方法。
【請求項１３】
前記導体リセス・ドライ・エッチングの後に、１つまたは複数の追加の自己整合ビア・プロセス・ステップ中に前記基板上に前記保護層を残すステップをさらに含む、請求項９に記載の方法。
【請求項１４】
前記導体リセス・ドライ・エッチングの後に前記保護層を除去するステップをさらに含む、請求項９に記載の方法。
【請求項１５】
前記Ｌｏｗ−ｋ誘電体層の損傷の抑制は、前記Ｌｏｗ−ｋ誘電体層の誘電率の増大を抑制する、請求項９に記載の方法。
【請求項１６】
金属層にリセスを形成するのに利用される方法であって、前記方法は、
金属層およびＬｏｗ−ｋ誘電体層を含むパターン構造を基板に設けるステップであって、前記金属層は、前記Ｌｏｗ−ｋ誘電体層に埋め込まれ、前記金属層は、複数の露出金属表面を有し、前記Ｌｏｗ−ｋ誘電体層は、複数のＬｏｗ−ｋ誘電体露出面を有する、ステップと、
保護層の選択的形成を行うステップであって、前記選択的形成は、前記保護層を前記複数のＬｏｗ−ｋ誘電体露出面の上に選択的に形成する、ステップと、
前記金属層の一部を除去するように金属リセス・ドライ・エッチングを行うステップであって、前記ステップによって前記金属層にリセスを形成し、前記保護層は、前記金属リセス・ドライ・エッチング中に前記Ｌｏｗ−ｋ誘電体層の損傷を抑制する、ステップと、
を含む方法。
【請求項１７】
前記金属層は、ルテニウムを含み、前記金属リセス・ドライ・エッチングは、酸素含有プラズマを含む、請求項１６に記載の方法。
【請求項１８】
前記保護層の前記選択的形成の前に前記複数の露出金属表面上に自己整合単分子膜を形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記金属リセス・ドライ・エッチングを行った後に前記保護層を除去するステップをさらに含む、請求項１６に記載の方法。
【請求項２０】
前記リセスが形成された後に行われる１つまたは複数の追加のプロセスステップ中に前記基板上に前記保護層を残すステップをさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１８年６月１５日に申請された、「Ｍｅｔｈｏｄ  ｏｆ  Ｐｒｏｔｅｃｔｉｎｇ  Ｌｏｗ  Ｋ  Ｌａｙｅｒｓ」と題された米国仮特許出願第６２／６８５，３７２号明細書、および２０１８年７月１１日に申請された、「Ｍｅｔｈｏｄ  ｏｆ  Ｐｒｏｔｅｃｔｉｎｇ  Ｌｏｗ  Ｋ  Ｌａｙｅｒｓ」と題された米国仮特許出願第６２／６９６，６９７号明細書の優先権を主張するものであり、それらの開示は、参照により、全体として、本明細書に明示的に援用される。
【０００２】
本開示は基板の処理に関する。特に、それは、プロセス層の損傷を抑制するために利用される方法を提供する。
【背景技術】
【０００３】
基板上に形成されるフィーチャの限界寸法が縮小し続けているので、基板処理における低誘電率（Ｌｏｗ−ｋ）材料（二酸化ケイ素よりも小さい誘電率を有する材料）の使用は、より重要になった。Ｌｏｗ−ｋ材料を使用して、基板工程（ＦＥＯＬ）および配線工程（ＢＥＯＬ）プロセスステップを含む、基板プロセスフローの多種多様な時点で利用されるＬｏｗ−ｋ層を形成することができる。例えば、Ｌｏｗ−ｋ誘電体層のより低い誘電率は、ＢＥＯＬ導体線が誘電体層内に埋め込まれるときデバイス性能を改善する電気的特性（例えば容量特性）を改善することが分かっている。
【０００４】
限界寸法の縮小は、同様に、基板のさまざまなパターン層の互いに対する整列および重ね合わせへの要求を高めた。ＢＥＯＬ導体およびビア層におけるこのような必要性に対処するために、完全自己整合ビア（ＦＳＡＶ）プロセスが、ビアを通した上下の導体層（一般に金属層）の接続に対して提案された。さまざまな技法がＦＳＡＶを形成するために利用された。多くの実施形態で、ＦＳＡＶは、リセスが下部導体層に形成されるプロセスを利用することができる。導体リセスの形成は、一般に、ウェットエッチングまたはドライ・プラズマ・エッチングを用いて達成される。ドライ・プラズマ・エッチングは、コスト上の利益のために好ましい場合がある。
【０００５】
しかしながら、ＦＳＡＶプロセスがＬｏｗ−ｋ誘電体とともに利用されるとき、導体リセスを設けるためのプラズマエッチングの使用は、Ｌｏｗ−ｋ誘電体層を損傷するおそれがあることが分かっている。例えば、プラズマエッチングは、Ｌｏｗ−ｋ誘電体層の表面において誘電率を増大させることによってＬｏｗ−ｋ誘電体材料を損傷するおそれがあり、したがってＬｏｗ−ｋ材料を使用することの利益を阻害するおそれがある。図１Ａ〜１Ｃは、Ｌｏｗ−ｋ誘電体層内に金属リセスを形成するためのプラズマエッチングの使用の影響を例示する。図１に示されるように、構造１００が基板１０５上に設けられる。Ｌｏｗ−ｋ層１１５（例えばＬｏｗ−ｋ誘電体層）が下地層１１０とともに設けられる。図示されるように、導体層１２０を形成することができる。導体層１２０の下で導体層１２０とＬｏｗ−ｋ層１１５との間にバリアまたはライナ層１２５を設けることができる。
【０００６】
次いで、ＦＳＡＶプロセスの一部として導体層１２０にリセスを設けるために、図１Ｂに示されるように構造１００をプラズマ１３０に曝露することができる。プラズマ・エッチング・リセス・プロセスは、図１Ｃに示されるように、Ｌｏｗ−ｋ誘電体層の表面において損傷を受けたＬｏｗ−ｋ層１３５をもたらすおそれがある。損傷を受けたＬｏｗ−ｋ層１３５の誘電率は、リセス・プラズマ・エッチングによって引き起こされる損傷に起因して増大するおそれがある。したがって、損傷を受けたＬｏｗ−ｋ層１３５は、Ｌｏｗ−ｋ層１１５の損傷がない部分よりも高い誘電率を有するおそれがある。より高い誘電率の領域は、例えば電気デバイス特性に影響を与えて、Ｌｏｗ−ｋ材料を利用することの利益のいくつかを打ち消すおそれがある。
【０００７】
したがって、Ｌｏｗ−ｋ層が導体リセス・エッチング・プロセス・ステップに起因して損傷を受けないプロセスフローを利用することが望ましいことになる。
【発明の概要】
【０００８】
一実施形態で、Ｌｏｗ−ｋ層上に生じる選択的に形成された保護層の使用によってＬｏｗ−ｋ層がエッチング損傷から保護されるプロセスが提供される。一実施形態で、Ｌｏｗ−ｋ層は、ＢＥＯＬプロセスステップで利用されるＬｏｗ−ｋ誘電体層とすることができる。一実施形態で、選択的に形成された保護層は、層をＬｏｗ−ｋ誘電体上に選択的に形成するが導体層の上に形成しない、選択的堆積プロセスによって形成することができる。次いで、選択的に形成された保護層を利用して、導体をリセスするために利用されるプラズマエッチングからＬｏｗ−ｋ層を保護することができる。このようにして、プラズマ・エッチング・プロセスを介してＬｏｗ−ｋ誘電体層内で導体（例えば金属）をリセスすることができる。
【０００９】
別の実施形態で、基板を処理するための方法が開示される。方法は、導体層およびＬｏｗ−ｋ層を含むパターン構造を基板に設けるステップを含む。方法は、導体層の露出面上に自己整合単分子膜を形成するステップと、保護層の選択的堆積を行うステップとをさらに含み、選択的堆積は、保護層をＬｏｗ−ｋ層上に選択的に形成する。方法は、自己整合単分子膜と導体層の一部とを選択的に除去するように導体リセス・ドライ・エッチングを行うステップをさらに含み、保護層は、導体リセス・ドライ・エッチング中にＬｏｗ−ｋ層の損傷を抑制する。
【００１０】
別の実施形態で、自己整合ビアを形成するのに利用される方法が開示される。方法は、導体層およびＬｏｗ−ｋ誘電体層を含むパターン構造を基板に設けるステップを含み、導体層は、Ｌｏｗ−ｋ誘電体層に埋め込まれ、導体層は、自己整合ビアが上に配置されることになる下部導体層である。方法は、保護層の選択的形成を行うステップを同様に含み、選択的形成は、保護層をＬｏｗ−ｋ誘電体層の上に選択的に形成し、導体層の上に形成しない。方法は、導体層の一部を選択的に除去するように導体リセス・ドライ・エッチングを行うステップをさらに含み、保護層は、導体リセス・ドライ・エッチング中にＬｏｗ−ｋ層の損傷を抑制する。
【００１１】
別の実施形態で、金属層にリセスを形成するのに利用される方法が開示される。方法は、金属層およびＬｏｗ−ｋ誘電体層を含むパターン構造を基板に設けるステップを含み、金属層は、Ｌｏｗ−ｋ誘電体層に埋め込まれ、金属層は、複数の露出金属表面を有し、Ｌｏｗ−ｋ誘電体層は、複数のＬｏｗ−ｋ誘電体露出面を有する。方法は、保護層の選択的形成を行うステップを同様に含み、選択的形成は、保護層を複数のＬｏｗ−ｋ誘電体露出面の上に選択的に形成する。方法は、金属層の一部を除去するように金属リセス・ドライ・エッチングを行うステップをさらに含み、それによって金属層にリセスを形成し、保護層は、金属リセス・ドライ・エッチング中にＬｏｗ−ｋ誘電体層の損傷を抑制する。
【図面の簡単な説明】
【００１２】
本発明およびその利点のより完全な理解は、添付図面と併用される以下の説明を参照することによって得ることができ、添付図面中で、同様な参照番号は同様な特徴を指し示す。しかしながら、開示された概念は他の同等に効果的な実施形態を認め得るから、添付図面は開示された概念の代表的な実施形態のみを例示するものであり、したがって適用範囲を限定するものとみなされるべきではないことに留意するべきである。
【００１３】
【図１Ａ】Ｌｏｗ−ｋ誘電体層が損傷を受ける、導体層をリセスするための従来技術プロセスを例示する。
【図１Ｂ】Ｌｏｗ−ｋ誘電体層が損傷を受ける、導体層をリセスするための従来技術プロセスを例示する。
【図１Ｃ】Ｌｏｗ−ｋ誘電体層が損傷を受ける、導体層をリセスするための従来技術プロセスを例示する。
【図２Ａ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための代表的なプロセスを例示する。
【図２Ｂ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための代表的なプロセスを例示する。
【図２Ｃ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための代表的なプロセスを例示する。
【図３Ａ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための別の代表的なプロセスを例示する。
【図３Ｂ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための別の代表的なプロセスを例示する。
【図３Ｃ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための別の代表的なプロセスを例示する。
【図３Ｄ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための別の代表的なプロセスを例示する。
【図３Ｅ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための別の代表的なプロセスを例示する。
【図３Ｆ】Ｌｏｗ−ｋ層を損傷することなく導体層をリセスするための別の代表的なプロセスを例示する。
【図４】図３Ｆの処理後のエッチング停止層の代表的な形成を例示する。
【図５Ａ】図３Ｆの処理後のエッチング停止層の別の代表的な形成を例示する。
【図５Ｂ】図３Ｆの処理後のエッチング停止層の別の代表的な形成を例示する。
【図６Ａ】自己整合ビアの形成のための図５Ｂのプロセスステップ後の代表的な追加処理を例示する。
【図６Ｂ】自己整合ビアの形成のための図５Ｂのプロセスステップ後の代表的な追加処理を例示する。
【図６Ｃ】自己整合ビアの形成のための図５Ｂのプロセスステップ後の代表的な追加処理を例示する。
【図６Ｄ】自己整合ビアの形成のための図５Ｂのプロセスステップ後の代表的な追加処理を例示する。
【図６Ｅ】自己整合ビアの形成のための図５Ｂのプロセスステップ後の代表的な追加処理を例示する。
【図６Ｆ】自己整合ビアの形成のための図５Ｂのプロセスステップ後の代表的な追加処理を例示する。
【図６Ｇ】自己整合ビアの形成のための図５Ｂのプロセスステップ後の代表的な追加処理を例示する。
【図７】本明細書に開示された技術を使用するための代表的な方法を例示する。
【図８】本明細書に開示された技術を使用するための代表的な方法を例示する。
【図９】本明細書に開示された技術を使用するための代表的な方法を例示する。
【発明を実施するための形態】
【００１４】
Ｌｏｗ−ｋ層上に生じる選択的に形成された保護層の使用によってＬｏｗ−ｋ層がエッチング損傷から保護されるプロセスが提供される。一実施形態で、Ｌｏｗ−ｋ層は、ＢＥＯＬプロセスステップで利用されるＬｏｗ−ｋ誘電体層とすることができる。一実施形態で、選択的に形成された保護層は、層をＬｏｗ−ｋ誘電体上に選択的に形成するが導体層の上に形成しない、選択的堆積プロセスによって形成することができる。次いで、選択的に形成された保護層を利用して、導体をリセスするために利用されるプラズマエッチングからＬｏｗ−ｋ層を保護することができる。このようにして、プラズマ・エッチング・プロセスを介してＬｏｗ−ｋ誘電体層内で導体（例えば金属）をリセスすることができる。
【００１５】
図２Ａ〜２Ｃは、Ｌｏｗ−ｋ誘電体層上に選択的に保護層が形成される、本明細書に開示された技術の代表的な実施形態を例示する。より具体的には、図２Ａに示されるように、構造２００は、保護層２０５を含むことを除いて、図１Ａの構造１００と似たようにすることができる。代表的な実施形態で、Ｌｏｗ−ｋ層１１５は、ＳｉＯＣＨとすることができる。しかしながら、すべて当技術分野において周知である、ドープ二酸化ケイ素（フッ素、炭素および他のドーパント）、スピンオンポリマー（有機およびケイ素系のポリマーを含む）、多孔質酸化物などを含むがこれらに限定されない、さまざまなタイプのＬｏｗ−ｋ層が利用され得ることを認識されたい。１つの代表的な実施形態で、導体層１２０は、ルテニウム（Ｒｕ）を含み得る。他の代表的な導電材料は、銅、コバルトおよびタングステンを含むがこれらに限定されない。１つの代表的な実施形態で、下地層１１０は、炭窒化ケイ素（ＳｉＣＮ）を含み得るが、これに限定されない。下地層１１０用の他の代表的な材料は、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）、窒化アルミニウム（ＡｌＮ）および炭素ドープ酸化物（ＯＤＣ：oxide  doped  carbon）を含むが、これらに限定されない。しかしながら、本明細書に説明した技術は特定の材料に限定されないので、このような層はすべて、単に代表的なものにすぎない。構造２００は単に代表的な構造であるように意図されるので、本明細書に開示された技術は図２Ａに示されたものよりも多いまたは少ない層とともに利用され得ることを認識されたい。したがって、本明細書に説明した技術は、多くの他の基板構造およびプロセスフローとともに利用することができる。
【００１６】
保護層２０５は、図２Ａに示されるように、Ｌｏｗ−ｋ層１１５の上部露出面上に選択的に設けることができる。保護層２０５は、任意の導電層リセス・エッチング・ステップ中にＬｏｗ−ｋ層１１５を保護するために機能する。一実施形態で、保護層２０５は、酸化ケイ素（ＳｉＯ２）層を含み得る。しかしながら、後述するように、保護層２０５のために他の材料を利用することができる。図２Ａに示されるように、保護層２０５は、Ｌｏｗ−ｋ層１１５の表面上に薄膜として形成されるが、導体層１２０の表面上には堆積されない。次いで、図２Ｂに示されるように、構造２００をプラズマ１３０に曝露することができる。プラズマ１３０は、図２Ｃに示されるようにリセス２４０を作り出すように、導体層１２０の露出部分を選択的にドライエッチングする。一実施形態で、リセス２４０を形成するために利用されるドライ・プラズマ・エッチングは、酸素を含有するドライ・プラズマ・エッチングである。したがって、一実施形態で、露出したルテニウム表面をエッチングする酸素系プラズマエッチングが利用される。フッ素系化学作用を含むがこれらに限定されない、他の化学作用を利用してリセス２４０を形成することができる。保護層２０５の存在は、プラズマ１３０への曝露に起因して引き起こされるおそれがある損傷からＬｏｗ−ｋ層１１５を保護する。
【００１７】
図２Ａ〜２Ｃの構造２００は、パターン形成されたフィーチャの使用が望ましい任意の基板の一部とすることができる。例えば、一実施形態で、基板は、１つまたは複数の半導体処理層がその上に形成された半導体基板とすることができる。別の実施形態で、半導体基板は、半導体ウェーハである。さらに別の実施形態で、基板は、すべて基板処理技術分野において知られている、多種多様な構造および層をもたらす複数の半導体処理ステップを受けている場合がある。したがって、基板は、図２Ａ〜２Ｃに示されない多くの追加の層および構造を含み得ることを認識されたい。１つの代表的な実施形態で、構造は、半導体ウェーハを処理するためのＢＥＯＬ処理ステップの一部として使用することができる。より具体的な実施形態で、リセス２４０は、導体層１２０にビアを設けるために利用される後続のＦＳＡＶプロセス（図示されない）に備えて設けることができる。
【００１８】
図２Ｃの最終的な構造は、次いで、図に示されたリセス金属構造を有利に利用するＦＳＡＶプロセスの一部として利用することができる。したがって、図に示されていないが、追加の誘電体層を次いで導体層１２０およびＬｏｗ−ｋ層１１５の上に設けることができ、上部の導体（図示されない）を下部の導体（図２Ａ〜２Ｃの導体層１２０）に接続するために、その追加の誘電体層を貫いてビアを形成することができる。しかしながら、本明細書に説明した導体リセスプロセスは、他の基板処理ステップのために利用されてもよく、ＦＳＡＶプロセスにおける使用に限定されないことを認識されたい。したがって、本明細書に説明した技術は、プラズマまたは他の損傷から層を保護することが望ましい他のプロセスで、有利に実施することができる。
【００１９】
本明細書に説明した技術を利用する別の代表的なプロセスが図３Ａ〜３Ｆに示されている。図３Ａに示されるように、基板１０５、下地層１１０およびＬｏｗ−ｋ層１１５が設けられるという点において、構造３００は、図２Ａの構造２００にいくつかの点で似ている。図３Ａに示されるように、Ｌｏｗ−ｋ層１１５上にハードマスク層３１０を設けることができる。ハードマスク層３１０は、１つまたは複数の層からなることができ、例えば、酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、窒化ケイ素（ＳｉＮ）、および窒化チタン（ＴｉＮ）層を含み得る。構造３００は、導体層１２０が基板１０５の上に堆積されているプロセス時点において示されている。図示されるようにバリアまたはライナ層１２５が同様に設けられる。図３Ａに示されるように、導体層１２０は、基板１０５の上に設けられ、Ｌｏｗ−ｋ層１１５のパターン形成された空間を充填する。
【００２０】
次に、図３Ｂに示されるように、Ｌｏｗ−ｋ層１１５の上部領域まで戻って導体層１２０を平坦化またはエッチバックするために、導体エッチバックおよび／または化学機械平坦化ステップを行うことができる。次に、自己組織化単分子膜（ＳＡＭ）を基板上にＳＡＭ層３２０として設けることができる。より具体的には、図３Ｃに示されるように、ＳＡＭ層３２０は、導体層１２０の表面に選択的に堆積し、Ｌｏｗ−ｋ層１１５表面に堆積しないことになる。一実施形態で、ＳＡＭプロセスは、化学蒸着（ＣＶＤ）プロセスまたはスピン・コーティング・プロセスを介して形成することができる。ＳＡＭは、ヘッド基とテール基によって定義することができる。ヘッド基は、ＳＡＭがどのように特定の表面に反応するかを定義し、テールは、表面における阻害または官能基化の種類を予測する。酸化物表面に反応するために、シラン基が望ましい。金属表面に反応するために、通常、チオール基が望ましい。チオールは、ヘッド基中の硫黄含有分子である。チオールの実施例は、オクタデシルチオールおよびペルフルオロデシルチオールである。一実施形態で、ＳＡＭ層３２０は、オクタデシルチオールおよびペルフルオロデシルチオールを含み得る。しかしながら、他のＳＡＭ材料を利用してもよい。したがって、本明細書に説明した技術は、特定のＳＡＭプロセスに限定されず、さらに、一般にＳＡＭプロセスにさえ限定されないことを認識されたい。
【００２１】
次いで、（金属層の上にある）ＳＡＭ層３２０の存在から利益を得て、保護層２０５は、図３Ｄに示されるように、ＳＡＭ層３２０表面上ではなく、Ｌｏｗ−ｋ層１１５表面エリアの上に選択的に形成することができる。１つの代表的な選択的堆積プロセスで、ソース化学吸収が表面材料間で異なる。ＳＡＭ層３２０表面は、Ｌｏｗ−ｋ層１１５表面と比較して、吸収がないかまたは少ない。次に、上述のようなプラズマ・ドライ・エッチングを利用して導体層１２０をリセスして、図３Ｅに示されるようにリセス２４０を形成することができる。プラズマ・ドライ・エッチングは、保護層２０５に対して選択的にＳＡＭ層３２０と導体層１２０の両方をエッチングすることに留意されたい。このようにして、Ｌｏｗ−ｋ層１１５は、プラズマエッチングによって引き起こされるおそれがある損傷から保護される。さらに、バリアまたはライナ層１２５の存在は、Ｌｏｗ−ｋ層１１５の側壁を損傷から保護することができる。したがって、一実施形態で、図３Ｅに示されるように、バリアまたはライナ層１２５が除去されないように、プラズマエッチングはバリアまたはライナ層１２５に対して同様に選択的である。したがって、一実施形態で、導体リセス・ドライ・エッチングは、バリアまたはライナ層が導体リセス・ドライ・エッチング中にＬｏｗ−ｋ層の側壁の損傷を抑制するように、導体層をバリアまたはライナ層まで選択的にエッチングする。しかしながら、本明細書に開示された技術の利益は、このような実施形態を使用して得ることができる。
【００２２】
次に、図３Ｆに見られるように、バリアまたはライナ層１２５の露出部分は、次いで、他の露出層に対して選択的にバリアまたはライナ層１２５をエッチングするエッチング作用の使用によって除去することができる。バリアまたはライナエッチングは、ウェットエッチングまたはプラズマエッチングとすることができる。代表的なバリアまたはライナエッチングは、標準洗浄１（ＳＣ１）ウェットエッチング（例えばアルカリ性過酸化水素水溶液）を含み得るがこれに限定されない。
【００２３】
次いで、リセス技術がその一部である特定のプロセスフローに従って処理を続行することができる。例えば、１つの代表的なＦＳＡＶプロセスフローで、導体リセスが形成された後、エッチング停止層を形成することができる。図４および５Ａ〜５Ｂは、そのようなエッチング停止層を形成するための２つの代表的なプロセスフローを例示する。しかしながら、処理の特定の層および順序は、利用される特定のＦＳＡＶプロセスに依存し得ることを認識されたい。したがって、本明細書に説明した実施例は、限定的であることを意図されない。
【００２４】
図４は、図３Ｆに示されたプロセスステップの後に起こり得る、１つのＦＳＡＶプロセスステップを例示する。図４に示されるように、エッチング停止層４１０が基板の上に形成される。図４のプロセスで、選択的に形成される保護層２０５は基板上に残されることが留意される。次いで、当技術分野において知られているように追加のＦＳＡＶプロセスステップを行って、追加の誘電体層および導体層１２０に接続するために形成される自己整合ビアの形成を完了することができる。
【００２５】
図５Ａおよび５Ｂは、図３Ｆに示されるプロセスステップの後に起こり得る、代替のステップを例示する。より具体的には、基板上に保護層２０５を残すのではなく、エッチング停止層の形成の前に保護層２０５を除去することができる。したがって、例えば、図３Ｆに示された構造の処理の後、図５Ａに示されるように保護層２０５を除去することができる。次いで、図５Ｂに示されるように、エッチング停止層４１０を基板の上に形成することができる。保護層２０５を除去するために利用される除去プロセスは、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスのいずれかとすることができる。１つの代表的な実施形態で、希釈フッ化水素（ＤＨＦ）エッチングが利用される。除去される場合、保護層のために選ばれる材料および保護層の除去のために利用されるエッチングは、Ｌｏｗ−ｋ層に対する除去プロセスの影響を小さくするように選択することができる。
【００２６】
したがって、図４〜５Ｂに示されるように、処理は、（１）リセスが形成された後に行われる１つまたは複数の追加のプロセスステップ中に基板上の保護層を残すことによって続行してもよく、または（２）処理は、リセスが形成された後、１つまたは複数の追加のプロセスステップが行われる前に基板から保護層を除去することによって続行してもよい。
【００２７】
上記のように、図４または図５Ｂに示されるような処理の後、当技術分野において知られているように追加のＦＳＡＶプロセスステップを行うことができる。代表的な追加のＦＳＡＶプロセスステップが図６Ａ〜６Ｇに示される。しかしながら、本明細書に説明した技術は単に代表的なものにすぎないので、多くの他の追加のＦＳＡＶプロセスステップが利用され得ることを認識されたい。図６Ａに示されるように、図５Ｂに示されるようなエッチング停止層４１０の形成後の追加の処理ステップが示される。図６Ａに示されるように、上部Ｌｏｗ−ｋ層６１０、上部ハードマスク層６２０および金属ハードマスク層６３０が設けられる。次に、図６Ｂに示されるように、第１の上部フォトレジスト層６４０が、示されるようにパターン形成される。第１の上部フォトレジスト層６４０のパターンは、上部トレンチに対応し得る。次いで、図６Ｃに示されるように、金属ハードマスク層６３０をエッチングし、第１の上部フォトレジスト層６４０を除去することができる。図６Ｄに示されるように、第２の上部フォトレジスト層６５０をパターン形成することができる。第２の上部フォトレジスト層６５０のパターンは、ビアパターンに対応し得る。次に、図６Ｅに示されるように、ビア６６０をエッチングし、上部フォトレジスト層６５０を除去することができる。次に、金属ハードマスク６３０をマスクとして使用して、図６Ｆに示されるように上部Ｌｏｗ−ｋ層６１０をエッチングして上部トレンチ６７０を形成することができる。次に、上部バリアまたはライナ層６８０を設けることができ、上部導体層６９０を同様に設けることができる。次いで上部導体層６９０を平坦化することができる。次いで、必要に応じて、Ｌｏｗ−ｋ誘電体層を損傷することなくリセスを形成するために図２〜５Ｂに関して上述したプロセスを利用して、上部導体層６９０をリセスして上部リセス６９５を形成することができる。最終的に上部エッチング停止層６９７を設けることができる。図６Ｇは、上部バリアまたはライナ層６８０、上部導体層６９０、上部リセス６９５および上部エッチング停止層６９７を例示する最終構造を提供する。
【００２８】
上述のように、保護層の選択的形成の一部としてＳＡＭプロセスを利用することができる。しかしながら、他の選択的形成プロセスを利用してもよく、本明細書に開示された技術は特定の選択的形成プロセスに限定されないことを認識されたい。
【００２９】
本明細書に説明した層および材料のさまざまな組成は、単に代表的なものにすぎず、限定的であることを意図されない。例えば、導体層のためにルテニウム金属層または銅金属層を利用することができる。しかしながら、コバルトおよびタングステンを含む、他の導体材料を利用してもよい。さらに、Ｌｏｗ−ｋ層は、一例ではＬｏｗ−ｋ誘電体層を含む、多種多様なタイプのＬｏｗ−ｋ材料のいずれであってもよい。そのようなＬｏｗ−ｋ誘電体層は、ドープ二酸化ケイ素、多孔質二酸化ケイ素、ポリマー系誘電体、有機誘電体などを含み得る。選択的に形成された保護層は、多種多様な薄膜のいずれであってもよい。例えば、保護層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭窒化ケイ素、オキシ炭化ケイ素、有機ケイ酸塩ガラス、ケイ素、炭素、酸素および水素からなる炭素ドープ酸化物誘電体などからなる（またはこれらの組み合わせとする）ことができる。保護層が除去されることになる層である場合、保護層は、（上記の材料に加えて）導電材料から形成されてもよい。保護層のために使用されるそのような導電材料は、タンタル、窒化チタン、タングステン、ジルコニウムなどを含み得るが、これらに限定されない。
【００３０】
１つの代表的な実施形態で、選択的に形成された保護層は、５ｎｍ以下の厚さを有し得る。上記のように、保護層が除去される実施形態については、保護層のために選ばれる材料および保護層を除去するために利用されるエッチングは、除去プロセスによるＬｏｗ−ｋ層に対する損傷の抑制が実現されるように選択することができる。いくつかのＬｏｗ−ｋ損傷が他のメカニズムによって起こり得ることに留意されたい。例えば、エッチング停止層がプラズマ化学蒸着（ＣＶＤ）プロセスによって堆積される場合、ＣＶＤプロセスのプラズマは、いくらかのＬｏｗ−ｋ損傷を引き起こすおそれがある。
【００３１】
上述のプロセスフローは単に代表的なものにすぎず、多くの他のプロセスおよびアプリケーションが本明細書に開示された技術を有利に利用し得ることを認識されたい。したがって、ＦＳＡＶプロセスにおける使用のために有利であるが、本明細書に説明した技術は、他のプロセスフローで利用することができる。さらに、本明細書に説明したように、一般的な基板処理技術が提供される。一実施形態で、本技術は、半導体基板処理で利用することができ、より詳細には、半導体ウェーハ処理で利用することができる。
【００３２】
図７〜９は、本明細書に説明した処理技術の使用のための代表的な方法を例示する。図７〜９の実施形態は単に代表的なものにすぎず、追加の方法が本明細書に説明した技術を利用し得ることを認識されたい。さらに、説明したステップは排他的であるように意図されないので、図７〜９に示された方法に追加の処理ステップを加えることができる。さらに、異なる順序が起こる場合があり、および／またはさまざまなステップが組み合わせてまたは同時に行われる場合があるので、ステップの順序は、図に示された順序に限定されない。
【００３３】
図７に、基板を処理するための方法が例示される。方法は、導体層およびＬｏｗ−ｋ層を含むパターン構造を基板に設けるステップ７０５と、導体層の露出面上に自己整合単分子膜を形成するステップ７１０とを含む。方法は、保護層の選択的堆積を行うステップ７１５をさらに含み、選択的堆積は、保護層をＬｏｗ−ｋ層上に選択的に形成する。方法は、自己整合単分子膜と導体層の一部とを選択的に除去するように導体リセス・ドライ・エッチングを行うステップ７２０を同様に含み、保護層は、導体リセス・ドライ・エッチング中にＬｏｗ−ｋ層の損傷を抑制する。
【００３４】
図８に、自己整合ビアを形成するのに利用される方法が例示される。方法は、導体層およびＬｏｗ−ｋ誘電体層を含むパターン構造を基板に設けるステップ８０５を含み、導体層は、Ｌｏｗ−ｋ誘電体層に埋め込まれ、導体層は、自己整合ビアが上に配置されることになる下部導体層である。方法は、保護層の選択的形成を行うステップ８１０を同様に含み、選択的形成は、保護層をＬｏｗ−ｋ誘電体層の上に選択的に形成し、導体層の上に形成しない。方法は、導体層の一部を選択的に除去するように導体リセス・ドライ・エッチングを行うステップ８１５をさらに含み、保護層は、導体リセス・ドライ・エッチング中にＬｏｗ−ｋ層の損傷を抑制する。
【００３５】
図９に、金属層にリセスを形成するのに利用される方法が例示される。方法は、金属層およびＬｏｗ−ｋ誘電体層を含むパターン構造を基板に設けるステップ９０５を含み、金属層は、Ｌｏｗ−ｋ誘電体層に埋め込まれ、金属層は、複数の露出金属表面を有し、Ｌｏｗ−ｋ誘電体層は、複数のＬｏｗ−ｋ誘電体露出面を有する。方法は、保護層の選択的形成を行うステップ９１０を同様に含み、選択的形成は、保護層を複数のＬｏｗ−ｋ誘電体露出面の上に選択的に形成する。方法は、金属層の一部を除去するように金属リセス・ドライ・エッチングを行うステップ９１５をさらに含み、それによって金属層にリセスを形成し、保護層は、金属リセス・ドライ・エッチング中にＬｏｗ−ｋ誘電体層の損傷を抑制する。
【００３６】
本発明のさらなる修正形態および代替実施形態は、本明細書を考慮すれば当業者には明らかであろう。したがって、本明細書は、例示的なものとしてのみ解釈されるべきであり、本発明を実行する方式を当業者に教示することを目的としている。本明細書に示し説明した本発明の形態および方法は、現在好ましい実施形態とみなすべきであることを理解されたい。すべて本発明の本明細書の利益を受けた後に当業者に明らかであるように、同等の技術を本明細書に例示し説明したものの代わりに用いることができ、本発明のある特定の特徴は、他の特徴の使用とは無関係に利用することができる。
【符号の説明】
【００３７】
１００、２００、３００  構造
１０５  基板
１１０  下地層
１１５、１３５  Ｌｏｗ−ｋ層
１２０  導体層
１２５  バリアまたはライナ層
１３０  プラズマ
２０５  保護層
２４０  リセス
３１０  ハードマスク層
３２０  ＳＡＭ層
４１０  エッチング停止層
６１０  上部Ｌｏｗ−ｋ層
６２０  上部ハードマスク層
６３０  金属ハードマスク層
６４０  第１の上部フォトレジスト層
６５０  第２の上部フォトレジスト層
６６０  ビア
６７０  上部トレンチ
６８０  上部バリアまたはライナ層
６９０  上部導体層
６９５  上部リセス
６９７  上部エッチング停止層
７０５、７１０、７１５、７２０、８０５、８１０、８１５、９０５、９１０、９１５  ステップ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
2019220690000001.pdf