(57)【要約】      （修正有）【課題】複数の一致した電流を駆動する電流一致回路および電力コンバーターを提供する。【解決手段】電流一致回路１０５は、複数のＬＥＤドライバ回路１０６、１０７を含む。電流・電圧コンバーター回路１３７Ａ、１３７Ｂが、複数の電圧信号ＵＲＥＦ１１５、ＵＬＥＤ２１１２を生成するように複数のＬＥＤドライバ回路に結合されている。複数の電圧信号の各々が、複数のＬＥＤドライバ回路のうちの対応する１つを通るそれぞれの出力電流ＩＬＥＤ１２７、ＩＬＥＤ２１２４を表す。比較回路１０４が、複数の電圧信号を比較するように電流・電圧コンバーター回路に結合されている。調節回路１１４が、比較回路とＬＥＤドライバ回路とに結合されている。複数のＬＥＤドライバ回路を通るそれぞれの出力電流の各々が実質的に等しくなるように、調節回路が、比較回路に応答して複数のＬＥＤドライバ回路をトリミングする。【選択図】図１
2019220182.tif 000002
【特許請求の範囲】
【請求項１】
複数のＬＥＤ（発光ダイオード）ドライバ回路と、
複数の電圧信号を生成するように前記複数のＬＥＤドライバ回路に結合された電流・電圧コンバーター回路であって、前記複数の電圧信号の各々が、前記複数のＬＥＤドライバ回路のうちの対応する１つを通るそれぞれの出力電流を表す、電流・電圧コンバーター回路と、
前記複数の電圧信号を比較するように前記電流・電圧コンバーター回路に結合された比較回路と、
前記比較回路と前記複数のＬＥＤドライバ回路とに結合された調節回路であって、前記複数のＬＥＤドライバ回路を通るそれぞれの前記出力電流の各々が実質的に等しくなるように、前記比較回路に応答して前記複数のＬＥＤドライバ回路をトリミングするように、前記調節回路が構成されている、調節回路と、
を備える、電流一致回路。
【請求項２】
前記複数の電圧信号が、前記複数のＬＥＤドライバ回路のうちの第１のＬＥＤドライバ回路を通る基準出力電流を表す基準電圧信号を含み、
前記複数の電圧信号が、前記複数のＬＥＤドライバ回路のうちの第２のＬＥＤドライバ回路を通る第２の出力電流を表す第２の電圧信号をさらに含み、
前記調節回路が、前記基準電圧信号と前記第２の電圧信号との比較に応答して、前記複数のＬＥＤドライバ回路のうちの前記第２のＬＥＤドライバ回路をトリミングするように構成されている、
請求項１に記載の電流一致回路。
【請求項３】
前記複数の電圧信号が、前記複数のＬＥＤドライバ回路のうちの第３のドライバ回路を通る第３の出力電流を表す第３の電圧信号をさらに含み、
前記調節回路が、前記基準電圧信号と前記第３の電圧信号との比較に応答して、前記複数のＬＥＤドライバ回路のうちの前記第３のドライバ回路をトリミングするように構成されている、
請求項２に記載の電流一致回路。
【請求項４】
前記調節回路が、
前記第２の電圧信号と前記第３の電圧信号とのうちのどの１つが前記基準電圧信号と比較されるかを選択するように前記電流・電圧コンバーター回路に結合された選択回路と、
クロック信号に応答してカウント値を生成するように構成されたカウンター回路と、
前記比較回路に結合されたエッジ検出回路であって、前記エッジ検出回路が、前記比較回路が第１の状態から第２の状態に遷移したことに応答して遷移信号を生成する、エッジ検出回路と、
前記複数のＬＥＤドライバ回路をトリミングするために前記カウント値を記憶するように構成されたレジスタであって、前記複数のＬＥＤドライバ回路を通るそれぞれの前記出力電流の各々が実質的に等しくなるように、前記レジスタに記憶された前記カウント値に対応した複数のトリミング信号を生成するように構成された、レジスタと、
を備える、
請求項３に記載の電流一致回路。
【請求項５】
前記第１のＬＥＤドライバ回路が、
前記基準出力電流が通されて伝導される基準負荷に結合される第１のカスコード回路と、
前記第１のカスコード回路に結合された第１のスケール調整されたカスコード回路であって、前記基準出力電流を表すスケール調整された基準出力電流が、前記第１のスケール調整されたカスコード回路を通して伝導され、前記第１のスケール調整されたカスコード回路が、前記電流・電圧コンバーター回路に結合された、第１のスケール調整されたカスコード回路と、
を備える、
請求項２に記載の電流一致回路。
【請求項６】
前記第１のＬＥＤドライバ回路が、
第２のトリミング電流源に結合された第１のトリミング電流源であって、前記第１のトリミング電流源と前記第２のトリミング電流源とを通して伝導される第１のトリミング電流が、前記第１のトリミング電流源と前記第２のトリミング電流源とに結合された第１のトリミング信号に応答するように構成されている、第１のトリミング電流源と、
前記第１のトリミング電流源と前記第２のトリミング電流源との間における中間ノードに結合された第１の入力を含む第１の演算増幅器であって、前記第１の演算増幅器が、基準電圧を受信するように構成された第２の入力を含み、前記第１の演算増幅器が、前記第１のカスコード回路と前記第１のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、前記第１のカスコード回路と前記第１のスケール調整されたカスコード回路との第２の制御端子が、バイアス電圧を受信するように構成されている、第１の演算増幅器と、
をさらに備える、
請求項５に記載の電流一致回路。
【請求項７】
前記第１のＬＥＤドライバ回路が、前記第１のトリミング電流源と前記第２のトリミング電流源との間における前記中間ノードに結合された第１の端部を含む第１のトリミング抵抗器をさらに備え、
前記第１のトリミング抵抗器が、前記第１のカスコード回路の中間ノードと前記第１のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
請求項６に記載の電流一致回路。
【請求項８】
前記第１のＬＥＤドライバ回路が、
設定信号に応答して基準電流を伝導するように構成された基準電流源と、
前記基準電流を伝導するように前記基準電流源に結合された第１のトランジスタであって、前記バイアス電圧が、前記基準電流源と前記第１のトランジスタとの間における中間ノードにおいて生成される、第１のトランジスタと、
前記基準電流を伝導するように前記第１のトランジスタに結合された第２のトランジスタであって、前記基準電圧が、前記第１のトランジスタと前記第２のトランジスタとの間における中間ノードにおいて生成される、第２のトランジスタと、
をさらに備える、
請求項６に記載の電流一致回路。
【請求項９】
前記第２のＬＥＤドライバ回路が、
前記第２の出力電流が通されて伝導される第２の負荷に結合される第２のカスコード回路と、
前記第２のカスコード回路に結合された第２のスケール調整されたカスコード回路であって、前記第２の出力電流を表す第２のスケール調整された出力電流が、前記第２のスケール調整されたカスコード回路を通して伝導され、前記第２のスケール調整されたカスコード回路が、前記電流・電圧コンバーター回路に結合されている、第２のスケール調整されたカスコード回路と、
を備える、
請求項２に記載の電流一致回路。
【請求項１０】
前記第２のＬＥＤドライバ回路が、
第４のトリミング電流源に結合された第３のトリミング電流源であって、前記第３のトリミング電流源と前記第４のトリミング電流源とを通して伝導される第２のトリミング電流が、前記第３のトリミング電流源と前記第４のトリミング電流源とに結合された第２のトリミング信号に応答するように構成されている、第３のトリミング電流源と、
前記第１のＬＥＤドライバ回路により生成されたバイアス電圧を受信するように構成された、および、前記第３のトリミング電流源と前記第４のトリミング電流源との間における中間ノードに結合された第１の入力を含む第２の演算増幅器であって、前記第２の演算増幅器が、前記第１のＬＥＤドライバ回路により生成された基準電圧を受信するように構成された第２の入力を含み、前記第２の演算増幅器が、前記第２のカスコード回路と前記第２のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、前記第２のカスコード回路と前記第２のスケール調整されたカスコード回路との第２の制御端子が、前記バイアス電圧を受信するように構成されている、第２の演算増幅器と、
をさらに備える、
請求項９に記載の電流一致回路。
【請求項１１】
前記第２のＬＥＤドライバ回路が、前記第３のトリミング電流源と前記第４のトリミング電流源との間における前記中間ノードに結合された第１の端部を含む第２のトリミング抵抗器をさらに備え、
前記第２のトリミング抵抗器が、前記第２のカスコード回路の中間ノードと前記第２のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
請求項１０に記載の電流一致回路。
【請求項１２】
複数のＬＥＤ負荷を通るそれぞれの前記出力電流の各々が実質的に等しくなるように、複数の発光ダイオード（ＬＥＤ）負荷が前記複数のＬＥＤドライバ回路に結合されている、
請求項１に記載の電流一致回路。
【請求項１３】
前記複数のＬＥＤドライバ回路に結合されたグローバルバイアス回路をさらに備え、
前記グローバルバイアス回路が、前記複数のＬＥＤドライバ回路の利得を個々に調節するために、外部基準信号に応答して、第１のバイアス信号と第２のバイアス信号と第３のバイアス信号とを生成するように構成されている、
請求項１に記載の電流一致回路。
【請求項１４】
一次制御回路と、
前記一次制御回路に結合された二次制御回路であって、前記二次制御回路が、複数の負荷を駆動するように構成されており、前記二次制御回路が、電流一致回路を含む、二次制御回路と、
を備え、
前記電流一致回路が、
複数のＬＥＤ（発光ダイオード）ドライバ回路であって、前記複数のＬＥＤドライバ回路の各々が、前記複数の負荷のうちの対応する１つに結合されている、複数のＬＥＤドライバ回路と、
複数の電圧信号を生成するように前記複数のＬＥＤドライバ回路に結合された電流・電圧コンバーター回路であって、前記複数の電圧信号の各々が、前記複数のＬＥＤドライバ回路のうちの対応する１つを通るそれぞれの出力電流を表す、電流・電圧コンバーター回路と、
前記複数の電圧信号を比較するように前記電流・電圧コンバーター回路に結合された比較回路と、
前記比較回路と前記複数のＬＥＤドライバ回路とに結合された調節回路であって、前記複数のＬＥＤドライバ回路を通るそれぞれの前記出力電流の各々が実質的に等しくなるように、前記比較回路に応答して前記複数のＬＥＤドライバ回路をトリミングするように前記調節回路が構成されている、調節回路と、
を備える、
電力コンバーター制御装置。
【請求項１５】
前記複数の電圧信号が、前記複数のＬＥＤドライバ回路のうちの第１のＬＥＤドライバ回路を通る基準出力電流を表す基準電圧信号を含み、
前記複数の電圧信号が、前記複数のＬＥＤドライバ回路のうちの第２のＬＥＤドライバ回路を通る第２の出力電流を表す第２の電圧信号をさらに含み、
前記調節回路が、前記基準電圧信号と前記第２の電圧信号との比較に応答して、前記複数のＬＥＤドライバ回路のうちの前記第２のＬＥＤドライバ回路をトリミングするように構成されている、
請求項１４に記載の電力コンバーター制御装置。
【請求項１６】
前記複数の電圧信号が、前記複数のＬＥＤドライバ回路のうちの第３のドライバ回路を通る第３の出力電流を表す第３の電圧信号をさらに含み、
前記調節回路が、前記基準電圧信号と前記第３の電圧信号との比較に応答して、前記複数のＬＥＤドライバ回路のうちの前記第３のドライバ回路をトリミングするように構成されている、
請求項１５に記載の電力コンバーター制御装置。
【請求項１７】
前記調節回路が、
前記第２の電圧信号と前記第３の電圧信号とのうちのどの１つが前記基準電圧信号と比較されるかを選択するように前記電流・電圧コンバーター回路に結合された選択回路と、
クロック信号に応答してカウント値を生成するように構成されたカウンター回路と、
前記比較回路に結合されたエッジ検出回路であって、前記エッジ検出回路が、前記比較回路が第１の状態から第２の状態に遷移したことに応答して遷移信号を生成する、エッジ検出回路と、
前記複数のＬＥＤドライバ回路をトリミングするために前記カウント値を記憶するように構成されたレジスタであって、および、前記複数のＬＥＤドライバ回路を通るそれぞれの前記出力電流の各々が実質的に等しくなるように、前記レジスタに記憶された複数の前記カウント値に対応したトリミング信号を生成するように構成された、レジスタと、
を備える、
請求項１６に記載の電力コンバーター制御装置。
【請求項１８】
前記レジスタが、不揮発性メモリから複数の選択信号を受信するように構成されており、
前記選択信号が、前記複数のＬＥＤドライバ回路をトリミングするために使用される前記カウント値を含む、
請求項１７に記載の電力コンバーター制御装置。
【請求項１９】
前記不揮発性メモリが、外部製造試験器回路に結合されており、
前記外部製造試験器回路が、前記不揮発性メモリに前記複数の選択信号を記憶するためにプログラミング信号を生成する、
請求項１８に記載の電力コンバーター制御装置。
【請求項２０】
前記第１のＬＥＤドライバ回路が、
前記基準出力電流が通されて伝導される基準負荷に結合されるように構成された第１のカスコード回路と、
前記第１のカスコード回路に結合されるように構成された第１のスケール調整されたカスコード回路であって、前記基準出力電流を表すスケール調整された基準出力電流が、前記第１のスケール調整されたカスコード回路を通して伝導され、前記第１のスケール調整されたカスコード回路が、前記電流・電圧コンバーター回路に結合されている、第１のスケール調整されたカスコード回路と、
を備える、
請求項１５に記載の電力コンバーター制御装置。
【請求項２１】
前記第１のＬＥＤドライバ回路が、
第２のトリミング電流源に結合された第１のトリミング電流源であって、前記第１のトリミング電流源と前記第２のトリミング電流源とを通して伝導される第１のトリミング電流が、前記第１のトリミング電流源と前記第２のトリミング電流源とに結合された第１のトリミング信号に応答するように構成されている、第１のトリミング電流源と、
前記第１のトリミング電流源と前記第２のトリミング電流源との間における中間ノードに結合された第１の入力を含む第１の演算増幅器であって、前記第１の演算増幅器が、基準電圧を受信するように構成された第２の入力を含み、前記第１の演算増幅器が、前記第１のカスコード回路と前記第１のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、前記第１のカスコード回路と前記第１のスケール調整されたカスコード回路との第２の制御端子が、バイアス電圧を受信するように構成されている、第１の演算増幅器と、
をさらに備える、
請求項２０に記載の電力コンバーター制御装置。
【請求項２２】
前記第１のＬＥＤドライバ回路が、前記第１のトリミング電流源と前記第２のトリミング電流源との間における前記中間ノードに結合された第１の端部を含む第１のトリミング抵抗器をさらに備え、
前記第１のトリミング抵抗器が、前記第１のカスコード回路の中間ノードと前記第１のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
請求項２１に記載の電力コンバーター制御装置。
【請求項２３】
前記第１のＬＥＤドライバ回路が、
設定信号に応答して基準電流を伝導するように構成された基準電流源と、
前記基準電流を伝導するように前記基準電流源に結合された第１のトランジスタであって、前記バイアス電圧が、前記基準電流源と前記第１のトランジスタとの間における中間ノードにおいて生成される、第１のトランジスタと、
前記基準電流を伝導するように前記第１のトランジスタに結合された第２のトランジスタであって、前記基準電圧が、前記第１のトランジスタと前記第２のトランジスタとの間における中間ノードにおいて生成される、第２のトランジスタと、
をさらに備える、
請求項２２に記載の電力コンバーター制御装置。
【請求項２４】
前記第２のＬＥＤドライバ回路が、
前記第２の出力電流が通されて伝導される第２の負荷に結合される第２のカスコード回路と、
前記第２のカスコード回路に結合された第２のスケール調整されたカスコード回路であって、前記第２の出力電流を表す第２のスケール調整された出力電流が、前記第２のスケール調整されたカスコード回路を通して伝導され、前記第２のスケール調整されたカスコード回路が、前記電流・電圧コンバーター回路に結合されている、第２のスケール調整されたカスコード回路と、
を備える、
請求項１５に記載の電力コンバーター制御装置。
【請求項２５】
前記第２のＬＥＤドライバ回路が、
第４のトリミング電流源に結合された第３のトリミング電流源であって、前記第３のトリミング電流源と前記第４のトリミング電流源とを通して伝導される第２のトリミング電流が、前記第３のトリミング電流源と前記第４のトリミング電流源とに結合された第２のトリミング信号に応答するように構成されている、第３のトリミング電流源と、
前記第１のＬＥＤドライバ回路により生成されたバイアス電圧を受信するように構成された、および、前記第３のトリミング電流源と前記第４のトリミング電流源との間における中間ノードに結合された第１の入力を含む第２の演算増幅器であって、前記第２の演算増幅器が、前記第１のＬＥＤドライバ回路により生成された基準電圧を受信するように構成された第２の入力を含み、前記第２の演算増幅器が、前記第２のカスコード回路と前記第２のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、前記第２のカスコード回路と前記第２のスケール調整されたカスコード回路との第２の制御端子が、前記バイアス電圧を受信するように構成されている、第２の演算増幅器と、
をさらに備える、
請求項２４に記載の電力コンバーター制御装置。
【請求項２６】
前記第２のＬＥＤドライバ回路が、前記第３のトリミング電流源と前記第４のトリミング電流源との間における前記中間ノードに結合された第１の端部を含む第２のトリミング抵抗器をさらに備え、
前記第２のトリミング抵抗器が、前記第２のカスコード回路の中間ノードと前記第２のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
請求項２５に記載の電力コンバーター制御装置。
【請求項２７】
複数の発光ダイオード（ＬＥＤ）負荷を通るそれぞれの前記出力電流の各々が実質的に等しくなるように、前記複数の負荷が前記複数のＬＥＤ負荷を備える、
請求項１４に記載の電力コンバーター制御装置。
【請求項２８】
前記電流一致回路が、グローバルバイアス回路をさらに備え、
前記グローバルバイアス回路が、前記複数のＬＥＤドライバ回路に結合されており、
前記グローバルバイアス回路が、前記複数のＬＥＤドライバ回路の利得を個々に調節するために、外部基準信号に応答して、第１のバイアス信号と第２のバイアス信号と第３のバイアス信号とを生成するように構成されている、
請求項１４に記載の電力コンバーター制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１８年６月１９日に出願された米国仮特許出願第６２／６８７，００１号の優先権を主張し、同出願の内容が参照により全体として本明細書に組み込まれる。
【０００２】
本発明は、概して電流一致回路に関し、より具体的には、複数の一致した電流を駆動する回路を含む電力コンバーターに関する。
【背景技術】
【０００３】
モニターおよびテレビジョンなどの多くのディスプレイパネル技術が、光源により提供されるバックライト照射を必要とする。白色発光ダイオード（ＬＥＤ：ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ）の複数のストリングが、場合によっては、このようなディスプレイのためのバックライト照射を提供するために使用される。ＬＥＤストリングは、複数の低電圧の、または、単一のより高い電圧のＬＥＤ列の形態で提供され得る。バックライトに対する要求は幅広く、異なる複数のストリング、異なるストリング長、異なる最大ＬＥＤ電流をともなう異なる電圧、および出力の直接的なパルス幅変調を介して、または直流電流（ＤＣ：ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）調光を介して調光される能力のサポートを要求する。
【０００４】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様の参照符号は、別段の指定がない限り、同様の部分を示す。
【図面の簡単な説明】
【０００５】
【図１】本発明の教示による電流一致回路の一例を示すブロック図である。
【図２】本発明の教示による例示的な電流一致回路を含む電力コンバーター制御装置の一例を示すブロック図である。
【図３】本発明の教示による電流一致回路の別の例を示すブロック図である。
【図４】本発明の教示による調節回路の一例を示すブロック図である。
【図５】本発明の教示による電流一致回路に含まれる第１のＬＥＤドライバ回路の一例を示すブロック図である。
【図６】本発明の教示による電流一致回路に含まれる第２のＬＥＤドライバ回路の一例を示すブロック図である。
【図７】本発明の教示によるグローバルバイアス回路を含む電流一致回路の別の例を示すブロック図である。
【図８】本発明の教示によるグローバルバイアス回路を含む電流一致回路に含まれる第１のＬＥＤドライバ回路の一例を示すブロック図である。
【図９】本発明の教示による電流一致回路に含まれる第２のＬＥＤドライバ回路の別の例を示すブロック図である。
【図１０】本発明の教示による、負荷に電力を提供する、およびＬＥＤ負荷を校正し得る制御装置を含む電力コンバーターの一例を示す。
【発明を実施するための形態】
【０００６】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれること、および、一定の縮尺で描かれるとは限らないことを理解する。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくならないように、描かれない。
【０００７】
電力コンバーターに含まれる電流一致回路の例が、本明細書において説明される。以下の説明では、本発明を十分に理解してもらうために、多くの特定の詳細事項が記載される。しかし、本発明を実施する際に特定の詳細事項が使用されるとは限らないことが、当業者に明らかである。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されていない。
【０００８】
本明細書中での「一実施形態」、「実施形態」、「一例」、または「例」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所における「一実施形態において」、「実施形態において」、「一例」、または「例」という表現の使用は、すべてが同じ実施形態または例に関係するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切なコンポーネントに含まれ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることと、図面が一定の縮尺で描かれるとは限らないこととが理解される。
【０００９】
基準電流負荷とともに複数の電流負荷を校正し得る電流一致回路の例が、本明細書において説明される。電力コンバーターにおいて、電力コンバーター制御装置は、電流または電圧などの負荷に対する出力特性を調節し得る。一例において、電流一致回路は、複数のＬＥＤ（発光ダイオード）ドライバに使用され得る。別の一例において、電流一致回路は、異なる用途のための複数のドライバに使用され得る。電力コンバーターは、ＬＥＤストリングなどの負荷に出力電圧を提供し得る。理想的な場合において、各ＬＥＤストリングの順電圧は同じであり、各ＬＥＤストリングにおける電流も同じである。しかし、ＬＥＤストリングの非理想的な状況が、ＬＥＤストリングのＬＥＤにわたる順電圧降下が変動することをもたらし得、従って、このことが、ＬＥＤストリングを通る電流が変動することを同様にもたらし得る。コンピュータディスプレイなどの、バックライト照射のためにＬＥＤストリングを使用する用途の場合、個々のＬＥＤストリングの電流の不一致は、バックライトの明度の非一様さをもたらし得る。ディスプレイに対する一様なバックライト照射を改善するために、バックライト照射を提供するＬＥＤストリングにおける電流は、互いに対してできる限り近く一致させられなければならない。言い換えると、各ＬＥＤストリングの非理想的な状況は非一定であり得るが、各ＬＥＤストリングの電流が特定の公差またはパーセント内である限り、ＬＥＤストリングの明度は、ディスプレイにわたって同じに見受けられ得る。一例において、ＬＥＤストリングの電流は、２〜３％以下の中で互いに一致しなければならない。
【００１０】
一例において、ＬＥＤストリングを通る電流は、試験またはトリミング（調整）段階中、相対的に一致させられるように校正され得る。第１のＬＥＤストリングを通る電流は、一様なバックライト照射を提供するために、実質的に等しくなるように、ディスプレイにおける他のＬＥＤストリングを通る電流を校正するために、基準電流として使用され得る。例示のために、図１は、本発明の教示による電流一致回路１０５の一例を示すブロック図である。図示された例に示されるように、電流一致回路１０５は、基準ドライバ回路１０６と第２のＬＥＤドライバ回路１０７とを含む複数のＬＥＤドライバ回路を含む。基準ドライバ回路１０６は第１のＬＥＤドライバ回路とも呼ばれ得る。一例において、第１のＬＥＤドライバ回路１０６は、ＬＥＤストリング１０１を通して基準電流ＩＬＥＤ１２７を駆動するように構成されており、第２のＬＥＤドライバ回路１０７は、ＬＥＤストリング１０２を通して第２の電流ＩＬＥＤ２  １２４を駆動するように構成されている。従って、図１において、第１のＬＥＤドライバ回路１０６は、基準ＬＥＤドライバ回路１０６とも表記され得、第２のＬＥＤドライバ回路１０７は、第２のドライバ回路１０７とも呼ばれ得る。他の例において、対応するドライバ回路をともなう、より多くの追加的なＬＥＤストリングが存在し得ることが理解される。
【００１１】
示される例において、電流・電圧コンバーター（ｃｕｒｒｅｎｔ  ｔｏ  ｖｏｌｔａｇｅ  ｃｏｎｖｅｒｔｅｒ）１３７Ａと電流・電圧コンバーター１３７Ｂとを含む電流・電圧コンバーター回路が、複数のＬＥＤドライバ回路１０６および１０７に結合されており、それぞれ、複数の電圧信号ＵＲＥＦ１１５およびＵＬＥＤ２  １１２を生成する。本例において、複数の電圧信号ＵＲＥＦ１１５およびＵＬＥＤ２  １１２の各々が、複数のＬＥＤドライバ回路１０６および１０７のうちの対応する１つを通した、それぞれの出力電流ＩＬＥＤ１２７およびＩＬＥＤ２  １２４を表す。本例において、電圧信号ＵＲＥＦ１１５は、第１のＬＥＤドライバ回路１０６を通る出力電流ＩＬＥＤ１２７として示される基準出力電流を表す基準電圧信号であり、電圧信号ＵＬＥＤ２  １１２は、第２のＬＥＤドライバ回路１０７を通る出力電流ＩＬＥＤ２  １２４として示される第２の出力電流を表す第２の電圧信号である。
【００１２】
比較回路１０４は、電流・電圧コンバーター１３７Ａと１３７Ｂとに結合されており、複数の電圧信号ＵＲＥＦ１１５とＵＬＥＤ２  １１２とを比較するように構成されている。図示された例に示されるように、調節回路１１４が、比較回路１０４と複数のＬＥＤドライバ回路の第２のＬＥＤドライバ回路１０７とに結合されている。図示された例において、調節回路１１４は、複数のＬＥＤドライバ回路１０６および１０７を通るそれぞれの出力電流ＩＬＥＤ１２７およびＩＬＥＤ２  １２４の各々が実質的に等しくなるように、比較回路１０４に応答して、複数のＬＥＤドライバ回路の第２のＬＥＤドライバ回路１０７をトリミングするように構成されている。
【００１３】
示される例において、第１のＬＥＤドライバ回路１０６は、ローカル戻り１２４に結合されたカレントミラー１１９を含む。カレントミラー１１９は、設定信号ＵＳＥＴ１５９に応答して設定されるように構成されている。設定信号ＵＳＥＴ１５９は、カレントミラー１１９の利得をどの程度調節するかを決定する複数ビット信号であり得る。カレントミラー１１９は、出力電流ＩＬＥＤ１２７を駆動するように構成されており、カレントミラー信号ＵＭＲ１  １６１を電流・電圧コンバーター１３７Ａに出力するように構成されている。
【００１４】
第２のドライバ回路１０７は、ローカル戻り１２４に結合された組み合わされた電流源／シンク１０８に結合されたカレントミラー１２０を含む。電流源／シンク１０８は、調節回路１１４から受信されたトリミング信号ＵＴＲＩＭ１８７に応答して調節されるように構成されている。カレントミラー１２０は、出力電流ＩＬＥＤ２  １２４を駆動するように構成されており、カレントミラー信号ＵＭＲ２  １６２を電流・電圧コンバーター１３７Ｂに出力するように構成されている。
【００１５】
一例において、比較回路１０４は、電圧信号ＵＲＥＦ１１５と電圧信号ＵＬＥＤ２  １１２との比較に応答して、校正信号ＵＣ１１６を出力するように結合されている。エッジ検出回路１１３は、比較回路１０４に結合されている。エッジ検出回路１１３は、比較回路１０４が第１の状態から第２の状態に遷移したとき、遷移信号ＵＴ１１８を生成するように構成されている。一例において、エッジ検出回路１１３は、調節回路１１４に含まれ得る。図１において、エッジ検出回路１１３は、例示を目的として、調節回路１１４の外側に示される。他の例において、エッジ検出回路１１３は、調節回路１１４の一部であり得る。
【００１６】
動作中、比較回路１０４は、反転端子において電圧信号ＵＬＥＤ２  １１２を受信し、非反転端子において電圧信号ＵＲＥＦ１１５を受信する。比較回路１０４は、電圧信号ＵＲＥＦ１１５が電圧信号ＵＬＥＤ２  １１２より大きいか否かを判定して、校正信号ＵＣ１１６を生成する。
【００１７】
一例において、電圧信号ＵＲＥＦ１１５が電圧信号ＵＬＥＤ２  １１２より大きい場合、比較回路１０４の第１の状態は、論理ハイであり得る。エッジ検出回路１１３は、比較回路１０４が論理ハイから論理ローに遷移したとき、比較回路１０４が第１の状態から第２の状態に遷移したときだと特定し得る。エッジ検出回路１１３は、比較回路１０４が第１の状態から第２の状態に遷移したことに応答して、遷移信号ＵＴ１１８を生成する。遷移信号ＵＴ１１８は、電圧信号ＵＲＥＦ１１５が電圧信号ＵＬＥＤ２  １１２以下であることを示す。
【００１８】
別の一例において、電圧信号ＵＲＥＦ１１５が電圧信号ＵＬＥＤ２  １１２未満であるとき、比較回路１０４の第１の状態が論理ローであり得る。エッジ検出回路１１３は、比較回路１０４が論理ローから論理ハイに遷移したとき、比較回路１０４が第１の状態から第２の状態に遷移したときだと特定し得る。エッジ検出回路１１３は、比較回路１０４が第１の状態から第２の状態に遷移したことに応答して、遷移信号ＵＴ１１８を生成する。遷移信号ＵＴ１１８は、電圧信号ＵＲＥＦ１１５が電圧信号ＵＬＥＤ２  １１２未満ではないことを示す。
【００１９】
他の例において、代替的に、出力電流ＩＬＥＤ１２７とＩＬＥＤ２  １２４とを比較するために電流比較器が使用され得、電流・電圧コンバーター１３７Ａと１３７Ｂが不要であり得ることが理解される。比較回路１０４が状態を遷移しない場合、選択された範囲の電流源／シンク１０８が、２つのＬＥＤストリングを校正することができないことが理解される。この例において、バイアス回路１４２は、電流源／シンクを調節するために、範囲のプロファイルを増加させるために含まれ得る。他の例において、バイアス回路１４２は、任意選択的であり得る。バイアス回路１４２は、構成信号ＵＣＯ１１１を使用して制御され得る。
【００２０】
図示された例において、調節回路１１４は、校正信号ＵＣ１１６、遷移信号ＵＴ１１８を受信し、トリミング信号ＵＴＲＩＭ１８７を生成する。示される例において、トリミング信号ＵＴＲＩＭ１８７は、出力電流ＩＬＥＤ１２７と出力電流ＩＬＥＤ２  １２４とが一致するまで、比較回路１０４に応答して、第２のＬＥＤドライバ回路１０７に含まれる電流源／シンク１０８を調節するように構成されている。他の例において、校正信号ＵＣ１１６、遷移信号ＵＴ１１８は、図２に示されるように、例えば、製造試験器回路により外部から監視され得る。
【００２１】
他の例において、互いに一致した２つより多いＬＥＤストリングが存在し得る。この場合、調節回路は、電流・電圧コンバーターおよび比較回路と同じ電流に一致させられる追加的な１つまたは複数のストリングを選択し得、このことは、ＬＥＤストリングが共通となるので、ＬＥＤストリングの不一致に対する寄与をすべて取り除き得る。調節回路は、漸増的（インクリメントされる）ステップにおいて、ＬＥＤストリングの出力電流のすべてが実質的に等しくなるまで、基準出力電流との関係において複数のＬＥＤドライバ回路の各々に対処し得る。
【００２２】
図２は、本発明の教示による例示的な電流一致回路２０５を含む電力コンバーター制御装置２２１の一例を示すブロック図である。図２の電流一致回路２０５は、図１の電流一致回路１０５の一例であり得、さらに、以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。図２に示される例に示されるように、電力コンバーター制御装置２２１は、二次制御回路２２７を含む。二次制御回路２２７は、負荷２０１、２０２、および負荷２０３を含む複数の負荷を駆動するように構成されている。負荷２０１、２０２および２０３は、試験電圧ＶＴＥＳＴ２３５を供給される。一例において、負荷２０１、２０２、および２０３はＬＥＤストリングであり、このＬＥＤストリングを通して、出力電流ＩＬＥＤ２２２、ＩＬＥＤ２  ２２３、およびＩＬＥＤＮ２２４が、ディスプレイに対する一様なバックライト照射を提供するように駆動される。一例において、二次制御回路２２７は、不揮発性メモリ２２５に結合されて複数の選択信号Ｓ０  ２３３〜ＳＮ２３４を受信する電流一致回路２０５を含む。
【００２３】
一例において、製造試験器回路２２６は、試験および校正段階中にＬＥＤストリング、または負荷２０１、２０２、および２０３を通して駆動される出力電流ＩＬＥＤ２２２、ＩＬＥＤ２  ２２３、およびＩＬＥＤＮ２２４を試験および校正するために、二次制御回路２２７に結合されている。一例において、ＬＥＤストリング２０２およびＬＥＤストリング２０３がＬＥＤストリング２０１に対して校正されるように、ＬＥＤストリング２０１は、基準ＬＥＤストリングと呼ばれ得る。他の例において、ＬＥＤストリング２０２またはＬＥＤストリング２０３が基準ＬＥＤストリングであり得ることが理解される。一例において、製造試験器回路２２６は、電流一致回路２０５から校正信号ＵＣ２１６と遷移信号ＵＴ２１８とカウント信号ＵＣＯＵＮＴ２３１とを受信するように構成されており、製造試験器回路２２６は、不揮発性メモリ２２５に複数の選択信号Ｓ０  ２３３〜ＳＮ２３４を記憶させるために、カウント信号ＵＣＯＵＮＴ２３１に応答して、リセット信号ＵＲＥＳＥＴ２４９と対応するプログラム信号ＵＰＲ２３２とを生成する。カウント信号ＵＣＯＵＮＴ２３１、リセット信号ＵＲＥＳＥＴ２４９、校正信号ＵＣ２１６、遷移信号ＵＴ２１８は、別々の信号線として示されるが、これらの信号線は、シリアルバスインターフェースを介して電流一致回路２０５に結合され得ることが理解される。
【００２４】
動作の一例において、製造試験器回路２２６は、ＬＥＤストリング２０１の電流がＬＥＤストリング２０２に一致するときを監視し得る。校正が始まる前、電流一致回路２０５内におけるカウンター回路が、リセット信号ＵＲＥＳＥＴ２４９によりリセットされる。ＬＥＤストリング２０１およびＬＥＤストリング２０２の電流が同じであるか否かを特定するために、電流一致２０５回路が校正信号ＵＣ２１６を出力する。校正信号ＵＣ２１６は、ＬＥＤストリング２０２が基準ＬＥＤストリング２０１より上方にあるか下方にあるかを示すサインビットと呼ばれ得る。カウント信号ＵＣＯＵＮＴ２３１は連続的にカウントアップし、製造試験器回路２２６により監視される。遷移信号ＵＴ２１８が生成されたとき、カウント信号ＵＣＯＵＮＴ２３１が製造試験器回路２２６により記憶される。ＬＥＤストリング２０３に対して基準ＬＥＤストリング２０１を校正するために、電流一致回路２０５内におけるカウンターがリセット信号ＵＲＥＳＥＴ２４９により再度リセットされる。一例において、各遷移信号ＵＴ２３１が受信された後、カウント信号ＵＣＯＵＮＴ２３１がプログラム信号ＵＰＲ２３２により不揮発性メモリ２２５にプログラムされ得る。他の例において、すべてのＬＥＤストリングが校正された後、複数のカウント信号がプログラムされ得る。
【００２５】
一例において、複数の選択信号Ｓ０  ２３３〜ＳＮ２３４が、プログラミング信号ＵＰＲ２３２に応答して生成される。以下でさらに詳細に説明されるように、レジスタ回路（図２に示されない）が、電流一致回路２０５に含まれ、不揮発性メモリ２２５から複数の選択信号Ｓ０  ２３３〜ＳＮ２３４を受信するように構成される。一例において、本発明の教示により、複数のＬＥＤストリング２０１、２０２、および２０３を通るそれぞれの出力電流ＩＬＥＤ２２２、ＩＬＥＤ２  ２２３、およびＩＬＥＤＮ２２４の各々が実質的に等しくなるように、不揮発性メモリ２２５に記憶されたカウント値が、電流一致回路２０５に含まれる複数のＬＥＤドライバ回路をトリミングするために使用される。
【００２６】
図３は、本発明の教示による電流一致回路３０５の別の例を示すブロック図である。図３の電流一致回路３０５は、図１の電流一致回路１０５または図２の電流一致回路２０５の一例であり得、さらに、以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。図３に示される例に示されるように、電流一致回路３０５は、図３においてＬＥＤドライバ１  ３０６、ＬＥＤドライバ２  ３０７、およびＬＥＤドライバＮ３３６という符号の付いた複数のＬＥＤドライバ回路を含む。ドライバＮ３３６のＮは、ＬＥＤドライバ回路およびＬＥＤストリングの数を表す。複数のＬＥＤドライバ回路の各々が、それぞれの出力電流ＩＬＥＤ３２７、ＩＬＥＤ２  ３２８、およびＩＬＥＤＮ３２９を駆動するように構成されている。
【００２７】
電流・電圧コンバーター回路３３７Ａと電流・電圧コンバーター３３７Ｂとを含む電流・電圧コンバーター回路は、複数のＬＥＤドライバ回路、ＬＥＤドライバ１  ３０６、ＬＥＤドライバ２  ３０７、およびＬＥＤドライバＮ３３６に結合されており、複数の電圧信号ＵＬＥＤ１  ３４３〜ＵＬＥＤＮ３４４を生成する。複数の電圧信号ＵＬＥＤ１  ３４３〜ＵＬＥＤＮ３４４の各々が、複数のＬＥＤドライバ回路、ドライバ１  ３０６、ＬＥＤドライバ２  ３０７、およびドライバＮ３３６のうちの対応する１つを通したそれぞれの出力電流ＩＬＥＤ３２７、ＩＬＥＤ２  ３２８、およびＩＬＥＤＮ３２９を表す。
【００２８】
比較回路３０４は、電流・電圧コンバーター回路３３７Ａおよび３３７Ｂに結合されており、複数の電圧信号ＵＬＥＤ１  ３４３〜ＵＬＥＤＮ３４４を比較するように構成されている。図３に示される例において、電流・電圧コンバーター回路３３７Ａは、ＬＥＤドライバ１  ３０６に結合されたカレントミラー信号ＵＭＲ１  ３６１に応答して、基準電圧信号ＵＬＥＤ１  ３４３を生成するように構成されている。他の例において、ＬＥＤドライバ１  ３０６は、第１のドライバ回路３０６と呼ばれ得る。
【００２９】
図３に示される例において、調節回路３１４は、第２の電圧信号ＵＬＥＤ２（図示されない）および第３の電圧信号ＵＬＥＤＮ３４４のうちのどの１つが、基準電圧信号ＵＬＥＤ１  ３４３と比較されるために電流・電圧コンバーター３３７Ｂにより生成されるかを選択するための、電流・電圧コンバーター３３７Ｂに結合されたスイッチ３４５とスイッチ３４６とを含む選択回路を含む。図示された例において、調節回路３１４は、スイッチ３４５または３４６のうちのどの１つが閉じられるかを制御するスイッチ制御信号Ｄ１  ３８８およびＤ２  ３８９を生成する。本例においてスイッチ３４５または３４６のうちの１つのみが、一時点において閉じられる。スイッチ３４５が閉じられた場合、電流・電圧コンバーター３３７ＢがＬＥＤドライバ２  ３０７にカレントミラー信号ＵＭＲ２  ３６２を提供するように構成される。スイッチ３４６が閉じられた場合、電流・電圧コンバーター３３７ＢがＬＥＤドライバＮ３３６にカレントミラー信号ＵＭＲＮ３６３を提供するように構成される。この場合、電流・電圧コンバーター３３７Ｂは、基準電圧信号ＵＬＥＤ１  ３４３との比較のために比較回路３０４に電圧信号ＵＬＥＤＮ３４４を生成するように構成される。
【００３０】
図示された例において、調節回路３１４は、比較回路３０４に結合されており、校正信号ＵＣ３１６を受信する。加えて、調節回路３１４は、図２において説明されているように、不揮発性メモリから複数の選択信号Ｓ０  ３３３〜ＳＮ３３４を受信するようにさらに構成されている。図示された例において、調節回路３１４は、カウント信号ＵＣＯＵＮＴ３３１、遷移信号ＵＴ３１８、リセット信号ＵＲＥＳＥＴ３５０、ドライバ回路１  ３０６により受信されるように構成された設定信号ＵＳＥＴ３５９、および、トリミング信号ＵＴＲ１  ３５２、トリミング信号ＵＴＲ２  ３５３、およびトリミング信号ＵＴＲＮ３５４を含む複数のトリミング信号を生成するように構成されている。一例において、リセット信号ＵＲＥＳＥＴ３５０は、カウント信号ＵＣＯＵＮＴ３３１に対するカウント値を特定する前に、各校正動作の始めに、開始値を初期化するためにアサートされ得る。動作中、複数のＬＥＤドライバ回路、ＬＥＤドライバ１  ３０６、ＬＥＤドライバ２  ３０７、およびドライバＮ３３６のうちの対応する１つを通るそれぞれの出力電流ＩＬＥＤ３２７、ＩＬＥＤ２  ３２８、およびＩＬＥＤＮ３２９の各々が、校正段階後に実質的に等しくなるように、調節回路３１４が、比較回路３０４に応答して、トリミング信号ＵＴＲ１  ３５２、トリミング信号ＵＴＲ２  ３５３、およびトリミング信号ＵＴＲＮ３５４を使用して複数のＬＥＤドライバ回路、ドライバ１  ３０６、ＬＥＤドライバ２  ３０７、およびドライバＮ３３６をトリミングするように構成されている。
【００３１】
図４は、本発明の教示による電流一致回路に含まれる調節回路４１４の一例を示すブロック図である。図４の調節回路４１４は、図３の調節回路３１４の一例、または図１の調節回路１１４の別の例であり得、さらに、以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。図示された例に示されるように、調節回路４１４は、図２における例に関して説明されるように、不揮発性メモリから複数の選択信号Ｓ０  ４３３〜ＳＮ４３４を受信するように構成されたレジスタ４３９を含む。動作中、レジスタ４３９は、復号器４３８に選択信号ＵＩＮ４８７を出力し、復号器４３８が、図３においてここまでに説明されているように、選択回路のどのスイッチ（例えば、スイッチ３４５またはスイッチ３４６）が開かれるか、および閉じられるかを制御するために使用され得るスイッチ制御信号Ｄ１  ４８８およびＤ２  ４８９を生成する。
【００３２】
レジスタ４３９は、トリミング信号ＵＴＲ１  ４５２、トリミング信号ＵＴＲ２  ４５３、およびトリミング信号ＵＴＲＮ４５４を含む複数のトリミング信号を出力するようにさらに構成されており、第１のトリミング信号ＵＴＲ１  ４５２は、第１のドライバにより駆動される第１のＬＥＤストリングに対応し、第２のトリミング信号ＵＴＲ２  ４５３は、第２のドライバにより駆動される第２のＬＥＤストリングに対応し、トリミング信号ＵＴＲＮ４５４は、第Ｎのドライバにより駆動される第ＮのＬＥＤストリングに対応する。上述のように、二次制御装置の不揮発性メモリは、図２における例に関して説明されているように、レジスタ４３９に対する情報に、各ＬＥＤストリングを校正するための適切な設定を提供し得る。レジスタ４３９は、トリミング信号値ＵＴＲ１  ４５２、ＵＴＲ２  ４５３、およびＵＴＲＮ４５４を記憶するために、選択信号Ｓ０  ４３３〜ＳＮ４３４を受信するように構成されている。レジスタ４３９は、第１のＬＥＤドライバ回路の基準電流源をどの程度調節するかを決定するための複数ビット信号であり得る設定信号ＵＳＥＴ４５９を生成するようにさらに構成されている。
【００３３】
一例において、カウンター回路４４１は、クロック信号ＵＣＬＫ４４９と遷移信号ＵＴ４１８とリセット信号ＵＲＥＳＥＴ４５０とを受信するように構成されている。図示された例において、校正段階中、通常動作中に実質的に等しくなるようにドライバ回路により駆動される出力電流を校正するように、カウンター回路４４１が使用される。一例において、リセット信号ＵＲＥＳＥＴ４５０は、カウント信号ＵＣＯＵＮＴ４３１に対するカウント値を特定する前に、各校正動作の始めに、開始値に、カウンター回路４４１を初期化するようにアサートされ得る。一例において、遷移信号ＵＴ４１８が受信されたとき、カウントすることからカウンター回路４４１を無効化するために、遷移信号ＵＴ４１８がアサートされ得る。
【００３４】
動作中、カウンター回路４４１は、クロック信号ＵＣＬＫ４４９により決定されたレートでカウントして、Ｎビットをもつカウント信号ＵＣＯＵＮＴ４３１を出力するように構成されており、ここで、Ｎはビット数を表す。一例において、カウント信号ＵＣＯＵＮＴ４３１は、インクリメントおよび／またはデクリメントされ得る。エッジ検出回路４１３は、校正信号ＵＣ４１６を受信するように、および、比較回路が第１の状態から第２の状態にスイッチングしたとき、遷移信号ＵＴ４１８を生成するように構成されている。図１において説明されているように、一例において、校正信号ＵＣ４１６の第１の状態が論理ハイである場合、第２の状態における校正信号ＵＣ４１６が論理ローであるように比較回路が遷移したとき、エッジ検出回路４１３が遷移信号ＵＴ４１８を生成する。別の一例において、校正信号ＵＣ４１６の第１の状態が論理ローである場合、第２の状態における校正信号ＵＣ４１６が論理ハイであるように比較回路１０４が遷移したとき、エッジ検出回路４１３が遷移信号ＵＴ４１８を生成する。
【００３５】
一例において、遷移信号ＵＴ４１８が生成されたとき、これは、図３に示される基準信号ＵＬＥＤ１  ３４３がもはや電圧信号ＵＬＥＤＮ３４４未満ではないことを示す。別の一例において、図３に示される基準信号ＵＬＥＤ１  ３４３は、もはや電圧信号ＵＬＥＤＮ３４４より大きいものではない。結果として得られるカウント信号ＵＣＯＵＮＴ４３１の出力値が保存され、次に、図２に示される製造試験器回路２２６などの製造試験器回路により受信され得、次に、製造試験器回路が、説明されているように不揮発性メモリ２２５にプログラミング信号ＵＰＲ２３２を出力し得る。従って、不揮発性メモリから複数の選択信号Ｓ０  ４３３〜ＳＮ４３４を介してレジスタ４３９に記憶されたカウント値は、本発明の教示によりカウンター回路により特定されたカウント値に応答して生成され得る。
【００３６】
別の一例において、調節回路４１４は、図２において説明される外部製造試験器回路および不揮発性メモリを使用せずに、レジスタ４３９をプログラムし得る。調節回路４１４は、校正信号ＵＣ４１６と遷移信号ＵＴ４１８とカウント信号ＵＣＯＵＮＴ４３１とを受信するように構成された状態機械などの回路をさらに含み得る。動作中、状態機械は、遷移信号ＵＴ４１８が受信されたとき、カウンター回路４４１がカウントすることを停止することを決定し得る。カウント信号ＵＣＯＵＮＴ４３１は、レジスタ４３９に直接プログラムされ得る。次のＬＥＤストリングを校正するために、状態機械は、リセット信号ＵＲＥＳＥＴ４５０アサートし得、カウンター回路がカウントすることを始めることを可能にする。
【００３７】
図５は、本発明の教示による電流一致回路に含まれるＬＥＤドライバ１  ５０６の一例を示すブロック図である。図５のＬＥＤドライバ回路１  ５０６は、図１のＬＥＤドライバ１回路１０６または図３のＬＥＤドライバ１  ３０６の一例であり得、さらに、以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。図示された例に示されるように、ＬＥＤドライバ１  ５０６は、例えば、図１に示されるＬＥＤストリング１０２などの負荷などの基準負荷に結合される第１のカスコード回路５６８を含み、第１のカスコード回路５６８を通して基準出力電流ＩＬＥＤ５２７が伝導される。第１のスケール調整された（ｓｃａｌｅｄ）カスコード回路５６９が、第１のカスコード回路５６８に結合されている。基準出力電流ＩＬＥＤ５２７を表す、カレントミラー信号ＵＭＲ１  ５６１としても示される、スケール調整された基準出力電流が、第１のスケール調整されたカスコード回路５６９を通して伝導される。一例において、第１のスケール調整されたカスコード回路５６９を通して伝導されたスケール調整された基準出力電流ＵＭＲ１  ５６１が、図３に示される電流・電圧コンバーター回路３３７Ａなどの電流・電圧コンバーター回路に結合されている。
【００３８】
第１のトリミング電流源ＩＴＲＩＭＰ１  ５６６が、第２のトリミング電流源ＩＴＲＩＭＮ１  ５６７に結合されている。第１のトリミング電流源ＩＴＲＩＭＰ１  ５６６と第２のトリミング電流源ＩＴＲＩＭＮ１  ５６７とを通して伝導される第１のトリミング電流は、第１のトリミング電流源ＩＴＲＩＭＰ１  ５６６および第２のトリミング電流源ＩＴＲＩＭＮ１  ５６７に結合された第１のトリミング信号ＵＴＲ１  ５５２に応答するように構成されている。一例において、第１のトリミング信号ＵＴＲ１  ５５２は、複数ビット信号であり得、この複数ビット信号において、最上位ビットが第１のトリミング電流源ＩＴＲＩＭＰ１  ５６６または第２のトリミング電流源ＩＴＲＩＭＮ１  ５６７をオンに切り替え得、残りのビットは、どれだけの電流を提供するかを特定し得る。第１の演算増幅器５７４は、第１のトリミング電流源ＩＴＲＩＭＰ１  ５６６と第２のトリミング電流源ＩＴＲＩＭＮ１  ５６７との間における中間ノードに結合された、例えば、反転入力などの第１の入力を含む。第１の演算増幅器５７４は、基準電圧ＶＲＥＦ５６０を受信するように構成された、例えば、非反転入力などの、第２の入力をさらに含む。第１の演算増幅器５７４は、例えば、第１のカスコード回路５６８および第１のスケール調整されたカスコード回路５６９のトランジスタ５７０および５７２のゲート端子などの、第１のカスコード回路５６８および第１のスケール調整されたカスコード回路５６９の第１の制御端子に結合された出力を含む。加えて、例えば、第１のカスコード回路５６８および第１のスケール調整されたカスコード回路５６９のトランジスタ５７１および５７３のゲート端子などの、第１のカスコード回路５６８および第１のスケール調整されたカスコード回路５６９の第２の制御端子は、バイアス電圧ＶＢＩＡＳ５５８を受信するように構成されている。
【００３９】
第１のトリミング抵抗器ＲＴＲＩＭ５７５は、第１のトリミング電流源ＩＴＲＩＭＰ１  ５６６と第２のトリミング電流源ＩＴＲＩＭＰ２  ５６７との間における中間ノードに結合された第１の端部を含む。第１のトリミング抵抗器ＲＴＲＩＭ５７５は、第１のカスコード回路５６８の中間ノード、および第１のスケール調整されたカスコード回路５６９の中間ノードに結合された第２の端部をさらに含む。例えば、図示された例に示されるように、第１のトリミング抵抗器ＲＴＲＩＭ５７５の第２の端部は、第１のカスコード回路５６８のトランジスタ５７０と５７１との間における中間ノード、および、第１のスケール調整されたカスコード回路５６９のトランジスタ５７２と５７３との間における中間ノードに結合されている。
【００４０】
基準電流源５６３は、設定信号ＵＳＥＴ５５９に応答して、基準電流ＩＲＥＦを伝導するように構成されている。図３に示される外部基準信号ＩＥＸＴ３９４は、抵抗器（図示されない）により選択され得る。フルスケールレンジの電流がＬＥＤストリングに対して規定されるように、抵抗器の値がＩＥＸＴ３９４を設定する。一例において、設定信号ＵＳＥＴ５５９は、利得を修正するために基準電流源５６３をどの程度調節するかを決定する複数ビット信号であり得る。第１のトランジスタ５６４は、基準電流源５６３に結合されており、基準電流ＩＲＥＦを伝導するように構成されている。バイアス電圧ＶＢＩＡＳ５５８は、基準電流源５６３と第１のトランジスタ５６４との間における中間ノードにおいて生成される。第１のトランジスタ５６４と第２のトランジスタ５６５との間における中間ノードにおいて基準電圧ＶＲＥＦ５６０が生成されるように、第２のトランジスタ５６５が基準電流ＩＲＥＦを伝導する第１のトランジスタ５６４に結合されている。トランジスタ５６５のソースは、ローカル戻り５２４に結合されている。
【００４１】
動作中、第１のＬＥＤドライバ回路５０６は、基準電流源ＩＲＥＦ５６３に対して出力電流ＩＬＥＤ５２７を校正する。設定信号ＵＳＥＴ５５９は、基準電流源ＩＲＥＦ５６３を制御して、バイアス電圧ＶＢＩＡＳ５５８を生成する。第１のＬＥＤストリングの出力電流ＩＬＥＤ５２７を調節するために、第１の演算増幅器５７４は、第２のトランジスタ５６５に対してトランジスタ５７１のドレイン・ソース電圧を調節する。第１の演算増幅器５７４は、非反転入力において基準電圧ＶＲＥＦ５６０を受信し、第１のトリミング抵抗器ＲＴＲＩＭ５７５を介して反転入力において第１のカスコード回路５６８のソース電圧を受信する。第１の演算増幅器５７４は、その出力電圧を高くするか、または低くすることにより、非反転入力と反転入力との間の電圧差をゼロにするように、閉ループにおいて動作する。演算増幅器の出力は、トランジスタ５７０のゲートを制御する。理想的な演算増幅器５７４では、その入力間にオフセットがない。しかし実際には、いくつかの非理想的な状況が存在するので、ある程度のオフセットが存在し得る。第１のトリミング抵抗器ＲＴＲＩＭ５７５が、電流源ＩＴＲＩＭＰ１  ５６６または電流源ＩＴＲＩＭＰＮ１  ５６７と組み合わされて、第１の演算増幅器５７４の反転入力と第１のカスコード回路５６８との間に結合されており、電圧がトランジスタ５７１およびトランジスタ５７３のドレインにおいて、トランジスタ５６５に正確に一致させられるように、第１の演算増幅器５７４のオフセットがキャンセルされ得る。
【００４２】
図６は、本発明の教示による電流一致回路に含まれる第２のＬＥＤドライバ回路６０７の一例を示すブロック図である。図６の第２のＬＥＤドライバ回路６０７は、図１の第２のＬＥＤドライバ回路１０７、または図３の第２のＬＥＤドライバ回路３０７の一例であり得、さらに以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。図示された例に示されるように、第２のＬＥＤドライバ回路６０７は、第２の負荷、例えば、図１に示される負荷１０２などに結合されるように構成された第２のカスコード回路６７９を含み、第２の負荷を通して、第２の出力電流ＩＬＥＤ２  ６２８が伝導される。第２のスケール調整されたカスコード回路６８０は、第２のカスコード回路６７９に結合されている。第２の出力電流ＩＬＥＤ２  ６２８を表す、カレントミラー信号ＵＭＲＮ６６３としても示される第２のスケール調整された出力電流が、第２のスケール調整されたカスコード回路６８０を通して伝導される。一例において、第２のスケール調整された出力電流を表す第２のスケール調整された出力は、第２のスケール調整されたカスコード回路６８０を通して伝導され、図３に示される電流・電圧コンバーター３３７Ｂなどの電流・電圧コンバーター回路に結合される。
【００４３】
第３のトリミング電流源ＩＴＲＩＭＰ２  ６７７は、第４のトリミング電流源ＩＴＲＩＭＮ２  ６７８に結合されている。第４のトリミング電流源は、電源電圧ＶＤＤ６６２を受信するように構成されている。第３のトリミング電流源ＩＴＲＩＭＰ２  ６７７と第４のトリミング電流源ＩＴＲＩＭＮ２  ６７８とを通して伝導される第２のトリミング電流は、第３のトリミング電流源ＩＴＲＩＭＰ２  ６７７と第４のトリミング電流源ＩＴＲＩＭＮ２  ６７８とに結合された第２のトリミング信号ＵＴＲ２  ６５３に応答するように構成されている。一例において、第２のトリミング信号ＵＴＲ２  ６５３は複数ビット信号であり得、複数ビット信号において、最上位ビットが、第３のトリミング電流源ＩＴＲＩＭＰ２  ６７７または第４のトリミング電流源ＩＴＲＩＭＮ２  ６７８をオンに切り替え得るとともに、残りのビットは、どれだけの電流を提供するかを特定し得る。第３のトリミング電流源ＩＴＲＩＭＰ２  ６７７と第４のトリミング電流源ＩＴＲＩＭＮ２  ６７８との間における中間ノードに結合された反転入力を含む第２の演算増幅器６８５。第２の演算増幅器は、基準電圧ＶＲＥＦ６６０を受信するように構成された、例えば、非反転入力などの第２の入力をさらに含む。例において、基準電圧ＶＲＥＦ６６０は、図５のＬＥＤドライバ１  ５０６により生成され得る。第２の演算増幅器は、第２のカスコード回路６７９および第２のスケール調整されたカスコード回路６８０の第１の制御端子、例えば、第２のカスコード回路６７９および第２のスケール調整されたカスコード回路６８０のトランジスタ６８１および６８３のゲート端子などに結合された出力を含む。加えて、第２のカスコード回路６７９および第２のスケール調整されたカスコード回路６８０の第２の制御端子、例えば、第２のカスコード回路６７９および第２のスケール調整されたカスコード回路６８０のトランジスタ６８２および６８４のゲート端子などが、バイアス電圧ＶＢＩＡＳ６５８を受信するように構成されている。トランジスタ６８２のソース端子は、ローカル戻り６２４に結合されている。
【００４４】
第２のトリミング抵抗器ＲＴＲＩＭ２  ６８６は、第３のトリミング電流源ＩＴＲＩＭＰ２  ６７７と第４のトリミング電流源ＩＴＲＩＭＮ２  ６７８との間における中間ノードに結合された第１の端部を含む。第２のトリミング抵抗器ＲＴＲＩＭ２  ６８６は、第２のカスコード回路６７９の中間ノードと第２のスケール調整されたカスコード回路６８０の中間ノードとに結合された第２の端部をさらに含む。例えば、図示された例に示されるように、第２のトリミング抵抗器ＲＴＲＩＭ２  ６８６の第２の端部は、第２のカスコード回路６７９のトランジスタ６８１と６８２との間における中間ノード、および、第２のスケール調整されたカスコード回路６８０のトランジスタ６８３と６８４との間における中間ノードに結合されている。
【００４５】
図示された例において、第２の演算増幅器６８５は、第１のＬＥＤストリングを通る出力電流ＩＬＥＤ５２７に一致するように、第２のＬＥＤストリングを通る出力電流ＩＬＥＤ２  ６２８を調節する。バイアス電圧ＶＢＩＡＳ６５８および基準電圧ＶＲＥＦ６６０は、第１のＬＥＤストリングに対して生成され、出力電流のすべてが一致させられるように、または実質的に等しくなるように、後続の、または残りのＬＥＤストリングのすべてに対する入力として使用される。第２の演算増幅器６８５は、非反転入力において基準電圧ＶＲＥＦ６６０を受信し、トリミング抵抗器ＲＴＲＩＭ２  ６８６を介して反転入力において第２のカスコード回路６７９のトランジスタ６８２のドレイン電圧を受信する。第２の演算増幅器６８５は、その出力電圧を高くするか、または低くすることにより、非反転入力と反転入力との間の電圧差をゼロにするように、閉ループにおいて動作する。第２の演算増幅器６８５の出力は、トランジスタ６８１のゲートを制御する。理想的な第２の演算増幅器６８５では、その入力間にオフセットがない。しかし、実際には、しかし、いくつかの非理想的な状況が存在するので、ある程度のオフセットが存在し得る。第２のトリミング抵抗器ＲＴＲＩＭ２  ６８６は、電流源ＩＴＲＩＭＰ１  ６７７または電流源ＩＴＲＩＭＮ２  ６７８と組み合わされて、第２の演算増幅器６８５の反転入力と第２のカスコード回路６７９との間に接続されている。トランジスタ６８２、６８４のドレインにおける電圧が図５におけるトランジスタ５６５の電圧と正確に一致させられるように第２の演算増幅器６８５のオフセットがキャンセルされ得る。
【００４６】
図７は、本発明の教示によるグローバルバイアス回路を含む電流一致回路７０５の別の例を示すブロック図である。図７の電流一致回路７０５は、図１の電流一致回路１０５の、または、図２の電流一致回路２０５の、または電流一致回路３０５の一例であり得、さらに、以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。
【００４７】
図３において、ＬＥＤドライバ１  ３０３は、グランドに対する電圧としてすべてのＬＥＤドライバを接続するために使用される、基準電圧ＶＲＥＦ３６０とバイアス電圧ＶＢＩＡＳ３５８との両方を生成する。しかし、ＬＥＤドライバ１のグランドは、ＬＥＤドライバ２のおよびＬＥＤドライバ３のグランドとは異なり得る。電流一致回路７０５は、各ドライバにより観測される基準電圧ＶＲＥＦ３６０およびバイアス電圧ＶＢＩＡＳ３５８の局所変動をもたらし得るグランドバウンスおよびノイズの影響に対して影響を受けるものであり得る。その結果、ＬＥＤストリングの電流は、もはや一致しなくなる。グランドバウンスおよび存在し得るノイズの問題に対処するために、電流一致回路７０５は、ＬＥＤドライバ１  ７０６、ＬＥＤドライバ２  ７０７、およびＬＥＤドライバＮ７３６の利得の独立した制御を可能にし得るグローバルバイアス回路７９０を含む。グローバルバイアス回路７９０は、複数のＬＥＤドライバ回路に結合されている。グローバルバイアス回路７９０は、外部抵抗（図示されない）により選択された外部基準信号ＩＥＸＴ７９４を受信するように構成されている。グローバルバイアス回路は、第１のバイアス信号ＩＤ１  ７９１、第２のバイアス信号ＩＤ２  ７９２、および第３のバイアス信号ＩＤ３  ７９３を生成するようにさらに構成されている。第１のバイアス信号ＩＤ１  ７９１、第２のバイアス信号ＩＤ２  ７９２、および第３のバイアス信号ＩＤ３  ７９３は、電圧基準を使用する場合と比較したとき任意のグランドバウンスの影響を軽減する電流信号である。フルスケールレンジの電流がＬＥＤストリングに対して規定されるように、抵抗器の値が基準信号ＩＥＸＴ７９４を設定する。
【００４８】
図８は、本発明の教示による電流一致回路に含まれるＬＥＤドライバ１  ８０６およびグローバルバイアス回路の一例を示すブロック図である。図８のＬＥＤドライバ１  ８０６は、図１の第１のＬＥＤドライバ回路１０６または図３のＬＥＤドライバ１回路３０６、または図５のＬＥＤドライバ１回路５０６の一例であり得ることに留意されたい。加えて、図８のグローバル回路が図７のグローバルバイアス回路７９０の一例であり得ること、および、以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。
【００４９】
ＬＥＤドライバ１  ８０６は、グローバルバイアス回路８９０により生成された第１のバイアス信号ＩＤ１  ８９１を受信するように構成されている。グローバルバイアス回路８９０は、電流源ＩＲＥＦ８９６、および、トランジスタ８３９、８４０、８４１、８４２、８４３、８４４、８４５を含む。選択された電流源ＩＲＥＦ８９６は、図７の基準信号ＩＥＸＴ７９４に応答する。示されるように、トランジスタ８３９および８４０、および、トランジスタ８４２および８４３がカレントミラーを形成する。トランジスタ８４０および８４３、トランジスタ８４１および８４４、８４２および８４５は、すべて、カスコード結合されている。さらに、トランジスタ８３９および８４０のゲート端子は、トランジスタ８４１および８４２のゲート端子に結合されている。同様に、トランジスタ８４２および８４３のゲート端子は、トランジスタ８４４および８４５のゲート端子に結合されている。トランジスタ８４０のドレイン端子は、第１のドライバ回路に第１のバイアス信号ＩＤ１  ８９１を提供する。トランジスタ８４１のドレイン端子は、第２のＬＥＤドライバ回路に第２のバイアス信号ＩＤ２  ８９２を提供する。トランジスタ８４２のドレイン端子は、ドライバｎ回路に第３のバイアス信号ＩＤ３  ８９３を提供する。
【００５０】
図３において既に説明したとおり、設定信号ＵＳＥＴ３５９は、バイアス電圧および基準電圧を生成するために後に使用される基準電流源をどの程度調節するかを決定する。図７において説明されているように、ドライバ間におけるグランドバウンスおよびノイズは、ＬＥＤストリングの相対的な一致がもはや一致させられないように、ＬＥＤドライバ１に対するバイアス電圧および基準電圧３６０の変動をもたらし得る。ドライバ間におけるグランドバウンスおよびノイズを軽減するために、第１のＬＥＤドライバ回路８０６は、基準電圧ＶＲＥＦ８６０およびバイアス電圧ＶＢＩＡＳ８５８を局所的に生成するために、第１のバイアス信号ＩＤ１  ８９１を受信する。第１のドライバ回路は、トランジスタ８４６および８４７を含み、トランジスタ８４７のソースは、トランジスタ８４６および８４７のゲート端子に結合されている。さらに、グローバルバイアス回路８９０からのトランジスタ８４０のドレイン端子は、第１のＬＥＤドライバ回路のトランジスタ８４７のソース端子に結合されている。
【００５１】
第１のトランジスタ８６４は、トランジスタ８４６に結合されている。バイアス電圧ＶＢＩＡＳ８５８は、トランジスタ８４６と第１のトランジスタ８６４と間における中間ノードにおいて生成される。第１のトランジスタ８６４と第２のトランジスタ８６５との間における中間ノードにおいて基準電圧ＶＲＥＦ８６０が局所的に生成されるように、第２のトランジスタ８６５が第１のトランジスタ８６４に結合されている。トランジスタ８４６は、設定信号ＵＳＥＴ８５９により調節可能であるようにさらに構成されている。バイアス電圧ＶＢＩＡＳ８５８および基準電圧ＶＲＥＦ８６０が生成された後、第１のＬＥＤドライバ回路８０６は、ここまでの図において説明される手法と同じ手法により動作する。
【００５２】
図９は、本発明の教示による電流一致回路に含まれるＬＥＤドライバ２  ９０７の一例を示すブロック図である。図９のＬＥＤドライバ２  ９０７は、図１の第２のＬＥＤドライバ回路１０７、または図３のＬＥＤドライバ２  ３０７、または図６のＬＥＤドライバ２の一例であり得、さらに、以下で参照される同様に命名および番号付けされた要素は、上述のものと同様に結合されており、上述のものと同様に機能することに留意されたい。加えて、ＬＥＤドライバ２  ９０７の説明は、ＬＥＤドライバＮにも適用され得、Ｎはドライバ回路の数を表す。
【００５３】
図６において既に説明したとおり、ＬＥＤドライバ２  ９０７は、ＬＥＤドライバ１からバイアス電圧と基準電圧とを受信するように構成されている。図７および図８において説明されているように、ドライバ間におけるグランドバウンスおよびノイズは、ＬＥＤストリングの相対的な一致がもはや一致させられないように、ＬＥＤドライバ１に対するバイアス電圧および基準電圧の変動をもたらし得る。ＬＥＤドライバ間におけるグランドバウンスおよびノイズを軽減するために、ＬＥＤ２ドライバ９０７は、基準電圧ＶＲＥＦ９６０およびバイアス電圧ＶＢＩＡＳ９５８を局所的に生成するために、第２のバイアス信号ＩＤ２  ８９２を受信するように構成されている。
【００５４】
ＬＥＤドライバ２  ９０７は、トランジスタ９４６および９４７を含む。トランジスタ９４７のソースは、トランジスタ９４６および９４７のゲート端子に結合されている。さらに、グローバルバイアス回路８９０からのトランジスタ８４１のドレイン端子は、ＬＥＤドライバ２  ９０７のトランジスタ９４７のソース端子に結合されている。
【００５５】
第１のトランジスタ９６４は、トランジスタ９４６に結合されている。バイアス電圧ＶＢＩＡＳ９５８は、トランジスタ９４６と第１のトランジスタ９６４と間における中間ノードにおいて生成される。第１のトランジスタ９６４と第２のトランジスタ９６５との間における中間ノードにおいて基準電圧ＶＲＥＦ９６０が局所的に生成されるように、第２のトランジスタ９６５が第１のトランジスタ９６４に結合されている。トランジスタ９４６は、設定信号ＵＳＥＴ９５９により調節可能であるようにさらに構成されている。バイアス電圧ＶＢＩＡＳ９５８および基準電圧ＶＲＥＦ９６０が生成された後、ＬＥＤドライバ２  ９０７は、ここまでの図において説明される手法と同じ手法により動作する。
【００５６】
図１０は、負荷に電力を提供する、および、本発明の教示による電力コンバーターのＬＥＤ負荷を校正し得る制御装置を含む電力コンバーターの一例を示す。図示された例に示されるように、電力コンバーター１０００は、入力戻り１００９に結合された入力コンデンサＣＩＮ１００８にかかる入力電圧１００６を受信するように構成された入力を含む。エネルギー伝達要素１０１２は、電力コンバーター１０００の入力と電力コンバーター１０００の出力との間に結合されており、出力は、出力戻り１０２５に結合された負荷に結合されている。一例において、負荷は、ＬＥＤストリング１００１、１００２、および１００３などの複数の負荷であり得る。本例において、電力コンバーター１０００の出力における出力戻り１０２５は、電力コンバーターの入力における入力戻り１００９からガルバニック絶縁されている。従って、電力コンバーター１０００の入力と電力コンバーター１０００の出力との間におけるＤＣ電流がない。エネルギー伝達要素１０１２は、入力巻線とも呼ばれ得る一次巻線１０１１と、出力巻線とも呼ばれ得る二次巻線１０１３とを含む。クランプ回路１０１０は、一次巻線１０１１にまたがって結合されており、出力コンデンサＣ１  １０１５は、負荷にかかる出力電圧ＶＯ１０１６を提供するように電力コンバーター１０００の出力に結合されている。加えて、出力電流ＩＯ１０１７は、電力コンバーター１０００の出力における負荷にさらに提供される。
【００５７】
図７に示される例において、電力スイッチ１０２９は、一次巻線１０１１と、電力コンバーター１０００の入力における入力戻り１００９とに結合されており。電力スイッチ１０２９は、電力コンバーター１０００の入力からエネルギー伝達要素１０１２を通して電力コンバーター１０００の出力にエネルギーの伝達を制御するように、電力スイッチ１０２９のスイッチングを制御するように一次制御回路１０２２により生成された駆動信号ＵＤ１０３０を受信するように構成されている。一次制御回路１０２２は、二次制御回路１０２３をさらに含む電力コンバーター制御装置１０２１に含まれ、二次制御回路１０２３は、通信リンク１０２７を通して一次制御回路１０２２により受信され得る要求信号ＵＲＥＱ１０２０を生成する。本例において、通信リンク１０２７は、電力コンバーター１０００の入力と電力コンバーター１０００の出力との間におけるガルバニック絶縁を維持する。
【００５８】
図１０の例に示されるように、二次制御装置回路１０２３は、同期駆動信号１０１８を使用して同期整流器１０１４を制御するように構成されたスイッチ要求回路１０１９を含む。さらに、スイッチ要求回路１０１９は、複数の負荷、この場合、ＬＥＤストリング１００１、１００２、１００３を校正するために、電流一致回路１００５を始動させるために、開始信号ＵＳＴＡＲＴ１０２４を生成する。電流一致回路の動作は、ここまでの図において説明されるものと同様である。一例において、複数のＬＥＤ負荷１００１、１００２、および１００３を通る出力電流が実質的に等しいとき、電流一致回路１００５が完了信号ＵＤＯＮＥ１０２８を生成し得る。
【００５９】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも開示される形態そのものに制限されることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されること、および、本発明の教示による他の実施形態および例において他の値も使用し得ることが理解される。
【００６０】
実施形態
しかし本発明は付随した請求項において規定されるが、本発明が以下の実施形態に従ってさらに（代替的に）規定され得ることが理解されなければならない。
【００６１】
１．複数のドライバ回路と、
複数の電圧信号を生成するように複数のドライバ回路に結合された電流・電圧コンバーター回路であって、複数の電圧信号の各々が、複数のドライバ回路のうちの対応する１つを通るそれぞれの出力電流を表す、電流・電圧コンバーター回路と、
複数の電圧信号を比較するように電流・電圧コンバーター回路に結合された比較回路と、
比較回路と複数のドライバ回路とに結合された調節回路であって、複数のドライバ回路を通るそれぞれの出力電流の各々が実質的に等しくなるように、調節回路が比較回路に応答して複数のドライバ回路をトリミングするように結合されている、調節回路と、
を備える、電流一致回路。
【００６２】
２．複数の電圧信号が、複数のドライバ回路のうちの第１のドライバ回路を通る基準出力電流を表す基準電圧信号を含み、複数の電圧信号が、複数のドライバ回路のうちの第２のドライバ回路を通る第２の出力電流を表す第２の電圧信号をさらに含み、調節回路が、基準電圧信号と第２の電圧信号との比較に応答して、複数のドライバ回路のうちの第２のドライバ回路をトリミングするように結合された、
実施形態１の電流一致回路。
【００６３】
３．複数の電圧信号が、複数のドライバ回路のうちの第３のドライバ回路を通る第３の出力電流を表す第３の電圧信号をさらに含み、調節回路が、基準電圧信号と第３の電圧信号との比較に応答して、複数のドライバ回路のうちの第３のドライバ回路をトリミングするように結合されている、
実施形態２の電流一致回路。
【００６４】
４．調節回路が、
第２の電圧信号と第３の電圧信号とのうちのどの１つが基準電圧信号と比較されるかを選択するように、電流・電圧コンバーター回路に結合された選択回路と、
クロック信号に応答して、カウント値を生成するように結合されたカウンター回路と、
比較回路に結合されたエッジ検出回路であって、比較回路が第１の状態から第２の状態に遷移したことに応答して、エッジ検出回路が遷移信号を生成する、エッジ検出回路と、
複数のドライバ回路をトリミングするためにカウント値を記憶するように結合されたレジスタであって、複数のドライバ回路を通るそれぞれの出力電流の各々が実質的に等しくなるように、レジスタに記憶されたカウント値に対応した複数のトリミング信号を生成するように結合された、レジスタと、
を備える、
実施形態３の電流一致回路。
【００６５】
５．第１のドライバ回路が、
基準出力電流が通されて伝導される基準負荷に結合される第１のカスコード回路と、
第１のカスコード回路に結合された第１のスケール調整されたカスコード回路であって、基準出力電流を表すスケール調整された基準出力電流が、第１のスケール調整されたカスコード回路を通して伝導され、第１のスケール調整されたカスコード回路が、電流・電圧コンバーター回路に結合された、第１のスケール調整されたカスコード回路と、
を備える、
実施形態２の電流一致回路。
【００６６】
６．第１のドライバ回路が、
第２のトリミング電流源に結合された第１のトリミング電流源であって、第１のトリミング電流源と第２のトリミング電流源とを通して伝導される第１のトリミング電流が、第１のトリミング電流源と第２のトリミング電流源とに結合された第１のトリミング信号に応答するように結合される、第１のトリミング電流源と、
第１のトリミング電流源と第２のトリミング電流源との間における中間ノードに結合された第１の入力を含む第１の演算増幅器であって、第１の演算増幅器が、基準電圧を受信するように結合された第２の入力を含み、第１の演算増幅器が、第１のカスコード回路と第１のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、第１のカスコード回路と第１のスケール調整されたカスコード回路との第２の制御端子が、バイアス電圧を受信するように結合されている、第１の演算増幅器と、
をさらに備える、
実施形態５の電流一致回路。
【００６７】
７．第１のドライバ回路が、第１のトリミング電流源と第２のトリミング電流源との間における中間ノードに結合された第１の端部を含む第１のトリミング抵抗器をさらに備え、第１のトリミング抵抗器が、第１のカスコード回路の中間ノードと第１のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
実施形態６の電流一致回路。
【００６８】
８．第１のドライバ回路が、
設定信号に応答して基準電流を伝導するように結合された基準電流源と、
基準電流を伝導するように基準電流源に結合された第１のトランジスタであって、バイアス電圧が、基準電流源と第１のトランジスタとの間における中間ノードにおいて生成される、第１のトランジスタと、
基準電流を伝導するように第１のトランジスタに結合された第２のトランジスタであって、基準電圧が、第１のトランジスタと第２のトランジスタとの間における中間ノードにおいて生成される、第２のトランジスタと、
をさらに備える、
実施形態６の電流一致回路。
【００６９】
９．第２のドライバ回路が、
第２の出力電流が通されて伝導される第２の負荷に結合される第２のカスコード回路と、
第２のカスコード回路に結合された第２のスケール調整されたカスコード回路であって、第２の出力電流を表す第２のスケール調整された出力電流が、第２のスケール調整されたカスコード回路を通して伝導され、第２のスケール調整されたカスコード回路が、電流・電圧コンバーター回路に結合されている、第２のスケール調整されたカスコード回路と、
を備える、
実施形態２の電流一致回路。
【００７０】
１０．第２のドライバ回路が、
第４のトリミング電流源に結合された第３のトリミング電流源であって、第３のトリミング電流源と第４のトリミング電流源とを通して伝導される第２のトリミング電流が、第３のトリミング電流源と第４のトリミング電流源とに結合された第２のトリミング信号に応答するように結合された、第３のトリミング電流源と、
第１のドライバ回路により生成されたバイアス電圧を受信するように結合された、および、第３のトリミング電流源と第４のトリミング電流源との間における中間ノードに結合された第１の入力を含む第２の演算増幅器であって、第２の演算増幅器が、第１のドライバ回路により生成された基準電圧を受信するように結合された第２の入力を含み、第２の演算増幅器が、第２のカスコード回路と第２のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、第２のカスコード回路と第２のスケール調整されたカスコード回路との第２の制御端子が、バイアス電圧を受信するように結合されている、第２の演算増幅器と、
をさらに備える、
実施形態９の電流一致回路。
【００７１】
１１．第２のドライバ回路が、第３のトリミング電流源と第４のトリミング電流源との間における中間ノードに結合された第１の端部を含む第２のトリミング抵抗器をさらに備え、第２のトリミングトランジスタが、第２のカスコード回路の中間ノードと第２のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
実施形態１０の電流一致回路。
【００７２】
１２．複数のＬＥＤ負荷を通るそれぞれの出力電流の各々が実質的に等しくなるように、複数の発光ダイオード（ＬＥＤ）負荷が、複数のドライバ回路に結合されている、
実施形態１の電流一致回路。
【００７３】
１３．電力コンバーター制御装置であって、電力コンバーター制御装置が、
一次制御回路と、
一次制御回路に結合された二次制御回路であって、二次制御回路が、複数の負荷を駆動するように結合されており、二次制御回路が、電流一致回路を含む、二次制御回路と、
を備え、
電流一致回路が、
複数のドライバ回路であって、複数のドライバ回路の各々が、複数の負荷のうちの対応する１つに結合された、複数のドライバ回路と、
複数の電圧信号を生成するように複数のドライバ回路に結合された電流・電圧コンバーター回路であって、複数の電圧信号の各々が、複数のドライバ回路のうちの対応する１つを通るそれぞれの出力電流を表す、電流・電圧コンバーター回路と、
複数の電圧信号を比較するように電流・電圧コンバーター回路に結合された比較回路と、
比較回路と複数のドライバ回路とに結合された調節回路であって、調節回路が、複数のドライバ回路を通るそれぞれの出力電流の各々が実質的に等しくなるように、比較回路に応答して複数のドライバ回路をトリミングするように結合された、調節回路と、
を備える、
電力コンバーター制御装置。
【００７４】
１４．複数の電圧信号が、複数のドライバ回路のうちの第１のドライバ回路を通る基準出力電流を表す基準電圧信号を含み、複数の電圧信号が、複数のドライバ回路のうちの第２のドライバ回路を通る第２の出力電流を表す第２の電圧信号をさらに含み、調節回路が、基準電圧信号と第２の電圧信号との比較に応答して、複数のドライバ回路のうちの第２のドライバ回路をトリミングするように結合されている、
実施形態１３の電力コンバーター制御装置。
【００７５】
１５．複数の電圧信号が、複数のドライバ回路のうちの第３のドライバ回路を通る第３の出力電流を表す第３の電圧信号をさらに含み、調節回路が、基準電圧信号と第３の電圧信号との比較に応答して、複数のドライバ回路のうちの第３のドライバ回路をトリミングするように結合されている、
実施形態１４の電力コンバーター制御装置。
【００７６】
１６．調節回路が、
第２の電圧信号と第３の電圧信号とのうちのどの１つが基準電圧信号と比較されるかを選択するように電流・電圧コンバーター回路に結合された選択回路と、
クロック信号に応答してカウント値を生成するように結合されたカウンター回路と、
比較回路に結合されたエッジ検出回路であって、エッジ検出回路が、比較回路が第１の状態から第２の状態に遷移したことに応答して遷移信号を生成する、エッジ検出回路と、
複数のドライバ回路をトリミングするためにカウント値を記憶するように結合されたレジスタであって、複数のドライバ回路を通るそれぞれの出力電流の各々が実質的に等しくなるように、レジスタに記憶された複数のカウント値に対応したトリミング信号を生成するように結合された、レジスタと、
を備える、実施形態１５の電力コンバーター制御装置。
【００７７】
１７．レジスタが、不揮発性メモリから複数の選択信号を受信するように結合されており、選択信号が、複数のドライバ回路をトリミングするために使用されるカウント値を含む、
実施形態１６の電力コンバーター制御装置。
【００７８】
１８．不揮発性メモリが、外部製造試験器回路に結合されており、外部製造試験器回路が、不揮発性メモリに複数の選択信号を記憶するためにプログラミング信号を生成する、
実施形態１７の電力コンバーター制御装置。
【００７９】
１９．第１のドライバ回路が、
基準出力電流が通されて伝導される基準負荷に結合される第１のカスコード回路と、
第１のカスコード回路に結合された第１のスケール調整されたカスコード回路と、
を備え、
基準出力電流を表すスケール調整された基準出力電流が、第１のスケール調整されたカスコード回路を通して伝導され、第１のスケール調整されたカスコード回路が、電流・電圧コンバーター回路に結合されている、
実施形態１４の電力コンバーター制御装置。
【００８０】
２０．第１のドライバ回路が、
第２のトリミング電流源に結合された第１のトリミング電流源であって、第１のトリミング電流源と第２のトリミング電流源とを通して伝導される第１のトリミング電流が、第１のトリミング電流源と第２のトリミング電流源とに結合された第１のトリミング信号に応答するように結合されている、第１のトリミング電流源と、
第１のトリミング電流源と第２のトリミング電流源との間における中間ノードに結合された第１の入力を含む第１の演算増幅器であって、第１の演算増幅器が、基準電圧を受信するように結合された第２の入力を含み、第１の演算増幅器が、第１のカスコード回路と第１のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、第１のカスコード回路と第１のスケール調整されたカスコード回路との第２の制御端子が、バイアス電圧を受信するように結合されている、第１の演算増幅器と、
をさらに備える、
実施形態１８の電力コンバーター制御装置。
【００８１】
２１．第１のドライバ回路が、第１のトリミング電流源と第２のトリミング電流源との間における中間ノードに結合された第１の端部を含む第１のトリミング抵抗器をさらに備え、第１のトリミング抵抗器が、第１のカスコード回路の中間ノードと第１のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
実施形態１９の電力コンバーター制御装置。
【００８２】
２２．第１のドライバ回路が、設定信号に応答して基準電流を伝導するように結合された基準電流源と、
基準電流を伝導するように基準電流源に結合された第１のトランジスタであって、バイアス電圧が、基準電流源と第１のトランジスタとの間における中間ノードにおいて生成される、第１のトランジスタと、
基準電流を伝導するように第１のトランジスタに結合された第２のトランジスタであって、基準電圧が、第１のトランジスタと第２のトランジスタとの間における中間ノードにおいて生成される、第２のトランジスタと、
をさらに備える、
実施形態１９の電力コンバーター制御装置。
【００８３】
２２．第２のドライバ回路が、
第２の出力電流が通されて伝導される第２の負荷に結合される第２のカスコード回路と、
第２のカスコード回路に結合された第２のスケール調整されたカスコード回路と、
を備え、
第２の出力電流を表す第２のスケール調整された出力電流が、第２のスケール調整されたカスコード回路を通して伝導され、第２のスケール調整されたカスコード回路が、電流・電圧コンバーター回路に結合されている、
実施形態１４の電力コンバーター制御装置。
【００８４】
２３．第２のドライバ回路が、
第４のトリミング電流源に結合された第３のトリミング電流源であって、第３のトリミング電流源と第４のトリミング電流源とを通して伝導される第２のトリミング電流が、第３のトリミング電流源と第４のトリミング電流源とに結合された第２のトリミング信号に応答するように結合されている、第３のトリミング電流源と、
第１のドライバ回路により生成されたバイアス電圧を受信するように結合された、および、第３のトリミング電流源と第４のトリミング電流源との間における中間ノードに結合された第１の入力を含む第２の演算増幅器であって、第２の演算増幅器が、第１のドライバ回路により生成された基準電圧を受信するように結合された第２の入力を含み、第２の演算増幅器が、第２のカスコード回路と第２のスケール調整されたカスコード回路との第１の制御端子に結合された出力を含み、第２のカスコード回路と第２のスケール調整されたカスコード回路との第２の制御端子が、バイアス電圧を受信するように結合されている、第２の演算増幅器と、
をさらに備える、
実施形態２２の電力コンバーター制御装置。
【００８５】
２４．第２のドライバ回路が、第３のトリミング電流源と第４のトリミング電流源との間における中間ノードに結合された第１の端部を含む第２のトリミング抵抗器をさらに備え、第２のトリミングトランジスタが、第２のカスコード回路の中間ノードと第２のスケール調整されたカスコード回路の中間ノードとに結合された第２の端部を含む、
実施形態２３の電力コンバーター制御装置。
【００８６】
２５．複数のＬＥＤ負荷を通るそれぞれの出力電流の各々が実質的に等しくなるように、複数の負荷が、複数の発光ダイオード（ＬＥＤ）負荷を備える、
実施形態１３の電力コンバーター制御装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
POWER CONVERTER WITH CURRENT MATCHING
CROSS-REFERENCE TO RELATED APPLICATIONS
[0001]   This application claims priority to U.S. Provisional Application No. 62/687,001, filed on June 19, 2018, the contents of which are incorporated herein by reference in their entirety.
BACKGROUND INFORMATION
Field of the Disclosure
[0002]   The present invention relates generally to current matching circuits, and more specifically a power converter including circuitry that drives a plurality of matched currents. 
Background
[0003]   Many display panel technologies such as monitors and televisions require backlighting provided by a light source.  Multiple strings of white light emitting diodes (LEDs) are sometimes used to provide the backlighting for such displays.  The LED strings can come in the form of multiple low voltage or single higher voltage LED strings.  The requirements for the backlights are broad, requiring support of different multiple strings, differing string lengths, different voltages with different maximum LED currents, and the ability to be dimmed via direct pulse width modulation of the outputs, or via direct current (dc) dimming.  
BRIEF DESCRIPTION OF THE DRAWINGS
[0004]   Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0005]   FIG. 1 is a block diagram illustrating one example of a current matching circuit in accordance with the teachings of the present invention.
[0006]   FIG. 2 is a block diagram illustrating one example of a power converter controller including an example current matching circuit in accordance with the teachings of the present invention.
[0007]   FIG. 3 is a block diagram illustrating another example of a current matching circuit in accordance with the teachings of the present invention.
[0008]   FIG. 4 is a block diagram illustrating an example of an adjustment circuit in accordance with the teachings of the present invention.
[0009]   FIG. 5 is a block diagram illustrating one example of a first LED driver circuit included in a current matching circuit in accordance with the teachings of the present invention.
[0010]   FIG. 6 is a block diagram illustrating one example of a second LED driver circuit included in a current matching circuit in accordance with the teachings of the present invention.
[0011]   FIG. 7 is a block diagram illustrating another example of a current matching circuit with a global bias circuit in accordance with the teachings of the present invention.
[0012]   FIG. 8 is a block diagram illustrating one example of a first LED driver circuit included in a current matching circuit with a global bias circuit in accordance with the teachings of the present invention.
[0013]   FIG. 9 is a block diagram illustrating another example of a second LED driver circuit included in a current matching circuit in accordance with the teachings of the present invention.
[0014]   FIG. 10 illustrates one example of a power converter with a controller that provides power to a load and can calibrate LED loads in accordance with the teachings of the present invention.
[0015]   Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0016]   Examples of a current matching circuits included in a power converter are described herein.  In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0017]   Reference throughout this specification to “one embodiment,” “an embodiment,” “one example,” or “an example” means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases “in one embodiment,” “in an embodiment,” “one example,” or “an example” in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0018]   An example of a current matching circuit that can calibrate multiple current loads with a reference current load is described herein.  In a power converter, a power converter controller can regulate an output characteristic to a load such as current or voltage.  In one example, the current matching circuit can be used for a plurality of LED (light emitting diode) drivers.  In another example, the current matching circuit can be used for a plurality of drivers for a different application.  A power converter can provide an output voltage to a load such as a LED string.  In an ideal case, the forward voltage of each LED string is the same, and the currents in each LED string will also be the same.  However, the non-idealities of an LED string can cause the forward voltage drops across the LEDs of the LED string to vary, which can therefore cause the current through the LED strings to vary as well.  For applications that use LED strings for backlighting such as computer displays, a mismatch in currents of the individual LED strings can produce a non uniformities in the brightness of the backlight.  In order to improve uniform backlighting for a display, the current in LED strings that provide the backlighting should be matched as closely as possible relative to each other.  In other words, although the non-idealities of each LED string can vary, so long as the current of each LED string is within a certain tolerance or percentage, the brightness of the LED strings can appear the same throughout the display.  In one example, the currents of the LED strings should match each other within 2-3 % or less. 
[0019]   In one example, the currents through the LED strings can be calibrated to be relatively matched during a test or trimming phase.  A current through a first LED string can be used as the reference current in order to calibrate the currents through the other LED strings in the display to be substantially equal to provide uniform backlighting.  To illustrate, FIG. 1 is a block diagram illustrating one example of a current matching circuit 105 in accordance with the teachings of the present invention.  As shown in the depicted example, current matching circuit 105 includes a plurality of LED driver circuits, including a reference driver circuit 106 and a second LED driver circuit 107.  The reference driver circuit 106 can also be referred to as the first LED driver circuit.  In one example, the first LED driver circuit 106 is configured to drive a reference current ILED 127 through an LED string 101 and the second LED driver circuit 107 is configured to drive a second current ILED2 124 through an LED string 102.  As such, first LED driver circuit 106 can also be labeled reference LED driver circuit 106, and second LED driver circuit 107 can also be referred to as second driver circuit 107 in FIG. 1.  In other examples, it is appreciated that there may be more additional LED strings with a corresponding driver circuit.
[0020]   In the illustrated example, a current to voltage converter circuit, including current to voltage converter 137A and current to voltage converter 137B are coupled to the plurality of LED driver circuits 106 and 107 to generate a plurality of voltage signals UREF 115 and ULED2 112, respectively.  In the example, each one of the plurality of voltage signals UREF 115 and ULED2 112 is representative of a respective output current, ILED 127 and ILED2 124 through a corresponding one of the plurality of LED driver circuits 106 and 107.  In the example, voltage signal UREF 115 is a reference voltage signal that is representative of a reference output current, which is illustrated as the output current ILED 127 through the first LED driver circuit 106, and the voltage signal ULED2 112 is a second voltage signal that is representative of a second output current, which is illustrated the output current ILED2 124 through the second LED driver circuit 107.
[0021]   A comparison circuit 104 is coupled to the current to voltage converter 137A and 137B and is configured to compare the plurality of voltage signals UREF 115 and ULED2 112.  As shown in the depicted example, an adjustment circuit 114 is coupled to the comparison circuit 104 and the second LED driver circuit 107 of the plurality of LED driver circuits.  In the depicted example, the adjustment circuit 114 is configured to trim the second LED driver circuit 107 of the plurality of LED driver circuits in response to the comparison circuit 104 such that each respective output currents ILED 127 and ILED2 124 through the plurality of LED driver circuits 106 and 107 is substantially equal.
[0022]   In the illustrated example, first LED driver circuit 106 includes a current mirror 119 coupled to a local return 124.  Current mirror 119 is configured to be set in response to a set signal USET 159.  The set signal USET 159 can be a multi-bit signal that determines how much to adjust the gain of current mirror 119.  Current mirror 119 is configured to drive output current ILED 127, and is configured to output a current mirror signal UMR1 161 to current to voltage converter 137A.  
[0023]   Second driver circuit 107 includes a current mirror 120 coupled to a combined current source/sink 108, which is coupled to local return 124.  Current source/sink 108 is configured to be adjusted in response to a trim signal UTRIM 187 received from the adjustment circuit 114.  Current mirror 120 is configured to drive output current ILED2 124, and is configured to output a current mirror signal UMR2 162 to current to voltage converter 137B.
[0024]   In one example, comparison circuit 104 is coupled to output a calibrate signal UC 116 in response to a comparison of voltage signal UREF 115 and voltage signal ULED2 112.  An edge detection circuit 113 is coupled to the comparison circuit 104.  The edge detection circuit 113 is configured to generate a transition signal UT 118 when the comparison circuit 104 transitions from a first state to a second state.  In one example, the edge detection circuit 113 can be included in the adjustment circuit 114.  In FIG.1, the edge detection circuit 113 is shown outside the adjustment circuit 114 for illustrative purposes.  In other examples, the edge detection circuit 113 could be a part of the adjustment circuit 114. 
[0025]   In operation, comparison circuit 104 receives the voltage signal ULED2 112 at the inverting terminal and receives the voltage signal UREF 115 at the non-inverting terminal.  The comparison circuit 104 determines if the voltage signal UREF 115 is greater than the voltage signal ULED2 112 to generate the calibrate signal UC 116. 
[0026]   In one example, if the voltage signal UREF 115 is greater than the voltage signal ULED2 112, the first state of the comparison circuit 104 can be a logic high.  The edge detection circuit 113 can determine when the comparison circuit 104 transitions from the first state to a second state when the comparison circuit 104 transitions from a logic high to a logic low.  The edge detection circuit 113 generates a transition signal UT 118 in response to the comparison circuit 104 transitioning from the first state to the second state.  The transition signal UT 118 indicates the voltage signal UREF 115 is not greater than the voltage signal ULED2 112. 
[0027]   In another example, if the voltage signal UREF 115 is less than the voltage signal ULED2 112, the first state of the comparison circuit 104 can be a logic low.  The edge detection circuit 113 can determine when the comparison circuit 104 transitions from the first state to a second state when the comparison circuit 104 transitions from a logic low to a logic high.  The edge detection circuit 113 generates a transition signal UT 118 in response to the comparison circuit 104 transitioning from the first state to the second state.  This indicates the voltage signal UREF 115 is not below the voltage signal ULED2 112. 
[0028]    It is appreciated that in other examples a current comparator could be used instead to compare the output currents ILED 127 and ILED2 124, and the current to voltage converter 137A and 137B may not be necessary.  It is appreciated that if comparison circuit 104 does not transition states, the selected range of the current source/sink 108 is unable to calibrate the two LED strings.  In this example, a bias circuit 142 can be included to increase the profile of ranges for adjusting the current source/sink.  In other examples, the bias circuit 142 can be optional.  The bias circuit 142 can be controlled with a configuration signal UCO 111. 
[0029]   In the depicted example, the adjustment circuit 114 receives the calibration signal UC 116, the transition signal UT 118, and generates the trim signal UTRIM 187.  In the illustrated example, the trim signal UTRIM 187 is configured to adjust the current source/sink 108, that is included in the second LED driver circuit 107, in response to the comparison circuit 104 until the output current ILED 127 and the output current ILED2 124 match.  In other examples, the calibration signal UC 116, the transition signal UT 118 can be monitored externally for example by a production tester circuit as will be shown in FIG. 2. 
[0030]   In other examples, there may be more than two LED strings to match relative to each other.  In this case, the adjustment circuit can select the additional string or strings to be matched to the same current as the current to voltage converter and comparison circuit, which can eliminate any contribution for LED string mismatch since they are in common.  The adjustment circuit in incremental steps may address each of the plurality of LED driver circuits with respect to the reference output current until all of the output currents of the LED strings are substantially equal. 
[0031]   FIG. 2 is a block diagram illustrating one example of a power converter controller 221 including an example current matching circuit 205 in accordance with the teachings of the present invention.  It is noted that the current matching circuit 205 of FIG. 2 may be one example of the current matching circuit 105 of FIG. 1, and that similarly named and numbered elements referenced below are coupled and function similar to as described above.  As shown in the example depicted in FIG. 2, power converter controller 221 includes a secondary control circuit 227.  The secondary control circuit 227 is configured to drive a plurality of loads, including loads 201, 202, and load 203. The loads 201, 202 and 203 are supplied with a test voltage VTEST 235.  In one example, loads 201, 202, and 203 are LED strings through which output currents ILED 222, ILED2 223, and ILEDN 224 are driven to provide uniform backlighting for a display.  In one example, the secondary control circuit 227 includes current matching circuit 205 coupled to nonvolatile memory 225 to receive a plurality of select signals S0 233 to SN 234.
[0032]   In one example, a production tester circuit 226 is coupled to the secondary control circuit 227 to test and calibrate the output currents ILED 222, ILED2 223, and ILEDN 224 that are driven through the LED strings, or the loads 201, 202, and 203 during a testing and calibration phase. In one example, LED string 201 can be referred to as the reference LED string such that the LED string 202 and LED string 203 are calibrated with respect to LED string 201.  It is appreciated that in other examples, LED string 202 or LED string 203 could be the reference LED string.  In one example, the production tester circuit 226 is configured to receive a calibration signal UC 216, a transition signal UT 218, and a count signal UCOUNT 231, from current matching circuit 205 and the production tester circuit 226 generates a reset signal URESET 249 and a corresponding programming signal UPR 232 in response to the count signal UCOUNT 231 to store the plurality of select signals S0 233 to SN 234 in nonvolatile memory 225.  It is appreciated that although the count signal UCOUNT 231, reset signal URESET 249, calibration signal Uc 216, transition signal UT 218 are shown as distinct signal lines, these signal lines can be coupled to the current matching circuit 205 over a serial bus interface.   
[0033]   In one example of operation, the production tester circuit 226 can monitor when the current of LED string 201 matches the LED string 202.  Before calibration begins, a counter circuit within current matching circuit 205 is reset by reset signal URESET 249.  To determine if the currents of LED string 201 and LED string 202 are the same, the current matching 205 circuit outputs a calibration signal UC 216.  The calibration signal UC 216 can be referred to as a sign bit to indicate if the LED string 202 is above or below the reference LED string 201.  The count signal UCOUNT 231 continuously counts up and is monitored by the production tester circuit 226.  When the transition signal UT 218 is generated, the count signal UCOUNT 231 is stored by the production tester circuit 226.  To calibrate the reference LED string 201 to LED string 203, the counter within the current matching circuit 205 is again reset by reset signal URESET 249.  In one example, the count signal UCOUNT 231 can be programmed by a program signal UPR 232 into nonvolatile memory 225 after each transition signal UT 231 has been received.  In other examples, the multiple count signals can be programmed once all the LED strings have been calibrated.  
[0034]   In one example, the plurality of select signals S0 233 to SN 234 is generated in response to the programming signal UPR 232.  As will be discussed in greater detail below, a register circuit (not shown in FIG. 2) is included in current matching circuit 205 and is configured to receive the plurality of select signals S0 233 to SN 234 from a nonvolatile memory 225.  In one example, the count values that are stored in nonvolatile memory 225 are used for trimming the plurality of LED driver circuits included in current matching circuit 205 such that each respective output current ILED 222, ILED2 223, and ILEDN 224 through the plurality of LED strings 201, 202, and 203 is substantially equal in accordance with the teachings of the present invention. 
[0035]   FIG. 3 is a block diagram illustrating another example of a current matching circuit 305 in accordance with the teachings of the present invention.  It is noted that the current matching circuit 305 of FIG. 3 may be one example of the current matching circuit 105 of FIG. 1 or of the current matching circuit 205 of FIG. 2, and that similarly named and numbered elements referenced below are coupled and function similar to as described above.  As shown in the example depicted in FIG. 3, current matching circuit 305 includes a plurality of LED driver circuits, which are labeled LED driver 1 306, LED driver 2 307, and LED driver N 336 in FIG. 3.  The N in driver N 336 is representative of the number of LED driver circuits and LED string.  Each one of the plurality of LED driver circuits is configured to drive a respective output current ILED 327, ILED2 328, and ILEDN 329.
[0036]   A current to voltage converter circuit, including current to voltage converter circuit 337A and current to voltage converter 337B, is coupled to the plurality of LED driver circuits LED driver 1 306, LED driver 2 307, and LED driver N 336 to generate a plurality of voltage signals ULED1 343 to ULEDN 344.  Each one of the plurality of voltage signals ULED1 343 to  ULEDN 344 is representative of a respective output current ILED 327, ILED2 328, and ILEDN 329 through the corresponding one of the plurality of LED driver circuits driver 1 306, LED driver 2 307, and driver N 336.
[0037]   A comparison circuit 304 is coupled to the current to voltage converter circuit 337A and 337B and is configured to compare the plurality of voltage signals ULED1 343 to ULEDN 344.  In the example illustrated in FIG. 3, current to voltage converter circuit 337A is configured to generate the reference voltage signal ULED1 343 in response to the current mirror signal UMR1 361, which is coupled to LED driver 1 306.  In other examples, LED driver 1 306 can be referred to as first driver circuit 306. 
[0038]   In the example depicted in FIG, 3, an adjustment circuit 314 includes a selection circuit, which includes a switch 345 and a switch 346 that are coupled to current to voltage converter 337B to select which one of the second and third voltage signals ULED2 (not shown) or ULEDN 344 is to be generated by current to voltage converter 337B to be compared to the reference voltage signal ULED1 343.  In the depicted example, adjustment circuit 314 generates switch control signals D1 388 and D2 389 to control which one of switches 345 or 346 is closed.  In the example, only one of the switches 345 or 346 is closed at a time.  If switch 345 is closed, current to voltage converter 337B is configured to provide current mirror signal UMR2 362 to LED Driver 2 307.  If switch 346 is closed, current to voltage converter 337B is configured to provide current mirror signal UMRN 363 to LED driver N 336.  In this case, the current to voltage converter 337B is configured to generate the voltage signal ULEDN 344 to comparison circuit 304 for comparison with reference voltage signal ULED1 343.
[0039]   In the depicted example, the adjustment circuit 314 is coupled to the comparison circuit 304 and receives the calibration signal UC 316.  In addition, the adjustment circuit 314 is also configured to receive a plurality of select signals S0 333 to SN 334 from nonvolatile memory, as was discussed in FIG. 2.  In the depicted example, the adjustment circuit 314 is configured to generate a count signal UCOUNT 331, a transition signal UT 318, a reset signal URESET 350 ,a set signal USET 359, which is configured to be received by driver circuit 1 306, and a plurality of trim signals, including trim signal UTR1 352, trim signal UTR2 353, and trim signal UTRN 354.  In one example, reset signal URESET 350 may be asserted to initialize a starting value at the beginning of each calibration operation prior to determining the count value for count signal UCOUNT 331.  In operation, the adjustment circuit 314 is configured to trim the plurality of LED driver circuits driver 1 306, LED driver 2 307, and driver N 336 with trim signal UTR1 352, trim signal UTR2 353, and trim signal UTRN 354 in response to the comparison circuit 304 such that each respective output current ILED 327, ILED2 328, and ILEDN 329 through the corresponding one of the plurality of LED driver circuits, LED driver 1 306, LED driver 2 307, and driver N 336 is substantially equal after the calibration phase.
[0040]   FIG. 4 is a block diagram illustrating one example of an adjustment circuit 414 included in a current matching circuit in accordance with the teachings of the present invention.  It is noted that the adjustment circuit 414 of FIG. 4 may be one example of the adjustment circuit 314 of FIG. 3 or another example of the adjustment circuit 114 of FIG. 1, and that similarly named and numbered elements referenced below are coupled and function similar to as described above.  As shown in the depicted example, adjustment circuit 414 includes a register 439 configured to receive a plurality of select signals S0 433 to SN 434 from a nonvolatile memory, as described for example in FIG. 2.  In operation,  register 439 outputs a select signal UIN 487 to a decoder 438, which generates the switch control signals D1 488 and D2 489 that may be used to control which switches (e.g., switch 345 or switch 346) of the select circuit are opened and closed, as discussed above in FIG. 3. 
[0041]   Register 439 is further configured to output a plurality of trim signals, including trim signal UTR1 452, trim signal UTR2 453, and trim signal UTRN 454, where the first trim signal UTR1 452 corresponds to a first LED string driven by a first driver, the second trim signal UTR2 453 corresponds to a second LED string driven by a second driver, and the trim signal UTRN 454 corresponds to an Nth LED string driven by an Nth driver.  As mentioned previously, the nonvolatile memory of the secondary controller, as discussed for example in FIG. 2, can provide information to register 439 with the appropriate settings to calibrate each LED string.  The register 439 is configured to receive the select signals S0 433 to SN 434 in order to store the trim signal values UTR1 452, UTR2 453, and UTRN 454.  The register 439 is further configured to generate the set signal USET 459 that can be a multi-bit signal to determines how much to adjust reference current source of the first LED driver circuit. 
[0042]   In one example, a counter circuit 441 is configured to receive a clock signal UCLK 449, a transition signal UT 418, and a reset signal URESET 450.  In the depicted example, the counter circuit 441 is utilized during the calibration phase to calibrate the output currents driven by the driver circuits to be substantially equal during normal operation.  In one example, reset signal URESET 450 may be asserted to initialize the counter circuit 441 to a starting value at the beginning of each calibration operation prior to determining the count value for count signal UCOUNT 431.  In one example, the transition signal UT 418 may be asserted to disable the counter circuit 441 from counting when a transition signal UT 418 is received. 
[0043]   In operation, the counter circuit 441 is configured to count at a rate determined by the clock signal UCLK 449 and output a count signal UCOUNT 431 that has N-bits, where N represents the number of bits.  In one example, the count signal UCOUNT 431 can be incremented and/or decremented.  An edge detection circuit 413 is configured to receive the calibration signal UC 416 and generate a transition signal UT 418 when the comparison circuit switches from a first state to a second state.  As mentioned in FIG.1, in one example if the first state of the calibration signal UC 416 is a logic high, the edge detection circuit 413 generates a transition signal UT 418 when the comparison circuit transitions such that the calibration signal UC 416 in a second state is a logic low.  In another example, if the first state of the calibration signal UC 416 is a logic low, the edge detection circuit 413 generates a transition signal UT 418 when the comparison circuit 104 transitions such that the calibration signal UC416 in a second state is a logic high.   
[0044]   In one example, when the transition signal UT 418 is generated, this indicates the reference signal ULED1 343 as shown in FIG. 3 is no longer less than the voltage signal ULEDN 344.  In another example, the reference signal ULED1 343 as shown in FIG.3 is no longer greater than the voltage signal ULEDN 344.  The resulting count signal UCOUNT 431 output value is saved and may then be received by a production tester circuit, such as production tester circuit 226 as shown in FIG. 2, which can then output the programming signal UPR 232 to the nonvolatile memory 225 as discussed.  Thus, the count values stored in register 439 via the plurality of select signals S0 433 to SN 434 from a nonvolatile memory may be generated in response to the count values determined by the counter circuit in accordance with the teachings of the present invention.
[0045]   In another example, the adjustment circuit 414 can program the register 439 without the use of an external production tester circuit and nonvolatile memory as described in FIG.2.  The adjustment circuit 414 can further include circuitry such as a state machine that is configured to receive the calibration signal UC 416, the transition signal UT 418, and the count signal UCOUNT 431.  In operation, the state machine can determine when a transition signal UT 418 is received, the counter circuit 441 stops counting.  The count signal UCOUNT 431 can be directly programmed into the register 439.  In order to calibrate the next LED string, the state machine can assert a reset signal URESET 450, and enable the counter circuit to begin counting. 
[0046]   FIG. 5 is a block diagram illustrating one example of a LED driver 1 506 included in a current matching circuit in accordance with the teachings of the present invention.  It is noted that the LED driver circuit 1 506 of FIG. 5 may be one example of the LED driver 1 circuit 106 of FIG. 1 or LED driver 1 306 of FIG. 3, and that similarly named and numbered elements referenced below are coupled and function similar to as described above.  As shown in the depicted example, LED driver 1 506 includes a first cascode circuit 568 to be coupled to a reference load, such as for example a load such as a LED string 102 shown in FIG. 1, through which a reference output current ILED 527 is conducted.  A first scaled cascode circuit 569 is coupled to the first cascode circuit 568.  A scaled reference output current, also illustrated as current mirror signal UMR1 561, which is representative of the reference output current ILED 527 is conducted through the first scaled cascode circuit 569.  In one example, scaled reference output current UMR1 561 conducted through the first scaled cascode circuit 569 is coupled to the current to voltage converter circuit, such as current to voltage converter circuit 337A shown in FIG. 3.
[0047]   A first trimming current source ITRIMP1 566 is coupled to a second trimming current source ITRIMN1 567.  A first trimming current conducted through the first and second trimming current sources ITRIMP1 566 and ITRIMN1 567 is configured to be responsive to a first trim signal UTR1 552 coupled to the first and second trimming current sources ITRIMP1 566 and ITRIMN1 567.  In one example, the first trim signal UTR1 552  can be a multi-bit signal in which the most significant bit can turn on the first trimming current source ITRIMP1 566 or the second trimming current source ITRIMP1 567, while the remaining bits can determine how much current to provide.  A first operational amplifier 574 includes a first input, such as for example an inverting input, that is coupled to an intermediate node between the first and second trimming current sources ITRIMP1 566 and ITRIMN1 567.  The first operational amplifier 574 also includes a second input, such as for example a noninverting input, that is configured to receive a reference voltage VREF 560.  The first operational amplifier 574 has an output that is coupled to first control terminals of the first cascode circuit 568 and the first scaled cascode circuit 569, such as for example the gate terminals of transistors 570 and 572 of the first cascode circuit 568 and the first scaled cascode circuit 569.  In addition, second control terminals of the first cascode circuit 568 and the first scaled cascode circuit 569, such as for example the gate terminals of transistors 571 and 573 of the first cascode circuit 568 and the first scaled cascode circuit 569, are configured to receive a bias voltage VBIAS 558.
[0048]   A first trim resistor RTRIM 575 includes a first end that is coupled to the intermediate node between the first and second trimming current sources ITRIMP1 566 and ITRIMP2 567.  The first trim resistor RTRIM 575 also includes a second end that is coupled to an intermediate node of the first cascode circuit 568 and an intermediate node of the first scaled cascode circuit 569.  For instance, as shown in the depicted example, the second end of first trim resistor RTRIM 575 is coupled to the intermediate node between transistors 570 and 571 of the first cascode circuit 568 and the intermediate node between transistors 572 and 573 of the first scaled cascode circuit 569.
[0049]   A reference current source 563 is configured to conduct a reference current IREF in response to a set signal USET 559.  An external reference signal IEXT 394 as shown in FIG. 3 can be selected by a resistor (not shown).  The value of the resistor sets IEXT 394 such that the full scale range of current is defined for the LED strings.  In one example, the set signal USET 559 can be a multi-bit signal that determines how much to adjust reference current source 563 for correct gain.  A first transistor 564 is coupled to the reference current source 563 and is configured to conduct the reference current IREF.  The bias voltage VBIAS 558 is generated at an intermediate node between the reference current source 563 and the first transistor 564.  The second transistor 565 is coupled to the first transistor 564 to conduct the reference current IREF such that the reference voltage VREF 560 is generated at an intermediate node between the first and second transistors 564 and 565. The source of transistor 565 is coupled to a local return 524. 
[0050]   In operation, the first LED driver circuit 506 calibrates output current ILED 527 in relation to a reference current source IREF 563.  The set signal USET 559 controls the reference current source IREF 563 to generate the bias voltage VBIAS 558.  In order to regulate the output current ILED 527 of the first LED string, first operational amplifier 574 regulates the drain to source voltage of the transistor 571 to a second transistor 565.  The first operational amplifier 574 receives reference voltage VREF 560 at the non-inverting input and the source voltage of the first cascode circuit 568 at the inverting input via first trim resistor RTRIM 575.  The first operational amplifier 574 operates in a closed loop to make the voltage difference between the non-inverting and inverting inputs zero by increasing or decreasing its output voltage.  The output of the operational amplifier controls the gate of transistor 570.  In an ideal operational amplifier 574, there is no offset between its inputs.  However in practice, there are some non-idealities, such that some offset can exist.  First trim resistor RTRIM 575 is coupled between the inverting input of first operational amplifier 574 and first cascode circuit 568 in conjunction with current source ITRIMP1  566  or current source ITRIMPN1 567, the first operational amplifier 574 offset can be cancelled such that the voltage is accurately matched on drain of transistor 571 and transistor 573 to transistor 565.   
[0051]   FIG. 6 is a block diagram illustrating one example of a second LED driver circuit 607 included in a current matching circuit in accordance with the teachings of the present invention.  It is noted that the second LED driver circuit 607 of FIG. 6 may be one example of the second LED driver circuit 107 of FIG. 1 or second LED driver circuit 307 of FIG. 3, and that similarly named and numbered elements referenced below are coupled and function similar to as described above.  As shown in the depicted example, second LED driver circuit 607 includes a second cascode circuit 679 that is configured to be coupled to a second load, such as for example, load 102 shown in FIG. 1, through which the second output current ILED2 628 is conducted.  A second scaled cascode circuit 680 is coupled to the second cascode circuit 679.  A second scaled output current, also illustrated as current mirror signal UMRN 663, which is representative of the second output current ILED2 628 is conducted through the second scaled cascode circuit 680.  In one example, a second scaled output representative of the second scaled output current is conducted through the second scaled cascode circuit 680 and is coupled to the current to voltage converter circuit, such as current to voltage converter 337B shown in FIG. 3.  
[0052]   A third trimming current source ITRIMP2 677 is coupled to a fourth trimming current source ITRIMN2 678.  The fourth trimming current source is configured to receive a supply voltage VDD 662.  A second trimming current conducted through the third and fourth trimming current sources ITRIMP2 677 and ITRIMN2 678 is configured to be responsive to a second trim signal UTR2 653 coupled to the third and fourth trimming current sources ITRIMP2 677 and ITRIMN2 678.  In one example, the second trim signal UTR2 653 can be a multi-bit signal in which the most significant bit can turn on the third trimming current source ITRIMP2 677 or the fourth trimming current source ITRIMN2 678, while the remaining bits can determine how much current to provide.  A second operational amplifier 685 with an inverting input coupled to an intermediate node between the third and fourth trimming current sources ITRIMP2 677 and ITRIMN2 678.  The second operational amplifier also includes a second input, such as for example a noninverting input, that is configured to receive a reference voltage VREF 660.  In example, the reference voltage VREF 660 may be generated by the LED driver 1 506 of FIG. 5.  The second operational amplifier has an output that is coupled to first control terminals of the second cascode circuit 679 and the second scaled cascode circuit 680, such as for example gate terminals of transistors 681 and 683 of the second cascode circuit 679 and the second scaled cascode circuit 680.  In addition, second control terminals of the second cascode circuit 679 and the second scaled cascode circuit 680, such as for example the gate terminals of transistors 682 and 684 of the second cascode circuit 679 and the second scaled cascode circuit 680, are configured to receive the bias voltage VBIAS 658. The source terminal of transistor 682 is coupled to a local return 624. 
[0053]   A second trim resistor RTRIM2 686 includes a first end that is coupled to the intermediate node between the third and fourth trimming current sources ITRIMP2 677 and ITRIMN2 678.  The second trim resistor RTRIM2 686 also includes a second end that coupled to an intermediate node of the second cascode circuit 679 and an intermediate node of the second scaled cascode circuit 680.  For instance, as shown in the depicted example, the second end of second trim resistor RTRIM2 686 is coupled to the intermediate node between transistors 681 and 682 of the second cascode circuit 679 and the intermediate node between transistors 683 and 684 of the second scaled cascode circuit 680.
[0054]   In the depicted example, the second operational amplifier 685 regulates the output current ILED2 628 through a second LED string to match the output current ILED 527 through a first LED string.  The bias voltage VBIAS 658 and the reference voltage VREF 660 are generated with respect to the first LED string, and are used as inputs for all of the subsequent or remaining LED strings in order for all of the output currents to be matched or to be substantially equal.  The second operational amplifier 685 receives a reference voltage VREF 660 at the non-inverting input, and the drain voltage of the transistor 682 of second cascode circuit 679 at the inverting input via trim resistor RTRIM2 686.  The second operational amplifier 685 operates in a closed loop to make the voltage difference between the non-inverting and inverting inputs zero by increasing or decreasing its output voltage.  The output of the second operational amplifier 685 controls the gate of the transistor 681.  In an ideal second operational amplifier 685, there is no offset between its inputs.  However in practice, however, there are some non-idealities, such that some offset can exist.  Second trim resistor RTRIM2 686 is connected between the inverting input of second operational amplifier 685 and second cascode circuit 679 in conjunction with current source ITRIMP1 677 or current source ITRIMN2 678.  The second operational amplifier 685 offset can be cancelled such that the voltage is accurately matched on drain of transistors 682, 684 with that of transistor 565 in FIG.5. 
[0055]   FIG. 7 is a block diagram illustrating another example of a current matching circuit 705 with a global bias circuit in accordance with the teachings of the present invention.  It is noted that the current matching circuit 705 of FIG. 7 may be one example of the current matching circuit 105 of FIG. 1 or of the current matching circuit 205 of FIG. 2, or of the current matching circuit 305, and that similarly named and numbered elements referenced below are coupled and function similar to as described above.  
[0056]   In FIG.3, LED driver 1 303 generates both a reference voltage VREF 360 and a bias voltage VBIAS 358  used to connect all the LED drivers  as voltages with respect to ground.  However, the ground of LED driver 1 may be different than the ground of LED driver 2 and LED driver 3.  The current matching circuit 705 may not be immune to the effects of ground bounce and noise that can cause a local variation of reference voltage VREF 360 and bias voltage VBIAS 358 seen by each driver.  As a result,  the currents of the LED strings no longer would match.  To address ground bounce and possible noise issues, the current matching circuit 705 includes a global bias circuit 790 that can enable independent control of the gains of LED driver 1 706, LED driver 2 707, and LED driver N 736.  The global bias circuit 790 is coupled to the plurality of the LED driver circuits.  The global bias circuit 790 is configured to receive an external reference signal IEXT 794 selected by an external resistor (not shown).  The global bias circuit is further configured to generate a first bias signal ID1 791, a second bias signal ID2 792, and a third bias signal ID3 793.  The first bias signal ID1 791, second bias signal ID2 792, and third bias signal ID3 793 are current signals that would mitigate the effects of any ground bounce when compared to using a voltage reference.  The value of the resistor sets the reference signal IEXT 794 such that the full scale range of current is defined for the LED strings. 
[0057]   FIG. 8 is a block diagram illustrating one example of a LED driver 1 806 and a global bias circuit included in a current matching circuit in accordance with the teachings of the present invention.  It is noted that the LED driver 1 806 of FIG. 8 may be one example of the first LED driver circuit 106 of FIG. 1 or LED driver 1 circuit 306 of FIG. 3, or the LED driver 1  circuit 506 of FIG.5.  In addition, it is noted the global circuit of FIG. 8 may be one example of the global bias circuit 790 of FIG. 7 and that similarly named and numbered elements referenced below are coupled and function similar to as described above. 
[0058]   The LED driver 1 806 is configured to receive a first bias signal ID1 891 generated by the global bias circuit 890.  The global bias circuit 890 includes a current source IREF 896, and transistors 839, 840, 841, 842, 843, 844, 845.  The current source IREF 896 selected is in response to the reference signal IEXT 794 of FIG. 7.  As shown, transistors 839 and 840 and transistors 842 and 843 form a current mirror.  Transistors 840 and 843, transistors 841 and 844, 842 and 845 are all coupled in cascode.  Furthermore, the gate terminal of transistors 839 and 840 are coupled to the gate terminals of transistors 841 and 842.  Likewise, the gate terminal of transistors 842 and 843 are coupled to the gate terminals of transistors 844 and 845.  The drain terminal of transistor 840 provides the first bias signal ID1 891 to the first driver circuit.  The drain terminal of transistor 841 provides the second bias signal ID2 892 to the second LED driver circuit.  The drain terminal of transistor 842 provides the third bias signal ID3 893 the driver n circuit. 
[0059]   Previously in FIG.3,  the set signal USET 359 determines how much to adjust reference current source that is later used to generate the bias voltage and the reference voltage.  As mentioned in FIG. 7, ground bounce and noise between drivers can cause variation of the bias voltage and the reference voltage 360 with respect to LED driver 1 such that the relative matching of the LED strings is no longer matched.  To mitigate ground bounce and noise between the drivers, the first LED driver circuit 806 receives the first bias signal ID1 891 to locally generate the reference voltage VREF 860 and bias voltage VBIAS 858.  First driver circuit includes a transistor 846, and 847, the source of transistor 847 is coupled to the gate terminal of transistor 846 and 847.  Furthermore, the drain terminal of transistor 840 from the global bias circuit 890 is coupled to the source terminal of transistor 847 of the first LED driver circuit. 
[0060]   A first transistor 864 is coupled to transistor 846.  The bias voltage VBIAS 858 is generated at an intermediate node between the transistor 846 and the first transistor 864.  The second transistor 865 is coupled to the first transistor 864 such that the reference voltage VREF 860 is generated locally at an intermediate node between the first and second transistor 864 and 865. The transistor 846 is further configured to be adjustable by a set signal USET 859.  After the bias voltage VBIAS 858 and the reference voltage VREF 860 are generated, first LED driver circuit 806 operates in the same manner as described in the previous figures. 
[0061]   FIG. 9 is a block diagram illustrating one example of a LED driver 2 907 included in a current matching circuit in accordance with the teachings of the present invention.  It is noted that the LED driver 2 907 of FIG. 9 may be one example of the second LED driver circuit 107 of FIG. 1 or LED driver 2 307 of FIG. 3, or LED driver 2 of FIG. 6, and that similarly named and numbered elements referenced below are coupled and function similar to as described above.  In addition, the description of LED driver 2 907 can also be applied to LED driver N, where N is representative of the number of driver circuits. 
[0062]   Previously in FIG.6, the LED driver 2 907 is configured to receive the bias voltage and the reference voltage from LED driver 1.  As mentioned in FIGs. 7 and 8, ground bounce and noise between drivers can cause bias voltage and the reference voltage variation with respect to LED Driver 1 such that the relative matching of the LED strings is no longer matched.  To mitigate ground bounce and noise between the LED drivers, LED 2 driver 907 is configured to receive the second bias signal ID2 892 to locally generate the reference voltage VREF 960 and bias voltage VBIAS 958.
[0063]   LED driver 2 907 includes transistor 946, and 947.  The source of transistor 947 is coupled to the gate terminal transistor 946 and 947.  Furthermore, the drain terminal of transistor 841 from the global bias circuit 890 is coupled to the source terminal of transistor 947 of the  LED driver 2 907. 
[0064]   A first transistor 964 is coupled to transistor 946.  The bias voltage VBIAS 958 is generated at an intermediate node between the transistor 946 and the first transistor 964.  The second transistor 965 is coupled to the first transistor 964 such that the reference voltage VREF 960 is generated locally at an intermediate node between the first and second transistor 964 and 965.  The transistor 946 is further configured to be adjustable by a set signal USET 959.  After the bias voltage VBIAS 958 and the reference voltage VREF 960 are generated, LED driver 2 907 operates in the same manner as described in the previous figures.  
[0065]   FIG. 10 illustrates one example of a power converter with a controller that provides power to a load and can calibrate LED loads a power converter accordance with the teachings of the present invention.  As shown in the depicted example, power converter 1000 includes an input configured to receive an input voltage 1006 across an input capacitor CIN 1008 that is coupled to an input return 1009.  An energy transfer element 1012 is coupled between the input of the power converter 1000 and an output of the power converter 1000, which is coupled to a load that is coupled to an output return 1025.  In one example, the load can be a plurality of loads such as LED strings 1001, 1002, and 1003.  In the example, the output return 1025 at the output of the power converter 1000 is galvanically isolated from the input return 1009 at the input of the power converter.  As such, there is no dc current between the input of the power converter 1000 and the output of the power converter 1000.  The energy transfer element 1012 includes a primary winding 1011, which may also be referred to as an input winding, and a secondary winding 1013, which may also be referred to as an output winding.  A clamp circuit 1010 is coupled across the primary winding 1011, and an output capacitor C1 1015 is coupled to the output of the power converter 1000 to provide an output voltage VO 1016 across the load.  In addition, an output current IO 1017 is also provided to the load at the output of the power converter 1000.
[0066]   In the example shown in FIG. 7, a power switch 1029 is coupled to the primary winding 1011 and the input return 1009 at the input of the power converter 1000.  The power switch 1029 is configured to receive a drive signal UD 1030 generated by a primary control circuit 1022 to control switching of the power switch 1029 to control a transfer of energy from the input of the power converter 1000, through the energy transfer element 1012, to the output of the power converter 1000.  The primary control circuit 1022 is included in a power converter controller 1021 that also includes a secondary control circuit 1023, which generates a request signal UREQ 1020 that may be received by the primary control circuit 1022 through a communication link 1027.  In the example, the communication link 1027 maintains the galvanic isolation between the input of the power converter 1000 and the output of the power converter 1000.
[0067]   As shown in the example of FIG. 10, the secondary controller circuit 1023 includes a switch request circuit 1019 that is configured to control the synchronous rectifier 1014 with a synchronous drive signal 1018.  Furthermore, the switch request circuit 1019 generates a start signal USTART 1024 in order to start the current matching circuit 1005 in order to calibrate the plurality of loads, in this case LED strings 1001, 1002, 1003.  The operation of the current matching circuit is similar to what was described in the previous figures.  In one example, the current matching circuit 1005 can generate a done signal UDONE 1028 when the output current through the plurality of LED loads 1001, 1002, and 1003 is substantially equal.
[0068]   The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limited to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
[0069]   EMBODIMENTS
Although the present invention is defined in the attached claims, it should be understood that the present invention can also (alternatively) be defined in accordance with the following embodiments:
1.  A current matching circuit, comprising:
a plurality of driver circuits;
a current to voltage converter circuit coupled to the plurality of driver circuits to generate a plurality of voltage signals, wherein each one of the plurality of voltage signals is representative of a respective output current through a corresponding one of the plurality of driver circuits;
a comparison circuit coupled to the current to voltage converter circuit to compare the plurality of voltage signals; and
an adjustment circuit coupled to the comparison circuit and the plurality of driver circuits, wherein the adjustment circuit is coupled to trim the plurality of driver circuits in response to the comparison circuit such that each respective output current through the plurality of driver circuits is substantially equal.
2.  The current matching circuit of embodiment 1, wherein the plurality of voltage signals includes a reference voltage signal representative of a reference output current through a first driver circuit of the plurality of driver circuits, wherein the plurality of voltage signals further includes a second voltage signal representative of a second output current through a second driver circuit of the plurality of driver circuits, and wherein the adjustment circuit is coupled to trim the second driver circuit of the plurality of driver circuits in response to a comparison of the reference voltage signal and the second voltage signal.
3.  The current matching circuit of embodiment 2, wherein the plurality of voltage signals further includes a third voltage signal representative of a third output current through a third driver circuit of the plurality of driver circuits, and wherein the adjustment circuit is coupled to trim the third driver circuit of the plurality of driver circuits in response to a comparison of the reference voltage signal and the third voltage signal.
4.  The current matching circuit of embodiment 3, wherein the adjustment circuit comprises:
a selection circuit coupled to current to voltage converter circuit to select which one of the second and third voltage signals is compared to the reference voltage signal;
a counter circuit  coupled to generate count values in response to a clock signal; 
an edge detection circuit coupled to the comparison circuit, wherein the edge detection circuit generates a transition signal in response to the comparison circuit transitioning from a first state to a second state; and
a register coupled to store count values to trim the plurality of driver circuits and generate a plurality of trim signals that corresponds to the count values stored in the register such that each respective output current through the plurality of driver circuits is substantially equal.
5.  The current matching circuit of embodiment 2, wherein the first driver circuit comprises:
a first cascode circuit to be coupled to a reference load through which the reference output current is conducted; and
a first scaled cascode circuit coupled to the first cascode circuit, wherein a scaled reference output current representative of the reference output current is conducted through the first scaled cascode circuit, wherein the first scaled cascode circuit is coupled to the current to voltage converter circuit.
6.  The current matching circuit of embodiment 5, wherein the first driver circuit further comprises:
a first trimming current source coupled to a second trimming current source, wherein a first trimming current conducted through the first and second trimming current sources is coupled to be responsive to a first trim signal coupled to the first and second trimming current sources; and
a first operational amplifier having a first input coupled to an intermediate node between the first and second trimming current sources, wherein the first operational amplifier has a second input coupled to receive a reference voltage, wherein the first operational amplifier has an output coupled to first control terminals of the first cascode circuit and the first scaled cascode circuit, and wherein second control terminals of the first cascode circuit and the first scaled cascode circuit are coupled to receive a bias voltage.
7.  The current matching circuit of embodiment 6, wherein the first driver circuit further comprises a first trim resistor having a first end coupled to the intermediate node between the first and second trimming current sources, wherein the first trim resistor has a second end coupled to an intermediate node of the first cascode circuit and an intermediate node of the first scaled cascode circuit.
8.  The current matching circuit of embodiment 6, wherein the first driver circuit further comprises:
a reference current source coupled to conduct a reference current in response to a set signal;
a first transistor coupled to the reference current source to conduct the reference current, wherein the bias voltage is generated at an intermediate node between the reference current source and the first transistor; and
a second transistor coupled to the first transistor to conduct the reference current, wherein the reference voltage is generated at an intermediate node between the first and second transistors.
9.  The current matching circuit of embodiment 2, wherein the second driver circuit comprises:
a second cascode circuit to be coupled to a second load through which the second output current is conducted; and
a second scaled cascode circuit coupled to the second cascode circuit, wherein a second scaled output current representative of the second output current is conducted through the second scaled cascode circuit, wherein the second scaled cascode circuit is coupled to the current to voltage converter circuit.
10.  The current matching circuit of embodiment 9, wherein the second driver circuit further comprises:
a third trimming current source coupled to a fourth trimming current source, wherein a second trimming current conducted through the third and fourth trimming current sources is coupled to be responsive to a second trim signal coupled to the third and fourth trimming current sources; and
a second operational amplifier having a first input coupled to receive a bias voltage generated by the first driver circuit and coupled to an intermediate node between the third and fourth trimming current sources, wherein the second operational amplifier has a second input coupled to receive a reference voltage generated by the first driver circuit, wherein the second operational amplifier has an output coupled to first control terminals of the second cascode circuit and the second scaled cascode circuit, and wherein second control terminals of the second cascode circuit and the second scaled cascode circuit are coupled to receive the bias voltage.
11.  The current matching circuit of embodiment 10, wherein the second driver circuit further comprises a second trim resistor having a first end coupled to the intermediate node between the third and fourth trimming current sources, wherein the second trim transistor has a second end coupled to an intermediate node of the second cascode circuit and an intermediate node of the second scaled cascode circuit.
12.  The current matching circuit of embodiment 1, wherein a plurality of light emitting diode (LED) loads are coupled to the plurality of driver circuits such that each respective output current through the plurality of LED loads is substantially equal.
13.  A power converter controller, comprising:
a primary control circuit;
a secondary control circuit coupled to the primary control circuit, wherein the secondary control circuit is coupled to drive a plurality of loads, wherein the secondary control circuit includes a current matching circuit, comprising:
a plurality of driver circuits, wherein each one of the plurality of driver circuits is coupled to a corresponding one of the plurality of loads;
a current to voltage converter circuit coupled to the plurality of driver circuits to generate a plurality of voltage signals, wherein each one of the plurality of voltage signals is representative of a respective output current through a corresponding one of the plurality of driver circuits;
a comparison circuit coupled to the current to voltage converter circuit to compare the plurality of voltage signals;  
an adjustment circuit coupled to the comparison circuit and the plurality of driver circuits, wherein the adjustment circuit is coupled to trim the plurality of driver circuits in response to the comparison circuit such that each respective output current through the plurality of driver circuits is substantially equal.
14.  The power converter controller of embodiment 13, wherein the plurality of voltage signals includes a reference voltage signal representative of a reference output current through a first driver circuit of the plurality of driver circuits, wherein the plurality of voltage signals further includes a second voltage signal representative of a second output current through a second driver circuit of the plurality of driver circuits, and wherein the adjustment circuit is coupled to trim the second driver circuit of the plurality of driver circuits in response to a comparison of the reference voltage signal and the second voltage signal.
15.  The power converter controller of embodiment 14, wherein the plurality of voltage signals further includes a third voltage signal representative of a third output current through a third driver circuit of the plurality of driver circuits, and wherein the adjustment circuit is coupled to trim the third driver circuit of the plurality of driver circuits in response to a comparison of the reference voltage signal and the third voltage signal.
16.  The power converter controller of embodiment 15, wherein the adjustment circuit comprises:
a selection circuit coupled to current to voltage converter circuit to select which one of the second and third voltage signals is compared to the reference voltage signal;
a counter circuit coupled to generate count values in response to a clock signal; 
an edge detection circuit coupled to the comparison circuit , wherein the edge detection circuit generates a transition signal in response to the comparison circuit transitioning from a first state to a second state; and
a register coupled to store count values to trim the plurality of driver circuits and generate trim signals that corresponds to the plurality of count values stored in the register such that each respective output current through the plurality of driver circuits is substantially equal.
17. The power converter controller of embodiment 16, wherein the register is coupled to receive a plurality of select signals from a nonvolatile memory, wherein the select signals include the count values to be used for trimming the plurality of driver circuits. 
18. The power converter controller of embodiment 17, wherein the nonvolatile memory is coupled to an external production tester circuit, wherein the external production tester circuit generates a programming signal to store the plurality of select signals in nonvolatile memory. 
19.  The power converter controller of embodiment 14, wherein the first driver circuit comprises:
a first cascode circuit to be coupled to a reference load through which the reference output current is conducted; and
a first scaled cascode circuit coupled to the first cascode circuit, wherein a scaled reference output current representative of the reference output current is conducted through the first scaled cascode circuit, wherein the first scaled cascode circuit is coupled to the current to voltage converter circuit.
20.  The power converter controller of embodiment 18, wherein the first driver circuit further comprises:
a first trimming current source coupled to a second trimming current source, wherein a first trimming current conducted through the first and second trimming current sources is coupled to be responsive to a first trim signal coupled to the first and second trimming current sources; and
a first operational amplifier having a first input coupled to an intermediate node between the first and second trimming current sources, wherein the first operational amplifier has a second input coupled to receive a reference voltage, wherein the first operational amplifier has an output coupled to first control terminals of the first cascode circuit and the first scaled cascode circuit, and wherein second control terminals of the first cascode circuit and the first scaled cascode circuit are coupled to receive a bias voltage.
21.  The power converter controller of embodiment 19, wherein the first driver circuit further comprises a first trim resistor having a first end coupled to the intermediate node between the first and second trimming current sources, wherein the first trim resistor has a second end coupled to an intermediate node of the first cascode circuit and an intermediate node of the first scaled cascode circuit.
22.  The power converter controller of embodiment 19, wherein the first driver circuit further comprises:
a reference current source coupled to conduct a reference current in response to a set signal;
a first transistor coupled to the reference current source to conduct the reference current, wherein the bias voltage is generated at an intermediate node between the reference current source and the first transistor; and
a second transistor coupled to the first transistor to conduct the reference current, wherein the reference voltage is generated at an intermediate node between the first and second transistors.
22.  The power converter controller of embodiment 14, wherein the second driver circuit comprises:
a second cascode circuit to be coupled to a second load through which the second output current is conducted; and
a second scaled cascode circuit coupled to the second cascode circuit, wherein a second scaled output current representative of the second output current is conducted through the second scaled cascode circuit, wherein the second scaled cascode circuit is coupled to the current to voltage converter circuit.
23.  The power converter controller of embodiment 22, wherein the second driver circuit further comprises:
a third trimming current source coupled to a fourth trimming current source, wherein a second trimming current conducted through the third and fourth trimming current sources is coupled to be responsive to a second trim signal coupled to the third and fourth trimming current sources; and
a second operational amplifier having a first input coupled to receive a bias voltage generated by the first driver circuit and coupled to an intermediate node between the third and fourth trimming current sources, wherein the second operational amplifier has a second input coupled to receive a reference voltage generated by the first driver circuit, wherein the second operational amplifier has an output coupled to first control terminals of the second cascode circuit and the second scaled cascode circuit, and wherein second control terminals of the second cascode circuit and the second scaled cascode circuit are coupled to receive the bias voltage.
24.  The power converter controller of embodiment 23, wherein the second driver circuit further comprises a second trim resistor having a first end coupled to the intermediate node between the third and fourth trimming current sources, wherein the second trim transistor has a second end coupled to an intermediate node of the second cascode circuit and an intermediate node of the second scaled cascode circuit.
25.  The power converter controller of embodiment 13, wherein the plurality of loads comprises a plurality of light emitting diode (LED) loads such that each respective output current through the plurality of LED loads is substantially equal.
CLAIMS
What is claimed is:
1.  A current matching circuit, comprising:
a plurality of LED (light emitting diode) driver circuits;
a current to voltage converter circuit coupled to the plurality of LED driver circuits to generate a plurality of voltage signals, wherein each one of the plurality of voltage signals is representative of a respective output current through a corresponding one of the plurality of LED driver circuits;
a comparison circuit coupled to the current to voltage converter circuit to compare the plurality of voltage signals; and
an adjustment circuit coupled to the comparison circuit and the plurality of LED driver circuits, wherein the adjustment circuit is configured to trim the plurality of LED driver circuits in response to the comparison circuit such that each respective output current through the plurality of LED driver circuits is substantially equal.
2.  The current matching circuit of claim 1, wherein the plurality of voltage signals includes a reference voltage signal representative of a reference output current through a first LED driver circuit of the plurality of LED driver circuits, wherein the plurality of voltage signals further includes a second voltage signal representative of a second output current through a second LED driver circuit of the plurality of LED driver circuits, and wherein the adjustment circuit is configured to trim the second LED driver circuit of the plurality of LED driver circuits in response to a comparison of the reference voltage signal and the second voltage signal.
3.  The current matching circuit of claim 2, wherein the plurality of voltage signals further includes a third voltage signal representative of a third output current through a third driver circuit of the plurality of LED driver circuits, and wherein the adjustment circuit is configured to trim the third driver circuit of the plurality of LED driver circuits in response to a comparison of the reference voltage signal and the third voltage signal.
4.  The current matching circuit of claim 3, wherein the adjustment circuit comprises:
a selection circuit coupled to current to voltage converter circuit to select which one of the second and third voltage signals is compared to the reference voltage signal;
a counter circuit configured to generate count values in response to a clock signal; 
an edge detection circuit coupled to the comparison circuit, wherein the edge detection circuit generates a transition signal in response to the comparison circuit transitioning from a first state to a second state; and
a register configured to store count values to trim the plurality of LED driver circuits and generate a plurality of trim signals that corresponds to the count values stored in the register such that each respective output current through the plurality of LED driver circuits is substantially equal.
5.  The current matching circuit of claim 2, wherein the first LED driver circuit comprises:
a first cascode circuit to be coupled to a reference load through which the reference output current is conducted; and
a first scaled cascode circuit coupled to the first cascode circuit, wherein a scaled reference output current representative of the reference output current is conducted through the first scaled cascode circuit, wherein the first scaled cascode circuit is coupled to the current to voltage converter circuit.
6.  The current matching circuit of claim 5, wherein the first LED driver circuit further comprises:
a first trimming current source coupled to a second trimming current source, wherein a first trimming current conducted through the first and second trimming current sources is configured to be responsive to a first trim signal that is coupled to the first and second trimming current sources; and
a first operational amplifier having a first input coupled to an intermediate node between the first and second trimming current sources, wherein the first operational amplifier has a second input configured to receive a reference voltage, wherein the first operational amplifier has an output coupled to first control terminals of the first cascode circuit and the first scaled cascode circuit, and wherein second control terminals of the first cascode circuit and the first scaled cascode circuit are configured to receive a bias voltage.
7.  The current matching circuit of claim 6, wherein the first LED driver circuit further comprises a first trim resistor having a first end coupled to the intermediate node between the first and second trimming current sources, wherein the first trim resistor has a second end coupled to an intermediate node of the first cascode circuit and an intermediate node of the first scaled cascode circuit.
8.  The current matching circuit of claim 6, wherein the first LED driver circuit further comprises:
a reference current source configured to conduct a reference current in response to a set signal;
a first transistor coupled to the reference current source to conduct the reference current, wherein the bias voltage is generated at an intermediate node between the reference current source and the first transistor; and
a second transistor coupled to the first transistor to conduct the reference current, wherein the reference voltage is generated at an intermediate node between the first and second transistors.
9.  The current matching circuit of claim 2, wherein the second LED driver circuit comprises:
a second cascode circuit to be coupled to a second load through which the second output current is conducted; and
a second scaled cascode circuit coupled to the second cascode circuit, wherein a second scaled output current representative of the second output current is conducted through the second scaled cascode circuit, wherein the second scaled cascode circuit is coupled to the current to voltage converter circuit.
10.  The current matching circuit of claim 9, wherein the second LED driver circuit further comprises:
a third trimming current source coupled to a fourth trimming current source, wherein a second trimming current conducted through the third and fourth trimming current sources is configured to be responsive to a second trim signal coupled to the third and fourth trimming current sources; and
a second operational amplifier having a first input configured to receive a bias voltage generated by the first LED driver circuit and coupled to an intermediate node between the third and fourth trimming current sources, wherein the second operational amplifier has a second input configured to receive a reference voltage generated by the first LED driver circuit, wherein the second operational amplifier has an output coupled to first control terminals of the second cascode circuit and the second scaled cascode circuit, and wherein second control terminals of the second cascode circuit and the second scaled cascode circuit are configured to receive the bias voltage.
11.  The current matching circuit of claim 10, wherein the second LED driver circuit further comprises a second trim resistor having a first end coupled to the intermediate node between the third and fourth trimming current sources, wherein the second trim resistor has a second end coupled to an intermediate node of the second cascode circuit and an intermediate node of the second scaled cascode circuit.
12.  The current matching circuit of claim 1, wherein a plurality of light emitting diode (LED) loads are coupled to the plurality of LED driver circuits such that each respective output current through the plurality of LED loads is substantially equal.
13. The current matching circuit of claim 1, further comprising a global bias circuit coupled to the plurality of LED driver circuits, the global bias circuit configured to generate a first bias signal, a second bias signal, and a third bias signal in response to an external reference signal to individually adjust a gain of the plurality of LED driver circuits. 
14.  A power converter controller, comprising:
a primary control circuit; and
a secondary control circuit coupled to the primary control circuit, wherein the secondary control circuit is configured to drive a plurality of loads, wherein the secondary control circuit includes a current matching circuit, comprising:
a plurality of LED (light emitting diode) driver circuits, wherein each one of the plurality of LED driver circuits is coupled to a corresponding one of the plurality of loads;
a current to voltage converter circuit coupled to the plurality of LED driver circuits to generate a plurality of voltage signals, wherein each one of the plurality of voltage signals is representative of a respective output current through a corresponding one of the plurality of LED driver circuits;
a comparison circuit coupled to the current to voltage converter circuit to compare the plurality of voltage signals; and 
an adjustment circuit coupled to the comparison circuit and the plurality of LED driver circuits, wherein the adjustment circuit is configured to trim the plurality of LED driver circuits in response to the comparison circuit such that each respective output current through the plurality of LED driver circuits is substantially equal.
15.  The power converter controller of claim 14, wherein the plurality of voltage signals includes a reference voltage signal representative of a reference output current through a first LED driver circuit of the plurality of LED driver circuits, wherein the plurality of voltage signals further includes a second voltage signal representative of a second output current through a second LED driver circuit of the plurality of LED driver circuits, and wherein the adjustment circuit is configured to trim the second LED driver circuit of the plurality of LED driver circuits in response to a comparison of the reference voltage signal and the second voltage signal.
16.  The power converter controller of claim 15, wherein the plurality of voltage signals further includes a third voltage signal representative of a third output current through a third driver circuit of the plurality of LED driver circuits, and wherein the adjustment circuit is configured to trim the third driver circuit of the plurality of LED driver circuits in response to a comparison of the reference voltage signal and the third voltage signal.
17.  The power converter controller of claim 16, wherein the adjustment circuit comprises:
a selection circuit coupled to current to voltage converter circuit to select which one of the second and third voltage signals is compared to the reference voltage signal;
a counter circuit configured to generate count values in response to a clock signal; 
an edge detection circuit coupled to the comparison circuit, wherein the edge detection circuit generates a transition signal in response to the comparison circuit transitioning from a first state to a second state; and
a register configured to store count values to trim the plurality of LED driver circuits and generate trim signals that corresponds to the plurality of count values stored in the register such that each respective output current through the plurality of LED driver circuits is substantially equal.
18. The power converter controller of claim 17, wherein the register is configured to receive a plurality of select signals from a nonvolatile memory, wherein the select signals include the count values to be used for trimming the plurality of LED driver circuits. 
19. The power converter controller of claim 18, wherein the nonvolatile memory is coupled to an external production tester circuit, wherein the external production tester circuit generates a programming signal to store the plurality of select signals in nonvolatile memory. 
20.  The power converter controller of claim 15, wherein the first LED driver circuit comprises:
a first cascode circuit configured to be coupled to a reference load through which the reference output current is conducted; and
a first scaled cascode circuit configured to be coupled to the first cascode circuit, wherein a scaled reference output current representative of the reference output current is conducted through the first scaled cascode circuit, wherein the first scaled cascode circuit is coupled to the current to voltage converter circuit.
21.  The power converter controller of claim 20, wherein the first LED driver circuit further comprises:
a first trimming current source coupled to a second trimming current source, wherein a first trimming current conducted through the first and second trimming current sources is configured to be responsive to a first trim signal coupled to the first and second trimming current sources; and
a first operational amplifier having a first input coupled to an intermediate node between the first and second trimming current sources, wherein the first operational amplifier has a second input configured to receive a reference voltage, wherein the first operational amplifier has an output coupled to first control terminals of the first cascode circuit and the first scaled cascode circuit, and wherein second control terminals of the first cascode circuit and the first scaled cascode circuit are configured to receive a bias voltage.
22.  The power converter controller of claim 21, wherein the first LED driver circuit further comprises a first trim resistor having a first end coupled to the intermediate node between the first and second trimming current sources, wherein the first trim resistor has a second end coupled to an intermediate node of the first cascode circuit and an intermediate node of the first scaled cascode circuit.
23.  The power converter controller of claim 22, wherein the first LED driver circuit further comprises:
a reference current source configured to conduct a reference current in response to a set signal;
a first transistor coupled to the reference current source to conduct the reference current, wherein the bias voltage is generated at an intermediate node between the reference current source and the first transistor; and
a second transistor coupled to the first transistor to conduct the reference current, wherein the reference voltage is generated at an intermediate node between the first and second transistors.
24.  The power converter controller of claim 15, wherein the second LED driver circuit comprises:
a second cascode circuit to be coupled to a second load through which the second output current is conducted; and
a second scaled cascode circuit coupled to the second cascode circuit, wherein a second scaled output current representative of the second output current is conducted through the second scaled cascode circuit, wherein the second scaled cascode circuit is coupled to the current to voltage converter circuit.
25.  The power converter controller of claim 24, wherein the second LED driver circuit further comprises:
a third trimming current source coupled to a fourth trimming current source, wherein a second trimming current conducted through the third and fourth trimming current sources is configured to be responsive to a second trim signal coupled to the third and fourth trimming current sources; and
a second operational amplifier having a first input configured to receive a bias voltage generated by the first LED driver circuit and coupled to an intermediate node between the third and fourth trimming current sources, wherein the second operational amplifier has a second input configured to receive a reference voltage generated by the first LED driver circuit, wherein the second operational amplifier has an output coupled to first control terminals of the second cascode circuit and the second scaled cascode circuit, and wherein second control terminals of the second cascode circuit and the second scaled cascode circuit are configured to receive the bias voltage.
26.  The power converter controller of claim 25, wherein the second LED driver circuit further comprises a second trim resistor having a first end coupled to the intermediate node between the third and fourth trimming current sources, wherein the second trim resistor has a second end coupled to an intermediate node of the second cascode circuit and an intermediate node of the second scaled cascode circuit.
27.  The power converter controller of claim 14, wherein the plurality of loads comprises a plurality of light emitting diode (LED) loads such that each respective output current through the plurality of LED loads is substantially equal.
28.  The power converter controller of claim 14, wherein the current matching circuit further comprises a global bias circuit, the global bias circuit coupled to the plurality of LED driver circuits, the global bias circuit configured to generate a first bias signal, a second bias signal, and a third bias signal in response to an external reference signal to individually adjust a gain of the plurality of LED driver circuits.
ABSTRACT OF THE DISCLOSURE
A current matching circuit includes a plurality of LED driver circuits.  A current to voltage converter circuit is coupled to the plurality of LED driver circuits to generate a plurality of voltage signals.  Each one of the plurality of voltage signals is representative of a respective output current through a corresponding one of the plurality of LED driver circuits.  A comparison circuit is coupled to the current to voltage converter circuit to compare the plurality of voltage signals.  An adjustment circuit is coupled to the comparison circuit and the plurality of LED driver circuits.  The adjustment circuit is configured to trim the plurality of LED driver circuits in response to the comparison circuit such that each respective output current through the plurality of LED driver circuits is substantially equal.
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