(57)【要約】【課題】マルチレベル電力変換装置において、配線インダクタンスに起因してスイッチングデバイスのターンオフ時に発生するサージ電圧を抑制することにより、スイッチングデバイスの破損を抑制し、装置の信頼性を向上させる。【解決手段】スナバ回路３として、第１半導体スイッチＳｆ１の一端と第３，第４半導体スイッチＳｆ３、Ｓｆ４の共通接続点との間に第１スナバコンデンサＣｆ１を設け、第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点と第２半導体スイッチＳｆ２の一端との間に第２スナバコンデンサＣｆ２を設け、第５半導体スイッチＳｆ５の一端と第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点との間に第３スナバコンデンサＣｆ３を設け、第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第６半導体スイッチＳｆ６の一端との間に第４スナバコンデンサＣｆ４を設ける。【選択図】図１
2019201492.tif 000002
【特許請求の範囲】
【請求項１】
各相共通の共通モジュールと、各相共通のスナバ回路と、１相以上の相モジュールと、を備え、直流−交流変換、または、交流−直流変換を行うマルチレベル電力変換装置であって、
前記共通モジュールは、
２個直列接続された第１，第２直流リンクキャパシタと、
前記第１直流リンクキャパシタの正極端に一端が接続された第１半導体スイッチと、
前記第１直流リンクキャパシタの負極端に一端が接続された第２半導体スイッチと、
前記第１半導体スイッチの他端と前記第２半導体スイッチの他端との間に接続された第１フライングキャパシタと、
前記第１半導体スイッチと前記第１フライングキャパシタの共通接続点と前記第２半導体スイッチと前記第１フライングキャパシタの共通接続点との間に直列接続された第３，第４半導体スイッチと、
前記第２直流リンクキャパシタの正極端に一端が接続された第５半導体スイッチと、
前記第２直流リンクキャパシタの負極端に一端が接続された第６半導体スイッチと、
前記第５半導体スイッチの他端と前記第６半導体スイッチの他端との間に接続された第２フライングキャパシタと、
前記第５半導体スイッチと前記第２フライングキャパシタの共通接続点と前記第６半導体スイッチと前記第２フライングキャパシタの共通接続点との間に直列接続された第７，第８半導体スイッチと、を有し、
前記相モジュールは、
前記第１半導体スイッチの一端と前記第３，第４半導体スイッチの共通接続点との間に直列接続された第１，第２スイッチングデバイスと、
前記第７，第８半導体スイッチの共通接続点と前記第６半導体スイッチの一端との間に直列接続された第７，第８スイッチングデバイスと、
前記第１，第２スイッチングデバイスの共通接続点と、前記第７，第８スイッチングデバイスの共通接続点との間に直列接続された第３，第４，第５，第６スイッチングデバイスと、
前記第３，第４スイッチングデバイスの共通接続点と前記第５，第６スイッチングデバイスの共通接続点との間に直列接続された第９，第１０スイッチングデバイス、または、第１，第２ダイオードと、を有し、
前記スナバ回路は、
前記第１半導体スイッチの一端と前記第３，第４半導体スイッチの共通接続点との間に接続された第１スナバコンデンサと、
前記第３，第４半導体スイッチの共通接続点と前記第２半導体スイッチの一端との間に接続された第２スナバコンデンサと、
前記第５半導体スイッチの一端と前記第７，第８半導体スイッチの共通接続点との間に接続された第３スナバコンデンサと、
前記第７，第８半導体スイッチの共通接続点と前記第６半導体スイッチの一端との間に接続された第４スナバコンデンサと、を有し、
前記第２，第５半導体スイッチの共通接続点と前記第９，第１０スイッチングデバイスの共通接続点、または、第１，第２ダイオードの共通接続点とを接続し、前記第４，第５スイッチングデバイスの共通接続点を交流出力端子とすることを特徴とするマルチレベル電力変換装置。
【請求項２】
前記スナバ回路は、
前記第１〜第４スナバコンデンサにそれぞれ直列接続された第１〜第４抵抗を有することを特徴とする請求項１記載のマルチレベル電力変換装置。
【請求項３】
前記スナバ回路は、
前記第１スナバコンデンサに直列接続され、かつ、アノードが前記第１スナバコンデンサに接続されカソードが前記第３，第４半導体スイッチの共通接続点に接続され、または、アノードが前記第１半導体スイッチの一端に接続されカソードが前記第１スナバコンデンサに接続された第１スナバダイオードと、
前記第２スナバコンデンサに直列接続され、かつ、アノードが前記第２スナバコンデンサに接続されカソードが前記第２半導体スイッチの一端に接続され、または、アノードが前記第３，第４半導体スイッチの共通接続点に接続されカソードが前記第２スナバコンデンサに接続された第２スナバダイオードと、
前記第３スナバコンデンサに直列接続され、かつ、アノードが前記第３スナバコンデンサに接続されカソードが前記第７，第８半導体スイッチの共通接続点に接続され、または、アノードが前記第５半導体スイッチの一端に接続されカソードが前記第３スナバコンデンサに接続された第３スナバダイオードと、
前記第４スナバコンデンサに直列接続され、かつ、アノードが前記第４スナバコンデンサに接続されカソードが前記第６半導体スイッチの一端に接続され、または、アノードが前記第７，第８半導体スイッチの共通接続点に接続されカソードが前記第４スナバコンデンサに接続された第４スナバダイオードと、
を備えたことを特徴とする請求項１記載のマルチレベル電力変換装置。
【請求項４】
前記第１スナバダイオードは前記第１スナバコンデンサと前記第３，第４半導体スイッチの共通接続点との間に接続され、
前記第２スナバダイオードは前記第３，第４半導体スイッチの共通接続点と前記第２スナバコンデンサとの間に接続され、
前記第３スナバダイオードは前記第３スナバコンデンサと前記第７，第８半導体スイッチの共通接続点との間に接続され、
前記第４スナバダイオードは前記第７，第８半導体スイッチの共通接続点と前記第４スナバコンデンサとの間に接続され、
前記第１，第２スナバダイオードの直列回路に対して並列に第５抵抗を接続し、前記第３，第４ダイオードの直列回路に対して並列に第６抵抗を接続したことを特徴とする請求項３記載のマルチレベル電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、  ４分割した各相共通のコンデンサを有する多相のマルチレベル電力変換装置に係り、特に、マルチレベル電力変換装置に備えられたスナバ回路に関する。
【背景技術】
【０００２】
図１１に、複数の相モジュール２と１つの共通モジュール１より構成される従来の５レベル電力変換装置を示す。共通モジュール１は直列接続された２つの基本セルＣｅｌｌ１，Ｃｅｌｌ２を有し、各基本セルＣｅｌｌ１，Ｃｅｌｌ２は４つの半導体スイッチ（ＩＧＢＴ）とフライングキャパシタにより構成される。
【０００３】
５レベル電力変換装置が３相の場合は、３台の相モジュール２が共通モジュール１の出力に並列接続される。この構成は、特許文献１に開示されている。なお、図１１の第１，第２ダイオードＤ１，Ｄ２は第９，第１０スイッチングデバイスＳ９，Ｓ１０（ＩＧＢＴ）に置き換えてもよい。この場合、第９スイッチングデバイスＳ９のコレクタ端子を第３スイッチングデバイスＳ３と第４スイッチングデバイスＳ４との共通接続点に接続し、第１０スイッチングデバイスＳ１０のエミッタ端子を第５スイッチングデバイスＳ５と第６スイッチングデバイスＳ６との共通接続点に接続する。さらに、図１１内の各半導体スイッチ，スイッチングデバイス（またはダイオード）は、複数の半導体スイッチ，スイッチングデバイス（またはダイオード）を直列接続または並列接続する構成としてもよい。
【０００４】
基本セルＣｅｌｌ１，Ｃｅｌｌ２は、図１２に示すような二種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）を有する。電流経路に応じて２種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）を選択することで第１，第２フライングキャパシタＦＣ１，ＦＣ２の充電または放電を選択し、第１，第２フライングキャパシタＦＣ１，ＦＣ２の電圧を制御することができる。ここで図１２中の丸印は導通中の半導体スイッチ，スイッチングデバイスを示す。
【０００５】
ＩＧＢＴにはオン状態からオフ状態に移行するまでに時間がかかることから基本セルＣｅｌｌ１，Ｃｅｌｌ２の２つのＭＯＤＥ（スイッチングパターン）の移行時には一度すべての半導体スイッチをオフしてからもう一つのスイッチングパターンに移行する必要がある。このすべての半導体スイッチがオフの状態（図１２（ａ））をデッドタイムと呼ぶ。デッドタイムはフライングキャパシタの直流短絡を防ぐために設ける。
【０００６】
基本セルＣｅｌｌ１，Ｃｅｌｌ２が相モジュール２を介して交流出力端子に電流を流していると、デッドタイム中に半導体スイッチ，スイッチングデバイスに並列接続されているダイオードが導通して電流が流れる現象が起きる。これを転流と定義する。この転流現象により、図１３（ｂ）のような過電圧（２Ｅ）が第１スイッチングデバイスＳ１に印加される問題が発生する。
【０００７】
第１，第２直流リンクキャパシタＣDC1，ＣDC2を２Ｅの電圧に制御し、第１，第２フライングキャパシタＦＣ１，ＦＣ２をＥの電圧に制御すると、転流現象が起きていないときには共通モジュール１と相モジュール２を接続する接点の電位は、図１３（ａ）に示すように常に２Ｅ，Ｅ，０，−Ｅ，−２Ｅに保たれる（電位の基準点はＮＰ端子（第１，第２直流リンクキャパシタＣDC1，ＣDC2の共通接続点）とする）。
【０００８】
ここで、図１３（ｂ）に示すように、第２半導体スイッチＳｆ２と第４半導体スイッチＳｆ４のダイオードに電流が流れる転流現象が発生すると、第２半導体スイッチＳｆ２→第４半導体スイッチＳｆ４→第２スイッチングデバイスＳ２→第３スイッチングデバイスＳ３→第４スイッチングデバイスＳ４→交流出力端子を介して電流が流れる。その結果、共通モジュール１の出力電位が２Ｅ，０，０，−Ｅ，−２Ｅとなり、第１スイッチングデバイスＳ１に２Ｅが印加されてしまう。
【０００９】
同様に上下対称の回路構成であることから、図１４に示すように第８スイッチングデバイスＳ８に２Ｅが印加される現象も起きる。第１，第８スイッチングデバイスＳ１，Ｓ８に２Ｅが印加されることにより、以下の（１），（２）の問題が生じる。
【００１０】
（１）第１，第８スイッチングデバイスＳ１，Ｓ８に過電圧が印加されるため、第１，第８スイッチングデバイスＳ１，Ｓ８が過電圧破壊しやすくなる。これにより、５レベル電力変換装置の信頼性が低下する。
【００１１】
（２）交流出力端子の電位が＋Ｅまたは−Ｅのときに上記の基本セルＣｅｌｌ１，Ｃｅｌｌ２のスイッチングパターンが移行する場合、交流出力端子の電位が不変（＋Ｅまたは−Ｅ）であることが望ましい。しかし、図１３（ｂ）に示す転流期間中、交流出力端子の電位は０となる。これにより、電力変換装置の出力電圧の精度が劣化する。
【００１２】
そこで、上記（１），（２）の問題点を解消するために、マルチレベル電力変換装置にスナバ回路が設けられる。図１５にスナバ回路を設けた５レベル電力変換装置の構成例を示す。図１５中の破線は電流経路を表す。図１５に示すようにスナバ回路として第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点と第２半導体スイッチＳｆ２の一端（つまりＮＰ端子）との間、および、第５半導体スイッチＳｆ５の一端（つまりＮＰ端子）と第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点の間に、第１，第２スナバコンデンサＣｆ１、Ｃｆ２を接続する。これにより、共通モジュール１のデッドタイム時においても電流は第１，第２スナバコンデンサＣｆ１、Ｃｆ２を通るようになる。これは第１スナバコンデンサＣｆ１が充電されている場合、第１スナバコンデンサＣｆ１の上側の端子の電位はＮＰ端子の電位よりも高くなるので、第２半導体スイッチＳｆ２と第４半導体スイッチＳｆ４のダイオードが導通しなくなるためである。したがって、図１３、図１４のような過電圧現象を抑制することができる。
【００１３】
また、第１，第２スナバコンデンサＣｆ１、Ｃｆ２の電圧は第１，第２フライングキャパシタＦＣ１，ＦＣ２と接続することで一定に保つことができる。
【００１４】
図１６に第１スナバコンデンサＣｆ１の電圧の充電・放電方法を示す。第２，第３半導体スイッチＳｆ２，Ｓｆ３をオンし、第１スナバコンデンサＣｆ１を第１フライングキャパシタＣ１と接続することで、第１フライングキャパシタＦＣ１と同じ電圧に制御可能である。第２スナバコンデンサＣｆ２の充電の放電方法も同様である。
【００１５】
基本セルＣｅｌｌ，Ｃｅｌｌ２の２種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）のいずれにおいても、第１スナバコンデンサＣｆ１の上側の端子の電位は＋Ｅ，第２スナバコンデンサＣｆ２の下側の端子の電位は−Ｅに保たれている。５レベル電力変換装置の運転中、基本セルＣｅｌｌ１，Ｃｅｌｌ２はデッドタイム期間を除く大半の期間において上記２種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）のいずれかを選択しているため、第１，第２スナバコンデンサＣｆ１，Ｃｆ２の静電容量を第１，第２フライングキャパシタＦＣ１，ＦＣ２よりも十分小さくすることで、第１，第２スナバコンデンサＣｆ１、Ｃｆ２の電圧を＋Ｅまたは−Ｅに制御することが可能である。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１５−４７０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１５の回路構成では共通モジュール１の転流時に生じる過電圧を防ぐことはできるが、特定経路（第１直流リンクキャパシタＣDC1の正極側、および、第２直流リンクキャパシタＣＤＣ２の負極側の経路）上の配線インダクタンスに起因するサージ電圧を防ぐことはできない。
【００１８】
図１７にその例を示す。図１７中の破線の丸で囲んだ半導体スイッチ，スイッチングデバイスは導通している。また、図１７の電流経路に配線インダクタンスＬが存在する。よって、相モジュール２の第１スイッチングデバイスＳ１が電流ｉをターンオフした際に配線インダクタンスＬのインダクタンス値Ｌに比例したサージ電圧Ｌ＊ｄｉ／ｄｔが第１スイッチングデバイスＳ１に発生する。
【００１９】
このとき、第１スイッチングデバイスＳ１に印加される電圧は、第１，第２直流リンクキャパシタＣDC1，ＣDC2の電圧値が２Ｅ，第１，第２フライングキャパシタＦＣ１，ＦＣ２の電圧値がＥとすると、Ｅ＋Ｌｄｉ／ｄｔとなる。インダクタンス値Ｌが大きい場合、第１スイッチングデバイスＳ１の印加電圧が大きくなるため第１スイッチングデバイスＳ１の過電圧破損につながる可能性があった。
【００２０】
以上示したようなことから、マルチレベル電力変換装置において、配線インダクタンスに起因してスイッチングデバイスのターンオフ時に発生するサージ電圧を抑制することにより、スイッチングデバイスの破損を抑制し、装置の信頼性を向上させることが課題となる。
【課題を解決するための手段】
【００２１】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、各相共通の共通モジュールと、各相共通のスナバ回路と、１相以上の相モジュールと、を備え、直流−交流変換、または、交流−直流変換を行うマルチレベル電力変換装置であって、前記共通モジュールは、２個直列接続された第１，第２直流リンクキャパシタと、前記第１直流リンクキャパシタの正極端に一端が接続された第１半導体スイッチと、前記第１直流リンクキャパシタの負極端に一端が接続された第２半導体スイッチと、前記第１半導体スイッチの他端と前記第２半導体スイッチの他端との間に接続された第１フライングキャパシタと、前記第１半導体スイッチと前記第１フライングキャパシタの共通接続点と前記第２半導体スイッチと前記第１フライングキャパシタの共通接続点との間に直列接続された第３，第４半導体スイッチと、前記第２直流リンクキャパシタの正極端に一端が接続された第５半導体スイッチと、前記第２直流リンクキャパシタの負極端に一端が接続された第６半導体スイッチと、前記第５半導体スイッチの他端と前記第６半導体スイッチの他端との間に接続された第２フライングキャパシタと、前記第５半導体スイッチと前記第２フライングキャパシタの共通接続点と前記第６半導体スイッチと前記第２フライングキャパシタの共通接続点との間に直列接続された第７，第８半導体スイッチと、を有し、前記相モジュールは、前記第１半導体スイッチの一端と前記第３，第４半導体スイッチの共通接続点との間に直列接続された第１，第２スイッチングデバイスと、前記第７，第８半導体スイッチの共通接続点と前記第６半導体スイッチの一端との間に直列接続された第７，第８スイッチングデバイスと、前記第１，第２スイッチングデバイスの共通接続点と、前記第７，第８スイッチングデバイスの共通接続点との間に直列接続された第３，第４，第５，第６スイッチングデバイスと、前記第３，第４スイッチングデバイスの共通接続点と前記第５，第６スイッチングデバイスの共通接続点との間に直列接続された第９，第１０スイッチングデバイス、または、第１，第２ダイオードと、を有し、前記スナバ回路は、前記第１半導体スイッチの一端と前記第３，第４半導体スイッチの共通接続点との間に接続された第１スナバコンデンサと、前記第３，第４半導体スイッチの共通接続点と前記第２半導体スイッチの一端との間に接続された第２スナバコンデンサと、前記第５半導体スイッチの一端と前記第７，第８半導体スイッチの共通接続点との間に接続された第３スナバコンデンサと、前記第７，第８半導体スイッチの共通接続点と前記第６半導体スイッチの一端との間に接続された第４スナバコンデンサと、を有し、前記第２，第５半導体スイッチの共通接続点と前記第９，第１０スイッチングデバイスの共通接続点、または、第１，第２ダイオードの共通接続点と、を接続し、前記第４，第５スイッチングデバイスの共通接続点を交流出力端子とすることを特徴とする。
【００２２】
また、その一態様として、前記スナバ回路は、前記第１〜第４スナバコンデンサにそれぞれ直列接続された第１〜第４抵抗を有することを特徴とする。
【００２３】
また、他の態様として、前記スナバ回路は、前記第１スナバコンデンサに直列接続され、かつ、アノードが前記第１スナバコンデンサに接続されカソードが前記第３，第４半導体スイッチの共通接続点に接続され、または、アノードが前記第１半導体スイッチの一端に接続されカソードが前記第１スナバコンデンサに接続された第１スナバダイオードと、前記第２スナバコンデンサに直列接続され、かつ、アノードが前記第２スナバコンデンサに接続されカソードが前記第２半導体スイッチの一端に接続され、または、アノードが前記第３，第４半導体スイッチの共通接続点に接続されカソードが前記第２スナバコンデンサに接続された第２スナバダイオードと、前記第３スナバコンデンサに直列接続され、かつ、アノードが前記第３スナバコンデンサに接続されカソードが前記第７，第８半導体スイッチの共通接続点に接続され、または、アノードが前記第５半導体スイッチの一端に接続されカソードが前記第３スナバコンデンサに接続された第３スナバダイオードと、前記第４スナバコンデンサに直列接続され、かつ、アノードが前記第４スナバコンデンサに接続されカソードが前記第６半導体スイッチの一端に接続され、または、アノードが前記第７，第８半導体スイッチの共通接続点に接続されカソードが前記第４スナバコンデンサに接続された第４スナバダイオードと、を備えたことを特徴とする。
【００２４】
また、その一態様として、前記第１スナバダイオードは前記第１スナバコンデンサと前記第３，第４半導体スイッチの共通接続点との間に接続され、前記第２スナバダイオードは前記第３，第４半導体スイッチの共通接続点と前記第２スナバコンデンサとの間に接続され、前記第３スナバダイオードは前記第３スナバコンデンサと前記第７，第８半導体スイッチの共通接続点との間に接続され、前記第４スナバダイオードは前記第７，第８半導体スイッチの共通接続点と前記第４スナバコンデンサとの間に接続され、前記第１，第２スナバダイオードの直列回路に対して並列に第５抵抗を接続し、前記第３，第４ダイオードの直列回路に対して並列に第６抵抗を接続したことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、マルチレベル電力変換装置において、配線インダクタンスに起因してスイッチングデバイスのターンオフ時に発生するサージ電圧を抑制することにより、スイッチングデバイスの破損を抑制し、装置の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【００２６】
【図１】実施形態１におけるマルチレベル電力変換装置を示す回路構成図。
【図２】実施形態１におけるサージ電圧および負荷電流を示す図。
【図３】共通モジュールのスイッチング時における影響を示す図。
【図４】実施形態２におけるマルチレベル電力変換装置を示す回路構成図。
【図５】実施形態２におけるマルチレベル電力変換装置の動作例を示す図。
【図６】実施形態３におけるマルチレベル電力変換装置を示す回路構成図。
【図７】実施形態３におけるマルチレベル電力変換装置の動作例を示す図。
【図８】実施形態４におけるマルチレベル電力変換装置を示す回路構成図。
【図９】実施形態４におけるマルチレベル電力変換装置の動作例（放電時）を示す図。
【図１０】実施形態４におけるマルチレベル電力変換装置の動作例を示す図。
【図１１】従来のマルチレベル電力変換装置の一例を示す回路構成図。
【図１２】基本セルのスイッチングパターンを示す図。
【図１３】出力Ｅの時の転流現象を示す図。
【図１４】出力−Ｅの時の転流現象を示す図。
【図１５】出力Ｅの時の転流現象を示す図。
【図１６】スナバコンデンサの電圧制御例を示す図。
【図１７】配線インダクタンスに起因するサージ電圧発生を示す図。
【発明を実施するための形態】
【００２７】
以下、本願発明におけるマルチレベル電力変換装置の実施形態１〜４を図１〜図１０に基づいて詳述する。
【００２８】
［実施形態１］
図１に本実施形態１におけるマルチレベル電力変換装置の回路構成を示す。本実施形態１におけるマルチレベル電力変換装置は、各相共通の共通モジュール１と、１相以上の相モジュール２と、各相共通のスナバ回路３と、を備え、直流−交流変換、または、交流−直流変換を行う。なお、図１では、簡略化して相モジュール２を１相分のみ示している。
【００２９】
共通モジュール１は、直列接続された第１，第２直流リンクキャパシタＣDC1，ＣDC2を有する。第１直流リンクキャパシタＣDC1の正極端に第１半導体スイッチＳｆ１の一端が接続される。第１直流リンクキャパシタＣDC1の負極端に第２半導体スイッチＳｆ２の一端が接続される。第１半導体スイッチＳｆ１の他端と第２半導体スイッチＳｆ２の他端との間に第１フライングキャパシタＦＣ１が接続される。
【００３０】
第１半導体スイッチＳｆ１と第１フライングキャパシタＦＣ１の共通接続点と第２半導体スイッチＳｆ２と第１フライングキャパシタＦＣ１の共通接続点との間に第３，第４半導体スイッチＳｆ３，Ｓｆ４が直列接続される。
【００３１】
第２直流リンクキャパシタＣDC2の正極端に第５半導体スイッチＳｆ５の一端が接続される。第２直流リンクキャパシタＣDC2の負極端に第６半導体スイッチＳｆ６の一端が接続される。第５半導体スイッチＳｆ５の他端と第６半導体スイッチＳｆ６の他端との間に第２フライングキャパシタＦＣ２が接続される。
【００３２】
第５半導体スイッチＳｆ５と第２フライングキャパシタＦＣ２の共通接続点と第６半導体スイッチＳｆ６と第２フライングキャパシタＦＣ２の共通接続点との間に第７，第８半導体スイッチＳｆ７，Ｓｆ８が直列接続される。
【００３３】
相モジュール２は、第１半導体スイッチＳｆ１の一端と第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点との間に第１，第２スイッチングデバイスＳ１，Ｓ２が直列接続される。
【００３４】
第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第６半導体スイッチＳｆ６の一端との間に第７，第８スイッチングデバイスＳ７，Ｓ８が直列接続される。第１，第２スイッチングデバイスＳ１，Ｓ２の共通接続点と、第７，第８スイッチングデバイスＳ７，Ｓ８の共通接続点との間に第３，第４，第５，第６スイッチングデバイスＳ３，Ｓ４，Ｓ５，Ｓ６が直列接続される。
【００３５】
前記第３，第４スイッチングデバイスＳ３，Ｓ４の共通接続点と第５，第６スイッチングデバイスＳ５，Ｓ６の共通接続点との間に第１，第２ダイオードＤ１，Ｄ２が直列接続される。なお、この第１，第２ダイオードＤ１，Ｄ２は、第９，第１０スイッチングデバイス（ＩＧＢＴ等）に置き換えても良い。
【００３６】
スナバ回路３は、第１半導体スイッチＳｆ１の一端と第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点との間に第１スナバコンデンサＣｆ１が接続される。第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点と第２半導体スイッチＳｆ２の一端との間に第２スナバコンデンサＣｆ２が接続される。
【００３７】
第５半導体スイッチＳｆ５の一端と第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点との間に第３スナバコンデンサＣｆ３が接続される。第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第６半導体スイッチＳｆ６の一端との間に第４スナバコンデンサＣｆ４が接続される。
【００３８】
第２，第５半導体スイッチＳｆ２，Ｓｆ５の共通接続点と第１，第２ダイオードＤ１，Ｄ２（第９，第１０スイッチングデバイスＳ９，Ｓ１０）の共通接続点とを接続する。第４，第５スイッチングデバイスＳ４，Ｓ５の共通接続点を交流出力端子とする。
【００３９】
なお、図１内の各半導体スイッチ，スイッチングデバイス（またはダイオード）は、複数の半導体スイッチ，スイッチングデバイス（またはダイオード）を直列接続または並列接続する構成としてもよい。
【００４０】
図１に示す回路は第１，第４スナバコンデンサＣｆ１，Ｃｆ４を第１，第８スイッチングデバイスＳ１，Ｓ８の一端にも接続したものである。これにより、相モジュール２の第１，第８スイッチングデバイスＳ１，Ｓ８に印加されるサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
【００４１】
図２に、第１スイッチングデバイスＳ１をターンオフした場合の動作原理を示す。図２（ｂ）に示すように、相モジュール２の直近に第１スナバコンデンサＣｆ１を接続することで配線インダクタンスＬに流れていた電流は、第１スイッチングデバイスＳ１のターンオフ直後に第１スナバコンデンサＣｆ１→第３半導体スイッチＳｆ３→第１半導体スイッチＳｆ１を通って流れ続ける。よって、配線インダクタンスＬによるサージ電圧Ｌｄｉ／ｄｔ分のエネルギーを第１スナバコンデンサＣｆ１が吸収するため、第１スイッチングデバイスＳ１に印加されるサージ電圧を低減することが可能となる。
【００４２】
第８スイッチングデバイスＳ８をターンオフした場合の動作も同様である。
【００４３】
以上示したように、本実施形態１によれば、配線インダクタンスに起因して、スイッチングデバイスのターンオフ時に発生するサージ電圧を抑制することができる。これにより、スイッチングデバイスの過電圧破損を低減できるため、電力変換装置の信頼性が向上する。
【００４４】
［実施形態２］
実施形態１のスナバ回路３は、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４のみのため、第１，第２フライングキャパシタＦＣ１，ＦＣ２と接続した際の突入電流が大きいことや配線インダクタンスＬとの共振が発生するという問題が生じる。
【００４５】
図３に突入電流が発生する動作を示す。実施形態１の回路構成では第１フライングキャパシタＦＣ１の電圧値Ｖ１が第１直流リンクキャパシタＣDC1の半分Ｅに維持されていない場合、共通モジュール１の出力電位がスイッチングする際に変化する。
【００４６】
第１直流リンクキャパシタＣDC1の電圧が２Ｅ，第１フライングキャパシタＦＣ１の電圧がＶ１とすると、図３（ａ）に示すように第１，第４半導体スイッチＳｆ１，Ｓｆ４がＯＮの場合、第１スナバコンデンサＣｆ１の電圧はｖ１、第２スナバコンデンサＣｆ２の電圧は２Ｅ−ｖ１となる。
【００４７】
その後、図３（ｂ）に示すように、第２，第３半導体スイッチＳｆ２，Ｓｆ３をオンすると、第２半導体スイッチＳｆ２→第１フライングキャパシタＦＣ１→第３半導体スイッチＳｆ３を介して第１，第２スナバコンデンサＣｆ１，Ｃｆ２に電流が流れる。その結果、図３（ｃ）に示すように、第１スナバコンデンサＣｆ１の電圧は２Ｅ−ｖ１、第２スナバコンデンサＣｆ２の電圧はｖ１となる。
【００４８】
実施形態１の回路では第１，第２フライングキャパシタＦＣ１，ＦＣ２の電圧平均値を第１，第２直流リンクキャパシタＣDC1，ＣDC2の電圧の半分Ｅに制御することは可能であるが、実際には電圧リプルを含むため、第１，第２フライングキャパシタＦＣ１，ＦＣ２の電圧の瞬時値まで制御することは困難である。
【００４９】
したがって、図３（ａ）〜（ｃ）に示すように、共通モジュール１のスイッチングのたびに第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の充放電が起こる。さらに、この充放電経路（図３（ｂ）の点線）には抵抗が介されていないため、瞬時値の大きな突入電流が図３（ｂ）の期間で流れる。この突入電流によって、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の静電容量に比例して共通モジュール１の損失が増加し、さらに第１、第３半導体スイッチＳｆ１，Ｓｆ３が過電流破壊しやすくなるため、電力変換装置の効率悪化や信頼性悪化を引き起こすという問題があった。また、共通モジュール１の出力電位が変化してしまう。（共振電流の動作については、後述の実施形態３で説明する。）
そこで、本実施形態２では第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４と直列にそれぞれ第１〜第４抵抗Ｒｆ１〜Ｒｆ４を接続することで、充電時の突入電流や共振電流を制限する。この第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４と第１〜第４抵抗Ｒｆ１〜Ｒｆ４との直列回路をＣＲスナバ回路と呼ぶ。
【００５０】
図４に本実施形態２におけるマルチレベル電力変換装置の回路構成例を示す。実施形態１と同様の箇所は同一符号を付してその説明を省略する。本実施形態２は第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４に対して第１〜第４抵抗Ｒｆ１〜Ｒｆ４をそれぞれ直列接続したものである。
【００５１】
なお、図４では、第１スナバコンデンサＣｆ１と第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点との間に第１抵抗Ｒｆ１を接続し、第２スナバコンデンサＣｆ２と第２半導体スイッチＳｆ２の一端との間に第２抵抗Ｒｆ２を接続し、第３スナバコンデンサＣｆ３と第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点との間に第３抵抗Ｒｆ３を接続し、第４スナバコンデンサＣｆ４と第６半導体スイッチＳｆ６の一端との間に第４抵抗Ｒｆ４を接続している。
【００５２】
ただし、第１半導体スイッチＳｆ１の一端と第１スナバコンデンサＣｆ１との間に第１抵抗Ｒｆ１を接続し、第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点と第２スナバコンデンサＣｆ２との間に第２抵抗Ｒｆ２を接続し、第５半導体スイッチＳｆ５の一端と第３スナバコンデンサＣｆ３との間に第３抵抗Ｒｆ３を接続し、第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第４スナバコンデンサＣｆ４との間に第４抵抗Ｒｆ４を接続しても良い。
【００５３】
図５に第１スイッチングデバイスＳ１をターンオフした場合の動作の原理を示す。図５（ｂ）に示すように相モジュール２の直近に第１スナバコンデンサＣｆ１と第１抵抗Ｒｆ１を接続することで配線インダクタンスＬに流れていた電流は、第１スイッチングデバイスＳ１のターンオフ直後に第１スナバコンデンサＣｆ１→第１抵抗Ｒｆ１→第３半導体スイッチＳｆ３→第１半導体スイッチＳｆ１を通って流れ続ける。よって、配線インダクタンスＬによるサージ電圧Ｌｄｉ／ｄｔ分のエネルギーを第１スナバキャパシタＣｆ１と第１抵抗Ｒｆ１が吸収するため、第１スイッチングデバイスＳ１に印加されるサージ電圧を低減することが可能となる。第８スイッチングデバイスＳ８をターンオフした場合での動作も同様である。
【００５４】
また、第１〜第４抵抗Ｒｆ１〜Ｒｆ４を設けることにより、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４に流れる突入電流や共振電流を抑制することが可能となる。
【００５５】
［実施形態３］
本実施形態３では配線インダクタンスＬによるサージ電圧を吸収することのできるＣＤスナバ回路を設ける。図６に本実施形態３におけるマルチレベル電力変換装置の構成例を示す。実施形態１と同様の箇所は同一符号を付してその説明を省略する。本実施形態３では、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４に第１〜第４スナバダイオードＤｆ１〜Ｄｆ４をそれぞれ直列接続する。これにより、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４に流入する電流極性を第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の充電方向に限定する点に特徴がある。
【００５６】
図６において、第１スナバダイオードＤｆ１は、アノードが第１スナバコンデンサＣｆ１に接続され、カソードが第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点に接続される。第２スナバダイオードＤｆ２は、アノードが第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点に接続され、カソードが第２スナバコンデンサＣｆ２に接続される。第３スナバダイオードＤｆ３は、アノードが第３スナバコンデンサＣｆ３に接続され、カソードが第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点に接続される。第４スナバダイオードＤｆ４は、アノードが第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点に接続され、カソードが第４スナバコンデンサＣｆ４に接続される。
【００５７】
ただし、第１〜第４スナバダイオードＤｆ１〜Ｄｆ４は第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４にそれぞれ直列接続されていれば、第１〜第４スナバダイオードＤｆ１〜Ｄｆ４と第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の接続順序は逆でもよい。
【００５８】
具体的には、第１スナバダイオードＤｆ１のアノードを第１半導体スイッチＳｆ１の一端に接続し、カソードを第１スナバコンデンサＣｆ１に接続しても良い。第２スナバダイオードＤｆ２のアノードを第２スナバコンデンサＣｆ２に接続し、カソードを第２半導体スイッチＳｆ２の一端に接続しても良い。第３スナバダイオードＤｆ３のアノードを第５半導体スイッチＳｆ５の一端に接続し、カソードを第３スナバコンデンサＣｆ３に接続しても良い。第４スナバダイオードＤｆ４のアノードを第４スナバコンデンサＣｆ４に接続し、カソードを第６半導体スイッチＳｆ６の一端に接続しても良い。
【００５９】
実施形態１のスナバ回路３は第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４のみのため、第１，第２フライングキャパシタＦＣ１，ＦＣ２と接続した際、配線インダクタンスＬとの共振が発生するという問題が生じる。共振が発生すると共振電流が共通モジュール１内の第１〜第８半導体スイッチＳｆ１〜Ｓｆ８に流れることになる。この不要な共振電流によって共通モジュール１内の第１〜第８半導体スイッチＳｆ１〜Ｓｆ８の損失が増加して、電力変換装置の効率が低下する。
【００６０】
本実施形態３の構成の場合、図６に示すように、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４に第１〜第４スナバダイオードＤｆ１〜Ｄｆ４がそれぞれ直列接続されている。その結果、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４は充電されるが放電はされないため共振しない。また、いったん第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４が充電されると放電されないため、実施形態１と比較して共通モジュール１の損失が軽減できる。
【００６１】
図７に第１スイッチングデバイスＳ１をターンオフした場合の動作例を示す。図６に示すように相モジュール２の直近に第１スナバコンデンサＣｆ１と第１スナバダイオードＤｆ１を接続することで配線インダクタンスＬに流れていた電流は、第１スイッチングデバイスＳ１のターンオフ直後に第１スナバコンデンサＣｆ１→第１スナバダイオードＤｆ１→第３半導体スイッチＳｆ３→第１半導体スイッチＳｆ１を通って流れ続ける。よって、配線インダクタンスＬによるサージ電圧Ｌｄｉ／ｄｔ分のエネルギーを第１スナバコンデンサＣｆ１が吸収するため、第１スイッチングデバイスＳ１に印加されるサージ電圧を低減することが可能となる。
【００６２】
第８スイッチングデバイスＳ８をターンオフした場合での動作も同様である。
【００６３】
［実施形態４］
実施形態３の問題点を以下に示す。電力変換装置に定格電流を超過する過大電流が流れたとき、電力変換装置は内部部品の過電流破壊を防止するため故障停止する。故障停止時には相モジュール２のスイッチングデバイスをオフするため、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４は充電される。
【００６４】
このとき充電電荷量は電力変換装置の出力電流（すなわち相モジュール２のスイッチングデバイスに流れる電流）にほぼ比例するため、上記の過電流故障停止時には第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の電圧上昇値は高くなる。スナバ回路を正常動作させるためには、過剰に上昇した第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の電圧値を所定値以下に低下させる必要がある。
【００６５】
実施形態３では第１〜第４ダイオードＤ１〜Ｄ４により第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４に流れる電流方向を限定することで第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４に流れる電流を充電方向のみに限定していたが、第１〜第８半導体スイッチＳｆ１〜Ｓｆ８，第１〜第８スイッチングデバイスＳ１〜Ｓ８のターンオフによって生じた第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の充電後の電荷の放電経路がない。よって、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の電圧を低下させる手段は、時間のかかる自然放電のみである。故障停止後の電力変換装置の再運転は、第１〜第４スナバコンデンサＣｆ１〜Ｃｆ４の電圧が所定の電圧に自然放電で低下するまで待たなければならず、再運転をすばやくできないという問題点がある。
【００６６】
この問題点を解決したのが本実施形態４である。図８に本実施形態４におけるマルチレベル電力変換装置の回路構成を示す。本実施形態４では第１，第２ダイオードＤ１，Ｄ２の直列回路、および、第３，第４ダイオードＤ３，Ｄ４の直列回路に第５，第６抵抗Ｒｆ５，Ｒｆ６をそれぞれ並列接続することで放電経路を確保し、放電時間を短縮する。図９にスナバ回路３の放電経路を示す。第１，第２直流リンクキャパシタＣDC1，ＣDC2の電圧２Ｅよりも第１，第２スナバコンデンサＣｆ１，Ｃｆ２の電圧合計値が高くなると、第１，第２スナバコンデンサＣｆ１，Ｃｆ２の電圧は第５抵抗Ｒｆ５を介して放電される。第３，第４スナバコンデンサＣｆ３，Ｃｆ４も同様にして第６抵抗Ｒ６で放電する。そして、第１，第２スナバコンデンサＣｆ１，Ｃｆ２の電圧合計値が２Ｅまで低下すると放電動作が終了する。
【００６７】
サージ電圧抑制の動作に関しては実施形態３と同様である。図１０に第１スイッチングデバイスＳ１をターンオフした場合の動作例を示す。本実施形態４は第１スナバコンデンサＣｆ１と第１ダイオードＤ１，第４スナバコンデンサＣｆ４と第４ダイオードＤ４を第１，第８スイッチングデバイスＳ１，Ｓ８の一端にも接続することで相モジュール２の第１，第８スイッチングデバイスＳ１，Ｓ８に印加されるサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
【００６８】
配線インダクタンスＬに流れていた電流は、第１スイッチングデバイスＳ１のターンオフ直後に第１スナバコンデンサＣｆ１→第１スナバダイオードＤｆ１→第３半導体スイッチＳｆ３→第１半導体スイッチＳｆ１を通って流れ続ける。よって、配線インダクタンスＬによるサージ電圧Ｌｄｉ／ｄｔ分のエネルギーをスナバコンデンサＣｆ１が吸収するため、第１スイッチングデバイスＳ１に印加されるサージ電圧を低減することが可能となる。第８スイッチングデバイスＳ８をターンオフした場合での動作も同様である。
【００６９】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【符号の説明】
【００７０】
１…共通モジュール
２…相モジュール
３…スナバ回路
Ｃｅｌｌ１，Ｃｅｌｌ２…基本セル
ＣDC1，ＣDC2…第１，第２直流リンクキャパシタ
ＦＣ１，ＦＣ２…第１，第２フライングキャパシタ
Ｓｆ１〜Ｓｆ８…第１〜第８半導体スイッチ
Ｓ１〜Ｓ８…第１〜第８スイッチングデバイス
Ｄ１，Ｄ２…第１，第２ダイオード
Ｃｆ１〜Ｃｆ４…第１〜第４スナバコンデンサ
Ｄｆ１〜Ｄｆ４…第１〜第４スナバダイオード
Ｒｆ１〜Ｒｆ６…第１〜第６抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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