(57)【要約】【課題】本発明は、上面と下面と５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度とを備えたｐ＋領域（１２）と、上面と下面と１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度と１０μｍ〜３００μｍの層厚（Ｄ２）を備えた第１のｎ−層（１４）と、上面と下面と少なくとも１０１９Ｎ／ｃｍ３のドーパント濃度とを備えたｎ＋領域（１６）と、を有しているスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）に関する。【解決手段】ｐ＋領域とｎ−層とｎ＋領域と、は記載の順序で重ねられており、それぞれがモノリシックに形成されており、かつそれぞれがＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、ｎ＋領域またはｐ＋領域は、基板層として形成されており、ｎ−層は、少なくとも１０１４Ｎ／ｃｍ３または少なくとも１０１５Ｎ／ｃｍ３の濃度でクロムを含有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）であって、
上面と、下面と、５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３の電気的に有効なドーパント濃度と、を備えたｐ＋領域（１２）と、
上面と、下面と、１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度と、１０μｍ〜３００μｍの層厚（Ｄ２）と、を備えた第１のｎ−層（１４）と、
上面と、下面と、少なくとも１０１９Ｎ／ｃｍ３のドーパント濃度と、を備えたｎ＋領域（１６）と、を有しており、
前記ｐ＋領域（１２）と、前記ｎ−層（１４）と、前記ｎ＋領域（１６）と、は記載の順序で重なっており、それぞれがモノリシックに形成されており、かつそれぞれがＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、
前記ｎ＋領域（１６）または前記ｐ＋領域（１２）は、基板層として形成されている、スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）において、
前記ｎ−層（１４）は、少なくとも１０１４Ｎ／ｃｍ３または少なくとも１０１５Ｎ／ｃｍ３の濃度を有する欠陥を含んでいる、
ことを特徴とする、スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項２】
前記ｐ＋領域（１２）および前記ｎ＋領域（１６）は、層状に形成されており、
前記層状のｎ＋領域（１６）および前記層状のｐ＋領域（１２）はそれぞれ、前記ｎ−層（１４）と素材結合により結合されており、
前記層状のｎ＋領域（１６）は、５０μｍ〜６７５μｍの層厚（Ｄ３）を有しており、
前記層状のｐ＋領域は、２μｍよりも大きい層厚（Ｄ１）を有しており、
前記スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）は、０．５μｍ〜５０μｍの層厚（Ｄ４）を備えた欠陥層（２２）を有しており、
前記欠陥層（２２）は、前記ｎ−層内に配置されており、かつ１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の欠陥濃度を有していることを特徴とする、
請求項１記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項３】
前記欠陥層（２２）は、０．５μｍ〜５０μｍの層厚（Ｄ４）を有しており、前記欠陥層（２２）から前記ｎ−層（１４）と前記ｐ＋領域（１２）との境界面までの距離（Ａ１）は、最大で、前記ｎ−層（１４）の層厚（Ｄ２）の半分であることを特徴とする、
請求項２記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項４】
前記ｐ＋領域（１２）および前記ｎ＋領域（１６）は、層状に形成されており、
前記層状のｎ＋領域（１６）は、前記ｎ−層（１４）と素材結合により結合されており、
前記ｎ−層（１４）と前記ｐ＋領域（１２）との間には、１μｍ〜５０μｍの層厚（Ｄ５）を有しており、かつ１０１２〜１０１７ｃｍ３のドーパント濃度でもってドープされた中間層（２４）が配置されており、
前記中間層（２４）は、前記ｎ−層（１４）および前記ｐ＋領域（１２）と素材結合により結合されていることを特徴とする、
請求項１記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項５】
前記ｐ＋領域（１２）および前記ｎ＋領域（１６）は、層状に形成されており、
前記ｎ−層（１４）と前記ｐ＋領域（１２）との間には、１μｍ〜５０μｍの層厚（Ｄ５）を有しており、かつ１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度でもってｐドープされた中間層（２４）が配置されており、
前記層状のｎ＋領域（１６）および前記中間層（２４）はそれぞれ、前記ｎ−層（１４）と素材結合により結合されており、かつ前記層状のｐ＋領域（１２）は、前記中間層（２４）と素材結合により結合されており、
前記スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）は、０．５μｍ〜４０μｍの層厚（Ｄ４）を備えた第１の欠陥層（２２）を有しており、
前記欠陥層（２２）は、前記ｐドープされた中間層内に配置されており、かつ１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の欠陥濃度を有していることを特徴とする、
請求項１記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項６】
前記ｐ＋領域および前記ｎ＋領域は、層状に形成されており、
前記層状のｎ＋領域および前記層状のｐ＋領域は、前記ｎ−層と素材結合により結合されており、
前記ドーパント濃度は、前記ｎ−層（１４）内において、前記ｐ＋領域（１２）に接している前記ｎ−層（１４）の表面から、前記ｎ＋領域（１６）に接している前記ｎ−層（１４）の表面まで、１．５倍〜２．５倍上昇することを特徴とする、
請求項１から５までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項７】
前記層状のｐ＋領域（１２）は、５０μｍ〜５００μｍの層厚（Ｄ１）を有している基板として形成されており、前記層状のｎ＋領域（１６）は、３０μｍ未満の層厚（Ｄ３）を有していることを特徴とする、
請求項１から６までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項８】
前記層状のｎ＋領域（１６）は、５０μｍ〜４００μｍの層厚（Ｄ３）を備えた基板として形成されており、前記層状のｐ＋領域（１２）は、２μｍよりも大きい層厚（Ｄ１）を有していることを特徴とする、
請求項１から６までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項９】
前記スタック型の半導体モジュール（１０）は、第１の端子コンタクト層（４０）、第２の端子コンタクト層（４２）およびｐ−層（２６）を有しており、
前記ｐ−層（２６）は、１０１２Ｎ／ｃｍ３〜１０１６Ｎ／ｃｍ３のドーパント濃度および１０ｎｍ〜１０μｍの層厚（Ｄ６）を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るか、または別のＩＩＩ−Ｖ族化合物を含有するか、または別のＩＩＩ−Ｖ族化合物から成り、
前記ｎ＋領域（１６）は、層状に、５０μｍ〜４００μｍの層厚（Ｄ３）で形成されており、
前記ｎ−層（１４）の下面は、素材結合により前記層状のｎ＋領域（１６）の上面に結合されており、
前記ｐ−層（２６）は、素材結合により前記ｎ−層（１４）の上面に結合されており、
前記ｐ＋領域（１２）は、相互に距離を置いて設けられている少なくとも２つの部分領域から成り、
前記ｐ＋領域（１２）の各部分領域は、５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度を有しており、前記ｐ−層（２６）の上面に対して平行に延びるリブとして形成されており、かつ前記ｐ−層（２６）の上面から前記ｎ−層（１４）まで到達しており、
前記第１の端子コンタクト層（４０）は、素材結合により前記ｎ＋領域（１６）の下面に結合されており、
前記第２の端子コンタクト層（４２）は、前記ｐ−層（２６）の上面の一部と素材結合により結合されており、かつ導電的に接続されており、
前記第２の端子コンタクト層（４２）は、前記ｐ＋領域（１２）の各部分領域の上面全体または上面の一部と素材結合により結合されており、かつ導電的に接続されており、
前記第２の端子コンタクト層（４２）は、金属または金属化合物を含有しているか、もしくは金属または金属化合物から成り、かつショットキーコンタクトを形成していることを特徴とする、
請求項１記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項１０】
前記ＩＩＩ−Ｖ族半導体モジュール（１０）は、少なくとも１つのｐ領域（２８）と、誘電層（３０）と、少なくとも３つの端子コンタクト層（４０、４２、４４）と、を有しており、
前記ｐ＋領域（１２）は、層状の基板として、５０μｍ〜５００μｍの層厚（Ｄ１）で形成されており、
前記ｐ領域（２８）は、前記ｎ−層（１４）に接しており、１０１４Ｎ／ｃｍ３〜１０１８Ｎ／ｃｍ３のドーパント濃度を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、
前記少なくとも１つのｐ領域（２８）は、ｎ−層（１４）と共に、第１のｐｎ接合部（３２）を形成しており、
前記ｎ＋領域（１６）は、前記少なくとも１つのｐ領域（２８）と共に、第２のｐｎ接合部（３４）を形成しており、
前記誘電層（３０）は、少なくとも、前記第１のｐｎ接合部（３２）および前記第２のｐｎ接合部（３４）を覆っており、かつ前記ｎ−層（１４）、前記ｐ領域（２８）および前記ｎ＋領域（１６）と素材結合により結合されており、
前記層状のｐ＋領域（１２）と前記ｎ−層（１４）との間には、１μｍ〜５０μｍの層厚（Ｄ５）および１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度を備えた中間層（２４）が配置されており、前記中間層（２４）は、少なくとも、前記層状のｐ＋領域（１２）と素材結合により結合されており、
前記第１の端子コンタクト層（４０）は、前記層状のｐ＋領域（１２）の下面と導電性に接合されており、
前記第２の端子コンタクト層（４２）は、フィールドプレートとして、前記誘電層（３０）の上に形成されており、
前記第３の端子コンタクト層（４４）は、前記少なくとも１つのｐ領域（２８）および前記少なくとも１つのｎ＋領域（１６）に導電的に接続されていることを特徴とする、
請求項１記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項１１】
前記ｐ＋領域（１２）は、亜鉛を含有していることを特徴とする、
請求項１から１０までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項１２】
前記ｎ＋領域（１６）は、クロムおよび／またはケイ素および／またはパラジウムおよび／またはスズを含有していることを特徴とする、
請求項１から１１までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項１３】
前記ｎ−層（１４）は、ケイ素および／またはパラジウムおよび／またはスズを含有していることを特徴とする、
請求項１から１１までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項１４】
前記ｎ−層（１４）は、１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の濃度でクロムを含有していることを特徴とする、
請求項１から１３までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【請求項１５】
前記半導体モジュールは、モノリシックに形成されているか、または半導体ボンディングを有していることを特徴とする、
請求項１から１４までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタック型のＩＩＩ−Ｖ族半導体モジュールに関する。
【背景技術】
【０００２】
Ｊｏｓｅｆ  Ｌｕｔｚ等の「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ」Ｓｐｒｉｎｇｅｒ  Ｖｅｒｌａｇ、２０１１年、ＩＳＢＮ９７８−３−６４２−１１１２４−２から、ケイ素またはＳｉＣを基礎とする、高耐圧ショットキーダイオードならびにＩＧＢＴが公知である。
【０００３】
Ｇｅｒｍａｎ  Ａｓｈｋｉｎａｚｉの「ＧａＡｓ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ」、ＩＳＢＮ９６５−７０９４−１９−４から、ＧａＡｓを基礎とする、高圧耐性のあるｐ−ｎ−ｉ−ｐトランジスタ、高圧耐性のある半導体ダイオードｐ＋−ｎ−ｎ＋ならびにショットキーダイオードが公知である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。
【課題を解決するための手段】
【０００５】
この課題は、請求項１の特徴を備えているスタック型のＩＩＩ−Ｖ族半導体モジュールによって解決される。本発明の有利な構成は、従属請求項の対象である。
【０００６】
本発明の対象は、上面と、下面と、５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３の電気的に有効なドーパント濃度と、を備えたｐ＋領域を有している、スタック型のＩＩＩ−Ｖ族半導体モジュールである。
【０００７】
スタック型のＩＩＩ−Ｖ族半導体モジュールは、上面と、下面と、１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度と、を備えたｎ−層を有している。ｎ−層は、１０μｍから３００μｍまでの層厚を有している。
【０００８】
スタック型のＩＩＩ−Ｖ族半導体モジュールは、上面と、下面と、少なくとも１０１８Ｎ／ｃｍ３の電気的に有効なドーパント濃度と、を備えたｎ＋領域を有している。
【０００９】
ｐ＋領域およびｎ−層およびｎ＋領域は記載の順序で重なっており、それぞれがモノリシックに形成されており、かつそれぞれがＧａＡｓ化合物を含有しているか、またはそれぞれがＧａＡｓ化合物から成る。
【００１０】
ｎ＋領域またはｐ＋領域は、基板層として形成されている。ｎ−層は、少なくとも１０１４Ｎ／ｃｍ３または少なくとも１０１５Ｎ／ｃｍ３の欠陥の濃度を有している。
【００１１】
とりわけ、ｎ層における欠陥の濃度は、１０１７Ｎ／ｃｍ３未満であり、特に有利には５×１０１６Ｎ／ｃｍ３未満である。
【００１２】
とりわけ、大部分の層または前述のすべての半導体層を、液相エピタキシ（ＬＰＥ）によって、またはＭＯＶＰＥ装置を用いて製造することができる。
【００１３】
ＧａＡｓは、低電圧領域にある逆電圧、すなわち１０ボルトを下回る逆電圧を有している、高速なモジュールまたは太陽電池にのみ適しているという従来の見識とは異なり、驚くべきことに、前述のエピタキシ装置によって、良好な結晶品質を有している厚いｎ−層、すなわち３０μｍ超、またはとりわけ６０μｍ超の厚さを有している層を、簡単かつ廉価に析出できることが分かった。
【００１４】
これによって、驚くべきことに、ＧａＡｓから高耐圧半導体モジュールを製造することが実現される。本願では、１００Ｖを上回る逆電圧を有している半導体モジュールを高耐圧モジュールと称する。
【００１５】
半導体モジュールは、とりわけ層として形成されている少なくとも２つの端子コンタクトを有していると解され、各端子コンタクトは、導電性であり、かつ金属特性を有している。
【００１６】
有利には、端子コンタクトは、金属導電性の半導体層または金属層、もしくはそれら２つの層の組合せから成る。端子コンタクトは、直接的に接している、ドープされた半導体層と、電気的に低抵抗のコンタクトを確立する。
【００１７】
さらに、端子コンタクトは、とりわけボンディングワイヤまたははんだ接続部によって、コンタクトフィンガ、いわゆるピンに結線されていると解される。端子コンタクトは、有利には、半導体領域ないし半導体層から形成されているスタックの上面ないし下面に配置されている。
【００１８】
驚くべきことに、可能な限り良好な結晶品質を達成するために、エピタキシの際に、再結合中心の形成に起因する欠陥をいかなる場合にも回避するという従来の努力に反し、再結合中心をｎ−層に所期のように導入することによって漏れ電流が低減されるということが分かった。
【００１９】
再結合中心の導入によって、キャリアの拡散長を大幅に短くすることができ、その結果、キャリアが空間電荷領域に到達する確率は著しく低くなり、またキャリアはその極性に応じて分離される。
【００２０】
さらに、驚くべきことに、モジュールの順方向動作時に、すなわち空間電荷領域からキャリアが溢れ出る際に、電流の流れは無視できる程度にしか低減されないことが分かった。
【００２１】
換言すれば、ダイオードまたはＩＧＢＴのような高耐圧モジュールでは、逆電圧の大きさおよび温度の高さに応じて数ｐＡ〜数ｍＡの範囲にある漏れ電流の１０倍から１００倍までの低減は、数１００ｍＡを上回る数１０Ａまでの範囲の電流での順方向動作では取るに足らないものである。
【００２２】
とりわけ、欠陥層は空間電荷領域内には形成されていないことも言及しておく。とりわけ、ｎ−層の厚さは、欠陥層が空間電荷領域から距離を置いて設けられているように形成されている。
【００２３】
さらに、漏れ電流は温度と共に、数１０ｍＡまで大幅に増大する。したがって、温度の上昇に伴う指数関数的な上昇に基づき、まさに３００℃までの高温環境下での使用時には、低い漏れ電流は非常に有用である。このことは、本発明による欠陥層によって達成される。欠陥層の導入によって、欠陥層を備えていない半導体モジュールに比べて、漏れ電流を１オーダ以上低減することができる。
【００２４】
さらに、製造プロセスは遥かにロバストになる。つまり、高いバックグラウンドドーピングに対して鈍感になる。
【００２５】
別の利点は、本発明によるＩＩＩ−Ｖ族半導体ダイオードによって、簡単なやり方で、特にダイオードまたはＩＧＢＴにおいては、２００Ｖ〜３，３００Ｖの範囲の逆電圧での僅かな漏れ電流を、ＳｉまたはＳｉＣから成る従来の高耐圧ダイオードに比べて、面積あたり低い容量および低いオン抵抗で生じさせることができることである。
【００２６】
これによって、３０ｋＨｚから０．５ＧＨｚまでのスイッチング周波数および０．５Ａ／ｍｍ２から５Ａ／ｍｍ２までの電流密度を達成することができる。この場合、本発明によるＩＩＩ−Ｖ属半導体ダイオードを、ＳｉＣから成る同等の高耐圧ダイオードよりも廉価に製造することができる。
【００２７】
この本発明の実施形態による半導体ダイオードを、有利には、フリーホイーリングダイオードとして使用することができる。
【００２８】
この実施形態によるＩＩＩ−Ｖ族半導体ダイオードは、１ｍΩ〜２００ｍΩの範囲の低いオン抵抗を有していることを言及しておく。面積あたりの容量は、２ｐＦ〜１００ｐＦの範囲にあり、ＳｉＣから成る同等のダイオードよりも遥かに小さい。
【００２９】
別の利点は、ＧａＡｓ半導体構造におけるキャリアが、ケイ素に比べて、より小さい有効質量を有していることである。また、モジュールが破壊されることなく、Ｓｉに比べて、ｐｎ接合部においてより高い温度を達成することができる。これによって、高い逆電圧を有しているＧａＡｓ半導体構造でもって、同等のＳｉ半導体構造を用いる場合よりも高いスイッチング周波数および低い損失を達成することができる。さらに、本発明によるＩＩＩ−Ｖ族半導体モジュールは、３００℃までの高い温度耐性に起因して、高温環境下においても、すなわち１８０℃までの範囲においても使用することができる。
【００３０】
別の利点は、ＩＩＩ−Ｖ族半導体ダイオードを、ＳｉＣから成る同等の高耐圧ダイオードよりも遥かに廉価に製造できることである。
【００３１】
１つの実施形態においては、モジュール、特に半導体ダイオードを電気的に接続するために、ｎ＋基板の表面およびｐ＋基板の表面がメタライジングされる。
【００３２】
とりわけ、半導体ダイオードのカソードが、メタライジング後に、ヒートシンクとして形成されたベース部と素材結合により結合される。換言すれば、アノードは、ダイオードの表面において、ｐ＋層に形成されている。
【００３３】
第１の代替的な実施形態によれば、ｐ＋領域およびｎ＋領域が層状に形成されており、層状のｎ＋領域および層状のｐ＋領域がそれぞれ素材結合によりｎ−層と接続されており、層状のｎ＋領域が５０μｍ〜６７５μｍの層厚を有しており、また層状のｐ＋領域が２μｍ超の層厚を有している。
【００３４】
１つの発展形態においては、ｎ−領域が、０．５μｍ〜５０μｍの層厚を有している欠陥層を含んでおり、この場合、欠陥層は、１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の欠陥濃度を有している。
【００３５】
有利には、欠陥層が境界面まで所定の距離を有している。境界面という表現は、本願において、ドープされた２つの異なる層間またはドープされた２つの異なる領域間の移行部、特にｎ−層と中間層との間の移行部、またはｎ−層とｐ＋領域との間の移行部、またはｎ−層とｎ＋領域との間の移行部を表している。とりわけ、上記の距離は、最大で、ｎ−層の層厚の半分である。
【００３６】
欠陥層を、種々のやり方で、例えば不純物原子の注入によって、または不純物原子の導入を用いて形成することができ、また欠陥層内ではキャリアの再結合が達成されると解される。とりわけ、欠陥ないし再結合中心は、クロムの導入によって達成される。
【００３７】
１つの別の代替的な実施形態によれば、ｐ＋領域およびｎ＋領域が層状に形成されており、層状のｎ＋領域が素材結合によりｎ−層に結合されており、ｎ−層とｐ＋層との間には、１μｍ〜５０μｍの層厚を備えており、かつ１０１２ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度でもってドープされた中間層またはドープされていない中間層が配置されており、また中間層がｎ−層およびｐ＋層と素材結合により結合されている。
【００３８】
中間層は、素材結合により結合された層と比較すると、少なくとも１つの異なるドーパント濃度を有していると解される。
【００３９】
有利には、中間層は、ｐドープされており、また特に有利には亜鉛またはケイ素を含有している。ｐドープされた中間層のドーパント濃度は、特に有利には、ｐ＋領域のドーパント濃度よりも低く、特に２倍〜５倍低い。
【００４０】
代替的に、中間層は、ｎドープされており、有利にはケイ素および／またはスズを含有しており、この場合、ｎドープされた中間層のドーパント濃度は、特に有利にはｎ−領域のドーパント濃度よりも１００倍程度まで低い。
【００４１】
この実施形態により形成されたＩＩＩ−Ｖ族半導体ダイオードによって、簡単なやり方で、２００Ｖ〜３，３００Ｖの範囲の逆電圧を、ＳｉまたはＳｉＣから成る従来の高耐圧ダイオードに比べて、面積あたり低い容量および低いオン抵抗で生じさせることができることは１つの利点である。これによって、３０ｋＨｚから０．５ＧＨｚまでのスイッチング周波数および０．５Ａ／ｍｍ２から５Ａ／ｍｍ２までの電流密度を達成することができる。特に、本発明によるＩＩＩ−Ｖ族半導体ダイオードを、フリーホイーリングダイオードとして使用することができる。
【００４２】
この実施形態によるＩＩＩ−Ｖ族半導体ダイオードも、１ｍΩ〜２００ｍΩの範囲の低いオン抵抗を有していることを言及しておく。面積あたりの容量は、２ｐＦ〜１００ｐＦの範囲にある。
【００４３】
欠陥層は、可能な限り、空間電荷領域内には形成されていないことも言及しておく。とりわけ、ｐ層の厚さは、欠陥層が空間電荷領域から距離を置いて設けられているように形成されている。
【００４４】
１つの代替的な実施形態においては、ｐ＋領域およびｎ＋領域が層状に形成されており、層状のｎ＋領域および層状のｐ＋領域が素材結合によりｎ−層に結合されており、ドーパント濃度がｎ−層内において、ｐ＋領域に接している、ｎ−層の表面から、ｎ＋領域に接している、ｎ−層の表面まで、１．５倍〜２．５倍上昇する。
【００４５】
有利には、ｎ−層１４のドーパント濃度は段階的に変化する。つまり、ドーパント濃度は、ｎ−層１４の層厚に対して平行に延びる、少なくとも１つの段または複数の段を備えたプロフィールを有している。代替的に、プロフィールは、勾配を、すなわち連続的な上昇を示す。
【００４６】
第１の代替的な発展形態によれば、層状のｐ＋領域が、５０μｍ〜５００μｍの層厚を有している基板として形成されており、また層状のｎ＋領域が、３０μｍ未満の層厚を有している。
【００４７】
第２の代替的な発展形態によれば、層状のｎ＋領域が、５０μｍ〜４００μｍの層厚を有している基板として形成されており、また層状のｐ＋領域が、２μｍよりも大きい層厚を有している。
【００４８】
１つの別の発展形態によれば、ｐ＋領域およびｎ＋領域が層状に形成されており、ｎ−層とｐ＋領域との間には、１μｍ〜５０μｍの層厚を備えており、かつ１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度でもってｐドープされた中間層が配置されており、層状のｎ＋領域および中間層がそれぞれ素材結合によりｎ−層に結合されており、層状のｐ＋領域が中間領域と素材結合により結合されており、スタック型のＩＩＩ−Ｖ族半導体モジュールが０．５μｍ〜４０μｍの層厚を備えた第１の欠陥層を有しており、この場合、欠陥層は、ｐドープされた中間層内に配置されており、また１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の欠陥濃度を有している。
【００４９】
この実施形態の中間層および欠陥層については、上記において説明した事項が当てはまる。
【００５０】
１つの別の実施形態においては、ｐ＋基板、ｎ−層およびｎ＋層から成るスタック型の層構造が、ｎ−層とｐ＋基板との間に形成されている半導体ボンディングを有している。
【００５１】
用語「半導体ボンディング」は、用語「ウェハボンディング」と同義で用いられていることを言及しておく。
【００５２】
１つの実施形態においては、ｐ＋基板から成る層構造が、第１の部分スタックを形成しており、またｎ＋層およびｎ−層から成る層構造が、第２の部分スタックを形成している。
【００５３】
１つの発展形態においては、スタック型の層構造が、ｐ＋基板とｎ−層との間に配置されている中間層を有している。この場合、第１の部分スタックが、中間層を含んでいる。半導体ボンディングは、中間層とｎ−層との間に配置されている。
【００５４】
１つの発展形態においては、第１の部分スタックおよび第２の部分スタックが、それぞれモノリシックに形成されている。
【００５５】
１つの別の発展形態においては、ｐ＋基板を基点にして、エピタキシを用いて中間層が形成されることによって、第１の部分スタックが形成される。とりわけ、ｐ−層として形成されている中間層は、１０１３Ｎ／ｃｍ３未満のドーパントを有しているか、つまり中間層は真性ドーピングされているか、または１０１３Ｎ／ｃｍ３〜１０１５Ｎ／ｃｍ３のドーパントを有している。１つの実施形態においては、ｐ＋基板が、ボンディングの前または後に、研磨プロセスによって２００μｍ〜５００μｍの厚さまで薄くされる。
【００５６】
１つの別の実施形態においては、ｎ−基板を基点にして、ｎ−基板がウェハボンディングプロセスによって第２のスタックと、すなわちｎ＋層と接合されることによって、第２のスタックが形成される。１つの実施形態においては、ｎ＋層がｎ＋基板として形成されている。
【００５７】
さらなるプロセスステップにおいては、ｎ−基板が所望の厚さまで薄くされる。
【００５８】
とりわけ、ｎ−基板の厚さは、５０μｍから２５０μｍまでの範囲にある。とりわけ、ｎ−基板のドーパントは、１０１３Ｎ／ｃｍ３〜１０１５Ｎ／ｃｍ３の範囲にある。ウェハボンディングの１つの利点は、厚いｎ−層を容易に形成できることにある。これによって、エピタキシの際の長い堆積プロセスが省略される。また、ウェハボンディングプロセスによって、スタック欠陥の数を低減することもできる。
【００５９】
１つの代替的な実施の形態においては、ｎ−基板が、１０１０Ｎ／ｃｍ３超かつ１０１３Ｎ／ｃｍ３未満のドーパントを有している。ドーパントを極端に低くすることによって、ｎ−基板を、真性層と解することもできる。
【００６０】
１つの発展形態においては、ｎ−基板が、半導体ボンディングプロセスステップによって、第１のスタックに直接的に接合される。続いて、ｎ−基板が、ｎ−層の所望の厚さまで薄くされる。ｎ−基板ないしｎ−層を薄くした後に、エピタキシまたは高ドーズ注入によって、１０１８Ｎ／ｃｍ３〜５×１０１９Ｎ／ｃｍ３未満の範囲のドーパントを有するｎ＋層が形成される。
【００６１】
ｎ−基板を薄くすることは、とりわけＣＭＰステップを用いて、すなわち化学機械研磨を用いて行われると解される。
【００６２】
１つの別の発展形態においては、スタック型の半導体モジュールが、第１の端子コンタクト層、第２の端子コンタクト層およびｐ−層を有しており、この場合、ｐ−層は、１０１２Ｎ／ｃｍ３〜１０１６Ｎ／ｃｍ３のドーパント濃度および１０ｎｍ〜１０μｍの層厚を有しており、またＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るか、もしくは別のＩＩＩ−Ｖ族化合物を含有しているか、または別のＩＩＩ−Ｖ族化合物から成る。
【００６３】
ｎ＋領域は、層状に、５０μｍ〜４００μｍの層厚で形成されており、またｎ−層の下面は、素材結合により層状のｎ＋領域の上面に結合されている。
【００６４】
ｐ−層は、素材結合によりｎ−層の上面に結合されており、ｐ＋領域は、相互に距離を置いて設けられている少なくとも２つの部分領域から成り、この場合、ｐ＋領域の各部分領域は、５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度を有しており、ｐ−層の上面に対して平行に延びるリブとして形成されており、かつｐ−層の上面からｎ−層まで到達している。
【００６５】
とりわけ、リブは、特定の結晶学的方向に沿って形成されている。つまり、リブは、有利には所定の結晶学的方向に沿って延びている。
【００６６】
第１の端子コンタクト層は、素材結合によりｎ＋領域の下面に結合されている。
【００６７】
第２の端子コンタクト層は、ｐ−層の上面の一部と素材結合により結合されており、かつ導電的に接続されており、この場合、第２の端子コンタクト層は、ｐ＋領域の各部分領域の上面全体または上面の一部と素材結合により結合されており、かつ導電的に接続されている。
【００６８】
第２の端子コンタクト層は、金属または金属化合物を含有しているか、もしくは金属または金属化合物から成り、かつショットキーコンタクトを形成している。
【００６９】
第２の端子コンタクト層はアノードと称され、また第１の端子コンタクト層はカソードと称されることを言及しておく。ここで、第１の端子コンタクト層は、オームコンタクトを形成しており、また第２の端子コンタクト層は、金属−半導体接合部を形成している。端子コンタクト層の上には、例えばショットキーダイオードを接合させるために、さらに別の層が形成されると解される。
【００７０】
第３の半導体層としての、弱くドープされた非常に薄いｐ層と、縁部に、またとりわけ第２のコンタクト端子層の下に形成されているｐ＋領域と、によって、ショットキーコンタクトを高い電界のパンチスルーから完全に遮蔽することができるということは１つの利点である。このために、複数のリブが比較的近くにまとめられており、その結果、隣接するリブ間には、比較的細いｎ−層領域だけが残存している。
【００７１】
これによって、２００Ｖ〜６００Ｖの範囲にあるショットキーダイオードの逆電圧を容易に達成することができ、また６００Ｖを上回る逆電圧も容易に達成することができる。ケイ素に比べて遥かに小さいＧａＡｓの有効質量との関係において、高速なスイッチング時間を達成することができる。したがって、本発明によるショットキーダイオードは、特に、パワーエレクトロニクスの分野における、とりわけ回路電源部および変換器におけるフリーホイーリングダイオードとして適している。
【００７２】
有利には、第２の端子コンタクト層は、四角形、角が丸められている四角形、または円形に形成されており、またとりわけ半導体スタックの上面における半導体層の面積の３０％以上、特に有利には５０％以上を覆っている。
【００７３】
有利には、ｐ−層の上には、ｎ−層として形成されている別の半導体層が配置されており、この場合、別のｎ−層は、１０１２Ｎ／ｃｍ３〜１０１６Ｎ／ｃｍ３のドーパント濃度および０．００５μｍ〜１０μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。この場合には別のｎ−層がスタックの上面を形成し、ｐ＋領域は、別のｎ−層の上面から別のｎ−層およびｐ＋層を通り、その下に位置しているｎ−層にまで延びている。
【００７４】
１つの代替的な発展形態によれば、ＩＩＩ−Ｖ族半導体モジュールが、少なくとも１つのｐ領域と、とりわけ１つまたは複数の析出層（酸化物、窒化物）から成る誘電層と、少なくとも３つの端子コンタクト層と、を有しており、この場合、ｐ＋領域は、５０μｍ〜５００μｍの層厚を有している層状の基板として形成されており、ｐ領域は、ｎ−層に接しており、１０１４Ｎ／ｃｍ３〜１０１８Ｎ／ｃｍ３のドーパント濃度を有しており、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、少なくとも１つのｐ領域は、ｎ−層と共に第１のｐｎ接合部を形成しており、またｎ＋領域は、少なくとも１つのｐ領域と共に、第２のｐｎ接合部を形成している。誘電層は、少なくとも、第１のｐｎ接合部および第２のｐｎ接合部を覆っており、またｎ−層、ｐ領域およびｎ＋領域と素材結合により結合されている。層状のｐ＋領域とｎ−層との間には、１μｍ〜５０μｍの層厚および１０１２ｃｍ３〜１０１７ｃｍ３のドーパント濃度を有している中間層が配置されており、この場合、中間層は、少なくとも、層状のｐ＋領域と素材結合により結合されている。第１の端子コンタクト層は、層状のｐ＋領域の下面に導電的に接続されており、第２の端子コンタクト層は、フィールドプレートとして誘電層の上に形成されており、また第３の端子コンタクト層は、少なくとも１つのｐ領域および少なくとも１つのｎ＋領域に導電的に接続されている。
【００７５】
第２の端子コンタクト層は、ゲートと称されることを言及しておく。第１の端子コンタクト層は、一般的に、コレクタまたはアノードと称され、他方、第３の端子コンタクト層は、エミッタまたはカソードと称される。
【００７６】
ＩＧＢＴ半導体構造の中間層は、接している層と比較すると、少なくとも１つの異なるドーパント濃度を有していると解される。上記において半導体ダイオードにおける中間層に関して説明した事項、特に実施形態または利点などは、ＩＧＢＴ半導体構造における中間層についても相応に当てはまる。
【００７７】
有利には、ＩＧＢＴ半導体構造の全高は、最大で１５０μｍ〜５００μｍである、かつ／またはＩＧＢＴ半導体構造の辺長または直径は、１ｍｍ〜１５ｍｍである。特に有利には、ｐ領域および／またはｎ領域は、ＩＧＢＴ半導体構造の上面において円形に形成されているか、または構造の端面にそれぞれ配置されている半円形でもって形成されている。
【００７８】
１つの発展形態によれば、誘電層が、堆積された酸化物を含有しており、かつ１０ｎｍから１μｍまでの層厚を有している。
【００７９】
１つの利点は、ＩＩＩ−ＩＶ族ＩＧＢＴ半導体構造を、ＳｉＣから成る同等の半導体構造よりも廉価に製造できることである。少数キャリアの寿命がより長いことに起因して、ＧａＡｓ  ＩＧＢＴは、同等のＳｉＣモジュールに比べて大きい電流容量を有している。
【００８０】
本発明によるＩＩＩ−Ｖ族ＩＧＢＴ半導体構造の別の利点は、３００℃までの高い温度耐性である。換言すれば、ＩＩＩ−Ｖ族半導体ダイオードを、高温環境下でも使用することができる。
【００８１】
１つの別の実施形態によれば、ｐ＋領域が亜鉛を含有している、かつ／またはｎ＋領域がクロムおよび／またはケイ素および／またはパラジウムおよび／またはスズを含有している、かつ／またはｎ−層がケイ素および／またはパラジウムおよび／またはスズを含有している。
【００８２】
実験の結果、ｐ−中間層とｎ−層との特定の組合せによって、種々の逆電圧を特に半導体ダイオードに関して達成できることが分かった。
【００８３】
第１のヴァリエーションにおいて、約９００Ｖの逆電圧に関して、ｐ−中間層は、１０μｍから２５μｍまでの厚さを有しており、ｎ−層に関して、４０μｍ〜９０μｍの厚さを有している。
【００８４】
第２のヴァリエーションにおいて、約１，２００Ｖの逆電圧に関して、ｐ−中間層は、２５μｍから３５μｍまでの厚さを有しており、ｎ−層に関して、４０μｍ〜７０μｍの厚さを有している。
【００８５】
第３のヴァリエーションにおいて、約１，５００Ｖの逆電圧に関して、ｐ−中間層は、３５μｍから５０μｍまでの厚さを有しており、ｎ−層に関して、７０μｍ〜１５０μｍ〜７０μｍの厚さを有している。
【００８６】
第１から第３のヴァリエーションにおけるダイオードは、パンチ型ダイオード（Ｐｕｎｓｃｈ−Ｄｉｏｄｅ）と称することもできる。
【００８７】
第４のヴァリエーションにおいて、ｐ−中間層は、１０μｍから２５μｍまでの厚さを有しており、ｎ−層に関して、６０μｍ〜１１０μｍの厚さを有している。
【００８８】
第５のヴァリエーションにおいて、ｐ−中間層は、２５μｍから３５μｍまでの厚さを有しており、ｎ−層に関して、７０μｍ〜１４０μｍの厚さを有している。
【００８９】
第６のヴァリエーションにおいて、ｐ−中間層は、３５μｍから５０μｍまでの厚さを有しており、ｎ−層に関して、８０μｍ〜２００μｍの厚さを有している。
【００９０】
第４から第６のヴァリエーションにおけるダイオードは、「ノンリーチスルー型（ｎｏｎ−ｒｅａｃｈ−ｔｈｒｏｕｇｈ）」ダイオードと称することもできる。
【００９１】
以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施形態は、非常に概略的に示されている。つまり、距離、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。
【図面の簡単な説明】
【００９２】
【図１】スタック型のＩＩＩ−Ｖ族半導体モジュールの本発明による第１の実施形態の概略図を示す。
【図２】図１のスタック型のＩＩＩ−Ｖ族半導体モジュールの上面図を示す。
【図３】スタック型のＩＩＩ−Ｖ族半導体ダイオードの本発明による第２の実施形態の概略図を示す。
【図４】スタック型のＩＩＩ−Ｖ族半導体ダイオードの本発明による第３の実施形態の概略図を示す。
【図５】スタック型のＩＩＩ−Ｖ族半導体ダイオードの本発明による第４の実施形態の概略図を示す。
【図６】スタック型のＩＩＩ−Ｖ族半導体ダイオードの本発明による第５の実施形態の概略図を示す。
【図７】ショットキーダイオードの本発明による実施形態の概略図を示す。
【図８】ショットキーダイオードの本発明による代替的な実施形態の概略図を示す。
【図９】ＩＧＢＴ半導体構造の本発明による実施形態の概略図を示す。
【図１０】図９のＩＧＢＴ半導体構造の上面図を示す。
【図１１】ＩＧＢＴ半導体構造の本発明による別の実施形態の概略図を示す。
【発明を実施するための形態】
【００９３】
図１には、スタック型のＩＩＩ−Ｖ族半導体モジュール１０の第１の実施形態の側面図が示されている。図２には、ＩＩＩ−Ｖ族半導体モジュール１０の上面図が示されている。モジュール１０は、３つの半導体層および２つのコンタクト層から成るスタックを有しているダイオードとして形成されており、ここでは、各半導体層が、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
【００９４】
第１の半導体層は、層厚Ｄ１を有しており、かつ基板として形成されているｐ＋領域１２であり、また５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度でもって強くｐドープされている。第２の半導体層は、層厚Ｄ２を有している第１のｎ−層１４である。第３の半導体層は、少なくとも１０１９Ｎ／ｃｍ３のドーパント濃度でもって強くｎドープされており、かつ層状に形成されているｎ＋領域１６である。３つの半導体層は、上記の順序で、モノリシックに重なって成長されているので、ｎ−層１４の下面は、素材結合によりｐ＋基板の上面に結合されており、またｎ＋層の下面は、素材結合によりｎ−層１４に結合されている。
【００９５】
ｎ−層１４は、１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度でもって弱くｎドープされており、ここでは、ドーパント濃度が、ｎ−層１４の下面からｎ−層１４の上面に向かう方向において、１．５倍〜２．５倍高くなる。さらに、ｎ−層１４は、少なくとも１０１４Ｎ／ｃｍ３または少なくとも１０１５Ｎ／ｃｍ３の濃度でクロムＣｒを含有している。
【００９６】
第１のコンタクト層４０は、ｐ＋基板１２の下面と、すなわちスタックの下面と素材結合により結合されており、かつ導電的に接続されており、また第２のコンタクト層４２は、ｎ＋層の上面と、すなわちスタックの上面と素材結合により結合されており、かつ導電的に接続されており、ここで図示されている実施例による２つのコンタクト層４０および４２は、半導体層の各表面を部分的にしか覆っていない。
【００９７】
代替的には、ｎ＋層が基板として形成されており、このｎ＋層の上に、ｎ−層１４および層状のｐ＋領域がエピタキシャルに形成されており、その結果、ｎ＋層の下面は、スタックの下面を形成しており、またスタックの上面は、ｐ＋層の上面である（図示せず）。
【００９８】
図３には、ダイオードとしての本発明によるＩＩＩ−Ｖ族半導体モジュールの別の実施形態が示されている。以下では、図１との相異のみを説明する。
【００９９】
ｎ＋領域１６は、基板として形成されており、このｎ＋領域１６の上には、ｎ−層１４および層状のｐ＋領域が成長されている。
【０１００】
ｎ−層１４は、弱くｎドープされており、また層全体にわたり一定のドーパント濃度を有している。ｎ−層１４内には、１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の欠陥濃度および０．５μｍ〜５０μｍの層厚Ｄ４を有している欠陥層２２が配置されており、ここでは、欠陥層２２からｎ−層１４とｐ＋領域１２との境界面まで、すなわちｎ−層１４の上面までの距離は、第１の距離Ａ１である。
【０１０１】
図４には、図３に示した実施形態に代替的な実施形態が示されており、ここでは、半導体層の順序が反転されているので、ｐ＋領域１２が層状の基板として形成されており、それに続いて、欠陥層２２を含んでいるｎ−層１４と、ｎ＋層１６とが設けられている。第１の距離Ａ１は、相応に、欠陥層２２からｎ−層１４の下面までの距離を表している。
【０１０２】
図５には、ダイオードとしての本発明によるＩＩＩ−Ｖ族半導体モジュールの別の代替的な実施形態が示されている。以下では、図１との相異のみを説明する。
【０１０３】
ＩＩＩ−Ｖ族半導体モジュール１０は、基板としてのｎ＋領域１６を有しており、それに続いて、層全体にわたり一定のドーパント濃度を有しているｎ−層１４と、層厚Ｄ５を有している中間層２４と、ｐ＋層１２と、が設けられている。中間層２４は、１０１２ｃｍ３〜１０１７ｃｍ３のドーパント濃度でもってｐドープまたはｎドープされている。
【０１０４】
図６には、図５に示した実施形態に代替的な実施形態が示されており、ここでは、半導体層の順序が反転されているので、ｐ＋領域１２が基板として形成されており、それに続いて、中間層２４、ｎ−層１４およびｎ＋層が記載の順序で設けられている。
【０１０５】
図７には、本発明によるＩＩＩ−Ｖ族半導体モジュール１０の別の代替的な実施形態が示されている。以下では、上述の図面との相異のみを説明する。
【０１０６】
ＩＩＩ−Ｖ族半導体モジュール１０は、ショットキーダイオードとして形成されており、基板として形成されているｎ＋領域を有しており、このｎ＋領域に続いて、モノリシックに基板の上に成長された層状のｎ−領域１４と、ｎ−領域１４の上に成長された、層厚Ｄ６を有しているｐ−層２６と、が設けられている。ｐ＋領域１２は、相互に距離を置いて設けられている２つの部分領域を有しており、ここでは、部分領域が、ｐ−層２６の上面からｐ−層２６を貫通して、ｎ−層１４において深さＤ１の位置まで延びている。
【０１０７】
第１の端子コンタクト層４０は、図示の実施例において、ｎ＋基板の下面全体を覆っており、他方、第２の端子コンタクト層４２は、ｐ−層２６の上面の一部ならびに各ｐ＋部分領域の上面のそれぞれ一部だけを覆っているので、第２の端子コンタクト層４２の各縁部は、ｐ＋部分領域の上面内に位置している。
【０１０８】
図８には、図７に示した実施形態に代替的な、本発明によるショットキーダイオードの実施形態が示されており、ここでは、ｐ＋領域が、相互に距離を置いて設けられている６個の部分領域から成り、また第２のコンタクト層４２が、第１の部分領域の上面ならびに第６の部分領域の上面を部分的に覆っており、またそれら２つの部分領域間に位置している各部分領域の上面を完全に覆っている。
【０１０９】
図９および図１０には、本発明によるＩＩＩ−Ｖ族半導体モジュール１０の別の代替的な実施形態が、側面図および上面図で示されている。以下では、上述の図面との相異のみを説明する。
【０１１０】
ＩＩＩ−Ｖ族半導体モジュール１０は、スタック型のＩＧＢＴ半導体構造として、いわゆる非パンチスルー型設計でもって形成されており、ここでは、ｐ＋領域が、基板として形成されており、それに続いて、弱くｎドープまたはｐドープされた中間層２４と、ｎ−層１４と、が設けられている。ｎ−層１４は、スタックの上面の一部を形成している。スタックの上面の別の部分は、ｐ領域２８によって形成され、ここでは、ｐ領域２８が、スタックの上面から、ｎ−層１４において深さＤ７の位置まで延びている。スタックの上面の別の部分は、ｎ＋領域１６によって形成され、ここでは、ｎ＋領域が、スタックの上面から、ｐ領域２８において深さＤ８の位置まで延びており、またｐ領域２８の深さＤ７は、ｎ＋領域１６の深さＤ８よりも深い。
【０１１１】
つまり、半導体構造のスタックの上面に接している２つのｐｎ接合部、つまりｐ領域２８とｎ−層１４との間の第１のｐｎ接合部３２およびｎ＋領域１６とｐ領域２８との間の第２のｐｎ接合部３４が生じる。層厚Ｄ９を有している誘電層３０は、少なくとも、第１のｐｎ接合部３２および第２のｐｎ接合部３４を覆っており、また半導体構造のスタックの上面と、特にｎ＋領域１６、ｐ領域２８およびｎ−層１４と素材結合により結合されている。
【０１１２】
第１の端子コンタクト層４０は、金属層として形成されており、ここでは、金属層が、スタックの下面と、すなわちｐ＋領域の下面と素材結合により結合されており、かつ導電的に接続されている。第２の端子コンタクト４２は、フィールドプレートとして、誘電層３０の、半導体構造側とは反対側の表面に形成されている。第３の端子コンタクト４４も同様に、金属層として形成されており、ここでは、金属層が、スタックの上面の、ｐ領域２８およびｎ＋領域１６から形成されている部分と素材結合により結合されており、かつ導電的に接続されている。
【０１１３】
図１０に示した、コンタクト層を備えていない半導体構造の上面は、矩形の輪郭を有しており、ここでは、ｐ領域２８ならびにｎ＋領域１６が円形に形成されている。
【０１１４】
図１１には、本発明によるＩＧＢＴ半導体構造の別の代替的な実施形態が示されている。以下では、図９との相異のみを説明する。半導体構造１０は、いわゆるトレンチ型のＩＧＢＴとして形成されている。
【０１１５】
ｐ領域２８およびｎ＋領域１６は、それぞれ層として、ｎ−層１４ないしｐ領域２８の上に形成されており、ここでは、半導体構造が、上面から、層状のｎ＋領域１６および層状のｐ領域２８を貫通してｎ−層１４にまで到達している溝４６、いわゆるトレンチを有している。
【０１１６】
第１のｐｎ接合部３２および第２のｐｎ接合部３４は、溝４６の側面４８に対して垂直に延びている。溝４６の側面４８ならび底部５０は、誘電層３０によって覆われている。フィールドプレートとして形成されている第２の端子コンタクト４２は、相応に、誘電層３０の上に延在している。第３の端子コンタクト層４４は、溝４６の側面４８側とは反対側に位置している、半導体構造の側面５２に配置されており、かつ層状のｎ＋領域１６ならびに層状のｐ領域２８に導電的に接続されている。とりわけ、側面は、ＩＩＩ−Ｖ族半導体材料の結晶学的方向に沿って延びている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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