(57)【要約】【課題】電子回路、電子機器の小型化薄型化の際に必要となる、高信頼性及び容量の安定化を実現できるキャパシタ内蔵ガラス回路基板を提供すること。【解決手段】キャパシタ内蔵ガラス回路基板１０は、ガラス基板１００と、ガラス基板１００に積層され、内部に導体回路層１０４が形成された絶縁樹脂層１３１と、導体回路層１０４の一部としての下部電極１０５と、下部電極１０５上に積層形成される誘電体層１１１と、誘電体層１１１上に積層形成される上部密着層１１２とを有するキャパシタ１０９とを備え、下部電極１０５は、ガラス基板１００と絶縁樹脂層１３１の積層方向を含む平面における断面視において誘電体層１１１側に凸部上面（保護部）１０６ｂを有し、凸部上面１０６ｂは非保護部導体回路の上面１０６ａより、表面粗さが小さく形成されている。【選択図】      図４Ｃ
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【特許請求の範囲】
【請求項１】
ガラス基板と、
このガラス基板に積層され、内部に導体回路層が形成された絶縁樹脂層と、
前記導体回路層の一部を下部電極とし、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極層とを有するキャパシタとを備え、
前記下部電極は、前記ガラス基板と前記絶縁樹脂層の積層方向を含む平面における断面視において前記誘電体層側に凸状段差部を有し、前記凸状段差部の表面は凸状段差部以外の表面より、表面粗さが小さく形成されたキャパシタ内蔵ガラス回路基板。
【請求項２】
前記キャパシタは、前記積層方向の平面視において前記導体回路層の前記凸状段差部の内側に備えられている請求項１に記載のキャパシタ内蔵ガラス回路基板。
【請求項３】
前記キャパシタの前記上部電極層の下地にはシード金属層が形成され、
前記シード金属層の厚さが、前記下部電極の前記凸状段差部の段差より厚く形成されている請求項１に記載のキャパシタ内蔵ガラス回路基板。
【請求項４】
前記ガラス基板には、表裏面を貫通する貫通孔が形成されている請求項１に記載のキャパシタ内蔵ガラス回路基板。
【請求項５】
ガラス基板表面に導体回路層を形成する工程と、前記ガラス基板に絶縁樹脂層を積層形成する工程と、前記絶縁樹脂層にビアを形成する工程を複数回繰り返す第１工程と、
前記第１工程は、前記導体回路層の一部に、誘電体層と、上部電極層とを有するキャパシタを形成する工程を含み、
前記キャパシタを形成する工程は、前記導体回路層の上に保護層を形成する工程と、前記保護層をマスクとして前記導体回路層のシード金属層を除去する工程と、前記保護層を剥離する工程と、前記導体回路層の上に下部電極、若しくは、前記誘電体層を形成する工程を含むキャパシタ内蔵ガラス回路基板の製造方法。
【請求項６】
前記保護層を形成する工程は、前記ガラス基板と前記絶縁樹脂層との積層方向の平面視において前記キャパシタの形成領域位の外側まで形成する請求項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
【請求項７】
前記キャパシタを形成する工程は、前記上部電極層を、前記ガラス基板と前記絶縁樹脂層との積層方向の平面視において前記保護層によって保護された導体回路層部の内側に形成する請求項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
【請求項８】
前記キャパシタを形成する工程は、前記誘電体層の上部にシード金属層を形成する工程を備え、
前記シード金属層を形成する工程は、シード層の厚さが、前記保護層によって保護された導体回路層部と、保護されていない導体回路層部の段差より厚くなるように実施する請求項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
【請求項９】
前記第１工程の前に、前記ガラス基板に表裏面を貫通する貫通孔を形成する工程を有する請求項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ内蔵ガラス回路基板及びキャパシタ内蔵ガラス回路基板の製造方法に係り、特にキャパシタの高信頼性及び容量の安定化を実現できるものに関する。
【背景技術】
【０００２】
電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、回路配線の微細化に合わせて、抵抗、キャパシタ、インダクタ等の受動部品についても小型化が求められている。しかしながら、これら受動部品の小型化と基板表面への高密度実装のみではさらなる小型化には限界がある。そこで、実装基板に受動素子を内蔵化する技術が提案されている（例えば、特許文献１参照。）。この技術では、受動素子を印刷や真空成膜法等で形成することで多層基板内に内蔵することで小型化が可能となる。さらに多層基板内に形成することで、配線長を短くすることが可能となり、高周波ノイズを軽減することも可能である。
【０００３】
一方、配線基板の材料としては、一般的にガラスエポキシ樹脂に代表される有機材料が用いられている。近年、ガラス材料への穴あけ技術の進歩により、例えば、３００μｍ厚のガラス基板に対して１００μｍ以下の小径スルーホールを１５０μｍピッチ以下で形成することが可能である。このことからガラス材料を用いた電子回路基板が注目されている。ガラス材料をコアに用いた回路基板（以下、「ガラス回路基板」と称する）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ〜８ｐｐｍと小さく、シリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。また、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。
【０００４】
さらにガラスの透明性、化学的安定性、高弾性、かつ、安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザ、撮像素子用回路基板、通信機器用のＬＣ分波器（デュプレクサ）等の製品化が期待されている（例えば、特許文献２参照。）。これらガラス基板をコアとする電子回路にはデカップリングコンデンサやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まっている。キャパシタを内蔵させるためには、誘電体を下部電極層と上部電極層で挟持するＭＩＭ構造（Ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）を有する薄膜キャパシタを形成することが考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１５１１１４号公報
【特許文献２】特許第５９８２５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したガラス回路基板にキャパシタを内蔵しようとすると、次のような問題があった。すなわち、キャパシタ部の下部電極層表面の粗さに応じてキャパシタの容量が変化するという問題があった。特に下部電極層の表面が粗い場合は、その凹凸の影響を受けてキャパシタのショート誘発や、キャパシタ容量の大きな変化を引き起こす。また、基板面内での下部電極層表面の粗さのバラつきは、キャパシタ容量のバラつきに直結するため、基板面内で均一な下部電極層表面が必要であり、製造工程において高い精度で加工制御する必要がある。
【０００７】
そこで本発明は、上述した問題を解決するためになされたものであり、電子回路、電子機器の小型化薄型化の際に必要となる、高信頼性及び容量の安定化を実現できるキャパシタ内蔵ガラス回路基板及びこのキャパシタ内蔵ガラス基板を歩留まり良く製造できるキャパシタ内蔵ガラス基板製造方法と提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決する手段として、本発明の請求項１に記載の発明は、ガラス基板と、このガラス基板に積層され、内部に導体回路層が形成された絶縁樹脂層と、前記導体回路層の一部を下部電極とし、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極層とを有するキャパシタとを備え、前記下部電極は、前記ガラス基板と前記絶縁樹脂層の積層方向を含む平面における断面視において前記誘電体層側に凸状段差部を有し、前記凸状段差部の表面は凸状段差部以外の表面より、表面粗さが小さく形成された。
【０００９】
本発明の請求項２に記載の発明は、前記キャパシタは、前記積層方向の平面視において前記導体回路層の凸状段差部の内側に備えられている。
【００１０】
本発明の請求項３に記載の発明は、前記キャパシタの前記上部電極層の下地にはシード金属層が形成され、前記シード金属層の厚さが、前記下部電極の凸状段差部の段差より厚く形成されている。
【００１１】
本発明の請求項４に記載の発明は、前記ガラス基板には、表裏面を貫通する貫通孔が形成されている。
【００１２】
本発明の請求項５に記載の発明は、ガラス基板表面に導体回路層を形成する工程と、前記ガラス基板に絶縁樹脂層を積層形成する工程と、前記絶縁樹脂層にビアを形成する工程を複数回繰り返す第１工程と、前記第１工程は、前記導体回路層の一部に、誘電体層と、上部電極層とを有するキャパシタを形成する工程を含み、前記キャパシタを形成する工程は、前記導体回路層の上に保護層を形成する工程と、前記保護層をマスクとして前記導体回路層のシード金属層を除去する工程と、前記保護層を剥離する工程と、前記導体回路層の上に下部電極、若しくは、前記誘電体層を形成する工程を含む。
【００１３】
本発明の請求項６に記載の発明は、前記保護層を形成する工程は、前記ガラス基板と前記絶縁樹脂層との積層方向の平面視において前記キャパシタの形成領域位の外側まで形成する。
【００１４】
本発明の請求項７に記載の発明は、前記キャパシタを形成する工程は、前記上部電極層を、前記ガラス基板と前記絶縁樹脂層との前記積層方向の平面視において前記保護層によって保護された導体回路層部の内側に形成する。
【００１５】
本発明の請求項８に記載の発明は、前記キャパシタを形成する工程は、前記誘電体層の上部にシード金属層を形成する工程を備え、前記シード金属層を形成する工程は、シード層の厚さが、前記保護層によって保護された導体回路層部と、保護されていない導体回路層部の段差より厚くなるように実施する。
【００１６】
本発明の請求項９に記載の発明は、前記第１工程の前に、前記ガラス基板に表裏面を貫通する貫通孔を形成する。
【発明の効果】
【００１７】
本発明によれば、下部電極の表面粗さの均一化を行うことで、ショート誘発や、キャパシタ容量の大きな変化を防止し、高信頼性及び容量の安定化を実現することができると共に、上述した表面粗さの均一化を容易な加工制御によって行うことが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態に係るキャパシタ内蔵ガラス回路基板の要部を示す縦断面図。
【図２】同キャパシタ内蔵ガラス回路基板の要部を積層方向に見た平面図。
【図３Ａ】同キャパシタ内蔵ガラス回路基板及びキャパシタ内蔵ガラス回路基板の製造方法の製造工程を示す縦断面図。
【図３Ｂ】同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。
【図３Ｃ】同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。
【図３Ｄ】同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。
【図３Ｅ】同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。
【図３Ｆ】同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。
【図４Ａ】同キャパシタ内蔵ガラス回路基板のキャパシタ形成部の製造工程を図２中Ａ−Ａ線で切断して矢印方向に示す縦断面図。
【図４Ｂ】同キャパシタ形成部の製造工程を示す縦断面図。
【図４Ｃ】同キャパシタ形成部の製造工程を示す縦断面図。
【図４Ｄ】同キャパシタ形成部の製造工程を示す縦断面図。
【図４Ｅ】同キャパシタ形成部の製造工程を示す縦断面図。
【図４Ｆ】同キャパシタ形成部の製造工程を示す縦断面図。
【図４Ｇ】同キャパシタ形成部の製造工程を示す縦断面図。
【図４Ｈ】同キャパシタ形成部の製造工程を示す縦断面図。
【図４Ｉ】同キャパシタ形成部の製造工程を示す縦断面図。
【図５Ａ】キャパシタ内蔵ガラス回路基板の製造工程の比較例を示す縦断面図。
【図５Ｂ】同製造工程を示す縦断面図。
【図５Ｃ】同製造工程を示す縦断面図。
【図６】本発明の実施形態の変形例に係る電子部品の要部を示す縦断面図。
【発明を実施するための形態】
【００１９】
以下、図に基づいて、本発明の実施形態について説明する。
【００２０】
図１は本発明の第１の実施の形態に係るキャパシタ内蔵ガラス回路基板１０の要部を示す縦断面図である。なお、図１中Ｐはキャパシタ形成部を示している。
【００２１】
図１に示すようにキャパシタ内蔵ガラス回路基板１０は、ガラス基板１００を有している。
【００２２】
ガラス基板１００には表裏面を貫通する貫通孔１０１が形成されており、この貫通孔１０１内壁面及びガラス基板１００の両面にわたってシード金属層１０２が形成されている。シード金属層１０２には、導体回路層１０４が形成されている。導体回路層１０４の一部はキャパシタ１０９を構成する下部電極１０５となる。
【００２３】
キャパシタ１０９の導体回路層１０４の上面（表面）１０６は、導体回路層の上面１０６ａ領域と、下部電極１０５の上面（凸部の表面）１０６ｂ領域とが形成されている（図４Ｄ参照）。
【００２４】
キャパシタ１０９は、図１に示すように基本的に下部電極と誘電体層と上部電極とから構成されるが、さらに密着層、またはシード層を設けてもよい。従って、一つの形態としては、図４Ｉに示すように、下部電極１０５上に下部密着層１１０、誘電体層１１１、上部密着層１１２、シード金属層１１３を順次設けられている。シード金属層１１３の上部には上部電極１１４が形成されている。
【００２５】
また、ガラス基板の両面に絶縁樹脂層１３１を設ける。絶縁樹脂層１３１には、ビアホール１３２、積層導体回路層１３３が形成される。さらに必要に応じて第2の絶縁樹脂層と第2の導体回路層が形成され積層される。最外部に外部接続端子１３４が形成されている。外部接続端子１３４の所定部位にははんだボール１３５が形成されている。
【００２６】
次に、各要素の材質、形状等について詳細に説明する。ガラス基板１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラス等が挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本実施形態にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基板１００の厚さは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは０．１ｍｍ以上０．８ｍｍ以下である。
【００２７】
ガラス基板１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法等が挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、本実施形態のものに限定されない。ガラスの線膨張係数は−１ｐｐｍ／Ｋ以上１５．０ｐｐｍ／Ｋ以下であることが望ましい。その理由として、−１ｐｐｍ/Ｋ以下である場合、ガラス材料自体を選定することが困難となり安価に作成できない。一方、１５．０ｐｐｍ／Ｋ以上である場合、他層との熱膨張係数の差異が大きく信頼性が低下する。また、本実施形態の基板にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下する。なお、ガラスの線膨張径数は、より好ましくは０．５ｐｐｍ／Ｋ以上８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上４．０ｐｐｍ／Ｋ以下であることが望ましい。
【００２８】
また、ガラス基板１００には予め反射防止膜またはＩＲカットフィルタ等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御等の機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルタ膜、テクスチャー制御においては、アンチグレア、光散乱膜等が挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタリング法、ウエット方式等の成膜技術が用いられる。
【００２９】
シード金属層１０２はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。ガラス基板１００直上及び貫通孔１０１内壁に設けられるシード金属層１０２は、例えば、スパッタ法、またはＣＶＤ法によって形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたものが用いられている。さらにその上に無電解めっき層（無電解銅めっき、無電解ニッケルめっき等）が形成されている。
【００３０】
本実施形態では、電気特性、製造の容易性の観点及びコスト面を考慮して、ガラスと密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とするのが望ましい。１μｍより厚い場合ピッチ３０μｍ以下の微細配線形成が困難である。
【００３１】
導体回路層１０４は、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましいが、電解銅めっきの他、電解ニッケルめっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等であっても良い。
【００３２】
キャパシタ１０９において、下部密着層１１０は、下部電極１０５と誘電体層１１１との密着性を向上させる機能を有し、上部密着層１１２は、誘電体層１１１とシード金属層１１３との密着性を向上させる機能を有している。下部密着層１１０及び上部密着層１１２の材質は、例えばＴｉである。この他、例えばＣｕ、Ｎｉ、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを用いてもよい。Ｔｉは、密着性、電気伝導性、製造の容易性の観点及びコスト面から優れている。
【００３３】
下部密着層１１０及び上部密着層１１２の厚さは例えば、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる虞がある。１μｍを超える場合、後述する製造工程において、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかる虞がある。下部密着層１１０及び上部密着層１１２の厚さは、より好ましくは１０ｎｍ以上、５００ｎｍ以下であることが望ましい。下部密着層１１０及び上部密着層１１２はそれぞれ厚さが異なってもよいが、構造上単純になるため同厚であることが望ましい。また、下部電極１０５と誘電体層１１１との密着が十分である場合は、下部密着層１１０はなくてもかまわない。誘電体層１１１とシード金属層１１３との密着が十分である場合は、上部密着層１１２はなくてもかまわない。
【００３４】
誘電体層１１１は、絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することができる。誘電体層１１１の厚さは、１０ｎｍ以上５μｍ以下であることが望ましい。誘電体層１１１の厚さが、１０ｎｍ以下である場合、絶縁性を保つことができずにキャパシタとしての機能が発現しない。誘電体層１１１の厚さが、５μｍ以上の場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは５０ｎｍ以上、１μｍ以下であることが望ましい。
【００３５】
シード金属層１１３はキャパシタ１０９の上部電極１１４をセミアディティブ法で形成するための給電層である。シード金属層１１３は例えばＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくは銅であることが後のエッチング除去が簡便となるため銅であることが望ましい。シード金属層１１３の厚さは、１０ｎｍ以上５μｍ以下であることが望ましい。シード金属層１１３の厚さが、１００ｎｍ未満である場合、続く電解めっき工程において通電不良が発生する可能性がある。シード金属層１１３の厚さが、５μｍを超えると、エッチング除去に時間がかかってしまう。シード金属層１１３の厚さが、より好ましくは１００ｎｍ以上５００ｎｍ以下が望ましい。
【００３６】
上部電極１１４は、電解めっき層である。電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましいが、電解銅めっきの他、電解ニッケルめっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等であっても良い。
【００３７】
上部電極１１４の厚さ（電解銅めっきの厚さ）は３μｍ以上３０μｍ以下であることが望ましい。３μｍ未満の場合、上部電極１１４を形成した後のエッチング処理によっては回路が消失してしまう虞がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超えると、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらに望ましくは１０μｍ以上、２０μｍ以下であることが望ましい。
【００３８】
その後、図１に示すように、ガラス直上の導体回路層１０４の一部を下部電極としてキャパシタ１０９を形成した後に絶縁樹脂層１３１、ビアホール１３２を形成する。その後、積層導体回路層１３３と絶縁樹脂層１３１を繰り返して形成することによって多層配線が形成される。なお、導体回路層１０４と積層導体回路層１３３は公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することができる。さらに積層導体回路層１３３を形成した後に外部接続端子１３４を形成する。さらに、外部接続端子１３４にはんだボール１３５を形成する。
【００３９】
本実施形態による回路基板は図１に示すように、片面に積層導体回路層１３３、外部接続端子１３４、はんだボール１３５があってもよく、両面にあっても良い。
【００４０】
なお、絶縁樹脂層１３１は最外層であれば、ソルダーレジストを用いても良く、本実施形態により限定されない。また、外部接続端子１３４に表面処理を行ってもよい。表面処理を行うことではんだボール１３５との接合性が向上する。
【００４１】
表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ−Ｐ／無電解Ｐｄ−Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ−Ｐ／Ａｕめっき皮膜等を成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒａｂｉｌｉｔｙ  ＰＲｅｓｅｒｖａｔｉｖｅ）等の有機皮膜処理が施されてもよい。はんだボール１３５はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモン等一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
【００４２】
図２はキャパシタ内蔵ガラス回路基板のキャパシタ周辺部を積層方向に見た平面図である。この図は、導体回路層１０４のうち、キャパシタ１０９を構成する領域近傍の下部電極１０５を示している。後述するが、図２のＡ−Ａ線で切断した断面図でキャパシタ形成工程を説明する（図４参照）。
【００４３】
次に、キャパシタ内蔵ガラス回路基板１０の製造方法について説明する。図３Ａ〜図３Ｆは、キャパシタ内蔵ガラス回路基板１０を構成するキャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図である。
【００４４】
図３Ａに示すように、ガラス基板１００を準備する。続いて図３Ｂに記載するようにガラス基板１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は本実施形態により限定されない。例えば貫通孔のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状等でもよい。更に、貫通孔のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。貫通孔の公知形成方法としては、レーザ加工、放電加工、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザ加工、放電加工が簡便でスループットが良いことから望ましい。用いることができるレーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等から選択することができる。
【００４５】
続いて図３Ｃに記載するように貫通孔１０１が形成されたガラス基板１００の表面及び貫通孔内にシード金属層１０２を形成する。シード金属層１０２はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。
【００４６】
シード金属層１０２の形成工程は、ガラス基板１００上にチタン、銅層を形成した後に、無電解めっき層を形成する。チタン、銅層のみである場合、貫通孔１０１内部すべてに金属皮膜を形成することができずに、貫通孔１０１の接続信頼性低下が生じる。本実施形態によれば、無電解めっき法によって貫通孔１０１内に金属層を増強することで貫通孔１０１の接続信頼性を向上させることができる。無電解めっき層は無電解銅めっき、無電解ニッケルめっきが挙げられるが、ガラスあるいはチタン、銅層との密着性がよいことから無電解ニッケルめっきを行う。ニッケルめっき層が厚い場合微細は配線形成が困難となってしまうばかりでなく、膜応力増加による密着性低下する。そのため、無電解ニッケルめっき厚は１μｍ以下が望ましい。また、より好ましくは、０．５μｍ以下であり、さらに好ましくは０．３μｍ以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマス等が含まれていてもよい。以上の工程を経て、貫通孔１０１が形成されたガラス基板上にシード金属層１０２が形成された基板（図３Ｃ）が得られる。
【００４７】
続いて、図３Ｄに記載するように、フォトレジストパターンＰＲを形成する。フォトレジストパターンＰＲの形成方法について記載する。まず、シード金属層１０２上全面にフォトレジスト層を形成する。形成するフォトレジスト層はネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが挙げられるが、レジスト層の形成が簡便でかつ安価であるためネガ型フォトレジストであることが望ましい。レジスト層形成方法は、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は本実施形態により限定されない。
【００４８】
続いて、フォトレジスト層に所望の導体回路層１０４を形成するためのパターンを公知のフォトリソグラフィー法によって形成する。すなわち、レジストパターンは後の導体回路層１０４が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。レジスト層の厚みは、導体回路層の厚みにも依存するが、好ましくは５μｍ以上、２５μｍ以下であることが望ましい。５μｍより薄い場合、導体回路層となる電解めっき層を５μｍ以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。２５μｍより厚くなる場合、ピッチ３０μｍ以下の微細配線を形成することが困難となる。こうして図３Ｄに示すように、フォトレジストパターンＰＲが形成されたガラス基板を得る。
【００４９】
続いて、図３Ｅに示すように、導体回路層１０４の元となる電解めっき層１０３を電解めっき法により形成する。電解めっき法は電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚さは３μｍ以上３０μｍ以下であることが望ましい。この理由として、３μｍ以下の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性があるためである。一方、電解銅めっき厚が３０μｍ以上である場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかることになる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であり、さらに好ましくは１０μｍ以上、２０μｍ以下であることが望ましい。
【００５０】
続いて、図３Ｆに示すように、電解めっきにより配線形成した後に不要となったフォトレジストパターンＰＲを除去し、導体回路層１０４のみをガラス基板１００に配置すると共に、シード金属層１０２を露出させる。本実施形態にレジスト除去方法は限定されず、例えば、アルカリ水溶液によって剥離除去することができる。
【００５１】
図４Ａ〜図４Ｉは、図３Ｆ中二点鎖線Ｐの部分を拡大して示す縦断面図である。なお、これらの図において、ガラス基板１００上に形成された導体回路層１０４上へのキャパシタ形成の一例を記載してあるが、導体回路層１０４の直上にキャパシタ１０９を作成することに限定されない。
【００５２】
図４Ａは、導体回路層１０４の一部であるキャパシタ１０９を構成する下部電極１０５を示している。続いて、図４Ｂに記載するように下部電極１０５の上部に導体回路層の上面（表面）１０６を保護するため、保護層Ｈを形成する。保護層Ｈとしては前述のフォトレジストパターンＰＲを適用することができ、前記と同じ方法で形成することができる。保護層の形成領域はその後のキャパシタ形成領域よりやや大きいことが好ましい。
【００５３】
続いて、先ほど図３Ｆに示したシード金属層１０２の露出した部分を除去し、回路を電気的に分断することによって、導体回路層１０４が形成される。露出したシード層を除去する工程では、導体回路層１０４も同時にエッチングされる。この際、図４Ｃに記載するように、保護層Ｈで保護された導体回路層の部分は、エッチングされず、凸状段差部が形成される。なお、シード層除去方法は本実施形態によって限定されることはないが、無電解Ｎｉ層、銅層、チタン層を順次化学エッチングにより除去する方法を用いることができる。エッチング液の種類は除去する金属種により適宜選択され、本実施形態によって限定されない。
【００５４】
続いて、図４Ｄに示すように、不要になった保護層Ｈを除去する。保護層Ｈの除去は前述のフォトレジストパターンＰＲと同様に公知方法のアルカリ水溶液で除去剥離処理を行うことができる。この場合、保護層Ｈが形成されていた領域は導体回路層１０４がエッチング液から保護されていたため、エッチングされず、一方、非保護部の導体回路層のみがエッチングされ、導体回路層１０４上に凸状段差部が形成される。この凸状部は下部電極１０５としてキャパシタ１０９が形成される領域となる。
【００５５】
続いて、図４Ｅに示すように、下部電極１０５上の全面に渡り、下部密着層１１０、誘電体層１１１、上部密着層１１２、及び、シード金属層１１３を順次堆積形成する。上記層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザブレーション法、ＣＶＤ法が挙げられるが、本実施形態により限定されない。
【００５６】
誘電体層１１１の下層にある下部密着層１１０は、誘電体層１１１と導体回路層１０４の密着性を向上させる機能を有する。また、誘電体層１１１と導体回路層１０４との密着が十分である場合は、下部密着層１１０は無くても構わない。シード金属層１１３はキャパシタ１０９の上部電極１１４をセミアディティブ法で形成するための給電層として機能する。
【００５７】
続いて、図４Ｆに記載するようにフォトレジストパターンＰＳを形成する。フォトレジストパターンＰＳの形成は、前述したフォトレジストパターンＰＲと同じ方法で行うことができる。この場合、フォトレジストパターンＰＳの開口領域は導体回路層の凸部上面１０６ｂの内側となるように形成し、積層方向における平面視においても内側になるように形成する（図２参照）。
【００５８】
続いて、図４Ｇに示すように、シード金属層１１３を用いて電解めっき法によって上部電極１１４を形成する。
【００５９】
上述したように、フォトレジストパターンＰＳは導体回路層の凸部上面１０６ｂの内側に開口部が形成されているため、上部電極１１４は導体回路層の凸部上面１０６ｂの内側にのみ形成される。
【００６０】
続いて、図４Ｈに示すように、フォトレジストパターンＰＳを除去する。フォトレジストパターンＰＳの除去は公知方法のアルカリ水溶液で除去剥離処理を行うことができる。
【００６１】
続いて、図４Ｉに示すように、上部電極１１４をマスクとして、シード金属層１１３、上部密着層１１２、誘電体層１１１、及び、下部密着層１１０の不要部分を除去する。シード金属層１１３、上部密着層１１２、誘電体層１１１、及び、下部密着層１１０の除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることができ、各層毎で異なった方法でも、また、全ての層で同じ方法でもよく、本実施形態により限定されない。上述したように、上部電極１１４は導体回路層の凸部上面１０６ｂの内側に形成にされているため、上部電極１１４をマスクとして不要部分を除去すると誘電体層１１１は導体回路層の凸部上面１０６ｂの内側にのみ形成される。以上の工程によりキャパシタ１０９が形成される。
【００６２】
その後、図１に示すように、ガラス直上の配線回路上にキャパシタ１０９を形成した後に絶縁樹脂層１３１、ビアホール１３２を形成する。その後、積層導体回路層１３３と絶縁樹脂層１３１を繰り返して形成することによって多層配線が形成される。なお、導体回路層１０４と積層導体回路層１３３は公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することができる。さらに積層導体回路層１３３を形成した後に外部接続端子１３４を形成する。さらに、外部接続端子１３４にはんだボール１３５を形成する。
【００６３】
本実施形態による回路基板は図１に記載のように片面に積層導体回路層１３３、外部接続端子１３４、はんだボール１３５があってもよく、変形例として図６に示したように両面にあっても良い。さらに半導体チップ１３６、チップ部品１３７を搭載してもよい。
【００６４】
以下に多層配線の形成方法について説明する。多層配線の形成方法は公知方法を用いることができる。すなわち、多層配線層の絶縁樹脂層１３１として使用できる例としてはエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル−エポキシ樹脂を用いても良い。絶縁樹脂の形成方法は本実施形態により限定されないが、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることができる。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。
【００６５】
絶縁樹脂層１３１の厚さであるが、好ましくは５μｍ以上５０μｍ以下であることが望ましい。５０μｍ以上である場合、絶縁樹脂層１３１に形成できるビアホール１３２を小径化が難しくなるため、配線の高密度化が不利となってしまう、５μｍ以下である場合、層間絶縁性を確保することが困難となる。
【００６６】
多層配線中のビアホール１３２の形成は、非感光性絶縁樹脂であればレーザ加工を用いることができる。レーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等が挙げられるが、好ましくはＵＶレーザ、ＣＯ２レーザであることが簡便で望ましい。感光性絶縁樹脂であればフォトリソグラフィー法によって形成することができる。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化とビアホール内をクリーニングして導体回路層１０４との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。
【００６７】
このように構成されたキャパシタ内蔵ガラス回路基板と、このキャパシタ内蔵ガラス回路基板の製造方法によれば、次のような効果が得られる。すなわち、図４Ｂに示すように、導体回路層の上面１０６を保護層Ｈで保護することによって、図４Ｄに示すように、キャパシタの下部電極層側となる導体回路層の上面１０６に、シード金属層１０２のエッチング液に侵されない導体回路層の凸部上面（表面）１０６ｂの領域を形成可能である。導体回路層の凸部上面１０６ｂは、非保護部導体回路の上面１０６ａと比較して、シード金属層１０２のエッチング液に侵されていないため滑らかな表面を得ることが可能である。この場合、より滑らかな面上にキャパシタを形成できるため、表面荒れに起因するキャパシタのショート低減や、電極表面積のバラつきに起因する容量のバラつきを低減できるため、歩留まりを向上することが可能である。
【００６８】
また、図４Ｂに示すように、保護層Ｈをキャパシタ形成領域Ｑより積層方向における平面視において外側になるように形成することによって、導体回路層の凸部上面１０６ｂ領域Ｑをキャパシタ形成領域より大きい。すなわち、キャパシタは凸状段差部の内側に形成される。この場合、キャパシタ１０９の下部電極層の全面がより滑らかな面である導体回路層の凸部上面１０６ｂであるため、より歩留まりを向上することができる。
【００６９】
また、図４Ｅに示すように、シード金属層１１３の厚さが、凸状段差部の段差よりも大きくすることによって、キャパシタの上部電極１１４をセミアディティブ法で形成するための給電を安定して行うことが可能である。この場合、絶縁体である誘電体層１１１表面の段差を導電性の高いシード金属層１１３で乗り越えるため、凸状段差部の段差による誘電体層１１１表面の段差で断線する可能性がなくなり歩留まり良く上部電極１１４を形成可能となる。
【００７０】
また、図４Ｆ〜図４Ｈに示すように、上部電極１１４は、導体回路層の凸部上面１０６ｂに対して、平面視において内側に形成することによって、キャパシタを導体回路層の凸部上面１０６ｂの内側に形成できる。この場合、キャパシタの下部電極層の全面がより滑らかな面である導体回路層の凸部上面１０６ｂであるため、より歩留まりを向上することができる。
【００７１】
図５Ａ〜図５Ｃは、比較例に係るキャパシタを形成する製造工程を説明する説明図である。図５Ａ〜図５Ｃに示す製造工程においては、導体回路層の上面１０６を保護層Ｈで保護しない製造方法である。なお、これらの図において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
【００７２】
図５Ａは、導体回路層１０４の一部であるキャパシタ１０９を構成する下部電極１０５を示しており、図４Ａと同じ状態である。続いて、図５Ｂに示すように、シード金属層１０２を除去する。この場合、導体回路層の上面１０６の全面がシード金属層１０２のエッチング液に侵されるため、導体回路層の上面１０６の全てが、上述の実施形態における非保護部導体回路の上面１０６ａと同じ状態となる。
【００７３】
次いで、前述した図４Ｅ〜図４Ｈと同じ製造方法を経て、図５Ｃのようにキャパシタが形成される。この場合、キャパシタの下部電極層側はエッチング液で侵された非保護部導体回路の上面１０６ａとなるため、荒れた面の上にキャパシタを形成することとなる。表面荒れに起因するキャパシタのショートや、電極表面積のバラつきに起因する容量のバラつきが生じるため歩留まり低下を引き起こす。
【００７４】
このように、本実施形態におけるキャパシタ内蔵ガラス回路基板においては、導体回路層の上面１０６を保護層Ｈで保護しない製造方法に比べて、信頼性を向上させることができると共に、電極表面積のバラつきに起因する容量のバラつきが生じるため歩留まり低下を防止できる。また、本実施形態に係るキャパシタ内蔵ガラス回路基板１０においても、電気的信頼性を高めることができると共に、電子回路、電子機器の小型化・薄型化を実現することが可能となる。
【００７５】
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【産業上の利用可能性】
【００７６】
本発明によれば、ガラス基板を有するキャパシタ内蔵回路基板を高い信頼性で製造することが可能となる。なお、キャパシタ内蔵ガラス回路基板は、半導体パッケージ基板、インターポーザ、光学素子用基板の製造、あるいは電子部品の製造に利用することができる。
【符号の説明】
【００７７】
１０，１０Ａ…キャパシタ内蔵ガラス回路基板、１００…ガラス基板、１０１…貫通孔、１０２…シード金属層、１０３…電解めっき層、１０４…導体回路層、１０５…下部電極、１０６…導体回路の上面（表面）、１０６ａ…非保護部導体回路の上面（表面）、１０６ｂ…凸部上面（表面）、１０９…キャパシタ、１１０…下部密着層、１１１…誘電体層、１１２…上部密着層、１１３…シード金属層、１１４…上部電極、１３１…絶縁樹脂層、１３２…ビアホール、１３３…積層導体回路層、１３４…外部接続端子、１３５…はんだボール、１３６…半導体チップ、１３７…チップ部品。
【図１】
2019114635.tif 000003
【図２】
2019114635.tif 000004
【図３Ａ】
2019114635.tif 000005
【図３Ｂ】
2019114635.tif 000006
【図３Ｃ】
2019114635.tif 000007
【図３Ｄ】
2019114635.tif 000008
【図３Ｅ】
2019114635.tif 000009
【図３Ｆ】
2019114635.tif 000010
【図４Ａ】
2019114635.tif 000011
【図４Ｂ】
2019114635.tif 000012
【図４Ｃ】
2019114635.tif 000013
【図４Ｄ】
2019114635.tif 000014
【図４Ｅ】
2019114635.tif 000015
【図４Ｆ】
2019114635.tif 000016
【図４Ｇ】
2019114635.tif 000017
【図４Ｈ】
2019114635.tif 000018
【図４Ｉ】
2019114635.tif 000019
【図５Ａ】
2019114635.tif 000020
【図５Ｂ】
2019114635.tif 000021
【図５Ｃ】
2019114635.tif 000022
【図６】
2019114635.tif 000023