(57)【要約】      （修正有）【課題】全ての接続（例えば、パッケージのピンや他のポート）を所定の信号処理の選択に専用にする事なく、構成可能な信号処理回路を構成する回路と方法を提供する。【解決手段】構成可能な信号処理回路４００Ａは、複数の選択可能な信号処理を提供でき、構成コードを生成する構成回路を有する。構成コードは、入力信号を評価する及び出力信号を出力するタイミングパターンに基づき、複数の選択可能な信号処理から第１信号処理を選択する。【選択図】図４Ａ
2019134427.tif 000002
【特許請求の範囲】
【請求項１】
複数の選択可能な信号処理を提供する構成可能な信号処理回路であって、
前記構成可能な信号処理回路は、入力信号を評価し、出力信号を出力するタイミングパターンに基づいて、前記複数の選択可能な信号処理から第１信号処理を選択する構成コードを生成する構成回路を含む、構成可能な信号処理回路。
【請求項２】
前記構成回路は、前記タイミングパターンに基づいて、位相特性を構成する、請求項１に記載の構成可能な信号処理回路。
【請求項３】
前記構成回路は、前記タイミングパターンに応じて、パターン識別コードシーケンスを生成するタイミングパターンデジタルコンバータ回路を含む、請求項１に記載の構成可能な信号処理回路。
【請求項４】
前記パターン識別コードシーケンス内のコードは、一定の期間中にシリアルインターフェイスを介して通信されたシンボルのカウント数を表す、請求項３に記載の構成可能な信号処理回路。
【請求項５】
前記タイミングパターンデジタルコンバータ回路は、複数のタイミング波形に応答するステートマシン回路を含む、請求項３に記載の構成可能な信号処理回路。
【請求項６】
前記構成回路は、前記パターン識別コードシーケンスを受信するデコーダ回路をさらに含み、
前記デコーダ回路は、前記パターン識別コードシーケンスを検査するための第１ルールに応じて、前記構成コードを生成する、請求項３に記載の構成可能な信号処理回路。
【請求項７】
前記構成回路は、前記パターン識別コードシーケンスを検査するための前記第１ルールが満たされると、前記第１信号処理を同期する、請求項６に記載の構成可能な信号処理回路。
【請求項８】
前記第１ルールは、可変長さを有する複数のパターンのために前記パターン識別シーケンスを検査するためのルールの分岐である、請求項６に記載の構成可能な信号処理回路。
【請求項９】
前記第１ルールは、所定の優先順位に対して、前記パターン識別コードシーケンスの第１相対位置に位置する第１コードを検査する、請求項８に記載の構成可能な信号処理回路。
【請求項１０】
前記第１ルールは、シリアルインターフェイスの無動作を示す所定のコードに対して、前記パターン識別コードシーケンスの第１相対位置に位置する第１コードの均等性を検査する、請求項８に記載の構成可能な信号処理回路。
【請求項１１】
前記第１ルールは、所定の優先順位に対して、前記パターン識別コードシーケンスの第１相対位置に位置する第１コードを検査する、請求項６に記載の構成可能な信号処理回路。
【請求項１２】
前記第１ルールはさらに、シリアルインターフェイスの無動作を示す所定のコードに対して、前記パターン識別コードシーケンスの第２相対位置に位置する第２コードの均等性を検査する、請求項１１に記載の構成可能な信号処理回路。
【請求項１３】
前記第１ルールは、特異パターンを検査する、請求項６に記載の構成可能な信号処理回
路。
【請求項１４】
前記入力信号を評価するアナログデジタルコンバータ回路をさらに含む、請求項１に記載の構成可能な信号処理回路。
【請求項１５】
前記出力信号は、シリアルインターフェイスを介して出力されたマルチシンボルコードのシーケンスである、請求項１４に記載の構成可能な信号処理回路。
【請求項１６】
前記構成回路は、パターン識別コードシーケンスを生成するタイミングパターンデジタルコンバータ回路を含み、
前記パターン識別コードシーケンスは、前記アナログデジタルコンバータ回路のサンプリング周期と実質的に等しい期間中に、前記シリアルインターフェイスを介して出力されたシンボルの数を表す、請求項１５に記載の構成可能な信号処理回路。
【請求項１７】
前記アナログデジタルコンバータ回路は、複数のアナログ入力信号を受信する構成を有する、請求項１４に記載の構成可能な信号処理回路。
【請求項１８】
前記複数のアナログ入力信号から、複数のデジタルシーケンスが取得され、多重化され、シリアルインターフェイスを介して出力される、請求項１７に記載の構成可能な信号処理回路。
【請求項１９】
前記構成回路は、タイミングパターンデジタルコンバータ回路と、デコーダ回路とを含み、
前記デコーダ回路は、前記複数のアナログ入力信号の各々のアナログ入力信号に対する選択した信号処理のための構成コードを生成する、請求項１７に記載の構成可能な信号処理回路。
【請求項２０】
前記第１信号処理は、信号帯域において実質的に平坦な周波数応答を有する、請求項１に記載の構成可能な信号処理回路。
【請求項２１】
前記複数の選択可能な信号処理のうち第２信号処理の全体的な周波数応答は、実質的なドループを有する、請求項２０に記載の構成可能な信号処理回路。
【請求項２２】
前記出力信号は、アナログ信号である、請求項１に記載の構成可能な信号処理回路。
【請求項２３】
前記入力信号を評価するデジタルシリアルインターフェイス回路をさらに含む、請求項１に記載の構成可能な信号処理回路。
【請求項２４】
前記出力信号は、シリアルインターフェイスを介して出力されたマルチシンボルコードのシーケンスである、請求項２３に記載の構成可能な信号処理回路。
【請求項２５】
アナログ入力信号を評価し、シリアルインターフェイスを介して、暗号化出力値シーケンスを出力するアナログデジタルコンバータ回路であって、
前記アナログデジタルコンバータ回路は、構成可能な信号処理コア回路を含み、
前記構成可能な信号処理コア回路は、前記アナログ入力信号から取得された暗号化入力値シーケンスを受信し、前記暗号化出力値シーケンスを取得し、
前記構成可能な信号処理コア回路によって提供される信号処理は、所定のタイミングパターンに従って、前記シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能である、アナログデジタルコンバータ回路。
【請求項２６】
前記構成可能な信号処理コア回路によって提供される信号処理のサンプリングレート比は、所定のタイミングパターンに従って、前記シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能である、請求項２５に記載のアナログデジタルコンバータ回路。
【請求項２７】
前記構成可能な信号処理コア回路によって提供される信号処理の周波数応答は、所定のタイミングパターンに従って、前記シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能である、請求項２５に記載のアナログデジタルコンバータ回路。
【請求項２８】
前記アナログデジタルコンバータ回路は、第１タイミング波形と第２タイミング波形とを受信するタイミングパターンデジタルコンバータ回路をさらに含み、
前記第１タイミング波形は、前記アナログ入力信号から取得された前記暗号化入力値シーケンスと同期され、
前記第２タイミング波形は、前記シリアルインターフェイスを介して出力されたシンボルと同期される、請求項２５に記載のアナログデジタルコンバータ回路。
【請求項２９】
前記アナログデジタルコンバータ回路は、デコーダ回路をさらに含み、
前記デコーダ回路は、前記タイミングパターンデジタルコンバータ回路からパターン識別コードシーケンスを受信し、前記構成可能な信号処理コア回路の信号処理を選択するための構成コードを生成する、請求項２８に記載のアナログデジタルコンバータ回路。
【請求項３０】
前記構成可能な信号処理コア回路は、第１所定の信号処理を提供し、
前記第１所定の信号処理は、前記暗号化入力値シーケンスのサンプリングレートよりも低いサンプリングレートで、前記暗号化出力値シーケンスを生成する、請求項２５に記載のアナログデジタルコンバータ回路。
【請求項３１】
第１選択可能な信号処理のサンプリングレート比は、第２選択可能な信号処理のサンプリングレート比よりも大きい、請求項２５に記載のアナログデジタルコンバータ回路。
【請求項３２】
前記構成可能な信号処理コア回路は、所定の間引きフィルタの信号処理のうち１つを提供するように、構成可能である、請求項２５に記載のアナログデジタルコンバータ回路。
【請求項３３】
前記構成可能な信号処理コア回路によって提供される信号処理は、所定のタイミングパターンに従って、シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能なサンプリングレート比に応じて選択される、請求項２５に記載のアナログデジタルコンバータ回路。
【請求項３４】
入力値シーケンスを受信し、第１出力値に対する要求の受信に応じて、出力値シーケンスのうち第１値を出力する信号処理回路であって、
前記信号処理回路は、ステートマシン回路を含み、
前記ステートマシン回路は、前記信号処理回路が前記第１出力値に対する要求の受信応じて、所定の状態にまたは前記所定の状態に相当する状態に遷移し、
前記出力値シーケンスのうち第２値は、前記ステートマシン回路の状態に対応する、信号処理回路。
【請求項３５】
前記出力値シーケンスのうち前記第２値は、前記入力値シーケンスに含まれる複数の値の加重和と実質的に比例する、請求項３４に記載の信号処理回路。
【請求項３６】
前記ステートマシン回路は、積分演算を提供する回路を含む、請求項３４の信号処理回
路。
【請求項３７】
前記ステートマシン回路は、サンプリングレート比の暗号化表現を生成する、請求項３４に記載の信号処理回路。
【請求項３８】
前記信号処理回路は、選択可能なサンプリングレート比を有する間引きフィルタとして動作する回路を含む、請求項３４に記載の信号処理回路。
【請求項３９】
前記入力値シーケンスを生成するアナログデジタルコンバータ回路をさらに含む、請求項３４に記載の信号処理回路。
【請求項４０】
前記信号処理回路は、複数の入力値を受信すると共に、シリアルインターフェイスを介して、前記出力値シーケンスのうち前記第１値を出力する、請求項３４に記載の信号処理回路。
【請求項４１】
前記信号処理回路は、選択可能なサンプリングレート比の所定の関数に基づいて、複数の選択可能な信号処理から選択された信号処理を提供する、請求項３４に記載の信号処理回路。
【請求項４２】
前記信号処理回路は、入力値を受信し、出力値を要求するためのタイミングパターンに応じて、複数の選択可能な信号処理から選択された信号処理を提供する、請求項３４に記載の信号処理回路。
【請求項４３】
前記信号処理回路は、前記出力値シーケンスの各々の出力値を生成するように、自主的に構成可能な信号処理を提供する、請求項４２の信号処理回路。
【請求項４４】
選択可能な信号処理は、一次ＳＩＮＣ間引きフィルタの処理と実質的に同様である、請求項４２に記載の信号処理回路。
【請求項４５】
前記信号処理回路は、複数の信号経路に多重化処理を提供する、請求項３４に記載の信号処理回路。
【請求項４６】
入力信号を受信し、出力信号を出力する信号処理回路であって、
前記信号処理回路は、前記入力信号を評価し、前記出力信号を出力するタイミングパターンに基づいて、構成コードを生成する構成回路を含み、
前記信号処理回路は、前記構成コードに応じて構成可能である、信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、２０１４年５月１６日に提出され、「マルチレートシステムの構成」と題された米国仮出願第６１／９９４５３７号（代理人整理番号０８１３１９−０７１９）に基づく優先権の利益を主張し、その開示全体が参照により本明細書中に援用される。
【０００２】
背景
技術分野
本開示は、信号処理回路およびシステムを含む電気回路に関する。
【背景技術】
【０００３】
関連技術
信号処理回路およびシステムは、オーディオ、自動車、データ収集、生産制御、医療診断および治療、ナビゲーション、レーダ検出、地震研究およびセンサを含むがこれらに限定されない広範囲の用途に、使用することができる。
【０００４】
構成可能な信号処理回路の信号処理は、いくつかの所定の選択可能な信号処理から選択することができる。
【０００５】
図１Ａは、従来技術の構成可能な信号処理回路／システム１００を示す図である。入力信号は、第１サンプリングレートで受信した入力値シーケンスＩ（ｎ）であってもよい。例示的な第１サンプリングレートは、毎秒に受信した値（サンプル）の個数が１００万個であってもよい。すなわち、第１サンプリングレートの周期は、１マイクロ秒（１００万分の１秒）である。出力信号は、第２サンプリングレートで提供された出力値シーケンスＯ（ｋ）であってもよい。例示的な第２サンプリングレートは、毎秒に出力した値の個数が２５万個であってもよい。すなわち、第２サンプリングレートの周期は、４マイクロ秒である。構成可能な信号処理回路１００のいくつかの選択可能な構成の場合、入力Ｉ（ｎ）の第１サンプリングレート比は、出力Ｏ（ｋ）の第２サンプリングレートに等しくてもよい。回路１００の他の選択可能な構成の場合、第１サンプリングレートおよび第２サンプリングレートは、異なってもよい。入力（第１）サンプリングレートを出力（第２）サンプリングレートで割った比率は、サンプリングレート比（ＳＲＲ）として呼ばれる。例示的なサンプリングレート比は、１００００００／２５００００、４：１または４として表記されてもよい。
【０００６】
入力シーケンスＩ（ｎ）に含まれた個々の値は、第１シーケンスインデックスｎの個々の値によって標記（指示）されることができる。例えば、例示的シーケンスＩ（ｎ）＝３、６、２２、８、６、．．．の第１値は、Ｉ（１）＝３であり、第２値は、Ｉ（２）＝６であり、第３の値は、Ｉ（３）＝２２である（以下、同様）。同様に、出力シーケンスＯ（ｋ）に含まれた個々の値は、第２シーケンスインデックスｋの個々の値によって標記されることができる。第１シーケンスインデックスｎは、Ｉ（ｎ）の第１サンプリングレートで増分する。第２シーケンスインデックスｋは、Ｏ（ｋ）の第２サンプリングレートで増分する。
【０００７】
図１Ｂは、入力シーケンスＩ（ｎ）、出力シーケンスＯ（ｋ）、およびサンプリングレート比４：１である例示的なタイミング図を示す図である。第１（入力）タイミング波形ＷＩ（ｔ）は、入力シーケンスＩ（ｎ）の個々の値が安定している（用意ができている）ときに、時刻（例えば、下位から上位への遷移）を示すように生成され、構成可能な信号
処理回路１００（図１Ａ）によって確実に評価される（読み取られる）ことができる。回路１００は、出力シーケンスＯ（ｋ）の個々の値が安定している（用意ができている）ときに、時刻を示すための第２（出力）タイミング波形ＷＯ（ｔ）を生成することができる。生成された第２タイミング波形は、Ｏ（ｋ）を受信する外部回路（図示せず）によって確実に確実に評価される（読み取られる）ことができる。
【０００８】
第１タイミング波形ＷＩ（ｔ）および第２タイミング波形ＷＯ（ｔ）は、任意なものであり、一部の構成可能な信号処理回路によって受信および／または生成されなくてもよい。例えば、外部回路（図示せず）は、Ｉ（ｎ）、ＷＩ（ｔ）および構成コードＣＣを構成可能な信号処理回路１００（図１）に提供することができ、回路１００からシーケンスＯ（ｋ）のみを受信してもよい。ＷＯ（ｔ）に依存せず（またはアクセスせず）、出力シーケンスＯ（ｋ）の各値を確実に読み取るように外部回路を可能にするタイミングパラメータ値は、回路１００の仕様書（データシート）から得られてもよい。
【０００９】
構成可能な信号処理回路１００（図１Ａ）は、いくつかの選択可能な所定の信号処理のうち１つを選択する構成コードＣＣを受信する。例えば、構成コードの第１セグメントは、フィルタリング処理用のフィルタの種類を選択することができる。構成コードの第２セグメントは、サンプリングレート比を選択することができる。
【００１０】
図２は、例示的な構成可能な信号処理回路の構成表を示す図である。４ビットの構成コードＣＣは、フィルタの種類とサンプリングレート比との１６個の選択可能な組み合わせのうち１つを選択する。１よりも大きいサンプリングレート比（例えば、４：１および１６：１）を選択して、間引きフィルタとして動作するように例示的な回路を構成することができる。１よりも小さいサンプリングレート比（例えば、１：４および１：１６）を選択して、補間フィルタとして動作するように例示的な回路を構成することができる。間引きフィルタ回路および補間フィルタ回路は、１９８１年４月号「音響、音声および信号処理におけるＩＥＥＥトランザクション」に掲載されたEugene B. Hogenauerによる論文「
経済型間引きおよび補間ディジタルフィルタ」に記載されているように、実装されてもよい。Hogenauerの論文は、任意級数のカスケードインテグレータコーム（ＣＩＣ）フィル
タに基づいた回路を含む（これらに限定されない）間引きフィルタおよび補間フィルタの理論、動作、および実際の実装を説明するために、参照により本明細書に組み込まれる。ＣＩＣフィルタは、一般にＳＩＮＣフィルタとして知られている種類のフィルタの効率的なハードウェア実装であってもよい。間引きフィルタ、補間フィルタ、および多くの他の種類の信号処理および回路は、専門雑誌、教科書および特許を含む文献に記載されている。
【００１１】
当業者なら分かるように、ＣＩＣフィルタの正規構造は、複数の選択可能な信号処理を提供するように回路の構成および再構成を容易にする。例えば、四次ＣＩＣフィルタとして構成された回路は、一次ＣＩＣフィルタ、二次ＣＩＣフィルタ、または三次ＣＩＣフィルタとして動作するように再構成されることができる。Hogenauerによる論文の図６は、
マルチプレクサ回路を用いて、選択可能なサンプリングレート比で動作するように四次ＣＩＣフィルタを構成することができることを示している。構成可能な信号処理回路の再構成および再利用は、有利であるが、その必要がない。例えば、各々の選択可能な所定の信号処理のために、異なる専用回路を設けてもよい。マルチプレクサ回路は、構成コードに応じて、選択された信号処理を提供する専用の回路を介して、入力から出力までの信号経路を構成することができる。
【００１２】
図１Ａの構成可能な信号処理回路図１００は、実質的に任意種類の選択可能な信号処理を複数で提供することができる。一部の選択可能な信号処理は、（時間変数だけでなく）実質的に非直線である可能性がある。例えば、出力シーケンスＯ（ｋ）の値は、入力シー
ケンスＩ（ｎ）に含まれる複数値の二乗平均平方根（ｒｍｓ）であってもよい。別の選択可能な信号処理は、変換演算を提供することができる。例えば、出力シーケンスＯ（ｋ）の値は、フーリエ変換を入力シーケンスＩ（ｎ）のセグメントに適用することによって取得することができる。Ｏ（ｋ）は、信号の周波数領域表現であってもよい。Ｉ（ｎ）のセグメントは、サンプリングレート比が１よりも大きいか、１に等しいかまたは１よりも小さいことに応じて、重畳、連続または散在してもよい。他の選択可能な信号処理は、１つ以上の選択可能なサンプリングレート比に対して選択可能な周波数応答を有するフィルタリング処理を提供することができる。例示的な信号処理回路は、補間フィルタ、間引きフィルタ、または１というサンプリングレート比を有する従来のフィルタとして選択的に動作するように構成可能である。選択可能なサンプリングレート比の一部またはすべてのために、Ｉ（ｎ）からＯ（ｋ）までの全体周波数応答をオプション的に選択することができる。したがって、構成可能な信号処理回路１００（図１Ａ）は、広範囲で所定の選択可能な信号処理を提供することができる。
【００１３】
回路１００がチップ上に完全に集積されたシステム（例えば、一体型集積回路チップ）に含まれている場合、構成コードＣＣを構成可能な信号処理回路１００（図１Ａ）に提供することは、比較的重要ではない。例えば、チップ上に完全に集積されたシステムの他の回路ブロックから、図２の構成コードＣＣを図１の回路１００に提供するために、比較的少ないワイヤおよび／または他の種類の内部接続が必要されるので、そのコストが無視することができる（すなわち、豊富な資源が適度に割り当てられる）。しかしながら、回路１００が構成コードを供給する回路から物理的に分離されている場合、その状況は、全く異なる可能性がある。例えば、印刷回路基板に設置された別体のパッケージ内に封入された集積回路チップとして、回路１００を実装した場合、パッケージ外部の回路からの構成コードの受信は、実質的に有限なリソースをかなり割り当てなければならない。具体的には、パッケージの１つ以上のピンは、構成コードの受信に専用される。ここでのポイントは、構成コードを生成または受信することが技術上困難ではないが、構成コードを生成または受信するために、実質的に有限なリソースを割り当てることが望ましくないことである。
【００１４】
また、信号処理を組み込んだ装置、例えば医療機器の物理サイズを縮小することが望まれる場合が多い。集積回路チップをますます小さくなるパッケージに封入することに連れて、封入された集積回路チップに接続するために利用可能なピンもより少なくなる。特にパッケージのピン数が比較的少ない、例えば８、１０または１２個である場合、集積回路パッケージの４つのピンを例示的な４ビットの構成コードの受信に専用にすることは、望ましくない。デジタルシリアルインターフェイスを介して、構成コードを受信することができ、マルチビットの構成コードの受信に専用されるピンの個数を１つのみに制限することによって、デジタルシリアルインターフェイスを介して構成コードの受信を実現できることは、周知である。しかしながら、この目的のために、１つのピンを専用することも望ましくない場合がある。また、このことによって、外部回路が実質的に有限な別のリソースによって制約される場合もある。例えば、外部回路は、構成コードのデジタルシリアル通信に利用可能な（空き）ポートを備えていない可能性がある。
【００１５】
必要なのは、すべての接続（例えば、パッケージのピンまたは他のポート）を所定の信号処理の選択に専用にすることなく、構成可能な信号処理回路を構成するための回路および方法である。
【００１６】
必要なのは、実質的に自己構成可能な信号処理回路である。
【発明の概要】
【課題を解決するための手段】
【００１７】
概要
構成可能な信号処理回路は、複数の選択可能な信号処理を提供することができる。構成可能な信号処理回路は、入力信号を評価し、出力信号を出力するタイミングパターンに基づいて、複数の選択可能な信号処理から第１信号処理を選択する構成コードを生成する構成回路を含むことができる。
【００１８】
アナログデジタルコンバータ回路は、アナログ入力信号を評価し、シリアルインターフェイスを介して、暗号化出力値シーケンスを出力することができる。アナログデジタルコンバータ回路は、構成可能な信号処理コア回路を含む。構成可能な信号処理コア回路は、アナログ入力信号から取得された暗号化入力値シーケンスを受信し、暗号化出力値シーケンスを取得する。構成可能な信号処理コア回路によって提供される信号処理は、所定のタイミングパターンに従って、シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能である。
【００１９】
信号処理回路は、入力値シーケンスを受信し、第１値の出力に対する要求の受信に応じて、出力値シーケンスのうち第１値を出力することができる。信号処理回路は、ステートマシン回路を含むことができる。ステートマシン回路は、信号処理回路が第１出力値に対する要求の受信に応じて、所定の状態にまたは所定の状態に相当する状態に遷移することができる。出力値シーケンスのうち第２値は、ステートマシン回路の状態に対応してもよい。
【００２０】
信号処理回路は、入力信号を受信し、出力信号を出力することができる。信号処理回路は、入力信号を評価し、出力信号を出力するタイミングパターンに基づいて、前記複数の選択可能な信号処理から第１信号処理を選択する構成コードを生成する構成回路を含むことができる。信号処理回路は、構成コードに応じて構成可能である。
【００２１】
図面は、例示的な実施形態を示すものである。図面は、すべての実施形態を例示するものではない。他の実施形態は、追加的にまたは代替的に使用することができる。明白なまたは不要な詳細は、スペースの節約または説明をより効果的に行うために省略されてもよい。一部の実施形態は、追加の構成要素または工程を用いて、および／または図示されたすべての構成要素または工程を用いなくても実施することができる。異なる図面に同様の符号を使用する場合、同一または同様の構成要素または工程を指す。
【図面の簡単な説明】
【００２２】
【図１Ａ】いくつかの所定の信号処理のうち１つを選択する構成コードを受信する構成可能な信号処理回路の一例を示す図である（従来技術）。
【図１Ｂ】図１Ａの例示的な回路のタイミング図の一例を示す図である（従来技術）。
【図２】間引きフィルタまたは補間フィルタとして動作するように選択的に構成されることができる信号処理回路用の例示的な構成表を示す図である（従来技術）。
【図３Ａ】４ビットの２の補数バイナリコードを用いた数値シーケンスの暗号化に起因すると知られている受信ビットストリームの一例を示す図である。
【図３Ｂ】数値を表す偶数パリティコードの間に挿入された例示的な区切りマーカを含むビットストリームの一例を示す図である。
【図４Ａ】構成可能な信号処理回路の例示的な実施形態を示す図である。
【図４Ｂ】図４Ａの例示的な回路の変形例である構成可能な信号処理回路の例示的な実施形態を示す図である。
【図５】図４Ｂの例示的な回路のタイミング図の一例を示す図である。
【図６Ａ】構成コードＣＣ＝ＳＲＲを取得するための例示的な構成回路を示す図である。
【図６Ｂ】一定の期間中に要求されたビット（シンボル）の個数をカウントするための例示的なシンボル要求カウント回路を示す図である。
【図７Ａ】自己構成および自己同期する構成可能な信号処理回路の例示的な実施形態を示す図である。
【図７Ｂ】図７Ａの構成同期回路をより詳細に示す図である。
【図８】例示のルール１およびルール２が満たされたことを示す例示的な同期波形を含む図５に基づいた例示的なタイミング図を示す図である。
【図９】各出力値に対して独立に構成することができる構成可能な信号処理回路の一例を示す図である。
【図１０】図９の例示的な回路のタイミング図の一例を示す図である。
【図１１】入力信号ＩＮを受信し、出力信号ＯＵＴを出力する構成可能な信号処理回路の一例を示す図である。
【発明を実施するための形態】
【００２３】
例示的な実施形態の詳細な説明
以下、例示的な実施形態を説明する。他の実施形態は、追加的にまたは代替的に使用することができる。明白なまたは不要な詳細は、スペースの節約または説明をより効果的に行うために省略される場合がある。一部の実施形態は、追加の構成要素または工程を用いて、および／または説明されたすべての構成要素または工程を用いなくても実施することができる。
【００２４】
例示的な実施形態は、比較的少ない外部接続を介して、外部回路に接続されることができる。外部接続は、端子によって形成されることができる。端子の例として、集積回路パッケージのピン、チップ上のパッド、ボンドワイヤ、積層ダイ接続、フォトダイオード、および電磁接続用のアンテナまたはコイルを含むがこれらに限定されない。
【００２５】
１つ以上のデジタルシリアルインターフェイス回路を設けることによって、暗号化数値シーケンス（デジタルシーケンスまたはデジタル信号）の入力または出力に専用される端子の個数を制限することができる。所定の暗号化方法を用いて、デジタルシーケンス中の各々の数値を複数の順序のあるシンボルとして暗号化することができる。例えば、−３２７６８〜＋３２７６７範囲内の任意の整数値は、当業者に周知である２の補数暗号化方法を用いて、（複数の順序のある）１６個のバイナリシンボル（多くの場合、「ビット」と呼ばれる）からなるベクトルに暗号化することができる。ビット（バイナリシンボル値）の状態は、０または１で示すことができる。例示的なデジタルシリアルインターフェイス回路は、基準ノード（例えば、接地）に対して端子に適用された識別可能な所定の電圧レベル（例えば、０Ｖおよび２Ｖ）として、シンボル値を通信するように構成されることができる。他の例示的なデジタルシリアルインターフェイス回路は、識別可能な電流レベル、識別可能な磁束または磁場レベル、識別可能な周波数、識別可能な位相情報、または他の識別可能なメッセージを用いて、シンボル値を表示および通信することができる。多くの実施形態において、バイナリコード（バイナリシンボルのベクトル）を使用することができる。他の実施形態において、数値は、３つ以上の可能値を有するシンボルのベクトルに暗号化されることができる。周知の基数１０を使う位取り記数システムは、１０個の可能値、すなわち、０、１、２、３、４、５、６、７、８および９を有するシンボルを用いて、数値を表す。デジタルシリアルインターフェイス回路は、任意数の可能値を有するシンボルを通信することができる。バイナリシンボルおよびコードを使用して、いくつかの例示的な実施形態を説明する。
【００２６】
一連の数値を一連のビット値として暗号化するための方法は、数値を表すバイナリコードの間に区切りマーカ（「コンマ」）を与えることができる。ある種類の区切りマーカがない場合、受信されたビットストリームから、個々の数値を表すベクトルに結合されるビ
ットを識別することが困難または不可能である。図３Ａは、４ビットの２の補数バイナリコードを用いた数値シーケンスの暗号化に起因すると知られている受信ビットストリームの一例を示す図である。別個の４ビットのコードセグメント間の境界３００は、未知である。境界３００が未知の場合、受信されたビットストリームを生成するために、４つの潜在的なデジタルシーケンスのうち、暗号化された一デジタルシーケンスを識別することが困難または不可能である。
【００２７】
区切りマーカは、デジタルシーケンスを表すビットストリームに埋め込まれてもよい。例示的な区切りマーカは、暗号化システム内の任意の数値に対して有効コードではない所定のビットシーケンスであってもよい。例えば、偶数パリティビットを４ビットの２の補数バイナリコードの末尾に追加する場合、区切りマーカを「００００１」にすることができる。図３Ｂは、数値を表す偶数パリティコードの間に挿入された例示的な区切りマーカを含むビットストリームの一例を示す図である。標準化デジタルシリアル通信リンクに専用の暗号化技術、例えば標準ＪＥＳＤ２０４Ｂに専用の暗号化技術は、デジタルシーケンスの明確なシリアル通信を確保するために、コードセグメントを区切るための他の方法を提供することができる。一部のデジタルシリアルインターフェイス回路は、ビットストリーム内のコードの境界を示すタイミング波形を生成するまたは受信することができる。例えば、デジタルシリアルインターフェイス回路は、専用の端子を介して受信したチップ選択タイミング波形に応じて、コードの境界を識別することができる。
【００２８】
図４Ａは、構成可能な信号処理回路４００Ａの例示的な実施形態を示す図である。構成可能な信号処理回路４００Ａは、入力デジタルシリアルインターフェイス回路４０１Ａと、出力ディジタルシリアルインターフェイス回路４０２と、構成可能な信号処理コア回路４０３と、構成回路４０４とを含むことができる。構成回路４０４は、いくつかの所定の信号処理のうち１つを選択する信号処理コア回路４０３に、構成コードＣＣを提供することができる。構成コードＣＣは、デジタルシリアルインターフェイス回路４０１Ａおよび４０２を介して通信のために、タイミングパターンに依存（由来）することができる。構成回路４０４は、以下により詳細に説明する。
【００２９】
任意の構成可能な信号処理回路、例えば図１Ａの従来回路１００は、構成可能な信号処理コア回路４０３に形成されることができる。デジタルシリアルインターフェイス回路４０１Ａおよび４０２は、任意のデジタルシリアルインターフェイスプロトコル、例えば周知のシリアルペリフェラルインターフェイス（ＳＰＩ）プロトコルに従って、構成されることができる。端子ＳＤＩ、ＳＣＩおよびＳＣＯは、回路４００Ａの入力端子であり、端子ＳＤＯは、回路４００Ａの出力端子である。端子ＶＳＳおよびＶＤＤは、電源端子である。例えば、端子ＶＳＳの電圧Ｖ（ＶＳＳ）＝０Ｖ、端子ＶＤＤの電圧Ｖ（ＶＤＤ）＝２Ｖ。構成可能な信号処理回路４００Ａは、（６端子の）外部回路に６個の接続で動作してもよく、６ピンの小型パッケージに封入されてもよい。
【００３０】
デジタル入力シーケンスＩ（ｎ）は、入力デジタルシリアルインターフェイス回路４０１Ａを介して受信されることができる。外部回路（図示せず）は、入力端子ＳＤＩおよびＳＣＩに電圧波形Ｖ（ＳＤＩ）およびＶ（ＳＣＩ）を適用することができる。入力インターフェイス回路４０１Ａは、端子ＳＣＩ（シリアルクロック入力）に適用されたタイミング波形Ｖ（ＳＣＩ）によって示された時刻で、端子ＳＤＩ（シリアルデータ入力）に適用された電圧レベルを評価する（公称シンボル値、例えば電圧レベルと比較する）ことができる。したがって、入力インターフェイス回路４０１Ａは、数値シーケンスＩ（ｎ）を表すビットストリーム（バイナリシンボル値）を受信することができる。区切りマーカをビットストリームに埋め込んでもよく、他の端子（図示せず）を介して、数値Ｉ（ｎ）を表すコードの境界を識別するための他のタイミング波形を受信しもよい。入力デジタルシリアルインターフェイス回路４０１Ａは、入力シーケンスのパラレル（または別のフォーマ
ットの）表現Ｉ（ｎ）および対応のタイミング波形ＷＩ（ｔ）を構成可能な信号処理コア回路４０３に提供することができる（図１Ｂ参照）。
【００３１】
実質的に任意種類の入力デジタルシリアルインターフェイス回路４０１Ａは、図４Ａの構成可能な信号処理回路図４００Ａに設けられることができる。インターフェイス回路４０１Ａおよび／または適用された波形Ｖ（ＳＤＩ）およびＶ（ＳＣＩ）は、任意の所望の特性を有してもよい。入力デジタルシリアルインターフェイス回路４０１Ａは、比較的少ない端子（ＳＤＩ、ＳＣＩ、ＳＤＯ、ＳＣＯ、ＶＳＳ、ＶＤＤ）を有する回路４００Ａに設けられた構成可能な信号処理コア回路４０３に、入力シーケンスＩ（ｎ）およびタイミング波形ＷＩ（ｔ）を提供する回路の一例である。入力インターフェイス回路４０１Ａは、入力シーケンスＩ（ｎ）および対応のタイミング波形を提供する任意の他の回路、例えばアナログデジタルコンバータ回路で置換されてもよい。別の実施形態において、デジタル入力シーケンスＩ（ｎ）およびタイミング波形ＷＩ（ｔ）は、パラレル通信に必要される複数の端子を介して、直接に受信されてもよい。
【００３２】
図４Ｂは、図４Ａの構成可能な信号処理回路４００Ａの変形例である例示的な構成可能な信号処理回路４００Ｂを示す図である。図４Ｂにおいて、アナログデジタルコンバータ（ＡＤＣ）回路４０１Ｂを用いて、図４Ａの入力デジタルシリアルインターフェイス回路４０１Ａを置換する。多くの種類のＡＤＣ回路は、当業者にとって知られている。ＡＤＣ回路は、専門雑誌、教科書および特許を含む文献に記載されている。米国特許第６２７１７８２号、第８２３２９０５号、第８５７６１０４号、および第８８１０４４３号は、アナログデジタル変換を行うための例示的な回路および方法を説明するために、参照により本明細書に組み込まれる。
【００３３】
図４Ｂにおいて、入力端子ＡＩＮと０Ｖにバイアス（接地）された端子ＶＳＳとの間に、アナログ入力電圧差Ｖ（ＡＩＮ，ＶＳＳ）を適用してもよい。他の入力端子ＣＮＶにタイミング波形Ｖ（ＣＮＶ）＝Ｖ（ＣＮＶ，ＶＳＳ）を適用することによって、ＡＤＣ  ４０１Ｂを制御し、入力電圧Ｖ（ＡＩＮ，ＶＳＳ）を評価することによって、入力シーケンスＩ（ｎ）に含まれた数値を取得するができる。名目上、数値Ｉ（ｎ）は、サンプリング時刻で、適用された入力電圧Ｖ（ＡＩＮ，ＶＳＳ）と基準電圧ＶＲＥＦとの比率を特徴付けることができる。基準電圧ＶＲＥＦは、電源端子ＶＤＤおよびＶＳＳを介して適用されてもよい。すなわち、ＶＲＥＦ＝Ｖ（ＶＤＤ、ＶＳＳ）。
【００３４】
高性能のＡＤＣ回路は、図４Ｂに図示されていない追加の端子を提供することができる。例えば、高性能のＡＤＣ回路は、２つの専用入力端子ＡＩＮＰおよびＡＩＮＭを介して適用された入力電圧差Ｖ（ＡＩＮＰ，ＡＩＮＭ）を受けるように構成されてもよい。さらに、高性能のＡＤＣ回路は、１つ以上の専用端子を介して与えられた基準電圧ＶＲＥＦを受けることができる。例えば、ＶＲＥＦ＝Ｖ（ＲＥＦＰ、ＶＳＳ）またはＶＲＥＦ＝Ｖ（ＲＥＦＰ，ＲＥＦＭ）。米国特許第８８１０４４３号は、タイミング波形、例えばＶ（ＣＮＶ）に応じて、入力電圧をサンプリングする例示的なＡＤＣ回路を記載している。米国特許第６２７１７８２号は、入力電圧を直接にサンプリングしない例示的な連続時間デルタシグマＡＤＣ回路を記載している。したがって、ＡＤＣ回路４０１Ｂは、適用されたタイミング波形Ｖ（ＣＮＶ）に応じて、適用されたアナログ入力電圧Ｖ（ＡＩＮ，ＶＳＳ）を評価（またはサンプリング）することによって、タイミング波形ＷＩ（ｔ）によって示された時刻で、回路４０３に転送される数値を含むデジタル入力シーケンスＩ（ｎ）を取得するように、構成されることができる。Ｉ（ｎ）内の数値は、Ｖ（ＣＮＶ）がＶ（ＡＩＮ，ＶＳＳ）を評価するための要求を提供した時間に対して、遅延をもって回路４０３に転送されてもよい。いくつかの実施形態において、その遅延は、ＡＤＣ回路４０１Ｂの変換時間である。変換時間は、最小値および／または最大値で特徴付けることができる。いくつかの実施形態において、ＡＤＣ回路４０１Ｂの実効遅延は、実質的にタイミング波形
Ｖ（ＣＮＶ）の周期の整数倍である。タイミング波形ＷＩ（ｔ）は、例えば、Ｖ（ＣＮＶ）をバッファリングすることによってまたは遅延させることによって、もしくはＶ（ＣＮＶ）に応答するワンショット回路を設けることによって、Ｖ（ＣＮＶ）から取得されてもよい。
【００３５】
図５は、図４Ｂの例示的な回路４００Ｂのタイミング図の一例を示す図である。適用されたタイミング波形Ｖ（ＣＮＶ）の立上りエッジは、ＡＤＣ  ４０１Ｂを制御して、時刻Ｔ（２）で適用された入力電圧Ｖ（ＡＩＮ，ＶＳＳ）を評価する。結果として、ＡＤＣ  ４０１Ｂは、数値Ｉ（２）を生成する。この数値Ｉ（２）は、時刻Ｔ（３）で、タイミング波形ＷＩ（ｔ）の立上りエッジによって回路４０３に転送される。この例において、ＡＤＣ  ４０１Ｂの実効遅延は、Ｔ（３）−Ｔ（２）である。名目上、タイミング波形ＷＩ（ｔ）は、適用されたタイミング波形Ｖ（ＣＮＶ）と同様である。ＡＤＣ  ４０１Ｂは、第１サンプリングレート比Ｆｓで、入力シーケンスＩ（ｎ）の数値を生成する。Ｆｓ＝１／Ｔｓ、Ｔ（ｎ）＝ｎ・Ｔｓ。
【００３６】
構成可能な信号処理コア回路４０３は、選択可能なサンプリングレート比ＳＲＲ＝４：１で動作するように構成されることができる。デジタル出力シーケンスＯ（ｋ）は、対応する第２サンプリングレート比Ｆｓ／ＳＲＲ＝Ｆｓ／４で更新される。デジタル出力シーケンスＯ（ｋ）の値は、タイミング波形ＷＯ（ｔ）の各立上りエッジで、出力ディジタルシリアルインターフェイス回路４０２に転送される。タイミング波形ＷＯ（ｔ）は、例えば、ローハイロー（low-high-low）パルスＷＩ（ｔ）を選択的に含むまたはスキップすることによって、波形ＷＩ（ｔ）のタイミングから取得することができる。デジタル出力シーケンスＯ（ｋ）に含まれた各数値は、端子ＳＣＯを介して受信したビットの１４個の連続要求に応じて、インターフェイス回路４０２によって、シリアルインターフェイス（端子ＳＤＯ）に適用される電圧波形Ｖ（ＳＤＯ）として出力された１４ビットの２の補数バイナリコードで表される。１４ビットを連続的に（系列的に）出力するためのインターフェイス回路４０２に１４個の連続要求（立上りエッジ）を提供するために、外部回路（図示せず）は、タイミング波形Ｖ（ＳＣＯ）を端子ＳＣＯ（シリアルクロック出力）に適用する。
【００３７】
構成回路４０４は、タイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）を受信し、そタイミングパターンに基づいて構成コードＣＣを生成する。図５に示された例示的なタイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）は、構成コードＣＣの第１値を選択するための所定の第１タイミングパターンと一致する。構成コードＣＣの第１値は、サンプリングレート比ＳＲＲ＝４：１である回路４０３の所定の第１信号処理を選択する。したがって、入力信号を評価し、出力信号を出力するための所定のタイミングパターンと一致するタイミングパターンで、タイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）を適用することによって、構成可能な信号処理回路４００Ｂの所定の信号処理を選択することができる。
【００３８】
タイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）は、外部回路（図示せず）によって制御されてもよい。外部回路は、所定のタイミングパターンと一致するタイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）を適用することによって、回路４００Ｂの所定の信号処理を選択することができる。所定の第１タイミングパターンから所定の第２タイミングパターンに切換えると、回路４００Ｂは、所定の第１信号処理から所定の第２信号処理に切換える。回路４００Ｂは、Ｉ（ｎ）およびＯ（ｋ）を通信するためのタイミング特性によって自身の構成を選択することができるため、自己構成回路とも言われている。自己構成回路４００Ｂの利点は、何らかの原因で（電源故障、放射線または他の原因によって）誤った動作モードを入ろうとするときに、自動的適切な動作をに再開することができることである。誤った動作モードの場合、図１に示された従来技術の構成可能な信号処理回路１００は、構成コードＣＣが専用のシリアルインターフェイスを介して正しく復元されるまでの
間に、立ち往生になる可能性がある。
【００３９】
以下、入力値／信号および出力値／信号を通信するためのタイミングパターンに応じて、構成コードＣＣを取得するためのいくつかの例示的な構成の回路を説明する。
【００４０】
図４Ｂの例示的な実施形態において、構成回路４０４は、出力シーケンスＯ（ｋ）のサンプリング周期においてタイミング波形Ｖ（ＣＮＶ）の立上りエッジの個数をカウントすることによって、サンプリングレート比ＳＲＲを表す構成コードＣＣを取得する。Ｏ（ｋ）のサンプリング周期（サンプルとサンプルとの間の時間）は、適用されたタイミング波形Ｖ（ＳＣＯ）内の所定数の立上りエッジの時間間隔によって特徴付けられる。例えば、図５を参照して、タイミング波形Ｖ（ＣＮＶ）の立上りエッジの個数ＳＲＲ＝４は、タイミング波形Ｖ（ＳＣＯ）の第１目の立上りエッジで始まり、Ｖ（ＳＣＯ）の第１５目の立上りエッジで終わり、１３個のＶ（ＳＣＯ）の立上りエッジを含む任意の期間にカウントされる。図６Ａは、このように構成コードＣＣ＝ＳＲＲを取得するための例示的な構成回路６００を示す図である。図６Ａの例示的な回路図６００は、図４Ｂの回路４０４の代替物である。
【００４１】
例示的なＮ除算回路６０１は、入力として受信されたタイミング波形Ｖ（ＳＣＯ）の（所定数）Ｎ個のローハイローパルスの各々に対して、１つのローハイローパルスを有するタイミング波形ＸＯ（ｔ）を生成する。ＸＯ（ｔ）の立上りエッジおよび立下りエッジは、実質的にＶ（ＳＣＯ）の立上りエッジと整列されている。タイミング波形ＸＯ（ｔ）は、外部回路がＶ（ＳＣＯ）を介して一連のＮビットを要求することによってＯ（ｋ）の値を周期的に要求するサンプリングレートに対応する周期をもって、周期的であってもよい。したがって、タイミング波形ＸＯ（ｔ）は、選択された出力サンプリングレートに対応し、タイミング波形Ｖ（ＣＮＶ）は、選択された入力サンプリングレートに対応する。この例において、構成コードＣＣは、選択されたサンプリングレート比ＳＲＲ（入力サンプリングレートと出力サンプリングレートとの比率）を表す。
【００４２】
例示的な５ビットカウンタ回路６０２は、タイミング波形Ｖ（ＣＮＶ）の立上りエッジをカウントする。カウンタ回路６０２は、最大値（オーバーフロー）に達するとワードラップする５ビットのバイナリカウントコードを生成する。５ビットのバイナリコードは、モジュロ３２のシーケンスＩ（ｎ）のインデックスｎを表す。カウンタ回路６０２は、１という定数の入力値を受信し、タイミング波形Ｖ（ＣＮＶ）によってクロックされる積分回路（積分演算を行う回路）に相当する。この観測結果は、回路６００が１という定数の入力値を有する一次ＣＩＣフィルタであって、Hogenauerによる論文に従って構成された
ものであることを識別するために、有用である。具体的には、例示的な５ビットラッチ回路６０３、６０４および減算回路６０５は、５ビットのカウントコードを受信し、構成コードＣＣ＝ＳＲＲを生成する櫛形フィルタである。この櫛形フィルタは、タイミング波形ＸＯ（ｔ）の立上りエッジでクロックされ、選択された出力サンプリングレートで動作する。減算回路６０５は、Hogenauerの論文に基づいてモジュロ３２で計算される算術演算
（減算）を提供する。
【００４３】
ＣＩＣフィルタ回路は、Hogenauerの論文に加えて、専門雑誌、教科書および特許を含
む文献に記載されている。当業者なら、１という定数の入力値を有する一次ＣＩＣフィルタは、入力サンプリングレートと出力サンプリングレートとの比率の暗号化表現を出力することを認識するであろう。したがって、構成回路６００は、値Ｉ（ｎ）を構成可能な信号処理回路４００Ｂに入力し、構成可能な信号処理回路４００ＢからＯ（ｋ）の値を要求するためのタイミングパターンＶ（ＣＮＶ）およびＶ（ＳＣＯ）に応じて、サンプリングレート比を表す構成コードＣＣを取得する。
【００４４】
構成回路６００は、各選択可能なサンプリングレート比に適した所定の信号処理の選択を容易にする構成コードＣＣを生成する。したがって、図４Ｂの構成可能な信号処理コア回路４０３によって提供される信号処理は、所定のタイミングパターンに応じて、シリアルインターフェイス（端子ＳＤＯ）を介して出力されるシンボルを要求することにより選択可能であるサンプリングレート比ＣＣ＝ＳＲＲの関数であってもよい。（後述する）他の例示的な構成回路を用いて、いくつかの所定の信号処理のうち、各選択可能なサンプリングレート比に適した１つの信号処理を選択することができる。
【００４５】
構成回路６００は、複数の選択可能な信号処理のうち１つの信号処理、例えば間引きフィルタ信号処理を選択的に提供する自己構成アナログデジタルコンバータ回路（図４Ｂの４００Ｂ）であってもよい。例えば、図４Ｂの回路４０３は、図６Ａに従って実装された構成回路４０４によって生成された構成コードＣＣ＝ＳＲＲを受信する構成可能な間引きフィルタ回路であってもよい。必要に応じて、回路６０２、６０３、６０４および６０５のビット幅を増加してもよい。
【００４６】
一例示的実施形態において、構成可能回路４０３は、所定の最大値、例えばＳＲＲ≦６５５３６までの任意のサンプリングレート比に適した一次ＳＩＮＣフィルタとして動作することができる。一次ＳＩＮＣフィルタは、Hogenauerによる論文に説明した第１次ＣＩ
Ｃフィルタとして実装されてもよい。Hogenauerによる論文の図６は、構成コードＣＣ＝
ＳＲＲに応じて構成可能なスケーリング動作を提供するマルチプレクサ回路を示している。この構成可能なスケーリング動作は、２の累乗である因子によるスケーリングに限定されることができる。したがって、複数の構成コードＣＣ＝ＳＲＲのいずれか１つに適した特定のスケーリング係数を生成することができる。
【００４７】
別の例示的な実施形態において、構成可能回路４０３は、第１所定値のグループ、例えば｛１０２４，５１２，２５６｝に含まれる任意選択したサンプリングレート比（構成コードＣＣ＝ＳＲＲ）に適した一次ＳＩＮＣ間引きフィルタとして動作してもよく、第２所定値のグループ、例えば｛１２８，６４，３２｝に含まれる任意選択したサンプリングレート比に適した二次ＳＩＮＣ間引きフィルタとして動作してもよく、第３所定値のグループ、例えば｛１６，８，４｝に含まれる任意選択したサンプリングレート比に適した三次ＳＩＮＣ間引きフィルタとして動作してもよい。ＳＩＮＣ間引きフィルタの周波数応答は、実質的なドループを有する。間引きフィルタは、複数の間引きフィルタ回路のカスケードとして構成され得ることがよく知られている。例えば、多段間引きフィルタ回路は、選択可能な第１サンプリングレート比ＳＲＲ１で動作する三次ＳＩＮＣ間引きフィルタ回路と、固定の第２サンプリングレート比ＳＲＲ２＝６で動作する２段間引きフィルタ回路とのカスケード構成に構成されてもよい。全体のサンプリングレート比ＳＲＲ＝ＳＲＲ１・ＳＲＲ２＝６・ＳＲＲ１である。信号帯域における多段間引きフィルタ回路の全体的な周波数応答を実質的に平坦化するように、二段間引きフィルタ回路の周波数応答を提供（設計）してもよい。構成可能回路４０３は、第４所定値のグループ、例えば｛９６，４８，２４｝に含まれ、所定の数字３で割れる任意選択可能なサンプリングレート比に適した多段間引きフィルタとして動作することができる。
【００４８】
当業者なら分かるように、図６Ａの回路６００の動作は、異なる構成を有する他の回路によって提供されてもよい。例えば、回路６０２は、任意の定数入力値を受信する汎用積分回路によって置換されてもよい。例示的な５ビット回路６０２、６０３、６０４、および６０５のビット幅を大きくしてもよく、小さくしてもよい。Hogenauerは、ＣＩＣフィ
ルタに適した十分なビット幅を選択する方法を説明している。ＣＩＣフィルタの動作は、異なる構成を有するＳＩＮＣフィルタの動作と同様であってもよい。例えば、カウンタ回路６０２は、カウント値をラッチ回路６０３に転送した後、ＸＯ（ｔ）の各立上りエッジでゼロ（または他の所定値）にリセットされてもよい。その後、ラッチ回路６０３は、構
成コードＣＣ＝ＳＲＲを生成し、回路６０４および６０５を除去することができ、カウンタ回路６０２のオーバーフロー特性（モジュロ型の場合、飽和特性）が重要ではなくなる。
【００４９】
また、当業者なら分かるように、曖昧さおよび準安定性を含む（これらに限定されない）周知のタイミング関連問題を回避するために、タイミング仕様／要件を課すことが好ましい。例えば、図５の例示的なタイミング波形Ｖ（ＳＣＯ）の遅延に相当するように、ＸＯ（ｔ）の立上りエッジおよび立下りエッジをＶ（ＳＣＯ）の（立上りエッジ反対側の）立下りエッジに対して整列するように、図６ＡのＮ除算回路６０１を異なって構成する場合、タイミング関連問題は、生じる可能性がある。このような変更によって、ＸＯ（ｔ）の立上りエッジは、Ｖ（ＣＮＶ）の立上りエッジと実質的に一致することになり、これによって、ラッチ回路６０３に転送されるコードの曖昧さを引き起こす可能性がある。例えば、カウントコードは、実質的にラッチ回路６０３がＸＯ（ｔ）によってクロックされるときに生じるＶ（ＣＮＶ）の立上りエッジを引き起こす原因であってもよく、ではなくてもよい。また、回路６０２により生成されたカウントコードが変更されるときにまたは変更されると共に、ラッチ回路６０３をクロックすると、偽のコードがラッチ回路６０３にロードされる可能性がある。例えば、カウントコードが「１０１１１」から「１１０００」に遷移する場合、準安定性を引き起こす可能性があるため、カウントコードの最上位ビットのみを確実にラッチ回路６０３にロードすることができる。１つ以上のタイミング要件を課すことを含み（これに限らない）、潜在的なタイミング関連問題を分析および防止することは、当業者にとって熟知である。
【００５０】
例示的な実施形態は、信号処理の位相特性を自己構成することができる。ＳＲＲ＝４の場合の図４Ｂの回路４００Ｂおよび図５の例示的なタイミング図を再び参照する。タイミング波形ＷＯ（ｔ）は、回路４０３によって、構成コードＣＣに基づいたタイミング波形ＷＩ（ｔ）＝Ｖ（ＣＮＶ）から取得される。例示的なサンプリングレート比ＳＲＲ＝４の場合、タイミング波形ＷＯ（ｔ）の位相特性は、ＳＲＲ＝４の異なる値のうち、１つを有する可能性がある。波形タイミングＷＯ（ｔ）の立上りエッジは、図５に示されたＳＲＲ＝４の異なる時刻Ｔ（３）、Ｔ（４）、Ｔ（５）またはＴ（６）のうち、１つの時刻で生じる可能性がある。
【００５１】
ＷＯ（ｔ）の位相特性の曖昧さは、選択された信号処理の位相特性の曖昧さに対応する。例えば、回路４０３を一次ＳＩＮＣ間引きフィルタとして動作するように構成する場合、出力値Ｏ（ｋ）は、Ｉ（４・ｋ−ｐ−３）＋Ｉ（４・ｋ−ｐ−２）＋Ｉ（４・ｋ−ｐ−１）＋Ｉ（４・ｋ−ｐ）に等しくてもよい（式中、｛０，１，２，３｝に含まれる曖昧値ｐは、選択された信号処理の曖昧な位相特性を表す）。選択された信号処理の位相特性の曖昧さは、いくつかの実施形態に許容可能である。他の実施形態は、位相に特性を選択する必要または好みがある。そのため、端子を専用にしないことが好ましい。
【００５２】
例示的な実施形態は、デジタルシリアルインターフェイス回路の位相特性を自己構成することができる。ＳＲＲ＝４の場合の図４Ｂの回路４００Ｂおよび図５に示された例示的なタイミング図を再び参照する。タイミング波形ＷＯ（ｔ）の位相特性の曖昧さは、Ｖ（ＳＣＯ）に応じてＶ（ＳＤＯ）として連続的に出力されたコードの境界の曖昧さを引き起こす可能性がある。いくつかの実施形態（図３Ｂ）において、Ｖ（ＳＤＯ）として出力された連続ビットに、区切りマーカを挿入することができる。他の実施形態において、区切りマーカを挿入しなくてもよい。また、コードの境界を示すためのタイミング波形を受信または生成するために、端子を専用にしないことが好ましい。また、コードの境界の選択を容易にするように、外部回路を設けることが好ましい。
【００５３】
本明細書において、回路または動作の位相特性の選択は、回路または動作の同期として
呼ばれる。本明細書において、位相特性を自己構成する回路または処理は、自己同期回路または自己同期処理として呼ばれる。
【００５４】
例示的な実施形態において、自己同期とは、Ｉ（ｎ）および／またはＯ（ｋ）を通信するためのタイミング特性によって、位相特性を選択することを意味である。自己同期回路は、シリアルインターフェイスを介して通信（入力または出力）されたマルチシンボルコードの信号処理および／または境界を同期することができる。自己同期回路の利点は、何らかの原因で（電源故障、放射線または他の原因によって）誤った動作モードを入ろうとするときに、自動的に適切な動作を再開することができることである。
【００５５】
図５の例示的なタイミング図は、Ｖ（ＣＮＶ）の２つの隣接する立上りエッジによって制限された時間間隔において、Ｖ（ＳＣＯ）の立上りエッジにより要求されたビットの個数を示している。図６Ｂは、各時間間隔において要求されたビット（シンボル）の個数をカウントするための例示的なシンボル要求カウント回路６１０を示している。図６Ａの回路６００と同様に、回路６１０は、定数の入力値を有する一次ＣＩＣフィルタとして特徴付けることができる。図６Ｂにおいて、図６ＡのＮ除算回路６０を取り外し、タイミング波形Ｖ（ＳＣＯ）およびＶ（ＣＮＶ）を互いに交換した。
【００５６】
回路６１０は、シンボル要求カウント値のシーケンスＳＲＣ（ｎ）を生成し、このシーケンスは、波形Ｖ（ＣＮＶ）タイミングの各立上りエッジで更新される。例示的なシーケンスＳＲＣ（ｎ）は、図５に示されている。非定数のシンボル要求カウント値のシーケンスＳＲＣ（ｎ）は、選択された信号処理および／またはデジタルシリアルインターフェイス回路を同期するための位相特性を示すことができる。例えば、タイミング波形ＷＯ（ｔ）のローハイローパルスは、要求されたビット数が直前の時間間隔のビット数よりも大きい時間間隔と同期されることができる。図５の例において、各々の時間間隔［Ｔ（２）；Ｔ（３）］および［Ｔ（６）；Ｔ（７）］において、２つのビットが要求されており、各々の時間間隔［Ｔ（３）；Ｔ（４）］および［Ｔ（７）；Ｔ（８）］において、４つのビットが要求されている。よって、ＷＯ（ｔ）のローハイローパルスは、ＷＯ（ｔ）の立上りエッジがＴ（３）およびＴ（７）で生じるように、時間間隔［Ｔ（３）；Ｔ（４）］および［Ｔ（７）；Ｔ（８）］と同期される。また、Ｔ（３）およびＴ（７）は、Ｖ（ＳＤＯ）として出力されたコードの境界に対応する。
【００５７】
図７Ａは、自己構成および自己同期する構成可能な信号処理回路７００の例示的な実施形態を示す図である。構成可能な信号処理回路７００は、構成可能な信号処理コア回路７０３が図４Ｂのようにタイミング波形ＷＩ（ｔ）だけでなく、タイミング波形ＷＩ（ｔ）およびＷＯ（ｔ）の両方を受信することを除いて、図４Ｂの回路４００Ｂと同様である。構成同期（構成）回路７０４は、適用されたタイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）を受信し、Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）のタイミングパターンに応じて、タイミング波形ＷＩ（ｔ）およびＷＯ（ｔ）を生成する。タイミング波形ＷＯ（ｔ）は、さらに出力デジタルシリアルインターフェイス回路４０２に供給される。回路４００Ｂと同様に、タイミング波形ＷＩ（ｔ）は、Ｖ（ＣＮＶ）に実質的に等しくてもよい。
【００５８】
回路７０３の信号処理の位相特性は、タイミング波形ＷＩ（ｔ）およびＷＯ（ｔ）の位相特性に対応してもよい。デジタルシリアルインターフェイス回路４０２によって端子ＳＤＯを介して出力されたコードの境界は、ＷＯ（ｔ）の位相特性に対応している。ＷＩ（ｔ）およびＷＯ（ｔ）の位相特性は、外部回路（図示せず）によって、所定のタイミングパターンに従ってタイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）を適用することよって選択される。また、回路７００の所定の信号処理は、外部回路によって、タイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）を介して選択される。図５のタイミング図は、図７Ａおよび図４Ｂを例示する。
【００５９】
図７Ｂは、図７Ａの構成同期回路をより詳細に示す図である。例示的な回路７０４は、上述したシンボル要求カウント回路６１０（図６Ｂ）と、デコーダ回路７０５と、（一般的に論理ゲートと呼ばれる）論理回路７０６とを備える。デコーダ回路７０５は、ステートマシン回路として実装されてもよい。ステートマシン回路は、周知であり、一般に有限ステートマシン回路として呼ばれる。ステートマシン回路の動作は、Verilogのようなハ
ードウェア記述言語（ＨＤＬ）で記述することができる。物理集積回路チップのトランジスタレベルの概略図および配置を提供するために、市販のソフトウェアツールを用いて、デコーダ回路７０５のVerilogまたは他のＨＤＬ記述を統合することができる。
【００６０】
例示的なデコーダ回路７０５は、シンボル要求カウントシーケンスＳＲＣ（ｎ）を生成し、このシーケンスは、波形Ｖ（ＣＮＶの）タイミングの立上りエッジで更新される。各更新ごと（シーケンスインデックスｎの各値ごと）に、ＳＲＣ（ｎ）の現在値および／または過去値は、複数の所定のルールに従って評価される。各ルールは、例えば、満たされる場合、（真）１というバイナリ出力を生成し、満たされない場合、０（偽）というバイナリ出力を生成する。したがって、ルールを設けて、ＳＲＣ（ｎ）の真または偽を検査することができる。ルールは、シーケンスインデックスｎの現在（瞬時）値の相対位置で、ＳＲＣ（ｎ）の任意個数の値を評価（検査、比較）することができる。例えば、ＳＲＣ（ｎ−８）は、ＳＲＣ（ｎ）の第１相対位置であって、ＳＲＣ（ｎ）の第２相対位置ＳＲＣ（ｎ−７）に連続している。したがって、ルールは、ＳＲＣ（ｎ）のシーケンス歴、例えばＳＲＣ（ｎ）の１０個の最新値に適用された検査であってもよい。回路７０５の各ルールは、回路６１０の特性を介して、Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）の所定のタイミングパターンを表している。構成コードＣＣは、（パワーオンリセットイベントにおいて、デフォルト値から始まって）最後に満たされたルールのインデックス（ポイント）を提供する。
【００６１】
例示的な実施形態は、デコーダ回路７０５に２つのルールを付与することができる。（ＳＲＣ（ｎ−３）＝４）且つ（ＳＲＣ（ｎ−２）＝４）且つ（ＳＲＣ（ｎ−１）＝４）且つ（ＳＲＣ（ｎ）＝２）に限り、例示的な第１ルール（ルール１）は、満たされる。（ＳＲＣ（ｎ−３）＝４）且つ（ＳＲＣ（ｎ−２）＝４）且つ（ＳＲＣ（ｎ−１）＝３）且つ（ＳＲＣ（ｎ）＝３）に限り、例示的な第２ルール（ルール２）は、満たされる。図５の例示的なタイミング図を再び参照して、ＳＲＣ（ｎ）が［４，４，４，２］の周期延長であることを前提とする。ルール１は、時間間隔［Ｔ（７）；Ｔ（８）］で満たされ、ｋが整数である場合、すべての時間間隔［Ｔ（４・ｋ−１）；Ｔ（４・ｋ）で周期延長する。この例において、ルール２が満たされることはない。ルール１が最後に満たされたため、構成コードＣＣは、ルール１に指向する。ルール１が満たされる時間間隔は、波形ＷＩ（ｔ）およびＷＯ（ｔ）を同期するために使用することができる位相特性を表す。したがって、外部回路は、時々、いくつかの所定ルールのうち１つを満たすタイミングパターンで、タイミング波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）を適用することができる。
【００６２】
ルールが満たされるときの時間間隔は、選択された位相特性に対応することができる。ルールが満たされたときに応じて、選択された信号処理および／またはコードの境界を同期することができる。最後に満たされたルールのインデックスは、選択された信号処理に対応することができる。例えば、ルール１は、ＳＲＲ＝４で動作する一次ＳＩＮＣ間引きフィルタを選択することができる。ルール２は、ＳＲＲ＝４で動作する２段間引きフィルタを選択することができる。２段間引きフィルタは、信号帯域において実質的に平坦な周波数応答を提供する２つの１／２間引きハーフバンドフィルタを含むことができる。
【００６３】
デコーダ回路７０５は、タイミング波形ＳＹＮＣ（ｔ）で表される単一ビットの同期シーケンスＳＹＮＣ（ｎ）を生成する。タイミング波形ＳＹＮＣ（ｔ）は、Ｖ（ＣＮＶ）の
（立上りエッジ反対側の）立下りエッジで更新される。ＳＹＮＣ（ｎ）は、選択された位相特性およびサンプリングレート比を表す。ＷＯタイミング波形（ｔ）は、ブール論理演算（ＡＮＤ）に従って、適用されたタイミング波形Ｖ（ＣＮＶ）および同期波形ＳＹＮＣ（ｔ）を合併することによって取得される。タイミング波形ＷＩ（ｔ）は、別のブール論理演算（Ｘ＝Ｘ）に従って、Ｖ（ＣＮＶ）の論理レベルをバッファーリングすることによって取得される。したがって、ＳＹＮＣ（ｎ）が真であるときに、Ｖ（ＣＮＶ）のローハイローパルスは、タイミング波形ＷＯ（ｔ）に含まれる。デコーダ回路７０５は、Ｖ（ＣＮＶ）のローハイローパルスを選択的にタイミング波形（ｔ）ＷＯに含むまたはスキップするように、同期シーケンスＳＹＮＣ（ｎ）を生成する。同期シーケンスＳＹＮＣ（ｎ）は、選択されたサンプリングレート比に対応する周期で循環してもよい。ＳＹＮＣ（ｎ）＝．．．、０、０、１、０、０、０、１、０、０、０、１、０、．．．は、ＳＲＲ＝４の例である。ＳＹＮＣ（ｎ）が１（真）であるときのシーケンスインデックス値ｎは、選択された位相特性であってもよい。Ｖ（ＣＮＶ）のすべてのローハイローパルスは、タイミング波形ＷＩ（ｔ）に含まれる。図８は、例示的な同期波形ＳＹＮＣ（ｔ）を含む図５に基づいた例示的なタイミング図を示す図である。
【００６４】
ＳＹＮＣ（ｎ）は、ルールがルールに特定の時間オフセット（相対位置）で満たされたときに真になる。図８は、例示的なルール１および２が満たされた時間を示すシーケンスＲ１（ｎ）およびＲ２（ｎ）を表す波形Ｒ１（ｔ）およびＲ２（ｔ）を含む例示的なタイミング図を示す。例示的な同期波形ＳＹＮＣ（ｔ）は、３つのサンプルのルール１に特定の遅延に対応する。ルール１は、実質的に同等の例示的なルール３で置換されてもよい。ルール３は、（ＳＲＣ（ｎ−３）＝２）且つ（ＳＲＣ（ｎ−２）＝４）且つ（ＳＲＣ（ｎ−１）＝４）且つ（ＳＲＣ（ｎ）＝４）に限り、満たされる。ＳＹＮＣ（ｔ）を取得するためのルール３に特定の遅延は、ゼロサンプルである（図８を参照）。
【００６５】
図６Ｂのシンボル要求カウント回路６１０は、タイミングパターンデジタルコンバータ（ＴＰＤＣ）回路の一例である。タイミング波形によって識別される時刻（例えば、タイミング波形の遷移を示す時刻）は、ＴＰＤＣ回路がデジタルシーケンスに変換する物理量である。ＴＰＤＣ回路は、一連の数値、一連のベクトル値または他のものを表すコードシーケンスを生成することができる。ＴＰＤＣ回路は、タイミングに基づく回路を含む。タイミングに基づく回路の例として、遅延セル、位相検出器、パルス発生器、遅延ロックループ、位相ロックループ、位相積分器、固定周波数または制御発振器、ミキサ、および／またはタイムデジタルコンバータを含むが、これらに限定されない。
【００６６】
回路６１０は、一般的にさまざまなデジタル回路に使用される基本回路ブロックから構成することができるＴＰＤＣ回路の一例である。回路６１０は、複数のタイミング波形に応答するステートマシン回路として特徴付けることができる。デコーダ回路は、ＴＰＤＣ回路の特性と併用して、１つ以上のタイミング波形が所定タイミングパターンに一致するか否かを検査するためのルールを生成することができる。
【００６７】
例示的なデコーダ回路７０５（図７Ｂ）によって生成された複数のルールは、同時に２つ以上のルールが満足できないという意味で、相互に排他的である。ルールが相互に排他的であることを確実にするために、優先順位を形成してもよい。例えば、任意の上位ルールが満たされたときに、優先順位によって、任意の下位ルールが偽になる。各ルールは、所定数のサンプルのために、より低い順位のルールをブロックすることができる。以下、デコーダ回路７０５のいくつかの例示的なルールを説明する。例示的なルールは、いくつかの実施形態において、さまざまな組み合わせで生成されてもよい。例示的なルールは、単一のデコーダ回路でまとめて生成されると意図されていないため、必ずしも相互に排他的ではなくてもよい。
【００６８】
上述した例示的なルール１、２、３の各々は、特定のパターンを検査する。ルール１は、第１パターンＰ１＝［４，４，４，２］を検査し、ルール２は、第２パターンＰ２＝［４，４，３，３］を検査し、ルール３は、第３パターンＰ３＝［２，４，４，４］を検査する。この表記法では、パターンの最後の要素、例えば最後の（Ｐ１）＝２は、ＳＲＣ（ｎ）の最新値の検査に対応する。ルール１およびルール３は、位相特性を除いて実質的に同等である。パターンの長さ、例えば長さ（Ｐ１）＝４は、ルールによって評価されているＳＲＣ（ｎ）の履歴の長さに対応する。所定長さを有する特定の所定パターンは、特異パターンとして呼ばれることがある。
【００６９】
例示的なルール４、５、６、７、８、９、１０、１１は、特異パターンＰ４＝［３，３，３，２，２，２，３，０］、Ｐ５＝［３，３，３，２，２，３，２，０］、Ｐ６＝［３，３，３，２，３，２，２，０］、Ｐ７＝［３，３，３，２，３，３，１，０］、Ｐ８＝［３，３，３，３，２，２，２，０］、Ｐ９＝［３，３，３，３，２，３，１，０］、Ｐ１０＝［３，３，３，３，３，２，１，０］、Ｐ１１＝［３，３，３，３，３，３，０，０］を検査することができる。ルール４〜１１は、位相特性のほかに、異なるものである（パターンの周期延長が異なる）。一例において、ルール４〜１１の各々は、サンプリングレート比８で動作する異なる所定の間引きフィルタを選択することができる。別の例において、ルール４〜１１の各々は、信号帯域において異なる周波数応答を選択することができる。別の例において、ルール４〜１１の各々は、異なる信号帯域を選択することができる。選択可能な信号帯域は、出力サンプリングレート比Ｏ（ｋ）に対して、第２またはそれ以上のナイキスト帯域（second-or-higher Nyquist zone）内の周波数を含むことが
できる。別の例において、ルール４〜１１の各々は、異なるサンプリングレート比、例えば８、１２、１６、２４、３２、４８、６４、１２８を選択することができる。
【００７０】
ルール４〜１１の各々は、単一の所定の特異パターンを検査する。このような特定のルールによって、外部回路は、いくつかの（潜在的に多数の）所定の信号処理のうち、特定のサンプリングレート比で動作する１つの信号処理を容易に選択することができる。異なるルールは、選択された信号処理のために、異なる位相特性およびサンプリングレート比を選択することができる。異なるルールが比較的多くなると、信号処理の種類の選択、選択された種類の信号処理のサンプリングレート比の選択、選択された種類の信号処理の位相特性の選択、およびデジタルシリアルインターフェイス回路の位相特性の選択を各々容易にすることができる。デジタルシリアルインターフェイス回路の位相特性を選択された信号処理の位相特性に関連付ける必要がない。
【００７１】
他の例示的なルールは、特異的ではなく、一般的であってもよい。例えば、一般的なルールは、ＳＲＣ（ｎ）の履歴が多くの所定パターンのいずれかと一致する場合、満たされる。一般的なルールは、必要に応じて、低シンボルレートで通信する自由度（例えば、有限資源を有する外部回路は、高シンボルレートで通信することができ可能性がある）、または可能な限りおよび好適の場合、より高いシンボルレートで通信する自由度を外部回路に与えることができる。いくつかの実施形態において、デジタルシリアルインターフェイス回路は、周知のチェーン型構成を有する１つ以上の外部デジタルシリアルインターフェイス回路とカスケード接続することができる。一般的なルールを設けることによって、出力サンプリングレート比の各期間のために（例えば、チェーン型構成に対応するために）、変動する（予め定義されていない）数のシンボルを通信することができる。一般的なルールを形成することによって、実施形態に好まれるまたは必要とされ得るさまざまな自由度に対応することができる。
【００７２】
例示的なルール１２は、ＳＲＣ（ｎ）≧Ｑを検査する（Ｑは、所定の数値である）。一例において、ルール１２は、サンプリングレート比ＳＲＲ＝１で動作する所定の信号処理を選択することができる。例えば、ルール１２は、ローパスフィルタ処理を選択すること
ができる。ルール１２は、ＳＲＣ（ｎ）＝Ｑ、ＳＲＣ（ｎ）＝Ｑ＋１またはＳＲＣ（ｎ）＝Ｑ＋２などの場合に満たされるため、一般的なパターンを検査する。ルール１２は、長さ１を有する履歴シーケンスＳＲＣ（ｎ）を評価する。
【００７３】
例示的なルール１３は、一般的なパターンＰ１３＝［Ｑ１，Ｑ２］（Ｑ１＞Ｑ２）を検査する。出力サンプリングレート比の期間中に、任意数のシンボルを通信することができる。差分値Ｑ１２＝Ｑ１−Ｑ２に応じて、信号処理を選択することができる。所定の差分値Ｑ１２は、ルール１３の分岐ルールに対応することができる。例えば、ルール１３−８は、Ｑ１２＝８場合のルール１３に対応しており、ルール１３−１６は、Ｑ１２＝１６場合のルール１３に対応する。ルール１３は、長さ２を有する履歴シーケンスＳＲＣ（ｎ）を評価する。ルール１３によって選択された信号処理のサンプリングレート比は、ＳＲＲ＝２であってもよい。例えば、ＳＲＣ（ｎ）＝．．．、１６、８、１６、８、１６、８、．．．の場合、ルール１３−８に従って、ＳＲＲ＝２に対応する一次ＳＩＮＣ間引きフィルタを選択することができる。別のシーケンスＳＲＣ（ｎ）＝．．．、２４、１６、２４、１６、２４、１６、．．．の場合、同様にルール１３−８に従って、ＳＲＲ＝２に対応する一次ＳＩＮＣ間引きフィルタを選択することができる。別のシーケンスＳＲＣ（ｎ）＝．．．、２４、８、２４、８、２４、８、．．．の場合、ルール１３−１６に従って、ＳＲＲ＝２に対応する信号帯域において実質的に平坦な周波数応答を提供するハーフバンド間引きフィルタを選択することができる。
【００７４】
例示的なルール１４は、一般的なパターンＰ１４＝［Ｑ１，Ｑ２，０］（Ｑ１＞０）を検査する。Ｑ２の値は、ＳＲＲ＝３に対応する所定の信号処理を選択することができる。代替的にまたは組み合わせて、Ｑ２は、例えばＳＲＲ＝Ｑ２のサンプリングレート比を選択することができる。したがって、複数のルール（ルール１４−Ｑ２）は、ルール１４から分岐することができる。所定の最後コード（Ｐ１４）＝０は、シリアルインターフェイスの無活動を示すことができる。別の最初コード（Ｐ１４）＝Ｑ１＞０は、シリアルインターフェイスの活動を示すことができる。無活動に活動からの移行は、信号処理および／またはシリアルインターフェイスを介して通信したコードの境界を同期するための位相特性示すことができる。
【００７５】
例示的なルール１５は、所定の最大長さまでの可変長さ、例えば百万サンプル以上の可変長さを有する複数の一般的なパターンを検査する。例示的なルール１５は、イベントシーケンスに、例えばＥ（ｎ）＝（ＳＲＣ（ｎ−１）＜ＳＲＣ（ｎ））に基づくことができる。例示的な分岐ルール１５−Ｌは、すべての整数値０＜ｐ＜Ｌに対して非イベント、すなわち、Ｅ（ｎ−ｐ）＝０によって離間された２つのイベント（Ｅ（ｎ−Ｌ）＝１）と（Ｅ（ｎ）＝１）との間隔Ｌに対応することができる。間隔Ｌは、カウントすることによって決定されてもよい。間隔Ｌは、選択されたサンプリングレート比ＳＲＲ＝Ｌに対応することができる。一例において、選択された信号処理は、ＳＲＲ＝Ｌに対応してもよい。別の例において、各分岐ルール１５−Ｌは、ＳＲＣ（ｎ）の１つ以上の特定値に応じて、いくつかの所定の信号処理から、特定のＳＲＲ＝Ｌに対応する１つの信号処理を選択する再分岐ルールを有してもよい。例えば、イベントＥ（ｎ）＝１でのＳＲＣ（ｎ）＝Ｑの値Ｑは、所定種類の信号処理（ルール１５−Ｌ−Ｑ）を選択し、イベントシーケンスＥ（ｎ）および同期シーケンスＳＹＮＣ（ｎ）を比較することができる。
【００７６】
例示的なルール１６は、異なる定義のイベントシーケンスＥ（ｎ）＝（（ＳＲＣ（ｎ−１）＝０）および（ＳＲＣ（ｎ）＞０））を提供することを除いて、ルール１５と同様であってもよい。イベントは、シリアルインターフェイスの無活動から活動への遷移を示すことができる。ルール１６は、ルール１６から分岐したルールを実質的に自由に提供することができる。例えば、（すべてのｎに対して、ＳＲＣ（ｎ）≦２）最大シンボルレートを低く保つための潜在的な必要性に適応するように、多くの分枝ルールを提供することが
できる。
【００７７】
例示的なルール１７は、異なる定義のＥ（ｎ）＝（（（ＳＲＣ（ｎ−１）＝０）および（ＳＲＣ（ｎ）＞０））または（ＳＲＣ（ｎ）＞Ｑ））（Ｑは、所定値である）を提供することを除いて、ルール１５と同様であってもよい。ルール１７は、１を含む任意の正整数Ｌで、２つのイベント（Ｅ（ｎ−Ｌ）＝１）および（Ｅ（ｎ）＝１）を離間することができる。したがって、ルール１７を用いて、１以上のサンプリングレート比ＳＲＲ＝Ｌを選択することができる。
【００７８】
ルールによって検査されるパターン／履歴の長さは、ルールによって選択された信号処理のサンプリングレート比に等しくなる必要がない。例えば、ルール１４は、ＳＲＲ＝８に対応する信号処理を選択してもよく、ルール１４を満たす例示的なシンボル要求カウントシーケンスは、ＳＲＣ（ｎ）＝．．．，０，０，８，８，０，０，０，０，０，０，８，８，０，０，０，．．．であってもよい。一例において、Ｉ（ｎ）の入力サンプリングレートまたはＯ（ｋ）の出力サンプリングレートを含む（これらに限定されない）任意のサンプリングレートで、例示的なデコーダ回路をクロックすることができる。別の例において、例示的なデコーダ回路は、異なるサンプリングレートでクロックされる複数のデコーダ回路を備えてもよい。異なるデコーダ回路の各々は、対応するサンプリングレートでコードシーケンスを生成する異なるＴＰＤＣ回路に連結されてもよい。
【００７９】
１つ以上のタイミング波形のパターンは、タイミングパターンデジタルコンバータ（ＴＰＤＣ）回路によって１つ以上のタイミング波形から取得したパターン識別コードシーケンスに対して、定義されることができる。デコーダ回路は、パターン識別コードシーケンスを検査するための所定の第１ルールを提供することによって、１つ以上のタイミング波形がＴＰＤＣ回路および第１ルールによって規定された所定の第１タイミングパターンと一致するか否かを判定することができる。当業者なら分かるように、タイミングパターンを規定するためのＴＰＤＣ回路およびルールを提供することによって、信号処理アプリケーションのほぼすべての需要または好みに適応することができる。可能な変形例の個数は、実質的に無制限である。
【００８０】
パターン識別シーケンス内のコードは、周知の暗号化方式に従って、整数値を表すことができる。より一般的には、整数値は、実質的に任意種類の暗号化コードに割り当てることができる。例示的なルール１〜１７は、整数値を表す任意のコードに適用されることができる。別の方法として、必ずしもコードに数値を割り当てることなく、（例示的なルール１〜１７含むがこれらに限定されない）ルールを定義し、所定優先順序のコードに適用することができる。例えば、複数の任意種類の可能なコード（識別可能なシンボル順列）を所定の優先順位に順位付けすることができ、所定の優先順位に従って、２つのコードを比較する検査を行うことができる。検査（ＳＲＣ（ｎ−１）＜ＳＲＣ（ｎ））は、所定の優先順位に従って、第１コードＳＲＣ（ｎ−１）および第２コードＳＲＣ（ｎ）の順位を比較することができる。符号Ｘに対してコードＳＲＣ（ｎ）の等価性の検査、すなわち（ＳＲＣ（ｎ）＝Ｘ）は、ＳＲＣ（ｎ）がコードＸから識別できるか否かを判定する。コードＸは、所定のコードであってもよく、シーケンスＳＲＣ（ｎ）の相対的な位置に位置するコードＳＲＣ（ｎ−ｑ）であってもよい。コードは、シリアルインターフェイスの活動または無活動などの特性を示すことができる。
【００８１】
いくつかの実施形態の構成（例えば、構成コードＣＣ）は、実質的に定数であってもよく、１つの構成から別の構成に移行する特性は、重要ではなくてもよい。他の実施形態は、比較的頻繁に信号処理を再構成する用途に使用することができる。信号処理は、サンプリングレートの期間を超える記憶要素（例えば、インパルス応答）を有してもよい。例示的な実施形態において、外部回路が新規構成を選択する場合に、構成可能な信号処理コア
回路をリセットしてもよい。例えば、図７Ａを参照して、構成コードＣＣおよび／またはＷＩ（ｔ）またはＷＯ（ｔ）の位相特性が変化する場合または変化する時に、回路７０４は、リセットパルス（図示せず）を回路７０３に提供することができる。
【００８２】
図９は、各出力値Ｏ（ｋ）に対して自主的に構成することができる構成可能な信号処理回路９００の一例を示す図である。各値Ｏ（ｋ）は、入力値Ｉ（ｎ）の構成特異数値Ｌから取得される。構成特異のサンプリングレート比ＳＲＲ（ｋ）＝Ｌは、シーケンスインデックスｋの単一値に対して、Ｏ（ｋ）を特徴付けることができる。例えば、第１出力値Ｏ（１）＝（Ｉ（１）＋Ｉ（２））／２であってもよい。連続する第２出力値Ｏ（２）＝Ｉ（３）であってもよい。連続する第３出力値Ｏ（３）＝（Ｉ（４）＋Ｉ（５）＋Ｉ（６）＋Ｉ（７））／４であってもよい。連続する第４出力値Ｏ（４）＝（Ｉ（８）＋Ｉ（９）＋Ｉ（１０））／４であってもよい。連続する第５出力値Ｏ（５）＝Ｉ（１１）であってもよい。以下同様。対応するサンプリングレート比のシーケンスは、ＳＲＲ（ｋ）＝２，１，４，３，１．．．である。各出力値Ｏ（ｋ）は、ＳＲＲ（ｋ）個の過去最近の入力値Ｉ（ｎ）のスケーリング平均値である。これは、出力値Ｏ（ｋ）が複数の入力値Ｉ（ｎ）の加重和であるＦＩＲ型間引きフィルタ演算の一例である。
【００８３】
スケーリング係数は、ＳＲＲ（ｋ）以上の２の最小累乗であってもよい。例えば、Ｏ（４）＝（Ｉ（８）＋Ｉ（９）＋Ｉ（１０））／３ではなく、Ｏ（４）＝（Ｉ（８）＋Ｉ（９）＋Ｉ（１０））／４である。回路９００は、自己構成および自己同期回路であり、フレキシブルＳＩＮＣ  ＡＤＣ回路と呼ばれることがある。具体的には、一次ＳＩＮＣ間引きフィルタ処理の長さＳＲＲ（ｋ）は、外部回路（図示せず）により適用された波形Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）のタイミングパターンに対応する。また、一次ＳＩＮＣ間引きフィルタ処理の位相特性は、Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）のタイミングパターンに対応する。さらに、シリアル端子ＳＤＯを介して出力されたコードの境界も、Ｖ（ＣＮＶ）およびＶ（ＳＣＯ）のタイミングパターンに対応する。
【００８４】
ＡＤＣ回路９０１は、図７ＡのＡＤＣ回路４０１Ｂと同様または同一であってもよい。ＡＤＣ回路９０１は、タイミング波形ＢＵＳＹ（ｔ）を生成する。タイミング波形Ｖ（ＣＮＶ）の立上りエッジは、ＡＤＣ  ９０１の変換処理およびＢＵＳＹ（ｔ）のロー状態（論理０）からハイ状態（論理１）への移行を始動する。ＢＵＳＹ（ｔ）は、変換処理中にハイ状態のままに維持され、変換が最大変換時間内に完了した後、ロー状態に復帰する。変換処理は、ＢＵＳＹ（ｔ）がロー状態に戻ったときに、ＢＵＳＹ（ｔ）の立下りで読み込み可能な暗号化数値Ｉ（ｎ）を生成する。リニアテクノロジー社（Linear Technology Inc.）によって製造および販売されている市販製品ＬＴＣ２３７８−２０は、変換処理が進行中であることおよびデジタル値の用意ができたことを示すタイミング波形ＢＵＳＹ（ｔ）を出力するＡＤＣ回路の一例である。ＬＴＣ２３７８−２０は、データシートを利用可能である。このデータシートは、ＡＤＣ回路のタイミング特性を一例として、参照により本明細書に組み込まれる。例えば、ＡＤＣ  ９０１は、Ｖ（ＣＮＶ）の立上りエッジからＢＵＳＹ（ｔ）の立下りエッジまでの最大時間を特徴付けることができる最大変換時間を有することが知られている。
【００８５】
ラッチ回路９０２は、ＢＵＳＹ（ｔ）の立上りエッジでクロックされる。ラッチ回路９０２および加算回路９０３は、併用することによって、リセットイベント後のシーケンスＩ（ｎ）に対して積分演算を提供する。ラッチ回路９０２は、ワンショット回路９１０によって生成された波形ＲＳＴ（ｔ）のハイ状態でリセットされる。ワンショット回路９１０は、イベントシーケンスＥ（ｎ）が真であるときに、ＢＵＳＹ（ｔ）の立上りエッジで（またはその直後に）ローハイローパルスを生成する。リセット波形ＲＳＴ（ｔ）は、構成可能な信号処理コア回路９１３を同期するための構成同期回路９０４によって生成される。加算回路９０３は、合計値シーケンスＳＩ（ｎ）を出力する。ＳＩ（ｎ）の各値は、
直近のリセットイベント後、ＡＤＣ  ９０１によって提供されたＩ（ｎ）値の合計である。
【００８６】
図１０は、回路９００の例示的なタイミング図を示している。ラッチ回路９０２がｎ＝２およびｎ＝７でゼロにリセットされるため、ＳＸ（２）＝０およびＳＸ（７）＝０。ＡＤＣ  ９０１は、一連の例示的な値Ｉ（１）＝１２、Ｉ（２）＝１２５、Ｉ（３）＝３２、Ｉ（４）＝−６７、Ｉ（５）＝−９、Ｉ（６）＝２７、およびＩ（７）＝４２を生成することができる。ラッチ回路９０２をリセットしない場合、関係式ＳＩ（ｎ）＝ＳＸ（ｎ）＋Ｉ（ｎ）およびＳＸ（ｎ）＝ＳＩ（ｎ−１）は、再帰的である。この例において、ＳＩ（２）＝ＳＸ（２）＋Ｉ（２）＝Ｉ（２）＝１２５、ＳＩ（３）＝ＳＩ（２）＋Ｉ（３）＝１５７、ＳＩ（４）＝ＳＩ（３）＋Ｉ（４）＝９０、ＳＩ（５）＝ＳＩ（４）＋Ｉ（５）＝８１、および、ＳＩ（６）＝ＳＩ（５）＋Ｉ（６）＝１０８。ｎ＝７でラッチ回路９０２をリセットすることによって、ＳＸ（７）＝０、次の値ＳＩ（７）＝ＳＸ（７）＋Ｉ（７）＝Ｉ（７）＝４２。回路９０２および９０３によって提供された積分（第１次ＳＩＮＣ）演算の境界（位相特性）は、構成同期回路９０４によって波形ＲＳＴ（ｔ）を介して生成されたリセットイベントによって選択される。したがって、回路９０４は、フレキシブルＳＩＮＣ  ＡＤＣ回路９００の信号処理を同期する。
【００８７】
カウンタ回路９０５は、波形ＲＳＴ（ｔ）のハイ状態によって、１にリセットされる。カウンタ回路９０５は、一連の数値Ｌ（ｎ）を表すコートシーケンスを生成する。数値Ｌ（ｎ）は、合計値ＳＩ（ｎ）に含まれる値Ｉ（ｎ）の個数を表すＢＵＳＹ（ｔ）の立上りエッジのカウント数である。図１０の例示的なタイミング図を参照する。
【００８８】
スケーリング回路９０６は、Ｌ（ｎ）の所定関数であるスケーリング係数Ｆ（ｎ）で、合計値シーケンスＳＩ（ｎ）の各々の値をスケーリングする（例えば、除算する）。例えば、ＩＯ（ｎ）＝ＳＩ（ｎ）／Ｆ（ｎ）。スケーリング回路９０６は、例えば、２の累乗であるスケーリング係数Ｆ（ｎ）で、ＳＩ（ｎ）の値をスケーリングするマルチプレクサ回路であってもよい。例えば、Ｌ（ｎ）＝１の場合、スケーリング係数Ｆ（ｎ）の第１値が、１である。Ｌ（ｎ）＝２の場合、スケーリング係数Ｆ（ｎ）の第２値が、２である。Ｌ（ｎ）＝３または４の場合、スケーリング係数Ｆ（ｎ）の第３値が、４である。Ｌ（ｎ）＝５、６、７または８の場合、スケーリング係数Ｆ（ｎ）の第４値が、８である。Ｌ（ｎ）＝９、１０、１１、１２、１３、１４、１５または１６の場合、スケーリング係数Ｆ（ｎ）の第５値が、１６である。以下同様。
【００８９】
カウンタ回路９０５は、シーケンスインデックスｎの各値の試験的なサンプリングレート比を示す試験的な構成コードＣＣ＝Ｌ（ｎ）を生成する例示的なステートマシン回路である。シーケンスインデックスｋの値ｋ１のＯ（ｋ）として出力するようにＩＯ（ｎ）の値を選択する場合、構成コードＣＣ＝ＳＲＲ（ｋ）の実際値（選択値）は、シーケンスインデックスｎの値ｎ１に依存する。この例において、ＣＣ＝ＳＲＲ（ｋ１）＝Ｌ（ｎ１）、Ｏ（ｋ１）＝ＩＯ（ｎ１）。シーケンスインデックスｎの値ｎ１は、シリアルインターフェイス（端子ＳＤＯ）を介して出力されるシンボル（ビット）を要求するタイミング波形Ｖ（ＳＣＯ）のタイミングパターンに従って選択される。図１０を参照して、例示的な構成コードＣＣ＝Ｌ（６）＝５は、ｎ＝６の時間間隔に適用され、ｎ１＝６の出力値Ｏ（ｋ１）＝ＩＯ（ｎ１）を要求するＶ（ＳＣＯ）の立上りエッジで選択される。スケーリング係数Ｆ（ｎ１）＝８は、Ｌ（ｎ１）＝５以上の２の最小累乗であってもよい。この例において、選択された構成の出力値Ｏ（ｋ１）は、ＩＯ（ｎ１）＝ＳＩ（ｎ１）／Ｆ（ｎ１）＝１０８／８であり、ＳＩ（ｎ１）＝１０８は、｛２，３，４，５，６｝内のｎに対して、選択された数Ｌ（ｎ１）＝５の値Ｉ（ｎ）の合計である。したがって、回路９０４によって生成された構成コードＣＣ＝Ｌ（ｎ１）は、シリアルインターフェイス（端子ＳＤＯ）を介して出力されるシンボルを要求するＢＵＳＹ（ｔ）およびＶ（ＳＣＯ）のタイミ
ングパターンに対応する。ステートマシン回路（カウンタ９０５）は、信号処理回路９００が出力値Ｏ（ｋ１）＝ＩＯ（ｎ１）の要求の受信に応じて、すなわちＶ（ＳＣＯ）の立上りエッジで、所定の状態Ｌ（ｎ１＋１）＝１に遷移する。
【００９０】
パラレルロードシフトレジスタ９０７は、デジタルシリアルインターフェイス回路として動作することができる。シーケンスインデックスｎの選択値ｎ１のＩＯ（ｎ）の値ＩＯ（ｎ１）を表す複数のビットは、波形ＬＯＡＤ（ｔ）のハイ状態で、同時に（並列に）シフトレジスタ９０７にロードされる。タイミング波形Ｖ（ＳＣＯ）の立上りエッジは、シフトレジスタ９０７内のビットを端子ＳＤＯに向かう所定の方向に沿ってシフトする。したがって、ｎ＝ｎ１の場合にＬＯＡＤ（ｔ）のハイ状態でシフトレジスタ９０７にロードされる数値Ｏ（ｋ１）＝ＩＯ（ｎ１）を表すコードは、コードを要求するリクエスト（Ｖ（ＳＣＯ）の複数の立上りエッジ）に応じて、端子ＳＤＯを介して、波形Ｖ（ＳＤＯ）として連続的に出力されることができる。例示的な実施形態において、シフトレジスタ９０７のシリアルシフト入力を端子ＣＨＡＩＮに連結することができる。これによって、シフトレジスタ９０７は、外部シフトレジスタを備えるチェイン型構成で動作することができる。別の例示的な実施形態において、例示的な端子ＣＨＡＩＮを設けない。
【００９１】
例示的な構成同期回路９０４は、タイミングパターンデジタルコンバータ（ＴＰＤＣ）回路９０８と、デコーダ回路９０９と、カウンタ回路９０５と、ワンショットパルス発生回路９１０とを含む。ＴＰＤＣ回路９０８は、カウンタ回路９１１と、ラッチ回路９１２とを含む。カウンタ回路９１１は、ＢＵＳＹ（ｔ）がハイであるときに、ゼロにリセットされる。フレキシブルＳＩＮＣ  ＡＤＣ回路９００は、Ｖ（ＣＮＶ）の立上りエッジを適用する前後の特定の期間に、Ｖ（ＳＣＯ）の立上りエッジの適用を禁止するタイミング仕様を生成することができる。よって、ＢＵＳＹ（ｔ）がハイであるときおよびカウンタ９１１がリセットされているときに、タイミング仕様は、（仕様に従って）Ｖ（ＳＣＯ）の立上りエッジを防止することができる。ＢＵＳＹ（ｔ）がローであるときに回路９１１によってカウントされたＶ（ＳＣＯ）の立上りエッジの個数ＳＲＣ（ｎ）は、カウンタ９１１回路をリセットする前に、ＢＵＳＹ（ｔ）の各立上りエッジでラッチ９１２回路にロードされる。デコーダ回路９０９は、ＢＵＳＹ（ｔ）によってクロックされるステートマシン回路であってもよい。カウンタ回路９０５は、デコーダ回路９０９とは別の回路として示されているが、デコーダ回路９０９の一部としてみなすことができる。イベントシーケンスＥ（ｎ）＝（（（ＳＲＣ（ｎ−１）＝０）および（ＳＲＣ（ｎ）＞０））または（ＳＲＣ（ｎ）＞Ｑ））は、上述した例示的なルール１７に従って、所定の数値Ｑ、例えばＱ＝１９のために、定義されてもよい。
【００９２】
図１０の例示的なタイミング図は、説明したように回路９０２および９０５をリセットするｎ＝２およびｎ＝７で生じるイベントを示す。ｎ＝７の場合、ＳＲＣ（７）＝４＞０およびＳＲＣ（６）＝０のため、イベントが生じる。デコーダ回路９０９は、さらに、読み出し動作の完了時間を指示するロードイネーブルシーケンスＬＤＥ（ｎ）＝（（ＳＲＣ（ｎ）＝０）または（ＳＲＣ（ｎ）＞Ｑ））を生成する。ワンショット回路９１０は、ｎ＝５およびｎ＝６の場合にＩＯ（ｎ）をシフトレジスタ９０７にロードするＬＤＥ（ｎ）＝１のときに、ＢＵＳＹ（ｔ）の立下りエッジでローハイローパルスＬＯＡＤ（ｔ）を生成する。値ＩＯ（６）は、シフトレジスタ９０７内の過去（まだ出力されていない）値ＩＯ（５）を上書きする。デジタルシリアル通信トランザクションの間に、ＬＤＥ（ｎ）がローである場合に、シフトレジスタ９０７に値をロードするプロセスが無効される。デジタルシリアル通信トランザクションは、１つ以上のビットが要求される場合（ＳＲＣ（ｎ）＞０））に開始し、シリアルインターフェイスが無活動になるとき（ＳＲＣ（ｎ）＝０）にまたはＩ（ｎ）の１サンプリング周期中に所定の最小数のビットが要求される場合（ＳＲＣ（ｎ）＞Ｑ）に、完了する。デジタルシリアル通信トランザクションは、（ＳＲＣ（ｎ）＞Ｑ）の場合に開始し、１周期以内に完了することができる。その後、フレキシブ
ルＳＩＮＣ  ＡＤＣ回路９００は、ナイキスト型ＡＤＣとして動作し、Ｖ（ＳＤＯ）を介して各変換結果Ｏ（ｋ）＝Ｉ（ｎ）を個別に出力する。
【００９３】
フレキシブルＳＩＮＣ  ＡＤＣ回路９００は、１つのデジタルシリアル通信トランザクション中に端子ＳＤＯを介して出力されたシンボル（ビット）の個数を超えるサンプリングレート比で、動作することができる。シンボル要求カウントシーケンスＳＲＣ（ｎ）は、２つのみの異なる数値、すなわち０および１からなることができる。これにより、シリアルインターフェイス（端子ＳＤＯ）を介して出力されるシンボルの最大レートは、入力サンプリングレートに等しくなる。低コストおよび／または低電力の外部回路が高シンボルレートで通信できない場合に、比較的低い最大シンボルレートは、有利であり得る。例えば、マイクロコントローラ（外部回路）は、毎秒１００万ビットの最大シンボルレートで動作するように、制限される場合がある。この時、毎秒１００万サンプルの入力サンプリングレート比でＶ（ＡＩＮ，ＶＳＳ）をサンプリングするように、ＡＤＣ回路９０１を構成することができる。Ｉ（ｎ）の各数値は、２０ビットのコードで表示されてもよい。フレキシブルＳＩＮＣ  ＡＤＣ回路９００は、定数のサンプリングレート比３２：１で動作することができる。Ｏ（ｋ）の各数値は、２４ビットのコードで表示されてもよい。１マイクロ秒の間隔で離間した２４個の連続ビットリクエストに応じて、各コードを２４ビットのブロックに出力することができる。これによって、瞬間シンボルレートを（必要に応じて）最大毎秒１００万ビットに制限する。
【００９４】
図９のフレキシブルＳＩＮＣ  ＡＤＣ回路９００の構造は、図７Ａおよび７Ｂの構成可能な信号処理回路７００の構造と同様である。例えば、ＴＰＤＣ回路９０８は、図７Ｂのシンボル要求カウント回路６１０に相当する。デコーダ回路９０９およびカウンタ回路９０５は、図７Ｂのデコーダ回路７０５に相当する。ワンショットパルス発生回路９１０は、図７Ｂの回路７０６に相当する。しかしながら、いくつかの相違点もある。他の実施形態は、本明細書に記載の例示的な実施形態の態様および特徴と異なる可能性がある特定の態様および／または特徴を有することができる。例えば、図９の回路９１０は、図７Ａおよび７ＢのＷＯ（ｔ）波形に相当する２つの波形ＲＳＴ（ｔ）およびＬＯＡＤ（ｔ）を生成する。波形ＬＯＡＤ（ｔ）は、各値Ｏ（ｋ）に対して、シフトレジスタ９０７に１つ以上の値ＩＯ（ｎ）をロードするために、１つ以上のパルス（潜在的に数百万のパルス）を提供することができる。１つ以上のパルスは、図７Ａのデジタルシリアルインターフェイス回路４０２にＯ（ｋ）の値をロードするためのＷＯ（ｔ）の単一の立上りエッジに相当する。図９において、タイミング波形ＢＵＳＹ（ｔ）は、ＡＤＣ  ９０１により提供されたワンショット処理によって適用されたタイミング波形Ｖ（ＣＮＶ）から取得される。図７Ｂにおいて、ＷＩ（ｔ）は、Ｖ（ＣＮＶ）をバッファーリングすることによって取得される。Ｖ（ＣＮＶ）のバッファーリングは、ＷＩ（ｔ）とＶ（ＣＮＶ）との直結に相当する。
【００９５】
例示的な実施形態のフレキシブルＳＩＮＣ  ＡＤＣ回路９００は、多くの方法で変更されてもよい。例えば、ラッチ回路９１２は、デコーダ回路９０９内に含まれるように移動されてもよく、完全に取外されてもよい。いくつかの実施形態において、ＳＲＣ（ｎ）は、ＢＵＳＹ（ｔ）の立上りエッジで評価される（サンプリングされる）コードシーケンスを表すことができる。ＳＲＣ（ｎ）のコードを表す波形は、サンプリングされている時間を含む短い期間を除いて、安定しなくてもよい。いくつかの実施形態において、カウンタ回路９１１は、ＢＵＳＹ（ｔ）のハイ状態でリセットされるではなく、ＢＵＳＹ（ｔ）の立上りエッジまたは立下りエッジでリセットされてもよい。
【００９６】
リセットイベントは、ステートマシン回路（例えば、カウンタ９１１）を所定の状態に遷移させることができる。ステートマシン回路は、動作に等価である複数の状態を有することができ、リセットイベントは、ステートマシン回路をいくつかの等価状態のうちいず
れか１つに遷移させることができる。複数の等価状態は、所定の状態を含む（単一）状態として総称されてもよい。
【００９７】
図９のＴＰＤＣ回路９０８は、Ｖ（ＣＮＶ）の代わりにＢＵＳＹ（ｔ）を生成することによって、図６ＢのＴＰＤＣ回路６１０によって置換されてもよい。ＴＰＤＣ回路６１０は、ＢＵＳＹ（ｔ）の立上りエッジでカウンタ回路９１１をリセットする変形構成に設けられたＴＰＤＣ回路９０８に相当する。カウンタ回路６０２は、リセットされる必要がないため、リセット可能にしなくてもよい。Ｖ（ＣＮＶ）の代わりに生成されたＢＵＳＹ（ｔ）の立上りエッジは、ＴＰＤＣ回路６１０を所定の状態（いくつかの等価状態のいずれか１つ）に遷移させることができる。よって、カウンタ回路９１１がＢＵＳＹ（ｔ）の立上りエッジでリセットされるときに、ＴＰＤＣ回路６１０の動作が、ＴＰＤＣ回路９０８の動作と同等になる。回路６０２および６０５がモジュロ型であるため、ステートマシン回路６１０の複数の状態は、その動作に相当する。図９のラッチ９１２の取り外しは、図６Ｂのラッチ６０３の取り外しに相当する。（仕様によって）シリアルインターフェイスを長時間に活動するようにすることによって、立上りエッジではなく立下りエッジで、ラッチ回路６０３および６０４をクロックするように変更することができる。
【００９８】
当業者なら分かるように、図９のカウンタ回路９０５は、（カウンタ回路９１１に関して説明した）図６Ｂと同様に実装されてもよい。ラッチ回路６０３を除き、回路６１０は、カウンタ回路９０５の所定の（リセット）状態に相当する複数の状態を有する。カウンタ回路は、固定入力値（例えば、１）に対する積分演算を提供する回路とみなすことができる。回路９０２および９０３は、共同で、ＲＳＴ（ｔ）のハイ状態でリセットされ得る積分演算を提供する。回路９０２および９０３の代わりに、（Hogenauerによって記載さ
れた）一次ＣＩＣフィルタを設けてもよい。ＲＳＴ（ｔ）のハイ状態ではなくＲＳＴ（ｔ）の立上り（または立下り）エッジでリセットするようにラッチ回路９０２を変更する場合、一次ＣＩＣフィルタは、回路９０２および９０３と同等の処理を提供することができる。一次ＣＩＣフィルタは、ＲＳＴ（ｔ）の立上り（または立下り）エッジで所定の状態（いくつかの等価状態のいずれか１つ）に遷移することができる。いずれかのエッジでリセットするようにラッチ回路９０２を構成する場合、ワンショット回路９１０を設ける必要がない。同様に、シフトレジスタ９０７のパラレルロード処理がエッジでトリガされる場合、ワンショット回路９１０を設ける必要がない。
【００９９】
例示的なルール１７に従って、例示的なデコーダ回路９０９を構成することができる。Ｑが十分大きい（無限）値である場合、ルール１７は、いくつかの実施形態において明示的なデコード回路９０９なしで生成され得る例示的なルール１６に縮退することができる。例えば、例示的なＴＰＤＣ回路は、シリアルインターフェイス上の活動を示す単一ビット、例えばＸ（ｎ）＝（ＳＲＣ（ｎ）＞０）を生成することができる。Ｘ（ｎ）を取得するためのＴＰＤＣ回路は、カウンタ９１１を置換するリセット可能な単一ビットラッチ回路（図示せず）と、Ｘ（ｎ）を出力するための単一ビットラッチ回路９１２とを備えることができる。ラッチ回路９０２およびカウンタ回路９０５は、Ｘ（ｎ）を表す波形Ｘ（ｔ）の立上りエッジでリセットされるように、変更されることができる。Ｘ（ｎ）は、シリアルインターフェイスの無活動Ｘ（ｎ−１）＝０から活動Ｘ（ｎ）＝１への遷移を示すことができる。波形Ｘ（ｔ）およびＢＵＳＹ（ｔ）を合併することによって、デジタルシリアル通信トランザクションが完了したとき（Ｘ（ｎ）＝０）のみ、シフトレジスタ９０７に値ＩＯ（ｎ）をロードするための波形ＬＯＡＤ（ｔ）を取得することができる。したがって、いくつかの実施形態において、明示的なデコーダ回路９０９を設ける必要がない。
【０１００】
したがって、フレキシブルＳＩＮＣ  ＡＤＣ回路９００を含む（これに限定されない）上述した例示的な実施形態は、多くの方法で変更することができる。
【０１０１】
いくつかの例示的な実施形態は、図４Ｂの例示的な回路４００Ｂの変形例であってもよい。これらは、アナログデジタル（Ａ／Ｄ）コンバータ回路／システムまたはＡ／Ｄ信号処理回路／システムとして特徴付けることができる。回路４００Ｂは、アナログ入力信号Ｖ（ＡＩＮ，ＶＳＳ）を受信し、シリアルインターフェイスＳＤＯを介してデジタル出力信号を生成する。他の実施形態は、アナログ信号またはデジタル信号である入力信号を受信（評価）し、アナログ信号またはデジタル信号である出力信号を提供（出力）することができる。入出力の組み合わせは、四通りがある、すなわち、アナログインアナログアウト（Ａ／Ａ）、アナログインデジタルアウト（Ａ／Ｄ）、デジタルインアナログアウト（Ｄ／Ａ）、およびデジタルインデジタルアウト（Ｄ／Ｄ）。例示的な実施形態の入力／出力特性は、Ａ／Ａ、Ａ／Ｄ、Ｄ／ＡまたはＤ／Ｄのいずれか１つであってもよい。
【０１０２】
アナログ信号は、連続時間特性（波形）、離散時間特性（サンプル値シーケンス）、または複合特性（例えば、各パルスの積分／面積または他の特性によって特徴付けられるパルスシーケンス）を有してもよい。アナログ信号は、実質的に均一、概ね均一または高度に不均一な時間軸に従って（応じて）、サンプリング、評価および／または表示されることができる。アナログ信号は、電圧、電流、電荷、磁束、電場、光強度、色、周波数、位相、温度、速度、質量、圧力、濃度、密度、厚さ、透明度、反射および／または摩擦を含むが（これらに限定されない）さまざまな物理量で特徴付けられることができる。
【０１０３】
デジタル信号は、任意種類の暗号化を組み込んだ任意コードのシーケンスであってもよい。デジタル信号は、実質的に均一、概ね均一または高度に不均一な時間軸に対応することができる。コードは、任意数のシンボルの組み合わせであってもよい。シンボルは、任意数の可能なシンボル値を有することができる。物理的システム（例えば、コンピュータ）において、シンボル値は、電圧、電流、電荷、磁束、電場、光強度、色、周波数、位相、温度、速度、質量、圧力、濃度、密度、厚さ、透明度、反射および／または摩擦を含むが（これらに限定されない）さまざまな物理量で表示されることができる。マルチシンボルコードは、パラレル形式（複数のシンボルが複数の物理量によって同時表示される）でまたはシリアル形式（第１時刻に１つ以上のシンボルが表示され、その後の第２時刻に１つ以上のシンボルが表示される）で、表示および／または通信することができる。コードをシリアル通信するインターフェイスは、一度に２つ以上のシンボルを通信するために、２つ以上の端子を含むことができる。
【０１０４】
コードシーケンスのシリアル通信は、ガルバニック絶縁の端子を介して提供することができる。例えば、比較的近距離または長距離無線で、シンボルを通信することができる。近距離無線通信は、トランスフォーマ（結合インダクタンス）またはその他を使用する磁気カップリングを含む。トランスフォーマは、印刷回路基板（ＰＣＢ）上の導電トレースとして実現されることができる。また、近距離無線通信は、印刷回路基板上で１つの導体（送信アンテナ）から他の導体（受信アンテナ）に通信を提供することができる容量カップリングを含む。無線通信は、長距離光通信または近距離光通信を含む。無線通信は、各々のコード間の境界を識別するための暗号化スキームを提供することができる。
【０１０５】
図１１は、構成可能な信号処理回路／システム１１００の一例を示している。入力インターフェイス回路１１０１は、アナログ信号またはデジタル信号である入力信号ＩＮを受信する。インターフェイス回路１１０１は、入力信号ＩＮを評価することによって、入力値シーケンスＩ（ｎ）を取得する。Ｉ（ｎ）の各値は、アナログ値であってもよく、コードであってもよい。したがって、入力インターフェイス回路１１０１の入力ＩＮ／出力Ｉ（ｎ）の特性は、Ａ／Ａ、Ａ／Ｄ、Ｄ／ＡまたはＤ／Ｄであってもよい。図４Ａの例において、入力インターフェイス回路４０１Ａは、デジタルインデジタルアウト（Ｄ／Ｄ）回路である。図４Ｂの例において、入力インターフェイス回路４０１Ｂは、一般にＡＤＣ回路として呼ばれるアナログインデジタルアウト（Ａ／Ｄ）回路である。アナログサンプリ
ング回路は、アナログインアナログアウト（Ａ／Ａ）入力インターフェイス回路の一例である。
【０１０６】
出力インターフェイス回路１１０２は、アナログ信号またはデジタル信号である出力信号ＯＵＴを提供する。インターフェイス回路１１０２は、出力値シーケンスＯ（ｋ）から出力信号ＯＵＴを取得する。Ｏ（ｋ）の各値は、アナログ値であってもよく、コードであってもよい。したがって、出力インターフェイス回路１１０２の入力Ｏ（ｋ）／出力ＯＵＴの特性は、Ａ／Ａ、Ａ／Ｄ、Ｄ／ＡまたはＤ／Ｄであってもよい。図４Ａの例において、出力インターフェイス回路４０２は、デジタルインデジタルアウト（Ｄ／Ｄ）回路である。別の例示的な実施形態において、出力インターフェイス回路１１０２は、一般的にデジタルアナログコンバータ（ＤＡＣ）回路として呼ばれるＤ／Ａ回路であってもよい。いくつかの例示的な実施形態において、出力インターフェイス回路１１０２は、離散時間信号から、連続時間アナログ信号波形ＯＵＴを取得する（当業者に周知の）いわゆる信号復元回路を含むことができる。信号復元回路は、アナログインアナログアウト（Ａ／Ａ）出力インターフェイス回路の一例である。
【０１０７】
構成可能な信号処理コア回路１１０３は、入力値シーケンスＩ（ｎ）を受信し、出力値シーケンスＯ（ｋ）を取得する。信号処理コア回路１１０３の入力／出力特性は、Ｉ（ｎ）およびＯ（ｋ）の特性に対応して、Ａ／Ａ、Ａ／Ｄ、Ｄ／ＡまたはＤ／Ｄであってもよい。一例示的な実施形態において、構成可能なスイッチキャパシタ回路は、アナログ入力シーケンスＩ（ｎ）からアナログ出力シーケンスＯ（ｋ）を取得することができる。別の例示的な実施形態において、構成可能なＡＤＣ回路は、アナログ入力シーケンスＩ（ｎ）からデジタル出力シーケンスＯ（ｋ）を取得することができる。例示的なデルタシグマＡＤＣ回路は、構成可能なサンプリングレート比および／または構成可能な周波数応答を有することができる。別の例示的な実施形態において、構成可能なＤＡＣ回路は、デジタル入力シーケンスＩ（ｎ）からアナログ出力シーケンスＯ（ｋ）を取得することができる。例示的なデルタシグマＤＡＣ回路は、構成可能なサンプリングレート比および／または構成可能な周波数応答を有することができる。別の例示的な実施形態において、構成可能なステートマシン回路は、デジタル入力シーケンスＩ（ｎ）からデジタル出力シーケンスＯ（ｋ）を取得することができる。例示的なステートマシン回路は、ＭＰ３エンコーディング、間引きフィルタリング、補間フィルタリング、およびエコーキャンセルを含む複数の選択可能なデジタル信号処理を提供することができる。図９の例において、構成可能な信号処理コア回路９１３は、ステートマシン回路である。
【０１０８】
構成可能な信号処理コア回路１１０３の選択可能な信号処理は、構成回路１１０４によって生成された構成コードＣＣによって、選択される。構成回路１１０４は、さらに、Ｉ（ｎ）の値を読み込み／転送可能な時間を示すタイミング波形ＷＩ（ｔ）を生成する。いくつかの例示的な実施形態において、構成回路１１０４は、さらに、構成コードＣＣによって選択された信号処理を同期するためのタイミング波形ＳＹＮＣ（ｔ）を生成する。構成コードＣＣに従っておよび／またはタイミング波形ＷＩ（ｔ）およびＳＹＮＣ（ｔ）の特性に従って、回路１１０３のサンプリングレート比を選択することができる。図７Ｂの例において、タイミング波形ＳＹＮＣ（ｔ）は、選択された信号処理を同期する。図９の例において、ＲＳＴ（ｔ）は、選択された信号処理を同期する。構成回路１１０４は、さらに、Ｏ（ｋ）の値を読み込み／転送可能な時間を示すタイミング波形ＷＯ（ｔ）を出力インターフェイス回路１１０２に提供する。図７Ａの例において、タイミング波形ＷＯ（ｔ）は、Ｏ（ｋ）の値を出力インターフェイス回路４０２に転送する。図９の例において、タイミング波形ＬＯＡＤ（ｔ）は、Ｏ（ｋ）の値を出力インターフェイス回路９０７に転送する。タイミング波形ＬＯＡＤ（ｔ）は、Ｏ（ｋ）の値ごとに複数のパルスを提供することができる。これらのパルスは、複数のＯ（ｋ）の仮値を回路９０７にロードし、上書きする。
【０１０９】
構成回路１１０４は、入力インターフェイス回路１１０１から受信した第１タイミング波形ＲＩ（ｔ）および出力インターフェイス回路１１０２から受信した第２タイミング波形ＲＯ（ｔ）に基づいて、構成コードＣＣ並びにタイミング波形ＷＩ（ｔ）、ＷＯ（ｔ）およびＳＹＮＣ（ｔ）を生成する。図９の例において、構成回路７０４は、第１タイミング波形Ｖ（ＣＮＶ）および第２タイミング波形Ｖ（ＳＣＯ）からパターン識別コードシーケンスＳＲＣ（ｎ）を取得するためのタイミングパターンデジタルコンバータ（ＴＰＤＣ）回路６１０を含む。デコーダ回路７０５は、パターン識別コードシーケンスＳＲＣ（ｎ）およびタイミング波形Ｖ（ＣＮＶ）から、構成コードＣＣおよびタイミング波形ＳＹＮＣ（ｔ）を取得する。ＴＰＤＣ回路の特性およびデコーダ回路によって提供される所定のルールに従って、所定のタイミングパターンを特徴付ける（定義する）ことができる。構成回路１１０４は、タイミング波形ＲＩ（ｔ）およびＲＯ（ｔ）が所定のタイミングパターンと一致する場合および一致する時間に応じて、回路１１０３（図１１）の選択可能な信号処理を選択するように、構成コードＣＣ並びにタイミング波形ＷＩ（ｔ）、ＷＯ（ｔ）およびＳＹＮＣ（ｔ）を生成する。
【０１１０】
入力インターフェイス回路１１０１は、外部回路（図示せず）が入力インターフェイス回路１１０１を介して入力値シーケンスＩ（ｎ）を生成するタイミング特性に基づいて、第１タイミング波形ＲＩ（ｔ）を取得する。いくつかの例示的な実施形態において、外部回路は、入力値シーケンスＩ（ｎ）の時間軸を示すタイミング波形ＴＩ（ｔ）を生成することができる。図７Ａの例において、タイミング波形Ｖ（ＣＮＶ）は、Ｖ（ＣＮＶ）により制御されるＡＤＣ回路４０１Ｂによって（介して）生成された入力値シーケンスＩ（ｎ）の時間軸を示す。図４Ａの例において、構成回路４０４は、適用されたタイミング波形Ｖ（ＳＣＩ）、またはＶ（ＳＣＩ）から得られた波形ＲＩ（ｔ）、またはＶ（ＳＤＩ）およびＶ（ＳＣＩ）の両方から得られたタイミング波形ＷＩ（ｔ）のうちいずれか１つを受信することができる。したがって、いくつかの実施形態において、入力インターフェイス回路１１０１は、タイミング波形ＴＩ（ｔ）を受信することができる。
【０１１１】
図１１の他の例示的な実施形態は、外部回路（図示せず）の出力として、タイミング波形ＴＩ（ｔ）を生成することができる。一例において、入力信号ＩＮは、第１外部回路（図示せず）によって無線で提供されてもよい。無線通信プロトコルを用いて、コード間の境界および／またはコードのセグメント間の境界を識別することができる。入力インターフェイス回路１１０１は、無線入力信号ＩＮから、Ｉ（ｎ）およびＩ（ｎ）の時間軸ＲＩ（ｔ）を取得する受信機（一般に無線装置と呼ばれる）であってもよい。この例において、入力インターフェイス回路１１０１は、無線入力信号ＩＮから取得されたＩ（ｎ）の時間軸ＲＩ（ｔ）を示すように、タイミング波形ＴＩ（ｔ）＝ＲＩ（ｔ）を第２外部回路に出力することができる。
【０１１２】
別の例において、入力インターフェイス回路１１０１は、予想のパルスシーケンス内のパルス（例えば、流体ストリームにおける低下）が入力信号から検出されたことを示タイミング波形ＴＩ（ｔ）を出力することができる。検出されたパルスの積分（または他のパラメータ）は、値Ｉ（ｎ）として提供されてもよい。この例において、ＴＩ（ｔ）は、ＲＩ（ｔ）およびＷＩ（ｔ）に等しくてもよい。したがって、いくつかの例示的な実施形態において、入力インターフェイス回路１１０１は、入力信号ＩＮから取得されたタイミング波形ＴＩ（ｔ）を出力することができる。
【０１１３】
例示的な入力インターフェイス回路１１０１は、Ｉ（ｎ）のサンプリングレートよりも大きいレートで動作することができる。例えば、入力インターフェイス回路１１０１は、オーバーサンプリング（デルタシグマ）ＡＤＣであってもよく、デジタルシリアルインターフェイス回路であってもよい。第１タイミング波形ＲＩ（ｔ）は、Ｉ（ｎ）の各値に対
して、複数の移行（立上りエッジおよび／または立下りエッジ）を含むことができる。ＲＯ（ｔ）の遷移が生じた時間に対して、ＲＩ（ｔ）の遷移が生じた時間を示すタイミングパターンは、所定のタイミングパターンと一致してもよい。この所定のタイミングパターンは、構成回路１１０４よって決定することができる。第１タイミング波形ＲＩ（ｔ）は、所定のタイミングパターンを示す第２タイミング波形ＲＯ（ｔ）よりも比較的多くの遷移を有してもよく、比較的少ない遷移を有してもよい。図１０の例において、第１タイミング波形ＢＵＳＹ（ｔ）は、第２タイミング波形Ｖ（ＳＣＯ）よりも少ない遷移を有する。図４Ａの例において、第１タイミング波形Ｖ（ＳＣＩ）は、第２タイミング波形Ｖ（ＳＣＯ）よりも多くの遷移を有する。
【０１１４】
出力インターフェイス回路１１０２は、外部回路（図示せず）が出力インターフェイス回路１１０２を介して出力されるＯ（ｋ）の値を要求するタイミング特性に基づいて、第２タイミング波形ＲＯ（ｔ）を取得する。いくつかの実施形態において、Ｏ（ｋ）の値は、外部回路によって適用されたタイミング信号ＴＯ（ｔ）の単一遷移またはパルスによって要求されてもよい。例えば、出力インターフェイス回路１１０２は、適用されたタイミング波形に立上りエッジが形成されるたびに、Ｏ（ｋ）の値に従って、出力信号波形ＯＵＴを更新するＤＡＣ回路であってもよい。この例において、出力インターフェイス回路１１０２は、第２タイミング波形ＲＯ（ｔ）＝ＴＯ（ｔ）を構成回路１１０４に提供することができる。回路１１０１は、デジタルシリアルインターフェイス回路であってもよく、回路１１０３は、選択可能な補間フィルタによる信号処理を提供してもよい。この例は、図７Ａの信号の流れ方向を逆転する（入力を出力に変更するまたはその逆）例に相当する。
【０１１５】
他の例示的な実施形態において、Ｏ（ｋ）の値は、ＴＯ（ｔ）の複数の遷移またはパルスによってリクエストされてもよい。図５および６Ａの例において、所定数ＮのＶ（ＳＣＯ）の遷移（立上りエッジ）を提供することによって、シリアルインターフェイスＳＤＯを介して出力されるＯ（ｋ）の値をリクエストすることができる。第２タイミング波形ＲＯ（ｔ）は、Ｎ除算回路６０１（図６）が図１１の構成回路１１０４の一部であるかまたはインターフェイス回路１１０２の一部であるかに応じて、Ｖ（ＳＣＯ）またはＸＯ（ｔ）のいずれかであってもよい。
【０１１６】
図７Ａおよび７Ｂの例において、未知個数のＶ（ＳＣＯ）の遷移を提供することによって、Ｏ（ｋ）の値をリクエストすることができる。構成回路７０４は、シリアルインターフェイスＳＤＯを介して出力されるシンボルを要求する各リクエストを示す第２タイミング波形ＲＯ（ｔ）＝Ｖ（ＳＣＯ）を受信する。Ｏ（ｋ）の値は、Ｖ（ＳＣＯ）によって要求された複数のシンボルで表されるため、Ｖ（ＳＣＯ）によって要求される。シリアルインターフェイスＳＤＯを介して出力されるシンボルを要求するタイミングパターンは、所定のタイミングパターンに従って提供されてもよい。構成回路７０４は、いくつかの所定のタイミングパターンのうちいずれか１つに従ってシンボルを要求したか否かおよびその時間を決定するように、ＴＰＤＣ回路６１０およびデコーダ回路７０５を備える。デコーダ回路７０５は、Ｏ（ｋ）の各値のために要求されたシンボルの個数（未知個数）を判定するためのルールを生成することができる。したがって、出力インターフェイス回路１１０２は、Ｏ（ｋ）の値に対する要求ごとに複数（未知個数を含む）のパルスまたは遷移を含む第２タイミング波形ＲＯ（ｔ）を生成することができる。
【０１１７】
第１タイミング波形ＴＩ（ｔ）は、Ｉ（ｎ）の値の受信、取得および／または評価と同期されてもよい。
【０１１８】
第２タイミング波形ＴＯ（ｔ）は、Ｏ（ｋ）の値の要求および／または出力と同期されてもよい。
【０１１９】
例示的な実施形態において、入力インターフェイス回路は、構成回路に複数のタイミング波形を提供することができる。同様または別の例示的な実施形態において、出力インターフェイス回路は、構成回路に複数のタイミング波形を提供することができる。１つ、２つ、３つ、４つまたはそれ以上を含む任意数のタイミング波形に、所定のタイミングパターンを定義することができる。
【０１２０】
例示的な実施形態は、マルチチャネル信号処理を含むことができる。図７Ａの例において、ＡＤＣ回路４０１Ｂは、複数のアナログ入力信号を受信する構成を有するマルチチャネルＡＤＣ回路によって置換されてもよい。マルチチャネルＡＤＣ回路は、複数の端子を介して複数のアナログ入力信号を受信することができる。例えば、端子ＡＩＮの代替物として設けられた４つの端子ＡＩＮ１、ＡＩＮ２、ＡＩＮ３およびを介して、４つのアナログ入力Ｖ（ＡＩＮ１，ＶＳＳ）、Ｖ（ＡＩＮ２，ＶＳＳ）、Ｖ（ＡＩＮ３，ＶＳＳ）およびＶ（ＡＩＮ４，ＶＳＳ）を受信することができる。
【０１２１】
一例において、マルチチャネルＡＤＣ回路は、サンプリングシーケンスに従って、複数のアナログ入力信号を逐次にサンプリングするためのアナログマルチプレクス回路を含んでもよい。サンプリングシーケンスは、所定（固定）のシーケンスに構成されてもよく、構成可能な（選択可能な）シーケンスに構成されてもよい。
【０１２２】
別の例において、マルチチャネルＡＤＣ回路は、適用されたタイミング波形Ｖ（ＣＮＶ）に応じて、複数のアナログ入力信号を同時にサンプリングしてもよい。例示的な同時サンプリングするマルチチャネルＡＤＣ回路は、複数のサンプリング回路と、同時にサンプリングされた複数の値を順次に評価するための単一の多重コアＡＤＣ回路とを含んでもよい。別の例示的な同時サンプリングするマルチチャネルＡＤＣ回路は、複数のアナログ入力信号を同時にサンプリングし、評価するために、複数のＡＤＣ回路を備えてもよい。
【０１２３】
マルチチャネルＡＤＣ回路は、図１１に示された入力インターフェイス回路１１０１であってもよい。この回路は、単一の入力シーケンスＩ（ｎ）の代わりに、複数の入力シーケンスＩ１（ｎ）、Ｉ２（ｎ）、．．．を生成する。一例において、タイミング波形ＲＯ（ｔ）は、すべての入力シーケンスＩ１（ｎ）、Ｉ２（ｎ）、．．．に共有される処理（例えば、サンプリング処理）と同期された単一のタイミング波形であってもよい。別の例において、ＲＯ（ｔ）は、複数の座標タイミング波形を含むベクトルタイミング波形であってもよい。座標タイミング波形は、１つの入力シーケンスの処理と同期されてもよい。各入力シーケンスは、各自のサンプリングレート比および各自のシーケンスインデックスＩ１（ｎ１）、Ｉ２（ｎ２）、．．．を有してもよい。
【０１２４】
構成可能な信号処理コア回路１１０３は、入力シーケンスＩ１（ｎ１）、Ｉ２（ｎ２）、．．．各々のために複数の選択可能な信号処理を提供することによって、複数の出力シーケンスＯ１（ｋ１）、Ｏ２（ｋ２）、．．．を取得することができる。第１信号経路および第１信号処理は、Ｉ１（ｎ１）からＯ１（ｋ１）までに画定されてもよい。第２信号経路および第２信号処理は、Ｉ２（ｎ２）からＯ２（ｋ２）までに画定されてもよい。以下同様である。一例において、構成コードＣＣは、すべての信号経路に共有される信号処理を選択することができる。別の例において、構成コードＣＣは、各信号経路のために信号処理を別々に選択することができる。
【０１２５】
一実施形態において、出力インターフェイス回路１１０２は、複数の専用シリアルインターフェイス（端子ＳＤＯ１、ＳＤＯ２、．．．）を介して、出力シーケンスＯ１（ｋ１）、Ｏ２（ｋ２）、．．．を別々に通信することができる。
【０１２６】
別の実施形態において、出力インターフェイス回路１１０２は、単一のシリアルインターフェイスを介して、複数の出力シーケンスＯ１（ｋ１）、Ｏ２（ｋ２）、．．．を通信することができる。例えば、入力シーケンスＩ１（ｎ）、Ｉ２（ｎ）、．．．は、共通の入力サンプリングレートを有してもよい。構成可能な信号処理回路１１０３は、各信号パスに別々に選択可能なサンプリングレート比を有する間引きフィルタ信号処理を提供することができる。シリアルインターフェイスＳＤＯを介した通信は、当業者に周知のように、入力サンプリングレートにおける時分割多重化に基づくことができる。Ｐ個の信号経路の場合、ＳＤＯを介して行われる任意の通信は、通信用の多重化タイムスロットのインデックスｐに基づき、｛１，２，．．．，Ｐ｝内の特定の信号経路ｐに割り当てられてもよい。タイムスロットのインデックスｐは、入力サンプリングレート比で増分するＰ状態計測回路によって取得されてもよい。例えば、インデックスｐ＝２の場合、タイミング波形ＴＯ（ｔ）のローハイローパルスによってシンボルを要求すると、指定された（ｐ＝２）出力シーケンスのシンボルは、Ｖ（ＳＤＯ）としてシリアルインターフェイスＳＤＯに出力されてもよい。ＴＯ（ｔ）のローハイローパルスは、対応する指定信号経路のために指定の構成コードＣＣ２を取得するための指定された（ｐ＝２）構成回路に提供されたタイミング波形に含まれてもよい。インデックスｐが指定値、例えばｐ＝２である場合のみ、ＴＰＤＣ回路６１０およびデコーダ回路７０５がローハイローパルスを受信するように、図７Ｂの例示的な構成回路７０４を変更してもよい。デコーダ回路７０５は、各インデックスｐ値のために指定の信号経路を選択することを含むルールを生成することができる。このことは、専用の端子を割り当てることなく、時分割多重化動作を外部回路と同期することによって、達成することができる。
【０１２７】
例示的な実施形態は、信号処理回路のために、本明細書に記載の例示的な特徴、態様および／またはパラメータを含む（これらに限定されない）任意数の特徴、態様および／またはパラメータを構成することができる。変更可能な信号処理のコア回路は、信号処理を同期するための選択可能な位相特性を各々有し得る複数の選択可能な信号処理を提供することができる。任意の補助回路は、入力インターフェイス回路および出力インターフェイス回路を含む変更可能な特徴を有してもよい。一例において、ＬＶＤＳシリアルインターフェイス回路の出力電流レベルは、変更可能である。別の例において、アナログデジタルコンバータ（入力インターフェイス回路）の消費電力は、変更可能である。別の例において、値Ｏ（ｋ）を表すためのコード内のシンボルの個数は、変更可能である（チェーン型構成と併用する場合に、有用である）。別の例において、シリアルインターフェイスの位相特性（例えば、コードの境界）は、変更可能である。別の例において、ＤＡＣまたはＡＤＣ回路のフルスケール信号レベル（例えば、基準電圧）は、変更可能である。別の例において、マルチチャネルシステムにおける活動なチャネルの個数は、変更可能である。別の例において、入力インターフェイス回路（例えば、多重入力デジタルシリアルインターフェイス回路またはマルチチャネルＡＤＣ回路）および／または出力インターフェイス回路（例えば、多重化デジタル出力シリアルインターフェイス回路またはマルチチャネルＤＡＣ回路）の多重化シーケンスは、変更可能である。別の例において、多重化処理または多重化回路の位相特性は、同期のために変更可能である。当業者なら分かるように、外部接続を介して構成コードを生成することによって構成することができる実質的に任意のパラメータは、本開示の教示に従って構成することができる。
【０１２８】
説明された要素、工程、特徴、目的、利益および利点は、単なる例示である。それらのいずれまたそれらに関連する議論は、何らかの方法で保護範囲を限定することを意図していない。多くの他の実施形態も考えられる。他の実施形態は、より少ない数の構成要素、工程、特徴、目的、利益および／または利点、追加の要素、工程、特徴、目的、利益および／または利点、および／または異なる要素、工程、特徴、目的、利益および／または利点を有する実施形態を含む。また、他の実施形態は、異なる順序で要素および／または工程を設置および／または配置する実施形態を含む。
【０１２９】
特に明記しない限り、特許請求の範囲を含む本明細書に記載されたすべての測定値、数値、等級、位置、大きさ、サイズおよび他の仕様は、近似値であり、正確値ではない。関連する機能および当技術分野の慣例に準じて、これらのものに合理的な範囲が与えられる。
【０１３０】
本開示に引用されたすべての記事、特許、特許出願および他の刊行物は、参照により本明細書に組み込まれる。
【０１３１】
「〜ための手段」という語句は、特許請求の範囲で使用される場合、記載された対応する構造および材料並びにその均等物を包含するように意図しており、そのように理解すべきである。同様に、語句「〜ための工程」という語句は、特許請求の範囲で使用される場合、記載された対応する行為およびその均等物を包含するように意図しており、そのように理解すべきである。これらの語句が特許請求の範囲に存在しない場合は、対応する構造、材料または行為もしくはその均等物に限定するように意図しておらず、そのように理解すべきではない。
【０１３２】
保護範囲は、以下の特許請求の範囲のみによって限定される。保護範囲は、特定の意味が記載されている場合を除き、本明細書およびその後の審査経過に照らして解釈する際の特許請求の範囲に使用される言語の通常意味と一致しているように広く、すべての構造均等物および機能均等物を包含するように意図しており、そのように理解すべきである。
【０１３３】
「第１」および「第２」などの関係用語は、１つの実体または行為を別の実体または行為から区別するために使用されたものであり、必ずしもそれらの間の実際の関係または順序を必要するまたは暗示することがない。用語「含む」および他の変形は、明細書または特許請求の範囲内の要素リストに関連して使用される場合、このリスト排他的なものではなく、他の要素を含んでもよいことを示すことを意図している。同様に、「一」要素という記載は、さらなる制約がない場合、同一の種類の追加の要素の存在を排除しない。
【０１３４】
特許請求の範囲のいずれかの請求項は、特許法第１０１条、第１０２条または第１０３条の規定を満たさない発明特定事項を包含するように意図しており、このように理解すべきである。発明特定事項の意図しない包含は、放棄される。この段落に記載されている場合を除き、特許請求の範囲に記載されているかいないかにも関わらず、すべての記載または例示は、要素、工程、特徴、目的、利益、利点、またはその均等物を公開するように意図しておらず、そのように理解すべきではない。
【０１３５】
要約は、読者がすぐに技術的開示の本質を把握するように提供されている。要約は、特許請求の範囲または意味を解釈または限定するように使用されないという理解の下で提出される。また、上記の詳細な説明に記載されたさまざまな特徴は、開示を合理化するために、さまざまな実施形態においてグループ化される。本開示の方法は、各請求項に明示的に記載されている特徴よりも多くの特徴を要求するような実施形態を必要すると解釈するべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の発明特定事項は、開示された単一実施形態のすべての特徴よりも少ない。したがって、各請求項が別々に発明特定事項を支持する以下の特許請求の範囲は、詳細な説明に組み込まれる。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成31年2月21日(2019.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号を評価し、シリアルインターフェイスを介して、暗号化出力値シーケンスを出力するアナログデジタルコンバータ回路であって、
前記アナログデジタルコンバータ回路は、構成可能な信号処理コア回路を含み、
前記構成可能な信号処理コア回路は、前記アナログ入力信号から取得された暗号化入力値シーケンスを受信し、前記暗号化出力値シーケンスを取得し、
前記構成可能な信号処理コア回路によって提供される信号処理は、所定のタイミングパターンに従って、前記シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能である、アナログデジタルコンバータ回路。
【請求項２】
前記構成可能な信号処理コア回路によって提供される信号処理のサンプリングレート比は、所定のタイミングパターンに従って、前記シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能である、請求項１に記載のアナログデジタルコンバータ回路。
【請求項３】
前記構成可能な信号処理コア回路によって提供される信号処理の周波数応答は、所定のタイミングパターンに従って、前記シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能である、請求項１に記載のアナログデジタルコンバータ回路。
【請求項４】
前記アナログデジタルコンバータ回路は、第１タイミング波形と第２タイミング波形とを受信するタイミングパターンデジタルコンバータ回路をさらに含み、
前記第１タイミング波形は、前記アナログ入力信号から取得された前記暗号化入力値シーケンスと同期され、
前記第２タイミング波形は、前記シリアルインターフェイスを介して出力されたシンボルと同期される、請求項１に記載のアナログデジタルコンバータ回路。
【請求項５】
前記アナログデジタルコンバータ回路は、デコーダ回路をさらに含み、
前記デコーダ回路は、前記タイミングパターンデジタルコンバータ回路からパターン識別コードシーケンスを受信し、前記構成可能な信号処理コア回路の信号処理を選択するための構成コードを生成する、請求項４に記載のアナログデジタルコンバータ回路。
【請求項６】
前記構成可能な信号処理コア回路は、第１所定の信号処理を提供し、
前記第１所定の信号処理は、前記暗号化入力値シーケンスのサンプリングレートよりも低いサンプリングレートで、前記暗号化出力値シーケンスを生成する、請求項１に記載のアナログデジタルコンバータ回路。
【請求項７】
第１選択可能な信号処理のサンプリングレート比は、第２選択可能な信号処理のサンプリングレート比よりも大きい、請求項１に記載のアナログデジタルコンバータ回路。
【請求項８】
前記構成可能な信号処理コア回路は、所定の間引きフィルタの信号処理のうち１つを提供するように、構成可能である、請求項１に記載のアナログデジタルコンバータ回路。
【請求項９】
前記構成可能な信号処理コア回路によって提供される信号処理は、所定のタイミングパターンに従って、シリアルインターフェイスを介して出力されるシンボルを要求することによって選択可能なサンプリングレート比に応じて選択される、請求項１に記載のアナログデジタルコンバータ回路。
【請求項１０】
入力値シーケンスを受信し、第１出力値に対する要求の受信に応じて、出力値シーケンスのうち第１値を出力する信号処理回路であって、
前記信号処理回路は、ステートマシン回路を含み、
前記ステートマシン回路は、前記信号処理回路が前記第１出力値に対する要求の受信応じて、所定の状態にまたは前記所定の状態に相当する状態に遷移し、
前記出力値シーケンスのうち第２値は、前記ステートマシン回路の状態に対応する、信号処理回路。
【請求項１１】
前記出力値シーケンスのうち前記第２値は、前記入力値シーケンスに含まれる複数の値の加重和と実質的に比例する、請求項１０に記載の信号処理回路。
【請求項１２】
前記ステートマシン回路は、積分演算を提供する回路を含む、請求項１０に記載の信号処理回路。
【請求項１３】
前記ステートマシン回路は、サンプリングレート比の暗号化表現を生成する、請求項１０に記載の信号処理回路。
【請求項１４】
前記信号処理回路は、選択可能なサンプリングレート比を有する間引きフィルタとして動作する回路を含む、請求項１０に記載の信号処理回路。
【請求項１５】
前記入力値シーケンスを生成するアナログデジタルコンバータ回路をさらに含む、請求項１０に記載の信号処理回路。
【請求項１６】
前記信号処理回路は、複数の入力値を受信すると共に、シリアルインターフェイスを介して、前記出力値シーケンスのうち前記第１値を出力する、請求項１０に記載の信号処理回路。
【請求項１７】
前記信号処理回路は、選択可能なサンプリングレート比の所定の関数に基づいて、複数の選択可能な信号処理から選択された信号処理を提供する、請求項１０に記載の信号処理回路。
【請求項１８】
前記信号処理回路は、入力値を受信し、出力値を要求するためのタイミングパターンに応じて、複数の選択可能な信号処理から選択された信号処理を提供する、請求項１０に記載の信号処理回路。
【請求項１９】
前記信号処理回路は、前記出力値シーケンスの各々の出力値を生成するように、自主的に構成可能な信号処理を提供する、請求項１８に記載の信号処理回路。
【請求項２０】
選択可能な信号処理は、一次ＳＩＮＣ間引きフィルタの処理と実質的に同様である、請求項１８に記載の信号処理回路。
【請求項２１】
前記信号処理回路は、複数の信号経路に多重化処理を提供する、請求項１０に記載の信号処理回路。
【外国語明細書】
2019134427000001.pdf