(57)【要約】【課題】発振周波数を制御するためのキャパシターアレイのスイッチング制御が発振信号の波形に影響を与える可能性を低減できる回路装置、発振器、電子機器及び移動体を提供すること。【解決手段】回路装置１００は、駆動回路１５２と、駆動回路１５２の入力ノードＮＧ及び出力ノードＮＤの一方に接続され、キャパシターアレイ８２及びスイッチアレイ８４を有する可変容量回路８０と、を有する発振回路１５０と、周波数制御データＤＤＳに基づくデルタシグマ変調を行い、その変調データに基づいて制御データＣＱＡを出力する制御回路３０と、制御データＣＱＡをラッチして制御データＬＱＡをスイッチアレイ８４に出力するラッチ回路４０と、発振信号ＳＳＣに基づくクロック信号ＣＬＫとは位相が異なるラッチ信号ＳＬＡをラッチ回路４０に出力するラッチ信号出力回路７０と、を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
振動子を駆動する駆動回路と、前記駆動回路の入力ノード及び出力ノードの一方のノードと接地ノードとの間に設けられるキャパシターアレイ及びスイッチアレイを有する可変容量回路と、を有する発振回路と、
前記発振回路の発振周波数の周波数制御データに基づくデルタシグマ変調を行って変調データを出力するデルタシグマ変調回路を有し、前記スイッチアレイのスイッチをオン又はオフに制御して前記可変容量回路の容量値を制御するための制御データを前記変調データに基づいて出力する制御回路と、
前記制御データをラッチし、ラッチした前記制御データを前記スイッチアレイに出力するラッチ回路と、
前記駆動回路の前記入力ノード又は前記出力ノードからの発振信号に基づくクロック信号が入力され、前記クロック信号とは位相が異なるラッチ信号を前記ラッチ回路に出力するラッチ信号出力回路と、
を含むことを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記ラッチ信号出力回路は、
前記クロック信号を順次に遅延した第１〜第ｎの遅延クロック信号（ｎは２以上の整数）を出力し、前記第１〜第ｎの遅延クロック信号の第ｎの遅延クロック信号と前記クロック信号との間の位相比較を行い、前記位相比較の結果に基づいて前記第１〜第ｎの遅延クロック信号の各遅延クロック信号の遅延時間を制御するＤＬＬ（Delay-Locked Loop）回路を有し、
前記第１〜第ｎの遅延クロック信号のいずれかを前記ラッチ信号として出力することを特徴とする回路装置。
【請求項３】
請求項１又は２に記載の回路装置において、
第２のラッチ回路を含み、
前記発振回路は、
前記駆動回路の前記入力ノード及び前記出力ノードの前記一方のノードとは異なる他方のノードと前記接地ノードとの間に設けられる第２のキャパシターアレイ及び第２のスイッチアレイを有する第２の可変容量回路を有し、
前記制御回路は、
前記周波数制御データに対する第１のディザー処理及び第２のディザー処理を行うディザー回路と、第２のデルタシグマ変調回路と、を有し、
前記デルタシグマ変調回路は、
前記第１のディザー処理の出力データをデルタシグマ変調して前記変調データを出力し、
前記第２のデルタシグマ変調回路は、
前記第２のディザー処理の出力データをデルタシグマ変調して第２の変調データを出力し、
前記制御回路は、
前記第２のスイッチアレイのスイッチをオン又はオフに制御して前記第２の可変容量回路の容量値を制御するための第２の制御データを前記第２の変調データに基づいて出力し、
前記ラッチ信号出力回路は、
前記クロック信号及び前記ラッチ信号とは位相が異なる第２のラッチ信号を前記第２のラッチ回路に出力し、
前記第２のラッチ回路は、
前記第２のラッチ信号に基づいて前記第２の制御データをラッチし、ラッチした前記第２の制御データを前記第２のスイッチアレイに出力することを特徴とする回路装置。
【請求項４】
請求項１又は２に記載の回路装置において、
前記制御回路は、
前記変調データに基づいて前記キャパシターアレイのキャパシターの割り当てを動的に変化させるＤＥＭ（Dynamic Element Matching）処理を行い、前記ＤＥＭ処理の出力データを前記制御データとして前記ラッチ回路に出力するＤＥＭ回路を有することを特徴とする回路装置。
【請求項５】
請求項１又は２に記載の回路装置において、
第２のラッチ回路を含み、
前記発振回路は、
前記駆動回路の前記入力ノード及び前記出力ノードの前記一方のノードとは異なる他方のノードと前記接地ノードとの間に設けられる第２のキャパシターアレイ及び第２のスイッチアレイを有する第２の可変容量回路を有し、
前記ラッチ信号出力回路は、
前記クロック信号及び前記ラッチ信号とは位相が異なる第２のラッチ信号を出力し、
前記第２のラッチ回路は、
前記第２のラッチ信号に基づいて前記制御データをラッチし、ラッチした前記制御データを前記第２のスイッチアレイに出力することを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の回路装置において、
前記キャパシターアレイは、
第１〜第ｍのキャパシター（ｍは２以上の整数）を有し、
前記スイッチアレイは、
第１〜第ｍのスイッチを有し、
前記第１〜第ｍのキャパシターの第ｉのキャパシター（ｉは１以上ｍ以下の整数）の一端に前記第１〜第ｍのスイッチの第ｉのスイッチの一端が接続され、前記接地ノードに前記第ｉのスイッチの他端が接続されることを特徴とする回路装置。
【請求項７】
請求項６に記載の回路装置において、
前記可変容量回路は、
一端が前記一方のノードに接続され、他端が前記第１〜第ｎのキャパシターの他端に接続されるキャパシターを有することを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の回路装置において、
温度検出電圧を出力する温度センサーと、
前記温度検出電圧をＡ／Ｄ変換して温度検出データを出力するＡ／Ｄ変換回路と、
前記温度検出データに基づく前記周波数制御データを出力するデジタル信号処理回路と、
を含むことを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の回路装置と、
前記振動子と、
を含むことを特徴とする発振器。
【請求項１０】
請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項１１】
請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、発振器、電子機器及び移動体等に関する。
【背景技術】
【０００２】
温度センサーからの温度検出電圧（アナログ信号）をＡ／Ｄ変換した結果である温度検出データを用いて発振周波数の温度補償処理を行い、温度が変化したときの発振周波数の変動を低減する発振器が知られている。例えば、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）と呼ばれる温度補償型発振器が知られている。ＴＣＸＯは、例えば携帯通信端末、ＧＰＳ関連機器、ウェアラブル機器、又は車載機器などにおける基準信号源等として用いられている。
【０００３】
温度検出データに基づいて発振周波数を制御する手法として、発振回路に接続された可変容量回路がキャパシターアレイにより構成され、そのキャパシターアレイをスイッチング制御して可変容量回路の容量値を制御する手法がある。例えば特許文献１には、スイッチアレイを介してキャパシターアレイが発振回路に接続され、周波数制御データに対してデジタル変調を行い、その変調されたデータにディザー処理を行い、そのディザー処理を行い、そのディザー処理されたデータによりスイッチアレイの各スイッチをオン又はオフに制御する手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８／３０９４２４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
キャパシターアレイをスイッチング制御して可変容量回路の容量値を制御する手法では、スイッチング制御のタイミングでキャパシターアレイの各キャパシターの接続状態が変化する。このため、キャパシターアレイのスイッチング制御のタイミングによっては、発振信号の波形に与える影響が大きくなってしまうおそれがある。
【０００６】
具体的には、キャパシターアレイに含まれるキャパシターの接続がオフになってから、そのキャパシターが次に接続されるまでの間に、キャパシターの電荷が変動する可能性がある。このような電荷の変動が生じている場合、キャパシターのスイッチングがある場合と、無い場合とで発振信号の波形が異なってしまうおそれがある。スイッチがオンしているときキャパシターの両端の電位差は発振信号の位相に応じて変化しているが、例えばキャパシターの両端の電位差が大きいタイミングでキャパシターの接続をオフにしたとき等に、そのキャパシターの電荷抜けが大きくなるおそれがある。上述の特許文献１では、キャパシターアレイをスイッチング制御して可変容量回路の容量値を制御しているが、発振信号の位相とスイッチング制御のタイミングとの間の関係については開示されていない。
【課題を解決するための手段】
【０００７】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【０００８】
本発明の一態様は、振動子を駆動する駆動回路と、前記駆動回路の入力ノード及び出力ノードの一方のノードと接地ノードとの間に設けられるキャパシターアレイ及びスイッチアレイを有する可変容量回路と、を有する発振回路と、前記発振回路の発振周波数の周波数制御データに基づくデルタシグマ変調を行って変調データを出力するデルタシグマ変調回路を有し、前記スイッチアレイのスイッチをオン又はオフに制御して前記可変容量回路の容量値を制御するための制御データを前記変調データに基づいて出力する制御回路と、前記制御データをラッチし、ラッチした前記制御データを前記スイッチアレイに出力するラッチ回路と、前記駆動回路の前記入力ノード又は前記出力ノードからの発振信号に基づくクロック信号が入力され、前記クロック信号とは位相が異なるラッチ信号を前記ラッチ回路に出力するラッチ信号出力回路と、を含む回路装置に関係する。
【０００９】
本発明の一態様によれば、ラッチ信号出力回路が、発振信号に基づくクロック信号とは位相が異なるラッチ信号をラッチ回路に出力し、ラッチ回路が、スイッチアレイのスイッチを制御する制御データを、ラッチ信号出力回路からのラッチ信号に基づいてラッチする。即ち、発振信号に対して位相が異なるラッチ信号のエッジタイミングで制御データが変化し、そのタイミングで可変容量回路のスイッチアレイのスイッチが制御される。これにより、発振信号の波形に影響を与えるおそれが小さいタイミングで、スイッチアレイのスイッチを制御することが可能になる。例えば、キャパシターの両端の電位差が出来るだけ小さいタイミングでキャパシターの接続のオンとオフを切り替え、スイッチがオフになっているときのキャパシターの電荷抜けを低減することが可能になる。
【００１０】
また本発明の一態様では、前記ラッチ信号出力回路は、前記クロック信号を順次に遅延した第１〜第ｎの遅延クロック信号（ｎは２以上の整数）を出力し、前記第１〜第ｎの遅延クロック信号の第ｎの遅延クロック信号と前記クロック信号との間の位相比較を行い、前記位相比較の結果に基づいて前記第１〜第ｎの遅延クロック信号の各遅延クロック信号の遅延時間を制御するＤＬＬ（Delay-Locked Loop）回路を有し、前記第１〜第ｎの遅延クロック信号のいずれかを前記ラッチ信号として出力してもよい。
【００１１】
このようにすれば、ラッチ信号のエッジタイミングを、精度良く設定できる。即ち、キャパシターアレイの両端の電位差が最小となる（駆動回路の出力ノードの電圧信号が最小電圧となる）タイミング、或いは、そのタイミングに非常に近いタイミングで信号レベルが遷移するラッチ信号を、出力できるようになる。
【００１２】
また本発明の一態様では、回路装置は、第２のラッチ回路を含み、前記発振回路は、前記駆動回路の前記入力ノード及び前記出力ノードの前記一方のノードとは異なる他方のノードと前記接地ノードとの間に設けられる第２のキャパシターアレイ及び第２のスイッチアレイを有する第２の可変容量回路を有し、前記制御回路は、前記周波数制御データに対する第１のディザー処理及び第２のディザー処理を行うディザー回路と、第２のデルタシグマ変調回路と、を有し、前記デルタシグマ変調回路は、前記第１のディザー処理の出力データをデルタシグマ変調して前記変調データを出力し、前記第２のデルタシグマ変調回路は、前記第２のディザー処理の出力データをデルタシグマ変調して第２の変調データを出力し、前記制御回路は、前記第２のスイッチアレイのスイッチをオン又はオフに制御して前記第２の可変容量回路の容量値を制御するための第２の制御データを前記第２の変調データに基づいて出力し、前記ラッチ信号出力回路は、前記クロック信号及び前記ラッチ信号とは位相が異なる第２のラッチ信号を前記第２のラッチ回路に出力し、前記第２のラッチ回路は、前記第２のラッチ信号に基づいて前記第２の制御データをラッチし、ラッチした前記第２の制御データを前記第２のスイッチアレイに出力してもよい。
【００１３】
このようにすれば、ラッチ信号出力回路が、発振信号に基づくクロック信号及びラッチ信号とは位相が異なる第２のラッチ信号を第２のラッチ回路に出力し、第２のラッチ回路が、第２のスイッチアレイのスイッチを制御する第２の制御データを、ラッチ信号出力回路からの第２のラッチ信号に基づいてラッチする。即ち、発振信号及びラッチ信号に対して位相が異なる第２のラッチ信号のエッジタイミングで第２の制御データが変化し、そのタイミングで第２の可変容量回路の第２のスイッチアレイのスイッチが制御される。これにより、発振信号の波形に影響を与えるおそれが小さいタイミングで、第２のスイッチアレイのスイッチを制御することが可能になる。
【００１４】
また本発明の一態様では、前記制御回路は、前記変調データに基づいて前記キャパシターアレイのキャパシターの割り当てを動的に変化させるＤＥＭ処理を行い、前記ＤＥＭ処理の出力データを前記制御データとして前記ラッチ回路に出力するＤＥＭ回路を有してもよい。
【００１５】
ＤＥＭ処理は、キャパシターアレイのキャパシターの割り当てを指示する制御データを変調データから生成する処理である。即ち、ＤＥＭ処理を行うことで、デルタシグマ変調回路が出力する変調データを、スイッチアレイの制御データに変換できる。また、キャパシターアレイがユニットキャパシターで構成されるとき、ユニットキャパシターは容量値のプロセスばらつきを有し、そのばらつきが発振周波数の精度に影響する可能性がある。本発明の一態様によれば、ＤＥＭ処理を行うことで、選択されるキャパシターが動的に分散されるので、発振周波数の高精度化が期待できる。
【００１６】
また本発明の一態様では、回路装置は、第２のラッチ回路を含み、前記発振回路は、前記駆動回路の前記入力ノード及び前記出力ノードの前記一方のノードとは異なる他方のノードと前記接地ノードとの間に設けられる第２のキャパシターアレイ及び第２のスイッチアレイを有する第２の可変容量回路を有し、前記ラッチ信号出力回路は、前記クロック信号及び前記ラッチ信号とは位相が異なる第２のラッチ信号を出力し、前記第２のラッチ回路は、前記第２のラッチ信号に基づいて前記制御データをラッチし、ラッチした前記制御データを前記第２のスイッチアレイに出力してもよい。
【００１７】
本発明の一態様によれば、スイッチアレイ及び第２のスイッチアレイが、同一内容の制御データでスイッチング制御されている。制御データが同一内容であっても、ラッチ回路がスイッチアレイに出力する制御データと、第２のラッチ回路が第２のスイッチアレイに出力する制御データとでは、変化タイミングが異なる。変化タイミングを異ならせることで、発振信号の波形の乱れを低減しつつ可変容量回路及び第２の可変容量回路の容量値を制御することが可能である。
【００１８】
また本発明の一態様では、前記キャパシターアレイは、第１〜第ｍのキャパシター（ｍは２以上の整数）を有し、前記スイッチアレイは、第１〜第ｍのスイッチを有し、前記第１〜第ｍのキャパシターの第ｉのキャパシター（ｉは１以上ｍ以下の整数）の一端に前記第１〜第ｍのスイッチの第ｉのスイッチの一端が接続され、前記接地ノードに前記第ｉのスイッチの他端が接続されてもよい。
【００１９】
第ｉのスイッチがオフのとき第ｉのキャパシターの一端はフローティング状態（又は、それに準じた状態）となる。この状態から可変容量回路が接続されるノード（駆動回路の入力ノード及び出力ノードの一方のノード）の電圧が変化すると、第ｉのキャパシターの他端の電圧が変化し、それに伴って一端の電圧も変化する。このとき、第ｉのキャパシターの両端の電位差が大きいと、第ｉのキャパシターの電荷変動が起きるおそれがある。例えば、第ｉのスイッチがＮ型トランジスターで構成され、そのドレインに第ｉのキャパシターの一端が接続されている場合、第ｉのスイッチがオフした状態で第ｉのキャパシターの他端の電圧が０Ｖ以下になると、基板−ドレイン間のＰＮ接合に電流が流れて第ｉのキャパシターの電荷が変動するおそれがある。キャパシターの電荷が変動した後に、第ｉのスイッチがオンになると、発振信号の波形を乱れさせる原因となる。本発明の一態様では、第ｉのキャパシターの両端の電位差が小さいタイミングで第ｉのスイッチのオンとオフを切り替えることが可能になるので、発振信号の波形が乱れるおそれを低減できる。
【００２０】
また本発明の一態様では、前記可変容量回路は、一端が前記一方のノードに接続され、他端が前記第１〜第ｎのキャパシターの他端に接続されるキャパシターを有してもよい。
【００２１】
このようにすれば、キャパシターアレイの第１〜第ｎのキャパシターに対してキャパシターが直列に接続される。このため、可変容量回路が接続されるノード（駆動回路の入力ノード及び出力ノードの一方のノード）から見た第１〜第ｎのキャパシターの容量値は、実際の容量値よりも小さく見えることになる。１つのキャパシターの容量値が小さいほど、その１つのキャパシターの接続と非接続を切り替えたときの発振周波数の変化が小さくなり、発振周波数を高精度化（例えば位相ノイズを低減）できる。
【００２２】
また本発明の一態様では、回路装置は、温度検出電圧を出力する温度センサーと、前記温度検出電圧をＡ／Ｄ変換して温度検出データを出力するＡ／Ｄ変換回路と、前記温度検出データに基づく前記周波数制御データを出力するデジタル信号処理回路と、を含んでもよい。
【００２３】
このようにすれば、温度検出データに基づく周波数制御データに対応した容量値に可変容量回路の容量値を制御し、周波数制御データに対応した発振周波数で発振回路を発振させることができる。例えば、デジタル信号処理回路が、温度検出データに基づいて温度補償処理を行って周波数制御データを出力することで、発振周波数の温度補償処理を実現できる。
【００２４】
また本発明の他の態様は、上記のいずれか一項に記載の回路装置と、前記振動子と、を含む発振器に関係する。
【００２５】
また本発明の更に他の態様は、上記のいずれか一項に記載の回路装置を含む電子機器に関係する。
【００２６】
また本発明の更に他の態様は、上記のいずれか一項に記載の回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００２７】
【図１】回路装置の第１の構成例。
【図２】第１の構成例の回路装置の動作を説明するタイミングチャート。
【図３】回路装置の第２の構成例、及び制御回路の第１の詳細な構成例。
【図４】第２の構成例の回路装置の動作を説明するタイミングチャート。
【図５】可変容量回路の詳細な構成例。
【図６】クロック信号に同期してスイッチアレイを制御した場合の波形例。
【図７】本実施形態における波形例。
【図８】ディザー回路の詳細な構成例。
【図９】ラッチ信号出力回路の第１の詳細な構成例。
【図１０】１次のデルタシグマ変調を行う場合のデルタシグマ変調回路の詳細な構成例。
【図１１】２次のデルタシグマ変調を行う場合のデルタシグマ変調回路の詳細な構成例。
【図１２】回路装置の第３の構成例。
【図１３】回路装置の第４の構成例、及び制御回路の第２の詳細な構成例。
【図１４】回路装置の第５の構成例、制御回路の第３の詳細な構成例、及びラッチ信号出力回路の第２の詳細な構成例。
【図１５】回路装置の第６の構成例。
【図１６】発振器の構成例。
【図１７】電子機器の構成例。
【図１８】移動体の例。
【発明を実施するための形態】
【００２８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．回路装置の第１の構成例
図１は、回路装置１００の第１の構成例である。回路装置１００は、発振回路１５０と制御回路３０とラッチ回路４０とラッチ信号出力回路７０とを含む。また回路装置１００は、バッファー回路ＢＦＣＫと、振動子ＸＴＡＬの一端が接続される端子ＸＤ（パッド、第１の振動子用端子）と、振動子ＸＴＡＬの他端が接続される端子ＸＧ（パッド、第２の振動子用端子）と、を含むことができる。
【００３０】
発振回路１５０は、端子ＸＤ、ＸＧを介して振動子ＸＴＡＬに接続され、振動子ＸＴＡＬを駆動することで振動子ＸＴＡＬを発振させる回路である。発振回路１５０は、周波数制御データＤＤＳに基づく制御データＬＱＡが入力され、周波数制御データＤＤＳに対応する発振周波数で振動子ＸＴＡＬを発振させる。発振回路１５０は、振動子ＸＴＡＬを駆動する駆動回路１５２と、可変容量回路８０と、を含む。
【００３１】
駆動回路１５２は、振動子ＸＴＡＬの他端（端子ＸＧ）から入力ノードＮＧに入力される信号に基づいて、駆動信号を振動子ＸＴＡＬの一端（端子ＸＤ）に出力する。駆動回路１５２は、図１に示すように例えばインバーターであるが、これに限定されず、入力信号を反転増幅する回路であればよい。例えば、発振回路１５０はピアース型の発振回路であってもよく、この場合、駆動回路１５２はバイポーラートランジスターと、バイポーラートランジスターのベース−コレクター間に接続される抵抗と、を含む。バイポーラートランジスターのベースが入力ノードＮＧとなり、コレクターが出力ノードＮＤとなる。
【００３２】
振動子ＸＴＡＬ（発振子）は、例えば圧電振動子である。圧電振動子は例えば水晶振動子である。水晶振動子としては、例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動子である。例えば振動子は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子である。或いは振動子は、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子などであってもよい。また振動子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。
【００３３】
可変容量回路８０は、駆動回路１５２の出力ノードＮＤと接地ノードとの間に設けられるキャパシターアレイ８２及びスイッチアレイ８４を有する。スイッチアレイ８４に含まれる複数のスイッチの各々は、制御データＬＱＡによりオン又はオフに制御される。これにより、キャパシターアレイ８２に含まれる複数のキャパシターのうち、駆動回路１５２の出力ノードＮＤに接続される（出力ノードＮＤから容量値として見える）キャパシターが制御データＬＱＡに応じて変化し、可変容量回路８０の容量値が制御される。
【００３４】
なお、キャパシターアレイ及びスイッチアレイは、駆動回路１５２の入力ノード及び出力ノードの一方のノード（ＮＧ、ＮＤの一方）と接地ノードとの間に設けられていればよい。例えば、図１２に示すようにキャパシターアレイ８２及びスイッチアレイ８４が駆動回路１５２の入力ノードＮＧと接地ノードとの間に設けられてもよいし、図３に示すようにキャパシターアレイ８２及びスイッチアレイ８４が駆動回路１５２の出力ノードＮＤと接地ノードとの間に設けられると共にキャパシターアレイ９２及びスイッチアレイ９４が駆動回路１５２の入力ノードＮＧと接地ノードとの間に設けられてもよい。
【００３５】
制御回路３０は、スイッチアレイ８４のスイッチをオン又はオフに制御して可変容量回路８０の容量値を制御するための制御データＣＱＡを、周波数制御データＤＤＳに基づいて出力する。周波数制御データＤＤＳは、例えば発振周波数の温度補償処理により得られたデータであり、例えば図１５のデジタル信号処理回路５０が制御回路３０に出力する。制御回路３０は、発振信号ＳＳＣに基づくクロック信号ＣＬＫで動作し、クロック信号ＣＬＫにより規定されるタイミング（クロック信号ＣＬＫのエッジタイミング）で制御データＣＱＡを出力する（変化させる）。制御データＣＱＡは、可変容量回路８０の容量値を周波数制御データＤＤＳに対応した容量値に制御するデータであり、その１つのビットがスイッチアレイ８４の１つのスイッチをオン又はオフする信号になっている。制御回路３０は、このような制御データＣＱＡを、周波数制御データＤＤＳを変換することにより生成する。
【００３６】
具体的には、制御回路３０は、周波数制御データＤＤＳに基づくデルタシグマ変調を行って変調データを出力するデルタシグマ変調回路３２を有する。周波数制御データＤＤＳに基づくデルタシグマ変調は、周波数制御データＤＤＳ又は周波数制御データＤＤＳを処理（例えばディザー処理）したデータに対するデルタシグマ変調である。制御回路３０は、デルタシグマ変調回路３２からの変調データに基づいて制御データＣＱＡを出力する。例えば制御回路３０は、変調データに対する処理（例えばデータ形式を変換する処理や、ＤＥＭ（Dynamic Element Matching）処理等）を行って制御データＣＱＡを生成する。或いは、制御回路３０は、変調データの内容を変えずに変調データのバッファリングやラッチ等を行って、その結果を制御データＣＱＡとして出力してもよい。
【００３７】
例えばキャパシターアレイ８２が２ｋ個のユニットキャパシター（ｋは１以上の整数）を有する場合、変調データはｋビットのデータであり、制御データＣＱＡは２ｋビットのデータ（サーモメーターコード）である。この場合、制御回路３０は、ｋビットの変調データを２ｋビットの制御データＣＱＡに変換する。或いは、キャパシターアレイ８２が、容量値が２の累乗で重み付けされたｋ個のキャパシターを有する場合、変調データはｋビットのデータであり、その変調データが制御データＣＱＡとしてスイッチアレイ８４に入力される。
【００３８】
ラッチ回路４０は、制御データＣＱＡをラッチし、そのラッチした制御データＣＱＡを制御データＬＱＡとしてスイッチアレイ８４に出力する。具体的には、ラッチ信号出力回路７０からのラッチ信号ＳＬＡに基づいて制御データＣＱＡをラッチし、ラッチ信号ＳＬＡにより規定されるタイミング（ラッチ信号ＳＬＡのエッジタイミング）で制御データＬＱＡを出力する（変化させる）。
【００３９】
ラッチ信号出力回路７０は、駆動回路１５２の入力ノードＮＧからの発振信号ＳＳＣに基づくクロック信号ＣＬＫが入力され、クロック信号ＣＬＫとは位相が異なるラッチ信号ＳＬＡをラッチ回路４０に出力する。具体的には、バッファー回路ＢＦＣＫが発振信号ＳＳＣをバッファリングしてクロック信号ＣＬＫを出力する。ラッチ信号出力回路７０は、クロック信号ＣＬＫに対するラッチ信号ＳＬＡの位相を調整して（遅延させて）、ラッチ信号ＳＬＡを出力する。クロック信号ＣＬＫは発振信号ＳＳＣと位相が同期した信号なので、ラッチ信号ＳＬＡは、発振信号ＳＳＣと位相が異なる信号となる。
【００４０】
なお、クロック信号ＣＬＫは、駆動回路１５２の入力ノード又は出力ノード（ＮＧ又はＮＤ）からの発振信号に基づくクロック信号であればよい。即ち、ラッチ信号出力回路７０には、駆動回路１５２の出力ノードＮＤからの発振信号に基づくクロック信号ＣＬＫが入力されてもよい。
【００４１】
図２は、図１の回路装置１００の動作を説明するタイミングチャートである。図２では、クロック信号ＣＬＫの位相の基準（０度）を立ち上がりエッジとする。また駆動回路１５２の出力ノードＮＤの電圧信号をＶＤとし、その電圧信号ＶＤを正弦波とみなしたときの０度を電圧信号ＶＤの位相の基準とする。
【００４２】
図２に示すように、制御回路３０はクロック信号ＣＬＫの立ち下がりエッジで制御データＣＱＡを出力する。即ち、制御データＣＱＡは、クロック信号ＣＬＫに対して位相１８０度（逆相）のタイミングでＤＡ１、ＤＡ２、ＤＡ３、・・・と変化する。ラッチ信号出力回路７０は、クロック信号ＣＬＫに対して９０度遅れた位相のラッチ信号ＳＬＡを出力する。ラッチ回路４０は、ラッチ信号ＳＬＡの立ち上がりエッジで制御データＣＱＡをラッチして、制御データＬＱＡを出力する。即ち、制御データＬＱＡは、クロック信号ＣＬＫに対して位相９０度のタイミングでＤＡ１、ＤＡ２、ＤＡ３、・・・と変化し、このタイミングでスイッチアレイ８４のスイッチのオンとオフが切り替えられる。
【００４３】
クロック信号ＣＬＫは、駆動回路１５２の入力ノードＮＧからの発振信号ＳＳＣに基づいて生成されているので、駆動回路１５２の出力ノードＮＤの電圧信号ＶＤは、クロック信号ＣＬＫに対して逆相である（位相が１８０度異なる）。このため、クロック信号ＣＬＫに対して位相が９０度のタイミングで電圧信号ＶＤが最低電圧（例えば０Ｖ）となる。キャパシターアレイ８２のキャパシターの一端はスイッチアレイ８４のスイッチに接続されており、他端には電圧信号ＶＤが入力されている。スイッチがオンしているキャパシターは、その両端の電位差がＶＤになっている。即ち、クロック信号ＣＬＫに対して位相９０度のタイミングで制御データＬＱＡを変化させることで、キャパシターの両端の電圧差が最小（０Ｖ）のときに、スイッチのオンとオフが切り替わることになる。
【００４４】
スイッチがオンからオフになるとキャパシターの一端はフローティング（又は、それに準じた状態）となる。この状態からキャパシターの他端の電圧（ＶＤ）が変化すると、一端の電圧も変化するが、０Ｖより下がることが無いので、キャパシターの電荷が変動するおそれは小さい。例えば、図５、図６で後述するように、スイッチを構成するＮ型トランジスターのドレインにキャパシターの一端が接続されている場合、スイッチがオフした状態でキャパシターの他端の電圧（ＶＤ）が０Ｖ以下になると、基板−ドレイン間のＰＮ接合で電流が流れてキャパシターの電荷が変動するおそれがある。キャパシターの電荷が変動した後に、スイッチがオンになると、その変動した電荷が駆動回路１５２の出力ノードＮＤから供給されることになり、電圧信号ＶＤの波形を乱れさせる原因となる。一方、図５、図７で後述するように、本実施形態ではスイッチがオフのときキャパシターの両端の電位差が０Ｖであり、電圧信号ＶＤは０Ｖ以上で変動するので、キャパシターの他端の電圧（ＶＤ）が０Ｖ以下になることがない。このため、電圧信号ＶＤの波形が乱れるおそれを低減できる。
【００４５】
なお、以上ではラッチ信号ＳＬＡの位相がクロック信号ＣＬＫの位相に対して９０度遅れている場合を例に説明したが、これに限定されず、電圧信号ＶＤが最小電圧付近となるようなラッチ信号ＳＬＡの位相となっていればよい。例えば、ラッチ信号ＳＬＡの位相は、クロック信号ＣＬＫの位相に対して６０度〜１２０度遅れていればよい。望ましくは、ラッチ信号ＳＬＡの位相は、クロック信号ＣＬＫの位相に対して８０度〜１００度遅れていればよい。
【００４６】
本実施形態では、上記のようなラッチ信号ＳＬＡを例えばＤＬＬ（Delay-Locked Loop）回路により生成する。具体的には、図９で後述するように、ラッチ信号出力回路７０がＤＬＬ回路７５を有する。ＤＬＬ回路７５は、クロック信号ＣＬＫを順次に遅延した遅延クロック信号ＱＤ１〜ＱＤｎ（第１〜第ｎの遅延クロック信号（ｎは２以上の整数））を出力し、遅延クロック信号ＱＤｎとクロック信号ＣＬＫとの間の位相比較を行い、その位相比較の結果に基づいて遅延クロック信号ＱＤ１〜ＱＤｎの各遅延クロック信号の遅延時間を制御する。ラッチ信号出力回路７０は、遅延クロック信号ＱＤ１〜ＱＤｎのいずれかをラッチ信号ＳＬＡとして出力する。
【００４７】
このようにすれば、ラッチ信号ＳＬＡのエッジタイミング（信号レベルの遷移タイミング）を、精度良く設定できる。即ち、キャパシターアレイ８２の両端の電位差が最小となる（駆動回路１５２の出力ノードＮＤの電圧信号ＶＤが最小となる）タイミング、或いは、そのタイミングに非常に近いタイミングで信号レベルが遷移するラッチ信号ＳＬＡを、出力できるようになる。例えば、電圧信号ＶＤが正弦波であるとみなした場合には、遅延クロック信号ＱＤ１〜ＱＤｎのうち、クロック信号ＣＬＫに対する位相差が９０度に最も近い遅延クロック信号を選択し、その遅延クロック信号をラッチ信号ＳＬＡとして出力すればよい。
【００４８】
なお、ラッチ信号出力回路７０の構成はこれに限定されない。例えば、図１４で後述するように、遅延時間がフィードバック制御されない遅延回路によりクロック信号ＣＬＫを遅延させて、ラッチ信号を生成してもよい。
【００４９】
２．回路装置の第２の構成例
図３は、回路装置１００の第２の構成例、及び制御回路３０の第１の詳細な構成例である。図３の回路装置１００は、制御回路３０と、ラッチ回路４０（第１のラッチ回路）と、ラッチ回路４５（第２のラッチ回路）と、ラッチ信号出力回路７０と、発振回路１５０と、端子ＸＧ、ＸＤと、バッファー回路ＢＦＣＫと、を含む。なお、以下では既に上述した構成要素と同一の構成要素には同一の符号を付し、その構成要素について適宜説明を省略する。
【００５０】
発振回路１５０は、可変容量回路８０（第１の可変容量回路）と、可変容量回路９０（第２の可変容量回路）と、駆動回路１５２と、を含む。
【００５１】
可変容量回路９０は、駆動回路１５２の入力ノードＮＧと接地ノードとの間に設けられるキャパシターアレイ９２（第２のキャパシターアレイ）及びスイッチアレイ９４（第２のスイッチアレイ）を有する。スイッチアレイ９４に含まれる複数のスイッチの各々は、制御データＬＱＢによりオン又はオフに制御される。これにより、キャパシターアレイ９２に含まれる複数のキャパシターのうち、駆動回路１５２の入力ノードＮＧに接続される（入力ノードＮＧから容量値として見える）キャパシターが制御データＬＱＢに応じて変化し、可変容量回路９０の容量値が制御される。
【００５２】
なお、可変容量回路８０のキャパシターアレイ８２及びスイッチアレイ８４が、駆動回路１５２の入力ノード及び出力ノードの一方のノード（ＮＧ、ＮＤの一方）と接地ノードとの間に設けられ、可変容量回路９０のキャパシターアレイ９２及びスイッチアレイ９４が、駆動回路１５２の入力ノード及び出力ノードの他方のノード（ＮＧ、ＮＤの他方）と接地ノードとの間に設けられていればよい。他方のノードは、上記一方のノードとは異なるノードである。例えば図３では、一方のノードを出力ノードＮＤとし、他方のノードを入力ノードＮＧとして説明している。
【００５３】
制御回路３０は、スイッチアレイ８４のスイッチをオン又はオフに制御して可変容量回路８０の容量値を制御するための制御データＣＱＡ（第１の制御データ）と、スイッチアレイ９４のスイッチをオン又はオフに制御して可変容量回路９０の容量値を制御するための制御データＣＱＢ（第２の制御データ）とを、周波数制御データＤＤＳに基づいて出力する。具体的には、制御回路３０は、ディザー回路３１と、デルタシグマ変調回路３２（第１のデルタシグマ変調回路）と、デルタシグマ変調回路３５（第２のデルタシグマ変調回路）と、ＤＥＭ回路３３（第１のＤＥＭ回路）と、ＤＥＭ回路３６（第２のＤＥＭ回路）と、ラッチ回路３４（ネガティブエッジラッチ回路）と、ラッチ回路３７（ポジティブエッジラッチ回路）と、を含む。
【００５４】
ディザー回路３１は、周波数制御データＤＤＳに対する第１のディザー処理及び第２のディザー処理を行い、第１のディザー処理の出力データＴＨＡと第２のディザー処理の出力データＴＨＢとを出力する。第２のディザー処理は、第１のディザー処理とは異なるディザー処理であり、出力データＴＨＢは出力データＴＨＡとは異なるデータである。ディザー処理は、例えば疑似乱数データ等のノイズデータを加える処理である。
【００５５】
デルタシグマ変調回路３２は、第１のディザー処理の出力データＴＨＡをデルタシグマ変調して変調データＤＳＡ（第１の変調データ）を出力する。制御回路３０は、制御データＣＱＡ（第１の制御データ）を変調データＤＳＡに基づいて出力する。具体的には、ＤＥＭ回路３３が、変調データＤＳＡをＤＥＭ処理して出力データＤＭＱＡを出力する。ラッチ回路３４が、ＤＥＭ回路３３の出力データＤＭＱＡをラッチし、そのラッチされたデータを制御データＣＱＡとして出力する。キャパシターアレイ８２が２ｋ個のユニットキャパシターを有する場合、変調データＤＳＡはｋビットのデータであり、ＤＥＭ回路３３の出力データＤＭＱＡ及び制御データＣＱＡは２ｋビットのデータ（サーモメーターコード）である。
【００５６】
なお、ＤＥＭ処理は、変調データＤＳＡに基づいてキャパシターアレイ８２のキャパシターの割り当てを動的に変化させる処理である。具体的には、可変容量回路８０の容量値を変調データＤＳＡに対応した容量値に設定する際に、キャパシターアレイ８２のキャパシターがスイッチアレイ８４により選択されるが、ＤＥＭ処理は、どのキャパシターを選択するのかを動的に変化させる（選択されるキャパシターを分散化する）処理である。例えば図５に示すようにキャパシターアレイ８２が１２８個のユニットキャパシター（ＣＡ１〜ＣＡ１２８）を含むとする。変調データＤＳＡがユニットキャパシターを４個、５個、３個と順次に選択するデータである場合、ＤＥＭ回路３３の出力データＤＭＱＡはＣＡ１〜ＣＡ４（４個）、ＣＡ５〜ＣＡ９（５個）、ＣＡ１０〜ＣＡ１２（３個）を順次に選択するデータとなる。
【００５７】
デルタシグマ変調回路３５は、第２のディザー処理の出力データＴＨＢをデルタシグマ変調して変調データＤＳＢ（第２の変調データ）を出力する。制御回路３０は、制御データＣＱＢ（第１の制御データ）を変調データＤＳＢに基づいて出力する。具体的には、ＤＥＭ回路３６が、変調データＤＳＢをＤＥＭ処理して出力データＤＭＱＢを出力する。ラッチ回路３７が、ＤＥＭ回路３６の出力データＤＭＱＢをラッチし、そのラッチされたデータを制御データＣＱＢとして出力する。キャパシターアレイ９２が２ｋ個のユニットキャパシターを有する場合、変調データＤＳＢはｋビットのデータであり、ＤＥＭ回路３６の出力データＤＭＱＢ及び制御データＣＱＢは２ｋビットのデータ（サーモメーターコード）である。なお、ＤＥＭ回路３６は、上述したＤＥＭ回路３３と同様の手法でＤＥＭ処理を行う。
【００５８】
ラッチ信号出力回路７０は、ラッチ信号ＳＬＡ（第１のラッチ信号）をラッチ回路４０に出力し、クロック信号ＣＬＫ及びラッチ信号ＳＬＡ（第１のラッチ信号）とは位相が異なるラッチ信号ＳＬＢ（第２のラッチ信号）をラッチ回路４５に出力する。具体的には、ラッチ信号出力回路７０は、クロック信号ＣＬＫに対するラッチ信号ＳＬＢの位相を、ラッチ信号ＳＬＡとは異なる位相に調整して（遅延させて）、ラッチ信号ＳＬＢを出力する。
【００５９】
ラッチ回路４５は、ラッチ信号ＳＬＢに基づいて制御データＣＱＢをラッチし、そのラッチした制御データＣＱＢを制御データＬＱＢとしてスイッチアレイ９４に出力する。即ち、ラッチ信号ＳＬＢにより規定されるタイミング（ラッチ信号ＳＬＢのエッジタイミング）で制御データＬＱＢを出力する（変化させる）。ラッチ信号ＳＬＡとラッチ信号ＳＬＢは位相が異なるので、スイッチアレイ８４がスイッチング制御されるタイミングと、スイッチアレイ９４がスイッチング制御されるタイミングが異なることになる。
【００６０】
図４は、図３の回路装置１００の動作を説明するタイミングチャートである。図４では、クロック信号ＣＬＫの位相の基準（０度）を立ち上がりエッジとする。また駆動回路１５２の入力ノードＮＧの電圧信号をＶＧとし、駆動回路１５２の出力ノードＮＤの電圧信号をＶＤとし、その電圧信号ＶＧ、ＶＤを正弦波とみなしたときの０度を電圧信号ＶＧ、ＶＤの位相の基準とする。
【００６１】
図４に示すように、ＤＥＭ回路３６は、クロック信号ＣＬＫの立ち上がりエッジで出力データＤＭＱＢを出力する。ラッチ回路３７は、クロック信号ＣＬＫの立ち上がりエッジで出力データＤＭＱＢをラッチして、制御データＣＱＢを出力する。即ち、制御データＣＱＢは、クロック信号ＣＬＫに対して位相０度（同相）のタイミングでＤＢ１、ＤＢ２、ＤＢ３、・・・と変化する。ラッチ信号出力回路７０は、クロック信号ＣＬＫに対して２７０度遅れた（９０度進んだ）位相のラッチ信号ＳＬＢを出力する。ラッチ回路４５は、ラッチ信号ＳＬＢの立ち上がりエッジで制御データＣＱＢをラッチして、制御データＬＱＢを出力する。即ち、制御データＬＱＢは、クロック信号ＣＬＫに対して位相２７０度のタイミングでＤＢ１、ＤＢ２、ＤＢ３、・・・と変化し、このタイミングでスイッチアレイ９４のスイッチのオンとオフが切り替えられる。
【００６２】
クロック信号ＣＬＫは、駆動回路１５２の入力ノードＮＧからの発振信号ＳＳＣに基づいて生成されているので、駆動回路１５２の入力ノードＮＧの電圧信号ＶＧは、クロック信号ＣＬＫに対して同相である。このため、クロック信号ＣＬＫに対して位相が２７０度のタイミングで電圧信号ＶＧが最低電圧（例えば０Ｖ）となる。キャパシターアレイ９２のキャパシターの一端はスイッチアレイ９４のスイッチに接続されており、他端には電圧信号ＶＧが入力されている。スイッチがオンしているキャパシターは、その両端の電位差がＶＧになっている。即ち、クロック信号ＣＬＫに対して位相２７０度のタイミングで制御データＬＱＢを変化させることで、キャパシターの両端の電圧差が最小（０Ｖ）のときに、スイッチのオンとオフが切り替わることになる。このようなタイミングでスイッチング制御を行うことで、図２で説明した電圧信号ＶＤの場合と同様に、電圧信号ＶＧの波形が乱れるおそれを低減できる。
【００６３】
なお、以上ではラッチ信号ＳＬＢの位相がクロック信号ＣＬＫの位相に対して２７０度遅れている場合を例に説明したが、これに限定されず、電圧信号ＶＧが最小電圧付近となるようなラッチ信号ＳＬＢの位相となっていればよい。例えば、ラッチ信号ＳＬＢの位相は、クロック信号ＣＬＫの位相に対して２４０度〜３００度遅れていればよい。望ましくは、ラッチ信号ＳＬＢの位相は、クロック信号ＣＬＫの位相に対して２６０度〜２８０度遅れていればよい。
【００６４】
ＤＥＭ回路３３は、クロック信号ＣＬＫの立ち上がりエッジで出力データＤＭＱＡを出力する。ラッチ回路３４は、クロック信号ＣＬＫの立ち下がりエッジで出力データＤＭＱＡをラッチして、制御データＣＱＡを出力する。以下、図２で説明したように、クロック信号ＣＬＫに対して９０度遅れた位相のラッチ信号ＳＬＡでラッチ回路４０が制御データＣＱＡをラッチすると共に制御データＬＱＡを出力し、クロック信号ＣＬＫに対して位相９０度のタイミングでスイッチアレイ８４のスイッチのオンとオフが切り替えられる。
【００６５】
図２で説明したように、このようなタイミングでスイッチング制御を行うことで、電圧信号ＶＤの波形が乱れるおそれを低減できる。
【００６６】
本実施形態では、制御回路３０は、変調データＤＳＡに基づいてＤＥＭ処理を行うＤＥＭ回路３３を有し、ＤＥＭ回路３３の出力データＤＭＱＡに基づく制御データＣＱＡをラッチ回路４０に出力する。また、制御回路３０は、変調データＤＳＢに基づいてＤＥＭ処理を行うＤＥＭ回路３６を有し、ＤＥＭ回路３６の出力データＤＭＱＢに基づく制御データＣＱＢをラッチ回路４５に出力する。
【００６７】
ＤＥＭ処理は、キャパシターアレイ８２、９２のキャパシターの割り当てを指示する制御データを、変調データＤＳＡ、ＤＳＢから生成する処理である。即ち、ＤＥＭ処理を行うことで、変調データＤＳＡ、ＤＡＢを、スイッチアレイ８４、９４の制御データに変換できる。また、キャパシターアレイ８２、９２のユニットキャパシターは容量値のプロセスばらつきを有し、そのばらつきが発振周波数の精度に影響する可能性がある。本実施形態では、ＤＥＭ処理を行うことで、選択されるキャパシターが動的に分散されるので、発振周波数の高精度化が期待できる。
【００６８】
なお、図３ではＤＥＭ回路３３、３６を設ける場合を説明したが、ＤＥＭ回路は省略することが可能である。例えば、ＤＥＭ回路３３、３６の代わりに、変調データＤＳＡ、ＤＳＢを制御データ（例えばサーモメーターコード）に変換する回路を設け、その回路の出力データをラッチ回路３４、３７がラッチするように構成してもよい。
【００６９】
３．可変容量回路
図５は、可変容量回路８０、９０の詳細な構成例である。可変容量回路８０は、キャパシターＣＣＡと、キャパシターアレイ８２と、スイッチアレイ８４と、を含む。可変容量回路９０は、キャパシターＣＣＢと、キャパシターアレイ９２と、スイッチアレイ９４と、を含む。
【００７０】
キャパシターアレイ８２は、キャパシターＣＡ１〜ＣＡ１２８を有し、スイッチアレイ８４は、スイッチＴＡ１〜ＴＡ１２８を含む。キャパシターＣＡｉ（ｉは１以上１２８以下の整数）の一端にスイッチＴＡｉの一端が接続され、接地ノードにスイッチＴＡｉの他端が接続される。キャパシターＣＡ１〜ＣＡ１２８の他端は共通接続され、キャパシターＣＣＡを介して駆動回路１５２の出力ノードＮＤに接続される。キャパシターＣＡ１〜ＣＡ１２８はユニットキャパシターで構成され、互いに同一の容量値を有する。スイッチＴＡ１〜ＴＡ１２８は、各々、制御データＬＱＡ［１２８：１］のビット信号ＬＱＡ［１］〜ＬＱＡ［１２８］によりオン又はオフに制御される。具体的には、スイッチＴＡ１〜ＴＡ１２８はＮ型ＭＯＳトランジスターである。スイッチＴＡｉであるトランジスターのソースは接地ノードに接続され、ドレインはキャパシターＣＡｉの一端に接続され、ゲートにはビット信号ＬＱＡ［ｉ］が入力される。
【００７１】
ビット信号ＬＱＡ［ｉ］がハイレベルのとき、スイッチＴＡｉがオンになり、キャパシターＣＡｉの一端が接地ノードに接続され、キャパシターＣＡｉの容量値が駆動回路１５２の出力ノードＮＤから見えるようになる。一方、ビット信号ＬＱＡ［ｉ］がローレベルのとき、スイッチＴＡｉがオフになり、キャパシターＣＡｉの一端がフローティング状態となり、キャパシターＣＡｉの容量値が駆動回路１５２の出力ノードＮＤから見えなくなる。このようにして、制御データＬＱＡ［１２８：１］により可変容量回路８０の容量値を制御できる。
【００７２】
なお、キャパシターＣＡ１〜ＣＡ１２８の一端に抵抗を介してバイアス電圧を供給する構成を追加してもよい。スイッチＴＡ１〜ＴＡ１２８がオフのときに、キャパシターＣＡ１〜ＣＡ１２８の一端がフローティング状態となるが、そのフローティング状態を妨げない程度の抵抗を介してバイアス電圧を供給する。
【００７３】
キャパシターＣＣＡの一端は駆動回路１５２の出力ノードＮＤに接続され、他端はキャパシターＣＡ１〜ＣＡ１２８の他端に接続される。
【００７４】
キャパシターＣＣＡは、キャパシターアレイ８２のキャパシターＣＡ１〜ＣＡ１２８に対して直列に接続される。このため、駆動回路１５２の出力ノードＮＤから見たキャパシターＣＡ１〜ＣＡ１２８の容量値は、実際の容量値よりも小さく見えることになる。１つのキャパシターの容量値が小さいほど、その１つのキャパシターの接続と非接続を切り替えたときの発振周波数の変化が小さくなり、発振周波数を高精度化（例えば位相ノイズを低減）できるようになる。即ち、キャパシターＣＣＡを設けたことでキャパシターＣＡ１〜ＣＡ１２８の見かけの容量値を小さくでき、発振周波数を高精度化できる。
【００７５】
なお、以上ではキャパシター及びスイッチの個数が１２８個である場合を例に説明したが、これに限定されない。即ち、キャパシターアレイ８２が第１〜第ｍのキャパシター（ｍは２以上の整数）を有し、スイッチアレイ８４が第１〜第ｍのスイッチを有していればよい。ＣＡｉは、第１〜第ｍのキャパシターの第ｉのキャパシター（ｉは１以上ｍ以下の整数）であり、ＴＡｉは、第１〜第ｍのスイッチの第ｉのスイッチである。
【００７６】
また、以上では可変容量回路８０を例にとり説明したが、可変容量回路９０も同様の構成である。具体的には、以上の説明においてキャパシターＣＡ１〜ＣＡ１２８、スイッチＴＡ１〜ＴＡ１２８、制御データＬＱＡ［１２８：１］、ビット信号ＬＱＡ［１］〜ＬＱＡ［１２８］、キャパシターＣＣＡ、出力ノードＮＤを、キャパシターＣＢ１〜ＣＢ１２８、スイッチＴＢ１〜ＴＢ１２８、制御データＬＱＢ［１２８：１］、ビット信号ＬＱＢ［１］〜ＬＱＢ［１２８］、キャパシターＣＣＢ、入力ノードＮＧに読み替えればよい。
【００７７】
以下、図５のキャパシターＣＡ１及びスイッチＴＡ１を例にとって、スイッチング制御のタイミングについて説明する。図５に示すように、キャパシターＣＡ１の一端の電圧信号をＶＣＮとする。
【００７８】
図６は、クロック信号ＣＬＫに同期して（位相差０度で）スイッチアレイを制御した場合の波形例である。
【００７９】
図６の上段図に示すように、クロック信号ＣＬＫは、電圧信号ＶＧ（発振信号ＳＳＣ）に同期しており、電圧信号ＶＧの位相０度のタイミングにクロック信号ＣＬＫの立ち上がりエッジがある。図６の中段図に示すように、スイッチＴＡ１を制御するビット信号ＬＱＡ［１］は、クロック信号ＣＬＫの立ち上がりエッジで信号レベルが変化する。電圧信号ＶＤは電圧信号ＶＧと逆相なので、ビット信号ＬＱＡ［１］は、電圧信号ＶＤの位相１８０度のタイミングで変化することになる。このタイミングでは、電圧信号ＶＤは振幅の最大電圧と最小電圧の間の電圧（以下、中間電圧と呼ぶ）となっている。
【００８０】
図６の中段図と下段図に示すように、ビット信号ＬＱＡ［１］がハイレベルのときにはキャパシターＣＡ１の一端の電圧信号ＶＣＮは０Ｖ（接地電圧）となっており、ビット信号ＬＱＡ［０］がローレベルに変化したときに、キャパシターＣＡ１の一端がフローティング状態になる。このとき、電圧信号ＶＤが中間電圧なので、キャパシターＣＣＡ及びキャパシターＣＡ１が、中間電圧と０Ｖの電位差を保持する。この後、電圧信号ＶＤが中間電圧から最小電圧に低下していくので、フローティング状態となっているキャパシターＣＡ１の一端の電圧信号ＶＣＮが０Ｖから低下して負電圧となる。スイッチＴＡ１を構成するＮ型ＭＯＳトランジスターのドレインに電圧信号ＶＣＮが入力されているので、電圧信号ＶＣＮが負電圧になると基板−ドレイン間のＰＮ接合に順方向電圧が印加されることになり、基板−ドレイン間に電流が流れる。これにより、キャパシターＣＣＡ及びキャパシターＣＡ１の保持する電位差が、中間電圧と０Ｖの電位差よりも小さくなる。
【００８１】
この状態で電圧信号ＶＤが中間電圧になると、キャパシターＣＡ１の一端の電圧信号ＶＣＮは０Ｖよりも高い電圧になる。即ち、ビット信号ＬＱＡ［０］がローレベルからハイレベルになるとき、キャパシターＣＡ１の一端の電圧信号ＶＣＮが０Ｖよりも高い状態でスイッチＴＡ１がオフからオンになる。そうすると、キャパシターＣＡ１の一端の電圧信号ＶＣＮが０Ｖに引き下げられ、それによって駆動回路１５２の出力ノードＮＤの電圧信号ＶＤが下がる。このようにして、スイッチング制御によって電圧信号ＶＤの波形に乱れが生じ、それが発振信号の波形に乱れを生じさせる。また、スイッチＴＡ１のオンとオフの切り替えが行われないときには、上記のような波形の乱れ（少なくともキャパシターＣＡ１による波形の乱れ）が生じないので、発振信号の各周期で波形が異なってしまう。発振信号の波形が各周期で異なると、例えば位相ノイズ等の特性を低下させるおそれがある。
【００８２】
図７は、本実施形態における波形例である。即ち、クロック信号ＣＬＫに対して位相差９０度でスイッチアレイを制御した場合の波形例である。
【００８３】
図７の上段図に示すように、クロック信号ＣＬＫは、電圧信号ＶＧ（発振信号ＳＳＣ）に同期しており、電圧信号ＶＧの位相０度のタイミングにクロック信号ＣＬＫの立ち上がりエッジがある。図７の中段図に示すように、スイッチＴＡ１を制御するビット信号ＬＱＡ［１］は、クロック信号ＣＬＫの立ち上がりエッジに対して９０度遅れたタイミングで信号レベルが変化する。電圧信号ＶＤは電圧信号ＶＧと逆相なので、ビット信号ＬＱＡ［１］は、電圧信号ＶＤの位相２７０度のタイミングで変化することになる。このタイミングでは、電圧信号ＶＤは振幅の最小電圧（略最小の電圧を含む）となっており、０Ｖ付近の電圧となっている。
【００８４】
図７の中段図と下段図に示すように、ビット信号ＬＱＡ［１］がハイレベルからローレベルに変化したときに、キャパシターＣＡ１の一端がフローティング状態に変化する。このとき、電圧信号ＶＤが０Ｖ付近なので、キャパシターＣＣＡ及びキャパシターＣＡ１が保持する電位差は、ほぼ０Ｖである。この後、電圧信号ＶＤは０Ｖ付近（最小電圧）よりも高い電圧で変化するので、フローティング状態となっているキャパシターＣＡ１の一端の電圧信号ＶＣＮが０Ｖ（略０Ｖを含む）より低下することがない。このため、スイッチＴＡ１を構成するＮ型ＭＯＳトランジスターのドレインに負電圧が入力されることがなく、基板−ドレイン間に電流が流れることがない。キャパシターＣＣＡ及びキャパシターＣＡ１の保持する電位差は、０Ｖ付近のまま変動せず、維持される。
【００８５】
この状態で電圧信号ＶＤが０Ｖ付近になると、キャパシターＣＡ１の一端の電圧信号ＶＣＮは０Ｖになる。即ち、ビット信号ＬＱＡ［１］がローレベルからハイレベルになるとき、キャパシターＣＡ１の一端の電圧信号ＶＣＮが０Ｖの状態でスイッチＴＡ１がオフからオンになる。即ち、スイッチＴＡ１がオンになったとき、キャパシターＣＡ１の一端の電圧信号ＶＣＮは０Ｖのままで変動せず、駆動回路１５２の出力ノードＮＤの電圧信号ＶＤに影響を与えない。このようにして、スイッチング制御による発振信号の波形の乱れを防ぐことができる。
【００８６】
４．ディザー回路
図８は、ディザー回路３１の詳細な構成例である。ディザー回路３１は、ディザー生成回路ＤＴＧＣと、加算器ＡＤＤ１、ＡＤＤ２と、を含む。
【００８７】
ディザー生成回路ＤＴＧＣは、ランダムな時系列データであるディザーデータ（乱数データ）を生成する。例えば、ディザー生成回路ＤＴＧＣは、疑似乱数データを生成する線形帰還シフトレジスター（ＬＦＳＲ：Linear Feedback Shift Register）である。加算器ＡＤＤ１は、周波数制御データＤＤＳにディザーデータを加算し、その結果を出力データＴＨＡとしてデルタシグマ変調回路３２に出力する。加算器ＡＤＤ２（減算器）は、周波数制御データＤＤＳからディザーデータを減算し、その結果を出力データＴＨＢとしてデルタシグマ変調回路３５に出力する。
【００８８】
なお、ディザー回路の構成は図８に限定されない。例えば、ディザー回路３１が、第２のディザーデータを生成する第２のディザー生成回路を含み、加算器ＡＤＤ２が周波数制御データＤＤＳに第２のディザーデータを加算し、その結果を出力データＴＨＢとして出力してもよい。第２のディザーデータは、ディザー生成回路ＤＴＧＣが出力するディザーデータとは異なるデータである。
【００８９】
５．ラッチ信号出力回路
図９は、ラッチ信号出力回路７０の第１の詳細な構成例である。ラッチ信号出力回路７０は、ＤＬＬ回路７５と、セレクター７２、７３を含む。
【００９０】
ＤＬＬ回路７５は、クロック信号ＣＬＫを遅延させる遅延回路の遅延時間をフィードバック制御によりロックする回路である。具体的には、遅延素子ＤＥ１〜ＤＥｎ（第１〜第ｎの遅延素子、第１〜第ｎの遅延回路）を有する遅延回路７４と、遅延制御回路７１と、を含む。遅延素子ＤＥ１〜ＤＥｎは直列に接続されており、遅延素子ＤＥ１にクロック信号ＣＬＫが入力され、遅延素子ＤＥ１〜ＤＥｎは、クロック信号ＣＬＫを順次に遅延させた遅延クロック信号ＱＤ１〜ＱＤｎを出力する。遅延制御回路７１は、クロック信号ＣＬＫと遅延クロック信号ＱＤｎの位相を比較し、その結果に基づいて制御信号ＳＤＣを出力する。制御信号ＳＤＣは遅延素子ＤＥ１〜ＤＥｎの遅延時間（遅延量）を制御する信号であり、例えば電圧信号である。遅延制御回路７１は、クロック信号ＣＬＫと遅延クロック信号ＱＤｎの位相が一致する（３６０度となる）ように、遅延素子ＤＥ１〜ＤＥｎの遅延時間を制御する。遅延クロック信号ＱＤ１〜ＱＤｎは、クロック信号ＣＬＫの１周期をｎ分割した遅延時間のクロック信号となり、遅延クロック信号ＱＤｊ（ｊは１以上ｎ以下の整数）の位相は、クロック信号ＣＬＫの位相に対して（ｊ／ｎ）×３６０度だけ遅延する。
【００９１】
セレクター７２は、遅延クロック信号ＱＤ１〜ＱＤｎからいずれかの遅延クロック信号を選択し、その選択した信号をラッチ信号ＳＬＡとして出力する。例えば、クロック信号ＣＬＫに対する遅延が９０度に最も近い遅延クロック信号を選択する。セレクター７３は、遅延クロック信号ＱＤ１〜ＱＤｎからいずれかの遅延クロック信号を選択し、その選択した信号をラッチ信号ＳＬＢとして出力する。例えば、クロック信号ＣＬＫに対する遅延が２７０度に最も近い遅延クロック信号を選択する。
【００９２】
なお、ラッチ信号出力回路７０の構成は図９に限定されない。例えば、セレクター７２、７３を省略し、遅延クロック信号ＱＤ１〜ＱＤｎのいずれかをラッチ信号ＳＬＡとして出力し、遅延クロック信号ＱＤ１〜ＱＤｎのいずれかをラッチ信号ＳＬＢとして出力するように構成してもよい。
【００９３】
６．デルタシグマ変調回路
図１０は、１次のデルタシグマ変調を行う場合のデルタシグマ変調回路３２の詳細な構成例である。デルタシグマ変調回路３２は、加算器ＡＤＡと、積分器ＩＮＡと、７ビット量子化器ＱＴＡと、を含む。なお、図１０ではデルタシグマ変調回路３２を例に説明するが、デルタシグマ変調回路３５も同様に構成できる。
【００９４】
加算器ＡＤＡは、入力データであるディザー回路３１の出力データＴＨＡから変調データＤＳＡを減算する。積分器ＩＮＡは、加算器ＡＤＡの出力データを積分する。７ビット量子化器ＱＴＡ（ｋビット量子化器）は、積分器ＩＮＡの出力データを７ビットデータ（ｋビットデータ）に量子化し、その結果を変調データＤＳＡとして出力する。
【００９５】
図１１は、２次のデルタシグマ変調を行う場合のデルタシグマ変調回路３２の詳細な構成例である。デルタシグマ変調回路３２は、加算器ＡＤＢ１、ＡＤＢ２と、積分器ＩＮＢ１、ＩＮＢ２と、乗算器ＧＮＢと、７ビット量子化器ＱＴＢと、を含む。なお、図１１ではデルタシグマ変調回路３２を例に説明するが、デルタシグマ変調回路３５も同様に構成できる。
【００９６】
加算器ＡＤＢは、入力データであるディザー回路３１の出力データＴＨＡから変調データＤＳＡを減算する。積分器ＩＮＢ１は、加算器ＡＤＢ１の出力データを積分する。乗算器ＧＮＢは、変調データＤＳＡに対して２を乗算する。加算器ＡＤＢ２は、積分器ＩＮＢ１の出力データから乗算器ＧＮＢの出力データを減算する。積分器ＩＮＢ２は、加算器ＡＤＢ２の出力データを積分する。７ビット量子化器ＱＴＢ（ｋビット量子化器）は、積分器ＩＮＢ２の出力データを７ビットデータ（ｋビットデータ）に量子化し、その結果を変調データＤＳＡとして出力する。
【００９７】
７．種々の構成例
回路装置１００、発振回路１５０、制御回路３０は、上述した構成に限定されず、種々の変形構成例が考えられる。以下、その幾つかの構成例について説明する。なお、以下では既に上述した構成要素と同一の構成要素には同一の符号を付し、その構成要素について適宜説明を省略する。
【００９８】
図１２は、回路装置１００の第３の構成例である。図１２では、駆動回路１５２の入力ノードＮＧに可変容量回路９０が接続され、駆動回路１５２の出力ノードＮＤに接続された可変容量回路８０が省略されている。制御回路３０は、周波数制御データＤＤＳに基づくデルタシグマ変調を行って変調データを出力するデルタシグマ変調回路３５を有する。制御回路３０は、可変容量回路９０の容量値を制御するための制御データＣＱＢを、デルタシグマ変調回路３５からの変調データに基づいて出力する。ラッチ信号出力回路７０は、クロック信号ＣＬＫに対して位相が２７０度遅れたラッチ信号ＳＬＢを出力し、ラッチ回路４５は、ラッチ信号ＳＬＢで制御データＣＱＢをラッチし、そのラッチしたデータを制御データＬＱＢとして可変容量回路９０のスイッチアレイ９４に出力する。
【００９９】
図１３は、回路装置１００の第４の構成例、及び制御回路３０の第２の詳細な構成例である。図１３では、ラッチ信号出力回路７０が、クロック信号ＣＬＫ及びラッチ信号ＳＬＡとは位相が異なるラッチ信号ＳＬＢをラッチ回路４５に出力し、ラッチ回路４５が、ラッチ信号ＳＬＢに基づいて制御データＣＱＡ’をラッチし、そのラッチした制御データＣＱＡ’を制御データＬＱＡ’としてスイッチアレイ９４に出力する。制御データＣＱＡ’は、ラッチ回路４０がラッチする制御データＣＱＡと変化タイミングが異なるが、制御データＣＱＡと同一の（同一内容の）データである。
【０１００】
具体的には、制御回路３０は、ディザー回路３１と。デルタシグマ変調回路３２と、ＤＥＭ回路３３と、ラッチ回路３４、３７と、を含む。ディザー回路３１は、周波数制御データＤＤＳに対してディザー処理を行い、その結果を出力データＴＨＡとして出力する。デルタシグマ変調回路３２は、出力データＴＨＡをデルタシグマ変調して変調データＤＳＡを出力する。ＤＥＭ回路３３は、変調データＤＳＡをＤＥＭ処理して出力データＤＭＱＡを出力する。ラッチ回路３４は、クロック信号ＣＬＫの立ち下がりエッジでＤＥＭ回路３３の出力データＤＭＱＡをラッチし、そのラッチされたデータを制御データＣＱＡとして出力する。ラッチ回路３７は、クロック信号ＣＬＫの立ち上がりエッジでＤＥＭ回路３３の出力データＤＭＱＡをラッチし、そのラッチされたデータを制御データＣＱＡ’として出力する。そして、ラッチ回路４０がラッチ信号ＳＬＡで制御データＣＱＡをラッチして制御データＬＱＡとしてスイッチアレイ８４に出力し、ラッチ回路４５がラッチ信号ＳＬＢで制御データＣＱＡ’をラッチして制御データＬＱＡ’としてスイッチアレイ９４に出力する。ラッチ信号ＳＬＡ、ＳＬＢは、クロック信号ＣＬＫに対して位相が９０度、２７０度遅れた信号である。
【０１０１】
図４では、スイッチアレイ８４、９４が、互いに異なるディザー処理が行われた制御データＬＱＡ、ＬＱＢでスイッチング制御されているが、図１３では、スイッチアレイ８４、９４が、同一内容の制御データＬＱＡ、ＬＱＡ’でスイッチング制御されている。制御データＬＱＡ、ＬＱＡ’が同一内容であっても、変化タイミングを異ならせることで、発振信号ＳＳＣの波形の乱れを低減しつつ可変容量回路８０、９０の容量値を制御することが可能である。
【０１０２】
なお、ラッチ回路４０、４５が共通の（内容及び変化タイミングが同一の）制御データをラッチするように構成してもよい。例えば、制御回路３０がＤＥＭ回路３３の出力データＤＭＱＡを制御データとして出力し、その制御データをラッチ回路４０、４５がラッチ信号ＳＬＡ、ＳＬＢでラッチしてもよい。
【０１０３】
図１４は、回路装置１００の第５の構成例、制御回路３０の第３の詳細な構成例、及びラッチ信号出力回路７０の第２の詳細な構成例である。図１４では、ラッチ信号出力回路７０が遅延回路で構成され、その遅延回路がクロック信号ＣＬＫを遅延させて、クロック信号ＣＬＫに対して位相が９０度（略９０度を含む）遅れたラッチ信号ＳＬＡを出力する。遅延回路は、例えば直列に接続された複数の遅延素子で構成されており、フィードバック制御による遅延時間の制御を行わない。制御回路３０は、ディザー回路３１と、デルタシグマ変調回路３２と、ＤＥＭ回路３３と、を含み、ＤＥＭ回路３３の出力データＤＭＱＡを制御データとして出力する。回路装置１００は、ラッチ信号ＳＬＡの立ち上がりエッジで制御データ（ＤＭＱＡ）をラッチするラッチ回路４１（ポジティブエッジラッチ回路）と、ラッチ信号ＳＬＡの立ち下がりエッジで制御データ（ＤＭＱＡ）をラッチするラッチ回路４６（ネガティブエッジラッチ回路）と、を含む。ラッチ回路４１、４６は、ラッチしたデータを制御データＬＱＡ、ＬＱＡ’として出力する。制御データＬＱＡ、ＬＱＡ’の変化タイミングは、クロック信号ＣＬＫに対して位相が９０度、２７０度遅れたタイミングとなる。
【０１０４】
８．回路装置の第５の構成例
図１５は、回路装置１００の第６の構成例である。回路装置１００は、ＴＣＸＯやＯＣＸＯ（Oven Controlled Crystal Oscillator）等のデジタル方式の発振器を実現する回路装置（集積回路装置、半導体チップ）である。例えばこの回路装置と振動子ＸＴＡＬをパッケージに収納することで、デジタル方式の発振器が実現される。
【０１０５】
回路装置１００は、温度センサー１０と、Ａ／Ｄ変換回路２０と、デジタル信号処理回路５０（デジタル信号プロセッサー（ＤＳＰ））と、制御回路３０と、ラッチ信号出力回路７０と、ラッチ回路４０、４５と、発振回路１５０と、バッファー回路ＢＦＣＫと、を含む。なお、本実施形態は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば温度センサーが回路装置１００の外部に設けられ、その温度センサーから温度検出電圧が回路装置１００に入力されてもよい。
【０１０６】
温度センサー１０は、環境（例えば回路装置や振動子）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。例えば、温度センサー１０は、温度依存性を有する回路素子を利用して温度依存電圧を生成し、温度に非依存の電圧（例えばバンドギャップリファレンス電圧）を基準として温度依存電圧を出力する。例えば、ＰＮ接合の順方向電圧を温度依存電圧として出力する。
【０１０７】
Ａ／Ｄ変換回路２０は、温度センサー１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行い、その結果を温度検出データＤＴＤとして出力する。Ａ／Ｄ変換方式としては、例えば逐次比較型、フラッシュ型、パイプライン型又は二重積分型等を採用できる。
【０１０８】
デジタル信号処理回路５０は種々の信号処理を行う。例えばデジタル信号処理回路５０（温度補償部）は、温度検出データＤＴＤに基づいて、振動子ＸＴＡＬの発振周波数の温度特性を補償する温度補償処理を行い、発振周波数を制御するための周波数制御データＤＤＳを出力する。具体的にはデジタル信号処理回路５０は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化による発振周波数の変動をキャンセル又は低減する（温度変化があった場合にも発振周波数を一定にする）ための温度補償処理を行う。即ち、温度変化による発振周波数の変動をキャンセル又は低減する近似関数に温度検出データＤＴＤを代入することにより、周波数制御データＤＤＳを求める。デジタル信号処理回路５０は、温度補償処理を含む種々の信号処理を時分割に実行するＤＳＰ（Digital Signal Processor）である。或いは、デジタル信号処理回路５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサー（例えばＣＰＵ、ＭＰＵ等）とプロセッサー上で動作するプログラムにより実現してもよい。
【０１０９】
制御回路３０は、周波数制御データＤＤＳに基づいて、可変容量回路８０、９０の容量値を制御するための制御データＣＱＡ、ＣＱＢを出力する。ラッチ信号出力回路７０は、発振信号ＳＳＣに基づくクロック信号ＣＬＫを遅延させてラッチ信号ＳＬＡ、ＳＬＢを出力する。ラッチ回路４０、４５は、ラッチ信号ＳＬＡ、ＳＬＢで制御データＣＱＡ、ＣＱＢをラッチし、そのデータを制御データＬＱＡ、ＬＱＢとして出力する。
【０１１０】
発振回路１５０は、振動子ＸＴＡＬを駆動する駆動回路１５２と、駆動回路１５２のフィードバックループである発振ループに接続された可変容量回路８０、９０と、を含む。可変容量回路８０は、制御データＬＱＡが入力され、制御データＬＱＡに対応した容量値に制御される。可変容量回路９０は、制御データＬＱＢが入力され、制御データＬＱＢに対応した容量値に制御される。このようにして可変容量回路８０、９０の容量値が制御されることで、周波数制御データＤＤＳに対応した発振周波数で発振回路１５０が発振し、温度変化に対する発振周波数の変化を低減する温度補償が実現される。
【０１１１】
なお、図１５では発振回路１５０が可変容量回路８０、９０を含む場合を説明したが、図１、図１２で説明したように、発振回路１５０が可変容量回路８０、９０の一方のみを含んでもよい。
【０１１２】
９．発振器、電子機器、移動体
図１６に、本実施形態の回路装置５００を含む発振器４００の構成例を示す。発振器４００は、振動子４２０（発振子）と回路装置５００を含む。回路装置５００は、図１等の回路装置１００に対応し、振動子４２０は図１等の振動子ＸＴＡＬに対応する。振動子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子４２０の端子と回路装置５００（ＩＣ）の端子（パッド）とは、パッケージ４１０の内部配線により電気的に接続される。
【０１１３】
なお、本実施形態の回路装置５００を含む発振器の構成は図１６に限定されない。例えば、回路装置５００の端子に振動子４２０の端子が金属バンプにより接続されることで、回路装置５００の半導体チップの直上に振動子４２０が実装され、その回路装置５００と振動子４２０がパッケージ４１０に収納されてもよい。
【０１１４】
図１７は、本実施形態の回路装置５００を含む電子機器３００の構成例である。この電子機器３００は、回路装置５００と振動子４２０を有する発振器４００と、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。
【０１１５】
電子機器３００としては種々の機器を想定できる。例えば、ＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器を想定できる。或いは、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）を想定できる。或いは、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などを想定できる。或いは、距離、時間、流速又は流量等の物理量を計測する計測機器や、車載機器（自動運転用の機器等）や、ロボットなどを想定できる。
【０１１６】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０１１７】
図１８は、本実施形態の回路装置５００を含む移動体の例である。本実施形態の回路装置５００は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１８は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置５００を含む発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成された発振信号（クロック信号）に基づいて種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置５００（発振器）が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。
【０１１８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器又は移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１１９】
１０…温度センサー、２０…Ａ／Ｄ変換回路、３０…制御回路、３１…ディザー回路、３２…デルタシグマ変調回路、３３…ＤＥＭ回路、３４…ラッチ回路、３５…デルタシグマ変調回路、３６…ＤＥＭ回路、３７，４０，４１，４５，４６…ラッチ回路、５０…デジタル信号処理回路、７０…ラッチ信号出力回路、７１…遅延制御回路、７２，７３…セレクター、７４…遅延回路、７５…ＤＬＬ回路、８０…可変容量回路、８２…キャパシターアレイ、８４…スイッチアレイ、９０…可変容量回路、９２…キャパシターアレイ、９４…スイッチアレイ、１００…回路装置、１５０…発振回路、１５２…駆動回路、２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、３００…電子機器、４００…発振器、４１０…パッケージ、４２０…振動子、５００…回路装置、５１０…通信部、５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、ＣＡ１〜ＣＡ１２８，ＣＢ１〜ＣＢ１２８…キャパシター、ＣＣＡ，ＣＣＢ…キャパシター、ＣＬＫ…クロック信号、ＣＱＡ，ＣＱＡ’，ＣＱＢ…制御データ、ＤＤＳ…周波数制御データ、ＤＳＡ，ＤＳＢ…変調データ、ＤＴＤ…温度検出データ、ＬＱＡ，ＬＱＡ’，ＬＱＢ…制御データ、ＮＤ…出力ノード、ＮＧ…入力ノード、ＱＤ１〜ＱＤｎ…遅延クロック信号、ＳＬＡ，ＳＬＢ…ラッチ信号、ＳＳＣ…発振信号、ＴＡ１〜ＴＡ１２８，ＴＢ１〜ＴＢ１２８…スイッチ、ＶＤ，ＶＧ…電圧信号、ＶＴＤ…温度検出電圧、ＸＴＡＬ…振動子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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