(57)【要約】【課題】選択トランジスタのカットオフタイミングの遅れを抑制できる半導体記憶装置を提供する。【解決手段】選択ゲートは、引出部と、引出部から所定電位が伝達する第１領域と、第１領域よりも時間が遅れて引出部から所定電位が伝達する第２領域とを有する。第１領域に配置された半導体ボディをチャネルにもつ第１選択トランジスタのしきい値電圧と、第２領域に配置された半導体ボディをチャネルにもつ第２選択トランジスタのしきい値電圧とが異なる。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁体を介して積層された複数の導電層を有する積層体であって、前記複数の導電層は、複数のワード電極層と、前記ワード電極層の上に設けられた少なくとも１層の選択ゲート層とを有する積層体と、
前記積層体内を前記積層体の積層方向に延びる複数の半導体ボディと、
前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、
第１方向に延び、前記選択ゲート層および前記ワード電極層を前記第１方向に対して交差する第２方向に複数のブロックに分離する第１分離部と、
前記第１方向に延び、前記選択ゲート層を前記第２方向に複数の選択ゲートに分離する第２分離部と、
を備え、
前記選択ゲートは、引出部と、前記引出部から所定電位が伝達する第１領域と、前記第１領域よりも時間が遅れて前記引出部から前記所定電位が伝達する第２領域とを有し、
前記第１領域に配置された前記半導体ボディをチャネルにもつ第１選択トランジスタのしきい値電圧と、前記第２領域に配置された前記半導体ボディをチャネルにもつ第２選択トランジスタのしきい値電圧とが異なる半導体記憶装置。
【請求項２】
前記第２選択トランジスタのしきい値電圧は、前記第１選択トランジスタのしきい値電圧よりも高い請求項１記載の半導体記憶装置。
【請求項３】
前記引出部と前記第２領域との間の距離は、前記引出部と前記第１領域との間の距離よりも長い請求項１記載の半導体記憶装置。
【請求項４】
前記引出部は、前記選択ゲートの前記第１方向の端に配置されている請求項１記載の半導体記憶装置。
【請求項５】
前記積層体の下に設けられたソース層と、
前記積層体の上方に設けられた複数のビット線と、
をさらに備え、
前記半導体ボディの下端部は前記ソース層に接続され、前記半導体ボディの上端部は前記ビット線に接続されている請求項１記載の半導体記憶装置。
【請求項６】
前記ワード電極層の前記第２方向の幅は、前記選択ゲートの前記第２方向の幅よりも大きい請求項１記載の半導体記憶装置。
【請求項７】
前記第１選択トランジスタの前記電荷蓄積部に蓄積された電荷量と、前記第２選択トランジスタの前記電荷蓄積部に蓄積された電荷量とが異なる請求項１記載の半導体記憶装置。
【請求項８】
絶縁体を介して積層された複数の導電層を有する積層体であって、前記複数の導電層は、複数のワード電極層と、前記ワード電極層の上に設けられた少なくとも１層の選択ゲート層とを有する積層体と、
前記積層体内を前記積層体の積層方向に延びる複数の半導体ボディと、
前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、
第１方向に延び、前記選択ゲート層および前記ワード電極層を前記第１方向に対して交差する第２方向に複数のブロックに分離する第１分離部と、
前記第１方向に延び、前記選択ゲート層を前記第２方向に第１選択ゲートと第２選択ゲートに分離する第２分離部と、
を備え、
前記第１選択ゲートの抵抗と、前記第２選択ゲートの抵抗とが異なり、
前記第１選択ゲートに配置された前記半導体ボディをチャネルにもつ第１選択トランジスタのしきい値電圧と、前記第２選択ゲートに配置された前記半導体ボディをチャネルにもつ第２選択トランジスタのしきい値電圧とが異なる半導体記憶装置。
【請求項９】
前記第１選択ゲートの抵抗は、前記第２選択ゲートの抵抗よりも高く、
前記第１選択トランジスタのしきい値電圧は、前記第２選択トランジスタのしきい値電圧よりも高い請求項８記載の半導体記憶装置。
【請求項１０】
前記第２選択ゲートにおける、前記第１分離部と、前記複数の半導体ボディのうちの最も前記第１分離部に近い半導体ボディとの間の距離は、前記第１選択ゲートにおける、前記第１分離部と、前記複数の半導体ボディのうちの最も前記第１分離部に近い半導体ボディとの間の距離よりも大きい請求項９記載の半導体記憶装置。
【請求項１１】
前記第１選択ゲートは、第１引出部と、前記第１引出部から所定電位が伝達する第１領域と、前記第１領域よりも時間が遅れて前記第１引出部から前記所定電位が伝達する第２領域とを有し、
前記第２選択ゲートは、第２引出部と、前記第２引出部から所定電位が伝達する第３領域と、前記第３領域よりも時間が遅れて前記第２引出部から前記所定電位が伝達する第４領域とを有し、
前記第１選択トランジスタは、前記第２領域に配置されたトランジスタを含む請求項９記載の半導体記憶装置。
【請求項１２】
前記第１選択トランジスタは、前記第１領域に配置されたトランジスタと、前記第２領域に配置された前記トランジスタとを含み、
前記第２選択トランジスタは、前記第４領域に配置されたトランジスタを含み、
前記第２領域に配置された前記トランジスタのしきい値電圧は、前記第１領域に配置された前記トランジスタのしきい値電圧よりも高く、且つ前記第４領域に配置された前記トランジスタのしきい値電圧よりも高い請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１選択ゲートの前記第２方向の幅は、前記第２選択ゲートの前記第２方向の幅よりも小さい請求項９記載の半導体記憶装置。
【請求項１４】
前記第１引出部と前記第２領域との間の距離は、前記第１引出部と前記第１領域との間の距離よりも長く、
前記第２引出部と前記第４領域との間の距離は、前記第２引出部と前記第３領域との間の距離よりも長い請求項１１記載の半導体記憶装置。
【請求項１５】
前記第１引出部は、前記第１選択ゲートの前記第１方向の端に配置され、
前記第２引出部は、前記第２選択ゲートの前記第１方向の端に配置されている請求項１１記載の半導体記憶装置。
【請求項１６】
前記積層体の下に設けられたソース層と、
前記積層体の上方に設けられた複数のビット線と、
をさらに備え、
前記半導体ボディの下端部は前記ソース層に接続され、前記半導体ボディの上端部は前記ビット線に接続されている請求項８記載の半導体記憶装置。
【請求項１７】
前記ワード電極層の前記第２方向の幅は、前記第１選択ゲートの前記第２方向の幅、および前記第２選択ゲートの前記第２方向の幅よりも大きい請求項９記載の半導体記憶装置。
【請求項１８】
前記第１選択ゲートおよび前記第２選択ゲートは、２つの前記第１分離部の間に配置され、
前記第２分離部は、前記第１選択ゲートと前記第２選択ゲートとの間に配置されている請求項８記載の半導体記憶装置。
【請求項１９】
前記第１選択トランジスタの前記電荷蓄積部に蓄積された電荷量と、前記第２選択トランジスタの前記電荷蓄積部に蓄積された電荷量とが異なる請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ワード電極層および選択ゲート層を含む複数の導電層の積層体を有する３次元メモリデバイスが提案されている。ワード電極層をコントロールゲートにもつメモリセルと、選択ゲート層をコントロールゲートにもつ選択トランジスタとが積層体の積層方向に直列接続されている。選択トランジスタによって、書き込み対象のメモリセルが選択される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３４００２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、選択トランジスタのカットオフタイミングの遅れを抑制できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体記憶装置は、絶縁体を介して積層された複数の導電層を有する積層体であって、前記複数の導電層は、複数のワード電極層と、前記ワード電極層の上に設けられた少なくとも１層の選択ゲート層とを有する積層体と、前記積層体内を前記積層体の積層方向に延びる複数の半導体ボディと、前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、第１方向に延び、前記選択ゲート層および前記ワード電極層を前記第１方向に対して交差する第２方向に複数のブロックに分離する第１分離部と、前記第１方向に延び、前記選択ゲート層を前記第２方向に複数の選択ゲートに分離する第２分離部と、を備えている。前記選択ゲートは、引出部と、前記引出部から所定電位が伝達する第１領域と、前記第１領域よりも時間が遅れて前記引出部から前記所定電位が伝達する第２領域とを有する。前記第１領域に配置された前記半導体ボディをチャネルにもつ第１選択トランジスタのしきい値電圧と、前記第２領域に配置された前記半導体ボディをチャネルにもつ第２選択トランジスタのしきい値電圧とが異なる。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係る半導体記憶装置の模式斜視図。
【図２】本発明の実施形態に係る半導体記憶装置の模式平面図。
【図３】図２におけるＡ−Ａ’断面図。
【図４】図３における一部分の模式拡大断面図。
【図５】本発明の実施形態に係る半導体記憶装置の回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、本発明の実施形態について説明する。各図において、同じ要素には同じ符号を付して詳細な説明は適宜省略する。なお、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、本発明の実施形態に係る半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。  
図２（ａ）は選択ゲート層の模式平面図であり、図２（ｂ）はワード電極層の模式平面図である。  
図３は、図２におけるＡ−Ａ’断面図である。  
図４は、図３における一部分の模式拡大断面図である。  
図５は、メモリセルアレイ１の回路図である。
【０００９】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
【００１０】
メモリセルアレイ１は、基板１０と、積層体１００と、基板１０と積層体１００との間に設けられたソース層ＳＬと、複数の柱状部ＣＬと、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
【００１１】
基板１０は、例えばシリコン基板である。ソース層ＳＬは、不純物がドープされた半導体層を有し、さらに金属を含む層を有することもできる。絶縁層４１が基板１０とソース層ＳＬとの間に設けられている。
【００１２】
図３に示すように、積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に絶縁層７２を介して積層された複数の導電層７０を有する。導電層７０は例えば金属層である。絶縁層７２は、ソース層ＳＬと、最下層の導電層７０との間にも設けられている。なお、導電層７０間の絶縁体としては空隙でもよい。
【００１３】
積層体１００は、第１分離部６０によって複数のブロック（またはフィンガー）に分離されている。第１分離部６０は、積層方向（Ｚ方向）に延び、ソース層ＳＬに達する。さらに、第１分離部６０は、Ｘ方向に延び、積層体１００をＹ方向に複数のブロックに分離している。第１分離部６０は、例えば、積層体１００を貫通するスリット内に設けられた絶縁膜である。
【００１４】
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる略円柱状に形成されている。柱状部ＣＬは、積層体１００を貫通して、ソース層ＳＬに達する。複数の柱状部ＣＬが例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
【００１５】
複数のビット線ＢＬは、図１に示すようにＹ方向に延びる金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
【００１６】
図４は、図３における一部分の模式拡大断面図である。
【００１７】
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０はパイプ状に形成され、その内側にコア膜５０が設けられている。メモリ膜３０は、導電層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。
【００１８】
半導体ボディ２０は例えばシリコン膜であり、図３に示すように半導体ボディ２０の下端部はソース層ＳＬに接している。半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。
【００１９】
図４に示すように、メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを含む積層膜である。導電層７０と半導体ボディ２０との間に、導電層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２０】
半導体ボディ２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。複数の導電層７０は、メモリセルＭＣのコントロールゲートとして機能する複数のワード電極層ＷＬを有する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、ワード電極層ＷＬが囲んだ縦型トランジスタ構造を有する。この縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２１】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２２】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００２３】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００２４】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷がワード電極層ＷＬへ放出されるのを防止する。また、ブロック絶縁膜３３は、ワード電極層ＷＬから柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００２５】
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、例えばシリコン酸化膜と金属酸化膜との積層膜であってもよい。
【００２６】
図１に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。
【００２７】
複数の導電層７０のうちの少なくとも最上層の導電層７０はドレイン側選択トランジスタＳＴＤのコントロールゲート（ドレイン側選択ゲート）として機能し、少なくとも最下層の導電層７０はソース側選択トランジスタＳＴＳのコントロールゲート（ソース側選択ゲート）として機能する。
【００２８】
ドレイン側選択ゲートと半導体ボディ２０との間、およびソース側選択ゲートと半導体ボディ２０との間にも、図４に示すメモリ膜３０が設けられている。
【００２９】
すなわち、ドレイン側選択トランジスタＳＴＤは、半導体ボディ２０の周囲を、メモリ膜３０を介してドレイン側選択ゲートが囲んだ、メモリセルＭＣと同様の構造を有する。ソース側選択トランジスタＳＴＳは、半導体ボディ２０の周囲を、メモリ膜３０を介してソース側選択ゲートが囲んだ、メモリセルＭＣと同様の構造を有する。
【００３０】
半導体ボディ２０は、ワード電極層ＷＬおよび選択ゲート層を含む複数の導電層７０を貫通している。複数のメモリセルＭＣが、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０（チャネル）を通じて直列接続されている。複数のメモリセルＭＣが、Ｘ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３１】
複数の導電層７０は、複数のワード電極層ＷＬと、ワード電極層ＷＬとソース層ＳＬとの間に設けられた少なくとも１層のソース側選択ゲートＳＧＳと、ワード電極層ＷＬの上に設けられた少なくとも１層のドレイン側選択ゲート層ＳＧＤとを含む。
【００３２】
ワード電極層ＷＬとソース側選択ゲートＳＧＳとの間、およびワード電極層ＷＬとドレイン側選択ゲート層ＳＧＤとの間に、メモリセルＭＣや選択トランジスタのコントロールゲートとして機能しないダミーの導電層を設けることもできる。
【００３３】
図３に示す例では、ワード電極層ＷＬの上に、２層のドレイン側選択ゲート層ＳＧＤが設けられている。それら２層のドレイン側選択ゲート層ＳＧＤの間には絶縁層７２が設けられている。ソース側選択ゲートＳＧＳも複数層設けることができる。
【００３４】
それらドレイン側選択ゲート層ＳＧＤは、第２分離部６２によって、Ｙ方向に２つのドレイン側選択ゲートに分離されている。第２分離部６２は、ドレイン側選択ゲート層ＳＧＤを、第１ドレイン側選択ゲートＳＧＤ０と、第２ドレイン側選択ゲートＳＧＤ１に分離している。
【００３５】
第２分離部６２は、２層のドレイン側選択ゲート層ＳＧＤを貫通し、さらにＸ方向に延びている。第２分離部６２は、例えばスリット内に設けられた絶縁膜である。第２分離部６２は、メモリセルＭＣのワード電極層ＷＬは分離していない。
【００３６】
第１ドレイン側選択ゲートＳＧＤ０と第２ドレイン側選択ゲートＳＧＤ１とは電気的に独立して制御される。複数層の第１ドレイン側選択ゲートＳＧＤ０は同じ電位で制御され、複数層の第２ドレイン側選択ゲートＳＧＤ１は同じ電位で制御される。
【００３７】
第２分離部６２によって分離された複数のドレイン側選択ゲートに応じて、回路上、複数のストリングに分けることができる。
【００３８】
図５に示す例では、第１ストリングＳｔ０は、第１ドレイン側選択ゲートＳＧＤ０をコントロールゲートにもつドレイン側選択トランジスタＳＴＤと、このドレイン側選択トランジスタＳＴＤに直列接続されたメモリセルＭＣと、このメモリセルＭＣに直列接続されたソース側選択トランジスタＳＴＳとを有する。
【００３９】
第２ストリングＳｔ１は、第２ドレイン側選択ゲートＳＧＤ１をコントロールゲートにもつドレイン側選択トランジスタＳＴＤと、このドレイン側選択トランジスタＳＴＤに直列接続されたメモリセルＭＣと、このメモリセルＭＣに直列接続されたソース側選択トランジスタＳＴＳとを有する。
【００４０】
図２（ａ）に示すように、第１ストリングＳｔ０は、第１ドレイン側選択ゲートＳＧＤ０に配置された複数の柱状部ＣＬを含み、第２ストリングＳｔ１は、第２ドレイン側選択ゲートＳＧＤ１に配置された複数の柱状部ＣＬを含む。
【００４１】
第１ドレイン側選択ゲートＳＧＤ０および第２ドレイン側選択ゲートＳＧＤ１は、Ｙ方向に離間して隣り合う２つの第１分離部６０の間に配置されている。第２分離部６２は、第１ドレイン側選択ゲートＳＧＤ０と第２ドレイン側選択ゲートＳＧＤ１との間に配置されている。
【００４２】
図２（ｂ）は２つのストリングに属する任意の１層のワード電極層ＷＬを表し、そのワード電極層ＷＬはＹ方向に離間して隣り合う２つの第１分離部６０の間に配置されている。それら第１分離部６０によって区切られたワード電極層ＷＬのＹ方向の幅は、第１ドレイン側選択ゲートＳＧＤ０のＹ方向の幅よりも大きく、第２ドレイン側選択ゲートＳＧＤ１のＹ方向の幅よりも大きい。
【００４３】
図２（ａ）に示すドレイン側構造の下に、図２（ｂ）に示すセル構造が複数積層されている。図２（ａ）に示すドレイン側構造、および図２（ｂ）に示すセル構造は、Ｙ方向に繰り返されている。すなわち、第１分離部６０と第２分離部６２によって区切られた複数のドレイン側選択ゲート（複数のストリング）がＹ方向に並び、第１分離部６０によって区切られた複数のワード電極層ＷＬがＹ方向に並んでいる。
【００４４】
第１ドレイン側選択ゲートＳＧＤ０は、引出部２ｂと、第１領域Ａ１と、第２領域Ａ２とを有する。引出部２ｂは、第１ドレイン側選択ゲートＳＧＤ０のＸ方向の一方の端に配置されている。第１領域Ａ１は、引出部２ｂと第２領域Ａ２との間に配置されている。
【００４５】
第１領域Ａ１は、第１ドレイン側選択ゲートＳＧＤ０をＸ方向に区切った複数の領域のうちの最も引出部２ｂに近い領域であり、第２領域Ａ２は上記複数の領域のうちの最も引出部２ｂから遠い領域である。
【００４６】
第１領域Ａ１は、複数の柱状部ＣＬを含み、複数の第１ドレイン側選択トランジスタＳＴＤ１を含んでいる。第１ドレイン側選択トランジスタＳＴＤ１は、第１領域Ａ１の第１ドレイン側選択ゲートＳＧＤ０を貫通する半導体ボディ２０をチャネルにもち、第１ドレイン側選択ゲートＳＧＤ０をコントロールゲートにもつ。
【００４７】
第２領域Ａ２は、複数の柱状部ＣＬを含み、複数の第２ドレイン側選択トランジスタＳＴＤ２を含んでいる。第２ドレイン側選択トランジスタＳＴＤ２は、第２領域Ａ２の第１ドレイン側選択ゲートＳＧＤ０を貫通する半導体ボディ２０をチャネルにもち、第１ドレイン側選択ゲートＳＧＤ０をコントロールゲートにもつ。
【００４８】
引出部２ｂは、コンタクトＣＣを通じて、図示しない上層配線に接続されている。その上層配線は、メモリセルアレイ１の周辺または下に設けられた制御回路に接続されている。制御回路、上層配線、コンタクトＣＣ、および引出部２ｂを通じて、第１ドレイン側選択ゲートＳＧＤ０に所定のゲート電位が与えられる。
【００４９】
第２ドレイン側選択ゲートＳＧＤ１は、引出部２ｃと、第３領域Ａ３と、第４領域Ａ４とを有する。引出部２ｃは、第２ドレイン側選択ゲートＳＧＤ１のＸ方向の一方の端に配置されている。第３領域Ａ３は、引出部２ｃと第４領域Ａ４との間に配置されている。
【００５０】
第３領域Ａ３は、第２ドレイン側選択ゲートＳＧＤ１をＸ方向に区切った複数の領域のうちの最も引出部２ｃに近い領域であり、第４領域Ａ４は上記複数の領域のうちの最も引出部２ｃから遠い領域である。
【００５１】
第３領域Ａ３は、複数の柱状部ＣＬを含み、複数の第３ドレイン側選択トランジスタＳＴＤ３を含んでいる。第３ドレイン側選択トランジスタＳＴＤ３は、第３領域Ａ３の第２ドレイン側選択ゲートＳＧＤ１を貫通する半導体ボディ２０をチャネルにもち、第２ドレイン側選択ゲートＳＧＤ１をコントロールゲートにもつ。
【００５２】
第４領域Ａ４は、複数の柱状部ＣＬを含み、複数の第４ドレイン側選択トランジスタＳＴＤ４を含んでいる。第４ドレイン側選択トランジスタＳＴＤ４は、第４領域Ａ４の第２ドレイン側選択ゲートＳＧＤ１を貫通する半導体ボディ２０をチャネルにもち、第２ドレイン側選択ゲートＳＧＤ１をコントロールゲートにもつ。
【００５３】
引出部２ｃは、コンタクトＣＣを通じて、図示しない上層配線に接続されている。その上層配線は、メモリセルアレイ１の周辺または下に設けられた制御回路に接続されている。制御回路、上層配線、コンタクトＣＣ、および引出部２ｃを通じて、第２ドレイン側選択ゲートＳＧＤ１に所定のゲート電位が与えられる。
【００５４】
ワード電極層ＷＬも、Ｘ方向の一方の端に配置された引出部２ａを有する。引出部２ａは、コンタクトＣＣを通じて、図示しない上層配線に接続されている。その上層配線は、メモリセルアレイ１の周辺または下に設けられた制御回路に接続されている。制御回路、上層配線、コンタクトＣＣ、および引出部２ａを通じて、ワード電極層ＷＬに所定のゲート電位が与えられる。
【００５５】
引出部２ｂに与えられた所定電位は、第１ドレイン側選択ゲートＳＧＤ０の全領域に伝達する。引出部２ｂと第２領域Ａ２との間の距離は、引出部２ｂと第１領域Ａ１との間の距離よりも長い。したがって、第２領域Ａ２には、第１領域Ａ１よりも時間が遅れて引出部２ｂから所定電位が伝達する。
【００５６】
引出部２ｃに与えられた所定電位は、第２ドレイン側選択ゲートＳＧＤ１の全領域に伝達する。引出部２ｃと第４領域Ａ４との間の距離は、引出部２ｃと第３領域Ａ３との間の距離よりも長い。したがって、第４領域Ａ４には、第３領域Ａ３よりも時間が遅れて引出部２ｃから所定電位が伝達する。
【００５７】
第１分離部６０を形成する工程は、積層体１００にスリットを形成する工程と、そのスリット内に絶縁膜を形成する工程とを有する。そして、スリットを形成するときの位置のばらつきにより、ドレイン側選択ゲートにおいて、最も第１分離部６０に近い柱状部ＣＬと、第１分離部６０との間の距離（幅）がばらつき得る。
【００５８】
図２及び図３に示す例では、第２ドレイン側選択ゲートＳＧＤ１における、第１分離部６０と、複数の柱状部ＣＬのうちの最も第１分離部６０に近い柱状部ＣＬとの間の距離ｄ１は、第１ドレイン側選択ゲートＳＧＤ０における、第１分離部６０と、複数の柱状部ＣＬのうちの最も第１分離部６０に近い柱状部ＣＬとの間の距離ｄ０よりも大きい。第１ドレイン側選択ゲートＳＧＤ０のＹ方向の幅は、第２ドレイン側選択ゲートＳＧＤ１のＹ方向の幅よりも小さい。このような距離（幅）ｄ０、ｄ１の違いにより、第１ドレイン側選択ゲートＳＧＤ０の抵抗は、第２ドレイン側選択ゲートＳＧＤ１の抵抗よりも高い。
【００５９】
このようなドレイン側選択ゲートの抵抗の違い、および前述したような引出部２ｂ、２ｃからの距離の違いにより、第１ドレイン側選択ゲートＳＧＤ０において引出部２ｂから第２領域Ａ２に所定電位が伝達する時間は、第２ドレイン側選択ゲートＳＧＤ１において引出部２ｃから第３領域Ａ３に所定電位が伝達する時間よりも遅い。
【００６０】
また、第１ドレイン側選択ゲートＳＧＤ０と第２ドレイン側選択ゲートＳＧＤ１との間の抵抗の差によっては、引出部２ｂから第１ドレイン側選択ゲートＳＧＤ０の任意の領域に所定電位が伝達する時間が、引出部２ｃから第２ドレイン側選択ゲートＳＧＤ１の任意の領域に所定電位が伝達する時間よりも遅くなり得る。例えば、第１ドレイン側選択ゲートＳＧＤ０において引出部２ｂから第２領域Ａ２に所定電位が伝達する時間は、第２ドレイン側選択ゲートＳＧＤ１において引出部２ｃから第４領域Ａ４に所定電位が伝達する時間よりも遅くなり得る。
【００６１】
次に、メモリセルＭＣにデータを書き込む動作について説明する。
【００６２】
まず、書き込み対象の選択セルを含む任意のブロックにおけるすべてのドレイン側選択トランジスタをオンにし、半導体ボディ（チャネル）２０の電子をビット線ＢＬに引き抜く。
【００６３】
その後、選択セルのコントロールゲートとなるワード電極層ＷＬに書き込み電位Ｖｐｇｍ（例えば２０Ｖ程度）を与える。選択セルと接続されたビット線ＢＬの電位は例えば０Ｖにする。選択セルに接続されたドレイン側選択トランジスタはオンなので、選択セルの半導体ボディ２０の電位は０Ｖになる。これらワード電極層ＷＬと半導体ボディ２０との電位差により、選択セルの電荷蓄積膜３２に電子が注入される。
【００６４】
書き込み対象の選択セルと接続されていない非選択のドレイン側選択トランジスタはカットオフする。非選択のドレイン側選択トランジスタと接続された半導体ボディ２０の電位はブーストされフローティング状態になり、非選択セルのワード電極層ＷＬと半導体ボディ２０との間には、電荷蓄積膜３２に電子を注入させるような電位差が生じない。
【００６５】
ここで、選択セルのワード電極層ＷＬに書き込み電位Ｖｐｇｍ印加されたときに、その電位Ｖｐｇｍが与えられたワード電極ＷＬをコントロールゲートにもつ非選択セルと接続された非選択のドレイン側選択トランジスタのカットオフが不十分であると、非選択セルの半導体ボディ２０の電位ブーストが不十分になり、非選択セルの電荷蓄積膜３２に電子が注入される誤書き込みが起こり得る。
【００６６】
特に、前述したように、ドレイン側選択ゲートにおいて引出部からのカットオフ電位（例えば０Ｖ）の伝達が遅延しやすい領域に配置されたドレイン側選択トランジスタはカットオフのタイミングが遅れ、非選択セルへの誤書き込み不良が発生しやすい。
【００６７】
そこで、実施形態によれば、複数のドレイン側選択トランジスタのしきい値電圧を均一にするのではなく、引出部からの領域や、図３に示す距離（幅）ｄ０、ｄ１に応じて、しきい値電圧を変えている。
【００６８】
特に伝達遅延が生じやすい前述した図２（ａ）に示す第２領域Ａ２に配置された第２ドレイン側選択トランジスタＳＴＤ２のしきい値電圧を他の領域のドレイン側トランジスタよりも高くして、書き込み時に非選択とされた第２ドレイン側選択トランジスタＳＴＤ２のカットオフタイミングの遅れを抑制している。
【００６９】
図２（ａ）に示す例では、少なくとも、第２領域Ａ２に配置された第２ドレイン側選択トランジスタＳＴＤ２のしきい値電圧は、第３領域Ａ３に配置された第３ドレイン側選択トランジスタＳＴＤ３のしきい値電圧よりも高い。
【００７０】
または、第２領域Ａ２に配置された第２ドレイン側選択トランジスタＳＴＤ２のしきい値電圧は、第１領域Ａ１に配置された第１ドレイン側選択トランジスタＳＴＤ１のしきい値電圧よりも高い。
【００７１】
他の領域に比べてカットオフタイミングが遅れやすい領域のドレイン側選択トランジスタのしきい値電圧を高くすることで、書き込み時に非選択とされたドレイン側選択トランジスタのカットオフタイミングの遅れを抑制し、非選択セルの半導体ボディのブースト劣化を抑制できる。これは、非選択セルの誤書き込み不良を低減する。
【００７２】
また、しきい値電圧を上げる領域を限定することで、選択ゲートマージン悪化を最小限に抑えることができる。
【００７３】
ドレイン側選択トランジスタもメモリセルと同様に、コントロールゲートと半導体ボディ２０との間に電荷蓄積膜３２をもつ。そして、出荷前の例えばダイソートのときに、ドレイン側選択トランジスタの電荷蓄積膜に電子を注入し、しきい値電圧を調整することができる。
【００７４】
したがって、上記の例では、少なくとも、第３ドレイン側選択トランジスタＳＴＤ３の電荷蓄積膜３２に蓄積された電荷（電子）の量と、第２ドレイン側選択トランジスタＳＴＤ２の電荷蓄積膜３２に蓄積された電荷（電子）の量とが異なる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
２ａ〜２ｃ…引出部、２０…半導体ボディ、３２…電荷蓄積膜、７０…導電層、６０…第１分離部、６２…第２分離部、ＳＧＤ…ドレイン側選択ゲート層、ＳＧＤ０…第１ドレイン側選択ゲート、ＳＧＤ１…第２ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート、ＷＬ…ワード電極層、Ｓｔ０…第１ストリング、Ｓｔ１…第２ストリング、ＳＴＤ…ドレイン側選択トランジスタ、ＳＴＳ…ソース側選択トランジスタ、ＭＣ…メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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