(57)【要約】      （修正有）【課題】性能を高めて、寿命短縮を防止することができる不揮発性メモリ装置を提供する。【解決手段】不揮発性メモリ装置５０は、メモリセルアレイ及び制御回路を含む。メモリセルアレイは、物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含む。制御回路は、メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいてサブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、外部からのコマンド及びアドレスに基づいて少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに互いに異なるプログラム／消去サイクルを適用する。【選択図】図４
2019114320.tif 000002
【特許請求の範囲】
【請求項１】
物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含むメモリセルアレイと、
前記メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいて前記サブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、外部からのコマンド及びアドレスに基づいて前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに互いに異なるプログラム／消去サイクルを適用する制御回路とを含むことを特徴とする、不揮発性メモリ装置。
【請求項２】
前記制御回路は、
前記アドレスが前記少なくとも１つのノーマルサブブロックを指定する場合には、第１プログラム／消去サイクルを前記少なくとも１つのノーマルサブブロックに適用し、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定する場合には、前記第１プログラム／消去サイクルより頻度が小さな第２プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用することを特徴とする、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記制御回路は、
前記アドレスが前記少なくとも１つのノーマルサブブロックを指定する場合には、第１プログラム／消去サイクルを前記少なくとも１つのノーマルサブブロックに適用し、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定する場合には、第１基準値までは前記第１プログラム／消去サイクルより頻度が小さな第２プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用し、前記第１基準値の以後には前記第２プログラム／消去サイクルより頻度が小さな第３プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用することを特徴とする、請求項１又は２に記載の不揮発性メモリ装置。
【請求項４】
前記不揮発性メモリ装置は、
制御信号に基づいてワードライン電圧を生成する電圧生成器と、
ローアドレスに基づいて前記ワードライン電圧を前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに提供するアドレスデコーダをさらに含み、
前記制御回路は、前記コマンド及び前記アドレスに基づいて前記電圧生成器と前記アドレスデコーダを制御することを特徴とする、請求項１ないし３のうちの何れか一項に記載の不揮発性メモリ装置。
【請求項５】
前記制御回路は、
前記少なくとも１つのバッドサブブロックに含まれるワードラインのバッドローアドレスを貯蔵するバッドサブブロック情報レジスタと、
前記コマンドをデコーディングし、デコーディングされたコマンドを提供するコマンドデコーダと、
前記ローアドレスと前記バッドローアドレスを比較し、前記比較の結果を示すマッチ信号を出力するアドレス比較器と、
前記第１プログラム／消去サイクル及び前記第２プログラム／消去サイクルと関連したプログラム／消去サイクル情報を貯蔵するプログラム／消去サイクル情報レジスタと、
前記デコーディングされたコマンドと前記マッチ信号に応答し、前記プログラム／消去サイクル情報レジスタを参照して前記制御信号と前記アドレスデコーダを制御する第１モード信号と第２モード信号を生成する制御信号生成器と、
を含むことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記制御回路は、
前記少なくとも１つのバッドサブブロックに含まれるワードラインのバッドローアドレスを貯蔵するバッドサブブロック情報レジスタと、
前記コマンドをデコーディングし、デコーディングされたコマンドを提供するコマンドデコーダと、
前記ローアドレスと前記バッドローアドレスを比較し、前記比較の結果を示すマッチ信号を出力するアドレス比較器と、
前記デコーディングされたコマンド及び前記マッチ信号に基づいて前記バッドサブブロックに対するプログラム／消去サイクル回数をカウンティングし、カウンティング値を出力するプログラム／消去サイクルカウンターと、
前記カウンティング値と基準カウンティング値を比較して比較信号を提供する比較器と、
前記少なくとも１つのノーマルサブブロック及び前記少なくとも１つのバッドサブブロックと関連したプログラム／消去サイクル情報を貯蔵するプログラム／消去サイクル情報レジスタと、
前記デコーディングされたコマンドと前記マッチ信号に応答し、前記プログラム／消去サイクル情報レジスタを参照して前記制御信号と前記アドレスデコーダを制御する第１モード信号と第２モード信号を生成する制御信号生成器とを含むことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項７】
前記コマンドが前記第１メモリブロックに対する消去コマンドである場合、
前記制御回路は、前記少なくとも１つのバッドサブブロックのプログラム可否によって前記第１メモリブロックに対する消去動作時に前記第１メモリブロックに適用される消去バイアス条件が変わるように前記電圧生成器と前記アドレスデコーダを制御することを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項８】
前記少なくとも１つのバッドサブブロックがプログラムされていない場合、
前記制御回路は、前記電圧生成器と前記アドレスデコーダを制御して前記基板に消去電圧を印加し、
前記少なくとも１つのノーマルサブブロックのワードラインには第１ワードライン消去電圧を印加し、
前記少なくとも１つのバッドサブブロックのワードラインには第２ワードライン消去電圧を印加し、
前記第２ワードライン消去電圧のレベルは前記第１ワードライン消去電圧のレベルより大きいことを特徴とする、請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記少なくとも１つのバッドサブブロックがプログラムされている場合、
前記制御回路は前記電圧生成器と前記アドレスデコーダを制御して前記基板に印加される消去電圧のレベルを第１区間で第１レベルに維持させ、
前記第１区間後の第２区間で前記消去電圧を前記第１レベルより高い第２レベルに維持させて、前記少なくとも１つのバッドサブブロックを前記少なくとも１つのノーマルサブブロックより先に消去させることを特徴とする、請求項７に記載の不揮発性メモリ装置。
【請求項１０】
前記コマンドが前記少なくとも１つのノーマルサブブロックに対する読出コマンドである場合、
前記制御回路は、前記少なくとも１つのバッドサブブロックのプログラム可否によって前記ノーマルサブブロックに対する読出動作時に前記第１メモリブロックに適用される読出バイアス条件が変わるように前記電圧生成器と前記アドレスデコーダを制御することを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項１１】
前記メモリセルの各々はＭ（Ｍは、２以上の自然数）ビットを貯蔵することができ、
前記少なくとも１つのノーマルサブブロックのワードラインのうち、前記少なくとも１つのバッドサブブロックに隣接する境界ワードラインに連結されるメモリセルはＭより小さなＮビットを貯蔵することを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項１２】
前記少なくとも１つのバッドサブブロックに含まれるワードライン数は前記メモリセルアレイで前記第１メモリブロックが形成される位置によって変わることを特徴とする、請求項１ないし１１のうち何れか一項に記載の不揮発性メモリ装置。
【請求項１３】
物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含むメモリセルアレイを備える不揮発性メモリ装置の動作方法であって、
前記メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいて前記サブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分するステップと、
外部からのコマンド及びアドレスに基づいて前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに互いに異なるプログラム／消去サイクルを適用するステップを含むことを特徴とする、不揮発性メモリ装置の動作方法。
【請求項１４】
前記互いに異なるプログラム／消去サイクルを適用するステップは、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定するか否かを判断するステップと、
前記アドレスが前記少なくとも１つのノーマルサブブロックを指定する場合、前記少なくとも１つのノーマルサブブロックに第１プログラム／消去サイクルが適用されるように前記少なくとも１つのノーマルサブブロックに対してプログラム動作及び消去動作を遂行するステップと、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定する場合、前記少なくとも１つのバッドサブブロックに前記第１プログラム／消去サイクルより頻度が小さな少なくとも第２プログラム／消去サイクルが適用されるように前記少なくとも１つのバッドサブブロックに対してプログラム動作及び消去動作を遂行するステップとを含むことを特徴とする、請求項１３に記載の不揮発性メモリ装置の動作方法。
【請求項１５】
前記少なくとも１つのバッドサブブロックのプログラム可否によって前記第１メモリブロックに対するメモリ動作時に前記第１メモリブロックに適用されるバイアス条件を調節するステップと、
前記調節されたバイアス条件によって前記第１メモリブロックに対する前記メモリ動作を遂行するステップとをさらに含むことを特徴とする、請求項１３又は１４に記載の不揮発性メモリ装置の動作方法。
【請求項１６】
前記メモリ動作は前記少なくとも１つのノーマルサブブロックに対する読出動作であり、
前記バイアス条件を調節するステップは、
前記少なくとも１つのバッドサブブロックがプログラムされていない場合に、前記少なくとも１つのノーマルサブブロックの非選択ワードラインに第１読出パス電圧を印加するステップと、
前記少なくとも１つのバッドサブブロックがプログラムされた場合に、前記非選択ワードラインに第２読出パス電圧を印加するステップとを含み、
前記第２読出パス電圧のレベルは、前記第１読出パス電圧のレベルより高いことを特徴とする、請求項１５に記載の不揮発性メモリ装置の動作方法。
【請求項１７】
前記メモリ動作は前記第１メモリブロックに対する消去動作であり、前記少なくとも１つのバッドサブブロックがプログラムされていない場合、
前記バイアス条件を調節するステップは、
前記基板に消去電圧を印加するステップと、
前記少なくとも１つのノーマルサブブロックのワードラインに第１ワードライン消去電圧を印加するステップと、
前記少なくとも１つのバッドサブブロックのワードラインに第２ワードライン消去電圧を印加するステップとを含み、
前記第２ワードライン消去電圧のレベルは、前記第１ワードライン消去電圧のレベルより大きいことを特徴とする、請求項１５に記載の不揮発性メモリ装置の動作方法。
【請求項１８】
前記メモリ動作は前記第１メモリブロックに対する消去動作であり、前記少なくとも１つのバッドサブブロックがプログラムされている場合、
前記バイアス条件を調節するステップは、
前記基板に印加される消去電圧のレベルを第１区間の間に第１レベルに維持するステップと、
前記第１区間後の第２区間の間に前記消去電圧のレベルを第２レベルに維持するステップとを含み、
前記第２レベルは前記第１レベルより大きいことを特徴とする、請求項１５に記載の不揮発性メモリ装置の動作方法。
【請求項１９】
少なくとも１つの不揮発性メモリ装置と、
前記少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラとを含み、
前記少なくとも１つの不揮発性メモリ装置は、
物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含むメモリセルアレイと、
前記メモリコントローラからのコマンド及びアドレスに応答して前記メモリセルアレイに対するアクセスを制御する制御回路とを含み、
前記メモリコントローラは、前記メモリブロックの各々に含まれるバッドサブブロックに関するバッドサブブロック情報を前記少なくとも１つの不揮発性メモリ装置に転送し、
前記制御回路は前記バッドサブブロック情報に基づいて前記メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいて前記サブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、前記第１メモリブロックに対するメモリ動作時に互いに異なるバイアス条件を前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに適用することを特徴とする、貯蔵装置。
【請求項２０】
前記メモリコントローラは前記不揮発性メモリ装置から読み出されたデータに対するエラー検出及び訂正を遂行し、前記バッドサブブロック情報を生成するエラー訂正コードエンジンを含むことを特徴とする、請求項１９に記載の貯蔵装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置に関し、より詳しくは、不揮発性メモリ装置、不揮発性メモリ装置の動作方法、及び貯蔵装置に関する。
【背景技術】
【０００２】
メモリ装置はデータを貯蔵するために使用され、大別して揮発性メモリ装置と不揮発性メモリ装置とに区分される。不揮発性メモリ装置の一例として、フラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置、及びその他の装置で使用することが可能である。
【０００３】
最近、不揮発性メモリ装置の集積度を向上させるためにメモリセルが３次元に積層される不揮発性メモリ装置が活発に研究されている。しかしながら、大容量化によって既存のメモリ管理政策との不整合による問題が懸念される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、性能を高めて、寿命短縮を防止することができる不揮発性メモリ装置を提供することにある。
【０００５】
本発明の一目的は、性能を高めて、寿命短縮を防止することができる不揮発性メモリ装置の動作方法を提供することにある。
【０００６】
本発明の一目的は、不揮発性メモリ装置を含む貯蔵装置を提供することにある。
【課題を解決するための手段】
【０００７】
前述した本発明の一目的を達成するために、本発明の実施形態に係る不揮発性メモリ装置は、メモリセルアレイ及び制御回路を含む。メモリセルアレイは物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含む。制御回路は、メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいてサブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、外部からのコマンド及びアドレスに基づいて少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに互いに異なるプログラム／消去サイクルを適用する。
【０００８】
前述した本発明の一目的を達成するために、本発明の実施形態に係る物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含むメモリセルアレイを備える不揮発性メモリ装置の動作方法では、メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいてサブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、外部からのコマンド及びアドレスに基づいて少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに互いに異なるプログラム／消去サイクルを適用する。
【０００９】
前述した本発明の一目的を達成するために、本発明の実施形態に係る貯蔵装置は、少なくとも１つの不揮発性メモリ装置及び少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラを含む。少なくとも１つの不揮発性メモリ装置は、メモリセルアレイ及び制御回路を含む。メモリセルアレイは、物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含む。制御回路は、メモリコントローラからのコマンド及びアドレスに応答してメモリセルアレイに対するアクセスを制御する。メモリコントローラは、メモリブロックの各々に含まれるバッドサブブロックに関するバッドサブブロック情報を少なくとも１つの不揮発性メモリ装置に転送する。制御回路は、バッドサブブロック情報に基づいてメモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいてサブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、第１メモリブロックに対するメモリ動作時に互いに異なるバイアス条件を少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに適用する。
【発明の効果】
【００１０】
本発明の実施形態によれば、サブブロックのエラー発生頻度またはサブブロックの位置に従う耐久性特性に基づいて１つのメモリブロックのサブブロックを少なくとも１つのノーマルサブブロックと少なくとも１つのバッドサブブロックに区分し、ノーマルサブブロックとバッドサブブロックに互いに異なるプログラム／消去サイクルを適用し、第１メモリブロックに対するメモリ動作時にバッドサブブロックのプログラム可否によって異なるバイアス条件を第１メモリブロックに適用することにより、不揮発性メモリ装置の性能を高めることができ、寿命が短縮されることを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る電子装置を示す概略的なブロック図である。
【図２】本発明の実施形態に係る図１の電子装置における貯蔵装置の構成を示す。
【図３】本発明の実施形態に係る図２の貯蔵装置におけるメモリコントローラの構成を示すブロック図である。
【図４】本発明の実施形態に係る図２の貯蔵装置における不揮発性メモリ装置を示すブロック図である。
【図５】図４のメモリセルアレイを示すブロック図である。
【図６】図５のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）のうちの１つ（ＢＬＫｉ）を示す斜視図である。
【図７】図６のメモリブロックを示す等価回路図である。
【図８】本発明の実施形態に係る図４のメモリセルアレイが形成されるセル領域を示す。
【図９Ａ】図８のメモリブロックに各々含まれたセルストリングの断面を例示的に示す。
【図９Ｂ】図８のメモリブロックに各々含まれたセルストリングの断面を例示的に示す。
【図１０】図８のメモリブロックに対するプログラム動作及び消去動作の遂行結果を示すグラフである。
【図１１】図８の１つのチャンネルの垂直構造を示す。
【図１２】本発明の実施形態に係る図４の不揮発性メモリ装置における制御回路の構成を示す。
【図１３】本発明の実施形態に係る図４の不揮発性メモリ装置における制御回路の構成を示す。
【図１４】本発明の実施形態に係る図４の不揮発性メモリ装置における電圧生成器の構成を示すブロック図である。
【図１５】本発明の実施形態に係る図４の不揮発性メモリ装置におけるアドレスデコーダの構成を示す。
【図１６】本発明の実施形態に係る不揮発性メモリ装置の動作方法を示すフローチャートである。
【図１７】図１６でステップ（Ｓ２００）をより詳細に示すフローチャートである。
【図１８】図１７で少なくとも第２プログラム／消去サイクルが適用されるステップを詳細に示す。
【図１９Ａ】各々ノーマルサブブロックとバッドサブブロックに適用されるプログラム消去サイクルを示す。
【図１９Ｂ】各々ノーマルサブブロックとバッドサブブロックに適用されるプログラム消去サイクルを示す。
【図２０】本発明の実施形態に係る不揮発性メモリ装置の動作方法を示すフローチャートである。
【図２１Ａ】図７のメモリブロックのサブブロックのプログラム状態を示す。
【図２１Ｂ】図７のメモリブロックのサブブロックのプログラム状態を示す。
【図２２Ａ】バッドサブブロックがプログラムされていない場合、第１メモリブロックに対する消去動作時の消去バイアス条件を示す。
【図２２Ｂ】バッドサブブロックがプログラムされていない場合、第１メモリブロックに対する消去動作時の消去バイアス条件を示す。
【図２３Ａ】図２２Ｂのバイアス条件が適用される場合のバッドサブブロック電圧と基板電圧を示す。
【図２３Ｂ】図２２Ｂのバイアス条件が適用される場合に図１３の第１スイッチ回路を示す。
【図２４】バッドサブブロックがプログラムされていない場合、第１メモリブロックに対する消去動作時の消去バイアス条件を示す。
【図２５】図２４のバイアス条件が適用される場合の基板電圧を示す。
【図２６Ａ】バッドサブブロックがプログラムされていない場合、第１メモリブロックに対する読出動作時の読出バイアス条件を示す。
【図２６Ｂ】バッドサブブロックがプログラムされた場合、第１メモリブロックに対する読出動作時の読出バイアス条件を示す。
【図２７】本発明の実施形態に係るモバイル装置を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複説明は省略する。
【００１３】
図１は、本発明の実施形態に係る電子装置を示す概略的なブロック図である。
【００１４】
図１を参照すると、電子装置１０はホスト２０及び貯蔵装置３０を含むことができる。貯蔵装置３０は、メモリコントローラ４０及び少なくとも１つの不揮発性メモリ装置５０を含むことができる。ホスト２０は、貯蔵装置３０の動作を全般的に制御する。メモリコントローラ４０は、ホスト２０とコマンド、アドレス、データのような信号を交換することができる。メモリコントローラ４０は、ホスト２０のコマンドによって不揮発性メモリ装置５０にデータを書き込むか、または不揮発性メモリ装置５０からデータを読み出すことができる。
【００１５】
図２は、本発明の実施形態に係る図１の電子装置における貯蔵装置の構成を示す。
【００１６】
図２を参照すると、貯蔵装置（ストレージデバイスまたはメモリシステム）３０は、メモリコントローラ４０及び少なくとも１つの不揮発性メモリ装置５０を含むことができる。実施形態において、メモリコントローラ４０及び不揮発性メモリ装置５０の各々は１つのチップ、１つのパッケージ、１つのモジュールなどに提供できる。または、メモリコントローラ４０及び不揮発性メモリ装置５０は多様なパッケージに基づいて実装されてメモリカードのような貯蔵装置に提供できる。
【００１７】
不揮発性メモリ装置５０は、メモリコントローラ４０の制御によって消去、書込または読出動作などを遂行することができる。このために、不揮発性メモリ装置５０は入出力ラインを介してコマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、そしてデータ（ＤＡＴＡ）の入力を受ける。また、不揮発性メモリ装置５０は制御ラインを介して制御信号（ＣＴＲＬ）の提供を受けることができる。また、不揮発性メモリ装置５０はメモリコントローラ４０からパワー（ＰＷＲ）の提供を受けることができる。
【００１８】
不揮発性メモリ装置５０に含まれたメモリセルは、プログラム後の経過時間、温度、プログラム撹乱、読出撹乱などの要因によって、しきい電圧ばらつきが変化する物理的特性を有する。即ち、前述した要因によって不揮発性メモリ装置５０に貯蔵されたデータに誤謬が発生することがある。メモリコントローラ４０は、このような誤謬を訂正するために、多様なエラー訂正技法を使用することができる。例えば、メモリコントローラ４０はエラー訂正コード（ＥＣＣ；Error  Correction  Code）エンジン４２を含むことができる。
【００１９】
また、不揮発性メモリ装置５０に対する消去動作時、メモリコントローラ４０は物理ブロックより小さなサブブロック単位で不揮発性メモリ装置５０に対する消去動作を遂行することができる。サブブロック単位の消去動作を管理するために、メモリコントローラ４０は消去管理モジュール４３ａを含むことができる。
【００２０】
消去管理モジュール４３ａは、サブブロック単位の消去動作を遂行した後に、消去されたサブブロックまたは消去されたサブブロックと隣接したサブブロックに対する消去状態をモニタリングすることができる。例えば、消去管理モジュール４３ａは消去されたサブブロックから読み出されたデータを参照してビットエラー率（ＢＥＲ）を検出することができる。または、消去管理モジュール４３ａは消去されたサブブロックに対するウェアレベリング情報（例えば、Erase  count）を獲得しモニタリングすることができる。これだけでなく、消去管理モジュール４３ａは消去されたサブブロックのデータを読出して選択されたメモリセルのしきい電圧変化やビットエラー率（ＢＥＲ）変化をモニタリングすることができる。また、消去管理モジュール４３ａは非選択サブ−ブロックのデータを読出してしきい電圧の変化を検出することができる。メモリコントローラ４０は、消去管理モジュール４３ａから提供される消去状態情報を参照して選択されたサブブロック単位の消去動作時の影響を緩和させるための多様な手続を遂行することができる。
【００２１】
ここで、メモリブロック（memory  blocｋ）は同時に消去可能な最大メモリ単位でありうる。ワードラインが基板に垂直方向に積層される３次元不揮発性メモリ装置において、メモリブロックは積層された全てのワードラインを共有するセルストリングのグループと定義できる。サブブロック（Sub-block）は１つのメモリブロック（または、物理ブロック）をワードライン単位または選択ライン単位に区分した細部メモリ単位に該当する。例えば、サブブロック（Sub-block）はメモリブロックのうち、一部ワードラインを共有するメモリセルの単位と定義できる。
【００２２】
不揮発性メモリ装置５０に対する読出動作時、メモリコントローラ４０はデフォルト読出電圧セット（default  read  voltage  set）に基づいて不揮発性メモリ装置２００の第１ページに貯蔵されたデータを読み取ることができる。例示的に、デフォルト読出電圧セットは予め定まった読出電圧を示す。ＥＣＣエンジン４２は、不揮発性メモリ装置５０から読出したデータに含まれた誤謬を検出及び訂正することができる。例示的に、ＥＣＣエンジン４２はハードウェア形態に提供できる。ＥＣＣエンジン４２は、メモリ装置５０から読出したデータに含まれた誤謬の検出頻度をサブブロック別に判断し、一定時間の間の誤謬の検出頻度が基準値以上になるサブブロックをバッドサブブロックに指定することができる。
【００２３】
メモリコントローラ４０は、サブブロックのうち、バッドサブブロックの情報を貯蔵するバッドサブブロック情報レジスタ４９を含むことができ、バッドサブブロックのアドレスを含むバッドサブブロック情報（ＢＳＩ）を不揮発性メモリ装置５０に提供することができる。
【００２４】
図３は、本発明の実施形態に係る図２の貯蔵装置におけるメモリコントローラの構成を示すブロック図である。
【００２５】
図２及び図３を参照すると、メモリコントローラ４０は、バス４８を介して互いに連結されるプロセッサ４１、ＥＣＣエンジン４２、バッファ４３、消去管理モジュール４３ａ、ランダマイザー４４、ホストインターフェース４５、ＲＯＭ４６、及び不揮発性メモリインターフェース４７を含むことができる。ＥＣＣエンジン４２及び消去管理モジュール４３ａは、図２を参照して説明されたので、これに対する詳細な説明は省略する。
【００２６】
プロセッサ４１は、メモリコントローラ４０の諸般動作を制御する。例えば、消去管理モジュール４３ａはソフトウェア形態に提供され、バッファ４３に貯蔵できる。バッファ４３に貯蔵された消去管理モジュール４３ａは、プロセッサ４１により駆動できる。ＲＯＭ４６はメモリコントローラ４０が動作することに要求される多様な情報をファームウエア形態に貯蔵することができる。バッファ４３は、不揮発性メモリ装置５０から読み出されたデータを貯蔵するか、または消去管理モジュール４３ａを含むことができる。
【００２７】
例えば、データランダマイジングは１つのワードラインに連結されたメモリセルが同一な比率のプログラム状態を有するようにデータを処理することを示す。例えば、１つのワードラインに連結されたメモリセルが各々２−ビットのデータを貯蔵するマルチレベルセル（ＭＬＣ；Multi  Level  Cell）である場合、メモリセルの各々は消去状態及び第１乃至第３プログラム状態のうち、いずれか１つの状態を有する。この際、ランダマイザー４４は１つのワードラインに連結されたメモリセルのうち、消去状態を有するメモリセルの個数、第１プログラム状態を有するメモリセルの個数、第２プログラム状態を有するメモリセルの個数、及び第３プログラム状態を有するメモリセルの個数が互いに同一であるようにデータをランダマイジングすることができる。即ち、ランダマイジングされたデータ（randomized  data）が貯蔵されたメモリセルは実質的に互いに同一な個数のプログラム状態を有する。例示的に、ランダマイザー４４は不揮発性メモリ装置５０から読み取ったデータをデランダマイジングすることができる。
【００２８】
例えば、ランダマイザー４４はページデータをランダマイジングすることができる。例示的に、簡潔な説明のために理想的な（ideal）ランダマイザー４４の構成が説明された。しかしながら、本発明の技術的思想がこれに限定されるものではなく、実際のランダマイザー４４は１つのワードラインに連結されたメモリセルのうち、消去状態を有するメモリセルの個数、第１プログラム状態を有するメモリセルの個数、第２プログラム状態を有するメモリセルの個数、及び第３プログラム状態を有するメモリセルの個数が実質的に互いに同一な値に近いようにデータをランダマイジングすることができる。即ち、実際ランダマイジングされたデータ（randomized  data）が貯蔵されたメモリセルは実質的に互いに類似の個数のプログラム状態を有することができる。
【００２９】
メモリコントローラ４０は、ホストインターフェース４５を介してホスト２０と通信することができる。例えば、ホストインターフェース４５は、ＵＳＢ（Universal  Serial  Bus）、ＭＭＣ（multimedia  card）、ＰＣＩ（peripheral  component  interconnection）、ＰＣＩ−Ｅ（PCI-express）、ＡＴＡ（Advanced  Technology  Attachment）、Serial−ＡＴＡ、Parallel−ＡＴＡ、ＳＣＳＩ（small  computer  small  interface）、ＥＳＤＩ（enhanced  small  disk  interface）、ＩＤＥ（Integrated  Drive  Electronics）、ＭＩＰＩ（Mobile  Industry  Processor  Interface）、ＮＶＭｅ（Nonvolatile  Memory-express）、ＵＦＳ（Universal  Flash  Storage  Interface）などの多様なインターフェースのうち、少なくとも１つに提供できる。メモリコントローラ４０は、不揮発性メモリインターフェース４７を介して不揮発性メモリ装置５０と通信することができる。
【００３０】
図４は、本発明の実施形態に係る図２の貯蔵装置における不揮発性メモリ装置を示すブロック図である。
【００３１】
図４を参照すると、不揮発性メモリ装置５０は、メモリセルアレイ１００、アドレスデコーダ６００、ページバッファ回路４１０、データ入出力回路４２０、基板モニター回路４３０、制御回路５００、及び電圧生成器７００を含むことができる。
【００３２】
メモリセルアレイ１００は、ストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬｓ）、及び接地選択ライン（ＧＳＬ）を介してアドレスデコーダ６００と連結できる。また、メモリセルアレイ１００は複数のビットライン（ＢＬｓ）を介してページバッファ回路４１０と連結できる。メモリセルアレイ１００は、複数のワードライン（ＷＬｓ）及び複数のビットライン（ＢＬｓ）に連結される複数のメモリセルを含むことができる。実施形態において、メモリセルアレイ１００は基板上に積層されるワードラインの各々に連結されるメモリセルを含むことができる。
【００３３】
図５は、図４のメモリセルアレイを示すブロック図である。
【００３４】
図５を参照すると、メモリセルアレイ１００は方向（Ｄ１〜Ｄ３）に沿って伸張される複数のメモリブロック（ＢＬＫ１〜ＢＬＫｚ、ｚは３以上の自然数）を含む。実施形態において、メモリブロック（ＢＬＫ１〜ＢＬＫｚ）は図４に図示されたアドレスデコーダ６００により選択される。例えば、アドレスデコーダ６００はメモリブロック（ＢＬＫ１〜ＢＬＫｚ）のうち、ブロックアドレスに対応するメモリブロック（ＢＬＫ）を選択することができる。アドレスデコーダ６００は、ローアドレス（Ｒ＿ＡＤＤＲ）に応答してメモリブロック（ＢＬＫ）で少なくとも１つのサブブロックを選択することができる。
【００３５】
図６は、図５のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）のうちの１つ（ＢＬＫｉ）を示す斜視図である。
【００３６】
図６を参照すると、メモリブロック（ＢＬＫｉ）は３次元構造または垂直構造で形成されるセルストリングを含む。メモリブロック（ＢＬＫｉ）は、複数の方向（Ｄ１、Ｄ２、Ｄ３）に沿って伸張された構造物を含む。
【００３７】
メモリブロック（ＢＬＫｉ）を形成するためには、まず基板１１１が提供される。例えば、基板１１１はホウ素（Ｂ、Boron）のような５族元素が注入されて形成されたＰ−ウェルで形成できる。基板１１１上に、Ｄ１方向に沿って複数のドーピング領域３１１〜３１４が形成される。例えば、複数のドーピング領域３１１〜３１４は基板１１１と相異するｎタイプの導電体で形成できる。
【００３８】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域上に、Ｄ２方向に沿って伸張される複数の絶縁物質１１２がＤ３方向に沿って順次に提供される。例えば、複数の絶縁物質１１２はＤ３方向に沿って特定距離だけ離隔して形成される。第１及び第２ドーピング領域３１１、３１２の間の基板１１１の上部に、Ｄ２方向に沿って順次に配置され、Ｄ３方向に沿って絶縁物質１１２を貫通するフィラー１１３が形成される。例示的に、フィラー１１３は絶縁物質１１２を貫通して基板１１１と連結される。ここで、フィラー１１３は第２及び第３ドーピング領域３１２、３１３の間の基板の上部と、第３及び第４ドーピング領域３１３、３１４の間の基板の上部にも形成される。
【００３９】
例示的に、各フィラー１１３は複数の物質で構成される。例えば、各フィラー１１３の表面層１１４は第１タイプを有するシリコン物質を含む。例えば、各フィラー１１３の表面層１１４は基板１１１と同一なタイプを有するシリコン物質を含む。各フィラー１１３の内部層１１５は絶縁物質で構成される。例えば、各フィラー１１３の内部層１１５はシリコン酸化物（Silicon  Oxide）のような絶縁物質を含む。例えば、各フィラー１１３の内部層１１５はエアーギャップ（Air  gap）を含むことができる。
【００４０】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、フィラー１１３、そして基板１１１の露出した表面に沿って絶縁膜１１６が提供される。例示的に、Ｄ３方向に沿って提供される最後の絶縁物質１１２のＤ３方向側の露出面に提供されてもよい絶縁膜１１６は除去されてもよい。
【００４１】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出した表面上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接した絶縁物質１１２及び基板１１１の間にＤ２方向に沿って伸張される第１導電物質２１１が提供される。より詳しくは、基板１１１に隣接した絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１の間に、Ｄ１方向に伸張される第１導電物質２１１が提供される。絶縁物質１１２のうち、特定の絶縁物質の上部面の絶縁膜１１６及び特定の絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜１１６の間に、Ｄ２方向に沿って伸張される第１導電物質が提供される。例示的に、絶縁物質１１２の間にＤ２方向に伸張される複数の第１導電物質２２１〜２８１が提供される。
【００４２】
第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一な構造物が提供される。例示的に、第２及び第３ドーピング領域３１２、３１３の間の領域で、Ｄ２方向に伸張される複数の絶縁物質１１２、Ｄ２方向に沿って順次に配置され、Ｄ１方向に沿って複数の絶縁物質１１２を貫通する複数のフィラー１１３、複数の絶縁物質１１２及び複数のフィラー１１３の露出した表面に提供される絶縁膜１１６、そしてＤ２方向に沿って伸張される複数の第１導電物質２１２〜２９２が提供される。第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一な構造物が提供される。例示的に、第３及び第４ドーピング領域３１２、３１３の間の領域で、Ｄ２方向に伸張される複数の絶縁物質１１２、Ｄ２方向に沿って順次に配置され、Ｄ３方向に沿って複数の絶縁物質１１２を貫通する複数のフィラー１１３、複数の絶縁物質１１２及び複数のフィラー１１３の露出した表面に提供される絶縁膜１１６、そしてＤ２方向に沿って伸張される複数の第１導電物質２１３〜２９３が提供される。
【００４３】
複数のフィラー１１３上にドレイン３２０が各々提供される。ドレイン３２０上に、Ｄ１方向に伸張された第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３は、Ｄ２方向に沿って順次に配置される。第２導電物質３３１〜３３３の各々は対応する領域のドレイン３２０と連結される。例示的に、ドレイン３２０及びＤ１方向に伸張された第２導電物質３３３は各々コンタクトプラグ（Contact  plug）を介して連結できる。
【００４４】
図７は、図６のメモリブロックを示す等価回路図である。
【００４５】
図７に図示されたメモリブロック（ＢＬＫｉ）は基板上に三次元構造で形成される三次元メモリブロックを示す。例えば、メモリブロック（ＢＬＫｉ）に含まれる複数のメモリセルストリングは基板と垂直な方向に形成できる。
【００４６】
図７を参照すると、メモリブロック（ＢＬＫｉ）はビットライン（ＢＬ１、ＢＬ２、ＢＬ３）と共通ソースライン（ＣＳＬ）の間に連結される複数のメモリセルストリング（ＮＳ１１〜ＮＳ３３）を含むことができる。複数のメモリセルストリング（ＮＳ１１〜ＮＳ３３）の各々は、ストリング選択トランジスタ（ＳＳＴ）、複数のメモリセル（ＭＣ１，ＭＣ２，．．．，ＭＣ１２）、及び接地選択トランジスタ（ＧＳＴ）を含むことができる。
【００４７】
ストリング選択トランジスタ（ＳＳＴ）は、相応するストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に連結できる。複数のメモリセル（ＭＣ１，ＭＣ２，．．．，ＭＣ１２）は、各々相応するワードライン（ＷＬ１，ＷＬ２，．．．，ＷＬ１２）に連結できる。接地選択トランジスタ（ＧＳＴ）は、相応する接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）に連結できる。ストリング選択トランジスタ（ＳＳＴ）は相応するビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に連結され、接地選択トランジスタ（ＧＳＴ）は共通ソースライン（ＣＳＬ）に連結できる。同一高さのワードライン（例えば、ＷＬ１）は共通に連結され、接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）及びストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）は各々分離できる。
【００４８】
以上で例示的に説明された１つのメモリブロック（ＢＬＫｉ）はそれより小さな複数のサブブロック（ＳＢ１、ＳＢ２、ＳＢ３）に区分できる。各々のサブブロック（ＳＢ１、ＳＢ２、ＳＢ３）はワードライン方向に区分できる。如何なる基準でサブブロックが区分されたとしても、各々のサブブロックはメモリブロック（ＢＬＫｉ）内で他のサブブロックとは独立的に消去できる。
【００４９】
サブブロック（ＳＢ１）は、メモリブロック（ＢＬＫｉ）に含まれたメモリセルのうち、ワードライン（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）に連結されたメモリセルを含むことができる。サブブロック（ＳＢ２）は、メモリブロック（ＢＬＫｉ）に含まれたメモリセルのうち、ワードライン（ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８）に連結されたメモリセルを含むことができる。サブブロック（ＳＢ３）は、メモリブロック（ＢＬＫｉ）に含まれたメモリセルのうち、ワードライン（ＷＬ９、ＷＬ１０、ＷＬ１１、ＷＬ１２）に連結されたメモリセルを含むことができる。即ち、サブブロック（ＳＢ１、ＳＢ２、ＳＢ３）のうちの１つまたは２つ以上が同時に選択又は消去の対象とされることが可能である。このために、不揮発性メモリ装置５０（図４参照）のアドレスデコーダ６００は、サブブロック（ＳＢ）単位でメモリセルを消去するためのバイアスを提供することができる。
【００５０】
また図４を参照すると、制御回路５００はメモリコントローラ４０からコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）を受信し、コマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に基づいて不揮発性メモリ装置４０の消去動作、プログラム動作、及び読出動作を制御することができる。
【００５１】
例えば、制御回路５００はコマンド（ＣＭＤ）に基づいて電圧生成器７００を制御するための制御信号（ＣＴＬｓ）を生成し、アドレス信号（ＡＤＤＲ）に基づいてローアドレス（Ｒ＿ＡＤＤＲ）及びコラムアドレス（Ｃ＿ＡＤＤＲ）を生成することができる。制御回路５００はローアドレス（Ｒ＿ＡＤＤＲ）をアドレスデコーダ６００に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路４２０に提供することができる。また、制御回路５００は基板モニター回路４３０から提供される感知信号（ＤＳ）に基づいて基板の電圧レベルが基準レベルに到達したか、または基板の電圧レベルが一定のレベルで基準時間の間維持されたことを示す第１モード信号（ＭＳ）をアドレスデコーダ６００に提供することができる。また、制御回路５００はコマンド（ＣＭＤ）が指示する動作を示す第２モード信号（ＭＳ２）をアドレスデコーダ６００に提供することができる。
【００５２】
アドレスデコーダ６００は、ストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬｓ）、及び接地選択ライン（ＧＳＬ）を介してメモリセルアレイ１００と連結できる。電圧生成器７００は、制御回路５００から提供される制御信号（ＣＴＬｓ）に基づいて不揮発性メモリ装置５０の動作に必要なワードライン電圧（ＶＷＬｓ）を生成することができる。電圧生成器７００から生成されるワードライン電圧（ＶＷＬｓ）は、アドレスデコーダ６００を介して複数のワードライン（ＷＬｓ）に印加できる。
【００５３】
サブブロック単位の消去動作時、電圧生成器７００はメモリブロックのウェルまたは基板に消去電圧（ＶＥＲＳ）を印加し、選択されたサブブロックのワードラインにワードライン消去電圧、即ち接地電圧を印加することができる。消去検証動作時、電圧生成器７００は選択されたサブブロックのワードラインに消去検証電圧を印加するか、またはワードライン単位で消去検証電圧を印加することができる。
【００５４】
例えば、プログラム動作時、電圧生成器７００は選択ワードラインにプログラム電圧を印加し、非選択ワードラインにはプログラムパス電圧を印加することができる。また、プログラム検証動作時、電圧生成器７００は選択ワードラインにプログラム検証電圧を印加し、非選択ワードラインには検証パス電圧を印加することができる。また、読出動作時、電圧生成器７００は選択ワードラインに読出電圧を印加し、非選択ワードラインには読出パス電圧を印加することができる。
【００５５】
ページバッファ回路４１０は、複数のビットライン（ＢＬｓ）を介してメモリセルアレイ１００と連結できる。ページバッファ回路４１０は、複数のページバッファを含むことができる。ページバッファ回路４１０は、プログラム動作時、選択されたページにプログラムされるデータを臨時に貯蔵し、読出動作時、選択されたページから読み出されたデータを臨時に貯蔵することができる。
【００５６】
データ入出力回路４２０は、データライン（ＤＬｓ）を介してページバッファ回路４１０と連結できる。プログラム動作時、データ入出力回路４２０はメモリコントローラ４０からプログラムデータ（ＤＡＴＡ）を受信し、制御回路５００から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてプログラムデータ（ＤＡＴＡ）をページバッファ回路４１０に提供することができる。読出動作時、データ入出力回路４２０は制御回路５００から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてページバッファ回路４１０に貯蔵された読出データ（ＤＡＴＡ）をメモリコントローラ４０に提供することができる。
【００５７】
基板モニター回路４３０は、消去動作時に、基板１１１に印加される消去電圧（ＶＥＲＳ）による基板電圧（ＶＳＵＢ）の電圧レベルをモニタリングし、基板電圧（ＶＳＵＢ）が基準レベルに到達する場合、または基板の電圧（ＶＳＵＢ）が一定レベルで一定時間の間維持される場合、これを示す感知信号（ＤＳ）を制御回路５００に提供することができる。
【００５８】
図８は、本発明の実施形態に係る図４のメモリセルアレイが形成されるセル領域を示す。
【００５９】
図８を参照すると、セル領域ＣＲは複数のチャンネルホール（ＣＨ）を含む。
【００６０】
チャンネルホールサイズ、例えば、チャンネルホール直径（diameter）はセル領域ＣＲ内の位置によって異なることがある。具体的に、第１及び第２エッジＥＤＧ１、ＥＤＧ２に隣接したチャンネルホール（ＣＨａ）の場合、周辺の密度が低いので、工程上の理由により他のチャンネルホール（ＣＨｂ）と直径が異なることがある。セル領域ＣＲの中心領域に位置したチャンネルホール（ＣＨｂ）の直径は、第１及び第２エッジＥＤＧ１、ＥＤＧ２に隣接したチャンネルホール（ＣＨａ）の直径より大きいことがある。メモリブロック（ＢＬＫａ）は第２エッジＥＤＧ２に隣接し、第２エッジＥＤＧ２から第１距離（ｄ１）だけ離隔している。メモリブロック（ＢＬＫｂ）は、第１及び第２エッジＥＤＧ１、ＥＤＧ２に隣接せず、セル領域ＣＲの中心に位置し、第２エッジＥＤＧ２から第２距離（ｄ２）だけ離隔している。メモリブロック（ＢＬＫａ）に含まれた第１チャンネルホールＣＨａの第１直径（Ｄ１）は、メモリブロック（ＢＬＫｂ）に含まれた第２チャンネルホールＣＨｂの第２直径（Ｄ２）より小さいかもしれない。
【００６１】
図９Ａ及び図９Ｂは、図８のメモリブロックに各々含まれたセルストリングの断面を例示的に示す。
【００６２】
図９Ａを参照すると、メモリブロック（ＢＬＫａ）に含まれた第１チャンネルホールＣＨａには表面層１１４及び内部層１１５を含むフィラーが形成されることができ、第１チャンネルホールＣＨａの周りには電荷貯蔵層ＣＳが形成されることができ、電荷貯蔵層ＣＳはＯＮＯ構造を有することができる。
【００６３】
図９Ｂを参照すると、メモリブロック（ＢＬＫｂ）に含まれた第２チャンネルホールＣＨｂには表面層１１４及び内部層１１５を含むフィラーが形成されることができ、第２チャンネルホールＣＨｂの周りには電荷貯蔵層ＣＳが形成されることができ、電荷貯蔵層ＣＳはＯＮＯ構造を有することができる。
【００６４】
実施形態において、メモリブロック（ＢＬＫｂ）に含まれた電荷貯蔵層ＣＳの厚さは、メモリブロック（ＢＬＫａ）に含まれた電荷貯蔵層ＣＳの厚さと異なることがある。このようなチャンネルホール直径の差によって、メモリセルの特性の差が発生することがある。具体的に、チャンネルホールの周りにゲート電極が位置するゲートオールアラウンド（gate  all  around）形態の垂直型メモリ装置の場合、チャンネルホール直径が小さくなれば、ゲート電極（例えば、図６の２１３）からチャンネル領域１１４に形成される電場の集束度が高まるようになる。したがって、第１チャンネルホールＣＨａのようにチャンネルホール直径の小さいメモリセルは、第２チャンネルホールＣＨｂのようにチャンネルホール直径が大きいメモリセルに比べて、プログラム及び消去動作の速度が速くなる。
【００６５】
また、図８を参照すると、セル領域ＣＲ内で１つのメモリブロックは第１方向（Ｄ１）に、即ち、ワードライン方向に１ページに該当する全てのメモリセルを含み、第２方向（Ｄ２）に、即ち、ビットライン方向に幾つかのストリングを含むように構成される。したがって、各メモリブロックは第１方向に長く構成されて、チャンネルホールサイズ、即ち、直径の差はメモリブロック単位で表れることができる。したがって、メモリブロック（ＢＬＫａ）に含まれたメモリセルのプログラム速度及び消去速度は、メモリブロック（ＢＬＫｂ）に含まれたメモリセルのプログラム速度及び消去速度より速いことがある。
【００６６】
図１０は、図８のメモリブロックに対するプログラム動作及び消去動作の遂行結果を示すグラフである。
【００６７】
図１０を参照すると、横軸は図８の第２方向、即ち、ビットライン方向に従うメモリブロックの位置を示し、縦軸は電圧を示す。具体的に、実線７１はプログラムされたメモリセルのメモリブロック位置に従うしきい電圧の中心値を示し、点線７２は消去されたメモリセルのメモリブロック位置に従うしきい電圧の中心値を示す。
【００６８】
前述したように、プログラム速度及び消去速度の差によって実線７１のように、プログラムされたメモリセルのしきい電圧はメモリブロック位置に沿ってＵ字形態を有し得る。また、点線７２のように、消去されたメモリセルのしきい電圧はメモリブロック位置に沿って上下反転したＵ字形態を有し得る。
【００６９】
図１１は、図８の１つのチャンネルの垂直構造を示す。
【００７０】
図１１を参照すると、垂直型メモリ装置に含まれた１つのセルストリングに対応するチャンネルホールＣＨ１が図示されている。チャンネルホールＣＨ１は基板上に積層されたゲート電極及び絶縁膜の一部領域をエッチングすることによって形成されるので、表面から深さが大きくなるにつれてエッチングが進行しにくくなることがある。これによって、チャンネルホールＣＨ１の直径は基板側に行くほど小さくなることがある。
【００７１】
一実施形態において、チャンネルホールＣＨ１のチャンネルホール直径によって３個の区域に区分することができる。例えば、チャンネルホール直径が第１値より小さな区域を第１区域（Ｚ１）と決定し、チャンネルホール直径が第１値以上であり、第２値よりより小さな区域を第２区域（Ｚ２）と決定し、チャンネルホール直径が第２値以上であり、第３値より小さな区域を第３区域（Ｚ３）と決定することができる。第１区域（Ｚ１）はサブブロック（ＳＢ１）に該当し、第２区域（Ｚ２）はサブブロック（ＳＢ２）に該当し、第３区域（Ｚ３）はサブブロック（ＳＢ３）に該当することができる。したがって、１つのセルストリングでもサブブロックの位置に従うチャンネルホール直径の差によって、メモリセルの特性の差が発生することがある。したがって、１つのセルストリングでもサブブロックの位置によってプログラム速度及び消去速度の差が発生することがある。
【００７２】
図１２は、本発明の実施形態に係る図４の不揮発性メモリ装置における制御回路の構成を示す。
【００７３】
図１２を参照すると、制御回路５００ａは、コマンドデコーダ５１０、アドレスバッファ５２０、制御信号生成器５３０ａ、アドレス比較器５４０、バッドサブブロック情報レジスタ５５０、及びプログラム／消去サイクル情報レジスタ５６０を含む。
【００７４】
コマンドデコーダ５１０は、コマンド（ＣＭＤ）をデコーディングし、デコーディングされたコマンド（Ｄ＿ＣＭＤ）を制御信号生成器５３０ａに提供する。アドレスバッファ５２０はアドレス（ＡＤＤＲ）を受信し、アドレス（ＡＤＤＲ）のうち、ローアドレス（Ｒ＿ＡＤＤＲ）はアドレスデコーダ６００とアドレス比較器５４０に提供され、コラムアドレス（Ｃ＿ＡＤＤＲ）はデータ入出力回路４２０に提供される。
【００７５】
バッドサブブロック情報レジスタ５５０はバッドサブブロック情報（ＢＳＩ）を貯蔵し、バッドサブブロック情報（ＢＳＩ）は初期バッドサブブロックアドレス（ＩＴＳＢＡ）及びラン−タイムバッドサブブロックアドレス（ＲＴＳＢＡ）を含む。初期バッドサブブロックアドレス（ＩＴＳＢＡ）は不揮発性メモリ装置５０が出荷される時に指定されたバッドサブブロックのアドレスであり、ラン−タイムバッドサブブロックアドレス（ＲＴＳＢＡ）は不揮発性メモリ装置５０の動作中に指定されたバッドサブブロックのアドレスである。
【００７６】
アドレス比較器５４０はバッドサブブロック情報レジスタ５５０に貯蔵された少なくとも１つのバッドサブブロックローアドレス（ＢＲ＿ＡＤＤＲ）とローアドレス（Ｒ＿ＡＤＤＲ）を比較し、比較結果を示すマッチ信号（ＭＴＳ）を制御信号生成器５３０ａに提供する。
【００７７】
制御信号生成器５３０ａはデコーディングされたコマンド（Ｄ＿ＣＭＤ）及びマッチ信号（ＭＳ）を受信し、デコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作がバッドサブブロックに関連したものかに基づいて制御信号（ＣＴＬｓ）を生成して電圧生成器７００に提供することができる。また、制御信号生成器５３０ａは感知信号（ＤＳ）を受信し、感知信号（ＤＳ）に基づいて基板の電圧（ＶＳＵＢ）レベルが基準レベルに到達したか、または基板の電圧（ＶＳＵＢ）が一定レベルで維持されたことを示す第１モード信号（ＭＳ）をアドレスデコーダ６００に提供する。また、制御信号生成器５３０ａはデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作を示す第２モード信号（ＭＳ２）をアドレスデコーダ６００に提供する。
【００７８】
制御信号生成器５３０ａは、マッチ信号（ＭＳ）がローアドレス（Ｒ＿ＡＤＤＲ）がノーマルサブブロックをアクセスすることを示す場合、プログラム／消去サイクル情報レジスタ５６０を参照して第１プログラム／消去サイクルがノーマルサブブロックに適用されるように制御信号（ＣＴＬｓ）を生成し、マッチ信号（ＭＳ）がローアドレス（Ｒ＿ＡＤＤＲ）がバッドサブブロックをアクセスすることを示す場合、プログラム／消去サイクル情報レジスタ５６０を参照して第２プログラム／消去サイクルがバッドサブブロックに適用されるように制御信号（ＣＴＬｓ）を生成する。第１プログラム／消去サイクルは、第２プログラム／消去サイクルより頻度が大きいことがある。したがって、バッドサブブロックに対するプログラム／消去サイクルが緩和されて、不揮発性メモリ装置５０の寿命を増加させることができる。
【００７９】
図１３は、本発明の実施形態に係る図４の不揮発性メモリ装置における制御回路の構成を示す。
【００８０】
図１３を参照すると、制御回路５００ｂは、コマンドデコーダ５１０、アドレスバッファ５２０、制御信号生成器５３０ｂ、アドレス比較器５４０、バッドサブブロック情報レジスタ５５０、プログラム／消去サイクル情報レジスタ５６０、比較器５７５、レジスタ５８０、及びプログラム／消去サイクルカウンター５８５を含む。
【００８１】
図１３の制御回路５００ｂは、比較器５７５、レジスタ５８０、及びプログラム／消去サイクルカウンター５８５をさらに含み、アドレス比較器５４０がマッチ信号（ＭＴＳ）をプログラム／消去サイクルカウンター５８５に提供するという点が図１２の制御回路５００ｂと主に相違している。
【００８２】
プログラム／消去サイクルカウンター５８５は、マッチ信号（ＭＴＳ）及びデコーディングされたコマンド（Ｄ＿ＣＭＤ）に基づいてローアドレス（Ｒ＿ＡＤＤＲ）がバッドサブブロックをアクセスし、デコーディングされたコマンド（Ｄ＿ＣＭＤ）がプログラムコマンドであるか、または消去コマンドである場合に、カウンティング値（ＣＶ）を増加させる。比較器５７５は、カウンティング値（ＣＶ）とレジスタ５８０に貯蔵された基準カウンティング値（ＣＲＶ）を比較して、その比較結果を示す比較信号（ＣＳ）を制御信号生成器５３０ｂに提供する。制御信号生成器５３０ｂは、デコーディングされたコマンド（Ｄ＿ＣＭＤ）、マッチ信号（ＭＴＳ）、及び比較信号（ＣＳ）を受信し、バッドサブブロックに対して基準カウンティング値（ＣＲＶ）までは第２プログラム／消去サイクルが適用され、基準カウンティング値（ＣＲＶ）を超過する場合には第２プログラム／消去サイクルより頻度が小さな第３プログラム消去／サイクルが適用されるように制御信号（ＣＴＬｓ）、第１モード信号（ＭＳ１）、及び第２モード信号（ＭＳ）を生成する。
【００８３】
図１４は、本発明の実施形態に係る図４の不揮発性メモリ装置における電圧生成器の構成を示すブロック図である。
【００８４】
図１４を参照すると、電圧生成器７００は高電圧生成器７１０及び低電圧生成器７３０を含むことができる。実施形態において、電圧生成器７００は負電圧（negative  voltage）生成器７５０をさらに含むことができる。
【００８５】
高電圧生成器７１０は、第１制御信号（ＣＴＬ１）に応答してコマンド（ＣＭＤ）が指示する動作によってプログラム電圧（ＶＰＧＭ）、プログラムパス電圧（ＶＰＰＡＳＳ）、検証パス電圧（ＶＶＰＡＳＳ）、読出パス電圧（ＶＲＰＡＳＳ）、及び消去電圧（ＶＥＲＳ）を生成することができる。プログラム電圧（ＶＰＧＭ）は選択ワードラインに印加され、プログラムパス電圧（ＶＰＰＡＳＳ）、プログラム検証パス電圧（ＶＶＰＡＳＳ）、読出パス電圧（ＶＲＰＡＳＳ）は非選択ワードラインに印加され、消去電圧（ＶＥＲＳ）はメモリブロックのウェルまたは基板に印加できる。第１制御信号（ＣＴＬ１）は複数のビットを含んでコマンド（ＣＭＤ）が指示する動作を示すことができる。
【００８６】
低電圧生成器７３０は、第２制御信号（ＣＴＬ２）に応答してコマンド（ＣＭＤ）が指示する動作によってプログラム検証電圧（ＶＰＶ）、読出電圧（ＶＲＤ）、消去検証電圧（ＶＥＶ）、及びワードライン消去電圧（Ｖｗｅ）を生成することができる。プログラム検証電圧（ＶＰＶ）、読出電圧（ＶＲＤ）、及び消去検証電圧（ＶＥＶ）は、動作によって選択ワードラインに印加できる。消去電圧（Ｖｗｅ）は、選択されたサブブロックのワードラインに印加できる。第２制御信号（ＣＴＬ２）は、複数のビットを含んでコマンド（ＣＭＤ）が指示する動作を示すことができる。
【００８７】
負電圧生成器７５０は、第３制御信号（ＣＴＬ３）に応答してコマンド（ＣＭＤ）が指示する動作によって負のレベルを有するプログラム検証電圧（ＶＰＶ’）、読出電圧（ＶＲＤ’）、及び消去検証電圧（ＶＥＶ’）を生成することができる。第３制御信号（ＣＴＬ３）は複数のビットを含んでコマンド（ＣＭＤ）が指示する動作を示すことができる。
【００８８】
図１５は、本発明の実施形態に係る図４の不揮発性メモリ装置におけるアドレスデコーダの構成を示す。
【００８９】
図１５では、説明の便宜のために、メモリブロック（ＢＬＫ１、ＢＬＫｚ）を共に図示する。図１５を参照すると、アドレスデコーダ６００は、デコーダ６１０、第１スイッチ回路６２０、及び第２スイッチ回路６３０を含むことができる。
【００９０】
デコーダ６１０は、アドレス（ＡＤＤＲ）、第１モード信号（ＭＳ１）、及び第２モード信号（ＭＳ２）を受信し、アドレス（ＡＤＤＲ）が指定するサブブロックと第１モード信号（ＭＳ１）が示す基板電圧（ＶＳＵＢ）のレベルや維持時間、及び第２モード信号（ＭＳ２）が示す動作によって、第１選択信号（ＳＳ１）及び第２選択信号（ＳＳ２）を生成し、第１選択信号（ＳＳ１）と第２選択信号（ＳＳ２）を第１スイッチ回路６２０及び第２スイッチ回路６３０の各々に提供することができる。
【００９１】
第１スイッチ回路６２０及び第２スイッチ回路６３０は、電圧生成器７００に連結される選択ライン（ＳＩｓ）に連結できる。第１スイッチ回路６２０は、メモリブロック（ＢＬＫ１）と少なくとも１つのストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬ１〜ＷＬｎ）、及び少なくとも１つの接地選択ライン（ＧＳＬ）を介して連結できる。第２スイッチ回路６３０は、メモリブロック（ＢＬＫｚ）と少なくとも１つのストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬ１〜ＷＬｎ）、及び少なくとも１つの接地選択ライン（ＧＳＬ）を介して連結できる。
【００９２】
第１スイッチ回路６２０は、選択ライン（ＳＩｓ）及び第１メモリブロック（ＢＬＫ１）のストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬ１〜ＷＬｎ）、及び接地選択ライン（ＧＳＬ）の各々と連結される複数のパストランジスタ（ＰＴ１１〜ＰＴ１４）及びスイッチコントローラ６２１を含むことができる。スイッチコントローラ６２１は、第１選択信号（ＳＳ１）に応答してパストランジスタ（ＰＴ１１〜ＰＴ１４）のターン−オンとターン−オフを制御することができる。第２スイッチ回路６３０は、選択ライン（ＳＩｓ）及びメモリブロック（ＢＬＫｚ）のストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬ１〜ＷＬｎ）及び接地選択ライン（ＧＳＬ）の各々と連結される複数のパストランジスタ（ＰＴ２１〜ＰＴ２４）及びスイッチコントローラ６３１を含むことができる。スイッチコントローラ６３１は、第２選択信号（ＳＳ２）に応答してパストランジスタ（ＰＴ２１〜ＰＴ２４）のターン−オンとターン−オフを制御することができる。
【００９３】
図１６は、本発明の実施形態に係る不揮発性メモリ装置の動作方法を示すフローチャートである。
【００９４】
以下では、図７のメモリブロック（ＢＬＫｉ）のサブブロック（ＳＢ１、ＳＢ２、ＳＢ３）のうち、基板に隣接した第１サブブロック（ＳＢ１）が少なくとも１つのバッドサブブロックに該当し、サブブロック（ＳＢ２、ＳＢ３）が少なくとも１つのノーマルサブブロックに該当すると仮定する。
【００９５】
不揮発性メモリ装置のメモリブロックは、プログラムフェールや消去フェールなどに起因して誤動作を起こすことがある。この場合に、該当メモリブロックはランタイムバッドブロックと見なされて、既にリザーブ（reserved）された他のブロックと代替される。また、ランタイムバッドブロックの以外にも不揮発性メモリ装置が工場で出荷される時、既にバッドブロックとして知られている初期バッドブロックもある。ランタイムバッドブロックの場合に、ＮＡＮＤフラッシュメモリを使用するに当たって、長期間に亘って少量しか発生しないことが一般的である。そして、初期バッドブロックの場合にも、工場で出荷される時、存在しない又は少量しか存在しないのが通常である。しかしながら、ランタイムバッドブロックが短期間に数多く発生する場合、または初期バッドブロックが初期から多い場合に、全てのリザーブドブロック（reserved  block）が枯渇してしまうことが懸念され、その場合、不揮発性メモリ装置はそれ以上使用できなくなる。このような理由によっても半導体貯蔵装置の寿命は制限を受ける。
【００９６】
第１サブブロック（ＳＢ１）は基板に隣接して形成され、チャンネル幅が狭いため、第１サブブロック（ＳＢ１）のメモリセルはプログラム電圧や消去電圧によるストレスを最も多く受ける。したがって、第１サブブロック（ＳＢ１）でエラーが発生する確率が高まるので、第１サブブロック（ＳＢ１）はバッドサブブロックと指定できる。
【００９７】
図２乃至図１６を参照すると、このような寿命の制限を克服するために、本発明の実施形態では、第１メモリブロックに含まれるサブブロックをエラー発生頻度に基づいて少なくとも１つのノーマルサブブロック（ノーマルサブブロック）と少なくとも１つのバッドサブブロック（バッドサブブロック）に区分する（Ｓ１００）。バッドサブブロックの情報はバッドサブブロック情報レジスタ４９、５５０に貯蔵できる。制御回路５００は、コマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に応答してノーマルサブブロック及びバッドサブブロックに互いに異なるプログラム／消去サイクルを適用し（Ｓ２００）、バッドサブブロックに緩和されたプログラム／消去サイクルを適用することにより、不揮発性メモリ装置５０の寿命を延長させることができる。
【００９８】
図１７は、図１６でステップ（Ｓ２００）をより詳細に示すフローチャートである。
【００９９】
図１８は、図１７で少なくとも第２プログラム／消去サイクルが適用されるステップを詳細に示す。
【０１００】
図１９Ａ及び図１９Ｂは、各々ノーマルサブブロックとバッドサブブロックに適用されるプログラム消去サイクル（カウント値）を示す。
【０１０１】
図１７乃至図１９Ｂを参照すると、ノーマルサブブロック及びバッドサブブロックに互いに異なるプログラム／消去サイクルを適用するために（Ｓ２００）、制御回路５００はローアドレス（Ｒ＿ＡＤＤＲ）がバッドサブブロックをアクセスするかを判断する（Ｓ２１０）。ローアドレス（Ｒ＿ＡＤＤＲ）がノーマルサブブロックをアクセスすれば（Ｓ２００でＮＯ）、制御回路５００はプログラム／消去サイクル情報レジスタ５６０を参照して、第１プログラム消去サイクル８１１、８２１がノーマルサブブロックに適用されるように電圧生成器７００及びアドレスデコーダ６００を制御する（Ｓ２２０）。ローアドレス（Ｒ＿ＡＤＤＲ）がバッドサブブロックをアクセスすれば（Ｓ２００でＹＥＳ）、制御回路５００はプログラム／消去サイクル情報レジスタ５６０を参照して、少なくとも第２プログラム消去サイクル８１２、８２３がバッドサブブロックに適用されるように電圧生成器７００及びアドレスデコーダ６００を制御する（Ｓ２３０）。
【０１０２】
図１８を参照すると、少なくとも第２プログラム／消去サイクルがバッドサブブロックに適用されるようにするために（Ｓ２３０）、制御回路５００はバッドサブブロックに対するプログラム／消去サイクルカウント値が基準カウント値（ＣＲＶ）を超過したか否かを判断する（Ｓ２４０）。バッドサブブロックに対するプログラム／消去サイクルカウント値が基準カウント値（ＣＲＶ）を超過しなければ（Ｓ２３０でＮＯ）、制御回路５００は第２プログラム／消去サイクル８２２がバッドサブブロックに適用されるように電圧生成器７００及びアドレスデコーダ６００を制御する（Ｓ５０）。バッドサブブロックに対するプログラム／消去サイクルカウント値が基準カウント値（ＣＲＶ）を超過する第１時点（ｔ１１）以後から（Ｓ２３０でＹＥＳ）、制御回路５００は第３プログラム／消去サイクル８２３がバッドサブブロックに適用されるように電圧生成器７００及びアドレスデコーダ６００を制御する（Ｓ２６０）。
【０１０３】
図１９Ａで、第２プログラム／消去サイクル８１２は第１プログラム／消去サイクル８１１より小さく、図１９Ｂで第２プログラム／消去サイクル８２２は第１プログラム／消去サイクル８２１より小さく、第３プログラム／消去サイクル８２３は第２プログラム／消去サイクル８２２より小さい。
【０１０４】
図２０は、本発明の実施形態に係る不揮発性メモリ装置の動作方法を示すフローチャートである。
【０１０５】
以下では、図７のメモリブロック（ＢＬＫｉ）のサブブロック（ＳＢ１、ＳＢ２、ＳＢ３）のうち、基板に隣接した第１サブブロック（ＳＢ１）がバッドサブブロックに該当し、サブブロック（ＳＢ２、ＳＢ３）がノーマルサブブロックに該当すると仮定する。
【０１０６】
図２乃至図１５及び図２０を参照すると、第１メモリブロックに含まれるサブブロックをエラー発生頻度に基づいてノーマルサブブロックとバッドサブブロックに区分する（Ｓ３００）。制御回路５００はコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に応答して、バッドサブブロックのプログラム可否に基づいて第１メモリブロックに対するメモリ動作時に第１メモリブロックに適用されるバイアス条件を調節する（Ｓ４００）。制御回路５００は調節されたバイアス条件によって、第１メモリブロックに対するメモリ動作が遂行されるように電圧生成器７００とアドレスデコーダ６００を制御する（Ｓ５００）。メモリ動作は消去動作または読出動作でありうる。
【０１０７】
図２１Ａ乃至図２６Ｂは、サブブロックに対するバイアス条件を示す。
【０１０８】
図２１Ａ乃至図２６Ｂでは、図７のメモリブロックでビットライン（ＢＬ１）に連結されたサブブロック（ＳＢ１〜ＳＢ３）を対象として説明する。
【０１０９】
図２１Ａ及び図２１Ｂは、図７のメモリブロックのサブブロックのプログラム状態を示す。
【０１１０】
図２１Ａは、第２及び第３サブブロック（ＳＢ２、ＳＢ３）が消去状態（Ｅ０）及びプログラム状態（Ｐ１、Ｐ２、Ｐ３）でプログラムされた場合を示し、図２１Ｂは第１乃至第３サブブロック（ＳＢ１、ＳＢ２、ＳＢ３）が消去状態（Ｅ０）及びプログラム状態（Ｐ１、Ｐ２、Ｐ３）でプログラムされた場合を示す。メモリブロック（ＢＬＫｉ）に対するメモリ動作時に、バッドサブブロックである第１サブブロック（ＳＢ１）のプログラム可否は第２及び第３サブブロック（ＳＢ２、ＳＢ３）のしきい電圧が影響を受ける程度に応じて変わる。したがって、このような影響を考慮して、バッドサブブロックのプログラム可否に基づいて第１メモリブロックに対するメモリ動作時のバイアス条件を調節する。即ち、バッドサブブロックがプログラムされていれば、サブブロック（ＳＢ２）が受ける影響が大きく、バッドサブブロックがプログラムされていなければ、サブブロック（ＳＢ２）が受ける影響が小さいことがある。
【０１１１】
メモリセルの各々がＭ（Ｍは、２以上の自然数）ビットを貯蔵することができる時、図２１Ａのようにバッドサブブロック（ＳＢ１）をプログラムせず、第１メモリブロックに対するプログラム動作を完了する場合、バッドサブブロック（ＳＢ１）に隣接した境界ワードライン（ＷＬ５）にはＮ（Ｎは、Ｍより小さい自然数）ビットのみをプログラムすることができる。境界ワードライン（ＷＬ５）にＮビットのみをプログラムして境界ワードライン（ＷＬ５）に連結されるメモリセルのプログラム状態の間のマージンを増加させることができる。また、図２１Ｂのように、バッドサブブロック（ＳＢ１）をプログラムし、第１メモリブロックに対するプログラム動作を完了する場合には、境界ワードライン（ＷＬ５）に連結されるメモリセルにもＭビットをプログラムする。
【０１１２】
図２２Ａは、バッドサブブロックがプログラムされていない場合、第１メモリブロックに対する消去動作時の消去バイアス条件を示す。
【０１１３】
図２２Ａを参照すると、制御回路５００はセルストリングのビットライン（ＢＬ）、ストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）はフローティングさせ、サブブロック（ＳＢ２、ＳＢ３）のワードライン（ＷＬ５〜ＷＬ１２）には第１ワードライン消去電圧（Ｖｗｅ１）を印加し、バッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）には第２ワードライン消去電圧（Ｖｗｅ２）を印加し、基板ＳＵＢには消去電圧（ＶＲＥＳ）を印加する。第１ワードライン消去電圧（Ｖｗｅ１）は接地電圧と同一であるか、または接地電圧より若干高いレベルを有することができ、第２ワードライン消去電圧（Ｖｗｅ２）は第１ワードライン消去電圧（Ｖｗｅ１）より高い。したがって、バッドサブブロック（ＳＢ１）のメモリセルが過消去されることを防止することができる。
【０１１４】
図２２Ｂは、バッドサブブロックがプログラムされた場合、第１メモリブロックに対する消去動作時の消去バイアス条件を示し、図２３Ａは図２２Ｂのバイアス条件が適用される場合のバッドサブブロック電圧と基板電圧を示し、図２３Ｂは図２２Ｂのバイアス条件が適用される場合に図１３の第１スイッチ回路を示す。
【０１１５】
図２２Ｂ及び図２３Ａを参照すると、制御回路５００は、セルストリングのビットライン（ＢＬ）、ストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）はフローティングさせ、サブブロック（ＳＢ２、ＳＢ３）のワードライン（ＷＬ５〜ＷＬ１２）には第１ワードライン消去電圧（Ｖｗｅ１）を印加する。基板１１１に印加される消去電圧（ＶＥＲＳ）により基板電圧（ＶＳＵＢ）のレベルが線形的に増加する第１区間（ＩＮＴ１１）で、バッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）に第１ワードライン消去電圧（Ｖｗｅ１）を印加する。第１区間（ＩＮＴ１１）は、基板１１１に消去電圧（ＶＥＲＳ）が印加され始める時点（ｔ２１）から消去電圧（ＶＥＲＳ）により基板電圧（ＶＳＵＢ）が消去電圧（ＶＥＲＳ）のレベルに到達する時点（ｔ２３）までであってよい。第２区間（ＩＮＴ１２）は基板１１１に消去電圧（ＶＥＲＳ）が印加され始める時点（ｔ２３）から時点（ｔ２４）まで一定であってもよい。第１区間（ＩＮｔ１１）でバッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）に第１ワードライン消去電圧（Ｖｗｅ１）を印加してから、第１区間（ＩＮｔ１１）の第１時点（ｔ２２）でバッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）をフローティングさせる。
【０１１６】
第１時点（ｔ２２）でバッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）がフローティングされれば、バッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）の電圧レベルは基板電圧（ＶＳＵＢ）レベルを追従するようになる。第１時点（ｔ２２）は消去電圧（ＶＥＲＳ）の印加によって上昇する基板電圧（ＶＳＵＢ）のレベルが基準レベル（ＶＲＥＦ）に到達する時点であってもよい。バッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）は時点（ｔ２３）から時点（ｔ２４）まで一定のレベルに維持できる。
【０１１７】
図２３Ｂを参照すると、バッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）は各々パストランジスタ（ＰＴ３１〜ＰＴ３４）に連結され、パストランジスタ（ＰＴ３１〜ＰＴ３４）の各々のゲートにはスイッチング制御信号（ＳＣＳ１１１〜ＳＣＳ１１４）が印加される。第１選択信号（ＳＳ１）に応答して第１区間（ＩＮｔ１１）の第１時点（ｔ２２）までスイッチコントローラ６２１はスイッチング制御信号（ＳＣＳ１１１〜ＳＣＳ１１４）を活性化し、第１時点（ｔ２２）でスイッチング制御信号（ＳＣＳ１１１〜ＳＣＳ１１４）を非活性化してバッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）をフローティングさせることができる。
【０１１８】
図２４はバッドサブブロックがプログラムされていない場合、第１メモリブロックに対する消去動作時の消去バイアス条件を示し、図２５は図２４のバイアス条件が適用される場合の基板電圧を示す。
【０１１９】
図２４及び図２５を参照すると、制御回路５００はセルストリングのビットライン（ＢＬ）、ストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）はフローティングさせ、第１乃至第３サブブロック（ＳＢ１〜ＳＢ３）のワードライン（ＷＬ１〜ＷＬ１２）には第１ワードライン消去電圧（Ｖｗｅ１）を印加する。制御回路５００は電圧生成器７００を制御して時点（ｔ３１）から基板１１１に消去電圧（ＶＲＥＳ）を印加し始めて、時点（ｔ３２）に基板１１１電圧のレベルが第１レベル（ＶＥＲＳ１）に到達すれば、時点（ｔ３３）まで第１レベル（ＶＥＲＳ１）に維持し、バッドサブブロック（ＳＢ１）を優先的に消去する。制御回路５００は、時点（ｔ３３）から時点（ｔ３４）まで消去電圧（ＶＲＥＳ）の印加を遮断し、時点（ｔ３４）から基板１１１に消去電圧（ＶＲＥＳ）を再び印加し始め、時点（ｔ３５）で基板１１１電圧のレベルが第２レベル（ＶＥＲＳ２）に到達すると、時点（ｔ３６）まで第２レベル（ＶＥＲＳ２）に維持し、ノーマルサブブロック（ＳＢ２、ＳＢ３）を消去する。時点（ｔ３１）から時点（ｔ３３）までが第１区間（ＩＮｔ２１）に該当し、時点（ｔ３４）から時点（ｔ３６）までは第２区間（ＩＮｔ２２）に該当し得る。バッドサブブロック（ＳＢ１）を優先的に消去することによって、バッドサブブロック（ＳＢ１）に対する消去電圧（ＶＥＲＳ）のストレスを減少させることができる。
【０１２０】
図２６Ａは、バッドサブブロックがプログラムされていない場合、第１メモリブロックに対する読出動作時の読出バイアス条件を示す。
【０１２１】
図２６Ｂは、バッドサブブロックがプログラムされた場合、第１メモリブロックに対する読出動作時の読出バイアス条件を示す。
【０１２２】
図２６Ａ及び図２６Ｂでは、ノーマルサブブロックである第２サブブロック（ＳＢ２）のワードライン（ＷＬ６）に連結されるメモリセルに対する読出動作を仮定する。
【０１２３】
図２６Ａを参照すると、制御回路５００はセルストリングのストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）、ワードライン（ＷＬ５、ＷＬ７〜ＷＬ１２）には第１読出パス電圧（ＶＲＰＡＳＳ１１）を印加し、ワードライン（ＷＬ６）には読出電圧（ＶＲＤ）を印加し、バッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）には第２読出パス電圧（ＶＲＰＡＳＳ１２）を印加することができる。ここで、第１読出パス電圧（ＶＲＰＡＳＳ１１）のレベルは第２読出パス電圧（ＶＲＰＡＳＳ１２）のレベルより大きいことがある。バッドサブブロック（ＳＢ１）のメモリセルは消去状態であるので、第２読出パス電圧（ＶＲＰＡＳＳ１２）に印加により全てターン−オンできる。
【０１２４】
図２６Ｂを参照すると、制御回路５００はセルストリングのストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）、ワードライン（ＷＬ５、ＷＬ７〜ＷＬ１２）には第１読出パス電圧（ＶＲＰＡＳＳ２１）を印加し、ワードライン（ＷＬ６）には読出電圧（ＶＲＤ）を印加し、バッドサブブロック（ＳＢ１）のワードライン（ＷＬ１〜ＷＬ４）には第２読出パス電圧（ＶＲＰＡＳＳ２２）を印加することができる。ここで、第１読出パス電圧（ＶＲＰＡＳＳ２１）のレベルは第２読出パス電圧（ＶＲＰＡＳＳ２２）のレベルより大きいか等しいことがある。また、第２読出パス電圧（ＶＲＰＡＳＳ２２）のレベルは第２読出パス電圧（ＶＲＰＡＳＳ１２）より大きいことがある。バッドサブブロック（ＳＢ１）のメモリセルがプログラムされているので、第２読出パス電圧（ＶＲＰＡＳＳ１２）はプログラムされたバッドサブブロック（ＳＢ１）のメモリセルを全てターン−オンさせることができるレベルを有しなければならない。
【０１２５】
本発明の実施形態によれば、サブブロックのエラー発生頻度またはサブブロックの位置に従う耐久性特性に基づいて１つのメモリブロックのサブブロックを少なくとも１つのノーマルサブブロックと少なくとも１つのバッドサブブロックに区分し、ノーマルサブブロックとバッドサブブロックに互いに異なるプログラム／消去サイクルを適用し、第１メモリブロックに対するメモリ動作時にバッドサブブロックのプログラム可否に従って異なるバイアス条件を第１メモリブロックに適用することにより、不揮発性メモリ装置の性能を高めることができ、寿命が短縮されることを防止することができる。
【０１２６】
図２７は、本発明の実施形態に係るモバイル装置を示すブロック図である。
【０１２７】
図２７を参照すると、モバイル装置１０００は、アプリケーションプロセッサ１１００、通信モジュール１２００、ディスプレイ／タッチモジュール１３００、貯蔵装置１４００、及びモバイルラム１５００を含む。
【０１２８】
アプリケーションプロセッサ１１００は、モバイル装置１０００の全般的な動作を制御する。通信モジュール１２００は外部との有線／無線通信を制御するように具現できる。ディスプレイ／タッチモジュール１３００は、アプリケーションプロセッサ１１００で処理されたデータをディスプレイするか、またはタッチパネルからデータの入力を受けるように具現できる。貯蔵装置１４００は、ユーザのデータを貯蔵するように具現できる。
【０１２９】
貯蔵装置１４００は、ｅＭＭＣ、ＳＳＤ、ＵＦＳ装置でありうる。貯蔵装置１４００は、図２の貯蔵装置３０で具現できる。したがって、貯蔵装置１４００はメモリコントローラと少なくとも１つの不揮発性メモリ装置を含むことができ、少なくとも１つの不揮発性メモリ装置は、図４の不揮発性メモリ装置５０で具現できる。モバイルラム１５００は、モバイル装置１０００の処理動作時、必要なデータを臨時に貯蔵するように具現できる。
【０１３０】
本発明の実施形態に従う不揮発性メモリ装置または貯蔵装置は、多様な形態のパッケージを用いて実装できる。
【産業上の利用可能性】
【０１３１】
本発明は、不揮発性メモリ装置を備える任意の電子装置に有用に利用できる。例えば、本発明は不揮発性メモリ装置を備える携帯電話（Mobile  Phone）、スマートフォン（Smart  Phone）、個人情報端末機（Personal  Digital  Assistant；ＰＤＡ）、携帯型マルチメディアプレーヤー（Portable  Multimedia  Player；ＰＭＰ）、デジタルカメラ（Digital  Camera）、音楽再生機（Music  Player）、携帯用ゲームコンソール（Portable  Game  Console）、ナビゲーション（Navigation）システムなどに適用できる。
【０１３２】
前述したように、本発明の好ましい実施形態を参照して説明したが、該当技術分野で通常の知識を有する者であれば、以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【図１】
2019114320.tif 000003
【図２】
2019114320.tif 000004
【図３】
2019114320.tif 000005
【図４】
2019114320.tif 000006
【図５】
2019114320.tif 000007
【図６】
2019114320.tif 000008
【図７】
2019114320.tif 000009
【図８】
2019114320.tif 000010
【図９Ａ】
2019114320.tif 000011
【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2019114320.tif 000021
【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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