(57)【要約】【課題】出力信号に非所望の電位上昇が起こりにくい転送回路を提供する。【解決手段】入力回路１１０、リセット回路１２０、出力回路１３０、出力安定化回路１４０から構成され、クロック信号に同期して、入力端ＩＮにて入力信号を取得して保持し、保持された入力信号を出力信号として出力端ＯＵＴから出力する転送回路１０１において、入力端ＩＮＶｉｎが転送回路１０１の入力端ＩＮおよび出力端ＯＵＴのうちの少なくとも一方に接続され、前記入力信号および前記出力信号の少なくとも一方の極性を反転した反転信号を出力端ＩＮＶｏｕｔから出力する反転回路１５０、１６０を含み、前記リセット回路は、制御信号端が前記反転回路の前記出力端に接続され、前記入力信号を保持する第１の容量Ｃ１の一端と第１の電源Ｖｓｓ１との間の信号経路の導通と非導通とを切り替える第１のトランジスタＴ４を含む。【選択図】図８
2019124806.tif 000002
【特許請求の範囲】
【請求項１】
入力回路、リセット回路、出力回路、出力安定化回路から構成され、クロック信号に同期して、入力端にて入力信号を取得して保持し、保持された入力信号を出力信号として出力端から出力する転送回路において、
入力端が前記転送回路の前記入力端および前記出力端のうちの少なくとも一方に接続され、前記入力信号および前記出力信号の少なくとも一方の極性を反転した反転信号を出力端から出力する反転回路を含み、
前記リセット回路は、制御信号端が前記反転回路の前記出力端に接続され、前記入力信号を保持する第１の容量の一端と第１の電源との間の信号経路の導通および非導通を切り替える第１のトランジスタを含む、
転送回路。
【請求項２】
前記リセット回路は前記反転回路を含み、前記反転回路の前記入力端は前記転送回路の前記入力端接続されている、
請求項１に記載の転送回路。
【請求項３】
前記出力安定化回路は前記反転回路を含み、前記反転回路の前記入力端は前記転送回路の前記出力端に接続され、
前記出力安定化回路は、制御信号端が前記反転回路の前記出力端に接続され、第１の主信号端が前記出力安定化回路の電源である第２の電源に接続され、第２の主信号端が前記転送回路の前記出力端に接続されている第２のトランジスタをさらに含む、
請求項１に記載の転送回路。
【請求項４】
前記反転回路は、
前記リセット回路に含まれ、入力端が前記転送回路の前記入力端に接続され、前記転送回路の前記入力信号の極性を反転した反転信号を出力端から出力する第１の反転回路と、
前記出力安定化回路に含まれ、入力端が前記転送回路の前記出力端に接続され、前記転送回路の前記出力信号の極性を反転した反転信号を出力端から出力する第２の反転回路と、を含み、
前記第１のトランジスタの制御信号端は、前記第１の反転回路の前記出力端に接続され、
前記出力安定化回路は、制御信号端が前記第２の反転回路の前記出力端に接続され、第１の主信号端が前記出力安定化回路の電源である第２の電源に接続され、第２の主信号端が前記転送回路の前記出力端に接続されている第２のトランジスタをさらに含む、
請求項１に記載の転送回路。
【請求項５】
前記反転回路は、
一端が前記反転回路の入力端に接続された第２の容量と、
第１の主信号端が第３の電源に接続され、第２の主信号端が前記第２の容量の他端に接続された第３のトランジスタと、
第１の主信号端が前記反転回路の出力端に接続され、第２の主信号端が第４の電源に接続された第４のトランジスタと、
第１の主信号端が前記反転回路の前記出力端に接続され、第２の主信号端が第５の電源に接続された第５のトランジスタと、から形成される、
請求項１から４のいずれか１項に記載の転送回路。
【請求項６】
前記反転回路には、前記転送回路と同一のパルスが入力されている、
請求項５に記載の転送回路。
【請求項７】
前記出力回路は、第１の主信号端がパルス電源に接続され、第２の主信号端が前記転送回路の出力端に接続され、制御信号端が前記第１の容量の前記一端に接続された第６のトランジスタと、前記第１の容量とから構成されており、
前記入力回路は、第１の主信号端が前記転送回路の入力端に接続され、第２の主信号端が前記第６のトランジスタの制御信号端に接続されている第７のトランジスタを含み、
前記リセット回路は、前記第１の容量の前記一端と前記第１の電源との間の信号経路に前記第１のトランジスタと直列に接続された第８のトランジスタをさらに含む、
請求項４に記載の転送回路。
【請求項８】
前記第７のトランジスタの制御信号端と前記第８のトランジスタの制御信号端とに同一の制御信号が入力されている、
請求項７に記載の転送回路。
【請求項９】
前記出力回路は、第１の主信号端がパルス電源に接続され、第２の主信号端が前記転送回路の出力端に接続され、制御信号端が前記第１の容量の前記一端に接続された第６のトランジスタと、前記第１の容量とから構成されており、
前記入力回路は、第１の主信号端が前記転送回路の入力端に接続され、第２の主信号端が前記第６のトランジスタの制御信号端に接続されている第７のトランジスタを含み、
前記リセット回路は、前記第１の容量の前記一端と前記第１の電源との間の信号経路に前記第１のトランジスタと直列に接続された第８のトランジスタをさらに含む、
請求項３に記載の転送回路。
【請求項１０】
前記第７のトランジスタの制御信号端に入力される制御信号と前記第８のトランジスタのゲートに入力される制御信号とは同時にＨｉｇｈレベルになることがない、
請求項９に記載の転送回路。
【請求項１１】
前記転送回路を構成する各トランジスタは、酸化物半導体トランジスタである、
請求項１、７、および９のいずれか１項に記載の転送回路。
【請求項１２】
請求項１から１１のいずれか１項に記載の転送回路を各段に有するシフトレジスタ。
【請求項１３】
請求項１２に記載のシフトレジスタと、
前記シフトレジスタの各段の出力信号を処理するバッファ回路と、
を備えるゲートドライバ。
【請求項１４】
請求項１３に記載のゲートドライバを搭載した表示パネル。
【請求項１５】
請求項１３に記載のゲートドライバを搭載したフレキシブル基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、転送回路、シフトレジスタ、ゲートドライバ、表示パネル、およびフレキシブル基板に関する。
【背景技術】
【０００２】
従来、複数の画素回路をマトリクス状に配置してなる表示装置が広く実用化されている。そのような表示装置では、複数の画素回路を、行ごとに異なるタイミングの制御信号を用いて、行順次に駆動することによって、映像を表示している。行ごとの制御信号は、例えば、シフトレジスタを用いて生成される。特許文献１には、そのようなシフトレジスタの各段の転送回路として利用することができるレジスタ回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−４５４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されるレジスタ回路では、本来なら低電位側にあるべき出力信号の電位が、わずかながら上昇する場合がある。また、本発明者らが比較例として検討した、単純な２相駆動による転送回路によっても、出力信号に非所望の電位上昇が生じる（詳しくは後述する）。そのため、そのようなレジスタ回路や転送回路を複数接続してなるシフトレジスタでは、制御信号の転送を繰り返すうちに電位の上昇が積み重なり、誤動作が発生する懸念がある。
【０００５】
そこで、本発明は、出力信号に非所望の電位上昇が起こりにくい転送回路、およびそのような転送回路を用いたシフトレジスタ、ゲートドライバ、表示パネル、およびフレキシブル基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の１つの態様に係る転送回路は、入力回路、リセット回路、出力回路、出力安定化回路から構成され、クロック信号に同期して、入力端にて入力信号を取得して保持し、保持された入力信号を出力信号として出力端から出力する転送回路において、入力端が前記転送回路の前記入力端および前記出力端のうちの少なくとも一方に接続され、前記入力信号および前記出力信号の少なくとも一方の極性を反転した反転信号を出力端から出力する反転回路を含み、前記リセット回路は、制御信号端が前記反転回路の前記出力端に接続され、前記入力信号を保持する第１の容量の一端と第１の電源との間の信号経路の導通と非導通とを切り替える第１のトランジスタを含む。
【発明の効果】
【０００７】
このような構成によれば、閾値電圧が負の、いわゆるデプレッション型のトランジスタを用いて出力信号を出力する場合であっても、電圧設定によってトランジスタＴ１をオフ状態とできる。さらには、回路動作によって出力端ＯＵＴの電位が大きく増加することを抑制できる。
【０００８】
そのため、複数の転送回路を連ねてなるシフトレジスタにおいて、誤転送の発生を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】一般的な表示装置の要部の構成の一例を示す機能ブロック図
【図２】従来例に係る画素回路の構成の一例を示す回路図
【図３】表示装置の動作の一例を示すタイミングチャート
【図４】ゲートドライバの概略構成の一例を示す機能ブロック図
【図５】比較例に係る転送回路の構成の一例を示す回路図
【図６】比較例に係る転送回路の動作の一例を示すタイミングチャート
【図７Ａ】比較例に係る転送回路の動作状態の一例を示す回路図
【図７Ｂ】比較例に係る転送回路の動作状態の一例を示す回路図
【図７Ｃ】比較例に係る転送回路の動作状態の一例を示す回路図
【図７Ｄ】比較例に係る転送回路の動作状態の一例を示す回路図
【図８】実施の形態に係る転送回路の構成の一例を示す回路図
【図９】実施の形態に係る転送回路の具体構成の一例を示す回路図
【図１０】実施の形態に係る反転回路の一例を示す回路図
【図１１】実施の形態に係る反転回路の動作の一例を示すタイミングチャート
【図１２Ａ】実施の形態に係る反転回路の動作状態の一例を示す回路図
【図１２Ｂ】実施の形態に係る反転回路の動作状態の一例を示す回路図
【図１２Ｃ】実施の形態に係る反転回路の動作状態の一例を示す回路図
【図１２Ｄ】実施の形態に係る反転回路の動作状態の一例を示す回路図
【図１３】実施の形態に係る転送回路の動作の一例を示すタイミングチャート
【図１４Ａ】実施の形態に係る転送回路の動作状態の一例を示す回路図
【図１４Ｂ】実施の形態に係る転送回路の動作状態の一例を示す回路図
【図１４Ｃ】実施の形態に係る転送回路の動作状態の一例を示す回路図
【図１４Ｄ】実施の形態に係る転送回路の動作状態の一例を示す回路図
【図１５Ａ】実施の形態に係るゲートドライバの構成の一例を示す機能ブロック図
【図１５Ｂ】実施の形態に係るゲートドライバの駆動信号の一例を示す波形図
【図１６】実施の形態の変形例１に係る転送回路の構成の一例を示す回路図
【図１７】実施の形態の変形例２に係る転送回路の構成の一例を示す回路図
【図１８】実施の形態の変形例３に係る転送回路の構成の一例を示す回路図
【図１９】実施の形態の変形例４に係る転送回路の構成の一例を示す回路図
【図２０Ａ】実施の形態の変形例４に係る転送回路の動作状態の一例を示す回路図
【図２０Ｂ】実施の形態の変形例４に係る転送回路の動作状態の一例を示す回路図
【発明を実施するための形態】
【００１０】
（本発明の基礎となった知見）
本発明の実施の形態について説明する前に、従来例に係るレジスタ回路の動作、および、本発明者によって見出された誤動作の可能性について説明する。
【００１１】
図１は、一般的な表示装置の要部の構成の一例を示す機能ブロック図である。図１に示されるように、表示装置１の要部は、複数の画素回路１０、ライトスキャナ２１、行電源スキャナ２２、水平セレクタ２３、走査信号線３１、３２、およびデータ信号線３３で構成されている。
【００１２】
複数の画素回路１０は、マトリクス状に配置されている。当該マトリクスの各行には同じ行に配置される複数の画素回路１０に共通に接続される走査信号線３１、３２が設けられ、当該マトリクスの各列には同じ列に配置される複数の画素回路１０に共通に接続されるデータ信号線３３が設けられる。
【００１３】
ライトスキャナ２１および行電源スキャナ２２は、走査信号線３１、３２を介して、画素回路１０に、行ごとのタイミングで画素回路１０の動作を制御するための書込み信号および行電源をそれぞれ供給する。
【００１４】
水平セレクタ２３は、データ信号線３３を介して、画素回路１０に、輝度に対応するデータ信号を供給する。
【００１５】
図２は、従来例に係る画素回路の構成の一例を示す回路図であり、アクティブマトリクス型有機ＥＬ表示装置における画素回路の例を示している。
【００１６】
有機ＥＬ素子は電流発光素子のため、有機ＥＬ素子に流れる電流量をコントロールすることで発色の階調を得ている。図２の画素回路では、スイッチングトランジスタＴｓを介して保持容量Ｃｓに保持したデータ電圧に応じた量の電流を、駆動トランジスタＴｄからＥＬ素子へ供給している。
【００１７】
図３は、表示装置１の動作の一例を示すタイミングチャートであり、隣接する２行に位置する画素回路１０に供給される書込み信号、行電源、およびデータ信号の時間波形の一例を示している。図３において符号の末尾に付与されているかっこ書きの数字は、対応する行番号を意味している。
【００１８】
画素回路１０は、図３に示される波形の書込み信号および行電源を供給されることにより、先行するフレームの発光終了後、４水平同期（Ｈ）期間をかけて、閾値補正準備、閾値補正、書込みおよび移動度補正を行い、後続のフレームの発光を開始する。なお、画素回路１０の構成および動作の詳細は、本発明の要部ではないため、周知の技術を適宜用いるものとして説明を省略する。
【００１９】
ライトスキャナ２１および行電源スキャナ２２が、行ごとにずれたタイミングで書込み信号および行電源を供給することで、画素回路１０での発光、閾値補正準備、閾値補正、書込みおよび移動度補正動作は、行ごとに異なるタイミング（例えば、１水平同期時間ずつずれたタイミング）で実行される。
【００２０】
ライトスキャナ２１および行電源スキャナ２２は、ドライバＩＣに設けられてもよく、コストの削減のために表示パネルに内蔵されてもよい。ライトスキャナ２１や行電源スキャナ２２のように、同じ波形の複数の信号を、ずれたタイミングで出力するゲートドライバは、例えば、シフトレジスタを用いて構成することができる。
【００２１】
図４は、ゲートドライバ５０の概略構成の一例を示す機能ブロック図であり、ライトスキャナ２１および行電源スキャナ２２のいずれにも適用され得る汎用的な回路構成の一部を示している。ゲートドライバ５０は、複数の転送回路１００を連ねて構成されるシフトレジスタ７００と、転送回路１００の出力に応じて出力信号線９００を駆動する複数のバッファ回路８００とで構成される。転送回路１００、バッファ回路８００、および出力信号線９００は、表示装置１の行に対応して設けられる。シフトレジスタ７００は、一例として、アクティブな期間が重複しない２相のクロック信号（制御信号およびパルス電源を含む）ＣＫ１、ＣＫ２に従って動作する２相駆動のシフトレジスタである。
【００２２】
周辺駆動回路や画素回路において、一般には低コスト化のためにＬＴＰＳ(低温ポリシリコン)−ＴＦＴよりもプロセスが簡略化されているａＳｉ(アモルファスシリコン)―ＴＦＴや酸化物ＴＦＴを用いることが多い。しかしながらａＳｉ―ＴＦＴや酸化物ＴＦＴはＬＴＰＳ―ＴＦＴと異なり、回路を構成するトランジスタの極性がＮｃｈトランジスタのみしか存在しないために駆動回路が複雑になってしまう。
【００２３】
近年、作成の容易さに加え低リーク、高移動度といった特性から酸化物ＴＦＴが着目されている。しかし酸化物ＴＦＴは前述のようにＮｃｈトランジスタのみしか存在しないことに加え、一般に閾値電圧が負(デプレッション型)であるため、周辺駆動回路においてＴＦＴの閾値電圧が負であっても誤動作を起こさないようにする必要がある。
【００２４】
図５は、発明者らが検討した比較例に係る転送回路１００の構成の一例を示す回路図であり、単純化された２相駆動のレジスタ回路を示している。以下の説明では、簡潔のため、信号と、信号を入出力するための端子とを、同一の符号で参照する。
【００２５】
転送回路１００は、制御信号ＷＲおよびパルス電源ＥＮに同期して、入力信号ＩＮを取得し、容量Ｃ１に保持し、出力信号ＯＵＴとして出力する。図４に示されるように、奇数行の転送回路１００は、クロック信号ＣＫ１、ＣＫ２を、それぞれ制御信号ＷＲおよびパルス電源ＥＮとして動作し、偶数行の転送回路１００は、クロック信号ＣＫ２、ＣＫ１を、それぞれ制御信号ＷＲおよびパルス電源ＥＮとして動作する。クロック信号ＣＫ１、ＣＫ２は、アクティブな（Ｈｉｇｈレベルとなる）期間が重複しない、２相のクロック信号である。
【００２６】
図６は、転送回路１００の動作の一例を示すタイミングチャートである。
【００２７】
図７Ａ〜図７Ｄは、図６のタイミングチャートの要所における転送回路１００の動作状態の一例を示す回路図である。図７Ａ〜図７Ｄでは、オン状態にあるトランジスタを実線で示し、オフ状態にあるトランジスタを点線で示している。また、電位の伝達を破線の矢印で示している。
【００２８】
期間Ｐ１において、入力信号ＩＮがＶｓｓ(Ｌｏｗレベル)であり、かつ制御信号ＷＲがＶｄｄ(Ｈｉｇｈレベル)であり、出力端ＯＵＴはトランジスタＴ２により電源電位Ｖｓｓ(Ｌｏｗレベル)に接地される。またトランジスタＴ１のゲートはトランジスタＴ３により電源電位Ｖｓｓとなる。このとき、トランジスタＴ１のゲート−ソース間電圧ＶｇｓがトランジスタＴ１の閾値電圧Ｖｔ１以下であればトランジスタＴ１はオフ状態となる。期間Ｐ１の動作を、書込みと呼ぶ（図７Ａ）。
【００２９】
期間Ｐ２において、制御信号ＷＲが電源電位Ｖｓｓ(Ｌｏｗレベル)になった後、パルス電源ＥＮの電位をＶｓｓからＶｄｄに変化させる。このとき、前述のようにトランジスタＴ１のゲートソース間電圧ＶｇｓがトランジスタＴ１の閾値電圧Ｖｔ１以下であればトランジスタＴ１はオフ状態となり、出力端の電位はＶｓｓのままとなる。容量Ｃ１によって、入力信号ＩＮの電位が保持される。期間Ｐ２の動作を、出力と呼ぶ（図７Ｂ）。
【００３０】
期間Ｐ１、Ｐ２での書込み、出力の動作は、Ｌｏｗレベルの入力信号の転送動作に対応する。
【００３１】
期間Ｐ３において、再び書込み動作が行われる。パルス電源ＥＮの電位がＶｄｄからＶｓｓに変化した後、入力信号ＩＮおよび制御信号ＷＲがそれぞれＬｏｗレベルからＨｉｇｈレベルへ変化する。このとき、トランジスタＴ２、Ｔ３はオン状態となり、トランジスタＴ１のゲート電位はＶｘとなり、出力端ＯＵＴの電位はＶｓｓとなる。トランジスタＴ１のゲート−ソース間電圧Ｖｇｓ(＝Ｖｘ−Ｖｓｓ)は、トランジスタＴ１の閾値電圧Ｖｔ１よりも大きくなるように設定されている（図７Ｃ）。
【００３２】
期間Ｐ４において、入力信号ＩＮおよび制御信号ＷＲをＬｏｗレベルとし、パルス電源ＥＮの電位をＶｓｓからＶｄｄへ変化させる（図７Ｄ）。前述のように、トランジスタＴ１のゲート−ソース間電圧ＶｇｓはトランジスタＴ１の閾値電圧よりも大きくなるように設定されているため、図７Ｄに示すように電流が流れ、トランジスタＴ１のソース電位およびゲート電位は上昇し、一定時間経過後、出力端ＯＵＴの電位は電源電圧Ｖｄｄ(Ｈｉｇｈレベル)となり、次転送回路へパルス電源ＥＮの電位Ｖｄｄが転送されることとなる。その後、パルス電源ＥＮが電位Ｖｓｓとなり、トランジスタＴ１のゲート電位及び出力端ＯＵＴの電位は低下する。
【００３３】
期間Ｐ３、Ｐ４での書込み、出力の動作は、Ｈｉｇｈレベルの入力信号の転送動作に対応する。
【００３４】
後続する期間Ｐ５、Ｐ６での書込み、出力の動作では、再びＬｏｗレベルの入力信号が転送される。
【００３５】
しかしながら、トランジスタＴ１の閾値電圧Ｖｔ１が負（デプレッション型）の場合、Ｌｏｗレベルの入力信号の書込みを行う図６の期間Ｐ１、Ｐ５において、トランジスタＴ１のゲート−ソース間電圧はトランジスタＴ１の閾値電圧Ｖｔ１よりも大きくなってしまう。
【００３６】
そのため、パルス電源ＥＮがＬｏｗレベルからＨｉｇｈレベルに変化したとき（図６の期間Ｐ２）、出力端ＯＵＴの電位がＶｓｓよりも大きくなってしまうことで、次段の転送回路へ信号が転送されてしまう誤転送が生じ得る。
【００３７】
そこで、本発明者らは、鋭意検討の結果、このような誤転送が起こりにくい転送回路を考案した。
【００３８】
（実施の形態）
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３９】
図８は、実施の形態１に係る転送回路の構成の一例を示す回路図である。図８に示される転送回路１０１は、転送回路１００と同様、２相駆動のレジスタ回路であり、入力回路１１０、リセット回路１２０、出力回路１３０、および出力安定化回路１４０から構成されている。
【００４０】
リセット回路１２０は反転回路１５０を含む。反転回路１５０の入力端ＩＮＶｉｎ１は転送回路１０１の入力端ＩＮに接続され、出力端ＩＮＶｏｕｔ１はトランジスタＴ４のゲートに接続されている。
【００４１】
出力安定化回路１４０は反転回路１６０を含む。反転回路１６０の入力端ＩＮＶｉｎ２は転送回路１０１の出力端ＯＵＴに接続され、出力端ＩＮＶｏｕｔ２はトランジスタＴ２のゲートに接続されている。
【００４２】
ここで、反転回路１５０、反転回路１６０が、第１の反転回路および第２の反転回路のそれぞれ一例である。また、トランジスタＴ４が第１のトランジスタの一例であり、トランジスタＴ２が第２のトランジスタの一例であり、容量Ｃ１が第１の容量の一例である。
【００４３】
図９は、転送回路１０２の具体例を示す回路図である。転送回路１０２では、リセット回路１２１、出力安定化回路１４１において、それぞれ反転回路１５１、１６１が具体化されている。
【００４４】
転送回路１０２は、制御信号ＷＲ、制御信号ＣＬＲおよびパルス電源ＥＮに同期して動作する。制御信号ＷＲは、２相のクロック信号のうちの第１相のクロック信号に対応し、制御信号ＣＬＲおよびパルス電源ＥＮは第２相のクロック信号に対応する。
【００４５】
以下では、反転回路の構成と動作について説明したのち、転送回路１０２の全体的な動作について詳細に説明する。
【００４６】
図９に示されるように、反転回路１５１と反転回路１６１とは同一の回路構成を有し、それぞれ３つのトランジスタおよび１つの容量から構成されている。
【００４７】
図１０は、反転回路１６１を抜粋して示す回路図である。反転回路１５１、１６１の回路構成について、図１０の反転回路１６１の例を用いて説明する。
【００４８】
反転回路１６１は、トランジスタＴ２１、Ｔ２２、Ｔ２３および容量Ｃ２１から構成されている。なお、容量Ｃ２２は反転回路１６１の出力端ＩＮＶｏｕｔ２の寄生容量を明示的に表したものであり、後述する回路動作の説明で参照する。
【００４９】
反転回路１６１の入力端ＩＮＶｉｎ２は、転送回路１０２の出力端ＯＵＴに接続されている。容量Ｃ２１の一端が入力端ＩＮＶｉｎ２に接続されており、容量Ｃ２１の他端と固定電源Ｖｓｓ５との間にトランジスタＴ２３が接続されている。固定電源Ｖｄｄ２とＶｓｓ４との間に直列にトランジスタＴ２１およびＴ２２が接続されている。
【００５０】
トランジスタＴ２２のゲートは、容量Ｃ２１とトランジスタＴ２３との接続点に接続されている。トランジスタＴ２１とトランジスタＴ２２との接続点が、反転回路１６１の出力端ＩＮＶｏｕｔ２としてトランジスタＴ２のゲートに接続されている。
【００５１】
ここで、トランジスタＴ２３、Ｔ２２、Ｔ２１が、それぞれ第３のトランジスタ、第４のトランジスタ、および第５のトランジスタの一例であり、容量Ｃ２１が第２の容量の一例である。
【００５２】
反転回路１６１は次のように動作する。
【００５３】
図１１は、反転回路１６１の動作の一例を示すタイミングチャートである。
【００５４】
図１２Ａ〜図１２Ｄは、図１１のタイミングチャートの要所（具体的には、期間Ｐ３、Ｐ４）における反転回路１６１の動作状態の一例を示す回路図である。図１２Ａ〜図１２Ｄでは、オン状態にあるトランジスタを実線で示し、オフ状態にあるトランジスタを点線で示している。また、電位の伝達を破線の矢印で示している。
【００５５】
期間Ｐ３において、制御信号ＷＲはＨｉｇｈレベルであり、転送回路１０２の出力端ＯＵＴの電位、つまり反転回路１６１の入力端ＩＮＶｉｎ２の電位はＬｏｗレベルである。
【００５６】
このとき、トランジスタＴ２３によってトランジスタＴ２２のゲートはＶｓｓ５に充電される。ここで、トランジスタＴ２２のゲート−ソース間電圧が閾値電圧よりも小さくなるように電源Ｖｓｓ４、Ｖｓｓ５を設定することで、トランジスタＴ２２はオフ状態になる（図１２Ａ）。
【００５７】
トランジスタＴ２１がオン状態となることで、反転回路１６１の出力端ＩＮＶｏｕｔ２に電源電位Ｖｄｄ２が伝達する。電源電位Ｖｄｄ２が制御信号ＷＲのＨｉｇｈレベルの電位とトランジスタＴ２１の閾値電圧Ｖｔ２１の和以下であれば、反転回路１６１の出力端ＩＮＶｏｕｔ２の電位はＶｄｄ２となる。また、電源電位Ｖｄｄ２が制御信号ＷＲのＨｉｇｈレベルの電位とトランジスタＴ２１の閾値電圧Ｖｔ２１の和以上であれば、反転回路の出力端ＩＮＶｏｕｔ２の電位はＶｄｄ−Ｖｔ２１となる。いずれの場合も反転回路の出力端ＩＮＶｏｕｔ２の電位はＨｉｇｈレベルとなる。ここでは、電源電位Ｖｄｄ２は制御信号ＷＲのＨｉｇｈレベルの電位とトランジスタＴ２１の閾値電圧Ｖｔ２１との和以下としている。
【００５８】
期間Ｐ３の途中で、制御信号ＷＲがＬｏｗレベルとなる。このとき、トランジスタＴ２１、Ｔ２３はオフ状態となるが、反転回路１６１の各ノードの電位は、容量Ｃ２１、Ｃ２２によって保持されている（図１２Ｂ）。
【００５９】
期間Ｐ４において、転送回路１０２の出力端ＯＵＴの電位がＬｏｗレベルからＨｉｇｈレベルへ変化し、この電位変化が、容量Ｃ２１を介してトランジスタＴ２２のゲートに入力される。トランジスタＴ２２のゲート−ソース間電圧Ｖｇｓが、トランジスタＴ２２の閾値電圧Ｖｔ２２よりも大きくなったとき、トランジスタＴ２２はオン状態となる（図１２Ｃ）。反転回路１６１の出力端ＩＮＶｏｕｔ２の電位は電源電位Ｖｓｓ４となる。
【００６０】
期間Ｐ４の途中で、転送回路１０２の出力端ＯＵＴの電位がＨｉｇｈレベルからＬｏｗレベルへ変化し、この電位変化が、容量Ｃ２１を介してトランジスタＴ２２のゲートに入力される。トランジスタＴ２２は再びオフ状態となる(図１２Ｄ)。
【００６１】
期間Ｐ５において、制御信号ＷＲがＨｉｇｈレベルに変化し、トランジスタＴ２１、Ｔ２３がオン状態となる。トランジスタＴ２１によって、反転回路１６１の出力端ＩＮＶｏｕｔ２は、電源電圧Ｖｄｄ２に充電される。トランジスタＴ２３によって、トランジスタＴ２２のゲートは、電源電圧Ｖｓｓ５に充電される（図１２Ａ）。
【００６２】
このように、反転回路１６１によって、転送回路１０２の出力端ＯＵＴの電位がＬｏｗレベルからＨｉｇｈレベルに変化した後、制御信号ＷＲがＬｏｗレベルからＨｉｇｈレベルへ変化するまで、反転回路１６１の出力端ＯＵＴをＬｏｗレベルとすることが可能となっている。
【００６３】
次に、転送回路１０２の動作について説明する。
【００６４】
図１３は、転送回路１０２の動作の一例を示すタイミングチャートである。前述したように、制御信号ＷＲは、２相のクロック信号のうちの第１相のクロック信号に対応し、制御信号ＣＬＲおよびパルス電源ＥＮは第２相のクロック信号に対応する。
【００６５】
図１３に例示するように、制御信号ＣＬＲとパルス電源ＥＮとは、厳密に同一のタイミングである必要はなく、制御信号ＣＬＲおよびパルス電源ＥＮと制御信号ＷＲとで、アクティブな（Ｈｉｇｈレベルとなる）期間が重複しなければよい。
【００６６】
図１４Ａ〜図１４Ｄは、図１３のタイミングチャートの要所における転送回路１０２の動作状態の一例を示す回路図である。図１４Ａ〜図１４Ｄでは、オン状態にあるトランジスタを実線で示し、オフ状態にあるトランジスタを点線で示している。また、電位の伝達を破線の矢印で示している。
【００６７】
期間Ｐ１において、制御信号ＷＲがＨｉｇｈレベルであり制御信号ＣＬＲ、パルス電源ＥＮ、および入力信号ＩＮはそれぞれＬｏｗレベルとなっている。このとき、反転回路１６１の出力はＨｉｇｈレベルとなるため、トランジスタＴ２がオン状態となり転送回路１０２の出力端ＯＵＴはＶｓｓ(Ｌｏｗレベル)となる（図１４Ａ）。
【００６８】
トランジスタＴ３、Ｔ４、Ｔ５がオン状態となるため、図１４Ａに示すように貫通電流が流れ、トランジスタＴ１のゲートは電位Ｖｘになる。トランジスタＴ１のゲート−ソース間電圧ＶｇｓがトランジスタＴ１の閾値電圧Ｖｔ１以下であれば、トランジスタＴ１はオフ状態となる。
【００６９】
期間Ｐ２において、制御信号ＷＲはＬｏｗレベルであり、制御信号ＣＬＲ、パルス電源ＥＮをＬｏｗレベルからＨｉｇｈレベルへ変化させる（図１４Ｂ）。
【００７０】
このとき、前述のようにトランジスタＴ１がオフ状態であれば転送回路１０２の出力端ＯＵＴはＬｏｗレベルのままである。仮に、トランジスタＴ１のゲート−ソース間電圧がトランジスタＴ１の閾値電圧Ｖｔ１以上であったとしても、トランジスタＴ２２がオン状態にならなければ、反転回路１６１の出力はＨｉｇｈレベルのままであり、トランジスタＴ１、Ｔ２を介して貫通電流が流れるので（図示せず）、転送回路１０２の出力端ＯＵＴの電位はＶｓｓから大きく増加することがない。
【００７１】
期間Ｐ３において、制御信号ＣＬＲ、パルス電源ＥＮはＬｏｗレベルであり、制御信号ＷＲを再びＨｉｇｈレベルとし、入力信号ＩＮをＬｏｗレベルからＨｉｇｈレベルとする。このとき、反転回路１５１はＬｏｗレベルを出力するため、トランジスタＴ１のゲートはＨｉｇｈレベル（例えば、電位Ｖｄｄ）となる。なお、反転回路１６１はＨｉｇｈレベルを出力したままである（図１４Ｃ）。
【００７２】
期間Ｐ４において、制御信号ＷＲはＬｏｗレベルであり、パルス電源ＥＮをＬｏｗレベルからＨｉｇｈレベルへ変化させる。これにより、パルス電源ＥＮから電流が流れ、トランジスタＴ１のゲート電位およびソース電位（転送回路１０２の出力端ＯＵＴの電位）は増加する。これにより、反転回路１６１はＬｏｗレベルを出力し、トランジスタＴ２がオフ状態となり転送回路の出力端ＯＵＴはＨｉｇｈレベルとなる（図１４Ｄ）。その後、パルス電源ＥＮがＨｉｇｈレベルからＬｏｗレベルへ変化し、出力端ＯＵＴもＬｏｗレベルとなる。
【００７３】
期間Ｐ５、Ｐ６では、期間Ｐ１、Ｐ２と同じ動作が繰り返される。
【００７４】
以上説明したように、転送回路１０２では、転送回路１０２を構成するトランジスタの閾値電圧が負であっても前述のように電圧設定によってトランジスタＴ１をオフ状態とできるのに加え、さらに回路動作によって出力端ＯＵＴの電位は大きく増加しない。
【００７５】
そのため、複数の転送回路１０２を連ねてなるシフトレジスタにおいて、誤転送の発生を抑制することができる。
【００７６】
また、転送回路１０２は、２相のクロック信号で動作することから、少数の制御信号で駆動することができるため、システム規模およびコストを削減することができる。
【００７７】
図１５Ａは、転送回路１０２を用いて構成されるゲートドライバ５１の一例を示す機能ブロック図である。ゲートドライバ５１は、例えば、図１のライトスキャナ２１および行電源スキャナ２２のいずれにも適用できる汎用のスキャナ回路である。ゲートドライバ５１は、複数の転送回路１０２を連ねて構成されるシフトレジスタ７０１と、転送回路１０２の出力に応じて出力信号線９００を駆動する複数のバッファ回路８００とで構成される。転送回路１０２、バッファ回路８００、および出力信号線９００は、表示装置１の行に対応して設けられる。
【００７８】
図１５Ｂは、シフトレジスタ７０１を駆動するための信号の一例を示す波形図である。シフトレジスタ７０１は、相ごとのアクティブな（Ｈｉｇｈレベルの）期間が重複しない２相のクロック信号およびパルス電源によって駆動される２相駆動のシフトレジスタである。図１５Ｂにおいて、クロック信号ＣＫ１およびパルス電源ＥＮ１が、第１相のクロック信号およびパルス電源に対応し、クロック信号ＣＫ２およびパルス電源ＥＮ２が、第２相のクロック信号およびパルス電源に対応する。
【００７９】
奇数行の転送回路１０２は、クロック信号ＣＫ１、クロック信号ＣＫ２およびパルス電源ＥＮ２を、それぞれ、制御信号ＷＲ、制御信号ＣＬＲおよびパルス電源ＥＮとして動作する。偶数行の転送回路１０２は、クロック信号ＣＫ２、クロック信号ＣＫ１およびパルス電源ＥＮ１を、それぞれ、制御信号ＷＲ、制御信号ＣＬＲおよびパルス電源ＥＮとして動作する。
【００８０】
このように構成されるシフトレジスタ７０１およびゲートドライバ５１によれば、誤転送の発生が抑制されるので、動作の安定性および信頼性に優れたシフトレジスタおよびゲートドライバが得られる。
【００８１】
以下では、転送回路のいくつかの変形例について説明する。
【００８２】
図１６は、変形例１に係る転送回路１０３の一例を示す回路図である。図１６に示されるように、転送回路１０３は、図９の転送回路１０２と比べて、入力回路１１１が変更される。入力回路１１１は、３つのトランジスタＴ３１、Ｔ３２、Ｔ３３から構成されてもよい。
【００８３】
図１７は、変形例２に係る転送回路１０４の構成の一例を示す回路図である。図１７に示されるように、転送回路１０４において、リセット回路１２２、出力安定化回路１４２は、反転回路１５２、１６２をそれぞれ有する。反転回路１５２、１６２は、制御信号ＷＲ、ＣＬＲを用いず、入力信号ＩＮおよび出力信号ＯＵＴを非同期に反転出力してもよい。
【００８４】
図１８は、変形例３に係る転送回路１０５の構成の一例を示す回路図である。図１８に示されるように、出力安定化回路１４３内の反転回路を省略し、トランジスタＴ２のゲートを制御信号端ＷＲに接続してもよい。
【００８５】
このような構成によれば、入力信号ＩＮがＬｏｗレベルで制御信号ＷＲがＨｉｇｈレベルのとき、トランジスタＴ１のゲートの電位をＶｘとすることができ、電圧設定によってトランジスタＴ１をオフ状態とすることが可能となる。その結果、誤転送を対策することができる。
【００８６】
図１９は、変形例４に係る転送回路１０６の構成の一例を示す回路図である。図１９に示されるように、転送回路１０６では、リセット回路１２３内の反転回路を省略し、出力安定化回路１４０内の反転回路１６０の出力端がトランジスタＴ２、Ｔ４の両方ののゲートに接続されている。また、トランジスタＴ５のゲートが制御信号端ＣＬＲに接続されている。
【００８７】
転送回路１０６においても、入力端ＩＮがＨｉｇｈレベルのときは、制御信号ＣＬＲによってトランジスタＴ５がオフ状態になることで、リセット回路１２３はオフ状態となり、トランジスタＴ１のゲートにはＨｉｇｈレベルが入力される。
【００８８】
図２０Ａに示されるように、転送回路１０６では、入力端ＩＮがＬｏｗレベルで制御信号ＷＲがＨｉｇｈレベルのとき、トランジスタＴ１のゲート及びソース電圧はＶｓｓとなる。そのため、トランジスタＴ１の閾値電圧Ｖｔ１が負のとき、トランジスタＴ１はオン状態となってしまうが、パルス電源ＥＮおよび制御信号ＣＬＲがＨｉｇｈレベルに変化したとき、図２０Ｂに示されるようにトランジスタＴ１のゲートはＶｓｓ１に接地されるため転送回路の出力はＬｏｗレベルのままとなる。
【００８９】
転送回路１０６では、反転回路の個数を減らすことができるので、回路の高密度化により、表示パネルの高精細化に寄与できる。また貫通電流を減らすことができるので、回路の低消費電力化も可能となる。
【００９０】
以上、本発明に係る転送回路および複数の転送回路を連ねて構成されるシフトレジスタについて実施の形態およびその変形例に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また実施の形態における構成要素および動作を任意に組み合わせて実現される表示装置およびその駆動方法も本発明に含まれる。
【００９１】
例えば、本発明のシフトレジスタと、当該シフトレジスタの各段の出力信号を処理するバッファ回路と、を備えるゲートドライバは、本発明に含まれてもよい。
【００９２】
また、例えば、本発明のゲートドライバを搭載した表示パネルは、本発明に含まれてもよく、また本発明のゲートドライバを搭載したフレキシブル基板は、本発明に含まれてもよい。
【産業上の利用可能性】
【００９３】
本発明は、転送回路および複数の転送回路を連ねてなるシフトレジスタとして、例えば、表示装置におけるゲートドライバに利用できる。
【符号の説明】
【００９４】
１０    画素回路
２１    ライトスキャナ
２２    行電源スキャナ
２３    水平セレクタ
３１、３２    走査信号線
３３    データ信号線
５０、５１    ゲートドライバ
１００〜１０６    転送回路
１１０、１１１    入力回路
１２０〜１２３    リセット回路
１３０    出力回路
１４０〜１４３    出力安定化回路
１５０、１５１、１５２、１６０、１６１、１６２    反転回路
７００、７０１    シフトレジスタ
８００    バッファ回路
９００    出力信号線
【図１】
2019124806.tif 000003
【図２】
2019124806.tif 000004
【図３】
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【図４】
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【図５】
2019124806.tif 000007
【図６】
2019124806.tif 000008
【図７Ａ】
2019124806.tif 000009
【図７Ｂ】
2019124806.tif 000010
【図７Ｃ】
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【図７Ｄ】
2019124806.tif 000012
【図８】
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【図９】
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【図１０】
2019124806.tif 000015
【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
2019124806.tif 000023
【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
2019124806.tif 000029
【図１８】
2019124806.tif 000030
【図１９】
2019124806.tif 000031
【図２０Ａ】
2019124806.tif 000032
【図２０Ｂ】
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