(57)【要約】【課題】光電変換膜積層型による高感度化の利点と、アナログ相関二重サンプリング回路を配設可能としたことによる低ノイズ化や最高フレーム周波数の２倍速化の利点を併せ持つこと、さらに残像の発生を抑制することを可能とする。【解決手段】光電変換膜（ＰＬ）２１１を積層してなる固体撮像素子の単位画素１０２が、転送トランジスタ（ＴＸ）２１２、浮遊拡散容量リセットトランジスタ（ＲＳＤ）２１９、ソースフォロアアンプトランジスタ（ＳＦ）２１５、選択トランジスタ（ＳＬ）２１６に加え、保持容量部（ＳＤ）２１８の信号電荷をリセットする手段（ＲＳＤ）２１９を有し、光電変換膜（ＰＬ）２１１と保持容量部（ＳＤ）２１８をビア（ＶＩＡ）２２７で接続し、かつｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量部で置き換えた構成とした。【選択図】図２
2019134418.tif 000002
【特許請求の範囲】
【請求項１】
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、および選択トランジスタに加え、保持容量部の信号電荷をリセットする手段を備え、
前記光電変換膜と前記保持容量部をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量部で置き換えた構成としたことを特徴とする固体撮像素子。
【請求項２】
前記保持容量部の信号電荷をリセットする手段が、保持容量リセットトランジスタとされ、前記単位画素を５つのトランジスタにより構成してなることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記単位画素からの画素信号が、素子内部のアナログ相関二重サンプリング回路およびアナログデジタル変換回路に順次入力されるように、前記単位画素が構成されていることを特徴とする請求項１または２に記載の固体撮像素子。
【請求項４】
請求項１〜３のいずれか１項記載の固体撮像素子において、前記各単位画素からの画素信号が順次入力される、アナログ相関二重サンプリング回路およびアナログデジタル変換回路を備えたことを特徴とする固体撮像素子。
【請求項５】
前記保持容量リセットトランジスタの閾値を正電圧とする構成としたことを特徴とする請求項２、請求項２を引用する請求項３または４、および請求項２を引用する請求項３を引用する請求項４のいずれか１項記載の固体撮像素子。
【請求項６】
前記転送トランジスタの閾値を正電圧とする構成としたことを特徴とする請求項１〜５のいずれか１項記載の固体撮像素子。
【請求項７】
光電変換膜を積層するタイプの固体撮像素子の各単位画素を駆動する回路において、
選択トランジスタで前記単位画素を選択し、浮遊拡散容量リセットトランジスタで浮遊拡散容量部の信号電荷をリセットし、リセット電位を素子内部のアナログ相関二重サンプリング回路で保持し、転送トランジスタで保持容量部に蓄積された信号電荷を前記浮遊拡散容量部へ分配し、前記アナログ相関二重サンプリング回路でリセットノイズが重畳された画素信号の電圧情報から前記リセット電位を減算する処理を行って該リセットノイズをキャンセルし、アナログデジタル変換回路で信号成分をデジタル情報に変換し、保持容量リセット手段で前記保持容量部に分配された信号電荷をリセットする回路構成を備えたことを特徴とする固体撮像素子の駆動回路。
【請求項８】
前記保持容量リセット手段が保持容量リセットトランジスタであり、前記各単位画素の該保持容量リセットトランジスタのリセットタイミングを、当該単位画素の前記選択トランジスタがオフであるブランキング期間に行うことを特徴とする請求項７記載の固体撮像素子の駆動回路。
【請求項９】
前記各単位画素の前記保持容量リセットトランジスタのリセットが、ソフト的に行われることを特徴とする請求項８記載の固体撮像素子の駆動回路。
【請求項１０】
請求項１〜６のうちいずれか１項記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、その駆動回路および撮像装置に関し、詳しくは、画素サイズを微細化することで撮像素子のコンパクト化および多画素化を図り、高精細な画像を撮像し得る光電変換部を備えた固体撮像素子、その駆動回路および撮像装置に関するものである。
【背景技術】
【０００２】
従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、高精細な画像を撮影することができるように、画素サイズの微細化および多画素化を図るための技術開発が進められてきた。しかし、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、裏面照射型や光電変換膜積層型の構造のものが注目されており、研究開発が進められている。
【０００３】
このような技術としては、光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（ここでは、従来技術１と称する：特許文献１を参照）。
【０００４】
従来技術１に関し、図２５に光電変換膜積層型の３トランジスタ型の単位画素１０２´の等価回路図を示す。また、この従来技術１に関し、図２６に画素駆動波形を、さらに図２７に断面電位図を示す。光電変換膜（ＰＬ）８１１で発生した信号電荷は浮遊拡散容量（ＦＤ）８１３に蓄積され、単位画素が選択されて、リセットノイズが重畳された信号がアナログデジタル変換され読み出される。その後、浮遊拡散容量（ＦＤ）８１３がリセットされ、リセットレベルがアナログデジタル変換され読み出される。これを後リセット方式と称する。図２６においてＭ−１フレームの１行目の単位画素１０２´のリセット後、リセットノイズの値が読み出される。その後、Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。単位画素１０２´が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ−１フレーム１行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを相関二重分離して抽出することができる（特許文献２を参照）。このため、１フレーム１行の画素値を得るために、アナログデジタル変換回路は２回処理を行う必要がある。
【０００５】
一方で、光電変換膜積層型ではない表面照射型や裏面照射型においては、各単位画素が４トランジスタ型とされたものが知られている（ここでは、従来技術２と称する）。図２８に、４トランジスタ型の単位画素１０２´の等価回路図を示す。
４トランジスタ型の基本動作は、画素が選択されて、まず浮遊拡散容量（ＦＤ）９１３がリセットされ、リセットノイズの値が単位画素１０２´とアナログデジタル変換回路（ＡＤＣ）の間に配置されているアナログ相関二重サンプリング回路（ＣＤＳ）により保持される。その後、転送トランジスタ（ＴＸ）９１２がオンになり、フォトダイオード（ＰＤ）９２０で蓄積された信号電荷が浮遊拡散容量（ＦＤ）９１３に転送され、リセットノイズが重畳された信号の値がアナログ相関二重サンプリング回路（ＣＤＳ）に入力され、リセットノイズが相殺され、信号値のみが出力されて、アナログデジタル変換回路（ＡＤＣ）でアナログデジタル変換処理が行われる。これを前リセット方式と称する。この場合、１フレーム１行の画素値を得るために、アナログデジタル変換回路は１回処理を行なえばよいので、アナログデジタル変換回路の処理速度が同じであれば、３トランジスタ型単位画素に比べ４トランジスタ型単位画素は最高フレーム周波数を２倍速にできるという利点がある。
【０００６】
そこで、４トランジスタ型単位画素に光電変換膜を積層することができれば、光電変換膜積層型による高感度化の利点と、４トランジスタ型でアナログ相関二重サンプリング回路を配置できることによる低ノイズ化や最高フレーム周波数の２倍速化の利点を併せ持つことができるので、好適である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−０７０１８１号公報
【特許文献２】特開２０１５−１６７３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図２９は、従来技術３に関し、従来の４トランジスタ型の単位画素１０２´に光電変換膜（ＰＬ）１０１１を積層した場合の等価回路図を示す。また、この従来技術に関し、図３０にタイムチャートを、さらに、図３１に断面電位図を示す。
この構造のものにおいては、ビアに金属を使用しているため、ビアの金属とフォトダイオード（ダイオード）のｎ−型シリコンとの両者の接合部において、エネルギー障壁ができてしまう。浮遊拡散容量（ＦＤ）１０１３のリセットの後、転送トランジスタ（ＴＸ）１０１２をオンして信号電荷を浮遊拡散容量（ＦＤ）１０１３に移動させた後、転送トランジスタ（ＴＸ）１０１２をオフすると、このエネルギー障壁によってビアに信号電荷が残ってしまい、以降のフレームに残像が現れてしまう。
【０００９】
本発明は上記の事情に鑑みなされたものであり、光電変換膜積層型による高感度化の利点と、アナログ相関二重サンプリング回路を配置可能としたことによる低ノイズ化や最高フレーム周波数の２倍速化の利点を併せ持つことができ、さらに残像の発生を抑制し得る、固体撮像素子、その駆動回路および撮像装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明の固体撮像素子は、
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、および選択トランジスタに加え、保持容量部の信号電荷をリセットする手段を備え、
前記光電変換膜と前記保持容量部をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量部で置き換えた構成としたことを特徴とするものである。
前記保持容量部の信号電荷をリセットする手段が、保持容量リセットトランジスタとされ、前記単位画素を５つのトランジスタにより構成してなることが好ましい。
前記単位画素からの画素信号が、素子内部のアナログ相関二重サンプリング回路およびアナログデジタル変換回路に順次入力されるように、前記単位画素が構成されていることが好ましい。
上記いずれかの固体撮像素子において、前記各単位画素からの画素信号が順次入力される、アナログ相関二重サンプリング回路およびアナログデジタル変換回路を備えることが好ましい。
前記保持容量リセットトランジスタの閾値を正電圧とする構成とすることが好ましい。
また、前記転送トランジスタの閾値を正電圧とする構成とすることが好ましい。
【００１１】
また、本発明の固体撮像素子の駆動回路は、
光電変換膜を積層するタイプの固体撮像素子の各単位画素を駆動する回路において、
選択トランジスタで前記単位画素を選択し、浮遊拡散容量リセットトランジスタで浮遊拡散容量部の信号電荷をリセットし、リセット電位を素子内部のアナログ相関二重サンプリング回路で保持し、転送トランジスタで保持容量部に蓄積された信号電荷を前記浮遊拡散容量部へ分配し、前記アナログ相関二重サンプリング回路でリセットノイズが重畳された画素信号の電圧情報から前記リセット電位を減算する処理を行って該リセットノイズをキャンセルし、アナログデジタル変換回路で信号成分をデジタル情報に変換し、保持容量リセット手段で前記保持容量部に分配された信号電荷をリセットする回路構成を備えたことを特徴とするものである。
前記保持容量リセット手段が保持容量リセットトランジスタであり、前記各単位画素の該保持容量リセットトランジスタのリセットタイミングを、当該単位画素の前記選択トランジスタがオフであるブランキング期間に行うことが好ましい。
前記各単位画素の前記保持容量リセットトランジスタのリセットが、ソフト的に行われることが好ましい。
【００１２】
また、本発明の撮像装置は、
上述したいずれかの固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
【発明の効果】
【００１３】
光電変換膜積層型の固体撮像素子において、各単位画素を従来の４トランジスタ型の各トランジスタである、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、および選択トランジスタに加え、保持容量リセット手段を備えた構成とするとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量部で置き換えた構成にすることにより、固体撮像素子内部の各単位画素とアナログデジタル変換回路の間にアナログ相関二重サンプリング回路（ＣＤＳ）を設けた構成とすることができる。アナログ相関二重サンプリング回路を設けることが可能となったことで、１フレーム１行あたり１回のアナログデジタル変換処理の回数でアナログ信号をデジタル信号へ変換することができ、３トランジスタ型単位画素に比べ２倍速の高フレーム周波数化を図ることができる。また、アナログ相関二重サンプリング処理によりリセットノイズをキャンセルすることで、信号のみをアナログデジタル変換回路へ出力することができる。単位画素に保持容量リセット手段を配置し保持容量部の信号電荷をリセットすることで残像の発生を抑制することができる。
【００１４】
このように、本願発明の固体撮像素子、その駆動回路および撮像装置によれば、超高精細映像を出力するための微細で多画素な撮像素子において、画素が微細であるために低下する感度を光電変換膜積層型によりカバーしつつ、撮像素子内部にアナログ相関二重サンプリング回路をアナログデジタル変換回路の前段に配置することを可能とすることで、リセットノイズを低減させ、かつ２倍速の高フレームレート化を図ることができる。また、保持容量リセット手段により保持容量部の信号電荷をリセットすることで残像の発生を抑制することを可能としている。このため、超多画素を高フレーム周波数で読みだす必要があるスーパーハイビジョン用の撮像機器等に対しても好適なものとすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る固体撮像素子の構成を模式的に示す図である。
【図２】本発明の実施例１、４に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図３】実施例１に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図４】実施例１に係る固体撮像素子において、図３に示すタイムチャートの各段階における断面電位図を示すものである。
【図５】実施例１に係る固体撮像素子における、単位画素の平面模式図（Ａ）と断面模式図（Ｂ）を示すものである。
【図６】本発明の実施例２に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図７】実施例２に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図８】実施例２に係る固体撮像素子において、図７に示すタイムチャートの各段階における断面電位図を示すものである。
【図９】実施例２に係る固体撮像素子における、単位画素の平面模式図（Ａ）と断面模式図（Ｂ）を示すものである。
【図１０】本発明の実施例３、５に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図１１】実施例３に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図１２】実施例３に係る固体撮像素子における、単位画素の平面模式図（Ａ）と断面模式図（Ｂ）を示すものである。
【図１３】実施例４に係る固体撮像素子における、単位画素の平面模式図を示すものである。
【図１４】実施例４に係る固体撮像素子における、図１３に示す単位画素の平面模式図のＡ−Ａ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図１５】実施例４に係る固体撮像素子における、図１３に示す単位画素の平面模式図のＢ−Ｂ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図１６】実施例４に係る固体撮像素子における、単位画素を構成する５種類の当該トランジスタの閾値を示すものである。
【図１７】実施例４に係る固体撮像素子における、保持容量リセットトランジスタの断面模式図（ａ）と断面ポテンシャル図（ｂ）、および、保持容量リセットトランジスタの閾値を−０．５Ｖとした場合の断面模式図（ｃ）と断面ポテンシャル図（ｄ）を示すものである。
【図１８】実施例４に係る固体撮像素子における、ソフトリセットの駆動回路として、ＲＣフィルタ回路を用いた場合の例を示すものである。
【図１９】実施例４に係る固体撮像素子における、ソフトリセットの駆動回路として、テーパード回路を用いた場合の例を示すものである。
【図２０】実施例４に係る固体撮像素子における、ソフトリセットの駆動回路として、ハードリセットを行った後にソフトリセットを行う回路を用いた場合の例を示すものである。
【図２１】実施例５に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図２２】実施例５に係る固体撮像素子における、単位画素の平面模式図を示すものである。
【図２３】実施例５に係る固体撮像素子における、図２２に示す単位画素の平面模式図のＡ−Ａ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図２４】実施例５に係る固体撮像素子における、図２２に示す単位画素の平面模式図のＢ−Ｂ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図２５】従来技術１に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図２６】従来技術１に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図２７】従来技術１に係る固体撮像素子において、図２６に示すタイムチャートの各段階における断面電位図を示すものである。
【図２８】従来技術２に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図２９】従来技術３に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図３０】従来技術３に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図３１】従来技術３に係る固体撮像素子において、図３０に示すタイムチャートの各段階における断面電位図を示すものである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態に係る固体撮像素子について、図面を参照しながら説明する。
図１は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型ＣＭＯＳ撮像素子のシステム構成図である。光電変換膜積層型ＣＭＯＳ撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、制御回路（タイミング制御回路１０７、リセット信号制御回路１１１）、水平走査回路１０８、垂直走査回路１０９およびマルチプレクサ回路１１０から構成されている。なお、列並列信号処理回路１０５は、アナログ相関二重サンプリング回路（ＣＤＳ）、およびアナログデジタル変換回路（ＡＤＣ）を含む構成となっている。
【００１７】
ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にでき、１列あたり１個の列並列信号処理回路を配置することができるという理由からである。
なお、本発明の実施形態に係る撮像装置は、例えば図１に示す固体撮像素子を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。
【００１８】
＜実施例１＞
以下、本発明の実施例１に係る固体撮像素子、その駆動回路および撮像装置について図面を参照しつつ説明する。
図２は、実施例１に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。一方、図２８に示す従来技術２におけるトランジスタ４個から構成される単位画素１０２´は、転送トランジスタ（ＴＸ）９１２、浮遊拡散容量リセットトランジスタ（ＲＴ）９１４、ソースフォロアアンプトランジスタ（ＳＦ）９１５、選択トランジスタ（ＳＬ）９１６から構成される。
図２に示す実施例１に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２１１から信号電荷を読み出す画素回路が、図２８に示す回路構成に、保持容量部（ＳＤ）２１８、および保持容量リセットトランジスタ（ＲＳＤ）２１９を追加した５トランジスタ型の単位画素１０２の回路構成とされている。
【００１９】
図２に示すように、光電変換膜（ＰＬ）２１１は、下部電極がビア（ＶＩＡ）２２７（図５を参照）を通して保持容量部（ＳＤ）２１８に接続される。保持容量部（ＳＤ）２１８をリセットする保持容量リセットトランジスタ（ＲＳＤ）２１９が保持容量部（ＳＤ）２１８と保持容量電源（ＳＤＶＤＤ）２２４との間に接続される。転送トランジスタ（ＴＸ）２１２が保持容量部（ＳＤ）２１８と浮遊拡散容量（ＦＤ）２１３の間に接続される。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４が浮遊拡散容量（ＦＤ）２１３と浮遊拡散容量電源（ＦＤＶＤＤ）２２３との間に接続される。浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。
【００２０】
図３に、本実施例１に係る単位画素１０２の画素回路における入力信号のタイムチャートを示す。光電変換膜（ＰＬ）２１１、選択トランジスタ（ＳＬ）２１６、浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４、転送トランジスタ（ＴＸ）２１２、保持容量リセットトランジスタ（ＲＳＤ）２１９の入力信号のタイムチャートを示すものである。これらのラベルの後の（１）、（２）、（ｎ）は、図１における画素アレイ１０１の何行目の単位画素であるかを表している。また、アナログ相関二重サンプリング回路（ＣＤＳ）、およびアナログデジタル変換回路（ＡＤＣ）の駆動タイミングのタイムチャートを示すものである。
【００２１】
図４に、単位画素１０２の光電変換膜（ＰＬ）２１１、ビア（ＶＩＡ）２２７（図５を参照）、保持容量部（ＳＤ）２１８、転送トランジスタ（ＴＸ）２１２、浮遊拡散容量（ＦＤ）２１３に至る断面の断面電位図を示す。
【００２２】
図３と図４における（ａ）のタイミングでは、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５（図５を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ）２１１で信号電荷が発生し、光電変換膜（ＰＬ）２１１から保持容量部（ＳＤ）２１８へ信号電荷が移動し、保持容量部（ＳＤ）２１８で信号電荷が蓄積される。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４がオンになり、浮遊拡散容量（ＦＤ）２１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４がオフになった後の浮遊拡散容量（ＦＤ）２１３の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ）のタイミングでは、転送トランジスタ（ＴＸ）２１２がオンになり、保持容量部（ＳＤ）２１８に蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）２１３へ移動する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ）２１２がオフになり、保持容量部（ＳＤ）２１８に蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）２１３との間で分配される。この時浮遊拡散容量（ＦＤ）２１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
（ｅ）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ）２１９がオンになり、保持容量部（ＳＤ）２１８の信号電荷がリセットされる。保持容量リセットトランジスタ（ＲＳＤ）２１９がオンになる時には、当該画素の選択トランジスタ（ＳＬ）２１６がオフであることが好ましい。保持容量リセットトランジスタ（ＲＳＤ）２１９がオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ）２１２がオンになり再度オフになる直前までが１回の蓄積時間である。
【００２３】
図５に、本実施例１に係る単位画素１０２の平面模式図（Ａ）とＡ−Ａ’線の断面模式図（Ｂ）を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４が浮遊拡散容量電源（ＦＤＶＤＤ）２２３と浮遊拡散容量（ＦＤ）２１３の間に配置されている。転送トランジスタ（ＴＸ）２１２が、浮遊拡散容量（ＦＤ）２１３と保持容量部（ＳＤ）２１８の間に配置されている。保持容量リセットトランジスタ（ＲＳＤ）２１９が保持容量部（ＳＤ）２１８と保持容量電源（ＳＤＶＤＤ）２２４の間に配置されている。また、ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に配置されている。浮遊拡散容量（ＦＤ）２１３は、金属配線部等によりソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続されている（後述する他の実施例において同様である）。保持容量部（ＳＤ）２１８は光電変換膜（ＰＬ）２１１の下部電極（ＬＥ）２２６にビア（ＶＩＡ）２２７を通して接続されている。
【００２４】
図３におけるタイムチャートでは、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５の電圧は低電圧または負電圧とされており、信号電荷は電子である場合を示している。図４における断面電位図においては、信号電荷は電子である場合を示している。しかしながら、信号電荷を正孔としても同様の効果を得ることができる。
【００２５】
単位画素１０２に用いられる、光電変換膜（ＰＬ）２１１の材料については、有機膜、結晶セレン膜、アモルファスシリコン膜、ＣＩＧＳ膜等の、光電変換作用を有する膜を用いることができる。また、光電変換膜（ＰＬ）２１１の材料として、アバランシェ増倍作用を有するものを用いることができる。
【００２６】
単位画素１０２における、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５に用いられる材料としては、ＩＴＯ、ＺｎＯなど光透過性が高く電気導電性が高い材料であることが好ましい。また、光電変換膜（ＰＬ）２１１の下部電極（ＬＥ）２２６の材料については、アルミ、銅、金など、電気導電性が高い金属であることが好ましい。
【００２７】
図２における単位画素１０２では、保持容量リセットトランジスタ（ＲＳＤ）２１９のドレインは保持容量電源（ＳＤＶＤＤ）２２４に接続されている。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４のドレインは浮遊拡散容量電源（ＦＤＶＤＤ）２２３に接続されている。ソースフォロアアンプトランジスタ（ＳＦ）２１５のドレインはソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２に接続されている。保持容量リセットトランジスタ（ＲＳＤ）２１９と浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４はリセットの動作時にそれぞれの電源である保持容量電源（ＳＤＶＤＤ）２２４と浮遊拡散容量電源（ＦＤＶＤＤ）２２３の電位にノイズが入る可能性がある。そのため、保持容量電源（ＳＤＶＤＤ）２２４、浮遊拡散容量電源（ＦＤＶＤＤ）２２３とソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２はそれぞれ互いに別の電源から配線されていることが好ましい。
【００２８】
実施例１の固体撮像素子、その駆動回路および撮像装置においては、単位画素１０２を、従来技術２における４トランジスタ型のものに対して、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量部（ＳＤ）２１８で置き換え、さらに保持容量部（ＳＤ）２１８の信号電荷をリセットする手段として保持容量リセットトランジスタ（ＲＳＤ）２１９を追加した５トランジスタ型としている。これにより、アナログ相関二重サンプリング回路（ＣＤＳ）を単位画素１０２とアナログデジタル変換回路（ＡＤＣ）の間に配置することができる。アナログ相関二重サンプリング回路（ＣＤＳ）を配置したことにより、１フレーム１行の画素値を読み出すために必要なアナログデジタル変換処理が１回ですむので、従来技術１における３トランジスタ型単位画素を用いた場合に比べ、最高フレーム周波数を２倍速にすることができる。また、アナログ相関二重サンプリング処理により、リセットノイズを低減することができる。画素の信号電荷を読み出した後に保持容量リセットトランジスタ（ＲＳＤ）２１９で保持容量部（ＳＤ）２１８の信号電荷をリセットすることにより、残像の発生を抑制することができる。
【００２９】
このように、実施例１においては、超高精細映像を出力する微細で多画素な撮像素子において、画素が微細であることにより低下する感度を光電変換膜積層型で高感度化しつつ超多画素を高フレーム周波数で読み出すスーパーハイビジョン用撮像機器等に対しても好適である。
【００３０】
＜実施例２＞
以下、本発明の実施例２に係る固体撮像素子、その駆動回路および撮像装置について、図面を参照しながら説明する。なお、実施例２のものは実施例１と共通する部分も多いので、以下の説明において、実施例１の各部に付した番号に２００を加えた番号を、対応する実施例２の各部に付す。
【００３１】
図６は、実施例２に係る固体撮像素子（光電変換膜積層型ＣＭＯＳ撮像素子）に用いられる、単位画素１０２の等価回路図を示すものである。本等価回路は、光電変換膜（ＰＬ）４１１から信号電荷を読み出す画素回路が、従来技術２の図２８に示す回路構成をベースとし、ｎ−型シリコンのフォトダイオード（ＰＤ）９２０のノードを、ｎ＋型シリコンの保持容量部（ＳＤ）４１８で置き換えてなる４トランジスタ型の単位画素である。
【００３２】
図６に示すように、光電変換膜（ＰＬ）４１１は、下部電極（ＬＥ）４２６がビア（ＶＩＡ）４２７を通して保持容量部（ＳＤ）４１８に接続される。転送トランジスタ（ＴＸ）４１２が保持容量部（ＳＤ）４１８と浮遊拡散容量（ＦＤ）４１３の間に接続される。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４が浮遊拡散容量（ＦＤ）４１３と浮遊拡散容量電源（ＦＤＶＤＤ）４２３との間に接続される。浮遊拡散容量（ＦＤ）４１３はソースフォロアアンプトランジスタ（ＳＦ）４１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）４１５と選択トランジスタ（ＳＬ）４１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）４２２と画素出力（ＯＵＴ）４１７の間に接続される。
【００３３】
図７に、本実施例２に係る単位画素１０２の画素回路への入力信号のタイムチャートを示す。光電変換膜（ＰＬ）４１１、選択トランジスタ（ＳＬ）４１６、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４、および転送トランジスタ（ＴＸ）４１２の入力信号のタイムチャートを示すものである。これらのラベルの後の（１）、（２）、（ｎ）は、図１における画素アレイ１０１の何行目の単位画素１０２であるかを表している。また、アナログ相関二重サンプリング回路（ＣＤＳ）、アナログデジタル変換回路（ＡＤＣ）の駆動タイミングのタイムチャートを示すものである。
【００３４】
図８に、本実施例２に係る単位画素１０２における光電変換膜（ＰＬ）４１１、ビア（ＶＩＡ）４２７（図９を参照）、保持容量部（ＳＤ）４１８、転送トランジスタ（ＴＸ）４１２、浮遊拡散容量（ＦＤ）４１３に至る断面の断面電位図を示す。
【００３５】
図７と図８における、（ａ）のタイミングでは、光電変換膜（ＰＬ）４１１の上部電極（ＵＥ）４２５（図９を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ）４１１で信号電荷が発生し、光電変換膜（ＰＬ）４１１から保持容量部（ＳＤ）４１８へ信号電荷が移動し、保持容量部（ＳＤ）４１８で信号電荷が蓄積される。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）４１６がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４がオンになり、浮遊拡散容量（ＦＤ）４１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４がオフになった後の浮遊拡散容量（ＦＤ）４１３の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ）のタイミングでは、転送トランジスタ（ＴＸ）４１２がオンになり、保持容量部（ＳＤ）４１８に蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）４１３へ移動する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ）４１２がオフになり、保持容量部（ＳＤ）４１８に蓄積されていた信号電荷が浮遊拡散容量（ＦＤ）４１３との間で分配される。この時浮遊拡散容量（ＦＤ）４１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
（ｅ）のタイミングでは、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４と転送トランジスタ（ＴＸ）４１２が同時にオンになり、保持容量部（ＳＤ）４１８の信号電荷がリセットされる。
【００３６】
上記実施例１においては、保持容量リセットトランジスタ（ＲＳＤ）２１９を配置し、これをオンすることにより保持容量部（ＳＤ）２１８の信号電荷をリセットしているが、本実施例２においては、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４と転送トランジスタ（ＴＸ）４１２を同時にオンすることにより保持容量部（ＳＤ）４１８の信号電荷をリセットしている。
浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４と転送トランジスタ（ＴＸ）４１２がオンになる時には、当該画素の選択トランジスタ（ＳＬ）４１６がオフであることが好ましい。１行目の浮遊拡散容量リセットトランジスタ（ＲＦＤ（１））のオンとオフのタイミングは、２行目の浮遊拡散容量リセットトランジスタ（ＲＦＤ（２））のオンとオフのタイミングと重ならないことが好ましい。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４と転送トランジスタ（ＴＸ）４１２がオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ）４１２がオンになり再度オフになる直前までが１回の蓄積時間である。
【００３７】
図９に本実施例２に係る単位画素１０２の平面模式図（Ａ）とＡ−Ａ’線の断面模式図（Ｂ）を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４が浮遊拡散容量電源（ＦＤＶＤＤ）４２３と浮遊拡散容量（ＦＤ）４１３の間に配置されている。転送トランジスタ（ＴＸ）４１２が浮遊拡散容量（ＦＤ）４１３と保持容量部（ＳＤ）４１８の間に配置されている。ソースフォロアアンプトランジスタ（ＳＦ）４１５と選択トランジスタ（ＳＬ）４１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）４２２と画素出力（ＯＵＴ）４１７の間に配置されている。浮遊拡散容量（ＦＤ）４１３はソースフォロアアンプトランジスタ（ＳＦ）４１５のゲート電極に接続されている。保持容量部（ＳＤ）４１８は光電変換膜（ＰＬ）４１１の下部電極（ＬＥ）４２６にビア（ＶＩＡ）４２７により接続されている。
【００３８】
本実施例２の固体撮像素子、その駆動回路および撮像装置においては、単位画素１０２を、従来技術２における４トランジスタ型のものに対して、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量部（ＳＤ）４１８で置き換える構成としている。これにより、アナログ相関二重サンプリング回路（ＣＤＳ）を単位画素１０２とアナログデジタル変換回路（ＡＤＣ）の間に配置することができる。
【００３９】
アナログ相関二重サンプリング回路（ＣＤＳ）を配置したことにより、１フレーム１行の画素値を読み出すために必要なアナログデジタル変換処理が１回ですむので、従来技術１における３トランジスタ型単位画素を用いた場合に比べ、最高フレーム周波数を２倍速にすることができる。また、アナログ相関二重サンプリング処理により、リセットノイズを低減することができる。さらに、画素の信号電荷を読み出した後に浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４と転送トランジスタ（ＴＸ）４１２をオンにして保持容量部（ＳＤ）４１８をリセットしているので、残像の発生を抑制することができる。
【００４０】
このように、実施例２においては、超高精細映像を出力する微細で多画素な固体撮像素子において、画素が微細であることにより低下する感度を光電変換膜積層型で高感度化しつつ超多画素を高フレーム周波数で読み出すスーパーハイビジョン用撮像機器等に対しても好適である。
【００４１】
＜実施例３＞
以下、本発明の実施例３に係る固体撮像素子、その駆動回路および撮像装置について、図面を参照しながら説明する。なお、実施例３のものは実施例１と共通する部分も多いので、以下の説明において、実施例１の各部に付した番号に４００を加えた番号を、対応する実施例３の各部に付す。
なお、本実施例３については実施例１の回路構成を基にして画素の読み出し回路部を２画素で共有する構造としたものである。
【００４２】
図１０は、本実施例３に係る固体撮像素子（光電変換膜積層型ＣＭＯＳ撮像素子）に用いられる、単位画素１０２の等価回路図を示すものである。本等価回路は、光電変換膜（ＰＬ１、２）６１１Ａ、Ｂから信号電荷を読み出す画素回路が、従来技術２の図２８に示す回路構成をベースとし、ｎ−型シリコンのフォトダイオード（ＰＤ）９２０のノードを、ｎ＋型シリコンの保持容量部（ＳＤ１、２）６１８Ａ、Ｂで置き換え、保持容量リセットトランジスタ（ＲＳＤ１、２）６１９Ａ、Ｂを追加し、画素の読み出し回路部を２画素で共有する構造とした、１画素当たり３．５トランジスタの構成とされた単位画素である。
【００４３】
図１０（図１２も参照）に示すように、光電変換膜（ＰＬ１、２）６１１Ａ、Ｂは、下部電極（ＬＥ１、２）６２６Ａ、Ｂがビア（ＶＩＡ１、２）６２７Ａ、Ｂを通して保持容量部（ＳＤ１、２）６１８Ａ、Ｂに接続される。保持容量部（ＳＤ１、２）６１８Ａ、Ｂをリセットする保持容量リセットトランジスタ（ＲＳＤ１、２）６１９Ａ、Ｂが保持容量部（ＳＤ１、２）６１８Ａ、Ｂと保持容量電源（ＳＤＶＤＤ１、２）６２４Ａ、Ｂとの間に接続される。転送トランジスタ（ＴＸ１、２）６１２Ａ、Ｂが保持容量部（ＳＤ１、２）６１８Ａ、Ｂと浮遊拡散容量（ＦＤ）６１３の間に接続される。浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４が浮遊拡散容量（ＦＤ）６１３と浮遊拡散容量電源（ＦＤＶＤＤ）６２３との間に接続される。浮遊拡散容量（ＦＤ）６１３はソースフォロアアンプトランジスタ（ＳＦ）６１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）６１５と選択トランジスタ（ＳＬ）６１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）６２２と画素出力（ＯＵＴ）６１７の間に接続される。
【００４４】
図１０（図１２も参照）に示す画素回路１０２の構成は、光電変換膜（ＰＬ１、２）６１１Ａ、Ｂ、ビア（ＶＩＡ１、２）６２７Ａ、Ｂ、保持容量部（ＳＤ１、２）６１８Ａ、Ｂ、転送トランジスタ（ＴＸ１、２）６１２Ａ、Ｂ、保持容量リセットトランジスタ（ＲＳＤ１、２）６１９Ａ、Ｂ、および保持容量電源（ＳＤＶＤＤ１、２）６２４Ａ、Ｂが２画素の各々に対応するように１対ずつ設けられており、浮遊拡散容量（ＦＤ）６１３、浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４、ソースフォロアアンプトランジスタ（ＳＦ）６１５、選択トランジスタ（ＳＬ）６１６、画素出力（ＯＵＴ）６１７、浮遊拡散容量電源（ＦＤＶＤＤ）６２３、およびソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）６２２が、２画素で共有するように各々１つずつ設けられている。
【００４５】
図１１に、本実施例３に係る単位画素１０２における画素回路への入力信号のタイムチャートを示す。光電変換膜（ＰＬ１、２）６１１Ａ、Ｂ、選択トランジスタ（ＳＬ）６１６、浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４、転送トランジスタ（ＴＸ１、２）６１２Ａ、Ｂの入力信号のタイムチャートを示すものである。これらのラベルの後の（１、２）（３、４）は、図１における画素アレイ１０１の何行目の単位画素１０２であるかを表している。また、アナログ相関二重サンプリング回路（ＣＤＳ）、アナログデジタル変換回路（ＡＤＣ）の駆動タイミングのタイムチャートを示すものである。
なお、２画素の各々に対応するように２つ設けられた部位のうち、符号の後にＡの文字が付されたものは、奇数番目の行の画素を駆動する際に用いられる部位であり、一方、符号の後にＢの文字が付されたものは、偶数番目の行の画素を駆動する際に用いられる部位である。ただし、以下の説明では、代表的に１行目と２行目についてのみの説明を行う。
【００４６】
図１１における（ａ）のタイミングでは、光電変換膜（ＰＬ１、２）６１１Ａ、Ｂの上部電極（ＵＥ）６２５（図１２を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ１、２）６１１Ａ、Ｂで信号電荷が発生し、光電変換膜（ＰＬ１、２）６１１Ａ、Ｂから保持容量部（ＳＤ１、２）６１８Ａ、Ｂへ信号電荷が移動し、保持容量部（ＳＤ１、２）６１８Ａ、Ｂで信号電荷が蓄積される。
【００４７】
１行目の（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）６１６がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４がオンになり、浮遊拡散容量（ＦＤ）６１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４がオフになった後の浮遊拡散容量（ＦＤ）６１３の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ）のタイミングでは、転送トランジスタ（ＴＸ１）６１２Ａがオンになり、保持容量部（ＳＤ１）６１８Ａに蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）６１３へ移動する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ１）６１２Ａがオフになり、保持容量部（ＳＤ１）６１８Ａに蓄積されていた信号電荷が浮遊拡散容量（ＦＤ）６１３との間で分配される。この時浮遊拡散容量（ＦＤ）６１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
【００４８】
２行目の（ｂ）のタイミングでは、浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４がオンになり、浮遊拡散容量（ＦＤ）６１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４がオフになった後の浮遊拡散容量（ＦＤ）６１３の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
２行目の（ｃ）のタイミングでは、転送トランジスタ（ＴＸ２）６１２Ｂがオンになり、保持容量部（ＳＤ２）６１８Ｂに蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）６１３へ移動する。
２行目の（ｄ）のタイミングでは、転送トランジスタ（ＴＸ２）６１２Ｂがオフになり、保持容量部（ＳＤ２）６１８Ｂに蓄積されていた信号電荷が浮遊拡散容量（ＦＤ）６１３との間で分配される。この時浮遊拡散容量（ＦＤ）６１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
【００４９】
次に１行目の（ｅ）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ１）６１９Ａがオンになり、保持容量部（ＳＤ１）６１８Ａがリセットされる。保持容量リセットトランジスタ（ＲＳＤ１）６１９Ａがオンになる時には、当該画素の選択トランジスタ（ＳＬ）６１６がオフであることが好ましい。保持容量リセットトランジスタ（ＲＳＤ１）６１９Ａがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ１）６１２Ａがオンになり再びオフになる直前までが１回の蓄積時間である。
【００５０】
次に２行目の（ｅ）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ２）６１９Ｂがオンになり、保持容量部（ＳＤ２）６１８Ｂがリセットされる。保持容量リセットトランジスタ（ＲＳＤ２）６１９Ｂがオンになる時には、当該画素の選択トランジスタ（ＳＬ）６１６がオフであることが好ましい。保持容量リセットトランジスタ（ＲＳＤ２）６１９Ｂがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ２）６１２Ｂがオンになり再びオフになる直前までが１回の蓄積時間である。
【００５１】
図１２に本実施例３に係る単位画素１０２の平面模式図（Ａ）とＡ−Ａ’線の断面模式図（Ｂ）を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）６１４が浮遊拡散容量電源（ＦＤＶＤＤ）６２３と浮遊拡散容量（ＦＤ）６１３の間に配置されている。転送トランジスタ（ＴＸ１、２）６１２Ａ、Ｂが浮遊拡散容量（ＦＤ）６１３と保持容量部（ＳＤ１、２）６１８Ａ、Ｂの間に配置されている。保持容量リセットトランジスタ（ＲＳＤ１、２）６１９Ａ、Ｂが保持容量部（ＳＤ１、２）６１８Ａ、Ｂと保持容量電源（ＳＤＶＤＤ１、２）６２４Ａ、Ｂの間に配置されている。ソースフォロアアンプトランジスタ（ＳＦ）６１５と選択トランジスタ（ＳＬ）６１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）６２２と画素出力（ＯＵＴ）６１７の間に配置されている。浮遊拡散容量（ＦＤ）６１３はソースフォロアアンプトランジスタ（ＳＦ）６１５のゲート電極に接続されている。保持容量部（ＳＤ１、２）６１８Ａ、Ｂは光電変換膜（ＰＬ１、２）６１１Ａ、Ｂの下部電極（ＬＥ１、２）６２６Ａ、Ｂに対してビア（ＶＩＡ１、２）６２７Ａ、Ｂを用いて接続されている。
【００５２】
本実施例３に係る固体撮像素子、その駆動回路および撮像装置においては、単位画素１０２を、例えば、従来技術２の４トランジスタ型のものに対して、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量部（ＳＤ１、２）６１８Ａ、Ｂで置き換え、さらに保持容量部（ＳＤ１、２）６１８Ａ、Ｂの信号電荷をリセットするトランジスタとして保持容量リセットトランジスタ（ＲＳＤ１、２）６１９Ａ、Ｂを追加した５トランジスタ型を基にして、画素の読み出し回路を２画素共有とする構造としている。２画素で７トランジスタを備えているので、１画素あたり３．５トランジスタで構成することができ、より微細な画素サイズにおいて本単位画素１０２を配置することができる。
これにより、アナログ相関二重サンプリング回路（ＣＤＳ）を単位画素とアナログデジタル変換回路（ＡＤＣ）の間に配置することができる。アナログ相関二重サンプリング回路（ＣＤＳ）を配置したことにより、１フレーム１行の画素値を読み出すために必要なアナログデジタル変換処理が１回ですむので、従来技術１における３トランジスタ型単位画素を用いた場合に比べ、最高フレーム周波数を２倍速にすることができる。また、アナログ相関二重サンプリング処理により、リセットノイズを低減することができる。画素の信号電荷を読み出した後に保持容量リセットトランジスタ（ＲＳＤ１、２）６１９Ａ、Ｂをオンにして保持容量部（ＳＤ１，２）６１８Ａ、Ｂの信号電荷をリセットすることにより、残像の発生を抑制することができる。
【００５３】
このように、実施例３においては、超高精細映像を出力する微細で多画素な撮像素子において、画素が微細であることにより低下する感度を光電変換膜積層型で高感度化しつつ、超多画素を高フレーム周波数で読み出すスーパーハイビジョン用撮像機器等に対しても好適である。
【００５４】
＜実施例４＞
ところで、図２に示すような５トランジスタ型の画素に光電変換膜を積層した画素構造では、従来技術２の４トランジスタ型のものに対して、光電変換膜を積層しｎ−型シリコンと接合するために、ビアを金属で形成する必要があるが、ビアとｎ−型シリコンの接合は障壁になるので、残留電荷をリセットする手段が必要になる。この対策として、ｎ−型シリコンのノードをｎ＋型シリコンで置き換え保持容量とすると障壁は解消されるが、転送トランジスタ（ＴＸ）での保持容量（ＳＤ）から浮遊拡散容量（ＦＤ）への電荷の転送時に保持容量（ＳＤ）と浮遊拡散容量（ＦＤ）で電荷が分配されるので、保持容量（ＳＤ）の残留電荷をリセットする手段が必要になる。そのリセット手段として、保持容量リセットトランジスタ（ＲＳＤ）を配置すると、この保持容量リセットトランジスタのリセットノイズを低減することが必要となる。
【００５５】
そこで、本実施例４においては、基本的には、図１〜５の図面で説明した点において実施例１と類似の構成を有しているものの、その他の特有の構成を有するように構成されている。以下、実施例４に係る固体撮像素子、その駆動回路および撮像装置について説明する。なお、以下の説明において、実施例１と共通して使用する図面における、実施例４の各部材の符号については、図面に記載された符号に１０００を加えた符号に読み替えて用いるものとし、実施例４用に新たに作成した図面の各部材については、実施例１と類似する部材に付した符号に１０００を加えた符号を、対応する実施例４の各部材に付すものとする。
【００５６】
すなわち、図１３に示すように、浮遊拡散容量電源（ＦＤＶＤＤ）１２２３と浮遊拡散容量（ＦＤ）１２１３と保持容量（ＳＤ）１２１８と保持容量電源（ＳＤＶＤＤ）１２２４とソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）１２２２と画素出力（ＯＵＴ）１２１７の各領域間の拡散層、さらには、ソースフォロアアンプトランジスタ（ＳＦ）１２１５と選択トランジスタ（ＳＬ）１２１６の領域間の拡散層は、ｎ＋型注入領域１２３１とされている。これにより、各領域は高濃度に不純物がドープされたｎ＋型のシリコンとなり、電気導電性が高く、金属のビアとのコンタクト抵抗が低い領域になる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１２１４の下部は、ｎ−型注入領域１２３２とされている。これにより、浮遊拡散容量リセットトランジスタ（ＲＦＤ）１２１４の閾値が−０．５Ｖに調整されている。単位画素１０２は領域全体にｐ型注入領域１２３３がされている。これにより、単位画素１０２領域にｐウエルが形成される。ｐウエルは単位画素１０２の領域全体ではなく、部分的に形成されていてもよい。
【００５７】
図１４に、本実施例４に係る単位画素１０２の平面模式図（図１３）における、Ａ−Ａ’線の断面模式図（ａ）、および断面ポテンシャル図（ｂ）を示す。また、図１５に、本実施例４に係る単位画素１０２の平面模式図（図１３）における、Ｂ−Ｂ’線の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示す。
図１６に、本実施例４に係る単位画素１０２における各トランジスタのＯＮ状態に移行するための閾値を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１２１４のチャネルはｎ−型になっており、閾値は−０．５Ｖであり、前述したように、図１４（ｂ）の断面ポテンシャル図において障壁が低くなっている。この値は通常リセットトランジスタ用のトランジスタに用いられるものである。転送トランジスタ（ＴＸ）１２１２とソースフォロアアンプトランジスタ（ＳＦ）１２１５と選択トランジスタ（ＳＬ）１２１６と保持容量リセットトランジスタ（ＲＳＤ）１２１９のチャネルはｐ型になっており、閾値は０．４Ｖであり、図１４（ｂ）および図１５（ｂ）の断面ポテンシャル図において障壁が高くなっている。この値は通常ソースフォロアアンプトランジスタ用に用いられるものである。
【００５８】
図１７に、本実施例４による、保持容量リセットトランジスタ（ＲＳＤ）１２１９に通常ソースフォロアアンプトランジスタ用のトランジスタを用いた場合の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示す。光電変換膜（ＰＬ）１２１１で発生した信号電荷がビア（ＶＩＡ）１２２７を経由して保持容量（ＳＤ）１２１８に蓄積するが、保持容量リセットトランジスタ（ＲＳＤ）１２１９の閾値が０．４Ｖと高く、保持容量リセットトランジスタ（ＲＳＤ）１２１９のチャネルの障壁が高くなるので、保持容量（ＳＤ）１２１８に蓄積できる飽和信号量が多くなることが明らかである。
これに対し、保持容量リセットトランジスタ（ＲＳＤ）１３１９に通常リセットトランジスタ用のトランジスタを用いた場合の断面模式図（ｃ）と断面ポテンシャル図（ｄ）を示す。
保持容量リセットトランジスタ（ＲＳＤ）１３１９の閾値が−０．５Ｖと低く、保持容量リセットトランジスタ（ＲＳＤ）１３１９のチャネルの障壁が低くなるので、保持容量（ＳＤ）１３１８に蓄積できる飽和信号量が少なくなることが明らかである。
【００５９】
本実施例４では、転送トランジスタ（ＴＸ）１２１２に通常ソースフォロアアンプトランジスタ用のトランジスタを用いている。これは、保持容量（ＳＤ）１２１８のノードをｎ−型のシリコンからｎ＋型のシリコンへ置き換えたことに対応して、転送トランジスタ（ＴＸ）１２１２の種類を置き換えたものである。
【００６０】
本実施例４では、上記単位画素１０２の保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセットタイミングを、当該単位画素１０２の選択トランジスタ（ＳＬ）１２１６がオフであるブランキング期間としている。これにより、保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセット動作に必要な時間を長くとることができるので、リセット手段についてハードリセットではなくソフトリセットを選択することができる。ハードリセットとはトランジスタを強反転領域で動作させるものであり、ソフトリセットとはトランジスタを弱反転領域で動作させるものであって、ハードリセットよりもソフトリセットの方がリセットノイズが少ないことが知られている（例えば、Bedabrata Pain et al.,“Analysis and enhancement of low-Light level performance of photodiode-type CMOS active pixel imagers operated with sub-threshold reset”, IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors, 1999， pp.140-143，を参照）。これにより、保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセットノイズを低減することができる。
【００６１】
図１８に、本実施例４に係る固体撮像素子におけるソフトリセットの駆動回路として、ＲＣフィルタ回路を用いた場合の例を示す。すなわち、タイミング制御回路１０７から所定のタイミングで出力されたパルス信号は、抵抗とコンデンサ等から構成されるリセット信号制御回路１１１により図示するような波形のリセット信号に変換される。このリセット信号は、画素駆動配線１０３を介して各単位画素１０２に入力される。
また、図１９に、本実施例４に係る固体撮像素子におけるソフトリセットの駆動回路として、テーパード回路を用いた場合の例を示す。この場合には、リセット信号制御回路１１１がＤ/Ａコンバータ（ＤＡＣ）等で構成されており、図示するような波形のリセット信号を出力するように形成されている。
【００６２】
また、図２０に、本実施例４に係る固体撮像素子におけるソフトリセットの駆動回路として、ハードリセットを行った後にソフトリセットを行う回路を用いた場合の例を示す。すなわち、タイミング制御回路１０７から所定のタイミングで出力されたパルス信号は、リセット信号制御回路１１１において、ブランキング期間に、最初にハードリセットが、次に、ソフトリセットが施され、図示するような波形（Ｖ１、Ｖ２）のリセット信号に変換される。このリセット信号は、画素駆動配線１０３を介して各単位画素１０２に入力される。ソフトリセットはリセットノイズが少ないが、その一方で残像が残り易いので、一旦ハードリセットを行ってからソフトリセットを行うことにより、残像、リセットノイズのいずれも少ないリセット操作を行うことが可能となる。
なお、保持容量リセットトランジスタの閾値ばらつきはアナログ相関二重サンプリング回路で低減することができる。
【００６３】
なお、本実施例４においては、図４（実施例１と共通図）の断面電位図に示すように、光電変換膜（ＰＬ）１２１１の上部電極（ＵＥ）１２２５の電圧は低電圧または負電圧とされており、信号電荷は電子であることが明らかである。しかしながら、信号電荷を正孔としても同様の効果を得ることができる。信号電荷を正孔とする場合は、光電変換膜（ＰＬ）１２１１の上部電極（ＵＥ）１２２５の電圧は正電圧とする。
【００６４】
また、単位画素１０２に用いられる、光電変換膜（ＰＬ）１２１１の材料については、有機膜、結晶セレン膜、アモルファスシリコン膜、ＣＩＧＳ膜等の、光電変換作用を有する膜を用いることができる。また、光電変換膜（ＰＬ）１２１１の材料として、アバランシェ増倍作用を有するものを用いることができる。
【００６５】
単位画素１０２における、光電変換膜（ＰＬ）１２１１の上部電極（ＵＥ）１２２５に用いられる材料としては、ＩＴＯ、ＺｎＯなど光透過性が高く電気導電性が高い材料であることが好ましい。また、光電変換膜（ＰＬ）１２１１の下部電極（ＬＥ）１２２６の材料としては、アルミ、銅、金など、電気導電性が高い金属であることが好ましい。
【００６６】
また、本実施例４においては、図２（実施例１と共通図）における単位画素１０２では、保持容量リセットトランジスタ（ＲＳＤ）１２１９のドレインは保持容量電源（ＳＤＶＤＤ）１２２４に接続されている。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１２１４のドレインは浮遊拡散容量電源（ＦＤＶＤＤ）１２２３に接続されている。ソースフォロアアンプトランジスタ（ＳＦ）１２１５のドレインはソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）１２２２に接続されている。保持容量リセットトランジスタ（ＲＳＤ）１２１９と浮遊拡散容量リセットトランジスタ（ＲＦＤ）１２１４はリセットの動作時にそれぞれの電源である保持容量電源（ＳＤＶＤＤ）１２２４と浮遊拡散容量電源（ＦＤＶＤＤ）１２２３の電位にノイズが入る可能性がある。そのため、保持容量電源（ＳＤＶＤＤ）１２２４、浮遊拡散容量電源（ＦＤＶＤＤ）１２２３とソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）１２２２はそれぞれ互いに別の電源から配線されていることが好ましい。
【００６７】
本実施例４の固体撮像素子、その駆動回路および撮像装置においては、単位画素１０２を、従来技術２における４トランジスタ型のものに対して、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量（ＳＤ）１２１８で置き換え、更に保持容量（ＳＤ）１２１８の信号電荷をリセットする手段として保持容量リセットトランジスタ（ＲＳＤ）１２１９を追加した５トランジスタ型とし、更に、保持容量リセットトランジスタ（ＲＳＤ）１２１９の閾値を０．４Ｖとし、転送トランジスタ（ＴＸ）１２１２の閾値を０．４Ｖとしている。また、保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセットのタイミングを当該画素の選択トランジスタ（ＳＬ）１２１６がオフであるブランキング期間に設定しており、保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセットの手段をソフトリセットとしている。
【００６８】
これにより、アナログ相関二重サンプリング回路（ＣＤＳ）を単位画素１０２とアナログデジタル変換回路（ＡＤＣ）の間に配置することができる。アナログ相関二重サンプリング回路（ＣＤＳ）を配置したことにより、１フレーム１行の画素値を読み出すために必要なアナログデジタル変換処理が１回ですむので、従来技術１における３トランジスタ型単位画素を用いた場合に比べ、最高フレーム周波数を２倍速にすることができる。アナログ相関二重サンプリング処理により、リセットノイズを低減することができる。画素の信号電荷を読み出した後に保持容量リセットトランジスタ（ＲＳＤ）１２１９で保持容量（ＳＤ）１２１８の信号電荷をリセットすることにより、残像の発生を抑制することができる。保持容量リセットトランジスタ（ＲＳＤ）１２１９の閾値を０．４Ｖとすることで、保持容量（ＳＤ）１２１８の飽和信号量を大きくすることができる。転送トランジスタ（ＴＸ）１２１２の閾値を０．４Ｖとすることで、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量（ＳＤ）１２１８で置き換えた構成に対応して、適切な電荷の分配をすることができる。保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセットタイミングを当該画素の選択トランジスタ（ＳＬ）１２１６がオフであるブランキング期間とすることで、リセット手段にハードリセットより長時間が必要なソフトリセットとすることができ、保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセットノイズを低減することができる。保持容量リセットトランジスタ（ＲＳＤ）１２１９の閾値ばらつきはアナログ相関二重サンプリング回路（ＣＤＳ）で低減することができる。
【００６９】
このように、実施例４においては、超高精細映像を出力する微細で多画素な撮像素子において、画素が微細であることにより低下する感度を光電変換膜積層型で高感度化しつつ超多画素を高フレーム周波数で読み出すスーパーハイビジョン用撮像機器等に対しても好適である。
【００７０】
＜実施例５＞
以下、実施例５に係る固体撮像素子、その駆動回路および撮像装置について図面を参照しながら説明する。なお、以下の説明において、実施例５のものは実施例３と共通する部分も多いので、以下の説明において、実施例３と共通して使用する図面における実施例５の各部材の符号については、図面に記載された符号に１０００を加えた符号に読み替えて用いるものとし、実施例５用に新たに作成した図面の各部材については、実施例３と類似する部材に付した符号に１０００を加えた符号を、対応する実施例５の各部材に付すものとする。
なお、本実施例については、実施例４の画素の読み出し回路部を２画素で共有する構造としたものである。
【００７１】
図１０（実施例３と共通図）は、本実施例５に係る固体撮像素子（光電変換膜積層型ＣＭＯＳ撮像素子）に用いられる、単位画素１０２の等価回路図を示すものである。本等価回路は、光電変換膜（ＰＬ１、２）１６１１Ａ、Ｂから信号電荷を読み出す画素回路が、実施例４の図２に示す回路構成をベースとし、画素の読み出し回路部を２画素で共有する構造とした、１画素当たり３．５トランジスタの構成とされた単位画素である。
【００７２】
図２２に示すように、光電変換膜（ＰＬ１、２）１６１１Ａ、Ｂは、下部電極（ＬＥ１、２）１６２６Ａ、Ｂがビア（ＶＩＡ１、２）１６２７Ａ、Ｂ（図２３、２４を参照）を通して保持容量（ＳＤ１、２）１６１８Ａ、Ｂに接続される。保持容量（ＳＤ１、２）１６１８Ａ、Ｂをリセットする保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂが保持容量（ＳＤ１、２）１６１８Ａ、Ｂと保持容量電源（ＳＤＶＤＤ１、２）１６２４Ａ、Ｂとの間に接続される。転送トランジスタ（ＴＸ１、２）１６１２Ａ、Ｂが保持容量（ＳＤ１、２）１６１８Ａ、Ｂと浮遊拡散容量（ＦＤ）１６１３の間に接続される。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４が浮遊拡散容量（ＦＤ）１６１３と浮遊拡散容量電源（ＦＤＶＤＤ）１６２３との間に接続される。浮遊拡散容量（ＦＤ）１６１３はソースフォロアアンプトランジスタ（ＳＦ）１６１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）１６１５と選択トランジスタ（ＳＬ）１６１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）１６２２と画素出力（ＯＵＴ）１６１７の間に接続される。
【００７３】
本実施例５において、図１０に示す画素回路１０２の構成は、光電変換膜（ＰＬ１、２）１６１１Ａ、Ｂ、ビア（ＶＩＡ１、２）１６２７Ａ、Ｂ（図２３、２４を参照）、保持容量（ＳＤ１、２）１６１８Ａ、Ｂ、転送トランジスタ（ＴＸ１、２）１６１２Ａ、Ｂ、保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂ、および保持容量電源（ＳＤＶＤＤ１、２）１６２４Ａ、Ｂが２画素の各々に対応するように１対ずつ設けられており、浮遊拡散容量（ＦＤ）１６１３、浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４、ソースフォロアアンプトランジスタ（ＳＦ）１６１５、選択トランジスタ（ＳＬ）１６１６、画素出力（ＯＵＴ）１６１７、浮遊拡散容量電源（ＦＤＶＤＤ）１６２３、およびソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）１６２２が、２画素で共有するように各々１つずつ設けられている。
【００７４】
図２１に、本実施例５に係る単位画素１０２における画素回路への入力信号のタイムチャートを示す。光電変換膜（ＰＬ１、２）１６１１Ａ、Ｂ、選択トランジスタ（ＳＬ）１６１６、浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４、転送トランジスタ（ＴＸ１、２）１６１２Ａ、Ｂ、保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂの入力信号のタイムチャートを示すものである。これらのラベルの後の（１、２）（３、４）は、図１における画素アレイ１０１の何行目の単位画素１０２であるかを表している。また、アナログ相関二重サンプリング回路（ＣＤＳ）、アナログデジタル変換回路（ＡＤＣ）の駆動タイミングのタイムチャートを示すものである。
なお、２画素の各々に対応するように２つ設けられた部位のうち、符号の後にＡの文字が付されたものは、奇数番目の行の画素を駆動する際に用いられる部位であり、一方、符号の後にＢの文字が付されたものは、偶数番目の行の画素を駆動する際に用いられる部位である。ただし、以下の説明では、代表的に１行目と２行目についてのみの説明を行う。
【００７５】
図２１における（ａ）のタイミングでは、光電変換膜（ＰＬ１）１６１１Ａの上部電極（ＵＥ）１６２５（図２３、２４を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ１）１６１１Ａで信号電荷が発生し、光電変換膜（ＰＬ１）１６１１Ａから保持容量（ＳＤ１）１６１８Ａへ信号電荷が移動し、保持容量（ＳＤ１）１６１８Ａで信号電荷が蓄積される。ここで、光電変換膜（ＰＬ１）１６１１Ａの上部電極（ＵＥ）１６２５（図２３、２４を参照）には正電圧を加えていても良い。
【００７６】
１行目の（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）１６１６がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４がオンになり、浮遊拡散容量（ＦＤ）１６１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４がオフになった後の浮遊拡散容量（ＦＤ）１６１３の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ）のタイミングでは、転送トランジスタ（ＴＸ１）１６１２Ａがオンになり、保持容量（ＳＤ１）１６１８Ａに蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）１６１３へ移動する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ１）１６１２Ａがオフになり、保持容量（ＳＤ１）１６１８Ａに蓄積されていた信号電荷が浮遊拡散容量（ＦＤ）１６１３との間で分配される。この時浮遊拡散容量（ＦＤ）１６１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
【００７７】
２行目の（ａ’）のタイミングでは、光電変換膜（ＰＬ２）１６１１Ｂの上部電極（ＵＥ）１６２５（図２３、２４を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ２）１６１１Ｂで信号電荷が発生し、光電変換膜（ＰＬ２）１６１１Ｂから保持容量（ＳＤ２）１６１８Ｂへ信号電荷が移動し、保持容量（ＳＤ２）１６１８Ｂで信号電荷が蓄積される。ここで、光電変換膜（ＰＬ２）１６１１Ｂの上部電極（ＵＥ）１６２５（図２３、２４を参照）には正電圧を加えていても良い。
（ｂ’）のタイミングでは、浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４がオンになり、浮遊拡散容量（ＦＤ）１６１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４がオフになった後の浮遊拡散容量（ＦＤ）１６１３の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ’）のタイミングでは、転送トランジスタ（ＴＸ２）１６１２Ｂがオンになり、保持容量（ＳＤ２）１６１８Ｂに蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）１６１３へ移動する。
（ｄ’）のタイミングでは、転送トランジスタ（ＴＸ２）１６１２Ｂがオフになり、保持容量（ＳＤ２）１６１８Ｂに蓄積されていた信号電荷が浮遊拡散容量（ＦＤ）１６１３との間で分配される。この時浮遊拡散容量（ＦＤ）１６１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
【００７８】
次に１行目の（ｅ）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ１）１６１９Ａがオンになり、保持容量（ＳＤ１）１６１８Ａがリセットされる。保持容量リセットトランジスタ（ＲＳＤ１）１６１９Ａがオンとなり、その後オフとなる時は、当該画素の選択トランジスタ（ＳＬ）１６１６がオフであるブランキング期間とする。保持容量リセットトランジスタ（ＲＳＤ１）１６１９Ａをオンとし、その後オフとする手段は、ソフトリセットとする。保持容量リセットトランジスタ（ＲＳＤ１）１６１９Ａがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ１）１６１２Ａがオンになり再びオフになる直前までが1回の蓄積時間である。
【００７９】
次に２行目の（ｅ’）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ２）１６１９Ｂがオンになり、保持容量（ＳＤ２）１６１８Ｂがリセットされる。保持容量リセットトランジスタ（ＲＳＤ２）１６１９Ｂがオンとなり、その後オフとなる時は、当該画素の選択トランジスタ（ＳＬ）１６１６がオフであるブランキング期間とする。保持容量リセットトランジスタ（ＲＳＤ２）１６１９Ｂをオンとし、その後オフとする手段は、ソフトリセットとする。保持容量リセットトランジスタ（ＲＳＤ２）１６１９Ｂがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ２）１６１２Ｂがオンになり再びオフになる直前までが１回の蓄積時間である。
【００８０】
図２２に、本実施例５に係る単位画素１０２の平面模式図を示す。図２３に、図２２の平面模式図におけるＡ−Ａ’線の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示す。図２４に、図２２の平面模式図におけるＢ−Ｂ’線の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４が浮遊拡散容量電源（ＦＤＶＤＤ）１６２３と浮遊拡散容量（ＦＤ）１６１３の間に配置されている。転送トランジスタ（ＴＸ１、２）１６１２Ａ、Ｂが浮遊拡散容量（ＦＤ）１６１３と保持容量（ＳＤ１、２）１６１８Ａ、Ｂの間に配置されている。保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂが保持容量（ＳＤ１、２）１６１８Ａ、Ｂと保持容量電源（ＳＤＶＤＤ１、２）１６２４Ａ、Ｂの間に配置されている。ソースフォロアアンプトランジスタ（ＳＦ）１６１５と選択トランジスタ（ＳＬ）１６１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）１６２２と画素出力（ＯＵＴ）１６１７の間に配置されている。浮遊拡散容量（ＦＤ）１６１３はソースフォロアアンプトランジスタ（ＳＦ）１６１５のゲート電極に接続されている。保持容量（ＳＤ１、２）１６１８Ａ、Ｂは光電変換膜（ＰＬ１、２）１６１１Ａ、Ｂの下部電極（ＬＥ１、２）１６２６Ａ、Ｂに対してビア（ＶＩＡ１、２）１６２７Ａ、Ｂを用いて接続されている。保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂのチャネルはｐ型であり閾値は０．４Ｖとしている。転送トランジスタ（ＴＸ１、２）１６１２Ａ、Ｂのチャネルはｐ型であり閾値は０．４Ｖとしている。浮遊拡散容量リセットトランジスタ（ＲＦＤ）１６１４のチャネルはｎ−型注入領域１６３２がされており、閾値は−０．５Ｖとしている。
【００８１】
本実施例５に係る固体撮像素子、その駆動回路および撮像装置においては、単位画素１０２を、例えば、従来技術２の４トランジスタ型のものに対して、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量（ＳＤ１、２）１６１８Ａ、Ｂで置き換え、さらに保持容量（ＳＤ１、２）１６１８Ａ、Ｂの信号電荷をリセットするトランジスタとして保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂを追加した５トランジスタ型を基にして、画素の読み出し回路を２画素共有とする構造としている。２画素で７トランジスタを備えているので、１画素あたり３．５トランジスタで構成することができ、より微細な画素サイズにおいて本単位画素１０２を配置することができる。
【００８２】
これにより、アナログ相関二重サンプリング回路（ＣＤＳ）を単位画素とアナログデジタル変換回路（ＡＤＣ）の間に配置することができる。アナログ相関二重サンプリング回路（ＣＤＳ）を配置したことにより、１フレーム１行の画素値を読み出すために必要なアナログデジタル変換処理が１回ですむので、従来技術１における３トランジスタ型単位画素を用いた場合に比べ、最高フレーム周波数を２倍速にすることができる。アナログ相関二重サンプリング処理により、リセットノイズを低減することができる。画素の信号電荷を読み出した後に保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂをオンにして保持容量（ＳＤ１，２）１６１８Ａ、Ｂの信号電荷をリセットすることにより、残像の発生を抑制することができる。保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂの閾値を０．４Ｖとすることで、保持容量（ＳＤ１、２）１６１８Ａ、Ｂの飽和信号量を大きくすることができる。転送トランジスタ（ＴＸ１、２）１６１２Ａ、Ｂの閾値を０．４Ｖとすることで、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量（ＳＤ１、２）１６１８Ａ、Ｂで置き換えた構成に対応して、適切な電荷の分配をすることができる。保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂのリセットタイミングを当該画素の選択トランジスタ（ＳＬ）１６１６がオフであるブランキング期間とすることで、リセット手段にハードリセットより長時間が必要なソフトリセットとすることができ、保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂのリセットノイズを低減することができる。保持容量リセットトランジスタ（ＲＳＤ１、２）１６１９Ａ、Ｂの閾値ばらつきはアナログ相関二重サンプリング回路（ＣＤＳ）で低減することができる。
【００８３】
このように、実施例５においては、超高精細映像を出力する微細で多画素な撮像素子において、画素が微細であることにより低下する感度を光電変換膜積層型で高感度化しつつ、超多画素を高フレーム周波数で読み出すスーパーハイビジョン用撮像機器等に対して好適である。
【００８４】
本発明の固体撮像素子、その駆動回路および撮像装置については、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施例３においては実施例１の画素回路構成を基に２画素共有構造としているが、実施例２の画素回路構成を基にした２画素共有とすることも可能である。また、実施例１または２の画素構成を基にして４画素共有とすることも可能である。
また、例えば、上記実施例５においては実施例４の画素回路構成を基に２画素共有構造としているが、実施例４の画素構成を基にして４画素共有とすることも可能である。
【符号の説明】
【００８５】
１００      光電変換膜積層型ＣＭＯＳ撮像素子
１０１      画素アレイ
１０２、１０２´      単位画素
１０３、１０３´      画素駆動配線
１０４、１０４´      垂直信号線
１０５      列並列信号処理回路
１０６      出力回路
１０７      タイミング制御回路
１０８      水平走査回路
１０９      垂直走査回路
１１０      マルチプレクサ回路
１１１      リセット信号制御回路
２１１、４１１、６１１Ａ、Ｂ、８１１、１０１１、１２１１、１６１１Ａ、Ｂ
光電変換膜（ＰＬ）
２１２、４１２、６１２Ａ、Ｂ、９１２、１０１２、１２１２、１３１２、１６１２Ａ、Ｂ      転送トランジスタ（ＴＸ）
２１３、４１３、６１３、８１３、９１３、１０１３、１２１３、１６１３
浮遊拡散容量（ＦＤ）
２１４、４１４、６１４、１２１４、１６１４      浮遊拡散容量リセットトランジスタ（ＲＦＤ）
２１５、４１５、６１５、８１５、９１５、１０１５、１２１５、１６１５
ソースフォロアアンプトランジスタ（ＳＦ）
２１６、４１６、６１６、８１６、９１６、１０１６、１２１６、１６１６
選択トランジスタ（ＳＬ）
２１７、４１７、６１７、８１７、９１７、１０１７、１２１７、１６１７
画素出力（ＯＵＴ）
２１８、４１８、６１８Ａ、Ｂ、１２１８、１３１８、１６１８Ａ、Ｂ
保持容量部（ＳＤ）
２１９、６１９Ａ、Ｂ、１２１９、１３１９、１６１９Ａ、Ｂ
保持容量リセットトランジスタ（ＲＳＤ）
２２２、４２２、６２２、８２２、１２２２、１６２２
ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）
２２３、４２３、６２３、１２２３、１６２３
浮遊拡散容量電源（ＦＤＶＤＤ）
２２４、６２４Ａ、Ｂ、１２２４、１３２４、１６２４Ａ、Ｂ
保持容量電源（ＳＤＶＤＤ）
２２５、４２５、６２５、１２２５、１６２５      上部電極（ＵＥ）
２２６、４２６、６２６Ａ、Ｂ、１２２６、１６２６Ａ、Ｂ      下部電極（ＬＥ）
２２７、４２７、６２７Ａ、Ｂ、１２２７、１３２７、１６２７Ａ、Ｂ
ビア（ＶＩＡ）
８１４、９１４、１０１４      リセットトランジスタ（ＲＴ）
９２０      フォトダイオード（ＰＤ）
９２２、１０２２      電源（ＶＤＤ）
１０２１      ダイオード（Ｄ）
１２２９、１３２９、１６２９
シャロー・トレンチ・アイソレーション（ＳＴＩ）
１２３１、１６３１        ｎ＋型注入領域
１２３２、１６３２        ｎ−型注入領域
１２３３、１６３３        ｐ型注入領域
ＣＤＳ      アナログ相関二重サンプリング回路
ＡＤＣ      アナログデジタル変換回路
【図１】
2019134418.tif 000003
【図２】
2019134418.tif 000004
【図３】
2019134418.tif 000005
【図４】
2019134418.tif 000006
【図５】
2019134418.tif 000007
【図６】
2019134418.tif 000008
【図７】
2019134418.tif 000009
【図８】
2019134418.tif 000010
【図９】
2019134418.tif 000011
【図１０】
2019134418.tif 000012
【図１１】
2019134418.tif 000013
【図１２】
2019134418.tif 000014
【図１３】
2019134418.tif 000015
【図１４】
2019134418.tif 000016
【図１５】
2019134418.tif 000017
【図１６】
2019134418.tif 000018
【図１７】
2019134418.tif 000019
【図１８】
2019134418.tif 000020
【図１９】
2019134418.tif 000021
【図２０】
2019134418.tif 000022
【図２１】
2019134418.tif 000023
【図２２】
2019134418.tif 000024
【図２３】
2019134418.tif 000025
【図２４】
2019134418.tif 000026
【図２５】
2019134418.tif 000027
【図２６】
2019134418.tif 000028
【図２７】
2019134418.tif 000029
【図２８】
2019134418.tif 000030
【図２９】
2019134418.tif 000031
【図３０】
2019134418.tif 000032
【図３１】
2019134418.tif 000033