(57)【要約】【課題】電源電圧変動に基づく出力トランジスタの制御電圧変動を抑制する。【解決手段】電源電圧ラインと負荷との間に電圧制御型の出力トランジスタ（ＴｒＨ）が配置される。電源電圧が変動したとき、出力トランジスタのゲート及びドレイン間の寄生容量（Ｃｐ）に電流（Ｉ１）が流れる。キャンセル回路（７０）は、その寄生容量に流れる電流を間接検知し、その電流の流れによる出力トランジスタのゲート電圧の変動を抑制する向きに、キャンセル電流（Ｉ１’）を当該キャンセル回路及びゲートライン（５６）間に流す。【選択図】図１１
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【特許請求の範囲】
【請求項１】
電源電圧が加わる電源電圧ラインと負荷との間に直列に介在する出力トランジスタを有し、前記出力トランジスタの制御電極における制御電圧の制御を通じ、前記出力トランジスタを介して前記負荷に負荷電流を供給する負荷駆動装置において、
前記電源電圧ラインでの電源電圧変動に基づく、前記電源電圧ラインと前記制御電極との間の容量成分を通じた対象電流の流れによる前記制御電圧の変動が抑制されるように、前記電源電圧変動に応じたキャンセル電流を前記制御電極に供給する又は前記制御電極から引き込むキャンセル回路を備えた
ことを特徴とする負荷駆動装置。
【請求項２】
前記キャンセル回路は、前記出力トランジスタと前記電源電圧ラインとの間の接続ノードに接続された変動検知コンデンサを備え、前記電源電圧変動に基づき前記変動検知コンデンサに流れる変動検知電流に応じた電流を前記キャンセル電流として前記制御電極に供給する又は前記制御電極から引き込む
ことを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
前記キャンセル回路は、カレントミラー回路を更に備え、
前記カレントミラー回路の入力側と前記電源電圧ラインとの間に前記変動検知コンデンサが挿入されて、前記カレントミラー回路の入力側には所定電流と前記変動検知電流との合成電流が流れ、
前記カレントミラー回路の出力側は前記制御電極に接続され、
前記変動検知電流が流れたときに、前記変動検知電流に応じた電流が前記キャンセル電流として、前記カレントミラー回路の出力側と前記制御電極との間に流れる
ことを特徴とする請求項２に記載の負荷駆動装置。
【請求項４】
前記所定電流としての第１所定電流と異なる第２所定電流が前記カレントミラー回路の出力側と前記制御電極に分配されるよう、前記カレントミラー回路の出力側は前記制御電極に接続され、
前記電源電圧変動に基づく前記変動検知電流が流れていないとき、前記カレントミラー回路の入力側に前記第１所定電流が流れる一方で前記カレントミラー回路の出力側に前記第１所定電流に比例する電流として前記第２所定電流が流れ、
前記電源電圧変動に基づき前記変動検知電流が流れたとき、前記カレントミラー回路の入力側に前記第１所定電流と前記変動検知電流との前記合成電流が流れることで、前記カレントミラー回路の出力側に流れる電流は前記第２所定電流から変動し、前記第２所定電流からの変動分が前記キャンセル電流として前記カレントミラー回路の出力側と前記制御電極との間に流れる
ことを特徴とする請求項３に記載の負荷駆動装置。
【請求項５】
前記出力トランジスタは前記制御電極に加えて第１電極及び第２電極を有して、前記出力トランジスタの第１電極が前記電源電圧ラインに接続され、
前記電源電圧ラインからの前記負荷電流は前記第１電極から前記第２電極を通じて前記負荷に供給される
ことを特徴とする請求項１〜４の何れかに記載の負荷駆動装置。
【請求項６】
前記キャンセル回路は、前記電源電圧変動に基づき前記出力トランジスタの前記制御電極及び前記第１電極間の容量成分を通じて前記対象電流が流れる際の、前記対象電流の流れに基づく前記制御電圧の変動が抑制されるように、前記キャンセル電流を前記制御電極に供給し又は前記制御電極から引き込み、これによって、前記対象電流の流れによる前記出力トランジスタの前記制御電極及び前記第２電極間の電位差変動を抑制する
ことを特徴とする請求項５に記載の負荷駆動装置。
【請求項７】
請求項１〜６の何れかに記載の負荷駆動装置を形成する半導体装置であって、
前記負荷駆動装置は集積回路を用いて形成される
ことを特徴とする半導体装置。
【請求項８】
請求項１〜６の何れかに記載の負荷駆動装置を備えるモータドライバ装置であって、
前記負荷駆動装置は、磁気ディスク装置の磁気ヘッドを磁気ディスクの半径方向に移動させるボイスコイルモータを前記負荷とするＶＣＭドライバであり、前記ボイスコールモータに対して前記負荷電流を供給する
ことを特徴とするモータドライバ装置。
【請求項９】
前記ＶＣＭドライバは、前記負荷電流と、前記ボイスコイルモータの両端における電圧とに基づいて、前記ボイスコイルモータの逆起電力に応じた逆起電力信号を生成する逆起電力検出回路を備え、前記逆起電力信号に基づき決定された制御データに基づき前記負荷電流を制御する
ことを特徴とする請求項８に記載のモータドライバ装置。
【請求項１０】
前記磁気ディスク装置には、前記磁気ヘッドを前記磁気ディスクの外側の退避位置に保持するランプ部が設けられ、
前記ＶＣＭドライバは、前記磁気ヘッドを前記退避位置から前記磁気ディスク上に移動させるロード動作、又は、前記磁気ヘッドを前記磁気ディスク上から前記退避位置に移動させるアンロード動作において、前記逆起電力検出回路により前記逆起電力信号を生成し、前記逆起電力信号に応じた決定された前記制御データに基づき前記負荷電流を制御する
ことを特徴とする請求項９に記載のモータドライバ装置。
【請求項１１】
前記磁気ディスクを回転させるスピンドルモータを駆動するＳＰＭドライバを更に備え、
前記ボイスコイルモータを駆動するための前記電源電圧は前記スピンドルモータの駆動電圧として共用され、
前記ＳＰＭドライバは、前記電源電圧をスイッチングして得られるスイッチング電圧を前記スピンドルモータに供給することで前記スピンドルモータを駆動し、これによって、前記電源電圧変動は前記スイッチングの周波数の変動を含む
ことを特徴とする請求項８〜１０の何れかに記載のモータドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動装置、並びに、それに関わる半導体装置及びモータドライバ装置に関する。
【背景技術】
【０００２】
図１７に示す如く、或る種の負荷駆動装置では、電源電圧が加わる電源ライン９０１と負荷９０２との間に電界効果トランジスタ等にて構成された出力トランジスタ９０３が配置され、出力トランジスタ９０３の制御電極における電圧（例えば、ＭＯＳＦＥＴとして構成された出力トランジスタ９０３のゲート電圧）を制御することを通じて、負荷９０２への供給電流を制御する。
【０００３】
このような負荷駆動装置の例として、ハードディスク装置に設けられるＶＣＭドライバが挙げられる。ＶＣＭドライバは、磁気ヘッドの移動及び位置決めを行うためのボイスコイルモータを負荷とする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＷＯ２００９／１５０７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような負荷駆動装置において、他の回路動作等の影響により電源電圧が変動することがある。例えば、当該電源電圧を利用する他の回路での急峻な電流引き込みにより、電源電圧が安定化された一定電圧から一時的に変動することがある。このような電源電圧の変動があったとき、出力トランジスタ９０３における制御電極と電源ライン９０１に接続された電極との間の寄生容量９０４を通じて電流が流れる。この電流の流れは、制御電極での電圧を本来の電圧から低下又は増加させるように作用し、負荷駆動装置の動作にとって不必要なノイズとして機能する。このようなノイズは抑制された方が良いのは言うまでも無い。
【０００６】
本発明は、電源電圧の変動による影響の低減に寄与する負荷駆動装置、並びに、当該負荷駆動装置に関わる半導体装置及びモータドライバ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る負荷駆動装置は、電源電圧が加わる電源電圧ラインと負荷との間に直列に介在する出力トランジスタを有し、前記出力トランジスタの制御電極における制御電圧の制御を通じ、前記出力トランジスタを介して前記負荷に負荷電流を供給する負荷駆動装置において、前記電源電圧ラインでの電源電圧変動に基づく、前記電源電圧ラインと前記制御電極との間の容量成分を通じた対象電流の流れによる前記制御電圧の変動が抑制されるように、前記電源電圧変動に応じたキャンセル電流を前記制御電極に供給する又は前記制御電極から引き込むキャンセル回路を備えたことを特徴とする。
【０００８】
具体的には例えば、前記キャンセル回路は、前記出力トランジスタと前記電源電圧ラインとの間の接続ノードに接続された変動検知コンデンサを備え、前記電源電圧変動に基づき前記変動検知コンデンサに流れる変動検知電流に応じた電流を前記キャンセル電流として前記制御電極に供給する又は前記制御電極から引き込むと良い。
【０００９】
より具体的には例えば、前記キャンセル回路は、カレントミラー回路を更に備え、前記カレントミラー回路の入力側と前記電源電圧ラインとの間に前記変動検知コンデンサが挿入されて、前記カレントミラー回路の入力側には所定電流と前記変動検知電流との合成電流が流れ、前記カレントミラー回路の出力側は前記制御電極に接続され、前記変動検知電流が流れたときに、前記変動検知電流に応じた電流が前記キャンセル電流として、前記カレントミラー回路の出力側と前記制御電極との間に流れると良い。
【００１０】
更に具体的には例えば、前記所定電流としての第１所定電流と異なる第２所定電流が前記カレントミラー回路の出力側と前記制御電極に分配されるよう、前記カレントミラー回路の出力側は前記制御電極に接続され、前記電源電圧変動に基づく前記変動検知電流が流れていないとき、前記カレントミラー回路の入力側に前記第１所定電流が流れる一方で前記カレントミラー回路の出力側に前記第１所定電流に比例する電流として前記第２所定電流が流れ、前記電源電圧変動に基づき前記変動検知電流が流れたとき、前記カレントミラー回路の入力側に前記第１所定電流と前記変動検知電流との前記合成電流が流れることで、前記カレントミラー回路の出力側に流れる電流は前記第２所定電流から変動し、前記第２所定電流からの変動分が前記キャンセル電流として前記カレントミラー回路の出力側と前記制御電極との間に流れると良い。
【００１１】
また例えば、前記出力トランジスタは前記制御電極に加えて第１電極及び第２電極を有して、前記出力トランジスタの第１電極が前記電源電圧ラインに接続され、前記電源電圧ラインからの前記負荷電流は前記第１電極から前記第２電極を通じて前記負荷に供給されると良い。
【００１２】
この際例えば、前記キャンセル回路は、前記電源電圧変動に基づき前記出力トランジスタの前記制御電極及び前記第１電極間の容量成分を通じて前記対象電流が流れる際の、前記対象電流の流れに基づく前記制御電圧の変動が抑制されるように、前記キャンセル電流を前記制御電極に供給し又は前記制御電極から引き込み、これによって、前記対象電流の流れによる前記出力トランジスタの前記制御電極及び前記第２電極間の電位差変動を抑制すると良い。
【００１３】
本発明に係る半導体装置は、前記負荷駆動装置を形成する半導体装置であって、前記負荷駆動装置は集積回路を用いて形成されることを特徴とする。
【００１４】
本発明に係るモータドライバ装置は、前記負荷駆動装置を備えるモータドライバ装置であって、前記負荷駆動装置は、磁気ディスク装置の磁気ヘッドを磁気ディスクの半径方向に移動させるボイスコイルモータを前記負荷とするＶＣＭドライバであり、前記ボイスコールモータに対して前記負荷電流を供給することを特徴とする。
【００１５】
具体的には例えば、前記モータドライバ装置において、前記ＶＣＭドライバは、前記負荷電流と、前記ボイスコイルモータの両端における電圧とに基づいて、前記ボイスコイルモータの逆起電力に応じた逆起電力信号を生成する逆起電力検出回路を備え、前記逆起電力信号に基づき決定された制御データに基づき前記負荷電流を制御すると良い。
【００１６】
より具体的には例えば、前記モータドライバ装置に関し、前記磁気ディスク装置には、前記磁気ヘッドを前記磁気ディスクの外側の退避位置に保持するランプ部が設けられ、前記ＶＣＭドライバは、前記磁気ヘッドを前記退避位置から前記磁気ディスク上に移動させるロード動作、又は、前記磁気ヘッドを前記磁気ディスク上から前記退避位置に移動させるアンロード動作において、前記逆起電力検出回路により前記逆起電力信号を生成し、前記逆起電力信号に応じた決定された前記制御データに基づき前記負荷電流を制御すると良い。
【００１７】
また例えば、前記モータドライバ装置において、前記磁気ディスクを回転させるスピンドルモータを駆動するＳＰＭドライバが更に備えられ、前記ボイスコイルモータを駆動するための前記電源電圧は前記スピンドルモータの駆動電圧として共用され、前記ＳＰＭドライバは、前記電源電圧をスイッチングして得られるスイッチング電圧を前記スピンドルモータに供給することで前記スピンドルモータを駆動し、これによって、前記電源電圧変動は前記スイッチングの周波数の変動を含んでいても良い。
【発明の効果】
【００１８】
本発明によれば、電源電圧の変動による影響の低減に寄与する負荷駆動装置、並びに、当該負荷駆動装置に関わる半導体装置及びモータドライバ装置を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るハードディスク装置の機構に関わる概略構成図である。
【図２】本発明の実施形態に係るハードディスク装置の電気的な概略ブロック図、及び、ハードディスク装置に搭載されるドライバＩＣの外観斜視図である。
【図３】本発明の実施形態に係り、リニア駆動方式によりＶＣＭ（ボイスコイルモータ）を駆動するための回路構成図である。
【図４】ＶＣＭの等価回路図である。
【図５】本発明の実施形態に係る逆起電力検出回路の構成図である。
【図６】本発明の実施形態に係り、ＶＣＭドライバに設けられる第１出力段回路の構成図である。
【図７】本発明の実施形態に係り、ＶＣＭドライバに設けられる第２出力段回路の構成図である。
【図８】本発明の実施形態に係り、ＳＰＭ（スピンドルモータ）とＳＰＭドライバに関する概略的な構成図である。
【図９】本発明の実施形態に係り、キャンセル回路が機能していないときの第１出力段回路の動作を説明するための図である。
【図１０】本発明の実施形態に係り、キャンセル回路が有効に機能しているときの第１出力段回路の動作を説明するための図である。
【図１１】本発明の第１実施例に係り、キャンセル回路の内部回路図を含む、第１出力段回路の構成図である。
【図１２】本発明の第１実施例に係り、第１シミュレーションの結果を示す図である。
【図１３】本発明の第１実施例に係り、第２シミュレーションの結果を示す図である。
【図１４】本発明の第２実施例に係るキャンセル回路の構成図である。
【図１５】本発明の第３実施例に係り、磁気ディスク及びランプ部の関係を示す、それらの概略側面図である。
【図１６】本発明の第３実施例に係り、ヘッドのロード動作及びアンロード動作を示す図である。
【図１７】従来の負荷駆動装置の要部を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
【００２１】
図１は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置（以下ＨＤＤ装置と称する）１００の機構に関わる概略構成図である。図２（ａ）は、ＨＤＤ装置１００の電気的な概略ブロック図である。
【００２２】
ＨＤＤ装置１００は、記録媒体としての磁気ディスク１１０と、磁気ディスク１１０に対して情報の書き込み及び読み込みを行う磁気ヘッドであるヘッド１１１と、ヘッド１１１を磁気ディスク１１０の半径方向に対して移動自在に支持するアーム１１２と、磁気ディスク１１０を支持及び回転させるスピンドルモータ１１３（以下ＳＰＭ１１３と称する）と、アーム１１２を回転駆動及び位置決めすることでヘッド１１１を磁気ディスク１１０の半径方向に対して移動させ且つ位置決めするボイスコイルモータ１１４（以下ＶＣＭ１１４と称する）と、ヘッド１１１が磁気ディスク１１０の外周の外側に移動した際、ヘッド１１１を磁気ディスク１１０から離間した所定の退避位置に保持するランプ部１１５と、を備える。磁気ディスク１１０、ヘッド１１１、アーム１１２、ＳＰＭ１１３、ＶＣＭ１１４及びランプ部１１５は、ＨＤＤ装置１００の筐体内に収められる。尚、磁気ディスク１１０の半径方向における移動とは、円盤形状を有する磁気ディスク１１０の外周と中心とを結ぶ方向における移動を意味するが、磁気ディスク１１０の半径方向における移動が、磁気ディスク１１０の外周と中心とを結ぶ方向における移動の成分に加えて、他の方向（例えば磁気ディスクの外周の接線方向）における移動の成分を含むこともある。
【００２３】
ＨＤＤ装置１００には、電気的な構成部品として、ドライバＩＣ１０、信号処理回路１２０、ＭＰＵ（micro-processing unit）１３０及び電源回路１４０が設けられている。電源回路１４０は、ドライバＩＣ１０及び信号処理回路１２０、ＭＰＵ１３０を駆動するための電源電圧を、それらに供給する。
【００２４】
信号処理回路１２０は、磁気ディスク１１０への情報の書き込み時には、当該情報を書き込むための記録信号をヘッド１１１に出力し、磁気ディスク１１０から情報を読み出す時には、磁気ディスク１１０から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をＭＰＵ１３０に送る。ＭＰＵ１３０は、信号処理回路１２０の制御を通じてヘッド１１１による情報の書き込み動作及び読み込み動作を制御する。
【００２５】
ドライバＩＣ１０は、図２（ｂ）に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（モータドライバ装置）である。尚、図２（ｂ）に示されるドライバＩＣ１０のピン数（外部端子の数）は例示に過ぎない。ドライバＩＣ１０には、ＳＰＭ１１３を駆動するためのＳＰＭドライバ１１及びＶＣＭ１１４を駆動するためのＶＣＭドライバ１２が設けられる他、ＭＰＵ１３０及びドライバＩＣ１０間の双方向通信を可能とするためのＩＦ回路（インターフェース回路）１３や、ＩＦ回路１３にてＭＰＵ１３０から受けた制御データに基づきＳＰＭドライバ１１及びＶＣＭドライバ１２の動作を制御する制御回路１４などが設けられる。
【００２６】
ＭＰＵ１３０は、ドライバＩＣ１０のＳＰＭドライバ１１を制御することによりＳＰＭ１１３の駆動制御を通じて磁気ディスク１１０の回転制御を行い、ドライバＩＣ１０のＶＣＭドライバ１２を制御することによりＶＣＭ１１４の駆動制御を通じてヘッド１１１の移動制御及び位置決めを行う。磁気ディスク１１０の各箇所には磁気ディスク１１０上の各々の位置を示す位置情報が記録されており、磁気ディスク１１０上にヘッド１１１が位置しているとき、この位置情報はヘッド１１１により読み取られて、信号処理回路１２０を通じてＭＰＵ１３０に伝達される。ＭＰＵ１３０は当該位置情報に基づいてＶＣＭドライバ１２を制御でき、この制御を通じてＶＣＭドライバ１２がＶＣＭ１１４に必要な駆動電流を供給することでヘッド１１１の移動及び位置決めが実現される。尚、ヘッド１１１が磁気ディスク１１０上に位置しているとは、ヘッド１１１が微小な空間を隔てて磁気ディスク１１０の上方に位置していることを意味する。
【００２７】
ＶＣＭドライバ１２は、パルス幅変調された電圧をＶＣＭ１１４の駆動電圧として供給することで間欠的にＶＣＭ１１４に電力を供給するＰＷＭ駆動方式、又は、パルス幅変調されていない連続的な電圧をＶＣＭ１１４の駆動電圧として供給することでＶＣＭ１１４に常時電力を供給するリニア駆動方式にて、動作することができる。ＶＣＭドライバ１２に、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路を設けておいて良く、この場合、それらの回路を切り替えて使用することでＰＷＭ駆動方式及びリニア駆動方式の何れかでＶＣＭ１１４が駆動される。尚、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
【００２８】
図３を参照し、リニア駆動方式によりＶＣＭ１１４を駆動するための回路構成を説明する。ドライバＩＣ１０に設けられる外部端子には、図３に示される端子ＶＴ１、ＶＴ２、ＡＯＵＴ、ＢＯＵＴ、ＫＳＮＳ、ＩＳＮＳ、ＥＩＮ及びＥＯＵＴが含まれ、後述の図５に示される端子ＡＤＣＦＩＬＴも含まれる。ドライバＩＣ１０には、出力段回路２０、増幅回路３１、ＤＡＣ３２、演算増幅器３３、アイソレーションＦＥＴ（field-effect transistor）３４、アイソレーションＦＥＴドライバ３５、逆起電力検出回路４０、抵抗Ｒｉ及びＲｆが、半導体集積回路の形態で設けられ、この内、出力段回路２０、増幅回路３１、ＤＡＣ３２、演算増幅器３３、逆起電力検出回路４０、抵抗Ｒｉ及びＲｆは、ＶＣＭドライバ１２の構成要素に含まれる。この他にも、ＶＣＭドライバ１２及びドライバＩＣ１０には様々な回路素子が設けられているが、図３には、本実施形態の動作の説明に必要な要部のみが抜粋して図示されている。
【００２９】
電源回路１４０（図２参照）から所定の正の直流電圧値を有する電源電圧ＶＤＤが端子ＶＴ１に供給される。アイソレーションＦＥＴ３４は、端子ＶＴ１及びＶＴ２間に直列に介在するＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であり、アイソレーションＦＥＴ３４がオンのときにのみ、端子ＶＴ１における電源電圧ＶＤＤがＦＥＴ３４を通じて端子ＶＴ２に加わる。端子ＶＴ２に加わる電圧を電源電圧ＶＰＷＲと称する。アイソレーションＦＥＴドライバ３５は、直流の電源電圧ＶＣＰにて駆動し、制御回路１４（図２）の制御の下で、アイソレーションＦＥＴ３４のオン、オフを制御する。ＦＥＴ３４がオフとされる状態もあるが、以下では、ＦＥＴ３４が常にオンであると仮定する。そうすると、ＦＥＴ３４のオン抵抗を無視すれば、電源電圧ＶＤＤと電源電圧ＶＰＷＲは互いに同じ電圧値を有する。数値例に過ぎないが、ここでは、電源電圧ＶＰＷＲが１２Ｖであるとし、電源電圧ＶＣＰは電源電圧ＶＰＷＲよりも高く１７Ｖであるとする。電源電圧ＶＣＰは、電源電圧ＶＤＤに基づきチャージポンプ回路等を利用してドライバＩＣ１０にて生成される。
【００３０】
端子ＶＴ１及びグランド間には、端子ＶＴ１への印加直流電圧を安定化させるためのコンデンサＣＶＤＤが接続され、端子ＶＴ２及びグランド間には、端子ＶＴ２への印加直流電圧を安定化させるためのコンデンサＣＶＰＷＲが接続される。グランドとは、０Ｖ（ゼロボルト）の基準電位を有する基準電位点を指す。尚、本実施形態において、電位はグランドを基準とする電位を指し、特に基準を示さずに記載される電圧は、グランドとの電位差を指す。グランドをグランドラインと読み替えても良い。本実施形態において、ラインとは、導線にて構成された配線又は所定パターン形状の導体を意味する。
【００３１】
ＶＣＭ１１４は、２つの永久磁石と該２つの永久磁石により形成される磁界中に配置されたコイルとで構成される。ＬＶＣＭはＶＣＭ１１４を構成するコイルを表す。ＩＯＵＴは、ＶＣＭ１１４に供給される電流であるＶＣＭ１１４の駆動電流を表す。当然であるが、ＶＣＭ１１４への電流供給はコイルＬＶＣＭへの電流供給を意味する。端子ＡＯＵＴ及びＢＯＵＴ間にセンス抵抗ＲＳ及びコイルＬＶＣＭの直列回路が接続される。より具体的には、端子ＡＯＵＴにセンス抵抗ＲＳの一端が接続される一方で端子ＢＯＵＴにコイルＬＶＣＭの一端が接続され、センス抵抗ＲＳ及びコイルＬＶＣＭの他端同士が共通接続される。尚、ＶＣＭ１１４は、等価的には、図４に示す如く、抵抗成分とインダクタンス成分の直列回路であると考えることができる。
【００３２】
駆動電流ＩＯＵＴは、センス抵抗ＲＳ及びコイルＬＶＣＭの直列回路を経由して端子ＡＯＵＴ及びＢＯＵＴ間に流れる。ここでは、端子ＡＯＵＴから端子ＢＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が正であるとし、端子ＢＯＵＴから端子ＡＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が負であるとする。正の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することでヘッド１１１は磁気ディスク１１０の外周側から磁気ディスク１１０の中心に向けて移動し、負の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することでヘッド１１１は磁気ディスク１１０の中心から磁気ディスク１１０の外周側に向けて移動する。
【００３３】
センス抵抗ＲＳの一端と端子ＡＯＵＴとの接続ノード（接続点）は端子ＫＳＮＳに接続され、センス抵抗ＲＳの他端（即ち、センス抵抗ＲＳとコイルＬＶＣＭの接続ノード）は端子ＩＳＮＳに接続される。尚、ここでは、センス抵抗ＲＳがドライバＩＣ１０の外部に設けられた外付け抵抗であることを想定しているが、センス抵抗ＲＳをドライバＩＣ１０の内部に形成しておいても良い。この場合、センス抵抗ＲＳの電圧降下の信号を伝達する配線をドライバＩＣ１０内に設けておくことができる。
【００３４】
演算増幅器を含んで構成される増幅回路３１は、端子ＩＳＮＳ及びＫＳＮＳ間の電圧、即ち、端子ＩＳＮＳにおける電位と端子ＫＳＮＳにおける電位との差である差電圧（差分信号）を増幅し、増幅された差電圧を検出電圧ＶＳＮＳとして出力する。検出電圧ＶＳＮＳは、駆動電流ＩＯＵＴの大きさ及び向きを示す電圧値を有する。
【００３５】
ＤＡＣ３２は、駆動電流ＩＯＵＴの大きさ及び向きを指定するデジタル信号ＶＤＡＣ［１４：０］をアナログの制御電圧ＶＣＮＴに変換して出力するデジタル／アナログ変換器である。ここではデジタル信号ＶＤＡＣ［１４：０］のビット数は１５であるが、当該ビット数は１５以外でも良い。ＭＰＵ１３０は、ＶＣＭ１１４のトルクを指定するＶＣＭ制御データをドライバＩＣ１０に供給することができ、ＶＣＭ制御データに基づきドライバＩＣ１０内でデジタル信号ＤＡＣ［１４：０］が生成される。ＶＣＭ制御データにより駆動電流ＩＯＵＴの大きさ及び向きを指定するデジタル信号ＶＤＡＣ［１４：０］が定まるため、ＶＣＭ制御データを電流指令と考えることもできる。ＶＣＭドライバ１２は、ＭＰＵ１３０からの電流指令に従った駆動電流ＩＯＵＴをＶＣＭ１１４に供給することとなる。尚、ドライバＩＣ１０には、ＭＰＵ１３０からのＶＣＭ制御データを受信するための通信用外部端子（不図示）が設けられ、通信用外部端子を介してＶＣＭ制御データがＩＦ回路１３に入力される。
【００３６】
ヘッド１１１が磁気ディスク１１０上に位置しているとき、ＭＰＵ１３０は、ヘッド１１１から読み出された位置情報に基づきＶＣＭ制御データを作成することができる。ヘッド１１１が磁気ディスク１１０の外周の外側に位置している場合など、ヘッド１１１にて位置情報が読み出されていない状態においては、ＭＰＵ１３０は、位置情報に頼らずにＶＣＭ制御データを作成することができる。例えば、ヘッド１１１を退避位置から磁気ディスク１１０上に移動させる場合には所定の正の駆動電流ＩＯＵＴの供給を指示するＶＣＭ制御データを作成すれば良い。
【００３７】
増幅回路３１から出力される検出電圧ＶＳＮＳが加わるラインは抵抗Ｒｆを介して演算増幅器３３の反転入力端子に接続され、ＤＡＣ３２から出力される制御電圧ＶＣＮＴが加わるラインは抵抗Ｒｉを介して演算増幅器３３の反転入力端子に接続される。演算増幅器３３の非反転入力端子には、ドライバＩＣ１０内で生成された直流電圧である所定の基準電圧ＶＣＭＲＥＦが印加される。検出電圧ＶＳＮＳ及び制御電圧ＶＣＮＴに基づく、演算増幅器３３の反転入力端子に入力される電圧を、電圧ＶＥＩＮと称する。
【００３８】
演算増幅器３３は、電圧ＶＥＩＮと基準電圧ＶＣＭＲＥＦとの誤差を増幅し、増幅された誤差を、自身の出力端子から誤差電圧ＶＥＯＵＴとして出力する誤差増幅器として機能する。ここでは、演算増幅器３３とコンデンサＣｃ及びＣｆと抵抗Ｒｃとで積分器が構成されているものとする。具体的には、誤差増幅器３３の反転入力端子、出力端子は、夫々、端子ＥＩＮ、ＥＯＵＴに接続され、且つ、コンデンサＣｆが端子ＥＩＮ及びＥＯＵＴ間に接続されていると共に、位相補償用のコンデンサＣｃ及び抵抗Ｒｃの直列回路も端子ＥＩＮ及びＥＯＵＴ間に接続されている。ここでは、コンデンサＣｃ及びＣｆ並びに抵抗ＲｃがドライバＩＣ１０の外付け部品として設けられていることを想定しているが、コンデンサＣｃ及びＣｆ並びに抵抗Ｒｃの全部又は一部はドライバＩＣ１０に内蔵されるものであっても良い。
【００３９】
出力段回路２０は、端子ＡＯＵＴに接続される第１出力段回路２１及び端子ＢＯＵＴに接続される第２出力段回路２２から成り、制御電圧ＶＣＮＴに応じた駆動電流ＩＯＵＴ（即ちＶＣＭ制御データにて指定された大きさ及び向きの駆動電流ＩＯＵＴ）がＶＣＭ１１４に供給されるよう、誤差電圧ＶＥＯＵＴに基づく駆動電圧を端子ＡＯＵＴ及びＢＯＵＴ間に印加する。
【００４０】
例えば、出力段回路２１及び２２の夫々は電源電圧ＶＰＷＲが加わるラインとグランドとの間に設けられるハーフブリッジ回路から成り、出力段回路２１のハーフブリッジ回路と出力段回路２２のハーフブリッジ回路にてＶＣＭ１１４に対するフルブリッジ回路を構成する。そして、出力段回路２１及び２２の夫々にて誤差電圧ＶＥＯＵＴを所定の直流の対比用電圧（ここでは、電源電圧ＶＰＷＲの半分の電圧にて安定化された直流電圧ＨＦ＿ＶＰＷＲ）と比較し、誤差電圧ＶＥＯＵＴが対比用電圧よりも高いときには、誤差電圧ＶＥＯＵＴと対比用電圧との差に応じた正の駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるように、且つ、誤差電圧ＶＥＯＵＴが対比用電圧よりも低いときには、誤差電圧ＶＥＯＵＴと対比用電圧との差に応じた負の駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるように、各ハーフブリッジ回路の各トランジスタの状態を制御する。これにより、ＶＣＭ１１４に流れる駆動電流ＩＯＵＴを制御電圧ＶＣＮＴに応じた電流（従ってＶＣＭ制御データにて指定される電流）にすることができる。出力段回路２０の詳細回路については後述される。
【００４１】
逆起電力検出回路４０は、負荷電流としてＶＣＭ１１４に供給される駆動電流ＩＯＵＴと、ＶＣＭ１１４の両端における電圧と、に基づいて、ＶＣＭ１１４にて生じる逆起電力を検出し、逆起電力の検出結果を表す逆起電力信号を生成及び出力する。具体的には、逆起電力検出回路４０は、端子ＢＯＵＴ、ＫＳＮＳ及びＩＳＮＳに接続され、駆動電流ＩＯＵＴを表す端子ＫＳＮＳ及びＩＳＮＳ間の電圧（即ち端子ＫＳＮＳ及びＩＳＮＳ間の電位差）と、ＶＣＭ１１４の一端（換言すればコイルＬＶＣＭの一端）での電圧に相当する端子ＢＯＵＴの電圧と、ＶＣＭ１１４の他端（換言すればコイルＬＶＣＭの他端）での電圧に相当する端子ＩＳＮＳの電圧とに基づいて、ＶＣＭ１１４の逆起電力を検出する。
【００４２】
ＶＣＭ（ボイスコイルモータ）の供給電流とＶＣＭの両端における電圧とに基づきＶＣＭの逆起電力を検出する公知の任意の回路（上記特許文献１に示された回路を含む）を、逆起電力検出回路４０として採用できるが、図５に、逆起電力検出回路４０の内部構成例を示す。
【００４３】
図５の逆起電力検出回路４０は、演算増幅器４１及び４２、ＡＤＣ４３並びに抵抗Ｒ１〜Ｒ８を含んで構成される。抵抗Ｒ１〜Ｒ８の内、抵抗Ｒ２、Ｒ３、Ｒ６及びＲ７は、デジタルポテンショメータ等による可変抵抗として構成されている。可変抵抗Ｒ６及びＲ７の各抵抗値は可変抵抗Ｒ３の抵抗値の２倍とされる。逆起電力の正確なる検出を担保すべく、可変抵抗Ｒ２、Ｒ３、Ｒ６及びＲ７の抵抗値は、ドライバＩＣ１０単体の製造時における校正処理又はドライバＩＣ１０がＨＤＤ装置１００に組み込まれた状態で実行される校正処理の中で最適化される。
【００４４】
図５の逆起電力検出回路４０における各端子及び各素子の接続関係を説明する。演算増幅器４１において、反転入力端子は抵抗Ｒ１を介して端子ＫＳＮＳに接続されていると共に抵抗Ｒ２を介して自身の出力端子に接続され、非反転入力端子は端子ＩＳＮＳに直接接続されている。このため、演算増幅器４１と抵抗Ｒ１及びＲ２とで、センス抵抗ＲＳの電圧降下を増幅する増幅回路が形成されることになる。
【００４５】
また、演算増幅器４１の出力端子は抵抗Ｒ３を介して演算増幅器４２の非反転入力端子に接続され、演算増幅器４２の非反転入力端子には抵抗Ｒ４を介して基準電圧ＶＣＭＲＥＦが印加される。つまり、演算増幅器４１の出力電圧と基準電圧ＶＣＭＲＥＦとの差を抵抗Ｒ３及びＲ４にて分圧したものが、演算増幅器４２の非反転入力端子に加わる。一方、演算増幅器４２の反転入力端子は、抵抗Ｒ６を介して端子ＩＳＮＳに接続され、且つ、抵抗Ｒ７を介して端子ＢＯＵＴに接続され、且つ、抵抗Ｒ５を介して演算増幅器４２の出力端子に接続される。公知技術に属するため詳細な説明は割愛するが、上述の如く逆起電力検出回路４０を構成することで、演算増幅器４２の出力端子における電圧Ｖ４２は、ＶＣＭ１１４の逆起電力を表す電圧値を有することになる。つまり、図５の逆起電力検出回路４０にてＶＣＭ１１４の逆起電力が検出されることになる。
【００４６】
演算増幅器４２の出力端子は抵抗Ｒ８を介して端子ＡＤＣＦＩＬＴに接続され、端子ＡＤＣＦＩＬＴとグランドとの間にはコンデンサＣａｆが接続される。コンデンサＣａｆはドライバＩＣ１０の外付け部品となっているが、コンデンサＣａｆをドライバＩＣ１０内に形成する変形も可能である。抵抗Ｒ８及びコンデンサＣａｆにて電圧Ｖ４２に対するローパスフィルタが形成され、電圧Ｖ４２における高周波成分が低減された電圧ＶＡＤＣＦＩＬＴが端子ＡＤＣＦＩＬＴに加わる。ＡＤＣ４３は、アナログの電圧ＶＡＤＣＦＩＬＴをデジタル信号ＶＡＤＣ［９：０］に変換するアナログ／デジタル変換器である。ここでは信号ＶＡＤＣ［９：０］のビット数は１０であるが、当該ビット数は１０以外でも良い。
【００４７】
デジタル信号ＶＡＤＣ［９：０］は、ＶＣＭ１１４の逆起電力の検出値を表す信号（逆起電力信号）として、ＩＦ回路１３を介してＭＰＵ１３０に伝達される。ＭＰＵ１３０は、デジタル信号ＶＡＤＣ［９：０］にて示されるＶＣＭ１１４の逆起電力の検出値に基づき、ドライバＩＣ１０に供給すべき上記ＶＣＭ制御データを決定する。これにより例えば、ＶＣＭ１１４を用いてヘッド１１１を所望の速度で移動させる速度制御やＶＣＭ１１４に所望のトルクを発生させるトルク制御を高精度に実現することが可能となる。Ｖ４２、ＶＡＤＣＦＩＬＴ及びＶＡＤＣ［９：０］は上記の逆起電力信号に属すると言える。
【００４８】
図６及び図７に、第１出力段回路２１及び第２出力段回路２２の回路構成を示す。第１出力段回路２１の回路構成及び動作と第２出力段回路２２の回路構成及び動作は互いに同じであるので、以下では、出力段回路２１に注目して出力段回路の回路構成及び動作の説明を行い、出力段回路２２に注目したそれらの説明を省略する（後述の各実施例でも同様）。但し、必要のあるときには、出力段回路２１と出力段回路２２の区別を示した上で、出力段回路２２に関する説明を付加する。
【００４９】
第１出力段回路２１は、ハイサイドトランジスタとしてのパワートランジスタＴｒＨ及びローサイドトランジスタとしてのパワートランジスタＴｒＬと、ドライバ５１及び６１と、トランジスタ５２〜５５及び６２〜６５と、キャンセル回路ＣＮＣと、を備える。パワートランジスタＴｒＨ及びＴｒＬは電圧制御型のトランジスタである。ここでは、パワートランジスタＴｒＨ及びＴｒＬと、トランジスタ５４、５５、６４及び６５は、Ｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。トランジスタ５２、５３、６２及び６３は、Ｐチャネル型のＭＯＳＦＥＴとして構成されている。第２出力段回路２２にも上記各種の回路素子が設けられることになるが、以下に述べるパワートランジスタＴｒＨ及びＴｒＬ、ドライバ５１及び６１、トランジスタ５２〜５５及び６２〜６５及びキャンセル回路ＣＮＣは、特に記述無き限り、第１出力段回路２１に設けられたものを指す（後述の各実施例でも同様）。
【００５０】
電源電圧ＶＰＷＲが加わるラインを電源ラインＬＮ＿ＶＰＷＲと称する。パワートランジスタＴｒＨ及びＴｒＬの直列回路にて構成されるハーフブリッジ回路が、パワートランジスタＴｒＨを高電位側にして電源ラインＬＮ＿ＶＰＷＲ及びグランド間に接続される。より具体的には、パワートランジスタＴｒＨのドレインは電源ラインＬＮ＿ＶＰＷＲに接続され、パワートランジスタＴｒＬのソースはグランドに接続され、パワートランジスタＴｒＨのソースとパワートランジスタＴｒＬのドレインはＶＣＭ接続端子に共通接続される。第１出力段回路２１にとってのＶＣＭ接続端子は端子ＡＯＵＴである。第２出力段回路２２にとってのＶＣＭ接続端子は端子ＢＯＵＴである（図７参照）。
【００５１】
トランジスタ５２及び５３のソースには電源電圧ＶＣＰが印加される。トランジスタ５２及び５３のゲートとトランジスタ５２のドレインはドライバ５１の第１出力端子に共通接続される。トランジスタ５４及び５５のゲートとトランジスタ５４のドレインはドライバ５１の第２出力端子に共通接続される。トランジスタ５４及び５５のソースはＶＣＭ接続端子に共通接続される。トランジスタ５３及び５５の各ドレインはパワートランジスタＴｒＨのゲートに接続される。トランジスタ５３及び５５の各ドレインとパワートランジスタＴｒＨのゲートとを接続するラインをゲートライン５６と称する。
【００５２】
電源電圧ＶＣＰが印加されるラインからトランジスタ５２のソース及びドレインを経由してドライバ５１の第１出力端子に流れ込む電流をＩ５２にて表す。ドライバ５１の第２出力端子からトランジスタ５４のドレインに流れる電流をＩ５４にて表す。トランジスタ５２及び５３にてトランジスタ５２を電流入力側とするカレントミラー回路が形成され、トランジスタ５３には電流Ｉ５２に比例する電流が流れる。トランジスタ５４及び５５にてトランジスタ５４を電流入力側とするカレントミラー回路が形成され、トランジスタ５５には電流Ｉ５４に比例する電流が流れる。
【００５３】
トランジスタ６２及び６３のソースには電源電圧ＶＣＰが印加される。トランジスタ６２及び６３のゲートとトランジスタ６２のドレインはドライバ６１の第１出力端子に共通接続される。トランジスタ６４及び６５のゲートとトランジスタ６４のドレインはドライバ６１の第２出力端子に共通接続される。トランジスタ６４及び６５の各ソースはグランドに接続される。トランジスタ６３及び６５の各ドレインはパワートランジスタＴｒＬのゲートに接続される。
【００５４】
電源電圧ＶＣＰが印加されるラインからトランジスタ６２のソース及びドレインを経由してドライバ６１の第１出力端子に流れ込む電流をＩ６２にて表す。ドライバ６１の第２出力端子からトランジスタ６４のドレインに流れる電流をＩ６４にて表す。トランジスタ６２及び６３にてトランジスタ６２を電流入力側とするカレントミラー回路が形成され、トランジスタ６３には電流Ｉ６２に比例する電流が流れる。トランジスタ６４及び６５にてトランジスタ６４を電流入力側とするカレントミラー回路が形成され、トランジスタ６５には電流Ｉ６４に比例する電流が流れる。
【００５５】
ドライバ５１は、電流Ｉ５２の引き込みと電流Ｉ５４の吐き出しを行うドライバであり、ドライバ６１は、電流Ｉ６２の引き込みと電流Ｉ６４の吐き出しを行うドライバである。第１出力段回路２１に供給される誤差電圧ＶＥＯＵＴ及び対比用電圧（ここでは直流電圧ＨＦ＿ＶＰＷＲ）に基づいて、ドライバ５１は電流Ｉ５２及びＩ５４の大きさを制御し、ドライバ６１は電流Ｉ６２及びＩ６４の大きさを制御する。この際、出力段回路２１内のパワートランジスタＴｒＨ及びＴｒＬが同時にオンとなることが無いように、電流Ｉ５２、Ｉ５４、Ｉ６２及びＩ６４が制御される。
【００５６】
キャンセル回路ＣＮＣはパワートランジスタＴｒＨのドレイン（従って電源ラインＬＮ＿ＶＰＷＲ）と、ゲートライン５６との間に接続されるが、その内部構成及び動作については後述するものとする。
【００５７】
任意のＦＥＴ（電界効果トランジスタ）をスイッチング素子として用いる場合、ＦＥＴはオフ又はオンの状態をとる。即ち、ＦＥＴについて、ゲート−ソース間電圧が所定のゲート閾値電圧（ゲートカットオフ電圧）未満であるとき、ＦＥＴはオフとなり、ゲート−ソース間電圧が所定のゲート閾値電圧よりも十分に高いとき、ＦＥＴはオンとなる。ＦＥＴをスイッチング素子として捉えたとき、ＦＥＴがオフとなる領域、状態は一般に遮断領域、遮断状態と称され、ＦＥＴがオンとなる領域、状態は一般に飽和領域、飽和状態と称される。尚、任意のＦＥＴについて、ゲート−ソース間電圧とは、当該ＦＥＴのソースの電位から見た当該ＦＥＴのゲートの電位を指す。
【００５８】
リニア駆動方式では、パワートランジスタについて、遮断領域と飽和領域の間の領域である線形領域（能動領域）、換言すれば、遮断状態と飽和状態の間の状態である線形状態（能動状態）も利用される。即ち例えば、ＶＣＭ１１４に正の駆動電流ＩＯＵＴを供給する際には、第１出力段回路２１のパワートランジスタＴｒＬをオフとし且つ第２出力段回路２２のパワートランジスタＴｒＨ、ＴｒＬを夫々オフ、オンとした状態で、第１出力段回路２１のパワートランジスタＴｒＨが線形領域で動作するように、第１出力段回路２１のパワートランジスタＴｒＨのゲート−ソース間電圧を制御することができる（但し、この際、第２出力段回路２２のパワートランジスタＴｒＬを線形領域で動作させても良い）。パワートランジスタＴｒＨのゲート−ソース間電圧を特に記号ＶＧＳにて参照する。周知の如く、線形領域においてゲート−ソース間電圧ＶＧＳを高めるほど、パワートランジスタＴｒＨのドレイン−ソース間抵抗が低くなる。
【００５９】
電流Ｉ５２及びＩ５４の制御を通じたパワートランジスタＴｒＨの状態制御方法を説明する。以下では説明の具体化のため、トランジスタ５２及び５３のドレイン電流の大きさが互いに同じであると共にトランジスタ５４及び５５のドレイン電流の大きさが互いに同じであり、平衡状態では、Ｉ５２＝Ｉ５４となる、従ってトランジスタ５３及び５５のドレイン電流が互いに一致するものする。パワートランジスタＴｒＨについて、平衡状態とは、電流Ｉ５２及びＩ５４の制御を通じてパワートランジスタＴｒＨのゲート電位を変化させない状態を指し、平衡状態では、トランジスタ５３及び５５に共通の電流が流れるのみでトランジスタ５３又は５５とゲートライン５６とを経由する電路に電流は流れない。
【００６０】
平衡状態を起点として、ゲート−ソース間電圧ＶＧＳを高める際には、ドライバ５１は電流Ｉ５２を増加させる一方で電流Ｉ５４を減少させる。そうすると、トランジスタ５３のドレイン電流が増加する一方でトランジスタ５５のドレイン電流が減少し、トランジスタ５３のドレイン電流の増加分とトランジスタ５５のドレイン電流の減少分の和に相当する電流が、トランジスタ５３を経由してゲートライン５６に流れ込む。結果、ゲートライン５６に流れ込む電流の大きさに応じた速さで、パワートランジスタＴｒＨのゲート電位が増加してゆき、これに伴ってゲート−ソース間電圧ＶＧＳが増大してゆく。
【００６１】
逆に平衡状態を起点として、ゲート−ソース間電圧ＶＧＳを低下させる際には、ドライバ５１は電流Ｉ５２を減少させる一方で電流Ｉ５４を増大させる。そうすると、トランジスタ５３のドレイン電流が減少する一方でトランジスタ５５のドレイン電流が増大し、トランジスタ５３のドレイン電流の減少分とトランジスタ５５のドレイン電流の増大分の和に相当する電流が、ゲートライン５６からトランジスタ５５に向けて流れる。結果、ゲートライン５６からトランジスタ５５への電流の大きさに応じた速さで、パワートランジスタＴｒＨのゲート電位が減少してゆき、これに伴ってゲート−ソース間電圧ＶＧＳが低下してゆく。
【００６２】
電流Ｉ６２及びＩ６４の制御を通じたパワートランジスタＴｒＬの状態制御方法は、電流Ｉ５２及びＩ５４の制御を通じたパワートランジスタＴｒＨの状態制御方法と同様である。
【００６３】
ところで、ここまでは特に意識しなかったが、ＶＣＭ１１４の駆動電圧とＳＰＭ１１３の駆動電圧は共通の電源電圧ＶＰＷＲとなっている。そして、ＳＰＭドライバ１１は、電源電圧ＶＰＷＲをスイッチングして得られるスイッチング電圧をＳＰＭ１１３に供給することでＳＰＭ１１３を駆動する。スイッチングは、通常、パルス幅変調により実現される。即ち、ＳＰＭドライバ１１は、電源電圧ＶＰＷＲに基づきＳＰＭ１１３をＰＷＭ（pulse width modulation）駆動して良い。
【００６４】
図８を参照し、より具体的には例えば、ＳＰＭ１１３は、スター結線されたＵ相のコイル１１３ｕ、Ｖ相のコイル１１３ｖ及びＷ相のコイル１１３ｗから成る三相直流モータである一方で、ＳＰＭドライバ１１は、コイル１１３ｕの一端に接続されたハーフブリッジ回路１１ａｕと、コイル１１３ｖの一端に接続されたハーフブリッジ回路１１ａｖと、コイル１１３ｗの一端に接続されたハーフブリッジ回路１１ａｗと、各ハーフブリッジ回路の各トランジスタをオン、オフするためのドライブ回路１１ｂと、ドライブ回路１１ｂの動作を制御する制御回路１１ｃを備える。コイル１１３ｕ、１１３ｖ及び１１３ｗの他端同士は中性点１１３ｎにて共通接続されている。
【００６５】
ハーフブリッジ回路１１ａｕ、１１ａｖ及び１１ａｗの夫々は、電源電圧ＶＰＷＲが加わるライン（即ち電源ラインＬＮ＿ＶＰＷＲ）とグランドとの間に直列に接続されたハイサイドトランジスタ及びローサイドトランジスタから成る。ＳＰＭドライバ１１の各ハーフブリッジ回路において、ハイサイドトランジスタ及びローサイドトランジスタ間の接続点が、対応するコイルの一端に接続される。
【００６６】
公知技術に属するため詳細な説明は割愛するが、制御回路１１ｃは、例えば、コイル１１３ｕの一端とハーフブリッジ回路１１ａｕとの接続点の電位、コイル１１３ｖの一端とハーフブリッジ回路１１ａｖとの接続点の電位、コイル１１３ｗの一端とハーフブリッジ回路１１ａｗとの接続点の電位、及び、中性点１１３ｎの電位などに基づいて、Ｕ相用のＰＷＭ信号、Ｖ相用のＰＷＭ信号及びＷ相用のＰＷＭ信号を生成する。そして、ドライブ回路１１ｂが各ＰＭＭ信号を各ハーフブリッジ回路（１１ａｕ、１１ａｖ、１１ａｗ）に供給することで、電源電圧ＶＰＷＲをパルス幅変調して得られる電圧であるＵ相用、Ｖ相用及びＷ相用のスイッチング電圧を生成し、Ｕ相用、Ｖ相用及びＷ相用のスイッチング電圧を夫々コイル１１３ｕ、１１３ｖ及び１１３ｗに供給する。この際、例えば、コイル１１３ｕ、１１３ｖ及び１１３ｗに流れる電流が夫々に正弦波状になるように各相のＰＷＭ信号が生成されて良い。
【００６７】
電源電圧ＶＰＷＲに基づきＳＰＭ１１３がＰＷＭ駆動される場合、電源電圧ＶＰＷＲが加わるライン（即ち電源ラインＬＮ＿ＶＰＷＲ）からＳＰＭ１１３へと流れる電流は、スイッチングの周期であるＰＷＭ周波数にて変動し、当該変動は、電源電圧ＶＰＷＲの変動をもたらす。以下に述べる電源電圧ＶＰＷＲの変動は、ＳＰＭ１１３のＰＷＭ駆動に基づき発生する電源電圧ＶＰＷＲの変動を含むものとする。電源電圧ＶＰＷＲの変動を抑制するためにコンデンサＣＶＰＷＲ（図３）が設けられるが、ここでは電源電圧ＶＰＷＲの変動が無視できない程度に大きいものとする。またここでは、ＳＰＭ１１３の駆動におけるＰＷＭ周波数が１００ｋＨｚ（キロヘルツ）であるとする。そうすると、電源電圧ＶＰＷＲの変動は１００ｋＨｚの周波数成分を含む。
【００６８】
図９を参照し、電源電圧ＶＰＷＲの変動が出力段回路２０の動作に与える影響を説明する。電源電圧ＶＰＷＲの変動が第１出力段回路２１の動作に与える影響と、電源電圧ＶＰＷＲの変動が第２出力段回路２２の動作に与える影響は同様であるため、以下では、出力段回路２１及び２２の内、出力段回路２１のみに注目して、上記の影響の説明や、その影響を打ち消すためのキャンセル回路ＣＮＣの構成及び動作を説明する。ここでは、ＶＣＭ１１４に正の駆動電流ＩＯＵＴを供給するべく、第１出力段回路２１のパワートランジスタＴｒＬをオフとし且つ第２出力段回路２２のパワートランジスタＴｒＨ、ＴｒＬを夫々オフ、オンとした状態で、第１出力段回路２１のパワートランジスタＴｒＨが線形領域で動作するように、第１出力段回路２１のパワートランジスタＴｒＨのゲート−ソース間電圧ＶＧＳを制御されている状況（以下、この状況を、便宜上、正のリニア駆動状況と称する）を想定する。但し、正のリニア駆動状況において、第２出力段回路２２のパワートランジスタＴｒＬが線形領域で動作されていても良い。
【００６９】
図９に示されるＣｐは、パワートランジスタＴｒＨにおけるゲート及びドレイン間の寄生容量を表している。電源電圧ＶＰＷＲが変動したとき、寄生容量Ｃｐを通じてパワートランジスタＴｒＨのゲートと電源ラインＬＮ＿ＶＰＷＲとの間に電流Ｉ１が流れる。今、キャンセル回路ＣＮＣが機能していない構成（出力段回路２１からキャンセル回路ＣＮＣが除外されている構成；以下、キャンセル無し仮想構成と称する）を考えると、電流Ｉ１は、トランジスタ５２〜５５から成る回路とパワートランジスタＴｒＨのゲートとの間に流れる電流Ｉ２と一致する。
【００７０】
キャンセル無し仮想構成において、電源電圧ＶＰＷＲの変動に基づき流れる電流Ｉ１は、ドライバ５１及びトランジスタ５２〜５５を用いた本来の動作とは無関係のノイズとして機能し、パワートランジスタＴｒＨのゲート電圧（ゲートでの電位）を変動させ、パワートランジスタＴｒＨのゲート−ソース間電圧ＶＧＳの変動を通じて、ＶＣＭ接続端子（第１出力段回路２１にとっては端子ＡＯＵＴ）の電圧に不必要なノイズ変動を生じさせる。
【００７１】
より具体的には、電源電圧ＶＰＷＲが低下する過程においては、寄生容量Ｃｐの蓄積電荷が減少する向きに電流が流れる、即ちパワートランジスタＴｒＨのゲートから電源ラインＬＮ＿ＶＰＷＲに向けて電流Ｉ１が流れる。この電流Ｉ１は、パワートランジスタＴｒＨのゲート電位を低下させ、従ってパワートランジスタＴｒＨのゲート−ソース間電圧ＶＧＳを低下させるように作用するため、パワートランジスタＴｒＨのドレイン−ソース間抵抗の増大をもたらしてＶＣＭ接続端子（第１出力段回路２１にとっては端子ＡＯＵＴ）の電圧を低下させる。逆に、電源電圧ＶＰＷＲが上昇する過程においては、寄生容量Ｃｐの蓄積電荷が増加する向きに電流が流れる、即ち電源ラインＬＮ＿ＶＰＷＲからパワートランジスタＴｒＨのゲートに向けて電流Ｉ１が流れる。この電流Ｉ１は、パワートランジスタＴｒＨのゲート電位を増加させ、従ってパワートランジスタＴｒＨのゲート−ソース間電圧ＶＧＳを増加させるように作用するため、パワートランジスタＴｒＨのドレイン−ソース間抵抗の低下をもたらしてＶＣＭ接続端子（第１出力段回路２１にとっては端子ＡＯＵＴ）の電圧を上昇させる。
【００７２】
ＶＣＭ接続端子の電圧におけるノイズ変動は、ＶＣＭ接続端子の電圧を利用する逆起電力の検出精度を劣化させるため、好ましくない。キャンセル回路ＣＮＣは、このようなノイズ変動を抑制するように作用する。即ち図１０に示す如く、キャンセル回路ＣＮＣは、電源電圧ＶＰＷＲの変動に基づき寄生容量Ｃｐに流れる電流Ｉ１を間接的に検出し、電流Ｉ１の一部又は全部に相当するキャンセル電流Ｉ１’をパワートランジスタＴｒＨのゲートに供給する（換言すればゲートライン５６に供給する）又はパワートランジスタＴｒＨのゲートから引き込む（換言すればゲートライン５６から引き込む）ことにより、電源電圧ＶＰＷＲの変動に基づいて寄生容量Ｃｐに電流Ｉ１が流れることによるパワートランジスタＴｒＨのゲート電圧の変動及びゲート−ソース間電圧ＶＧＳの変動を抑制する。換言すれば、キャンセル回路ＣＮＣは、電源電圧ＶＰＷＲの変動に基づいて寄生容量Ｃｐに電流Ｉ１が流れることによるパワートランジスタＴｒＨのゲート電圧の変動及びゲート−ソース間電圧ＶＧＳの変動が抑制される向きに、キャンセル回路ＣＮＣとパワートランジスタＴｒＨのゲートとの間においてキャンセル電流Ｉ１’を流す。
【００７３】
パワートランジスタＴｒＨのゲートに対するキャンセル電流Ｉ１’の供給（即ち、キャンセル回路ＣＮＣからパワートランジスタＴｒＨのゲートに向かう、キャンセル電流Ｉ１’分の正の電荷の流れ）は、パワートランジスタＴｒＨのゲート電圧及びゲート−ソース間電圧ＶＧＳを上昇させる。逆に、パワートランジスタＴｒＨのゲートからのキャンセル電流Ｉ１’の引き込み（即ち、パワートランジスタＴｒＨのゲートからキャンセル回路ＣＮＣに向かう、キャンセル電流Ｉ１’分の正の電荷の流れ）は、パワートランジスタＴｒＨのゲート電圧及びゲート−ソース間電圧ＶＧＳを低下させる。このため、キャンセル回路ＣＮＣは、パワートランジスタＴｒＨのゲート電圧及びゲート−ソース間電圧ＶＧＳを低下させる向きに電流Ｉ１が流れる際には、パワートランジスタＴｒＨのゲートに向けてキャンセル電流Ｉ１’を供給し、パワートランジスタＴｒＨのゲート電圧及びゲート−ソース間電圧ＶＧＳを上昇させる向きに電流Ｉ１が流れる際には、パワートランジスタＴｒＨのゲートからキャンセル電流Ｉ１’を引き込めばよい。
【００７４】
キャンセル回路ＣＮＣにより、ＶＣＭ接続端子の電圧におけるノイズ変動が抑制されるため、ＶＣＭ接続端子の電圧を利用する逆起電力検出の精度劣化が抑制される。逆起電力検出の精度劣化が抑制されることで、ヘッド１１１の速度制御やＶＣＭ１１４のトルク制御を最適なものに近づけることが可能となる。
【００７５】
理想的には、電源電圧ＶＰＷＲの変動に基づきパワートランジスタＴｒＨのゲートから寄生容量Ｃｐを介して電源ラインＬＮ＿ＶＰＷＲに電流Ｉ１が流れたときには、その電流Ｉ１の分だけキャンセル回路ＣＮＣからキャンセル電流Ｉ１’をパワートランジスタＴｒＨのゲート（ゲートライン５６）に供給し、且つ、電源電圧ＶＰＷＲの変動に基づき電源ラインＬＮ＿ＶＰＷＲから寄生容量Ｃｐを介してパワートランジスタＴｒＨのゲートに電流Ｉ１が流れたときには、その電流Ｉ１に相当するキャンセル電流Ｉ１’をパワートランジスタＴｒＨのゲート（ゲートライン５６）からキャンセル回路ＣＮＣに引き込むと良い。これにより、電源電圧ＶＰＷＲの変動に基づく電流Ｉ１の流れによるパワートランジスタＴｒＨのゲート電圧の変動及びゲート−ソース間電圧ＶＧＳの変動を最小限（究極的にはゼロ）に抑えることができる。
【００７６】
上述した装置及び回路の各構成及び各動作等を、便宜上、基本実施例と称する。以下、複数の実施例の中で、上述した装置及び回路についての詳細な説明や応用、変形技術を説明する。特に記述無き限り且つ矛盾無き限り、基本実施例に記載の事項が後述の各実施例に適用され、各実施例において基本実施例と矛盾する事項については、各実施例での記載が優先される。また矛盾無き限り、以下に述べる複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。尚、以下では、説明の具体化のため、抵抗値及び静電容量値等に関して具体的な数値を挙げているが、それらの数値は例示に過ぎず、当然ながら様々に変更可能である。
【００７７】
［第１実施例］
第１実施例を説明する。図１１に、キャンセル回路ＣＮＣの例としてのキャンセル回路７０を含んだ出力段回路２１の回路図を示す。但し、図１１では、図示の便宜上、トランジスタＴｒＬのゲート電圧を制御するための回路の図示を省略している。
【００７８】
キャンセル回路７０は、定電流源７１と、カレントミラー回路７２及び７３と、変動検知コンデンサＣｄを備える。カレントミラー回路７２は、Ｐチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ７２ａ、７２ｂ及び７２ｃから成り、カレントミラー回路７３は、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ７３ａ及び７３ｂから成る。周知の如く、カレントミラー回路では、電流の入力側に配置されたトランジスタに流れる電流に比例した電流が、電流の出力側に配置されたトランジスタに流れる。
【００７９】
トランジスタ７２ａ、７２ｂ及び７２ｃのソース同士は共通接続されて、それらの各ソースには電源電圧ＶＣＰが印加される。トランジスタ７２ａ、７２ｂ及び７２ｃのゲート同士は共通接続され、それらのゲートはトランジスタ７２ａのドレインに接続される。定電流源７１はトランジスタ７２ａのドレインとグランドとの間に挿入され、定電流ＩＣＣをトランジスタ７２ａのドレイン電流として流す。そうすると、カレントミラー回路７２において、トランジスタ７２ａが電流の入力側、トランジスタ７２ｂ及び７２ｃが電流の出力側となって、トランジスタ７２ｂ及び７２ｃの夫々において定電流ＩＣＣに比例する定電流が流れる。ここでは、トランジスタ７２ａ、７２ｂ及び７２ｃ間のソース面積比の調整を通じて、トランジスタ７２ｂにはドレイン電流として定電流ＩＣＣの１倍の定電流が流れ（従って以下ではトランジスタ７２ｂのドレイン電流もＩＣＣにて表す）、トランジスタ７２ｃにはドレイン電流として定電流ＩＣＣの１／４倍に相当する定電流ＩＣＣ／４が流れるものとする。
【００８０】
トランジスタ７２ｂのドレインはトランジスタ７３ｂのドレインとゲートライン５６に共通接続され、トランジスタ７２ｃのドレインはトランジスタ７３ａのドレインと変動検知コンデンサＣｄの一端に共通接続される。変動検知コンデンサＣｄの他端は電源ラインＬＮ＿ＶＰＷＲに接続される（換言すれば、電源ラインＬＮ＿ＶＰＷＲとパワートランジスタＴｒＨのドレインとの接続ノードに接続される）。トランジスタ７３ａ及び７３ｂの各ゲートとトランジスタ７３ａのドレインは互いに接続され、トランジスタ７３ａ及び７３ｂの各ソースはグランドに接続される。尚、トランジスタ７３ａ及び７３ｂの各ソースをＶＣＭ接続端子（ＡＯＵＴ）に接続しても良い。トランジスタ７３ａ及び７３ｂに流れる電流は駆動電流ＩＯＵＴから見て十分に小さいため（例えば数万〜数１００万分の１）、トランジスタ７３ａ及び７３ｂの各ソースをＶＣＭ接続端子（ＡＯＵＴ）に接続しても実害は無い。
【００８１】
トランジスタ７２ｂのドレインとゲートライン５６との間に流れる電流がキャンセル電流Ｉ１’である。トランジスタ７２ｂからの定電流ＩＣＣはトランジスタ７３ｂのドレイン電流とキャンセル電流Ｉ１’に分配されることになるので、トランジスタ７３ｂのドレイン電流は（ＩＣＣ−Ｉ１’）にて表される。但し、（ＩＣＣ−Ｉ１’）の表記において、トランジスタ７２ｂ及び７３ｂのドレインの接続ノードからゲートライン５６に向けて流れる向きのキャンセル電流Ｉ１’の極性を正としている。
【００８２】
カレントミラー回路７３では、トランジスタ７３ａが電流の入力側、トランジスタ７３ｂが電流の出力側となるため、トランジスタ７３ａに流れる電流に比例する電流がトランジスタ７３ｂに流れる。この際、トランジスタ７３ａ及び７３ｂ間のソース面積比の調整を通じて、トランジスタ７３ｂのドレイン電流がトランジスタ７３ａのドレイン電流の４倍になるようにカレントミラー回路７３が構成されている。そうすると、トランジスタ７３ａのドレイン電流は、（ＩＣＣ／４−Ｉ１’／４）にて表される。トランジスタ７２ｃから供給される電流ＩＣＣ／４と、トランジスタ７３ａに流れる電流（ＩＣＣ／４−Ｉ１’／４）との差分電流は、変動検知コンデンサＣｄに流れる電流（以下、変動検知電流とも称されうる）に相当する。従って、変動検知コンデンサＣｄに流れる変動検知電流はＩ１’／４にて表される。但し、（ＩＣＣ／４−Ｉ１’／４）の表記において、トランジスタ７２ｃ及び７３ａのドレインの接続ノードから変動検知コンデンサＣｄを通じて電源ラインＬＮ＿ＶＰＷＲへと流れる向きの変動検知電流Ｉ１’／４の極性を正としている。
【００８３】
基本実施例で述べた正のリニア駆動状況（図１０参照）を想定して、キャンセル回路７０の動作について説明する。まず、電源電圧ＶＰＷＲに変動がないときにおいては、変動検知電流Ｉ１’／４がゼロとなるため、トランジスタ７３ａ、７３ｂのドレイン電流が夫々、ＩＣＣ／４、ＩＣＣとなって、キャンセル電流Ｉ１’ もゼロとなる。
【００８４】
電源電圧ＶＰＷＲが低下する過程においては、寄生容量Ｃｐ及び変動検知コンデンサＣｄの蓄積電荷が減少する向きに電流が流れる、即ちパワートランジスタＴｒＨのゲートから寄生容量Ｃｐを介し電源ラインＬＮ＿ＶＰＷＲに向けて電流Ｉ１が流れると共にトランジスタ７２ｃ及び７３ａのドレインの接続ノードから変動検知コンデンサＣｄを介し電源ラインＬＮ＿ＶＰＷＲに向けて変動検知電流Ｉ１’／４が流れる。このとき、変動検知電流Ｉ１’／４の大きさの分だけトランジスタ７３ａのドレイン電流が基準となるＩＣＣ／４から減少するため、これに伴ってトランジスタ７３ｂのドレイン電流が基準となるＩＣＣからＩ１’の大きさ分だけ減少し、減少分の電流Ｉ１’がキャンセル電流としてトランジスタ７２ｂのドレインからゲートライン５６に向けて流れる。結果、 パワートランジスタＴｒＨのゲートから寄生容量Ｃｐを介し電源ラインＬＮ＿ＶＰＷＲに向けて電流Ｉ１が流れたことによるパワートランジスタＴｒＨのゲート電圧及びゲート−ソース間電圧ＶＧＳの低下が打ち消されることになる。
【００８５】
電源電圧ＶＰＷＲが上昇する過程においては、寄生容量Ｃｐ及び変動検知コンデンサＣｄの蓄積電荷が増加する向きに電流が流れる、即ち電源ラインＬＮ＿ＶＰＷＲから寄生容量Ｃｐを介しパワートランジスタＴｒＨのゲートに向けて電流Ｉ１が流れると共に電源ラインＬＮ＿ＶＰＷＲから変動検知コンデンサＣｄを介しランジスタ７２ｃ及び７３ａのドレインの接続ノードに向けて変動検知電流Ｉ１’／４が流れる。このとき、変動検知電流Ｉ１’／４の大きさの分だけトランジスタ７３ａのドレイン電流が基準となるＩＣＣ／４から増加するため、これに伴ってトランジスタ７３ｂのドレイン電流が基準となるＩＣＣからＩ１’の大きさ分だけ増加し、増加分の電流Ｉ１’がキャンセル電流としてゲートライン５６からトランジスタ７３ｂのドレインに向けて流れる。結果、電源ラインＬＮ＿ＶＰＷＲから寄生容量Ｃｐを介しパワートランジスタＴｒＨのゲートに向けて電流Ｉ１が流れたことによるパワートランジスタＴｒＨのゲート電圧及びゲート−ソース間電圧ＶＧＳの上昇が打ち消されることになる。
【００８６】
尚、ここにおける打ち消しとは、完全なる打ち消しを意味するだけではなく、部分的な打ち消しも含む概念である。
【００８７】
上述した内容と一部重複するが、キャンセル回路７０及びその周辺回路の構成及び動作は以下のように表現できる。本実施例に係るキャンセル回路７０は、入力側にて第１所定電流（ＩＣＣ／４）の供給を受けると共に出力側にて第２所定電流（ＩＣＣ）の供給を受けるカレンミラー回路７３を備える。定電流源７１及びカレントミラー回路７２を備えて成る回路は、カレンミラー回路７３に第１所定電流（ＩＣＣ／４）及び第２所定電流（ＩＣＣ）を供給する電流源回路（定電流源回路）として機能する。キャンセル回路７０において、第１所定電流と第２所定電流との比は１：４となっているが、その比の値は任意に変更可能である。
【００８８】
カレントミラー回路７３の入力側（７３ａ）と電源ラインＬＮ＿ＶＰＷＲとの間に変動検知コンデンサＣｄが挿入される。このため、第１所定電流（ＩＣＣ／４）はカレンミラー回路７３の入力側（７３ａ）と変動検知コンデンサＣｄに分配されることになる。また、カレンミラー回路７３の出力側（７３ｂ）はパワートランジスタＴｒＨのゲート（ゲートライン５６）に接続される。このため、第２所定電流（ＩＣＣ）はカレンミラー回路７３の出力側（７３ｂ）とパワートランジスタＴｒＨのゲート（ゲートライン５６）に分配されることになる。
【００８９】
そして、電源電圧ＶＰＷＲの変動に基づく変動検知電流が変動検知コンデンサＣｄに流れていないときには、カレントミラー回路７３の入力側（７３ａ）に第１所定電流（ＩＣＣ／４）が流れ、これに伴ってカレントミラー回路７３の出力側（７３ｂ）に第１所定電流（ＩＣＣ／４）に比例する電流として第２所定電流（ＩＣＣ）が流れるため、キャンセル電流Ｉ１’は流れない（即ちＩ１’＝０である）。
【００９０】
一方、電源電圧ＶＰＷＲの変動に基づく変動検知電流（Ｉ１’／４）が変動検知コンデンサＣｄに流れているときには、カレントミラー回路７３の入力側（７３ａ）に第１所定電流（ＩＣＣ／４）と変動検知電流（Ｉ１’／４）との合成電流が流れる。そうすると、カレントミラー回路７３の出力側（７３ｂ）に流れる電流は第２所定電流（ＩＣＣ）から変動し、その第２所定電流（ＩＣＣ）からの変動分（Ｉ１’）がキャンセル電流としてレントミラー回路７３の出力側（７３ｂ）とパワートランジスタＴｒＨのゲート（ゲートライン５６）との間に流れることになる。
【００９１】
キャンセル回路７０に関して具体的な数値例を挙げる。当該数値例において、電流Ｉ２がゼロであるときのトランジスタ５３及び５５のドレイン電流の電流値は４５μＡ（マイクロアンペア）であり、定電流ＩＣＣの電流値は２．５μＡであり、寄生容量Ｃｐの静電容量値は１７ｐＦ（ピコファラッド）である。変動検知コンデンサＣｄの静電容量値は、寄生容量Ｃｐの静電容量値と、変動検知電流がゼロであるときにカレントミラー回路７３の入力側（７３ａ）及び出力側（７３ｂ）に流れる電流の比と、に基づき決定され、ここでは、それらに基づき寄生容量Ｃｐの静電容量値の１／４（即ち、１７ｐＦ／４）とされる。
【００９２】
図１２及び図１３は、夫々、上記数値例の下での、第１シミュレーション、第２シミュレーションの結果を表している。但し、図１３に対応する第２シミュレーションではキャンセル回路７０が機能しているが、図１２に対応する第１シミュレーションではキャンセル回路７０が機能しないキャンセル無し仮想状況が想定されている。また、第１及び第２シミュレーションでは、正のリニア駆動状況の下、駆動電流ＩＯＵＴが１００ｍＡであって、ドライバＩＣ１０の周辺温度が２５℃であることが想定された。キャンセル回路７０が機能するか否か除き、第１及び第２シミュレーションの条件は互いに同じである。
【００９３】
図１２の波形３１０ＶＰＷＲ及び図１３の波形３２０ＶＰＷＲは、第１及び第２シミュレーションにて想定した共通の電源電圧ＶＰＷＲの波形であり、この電源電圧ＶＰＷＲは１００ｋＨｚでの電圧変動を含むと共に、１００ｋＨｚよりも高い周波数の電圧変動成分（図１２及び図１３における破線楕円３３１及び３３２内の電圧変動成分に対応）も含む。１００ｋＨｚよりも高い周波数の電圧変動成分は、ＳＰＭ１１３をＰＷＭ駆動するためのスイッチング素子の状態切り替わり時における急峻な電流変動に対応する。第１及び第２シミュレーションにおける電源電圧ＶＰＷＲの変動幅は約５０ｍＶである。
【００９４】
図１２の実線波形３１０Ｉ１、実線波形３１０ＡＯＵＴ、一点鎖線波形３１０Ｖ４２、実線波形３１０ＡＤＣＦＩＬＴは、夫々、第１シミュレーションにおける電流Ｉ１の波形、端子ＡＯＵＴでの電圧波形、電圧Ｖ４２の波形、電圧ＶＡＤＣＦＩＬＴの波形である（電圧Ｖ４２及びＶＡＤＣＦＩＬＴについて図５参照）。第１シミュレーションでは、キャンセル回路７０を機能させないので電流Ｉ１の波形と電流Ｉ２の波形は互いに一致する。
【００９５】
図１３の実線波形３２０Ｉ１、一点鎖線波形３２０Ｉ２、破線波形３２０Ｉ１’、実線波形３２０ＡＯＵＴ、一点鎖線波形３２０Ｖ４２、実線波形３２０ＡＤＣＦＩＬＴは、夫々、第２シミュレーションにおける電流Ｉ１の波形、電流Ｉ２の波形、電流Ｉ１’の波形、端子ＡＯＵＴでの電圧波形、電圧Ｖ４２の波形、電圧ＶＡＤＣＦＩＬＴの波形である。但し、図１３では、ゲートライン５６から寄生容量Ｃｐを介し電源ラインＬＮ＿ＶＰＷＲに向けて流れる向きの電流Ｉ１及びＩ２の極性を正で表し、トランジスタ７２ｂ及び７３ｂのドレインの接続ノードからゲートライン５６に向けて流れる向きのキャンセル電流Ｉ１’の極性を負で表している。
【００９６】
波形３１０ＡＯＵＴ及び３２０ＡＯＵＴの対比から、端子ＡＯＵＴの電圧における１００ｋＨｚの変動成分がキャンセル回路７０により抑制されていることが分かる。電圧ＶＡＤＣＦＩＬＴの変動の大きさ（振幅）は、第１シミュレーションにおいて１８ｍＶであり、第２シミュレーションにおいて１４ｍＶであった。電圧ＶＡＤＣＦＩＬＴの変動の大きさの具体的な数値は、逆起電力検出回路４０を構成する各抵抗の抵抗値等にも依存するため、その数値そのものに注目する必要は無い。重要なのは第１及び第２シミュレーション間における相違であり、電圧ＶＡＤＣＦＩＬＴの変動の大きさが、キャンセル回路７０の設置により低減されることが第１及び第２シミュレーションから分かる。
【００９７】
第１及び第２シミュレーションでは、図５の抵抗Ｒ８の抵抗値を３ｋΩ且つコンデンサＣａｆの静電容量値を１ｎＦに設定することで、抵抗Ｒ８及びコンデンサＣａｆから成るローパスフィルタの遮断周波数を約５３ｋＨｚに設定した。この遮断周波数を下げるなど、当該ローパスフィルタの特性を変更することで、電圧ＶＡＤＣＦＩＬＴの変動を更に抑制することも可能である。但し、上記遮断周波数の低下は、ＶＣＭ１１４の逆起電力の変化に応じたＶＣＭ制御データの応答を遅くするように作用するため、その応答の必要速度を考慮した適切な遮断周波数の設定が好ましい。
【００９８】
［第２実施例］
第２実施例を説明する。上述の如く、キャンセル回路ＣＮＣ（図１０参照）は、電源電圧ＶＰＷＲの変動に基づき寄生容量Ｃｐに流れる電流Ｉ１を間接的に検出し、その電流Ｉ１の流れによるパワートランジスタＴｒＨのゲート電圧の変動及びゲート−ソース間電圧ＶＧＳの変動を抑制する向きに、電源電圧ＶＰＷＲの変動に応じたキャンセル電流Ｉ１’（従って電流Ｉ１に応じたキャンセル電流Ｉ１’）を、キャンセル回路ＣＮＣとパワートランジスタＴｒＨのゲートとの間に流す。このような特性を有する限り、キャンセル回路ＣＮＣの具体的な回路構成は任意である。
【００９９】
例えば、キャンセル回路ＣＮＣに、図１１のキャンセル回路７０と同様の変動検知コンデンサＣｄを設けて、電源電圧ＶＰＷＲが変動したときに、その変動の大きさ及び向きに応じた変動検知電流が変動検知コンデンサＣｄに流れるように変動検知コンデンサＣｄを電源ラインＬＮ＿ＶＰＷＲに接続しておき、流れた変動検知電流を電圧に変換して、得られた電圧からキャンセル電流Ｉ１’を生成するようにしても良い。
【０１００】
即ちより具体的には例えば、図１４に示すようなキャンセル回路８０をキャンセル回路ＣＮＣとして用いても良い。キャンセル回路８０は、変動検知コンデンサＣｄと、センス抵抗８１及び電圧電流変換器８２を備える。キャンセル回路８０において、変動検知コンデンサＣｄの一端は電源ラインＬＮ＿ＶＰＷＲに接続され、変動検知コンデンサＣｄの他端はセンス抵抗８１を介してグランドに接続される。変動検知コンデンサＣｄ及びセンス抵抗８１間の接続ノードは電圧電流変換器８２の入力側に接続される。電圧電流変換器８２の入力インピーダンスは十分に高く、変動検知コンデンサＣｄに変動検知電流が流れたとき、その変動検知電流は実質的に全てセンス抵抗８１を介して流れる。電圧電流変換器８２は、変動検知電流の大きさ及び向きに応じたセンス抵抗８２での発生電圧（センス抵抗８１の電圧降下）を電流に変換し、得られた電流をキャンセル電流Ｉ１’として、電流Ｉ１の流れによるパワートランジスタＴｒＨのゲート電圧の変動及びゲート−ソース間電圧ＶＧＳの変動を抑制する向きに、電圧電流変換器８２とパワートランジスタＴｒＨのゲートとの間で流せば良い。
【０１０１】
周知の如く、演算増幅器と抵抗を用いて電圧電流変換器８２を構成することができるが、キャンセル回路８０では、変動検知電流をセンス抵抗８１を用いて電圧に変換してから、再度、電圧を電流に変換するという動作が必要になる分、図１１のキャンセル回路７０よりも応答速度が低い又は応答速度を高め難い。故に、応答速度の優位性を考慮すれば図１１のキャンセル回路７０の方が好ましい。
【０１０２】
［第３実施例］
第３実施例を説明する。図１５は、磁気ディスク１１０とランプ部１１５との関係を示す、それらの概略的な側面図である。ランプ部１１５は、ランプ機構１１５ａとストッパ１１５ｂを備える。ランプ機構１１５ａには傾斜１１５ｃ及び１１５ｄが形成されている。図１５では、磁気ディスク１１０から離間した所定の退避位置にヘッド１１１が配置されている様子が示されている。退避位置は、磁気ディスク１１０の中心から見て磁気ディスク１１０の外周よりも更に外側の位置である。
【０１０３】
図１６（ａ）に、ロード動作におけるヘッド１１１の移動の様子が示されている。ロード動作は、ヘッド１１１を退避位置から磁気ディスク１１０上の位置まで移動させる動作である。ロード動作において、ヘッド１１１は退避位置から傾斜１１５ｄを登坂した後、傾斜１１５ｃを下って磁気ディスク１１０上の位置に至る。
【０１０４】
図１６（ｂ）に、アンロード動作におけるヘッド１１１の移動の様子が示されている。アンロード動作は、ヘッド１１１を磁気ディスク１１０上の位置から退避位置へ移動させる動作である。アンロード動作において、ヘッド１１１は磁気ディスク１１０上の位置から傾斜１１５ｃを登坂した後、傾斜１１５ｄを下って退避位置に至る。退避位置は、傾斜１１５ｄとストッパ１１５ｂとの間の位置であり、ストッパ１１５ｂは、ヘッド１１１が退避位置を超えて磁気ディスク１１０から更に遠ざかる向きに移動することを制限する。
【０１０５】
ロード動作にてヘッド１１１を磁気ディスク１１０上に配置させるときのヘッド１１１及び磁気ディスク１１０間の距離は非常に小さく（例えば数ｎｍ）、また、ヘッド１１１の出し入れ寿命に対して高い性能が求められる（例えば数１０万回のロード動作及びアンロード動作を正しく行うことが要求される）。そして、ロード動作におけるヘッド１１１及び磁気ディスク１１０間の接触や、アンロード動作におけるヘッド１１１とランプ機構１１５ａ及びストッパ１１５ｂとの接触（特にヘッド１１１の速度が大きい状態での接触）を防ぐべく、ロード動作及びアンロード動作では、ヘッド１１１の移動に関する高精度な速度制御が要求される。
【０１０６】
ＶＣＭドライバ１２は、ロード動作及びアンロード動作が行われるとき、ＭＰＵ１３０の制御の下、リニア駆動方式でＶＣＭ１１４を駆動する。ロード動作及びアンロード動作が行われる際には、磁気ディスク１１０から位置情報を得ることができないので、ＭＰＵ１３０は、ＶＣＭ１１４の逆起電力（ＶＤＡＣ［９：０］）からＶＣＭ制御データ（電流指令）を作成して、ＶＣＭドライバ１２を通じてＶＣＭ１１４を駆動制御する。この際、上述のキャンセル回路ＣＮＣを利用することで、速度制御の高精度化が実現される。ロード動作を経て磁気ディスク１１０から位置情報が得られる状態になった後は、ＶＣＭ１１４がＰＷＭ駆動方式にて駆動されるように、ＭＰＵ１３０はＶＣＭドライバ１２を制御することができる。
【０１０７】
［第４実施例］
第４実施例を説明する。ドライバＩＣ１０の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバＩＣ１０内の回路と同等の回路を構成するようにしても良い。
【０１０８】
また、ドライバＩＣ１０はモータドライバ装置として機能する。但し、ドライバＩＣ１０とＭＰＵ１３０の組み合わせによってモータドライバ装置が構成されると考えることもできる。
【０１０９】
［第５実施例］
第５実施例を説明する。
【０１１０】
電源電圧ＶＰＷＲの変動の要因として、ＳＰＭ１１３のＰＷＭ駆動におけるスイッチングに連動した電圧変動を想定したが、電源電圧ＶＰＷＲの変動の要因は任意であり、どのような要因に基づく電源電圧ＶＰＷＲの変動に対しても上述のキャンセル回路ＣＮＣは有益に機能する。
【０１１１】
ＶＣＭ１１４がリニア駆動方式にて駆動される際のキャンセル回路ＣＮＣの挙動について上述したが、ＶＣＭ１１４がＰＷＭ駆動方式にて駆動される際にもキャンセル回路ＣＮＣが機能していて良い。
【０１１２】
本実施形態では、ＶＣＭ１１４がＨＤＤ装置１００に利用されることを想定しているが、ＶＣＭ１１４の用途は任意である。例えば、デジタルカメラのレンズ駆動にＶＣＭ１１４が利用されても良い。
【０１１３】
本実施形態では、ドライバＩＣ１０の負荷にＶＣＭ１１４が含まれることが想定されているが、ドライバＩＣ１０の負荷（即ちドライバＩＣ１０から電流ＩＯＵＴの供給を受ける負荷）は任意の負荷であって良く、従って、モータ以外の負荷であっても良い。
【０１１４】
上述の実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、或いは、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。
【０１１５】
また、上述の実施形態で例示した各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして示されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【０１１６】
特に例えば、上述のパワートランジスタ（ＴｒＨ、ＴｒＬ）は、ＭＯＳＦＥＴを含むＦＥＴ又はＩＧＢＴなどの電圧制御型の出力トランジスタ（即ち、制御電極における電圧に応じて第１及び第２電極間に流れる電流が制御されるトランジスタ）とされると良い。
【０１１７】
上述の各実施例では、ＨＤＤ装置１００にてＶＣＭ１１４を逆起電力の検出を介して駆動制御する際の、電源電圧ＶＰＷＲの変動に基づくＶＣＭ接続端子の電圧変動を特に問題視した。しかしながら、電圧制御型の出力トランジスタの制御電極の電圧が、電源電圧ＶＰＷＲの変動に伴って変動することは、それ自体が負荷への負荷電流（ここでは駆動電流ＩＯＵＴ）の安定化を阻害する。このため、本発明は、電源電圧ラインと負荷との間に直列に介在する出力トランジスタの制御電極における制御電圧の制御を通じ、出力トランジスタを介して負荷に負荷電流を供給する（負荷電流を制御する）負荷駆動装置に広く適用可能であり、そのような負荷駆動装置において本発明は負荷電流の安定化に寄与する。
【０１１８】
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
【０１１９】
本発明に係る負荷駆動装置Ｗは、電源電圧が加わる電源電圧ライン（ＬＮ＿ＶＰＷＲ）と負荷（１１４）との間に直列に介在する出力トランジスタ（ＴｒＨ）を有し、前記出力トランジスタの制御電極における制御電圧の制御を通じ、前記出力トランジスタを介して前記負荷に負荷電流（ＩＯＵＴ）を供給する負荷駆動装置（１２）であって、前記電源電圧ラインでの電源電圧変動に基づく、前記電源電圧ラインと前記制御電極との間の容量成分（Ｃｐ）を通じた対象電流（Ｉ１）の流れによる前記制御電圧の変動が抑制されるように、前記電源電圧変動に応じたキャンセル電流（Ｉ１’）を前記制御電極に供給する又は前記制御電極から引き込むキャンセル回路（ＣＮＣ）を備えたことを特徴とする。
【０１２０】
負荷駆動装置Ｗにおいて具体的には例えば、前記キャンセル回路は、前記出力トランジスタと前記電源電圧ラインとの間の接続ノードに接続された変動検知コンデンサ（Ｃｄ）を備え、前記電源電圧変動に基づき前記変動検知コンデンサに流れる変動検知電流（図１１の例においてＩ１’／４）に応じた電流（図１１の例において変動検知電流の４倍）を前記キャンセル電流として前記制御電極に供給する又は前記制御電極から引き込むと良い。
【０１２１】
負荷駆動装置Ｗにおいてより具体的には例えば、前記キャンセル回路は、カレントミラー回路（７３）を更に備え、前記カレントミラー回路の入力側（７３ａ）と前記電源電圧ラインとの間に前記変動検知コンデンサが挿入されて、前記カレントミラー回路の入力側には所定電流（図１１の例においてＩＣＣ／４）と前記変動検知電流との合成電流（図１１の例においてＩＣＣ／４−Ｉ１’／４）が流れ、前記カレントミラー回路の出力側（７３ｂ）は前記制御電極に接続され、前記変動検知電流が流れたときに、前記変動検知電流に応じた電流が前記キャンセル電流として、前記カレントミラー回路の出力側と前記制御電極との間に流れると良い。
【０１２２】
負荷駆動装置Ｗにおいて更に具体的には例えば、前記所定電流としての第１所定電流（図１１の例においてＩＣＣ／４）と異なる第２所定電流（図１１の例においてＩＣＣ）が前記カレントミラー回路の出力側（７３ｂ）と前記制御電極に分配されるよう、前記カレントミラー回路の出力側は前記制御電極に接続され、前記電源電圧変動に基づく前記変動検知電流が流れていないとき、前記カレントミラー回路の入力側に前記第１所定電流が流れる一方で前記カレントミラー回路の出力側に前記第１所定電流に比例する電流として前記第２所定電流が流れ、前記電源電圧変動に基づき前記変動検知電流が流れたとき、前記カレントミラー回路の入力側に前記第１所定電流と前記変動検知電流との前記合成電流（図１１の例においてＩＣＣ／４−Ｉ１’／４）が流れることで、前記カレントミラー回路の出力側に流れる電流は前記第２所定電流から変動し、前記第２所定電流からの変動分が前記キャンセル電流として前記カレントミラー回路の出力側と前記制御電極との間に流れると良い。
【０１２３】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１２４】
１００  ＨＤＤ装置
１１０  磁気ディスク
１１１  ヘッド
１１２  アーム
１１３  ＳＰＭ
１１４  ＶＣＭ
１１５  ランプ部
１０  ドライバＩＣ
１２  ＶＣＭドライバ
ＣＮＣ、７０、８０  キャンセル回路
ＴｒＨ、ＴｒＬ  パワートランジスタ
Ｃｐ  寄生容量
Ｃｄ  変動検知コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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