(57)【要約】【課題】データ書込みの際における閾値電圧のばらつきを抑制する。【解決手段】一実施形態の半導体記憶装置は、直列接続されたメモリセルトランジスタ列と、上記メモリセルトランジスタ列の第１端及び第２端にそれぞれ接続された第１及び第２選択トランジスタと、制御部と、を備える。上記制御部は、上記メモリセルトランジスタ列のうちの１つである第１メモリセルトランジスタへのデータの書込み動作の際、上記第１及び第２選択トランジスタをオン状態にしつつ、上記第１メモリセルトランジスタのゲートに第１電圧を印加する第１動作と、上記第１及び第２選択トランジスタをオフ状態にしつつ、上記第１メモリセルトランジスタのゲートに上記第１電圧より大きい第２電圧を印加する第２動作と、を実行する。上記第２動作は、上記第１動作の後に実行される。【選択図】図８
2019114314.tif 000002
【特許請求の範囲】
【請求項１】
直列接続されたメモリセルトランジスタ列と、
前記メモリセルトランジスタ列の第１端に接続された第１選択トランジスタと、
前記メモリセルトランジスタ列の第２端に接続された第２選択トランジスタと、
制御部と、を備え、
前記制御部は、前記メモリセルトランジスタ列のうちの１つである第１メモリセルトランジスタへのデータの書込み動作の際、
前記第１選択トランジスタ及び前記第２選択トランジスタをオン状態にしつつ、前記第１メモリセルトランジスタのゲートに第１電圧を印加する第１動作と、
前記第１選択トランジスタ及び前記第２選択トランジスタをオフ状態にしつつ、前記第１メモリセルトランジスタのゲートに前記第１電圧より大きい第２電圧を印加する第２動作と、
を実行し、
前記第２動作は、前記第１動作の後に実行される、
半導体記憶装置。
【請求項２】
前記制御部は、前記書込み動作の際、前記第１選択トランジスタ及び前記第２選択トランジスタをオフ状態にしつつ、前記第１メモリセルトランジスタのゲートに前記第１電圧を印加する第３動作を更に実行し、
前記第３動作は、前記第１動作と前記第２動作との間に実行される、
請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、
前記第１動作、前記第２動作、及び前記第３動作の組を繰り返し実行し、
前記繰り返しの度に前記第１電圧の大きさを段階的に上昇させる、
請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセルトランジスタ列内の各メモリセルトランジスタは、
半導体と、
前記半導体上に設けられた強誘電体と、
前記強誘電体上に設けられた導電体と、
を含む、請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルトランジスタ列内の各メモリセルトランジスタは、前記半導体上に設けられた絶縁体を更に含み、
前記強誘電体及び前記絶縁体は、前記半導体を挟む、
請求項４記載の半導体記憶装置。
【請求項６】
前記第１電圧は、前記強誘電体の抗電圧より小さく、
前記第２電圧は、前記抗電圧より大きい、
請求項４記載の半導体記憶装置。
【請求項７】
前記制御部は、
前記第１動作の際、前記メモリセルトランジスタ列のうちの１つであり、前記第１メモリセルトランジスタに隣り合う第２メモリセルトランジスタのゲートに前記抗電圧より小さい第３電圧を印加し、
前記第２動作の際、前記第２メモリセルトランジスタのゲートに前記第１電圧及び前記第３電圧より小さい第４電圧を印加する、
請求項６記載の半導体記憶装置。
【請求項８】
前記第３電圧は、前記強誘電体の抗電圧の半分以下である、請求項７記載の半導体記憶装置。
【請求項９】
前記制御部は、
前記第１動作の際、前記メモリセルトランジスタ列のうちの１つであり、前記第２メモリセルトランジスタと、前記第１選択トランジスタ又は前記第２選択トランジスタとの間の第３メモリセルトランジスタをオン状態にし、
前記第２動作の際、前記第３メモリセルトランジスタをオフ状態にする、
請求項７記載の半導体記憶装置。
【請求項１０】
前記制御部は、前記書込み動作の際、前記第１選択トランジスタ及び前記第２選択トランジスタをオフ状態にし、前記第１メモリセルトランジスタのゲートに前記第１電圧を印加し、前記第２メモリセルトランジスタのゲートに前記第３電圧を印加し、前記第３メモリセルトランジスタをオフ状態にする第３動作を更に実行し、
前記第３動作は、前記第１動作と前記第２動作との間に実行される、
請求項９記載の半導体記憶装置。
【請求項１１】
半導体と、前記半導体上に設けられた強誘電体と、前記強誘電体上に設けられた導電体と、を含むメモリセルトランジスタと、
制御部と、を備え、
前記制御部は、読出し動作の際、前記メモリセルトランジスタのゲートに読出し電圧を印加する前に第１電圧を印加し、
前記第１電圧は、
前記強誘電体の抗電圧と異なる極性を有し、
前記抗電圧の絶対値より小さく、前記読出し電圧の絶対値より大きい絶対値を有する、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７５０２０号公報
【特許文献２】特開２０１５−０５６４８５号公報
【特許文献３】米国特許出願公開第２０１４／０３４０９５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データ書込みの際における閾値電圧のばらつきを抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、直列接続されたメモリセルトランジスタ列と、上記メモリセルトランジスタ列の第１端に接続された第１選択トランジスタと、上記メモリセルトランジスタ列の第２端に接続された第２選択トランジスタと、制御部と、を備える。上記制御部は、上記メモリセルトランジスタ列のうちの１つである第１メモリセルトランジスタへのデータの書込み動作の際、第１動作と、上記第１動作の後に実行される第２動作とを実行する。上記第１動作は、上記第１選択トランジスタ及び上記第２選択トランジスタをオン状態にしつつ、上記第１メモリセルトランジスタのゲートに第１電圧を印加する。上記第２動作は、上記第１選択トランジスタ及び上記第２選択トランジスタをオフ状態にしつつ、上記第１メモリセルトランジスタのゲートに上記第１電圧より大きい第２電圧を印加する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図４】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図５】第１実施形態に係る半導体記憶装置のメモリセルトランジスタにおける分極動作を説明するための模式図。
【図６】第１実施形態に係る半導体記憶装置のメモリセルトランジスタに印加されるゲート電圧と分極量との関係を説明するためのダイアグラム。
【図７】第１実施形態に係る半導体記憶装置のメモリセルトランジスタの閾値電圧の分布を説明するためのダイアグラム。
【図８】第１実施形態に係る半導体記憶装置における書込み動作を説明するためのタイミングチャート。
【図９】第１実施形態に係る半導体記憶装置におけるループ毎のプログラム動作を説明するための模式図。
【図１０】第１実施形態に係る半導体記憶装置におけるループ毎のプログラム動作を説明するための模式図。
【図１１】第１実施形態に係る半導体記憶装置におけるループ毎のプログラム動作を説明するための模式図。
【図１２】第１実施形態に係る効果を説明するための模式図。
【図１３】第２実施形態に係る半導体記憶装置における書込み動作を説明するためのタイミングチャート。
【図１４】第２実施形態の変形例に係る半導体記憶装置における書込み動作を説明するためのタイミングチャート。
【図１５】第３実施形態に係る半導体記憶装置における書込み動作を説明するためのタイミングチャート。
【図１６】第３実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャート。
【図１７】第３実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャート。
【図１８】第３実施形態に係る半導体記憶装置のメモリセルトランジスタに印加されるゲート電圧と分極量との関係を説明するためのダイアグラム。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．  第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、例えば、強誘電体を含むＮＡＮＤ型フラッシュメモリ（ＦＥＮＡＮＤ：Ferroelectric NAND flash memory）を含む。
【０００９】
１．１  構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
【００１１】
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の配線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号であり、各々が異なる信号線によって通信される。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【００１３】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
【００１４】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
【００１５】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【００１６】
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
【００１７】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
【００１８】
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
【００１９】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
【００２０】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００２１】
半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備えている。
【００２２】
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
【００２３】
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
【００２４】
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
【００２５】
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをドライバセット２７、ロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
【００２６】
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。
【００２７】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
【００２８】
ドライバセット２７は、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレスＡＤＤ中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
【００２９】
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックＢＬＫを選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
【００３０】
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２１に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００３１】
１．１．４  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。
【００３２】
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、ゲートとチャネルとの間に、強誘電体が用いられたブロック絶縁膜を備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。例えば、メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間、及びメモリセルトランジスタＭＴ０と選択トランジスタＳＴ２との間には、ダミーメモリセルトランジスタ（図示せず）が直列接続されてもよい。ダミーメモリセルトランジスタは、例えば、メモリセルトランジスタＭＴと同様の構成を備えていてもよい。また、ダミーメモリセルトランジスタは、１つに限らず、任意の個数が直列接続されていてもよい。
【００３３】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
【００３４】
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【００３５】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【００３６】
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【００３７】
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。そして、同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することも出来る。
【００３８】
次に、メモリセルアレイ２１の断面構造について図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示している。具体的には、図４は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図４に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
【００３９】
半導体記憶装置２０は、半導体基板３０上に設けられている。以下の説明では、半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
【００４０】
半導体基板３０の上部には、ｐ型ウェル領域３０ｐが設けられる。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２（ＷＬ０〜ＷＬ７）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１〜３３間には、図示せぬ絶縁膜が設けられる。
【００４１】
配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
【００４２】
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように設けられる。メモリホールＭＨの側面上には、強誘電体膜３４及び半導体ピラー（導電膜）３５が順に設けられる。強誘電体膜３４は、ブロック絶縁膜として機能すると共に、配線層３２に印加される電圧の大きさに応じて電気分極の向きを変化させ得る。半導体ピラー３５は、例えば、ノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３５の内部には、絶縁膜３６が埋め込まれる。つまり、半導体ピラー３５、及び絶縁膜３６は、ＳＯＩ（Silicon on Insulator）構造を構成する。半導体ピラー３５の上端上には、ビット線ＢＬとして機能する配線層３７が設けられる。
【００４３】
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
【００４４】
ｐ型ウェル領域３０ｐの上部には、ｎ＋型不純物拡散領域３８及びｐ＋型不純物拡散領域３９が設けられる。ｎ＋型不純物拡散領域３８の上面上には、コンタクトプラグ４０が設けられる。コンタクトプラグ４０の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４１が設けられる。ｐ＋型不純物拡散領域３９の上面上にはコンタクトプラグ４２が設けられる。コンタクトプラグ４２の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４３が設けられる。
【００４５】
１．２．  動作について
次に、第１実施形態に係る半導体記憶装置の動作について説明する。
【００４６】
１．２．１  分極動作について
第１実施形態に係る半導体記憶装置のメモリセルトランジスタにおける分極動作について図５及び図６を用いて説明する。図５は、第１実施形態に係る半導体記憶装置のメモリセルトランジスタにおける分極動作を説明するための模式図である。図６は、第１実施形態に係る半導体記憶装置のメモリセルトランジスタに印加されるゲート電圧と分極量との関係を説明するためのダイアグラムである。
【００４７】
図５に示すように、メモリセルトランジスタＭＴにおいて、ワード線ＷＬに電圧Ｖが印加された場合、強誘電体膜３４内に電界が発生する。当該電界の影響を受け、強誘電体膜３４は、例えば、内部の結晶格子内に配置されたイオンの位置が変化し、分極が発生する。分極の程度を示す分極量Ｐは、例えば、強誘電体膜３４と半導体ピラー３５との接面において強誘電体膜３４に発生する単位面積当たりの表面電荷量で表される。分極量Ｐに応じて、強誘電体膜３４に接する半導体ピラー３５上には、当該表面電荷量を相殺し得る量の電子が発生する。
【００４８】
ワード線ＷＬに印加される電圧Ｖが電圧Ｖｃ０未満の大きさである場合、強誘電体膜３４は、電圧Ｖの印加が停止された後、電圧Ｖが印加される前の状態に戻る。一方、電圧Ｖが電圧Ｖｃ０以上の大きさである場合、強誘電体膜３４は、電圧Ｖの印加が停止された後も一定量分極した状態を保つ。このため、電圧Ｖｃ０以上の電圧Ｖの印加が停止された後、ワード線ＷＬと半導体ピラー３５との間には、あたかも分極量Ｐに応じた大きさの電圧が印加されているような状態となり、メモリセルトランジスタＭＴの閾値電圧が低下する。
【００４９】
続いて、ワード線ＷＬに印加される電圧Ｖと、分極量Ｐとの関係について、図６を用いて説明する。図６では、電圧Ｖが横軸に、分極量Ｐが縦軸に示される。なお、図６の例では、電圧Ｖは、ワード線ＷＬに正の電圧が印加される場合に正となる。また、分極量Ｐは、強誘電体膜３４と半導体ピラー３５との接面において強誘電体膜３４に発生する電荷が正の場合に正となる。
【００５０】
図６に示すように、強誘電体膜３４の分極特性は、例えば、実線で描かれるヒステリシス（メジャーループ）と、破線で描かれるヒステリシス（マイナーループ）と、で表される。
【００５１】
より具体的には、“Ｅｒ”状態は、電圧Ｖが印加されていない状態で、負の分極が発生している状態である。
【００５２】
“Ｅｒ”状態から正の電圧Ｖを印加すると、徐々に正の方向に分極が発生する。電圧Ｖが電圧Ｖｃ（＞０）に達すると、分極量Ｐが“０”になる。電圧Ｖｃは、強誘電体膜３４の分極量Ｐが“０”となる電圧であり、「抗電圧（coercive voltage）」ともいう。なお、上述した電圧Ｖｃ０は、電圧Ｖｃと同程度であるか、又は電圧Ｖｃ０よりもわずかに小さい。電圧Ｖｃ及びＶｃ０は、強誘電体膜３４の特性に応じて定まる特性値であるため、メモリセルトランジスタＭＴ毎に異なる値となり得る。以降の説明では、電圧Ｖｃ及びＶｃ０は、半導体記憶装置２０内の全てのメモリセルトランジスタＭＴの平均的な値が統計的に得られているものとして、説明する。
【００５３】
電圧Ｖを電圧Ｖｃから更に正の方向に印加すると、点Ｘ１において分極量Ｐが最大値に漸近する。点Ｘ１に達した後、電圧Ｖの印加を停止すると、強誘電体膜３４の状態は、正の分極量Ｐが発生している“Ｃ”状態になる。
【００５４】
“Ｃ”状態から負のゲート電圧Ｖを印加すると、分極量Ｐが徐々に減少する。電圧Ｖが電圧−Ｖｃ（＜０）に達すると、分極量Ｐが“０”になる。
【００５５】
電圧Ｖを電圧−Ｖｃから更に負の方向に印加すると、点Ｘ２において分極量Ｐが最小値に漸近する。点Ｘ２に達した後、電圧Ｖの印加を停止すると、強誘電体膜３４の状態は、負の分極量Ｐが発生している“Ｅｒ”状態に戻る。
【００５６】
以上で、強誘電体膜３４のメジャーループが得られる。
【００５７】
また、メジャーループにおいて、点Ｘ１に至るまでに電圧Ｖの印加を停止すると、強誘電体膜３４の状態は、“Ｅｒ”状態と“Ｃ”状態との間の状態（部分分極の状態）になり得る。例えば、電圧Ｖｃ０が印加された状態における点と、点Ｘ１と、の間における点Ｘ３において電圧Ｖの印加を停止すると、強誘電体膜３４の状態は、図６に示された点線に沿って“Ａ”状態となる。“Ａ”状態から正の電圧Ｖを再度印加すると、徐々に正の方向に分極が発生し、図６に示された点線に沿って点Ｘ３に達する。
【００５８】
このように、強誘電体膜３４が部分分極の状態におけるヒステリシスをマイナーループと言う。マイナーループの形状は、一定ではなく、電圧Ｖが印加される履歴に応じて変化し得る。
【００５９】
なお、電圧Ｖｃ０未満の大きさの電圧Ｖが印加された後に当該電圧Ｖの印加を停止すると、強誘電体膜３４の分極状態は、電圧Ｖの印加前の分極状態に戻り得る。つまり、電圧Ｖｃ０は、電圧Ｖの印加を停止後における強誘電体膜３４の分極量Ｐが増加するか否かの閾値としての機能を有し得る。
【００６０】
以上のように分極動作することにより、強誘電体膜３４は、印加される電圧Ｖの大きさと、その印加の履歴とに応じて、分極Ｐを“Ｅｒ”状態と“Ｃ”状態との間の任意の状態となることが出来る。図６の例では、例えば、上述の“Ａ”状態の他に、“Ａ”状態よりも分極量Ｐが大きい“Ｂ”状態が示され、強誘電体膜２４が“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態の４つの分極状態を取り得る様子が示されている。
【００６１】
１．２．２  メモリセルトランジスタの保持データと閾値分布について
次に、メモリセルトランジスタＭＴの保持データ、閾値電圧、及び各データの読出し電圧について、図７を用いて説明する。図７は、第１実施形態に係る半導体記憶装置のメモリセルトランジスタの取り得るデータ、閾値電圧分布、及び読出し時に用いる電圧の一例について示した模式図である。図７では、１つのメモリセルトランジスタＭＴに２ビットのデータが保持される場合（ＭＬＣ：Multi Level Cell）の例が示される。
【００６２】
上述の通り、強誘電体膜３４を含むメモリセルトランジスタＭＴは、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態の４つの状態を取り得る。また、上述の通り、この４個の状態は、それぞれ異なる分極量Ｐを有するため、メモリセルトランジスタＭＴの閾値電圧が異なる。具体的には、メモリセルトランジスタＭＴは、“Ｅｒ”状態において閾値電圧が最も高く、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態の順に閾値電圧が小さくなっていく。このため、メモリセルトランジスタＭＴは、強誘電体膜３４の分極量Ｐに応じて、４つの異なる閾値電圧となることが出来、これにより２ビットのデータを保持可能となる。
【００６３】
図７に示すように、“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、ベリファイ電圧ＶｅＣ未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、ベリファイ電圧ＶｅＣより大きい読出し電圧ＣＲより大きく、ベリファイ電圧ＶｅＢ未満である。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、ベリファイ電圧ＶｅＢより大きい読出し電圧ＢＲより大きく、ベリファイ電圧ＶｅＡ未満である。“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、ベリファイ電圧ＶｅＡより大きい読出し電圧ＡＲより大きく、電圧ＶＲＥＡＤ及びＶＰＧＭ未満であり、データの消去状態に相当する。読出し電圧ＡＲ及びベリファイ電圧ＶｅＡは、例えば、正の電圧となり得、読出し電圧ＢＲ及びＣＲ、並びにベリファイ電圧ＶｅＢ及びＶｅＣは、例えば、負の電圧となり得る。
【００６４】
なお、電圧ＶＲＥＡＤは、例えば、電圧Ｖｃより小さい。電圧ＶＲＥＡＤは、例えば、読み出し動作時において、読出し対象でないメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加され、保持データにかかわらずメモリセルトランジスタＭＴをオン状態にする電圧である。電圧ＶＰＧＭは、例えば、電圧Ｖｃより大きい。電圧ＶＰＧＭは、メモリセルトランジスタＭＴの強誘電体膜３４の分極量Ｐを増加させ得る大きさの電圧である。
【００６５】
また、上記閾値電圧分布は、下位ビット、及び上位ビットからなる２ビット（２ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｃ”状態と、下位ビット、及び上位ビットとの関係は、例えば、次の通りである。
“Ｅｒ”状態：“１１”（“上位／下位”の順で表記）  
“Ａ”状態：“０１”  
“Ｂ”状態：“００”  
“Ｃ”状態：“１０”  
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。
【００６６】
従って、下位ビットを読み出す際には、下位ビットの値（“０” or “１”）が変化する境界に相当する電圧を用いれば良く、このことは上位ビットでも同様である。
【００６７】
すなわち、図７に示すように、下位ページ読み出し動作は、“Ａ”状態と“Ｂ”状態とを区別する電圧ＢＲを読み出し電圧として用いる。下位ページ読出し動作は、メモリセルトランジスタＭＴの閾値電圧が電圧ＢＲ未満か否かを判定する。
【００６８】
また、上位ページ読み出し動作は、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＡＲ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＣＲを読み出し電圧として用いる。上位ページ読み出し動作は、メモリセルトランジスタＭＴの閾値電圧が電圧ＡＲ未満か否かを判定する動作と、メモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ未満か否かを判定する動作と、を含む。
【００６９】
１．２．３  書込み動作について
次に、第１実施形態に係る半導体記憶装置における書込み動作について説明する。
【００７０】
なお、以下の説明では、メモリセルトランジスタＭＴ、及び当該メモリセルトランジスタＭＴに接続されたワード線ＷＬがデータの書込み対象である場合、各々の名称に「選択」を付す。また、データの書込み又は読出し対象でない場合、各々の名称に「非選択」を付す。
【００７１】
１．２．３．１  タイミングチャートについて
図８は、第１実施形態に係る半導体記憶装置における書込み動作を説明するためのタイミングチャートである。図８では、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧が示される。より具体的には、ワード線ＷＬは、選択ワード線ＷＬ（ｎ）と、選択ワード線ＷＬ（ｎ）と隣り合う非選択ワード線ＷＬ（ｎ±１）と、その他の非選択ワード線ＷＬ（ｏｔｈｅｒ）と、が示される。なお、図８の例では、ｎは０以上７以下の任意の整数であるが、ｎ＝０又は７の場合等、非選択ワード線ＷＬ（ｎ±１）及び非選択ワード線ＷＬ（ｏｔｈｅｒ）に該当するワード線ＷＬが無い場合、非選択ワード線ＷＬ（ｎ±１）及び非選択ワード線ＷＬ（ｏｔｈｅｒ）は、ダミーメモリセルトランジスタに接続されたダミーワード線であるものとする。
【００７２】
また、図８では、強誘電体膜３４の分極量Ｐを増加させることで閾値電圧を低下させる書込み動作が、複数回繰り返される様子が示される。以下の説明では、書込み動作の繰り返し単位を「ループ」と言う。
【００７３】
図８に示すように、書込み動作は、ループ毎に、プログラム動作と、ベリファイ動作と、を含む。
【００７４】
時刻Ｔ１＿１に至るまで、選択ワード線ＷＬ、非選択ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳには、電圧ＶＳＳが印加される。電圧ＶＳＳは、例えば、接地電圧であり、メモリセルトランジスタＭＴへのデータの書込みに影響を与えない電圧（例えば、０Ｖ）である。
【００７５】
時刻Ｔ１＿１から時刻Ｔ６＿１に至るまで、１回目のループが実行される。より具体的には、時刻Ｔ１＿１から時刻Ｔ４＿１に至るまで、１回目のプログラム動作が実行され、時刻Ｔ５＿１から時刻Ｔ６＿１に至るまで、１回目のプログラム動作に対応するベリファイ動作が実行される。
【００７６】
時刻Ｔ１＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖ０を印加する。電圧Ｖ０は、１回目のループにおいて、選択メモリセルトランジスタＭＴ内の強誘電体膜３４の分極量Ｐの増加に寄与する電子を、当該強誘電体膜３４と接する半導体ピラー３５上に発生させ得る電圧である。すなわち、電圧Ｖ０は、“Ｅｒ”状態の選択メモリセルトランジスタＭＴ（ｎ）の閾値電圧Ｖｔｈ（ｎ）よりも大きい。また、電圧Ｖ０は、電圧Ｖｃ０よりも小さい電圧であることが望ましい。すなわち、電圧Ｖ０は、選択メモリセルトランジスタＭＴ（ｎ）をオン状態とし得るが、分極を発生させない程度の大きさであることが望ましい。
【００７７】
また、ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）に電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／２を印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＰＡＳＳを印加する。電圧Ｖｔｈ（ｎ±１）は、非選択メモリセルトランジスタＭＴ（ｎ±１）の閾値電圧である。電圧Ｖｔｈ（ｎ−１）と、電圧Ｖｔｈ（ｎ＋１）とは、メモリセルトランジスタＭＴ（ｎ±１）に書込まれているデータに応じて、互いに異なる値となり得る。なお、電圧Ｖｔｈ（ｎ±１）は、半導体記憶装置２０内の全てのメモリセルトランジスタＭＴにおけるレベル毎の平均的な値が適用される。また、電圧Ｖｔｈ（ｎ±１）は、閾値電圧に代えて、読出し電圧ＡＲ〜ＣＲ又はベリファイ電圧ＶｅＡ〜ＶｅＣを適用してもよい。
【００７８】
電圧ＶＰＡＳＳは、分極量を増加させる選択メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳでは、非選択メモリセルトランジスタＭＴをオン状態としつつ、強誘電体膜３４の分極量を制御することが出来る大きさを有する。また、電圧ＶＰＡＳＳは、分極量Ｐを増加させない選択メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳでは、選択メモリセルトランジスタＭＴでの閾値電圧低下を抑制できる程度にカップリングによりチャネルの電位を上昇させることができる大きさを有する。
【００７９】
また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。
【００８０】
これにより、選択メモリセルトランジスタＭＴ（ｎ）、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｏｔｈｅｒ）、並びに選択トランジスタＳＴ１及びＳＴ２は、オン状態となる。
【００８１】
時刻Ｔ２＿１において、ロウデコーダ２８は、非選択ワード線ＷＬ（ｏｔｈｅｒ）並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）並びに選択トランジスタＳＴ１及びＳＴ２は、オフ状態となる。
【００８２】
時刻Ｔ３＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、及び非選択ワード線ＷＬ（ｎ±１）に、それぞれ電圧Ｖｃ０＋Ｖ０、及びＶＳＳを印加する。電圧Ｖｃ０＋Ｖ０は、１回目のループにおける電圧ＶＰＧＭに相当する。これにより、非選択メモリセルトランジスタＭＴ（ｎ±１）はオフ状態となり、選択メモリセルトランジスタＭＴ（ｎ）内の強誘電体膜３４の分極量Ｐが電圧Ｖ０に相当する分だけ増加する。
【００８３】
時刻Ｔ４＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧ＶＳＳを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）がオフ状態となり、１回目のループにおけるプログラム動作が終了する。
【００８４】
続いて、時刻Ｔ５＿１において、ロウデコーダ２８は、選択ワード線（ｎ）にベリファイ電圧ＶｅＡを印加する。ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。選択メモリセルトランジスタＭＴ（ｎ）は、“Ａ”状態に達している場合には電流が流れ、“Ａ”状態に達していない（“Ｅｒ”状態である）場合には電流が流れない。このため、センスアンプモジュール２９は、１回目のプログラム動作によって選択メモリセルトランジスタＭＴ（ｎ）のプログラムの進行状況（“Ａ”状態に達したか否か）を把握することができる。
【００８５】
時刻Ｔ６＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、１回目のループにおけるプログラム動作に対応するベリファイ動作が終了する。
【００８６】
以上により、１回目のループにおける書込み動作が終了する。
【００８７】
続いて、時刻Ｔ１＿２から時刻Ｔ６＿２に至るまで、２回目のループが実行される。より具体的には、時刻Ｔ１＿２から時刻Ｔ４＿２に至るまで、２回目のプログラム動作が実行され、時刻Ｔ５＿２から時刻Ｔ６＿２に至るまで、２回目のプログラム動作に対応するベリファイ動作が実行される。
【００８８】
時刻Ｔ１＿２において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖ０＋ΔＶｐを印加し、非選択ワード線ＷＬ（ｎ±１）に電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／２を印加する。電圧ΔＶｐは、２回目以降のループにおいて、選択メモリセルトランジスタＭＴ内の強誘電体膜３４の分極量Ｐの増加に寄与する電子を、当該強誘電体膜３４と接する半導体ピラー３５上に発生させ得る電圧である。なお、電圧Ｖ０＋ΔＶｐは、電圧Ｖｃ０よりも小さい電圧であることが望ましい。すなわち、電圧Ｖ０＋ΔＶｐが選択ワード線ＷＬ（ｎ）に印加されている時刻Ｔ１＿２の時点では、分極は発生しない。
【００８９】
また、ロウデコーダ２８は、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＰＡＳＳを印加し、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）、非選択メモリトランジスタＭＴ（ｎ±１）及びＭＴ（ｏｔｈｅｒ）、並びに選択トランジスタＳＴ１及びＳＴ２は、オン状態となる。
【００９０】
時刻Ｔ２＿２において、ロウデコーダ２８は、非選択ワード線ＷＬ（ｏｔｈｅｒ）並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）並びに選択トランジスタＳＴ１及びＳＴ２は、オフ状態となる。
【００９１】
時刻Ｔ３＿２において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、及び非選択ワード線ＷＬ（ｎ±１）に、それぞれ電圧Ｖｃ０＋Ｖ０＋ΔＶｐ、及びＶＳＳを印加する。電圧Ｖｃ０＋Ｖ０＋ΔＶｐは、２回目のループにおける電圧ＶＰＧＭに相当する。これにより、非選択メモリセルトランジスタＭＴ（ｎ±１）はオフ状態となり、選択メモリセルトランジスタＭＴ（ｎ）内の強誘電体膜３４の分極量Ｐが電圧ΔＶｐに相当する分だけ増加する。
【００９２】
時刻Ｔ４＿２において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧ＶＳＳを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）がオフ状態となり、２回目のループにおけるプログラム動作が終了する。
【００９３】
続いて、時刻Ｔ５＿２において、ロウデコーダ２８は、選択ワード線（ｎ）にベリファイ電圧ＶｅＡを印加する。ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。
【００９４】
時刻Ｔ６＿２において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、２回目のループにおけるプログラム動作に対応するベリファイ動作が終了する。
【００９５】
以上により、２回目のループにおける書込み動作が終了する。
【００９６】
このように、ループ数が増加するにつれて、選択ワード線ＷＬ（ｎ）に印加される電圧ＶＰＧＭの大きさがステップアップする。
【００９７】
すなわち、ｋ回目（ｋは自然数）のループにおけるプログラム動作（時刻Ｔ１＿ｋ〜時刻Ｔ４＿ｋ）では、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）には、時刻Ｔ１＿ｋにおいて電圧Ｖ０＋（ｋ−１）ΔＶｐを印加し、時刻Ｔ３＿ｋにおいて電圧Ｖｃ０＋Ｖ０＋（ｋ−１）ΔＶｐを印加する。なお、電圧Ｖ０＋（ｋ−１）ΔＶｐは、電圧Ｖｃ０よりも小さい電圧であることが望ましい。すなわち、電圧Ｖ０＋（ｋ−１）ΔＶｐが選択ワード線ＷＬ（ｎ）に印加されている時刻Ｔ１＿ｋの時点では、分極は発生しない。電圧Ｖｃ０＋Ｖ０＋（ｋ−１）ΔＶｐは、ｋ回目のループにおける電圧ＶＰＧＭに相当する。
【００９８】
また、ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）には、時刻Ｔ１＿ｋにおいて電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／２を印加し、時刻Ｔ３＿ｋにおいて電圧ＶＳＳを印加する。ロウデコーダ２８は、非選択ワード線ＷＬ（ｏｔｈｅｒ）には、時刻Ｔ１＿ｋにおいて電圧ＶＰＡＳＳを印加し、時刻Ｔ２＿ｋにおいて電圧ＶＳＳを印加する。ロウデコーダ２８は、選択ゲート線ＳＧＤ、ＳＧＳには、時刻Ｔ１＿ｋにおいて電圧ＶＳＧを印加し、時刻Ｔ２＿ｋにおいて電圧ＶＳＳを印加する。
【００９９】
以上のように動作することにより、選択メモリセルトランジスタＭＴ（ｎ）内の強誘電体膜３４は、ループ毎に、電圧ΔＶｐに相当する分ずつ分極量が増加していくように制御される。
【０１００】
また、ｋ回目のループにおけるベリファイ動作（時刻Ｔ５＿ｋ〜時刻Ｔ８＿ｋ）では、ロウデコーダ２８は、選択ワード線（ｎ）には、時刻Ｔ５＿ｋ〜時刻Ｔ７＿ｋにおいてそれぞれベリファイ電圧ＶｅＡ〜ＶｅＣを印加する。ベリファイ電圧ＶｅＡ〜ＶｅＣは、どのループでどのベリファイ電圧が印加されるかが予め定められていてもよい。なお、ベリファイ動作によって、選択メモリセルトランジスタＭＴ（ｎ）に所望のデータが書込まれたと判定された場合、以降のループでは、書込みが禁止される。例えば、センスアンプモジュール２９は、書込みが禁止されたビット線ＢＬをインヒビット状態とすることによって、選択トランジスタＳＴ１をオフ状態とし、選択メモリセルトランジスタＭＴ（ｎ）における分極の発生、及び閾値電圧の低下を抑制する。
【０１０１】
以上で、書込み動作が終了する。
【０１０２】
なお、時刻Ｔ１＿ｋから時刻Ｔ２＿ｋまでの期間は、チャネル領域に所望の数の電子を蓄積させるために、例えば、数ナノ秒〜数百ナノ秒程度であることが望ましい。
【０１０３】
また、時刻Ｔ２＿ｋから時刻Ｔ３＿ｋまでの期間は、チャネル領域に蓄積された電子を消滅させることなく選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に集約させるために、例えば、数ナノ秒〜数百ナノ秒程度であることが望ましい。
【０１０４】
なお、時刻Ｔ１＿ｋにおいて非選択ワード線ＷＬ（ｎ±１）に印加される電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／２は、非選択メモリセルトランジスタＭＴ（ｎ±１）の保持するデータに応じて、ビット線ＢＬ毎に異なり得る。この場合、上述の書込み動作は、ビット線ＢＬ毎に実行されてもよい。
【０１０５】
１．２．３．２  ループ毎のプログラム動作について
次に、第１実施形態に係る半導体記憶装置における書込み動作のうち、ループ毎のプログラム動作について、図９〜図１１を用いて説明する。
【０１０６】
図９〜図１１は、第１実施形態に係る半導体記憶装置の選択ＮＡＮＤストリングにおける、ループ毎のプログラム動作を説明するための模式図である。図９〜図１１には、選択メモリセルトランジスタＭＴ（ｎ）、非選択メモリセルトランジスタＭＴ（ｎ±１）、及びＭＴ（ｎ±２）、並びに選択トランジスタＳＴ１及びＳＴ２が示される。図９、図１０、及び図１１にはそれぞれ、図８において説明された時刻Ｔ１＿ｋ、Ｔ２＿ｋ、及びＴ３＿ｋにおける選択ＮＡＮＤストリングＮＳの様子が模式的に示される。
【０１０７】
図９に示すように、時刻Ｔ１＿ｋにおいて、選択ＮＡＮＤストリングＮＳは、ビット線ＢＬ及びソース線ＣＥＬＳＲＣと電気的に接続されることにより、チャネル中に電子を供給可能となる。これに伴い、選択メモリセルトランジスタＭＴ（ｎ）、並びに非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｏｔｈｅｒ）のチャネル領域にはそれぞれ、ゲート電圧の大きさに応じた数の電子が供給される。
【０１０８】
具体的には、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域には、電圧Ｖ０＋（ｋ−１）ΔＶｐに応じたＮＥ（Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ））個の電子が供給され、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｏｔｈｅｒ）のチャネル領域にはそれぞれ、電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／２に応じたＮＥ（Ｖｃ０／２）個、及び電圧ＶＰＡＳＳに応じたＮＥ（ＶＰＡＳＳ−Ｖｔｈ（ｏｔｈｅｒ））個の電子が供給される。ここで、電圧Ｖｔｈ（ｎ±１）＋Ｖｃ／２、及びＶＰＡＳＳは、電圧Ｖｃ０よりも小さいため、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｏｔｈｅｒ）の分極量Ｐは、変化しない。また、電圧Ｖ０＋（ｋ−１）ΔＶｐは、電圧Ｖｃ０よりも小さいため、選択メモリセルトランジスタＭＴ（ｎ）の分極量Ｐも、時刻Ｔ１＿ｋの時点では変化しない。
【０１０９】
図１０に示すように、時刻Ｔ２＿ｋにおいて、非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）、並びに選択トランジスタＳＴ１及びＳＴ２がオフ状態となる。これにより、非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）のチャネル領域に存在していたＮＥ（ＶＰＡＳＳ−Ｖｔｈ（ｏｔｈｅｒ））個の電子が、選択トランジスタＳＴ１を介してビット線ＢＬ側に、又は選択トランジスタＳＴ２を介してソース線ＣＥＬＳＲＣ側に排出される。
【０１１０】
また、ＮＡＮＤストリングＮＳは、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に切断される。これにより、非選択メモリセルトランジスタＭＴ（ｎ±１）及び選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域は、ビット線ＢＬ及びソース線ＣＥＬＳＲＣに対してフローティング状態となる。このため、当該ループにおける以降のプログラム動作において、非選択メモリセルトランジスタＭＴ（ｎ±１）及び選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域には、時刻Ｔ１＿ｋの時点で供給された電子以外の新たな電子が供給されない。すなわち、選択ＮＡＮＤストリングＮＳのチャネル領域における電子数は、非選択メモリセルトランジスタＭＴ（ｎ±１）のチャネル領域に存在する２×ＮＥ（Ｖｃ０／２）個と、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に存在するＮＥ（Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ））個と、の合計値である（２×ＮＥ（Ｖｃ０／２）＋ＮＥ（Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ）））個に制限される。
【０１１１】
図１１に示すように、時刻Ｔ３＿ｋにおいて、選択メモリセルトランジスタＭＴ（ｎ）及び非選択メモリセルトランジスタＭＴ（ｎ±１）がそれぞれオン状態及びオフ状態となり、非選択メモリセルトランジスタＭＴ（ｎ±１）の各チャネル領域に供給されていた電子が選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に集中する。すなわち、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に存在する電子数は、例えば、（ＮＥ（Ｖｃ０＋Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ））≒２×ＮＥ（Ｖｃ０／２）＋ＮＥ（Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ）））となる。電圧Ｖｃ０＋Ｖ０＋（ｋ−１）ΔＶｐは、電圧Ｖｃ０よりも大きいため、選択メモリセルトランジスタＭＴ（ｎ）の分極量Ｐが変化する。これにより、選択メモリセルトランジスタＭＴ（ｎ）の閾値電圧が減少する。
【０１１２】
以上のように動作することにより、選択メモリセルトランジスタＭＴ（ｎ）には、書込み電圧ＶＰＧＭとして電圧Ｖｃ０＋Ｖ０＋（ｋ−１）ΔＶｐが印加された際に、チャネル領域に存在する電子数がビット線ＢＬ及びソース線ＣＥＬＳＲＣから無制限に供給されるのではなく、一定の数に制限される。すなわち、ループ毎に、チャネル領域に供給される電子数が制限された状態で、プログラム動作が実行される。
【０１１３】
１．３  本実施形態に係る効果
第１実施形態によれば、データ書込みの際における閾値電圧のばらつきを抑制することが出来る。本効果について、以下に説明する。
【０１１４】
ロウデコーダ２８は、書込み動作の際、時刻Ｔ１＿ｋにおいて、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加し、非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）に電圧ＶＰＡＳＳを印加し、非選択メモリセルトランジスタＭＴ（ｎ±１）に電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／２を印加する。また、ロウデコーダ２８は、時刻Ｔ１＿ｋにおいて、選択ワード線ＷＬ（ｎ）に電圧Ｖ０＋（ｋ−１）ΔＶｐを印加する。これにより、選択トランジスタＳＴ１及びＳＴ２、選択メモリセルトランジスタＭＴ（ｎ）、並びに非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｏｔｈｅｒ）は、オン状態となる。このため、非選択メモリセルトランジスタＭＴ（ｎ±１）のチャネル領域には、ＮＥ（Ｖｃ０／２）個の電子が供給され、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域には、ＮＥ（Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ））個の電子が供給されることができる。なお、時刻Ｔ１＿ｋの時点では、非選択メモリセルトランジスタＭＴ（ｎ±１）及び選択メモリセルトランジスタＭＴ（ｎ）には電圧Ｖｃ０未満の電圧が印加されているため、データが書込まれることが抑制される。
【０１１５】
また、ロウデコーダ２８は、時刻Ｔ２＿ｋにおいて、選択ゲート線ＳＧＤ及びＳＧＳ、並びに非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＳＳを印加する。これにより、選択トランジスタＳＴ１及びＳＴ２、並びに非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）は、オフ状態となり、非選択メモリセルトランジスタＭＴ（ｎ±１）及び選択メモリセルトランジスタＭＴ（ｎ）はフローティング状態となる。このため、非選択メモリセルトランジスタＭＴ（ｎ±１）及び選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に供給される電子は、時刻Ｔ１＿ｋにおいて供給された２×ＮＥ（Ｖｃ０／２）個と、ＮＥ（Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ））個と、に制限される。
【０１１６】
また、ロウデコーダ２８は、時刻Ｔ３＿ｋにおいて、選択ワード線ＷＬ（ｎ）に電圧Ｖｃ０＋Ｖ０を印加し、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＳＳを印加する。これにより、非選択メモリセルトランジスタＭＴ（ｎ±１）はオフ状態となる。このため、時刻Ｔ２＿ｋにおいてチャネル領域に蓄積された電子を選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に集約させることができる。また、集約された電子数は、ＮＥ（Ｖｃ０＋Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ））個程度となる。このため、選択メモリセルトランジスタＭＴ（ｎ）内の強誘電体膜３４の分極が発生する。
【０１１７】
上述の通り、選択メモリセルトランジスタＭＴ（ｎ）に集約された電子数は制限されている。このため、集約された電子によって強誘電体膜３４に印加される電界の大きさは、最大でもｑ×ＮＥ（Ｖｃ０＋Ｖ０＋（ｋ−１）ΔＶｐ−Ｖｔｈ（ｎ））／Ｃｆ／Ｔｆとなる。ここで、ｑは電気素量であり、Ｃｆは強誘電体膜３４の電気容量であり、Ｔｆは、強誘電体膜３４の膜厚である。したがって、一回のループで増加する強誘電体膜３４の分極量Ｐは、制限される。増加する分極量Ｐがループ毎に制限される効果について、図１２を用いて以下に説明する。
【０１１８】
図１２は、第１実施形態に係る半導体記憶装置の効果を説明するための模式図である。具体的には、図１２（Ａ）及び図１２（Ｂ）はいずれも、（ｋ−１）回のプログラム動作によって分極量Ｐが増加している状態で、ｋ回目のループのプログラム動作が実行されている状態が示される。図１２（Ａ）及び図１２（Ｂ）にそれぞれ示された選択メモリセルトランジスタＭＴ（ｎ）は、互いに分極特性が異なるため、ｋ回目のループまでのプログラム動作（つまり、（ｋ−１）回のプログラム動作）によって増加した分極量Ｐが異なる。
【０１１９】
図１２に示すように、選択メモリセルトランジスタＭＴ（ｎ）の分極量Ｐは、図１２（Ａ）の場合の方が図１２（Ｂ）の場合よりも分極量Ｐが小さい。このため、分極に応じて半導体ピラー３５上に発生する電子の数は、図１２（Ａ）の場合よりも図１２（Ｂ）の場合の方が多い。しかしながら、（ｋ−１）回のプログラム動作によって増加した分極量Ｐが異なっていても、ｋ回目のプログラム動作の際に供給される電子数は、図１２（Ａ）の場合と図１２（Ｂ）の場合とで同じとなる。これにより、ｋ回目のプログラム動作の際に更なる分極量Ｐの増加に寄与し得る電子数は、図１２（Ａ）の場合の方が図１２（Ｂ）の場合よりも多くなる。このため、ｋ回目のプログラム動作によって増加する分極量Ｐは、図１２（Ａ）の場合の方が図１２（Ｂ）の場合よりも多くなる。したがって、複数回のループで段階的にデータを書込むことにより、分極が進んだメモリセルトランジスタＭＴに対しては弱く書込み、分極が進んでいないメモリセルトランジスタＭＴに対しては強く書込むことができる。つまり、メモリセルトランジスタＭＴ毎の特性の違いによって生じる分極量Ｐの増加のばらつきを抑制することができ、ひいては、閾値電圧のばらつきを抑制することができる。
【０１２０】
また、ＮＡＮＤストリングＮＳにおける半導体ピラー３５は、強誘電体膜３４と絶縁膜３６との間に設けられ、ＳＯＩ構造を構成する。これにより、時刻Ｔ２＿ｋにおいて非選択メモリセルトランジスタＭＴ（ｎ±１）及び選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に存在する電子は、直ちに消滅しない。具体的には、当該電子は、数ナノ秒〜数１００ナノ秒程度の間、消滅せずにその場に留まることができる。このため、時刻Ｔ２＿ｋから時刻Ｔ３＿ｋの間を数ナノ秒〜数１００ナノ秒程度に制御することにより、選択メモリセルトランジスタＭＴ（ｎ）へのデータの書込みを効率的に実行することができる。
【０１２１】
２．  第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態では、書込み動作において、選択ＮＡＮＤストリングＮＳに電子が供給される際に非選択ワード線ＷＬに印加される電圧が第１実施形態と異なる。以下の説明では、第１実施形態と同一の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１２２】
２．１  書込み動作について
第２実施形態に係る半導体記憶装置における書込み動作について説明する。
【０１２３】
図１３は、第２実施形態に係る半導体記憶装置における書込み動作を説明するためのタイミングチャートである。図１３は、第１実施形態において説明した図８に対応する。すなわち、図１３における時刻Ｔ１＿１〜Ｔ６＿１、Ｔ１＿２〜Ｔ６＿２、及びＴ１＿ｋ〜Ｔ８＿ｋは、図８における時刻Ｔ１＿１〜Ｔ６＿１、Ｔ１＿２〜Ｔ６＿２、及びＴ１＿ｋ〜Ｔ８＿ｋに対応する。なお、図１３では、非選択ワード線ＷＬ（ｏｔｈｅｒ）は、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）を除く非選択ワード線ＷＬであるものとして説明する。
【０１２４】
図１３に示すように、選択ワード線ＷＬ（ｎ）、非選択ワード線（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳの書込み動作は、図８と同様であるため、その説明を省略する。
【０１２５】
時刻Ｔ１＿１において、ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）に電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／４を印加する。これにより、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）の各々は、オン状態となると共に、チャネル領域にＮＥ（Ｖｃ０／４）個の電子が供給される。
【０１２６】
時刻Ｔ２＿１において、ロウデコーダ２８は、非選択ワード線ＷＬ（ｏｔｈｅｒ）並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）並びに選択トランジスタＳＴ１及びＳＴ２は、オフ状態となり、選択メモリセルトランジスタＭＴ（ｎ）、並びに非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）はフローティング状態となる。このため、当該ループにおける以降のプログラム動作において、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）、並びに選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域には、時刻Ｔ１＿１の時点で供給された電子以外の新たな電子が供給されない。すなわち、選択ＮＡＮＤストリングＮＳのチャネル領域における電子数は、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）のチャネル領域に存在する４×ＮＥ（Ｖｃ０／４）個と、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に存在するＮＥ（Ｖ０）個と、の合計値である（４×ＮＥ（Ｖｃ０／４）＋ＮＥ（Ｖ０‐Ｖｔｈ（ｎ）））個に制限される。
【０１２７】
時刻Ｔ３＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖｃ０＋Ｖ０を印加する。また、ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）に電圧ＶＳＳを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）、並びに非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）はそれぞれ、オン状態及びオフ状態となり、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）の各チャネル領域に供給されていた電子が選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に集中する。すなわち、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に存在する電子数は、例えば、（ＮＥ（Ｖｃ０＋Ｖ０‐Ｖｔｈ（ｎ））≒４×ＮＥ（Ｖｃ０／４）＋ＮＥ（Ｖ０‐Ｖｔｈ（ｎ））となる。電圧Ｖｃ０＋Ｖ０は、電圧Ｖｃ０よりも大きいため、選択メモリセルトランジスタＭＴ（ｎ）の分極量Ｐが変化する。これにより、選択メモリセルトランジスタＭＴ（ｎ）の閾値電圧が減少する。
【０１２８】
以上のように動作することにより、選択メモリセルトランジスタＭＴ（ｎ）には、書込み電圧ＶＰＧＭとして電圧Ｖｃ０＋Ｖ０が印加された際に、チャネル領域に存在する電子数がビット線ＢＬ及びソース線ＣＥＬＳＲＣから無制限に供給されるのではなく、一定の数に制限される。すなわち、ループ毎に、チャネル領域に供給される電子数が制限された状態で、プログラム動作が実行される。
【０１２９】
なお、１回目のループにおける時刻Ｔ４＿１〜Ｔ６＿１の動作は、図８において説明した時刻Ｔ４＿１〜６＿１の動作と同様であるため、説明を省略する。
【０１３０】
以上により、１回目のループにおける書込み動作が終了する。
【０１３１】
また、２回目以降のループにおける非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）の動作は、１回目のループと同様であり、２回目以降のループにおける選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳの動作は、図８において説明した選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳの動作と同様であるため、説明を省略する。
【０１３２】
２．２  本実施形態に係る効果
第２実施形態によれば、ロウデコーダ２８は、時刻Ｔ１＿ｋにおいて、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）に電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／４を印加する。これにより、最終的に選択メモリセルトランジスタＭＴ（ｎ）に集約される電子を、４個の非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）を用いて蓄積することができる。このため、非選択メモリセルトランジスタＭＴ（ｎ±２）を用いない場合よりも非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）に印加される電圧の大きさを小さくすることができ、ひいては、非選択メモリセルトランジスタＭＴ（ｎ±１）への誤書込みを抑制することができる。
【０１３３】
２．３  第２実施形態の変形例
なお、第２実施形態は、上述の例に限らず、種々の変形が可能である。
【０１３４】
第２実施形態では、選択ＮＡＮＤストリングＮＳに電子が供給される際に、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）に、電圧Ｖｃ０に対応する電子が４等分して供給される場合について説明したが、これに限られない。例えば、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）の各々は、電圧Ｖｃ０に対応する電子がバイアスして供給されてもよい。
【０１３５】
図１４は、第２実施形態の変形例に係る半導体記憶装置における書込み動作を説明するためのタイミングチャートである。図１４は、第２実施形態において説明した図１３に対応する。すなわち、図１４における時刻Ｔ１＿１〜Ｔ６＿１、Ｔ１＿２〜Ｔ６＿２、及びＴ１＿ｋ〜Ｔ８＿ｋは、図１３における時刻Ｔ１＿１〜Ｔ６＿１、Ｔ１＿２〜Ｔ６＿２、及びＴ１＿ｋ〜Ｔ８＿ｋに対応する。
【０１３６】
図１４に示すように、選択ワード線ＷＬ（ｎ）、非選択ワード線（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳの書込み動作は、図１３と同様であるため、その説明を省略する。
【０１３７】
時刻Ｔ１＿１において、ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）にそれぞれ電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／３及びＶｔｈ（ｎ±２）＋Ｖｃ０／６を印加する。これにより、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）の各々は、オン状態となると共に、それぞれのチャネル領域にＮＥ（Ｖｃ０／３）個及びＮＥ（Ｖｃ０／６）の電子が供給される。
【０１３８】
時刻Ｔ２＿１において、ロウデコーダ２８は、非選択ワード線ＷＬ（ｏｔｈｅｒ）並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、非選択メモリセルトランジスタＭＴ（ｏｔｈｅｒ）並びに選択トランジスタＳＴ１及びＳＴ２は、オフ状態となり、選択メモリセルトランジスタＭＴ（ｎ）、並びに非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）はフローティング状態となる。このため、当該ループにおける以降のプログラム動作において、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）、並びに選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域には、時刻Ｔ１＿１の時点で供給された電子以外の新たな電子が供給されない。すなわち、選択ＮＡＮＤストリングＮＳのチャネル領域における電子数は、非選択メモリセルトランジスタＭＴ（ｎ±１）の各チャネル領域に存在する２×ＮＥ（Ｖｃ０／３）個と、非選択メモリセルトランジスタＭＴ（ｎ±２）の各チャネル領域に存在する２×ＮＥ（Ｖｃ０／６）個と、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に存在するＮＥ（Ｖ０‐Ｖｔｈ（ｎ））個と、の合計値（２×ＮＥ（Ｖｃ０／３）＋２×ＮＥ（Ｖｃ０／６）＋ＮＥ（Ｖ０‐Ｖｔｈ（ｎ））に制限される。
【０１３９】
時刻Ｔ３＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖｃ０＋Ｖ０を印加する。また、ロウデコーダ２８は、非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）に電圧ＶＳＳを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）、並びに非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）はそれぞれ、オン状態及びオフ状態となり、非選択メモリセルトランジスタＭＴ（ｎ±１）及びＭＴ（ｎ±２）の各チャネル領域に供給されていた電子が選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に集中する。すなわち、選択メモリセルトランジスタＭＴ（ｎ）のチャネル領域に存在する電子数は、例えば、（ＮＥ（Ｖｃ０＋Ｖ０‐Ｖｔｈ（ｎ））≒２×ＮＥ（Ｖｃ０／３）＋２×ＮＥ（Ｖｃ０／６）＋ＮＥ（Ｖ０‐Ｖｔｈ（ｎ））となる。電圧Ｖｃ０＋Ｖ０は、電圧Ｖｃ０よりも大きいため、選択メモリセルトランジスタＭＴ（ｎ）の分極量Ｐが変化する。これにより、選択メモリセルトランジスタＭＴ（ｎ）の閾値電圧が減少する。
【０１４０】
なお、１回目のループにおける時刻Ｔ４＿１〜Ｔ６＿１の動作は、図１３において説明した時刻Ｔ４＿１〜６＿１の動作と同様であるため、説明を省略する。
【０１４１】
以上により、１回目のループにおける書込み動作が終了する。
【０１４２】
また、２回目以降のループにおける非選択ワード線ＷＬ（ｎ±１）及びＷＬ（ｎ±２）の動作は、１回目のループと同様であり、２回目以降のループにおける選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳの動作は、図１３において説明した選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳの動作と同様であるため、説明を省略する。
【０１４３】
第２実施形態の変形例によれば、ロウデコーダ２８は、時刻Ｔ１＿ｋにおいて、非選択ワード線ＷＬ（ｎ±１）電圧Ｖｔｈ（ｎ±１）＋Ｖｃ０／３を印加し、非選択ワード線ＷＬ（ｎ±２）に電圧Ｖｔｈ（ｎ±２）＋Ｖｃ０／６を印加する。これにより、誤書込みが発生しやすい非選択メモリセルトランジスタＭＴが存在する場合、当該非選択ワード線ＷＬへ印加される電圧を低く抑えることができる。また、選択メモリセルトランジスタＭＴ（ｎ）からの距離が近い非選択メモリセルトランジスタＭＴの方が、蓄積された電子を選択メモリセルトランジスタＭＴ（ｎ）に集約させやすい等の事情がある場合、非選択ワード線ＷＬ（ｎ±１）へ印加される電圧を大きくすることができる。非選択メモリセルトランジスタＭＴへの誤書込みを抑制しつつ、選択メモリセルトランジスタＭＴ（ｎ）への効率的な書込みをすることができる。
【０１４４】
３．  第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第３実施形態は、ベリファイ動作又は読出し動作の際、ベリファイ電圧又は読出し電圧を印加する前に、同一のマイナーループ上で読出し動作を行うための初期化を行う。以下の説明では、第１実施形態と同一の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１４５】
３．１  書込み動作について
第３実施形態に係る半導体記憶装置における書込み動作について説明する。
【０１４６】
図１５は、第３実施形態に係る半導体記憶装置における書込み動作を説明するためのタイミングチャートである。図１５では、ワード線ＷＬは、選択ワード線ＷＬ（ｎ）と、選択ワード線ＷＬ（ｎ）と、その他の非選択ワード線ＷＬ（ｏｔｈｅｒ）と、が示される。
【０１４７】
図１５に示すように、時刻Ｔ１１＿１から時刻Ｔ１６＿１に至るまで、１回目のループが実行される。より具体的には、時刻Ｔ１１＿１から時刻Ｔ１２＿１に至るまで、プログラム動作が実行され、時刻Ｔ１３＿１から時刻Ｔ１４＿１に至るまで、マイナーループ初期化動作が実行され、時刻Ｔ１５＿１から時刻Ｔ１６＿１に至るまで、ベリファイ動作が実行される。
【０１４８】
時刻Ｔ１１＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖｃ０＋Ｖ０を印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＰＡＳＳを印加する。また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）の強誘電体膜３４に分極が発生し、閾値電圧が低下する。
【０１４９】
時刻Ｔ１２＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、１回目のループにおけるプログラム動作が終了する。
【０１５０】
時刻Ｔ１３＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖｉｎｉｔを印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。電圧Ｖｉｎｉｔは、誤消去が起こらない程度に小さな負電圧であり、例えば、ベリファイ電圧ＶｅＣより小さく、電圧−Ｖｃ０（＜０）より大きい。また、電圧Ｖｉｎｉｔは、ワード線ＷＬへの電圧の印加履歴によって変化する強誘電体膜３４のマイナーループを初期化し得る電圧である。これにより、選択メモリセルトランジスタＭＴ（ｎ）の強誘電体膜３４のマイナーループが初期化される。
【０１５１】
時刻Ｔ１４＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、１回目のループにおけるマイナーループ初期化動作が終了する。
【０１５２】
時刻Ｔ１５＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧ＶｅＡを印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＳＶＧを印加する。これにより、１回目のループにおけるプログラム動作によって選択メモリセルトランジスタＭＴ（ｎ）の閾値電圧が“Ａ”状態に達したか否かが判定される。
【０１５３】
時刻Ｔ１６＿１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、１回目のループにおけるベリファイ動作が終了する。
【０１５４】
以上で、１回目のループが終了する。
【０１５５】
２回目のループは、時刻Ｔ１１＿２から時刻Ｔ１６＿２に至るまで実行されるが、プログラム動作において印加される電圧が電圧ΔＶｐだけステップアップされる点を除いて、１回目のループと同様である。２回目のループにおいても、マイナーループ初期化動作が実行されることにより、選択メモリセルトランジスタＭＴ（ｎ）の強誘電体膜３４のマイナーループが初期化される。
【０１５６】
また、３回目以降のループについても、ベリファイ動作において選択ワード線ＷＬ（ｎ）に印加される電圧が順次、ベリファイ電圧ＶｅＡ〜ＶｅＣのうちから選択される点を除いて、２回目のループと同様である。
【０１５７】
以上により、書込み動作が終了する。
【０１５８】
３．２  読出し動作について
次に、第３実施形態に係る半導体記憶装置における読出し動作について説明する。
【０１５９】
図１６及び図１７は、第３実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャートである。図１６は、上位ページに記憶されたデータの読出し動作の一例が示され、図１７は、下位ページに記憶されたデータの読出し動作の一例が示される。
【０１６０】
まず、上位ページの読出し動作について図１６を用いて説明する。
【０１６１】
図１６に示すように、上位ページ読出し動作は、読出し電圧ＡＲ及びＣＲが印加される前に、マイナーループ初期化のための電圧Ｖｉｎｉｔが印加される。
【０１６２】
具体的には、時刻Ｔ２１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖｉｎｉｔを印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）の強誘電体膜３４のマイナーループが初期化される。
【０１６３】
時刻Ｔ２２において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、上位ページ読出し前のマイナーループ初期化動作が終了する。
【０１６４】
時刻Ｔ２３において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に読出し電圧ＡＲを印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。センスアンプモジュール２９は、時刻Ｔ２３から時刻Ｔ２４の間にストローブされたデータを選択メモリセルトランジスタＭＴ（ｎ）から読出す。
【０１６５】
時刻Ｔ２４において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に読出し電圧ＣＲを印加する。センスアンプモジュール２９は、時刻Ｔ２４から時刻Ｔ２５の間にストローブされたデータを選択メモリセルトランジスタＭＴ（ｎ）から読出す。読出し電圧ＡＲ及びＣＲによって読出されたデータに基づき、センスアンプモジュール２９は、選択メモリセルトランジスタＭＴ（ｎ）の上位ページのデータを確定する。
【０１６６】
時刻Ｔ２５において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、上位ページ読出し動作が終了する。
【０１６７】
次に、下位ページの読出し動作について図１７を用いて説明する。
【０１６８】
図１７に示すように、下位ページ読出し動作は、読出し電圧ＢＲが印加される前に、マイナーループ初期化のための電圧Ｖｉｎｉｔが印加される。
【０１６９】
具体的には、時刻Ｔ３１において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に電圧Ｖｉｎｉｔを印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。これにより、選択メモリセルトランジスタＭＴ（ｎ）の強誘電体膜３４のマイナーループが初期化される。
【０１７０】
時刻Ｔ３２において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、下位ページ読出し前のマイナーループ初期化動作が終了する。
【０１７１】
時刻Ｔ３３において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）に読出し電圧ＢＲを印加し、非選択ワード線ＷＬ（ｏｔｈｅｒ）に電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。センスアンプモジュール２９は、時刻Ｔ３３から時刻Ｔ３４の間にストローブされたデータを選択メモリセルトランジスタＭＴ（ｎ）から読出す。読出し電圧ＢＲによって読出されたデータに基づき、センスアンプモジュール２９は、選択メモリセルトランジスタＭＴ（ｎ）の下位ページのデータを確定する。
【０１７２】
時刻Ｔ３４において、ロウデコーダ２８は、選択ワード線ＷＬ（ｎ）、非選択ワード線ＷＬ（ｏｔｈｅｒ）、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加する。これにより、下位ページ読出し動作が終了する。
【０１７３】
３．３  本実施形態に係る効果について
第３実施形態によれば、意図しない分極の発生を抑制することができ、ひいては閾値電圧のばらつきを抑制することができる。本効果について、以下に説明する。
【０１７４】
図１８は、第３実施形態に係る半導体記憶装置のメモリセルトランジスタに印加されるゲート電圧と分極量との関係を説明するためのダイアグラムである。図１８では、“Ａ”状態の或るメモリセルトランジスタＭＴに、読出し電圧ＡＲが印加された場合のマイナーループの一例が破線で示される。
【０１７５】
図１８に示すように、“Ａ”状態のメモリセルトランジスタＭＴに対して読出し電圧ＡＲを印加する読出し動作を実行すると、例えば図１８に示されたマイナーループに基づいて分極量Ｐが変化し、点Ｘ４を経由して点Ｘ５に至る。このように、読出し動作を実行することにより、メモリセルトランジスタＭＴの分極量Ｐが増加し、閾値電圧が変化し得る。また、メモリセルトランジスタＭＴは、印加される電圧Ｖの履歴に応じて、異なるマイナーループに基づいて分極量Ｐが変化し得る。このため、点Ｘ５の状態から更に読出し動作を実行すると、図１８に示されたマイナーループと異なるマイナーループに基づいて分極量Ｐが変化する。したがって、メモリセルトランジスタＭＴの閾値電圧が更に変化し得る。
【０１７６】
このような読出し動作又はベリファイ動作による閾値電圧の変化は、少数回であれば微小であるが、複数回蓄積されることによって有意な変化量となり、誤読出し等の原因となり得る。このため、読出し動作又はベリファイ動作毎に、メモリセルトランジスタＭＴの閾値電圧変化が抑制されることが望ましい。
【０１７７】
第３実施形態によれば、ロウデコーダ２８は、読出し動作又はベリファイ動作を実行する前に、選択ワード線ＷＬ（ｎ）に電圧Ｖｉｎｉｔを印加する。これにより、図１８に示されたマイナーループにおいて点Ｘ５の状態となっているメモリセルトランジスタＭＴの分極量Ｐを、点Ｘ６を経由させて、再び当初の分極量Ｐに初期化することができる。このため、初期化された分極量Ｐから次の読出し動作又はベリファイ動作を実行することができ、常に同じ点Ｘ４においてデータの読出しを行うことができる。したがって、誤読出しを抑制することができ、ひいては閾値電圧変化を抑制することができる。
【０１７８】
なお、第３実施形態では、上位ページの読出し動作の際に、読出し電圧ＡＲ及びＣＲを連続的に印加する場合について説明したが、これに限られない。例えば、ロウデコーダ２８は、読出し電圧ＡＲを印加した後、読出し電圧ＣＲを印加する前に、電圧Ｖｉｎｉｔを印加し、マイナーループを初期化する動作を行ってもよい。
【０１７９】
４．  その他
なお、上述の第１実施形態乃至第３実施形態は、上述の例に限らず、種々の変形が可能である。
【０１８０】
例えば、第３実施形態に係る書込み動作におけるプログラム動作は、第１実施形態及び第２実施形態に係る書込み動作におけるプログラム動作とは異なる場合について説明したが、これに限られない。例えば、第３実施形態に係る書込み動作におけるプログラム動作は、第１実施形態及び第２実施形態に係る書込み動作におけるプログラム動作が適用されてもよい。
【０１８１】
これにより、第１実施形態及び第２実施形態において説明した効果に加えて、第３実施形態において説明した効果を併せて奏することができる。具体的には、１ループ毎に分極に寄与する電子数を制限することによって、閾値電圧のばらつきが抑制される効果に加えて、マイナーループの初期化を行うことによって、ベリファイ動作に起因する閾値電圧のばらつきを抑制する効果を奏することができる。
【０１８２】
また、上述の第１実施形態乃至第３実施形態は、半導体記憶装置２０がＮＡＮＤインタフェースによってコントローラ１０に制御される場合について説明したが、これに限られない。例えば、半導体記憶装置２０は、ＲＡＭインタフェースによって制御されてもよい。
【０１８３】
また、上述の第１実施形態乃至第３実施形態は、ページ単位で書込み及び読出しが実行される場合について説明したが、これに限られない。例えば、半導体記憶装置２０は、ランダムアクセスによって書込み及び読出しが実行されてもよい。
【０１８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１８５】
１…メモリシステム、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２８…ロウデコーダ、２９…センスアンプモジュール、３０…半導体基板、３０ｐ…ｐ型ウェル領域、３１〜３３、３７、４１、４３…配線層、３４…強誘電体膜、３５…半導体ピラー、３６…絶縁膜、３８…ｎ＋型不純物拡散領域、３９…ｎ＋型不純物拡散領域、４０、４２…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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