(57)【要約】【課題】半導体チップのスクライブ領域側から回路領域側に向かって、基板内をクラックまたはチッピングが進展することに起因して半導体装置の信頼性が低下することを防ぐ。【解決手段】スクライブ領域１Ｃの一部であって、シールリング領域１Ｂと隣接し、ダイシング時に切削されない外周領域１Ｅに、基板の上面から途中深さに亘ってダミー分離部ＤＩ１を形成する。ここでは、ＤＴＩ構造を有するダミー分離部ＤＩ１を、回路領域１Ａおよびシールリング領域１Ｂを囲むように配置する。【選択図】図５
2019114673.tif 000002
【特許請求の範囲】
【請求項１】
第１領域、平面視で前記第１領域を囲む第２領域、および、平面視で前記第１領域を囲む第３領域を有する半導体基板と、
前記第１領域の前記半導体基板の上面近傍に形成され、第１回路を構成する複数の素子と、
前記半導体基板の前記上面に形成された第１溝内に埋め込まれ、前記複数の素子同士を互いに分離する素子分離部と、
前記第２領域の前記半導体基板上に層間絶縁膜を介して形成された、回路を構成しない第１配線と、
前記第２領域の前記層間絶縁膜を貫通して前記第１配線に接続された、回路を構成しない第１導電性接続部と、
前記第１領域の前記半導体基板の前記上面に形成され、前記第１溝より深さが深い第２溝と、
前記第３領域の前記半導体基板の前記上面に形成され、前記第１溝より深さが深い第３溝と、
を有し、
前記第１配線、前記第１導電性接続部および前記第３溝のそれぞれは、平面視で前記第１領域を囲んで環状に形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
平面視で、前記第３溝は、前記第１領域に対して前記第１導電性接続部よりも外側に形成されている、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第３溝は、前記第１配線の直下に形成されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記層間絶縁膜および前記第３溝を貫通して前記第１配線に接続された、回路を構成しない第２導電性接続部をさらに有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
平面視で前記第１領域および前記第２領域を囲む第４領域の前記半導体基板の前記上面に形成され、前記第１溝より深さが深い第４溝をさらに有し、
前記第４溝は、平面視で前記第３溝を囲んで環状に形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第４領域の前記半導体基板上に前記層間絶縁膜を介して形成された、回路を構成しない第２配線と、
前記層間絶縁膜および前記第４溝を貫通して前記第２配線に接続された、回路を構成しない第３導電性接続部をさらに有する、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第４溝内には空隙が存在する、半導体装置。
【請求項８】
請求項４記載の半導体装置において、
前記第２領域の前記半導体基板の前記上面に形成され、前記第１溝より深さが深い第５溝をさらに有し、
前記第１導電性接続部は、前記第５溝を貫通している、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第３溝内には空隙が存在する、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第３領域は、前記第２領域を平面視で囲んでおり、
前記第３領域の前記半導体基板上に前記層間絶縁膜を介して形成された、回路を構成しない第２配線と、
前記層間絶縁膜および前記第３溝を貫通して前記第２配線に接続された、回路を構成しない第３導電性接続部をさらに有する、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体基板の側面において、前記第３溝が露出していない、半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記半導体基板の側面に存在するクラックは、平面視で前記第３溝と重なる箇所で終端している、半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記第３領域は、前記第２領域を平面視で囲んでおり、
平面視で前記第１領域、前記第２領域および前記第３領域を囲む第５領域の前記半導体基板の前記上面に形成され、前記第１溝より深さが深い第６溝をさらに有し、
前記第６溝は、平面視で前記第３溝を囲んで環状に形成されている、半導体装置。
【請求項１４】
（ａ）第１領域と、前記第１領域を平面視で囲む第２領域と、前記第１領域を平面視で囲む第３領域とをそれぞれ複数備えた半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板の上面に形成された第１溝に埋め込まれた素子分離部を形成する工程、
（ｃ）前記第１領域の前記半導体基板の前記上面近傍に複数の素子を形成する工程、
（ｄ）前記（ｃ）工程および前記（ｂ）工程の後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｅ）前記第１領域の前記半導体基板の前記上面に、前記第１層間絶縁膜を貫通し、前記第１溝よりも深さが深い第２溝を形成し、前記第３領域の前記半導体基板の前記上面に、前記第１層間絶縁膜を貫通し、前記第１溝よりも深さが深く、平面視で前記第１領域を囲む第３溝を形成する工程、
（ｆ）前記半導体基板上に、前記第３溝を覆う第２層間絶縁膜を形成することで、前記第１層間絶縁膜および前記第２層間絶縁膜から成る第３層間絶縁膜を形成する工程、
（ｇ）前記第１領域の前記第３層間絶縁膜を貫通する第３溝と、前記第２領域の前記第３層間絶縁膜を貫通し、平面視で前記第１領域を囲む第４溝とを形成する工程、
（ｈ）前記第３溝に埋め込まれ、第１回路を構成する第１導電性接続部と、前記第４溝に埋め込まれ、回路を構成しない第２導電性接続部とを形成する工程、
（ｉ）互いに離間して隣り合う前記第３領域同士の間の第４領域の前記半導体基板を切削することで、前記第１領域、前記第２領域および前記第３領域を含む半導体チップを形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置において、
前記（ｉ）工程では、前記半導体基板の前記上面に前記第１溝よりも深い溝が形成されていない前記第４領域を切削する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＴＩ構造を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
溝部の幅に対する溝部の深さの比であるアスペクト比として１よりも高い高アスペクト比を有する溝部内に絶縁膜が形成された素子分離（Deep Trench Isolation；ＤＴＩ）構造を半導体基板の主面に有する半導体装置がある。また、半導体基板の主面に形成されたこのような深い溝内に形成され、当該溝の底面において半導体基板に接続される基板コンタクトプラグが知られている。
【０００３】
また、半導体ウェハを切削して複数の半導体チップを得るために行うダイシング工程に起因して半導体チップの回路領域に水分が侵入すること、および、当該ダイシング工程に起因して当該回路領域が金属汚染されることなどを防ぐための構造として、半導体チップの外周部に形成される金属部材などから成るシールリングが知られている。
【０００４】
特許文献１（特開２０１１−６６０６７号公報）および特許文献２（特開２０１１−１５１１２１号公報）には、深い溝を用いて素子分離を行うことが記載されている。特許文献３（特開２０１５−３７０９９号公報）には、深い溝内にプラグを形成し、当該プラグを半導体基板に接続することが記載されている。特許文献４（特開平８−３７２８９号公報）には、シールリングの構造が記載されている。特許文献５（特開２００６−１６５０４０号公報）および特許文献６（特開２００４−２３５３５７号公報）には、ダミーパターンを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−６６０６７号公報
【特許文献２】特開２０１１−１５１１２１号公報
【特許文献３】特開２０１５−３７０９９号公報
【特許文献４】特開平８−３７２８９号公報
【特許文献５】特開２００６−１６５０４０号公報
【特許文献６】特開２００４−２３５３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＤＴＩ構造を半導体チップに形成する場合、研磨の均一性を向上させる観点などから、半導体装置の製造工程中にダイシング工程により切削される半導体ウェハのスクライブ領域にも、ＤＴＩ構造のダミーパターンを形成することが望ましい。しかし、ダイシング工程で切削される領域にＤＴＩ構造のダミーパターンが形成されている場合、当該ダミーパターンの存在に起因してチッピングまたはクラックが生じ、半導体装置が正常に動作しなくなる虞がある。
【０００７】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、平面視で回路領域の周囲を囲み、素子分離領域が埋め込まれた第１溝よりも深い第２溝を含むダミーのＤＴＩ構造を形成するものである。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１１】
また、本願において開示される一実施の形態によれば、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である半導体装置を示す平面図である。
【図２】本発明の実施の形態１である半導体装置を示す平面図である。
【図３】本発明の実施の形態１である半導体装置を示す平面図である。
【図４】図３のＡ−Ａ線における断面図である。
【図５】本発明の実施の形態１である半導体装置を示す断面図である。
【図６】本発明の実施の形態１である半導体装置を示す平面図である。
【図７】図６のＢ−Ｂ線における断面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の平面図である。
【図１７】図１６のＢ−Ｂ線における断面図である。
【図１８】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図１９】本発明の実施の形態１の変形例１である半導体装置を示す平面図である。
【図２０】本発明の実施の形態１の変形例１である半導体装置を示す平面図である。
【図２１】本発明の実施の形態１の変形例２である半導体装置を示す平面図である。
【図２２】本発明の実施の形態１の変形例２である半導体装置を示す平面図である。
【図２３】本発明の実施の形態１の変形例３である半導体装置を示す平面図である。
【図２４】本発明の実施の形態１の変形例３である半導体装置を示す平面図である。
【図２５】本発明の実施の形態１の変形例４である半導体装置を示す平面図である。
【図２６】本発明の実施の形態１の変形例４である半導体装置を示す平面図である。
【図２７】本発明の実施の形態１の変形例５である半導体装置を示す平面図である。
【図２８】本発明の実施の形態１の変形例５である半導体装置を示す平面図である。
【図２９】本発明の実施の形態１の変形例５である半導体装置を示す平面図である。
【図３０】本発明の実施の形態１の変形例５である半導体装置を示す平面図である。
【図３１】本発明の実施の形態１の変形例５である半導体装置の製造工程中の断面図である。
【図３２】本発明の実施の形態２である半導体装置を示す平面図である。
【図３３】本発明の実施の形態２である半導体装置を示す断面図である。
【図３４】本発明の実施の形態２である半導体装置を示す平面図である。
【図３５】本発明の実施の形態２である半導体装置を示す断面図である。
【図３６】本発明の実施の形態２である半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の平面図である。
【図３８】本発明の実施の形態３である半導体装置を示す平面図である。
【図３９】本発明の実施の形態３である半導体装置を示す断面図である。
【図４０】本発明の実施の形態３である半導体装置を示す平面図である。
【図４１】本発明の実施の形態３である半導体装置を示す断面図である。
【図４２】本発明の実施の形態３の変形例１である半導体装置を示す平面図である。
【図４３】本発明の実施の形態３の変形例１である半導体装置を示す断面図である。
【図４４】本発明の実施の形態３の変形例１である半導体装置を示す平面図である。
【図４５】本発明の実施の形態３の変形例１である半導体装置を示す断面図である。
【図４６】本発明の実施の形態３の変形例２である半導体装置を示す断面図である。
【図４７】本発明の実施の形態３の変形例２である半導体装置を示す断面図である。
【図４８】本発明の実施の形態３の変形例３である半導体装置を示す断面図である。
【図４９】本発明の実施の形態３の変形例３である半導体装置を示す断面図である。
【図５０】本発明の実施の形態３の変形例４である半導体装置を示す断面図である。
【図５１】本発明の実施の形態３の変形例４である半導体装置を示す断面図である。
【図５２】本発明の実施の形態３の変形例５である半導体装置を示す断面図である。
【図５３】本発明の実施の形態３の変形例５である半導体装置を示す断面図である。
【図５４】本発明の実施の形態３の変形例６である半導体装置を示す断面図である。
【図５５】本発明の実施の形態３の変形例６である半導体装置を示す断面図である。
【図５６】本発明の実施の形態３の変形例７である半導体装置を示す断面図である。
【図５７】本発明の実施の形態３の変形例７である半導体装置を示す断面図である。
【図５８】比較例である半導体装置の製造工程中の平面図である。
【図５９】比較例である半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図等であってもハッチングを付す場合がある。
【００１５】
本願の半導体装置は、主に半導体チップのシールリング領域から、半導体チップの終端部までの間の構造に関するものである。以下の実施の形態では、図１〜図５のように、ダイシングによる個片化を行う前の半導体ウェハの構造を示す図を用いて説明を行う場合があるが、本実施の形態の半導体装置は半導体ウェハのみならず、ダイシング工程後の半導体チップ（図６および図７参照）を含むものである。
【００１６】
（実施の形態１）
＜半導体装置の構造について＞
以下に、図１〜図７を用いて、本実施の形態の半導体装置の構造について説明する。図１〜図３および図６は、本発明の実施の形態１である半導体装置を説明する平面図である。図４、図５および図７は、本実施の形態の半導体装置を説明する断面図である。図４は図３のＡ−Ａ線における断面図であり、図７は図６のＢ−Ｂ線における断面図である。図４では、左から順に回路領域１Ａ、シールリング領域１Ｂ、スクライブ領域（スクライブライン）１Ｃおよびシールリング領域１Ｂを示している。図５は、図４の２箇所のシールリング領域１Ｂと、それらのシールリング領域１Ｂ同士の間のスクライブ領域１Ｃとを示す拡大断面図である。図１を除く各平面図では、図を分かり易くするため、シールリング領域１Ｂにハッチングを付している。
【００１７】
図１には、本実施の形態の半導体装置を含む半導体ウェハＷＦの平面図と、半導体ウェハＷＦの主面にアレイ状に並ぶ複数のチップ領域ＣＨＲのうちの１つを抜き出した拡大平面図とを示している。平面視において、各チップ領域ＣＨＲは矩形形状を有しており、回路領域１Ａおよびシールリング領域１Ｂを有している。半導体基板ＳＢは、単結晶シリコン（Ｓｉ）から成るｐ型の基板であり、トランジスタなどの半導体素子が形成される側の第１面である主面と、その反対側の第２面である裏面（背面）とを有している。
【００１８】
なお、本願でいう半導体ウェハＷＦは、個片化される前の円板状の基板を意味する場合と、個片化される前の円板状の基板および当該基板上に形成された半導体素子および配線層などを含む積層構造を意味する場合とがある。対して、本願でいう半導体基板ＳＢ（図４参照）は、半導体ウェハＷＦを構成する基板を意味する場合と、個片化された半導体チップを構成する基板を意味する場合とがあり、いずれの場合も、基板（例えばシリコン基板）上の半導体素子および配線層などは含まない。
【００１９】
図１に示すように、平面視において円い形状を有する半導体ウェハＷＦ（半導体基板ＳＢ）は、平面視における端部の一部に切り欠き（ノッチ）ＮＴを有している。また、半導体ウェハＷＦの主面には、行列状に並ぶ複数のチップ領域ＣＨＲが存在している。平面視において、各チップ領域ＣＨＲは矩形形状を有しており、回路領域１Ａおよびシールリング領域１Ｂを有している。回路領域１Ａは、所望のアナログ、デジタル回路が形成されている領域であり、回路を構成する半導体素子、配線、コンタクトプラグ（導電性接続部）、基板コンタクトプラグ（導電性基板接続部）、ビア（導電性接続部）などが形成されている領域である。平面視において、各チップ領域ＣＨＲの回路領域１Ａは、環状のシールリング領域１Ｂの内側に位置している。
【００２０】
シールリング領域１Ｂは、半導体ウェハＷＦをダイシングブレードで切削する際に、シールリング領域１Ｂの内側にクラックが生じること、回路領域１Ａに水分が侵入すること、および、回路領域１Ａが金属汚染されることなどを防ぐため、金属配線およびプラグ（ビア）などから成るシールリングを配置する領域である。よって、シールリング領域１Ｂはチップ領域ＣＨＲの端部に環状に形成されており、チップ領域ＣＨＲの中心の回路領域１Ａを保護している。回路領域１Ａを保護するため、シールリングは回路領域１Ａを平面視で囲むようにシールリング領域１Ｂに沿って連続的に形成されている。つまり、シールリングは環状の平面構造を有している。１方向に延在するシールリング領域１Ｂの短手方向の幅は、例えば６μｍ程度である。
【００２１】
チップ領域ＣＨＲは、半導体ウェハＷＦの上面に沿う第１方向および第２方向に複数並んで配置されている。第１方向および第２方向は、互いに直交している。第１方向および第２方向のそれぞれは、半導体ウェハＷＦの主面に沿う方向であり、それらの方向は互いに直交している。半導体ウェハＷＦの上面に並ぶ複数のチップ領域ＣＨＲ同士の間は、互いに離間している。隣り合うチップ領域ＣＨＲ同士の間の領域はスクライブ領域１Ｃである。言い換えれば、スクライブ領域１Ｃはシールリング領域１Ｂを境界として、回路領域１Ａと反対側に位置する領域である。すなわち、各チップ領域ＣＨＲは、スクライブ領域１Ｃにより囲まれている。
【００２２】
また、スクライブ領域１Ｃは、第１方向または第２方向に延在している。スクライブ領域１Ｃは、その一部が、スクライブ領域１Ｃの延在方向に沿って切削される領域である。つまり、スクライブ領域１Ｃは、各チップ領域ＣＨＲを切り離すために一部が除去される領域である。当該切削により個片化された各チップ領域ＣＨＲは、半導体チップＣＨＰ（図６参照）となる。つまり、チップ領域ＣＨＲは、ダイシング工程後に１つの半導体チップとなる領域であり、
図２に、４つ並んだチップ領域ＣＨＲを拡大して示す。図２に示すように、スクライブ領域１Ｃは、切削領域１Ｄと外周領域（残存領域、非切削領域）１Ｅとから成る。図２および以降の平面図では、切削領域１Ｄを破線で囲んで示している。切削領域１Ｄは、第１方向または第２方向において互いに隣り合うチップ領域ＣＨＲ同士の間の中央部に位置しており、第２方向または第１方向に延在している。つまり、例えば第１方向で隣り合うチップ領域ＣＨＲ同士の間の切削領域１Ｄは第２方向に延在しており、第２方向で隣り合うチップ領域ＣＨＲ同士の間の切削領域１Ｄは第１方向に延在している。
【００２３】
切削領域１Ｄとチップ領域ＣＨＲとの間、つまり、切削領域１Ｄとシールリング領域１Ｂとの間には、外周領域１Ｅが介在している。言い換えれば、切削領域１Ｄは、互いに離間して隣り合う外周領域１Ｅ同士の間の領域である。このように、外周領域１Ｅはチップ領域ＣＨＲ（シールリング領域１Ｂ）に隣接しており、切削領域１Ｄはチップ領域ＣＨＲ（シールリング領域１Ｂ）と接していない。
【００２４】
切削領域１Ｄは、スクライブ領域１Ｃのうち、ダイシングにより切削（除去）される領域である。外周領域１Ｅは、スクライブ領域１Ｃのうち、ダイシング工程で切削されずに半導体チップの端部として残存する領域である。すなわち、外周領域１Ｅは、回路領域１Ａおよびシールリング領域１Ｂを含む領域の外周を囲む領域である。ここでは回路領域１Ａおよびシールリング領域１Ｂをチップ領域ＣＨＲと呼び、外周領域１Ｅはチップ領域ＣＨＲではないものとして説明をする。ただし、外周領域１Ｅは半導体チップの端部として残る領域なので、外周領域１Ｅをチップ領域ＣＨＲの一部として考えてもよい。
【００２５】
図３に、第１方向に延在するスクライブ領域１Ｃと第２方向に延在するスクライブ領域１Ｃとが交差する箇所を拡大して示す。図３に示すように、スクライブ領域１Ｃは、第１方向または第２方向に延在しており、第１方向に延在するスクライブ領域１Ｃと第２方向に延在するスクライブ領域１Ｃとは、互いに直交している。同様に、第１方向に延在する切削領域１Ｄと第２方向に延在する切削領域１Ｄとは、互いに直交している。１方向に延在するスクライブ領域１Ｃの短手方向の幅は、例えば１００μｍ程度である。
【００２６】
図４に、本実施の形態の半導体装置の断面図であって、スクライブ領域１Ｃが切削されていない場合の断面図を示す。図４は、シールリング領域１Ｂ、スクライブ領域１Ｃ、切削領域１Ｄおよび外周領域１Ｅのそれぞれの短手方向に沿う断面図である。スクライブ領域１Ｃと回路領域１Ａとの間には、シールリング領域１Ｂが存在している。シールリング領域１Ｂと切削領域１Ｄとの間には外周領域１Ｅが存在している。
【００２７】
図４に示すように、本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上にエピタキシャル成長法で形成されたエピタキシャル層（半導体層）とから成る積層基板を有している。以下では、半導体基板ＳＢおよび半導体基板ＳＢ上のエピタキシャル層を含む基板を、積層基板と呼ぶ。なお、半導体基板ＳＢおよびエピタキシャル層は半導体から成るため、当該積層基板を半導体基板と呼ぶこともできる。当該エピタキシャル層は、半導体基板ＳＢ上に順に形成されたｐ型半導体領域ＰＲ１、ｎ型埋込み領域ＮＲおよびｐ型半導体領域ＰＲ２を有している。
【００２８】
回路領域１Ａのｐ型半導体領域ＰＲ２の上部には、ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３が形成されている。ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれは、ｐ型半導体領域ＰＲ２の上面、つまり、積層基板の上面をチャネル領域として有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２は、ｎ型高耐圧トランジスタＱ３よりも低い電圧で駆動するＭＯＳ型の電界効果トランジスタである。ｎ型高耐圧トランジスタＱ３は、例えば４５Ｖの耐圧を有するＭＯＳ型の電界効果トランジスタである。図４では、左側から順にｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３を示している。
【００２９】
ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれは、積層基板の上面に形成された溝（分離溝）Ｄ１内に埋め込まれた絶縁膜から成る素子分離領域ＥＩにより互いに分離されている。素子分離領域ＥＩは、例えば主に酸化シリコンから成る。素子分離領域ＥＩは、回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃのいずれにも形成されている。スクライブ領域１Ｃでは、素子分離の用途に用いられない擬似的な素子分離領域ＥＩが複数並べて形成されている。つまり、シールリング領域１Ｂより外側のスクライブ領域１Ｃには、素子分離領域ＥＩの形成時の平坦度向上のために、活性領域の他に素子分離領域ＥＩをダミーパターンとして配置している。
【００３０】
ｐ型半導体領域ＰＲ２の上面には、溝Ｄ１よりも深さが深いｎ型ウェルＷ１およびｐ型ウェルＷ２が隣り合って形成されており、ｐ型低耐圧トランジスタＱ１はｎ型ウェルＷ１上に形成され、ｎ型低耐圧トランジスタＱ２はｐ型ウェルＷ２上に形成されている。素子分離領域ＥＩは、比較的浅い素子分離部であり、例えばＳＴＩ（Shallow Trench Isolation）構造を有している。
【００３１】
ｐ型低耐圧トランジスタＱ１は、積層基板上にゲート絶縁膜を介して形成されたゲート電極を有しており、ゲート長方向におけるゲート電極の両側の側面は、絶縁膜から成るサイドウォールにより覆われている。また、ｐ型低耐圧トランジスタＱ１は、当該ゲート電極の直下のｎ型ウェルＷ１の上面を挟むように形成された一対のソース・ドレイン領域ＳＤ１を有している。ソース・ドレイン領域ＳＤ１はｐ型半導体領域であり、素子分離領域ＥＩよりも浅い深さで形成されている。一対の当該ソース・ドレイン領域ＳＤ１のそれぞれは、互いに隣接するエクステンション領域および拡散領域から成る。当該ゲート絶縁膜は例えばシリコン酸化膜、シリコン窒化膜、またはその積層構造から成り、当該ゲート電極はポリシリコン膜から成る。
【００３２】
ｎ型低耐圧トランジスタＱ２は、積層基板上にゲート絶縁膜を介して形成されたゲート電極を有しており、ゲート長方向におけるゲート電極の両側の側面は、絶縁膜から成るサイドウォールにより覆われている。また、ｎ型低耐圧トランジスタＱ２は、当該ゲート電極の直下のｐ型ウェルＷ２の上面を挟むように形成された一対のソース・ドレイン領域ＳＤ２を有している。ソース・ドレイン領域ＳＤ２はｎ型半導体領域であり、素子分離領域ＥＩよりも浅い深さで形成されている。一対の当該ソース・ドレイン領域ＳＤ２のそれぞれは、互いに隣接するエクステンション領域および拡散領域から成る。当該ゲート絶縁膜は例えばシリコン酸化膜、シリコン窒化膜、またはその積層構造から成り、当該ゲート電極はポリシリコン膜から成る。
【００３３】
ｎ型高耐圧トランジスタＱ３は、積層基板上に素子分離領域ＥＩおよびゲート絶縁膜を介して形成されたゲート電極を有しており、ゲート長方向におけるゲート電極の両側の側面は、絶縁膜から成るサイドウォールにより覆われている。ｎ型高耐圧トランジスタＱ３のゲート電極のゲート長方向の長さは、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２のそれぞれのゲート長方向の長さよりも大きい。また、ｎ型高耐圧トランジスタＱ３のゲート絶縁膜の厚さは、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２のそれぞれのゲート絶縁膜の厚さと同等、または、より厚い。当該ゲート絶縁膜は例えばシリコン酸化膜、シリコン窒化膜、またはその積層構造から成り、当該ゲート電極はポリシリコン膜から成る。
【００３４】
ｎ型高耐圧トランジスタＱ３は当該ゲート電極の直下のｐ型半導体領域ＰＲ２の上面を挟むように形成されたソース領域ＳＲおよびドレイン領域ＤＲを有している。ソース領域ＳＲおよびドレイン領域ＤＲはｎ型半導体領域であり、素子分離領域ＥＩよりも浅い深さで形成されている。ドレイン領域ＤＲと上記ゲート電極の直下のｐ型半導体領域ＰＲ２の上面との間には、溝Ｄ１内に埋め込まれた素子分離領域ＥＩが設けられており、当該溝Ｄ１の側面および底面に隣接するｐ型半導体領域ＰＲ２の表面には、ｎ型オフセット領域ＯＦが形成されている。
【００３５】
また、ソース領域ＳＲは、ｐ型半導体領域ＰＲ２の上面に形成されたｐ型ウェルＷ３の上面に形成されており、ｐ型ウェルＷ３の上面には、ソース領域ＳＲと隣接するｐ型拡散領域ＰＤが形成されている。ｎ型オフセット領域ＯＦとｐ型ウェルＷ３とは、上記ゲート電極の直下において互いに離間している。また、ｎ型高耐圧トランジスタＱ３の直下のｎ型埋込み領域ＮＲとｐ型半導体領域ＰＲ２との間には、ｐ型埋込み領域ＰＲ３が形成されている。ソース領域ＳＲは、互いに隣接するエクステンション領域および拡散領域から成る。
【００３６】
ソース・ドレイン領域ＳＤ１、ＳＤ２およびソース領域ＳＲのそれぞれを構成する拡散領域は、当該拡散領域に隣接するエクステンション領域よりも不純物濃度が高い。このように、ソース・ドレイン領域ＳＤ１、ＳＤ２およびソース領域ＳＲのそれぞれは、不純物濃度が高い拡散領域と、不純物濃度が低いエクステンション領域とを含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００３７】
ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれのソース・ドレイン領域の上面であって、各ゲート電極およびサイドウォールから露出する上面は、シリサイド層Ｓ１により覆われている。また、各ゲート電極の上面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＴｉ（チタン）、Ｃｏ（コバルト）、またはＮｉ（ニッケル）などの金属とＳｉ（シリコン）とを反応させて形成された導体層である。切削領域１Ｄでは、素子分離領域ＥＩから露出するｐ型半導体領域ＰＲ２の上面にｐ型拡散領域ＰＤが形成されている。なお、図示していない箇所の切削領域１Ｄでは、素子分離領域ＥＩおよびｐ型拡散領域ＰＤのそれぞれの上面は、絶縁膜により覆われている。当該絶縁膜は例えば酸化シリコン膜または窒化シリコン膜から成り、ｐ型拡散領域ＰＤの上面にシリサイド層が形成されることを防ぐために設けられている。
【００３８】
積層基板上には、ｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３を覆うように、層間絶縁膜（コンタクト層間膜）ＣＬが形成されている。層間絶縁膜ＣＬは、例えば主に窒化シリコン膜または酸化シリコン膜などから成り、層間絶縁膜ＣＬの上面は平坦化されている。から成る。具体的には、層間絶縁膜ＣＬはＢＰ−ＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate）膜から成る。層間絶縁膜ＣＬの上面は平坦化されている。回路領域１Ａでは、層間絶縁膜ＣＬの上面から下面に亘って形成され、層間絶縁膜ＣＬを貫通するコンタクトホール（接続孔）ＣＨが複数形成されており、それらのコンタクトホールＣＨ内に埋め込まれた導体膜から成るコンタクトプラグ（導電性接続部）ＣＰが、積層基板上に複数形成されている。コンタクトプラグＣＰは、主にＷ（タングステン）膜から成る金属膜（導体膜）により構成されている。
【００３９】
複数のコンタクトプラグＣＰのそれぞれは、例えばｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３のそれぞれに接続されている。つまり、複数のコンタクトプラグＣＰのそれぞれは、ｐ型低耐圧トランジスタＱ１のゲート電極、ｎ型低耐圧トランジスタＱ２のゲート電極、ｎ型高耐圧トランジスタＱ３のゲート電極、ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲまたはドレイン領域ＤＲのそれぞれの上面に、シリサイド層Ｓ１を介して接続されている。シリサイド層Ｓ１は、各ゲート電極、ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲまたはドレイン領域ＤＲのそれぞれと、コンタクトプラグＣＰとの間の接続抵抗を低減する役割を有している。
【００４０】
コンタクトプラグＣＰは、例えば円柱状の形状を有しており、１つのコンタクトプラグＣＰの直径、すなわち、半導体基板ＳＢの主面に沿う方向（横方向、水平方向）の幅の平均の値は、例えば０．１μｍ程度である。なお、図４では、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２のそれぞれのゲート電極に接続されたコンタクトプラグＣＰを図示していない。また、スクライブ領域１ＣにはコンタクトプラグＣＰは形成されておらず、本実施の形態では、シールリング領域１ＢにもコンタクトプラグＣＰは形成されていない。各コンタクトプラグＣＰの上面と層間絶縁膜ＣＬの上面とは略同一面において平坦化されている。
【００４１】
層間絶縁膜ＣＬ上には、複数の配線Ｍ１と、各配線Ｍ１の側面および上面を覆う層間絶縁膜ＩＬ１とを含む第１配線層が形成されている。また、第１配線層は、層間絶縁膜ＩＬ１を貫通して配線Ｍ１の上面に接続されたビアＶ１を含んでいる。層間絶縁膜ＩＬ１は例えば酸化シリコン膜から成り、配線Ｍ１は例えば主にＡｌ（アルミニウム）から成り、ビアＶ１は例えば主にＷ（タングステン）から成る。配線Ｍ１の下面の一部はコンタクトプラグＣＰの上面に接続されている。配線Ｍ１の横方向の幅は、コンタクトプラグＣＰおよびビアＶ１のそれぞれの横方向の幅よりも大きい。各ビアＶ１の上面と層間絶縁膜ＩＬ１の上面とは略同一面において平坦化されている。
【００４２】
第１配線層上には、第１配線層と同様の構成から成る第２配線層および第３配線層が順に積層されている。すなわち、第２配線層は、ビアＶ１の上面に接続された配線Ｍ２と、配線Ｍ２を覆う層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２を貫通して配線Ｍ２の上面に接続されたビアＶ２とを含んでいる。また、第３配線層は、ビアＶ２の上面に接続された配線Ｍ３と、配線Ｍ３を覆う層間絶縁膜ＩＬ３と、層間絶縁膜ＩＬ３を貫通して配線Ｍ３の上面に接続されたビアＶ３とを含んでいる。第３配線層上には、ビアＶ３の上面に接続された配線Ｍ４が複数形成されている。配線Ｍ４は、主にＡｌ（アルミニウム）から成る配線パターンである。
【００４３】
配線Ｍ４の上面および側面並びに層間絶縁膜ＩＬ３の上面は、層間絶縁膜ＩＬ３上に順に形成されたパッシベーション膜ＰＦおよびポリイミド膜ＰＩにより覆われている。ただし、スクライブ領域１Ｃの層間絶縁膜ＩＬ３の上面は、スクライブ領域１Ｃの端部を除き、パッシベーション膜ＰＦから露出している。また、スクライブ領域１Ｃにポリイミド膜ＰＩは形成されていない。なお、ボンディングパッド部（図示しない）では、パッシベーション膜ＰＦおよびポリイミド膜ＰＩは除去されており、配線Ｍ４の上面にボンディングワイヤなどを接続することができる。
【００４４】
なお、ここではコンタクトプラグＣＰ、ビアＶ１〜Ｖ３および基板コンタクトプラグＳＰ１が主にタングステンから成る場合について説明したが、コンタクトプラグＣＰおよびビアＶ１〜Ｖ３は、例えば主にＣｕ（銅）により構成されていてもよく、Ｐ（リン）などが導入されたポリシリコン膜により構成されていてもよい。また、基板コンタクトプラグＳＰ１は、例えば、Ｔａ（タンタル）またはＴａＮ（窒化タンタル）から成るバリア導体膜とＣｕ（銅）から成る主導体膜とにより構成されていてもよく、Ｐ（リン）などが導入されたポリシリコン膜により構成されていてもよい。また、配線層の数は４つより多くても少なくてもよい。
【００４５】
回路領域１Ａの配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰは、互いに電気的にされている。すなわち、配線Ｍ４は、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１、コンタクトプラグＣＰおよびシリサイド層Ｓ１を介して、半導体素子に電気的に接続されており、回路を構成している。
【００４６】
ここで、一部の素子分離領域ＥＩの上面には、素子分離領域ＥＩの上面から半導体基板ＳＢの途中深さまで達する溝Ｄ２が複数形成されている。すなわち、溝Ｄ２は、素子分離領域ＥＩ、ｐ型半導体領域ＰＲ２、ｎ型埋込み領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通している。溝Ｄ２は、積層基板の上面に形成されているということもできる。積層基板の最上面から溝Ｄ２の底面までの深さは、積層基板の最上面から溝Ｄ１の底面までの深さよりも深い。つまり、溝Ｄ２の深さは、溝Ｄ１の深さよりも大きい。各溝Ｄ２のそれぞれの内側の一部には、層間絶縁膜ＣＬの一部が埋め込まれている。
【００４７】
複数の溝Ｄ２のうち、素子分離部として用いられる溝Ｄ２の内側には、層間絶縁膜ＣＬに囲まれた空隙（中空部）Ｇ１が存在している。つまり、当該溝Ｄ２の底面および側面は、層間絶縁膜ＣＬにより覆われている。以下では、素子分離部として用いられる溝Ｄ２をＤＴＩ（Deep Trench Isolation）構造と呼ぶ場合がある。ＤＴＩ構造は、例えば、ｐ型低耐圧トランジスタＱ１およびｎ型低耐圧トランジスタＱ２から成るＣＭＯＳ（Complementary Metal Oxide Semiconductor）と、ｎ型高耐圧トランジスタＱ３とを電気的に分離するために形成されている。また、ＤＴＩ構造は、例えば、半導体素子と下記の基板コンタクトプラグＳＰ１とが、横方向において電気的に接続されることを防ぐために形成されている。ＤＴＩ構造は、空隙Ｇ１を含む構造を有しているため、溝Ｄ２内を層間絶縁膜ＣＬで完全に埋め込んだ構造に比べてより高い絶縁性を有している。
【００４８】
また、複数の溝Ｄ２のうち、一部の溝Ｄ２内には、基板コンタクトプラグ（導電性基板接続部）ＳＰ１が埋め込まれている。すなわち、一部の溝Ｄ２内には、層間絶縁膜ＣＬの一部が埋め込まれており、当該溝Ｄ２内には、層間絶縁膜ＣＬの上面から溝Ｄ２内を通って溝Ｄ２の底面に達するコンタクトホール（基板コンタクト溝、接続孔）である溝Ｄ３が形成されており、溝Ｄ３内には、半導体基板ＳＢの上面に接続された導体膜から成る基板コンタクトプラグＳＰ１が埋め込まれている。つまり、溝（基板コンタクト溝、コンタクトホール、接続孔）Ｄ３は、溝Ｄ２と平面視において重なる範囲内に形成されており、溝Ｄ２の側面から離間して形成されている。溝Ｄ３の側面と溝Ｄ２の側面との間には、層間絶縁膜ＣＬの一部が形成されている。
【００４９】
基板コンタクトプラグＳＰ１は、主にＷ（タングステン）膜から成る金属膜（導体膜）により構成されている。なお、ここでは基板コンタクトプラグＳＰ１の材料としてＷ（タングステン）を例示したが、溝Ｄ３内に埋め込まれ、基板コンタクトプラグＳＰ１を構成する材料は、例えばＣｕ（銅）またはポリシリコンなどであってもよい。
【００５０】
溝Ｄ３の一部は、溝Ｄ２内の上記空隙Ｇ１により構成されている。基板コンタクトプラグＳＰ１は、層間絶縁膜ＣＬの上面の高さから、溝Ｄ２の底面に亘って形成され、溝Ｄ２内の上記空隙Ｇ１内に導体膜を充填することで形成されている。基板コンタクトプラグＳＰ１は、溝Ｄ２の底面において半導体基板ＳＢと電気的に接続されている。溝Ｄ３は溝Ｄ２より上方から溝Ｄ２の底面よりもさらに深い位置である半導体基板ＳＢの途中深さに亘って形成されている。すなわち、積層基板の最上面から溝Ｄ３の底面までの深さは、積層基板の最上面から溝Ｄ２の底面までの深さよりも深い。つまり、溝Ｄ３の深さは、溝Ｄ２の深さよりも大きい。溝Ｄ２の短手方向の幅は、例えば０．８μｍであり、溝Ｄ３および基板コンタクトプラグＳＰ１の短手方向の幅は、例えば０．５μｍである。溝Ｄ３および基板コンタクトプラグＳＰ１の短手方向の幅は、コンタクトプラグＣＰの直径よりも大きい。
【００５１】
回路領域１Ａには、半導体基板ＳＢに所定の電圧を印加するための導電性接続部として複数の基板コンタクトプラグＳＰ１が複数設けられている。基板コンタクトプラグＳＰ１の上面は、配線Ｍ１の下面に接続されている。すなわち、基板コンタクトプラグＳＰ１は、半導体基板ＳＢと配線Ｍ１とに電気的に接続されており、回路を構成している。
【００５２】
図５に、スクライブ領域１Ｃの断面を拡大して示す。図５に示すように、外周領域１Ｅでは、積層基板の上面に形成された溝Ｄ１内に埋め込まれた素子分離領域ＥＩが形成されており、本実施の形態の主な特徴の１つとして、当該素子分離領域ＥＩの上面には、素子分離領域ＥＩの上面から半導体基板ＳＢの途中深さまで達する溝Ｄ２が形成されており、当該溝Ｄ２内には層間絶縁膜ＣＬを介して空隙Ｇ１が存在している。ここでは、外周領域１Ｅの溝Ｄ２と、溝Ｄ２内の層間絶縁膜ＣＬおよび空隙Ｇ１とから成るＤＴＩ構造をダミー分離部ＤＩ１と呼ぶ。ダミー分離部ＤＩ１は、図４に示す回路領域１Ａに形成された溝Ｄ２および空隙Ｇ１を含むＤＴＩ構造と異なり、半導体素子同士を電気的に分離する役割を有していない、擬似的な分離部である。
【００５３】
ダミー分離部ＤＩ１は、後述するように、ダイシング工程により生じるチッピングまたはクラックからチップ領域ＣＨＲを保護するための構造である。すなわち、本実施の形態の主な特徴は、外周領域１Ｅにダミー分離部ＤＩ１を設けることで、チッピングまたはクラックから回路領域１Ａを保護するために、シールリングのみでなく、スクライブ領域１Ｃの一部である外周領域１Ｅを利用することにある。
【００５４】
外周領域１Ｅの溝Ｄ２および空隙Ｇ１の構造は、回路領域１Ａの溝Ｄ２および空隙Ｇ１の構造と同じである。すなわち、外周領域１Ｅの溝Ｄ２は、素子分離領域ＥＩ、ｐ型半導体領域ＰＲ２、ｎ型埋込み領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通している。つまり、溝Ｄ２は積層基板の上面に形成されているということもできる。積層基板の最上面から溝Ｄ２の底面までの深さは、積層基板の最上面から溝Ｄ１の底面までの深さよりも深い。つまり、外周領域１Ｅの溝Ｄ２の深さは、溝Ｄ１の深さよりも大きい。
【００５５】
ただし、図２および図３に示すように、ダミー分離部ＤＩ１は外周領域１Ｅのレイアウトに沿って環状に形成され、平面視で回路領域１Ａおよびシールリング領域１Ｂを囲んでいる。つまり、外周領域１Ｅの溝Ｄ２および空隙Ｇ１は、平面視でチップ領域ＣＨＲを囲むように環状に形成されている。つまり、外周領域１Ｅの溝Ｄ２および空隙Ｇ１は、図４の奥行き方向に延在している。図２および図３に示すように、チップ領域ＣＨＲの角部近傍のダミー分離部ＤＩ１の折れ曲がり部は９０度の角度で曲がるようレイアウトされているが、実際には製造工程中のフォトリソグラフィ工程により丸められるため、折れ曲がり部は完全な直角ではなく丸まっている
また、シールリング領域１Ｂには、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３が形成されており、これらの導体膜は、配線Ｍ１の下面に接続されたコンタクトプラグＣＰに電気的に接続されている。また、当該コンタクトプラグＣＰの下面は、シリサイド層Ｓ１を介してｐ型拡散領域ＰＤに接続されている。ただし、シールリング領域１ＢのコンタクトプラグＣＰ、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は、回路領域１Ａのｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２およびｎ型高耐圧トランジスタＱ３などの半導体素子、並びに、回路領域１Ａの配線Ｍ１〜Ｍ４などに対し電気的に接続されていない。つまり、シールリング領域１ＢのコンタクトプラグＣＰ、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は回路を構成していない。
【００５６】
シールリング領域１Ｂおよびスクライブ領域１Ｃには基板コンタクトプラグＳＰ１は形成されておらず、切削領域１Ｄには溝Ｄ２を含むＤＴＩ構造は形成されていない。回路領域１Ａの溝Ｄ２は、層間絶縁膜ＣＬおよび素子分離領域ＥＩを貫通して、半導体基板ＳＢの途中深さまで達している。溝Ｄ２、Ｄ３のそれぞれは、溝Ｄ１と平面視で重なる位置に形成されている。
【００５７】
シールリング領域１Ｂは半導体チップＣＨＰの中央の回路領域１Ａを保護するために設けられた領域であるため、平面視において回路領域１Ａの周囲を囲むように環状に形成されている。言い換えれば、シールリング領域１Ｂは平面視で矩形形状を有する半導体チップＣＨＰの外周である４辺に沿って、矩形に形成されている。つまり、平面視においてシールリング領域１Ｂは枠状に形成されており、シールリングを構成するコンタクトプラグＣＰ、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３と、当該コンタクトプラグＣＰの直下のシリサイド層Ｓ１およびｐ型拡散領域ＰＤのそれぞれも、シールリング領域１Ｂの延在方向に沿って環状に形成されている。また、シールリング領域１Ｂを囲むように形成されたダミー分離部ＤＩ１も、平面視で環状の矩形形状を有している。すなわち、ダミー分離部ＤＩ１は４つの延在部を有している。ダミー分離部ＤＩ１は、これらの４つの延在部を半導体チップＣＨＰの角部近傍で直角に繋げた構造を有しており、回路領域１Ａを囲むように連続的に形成されている。
【００５８】
本実施の形態の半導体装置では、回路領域１Ａのｐ型低耐圧トランジスタＱ１、ｎ型低耐圧トランジスタＱ２、ｎ型高耐圧トランジスタＱ３および受動素子（図示していない）を、コンタクトプラグＣＰ、配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３などを用いて互いに電気的に接続し、これにより、回路領域１Ａ内に所望のアナログ・デジタル回路を構成している。また、本実施の形態では、スクライブ領域１Ｃに配線などの金属膜を形成しない構成について説明した。ただし、ダイシング性に悪影響を及ぼさない限り、ゲート電極または金属配線などで形成したダミーパターン、半導体装置を作製する際に持ちるアライメントマーク、または、諸々の特性評価に用いるマークなどをスクライブ領域１Ｃに形成していてもよい。ただし、切削領域１ＤにはＤＴＩ構造を形成しない。
【００５９】
上記の半導体ウェハＷＦ（図１参照）に対しダイシング工程を行って個片化した結果得られる複数の半導体チップである半導体チップＣＨＰの１つを図６および図７に示す。図７では、半導体チップの端部であって、シールリング領域１Ｂと、シールリング領域１Ｂと隣り合う外周領域（残存領域）１Ｅとを示している。
【００６０】
ダイシング工程では、ダイシングブレードを用いて、半導体ウェハのスクライブ領域（スクライブライン）１Ｃの切削領域１Ｄ（図３参照）を切削することにより、半導体ウェハを個々の半導体チップに分離する。ダイシング工程では、切削幅が比較的大きいダイシングブレードを使って、半導体ウェハの上方から半導体ウェハの途中深さまで切れ込みを作る。その後、切削幅が比較的小さいダイシングブレードを用いて当該切れ込みの下部の基板を切削することで、半導体ウェハを切断する。このため、図７に示すように、半導体チップの端部（側面）の断面には段差が形成される。つまり、半導体チップの側面は、下端部が外側に突出している。
【００６１】
図６に示すように、半導体チップＣＨＰは、チップ領域ＣＨＲ（図２参照）を主に含み、端部にスクライブ領域１Ｃの一部である外周領域１Ｅを含んでいる。言い換えれば、外周領域１Ｅは、ダイシング工程後は半導体チップＣＨＰの端部であって、シールリング領域１Ｂよりも外側の部分となる。
【００６２】
上記ダイシング工程で使用するダイシングブレードの幅は、スクライブ領域１Ｃの短手方向の幅よりも小さい。したがって、ダイシング工程で切削領域１Ｄを切削しても、スクライブ領域１Ｃの一部である外周領域１Ｅは半導体チップＣＨＰの端部に残る。つまり、外周領域１Ｅに形成されたダミー分離部ＤＩ１は切削されずに残る。ダイシング工程では切削が行われる範囲にばらつきがあり、シールリング領域１Ｂが切削されることを避ける必要があるため、ダイシング工程ではスクライブ領域１Ｃの全てを切削せず、切削領域１Ｄのみを切削する。なお、切削範囲のばらつきにより、切削領域１Ｄが半導体チップＣＨＰの一部に残ってもよく、また、外周領域１Ｅの一部が切削されてもよい。ただし、その場合であってもダミー分離部ＤＩ１は切削されない。
【００６３】
＜半導体装置の製造方法について＞
以下に、図１および図８〜図１７を用いて、本実施の形態の半導体装置の製造方法について説明する。図８〜図１５および図１７は、本実施の形態の半導体装置の製造工程中の断面図である。図１６は、本実施の形態の半導体装置の製造工程中の平面図である。図８〜図１５の各図では、左から順に回路領域１Ａ、シールリング領域１Ｂ、スクライブ領域（スクライブライン）１Ｃおよびシールリング領域１Ｂを示している。つまり、スクライブ領域１Ｃは、２つのシールリング領域１Ｂの間に存在している。図１７は、図１６のＢ−Ｂ線における断面図である。図１７では、半導体チップの端部のシールリング領域１Ｂおよび外周領域１Ｅを示している。
【００６４】
スクライブ領域１Ｃは、当該２つのシールリング領域１Ｂの間において、２つの外周領域１Ｅと、当該２つの外周領域１Ｅに挟まれた切削領域１Ｄとを含んでいる。スクライブ領域１Ｃは、半導体装置の製造工程で半導体ウェハを個片化する際に一部（切削領域１Ｄ）を切削する領域であり、シールリング領域１Ｂは、ダイシング工程で得られる半導体チップとなる領域である半導体チップ領域の周縁部に位置する領域であり、回路領域１Ａは、回路を構成する素子および配線などが形成される領域である。
【００６５】
半導体装置の製造工程では、まず、図１および図８に示すように、例えば単結晶シリコン（Ｓｉ）から成るｐ型の半導体基板ＳＢ、つまり半導体ウェハＷＦを準備する。半導体基板ＳＢは、後の工程においてフォトダイオードおよびトランジスタなどの半導体素子が形成される側の第１面である主面と、その反対側の第２面である裏面（背面）とを有している。半導体基板ＳＢ上には、半導体基板ＳＢよりもｐ型不純物濃度が低いエピタキシャル層が形成されている。エピタキシャル層は、エピタキシャル成長法で形成されたｐ型の半導体層である。半導体基板ＳＢおよびエピタキシャル層は、積層基板を構成する。
【００６６】
続いて、例えばイオン注入法によりエピタキシャル層にｎ型不純物を打ち込むことで、エピタキシャル層の途中深さにｎ型埋込み領域ＮＲを形成する。ｎ型埋込み領域ＮＲより下のエピタキシャル層は、ｐ型半導体領域ＰＲ１である。続いて、例えばイオン注入法によりエピタキシャル層にｐ型不純物を打ち込むことで、エピタキシャル層の上面からｎ型埋込み領域ＮＲの上部に亘って、エピタキシャル層内にｐ型半導体領域ＰＲ２を形成する。これにより、半導体基板ＳＢ上に順にｐ型半導体領域ＰＲ１、ｎ型埋込み領域ＮＲおよびｐ型半導体領域ＰＲ２が形成される。ｐ型半導体領域ＰＲ１、ＰＲ２のそれぞれの不純物濃度は、半導体基板ＳＢの不純物濃度より低い。
【００６７】
次に、図９に示すように、ｐ型半導体領域ＰＲ２の上面に、ハードマスク（図示しない）を用いたドライエッチング法により、複数の溝Ｄ１を形成する。続いて、各溝Ｄ１内を埋め込む絶縁膜から成る素子分離領域ＥＩを形成する。素子分離領域ＥＩは、例えば酸化シリコン膜から成り、ＳＴＩ構造を有する。ここでは、回路領域１Ａ、シールリング領域１Ｂおよびスクライブ領域１Ｃのそれぞれに複数の素子分離領域ＥＩを形成する。スクライブ領域１Ｃでは、切削領域１Ｄおよび外周領域１Ｅのそれぞれに素子分離領域ＥＩを形成する。
【００６８】
続いて、例えばイオン注入法でｎ型不純物を回路領域１Ａのｐ型半導体領域ＰＲ２の上面に打ち込むことで、ｐ型半導体領域ＰＲ２の上面にｎ型ウェルＷ１を形成し、例えばイオン注入法でｐ型不純物を回路領域１Ａのｐ型半導体領域ＰＲ２の上面に打ち込むことで、ｐ型半導体領域ＰＲ２の上面にｐ型ウェルＷ２を形成する。また、例えばイオン注入法でｐ型不純物およびｎ型不純物を回路領域１Ａのｐ型半導体領域ＰＲ２の上面に打ち込むことで、ｐ型半導体領域ＰＲ２の上面にｎ型オフセット領域ＯＦおよびｐ型ウェルＷ３をそれぞれ形成する。また、ｎ型オフセット領域ＯＦおよびｐ型ウェルＷ３を形成した領域、つまり高耐圧トランジスタ形成領域のｎ型埋込み領域ＮＲ上に、例えばイオン注入法を用いてｐ型不純物を打ち込み、これによりｐ型埋込み領域ＰＲ３を形成する。ｎ型ウェルＷ１、ｎ型オフセット領域ＯＦ、ｐ型ウェルＷ２およびＷ３を形成するイオン注入工程のそれぞれを行った後には、例えば窒素雰囲気中での熱処理を毎度行う。
【００６９】
その後、ｎ型ウェルＷ１上にｐ型低耐圧トランジスタＱ１を形成し、ｐ型ウェルＷ２上にｎ型低耐圧トランジスタＱ２を形成し、ｎ型オフセット領域ＯＦおよびｐ型ウェルＷ３を形成したｐ型半導体領域ＰＲ２上にｎ型高耐圧トランジスタＱ３を形成する。本実施の形態の主要な特徴はこれらのトランジスタには無いため、トランジスタの製造工程を以下に簡単に説明する。
【００７０】
これらのトランジスタの形成工程では、まず、シリコン酸化膜若しくはシリコン窒化膜、または、それらの積層膜で構成されるゲート絶縁膜を、例えば熱酸化法などで積層基板の上面に形成する。次に、ゲート絶縁膜上に、複数のゲート電極を形成する。ゲート電極は、例えばＣＶＤ（Chemical Vapor Deposition）法などによりポリシリコン膜を堆積した後、イオン注入法などにより当該ポリシリコン膜をｎ型またはｐ型に作り分ける。その後、フォトリソグラフィ技術およびドライエッチング法を用いて当該ポリシリコン膜およびゲート絶縁膜を所望のパターンに加工する。これにより、当該ポリシリコン膜から成る各種のゲート電極を形成する。
【００７１】
続いて、ｎ型ウェルＷ１の上面に、ｐ型不純物をイオン注入法などにより打ち込むことで、ｐ型半導体領域から成る一対のソース・ドレイン領域ＳＤ１を形成する。また、ｐ型ウェルＷ２の上面に、ｎ型不純物をイオン注入法などにより打ち込むことで、ｎ型半導体領域から成る一対のソース・ドレイン領域ＳＤ２を形成する。また、ｎ型オフセット領域ＯＦの上面に、ｎ型不純物をイオン注入法などにより打ち込むことで、ｎ型半導体領域から成るドレイン領域ＤＲを形成し、ｐ型ウェルＷ３の上面に、ｎ型不純物をイオン注入法などにより打ち込むことで、ｎ型半導体領域から成るソース領域ＳＲを形成する。また、ソース領域ＳＲと隣接するｐ型ウェルＷ３の上面に、ｐ型不純物をイオン注入法などにより打ち込むことで、ｐ型半導体領域から成るｐ型拡散領域ＰＤを形成する。
【００７２】
また、シールリング領域１Ｂおよび切削領域１Ｄにおいて素子分離領域ＥＩから露出するｐ型半導体領域ＰＲ２の上面にも、ｐ型半導体領域から成るｐ型拡散領域ＰＤを形成する。ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲ、ドレイン領域ＤＲおよびｐ型拡散領域ＰＤを形成するために行うイオン注入工程のそれぞれの後には、窒素雰囲気中での熱処理を毎度行う。シールリング領域１Ｂの一部のｐ型拡散領域ＰＤは、平面視で回路領域１Ａを囲むように形成されており、環状の平面レイアウトを有している。
【００７３】
ここでは、ソース・ドレイン領域ＳＤ１、ＳＤ２およびソース領域ＳＲのそれぞれを、２段階の打ち込み工程により作り分けたエクステンション領域および拡散領域により形成している。エクステンション領域は拡散領域に比べ、不純物濃度が低く、トランジスタを構成するゲート電極側に位置し、浅い深さを有している。以上により、ｎ型ウェルＷ１の上部のソース・ドレイン領域ＳＤ１およびゲート電極を含むｐ型低耐圧トランジスタＱ１と、ｐ型ウェルＷ２の上部のソース・ドレイン領域ＳＤ２およびゲート電極を含むｎ型低耐圧トランジスタＱ２と、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極を含むｎ型高耐圧トランジスタＱ３とを形成することができる。なお、上記エクステンション領域を形成した後、上記拡散領域を形成する前に、各ゲート電極の側面を覆う絶縁膜から成るサイドウォールを形成する。
【００７４】
次に、図１０に示すように、周知のサリサイドプロセスを行うことで、露出している各拡散領域および露出している各ゲート電極のそれぞれの表面を覆うシリサイド層Ｓ１を形成する。すなわち、まず、図示していない領域において、切削領域１Ｄにシリサイド層Ｓ１が形成されることを防ぐため、切削領域１Ｄにおいて露出するｐ型拡散領域ＰＤの上面および切削領域１Ｄの素子分離領域ＥＩの上面を絶縁膜（図示しない）により覆う。当該絶縁膜は例えばＣＶＤ法により形成され、例えば酸化シリコン膜または窒化シリコン膜から成るシリサイドプロテクション膜である。
【００７５】
続いて、半導体基板ＳＢ上の全面上に、例えばスパッタリング法を用いて、Ｔｉ（チタン）、Ｃｏ（コバルト）、またはＮｉ（ニッケル）などから成る金属膜を形成する。当該金属膜の膜厚は、例えば数十ｎｍ程度である。その後５００℃程度に積層基板を加熱することで、シリコンと当該金属膜とを反応させ、これによりシリサイド層Ｓ１を形成する。続いて、硫酸と過酸化水素水との混合液などによるウェットエッチング法などを行うことで、上記絶縁膜、素子分離領域ＥＩおよびサイドウォールのそれぞれの上に形成された当該金属膜および余分なシリサイド層を除去する。その後、さらに８００℃程度の熱処理を行うことで、所望のシリサイド層Ｓ１を各拡散領域および各ゲート電極のそれぞれの表面上にのみ形成する。シールリング領域１Ｂのｐ型拡散領域ＰＤ上に形成された一部のシリサイド層Ｓ１は、平面視で回路領域１Ａを囲むように形成されており、環状の平面レイアウトを有している。
【００７６】
次に、図１１に示すように、窒化シリコン膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた酸化シリコン膜、またはそれらの積層膜などで構成された層間絶縁膜（コンタクト層間膜）ＣＬ１を、ＣＶＤ法により形成する。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法による平坦化処理を行って、層間絶縁膜ＣＬ１の上面を平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法などを用いたパターニング工程により、層間絶縁膜ＣＬ１、素子分離領域ＥＩ、エピタキシャル層および半導体基板ＳＢを加工することにより、複数の溝Ｄ２を形成する。このとき、後にＤＴＩ構造を形成する箇所のみならず、後に回路領域１Ａにおいて基板コンタクトプラグを形成する箇所にも溝Ｄ２を形成する。すなわち、複数の溝Ｄ２は、ＤＴＩ構造形成用のものと、基板コンタクトプラグ形成用のものとを含んでいる。
【００７７】
この工程では、回路領域１Ａには複数の溝Ｄ２を形成し、シールリング領域１Ｂには溝Ｄ２を形成せず、外周領域１Ｅには回路領域１Ａおよびシールリング領域１Ｂを平面視で囲む環状の溝Ｄ２を１つ形成し、切削領域１Ｄには溝Ｄ２を形成しない。
【００７８】
溝Ｄ２は、層間絶縁膜ＣＬ１、素子分離領域ＥＩおよびエピタキシャル層を貫通し、半導体基板ＳＢの途中深さまで達する深い凹部である。各溝Ｄ２の横方向の幅は、例えば０．８ｎｍである。なお、溝Ｄ２を形成した後、分離耐圧の向上などを目的として、溝Ｄ２の底部にイオン注入法などでｐ型半導体領域を形成してもよい。
【００７９】
次に、図１２に示すように、層間絶縁膜ＣＬ１上に、酸化シリコン膜などから成る絶縁膜（層間絶縁膜）をさらにＣＶＤ法などにより形成（堆積）する。これにより、層間絶縁膜ＣＬ１と、その上の当該絶縁膜とから成る層間絶縁膜ＣＬを形成する。ここでは、当該絶縁膜を形成することで、当該絶縁膜により各溝Ｄ２を覆う。その後、ＣＭＰ法などにより、層間絶縁膜ＣＬの上面を平坦化する。図１２では、層間絶縁膜ＣＬ１とその上の絶縁膜とを一体化して示しており、それらの境界を図示していない。
【００８０】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングを行うことにより、層間絶縁膜ＣＬを貫通するコンタクトホール（接続孔）ＣＨを複数形成する。上記絶縁膜の堆積工程では、溝Ｄ２の側面および底面に絶縁膜が堆積するが、溝Ｄ２内は絶縁膜により完全には埋め込まれず、一部中空となる。すなわち、溝Ｄ２内には、層間絶縁膜ＣＬを介して空隙Ｇ１が形成される。後の工程で内部に基板コンタクトプラグが形成される溝Ｄ２とは異なる溝Ｄ２内の層間絶縁膜ＣＬおよび空隙Ｇ１は、素子分離として用いられるＤＴＩ構造を構成している。外周領域１Ｅの溝Ｄ２と、溝Ｄ２内の層間絶縁膜ＣＬおよび空隙Ｇ１とから成るＤＴＩ構造は、半導体素子同士を電気的に分離する役割、および、積層基板と配線とを電気的に接続する役割を有していない擬似的な分離部、つまりダミー分離部ＤＩ１である。
【００８１】
複数のコンタクトホールＣＨのそれぞれは、その底部において、例えばｐ型低耐圧トランジスタＱ１のゲート電極、ｎ型低耐圧トランジスタＱ２のゲート電極、ｎ型高耐圧トランジスタＱ３のゲート電極、ソース・ドレイン領域ＳＤ１、ＳＤ２、ソース領域ＳＲまたはドレイン領域ＤＲのそれぞれの上面上のシリサイド層Ｓ１を露出するものである。各コンタクトホールＣＨは、平面視で例えば円形の形状を有する孔部であり、その直径の平均値は例えば０．１μｍである。ここではコンタクトホールＣＨをスクライブ領域１Ｃには形成せず、回路領域１Ａおよびシールリング領域１Ｂのみに形成する。シールリング領域１ＢのコンタクトホールＣＨは、平面視で回路領域１Ａを囲むように形成されており、環状の平面レイアウトを有している。シールリング領域１ＢのコンタクトホールＣＨの底部では、ｐ型拡散領域ＰＤの上面を覆うシリサイド層Ｓ１の上面が露出している。
【００８２】
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングを行うことにより、層間絶縁膜ＣＬを貫通する溝（基板コンタクト溝）Ｄ３を形成する。すなわち、まず、コンタクトホールＣＨ内を含む層間絶縁膜ＣＬ上に、レジストパターンであるフォトレジスト膜ＰＲを形成する。すなわち、フォトレジスト膜ＰＲは、全てのコンタクトホールＣＨの内部を完全に埋め込んでおり、層間絶縁膜ＣＬの上面を覆っている。また、フォトレジスト膜ＰＲは、一部の溝Ｄ２の直上の層間絶縁膜ＣＬの上面を露出しているパターンである。つまり、フォトレジスト膜ＰＲは基板コンタクトプラグを形成する箇所のみを開口しており、その開口の底部では層間絶縁膜ＣＬの上面が露出している。
【００８３】
続いて、フォトレジスト膜ＰＲをエッチングマスクとして用いて、ドライエッチング法により、層間絶縁膜ＣＬ、素子分離領域ＥＩ、エピタキシャル層を貫通し、溝Ｄ２の底面より下の半導体基板ＳＢの途中深さまで達する溝Ｄ３を形成する。ここでは、最初に層間絶縁膜ＣＬを上面から下方に向かって徐々にエッチングにより除去し、溝Ｄ３は溝Ｄ２内の空隙Ｇ１に達する。これにより溝Ｄ２内の空隙Ｇ１は、溝Ｄ３の一部となる。その後、ドライエッチング法などにより、溝Ｄ２の底部の層間絶縁膜ＣＬ、当該底部に残る酸化シリコン膜、窒化シリコン膜を除去することで、溝Ｄ３の底部に半導体基板ＳＢの上面を露出させる。これにより、層間絶縁膜ＣＬの上面から半導体基板ＳＢに達する溝Ｄ３が形成される。なお、溝Ｄ３を開口した後は、抵抗低減のためｐ型不純物を溝Ｄ３の底部に注入してもよい。
【００８４】
ここでは、溝Ｄ３をシールリング領域１Ｂおよびスクライブ領域１Ｃには形成せず、回路領域１Ａのみに形成する。溝Ｄ３は、例えば半導体基板ＳＢの主面に沿う水平方向に延在するパターンであり、溝Ｄ３の短手方向の幅は、例えば０．５μｍである。
【００８５】
次に、図１４に示すように、フォトレジスト膜ＰＲを除去した後、コンタクトホールＣＨ内にコンタクトプラグ（導電性接続部）ＣＰを形成し、溝Ｄ３内に基板コンタクトプラグ（導電性基板接続部）ＳＰ１を形成する。すなわち、半導体基板ＳＢの主面全面上に、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜などで構成されたバリアメタル膜をＣＶＤ法またはスパッタリング法などで堆積する。その後、ＣＶＤ法などにより、例えばＷ（タングステン）を主成分とする膜（主導体膜）を形成することで、コンタクトホールＣＨ内および溝Ｄ３内を完全に埋め込む。続いて、ＣＭＰ法により、層間絶縁膜ＣＬ上の余分な金属膜を除去することで層間絶縁膜ＣＬの上面を露出させる。
【００８６】
これにより、コンタクトホールＣＨ内には、バリアメタル膜および主導体膜から成るコンタクトプラグＣＰが形成され、溝Ｄ３内には、バリアメタル膜および主導体膜から成る基板コンタクトプラグＳＰ１が形成される。基板コンタクトプラグＳＰ１は、回路領域１Ａの溝Ｄ３内に形成される導体膜であり、基板コンタクトプラグＳＰ１の下面は半導体基板ＳＢに接続され、基板コンタクトプラグＳＰ１の上面は層間絶縁膜ＣＬの上面と略同一面で平坦化されている。なお、シールリング領域１Ｂには基板コンタクトプラグＳＰ１を形成せず、スクライブ領域１Ｃには、コンタクトプラグＣＰおよび基板コンタクトプラグＳＰ１を形成しない。シールリング領域１Ｂには、平面視で回路領域１Ａを囲む環状のコンタクトプラグＣＰが形成される。
【００８７】
次に、図１５に示すように、層間絶縁膜ＣＬ、コンタクトプラグＣＰおよび基板コンタクトプラグＳＰ１のそれぞれの上に、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜などで構成されたバリアメタル膜とアルミニウム膜から成る主導体膜とを積層する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、当該バリアメタル膜および当該主導体膜から成る配線Ｍ１を複数形成する。配線Ｍ１の下面の一部は、コンタクトプラグＣＰまたは基板コンタクトプラグＳＰ１のそれぞれの上面に接続されている。ただし、回路領域１Ａに形成された配線Ｍ１は、シールリング領域１ＢのコンタクトプラグＣＰには接続されていない。
【００８８】
続いて、層間絶縁膜ＣＬ上に、配線Ｍ１を覆うように、酸化シリコン膜または窒化シリコン膜またはそれらの積層膜などで構成される層間絶縁膜ＩＬ１を形成する。その後、例えばＣＭＰ法を用いて、層間絶縁膜ＩＬ１の上面を平坦化する。
【００８９】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、配線Ｍ１の上面を露出し、層間絶縁膜ＩＬ１を貫通するビアホールを形成する。その後、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜などで構成されたバリアメタル膜などで構成されたバリアメタル膜をスパッタ法などで堆積し、その後、ＣＶＤ法などでＷ（タングステン）を主成分とする膜（主導体膜）を形成することで、ビアホール内を埋め込む。その後、ＣＭＰ法などにより層間絶縁膜ＩＬ１上の余分なバリアメタル膜および主導体膜を除去し、層間絶縁膜ＩＬ１の上面を露出させることで、ビアホール内のバリアメタル膜および主導体膜から成るビアＶ１を形成する。これにより、配線Ｍ１、層間絶縁膜ＩＬ１およびビアＶ１を含む第１配線層を形成する。
【００９０】
続いて、第１配線層上に、第１配線層と同様の工程を行って第２配線層、第３配線層を順に形成する。その後、第３配線層上に、配線Ｍ１の形成方法と同様の方法により配線Ｍ４を形成する。回路領域１Ａに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰは、積層基板の上部に形成された半導体素子に電気的に接続されている。また、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４およびビアＶ１〜Ｖ３は、コンタクトプラグＣＰおよびシリサイド層Ｓ１を介して半導体基板ＳＢの上面のｐ型拡散領域ＰＤに電気的に接続されている。
【００９１】
ただし、回路領域１Ａに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰは、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３、コンタクトプラグＣＰ、シリサイド層Ｓ１およびｐ型拡散領域ＰＤに対して電気的に接続されていない。つまり、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰを含むシールリングと、シールリング領域１Ｂのシリサイド層Ｓ１およびｐ型拡散領域ＰＤとは、回路を構成していない。
【００９２】
続いて、配線Ｍ４を覆うパッシベーション膜ＰＦおよびポリイミド膜ＰＩを順に形成し、その後、パターニングを行うことで、スクライブ領域１Ｃのパッシベーション膜ＰＦおよびポリイミド膜ＰＩを除去する。これにより、スクライブ領域１Ｃの層間絶縁膜ＩＬ３の上面が露出する。ここでは、特に切削領域１Ｄのポリイミド膜ＰＩを除去する。
【００９３】
次に、ダイシング工程を行って半導体ウェハＷＦ（図１参照）を個片化する。ここでは、図３において破線で囲む領域、つまり、チップ領域ＣＨＲ同士の間の中央部においてスクライブ領域１Ｃ内に延在する切削領域１Ｄをダイシングブレードにより切断する。ダイシング工程では、切削幅が比較的大きいダイシングブレードを使って、半導体ウェハの上方から半導体ウェハの途中深さまで切れ込みを作り、その後、切削幅が比較的小さいダイシングブレードを用いて、上記切れ込みの下部の基板を切削し、これにより半導体ウェハを切断する。
【００９４】
これにより、図１６および図１７に示すように、１つのチップ領域ＣＨＲ（図３参照）を含む半導体チップＣＨＰを複数得ることができる。以上の工程より、本実施の形態の半導体装置が完成する。上記のように切削幅の異なる２種類のダイシングブレードによりダイシングを行うため、図１７に示すように、半導体チップの端部（側面）の断面には段差が形成される。
【００９５】
ダイシング工程では、外周領域１Ｅに形成されたダミー分離部ＤＩ１と、シールリング領域１Ｂに形成された配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰから成るシールリングとは、半導体ウェハ（半導体チップＣＨＰ）が割れてクラックが発生すること、および、半導体ウェハ（半導体チップＣＨＰ）が欠けてチッピングが発生することを防止する役割を有する。また、シールリングは、ダイシング工程により得られた半導体チップＣＨＰの側面側から回路領域１Ａに水分が浸入すること、および、回路領域１Ａが金属汚染されることを防ぐ役割を有する。
【００９６】
したがって、シールリングにより回路領域１Ａを保護するため、シールリングを構成する各配線、各ビアおよびコンタクトプラグＣＰは、半導体チップＣＨＰの外周に沿って環状に形成されている。同様に、ダミー分離部ＤＩ１により回路領域１Ａを保護するため、ダミー分離部ＤＩ１は半導体チップＣＨＰの外周に沿って環状に形成されている。
【００９７】
また、シールリングにより回路領域１Ａを保護するため、シールリング領域１Ｂの配線Ｍ１〜Ｍ４、ビアＶ１〜Ｖ３およびコンタクトプラグＣＰは、極力半導体基板ＳＢの主面に対して垂直な方向（上下方向）において重なるように形成する。
【００９８】
＜本実施の形態の効果＞
以下に、図５８、図５９および図１８を用いて、本実施の形態の効果について説明する。図５８は、比較例である半導体装置の製造工程中の平面図であり、図５９は、比較例である半導体装置の製造工程中の断面図である。図５９には図５と対応してシールリング領域１Ｂおよびスクライブ領域１Ｃが示されている。図５８では、図５９に示す半導体ウェハをダイシング工程において切削する途中の構造を示している。図１８は、本実施の形態の半導体装置の製造工程中の断面図であり、図５および図５９に示す箇所に対応している。つまり、図１８では２つのシールリング領域１Ｂおよびそれらの間のスクライブ領域１Ｃを示している。なお、図１８および図５９では、比較的切削幅が大きいダイシングブレードにより半導体ウェハに切れ目を入れた後であって、比較的切削幅が小さいダイシングブレードにより半導体ウェハを切断する前の状態の半導体ウェハの断面を示している。
【００９９】
図５８に示すように、比較例の半導体ウェハでは、外周領域１Ｅおよび切削領域１Ｄのそれぞれにダミー分離部ＤＩＡが複数形成されている。また、外周領域１Ｅのダミー分離部ＤＩＡが、回路領域１Ａおよびシールリング領域１Ｂを囲むような環状構造を有していない点で、比較例は本実施の形態と異なる。比較例では、スクライブ領域１Ｃにおいて、第１方向または第２方向の回路領域１Ａの幅よりも幅が小さい複数のダミー分離部ＤＩＡが互いに離間して形成されている。ここでは、平面視でＬ字型のレイアウトを有する島状のダミー分離部ＤＩＡが、行列状に並んで複数配置されている。比較例の半導体装置のその他の構造は、本実施の形態の半導体装置と同様である。図５９では、スクライブ領域１Ｃにダミー分離部ＤＩＡが形成されていない箇所の断面を示している。
【０１００】
半導体装置の製造工程では、高い歩留まりを確保するため、パターン占有率の安定化、および、研磨工程での研磨対象面の均一性向上を目的として、ダミーパターンを配置することが好ましい。ＤＴＩ構造を素子分離または基板コンタクト貫通孔などとして用いる半導体装置の製造工程では、アスペクト比が高い溝を形成し、その溝の内側に絶縁膜を堆積した後にＣＭＰ法を用いた研磨による平坦化処理が行われており、研磨面の均一性向上の観点からＤＴＩ構造から成るダミーパターン（ダミー分離部）を配置することが好ましい。
【０１０１】
一方で、図５８に示すように、切削領域１ＤにＤＴＩ構造から成るダミーパターンであるダミー分離部ＤＩＡを配置すると、ダイシング工程でチッピングまたはクラックが生じる場合がある。これは、ダイシング時のチッピングまたは振動などにより、切削領域１ＤのＤＴＩ構造の存在に起因してチッピングまたはクラック発生するためである。図５９では、破線で示す領域が欠けてチッピングが起きている。ただし、このチッピングはシールリング領域１Ｂよりもスクライブ領域１Ｃ側の領域でのみ起きているため、このチッピングは直接半導体装置の信頼性を低下させるものではない。
【０１０２】
しかし、図５９に示すように、チッピングにより半導体ウェハが欠けた箇所から、半導体基板ＳＢを含む積層基板内にクラックＣＲが生じている。ここでは、切削領域１Ｄ側からシールリング領域１Ｂのシールリングを構成するコンタクトプラグＣＰの下を通って回路領域１Ａ側にクラックＣＲが延伸している。
【０１０３】
そして、その後に行うダイシング工程または以降のパッケージ工程で発生する応力などにより、クラックＣＲが進展すると、最終的には半導体チップ内部までクラックＣＲが到達し、これにより半導体チップ内の素子と半導体基板ＳＢとの短絡などが起こり、その結果、半導体装置の動作不具合を引き起こす虞がある。また、ダイシング工程で発生するダミー分離部ＤＩＡに起因して生じるチッピングおよびクラックは、ダミー分離部ＤＩＡがダイシングされる領域の境界、つまり切削領域１Ｄと外周領域１Ｅとの境界を跨ぐ場合に発生し易い。また、ダイシング工程で発生するダミー分離部ＤＩＡに起因して生じるチッピングおよびクラックは、ダミー分離部ＤＩＡの切れ目（終端部）および折れ曲がり部で発生し易い。
【０１０４】
これに対し、本実施の形態では、図２および図３に示すように、回路領域１Ａおよびシールリング領域１Ｂを囲む環状のダミー分離部ＤＩ１を外周領域１Ｅに形成している。また、切削領域１Ｄにはダミー分離部ＤＩ１を形成していない。つまり、切削領域１ＤにはＤＴＩ構造を形成していない。その結果、ダイシングにより個片化された半導体チップの側面において、溝Ｄ１より深い溝（例えば溝Ｄ２）、ＤＴＩ構造およびダミー分離部は、いずれも露出していない。このため、ダミー分離部ＤＩ１がダイシングされる領域の境界を跨ぐことを避けられると共に、チッピングが発生し易いダミー分離部の切れ目および折れ曲がり部を低減することができる。したがって、ダイシング工程において、ダミー分離部の存在に起因してチッピングおよびクラックが生じることを防ぐことができる。
【０１０５】
また、切削されない外周領域１Ｅに、チップ領域ＣＨＲを囲むように形成されたダミー分離部ＤＩ１は、ダイシングされる領域（切削領域１Ｄ）からチップ領域ＣＨＲ側を見た場合に、チップ領域ＣＨＲの外周に壁となるように配置されている。このため、図１８に示すように、ダイシング時に発生したチッピングまたはクラックＣＲが、チップ側（回路領域１Ａ側）へ進展することを防ぐことができる。すなわち、ダイシング工程により半導体チップが完成した後においても、パッケージ工程で発生する応力などにより、ダミー分離部ＤＩ１の内側、つまり回路領域１Ａ側にクラックＣＲまたはチッピングが生じることを防ぐことができる。
【０１０６】
例えば、図１８に示すように、切削領域１Ｄ側から回路領域１Ａ側に向かってクラックＣＲが生じた場合に、上記比較例のように積層基板上のシールリングのみでは積層基板内のクラックＣＲの進展を防ぐことができないが、本実施の形態ではダミー分離部ＤＩ１（特に内部の空隙Ｇ１）によりクラックＣＲの進展を防ぐことができる。ここでは、回路領域１Ａに対しダミー分離部ＤＩ１よりも外側、つまり半導体チップの端部側で発生したクラックＣＲが、ダミー分離部ＤＩ１と平面視で重なる箇所で終端している。このように、クラックおよびチッピングが半導体チップの中央側に進展することを防ぐことで、回路領域１Ａ側に生じるクラックまたはチッピングに起因して半導体装置が正常に動作しなくなることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１０７】
ここでは、切削領域１Ｄ近傍で発生するクラックおよびチッピングが回路領域１Ａ側に進展することを防ぐ観点から、シールリング領域１Ｂにおいて、ダミー分離部ＤＩ１０を回路領域１Ａに対してコンタクトプラグＣＰよりも外側、つまり半導体チップＣＨＰの端部側に配置している。
【０１０８】
＜変形例１＞
図１９および図２０に、本実施の形態１の変形例１である半導体装置の平面図を示す。図１９は、図３に対応するダイシング前のスクライブ領域１Ｃを示す平面図であり、図２０は、ダイシングによる個片化後の半導体チップＣＨＰを示す平面図である。
【０１０９】
図３および図６では、ダミー分離部ＤＩ１が平面視において９０度で折れ曲がる角部を有しているレイアウトを示したが、図１９および図２０に示すように、回路領域１Ａおよびシールリング領域１Ｂを囲むダミー分離部ＤＩ２の平面視の角部は、第１方向および第２方向に対して４５度傾いた方向に延在する部分により構成されていてもよい。つまり、本変形例のダミー分離部ＤＩ２は、矩形の平面レイアウトを有するチップ領域ＣＨＲの１辺に沿って第１方向に延在する第１部分と、チップ領域ＣＨＲの他の１辺に沿って第２方向に延在する第２部分とを有し、第１部分と第２部分とを接合する境界部分（角部）のダミー分離部ＤＩ２は、チップ領域ＣＨＲの各辺に対して斜め方向に延在するレイアウトを有している。
【０１１０】
このような場合、図１〜図１８を用いて説明した半導体装置と同様の効果を得ることができ、かつ、ダミー分離部ＤＩ２が９０度で折れ曲がる部分がないことにより、ダミー分離部ＤＩ２の平面視での折れ曲がり部の存在に起因してクラックまたはチッピングが生じることを防ぐことができる。
【０１１１】
＜変形例２＞
図２１および図２２に、本実施の形態１の変形例２である半導体装置の平面図を示す。図２１は、図３に対応するダイシング前のスクライブ領域１Ｃを示す平面図であり、図２２は、ダイシングによる個片化後の半導体チップＣＨＰを示す平面図である。
【０１１２】
図３および図６では、ダミー分離部ＤＩ１が平面視において９０度で折れ曲がる角部を有しているレイアウトを示したが、図２１および図２２に示すように、回路領域１Ａおよびシールリング領域１Ｂを囲むダミー分離部ＤＩ３の平面視の角部は丸まっていてもよい。つまり、本変形例のダミー分離部ＤＩ３は、矩形の平面レイアウトを有するチップ領域ＣＨＲの１辺に沿って第１方向に延在する第１部分と、チップ領域ＣＨＲの他の１辺に沿って第２方向に延在する第２部分とを有し、第１部分と第２部分とを接合する境界部分（角部）のダミー分離部ＤＩ３は、曲線状に曲がるレイアウトを有している。言い換えれば、本変形例では、平面視でのダミー分離部ＤＩ３の角部の曲率半径が図３および図６に比べて大きくなっている。
【０１１３】
このような場合、図１〜図１８を用いて説明した半導体装置と同様の効果を得ることができ、かつ、ダミー分離部ＤＩ３が９０度で折れ曲がる部分がなく、角部が緩く曲がっていることにより、ダミー分離部ＤＩ３の平面視での折れ曲がり部の存在に起因してクラックまたはチッピングが生じることを防ぐことができる。
【０１１４】
＜変形例３＞
図２３および図２４に、本実施の形態１の変形例３である半導体装置の平面図を示す。図２３は、図３に対応するダイシング前のスクライブ領域１Ｃを示す平面図であり、図２４は、ダイシングによる個片化後の半導体チップＣＨＰを示す平面図である。
【０１１５】
図２３および図２４に示すように、回路領域１Ａおよびシールリング領域１Ｂの周囲のダミー分離部ＤＩ４は、平面視で破線状のレイアウトを有していてもよい。つまり、本変形例のダミー分離部ＤＩ４は、回路領域１Ａおよびシールリング領域１Ｂ、つまりチップ領域ＣＨＲを完全に囲んではおらず、断続的に並ぶ複数の直線パターンにより構成されている。ここでも、切削領域１Ｄにはダミー分離部ＤＩ４を形成していない。また、複数並ぶダミー分離部ＤＩ４のそれぞれは全て直線状の平面レイアウトを有しており、チップ領域ＣＨＲの角部近傍において、折れ曲がった平面レイアウトを有するダミー分離部ＤＩ４は形成されていない。
【０１１６】
このような場合、切削領域１Ｄにダミー分離部を形成していないことで、ダイシング工程時において切削領域１Ｄにダミー分離部が存在することに起因してクラックまたはチッピングが発生することを防ぐことができる。また、ダミー分離部ＤＩ４はチップ領域ＣＨＲの角部周辺で折れ曲がる平面レイアウトを有していないため、ダミー分離部ＤＩ４の折れ曲がり部の存在に起因してクラックまたはチッピングが発生することを防ぐことができる。また、ダミー分離部ＤＩ４は破線状のレイアウトを有している。したがって、シールリング領域１Ｂの外側の外周領域１Ｅに過度にダミー分離部ＤＩ４が存在することに起因して、研磨工程での研磨面の平坦性が低下することを防ぐために、ダミー分離部ＤＩ４の平面視での占有率を調整することが容易である。
【０１１７】
＜変形例４＞
図２５および図２６に、本実施の形態１の変形例４である半導体装置の平面図を示す。図２５は、図３に対応するダイシング前のスクライブ領域１Ｃを示す平面図であり、図２６は、ダイシングによる個片化後の半導体チップＣＨＰを示す平面図である。
【０１１８】
図２５および図２６に示すように、回路領域１Ａおよびシールリング領域１Ｂを囲むダミー分離部ＤＩ５は、矩形の平面レイアウトを有するチップ領域ＣＨＲの１辺に沿って第１方向に延在する２つの第１部分と、チップ領域ＣＨＲの他の１辺に沿って第２方向に延在する２つの第２部分とを有しているが、角部を有していない。つまり、本変形例のダミー分離部ＤＩ５は、回路領域１Ａおよびシールリング領域１Ｂ、つまりチップ領域ＣＨＲを完全に囲んではおらず、チップ領域ＣＨＲの４辺のそれぞれに沿う４つの直線パターンにより構成されており、第１部分と第２部分とを繋ぐ部分を有していない。ここでも、切削領域１Ｄにはダミー分離部ＤＩ５を形成していない。また、ダミー分離部ＤＩ５は全て直線状の平面レイアウトを有しており、折れ曲がった平面レイアウトを有するダミー分離部ＤＩ５は形成されていない。
【０１１９】
このような場合、切削領域１Ｄにダミー分離部を形成していないことで、ダイシング工程時において切削領域１Ｄにダミー分離部が存在することに起因してクラックまたはチッピングが発生することを防ぐことができる。また、ダミー分離部ＤＩ５はチップ領域ＣＨＲの角部周辺で折れ曲がる平面レイアウトを有していないため、ダミー分離部ＤＩ５の折れ曲がり部の存在に起因してクラックまたはチッピングが発生することを防ぐことができる。
【０１２０】
＜変形例５＞
図２７〜図３０に、本実施の形態１の変形例５である半導体装置の平面図を示す。また、図３１に本実施の形態１の変形例５である半導体装置の断面図を示す。図２７および図２９は、図３に対応するダイシング前のスクライブ領域１Ｃを示す平面図であり、図２８および図３０は、ダイシングによる個片化後の半導体チップＣＨＰを示す平面図である。図３１では、図１８に対応するダイシング工程中の断面図を示している。
【０１２１】
図２７〜図３１に示すように、ダミー分離部ＤＩ６、ＤＩ７は、二重に回路領域１Ａおよびシールリング領域１Ｂを囲んでいてもよい。すなわち、図２７および図２８に示すように、チップ領域ＣＨＲを囲む環状のダミー分離部ＤＩ６と、ダミー分離部ＤＩ６とシールリング領域１Ｂとの間に設けられたダミー分離部ＤＩ７とを有していてもよい。この場合、ダミー分離部ＤＩ６、ＤＩ７のそれぞれは同様の構造を有している。ここで、二重のダミー分離部のうち、外側のダミー分離部は、上記変形例３と同様に破線状の平面レイアウトを有していてもよい。つまり、図２９および図３０に示すように、チップ領域ＣＨＲを囲む破線状のダミー分離部ＤＩ８と、ダミー分離部ＤＩ８とシールリング領域１Ｂとの間に設けられたダミー分離部ＤＩ９とを有していてもよい。
【０１２２】
このような場合、チップ領域を平面視で囲む環状のダミー分離部を少なくとも１つ有することで、図１〜図１８を用いて説明した半導体装置と同様の効果を得ることができる。加えて、そのようなダミー分離部の外側にさらにもう１つのダミー分離部を有していることで、半導体装置の信頼性をより向上させることができる。例えば、図２７に示す半導体ウェハをダイシングする際、図３１に示すようにチッピングが生じクラックＣＲが発生した場合に、外側のダミー分離部ＤＩ６によりクラックＣＲの進展を防ぐことができなかったとしても、内側のダミー分離部ＤＩ７によりクラックＣＲの進展を防ぐことができる。したがって、クラックまたはチッピングが回路領域１Ａ側に進展することを防ぐ効果をより顕著に得ることができる。
【０１２３】
また、ダミー分離部の数を増やすことができるため、研磨工程での研磨面の平坦性を向上させるためにダミー分離部の平面視での面積占有率を調整することが容易となる。
【０１２４】
（実施の形態２）
以下では、スクライブ領域の外周領域に形成されたＤＴＩ構造を貫通するダミー基板コンタクトプラグを形成することについて、図３２〜図３７を用いて説明する。図３２および図３４は、本実施の形態２の半導体装置を示す平面図である。図３３および図３５は、本実施の形態の半導体装置を示す断面図である。図３６および図３７は、本実施の形態の半導体装置の製造工程中の断面図である。図３２および図３３に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図３４および図３５は、ダイシング工程後の半導体チップを示すものである。図３３では、シールリング領域１Ｂおよびスクライブ領域１Ｃを示している。
【０１２５】
本実施の形態の半導体装置の構造は、図３および図６を用いて説明した前記実施の形態１のダミー分離部ＤＩ１に代わり、図３２〜図３５に示すダミー基板コンタクトプラグＤＰ１が形成されている点で、前記実施の形態１とは異なる。すなわち、図３２および図３３に示すように、ダミー基板コンタクトプラグＤＰ１は、外周領域１Ｅに形成された溝Ｄ２内に、層間絶縁膜ＣＬを介して形成され、層間絶縁膜ＣＬの上面から、溝Ｄ２の底面より下の積層基板の途中深さまで達している。また、ダミー基板コンタクトプラグＤＰ１の上面は、層間絶縁膜ＣＬ上に形成され、層間絶縁膜ＩＬ１に覆われた配線Ｍ１の底面に接続されている。
【０１２６】
つまり、ダミー基板コンタクトプラグＤＰ１は、基板コンタクトプラグＳＰ１と同じ構造を有している。ただし、ダミー基板コンタクトプラグＤＰ１は、平面視でチップ領域ＣＨＲ（回路領域１Ａおよびシールリング領域１Ｂ）を囲む環状のレイアウトを有している。ここでは、切削領域１ＤにはＤＴＩ構造から成るダミー分離部もダミー基板コンタクトプラグも形成されていない。
【０１２７】
このような半導体ウェハを切削すると、図３４および図３５に示す半導体チップＣＨＰを得ることができる。ダミー基板コンタクトプラグＤＰ１は、回路を構成せず、電圧が印加されていない擬似的な基板コンタクトプラグ（導電性基板接続部）である。
【０１２８】
本実施の形態の半導体装置を製造する場合には、図８〜図１２を用いて説明した工程を行った後、図３６に示すように、溝Ｄ２を貫通する溝Ｄ３を回路領域１Ａの他に外周領域１Ｅにも形成する。このとき、平面視で回路領域１Ａおよびシールリング領域１Ｂを囲む溝Ｄ２を貫通する溝Ｄ３は、平面視で回路領域１Ａおよびシールリング領域１Ｂを囲むように環状に形成される。
【０１２９】
次に、図３７に示すように、図１４を用いて説明した工程を行うことで、基板コンタクトプラグＳＰ１と共にダミー基板コンタクトプラグＤＰ１を外周領域１Ｅに形成する。その後の工程は、図１５〜図１７を用いて説明した工程と同様の工程を行うことで、図３４および図３５に示す本実施の形態の半導体装置が完成する。
【０１３０】
本実施の形態では、前記実施の形態１とは異なり、図３５に示す外周領域１ＥのＤＴＩ構造を内に、空隙ではなくダミー基板コンタクトプラグＤＰ１を形成している。ダイシング工程中またはその後に、切削領域１Ｄ側から回路領域１Ａ側に向かってクラックまたはチッピングが生じた場合、それらのクラックまたはチッピングを防ぐ能力は、空隙よりも例えば金属から成る基板コンタクトプラグの方が高い。このため、外周領域１Ｅにダミー基板コンタクトプラグＤＰ１を設けた本実施の形態では、前記実施の形態１に比べ、より効果的にクラックおよびチッピングの進展を防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
【０１３１】
（実施の形態３）
以下では、シールリング領域にダミー分離部を形成することについて、図３８〜図４１を用いて説明する。図３８および図４０は、本実施の形態３の半導体装置を示す平面図である。図３９および図４１は、本実施の形態の半導体装置を示す断面図である。図３８および図３９に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図４０および図４１は、ダイシング工程後の半導体チップを示すものである。図３９では、シールリング領域１Ｂおよびスクライブ領域１Ｃを示している。
【０１３２】
ここでは、図３８および図３９に示すように、シールリング領域１Ｂにダミー分離部ＤＩ１０を形成している。すなわち、ダミー分離部ＤＩ１０は、ＤＴＩ構造を有し、素子分離領域ＥＩの上面から積層基板の途中深さまたで達する溝Ｄ２と、当該溝Ｄ２内に層間絶縁膜ＣＬを介して形成された空隙Ｇ１とを含んでいる。ダミー分離部ＤＩ１０は、シールリング領域１Ｂにおいてシールリングを構成する配線Ｍ１〜Ｍ４の直下に形成されており、平面視で回路領域１Ａを囲むように環状に形成されている。また、配線Ｍ１の下面に接続されたコンタクトプラグＣＰは、ダミー分離部ＤＩ１０よりも回路領域１Ａ側に位置、平面視で回路領域１Ａを囲むように形成されており、シリサイド層Ｓ１を介してｐ型拡散領域ＰＤに接続されている。
【０１３３】
また、シールリングを構成するコンタクトプラグＣＰは１つのみ形成されているが、配線Ｍ１より上の各配線層に形成されたビアＶ１〜Ｖ３のそれぞれは、回路領域１Ａを囲むように二重に形成されている。つまり、例えば配線Ｍ１の直上には、回路領域１Ａを囲む環状のビアＶ１と、当該ビアＶ１を囲むもう１つのビアＶ１とが形成されている。上記の構造は、図４０および図４１に示すダイシング工程後の半導体チップにおいても同様である。
【０１３４】
上記のように、シールリング領域１ＢにおいてビアＶ１〜Ｖ３のそれぞれを二重に設け、かつ、コンタクトプラグＣＰを１つだけ設けている理由は、層間絶縁膜ＩＬ１〜ＩＬ３の機械的強度が、層間絶縁膜ＣＬの機械的強度よりも低いことにある。すなわち、シールリングは半導体チップの外部からの水分または金属の浸入を防止するために設けるものである。ここで、コンタクトホールＣＨを形成する層間絶縁膜ＣＬは、酸化シリコン膜若しくは窒化シリコン膜またはそれらの積層膜などにより構成される一方、ビアホールを形成する層間絶縁膜ＩＬ１〜ＩＬ３では、配線層での遅延低減を目的に、酸化シリコン膜よりも比誘電率が小さい材料により構成される場合がある。このため、ビアホールを形成する層間絶縁膜ＩＬ１〜ＩＬ３は、層間絶縁膜ＣＬよりも機械的強度が低い。
【０１３５】
そのため、シールリング領域１Ｂに形成するコンタクトプラグＣＰに対し、ビアＶ１〜Ｖ３のそれぞれはより多く並べて配置する必要がある場合がある。本実施の形態において、各配線層にビアを二重に形成しているのに対し、コンタクトプラグＣＰは１つだけ形成している。よって、シールリングを構成する配線Ｍ１の直下には、コンタクトプラグＣＰの横において、コンタクトプラグ、シリサイド層Ｓ１およびｐ型拡散領域ＰＤを形成していない空き領域がある。そこで、当該空き領域にダミー分離部ＤＩ１０を配置することで、前記実施の形態１に比べダミー分離部ＤＩ１０を有効的に配置することができる。つまり、スクライブ領域１Ｃにダミー分離部を設けなくても、前記実施の形態１と同様の効果を奏することができ、かつ、外周領域１Ｅを縮小することができる。
【０１３６】
ここでは、切削領域１Ｄ近傍で発生するクラックおよびチッピングが回路領域１Ａ側に進展することを防ぐ観点から、シールリング領域１Ｂにおいて、ダミー分離部ＤＩ１０を回路領域１Ａに対してコンタクトプラグＣＰよりも外側、つまり半導体チップＣＨＰの端部側に配置している。つまり、シールリング領域１Ｂにおいて、ダミー分離部ＤＩ１０をコンタクトプラグＣＰよりもスクライブ領域１Ｃ側に配置している。これにより、ダミー分離部ＤＩ１０をコンタクトプラグＣＰよりも内側に配置する場合に比べて、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１３７】
＜変形例１＞
図４２〜図４５を用いて、本実施の形態３の変形例１である半導体装置について説明する。図４２および図４４は、本変形例の半導体装置を示す平面図である。図４３および図４５は、本変形例の半導体装置を示す断面図である。図４２および図４３に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図４４および図４５は、ダイシング工程後の半導体チップを示すものである。
【０１３８】
本変形例では、図４２〜図４５に示すように、シールリング領域１Ｂのダミー分離部ＤＩ１０に加えて、外周領域１Ｅのダミー分離部ＤＩ１を形成している。このように、回路領域１Ａを囲むＤＴＩ構造を二重に形成することで、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１３９】
＜変形例２＞
図４６および図４７を用いて、本実施の形態３の変形例２である半導体装置について説明する。図４６および図４７は、本変形例の半導体装置を示す断面図である。図４６に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図４７は、ダイシング工程後の半導体チップの端部を示すものである。
【０１４０】
本変形例では、図３８〜図４１を用いて説明したダミー分離部ＤＩ１０に代わり、図４６および図４７に示すダミー基板コンタクトプラグＤＰ２が形成されている点で、図３８〜図４１を用いて説明した半導体装置とは異なる。すなわち、図４６および図４７に示すように、シールリングを構成する配線Ｍ１の直下には、シールリングを構成するコンタクトプラグＣＰと並んで、配線Ｍ１の上面から積層基板の途中深さまで達するダミー基板コンタクトプラグＤＰ２が配置されている。ダミー基板コンタクトプラグＤＰ２の構造は、基板コンタクトプラグＳＰ１と同様であり、ダミー基板コンタクトプラグＤＰ２の上面は層間絶縁膜ＩＬ１に覆われた配線Ｍ１の底面に接続されている。
【０１４１】
ダミー基板コンタクトプラグＤＰ２は、環状の平面レイアウトを有する上記コンタクトプラグＣＰの外側を囲んでおり、平面視でチップ領域ＣＨＲ（回路領域１Ａおよびシールリング領域１Ｂ）を囲む環状のレイアウトを有している。ここでは、切削領域１ＤにはＤＴＩ構造から成るダミー分離部もダミー基板コンタクトプラグも形成されていない。ダミー基板コンタクトプラグＤＰ２は、回路を構成せず、電圧が印加されていない擬似的な基板コンタクトプラグ（導電性基板接続部）である。
【０１４２】
前記実施の形態２において説明したように、切削領域１Ｄ側から回路領域１Ａ側に向かってクラックまたはチッピングが生じた場合、それらのクラックまたはチッピングを防ぐ能力は、空隙よりも例えば金属から成る基板コンタクトプラグの方が高い。このため、シールリング領域１Ｂの溝Ｄ２内およびＤ３内にダミー基板コンタクトプラグＤＰ２を設けた本変形例では、図３８〜図４１を用いて説明した半導体装置に比べ、より効果的にクラックおよびチッピングの進展を防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
【０１４３】
また、ここでは、シールリング領域１Ｂにおいて、ダミー基板コンタクトプラグＤＰ２をコンタクトプラグＣＰよりもスクライブ領域１Ｃ側に配置している。これにより、ダミー基板コンタクトプラグＤＰ２をコンタクトプラグＣＰよりも内側に配置する場合に比べて、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１４４】
＜変形例３＞
図４８および図４９を用いて、本実施の形態３の変形例３である半導体装置について説明する。図４８および図４９は、本変形例の半導体装置を示す断面図である。図４８に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図４９は、ダイシング工程後の半導体チップの端部を示すものである。
【０１４５】
図４８および図４９に示すように、本実施の形態の上記変形例２と前記実施の形態１とを組み合わせてもよい。すなわち、シールリング領域１ＢにおいてコンタクトプラグＣＰと隣り合う領域に、回路領域１Ａを囲む環状のダミー基板コンタクトプラグＤＰ２を設け、さらに、外周領域１Ｅに回路領域１Ａおよびシールリング領域１Ｂを囲む環状のダミー分離部ＤＩ１を形成してもよい。
【０１４６】
このようにダミー分離部ＤＩ１とダミー基板コンタクトプラグＤＰ２を共に配置することで、本実施の形態の上記変形例２および前記実施の形態１に比べ、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１４７】
＜変形例４＞
図５０および図５１を用いて、本実施の形態３の変形例４である半導体装置について説明する。図５０および図５１は、本変形例の半導体装置を示す断面図である。図５０に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図５１は、ダイシング工程後の半導体チップの端部を示すものである。
【０１４８】
図５０および図５１に示すように、本実施の形態の上記変形例２と前記実施の形態２とを組み合わせてもよい。すなわち、シールリング領域１ＢにおいてコンタクトプラグＣＰと隣り合う領域に、回路領域１Ａを囲む環状のダミー基板コンタクトプラグＤＰ２を設け、さらに、外周領域１Ｅに回路領域１Ａおよびシールリング領域１Ｂを囲む環状のダミー基板コンタクトプラグＤＰ１を形成してもよい。
【０１４９】
このようにダミー分離部ＤＩ１、ＤＰ２を共に配置することで、本実施の形態の上記変形例２および前記実施の形態２に比べ、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１５０】
＜変形例５＞
図５２および図５３を用いて、本実施の形態３の変形例５である半導体装置について説明する。図５２および図５３は、本変形例の半導体装置を示す断面図である。図５２に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図５３は、ダイシング工程後の半導体チップの端部を示すものである。
【０１５１】
図５２および図５３に示すように、本変形例の半導体装置は本実施の形態の上記変形例２に比べ、シールリング領域１Ｂに形成されたシールリングを構成する配線Ｍ１の下面に、ダミー基板コンタクトプラグＤＰ２に加えてダミー基板コンタクトプラグＤＰ３が形成されている点で相違している。つまり、配線Ｍ１の直下には、互いに同様の構造を有するダミー基板コンタクトプラグＤＰ２、ＤＰ３が並んで配置されている。ここでは、回路領域１Ａを囲むダミー基板コンタクトプラグＤＰ２と回路領域１Ａとの間の領域にダミー基板コンタクトプラグＤＰ３が形成されている。なお、図示はしていないが、シールリング領域１Ｂの配線Ｍ１の下面に、回路領域１Ａを囲む環状のコンタクトプラグＣＰ（図４６参照）をさらに接続してもよい。
【０１５２】
本変形例のように、シールリング領域１Ｂにおいて配線Ｍ１の直下にダミー基板コンタクトプラグＤＰ２、ＤＰ３を並べて配置することで、本実施の形態の上記変形例２に比べ、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１５３】
＜変形例６＞
図５４および図５５を用いて、本実施の形態３の変形例６である半導体装置について説明する。図５４および図５５は、本変形例の半導体装置を示す断面図である。図５４に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図５５は、ダイシング工程後の半導体チップの端部を示すものである。
【０１５４】
図５４および図５５に示すように、本実施の形態の上記変形例５と前記実施の形態１とを組み合わせてもよい。すなわち、シールリング領域１Ｂにおいて配線Ｍ１の直下にダミー基板コンタクトプラグＤＰ２、ＤＰ３を設け、さらに、外周領域１Ｅに回路領域１Ａおよびシールリング領域１Ｂを囲む環状のダミー分離部ＤＩ１を形成してもよい。
【０１５５】
このようにダミー分離部ＤＩ１とダミー基板コンタクトプラグＤＰ２およびＤＰ３を共に配置することで、本実施の形態の上記変形例５および前記実施の形態１に比べ、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１５６】
＜変形例７＞
図５６および図５７を用いて、本実施の形態３の変形例７である半導体装置について説明する。図５６および図５７は、本変形例の半導体装置を示す断面図である。図５６に示す半導体装置は、ダイシング工程前の半導体ウェハの一部を示すものであり、図５７は、ダイシング工程後の半導体チップの端部を示すものである。
【０１５７】
図５６および図５７に示すように、本実施の形態の上記変形例５と前記実施の形態２とを組み合わせてもよい。すなわち、シールリング領域１Ｂにおいて配線Ｍ１の直下にダミー基板コンタクトプラグＤＰ２、ＤＰ３を設け、さらに、外周領域１Ｅに回路領域１Ａおよびシールリング領域１Ｂを囲む環状のダミー基板コンタクトプラグＤＰ１を形成してもよい。
【０１５８】
このように、本変形例では、ダミー基板コンタクトプラグＤＰ１、ＤＰ２およびＤＰ３を配置している。ダミー基板コンタクトプラグＤＰ１は空隙を含むＤＴＩ構造（ダミー分離部）に比べてクラックおよびチッピングの進展を防ぐ能力が高いため、本変形例では、本実施の形態の上記変形例５、上記変形例６および前記実施の形態２に比べ、より効果的にクラックおよびチッピングの進展を防ぐことができる。
【０１５９】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６０】
１Ａ    回路領域
１Ｂ    シールリング領域
１Ｃ    スクライブ領域
１Ｄ    切削領域
１Ｅ    外周領域
Ｄ１〜Ｄ３    溝
ＤＩ１〜ＤＩ１１、ＤＩＡ    ダミー分離部
ＤＰ１〜ＤＰ３    ダミー基板コンタクトプラグ
ＥＩ    素子分離領域
Ｇ１    空隙
Ｍ１〜Ｍ４    配線
ＳＢ    半導体基板
ＳＰ１    基板コンタクトプラグ
【図１】
2019114673.tif 000003
【図２】
2019114673.tif 000004
【図３】
2019114673.tif 000005
【図４】
2019114673.tif 000006
【図５】
2019114673.tif 000007
【図６】
2019114673.tif 000008
【図７】
2019114673.tif 000009
【図８】
2019114673.tif 000010
【図９】
2019114673.tif 000011
【図１０】
2019114673.tif 000012
【図１１】
2019114673.tif 000013
【図１２】
2019114673.tif 000014
【図１３】
2019114673.tif 000015
【図１４】
2019114673.tif 000016
【図１５】
2019114673.tif 000017
【図１６】
2019114673.tif 000018
【図１７】
2019114673.tif 000019
【図１８】
2019114673.tif 000020
【図１９】
2019114673.tif 000021
【図２０】
2019114673.tif 000022
【図２１】
2019114673.tif 000023
【図２２】
2019114673.tif 000024
【図２３】
2019114673.tif 000025
【図２４】
2019114673.tif 000026
【図２５】
2019114673.tif 000027
【図２６】
2019114673.tif 000028
【図２７】
2019114673.tif 000029
【図２８】
2019114673.tif 000030
【図２９】
2019114673.tif 000031
【図３０】
2019114673.tif 000032
【図３１】
2019114673.tif 000033
【図３２】
2019114673.tif 000034
【図３３】
2019114673.tif 000035
【図３４】
2019114673.tif 000036
【図３５】
2019114673.tif 000037
【図３６】
2019114673.tif 000038
【図３７】
2019114673.tif 000039
【図３８】
2019114673.tif 000040
【図３９】
2019114673.tif 000041
【図４０】
2019114673.tif 000042
【図４１】
2019114673.tif 000043
【図４２】
2019114673.tif 000044
【図４３】
2019114673.tif 000045
【図４４】
2019114673.tif 000046
【図４５】
2019114673.tif 000047
【図４６】
2019114673.tif 000048
【図４７】
2019114673.tif 000049
【図４８】
2019114673.tif 000050
【図４９】
2019114673.tif 000051
【図５０】
2019114673.tif 000052
【図５１】
2019114673.tif 000053
【図５２】
2019114673.tif 000054
【図５３】
2019114673.tif 000055
【図５４】
2019114673.tif 000056
【図５５】
2019114673.tif 000057
【図５６】
2019114673.tif 000058
【図５７】
2019114673.tif 000059
【図５８】
2019114673.tif 000060
【図５９】
2019114673.tif 000061