(57)【要約】【課題】回路の大規模化を抑制しながら高いサンプリング周波数へのアップサンプリングを可能にする回路装置、振動デバイス及び電子機器等の提供。【解決手段】回路装置２０は、第１のサンプリング周波数ｆｓ１のアップサンプリング対象のデータＤＢ１を、第１の補間処理により第１のサンプリング周波数ｆｓ１から第２のサンプリング周波数ｆｓ２にアップサンプリングする第１のアップサンプリング処理を行うＤＳＰ３０（デジタルシグナルプロセッサー）と、ＤＳＰ３０から出力されるデータＤＢ２を、第２の補間処理により第２のサンプリング周波数ｆｓ２から第３のサンプリング周波数ｆｓ３にアップサンプリングする第２のアップサンプリング処理を行う演算回路４０を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のサンプリング周波数のアップサンプリング対象データを、第１の補間処理により第１のサンプリング周波数から第２のサンプリング周波数にアップサンプリングする第１のアップサンプリング処理を行うデジタルシグナルプロセッサーと、
前記デジタルシグナルプロセッサーから出力されるデータを、第２の補間処理により前記第２のサンプリング周波数から第３のサンプリング周波数にアップサンプリングする第２のアップサンプリング処理を行う演算回路と、
を含むことを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記デジタルシグナルプロセッサーは、
前記第１のアップサンプリング処理とは異なるデジタル信号処理と、前記第１のアップサンプリング処理とを、時分割に実行することを特徴とする回路装置。
【請求項３】
請求項２に記載の回路装置において、
前記デジタルシグナルプロセッサーは、
前記第１のアップサンプリング処理とは異なる前記デジタル信号処理として、デジタル信号補正処理又はデジタルフィルター処理を行うことを特徴とする回路装置。
【請求項４】
請求項３に記載の回路装置において、
前記デジタルシグナルプロセッサーは、
前記デジタル信号補正処理として周波数制御データの温度補償処理を行い、前記温度補償処理が行われた前記周波数制御データを、前記アップサンプリング対象データとして、前記第１のアップサンプリング処理を行うことを特徴とする回路装置。
【請求項５】
請求項２乃至４のいずれか一項に記載の回路装置において、
前記アップサンプリング対象データは、前記デジタル信号処理によって得られたデータであることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の回路装置において、
前記デジタルシグナルプロセッサーは、
前記第１のアップサンプリング処理として、前記第１の補間処理と、前記第１の補間処理により得られたデータに対するデジタルフィルター処理と、を行うことを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の回路装置において、
前記第１の補間処理は、多項式補間、線形補間、ゼロ次ホールド又はゼロ補間であることを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の回路装置において、
前記演算回路は、
前記第２のアップサンプリング処理の前記第２の補間処理として、線形補間を行うことを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の回路装置において、
前記デジタルシグナルプロセッサーは、前記第２の補間処理用の補間演算パラメーター値を出力し、
前記演算回路は、
前記デジタルシグナルプロセッサーから出力された前記補間演算パラメーター値を記憶するレジスター部を有し、前記レジスター部に記憶された前記補間演算パラメーター値に基づいて、前記第２の補間処理を行うことを特徴とする回路装置。
【請求項１０】
請求項９に記載の回路装置において、
前記第２の補間処理は線形補間であり、
前記補間演算パラメーター値は、前記線形補間の傾斜パラメーター値であることを特徴とする回路装置。
【請求項１１】
請求項１０に記載の回路装置において、
前記演算回路は、
前記線形補間のベース値と前記傾斜パラメーター値を記憶する前記レジスター部と、
前記レジスター部からの前記傾斜パラメーター値に基づく積分処理と、前記レジスター部からの前記ベース値に基づく加算処理を行う積分回路と、
を含むことを特徴とする回路装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の回路装置において、
発振信号を生成する発振信号生成回路を含み、
前記アップサンプリング対象データは周波数制御データであり、
前記発振信号生成回路は、
振動子を用いて、前記第２のアップサンプリング処理によりアップサンプリングされた前記周波数制御データに対応する周波数の前記発振信号を生成することを特徴とする回路装置。
【請求項１３】
請求項１２に記載の回路装置において、
前記発振信号生成回路は、
前記第２のアップサンプリング処理によりアップサンプリングされた前記周波数制御データの小数部に対して、デルタシグマ変調を行って、変調データを出力するデルタシグマ変調回路と、
前記第２のアップサンプリング処理によりアップサンプリングされた前記周波数制御データの整数部と、前記デルタシグマ変調回路からの前記変調データとを加算する処理を行って、加算結果データを出力する加算器と、
前記加算器からの前記加算結果データに基づいて分周比が設定され、前記周波数制御データに対応する周波数の前記発振信号を出力するフラクショナル−Ｎ型ＰＬＬ回路と、
を含むことを特徴とする回路装置。
【請求項１４】
請求項１乃至１３のいずれか一項に記載の回路装置と振動子を含むことを特徴とする振動デバイス。
【請求項１５】
請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項１６】
請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、振動デバイス、電子機器及び移動体等に関する。
【背景技術】
【０００２】
デジタルデータのサンプリング周波数を変換する装置の従来技術としては特許文献１、２に開示される技術がある。特許文献１には、デジタル音響データの帯域制限を行うＩＩＲ型フィルターと、デジタル音響信号データのサンプリング周波数を多項式補間により所定のサンプリング周波数に変換する多項式補間部とを備えるサンプリング周波数変換装置が開示されている。特許文献２には、第１、第２のアップサンプリング回路がＰＣＭ信号をアップサンプリングし、線形補間回路が、第１、第２のアップサンプリング回路でのアップサンプリング周波数比に基づいて、アップサンプリングデータを線形補間してＰＣＭ信号を生成するデータ処理装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３００００７号公報
【特許文献２】特開２００４−２８２６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、一段の多項式補間部によりアップサンプリングを行っているため、高いアップサンプリング周波数比を実現するためには、多項式補間部を高速で動作させる必要がある。特許文献２では、多段構成のアップサンプリング回路を用いてアップサンプリングを実現しているものの、多段構成の各アップサンプリング回路を、どのようなハードウェアー構成の回路で実現するかについての開示はない。
【０００５】
アップサンプリング処理においては、例えば多項式補間などの補間性能が良い補間処理を行うことで、高調波のイメージ成分（イメージ周波数）を低減できる。しかし、多項式補間などの複雑な補間を専用のハードウェアー回路で実現しようとすると、回路の大規模化を招く。一方、ＤＳＰ（デジタルシグナルプロセッサー）を用いれば、ＤＳＰが有する乗算器や加算器を用いて多項式補間を実現できるが、ＤＳＰを高速で動作させるのは難しい。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【０００７】
本発明の一態様は、第１のサンプリング周波数のアップサンプリング対象データを、第１の補間処理により第１のサンプリング周波数から第２のサンプリング周波数にアップサンプリングする第１のアップサンプリング処理を行うデジタルシグナルプロセッサーと、前記デジタルシグナルプロセッサーから出力されるデータを、第２の補間処理により前記第２のサンプリング周波数から第３のサンプリング周波数にアップサンプリングする第２のアップサンプリング処理を行う演算回路と、を含む回路装置に関係する。
【０００８】
本発明の一態様によれば、アップサンプリング対象データのサンプリング周波数が、デジタルシグナルプロセッサーの第１のアップサンプリング処理により、第１のサンプリング周波数から第２のサンプリング周波数にアップサンプリングされ、演算回路の第２のアップサンプリング処理により、第２のサンプリング周波数から第３のサンプリング周波数にアップサンプリングされる。即ち、第１のサンプリング周波数から第３のサンプリング周波数へと一度にアップサンプリングするのではなく、デジタルシグナルプロセッサーにより第１のサンプリング周波数から中間の第２のサンプリング周波数にアップサンプリングした後に、演算回路により第２のサンプリング周波数から第３のサンプリング周波数にアップサンプリングする。そして、第１の補間処理による第１のアップサンプリング処理については、複雑な補間処理であっても処理可能であり他のデジタル信号処理にも併用可能なデジタルシグナルプロセッサーにより実行できる。従って、他のデジタル信号処理に使用されるデジタルシグナルプロセッサーを有効利用して、第１の補間処理を行うことができるため、回路の大規模化を抑制できる。一方、第２の補間処理による第２のアップサンプリング処理については、デジタルシグナルプロセッサーに比べて簡素な回路構成であり回路規模が小さい演算回路により実行できる。従って、回路装置の全体としての回路の大規模化を抑制しながら高いサンプリング周波数へのアップサンプリングを可能にする回路装置の提供が可能になる。
【０００９】
また本発明の一態様では、前記デジタルシグナルプロセッサーは、前記第１のアップサンプリング処理とは異なるデジタル信号処理と、前記第１のアップサンプリング処理とを、時分割に実行してもよい。
【００１０】
このようにすれば、第１のアップサンプリング処理とは異なるデジタル信号処理と、第１のアップサンプリング処理とを、同じデジタルシグナルプロセッサーにより実行できるようになるため、回路の大規模化の抑制を図れるようになる。
【００１１】
また本発明の一態様では、前記デジタルシグナルプロセッサーは、前記第１のアップサンプリング処理とは異なる前記デジタル信号処理として、デジタル信号補正処理又はデジタルフィルター処理を行ってもよい。
【００１２】
このようにすれば、デジタル信号補正処理やデジタルフィルター処理と、第１のアップサンプリング処理とを、デジタルシグナルプロセッサーにより時分割に実行できるようになり、デジタル信号補正処理やデジタルフィルター処理に用いられるデジタルシグナルプロセッサーを有効利用して、第１のアップサンプリング処理を実行できるようになる。
【００１３】
また本発明の一態様では、前記デジタルシグナルプロセッサーは、前記デジタル信号補正処理として周波数制御データの温度補償処理を行い、前記温度補償処理が行われた前記周波数制御データを、前記アップサンプリング対象データとして、前記第１のアップサンプリング処理を行ってもよい。
【００１４】
このようにすれば、周波数制御データの温度補償処理と、温度補償処理が行われた周波数制御データの第１のアップサンプリング処理とを、デジタルシグナルプロセッサーにより時分割に実行できる。そして温度補償処理が施されていると共にアップサンプリングされた周波数制御データを得ることができる。
【００１５】
また本発明の一態様では、前記アップサンプリング対象データは、前記デジタル信号処理によって得られたデータであってもよい。
【００１６】
このようにすれば、第１のアップサンプリング処理とは異なるデジタル信号処理により得られたデータに対して、第１、第２のアップサンプリング処理を行って、当該データのサンプリング周波数を第１のサンプリング周波数から第３のサンプリング周波数へとアップサンプリングすることが可能になる。
【００１７】
また本発明の一態様では、前記デジタルシグナルプロセッサーは、前記第１のアップサンプリング処理として、前記第１の補間処理と、前記第１の補間処理により得られたデータに対するデジタルフィルター処理と、を行ってもよい。
【００１８】
このように第１の補間処理とデジタルフィルター処理を行うことで、イメージ成分の低減が可能になり、高精度なアップサンプリング処理を実現できる。
【００１９】
また本発明の一態様では、前記第１の補間処理は、多項式補間、線形補間、ゼロ次ホールド又はゼロ補間であってもよい。
【００２０】
このようにすれば、デジタルシグナルプロセッサーが多項式補間、線形補間、ゼロ次ホールド又はゼロ補間を行うことで、アップサンプリング対象データのサンプリング周波数を、第１のサンプリング周波数から第２のサンプリング周波数へとアップサンプリングできるようになる。
【００２１】
また本発明の一態様では、前記演算回路は、前記第２のアップサンプリング処理の前記第２の補間処理として、線形補間を行ってもよい。
【００２２】
このように演算回路が第２の補間処理として線形補間を行うことで、演算回路の回路構成を簡素化でき回路の小規模化を実現できると共に、イメージ成分の低減も可能になる。
【００２３】
また本発明の一態様では、前記デジタルシグナルプロセッサーは、前記第２の補間処理用の補間演算パラメーター値を出力し、前記演算回路は、前記デジタルシグナルプロセッサーから出力された前記補間演算パラメーター値を記憶するレジスター部を有し、前記レジスター部に記憶された前記補間演算パラメーター値に基づいて、前記第２の補間処理を行ってもよい。
【００２４】
このようにすれば、補間演算パラメーター値を求める処理については、デジタルシグナルプロセッサーが行い、演算回路が行わなくても済むようになるため、演算回路の回路構成の更なる簡素化を図れ、回路の小規模化を実現できる。
【００２５】
また本発明の一態様では、前記第２の補間処理は線形補間であり、前記補間演算パラメーター値は、前記線形補間の傾斜パラメーター値であってもよい。
【００２６】
このようにすれば、演算回路は、デジタルシグナルプロセッサーからの傾斜パラメーター値を利用して、簡素な処理で線形補間を実行できるようになる。
【００２７】
また本発明の一態様では、前記演算回路は、前記線形補間のベース値と前記傾斜パラメーター値を記憶する前記レジスター部と、前記レジスター部からの前記傾斜パラメーター値に基づく積分処理と、前記レジスター部からの前記ベース値に基づく加算処理を行う積分回路と、を含んでもよい。
【００２８】
このようにすれば、演算回路は、傾斜パラメーター値に基づく積分処理とベース値に基づく加算処理を行えば済むようになり、演算回路の回路構成の簡素化を図れ、回路の小規模化を実現できる。
【００２９】
また本発明の一態様では、発振信号を生成する発振信号生成回路を含み、前記アップサンプリング対象データは周波数制御データであり、前記発振信号生成回路は、振動子を用いて、前記第２のアップサンプリング処理によりアップサンプリングされた前記周波数制御データに対応する周波数の前記発振信号を生成してもよい。
【００３０】
このようにすれば、周波数制御データのサンプリング周波数が低い場合にも、デジタルシグナルプロセッサーと演算回路とにより、周波数制御データのサンプリング周波数を第１のサンプリング周波数から第３のサンプリング周波数にアップサンプリングできる。そしてアップサンプリングされた周波数制御データを用いて、周波数制御データに対応する周波数の発振信号を生成できるようになる。
【００３１】
また本発明の一態様では、前記発振信号生成回路は、前記第２のアップサンプリング処理によりアップサンプリングされた前記周波数制御データの小数部に対して、デルタシグマ変調を行って、変調データを出力するデルタシグマ変調回路と、前記第２のアップサンプリング処理によりアップサンプリングされた前記周波数制御データの整数部と、前記デルタシグマ変調回路からの前記変調データとを加算する処理を行って、加算結果データを出力する加算器と、前記加算器からの前記加算結果データに基づいて分周比が設定され、前記周波数制御データに対応する周波数の前記発振信号を出力するフラクショナル−Ｎ型ＰＬＬ回路と、を含んでもよい。
【００３２】
このようにすれば、周波数制御データに応じた任意の周波数の発振信号を、フラクショナル−Ｎ型ＰＬＬ回路により生成できるようになる。またデジタルシグナルプロセッサーと演算回路によるアップサンプリングとデルタシグマ変調回路によるノイズシェーピングにより、発振信号の周波数精度の高精度化を図れるようになる。
【００３３】
また本発明の他の態様は、上記の回路装置と振動子を含む振動デバイスに関係する。
【００３４】
また本発明の他の態様は、上記の回路装置を含む電子機器に関係する。
【００３５】
また本発明の他の態様は、上記の回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００３６】
【図１】本実施形態の回路装置の構成例。
【図２】ＤＳＰによるデジタル信号処理と第１のアップサンプリング処理の時分割処理についての説明図。
【図３】ＤＳＰによるデジタル信号処理と第１のアップサンプリング処理の時分割処理についての説明図。
【図４】デジタル信号処理によって得られたデータをアップサンプリング対象データとして第１のアップサンプリング処理を行う手法の説明図。
【図５】本実施形態の回路装置の詳細な構成例。
【図６】本実施形態のアップサンプリング処理の第１の例。
【図７】本実施形態のアップサンプリング処理の第２の例。
【図８】本実施形態のアップサンプリング処理の第３の例。
【図９】バイキュービック補間の説明図。
【図１０】ゼロ次ホールドでのイメージ成分の周波数特性図。
【図１１】線形補間でのイメージ成分の周波数特性図。
【図１２】バイキュービック補間でのイメージ成分の周波数特性図。
【図１３】第２のアップサンプリング処理の第２の補間処理として線形補間を行った場合のイメージ成分の周波数特性図。
【図１４】演算回路の第１の構成例。
【図１５】演算回路の第２の構成例。
【図１６】演算回路の動作説明図。
【図１７】発振信号生成回路が設けられた回路装置の構成例。
【図１８】発振信号生成回路の構成例。
【図１９】振動デバイスの構成例。
【図２０】電子機器の構成例。
【図２１】移動体の構成例。
【発明を実施するための形態】
【００３７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３８】
１．回路装置
図１に本実施形態の回路装置２０の構成例を示す。回路装置２０は、ＤＳＰ（デジタルシグナルプロセッサー）３０と、演算回路４０を含む。ＤＳＰ３０は第１のアップサンプリング処理を行い、演算回路４０は第２のアップサンプリング処理を行う。具体的にはＤＳＰ３０は、サンプリング周波数ｆｓ１（第１のサンプリング周波数）のアップサンプリング対象のデータＤＢ１を、第１の補間処理によりサンプリング周波数ｆｓ１からサンプリング周波数ｆｓ２（第２のサンプリング周波数）にアップサンプリングする。ここでｆｓ２＞ｆｓ１の関係が成り立つ。例えばｆｓ２＝ｍ×ｆｓ１（ｍは２以上の整数）である。また第１の補間処理は、データＤＢ１の隣り合うサンプリングデータの間の補間データを求める処理である。これによりＤＳＰ３０からは、データＤＢ１のサンプリング周波数ｆｓ１よりも高いサンプリング周波数ｆｓ２のデータＤＢ２が出力される。
【００３９】
演算回路４０は、ＤＳＰ３０から出力されるデータＤＢ２を、第２の補間処理によりサンプリング周波数ｆｓ２からサンプリング周波数ｆｓ３（第３のサンプリング周波数）にアップサンプリングする。ここでｆｓ３＞ｆｓ２の関係が成り立つ。例えばｆｓ３＝ｎ×ｆｓ２（ｎは２以上の整数）である。また第２の補間処理は、データＤＢ２の隣り合うサンプリングデータの間の補間データを求める処理である。これにより演算回路４０からは、データＤＢ２のサンプリング周波数ｆｓ２よりも高いサンプリング周波数ｆｓ３のデータＤＢ３が出力される。
【００４０】
このようにすることで、サンプリング周波数がｆｓ１であるアップサンプリング対象のデータＤＢ１が、サンプリング周波数がｆｓ３＝ｍ×ｎ×ｆｓ１であるデータＤＢ３に変換される。即ち、アップサンプリング対象データのサンプリング周波数が、ｆｓ１から中間周波数であるｆｓ２に変換され、ｆｓ２から最終的なサンプリング周波数ｆｓ３に変換される。従って、ｆｓ３／ｆｓ１＝ｍ×ｎという高いサンプリング周波数比のアップサンプリングの実現が可能になる。
【００４１】
ＤＳＰ３０は、例えばデジタル信号処理を専門に行うプロセッサーであり、積和演算などのデジタル演算処理を実行する。ＤＳＰ３０は、例えば乗算器や加算器などの演算器（積和演算器）や、複数のレジスターを有するレジスター部や、演算のシーケンス制御を行う制御回路を有している。例えば乗算器は第１の入力データと第２の入力データを乗算して、乗算結果データを出力する。加算器は第１の入力データと第２の入力データを加算して、加算結果データを出力する。第１、第２の入力データ、乗算結果データ、加算結果データはレジスター部のレジスターに保持される。制御回路は、乗算器、加算器、レジスター部の動作についてのシーケンス制御を行う。そしてＤＳＰ３０は、乗算器や加算器などの演算器やレジスター部を用いて複数のデジタル信号処理を時分割に実行する。このＤＳＰ３０によれば、補間性能が良い多項式補間などの複雑な補間処理であっても、乗算器や加算器などの演算器を時分割に用いることで、容易に実行できるという利点がある。例えば補間特性が良い複雑な補間処理を、演算回路４０のような専用のハードウェアー回路により実行しようとすると、多数の乗算器や加算器が当該ハードウェアー回路に必要になってしまい、ハードウェアー回路が大規模化してしまう。例えば第１、第２の補間処理というように複数の補間処理を実行する場合には、第１の補間処理用の第１のハードウェアー回路と、第２の補間処理用の第２のハードウェアー回路が別個に必要になってしまい、回路の大規模化を招く。この点、ＤＳＰ３０では、乗算器や加算器などの演算器を時分割に用いてデジタル信号処理を行うため、補間処理用に多数の乗算器や加算器を用意する必要がないため、回路の大規模化を抑制できる。例えば他の信号処理のためのＤＳＰ３０を利用して、第１のアップサンプリング処理用の第１の補間処理を実行できるため、回路装置２０の大規模化を抑制できる。
【００４２】
一方、ＤＳＰ３０には次のような問題点がある。例えばサンプリング周波数が低いデータについては、処理速度が低速なＤＳＰ３０でも処理が可能であるが、サンプリング周波数が高いデータを処理するためには、高速なＤＳＰ３０が必要になる。ところが、処理速度が高速なＤＳＰ３０を実現するためには、微細な半導体製造プロセスが必要になり、回路装置２０の高コスト化の問題を招く。またＤＳＰ３０を高速に動作させると、消費電力が増加してしまう。
【００４３】
また演算回路４０は、第２のアップサンプリング処理における第２の補間処理を行う専用のハードウェアー回路であり、例えばゲートアレイやスタンダードセルによる自動配置配線により実現したり、手動配線によるマクロ回路ブロックにより実現できる。この演算回路４０は、例えば第２の補間処理を行う単機能のハードウェアー回路であるため、ＤＳＰ３０に比べて回路規模を格段に小さくできる。また高速なＤＳＰ３０を実現するのに比べて、演算回路４０の高速化は容易であり、サンプリング周波数が高いデータについても、演算回路４０により処理することが可能である。
【００４４】
そこで本実施形態では、データＤＢ１のサンプリング周波数ｆｓ１（例えば数百Ｈｚ〜数十ｋＨｚ）から、最終的なサンプリング周波数ｆｓ３（例えば数ＭＨｚ〜数十ＭＨｚ）まで、一度にアップサンプリングせずに、中間のサンプリング周波数ｆｓ２まで、一旦、アップサンプリングした後、小規模で高速動作可能な演算回路４０により、最終的なサンプリング周波数ｆｓ３への変換を行う。具体的には、低いサンプリング周波数ｆｓ１のデータＤＢ１に対しては、ＤＳＰ３０が第１のアップサンプリング処理を行う。このようにすれば、それほど処理速度が高くないＤＳＰ３０であっても、第１のアップサンプリング処理の実行が可能になる。また第１のアップサンプリング処理の際に行われる第１の補間処理として、例えば多項式補間などの補間特性が良い複雑な補間処理を採用することが可能になり、このような補間処理を行うことで、高調波のイメージ成分の低減が可能になる。更に、回路規模が大きなＤＳＰ３０を低速で動作させることで、消費電力の増加も抑えることができる。
【００４５】
そして、ＤＳＰ３０の第１のアップサンプリング処理により高くなったサンプリング周波数ｆｓ２のデータＤＢ２に対しては、小規模な回路で高速動作可能な演算回路４０が、第２の補間処理による第２のアップサンプリング処理を行う。演算回路４０は、高速に動作できるため、データＤＢ２のサンプリング周波数ｆｓ２よりも更に高いサンプリング周波数ｆｓ３のデータＤＢ３の出力も可能である。また演算回路４０が第２のアップサンプリング処理の際に例えば線形補間等の第２の補間処理を行うことで、高調波のイメージ成分の低減も可能になる。更に演算回路４０が行う線形補間等の第２の補間処理は、簡素な補間処理であるため、演算回路４０を小規模な回路とすることができ、演算回路４０を高速に動作させても、それほど消費電力も増加しないという利点がある。なお、中間のサンプリング周波数であるｆｓ２は、後述の図１３に示すように、後段の演算回路４０での第２の補間処理においてイメージ成分についての特性が劣化しないようなサンプリング周波数に設定される。
【００４６】
以上のように本実施形態では、ＤＳＰ３０がサンプリング周波数ｆｓ１のデータＤＢ１に対して第１のアップサンプリング処理を行って、中間のサンプリング周波数ｆｓ２のデータＤＢ２を演算回路４０に出力し、演算回路４０が第２のアップサンプリング処理を行って、最終的なサンプリング周波数ｆｓ３のデータＤＢ３を出力する。このようにすることで、回路規模の増加や消費電力の増加を最小限に抑えながら高周波のイメージ成分を低減可能な回路装置２０を提供できるようになる。即ち回路装置２０を全体として小規模化（低パワー化）しながら、高いサンプリング周波数ｆｓ３への高精度なアップサンプリングが可能になる。
【００４７】
またＤＳＰ３０は、第１のアップサンプリング処理とは異なるデジタル信号処理と、第１のアップサンプリング処理とを、時分割に実行する。具体的にはＤＳＰ３０は、第１のアップサンプリング処理とは異なるデジタル信号処理として、例えばデジタル信号補正処理又はデジタルフィルター処理を行う。例えば回路装置２０が設けられる振動デバイス２が、後述の図１８、図１９に示すような発振器である場合には、デジタル信号補正処理は、例えば温度補償処理やエージング補正処理などである。また回路装置２０が設けられる振動デバイス２が、ジャイロセンサーなどの物理量測定装置である場合には、デジタル信号補正処理は、例えばゼロ点補正などのオフセット補正処理や、感度補正などのゲイン補正処理である。またデジタルフィルター処理は、例えばローパスフィルター処理、ハイパスフィルター処理、バンドパスフィルター処理、或いはバンドエリミネーションフィルター処理などである。ＤＳＰ３０のフィルター処理は例えばＦＩＲやＩＩＲなどにより実現できる。
【００４８】
例えば図２において、ＤＳＰ３０は、デジタル信号補正処理又はデジタルフィルター処理などのデジタル信号処理を実行している。そして、その後に、ＤＳＰ３０は、サンプリング周波数がｆｓ１であるデータＤＢ１に対して、第１の補間処理による第１のアップサンプリング処理を実行して、サンプリング周波数がｆｓ２であるデータＤＢ２を出力する。そして演算回路４０が、データＤＢ２に対して第２の補間処理による第２のアップサンプリング処理を実行して、サンプリング周波数がｆｓ３であるデータＤＢ３を出力する。つまり図３に示すように、ＤＳＰ３０は、期間ＴＰ１において、デジタル信号補正処理又はデジタルフィルター処理などのデジタル信号処理を実行し、期間ＴＰ２において、第１のアップサンプリング処理を実行している。即ち、同じ乗算器や加算器などの演算器を用いて、期間ＴＰ１と期間ＴＰ２とで、異なるデジタル信号処理を時分割に実行している。
【００４９】
このようにすれば、例えばデジタル信号補正処理又はデジタルフィルター処理などのデジタル信号処理用に設けられたＤＳＰ３０を用いて、第１のアップサンプリング処理を実行できるようになる。データＤＢ１のサンプリング周波数ｆｓ１は低いため（例えば数百Ｈｚ〜数十ｋＨｚ）、このような時分割の処理も容易である。従って、１つのＤＳＰ３０のハードウェアーを用いて、第１のアップサンプリング処理とは異なるデジタル信号と、第１のアップサンプリング処理の両方を実行できるようになるため、回路装置２０の回路規模の増加を抑えながら、アップサンプリングが可能になるという利点がある。
【００５０】
またＤＳＰ３０において処理されるアップサンプリング対象データは、ＤＳＰ３０のデジタル信号処理によって得られたデータである。例えばＤＳＰ３０は、デジタル信号補正処理又はデジタルフィルター処理などのデジタル信号処理を行い、当該デジタル信号処理により得られたデータを、アップサンプリング対象データとして、第１の補間処理による第１のアップサンプリング処理を行う。
【００５１】
例えば図４において、ＤＳＰ３０は、データＤＡに対して、デジタル信号補正処理又はデジタルフィルター処理などのデジタル信号処理を行っている。そして、このデジタル信号処理により得られたサンプリング周波数がｆｓ１のデータＤＢ１に対して、第１のアップサンプリング処理を行って、サンプリング周波数がｆｓ２のデータＤＢ２を出力する。そして演算回路４０が、データＤＢ２に対して第２のアップサンプリング処理を行って、サンプリング周波数がｆｓ３であるデータＤＢ３を出力する。
【００５２】
このようにすれば、ＤＳＰ３０の時分割処理を有効利用して、データＤＡに対してデジタル信号処理を行い、当該デジタル信号処理により得られたサンプリング周波数がｆｓ１のデータＤＢ１に対してアップサンプリングを行って、アップサンプリング周波数がｆｓ３のデータＤＢ３を出力できるようになる。
【００５３】
具体的にはＤＳＰ３０は、デジタル信号補正処理として周波数制御データの温度補償処理を行い、温度補償処理が行われた周波数制御データを、アップサンプリング対象データとして、第１のアップサンプリング処理を行い、演算回路４０が第２のアップサンプリング処理を行っている。これにより、周波数制御データに対して温度補償処理を行って、温度補償処理が行われた周波数制御データのサンプリング周波数をｆｓ１からｆｓ３に変換するアップサンプリングが可能になる。
【００５４】
図５に本実施形態の回路装置２０の詳細な構成例を示す。図５に示すようにＤＳＰ３０は、第１のアップサンプリング処理として、第１の補間処理と、第１の補間処理により得られたデータに対するデジタルフィルター処理を行う。例えばデジタルフィルター処理として、ローパスフィルター処理（ＬＰＦ）又はバンドパスフィルター処理（ＢＰＦ）を行う。具体的には例えば１次（或いは２次）のローパスフィルター処理を行う。そして例えば図２〜図４と同様に、ＤＳＰ３０は、多項式補間又は線形補間などの第１の補間処理と、デジタルフィルター処理を時分割に実行する。デジタルフィルター処理は例えばＦＩＲやＩＩＲなどにより実現できる。
【００５５】
例えばＤＳＰ３０により、サンプリング周波数がｆｓ１のデータＤＢ１に対して第１の補間処理が行われて、サンプリング周波数がｆｓ２のデータＤＢ２が得られる。そしてデータＤＢ２に対してローパスフィルター処理等のフィルター処理が行われて、フィルター処理後のデータＤＢ２ＦがＤＳＰ３０から出力される。演算回路４０は、このデータＤＢ２Ｆに対して第２のアップサンプリング処理を行って、サンプリング周波数がｆｓ３のデータＤＢ３を出力する。このようなデジタルフィルター処理を行うことで、高調波のイメージ成分を減衰できるため、アップサンプリングされたデータＤＢ３を用いた種々の処理の高性能化を図れる。例えばアップサンプリング（オーバーサンプリング）されたデータＤＢ３が入力されるデルタシグマ型のＤ／Ａ変換回路を演算回路４０の後段に設けた場合には、ＤＳＰ３０によりフィルター処理を行うことで、Ｄ／Ａ変換精度の高精度化を図れるようになる。また後述の図１７〜図１９のように、データＤＢ３がアップサンプリングされた周波数制御データとして用いられる場合には、発振器の発振周波数の高精度化を図れるようになる。なおフィルター処理をＤＳＰ３０により行わずに、例えば演算回路４０にフィルター回路を設けてフィルター処理を行う変形実施も可能である。
【００５６】
またＤＳＰ３０が第１のアップサンプリング処理の際に行う第１の補正処理は、例えば多項式補間、線形補間、ゼロ次ホールド又はゼロ補間である。多項式補間はサンプリングデータ群を多項式を用いて補間する処理である。例えば多項式補間としては、２次多項式補間、３次多項式補間、４次多項式補間というようなＭ次多項式補間（Ｍは２以上の整数）や、後述の図９に示すようなバイキュービック補間等を用いることができる。線形補間は、サンプリングデータ群を線形多項式（一次式）を用いて補間する処理である。例えば隣り合う第１、第２のサンプリングポイントを結ぶ直線上のポイントのデータを、補間データとして求める。ゼロ次ホールドでは、隣り合う第１、第２のサンプリングポイント間の補間データとして、第１のサンプリングポイントのデータを用いる。ゼロ補間は、隣り合う第１、第２のサンプリングポイントの補間データをゼロにする処理である。このようにＤＳＰ３０の第１の補正処理として、多項式補間、線形補間、ゼロ次ホールド又はゼロ補間を用いることで、イメージ成分の減衰の要求仕様に応じた最適な補間処理を実行できるようになる。
【００５７】
一方、演算回路４０は、第２のアップサンプリング処理の第２の補間処理として、例えば線形補間を行う。例えばＤＳＰ３０から出力された第１のサンプリングポイントのデータと第２のサンプリングポイントのデータの線形補間を行って、補間データを求める。この場合に、例えば後述するように、ＤＳＰ３０は、線形補間用（第２の補間処理用）の補間演算パラメーター値（傾斜値、ベース値）を出力し、演算回路４０は、この補間演算パラメーター値を用いて線形補間を行って、補間データを求める。このように第２の補間処理として線形補間を用いることで、演算回路４０の小規模化を図れるようになる。
【００５８】
なお演算回路４０が行う第２の補間処理は線形補間には限定されない。例えばＤＳＰ３０が第１の多項式補間を行い、演算回路４０が、第１の多項式補間よりも補間特性は良くないが回路規模を小さくできる第２の多項式補間を行ってもよい。例えばＤＳＰ３０がＫ次多項式補間を行い、演算回路４０がＬ次多項式補間（Ｋ、ＬはＫ＞Ｌとなる整数）を行うようにしてもよい。
【００５９】
図６、図７、図８に本実施形態のアップサンプリング処理の第１、第２、第３の例を示す。図６の第１の例では、ＤＳＰ３０は、サンプリング周波数がｆｓ１のデータＤＢ１に対してゼロ次ホールドの補間処理を行い、その後に高次のローパスフィルター処理を行って、サンプリング周波数がｆｓ２のデータＤＢ２Ｆを出力する。そして演算回路４０が、線形補間によるアップサンプリング処理を行うことで、サンプリング周波数がｆｓ３のデータＤＢ３を出力している。図６に示すようにゼロ次ホールドでは、前のサンプリングデータが保持されて補間データとして用いられる。図７の第２の例では、ＤＳＰ３０が、図６のゼロ次ホールドの代わりに、ゼロ補間を行っている。図７に示すようにゼロ補間では、隣り合うサンプリングデータの間のデータがゼロに設定される。図８の第３の例では、ＤＳＰ３０が、図６のゼロ次ホールドの代わりに、線形補間を行っている。図８に示すように線形補間では、隣り合うサンプリングデータを直線で結ぶことによる補間処理が行われる。
【００６０】
図９は多項式補間の一例であるバイキュービック補間の説明図である。バイキュービック補間は画像処理で一般的に用いられる補間処理である。例えば読み出し要求があったタイミングと、直前のサンプリングが行われたタイミングとの時間差をｔｄとする。バイキュービック補間では４ポイントのデータを用いるため、読み出し要求があったタイミングから２サイクル前の時間で補間を行う。従って、出力には２サンプリング分の時間だけ遅延が発生する。補間後のデータｙは、サンプリングポイントでのデータｘを用いて、下式のように表される。ｄを補間ポイントからの距離（時間）とした場合に、ｈ（ｄ）は補間係数（補間係数の関数）である。
【００６１】
ｙ＝{ｈ(１＋ｔｄ)ｚ−３＋ｈ(ｔｄ)ｚ−２＋ｈ(１−ｔｄ)ｚ−１＋ｈ(２−ｔｄ)}×ｘ
次にアップサンプリングの際のイメージ成分（イメージ周波数）の問題点について説明する。図１０は、ゼロ次ホールドによるアップサンプリングを行った場合のイメージ成分の周波数特性の例である。図１１は、線形補間によるアップサンプリングを行った場合のイメージ成分の周波数特性の例である。図１２は、バイキュービック補間（多項式補間）によるアップサンプリングを行った場合のイメージ成分の周波数特性の例である。ここでは、周波数がｆｉｎとなるＡＣ信号を入力信号として入力している。入力信号の周波数ｆｉｎは例えば２０Ｈｚであり、サンプリング周波数は例えばｆｓ＝１ｋＨｚである。また図１０、図１１、図１２の横軸は周波数であり、縦軸はＦＦＴのパワーであり、入力信号のレベルに対するイメージ成分のレベルの比を表している。
【００６２】
図１０のゼロ次ホールドによるアップサンプリングでは、イメージ成分（イメージ周波数）が、例えばｆｓ、２×ｆｓ、３×ｆｓ・・・に発生している。なお実際にはｆｓ±ｆｉｎ、２×ｆｓ±ｆｉｎ、３×ｆｓ±ｆｉｎ・・・にイメージ成分が発生する。例えばアップサンプリングされたデータが、１８ビットのデルタシグマ型のＤ／Ａ変換回路に入力される場合には、１８ビットの精度が必要になるため、イメージ成分を、１８ビット精度に対応する−１１０ｄＢ以下に抑える必要がある。図１０、図１１、図１２のＬＭは、この−１１０ｄＢを表すラインである。
【００６３】
図１０のゼロ次ホールドによるアップサンプリングでは、低周波数帯域から高周波数帯域に亘って、イメージ成分が大きくなっており、ラインＬＭを越えている。従って、ゼロ次ホールドによるアップサンプリングを行うだけでは、デルタシグマ型のＤ／Ａ変換回路において１８ビット精度を実現することは難しい。図１１の線形補間によるアップサンプリングでは、高周波数帯域ではイメージ成分が減衰しているものの、補間特性の性能は不十分である。図１２のバイキュービック補間によるアップサンプリングでは、広い周波数帯域に亘ってイメージ成分が減衰しており、補間特性は比較的良好であるが、図１１の線形補間に比べて、補間処理を行う回路の規模が大きくなるという不利点がある。
【００６４】
例えば本実施形態では、ＤＳＰ３０は第１の補間処理として、バイキュービック補間（広義には多項式補間）を行い、演算回路４０は第２の補間処理として、線形補間を行う。例えばＤＳＰ３０は、他のデジタル信号処理に用いられる乗算器や加算器等を有効利用して、バイキュービック補間を実行するため、ＤＳＰ３０がバイキュービック補間を行うようにしても、回路規模の増加にはつながらない。そして第１のアップサンプリング処理の第１の補間処理として、バイキュービック補間を行うことで、図１２に示すような良好な補間特性を得ることができる。一方、演算回路４０が第２の補間処理として線形補間を行うことで、演算回路４０の回路規模を小さくできる。またＤＳＰ３０により補間性能が良いバイキュービック補間が行われているため、演算回路４０が第２の補間処理として線形補間を行っても、全体として補間特性も良好に維持できる。
【００６５】
図１３は、演算回路４０が、第２のアップサンプリング処理の第２の補間処理として、線形補間を行った場合のイメージ成分の周波数特性図である。ここでは前段のＤＳＰ３０による第１のアップサンプリング処理により、ｆｓ２＝ｍ×ｆｓ１＝１６×ｆｓ１というように、１６倍のアップサンプリングが行われている。このように第２の補間処理として線形補間を行う場合には、前段の第１のアップサンプリング処理により１６倍のアップサンプリングを行えば、イメージ成分のレベルをラインＬＭよりも低くできる。この場合に第１の補間処理がどのようなタイプの補間処理であるかは問わない。このようにイメージ成分のレベルをラインＬＭよりも低くできることで、例えばデルタシグマ型のＤ／Ａ変換回路の１８ビット精度を維持できるようになる。即ち、中間周波数であるサンプリング周波数ｆｓ２は、後段の演算回路４０が線形補間等の第２の補間処理を行った場合にイメージ成分による劣化が所定の要求仕様（例えば１８ビット精度）を満足しているようなサンプリング周波数に設定されていればよい。
【００６６】
２．演算回路
図１４、図１５に演算回路４０の第１、第２の構成例を示す。図１４、図１５においてＤＳＰ３０は、第２の補間処理用の補間演算パラメーター値を出力する。そして演算回路４０は、ＤＳＰ３０から出力された補間演算パラメーター値を記憶するレジスター部４２を有し、レジスター部４２に記憶された補間演算パラメーター値に基づいて、第２の補間処理を行う。例えば演算回路４０は第２の補間処理として線形補間を行う。例えばＤＳＰ３０は、補間演算パラメーター値として、線形補間の傾斜パラメーター値ＤＬ１〜ＤＬ１６を演算回路４０に出力し、演算回路４０のレジスター部４２のレジスターＲＧ１〜ＲＧ１６が、傾斜パラメーター値ＤＬ１〜ＤＬ１６を記憶する。またＤＳＰ３０は、補間演算パラメーター値として、線形補間のベース値ＢＳを演算回路４０に出力し、レジスター部４２のレジスターＲＧ０が、ベース値ＢＳを記憶する。そして演算回路４０は、後述の図１６で詳細に説明するように、レジスター部４２に記憶された傾斜パラメーター値ＤＬ１〜ＤＬ１６やベース値ＢＳに基づいて、線形補間を行う。
【００６７】
即ち、演算回路４０は、第２の補間処理（線形補間）の全ての処理を行うのでなく、補間演算パラメーター値（ＤＬ１〜ＤＬ１６、ＢＳ）を求める処理については、ＤＳＰ３０が行う。例えばＤＳＰ３０が有する乗算器などの演算器を利用して、補間演算パラメーター値を求める。そして補間演算パラメーター値を求める処理は、サンプリング周波数ｆｓ２に対応する動作周波数の処理で実行できるため、低速なＤＳＰ３０であっても処理可能である。そして演算回路４０は、補間演算パラメーター値を求めるための乗算処理を行わなくて済むため、演算回路４０の小規模化を図れるようになる。
【００６８】
また図１４、図１５に示すように、演算回路４０は、線形補間のベース値ＢＳと傾斜パラメーター値ＤＬ１〜ＤＬ１６を記憶するレジスター部４２と、レジスター部４２からの傾斜パラメーター値ＤＬ１〜ＤＬ１６に基づく積分処理と、レジスター部４２からのベース値ＢＳに基づく加算処理を行う積分回路４６を含む。また演算回路４０は、レジスター部４２からの傾斜パラメーター値ＤＬ１〜ＤＬ１６のいずれかを選択して積分回路４６に出力するセレクター４４を含むことができる。
【００６９】
例えば図１４の第１の構成例では、積分回路４６は、ラッチ回路ＬＴと、セレクター４４により選択された傾斜パラメーター値ＤＬＱとラッチ回路ＬＴの出力値を加算する加算器ＡＤＲ１を含む。ラッチ回路ＬＴには、初期値としてベース値ＢＳが設定される。そして、加算器ＡＤＲ１の加算結果値がラッチ回路ＬＴにラッチされ、ラッチされた加算結果値がデータＤＢ３としてラッチ回路ＬＴから出力される。図１５の第２の構成例では、積分回路４６は、ラッチ回路ＬＴと、セレクター４４により選択された傾斜パラメーター値ＤＬＱとラッチ回路ＬＴの出力値を加算する加算器ＡＤＲ１と、ラッチ回路ＬＴにラッチされた加算結果値とベース値ＢＳを加算する加算器ＡＤＲ２を含む。そして加算器ＡＤＲ２の加算結果値がデータＤＢ３として加算器ＡＤＲ２から出力される。
【００７０】
このような構成にすれば、演算回路４０は、ＤＳＰ３０により求められた傾斜パラメーター値を順次に加算して積分する処理を行うという簡素な回路構成で、第２のアップサンプリング処理における線形補間の処理を実現できるようになる。
【００７１】
図１６は演算回路４０の動作説明図である。ＤＳＰ３０は、図１６のベース値ＢＳｋ、ＢＳｋ＋１を演算回路４０に出力する。そして傾斜パラメーター値ＤＬｎ（差分値）は、下式のように表される。
【００７２】
ＤＬｎ＝（ＢＳｋ＋１−ＢＳｋ）／（ｆｓ３／ｆｓ２）
例えば図１６ではｆｓ３＝ｎ×ｆｓ２＝１６×ｆｓ２になっており、ｆｓ３／ｆｓ２＝ｎ＝１６になっている。ＤＳＰ３０は、上式の演算処理を行って、傾斜パラメーター値ＤＬｎ＝ＤＬ１、ＤＬ２、ＤＬ３・・・・ＤＬ１６やベース値ＢＳｋを演算回路４０に出力する。そして図１４、図１５の積分回路４６は、ベース値ＢＳｋに対して、傾斜パラメーター値ＤＬｎ＝ＤＬ１、ＤＬ２、ＤＬ３・・・・ＤＬ１６を順次に加算して積算する処理を行う。このようにすることで演算回路４０による線形補間を実現できる。例えばＤＳＰ３０は、ベース値ＢＳｋ、傾斜パラメーター値ＤＬｎ＝ＤＬ１、ＤＬ２、ＤＬ３・・・・ＤＬ１６を、サンプリング周波数ｆｓ３よりも低い周波数であるサンプリング周波数ｆｓ２の処理期間において演算すれば済むため、低速のＤＳＰ３０でも、これに対応できる。一方、傾斜パラメーター値ＤＬｎをベース値ＢＳｋに加算して積算する処理には、速い処理速度が要求されるが、回路規模が小さく高速動作が可能な演算回路４０によれば、これに対応できる。
【００７３】
なお図１４の第１の構成例は、初期値であるベース値ＢＳ（ＢＳｋ）に対して、ベース値ＢＳに比べて微少な値の傾斜パラメーター値ＤＬｎが順次に加算される構成であるため、例えば浮動小数点の演算において、傾斜パラメーター値ＤＬｎの情報落ちの問題が生じるおそれがある。この点、図１５の第２の構成例は、傾斜パラメーター値ＤＬｎを順次に加算することで得られる加算結果値がラッチ回路ＬＴにラッチされ、ラッチ回路ＬＴにラッチされた加算結果値に対して、ベース値ＢＳが加算される構成になっている。従って、上記のような傾斜パラメーター値ＤＬｎの情報落ちの問題が生じにくいという利点がある。
【００７４】
３．発振信号生成回路、振動デバイス
図１７に発振信号生成回路５０が設けられた回路装置２０の構成例を示す。図１７の回路装置２０は、ＤＳＰ３０と、演算回路４０と、発振信号ＯＵＴを生成する発振信号生成回路５０を含む。そして図１７では回路装置２０と振動子１０とにより、発振器である振動デバイス２が構成される。
【００７５】
図１７では、ＤＳＰ３０には、アップサンプリング対象データとして、サンプリング周波数がｆｓ１の周波数制御データＤＦＣが入力される。この周波数制御データＤＦＣ（周波数制御コード）は、図４で説明したように、ＤＳＰ３０の時分割処理により、デジタル信号補正処理である温度補償処理が行われた周波数制御データである。そしてＤＳＰ３０は、周波数制御データＤＦＣに対して第１のアップサンプリング処理を行って、サンプリング周波数がｆｓ２の周波数制御データＤＦＣ２を演算回路４０に出力する。演算回路４０は、周波数制御データＤＦＣ２に対して第２のアップサンプリング処理を行って、サンプリング周波数がｆｓ３の周波数制御データＤＦＣ３を、発振信号生成回路５０に出力する。そして発振信号生成回路５０は、振動子１０を用いて、第２のアップサンプリング処理によりアップサンプリングされた周波数制御データＤＦＣ３に対応する周波数の発振信号ＯＵＴ（クロック信号）を生成する。
【００７６】
例えば後述の図１９に示すように、温度センサー８０が温度検出電圧ＶＴＤを出力し、Ａ／Ｄ変換回路９０が、温度検出電圧ＶＴＤをＡ／Ｄ変換して、温度検出データＤＴＤを出力する。そして周波数制御データＤＦＣは、この温度検出データＤＴＤに基づいて生成される。例えばＤＳＰ３０が、温度検出データＤＴＤに基づいて温度補償処理を行うことで、周波数制御データＤＦＣが生成される。具体的にはＤＳＰ３０（温度補償部）は、温度に応じて変化する温度検出データＤＴＤと、温度補償処理用の係数データなどに基づいて、温度変化があった場合に発振周波数の変動を小さくするための温度補償処理が行われた周波数制御データＤＦＣを生成する。そして温度の変化は緩やかであるため、温度検出データＤＴＤを出力するＡ／Ｄ変換回路９０のサンプリングレートも遅く、周波数制御データＤＦＣのサンプリング周波数は例えばｆｓ１＝１ｋＨｚというように遅い。このため、この遅いサンプリング周波数ｆｓ１をアップサンプリングする必要があり、図１７では、ＤＳＰ３０、演算回路４０により、サンプリング周波数ｆｓ１からｆｓ３へのアップサンプリングが行われる。このようにすることで、発振信号生成回路５０は、速いサンプリング周波数ｆｓ３の周波数制御データＤＦＣ３に基づいて発振信号ＯＵＴを生成できるようになり、周波数精度の向上等を図れるようになる。
【００７７】
図１８に発振信号生成回路５０の詳細な構成例を示す。発振信号生成回路５０は、デルタシグマ変調回路５２と、加算器ＡＤＲと、フラクショナル−Ｎ型ＰＬＬ回路６０を含む。また発振信号生成回路５０は、振動子１０を発振させて発振信号ＯＳＣＫを生成する発振回路７０を含むことができる。
【００７８】
デルタシグマ変調回路５２は、第２のアップサンプリング処理によりアップサンプリングされた周波数制御データＤＦＣ３の小数部に対して、デルタシグマ変調を行って、変調データＤＭＱを出力する。例えばデルタシグマ変調回路５２は、周波数制御データＤＦＣ３の３２ビットの小数部に対してデルタシグマ変調（デルタシグマ変換）を行って、例えば９ビット（多ビット）の変調データＤＭＱを出力する。デルタシグマ変調の次数としては２次、３次などの種々の次数を用いることができる。またデルタシグマ変調回路５２は、例えばフラクショナル−Ｎ型ＰＬＬ回路６０からのクロック信号（例えば分周回路６２からの分周クロック信号）に基づき動作する。なお周波数制御データＤＦＣ３は、例えば演算回路４０により、分周比への変換処理が行われている。加算器ＡＤＲは、周波数制御データＤＦＣ３の整数部と、デルタシグマ変調回路５２からの変調データＤＭＱとを加算する処理を行い、加算結果データＡＤＱを出力する。例えば周波数制御データＤＦＣ３の９ビットの整数部と、デルタシグマ変調回路５２からの９ビットの変調データＤＭＱとを加算する処理を行って、加算結果データＡＤＱをフラクショナル−Ｎ型ＰＬＬ回路６０に出力する。
【００７９】
フラクショナル−Ｎ型ＰＬＬ回路６０は、加算器ＡＤＲからの加算結果データＡＤＱに基づいて分周比が設定され、周波数制御データＤＦＣ３（分周比に変換されたデータ）に対応する周波数の発振信号ＯＵＴを出力する。例えば加算結果データＡＤＱに基づいて分周回路６２の分周比が設定される。そしてフラクショナル−Ｎ型ＰＬＬ回路６０は、分周回路６２に設定された分周比に基づいて、発振回路７０からの発振信号ＯＳＣＫを逓倍した発振信号ＯＵＴを生成する。生成された発振信号ＯＵＴ（クロック信号）は振動デバイス２の出力信号として出力される。
【００８０】
フラクショナル−Ｎ型ＰＬＬ回路６０としては公知の種々の構成を採用できる。例えばフラクショナル−Ｎ型ＰＬＬ回路６０は、分周回路６２、位相比較器、チャージポンプ回路、ローパスフィルター回路、電圧制御発振回路を含むことができる。例えば位相比較器は、発振回路７０から発振信号ＯＳＣＫと分周回路６２からの分周クロック信号の位相比較を行う。そして位相比較器の後段にチャージポンプ回路が設けられ、チャージポンプ回路の後段にローパスフィルター回路が設けられ、ローパスフィルター回路の後段に電圧制御発振回路が設けられる。そして分周回路６２は、電圧制御発振回路からの発振信号ＯＵＴが入力され、加算結果データＡＤＱにより設定された分周比の分周クロック信号（フィードバック信号）を位相比較器に出力する。
【００８１】
図１８の構成の発振信号生成回路５０によれば、発振回路７０からの発振信号ＯＳＣＫの周波数を逓倍した任意の周波数の発振信号ＯＵＴ（クロック信号）を生成して出力できるようになる。従って、振動子１０の発振周波数とは異なる任意の周波数の発振信号ＯＵＴを出力できるようになり、当該発振信号ＯＵＴを様々な用途に利用することが可能になる。例えば振動子１０が特定の周波数（例えば１０ＭＨｚ）において精度が高い良好な振動特性を有しており、発振信号ＯＵＴの用途として、この特定の周波数とは異なる周波数が要求されていたとする。この場合にもフラクショナル−Ｎ型ＰＬＬ回路６０を用いることで、この特定の周波数とは異なる任意の周波数の発振信号ＯＵＴを出力できるようになるため、このような要求に応えることが可能になる。また図１８の構成では、ＤＳＰ３０、演算回路４０によるアップサンプリングにおいて、イメージ成分が低減され、デルタシグマ変調回路５２のノイズシェーピングにより、ノイズ成分が高域側にシフトされる。これにより発振信号ＯＵＴの周波数精度の高精度化を図れるようになる。
【００８２】
図１９に、発振器である振動デバイス２と、振動デバイス２に含まれる回路装置２０の具体的な構成例を示す。なお本実施形態では、振動デバイス２が発振器である場合を主に例にとり説明したが、振動デバイス２は、角速度、加速度、速度、距離又は時間等の物理量を測定する物理量測定装置であってもよい。例えば振動デバイス２は、物理量である角速度を測定するジャイロセンサーなどであってもよい。
【００８３】
図１９の回路装置２０は、温度センサー８０、Ａ／Ｄ変換回路９０、ＤＳＰ３０、演算回路４０、発振信号生成回路５０を含む。
【００８４】
温度センサー８０は、環境（例えば回路装置２０や振動子１０）の温度に応じて変化する温度依存電圧を、温度検出電圧として出力する。例えば温度センサー８０は、温度依存性を有する回路素子を利用して温度依存電圧を生成し、温度に非依存の電圧（例えばバンドギャップリファレンス電圧）を基準として温度依存電圧を出力する。例えば、ＰＮ接合の順方向電圧を温度依存電圧として出力する。
【００８５】
Ａ／Ｄ変換回路９０は、温度センサー８０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行い、温度検出データＤＴＤとして出力する。Ａ／Ｄ変換方式としては、例えば逐次比較型、フラッシュ型、パイプライン型又は二重積分型等を採用できる。
【００８６】
ＤＳＰ３０は、温度検出データＤＴＤに基づいて、温度特性を補償する温度補償処理を行い、発振周波数を制御するための周波数制御データを生成する。具体的にはＤＳＰ３０は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化による発振周波数の変動をキャンセル又は抑制する（温度変化があった場合にも発振周波数を一定にする）ための温度補償処理を行う。温度補償処理用の係数データは不図示の記憶部に記憶される。この記憶部は、ＲＡＭ（ＳＲＡＭ、ＤＲＡＭ）などの半導体メモリーにより実現してもよいし、不揮発性メモリーにより実現してもよい。そして図１７、図１８に示すように、ＤＳＰ３０、演算回路４０により、周波数制御データＤＦＣのアップサンプリングが行われて、サンプリング周波数がｆｓ３の周波数制御データＤＦＣ３が生成されて、発振信号生成回路５０に入力される。発振信号生成回路５０は、振動子１０を用いて、周波数制御データＤＦＣ３に対応する周波数の発振信号ＯＵＴを生成して出力する。
【００８７】
図１９の構成によれば、温度検出データＤＴＤを出力するＡ／Ｄ変換回路９０のサンプリングレートが遅く、周波数制御データのサンプリング周波数ｆｓ１が低い場合（例えば数ｋＨｚ）にも、ＤＳＰ３０、演算回路４０により、イメージ成分を十分に低減しながら、サンプリング周波数をｆｓ１からｆｓ３にアップサンプリングできる。また周波数制御データに対する温度補償処理と、温度補償処理後の周波数制御データに対する第１のアップサンプリング処理を、ＤＳＰ３０を用いて時分割に実行できる。従って、第１のアップサンプリング処理を行うために別個のハードウェアー回路を設けなくても済むようになり、回路装置２０の小規模化を図れる。また第１のアップサンプリング処理は低速の処理で実現できるため、ＤＳＰ３０を低速の動作速度で動作させることができ、低コスト化や低消費電力を実現できる。そしてサンプリング周波数のアップサンプリングの際にイメージ成分が十分に低減されるため、発振信号ＯＵＴの周波数精度の高精度化を図れるようになる。
【００８８】
４．電子機器、移動体
図２０に、本実施形態の回路装置２０（振動デバイス２）を含む電子機器５００の構成例を示す。この電子機器５００は、振動子１０と、回路装置２０と、処理部５２０を含む。振動子１０と回路装置２０により振動デバイス２が構成される。また電子機器５００は、通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。
【００８９】
電子機器５００としては、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）などを想定できる。また電子機器５００として、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。
【００９０】
通信部５１０（通信インターフェース）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（プロセッサー）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０（操作インターフェース）は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【００９１】
図２１に、本実施形態の回路装置２０（振動デバイス２）を含む移動体の例を示す。本実施形態の回路装置２０や振動デバイス２（発振器、物理量測定装置）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２１は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置２０や回路装置２０を有する振動デバイス２が組み込まれる。制御装置２０８は、この回路装置２０を有する振動デバイス２により生成されたクロック信号や測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置２０や振動デバイス２が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。
【００９２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（多項式補間等）と共に記載された用語（バイキュービック補間等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、振動デバイス、電子機器、移動体の構成・動作や、第１、第２のアップサンプリング処理や第１、第２の補間処理などの処理も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００９３】
ｆｓ１、ｆｓ２、ｆｓ３…サンプリング周波数（第１〜第３のサンプリング周波数）、
ＤＡ、ＤＢ１、ＤＢ２、ＤＢ２Ｆ、ＤＢ３…データ、
ＤＦＣ、ＤＦＣ２、ＤＦＣ３…周波数制御データ、
ＡＤＲ、ＡＤＲ１、ＡＤＲ２…加算器、ＡＮＴ…アンテナ、
ＤＬ１〜ＤＬ１６、ＤＬＱ、ＤＬｎ…傾斜パラメーター値、ＢＳ…ベース値、
ＲＧ０〜ＲＧ１６…レジスター、ＬＴ…ラッチ回路、ＯＵＴ…発振信号、
２…振動デバイス、１０…振動子、２０…回路装置、４０…演算回路、
３０…ＤＳＰ（デジタルシグナルプロセッサー）、４２…レジスター部、
４４…セレクター、４６…積分回路、５０…発振信号生成回路、
５２…デルタシグマ変調回路、６０…フラクショナル−Ｎ型ＰＬＬ回路、
６２…分周回路、７０…発振回路、８０…温度センサー、９０…Ａ／Ｄ変換回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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