(57)【要約】【課題】少ないデータ転送処理遅延を実現することができるフレーム送信装置を提供する。【解決手段】クライアント信号を収容したフレームのデータをｍバイトのブロック単位でｎ本の論理レーンに分配して出力するフレーム送信装置であって、分配される論理レーンの位置を識別するためのマーカが付与されたフレームのデータをパラレル信号として入力し、ブロック単位で論理レーンに分配して出力するデータ配列変換部と、マーカの値に応じてフレームが分配された論理レーンの位置を変更するデータ回転部とを備え、データ配列変換部は、入力されたフレームのデータを、処理クロックに同期して複数のメモリに順次保持させ、ｍ×ｎバイトのフレームのデータが保持されると、入力されたフレームのデータの先頭からｍバイト単位で分割されたブロックのデータが並列に配置されるよう、複数のメモリのデータ配置を並び替えて出力する。【選択図】図５
2019114975.tif 000002
【特許請求の範囲】
【請求項１】
クライアント信号を収容したフレームのデータをｍバイト（ｍは正数）ごとのブロックに分割し、ブロック単位でｎ本（ｎは正数）の論理レーンに分配して出力するフレーム送信装置であって、
前記フレームが分配される前記論理レーンの位置を識別するためのマーカを前記フレームのヘッダに付与し、前記マーカが付与された前記フレームのデータをパラレル信号として出力するＬＬＭ付与部と、
前記ＬＬＭ付与部が出力した前記フレームのデータがパラレル信号として入力され、入力された前記フレームのデータを前記ブロック単位で前記論理レーンに分配して出力するデータ配列変換部と、
前記マーカの値に応じて前記フレームが分配された前記論理レーンの位置を変更するデータ回転部と
を備え、
前記データ配列変換部は、前記ブロックのサイズと前記論理レーンの数の積であるｍ×ｎバイトのデータを保持可能であり、各々が前記データ配列変換部に１処理クロックで入力されるデータ量と等しいデータを保持可能な複数のメモリを有するデータ保持部を備え、
前記データ配列変換部は、入力された前記フレームのデータを、前記処理クロックに同期して前記複数のメモリに順次保持させ、ｍ×ｎバイトの前記フレームのデータが保持されると、入力された前記フレームのデータの先頭からｍバイト単位で分割されたブロックのデータが並列に配置されるよう、前記複数のメモリのデータ配置を並び替えて出力する
ことを特徴とするフレーム送信装置。
【請求項２】
前記データ配列変換部は、前記データ保持部に入出力するデータの経路を制御するセレクタ部をさらに備える
ことを特徴とする、請求項１に記載のフレーム送信装置。
【請求項３】
前記複数のメモリの各々は、前記論理レーンの数と等しい数のシフトレジスタを備える
ことを特徴とする、請求項１または２に記載のフレーム送信装置。
【請求項４】
前記セレクタ部は、前記データ配列変換部に１処理クロックで入力されるデータ量が、前記ブロックのサイズと前記論理レーンの数の積であるｍ×ｎバイトと等しい場合、前記データ配列変換部に入力された前記フレームのデータを、前記データ保持部に格納することなく出力する
ことを特徴とする、請求項２に記載のフレーム送信装置。
【請求項５】
クライアント信号を収容したフレームのデータがｍバイト（ｍは正数）ごとのブロックに分割されてブロック単位で分配されたｎ本（ｎは正数）の論理レーンを受信して、前記論理レーンから前記フレームを再生するフレーム受信装置であって、
前記論理レーンのそれぞれについて、前記フレームが分配された前記論理レーンの位置を識別するためのマーカを検出するＦＡＳ同期処理部と、
前記ＦＡＳ同期処理部が検出した前記マーカの値に応じて前記フレームが分配された前記論理レーンの位置を変更するデータ回転部と、
前記データ回転部が位置を変更したｎ本の前記論理レーンのデータが入力され、前記論理レーンに分配された前記フレームのデータを前記ブロック単位で出力するデータ配列変換部と
を備え、
前記データ配列変換部は、前記ブロックのサイズと前記論理レーンの数の積であるｍ×ｎバイトのデータを保持可能であり、各々が前記データ配列変換部に１処理クロックで入力されるデータ量と等しいデータを保持可能な複数のメモリを有するデータ保持部を備え、
前記データ配列変換部は、入力された前記論理レーンのデータを、前記処理クロックに同期して前記複数のメモリに順次保持させ、ｍ×ｎバイトの前記論理レーンのデータが保持されると、前記論理レーンに分配された前記フレームのデータの先頭からｍバイト単位で出力されるよう、前記複数のメモリのデータ配置を並び替る
ことを特徴とするフレーム受信装置。
【請求項６】
前記データ配列変換部は、前記データ保持部に入出力するデータの経路を制御するセレクタ部をさらに備える
ことを特徴とする、請求項５に記載のフレーム受信装置。
【請求項７】
前記複数のメモリの各々は、前記論理レーンの数と等しい数のシフトレジスタを備える
ことを特徴とする、請求項５または６に記載のフレーム受信装置。
【請求項８】
前記セレクタ部は、前記データ配列変換部に１処理クロックで入力されるデータ量が、前記ブロックのサイズと前記論理レーンの数の積であるｍ×ｎバイトと等しい場合、前記データ配列変換部に入力された前記論理レーンのデータを、前記データ保持部に格納することなく出力する
ことを特徴とする、請求項６に記載のフレーム受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータを格納したフレームの伝送技術に関し、特に、フレームを複数の論理レーンに分配して並列に伝送するフレーム送信装置およびフレーム受信装置に関する。
【背景技術】
【０００２】
現在の基幹通信網では、国際標準化機関である「国際電気通信連合−電気通信標準化部門」（International Telecommunication Union - Telecommunication Standardization Sector、ITU-T）が勧告した「ITU-T G.709/Y.1331」という光伝送規格が広く利用されている。この光伝送規格は、「光伝送網」（Optical Transport Network、OTN）とも呼ばれ、波長多重（Wavelength Division Multiplex、WDM）信号の管理を意識した監視制御系、イーサネット（登録商標）や同期デジタルハイアラーキ（Synchronous Digital Hierarchy、SDH）などの多様なクライアント信号を収容して透過的に転送するためのビットレートやマッピング方式などを規定している。（非特許文献１参照）
【０００３】
図１は、OTNフレームの構造を説明する図である。なお、OTNフレームを構成する各種フレームの冒頭には、データを伝送する際に用いられるアドレス情報や各種監視信号を格納するオーバーヘッドが付与されるが、以下ではオーバーヘッドをOHと略し、OHに格納されて伝送される情報や信号をOH情報と略して説明する。OPUkフレーム１１０は、イーサネット（登録商標）やSDHなどのクライアント信号１００が収容されたペイロード領域１１２と、クライアント信号の収容情報を提供するOHであるOPUk（Optical Channel Payload Unit-k）OH１１４で構成される。OPUkフレーム１１０には、エンド・ツー・エンドのパス監視やパフォーマンスモニタのための信号を提供する（格納する）OHであるODUk（Optical Channel Data Unit-k）OH１２４が付与され、ODUkフレーム１２０が構成される。ODUkフレーム１２０には、３Ｒ再生（Re-amplification, reshaping, retiming）ポイント間の信号伝送である光チャネルの伝送に必要な保守・運用機能のための信号を提供する（格納する）OTUk（Optical Channel Transport Unit-k）OH１３４と、前方誤り訂正（Forward Error Correction、FEC）機能を提供するためのコード１３６が付与され、OTUkフレーム１３０が構成される。
【０００４】
図２（ａ）は、図１で説明したOTUkフレームの構造をより詳細に説明する図である。OTUkフレームの冒頭１行目の１〜７列にはフレーム同期（Frame Alignment、FA）OH２３０が定義され、それに続く１行目の８〜１４列にはOTUk OH１３４が定義されている。２〜４行目の１〜１４列にはODUk OH１２４が定義されている。１〜４行目の１５〜１６列にはOPUk OH１１４が定義され、１〜４行目の１７〜３８２４列にはペイロード１１２が定義される。１〜４行目の３８２５〜４０８０列にはOTUk FECコード１３６が定義される。
【０００５】
図２（ｂ）は、OTUkフレームにおけるFA OH２３０の具体的な構造を説明する図である。FA OHの冒頭６バイト（OTUkフレームの１行目１〜６列）は、フレーム同期信号（Frame alignment signal、FAS）２３２として定義されている。FAS２３２は、伝送されたOTUkフレーム１３０を受信する際に、OTUkフレームの先頭を検出するために用いられる。FASの６バイトのうち第１〜第３バイトはそれぞれOA1と名付けられ、いずれも”1111 0110”ビットが固定的に割り当てられる。FASの第４〜第６バイトはそれぞれOA2と名付けられ、いずれも”0010 1000”ビットが固定的に割り当てられる。FA OH２３０のFAS２３２に続く１バイト（OTUkフレームの１行目７列）は、マルチフレーム同期信号（Multiframe alignment signal、MFAS）２３４として定義されている。MFASはカウンタと同等のものであり、MFASの値（MFAS値）は、１つのOTUkフレーム１３０を生成するたびにインクリメントされて付与される。MFAS値は、２５５（ビット列で”1111 1111”）に達すると再び０（同”0000 0000”）に戻ってインクリメントされる。
【０００６】
ITU-T G.709/Y.1331のAnnex Cは、OTUkフレーム（k = 3, 4）を複数の物理レーンに分割して伝送するための手法を開示している。例えば、OTU4フレームは、16バイト単位のインターリーブで20論理レーンに分配される。そして、５つの論理レーンを単純にビット多重することで、20論理レーンは４物理レーンに多重され、伝送される。
【０００７】
図３は、OTU4の論理レーン分配を説明するための図である。図３を参照して、OTU4の論理レーン分配についてより具体的に説明する。図２（ａ）に記載のOTU4フレームは、図３（ａ）に記載のように、FASを先頭として16バイトごとの1020グループに分割される。分割された最初の16バイト単位（図３（ａ）では、「1:16 (FAS)」と記載されている）は、FASを含んでいる。OTU4フレームの各16バイト単位は、図３（ｂ）に記載のように、Lane0からLane19の20論理レーンにラウンドロビン方式で分配される。この分配を320バイト（＝16バイトｘ20論理レーン）ごとに51回繰り返すことで、１つのOTU4フレーム全体が20論理レーンに分配される。
【０００８】
OTU4フレームの20論理レーンへの分配（これを「レーン割当」とも言う。）は、OTU4フレームの境界上で回転される。すなわち、2番目のOTU4フレームのレーン割当では、図３（ｂ）に記載の52回目の分配のように、FASを含む最初の16バイト単位はLane1に、次の16バイト単位（第17から第32バイト）はLane2に、19番目の16バイト単位（第289から第304バイト）はLane19に、そして20番目の16バイト単位（第305から第320バイト）はLane0に割り当てられる。3番目のOTU4フレームのレーン割当では、FASを含む最初の16バイト単位がLane2に割り当てられるよう回転される。20番目のOTU4フレームのレーン割当では、FASを含む最初の16バイト単位がLane19に割り当てられるよう回転される。そして、21番目のOTU4フレームのレーン割当では、元に戻って、最初の16バイト単位がLane0に割り当てられる。
【０００９】
OTU4フレームの第３のOA2バイト（１行目の６列）は、レーン割当のためのマーキング機構として用いられる論理レーンマーカ（Logical Lane Marker、LLM）として借りられる（後述するように、一時的に値が書き換えられ、後に“00101000”に書き戻される）。LLMは、OTU4フレームごとに順次０から２３９までインクリメントされて付与される。LLMの値を20で割ったときの剰余（これを「LLM MOD 20」と表す。）が0となるOTU4フレームは、FASを含む最初の16バイト単位がLane0になるようレーン割当される。LLM MOD 20が1となるOTU4フレームは、FASを含む最初の16バイト単位がLane1になるようレーン割当される。同様に、LLM MOD 20がm（mは、0から19までの整数）となるOTU4フレームは、FASを含む最初の16バイト単位がLane mになるようレーン割当される。LLM MOD 20は、レーン割当のための識別子として作用する。
【００１０】
このようにITU-T G.709/Y.1331のAnnex Cでは、OTU4フレームを16バイト単位のインターリーブで20論理レーンに分配するにあたり、LLMの値に応じてレーン配置を回転することで、フレーム同期に用いるFASの位置をすべての論理レーンLane0〜Lane19に分散させることができるため、どの論理レーンでもフレーム同期を行うことが可能となり、論理レーン間のスキュー除去が可能となる。
【００１１】
なお、OTU3フレームについては、１つのOTU3フレームは図３（ａ）のように16バイト単位に分割されるが、論理レーン数は４であり、MFASの下位２ビットの値がレーン割当の識別に用いられる。
【００１２】
図４は、従来知られているOTUkフレームを論理レーンに分配して伝送する装置の構成を説明する図である（例えば、特許文献１参照）。送信装置（フレーム送信装置）４００は、フレーム生成部４１０、LLM付与部４２２、ブロック分割部４２４、ブロック分配部４２６およびビット多重部４３０を備える。LLM付与部４２２、ブロック分割部４２４およびブロック分配部４２６は、レーン割当部４２０を構成する。受信装置（フレーム受信装置）６００は、論理レーン復元部６１０、論理レーン識別部６２２、ブロック結合部６２４、フレーム再生部６２６およびフレーム処理部６３０を備える。論理レーン識別部６２２、ブロック結合部６２４およびフレーム再生部６２６は、レーン結合部６２０を構成する。送信装置４００と受信装置６００とは、光ファイバなどの伝送路で結合される。
【００１３】
送信装置４００のフレーム生成部４１０は、クライアント信号を収容してOTUkフレーム１３０を生成する。LLM付与部４２２は、OTUkフレームのOH領域２３０に論理レーンマーカ（LLM）を付与する。ブロック分割部４２４は、OTUkフレーム１３０を16バイト単位からなる複数のブロックに分割する。ブロック分配部４２６は、分割されたブロックをLLMに基づき20論理レーンに分配する。ビット多重部４３０は、20論理レーンの信号をビット多重して４物理レーンの信号を生成し、伝送路に出力する。
【００１４】
受信装置６００の論理レーン復元部６１０は、受信した４物理レーンの信号をビットインターリーブして20論理レーンの信号を生成する。論理レーン識別部６２２は、各論理レーンからLLMを検出して自レーンが何番目のレーンであるかを認識する。ブロック結合部５２４は、各論理レーンに存在するFAS２３２を用いて論理レーン間のスキューを解消した後、複数の論理レーンで伝送されてきたブロックを元の順に並べて結合する。フレーム再生部６２６は、結合されたブロックからLLMを除去して元のOA2の値（”0010 1000”ビット）に書き戻し、OTUkフレーム１３０を再生する。フレーム処理部６３０は、再生されたOTUkフレームからクライアント信号を取り出して復元する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１１−２２３４５４号公報
【非特許文献】
【００１６】
【非特許文献１】International Telecommunication Union, ”Interfaces for the optical transport network,” Recommendation ITU-T G.709/Y.1331, 2012年2月
【発明の概要】
【発明が解決しようとする課題】
【００１７】
特許文献１は、レーン割当部４２０のブロック分配部４２６が分割されたブロックを20論理レーンに分配することを開示しているが、その具体的な処理内容までは開示されていない。また、特許文献１は、レーン結合部６２０のブロック結合部６２４が複数の論理レーンで伝送されてきたブロックを元の順に並べて結合することを開示しているが、その具体的な処理内容までは開示されていない。
【００１８】
本発明は、上記を鑑みなされたものであり、その目的とするところは、OTUkフレームを分割単位であるブロックに分割し、ブロック単位で複数の論理レーンに分配して出力するに際し、より少ないデータ転送処理遅延を実現することができるフレーム送信装置およびフレーム受信装置を提供することにある。
【課題を解決するための手段】
【００１９】
このような目的を達成するために、本願発明の第１の態様は、クライアント信号を収容したフレームのデータをｍバイト（ｍは正数）ごとのブロックに分割し、ブロック単位でｎ本（ｎは正数）の論理レーンに分配して出力するフレーム送信装置である。
【００２０】
一実施形態のフレーム送信装置は、フレームが分配される論理レーンの位置を識別するためのマーカをフレームのヘッダに付与し、マーカが付与されたフレームのデータをパラレル信号として出力するＬＬＭ付与部と、ＬＬＭ付与部が出力したフレームのデータがパラレル信号として入力され、入力されたフレームのデータをブロック単位で論理レーンに分配して出力するデータ配列変換部と、マーカの値に応じてフレームが分配された論理レーンの位置を変更するデータ回転部とを備える。
【００２１】
一実施形態のデータ配列変換部は、ブロックのサイズと論理レーンの数の積であるｍ×ｎバイトのデータを保持可能であり、データ配列変換部に１処理クロックで入力されるデータ量と等しいデータを保持可能な複数のメモリを有するデータ保持部を備える。データ配列変換部は、入力されたフレームのデータを、処理クロックに同期して複数のメモリに順次保持させ、ｍ×ｎバイトのフレームのデータが保持されると、入力されたフレームのデータの先頭からｍバイト単位で分割されたブロックのデータが並列に配置されるよう、複数のメモリのデータ配置を並び替えて出力する。
【００２２】
本願発明の第２の態様は、クライアント信号を収容したフレームのデータがｍバイト（ｍは正数）ごとのブロックに分割されてブロック単位で分配されたｎ本（ｎは正数）の論理レーンを受信して、論理レーンからフレームを再生するフレーム受信装置である。
【００２３】
一実施形態のフレーム受信装置は、論理レーンのそれぞれについて、フレームが分配された論理レーンの位置を識別するためのマーカを検出するＦＡＳ同期処理部と、ＦＡＳ同期処理部が検出したマーカの値に応じてフレームが分配された論理レーンの位置を変更するデータ回転部と、データ回転部が位置を変更したｎ本の論理レーンのデータが入力され、論理レーンに分配されたフレームのデータをブロック単位出力するデータ配列変換部と
を備える。
【００２４】
一実施形態のデータ配列変換部は、ブロックのサイズと論理レーンの数の積であるｍ×ｎバイトのデータを保持可能であり、データ配列変換部に１処理クロックで入力されるデータ量と等しいデータを保持可能な複数のメモリを有するデータ保持部を備え、データ配列変換部は、入力された論理レーンのデータを、処理クロックに同期して複数のメモリに順次保持させ、ｍ×ｎバイトの論理レーンのデータが保持されると、論理レーンに分配されたフレームのデータの先頭からｍバイト単位で出力されるよう、複数のメモリのデータ配置を並び替る。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、データ転送処理遅延（レイテンシ）の少ない論理レーン分配を可能とするフレーム送信装置およびフレーム受信装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】OTNフレーム構造を説明する図である。
【図２】（ａ）はOTNフレーム構造をより詳細に説明する図であり、（ｂ）はOTNフレームにおけるFA OHの構成を示す図である。
【図３】OTU4の論理レーン分配を説明するための図である。
【図４】特許文献１に開示されたOTUkフレームを論理レーンに分配して伝送する装置の構成を説明する図である。
【図５】本実施形態に係るレーン割当部の構成を説明する図である。
【図６】本実施形態に係るデータ配列変換部の構成を説明する図である。
【図７】本実施形態に係るデータ保持部の構成を説明する図である。
【図８】本実施形態に係るセレクタ部の設定に基づくシフトレジスタ間の結線状態を説明する図である。
【図９】（ａ）および（ｂ）は、本実施形態に係るデータ配列変換部がデータ取り込み／出力モードでデータを取り込む動作を説明する図である。
【図１０】（ａ）および（ｂ）は、本実施形態に係るデータ配列変換部がデータ取り込み／出力モードでデータを取り込む動作を説明する図である。
【図１１】本実施形態に係るデータ配列変換部がデータ分配モードでデータを取り込む動作を説明する図である。
【図１２】本実施形態に係るデータ分配モードにおけるセレクタ部の設定例を説明する図である。
【図１３】本実施形態に係るデータ配列変換部がデータを取り込む動作を説明する図であり、ＯＴＵフレームの分割単位であるブロックサイズと論理レーン数とを積算したデータ量が、データ配列変換部が１処理クロックで取り込むことができるデータ量と等しい場合に、メモリにデータを格納した状態を説明する図である。
【図１４】本実施形態に係るレーン結合部の構成を説明する図である。
【図１５】本実施形態に係るデータ配列変換部がデータ取り込み／出力モードでデータを取り込む動作を説明する図である。
【図１６】本実施形態に係るデータ配列変換部がデータ分配モードでデータを取り込む動作を説明する図である。
【発明を実施するための形態】
【００２７】
本発明は、OTUkフレームを複数の論理レーンに分配して並列（パラレル）に伝送する技術に関する。以下、図面を参照しながら本発明の実施形態について詳細に説明する。
【００２８】
本発明の実施形態に係る送信装置は、図４に示したように、クライアント信号を収容してOTNフレーム（OTUkフレーム）を生成するフレーム生成部、OTUkフレームをmバイト（mは正数）ごとに分割して複数のブロックに分割し、ブロック単位でn本（nは正数）の論理レーンに分配して出力するレーン割当部、n本の論理レーンの信号をビット多重してj本（jはnより小さい正数）の物理レーンの信号を生成し、伝送路に出力するビット多重部を備える。ただし、本発明の実施形態に係る送信装置は、レーン割当部の構成が図４に示したものと異なる。
【００２９】
また、本発明の実施形態に係る受信装置は、図４に示したように、受信したj本の物理レーンの信号をビットインターリーブしてn本の論理レーンの信号を生成する論理レーン復元部、n本の論理レーンに分配されて伝送された信号をブロック単位で結合してOTUkフレームを再生するレーン結合部、再生されたOTUkフレームからクライアント信号を取り出して復元するフレーム処理部を備える。ただし、本発明の実施形態に係る受信装置は、レーン結合部の構成が図４に示したものと異なる。
【００３０】
非特許文献１に開示されたOTU4フレームの並列伝送技術標準では、分割単位であるブロックが16バイト（m=16）、論理レーン数が20本（n=20）、物理レーン数が4本（j=4）とされている。なお、図４に示した送信装置４００におけるビット多重部４３０および受信装置６００における論理レーン復元部６１０を用いず、論理レーンそのものを物理レーンとして伝送する構成であってもよい。その場合、当然ながら、論理レーン数ｎ＝物理レーン数ｊとなる。
【００３１】
以下、本発明の実施形態に係るレーン割当部およびレーン結合部の構成および処理方法を、図面を用いて詳細に説明する。
【００３２】
［送信装置に備わるレーン割当部の構成］
図５は、本実施形態に係るレーン割当部５２０の構成を説明する図である。レーン割当部５２０は、図４に記載したように送信装置４００に備わるものであり、LLM付与部４２２、データ配列変換部５３０およびデータ回転部５６０を備える。
【００３３】
LLM付与部４２２には、フレーム生成部４１０（図４）が生成したOTUkフレーム１３０が入力される。LLM付与部４２２は、入力されたOTUkフレーム１３０の第３のOA2バイト（１行目の６列）を論理レーンマーカ（Logical Lane Marker、LLM）の値に書き換える。LLMの値は、入力されたOTUkフレームごとに順次０（ビット列で”0000 0000”）から２３９（同”1110 1111”）までインクリメントされた値が設定される。LLM付与部４２２は、OTUkフレームの第３のOA2バイトにLLMが付与されたOTUkフレーム１３０をデータ配列変換部５３０に出力する。なお、LLM付与部４２２は、OTUkフレーム１３０をパラレル信号として出力する。ここでは、320ビット幅のパラレル信号として出力されるものとする。LLM付与部４２２がパラレル信号のOTUkフレーム１３０を出力できるようにするために、LLM付与部４２２あるいはフレーム生成部４１０がOTUkフレーム１３０をシリアル・パラレル変換する構成であってもよく、あるいは、フレーム生成部４１０よりも前の段階で信号がパラレル化されている構成であってもよい。
【００３４】
データ配列変換部５３０は、LLM付与部４２２が出力したOTUkフレーム１３０を、図３（ａ）に示したように16バイトごとに分割して1020個のブロックを生成し、16バイト単位の各ブロックを、図３（ｂ）に示したように20論理レーンにラウンドロビン方式で分配する。データ配列変換部５３０は、20論理レーンに分配された信号を、それぞれパラレルに出力する。ここでは、１論理レーンあたり16ビット幅のパラレル信号（合計で20論理レーンｘ16ビット＝320ビット幅）として出力されるものとする。データ配列変換部５３０の構成および処理の詳細については、後述する。
【００３５】
データ回転部５６０には、データ配列変換部５３０が出力した20論理レーンのパラレル信号が入力される。各OTUkフレーム１３０の先頭に配されるフレーム同期信号（Frame alignment signal、FAS）およびLLMは、データ回転部５６０に入力される時点では必ず最初の論理レーン（Lane0）に割り当てられている。データ回転部５６０は、Lane0でFASを検出すると、FAS中の第３のOA2バイトに相当する箇所からLLMの値を読み取る。データ回転部５６０は、LLMの値を20で除算したときの剰余（これを「LLM MOD 20」と表す。）を計算する。データ回転部５６０は、図３（ｂ）に示したように、LLM MOD 20の値と同じ番号の論理レーンにFASが配置されるよう、論理レーン間の信号を回転させる。例えば、LLM MOD 20＝1の場合、データ回転部は、Lane0の信号をLane1に、Lane1の信号をLane2に、Lane2の信号をLane3に、・・・Lane19の信号をLane0に移動させる。なお、LLM MOD 20＝0の場合、データ回転部５６０は、このような回転処理を行う必要はない。データ回転部５６０は、各論理レーンの信号をLLMの値に応じて論理レーン間で回転処理した後、ビット多重部４３０（図４）に出力する。
【００３６】
（データ配列変換部の構成）
データ配列変換部５３０は、OTUkフレーム１３０をmバイトごとのブロックに分割し、各ブロックをn本の論理レーンにラウンドロビン方式で分配するためには、その積であるｍ×ｎバイトのデータを一旦保持し、保持したｍ×ｎバイトのデータを所望の配置に並べ替えた後、出力するよう動作すればよい。以下、m=16バイト、n=20論理レーン数とし、図６ないし１０を用いて、本実施形態に係るデータ配列変換部５３０の構成例ならびに動作例を説明する。図６は、本実施形態に係るデータ配列変換部５３０の構成を説明する図である。図７は、本実施形態に係るデータ保持部の構成を説明する図である。図８は、本実施形態に係るセレクタ部の設定に基づくシフトレジスタ間の結線状態を説明する図である。
【００３７】
図６に示すように、データ配列変換部５３０は、少なくとも320バイト（＝16バイト×20論理レーン）のデータを保持することができるデータ保持部５４０と、データ保持部５４０に入出力するデータの流れを制御するセレクタ部５３２を備える。データ配列変換部５３０は、OTUkフレーム１３０が320ビット幅のパラレル信号として入力され、論理レーンに分配されたOTUkフレーム１３０を320ビット幅のパラレル信号として出力する。従って、データ配列変換部５３０には、１処理クロックあたり320ビット（＝40バイト）のデータが入力される。データ保持部５４０には、図７に示すように、この１処理クロックで入力されるデータ量と等しい量のデータ（＝40バイト）を各々が保持可能な複数のメモリＡ〜Ｈを備える。データ保持部５４０の全体で320バイトのデータを保持可能とするためには、40バイトを保持可能なメモリを（320バイト／40バイト＝）８つ備えるようにすればよい。メモリＡ〜Ｈの各々は、論理レーン数と同じ数（＝20）の独立したシフトレジスタ５４８を備える。シフトレジスタ５４８の各々は、１つのメモリが保持可能なデータ量を均等に分割した量だけ保持する。すなわち、シフトレジスタ５４８の各々は、（40バイト／20論理レーン数＝）2バイトだけ保持する。このようなシフトレジスタ５４８は、例えば16個の独立なフリップフロップを備える構成とすればよい。各シフトレジスタ５４８は、16ビット幅の入力端子、16ビット幅の出力端子、およびリセット信号入力端子（不図示）を有する。各シフトレジスタ５４８の入力／出力端子は、シフトレジスタが保持可能な量（2バイト）のデータを１処理クロックで入力／出力できるビット幅を有するパラレル入力／出力端子であればよい。各シフトレジスタ５４８の入力端子はセレクタ部５３２の出力端子と結線され、同出力端子がセレクタ部５３２の入力端子と結線される。セレクタ部５３２とデータ保持部５４０との間は、図６に示すように、それぞれ2560ビット幅（＝16ビット幅ｘ20ｘ8）のパラレル信号線５４２、５４４による結線となる。セレクタ部５３２は、パラレル信号線５３４を介してLLM付与部４２２が出力したデータを入力するための320ビット幅のフレーム入力端子と、パラレル信号線５３６を介して20論理レーンに分配した信号のデータを出力するための320ビット幅の論理レーン出力端子を備える。セレクタ部５３２は、データ保持部５４０に入出力するデータの流れを制御するため、その内部に、セレクタ部５３２に入力されるパラレル信号線５３４あるいはパラレル信号線５４２のいずれかと、セレクタ部から出力されるパラレル信号線５３６あるいはパラレル信号線５４４のいずれかとを16ビット単位で任意に結線可能な、複数のスイッチを備える構成であってもよい。
【００３８】
（データ配列変換部の処理）
データ配列変換部５３０は、２つの動作モードを有する。第１の動作モードは、OTUkフレーム１３０のデータを取り込むデータ取り込み／出力モードであり、第２の動作モードは、取り込んだデータを所望の配置に並べ替えるデータ分配モードである。
【００３９】
まず、第１の動作モードであるデータ取り込み／出力モードについて説明する。データ取り込み／出力モードでは、データ保持部５４０に保持されたデータが処理クロックに同期してメモリＨ→メモリＧ→メモリＦ→・・・→メモリＡと順次シフトされるように、セレクタ部５３２が設定される。図８は、データ取り込み／出力モードにおけるセレクタ部５３２の設定に基づく結線状態を説明する図である。すなわち、セレクタ部５３２は、フレーム入力端子に入力された320ビットのデータのうち、1〜16ビットがメモリＨの第１シフトレジスタ（図面の上から１番目）に、17〜32ビットがメモリＨの第２シフトレジスタ（図面の上から２番目）に、33〜48ビットがメモリＨの第３シフトレジスタ（図面の上から３番目）に、・・・、305〜320ビットがメモリＨの第２０シフトレジスタ（図面の上から２０番目（下から１番目））に入力するよう、メモリＨの各シフトレジスタの入力状態を設定する（データの経路を設定する）。また、セレクタ部５３２は、メモリＨの第１シフトレジスタ→メモリＧの第１シフトレジスタ→・・・→メモリＡの第１シフトレジスタという順でデータが遷移するよう、各メモリＡ〜Ｈに備わる第１シフトレジスタの入出力状態を設定する（データの経路を設定する）。セレクタ部５３２は、各メモリＡ〜Ｈに備わる第２ないし第２０シフトレジスタの入出力状態についても、第１シフトレジスタと同様の入出力状態となるよう設定する（データの経路を設定する）。セレクタ部５３２は、メモリＡの出力がセレクタ部５３２の論理レーン出力端子から出力されるようメモリＡの出力状態を設定する（データの経路を設定する）。
【００４０】
図９（ａ）および（ｂ）並びに図１０（ａ）および（ｂ）は、データ配列変換部５３０が第１の動作モードであるデータ取り込み／出力モードでデータを取り込む動作を説明する図である。図９および図１０でＡからＨと記載されたマスの下に位置するそれぞれ２０個のマスは、図７におけるメモリＡからＨのそれぞれに備わる２０個のシフトレジスタ（第１〜第２０シフトレジスタ）を表している。また、図９および図１０の最も左の列に記載された［15:0］などの記載は、データ配列変換部５３０に入力される320ビット幅パラレル信号の入力端子番号を表している。例えば、［15:0］の表記は、1〜16ビットのパラレル入力信号に対応する0番目から15番目の入力端子番号を意味している。
【００４１】
まず、セレクタ部５３２は、第１の処理クロックに同期して取り込んだOTUkフレーム１３０の冒頭320ビットのデータ（40バイト分）を、メモリＨに出力する。この320ビットのデータは、第１の処理クロックに同期して、図９（ａ）に示したように、1〜16ビットがメモリＨの第１シフトレジスタ（図９（ａ）では「２」と記載されている。この数字は、OTUkフレーム１３０の先頭から数えて「１〜２バイト」を格納したことを意味する。）に、17〜32ビットがメモリＨの第２シフトレジスタ（同、「４」と記載。OTUkフレーム１３０の先頭から数えて「３〜４バイト」を格納したことを意味する。）に、33〜48ビットがメモリＨの第３シフトレジスタ（同、「６」と記載。OTUkフレーム１３０の先頭から数えて「５〜６バイト」を格納したことを意味する。）に、・・・、305〜320ビットがメモリＨの第２０シフトレジスタ（同、「４０」と記載。OTUkフレームの先頭から数えて「39〜40バイト」を格納したことを意味する。）に格納される。このように、データ配列変換部５３０は、第１の処理クロックに同期して、OTUkフレームの冒頭40バイトのデータを、メモリＨの第１から第２０シフトレジスタに２バイトごとに格納する。ここで、図９（ａ）のうち同一のハッチングを施したデータは、OTUkフレーム１３０を所定のサイズ（m=16バイト）に分割した「ブロック」に対応するデータを意味している。
【００４２】
次いで、セレクタ部５３２は、第２の処理クロックに同期してOTUkフレーム１３０の冒頭から数えて321〜640ビットのデータ（40バイト分）を、同じくメモリＨに出力する。この320ビットのデータは、第２の処理クロックに同期して、図９（ｂ）に示したように、321〜336ビットがメモリＨの第１シフトレジスタ（図９（ｂ）では「４２」と記載。）に、337〜352ビットがメモリＨの第２シフトレジスタ（同、「４４」と記載。）に、353〜368ビットがメモリＨの第３シフトレジスタ（同、「４６」と記載。）に、・・・、625〜640ビットがメモリＨの第２０シフトレジスタ（同、「８０」と記載。）に格納される。また、第１の処理クロックに同期してメモリＨに格納されたデータは、第２の処理クロックに同期してメモリＧにシフトされ、メモリＧに格納される。このように、データ配列変換部５３０は、第２の処理クロックに同期して、OTUkフレーム１３０の冒頭から数えて４１〜８０バイトのデータを、メモリＨの第１から第２０シフトレジスタに２バイトごとに格納するとともに、OTUkフレーム１３０の冒頭４０バイトのデータを、メモリＧの第１から第２０シフトレジスタに２バイトごとに格納する。
【００４３】
次いで、セレクタ部５３２は、第３の処理クロックに同期してOTUkフレーム１３０の冒頭から数えて641〜960ビットのデータ（40バイト分）を、同じくメモリＨに出力する。この320ビットのデータは、第３の処理クロックに同期して、図１０（ａ）に示したように、641〜656ビットがメモリＨの第１シフトレジスタ（図１０（ａ）では「８２」と記載。）に、657〜672ビットがメモリＨの第２シフトレジスタ（同、「８４」と記載。）に、673〜688ビットがメモリＨの第３シフトレジスタ（同、「８６」と記載。）に、・・・、945〜960ビットがメモリＨの第２０シフトレジスタ（同、「１２０」と記載。）に格納される。また、第２の処理クロックに同期してメモリＨに格納されたデータは、第３の処理クロックに同期してメモリＧにシフトされ、メモリＧに格納される。第２の処理クロックに同期してメモリＧに格納されたデータは、第３の処理クロックに同期してメモリＦにシフトされ、メモリＦに格納される。このように、データ配列変換部５３０は、第３の処理クロックに同期して、OTUkフレーム１３０の冒頭から数えて８１〜１２０バイトのデータを、メモリＨの第１から第２０シフトレジスタに２バイトごとに格納し、OTUkフレーム１３０の冒頭から数えて４１〜８０バイトのデータを、メモリＧの第１から第２０シフトレジスタに２バイトごとに格納し、OTUkフレーム１３０の冒頭４０バイトのデータを、メモリＦの第１から第２０シフトレジスタに２バイトごとに格納する。
【００４４】
データ配列変換部５３０は、第４から第７の処理クロックのそれぞれに同期し、上記と同様、OTUkフレーム１３０のうち４０バイトずつのデータを取り込んでメモリＨに格納するとともに、それ以外のメモリに格納されているデータを隣のメモリにシフトして保持させる。データ配列変換部５３０は、第７の処理クロックに同期して、図１０（ｂ）に示したように、OTUkフレーム１３０の２８０バイト（４０バイト×７クロック）のデータをメモリＢ〜Ｈに保持する。すなわち、メモリＢにはOTUkフレーム１３０の冒頭４０バイト、メモリＣにはOTUkフレーム１３０の冒頭から数えて４１〜８０バイト、・・・、メモリＨには２４１〜２８０バイトが、各メモリに備わる第１から第２０シフトレジスタに２バイトごとに格納される。
【００４５】
データ配列変換部５３０は、自身が保持可能な３２０バイトのデータを保持するタイミングで、第２の動作モードであるデータ分配モードに遷移する。以下、第２の動作モードであるデータ分配モードについて説明する。データ分配モードでは、データ保持部５４０のメモリＢ〜Ｈに保持された２８０バイトのデータがそれぞれ隣のメモリにシフトするのでなく、図１１に示したように、あるブロックがメモリＡ〜Ｈの同一序列のシフトレジスタ（図面の横方向に並んだシフトレジスタ）に保持されるよう、セレクタ部５３２が設定される。OTUkフレーム１３０を論理レーンへ分配する際の単位であるブロックは、16バイトである。一方、各メモリＡ〜Ｈのそれぞれの第１シフトレジスタに保持可能なデータ量も16バイト（＝2バイト×8個）である。第２〜２０シフトレジスタについても同様である。そこで、セレクタ部５３２は、第８の処理クロックに同期して、OTUkフレーム１３０を分割した第１のブロック（１〜１６バイト、メモリＢに格納）がメモリＡ〜Ｈの第１シフトレジスタに、第２のブロック（１７〜３２バイト、メモリＢに格納）がメモリＡ〜Ｈの第２シフトレジスタに、第３のブロック（３３〜４８バイト、メモリＢとＣに格納）がメモリＡ〜Ｈの第３シフトレジスタに、・・・、第１７のブロック（２５７〜２７２バイト、メモリＨに格納）がメモリＡ〜Ｈの第１７シフトレジスタに格納されるよう、各シフトレジスタの入出力状態を設定する（データの経路を設定する）。また、セレクタ部５３２は、第１８のブロックの冒頭８バイト（２７３〜２８０バイト、メモリＨに格納）がメモリＡ〜Ｄの第１８シフトレジスタに格納されるよう、各シフトレジスタの入出力状態を設定する（データの経路を設定する）。その際、セレクタ部５３２は、あるブロック中でOTUkフレーム１３０の先頭に最も近いデータがメモリＡに、OTUkフレーム１３０の先頭から最も離れたデータがメモリＨに格納されるよう、各シフトレジスタの入出力状態を設定する（データの経路を設定する）。そして、セレクタ部５３２は、第８の処理クロックに同期して取り込んだOTUkフレーム１３０の2241〜2560ビットのデータ（40バイト分）が、メモリＥ〜Ｈの第１８シフトレジスタ、メモリＡ〜Ｈの第１９シフトレジスタおよびメモリＡ〜Ｈの第２０シフトレジスタにそれぞれ入力されるよう設定する（データの経路を設定する）。第８の処理クロックに同期してこのような処理を行うことにより、データ配列変換部は、OTUkフレームの３２０バイト分のデータを、図１１に示すように、あるブロックがメモリＡ〜Ｈの同一序列のシフトレジスタに保持されるよう、データの配列を並び替えることができる。
【００４６】
図１２は、データ分配モードにおけるセレクタ部５３２の設定例を説明する図である。第７の処理クロックに同期してメモリＢの第１シフトレジスタに格納された２バイト（OTUkフレーム１３０の冒頭２バイト）は、第８の処理クロックに同期してメモリＡの第１シフトレジスタに格納すればよい。従って、セレクタ部５３２は、メモリＢの第１シフトレジスタの出力端子とメモリＡの第１シフトレジスタの入力端子とが接続されるようこれらのシフトレジスタの入出力状態を設定する（データの経路を設定する）。第７の処理クロックに同期してメモリＢの第２シフトレジスタに格納された２バイト（OTUkフレーム１３０の冒頭から数えて３、４バイト）は、第８の処理クロックに同期してメモリＢの第１シフトレジスタに格納すればよい。従って、セレクタ部５３２は、メモリＢの第２シフトレジスタの出力端子と、メモリＢの第１シフトレジスタの入力端子とが接続されるようこれらのシフトレジスタの入出力状態を設定する（データの経路を設定する）。一方、第７の処理クロックに同期してメモリＢの第９シフトレジスタに格納された２バイト（OTUkフレーム１３０の冒頭から数えて17、18バイトであり、第２のブロックの冒頭２バイト）は、第８の処理クロックに同期してメモリＡの第２シフトレジスタに格納すればよい。従って、セレクタ部５３２は、メモリＢの第９シフトレジスタの出力端子と、メモリＡの第２シフトレジスタの入力端子とが接続されるようこれらのシフトレジスタの入出力状態を設定する（データの経路を設定する）。また、セレクタ部５３２は、第８の処理クロックに同期して入力端子番号[207:192]の入力端子とメモリＡの第２０シフトレジスタの入力端子とが接続されるようこれらのシフトレジスタの入力状態を設定し、入力端子番号[223:208]の入力端子とメモリＢの第２０シフトレジスタの入力端子とが接続されるようこれらのシフトレジスタの入力状態を設定し、・・・入力端子番号[319:304]の入力端子とメモリＨの第２０シフトレジスタの入力端子とが接続されるようこれらのシフトレジスタの入力状態を設定する（データの経路を設定する）。このようなセレクタ部５３２の動作モードの設定変更により、データ配列変換部５３０は、第８の処理クロックに同期して、OTUkフレーム１３０の３２０バイトのデータを、図１１に記載したような配置に並び替えることができる。
【００４７】
データ配列変換部５３０は、取り込んだ320バイト分のデータの並び替えが完了すると、再び 第１の動作モードであるデータ取り込み／出力モードに設定される。そして、データ配列変換部５３０は、第９の処理クロックに同期して、メモリＡに格納された40バイト（320ビット）のデータを、320ビット幅からなるセレクタ部５３２の論理レーン出力端子より出力するとともに、メモリＢに格納されたデータをメモリＡに、メモリＣに格納されたデータをメモリＢに、・・・、メモリＨに格納されたデータをメモリＧにシフトして保持させる。同時に、データ配列変換部５３０は、第１の処理クロックでの処理と同様に、取り込んだOTUkフレーム１３０の次の320バイトのうち冒頭320ビットのデータ（40バイト分）を、メモリＨに出力して保持する。データ配列変換部５３０は、第１０の処理クロックに同期して、メモリＡに格納された40バイト（320ビット）のデータを、320ビット幅からなるセレクタ部の論理レーン出力端子より出力するとともに、メモリＢに格納されたデータをメモリＡに、メモリＣに格納されたデータをメモリＢに、・・・、メモリＧに格納されたデータをメモリＦにシフトして保持させる。同時に、データ配列変換部５３０は、第２の処理クロックでの処理と同様に、取り込んだOTUkフレーム１３０の次の320バイトのうち321〜640ビットのデータ（40バイト分）を、メモリＨに出力して保持する。データ配列変換部は、第１１から第１５の処理クロックに同期して、メモリＡに格納されたデータを出力し、各メモリに格納されているデータを隣のメモリにシフトして保持させると同時に、320ビットのデータ（40バイト分）をメモリＨに出力して保持する。データ配列変換部５３０は、第１６の処理クロックに同期して、セレクタ部５３２を第２の動作モードであるデータ分配モードに設定し、メモリＡに格納されたデータ（これは、第８の処理クロックに同期して行ったデータの並び替えにおいて、メモリＨに格納されたデータ）をセレクタ部５３２の論理レーン出力端子より出力するとともに、メモリＢ〜Ｈに格納されたデータを、あるブロックがメモリＡ〜Ｈの同一序列のシフトレジスタに保持させ、ブロックごとのデータの並び替えを行う。
【００４８】
上述したデータ配列変換部５３０の処理により、メモリＡの第１シフトレジスタからは、16バイトのブロックに分割され第１の論理レーンに分配されたデータが順次出力される。同じく、メモリＡの第２シフトレジスタからは、第２の論理レーンに分配されたデータが順次出力される。メモリＡの第ｘ（ｘは１〜２０の整数）シフトレジスタからは、第ｘの論理レーンに分配されたデータが出力される。
【００４９】
このように、データ配列変換部５３０は、OTUkフレーム１３０を分割する単位であるブロックのサイズをｍバイト、OTUkフレーム１３０がブロック単位で分配される論理レーンの数をｎ本としたときに、ｍ×ｎバイト分のOTUkフレームのデータをデータ保持部に取り込み、データ保持部に取り込んだデータの配置をあるブロックが同一序列のシフトレジスタに保持されるよう並べ替えることで、LLM付与部４２２が出力したOTUkフレーム１３０を、分割単位である16バイトのブロックに分割し、20論理レーンにラウンドロビン方式で分配して出力することができる。その際、第２の動作モードであるデータ分配モードでのデータ配置の並び替えは、わずか１処理クロックで完了するため、データ転送処理遅延（レイテンシ）の少ない論理レーン分配が可能となる。
【００５０】
上述したように、本実施形態に係るデータ配列変換部５３０は、OTUkフレーム１３０のデータがパラレル信号（ビット幅ａ）として入力され、複数ｎ本の論理レーンに分配したOTUkフレーム１３０のデータをパラレル信号（ビット幅ａ）として出力するものであって、OTUkフレーム１３０の分割単位であるブロックのサイズ（ｍバイト）とOTUkフレーム１３０を分配する論理レーン数（ｎ本）の積であるｍ×ｎバイトのデータを保持可能なデータ保持部５４０を備える。データ保持部５４０は、データ配列変換部５３０に１処理クロックで入力されるデータ量（ａビット）と等しいデータを各々が保持可能な複数のメモリ５４６を備える。メモリ５４６の数はｍ×ｎ／（ａ／８）個である。そして、データ配列変換部５３０は、処理クロックに同期して入力されたOTUkフレーム１３０のデータを複数のメモリ５４６に順次保持させ、ｍ×ｎバイトのデータが保持されると、入力されたデータの先頭からｍバイト単位で分割されたブロックのデータが並列に配置されるよう、各メモリ５４６に保持されたデータの配置を並び替え、並列に配置されたデータを出力する。
【００５１】
ここで、複数のメモリ５４６の各々は、論理レーン数（ｎ本）と等しい数のシフトレジスタ５４８を備える構成としてもよい。また、データ配列変換部５３０は、データ保持部５４０に入出力するデータの流れを制御するため、セレクタ部５３２をさらに備える構成としてもよい。
【００５２】
図６および図７は、本実施形態に係るデータ配列変換部５３０の具体的な構成例を説明するものであって、データがビット幅a=320で入出力され、データ保持部の容量はｍ×ｎ＝320バイト（ブロックサイズm=16バイト、論理レーン数n=20）であり、40バイトのメモリを８個備え、メモリの各々は20個のシフトレジスタを備えるデータ配列変換部５３０の構成を開示している。しかし、本発明はこの構成に限定されるものではなく、上記の概念を逸脱しない範囲で多様な構成に適用可能である。
【００５３】
例えば、データ配列変換部５３０へのパラレル信号入力を160ビット幅とした場合、非特許文献１に開示されたOTU4フレームの並列伝送技術（ブロックサイズｍ＝16バイト、論理レーン数ｎ＝20）を実装するためには、データ保持部５４０の容量は同じく320バイトとすればよいが、各メモリ５４６の容量は160／8＝20バイト、メモリに備わるシフトレジスタ５４８の容量は20／20＝1バイトとすればよい。そして、データ保持部５４０に備わるメモリ５４６の数を320／20＝16個とすればよい。この場合であっても、16個のメモリ５４６それぞれに備わる第１シフトレジスタの容量を足し合わすと16バイトになる。これは、OTU4フレームの分割単位であるブロックのサイズと等しいものであるため、このような構成のデータ配列変換部を用いて、「入力されたデータの先頭から16バイト単位で分割されたブロックのデータが並列に配置されるよう、各メモリに保持されたデータの配置を並び替え」ることができる。
【００５４】
本発明は、非特許文献１に指定されたものと異なるブロックサイズや論理レーン数に対しても適用することができる。論理レーン数をｎ＝10とした場合、データ保持部の容量は160バイト（16バイトｘ10論理レーン）とすればよい。
【００５５】
（特殊事例）
なお、特殊な例として、ブロックサイズ（ｍバイト）と論理レーン数（ｎ本）とを積算したデータ量（ｍ×ｎバイト）が、データ配列変換部５３０が１処理クロックで取り込むことができるデータ量（すなわち、データ配列変換部のパラレル信号入力幅）と等しい場合がある。この場合、データ保持部５４０の容量とメモリ５４６の容量が等しくなる、すなわち、データ保持部５４０には１つのメモリ５４６が備わることになるが、この場合にはそもそもデータをメモリ５４６に保持させる必要はない。
【００５６】
例えば、ブロックサイズｍ＝10バイト、論理レーン数ｎ＝4本、データ配列変換部へのパラレル信号入力が320ビット幅である場合、図１３に示すように、データ配列変換部５３０には１処理クロックでｍ×ｎバイトのデータが格納される。データ配列変換部５３０は、入力端子番号０〜７９を第１の論理レーン、入力端子番号８０〜１５９を第２の論理レーン、入力端子番号１６０〜２３９を第３の論理レーン、入力端子番号２４０〜３１９を第４の論理レーンとして出力すれば、「OTUkフレームを複数のブロックに分割し、ブロック単位で複数の論理レーンに分配して出力する」ことができる。この場合、メモリに格納されたデータの配列を並び替える必要がないため、そもそもメモリにOTUkフレームのデータを保持する必要がない。
【００５７】
そこで、ブロックサイズと論理レーン数とを積算したデータ量が、データ配列変換部５３０が１処理クロックで取り込むことができるデータ量と等しい場合に、データ配列変換部５３０に入力されたOTUkフレームのデータを、データ保持部５４０に格納することなく、そのまま出力するようにすればよい。言い換えると、データ配列変換部５３０のセレクタ部５３２は、データ配列変換部５３０に入力されたOTUkフレーム１３０のデータを、データ保持部１４０に格納することなくそのまま出力するようにデータの流れを制御すればよい。このような構成ないし制御とすることで、OTUkフレーム１３０を複数の論理レーンに分配して出力する際、データのバッファ処理（すなわち、データ保持部５４０へのデータの一時保持）を行う必要がなくなるため、データ転送処理遅延（レイテンシ）をより短縮することができるようになる。
【００５８】
［受信装置に備わるレーン結合部の構成］
図１４は、本実施形態に係るレーン結合部７２０の構成を説明する図である。レーン結合部７２０は、図４に記載したように受信装置６００に備わるものであり、FAS同期処理部７２２、データ回転部７２４、データ配列変換部７２６およびフレーム再生部６３０を備える。
【００５９】
FAS同期処理部７２２には、論理レーン復元部６１０（図４）が出力した20本の論理レーンの信号がそれぞれ入力される。FAS同期処理部７２２は、入力された論理レーンのそれぞれについてFAS（図３（ｂ））を検出する。FAS同期処理部７２２は、検出したFASに含まれる第３のOA2バイトからLLMの値を認識し、そのLLMの値をデータ回転部７２４に出力する。また、FAS同期処理部７２２は、検出したFASを元に、各論理レーンの信号に遅延を与えることで、論理レーン間の遅延時間ばらつき（スキュー）の補正処理を行う。FAS同期処理部７２２は、スキュー補正された20本の論理レーンの信号を、パラレル信号としてデータ回転部７２４に出力する。ここでは、各論理レーンが16ビット幅のパラレル信号（合計で320ビット幅）として出力されるものとする。
【００６０】
データ回転部７２４は、FAS同期処理部７２２が出力したLLMの値を取得し、LLMの値を20で除算したときの剰余LLM MOD 20を計算する。LLM MOD 20の値は、あるOTUkフレーム１３０についてFASが配置されている論理レーンを示している。そこで、LLM MOD 20の値を元に、FASがLane0に配置されるよう、論理レーン間の信号を回転する。例えば、LLM MOD 20 = 1の場合、図３（ｂ）に示したように、FASはLane1に配置されているため、Lane1の信号をLane0に、Lane2の信号をLane1に、Lane3の信号をLane2に、・・・、Lane19の信号をLane18に、Lane0の信号をLane19に移動する。データ回転部７２４は、各論理レーンの信号をLLMの値に応じて論理レーン間で回転処理した後、データ配列変換部に出力する。データ回転部７２４も、各論理レーンが16ビット幅のパラレル信号（合計で320ビット幅）を出力するものとする。
【００６１】
データ配列変換部７２６は、各論理レーンに分配されたブロックを順に結合して、OTUkフレーム１３０（図３（ａ））を再構築する。データ配列変換部７２６の構成および処理の詳細については、後述する。
【００６２】
フレーム再生部６３０には、データ配列変換部７２６が出力したOTUkフレーム１３０がパラレル信号（ここでは320ビット幅とする）として入力される。ただし、このOTUkフレーム１３０は、FASの第３OA2バイトがLLMの値に書き換わっている。そこで、フレーム再生部６３０は、FASの第３OA2バイトを元のOA2の値（”0010 1000”ビット）に書き戻し、OTUkフレーム１３０を再生する。フレーム再生部６３０は、再生されたOTUkフレーム１３０をフレーム処理部６３０（図４）に出力する。
【００６３】
（データ配列変換部の構成）
受信装置のレーン結合部７２０に備わるデータ配列変換部７２６は、図６および図７に示した、送信装置のレーン割当部５２０に備わるデータ配列変換部５３０と同様の構成であり、OTUkフレーム１３０の分割単位であるブロックのサイズ（ｍバイト）とOTUkフレーム１３０を分配する論理レーン数（ｎ本）の積であるｍ×ｎバイトのデータを保持可能なデータ保持部５４０と、データ保持部５４０に入出力するデータの流れを制御するセレクタ部５３２を備える。データ保持部５４０は、データ配列変換部７２６に１処理クロックで入力されるデータ量（ａビット）と等しいデータを各々が保持可能な複数のメモリ５４６を備える。メモリの数はｍ×ｎ／（ａ／８）個である。複数のメモリの各々は、論理レーン数（ｎ本）と等しい数のシフトレジスタ５４８を備える。
【００６４】
例えば、ブロックサイズｍ＝16バイト、論理レーン数ｎ＝20本、データ配列変換部７２６へのパラレル信号入力が320ビット幅である場合、データ保持部５４０の容量は少なくとも320バイト、データ保持部５４０に備わるメモリ５４６の数は８個、メモリ５４６の各々に備わるシフトレジスタ５４８の数は20個とすればよい。
【００６５】
（データ配列変換部の処理）
受信装置に備わるデータ配列変換部７２６は、送信装置に備わるデータ配列変換部５３０と同様に、２つの動作モードを有する。第１の動作モードは、処理クロックに同期して入力されたデータを複数のメモリに順次保持させ、あるいはメモリに保持されたデータを順次出力させるデータ取り込み／出力モードであり、第２の動作モードは、ｍ×ｎバイトのデータが保持されると、各メモリに保持されたデータの配置を並び替えるデータ分配モードである。
【００６６】
図１５（ａ）および（ｂ）は、データ配列変換部７２６が第１の動作モードであるデータ取り込み／出力モードでデータを取り込む動作を説明する図である。図１６は、データ配列変換部７２６が第２の動作モードであるデータ分配モードでデータを取り込む動作を説明する図である。図１５（ａ）および（ｂ）並びに図１６のうち同一のハッチングを施したデータは、OTUkフレーム１３０を所定のサイズ（m=16バイト）に分割した「ブロック」に対応するデータを意味している（図９乃至図１１と同様である）。なお、受信装置に備わるデータ配列変換部７２６には、処理クロックに同期して、図１１のＡ列→Ｂ列→・・・→Ｈ列のデータが順次入力される。これは、送信装置が論理レーンに出力するデータと同じものである（ただし、伝送時のビット誤り等がない場合。）。
【００６７】
データ配列変換部７２６は、第１の処理クロックに同期して取り込んだ図１１のＡ列に相当する320ビットのデータを、メモリＨに保持させる（図１５（ａ））。データ配列変換部７２６は、第２の処理クロックに同期して取り込んだ図１１のＢ列に相当する320ビットのデータを、メモリＨに格納するとともに、メモリＨに格納されていたデータをメモリＧにシフトして保持させる。データ配列変換部７２６は、第３から第７の処理クロックに同期して取り込んだ図１１のＣからＧ列に相当する各々320ビットのデータを、メモリＨに格納するとともに、メモリにすでに格納されていたデータを隣のメモリにシフトして保持させる（図１５（ｂ））。
【００６８】
データ配列変換部７２６は、自身が保持可能な320バイトのデータを保持するタイミングで、データ分配モードに遷移する。第２の動作モードであるデータ分配モードでは、データ保持部５４０のメモリＢ〜Ｈに保持された280バイトのデータがそれぞれ隣のメモリにシフトするのでなく、図１６に示したように、OTUkフレーム１３０の先頭により近いデータをメモリＡに、先頭からより遠いデータをメモリＨに順次配列されるよう、その配置を並び替える。セレクタ部５３２は、図１５（ｂ）の配置のデータが図１６に並び替えることができるよう、メモリＡ〜Ｈに含まれる各シフトレジスタの入力／出力端子の結線状態を設定する（データの経路を設定する）。データ配列変換部５３０は、第８の処理クロックに同期して、図１１のＨ列に相当する320ビットのデータを取り込み、同時に、図１６の配置に並び替えを行う。
【００６９】
データ配列変換部７２６は、再び第１の動作モードであるデータ取り込み／出力モードに遷移し、第９から１６の処理クロックに同期して、メモリＡに格納されたデータを出力するとともに、メモリＢ〜Ｈに格納されたデータを、隣のメモリにシフトして保持させ、さらに、入力された320ビットのデータをメモリＨに格納する。
【００７０】
（特殊事例）
送信装置に備わるレーン割当部５２０と同様に、ブロックサイズ（ｍバイト）と論理レーン数（ｎ本）とを積算したデータ量（ｍ×ｎバイト）が、データ配列変換部７２６（５３０）が１処理クロックで取り込むことができるデータ量（すなわち、データ配列変換部のパラレル信号入力幅）と等しい場合には、データをデータ保持部５４０に保持させる必要はない。
【００７１】
そこで、ブロックサイズと論理レーン数とを積算したデータ量が、データ配列変換部７２６が１処理クロックで取り込むことができるデータ量と等しい場合には、データ配列変換部７２７に入力されたデータを、データ保持部５４０に格納することなく、そのまま出力するようにすればよい。言い換えると、データ配列変換部７２６のセレクタ部５３２は、データ配列変換部７２６に入力されたデータを、データ保持部５４０に格納することなくそのまま出力するようにデータの流れを制御すればよい。このような構成ないし制御とすることで、複数の論理レーンに分配して伝送されたOTUkフレーム１３０を受信する際、データのバッファ処理（すなわち、データ保持部へのデータの一時保持）を行う必要がなくなるため、データ受信処理遅延（レイテンシ）をより短縮することができるようになる。
【００７２】
これまで述べてきたレーン割当部５２０に備わるLLM付与部４２２、データ回転部５６０、およびレーン結合部７２０に備わるFAS同期処理部７２２、データ回転部７２４、フレーム再生部６３０のそれぞれは、例えば論理回路を実装した集積回路あるいはＬＳＩ（Large Scale Integrated circuit）で構成してもよい。あるいは、主記憶装置にロードされたプログラムからの命令を汎用プロセッサあるいはＭＰＵ（Micro Processing Unit）が処理することで動作する構成としてもよい。
【符号の説明】
【００７３】
１００  クライアント信号
１１０  ＯＰＵｋフレーム
１１２  ＯＰＵｋペイロード
１１４  ＯＰＵｋオーバーヘッド
１２０  ＯＤＵｋフレーム
１２４  ＯＤＵｋオーバーヘッド
１３０  ＯＴＵｋフレーム
１３４  ＯＴＵｋオーバーヘッド
１３６  ＯＴＵｋＦＥＣ
２３０  フレーム同期（ＦＡ）オーバーヘッド
２３２  フレーム同期信号（ＦＡＳ）
２３４  マルチフレーム同期信号（ＭＦＡＳ）
４００  フレーム送信装置
４１０  フレーム生成部
４２０  ５２０  レーン割当部
４２２  LLM付与部
４２４  ブロック分割部
４２６  ブロック分配部
４３０  ビット多重部
５３０  データ配列変換部
５３２  セレクタ部
５３４，５３６  ３２０ビット幅のパラレル信号線
５４０  データ保持部
５４２，５４４  ２５６０ビット幅のパラレル信号線
５４６  メモリ
５４８  シフトレジスタ
５６０  データ回転部
６００  フレーム受信装置
６１０  論理レーン復元部
６２０，７２０  レーン結合部
６２２  論理レーン識別部
６２４  ブロック結合部
６２６  フレーム再生部
６３０  フレーム処理部
７２２  FAS同期処理部
７２４  データ回転部
７２６  データ配列変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成30年10月9日(2018.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クライアント信号を収容したフレームのデータをｍバイト（ｍは正数）ごとのブロックに分割し、ブロック単位でｎ本（ｎは正数）の論理レーンに分配して出力するフレーム送信装置であって、
前記フレームが分配される前記論理レーンの位置を識別するためのマーカを前記フレームのヘッダに付与し、前記マーカが付与された前記フレームのデータをパラレル信号として出力するＬＬＭ付与部と、
前記ＬＬＭ付与部が出力した前記フレームのデータがパラレル信号として入力され、入力された前記フレームのデータを前記ブロック単位で前記論理レーンに分配して出力するデータ配列変換部と、
前記マーカの値に応じて前記フレームが分配された前記論理レーンの位置を変更するデータ回転部と
を備え、
前記データ配列変換部は、各々容量Ｖバイトの記憶素子Ｍij（ただし、ｉ，ｊは、１≦ｉ≦ｎ，１≦ｊ≦ｋを満たす正数，ｋは、Ｖ×ｋ＝ｍを満たす正数）を含む記憶素子群を備え、１からｋ−１回目のクロックに応じて記憶素子Ｍ1k，Ｍ2k，…Ｍnkから順次シフトさせて記憶素子Ｍ12，Ｍ22，…Ｍn2まで前記フレームのデータを前記記憶素子群にＶ×ｎバイト単位でｋ−１回取り込み、ｋ回目のクロックに応じて、前記１からｋ−１回目のクロックに応じて取り込んだＶ×ｎ×（ｋ−１）バイトの前記フレームのデータと前記ｋ回目のクロックに応じて取り込んだＶ×ｎバイトの前記フレームのデータとを、ｎ×ｋ個の記憶素子Ｍ11，Ｍ12，…Ｍ1k，Ｍ21，Ｍ22，…Ｍ2k，…，Ｍn1，…Ｍnkを順に第１番目の素子、第２番目の素子、・・・第ｎ×ｋ番目の素子として、前記記憶素子群内で、前記フレームのデータの順序と前記記憶素子の順序が一致するように配列変換し、
Ｍ1k，…，Ｍ12，Ｍ11
Ｍ2k，…，Ｍ22，Ｍ21
：
Ｍnk，…，Ｍn2，Ｍn1
のｎ個のｍバイトデータを前記ブロック単位として前記論理レーンに分配して、記憶素子Ｍ11，Ｍ21，…Ｍn1から出力する
ことを特徴とするフレーム送信装置。
【請求項２】
クライアント信号を収容したフレームのデータをｍバイト（ｍは正数）ごとのブロックに分割し、ブロック単位でｎ本（ｎは正数）の論理レーンに分配して出力するフレーム送信装置であって、
前記フレームが分配される前記論理レーンの位置を識別するためのマーカを前記フレームのヘッダに付与し、前記マーカが付与された前記フレームのデータをパラレル信号として出力するＬＬＭ付与部と、
前記ＬＬＭ付与部が出力した前記フレームのデータがパラレル信号として入力され、入力された前記フレームのデータを前記ブロック単位で前記論理レーンに分配して出力するデータ配列変換部と、
前記マーカの値に応じて前記フレームが分配された前記論理レーンの位置を変更するデータ回転部と
を備え、
前記データ配列変換部に入力される前記パラレル信号の信号幅はｍ×ｎバイトであり、
前記データ配列変換部は入力される前記パラレル信号をｎ個のｍバイトデータに分割し、前記論理レーンに分配して出力する
ことを特徴とするフレーム送信装置。
【請求項３】
クライアント信号を収容したフレームのデータがｍバイト（ｍは正数）ごとのブロックに分割されてブロック単位で分配されたｎ本（ｎは正数）の論理レーンを受信して、前記論理レーンから前記フレームを再生するフレーム受信装置であって、
前記論理レーンのそれぞれについて、前記フレームが分配された前記論理レーンの位置を識別するためのマーカを検出するＦＡＳ同期処理部と、
前記ＦＡＳ同期処理部が検出した前記マーカの値に応じて前記フレームが分配された前記論理レーンの位置を変更するデータ回転部と、
前記データ回転部が位置を変更したｎ本の前記論理レーンのデータが入力され、前記ブロックを解体し、前記フレームのデータを一連のパラレル信号に変換して出力するデータ配列変換部と
を備え、
前記データ配列変換部は、各々容量Ｖの記憶素子Ｍij（ただし、ｉ，ｊは、１≦ｉ≦ｎ，１≦ｊ≦ｋを満たす正数，ｋは、Ｖ×ｋ＝ｍを満たす正数）を含む記憶素子群を備え、１からｋ−１回目のクロックに応じて記憶素子Ｍ1k，Ｍ2k，…Ｍnkから順次シフトさせて記憶素子Ｍ12，Ｍ22，…Ｍn2まで前記データ回転部の出力を前記記憶素子群にＶ×ｎバイト単位でｋ−１回取り込み、ｋ回目のクロックに応じて、前記１からｋ−１回目のクロックに応じて取り込んだＶ×ｎ×（ｋ−１）バイトの前記データ回転部の出力と前記ｋ回目のクロックに応じて取り込んだＶ×ｎバイトの前記データ回転部の出力とを、ｎ×ｋ個の記憶素子Ｍ11，Ｍ21，…Ｍn1，Ｍ12，Ｍ22，…Ｍn2，…，Ｍ1k，…Ｍnkを順に第１番目の素子、第２番目の素子、・・・第ｎ×ｋ番目の素子として、前記記憶素子群内で、前記フレームのデータの順序と前記記憶素子の順序が一致するように配列変換し、
Ｍ1k，…，Ｍ12，Ｍ11
Ｍ2k，…，Ｍ22，Ｍ21
：
Ｍnk，…，Ｍn2，Ｍn1
のｋ個のＶ×ｎバイトデータをそれぞれパラレル信号として、記憶素子Ｍ11，Ｍ21，…Ｍn1から出力する
ことを特徴とするフレーム受信装置。
【請求項４】
クライアント信号を収容したフレームのデータがｍバイト（ｍは正数）ごとのブロックに分割されてブロック単位で分配されたｎ本（ｎは正数）の論理レーンを受信して、前記論理レーンから前記フレームを再生するフレーム受信装置であって、
前記論理レーンのそれぞれについて、前記フレームが分配された前記論理レーンの位置を識別するためのマーカを検出するＦＡＳ同期処理部と、
前記ＦＡＳ同期処理部が検出した前記マーカの値に応じて前記フレームが分配された前記論理レーンの位置を変更するデータ回転部と、
前記データ回転部が位置を変更したｎ本の前記論理レーンのデータが入力され、前記ブロックを解体し、前記フレームのデータを一連のパラレル信号に変換して出力するデータ配列変換部と
を備え、
前記データ配列変換部は前記データ回転部から入力したｎ個のｍバイトブロックを、前記フレームのデータ順に統合し、信号幅がｍ×ｎバイトのパラレル信号に変換して出力する
ことを特徴とするフレーム受信装置。