(57)【要約】【課題】オペアンプの一端に意図的なオフセットを印加する電流検出回路では、負荷電流が大きくなると非線形性誤差を生じる。【解決手段】  半導体装置は負荷に接続されるドライブトランジスタと電流検出回路とを備える。前記電流検出回路は、第一端子の電圧と第二端子の電圧との電位差を増幅するオペアンプと、前記第一端子と前記ドライブトランジスタとの間にセンス電流を流すセンストランジスタと、第一電流源を有し、前記第二端子に接地電圧端子に供給される電圧よりも高い電圧を供給する電圧供給回路と、前記センス電流に基づいた電流を出力する第三端子と、前記第三端子と前記接地電圧端子との間に接続される第二電流源と、前記第一電流源および前記第二電流源の電流を制御する電流源制御回路と、を備える。前記電流検出回路が検出する検出電流は前記センス電流に基づいた電流から前記第二電源の電流を差し引いた電流である。【選択図】図８
2019134245.tif 000002
【特許請求の範囲】
【請求項１】
負荷を駆動する駆動回路と、
前記駆動回路に流れる電流を検出する電流検出回路と、
を備え、
前記駆動回路は、
前記負荷が接続される外部出力端子と、
接地電圧が供給される接地電圧端子と、
入力電圧が供給される入力電圧端子と、
前記外部出力端子と前記接地電圧端子との間を導通状態および非導通状態にする第一ドライブトランジスタと、
前記外部出力端子と前記入力電圧端子との間を導通状態および非導通状態にする第二ドライブトランジスタと、
を備え、
前記電流検出回路は、
電源電圧が入力される電源電圧端子と、
第一端子の電圧と第二端子の電圧との電位差を増幅する第一オペアンプと、
前記第一端子と前記第一ドライブトランジスタとの間にセンス電流を流す第一センストランジスタと、
前記電源電圧端子と前記第二端子との間に接続される第一電流源を有し、前記第二端子に前記接地電圧端子に供給される電圧よりも高い電圧を供給する電圧供給回路と、
前記センス電流に基づいた電流を出力する第三端子と、
前記第三端子と前記接地電圧端子との間に接続される第二電流源と、
前記第一電流源および前記第二電流源の電流を制御する電流源制御回路と、
を備え、
前記電流検出回路が検出する検出電流は前記センス電流に基づいた電流から前記第二電流源の電流を差し引いた電流である、半導体装置。
【請求項２】
請求項１において、
前記負荷に流れる電流に基づく電流が所定値よりも小さいときは、前記第一電流源の電流は前記第二電流源の電流よりも大きく、前記負荷に流れる電流に基づく電流が前記所定値以上のときは、前記第二電流源の電流は前記第一電流源の電流よりも大きい、半導体装置。
【請求項３】
請求項２において、
前記負荷に流れる電流に基づく電流が前記所定値よりも小さいときは、前記第一電流源は前記電源電圧端子から前記第一端子に電流を流し、前記負荷に流れる電流に基づく電流が前記所定値以上のときは、前記第一電流源は電流を流さず、
前記負荷に流れる電流に基づく電流が前記所定値よりも小さいときは、前記第二電流源は前記第三端子から前記接地電圧端子に電流を流し、前記負荷に流れる電流に基づく電流が前記所定値以上のときは、前記第二電流源は電流を流さない、半導体装置。
【請求項４】
請求項１において、
前記電流源制御回路は、
前記負荷に流れる電流に基づく電流が所定値より小さいときは、前記負荷に流れる電流に基づく電流の増加とともに前記第一電流源の電流が減少するように制御し、前記負荷に流れる電流に基づく電流が所定値以上のときは、前記第一電流源に電流を流さないように制御し、
前記負荷に流れる電流に基づく電流が所定値より小さいときは、前記負荷に流れる電流に基づく電流が所定値よりも小さいときは、前記第二電流源に電流を流さないように制御し、前記負荷に流れる電流に基づく電流が所定値以上のときは、前記負荷に流れる電流に基づく電流の増加とともに前記第二電流源の電流が増加するように制御する、半導体装置。
【請求項５】
請求項１において、
前記負荷は一端が前記外部出力端子に接続され、他端に接地電圧が供給されるソレノイドである、半導体装置。
【請求項６】
請求項１において、
前記負荷に流れる電流に基づく電流は前記第一ドライブトランジスタに流れる電流である、半導体装置。
【請求項７】
請求項１において、
前記負荷に流れる電流に基づく電流は前記第一センストランジスタに流れる電流である、半導体装置。
【請求項８】
請求項１において、さらに、
接地電圧が供給される第二接地端子を備え、
前記電流源制御回路は、前記第一センストランジスタに流れる電流の複製である第一レプリカ電流と第二レプリカ電流を生成し、
前記第一電流源は前記電源電圧端子と前記第二接地端子との間に接続され、第三電流源の電流から前記第一レプリカ電流を差し引いて電流を生成し、
前記第二電流源は前記第三端子と前記第二接地端子との間に接続され、前記第三電流源の電流に前記第二レプリカ電流を足し込んで電流を生成する、半導体装置。
【請求項９】
請求項１において、
前記電流検出回路は、さらに、前記第三端子と前記接地電圧端子との間に接続される第四電流源を有し、前記検出電流から前記第四電流源の電流を差し引く、半導体装置。
【請求項１０】
請求項１において、さらに、
前記検出電流に基づいて前記駆動回路を制御する制御部を備え、
前記制御部は前記検出電流をデジタル値に変換するアナログ／デジタル変換器を有する、半導体装置。
【請求項１１】
請求項１０において、
前記制御部は、さらに、前記デジタル値から前記電圧供給回路が供給する電圧値に対応する値を差し引く加算回路を有する、半導体装置。
【請求項１２】
請求項１において、
前記電流検出回路は、さらに、前記第一端子と前記接地電圧端子との間を導通状態および非導通状態にするスイッチトランジスタを有し、
前記第二ドライブトランジスタが導通状態のとき、前記スイッチトランジスタが導通状態である、半導体装置。
【請求項１３】
請求項１において、
前記電流検出回路は、さらに、
前記電源電圧端子と前記第一端子との間に電流経路を形成するように接続される第一トランジスタと、
前記電源電圧端子と前記第三端子との間に電流経路を形成するように接続される第二トランジスタと、
を有し、
前記第一オペアンプの出力は前記第一トランジスタのゲートおよび前記第二トランジスタのゲートに接続され、前記第一トランジスタおよび前記第二トランジスタはカレントミラー回路を構成する、半導体装置。
【請求項１４】
請求項１において、
前記電流検出回路は、さらに、
前記第一端子と前記第三端子との間に電流経路を形成するように接続される第三トランジスタとを有し、
前記第一オペアンプの出力は前記第三トランジスタのゲートに接続される、半導体装置。
【請求項１５】
請求項１において、
前記電流検出回路は、さらに、前記第一端子と前記接地電圧端子との間にセンスを流す第二センストランジスタを有し、
前記電圧供給回路は、
前記第二端子と前記接地電圧端子との間を導通状態および非導通状態にする第一シフトトランジスタと、
前記第二端子と前記第一ドライブトランジスタとの間を導通状態および非導通状態にする第二シフトトランジスタと、
を有し、
前記半導体装置が第一モードで動作するときは、前記第一シフトトランジスタが導通状態になり、前記半導体装置が第二モードで動作するときは、前記第二シフトトランジスタが導通状態になる、半導体装置。
【請求項１６】
請求項１５において、
前記第一モードでは、前記外部出力端子にソレノイドの一端が接続され、前記ソレノイドの他端に接地電圧が供給される、半導体装置。
【請求項１７】
請求項１５において、
前記第二モードでは、前記外部出力端子にソレノイドの一端が接続され、前記ソレノイドの他端に電源電圧が供給される、半導体装置。
【請求項１８】
請求項１５において、
前記電流検出回路は、さらに、前記第一端子と前記接地電圧端子との間を導通状態および非導通状態にするスイッチトランジスタを有し、
前記第二ドライブトランジスタが導通状態のとき、前記スイッチトランジスタを導通状態にする、半導体装置。
【請求項１９】
負荷が接続される外部出力端子と接地電圧が供給される接地電圧端子との間に接続された第一ドライブトランジスタに電流を流し、
第一端子の電圧と第二端子の電圧との電位差を増幅する第一オペアンプの前記第一端子と前記第一ドライブトランジスタとの間に接続された第一センストランジスタにセンス電流を流し、
前記第二端子に第一電流源から電流を流して前記第二端子に前記接地電圧よりも高い電圧を供給し、
前記センス電流に基づいた電流を出力する第三端子に接続された第二電流源から前記接地電圧端子に電流を流し、
前記センス電流に基づいた電流から前記第二電流源の電流を差し引いて前記第一ドライブトランジスタに流れる電流の値を検出する、電流検出方法。
【請求項２０】
負荷と、
前記負荷を駆動する半導体装置と、
前記半導体装置を制御する半導体集積回路装置と、
を備え、
前記半導体装置は、
前記負荷が接続された外部出力端子と、接地電圧が供給される接地電圧端子と、入力電圧が供給される入力電圧端子と、前記外部出力端子と前記接地電圧端子に接続された第一ドライブトランジスタと、前記外部出力端子と前記入力電圧端子に接続された第二ドライブトランジスタと、を有する、駆動回路と、
電源電圧が入力される電源電圧端子と、第一端子の電圧と第二端子の電圧との電位差を増幅する第一オペアンプと、前記第一端子と第一ドライブトランジスタとの間にセンス電流を流す第一センストランジスタと、前記電源電圧端子と前記第二端子との間に接続される第一電流源を有し、前記第二端子に前記接地電圧端子に供給される電圧よりも高い電圧を供給する電圧供給回路と、前記センス電流を出力する第三端子と、前記第三端子と前記接地電圧端子との間に接続される第二電流源と、前記第一電流源および前記第二電流源の電流を制御する電流源制御回路と、を有する、電流検出回路と、
を備え、
前記電流検出回路が検出する検出電流は前記センス電流に基づいた電流から前記第二電流源の電流を差し引いた電流である、負荷駆動システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えば自動車などの車両に搭載されるソレノイドバルブを制御する半導体装置に適用可能である。
【背景技術】
【０００２】
近年、自動車においては、搭載されるパワートレーンの動作を制御するために、ソレノイドバルブが使用されている。例えば、エンジンからトランスミッションに駆動力を伝達するクラッチの位置をソレノイドバルブで調整することで、トランスミッション変速時の駆動力伝達を制御する手法が知られている。
【０００３】
ソレノイドバルブは、一般的に、ソレノイドに電流を供給し、又は遮断することで開閉が制御される。よって、ソレノイドバルブを好適に制御するには、ソレノイドへ入力する電流を精度よく検出することが求められる。そのために、ソレノイドへ入力する電流を検出する電流検出回路が提案されている（特開２０１６−２０１６４６号公報（特許文献１））。特許文献１の電流検出回路はソレノイドドライバと出力端子との間に設けられた検出抵抗によりソレノイドへ入力する電流を検出する。
【０００４】
電流検出回路には、ＤＣＤＣコンバータにおけるドライブトランジスタの電流を検出するためセンストランジスタを用いるものがある（特開２０１７−１７５７４６号公報（特許文献２））。特許文献２の電流検出回路ではオペアンプを用い、オペアンプにオフセットがあったとしてもローサイド側のドライブトランジスタの電流を検出するためにオペアンプの入力の一端に意図的なオフセットを印加している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−２０１６４６号公報
【特許文献２】特開２０１７−１７５７４６号公報
【特許文献３】米国特許第６３７７０３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２のようにオペアンプの一端に意図的なオフセットを印加する電流検出回路では、負荷電流が大きくなると非線形性誤差を生じる。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置は負荷に接続されるドライブトランジスタと電流検出回路とを備える。前記電流検出回路は、第一端子の電圧と第二端子の電圧との電位差を増幅するオペアンプと、前記第一端子と前記ドライブトランジスタとの間にセンス電流を流すセンストランジスタと、電源電圧端子と前記第二端子との間に接続される第一電流源を有し、前記第二端子に接地電圧端子に供給される電圧よりも高い電圧を供給する電圧供給回路と、前記センス電流に基づいた電流を出力する第三端子と、前記第三端子と前記接地電圧端子との間に接続される第二電流源と、前記第一電流源および前記第二電流源の電流を制御する電流源制御回路と、を備える。前記電流検出回路が検出する検出電流は前記センス電流に基づいた電流から前記第二電源の電流を差し引いた電流である。
【発明の効果】
【０００８】
上記半導体装置によれば、非線形性誤差を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】ソレノイドドライバの動作状態を示す図
【図２】第一比較例の半導体装置を示す回路図
【図３】図２の電流検出回路のデバイス構造を考慮した等価回路図
【図４】非線形性誤差を生じるメカニズムを説明する図
【図５】実施例の半導体装置が組み込まれる自動車の駆動系の例を模式的に示す図
【図６】図５のＥＣＵの構成を示すブロック図
【図７】図６の半導体装置の構成を示すブロック図
【図８】図７のローサイドドライバの電流検出回路を示す回路図
【図９】図８の第一電流源および第二電流源の電流とソレノイド電流との関係を示す図
【図１０】意図的なオフセットを除く電流検出回路の回路図
【図１１】第二比較例のローサイドドライバの電流検出回路を示す回路図
【図１２】図１１の電流検出回路の第一電流源ＣＳ１の電流を示す図
【図１３】負電源を使用しなかった場合の第一電流源の特性を示す図
【図１４】第一変形例のローサイドドライバの電流検出回路を示す回路図
【図１５】第二変形例のローサイドドライバの電流検出回路を示す回路図
【図１６】第三変形例のローサイドドライバの電流検出回路を示す回路図
【図１７】第四変形例のローサイドドライバの電流検出回路を示す回路図
【図１８】図１７のローサイドドライバの電流検出回路の第一電流源および第二電流源を示す回路図
【図１９】図１７のローサイドドライバの電流検出回路での各電流経路を流れる電流のソレノイド電流依存性を示す図
【図２０】第五変形例のローサイドドライバの電流検出回路を示す回路図
【図２１】図２０のローサイドドライバの電流検出回路におけるローサイドドライバがオンの場合の電流経路を示す図
【図２２】図２０のローサイドドライバの電流検出回路におけるハイサイドドライバがオンの場合の電流経路を示す図
【図２３】第六変形例のローサイドドライバの電流検出回路を示す回路図
【図２４】第七変形例のハイサイドドライバの電流検出回路を示す回路図
【図２５】第八変形例のローサイドドライバの電流検出回路を示す回路図
【図２６】図２５のローサイドドライバの電流検出回路におけるハイサイド駆動状態の電流経路を示す図
【図２７】図２５のローサイドドライバの電流検出回路におけるローサイド駆動状態の電流経路を示す図
【図２８】第九変形例のローサイドドライバの電流検出回路を示す回路図
【図２９】図２８のローサイドドライバの電流検出回路におけるハイサイド駆動状態の電流経路を示す図
【図３０】図２８のローサイドドライバの電流検出回路におけるハイサイド駆動状態の電流経路を示す図
【図３１】図２８のローサイドドライバの電流検出回路におけるローサイド駆動状態の電流経路を示す図
【図３２】図２８のローサイドドライバの電流検出回路におけるローサイド駆動状態の電流経路を示す図
【発明を実施するための形態】
【００１０】
以下、比較例、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【００１１】
まず、ソレノイドドライバの動作状態について図１を用いて説明する。図１はソレノイドドライバの動作状態を示す図であり、図１（Ａ）はハイサイド駆動における駆動動作を示す図であり、図１（Ｂ）はハイサイド駆動における回生動作を示す図であり、図１（Ｃ）はローサイド駆動における回生動作を示す図であり、図１（Ｄ）はローサイド駆動における駆動動作を示す図である。
【００１２】
ソレノイドドライバは、入力電圧（Ｖin）が供給される入力電圧端子Ｔvinと外部出力端子Ｔloとの間に設けられるハイサイドドライバＨＳＤと、接地電圧（ＧＮＤ）接地電圧端子Ｔgndと外部出力端子Ｔloとの間に設けられるローサイドドライバＬＳＤと、を備える。ソレノイドの駆動方法にはソレノイドＳＬＮを対接地電圧（ＧＮＤ）に接続するか、対入力電圧（Ｖin）に接続するかで、ハイサイド駆動とローサイド駆動がある。ハイサイド駆動における駆動動作では、図１（Ａ）に示すように、ハイサイドドライバＨＳＤを導通して外部出力端子Ｔloを介してソレノイドＳＬＮに電流（Ｉsln）を流し込み蓄積する。ローサイド駆動における駆動動作では、図１（Ｄ）に示すように、ローサイドドライバＬＳＤを導通して電源からソレノイドＳＬＮに電流（Ｉsln）を流し込み蓄積する。ハイサイド駆動における回生動作では、図１（Ｂ）に示すように、ローサイドドライバＬＳＤを導通してソレノイドＳＬＮに電流を流す。また、ローサイド駆動における回生動作では、図１（Ｃ）に示すように、ハイサイドドライバＨＳＤを導通してソレノイドＳＬＮＤから電流を引き込む。
【００１３】
ソレノイドＳＬＮの接続はシステムにおいて動的に変更するものではないので、ソレノイドドライバは必ずしもハイサイド駆動とローサイド駆動の両方に対応するとは限らない。一方、ソレノイドドライバとしてはハイサイド駆動とローサイド駆動の両方に対応する製品の需要があるので、両方の駆動に対応することが必要な場合もある。
【００１４】
ソレノイドドライバの電流検出回路としては、ハイサイド駆動に対応するハイサイドドライバの電流検出回路およびローサイドドライバの電流検出回路と、ローサイド駆動に対応するハイサイドドライバの電流検出回路およびローサイドドライバの電流検出回路と、の四種類があり得る。
【００１５】
ここで、電流検出回路は、ハイサイドドライバＨＳＤを構成するＭＯＳトランジスタのドレイン−ソース間に流れる電流またはローサイドドライバＬＳＤを構成するＭＯＳトランジスタのドレイン−ソース間に流れる電流を検出する回路である。
【００１６】
ハイサイド駆動に対応するローサイドドライバの電流検出回路を備える半導体装置の一例（第一比較例）について図２を用いて説明する。図２は第一比較例の半導体装置の回路図である。
【００１７】
第一比較例の半導体装置１０Ｒはソレノイドドライバに設けられた構成要素の一部であるローサイドドライバＬＳＤのトランジスタＭＮ１と電流検出回路１２ＬＲとを備える。電流検出回路１２ＬＲは、センストランジスタＳＴＲのトランジスタＭＮ３と、トランジスタＭＮ４，ＭＰ１，ＭＰ２と、第一オペアンプＡ１と、定電流源ＣＣＲと、を備える。なお、図２には、ソレノイドＳＬＮも示されている。
【００１８】
電流検出回路１２ＬＲにおいて、トランジスタＭＮ３は、トランジスタＭＮ１と同じく高耐圧のＮチャネルＭＯＳトランジスタにより構成される。例えばトランジスタＭＮ３のトランジスタサイズはトランジスタＭＮ１のトランジスタサイズの１／１０００倍である。
【００１９】
トランジスタＭＮ３は、電源電圧（ＶＤＤ）が供給される電源電圧端子Ｔvddと、トランジスタＭＮ１のドレイン（端子Ｔd）と、の間の電流経路上に設けられ、ゲートにパルス信号（ＶＧ１）が供給される。
【００２０】
第一オペアンプＡ１は、トランジスタＭＮ１のソース電圧（すなわち、接地電圧（ＧＮＤ））よりも高い電圧を供給する電圧供給回路とトランジスタＭＮ３のソース電圧との電位差を増幅する。なお、第一オペアンプＡ１は、低耐圧のトランジスタにより構成されている。
【００２１】
ここで、トランジスタＭＮ３のゲート−ソース間電圧およびドレイン−ソース間電圧がそれぞれトランジスタＭＮ１のゲート−ソース間電圧およびドレイン−ソース間電圧と同じ値を示す。そのため、トランジスタＭＮ３のドレイン−ソース間には、トランジスタＭＮ１のドレイン−ソース間に流れる電流（Ｉlsd）に比例した電流（Ｉsns）が流れる。本比較例では、Ｉsns＝（１／１０００）Ｉlsdである。
【００２２】
電圧供給回路は、トランジスタＭＮ４および定電流源ＣＣＲを有する。トランジスタＭＮ４は、例えばトランジスタＭＮ３と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ４は、第一オペアンプＡ１の非反転入力端子Ｔniと、接地電圧端子Ｔgndと、の間に設けられ、ゲートに電源電圧（ＶＤＤ）が供給されることで常にオンした状態となっている。つまり、トランジスタＭＮ４は、抵抗素子として機能する。
【００２３】
定電流源ＣＣＲは、電源電圧端子Ｔvddと、第一オペアンプＡ１の非反転入力端子Ｔniと、の間に設けられ、第一オペアンプＡ１の非反転入力端子Ｔniに電流（Ｉshr）を供給する。それにより、第一オペアンプＡ１の非反転入力端子Ｔniには、接地電圧（ＧＮＤ）よりも所定電圧高い電圧が供給され、意図的なオフセットが印加される。
【００２４】
次に、上述した非線形性誤差が生じるメカニズムについて図３、４を用いて説明する。図３は図２の電流検出回路のデバイス構造を考慮した等価回路図である。図４（Ａ）はローサイドドライバ電流とソレノイド電流の関係を示す図であり、図４（Ｂ）はセンストランジスタ電流とソレノイド電流の関係を示す図であり、図４（Ｃ）は電流検出誤差とソレノイド電流の関係を示す図である。
【００２５】
ローサイドドライバＬＳＤおよびセンストランジスタＳＴＲは高耐圧ＭＯＳトランジスタで構成される。高耐圧ＭＯＳトランジスタには大きく分けて縦型ＭＯＳトランジスタと横型ＭＯＳトランジスタがある。縦型ＭＯＳトランジスタはゲート電極およびソース電極が半導体チップの表面に形成され、ドレイン電極が裏面に形成される。横型ＭＯＳトランジスタはゲート電極、ソース電極およびドレイン電極が半導体チップの表面に形成される。縦型ＭＯＳトランジスタおよび横型ＭＯＳトランジスタのいずれにおいても高耐圧ＭＯＳトランジスタの構造上は本体であるＭＯＳトランジスタに並列に寄生ダイオードであるボディダイオードが形成される。よって、図３に示すように、ローサイドドライバＬＳＤはトランジスタＭＮ１にボディダイオードＢＤが並列に接続されて構成される。センストランジスタＳＴＲはトランジスタＭＮ３にボディダイオードＢＤＳが並列に接続されて構成される。
【００２６】
ローサイドドライバＬＳＤを流れる電流（Ｉlsd）はトランジスタＭＮ１のソース−ドレイン間を流れる電流（Ｉmos）とボディダイオードＢＤを流れる電流（Ｉdi）の合計である。図４（Ａ）に示すように、電流（Ｉmos）はソレノイド電流（Ｉsln）に比例して増加する（線形性を有する）が、電流（Ｉdi）はソレノイド電流（Ｉsln）が大きくなると、急激に増加する（非線形性を有する）。
【００２７】
センストランジスタＳＴＲを流れるセンス電流（Ｉsns）はトランジスタＭＮ３のソース−ドレイン間を流れる電流（Ｉsmos）とボディダイオードＢＤＳを流れる電流（Ｉdis）の合計である。図４（Ｂ）に示すように、電流（Ｉsmos）はソレノイド電流（Ｉsln）に比例して増加する（線形性を有する）が、電流（Ｉsdi）はソレノイド電流（Ｉsln）が大きくなると、急激に増加する（非線形性を有する）。
【００２８】
意図的なオフセットを印加した場合、第一オペアンプＡ１の入力が接地電圧（ＧＮＤ）と異なるため、ローサイドドライバＬＳＤとセンストランジスタＳＴＲのＶdsが等しくない。よって、図４（Ａ）および図４（Ｂ）に示すように、ローサイドドライバＬＳＤのボディダイオードＢＤを流れる電流（Ｉdi）とセンストランジスタＳＴＲのボディダイオードＢＤＳを流れる電流（Ｉsdi）の比はセンス比にならない。その結果、図４（Ｃ）に示すように、電流検出誤差（ＣＤＥ）はソレノイド電流（Ｉsln）が大きいところで非線形になり、電流検出回路に非線形性誤差を生じる。
【００２９】
意図的なオフセットを印加しているため、図４（Ｂ）のセンストランジスタＳＴＲの電流（Ｉsns）のグラフは図４（Ａ）のローサイドドライバＬＳＤの電流（Ｉlsd）のグラフを左にシフトしたものになっている。ただし、縦軸のスケールは異なる。したがって、ボディダイオードＢＤ，ＢＤＳに電流が流れ始めるソレノイド電流（Ｉsln）はローサイドドライバＬＳＤとセンストランジスタＳＴＲで異なる。
【００３０】
図４（Ｃ）の電流検出誤差（ＣＤＥ）としては、ＭＯＳトランジスタ（ＭＯＳ）のみだと意図的なオフセットのみで一定であり後段で差し引くことができるが、ボディダイオードＢＤ，ＢＤＳを有するＭＯＳトランジスタ（MOS＋Diode）では非線形な曲がりを持っており後段で差し引くのは困難である。非線形な曲がりはＰＶＴ（プロセス条件、電源電圧条件、温度条件）によって変動するため、単純に差し引くことはできない。なお、回生動作のためには、ボディダイオードＢＤは必要であり、トランジスタに寄生ダイオードであるボディダイオードＢＤが形成されない場合は、ダイオードを外付けする。この場合も同様の非線形誤差を生ずる。
【００３１】
そこで、実施形態の電流検出回路は意図的なオフセットを印加するための回路を備える。すなわち、電流検出回路の差動増幅器の一方の入力に例えば正のオフセットを設けるための第一電流源を接続し、電流検出回路の出力に例えば負のオフセットを加えるための第二電流源を接続する。差動増幅器の他方の入力に接続するセンストランジスタが逆バイアスになるのを防止し、電流測定ができなくなるのを防止する。また、オフセットの量は検出対象の電流に応じて調整する。これにより、センストランジスタを用いた電流検出回路の非線形性誤差を低減することができる。
【実施例】
【００３２】
実施例の半導体装置について説明する。ここでは、まず、半導体装置の使用態様の例について図５、６を用いて説明する。図５は実施例の半導体装置が組み込まれる自動車の駆動系の例を模式的に示す図である。図６は図５のＥＣＵの構成を示すブロック図である。
【００３３】
図５に示すように、自動車１００の駆動系は、エンジン（ENGINE)）１０１、クラッチ１０２、トランスミッション（TRANSMISSION）１０３、ディファレンシャルギア１０４ａ，１０４ｂ、駆動輪１０５ａ，１０５ｂ、車輪１０５ｃ，１０５ｄ、ソレノイドバルブ（SOLENOID VALVE）１０６、シャフト１０７ａ〜１０７ｄ、電子制御ユニット（ＥＣＵ：Electronic Control Unit）１を有する。
【００３４】
エンジン１０１は駆動力を発生する各種のエンジンを用いることができる。エンジン１０１は、発生させた駆動力を、クラッチ１０２を介してトランスミッション１０３に伝達する。トランスミッション１０３は、ディファレンシャルギア１０４ａおよびシャフト１０７ａを介して駆動輪１０５ａに駆動力を伝達し、ディファレンシャルギア１０４ａおよびシャフト１０７ｂを介して駆動輪１０５ｂに駆動力を伝達する。また、車輪１０５ｃは、シャフト１０７ｃを介してディファレンシャルギア１０４ｂと結合され、車輪１０５ｄは、シャフト１０７ｄを介してディファレンシャルギア１０４ｂと結合される。
【００３５】
ＥＣＵ１はソレノイドバルブ１０６を制御する装置である。図６に示すように、ＥＣＵ１は半導体装置１０と半導体装置１０を制御するマイクロコントローラ（ＭＣＵ）２０を有する。半導体装置１０は駆動回路（DRIVE CIRCUIT）１１、電流検出回路（CURRENT DETECTION CIRCUIT）１２およびは駆動回路１１を制御する制御部（CONTROL UNIT）１３を有する。半導体装置１０は、ソレノイドバルブ１０６のソレノイドＳＬＮ（図７参照）に与える電流を制御することで、ソレノイドバルブ１０６の開閉を制御する。この例では、ソレノイドバルブ１０６の開閉によって、クラッチ１０２の位置を変動させることができる。つまり、半導体装置１０は、ソレノイドバルブ１０６の開閉を制御することで、エンジン１０１からトランスミッション１０３への駆動力の伝達を制御することができる。マイクロコントローラ２０はＣＰＵ（不図示）とメモリ（不図示）とを一つの半導体チップに備える半導体集積回路装置である。
【００３６】
後述するように、ソレノイド電流を精度よく制御することにより、トランスミッション１０３がギアを切り替える際の振動を低減することができる。その結果、振動の少ない快適な乗り心地の自動車を実現することができる。
【００３７】
次に、半導体装置１０について図７を用いて説明する。図７は図６の半導体装置の構成を示すブロック図である。なお、図７にはソレノイドＳＬＮも示されている。
【００３８】
半導体装置１０は、トランジスタＭＮ１とトランジスタＭＮ２とを有する駆動回路１１と、電流検出回路１２と、プリドライバ１１１，１１２と制御回路（ＣＮＴＲ）１１３とアナログ／デジタル変換器（ＡＤＣ）１１４とフィルタ（Filter）１１５と加算回路１１６とを有する制御部１３と、を一つの半導体チップに備える。例えば、半導体装置１０は、シリコン基板や化合物半導体基板上に形成された電子回路として構成される。ここで、半導体装置１０はソレノイドＳＬＮをハイサイド駆動する。
【００３９】
トランジスタＭＮ１は、駆動回路１１のローサイドドライバ（第１ドライブトランジスタ）であって、高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ２は、駆動回路１１のハイサイドドライバ（第２ドライブトランジスタ）であって、高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。
【００４０】
より詳細には、トランジスタＭＮ１では、ドレインが外部出力端子Ｔloに接続され、ソースが接地電圧端子Ｔgndに接続され、ゲートに制御部１３からのパルス信号（ＶＧ１）が供給される。トランジスタＭＮ２では、ドレインが入力電圧端子Ｔvinに接続され、ソースが外部出力端子Ｔloに接続され、ゲートに制御部１３からのパルス信号（ＶＧ２）が供給される。なお、接地電圧端子Ｔgndには、接地電圧（ＧＮＤ）が供給され、入力電圧端子Ｔvinには、外部から入力電圧（Ｖin）が供給されている。また、外部出力端子ＴloはソレノイドＳＬＮの一端に接続される。ソレノイドＳＬＮの他端は接地電圧（ＧＮＤ）に接続されている。
【００４１】
駆動回路１１では、トランジスタＭＮ１，ＭＮ２のオン／オフがデッドタイムを挟んで相補的に制御される。例えば、まず、トランジスタＭＮ２がオンして導通状態になり、トランジスタＭＮ１がオフして非導通状態になることにより、入力電圧端子ＴvinからトランジスタＭＮ２および外部出力端子Ｔloを介してソレノイドＳＬＮに向けて電流が流れる。このとき、ソレノイドＳＬＮには、電流エネルギーが蓄えられる。その後、トランジスタＭＮ２がオフし、トランジスタＭＮ１がオンすることにより、入力電圧端子ＴvinからトランジスタＭＮ２を介してソレノイドＳＬＮに向けて流れていた電流が遮断される。ソレノイドＳＬＮは、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーをソレノイドＳＬＮが接続された接地電圧端子に向けて放出する。それにより、接地電圧端子ＴgndからトランジスタＭＮ１を介してソレノイドＳＬＮに向けて電流が流れる。
【００４２】
電流検出回路１２は、ハイサイドドライバの電流検出回路（ＨＣＤＣ）１２Ｈ、ローサイドドライバの電流検出回路（ＬＣＤＣ）１２Ｌ、合成部１２Ｓを備える。合成部１２Ｓは電流検出回路１２Ｈの検出電流と電流検出回路１２Ｌの検出電流とを切り替えるスイッチ等を備える。電流検出回路１２Ｌの詳細は後述する。
【００４３】
制御部１３は、プリドライバ１１１，１１２と、制御回路（ＣＮＴＲ）１１３と、アナログ／デジタル変換器（ＡＤＣ）１１４と、フィルタ１１５と、加算回路１１６と、を備える。アナログ／デジタル変換器１１４は電流検出回路１２で検出した電流に基づいた検出結果（電圧値）をデジタル検出信号に変換する。デジタル検出信号はフィルタ１１５で一周期（トランジスタＭＮ１のオン／オフ）の電流検出結果を平均し、ＭＣＵ２０からの指示値（ＩＮＶＬ）を加算回路１１６で増減して制御回路１１３に送る。
【００４４】
制御回路１１３は、電流検出回路１２の検出結果をモニタすることで駆動回路１１のトランジスタＭＮ１、ＭＮ２の電流をモニタする。そして、制御回路１１３は、モニタ結果に応じてトランジスタＭＮ１、ＭＮ２をＰＷＭ（Pulse Width Modulation：パルス幅変調）制御することにより、プリドライバ１１１，１１２を介してトランジスタＭＮ１、ＭＮ２を相補的にオン／オフし、トランジスタＭＮ１、ＭＮ２の電流（ソレノイド電流（Ｉsln））を目標値に収束するように制御する。
【００４５】
なお、後述するように、電流検出回路１２Ｌによってソレノイドドライバの電流を精度よく検出することによって、ソレノイド電流を精度よく制御することができる。
【００４６】
次に、ハイサイド駆動のローサイドドライバの電流検出回路について図８、９を用いて説明する。図８は図７のローサイドドライバの電流検出回路を示す回路図である。図９は図８の第一電流源および第二電流源の電流とソレノイド電流との関係を示す図である。
【００４７】
図８に示すように、電流検出回路１２Ｌは、トランジスタＭＮ３，ＭＮ４，ＭＰ１，ＭＰ２と、第一オペアンプＡ１と、第一電流源ＣＳ１と、第二電流源ＣＳ２と、電流源制御回路（ＣＳＣＮＴＲ）ＣＳＣと、を備える。なお、図８には、駆動回路１１に設けられた構成要素の一部であるローサイド側のトランジスタＭＮ１、ハイサイド側のトランジスタＭＮ２およびソレノイドバルブ１０６のソレノイドＳＬＮも示されている。また、図８では、トランジスタＭＮ１，ＭＮ２，ＭＮ３に形成される寄生ダイオードであるボディダイオードは省略されている。以下の実施例および変形例も同様である。
【００４８】
電流検出回路１２Ｌにおいて、トランジスタＭＮ３は、トランジスタＭＮ１と同じく高耐圧のＮチャネルＭＯＳトランジスタにより構成されるセンストランジスタである。例えばトランジスタＭＮ３のトランジスタサイズはトランジスタＭＮ１のトランジスタサイズの１／Ｎ（例えばＮ＝１０００）倍である。
【００４９】
トランジスタＭＮ３は、電源電圧（ＶＤＤ）が供給される電源電圧端子Ｔvddと、トランジスタＭＮ１のドレイン（端子Ｔd）と、の間の電流経路上に設けられ、ゲートにパルス信号（ＶＧ１）が供給される。
【００５０】
第一オペアンプＡ１は第一端子である反転入力端子Ｔinvと第二端子である非反転入力端子Ｔniを有し、トランジスタＭＮ１のソース電圧（すなわち、接地電圧（ＧＮＤ））よりも高い電圧を供給する電圧供給回路ＯＶＬとトランジスタＭＮ３のソース電圧との電位差を増幅する。なお、第一オペアンプＡ１は、低耐圧のトランジスタにより構成されている。
【００５１】
ここで、トランジスタＭＮ３のゲート−ソース間電圧およびドレイン−ソース間電圧がそれぞれトランジスタＭＮ１のゲート−ソース間電圧およびドレイン−ソース間電圧と同じ値を示す。そのため、トランジスタＭＮ３のドレイン−ソース間には、トランジスタＭＮ１のドレイン−ソース間に流れる電流に比例した電流（本例では１／Ｎ（例えばＮ＝１０００）倍の電流）が精度良く流れる。
【００５２】
第一オペアンプＡ１の出力電圧は、トランジスタＭＰ１，ＭＰ２のゲートに供給される。トランジスタＭＰ１は、低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ３に直列に設けられている。トランジスタＭＰ２は、低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ１とは別の電流経路である電源電圧端子Ｔvddと第三端子である出力端子Ｔoutとの間の電流経路上に設けられている。したがって、トランジスタＭＰ２には、トランジスタＭＰ１に流れる電流に比例する電流が流れる。つまり、トランジスタＭＰ１，ＭＰ２はカレントミラー回路を構成している。このカレントミラー比は１／Ｍ倍である。
【００５３】
上述したように、第一オペアンプＡ１の２つの入力端子のうち接地電圧端子Ｔgndに接続される非反転入力端子Ｔniに対して、接地電圧（ＧＮＤ）より高い電圧を供給する電圧供給回路ＯＶＬがさらに設けられている。電圧供給回路ＯＶＬは、トランジスタ（第一シフトトランジスタ）ＭＮ４および第一電流源ＣＳ１を有する。
【００５４】
トランジスタＭＮ４は、例えばトランジスタＭＮ３と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ４は、第一オペアンプＡ１の非反転入力端子Ｔniと、接地電圧端子Ｔgndと、の間に設けられ、ゲートに電源電圧（ＶＤＤ）が供給されることで常にオンした状態となっている。つまり、トランジスタＭＮ４は、抵抗素子として機能する。
【００５５】
第一電流源ＣＳ１は、電源電圧端子Ｔvddと、第一オペアンプＡ１の非反転入力端子Ｔniと、の間に設けられ、第一オペアンプＡ１の非反転入力端子Ｔniに電流（Ｉsh1）を供給する。それにより、第一オペアンプＡ１の非反転入力端子Ｔniには、接地電圧（ＧＮＤ）よりも高い電圧が供給される。
【００５６】
ここで、第一オペアンプＡ１のオフセット電圧の影響により、本来であればトランジスタＭＮ３のソース電圧がドレイン電圧よりも低くなるはずの場合がある。しかし、仮に電圧供給回路ＯＶＬが設けられていなければ、第一オペアンプＡ１の反転入力端子Ｔinvの電圧は、非反転入力端子Ｔniに供給される接地電圧（ＧＮＤ）よりも低いマイナスの電圧になることができないため、トランジスタＭＮ３のソース電圧が想定されるよりも低くならず、その結果、オフセット電圧の影響を考慮した電流検出ができなくなってしまう。
【００５７】
それに対し、電流検出回路１２Ｌは、電圧供給回路ＯＶＬを用いて第一オペアンプＡ１の非反転入力端子Ｔniに接地電圧（ＧＮＤ）よりも高い電圧を供給している。それにより、電流検出回路１２Ｌは、オフセット電圧の影響に応じて想定通りにトランジスタＭＮ３のソース電圧をドレイン電圧よりも低くすることができるため、オフセット電圧を考慮した電流検出を行うことができる。
【００５８】
上述したように、トランジスタＭＮ３はトランジスタＭＮ１に流れる電流を１／Ｎ（例えばＮ＝１０００）倍を検出する。検出されたセンス電流（Ｉsns）はトランジスタＭＰ１，ＭＰ２で折り返されて検出電流（Ｉsig）として出力される。
【００５９】
第一電流源ＣＳ１および第二電流源ＣＳ２は検出電流に意図的にオフセットを加える役割がある。第一電流源ＣＳ１の電流（Ｉsh1）をトランジスタＭＮ４に流すと第一オペアンプＡ１の仮想接地点の電圧が上昇するため、トランジスタＭＮ３を流れる電流が増加し、正のオフセットが印可される。なお、このときの外部出力端子Ｔloの電圧は負である。
【００６０】
第一電流源ＣＳ１の電流（Ｉsh1）によって正のオフセットを印加している場合、ソレノイド電流（Ｉsln）が流れないとき（Ｉsln＝０Ａ）でも第一オペアンプＡ１の仮想接地が正の電圧となるので、正しく電流を検出することができる。
【００６１】
第二電流源ＣＳ２の電流（Ｉsh2）は検出電流（Ｉsig）から差し引かれるため、負のオフセットが印加される。ソレノイド電流（Ｉsln）の増加に従ってＩsh1＝０Ａになるとオフセットが印可されなくなるので誤差を生じるが、第二電流源ＣＳ２の電流（Ｉsh2）によって負のオフセットを印加することで誤差をキャンセルすることができる。
【００６２】
図９に示すように、第一電流源ＣＳ１の電流量（Ｉsh1）および第二電流源ＣＳ２の電流量（Ｉsh2）はソレノイド電流（Ｉsln）に応じて変化する。ソレノイド電流（Ｉsln）が所定値よりも小さいときは、第一電流源ＣＳ１の電流量（Ｉsh1）は電源電圧端子Ｔvddから反転入力端子Ｔinvに電流を流し、ソレノイド電流（Ｉsln）が所定値以上のときは、第一電流源ＣＳ１は電流を流さない。ソレノイド電流（Ｉsln）が所定値よりも小さいときは、第二電流源ＣＳ２は出力端子Ｔoutから接地電圧端子Ｔgndに電流を流し、ソレノイド電流（Ｉsln）が所定値以上のときは、第二電流源ＣＳ２は電流を流さない。言い換えると、ソレノイド電流（Ｉsln）が所定値よりも小さいときは、第一電流源ＣＳ１の電流量（Ｉsh1）は第二電流源ＣＳ２の電流量（Ｉsh2）よりも大きく、ソレノイド電流（Ｉsln）が所定値以上のときは、第二電流源ＣＳ２の電流量（Ｉsh2）は第一電流源ＣＳ１の電流量（Ｉsh1）よりも大きい。
電流源制御回路ＣＳＣはソレノイド電流（Ｉsln）を簡易的に検出する回路であり、検出した電流に基づいて第一電流源ＣＳ１の電流（Ｉsh1）および第二電流源ＣＳ２の電流（Ｉsh2）を制御する。すなわち、電流源制御回路ＣＳＣは、ソレノイド電流（Ｉsln）が所定値より小さいときは、ソレノイド電流（Ｉsln）の増加とともに第一電流源ＣＳ１の電流量（Ｉsh1）が減少するように制御する。また、電流源制御回路ＣＳＣは、ソレノイド電流（Ｉsln）が所定値以上のときは、第一電流源ＣＳ１に電流を流さないように制御し、ソレノイド電流（Ｉsln）が所定値より小さいときは、第二電流源ＣＳ２に電流を流さないように制御し、ソレノイド電流（Ｉsln）が所定値以上のときは、ソレノイド電流（Ｉsln）の増加とともに第二電流源ＣＳ２の電流が増加するように制御する。なお、電流源制御回路ＣＳＣの電流検出精度は電流検出回路１２Ｌの電流検出精度と比べて低い。
【００６３】
なお、第一電流源ＣＳ１の電流（Ｉsh1）および第二電流源ＣＳ２の電流（Ｉsh2）によって印加される意図的なオフセットが変動することにより第一オペアンプＡ１のゲインが変わるため、トランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比を調整し所望のゲインとなるように設計する。
【００６４】
次に、第一電流源ＣＳ１の電流（Ｉsh1）、第二電流源ＣＳ２の電流（Ｉsh2）、トランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比の一例について説明する。
【００６５】
電流検出回路１２Ｌにおいて所望の入出力特性を得るには第一電流源ＣＳ１の電流（Ｉsh1）、第二電流源ＣＳ２の電流（Ｉsh2）、トランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比を適切に設計する必要がある。上述の各電流は式（１）〜（４）の関係にある。
Ｉsns＝（Ｉ／Ｎ）Ｉsln＋Ｉsh1       ・・・（１）
Ｉsh1＝Ｋ・max(Ｉsh−αＩsln，０)   ・・・（２）
Ｉsh2＝max（αＩsln−Ｉsh，０)      ・・・（３）
Ｉsig＝（Ｉsns／Ｍ）−Ｉsh2         ・・・（４）
ここで、ＩsnsはトランジスタＭＮ３を流れる電流、αとＫは適当な定数、ＭはトランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比、ＮはローサイドドライバであるトランジスタＭＮ２とセンストランジスタであるトランジスタＭＮ３のセンス比、Ｉshは意図的なオフセットの値でソレノイド電流（Ｉsln）が０Ａの時に電流検出回路が出力する電流値（Ｉsig）である。
【００６６】
上記式（１）〜（４）より、下記の設計値が導出される。
Ｉsig＝（１／ＭｏＮ）Ｉsln＋Ｉsh   ・・・（５）
Ｋ＝Ｍｏ                          ・・・（６）
Ｍ＝Ｍｏ／（１＋αＭｏＮ）        ・・・（７）
α＝Ｉsh／Ｉsln0                   ・・・（８）
ここで、Ｍｏはセンスアンプの電流利得、Ｉsln0はＩsh＝αＩslnとなるソレノイド電流である。
【００６７】
電流検出回路１２Ｌで印可した意図的なオフセットは後段で除く必要がある。意図的なオフセットを除く方法について図１０を用いて説明する。図１０は意図的なオフセットを除く回路を含むローサイドドライバの電流検出回路の回路図である。
【００６８】
図１０に示すように、電流検出回路１２Ｌは図９の電流検出回路１２Ｌの第二電流源ＣＳ２に並列に定電流源ＣＣ０を追加した回路である。言い換えると、定電流源ＣＣ０は出力端子Ｔoutと接地電圧端子Ｔgndとの間に設けられている。アナログ的に電流（Ｉsh0）を差し引くことで検出電流（Ｉsig）から意図的なオフセットを除くことができる。ここで、電流（Ｉsh0）はＩsln＝０Ａのときの電流（Ｉsh1）である。
【００６９】
次に、第一電流源ＣＳ１および第二電流源ＣＳ２の二つの電流源を使用する理由について第二比較例の電流検出回路を用いて説明する。図１１は第二比較例の電流検出回路を示す回路図である。図１２は図１１の電流検出回路の第一電流源の電流を示す図である。図１３は負電源を使用しなかった場合の第一電流源の特性を示す図であり、図１３（Ａ）は第一電流源の電流を示す図であり、図１３（Ｂ）は電流検出誤差を示す図である。
【００７０】
図１１の第二比較例の電流検出回路１２ＬＳは図８の実施例の電流検出回路１２Ｌから第二電流源ＣＳ２を省いたものであるである。電流検出回路１２ＬＳを第一電流源ＣＳ１のみで構成しようとすると、図１２に示すように、第一電流源ＣＳ１を流れる電流（Ｉsh1）は途中で負になる。これを実現するためには接地電圧端子Ｔgndから電流を引く必要があるので、負電源が必要である。また、正と負の両方の電流を回路的に実現するには、両符号に対応するためにカレントミラーを二つ備える必要がある。したがって、実質的には二つの電流源を備えていることになる。
【００７１】
負電源を使用しなかった場合、図１３（Ａ）に示すように、第一電流源ＣＳ１の電流（Ｉsh1）は途中で０になる。このとき、ソレノイド電流（Ｉsln）が大きいところで意図的なオフセットがゼロとなり電流検出値が折れ曲がるので、図１３（Ｂ）に示すように電流検出誤差（ＣＤＥ）を生じる。
【００７２】
実施例によれば、第一オペアンプＡ１にオフセットがある場合においてもＩsln＝０Ａ付近の電流を検出することができる。また、第一電流源ＣＳ１の電流（Ｉsh1）が一定の場合（図２の第一比較例）はソレノイド電流（Ｉsln）が大きいところにおいて非線形性誤差を生じるが、本実施例はソレノイド電流（Ｉsln）が大きいところでＩsh1＝０Ａなので非線形性誤差を生じない。特許文献１のような検出抵抗を用いる場合、検出抵抗に大電流を流す必要があるため、また、低い抵抗値を高い精度で実現する必要があるため、検出抵抗の面積が大きくなる。例えば、検出抵抗はドライブトランジスタと同程度の大きさになる。実施例では、検出抵抗を用いないため、一つの半導体チップに複数の半導体装置１０を形成することもできる。
【００７３】
＜変形例＞
以下、代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、複数の変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【００７４】
（第一変形例）
実施例では意図的なオフセットの除去はアナログ的に行っているが、別の例（第一変形例）について図１４を用いて説明する。図１４は第一変形例のローサイドドライバの電流検出回路を示す回路図である。なお、図１４には、制御部１３に設けられた構成要素の一部であるアナログ／デジタル変換器（ＡＤ変換器）１１４も示されている。
【００７５】
図７に示すように、検出電流をＡＤ変換して電流検出値をデジタル値として用いているので、ＡＤ変換した後のデジタル値から差し引く方法によって意図的なオフセットを除去してもよい。
【００７６】
図１４に示すように、電流検出回路１２ＬＡは図８の電流検出回路１２ＬのトランジスタＭＰ１（出力端子Ｔout）と接地電圧端子Ｔgndとの間に抵抗Ｒoutを備える。電流検出回路１２ＬＡは出力する検出電流（Ｉsig）を抵抗Ｒoutによって電圧（Ｖout）に変換する。第一変形例の制御部１３はＡＤ変換器１１４とフィルタ１１５との間に加算回路１１７を有する。ＡＤ変換器１１４は電圧（Ｖout）をデジタル値に変換し、加算回路１１７はデジタル値から意図的なオフセットに相当する定数（ＣＮＳＴ）を差し引いて、電流検出値を得る。
【００７７】
（第二変形例）
電流源制御回路ＣＳＣの検出対象を変更した例（第二変形例）について図１５を用いて説明する。図１５は第二変形例のローサイドドライバの電流検出回路の回路図である。
【００７８】
実施例では電流源制御回路ＣＳＣが検出する電流（検出対象）はソレノイド電流（Ｉsln）であるが、第二変形例の電流検出回路１２ＬＢの電流源制御回路ＣＳＣの検出対象はローサイドドライバであるトランジスタＭＮ１の電流（Ｉlsd）である。
【００７９】
トランジスタＭＮ１の電流（Ｉlsd）を検出する場合については、トランジスタＭＮ１の電流（Ｉlsd）がソレノイド電流（Ｉsln）とほぼ等しいので、第一電流源ＣＳ１の電流（Ｉsh1）、第二電流源ＣＳ２の電流（Ｉsh2）、トランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比は、実施例と同様に上記式（１）〜（８）から求めることができる。
【００８０】
（第三変形例）
電流源制御回路ＣＳＣの検出対象を変更した例（第三変形例）について図１６を用いて説明する。図１６は第三変形例のローサイドドライバの電流検出回路の回路図である。
【００８１】
実施例では電流源制御回路ＣＳＣが検出する電流（検出対象）はソレノイド電流（Ｉsln）であるが、第三変形例の電流検出回路１２ＬＣの電流源制御回路ＣＳＣの検出対象はセンストランジスタの電流（Ｉsns）である。
【００８２】
電流検出回路１２ＬＣにおいて第一電流源ＣＳ１の電流（Ｉsh1）、第二電流源ＣＳ２の電流（Ｉsh2）、トランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比は実施例とは異なる。上述の各電流は式（１１）〜（１４）の関係にある。
Ｉsns＝（Ｉ／Ｎ）Ｉsln＋Ｉsh1       ・・・（１１）
Ｉsh1＝Ｋ・max(Ｉsh−βＩsns，０)   ・・・（１２）
Ｉsh2＝max（βＩsns−Ｉsh，０)      ・・・（１３）
Ｉsig＝（Ｉsns／Ｍ）−Ｉsh2         ・・・（１４）
ここで、βとＫは適当な定数、ＭはトランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比、ＮはローサイドドライバのトランジスタＭＮ２とトランジスタＭＮ３のセンス比、Ｉshは意図的なオフセットの値でソレノイド電流（Ｉsln）が０Ａの時に電流検出回路が出力する電流値（Ｉsig）である。
【００８３】
上記式（１１）〜（１４）より、下記の設計値が導出される。
Ｉsig＝（１／ＭｏＮ）ＩＬ＋Ｉsh    ・・・（１５）
Ｋ＝Ｍｏ                          ・・・（１６）
Ｍ＝（１−β）Ｍｏ                ・・・（１７）
β＝ＮＩsh／Ｉsln                  ・・・（１８）
ここで、Ｍｏはセンスアンプの電流利得、ＩslnはＩsh＝βＩsnsとなるソレノイド電流である。
（第四変形例）
実施例の第一電流源ＣＳ１および第二電流源ＣＳ２にＭＯＳトランジスタを用いて具体的な回路として実現した例（第四変形例）について図１７〜１９を用いて説明する。図１７は第四変形例のローサイドドライバの電流検出回路を示す回路図である。図１８は図１７のローサイドドライバの電流検出回路の第一電流源および第二電流源を示す回路図である。図１９は図１７のローサイドドライバの電流検出回路での各電流経路を流れる電流のソレノイド電流依存性を示す図であり、図１９（Ａ）はセンス電流および検出電流を示す図であり、図１９（Ｂ）は第一レプリカ電流、第二レプリカ電流および定電流源の電流を示す図であり、図１９（Ｃ）は第一電流源の電流および第二電流源の電流を示す図である。
【００８４】
第四変形例のローサイドドライバの電流検出回路１２ＬＤでは、電流源制御回路ＣＳＤはソレノイド電流（Ｉsln）を直接検出するのではなく、第三変形例のようにソレノイド電流（Ｉsln）のコピーであるセンス電流（Ｉsns）を検出する。具体的にはセンス電流（Ｉsns）をコピーして第一レプリカ電流（Ｉrep1）および第二レプリカ電流（Ｉrep2）として取り出している。第一電流源ＣＳ１の電流（Ｉsh1）および第二電流源ＣＳ２の電流（Ｉsh2）はカレントミラーによって第一レプリカ電流（Ｉrep1）および第二レプリカ電流（Ｉrep2）と定電流源ＣＣの電流（Ｉcc）の加減算を行うことにより生成されている。以下、詳細に説明する。
【００８５】
トランジスタＭＰ１，ＭＰ３は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ３に直列に設けられている。トランジスタＭＰ２，ＭＰ４は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ１，ＭＰ３とは別の電流経路である電源電圧端子Ｔvddと出力端子Ｔoutとの間の電流経路上に直列に設けられている。また、トランジスタＭＰ３，ＭＰ４のそれぞれのゲートには、第一バイアス電圧（Ｖbi1）が供給される。さらに、トランジスタＭＰ２のゲートは、トランジスタＭＰ１のゲートおよび第一オペアンプＡ１の出力に接続されている。したがって、トランジスタＭＰ２，ＭＰ４には、トランジスタＭＰ１，ＭＰ３に流れる電流（Ｉsns）に比例する電流（Ｉsig）が流れる。つまり、トランジスタＭＰ１〜ＭＰ４はカレントミラー回路を構成している。このカレントミラー比は１／Ｍ倍である。
【００８６】
電流源制御回路ＣＳＤは、トランジスタＭＰ５〜ＭＰ８を有する。トランジスタＭＰ５，ＭＰ６は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ１，ＭＰ３とは別の電流経路である電源電圧端子Ｔvddと第一電流源ＣＳ１との間の電流経路上に直列に設けられている。また、トランジスタＭＰ６のゲートには、第一バイアス電圧（Ｖbi1）が供給される。さらに、トランジスタＭＰ５のゲートは、トランジスタＭＰ１のゲートおよび第一オペアンプＡ１の出力に接続されている。したがって、トランジスタＭＰ５，ＭＰ６には、トランジスタＭＰ１，ＭＰ３に流れる電流（Ｉsns）に比例する第一レプリカ電流（Ｉrep1）が流れる。つまり、トランジスタＭＰ１，ＭＰ３，ＭＰ５，ＭＰ６はカレントミラー回路を構成している。このカレントミラー比は１／ＭＬ倍である。
【００８７】
トランジスタＭＰ７，ＭＰ８は、低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ１，ＭＰ３とは別の電流経路である電源電圧端子Ｔvddと第二電流源ＣＳ２との間の電流経路上に直列に設けられている。また、トランジスタＭＰ８のゲートには、第一バイアス電圧（Ｖbi1）が供給される。さらに、トランジスタＭＰ７のゲートは、トランジスタＭＰ１のゲートおよび第一オペアンプＡ１の出力に接続されている。したがって、トランジスタＭＰ７，ＭＰ８には、トランジスタＭＰ１，ＭＰ３に流れる電流（Ｉsense）に比例する第二レプリカ電流（Ｉrep2）が流れる。つまり、トランジスタＭＰ１，ＭＰ３，ＭＰ７，ＭＰ８はカレントミラー回路を構成している。このカレントミラー比は１／ＭＬ倍である。
【００８８】
図１８に示すように、第一電流源ＣＳ１はトランジスタＭＰ９〜ＭＰ１２，ＭＮ５〜ＭＮ８および定電流源ＣＣを有する。トランジスタＭＰ９，ＭＰ１０は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、定電流源ＣＣに直列に設けられている。定電流源ＣＣの一端は第二接地電圧端子Ｔgn2に接続されている。トランジスタＭＰ１１，ＭＰ１２は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ９，ＭＰ１０とは別の電流経路である電源電圧端子Ｔvddと第一電流源ＣＳ１の出力（第一オペアンプＡ１の非反転入力端子Ｔni）との間の電流経路上に直列に設けられている。また、トランジスタＭＰ１０，ＭＰ１２のそれぞれのゲートには、第二バイアス電圧（Ｖbi2）が供給される。さらに、トランジスタＭＰ１１のゲートは、トランジスタＭＰ９のゲートおよびトランジスタＭＰ１０のドレインに接続されている。したがって、トランジスタＭＰ１１には、トランジスタＭＰ９，ＭＰ１０に流れる定電流源ＣＣの電流（Ｉcc）に比例する電流が流れる。つまり、トランジスタＭＰ９〜ＭＰ１２はカレントミラー回路を構成している。このカレントミラー比は１倍であり、トランジスタＭＰ１１には定電流源ＣＣの電流量と同等の電流（Ｉcc）が流れる。
【００８９】
トランジスタＭＮ５，ＭＮ６は、何れも低耐圧のＮチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ６に直列に設けられている。トランジスタＭＮ７，ＭＮ８は、何れも低耐圧のＮチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ５，ＭＮ６とは別の電流経路である第二接地電圧端子Ｔgn2とトランジスタＭＰ１１のドレインとの間の電流経路上に直列に設けられている。また、トランジスタＭＮ６，ＭＮ８のそれぞれのゲートには、第三バイアス電圧（Ｖbi3）が供給される。さらに、トランジスタＭＮ５のゲートは、トランジスタＭＮ７のゲートおよびトランジスタＭＮ６のドレインに接続されている。したがって、トランジスタＭＮ７，ＭＮ８には、トランジスタＭＮ５，ＭＮ６に流れる第一レプリカ電流（Ｉrep1）に比例する電流が流れる。つまり、トランジスタＭＮ５〜ＭＮ８はカレントミラー回路を構成している。このカレントミラー比は１倍であり、第一電流源ＣＳ１の電流（Ｉsh1）は定電流源ＣＣの電流（Ｉcc）から第一レプリカ電流（Ｉrep1）を差し引いた電流（Ｉsh1＝Ｉcc−Ｉrep1）となる。
【００９０】
第二電流源ＣＳ２はトランジスタＭＰ１３，ＭＰ１４，ＭＮ９〜ＭＮ１６を有する。トランジスタＭＰ１３，ＭＰ１４は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ１０に直列に設けられている。また、トランジスタＭＰ１４のゲートには、第二バイアス電圧（Ｖbi2）が供給される。さらに、トランジスタＭＰ１３のゲートは、トランジスタＭＰ９のゲートおよびトランジスタＭＰ１０のドレインに接続されている。したがって、トランジスタＭＰ１３，ＭＰ１４には、トランジスタＭＰ９，ＭＰ１０に流れる電流（Ｉcc）に比例する電流が流れる。つまり、トランジスタＭＰ９、ＭＰ１０，ＭＰ１３，ＭＰ１４はカレントミラー回路を構成している。このカレントミラー比は１倍であり、トランジスタＭＰ１３には定電流源ＣＣの電流量と同等の電流（Ｉcc）が流れる。
【００９１】
トランジスタＭＮ９，ＭＮ１０は、何れも低耐圧のＮチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ１４に直列に設けられている。トランジスタＭＮ１１，ＭＮ１２は、何れも低耐圧のＮチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ９，ＭＮ１０とは別の電流経路である第二接地電圧端子Ｔgn2とトランジスタＭＰ８との間の電流経路上に直列に設けられている。また、トランジスタＭＮ１０，ＭＮ１２のそれぞれのゲートには、第三バイアス電圧（Ｖbi3）が供給される。さらに、トランジスタＭＮ１１のゲートは、トランジスタＭＮ９のゲートおよびトランジスタＭＮ１０のドレインに接続されている。したがって、トランジスタＭＮ１１，ＭＮ１２には、トランジスタＭＮ９，ＭＮ１０に流れる電流（Ｉcc）に比例する電流が流れる。つまり、トランジスタＭＮ９〜ＭＮ１２はカレントミラー回路を構成している。このカレントミラー比は１倍である、トランジスタＭＮ１０には定電流源ＣＣの電流量と同等の電流（Ｉcc）が流れる。
【００９２】
トランジスタＭＮ１３，ＭＮ１４は、何れも低耐圧のＮチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ８に直列に設けられている。トランジスタＭＮ１５，ＭＮ１６は、何れも低耐圧のＮチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ１３，ＭＮ１４とは別の電流経路である第二接地電圧端子Ｔgn2と第三端子である端子Ｔcs2との間の電流経路上に直列に設けられている。また、トランジスタＭＮ１４，ＭＮ１６のそれぞれのゲートには、第三バイアス電圧（Ｖbi3）が供給される。さらに、トランジスタＭＮ１５のゲートは、トランジスタＭＮ１３のゲートおよびトランジスタＭＮ１４のドレインに接続されている。したがって、トランジスタＭＮ１５，ＭＮ１６には、トランジスタＭＮ１３，ＭＮ１４に流れる電流（Ｉrep2−Ｉcc）に比例する電流が流れる。つまり、トランジスタＭＮ１３〜ＭＮ１６はカレントミラー回路を構成している。このカレントミラー比は１倍である。第二電流源ＣＳ２の電流は第二レプリカ電流（Ｉrep2）から定電流源ＣＣの電流（Ｉcc）を差し引いた電流（Ｉsh2＝Ｉrep2−Ｉcc）となる。
【００９３】
図１９に示すように、第四変形例では、カレントミラー回路において、センス電流（Ｉsns）の１／ＭＬ倍のレプリカを第一レプリカ電流（Ｉrep1）および第二レプリカ電流（Ｉrep2）として生成し（図１９（Ｂ））、定電流源ＣＣの電流（Ｉcc）に加減算をすることで、ソレノイド電流（Ｉsln）に応じて変動する第一電流源ＣＳ１の電流（Ｉsh1）および第二電流源ＣＳ２の電流（Ｉsh2）を生成する（図１９（Ｃ））。これにより、図１９（Ａ）に示すように検出電流（Ｉsig）は線形性を有する。なお、検出電流（Ｉsig）はオフセットを有する。
【００９４】
第四変形例の電流検出回路において所望の入出力特性を得るには第一電流源ＣＳ１の電流（Ｉsh1）、第二電流源ＣＳ２の電流（Ｉsh2）、トランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比を適切に設定する必要がある。上述の各電流は式（２１）〜（２５）の関係にある。
Ｉsns＝（Ｉ／Ｎ）Ｉsln＋Ｉsh1       ・・・（２１）
Ｉsh1＝Ｋ・max(Ｉsh−αＩsln，０)   ・・・（２２）
Ｉsh2＝max（αＩsln−Ｉsh，０)      ・・・（２３）
Ｉsig＝（Ｉsns／Ｍ）−Ｉsh2         ・・・（２４）
Ｉrep＝Ｉrep1＝Ｉrep2
＝（１／ＬＭ）Ｉsns            ・・・（２５）
ここで、αとＫは適当な定数、ＭはトランジスタＭＰ１とトランジスタＭＰ２のカレントミラー比、ＮはローサイドドライバのトランジスタＭＮ２とトランジスタＭＮ３のセンス比、Ｉshは意図的なオフセットの値でソレノイド電流（Ｉsln）が０Ａの時に電流検出回路が出力する電流値（Ｉsig）である。
【００９５】
上記式（２１）〜（２５）より、下記の設計値が導出される。
Ｉsig＝（１／ＭｏＮ）Ｉsln＋Ｉsh    ・・・（２６）
Ｋ＝Ｍｏ                            ・・・（２７）
Ｌ＝Ｉsln0／（ＭｏＮ・Ｉsh）＋１     ・・・（２８）
Ｍ＝Ｍｏ／（１＋αＭｏＮ）          ・・・（２９）
ここで、Ｍｏはセンスアンプの電流利得、Ｉsln0はＩsh＝Ｉrepとなるソレノイド電流である。
【００９６】
第四変形例では、電流源制御回路ＣＳＤとメインの電流検出回路がセンストランジスタ（トランジスタＭＮ３）、第一オペアンプＡ１、トランジスタＭＰ１，ＭＰ２を共用しているため、面積および消費電流を削減することができる。
【００９７】
（第五変形例）
図８の実施例の電流検出回路１２ＬにおいてハイサイドドライバであるトランジスタＭＮ２がオンのときはトランジスタＭＮ３をオフにするが、このとき第一オペアンプＡ１の負荷条件はローサイドドライバであるトランジスタＭＮ１がオンのときの状態と異なることになる。その結果、過渡応答により、トランジスタＭＮ１がオンするときの電流検出回路の応答が遅くなってしまう可能性がある。これを改善する第五変形例のローサイドドライバの電流検出回路について図２０〜２２を用いて説明する。図２０は第五変形例のローサイドドライバの電流検出回路を示す回路図である。図２１は図２０のローサイドドライバの電流検出回路におけるローサイドドライバがオンの場合の電流経路を示す図である。図２２は図２０のハイサイドドライバの電流検出回路におけるローサイドドライバがオンの場合の電流経路を示す図である。
【００９８】
図２０に示すように、第五変形例の電流検出回路１２ＬＥは、図８の実施例の電流検出回路１２Ｌに、トランジスタＭＮ１、トランジスタＭＮ３がオフの期間に電流を流すためのトランジスタ（スイッチトランジスタ）ＭＮ１７をさらに備える。
【００９９】
トランジスタＭＮ１７は、例えばトランジスタＭＮ３と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ１７は、第一オペアンプＡ１の反転入力端子Ｔinvと接地電圧端子Ｔgndとの間に設けられている。トランジスタＭＮ１７のオン／オフは、パルス信号（ＶＧ１）の反転信号であるパルス信号（ＶＧ２）と同相の信号（ＶＤＭＹ）によって制御される。つまり、トランジスタＭＮ１７は、トランジスタＭＮ２，ＭＮ３と相補的にオン／オフが制御される。なお、トランジスタＭＮ１７のオンのときの抵抗値は、トランジスタＭＮ３のオンのときの抵抗値と同じ値を示す。電流検出回路１２ＬＥのその他の構成については、電流検出回路１２Ｌと同様であるため、その説明を省略する。
【０１００】
トランジスタＭＮ１がオンのときは、図２１に示すように、トランジスタＭＮ３もオンしてトランジスタＭＮ３に電流が流れる。トランジスタＭＮ２がオンのときは、図２２に示すように、トランジスタＭＮ１７もオンしてトランジスタＭＮ１７に電流が流れる。
【０１０１】
ここで、トランジスタＭＮ３がオフしても、トランジスタＭＮ１７がオンするため、第一オペアンプＡ１に対する抵抗素子による負荷が一定に保たれる。すなわち、トランジスタＭＮ１７によってトランジスタＭＮ１がオンのときとトランジスタＭＮ２がオンのときの第一オペアンプＡ１の負荷条件を揃えることができる。その結果、トランジスタＭＮ３のオン／オフを切り替えた後の第一オペアンプＡ１の整定時間を低減することができるので、高速動作を実現することができる。
【０１０２】
（第六変形例）
実施例ではトランジスタＭＰ１，ＭＰ２によって電流を折り返しているため検出電流はカレントソース（ＰＭＯＳ出力）であるが、カレントシンク（ＮＭＯＳ出力）として構成してもよい。この構成例（第六変形例）について図２３を用いて説明する。図２３は第六変形例のローサイドドライバの電流検出回路を示す回路図である。
【０１０３】
第六変形例の電流検出回路１２ＬＦでは、第一オペアンプＡ１の出力電圧は、電流制御トランジスタであるトランジスタＭＮ２１のゲートに供給される。トランジスタＭＮ２１は、低耐圧のＮチャネルＭＯＳトランジスタにより構成され、出力端子Ｔoutと端子Ｔdとの間の電流経路上においてトランジスタＭＮ３に直列に設けられている。それにより、検出電流（Ｉsig）はカレントシンクとして構成することができる。
【０１０４】
（第七変形例）
上記実施例、第一変形例乃至第六変形例ではローサイドドライバの電流検出回路について説明してきたが、ハイサイドドライバの電流検出回路の例（第七変形例）について図２４を用いて説明する。図２４は第七変形例のハイサイドドライバの電流検出回路を示す回路図である。
【０１０５】
第七変形例のハイサイドドライバの電流検出回路１２ＨＧは、図２３の第六変形例のローサイドドライバの電流検出回路１２ＬＦのトランジスタＭＮ３，ＭＮ４，ＭＮ２１のＮチャネルＭＯＳトランジスタをＰＭＯＳチャネルＭＯＳトランジスタに入れ替え、第一オペアンプＡ１、第一電流源ＣＳ１、第二電流源ＣＳ２を構成するＮチャネルＭＯＳトランジスタとＰＭＯＳチャネルＭＯＳトランジスタを入れ替えたものである。
【０１０６】
図２４に示すように、電流検出回路１２ＨＧは、トランジスタＭＰ２１，ＭＰ２３，ＭＰ２４と、第二オペアンプＡ２と、第三電流源ＣＳ３と、第四電流源ＣＳ４と、電流源制御回路ＣＳＣと、を備える。なお、第七変形例の駆動回路１１のハイサイドドライバはＰチャネルＭＯＳトランジスタＭＰ２２で構成されている。
【０１０７】
電流検出回路１２ＨＧにおいて、トランジスタＭＰ２３は、トランジスタＭＰ２２と同じく高耐圧のＰチャネルＭＯＳトランジスタにより構成されるセンストランジスタである。例えばトランジスタＭＰ２３のトランジスタサイズはトランジスタＭＰ２２のトランジスタサイズの１／Ｎ（例えばＮ＝１０００）倍である。
【０１０８】
トランジスタＭＰ２３は、第二オペアンプＡ２の反転入力端子Ｔinvと、トランジスタＭＰ２２のドレイン（端子Ｔd）と、の間の電流経路上に設けられ、ゲートにパルス信号（ＶＧ２２）が供給される。なお、パルス信号（ＶＧ２２）はデッドタイムを除き、パルス信号（ＶＧ１）と同相の信号である。
【０１０９】
第二オペアンプＡ２は、トランジスタＭＰ２２のソース電圧（すなわち、入力電圧（Ｖin））よりも低い電圧を供給する電圧供給回路ＯＶＨとトランジスタＭＰ２３のソース電圧との電位差を増幅する。なお、第二オペアンプＡ２は、低耐圧のトランジスタにより構成されている。
【０１１０】
ここで、トランジスタＭＰ２３のゲート−ソース間電圧およびドレイン−ソース間電圧がそれぞれトランジスタＭＰ２２のゲート−ソース間電圧およびドレイン−ソース間電圧と同じ値を示す。そのため、トランジスタＭＰ２３のドレイン−ソース間には、トランジスタＭＰ２２のドレイン−ソース間に流れる電流に比例した電流（本例では１／Ｎ（例えばＮ＝１０００）倍の電流）が精度良く流れる。
【０１１１】
第二オペアンプＡ２の出力電圧は、電流制御トランジスタであるトランジスタＭＰ２１のゲートに供給される。トランジスタＭＰ２１は、低耐圧のＰチャネルＭＯＳトランジスタにより構成され、出力端子Ｔoutと端子Ｔdとの間の電流経路上においてトランジスタＭＰ２３に直列に設けられている。
【０１１２】
上述したように、第二オペアンプＡ２の２つの入力端子のうち入力電圧端子Ｔvinに接続される一方の非反転入力端子Ｔniに対して、入力電圧（Ｖin）より低い電圧を供給する電圧供給回路ＯＶＨがさらに設けられている。電圧供給回路ＯＶＨは、トランジスタＭＰ２４および第一電流源ＣＳ１を有する。
【０１１３】
トランジスタＭＰ２４は、例えばトランジスタＭＰ２３と同じサイズの高耐圧のＰチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＰ２４は、第二オペアンプＡ２の非反転入力端子Ｔniと、入力電圧端子Ｔvinと、の間に設けられ、ゲートに接地電圧（ＧＮＤ）が供給されることで常にオンした状態となっている。つまり、トランジスタＭＰ２４は、抵抗素子として機能する。
【０１１４】
第三電流源ＣＳ３は、入力電圧端子Ｔvinと、第二オペアンプＡ２の非反転入力端子Ｔniと、の間に設けられ、第二オペアンプＡ２の非反転入力端子Ｔniから電流（Ｉsh2）を引き込む。それにより、第二オペアンプＡ２の非反転入力端子Ｔniには、入力電圧（Ｖin）よりも所定電圧低い電圧が供給される。
【０１１５】
ここで、第二オペアンプＡ２のオフセット電圧の影響により、本来であればトランジスタＭＰ２３のソース電圧がドレイン電圧よりも高くなるはずの場合がある。しかし、仮に電圧供給回路ＯＶＨが設けられていなければ、第二オペアンプＡ２の反転入力端子Ｔinvの電圧は、非反転入力端子Ｔniに供給される入力電圧（Ｖin）よりも高い電圧になることができないため、トランジスタＭＰ２３のソース電圧が想定されるよりも高くならず、その結果、オフセット電圧の影響を考慮した電流検出ができなくなってしまう。
【０１１６】
それに対し、電流検出回路１２ＨＧは、電圧供給回路ＯＶＬを用いて第一オペアンプＡ１の非反転入力端子Ｔniに入力電圧（Ｖin）よりも低い電圧を供給している。それにより、電流検出回路１２ＨＧは、オフセット電圧の影響に応じて想定通りにトランジスタＭＰ２３のソース電圧をドレイン電圧よりも高くすることができるため、オフセット電圧を考慮した電流検出を行うことができる。
【０１１７】
上述したように、トランジスタＭＰ２３はトランジスタＭＰ２２に流れる電流を１／Ｎ（例えばＮ＝１０００）倍を検出する。検出された電流（Ｉsns）はトランジスタＭＰ２１によりカレントシンクとして検出電流（Ｉsig）が出力される。
【０１１８】
第三電流源ＣＳ３および第四電流源ＣＳ４は検出電流に意図的にオフセットを加える役割がある。第三電流源ＣＳ３の電流（Ｉsh3）をトランジスタＭＰ２４に流すと第二オペアンプＡ２の仮想基準点の電圧が下降するため、トランジスタＭＰ２３を流れる電流が減少増加し、負のオフセットが印可される。
【０１１９】
第三電流源ＣＳ３の電流（Ｉsh3）によって負のオフセットを印加している場合、ソレノイド電流（Ｉsln）が流れないとき（Ｉsln＝０Ａ）でも第二オペアンプＡ２の仮想基準点が入力電圧（Ｖin）よりも低い電圧となるので、正しく電流を検出することができる。
【０１２０】
第四電流源ＣＳ４の電流（Ｉsh4）は検出電流（Ｉsig）に足し込むため、正のオフセットを印加する。ソレノイド電流（Ｉsln）の増加に従ってＩsh1＝０Ａになるとオフセットが印可されなくなるので誤差を生じるが、第四電流源ＣＳ４の電流（Ｉsh4）によって正のオフセットを印加することで誤差をキャンセルすることができる。
【０１２１】
（第八変形例）
ハイサイド駆動とローサイド駆動の両方に対応した電流検出回路の例（第八変形例）について図２５〜２７を用いて説明する。図２５は第八変形例のローサイド電流検出回路を示す回路図である。図２６は図２５のローサイド電流検出回路におけるハイサイド駆動状態の電流経路を示す図である。図２７は図２５のローサイド電流検出回路におけるローサイド駆動状態の電流経路を示す図である。
【０１２２】
図２５に示すように、第八変形例の電流検出回路１２ＬＨは、図８の実施例の電流検出回路１２Ｌに、ローサイド駆動用のセンストランジスタであるトランジスタ（第二センストランジスタ）ＭＮ２３と、ローサイド駆動用の電圧供給回路の一部を構成するトランジスタ（第二シフトトランジスタ）ＭＮ２４，ＭＮ２５およびトランジスタＭＮ２６と、をさらに備える。トランジスタＭＮ３はハイサイド駆動のとき動作しオン可能となり、トランジスタＭＮ２３はローサイド駆動のとき動作しオン可能となる。電流検出回路１２Ｌは、半導体装置１０の第一モードであるハイサイド駆動状態（図１（Ｂ））における電流検出と、第二モードであるローサイド駆動状態（図１（Ｃ））における電流検出と、の両方が可能である。
【０１２３】
トランジスタＭＮ２３は、例えばトランジスタＭＮ３と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ２３は、第一オペアンプＡ１の反転入力端子Ｔinvと接地電圧端子Ｔgndとの間に設けられている。トランジスタＭＮ２３はトランジスタＭＮ３と接点Ｔｓで電気的に接続される。トランジスタＭＮ２３のオン／オフは、パルス信号（ＶＧ１）と同相の信号（ＶＬＤ）によって制御される。ただし、信号（ＶＬＤ）はローサイド駆動の状態のときのみハイになる。なお、トランジスタＭＮ３のオン／オフは、パルス信号（ＶＧ１）と同相の信号（ＶＨＤ）によって制御される。ただし、信号（ＶＨＤ）はハイサイド駆動の状態のときのみハイになる。
【０１２４】
トランジスタＭＮ２４，ＭＮ２５は、例えばトランジスタＭＮ４の２倍のゲート幅を持つ高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ２４，ＭＮ２５は、第一オペアンプＡ１の非反転入力端子ＴniとトランジスタＭＮ１のドレインとの間に直列に電流経路を形成するように設けられ、ゲートにローサイド駆動の状態を示す信号（ＬＳＣ）が供給される。トランジスタＭＮ２４とトランジスタＭＮ２５とを直列に接続することにより、トランジスタＭＮ２４，ＭＮ２５のボディダイオードを介して電流が流れるのを防ぐことができる。また、トランジスタＭＮ２４，ＭＮ２５を、トランジスタＭＮ４の２倍のゲート幅を持つ高耐圧のＮチャネルＭＯＳトランジスタにより構成した場合には、トランジスタＭＮ２４，ＭＮ２５との直列抵抗をトランジスタＭＮ４の抵抗に等しくすることができる。
【０１２５】
トランジスタＭＮ２６は、例えばトランジスタＭＮ４と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ２６は、トランジスタＭＮ２４のソースおよびトランジスタＭＮ２５のソースと、接地電圧端子Ｔgndと、の間に設けられ、ゲートにハイサイド駆動の状態を示す信号（ＨＳＣ）が供給される。
【０１２６】
トランジスタＭＮ４は、実施例と同様に、第一オペアンプＡ１の非反転入力端子Ｔniと接地電圧端子Ｔgndと、の間に設けられるが、ゲートにはハイサイド駆動の状態を示す信号（ＨＳＣ）が供給される。
【０１２７】
図２６に示すように、ハイサイド駆動の状態において、トランジスタＭＮ１がオンのときは、トランジスタＭＮ３およびトランジスタＭＮ４がオンし、トランジスタＭＮ２３〜ＭＮ２５はオフして、図８の電流検出回路１２Ｌと同様の接続関係となり、同様な動作を行う。なお、この状態では、トランジスタＭＮ２６がオンして、トランジスタＭＮ２４のソースおよびトランジスタＭＮ２５のソースは接地電圧（ＧＮＤ）になる。
【０１２８】
一方、ハイサイド駆動の状態において、トランジスタＭＮ２がオンのときは、トランジスタＭＮ４がオンし、トランジスタＭＮ３およびトランジスタＭＮ２３〜ＭＮ２５はオフする。
【０１２９】
図２７に示すように、ローサイド駆動の状態において、トランジスタＭＮ１がオンのときは、トランジスタＭＮ２３〜ＭＮ２５がオンし、トランジスタＭＮ３，ＭＮ４，ＭＮ２６はオフする。これにより、第一オペアンプＡ１は、トランジスタＭＮ１のドレイン電圧よりも高い電圧を供給する電圧供給回路ＯＶＬＬとトランジスタＭＮ２３のドレイン電圧との電位差を増幅する。なお、電圧供給回路ＯＶＬＬは第一電流源ＣＳ１とトランジスタＭＮ２４，ＭＮ２５とで構成される。
【０１３０】
ここで、トランジスタＭＮ２３のゲート−ドレイン間電圧およびドレイン−ソース間電圧がそれぞれトランジスタＭＮ１のゲート−ドレイン間電圧およびドレイン−ソース間電圧と同じ値を示す。そのため、トランジスタＭＮ２３のドレイン−ソース間には、トランジスタＭＮ１のドレイン−ソース間に流れる電流に比例した電流（本例では１／Ｎ（例えばＮ＝１０００）倍の電流）が精度良く流れる。
【０１３１】
なお、ローサイド駆動状態において、トランジスタＭＮ２がオンのときは、トランジスタＭ３，ＭＮ４，ＭＮ２３〜ＭＮ２６がオフする。
【０１３２】
本変形例では、オンするトランジスタを切り替えることで、ハイサイド駆動とローサイド駆動の両駆動での電流検出を行うことができる。
【０１３３】
なお、本変形例のハイサイド駆動に関するトランジスタＭＮ３，ＭＮ４，ＭＮ２６を取り除いてローサイド駆動のローサイド電流検出回路としてもよい。
【０１３４】
（第九変形例）
図２５の第八変形例の電流検出回路１２ＬＨのハイサイド駆動およびローサイド駆動においてハイサイドドライバであるトランジスタＭＮ２がオンのときはトランジスタＭＮ３、ＭＮ２３をオフにするが、このとき、実施例の電流検出回路１２Ｌと同様に第一オペアンプＡ１の負荷条件はローサイドドライバであるトランジスタＭＮ１がオンのときの状態と異なることになる。その結果、過渡応答により、トランジスタＭＮ１がオンするときの電流検出回路の応答が遅くなってしまう可能性がある。これを改善する第九変形例のローサイド電流検出回路について図２８〜３２を用いて説明する。図２８は第九変形例のローサイド電流検出回路を示す回路図である。図２９は図２８のローサイド電流検出回路におけるハイサイド駆動状態の電流経路を示す図である。図３０は図２８のローサイド電流検出回路におけるハイサイド駆動状態の電流経路を示す図である。図３１は図２８のローサイド電流検出回路におけるローサイド駆動状態の電流経路を示す図である。図３２は図２８のローサイド電流検出回路におけるローサイド駆動状態の電流経路を示す図である。
【０１３５】
図２８に示すように、第九変形例の電流検出回路１２ＬＩは、図２５の第八変形例の電流検出回路１２ＬＨに、トランジスタＭＮ１、トランジスタＭＮ３、ＭＮ２３がオフの期間に電流を流すためのトランジスタ（スイッチトランジスタ）ＭＮ１７をさらに備える。
【０１３６】
トランジスタＭＮ１７は、例えばトランジスタＭＮ３と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ１７は、第一オペアンプＡ１の反転入力端子Ｔinvと接地電圧端子Ｔgndとの間に設けられている。トランジスタＭＮ１７のオン／オフは、パルス信号（ＶＧ１）の反転信号であるパルス信号（ＶＧ２）と同相の信号（ＶＤＭＹ）によって制御される。つまり、トランジスタＭＮ１７は、トランジスタＭＮ２，ＭＮ３，ＭＮ２３と相補的にオン／オフが制御される。なお、トランジスタＭＮ１７のオンのときの抵抗値は、トランジスタＭＮ３のオンのときの抵抗値と同じ値を示す。電流検出回路１２ＬＩのその他の構成については、電流検出回路１２ＬＨと同様であるため、その説明を省略する。
【０１３７】
図２９に示すように、ハイサイド駆動状態においてトランジスタＭＮ１がオンのときはトランジスタＭＮ３に電流が流れ、図３０に示すように、ハイサイド駆動状態においてトランジスタＭＮ２がオンのときはトランジスタＭＮ１７に電流が流れる。ここで、トランジスタＭＮ３がオフしても、トランジスタＭＮ１７がオンするため、第一オペアンプＡ１に対する抵抗素子による負荷が一定に保たれる。すなわち、トランジスタＭＮ１７によってトランジスタＭＮ１がオンのときとトランジスタＭＮ２がオンのときの第一オペアンプＡ１の負荷条件を揃えることができる。その結果、トランジスタＭＮ３のオン／オフを切り替えた後の第一オペアンプＡ１の整定時間を低減することができるので、高速動作を実現することができる。
【０１３８】
図３１に示すように、ローサイド状態においてトランジスタＭＮ１がオンのときはトランジスタＭＮ２３に電流が流れ、図３２に示すように、ローサイド状態においてトランジスタＭＮ２がオンのときはトランジスタＭＮ１７に電流が流れる。ここで、トランジスタＭＮ２３がオフしても、トランジスタＭＮ１７がオンするため、第一オペアンプＡ１に対する抵抗素子による負荷が一定に保たれる。すなわち、トランジスタＭＮ１７によってトランジスタＭＮ１がオンのときとトランジスタＭＮ２がオンのときの第一オペアンプＡ１の負荷条件を揃えることができる。その結果、トランジスタＭＮ２３のオン／オフを切り替えた後の第一オペアンプＡ１の整定時間を低減することができるので、高速動作を実現することができる。
【０１３９】
なお、本変形例のハイサイド駆動に関するトランジスタＭＮ３，ＭＮ４，ＭＮ２６を取り除いてローサイド駆動のローサイド電流検出回路としてもよい。
【０１４０】
以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
【０１４１】
例えば、実施例ではソレノイドドライバの電流検出回路について説明したが、これに限定されるものでなく、ＤＣ−ＤＣコンバータやモータドライバ等のドライバの電流検出回路であってもよい。
【０１４２】
また、実施例では駆動回路をＭＯＳトランジスタで構成する例について説明したが、これに限定されるものではなく、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）で構成してもよい。この場合、センストランジスタもＩＧＢＴで構成する。
【０１４３】
また、実施例では駆動回路を電流検出回路および制御部と同じ半導体チップで形成する例を説明したが、これに限定されるものではなく、例えば駆動回路は電流検出回路および制御部とは別の半導体チップで形成してもよいし、駆動回路とセンストランジスタを同じ半導体チップに形成し、センストランジスタを除く電流検出回路と制御部を同じ半導体チップに形成してもよい。
【０１４４】
実施例、第二変形例および第三変形例では、電流源制御回路ＣＳＣの検出対象は一つであるが、複数であってもよい。すなわち、ソレノイド電流（Ｉsln）、ローサイドドライバの電流、センストランジスタの電流のうちの少なくとも一つであればよい。
【０１４５】
第一オペアンプＡ１、第二オペアンプＡ２は、低耐圧のトランジスタにより構成する例を説明したが、高耐圧のトランジスタにより構成してもよい。トランジスタＭＰ１〜ＭＰ１４、ＭＰ２１は、低耐圧のＰチャネルＭＯＳトランジスタにより構成する例を説明したが、高耐圧のＰチャネルＭＯＳトランジスタにより構成してもよい。トランジスタＭＮ５〜ＭＮ１６、ＭＮ２１は、低耐圧のＮチャネルＭＯＳトランジスタにより構成する例を説明したが、高耐圧のＮチャネルＭＯＳトランジスタにより構成してもよい。
【符号の説明】
【０１４６】
１・・・電子制御ユニット（ＥＣＵ）
１０・・・半導体装置
１１・・・駆動回路
１２・・・電流検出回路
１２Ｈ・・・ハイサイド電流検出回路
１２Ｌ・・・ローサイド電流検出回路
１３・・・制御部
２０・・・マイクロコントローラ（ＭＣＵ）
Ａ１・・・第一オペアンプ
ＣＳ１・・・第一電流源
ＣＳ２・・・第二電流源
ＣＳＣ・・・電流源制御回路
ＭＮ１・・・トランジスタ（第一ドライブトランジスタ））
ＭＮ２・・・トランジスタ（第二ドライブトランジスタ）
ＭＮ３・・・トランジスタ（第一センストランジスタ）
ＭＮ４・・・トランジスタ（第一シフトトランジスタ）
ＭＰ１・・・トランジスタ
ＭＰ２・・・トランジスタ
ＳＬＮＤ・・・ソレノイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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