(57)【要約】【課題】半導体装置を作製する際に用いられるアライメントパターンの座標を精度よく推定し、マスク合わせの精度を向上させる。【解決手段】ある実施形態における半導体装置は、バルク基板と、前記バルク基板の表面に形成されたエピタキシャル層と、を備え、前記バルク基板の前記表面の一部は、少なくとも１つの凹部または凸部によって規定されたアライメントパターンを含むアライメント領域を有し、前記アライメント領域の少なくとも一部にはイオン注入層が形成されている。【選択図】図３Ａ
2019066766.tif 000002
【特許請求の範囲】
【請求項１】
バルク基板と、
前記バルク基板の表面に形成されたエピタキシャル層と、
を備え、
前記バルク基板の前記表面の一部は、少なくとも１つの凹部または凸部によって規定されたアライメントパターンを含むアライメント領域を有し、
前記アライメント領域の少なくとも一部にはイオン注入層が形成されている、
半導体装置。
【請求項２】
前記バルク基板に垂直な方向から見たとき、
前記エピタキシャル層は、前記少なくとも１つの凹部または凸部が有する端の一部と重なるファセット面を有する、
請求項１に記載の半導体装置。
【請求項３】
前記ファセット面は、前記少なくとも１つの凹部または凸部が有する前記端と平行な一対の辺を有し、
前記バルク基板を下とし、前記エピタキシャル層を上とすると、
前記イオン注入層の少なくとも一部は、前記一対の辺のうち、より高い位置にある辺の真下に位置する、
請求項２に記載の半導体装置。
【請求項４】
前記バルク基板は、オフ基板であり、
前記アライメントパターンは、前記少なくとも１つの凹部によって規定され、
前記少なくとも１つの凹部が有する前記端の一部は、前記オフ基板のオフ方向に垂直であり、かつ、前記オフ方向の下流側に位置する、
請求項２または３に記載の半導体装置。
【請求項５】
前記バルク基板は、オフ基板であり、
前記アライメントパターンは、前記少なくとも１つの凸部によって規定され、
前記少なくとも１つの凸部が有する前記端の一部は、前記オフ基板のオフ方向に垂直であり、かつ、前記オフ方向の上流側に位置する、
請求項２または３に記載の半導体装置。
【請求項６】
前記半導体装置はＭＯＳ−ＦＥＴである、
請求項１から５のいずれかに記載の半導体装置。
【請求項７】
バルク基板を用意する第１の工程と、
前記バルク基板の表面にレジスト膜を形成する第２の工程と、
前記レジスト膜の一部をフォトリソグラフィーによって除去することにより、マスク層を形成する第３の工程と、
前記マスク層を用いて前記バルク基板のエッチングを行うことにより、アライメントパターンを有するアライメント領域を形成する第４の工程と、
前記マスク層を除去する第５の工程と、
前記アライメント領域の少なくとも一部にイオン注入を行う第６の工程と、
を包含する、
半導体装置の製造方法。
【請求項８】
前記第６の工程を、ＭＯＳＦＥＴの製造工程において周辺領域にイオン注入を行う際に、行う、
請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化珪素基板を用いたパワー半導体デバイスが注目され、開発が進められている。
【０００３】
炭化珪素は、シリコンに比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部またはショットキー接合部における空乏層を薄くしても耐圧を維持することができるという特徴を有している。このため、炭化珪素を用いると、デバイスの厚さを小さくすることができ、また、ドーピング濃度を高めることができるので、炭化珪素は、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
【０００４】
近年、ハイブリッド車、電気自動車、燃料電池自動車など、モータを駆動源とする車両が開発されている。上述した特徴は、これらの車両のモータを駆動するインバータ回路のスイッチング素子に有利であるため、車載用の炭化珪素パワー半導体デバイスが開発されている。
【０００５】
ＳｉＣを用いたパワー半導体デバイスは、一般に、炭化珪素基板上にエピタキシャル成長させた炭化珪素層を用いて作製される。例えば、特許文献１は、そのような作製方法を開示している。パワー半導体デバイスを作製するプロセスでは、複数回にわたるフォトリソグラフィー工程が行われる。通常は、炭化珪素層上にアライメントパターンを形成しておき、アライメントパターンを基準として、各フォトリソグラフィー工程におけるフォトマスクの位置決め、すなわち、マスク合わせを行う。アライメントパターンは、主に、ドライエッチングによって炭化珪素層に形成された凹部または凸部などによって規定される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８０９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示は、パワー半導体デバイスなどの半導体装置を作製する際に用いられるアライメントパターンの座標を精度よく推定し、マスク合わせの精度を向上させる新規な技術を提供する。
【課題を解決するための手段】
【０００８】
本開示の一態様に係る半導体装置は、バルク基板と、前記バルク基板の表面に形成されたエピタキシャル層と、を備え、前記バルク基板の前記表面の一部は、少なくとも１つの凹部または凸部によって規定されたアライメントパターンを含むアライメント領域を有し、前記アライメント領域の少なくとも一部にはイオン注入層が形成されている。
【０００９】
本開示の他の態様に係る半導体装置の製造方法は、バルク基板を用意する第１の工程と、前記バルク基板の表面にレジスト膜を形成する第２の工程と、前記レジスト膜の一部をフォトリソグラフィーによって除去することにより、マスク層を形成する第３の工程と、前記マスク層を用いて前記バルク基板のエッチングを行うことにより、アライメントパターンを有するアライメント領域を形成する第４の工程と、前記マスク層を除去する第５の工程と、前記アライメント領域の少なくとも一部にイオン注入を行う第６の工程と、を包含する。
【００１０】
上記の包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよい。あるいは、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１１】
本開示の技術によれば、半導体装置を作製する際に用いられるアライメントパターンの座標を精度よく推定し、マスク合わせの精度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａは、本実施形態の半導体装置１００に用いられるバルク基板１１の構成例を模式的に示す上面図である。
【図１Ｂ】図１Ｂは、各ショット領域９６に複数の素子領域９３が配列された構成例を模式的に示す上面図である。
【図１Ｃ】図１Ｃは、アライメント領域９１に形成されたアライメントパターン２１を示す光学顕微鏡の写真の一例である。
【図２Ａ】図２Ａは、バルク基板１１の表面にエピタキシャル層１６を形成した半導体装置のアライメント領域９１の検討例を模式的に示す断面図である。
【図２Ｂ】図２Ｂは、バルク基板１１の表面にエピタキシャル層１６を形成した半導体装置のアライメント領域９１の検討例を模式的に示す上面図である。
【図３Ａ】図３Ａは、本実施形態におけるバルク基板１１の表面にエピタキシャル層１６を形成した半導体装置１００のアライメント領域９１の構成例を模式的に示す断面図である。
【図３Ｂ】図３Ｂは、本実施形態におけるバルク基板１１の表面にエピタキシャル層１６を形成した半導体装置１００のアライメント領域９１の構成例を模式的に示す上面図である。
【図４Ａ】図４Ａは、本実施形態における半導体装置１００のアライメント領域９１の製造工程の例を模式的に示す図である。
【図４Ｂ】図４Ｂは、本実施形態における半導体装置１００のアライメント領域９１の製造工程の例を模式的に示す図である。
【図４Ｃ】図４Ｃは、本実施形態における半導体装置１００のアライメント領域９１の製造工程の例を模式的に示す図である。
【図４Ｄ】図４Ｄは、本実施形態における半導体装置１００のアライメント領域９１の製造工程の例を模式的に示す図である。
【図４Ｅ】図４Ｅは、本実施形態における半導体装置１００のアライメント領域９１の製造工程の例を模式的に示す図である。
【図４Ｆ】図４Ｆは、本実施形態における半導体装置１００のアライメント領域９１の製造工程の例を模式的に示す図である。
【図５Ａ】図５Ａは、本実施形態を適用したＭＯＳＦＥＴの製造工程の例を模式的に示す図である。
【図５Ｂ】図５Ｂは、本実施形態を適用したＭＯＳＦＥＴの製造工程の例を模式的に示す図である。
【図５Ｃ】図５Ｃは、本実施形態を適用したＭＯＳＦＥＴの製造工程の例を模式的に示す図である。
【図５Ｄ】図５Ｄは、本実施形態を適用したＭＯＳＦＥＴの製造工程の例を模式的に示す図である。
【図５Ｅ】図５Ｅは、本実施形態を適用したＭＯＳＦＥＴの製造工程の例を模式的に示す図である。
【図６Ａ】図６Ａは、イオン注入層２５を形成しないアライメントパターン２１を用いてバルク基板１１とゲート電極１８とを重ね合わせした場合の、オフ方向２２における重ね合わせのずれ量を示す図の一例である。
【図６Ｂ】図６Ｂは、イオン注入層２５を形成したアライメントパターン２１を用いてバルク基板１１とゲート電極１８とを重ね合わせした場合の、オフ方向２２における重ね合わせのずれ量を示す図の一例である。
【発明を実施するための形態】
【００１３】
（本開示の基礎となった知見）
本開示の実施形態を説明する前に、本開示の基礎となった知見を説明する。以下、パワー半導体デバイスを半導体装置と称する。
【００１４】
半導体装置の製造において、炭化珪素のバルク基板の表面にエピタキシャル層を形成する場合がある。欠陥の少ないエピタキシャル層を形成するために、通常、炭化珪素のバルク基板には、（０００１）面がバルク基板の表面に対して平行でないオフ基板が用いられる。オフ基板の表面には、多くの微小なステップが存在する。そのため、ステップフロー成長の進行に伴い、エピタキシャル層の上面には、（０００１）面からなるファセット面が生じる。バルク基板の表面が、少なくとも１つの凹部または凸部によって規定されたアライメントパターンを有する場合、ファセット面の存在により、エピタキシャル層の下に位置するアライメントパターンの座標を精度よく推定することができず、マスク合わせの精度が低下する。
【００１５】
特許文献１は、そのようなアライメントパターンの推定精度の低下を抑制する半導体装置の製造方法を開示している。
【００１６】
特許文献１では、オフ基板に第１のアライメントパターンが形成された後、オフ基板を傾けて（０００１）面に対して垂直な方向に第２のアライメントパターンが形成されている。エピタキシャル層を形成する前は、第１のアライメントパターンを用いてマスク合わせが行われ、エピタキシャル層を形成した後は、第２のアライメントパターンを用いてマスク合わせが行われる。第２のアライメントパターンの上に形成されたエピタキシャル層にはファセット面が生じず、第２のアライメントパターンの推定精度の低下が抑制される。
【００１７】
しかし、特許文献１では、オフ基板を傾けて第２のアライメントパターンを形成する工程が別途必要になる。
【００１８】
本発明者らは、以上の知見に基づき、以下の項目に記載の半導体装置およびその製造方法に想到した。
【００１９】
［項目１］
バルク基板と、
前記バルク基板の表面に形成されたエピタキシャル層と、
を備え、
前記バルク基板の前記表面の一部は、少なくとも１つの凹部または凸部によって規定されたアライメントパターンを含むアライメント領域を有し、
前記アライメント領域の少なくとも一部にはイオン注入層が形成されている、
半導体装置。
【００２０】
［項目２］
前記バルク基板に垂直な方向から見たとき、
前記エピタキシャル層は、前記少なくとも１つの凹部または凸部が有する端の一部と重なるファセット面を有する、
項目１に記載の半導体装置。
【００２１】
［項目３］
前記ファセット面は、前記少なくとも１つの凹部または凸部が有する前記端と平行な一対の辺を有し、
前記バルク基板を下とし、前記エピタキシャル層を上とすると、
前記イオン注入層の少なくとも一部は、前記一対の辺のうち、より高い位置にある辺の真下に位置する、
項目２に記載の半導体装置。
【００２２】
［項目４］
前記バルク基板は、オフ基板であり、
前記アライメントパターンは、前記少なくとも１つの凹部によって規定され、
前記少なくとも１つの凹部が有する前記端の一部は、前記オフ基板のオフ方向に垂直であり、かつ、前記オフ方向の下流側に位置する、
項目２または３に記載の半導体装置。
【００２３】
［項目５］
前記バルク基板は、オフ基板であり、
前記アライメントパターンは、前記少なくとも１つの凸部によって規定され、
前記少なくとも１つの凸部が有する前記端の一部は、前記オフ基板のオフ方向に垂直であり、かつ、前記オフ方向の上流側に位置する、
項目２または３に記載の半導体装置。
【００２４】
［項目６］
前記半導体装置はＭＯＳ−ＦＥＴである、
項目１から５のいずれかに記載の半導体装置。
【００２５】
［項目７］
バルク基板を用意する第１の工程と、
前記バルク基板の表面にレジスト膜を形成する第２の工程と、
前記レジスト膜の一部をフォトリソグラフィーによって除去することにより、マスク層を形成する第３の工程と、
前記マスク層を用いて前記バルク基板のエッチングを行うことにより、アライメントパターンを有するアライメント領域を形成する第４の工程と、
前記マスク層を除去する第５の工程と、
前記アライメント領域の少なくとも一部にイオン注入を行う第６の工程と、
を包含する、
半導体装置の製造方法。
【００２６】
［項目８］
前記第６の工程を、ＭＯＳＦＥＴの製造工程において周辺領域にイオン注入を行う際に、行う、
項目７に記載の半導体装置の製造方法。
【００２７】
これにより、半導体装置を作製する際に用いられるアライメントパターンの座標を精度よく推定し、マスク合わせの精度を向上させることができる。
【００２８】
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
【００２９】
（実施形態）
以下では、模式図を用いて、本開示を包括的に説明する。本開示の実施形態における半導体装置は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはショットキーバリアダイオードである。
【００３０】
図１Ａは、本実施形態の半導体装置１００に用いられるバルク基板１１の構成例を模式的に示す上面図である。本開示におけるバルク基板は、半導体の単結晶から形成され得る。バルク基板１１は、複数のショット領域９６を含む。バルク基板１１として、例えば、４Ｈ−ＳｉＣのオフ基板が用いられる。オフ基板の表面は、例えば（０００１）面から＜１１−２０＞方向に数度傾いている。バルク基板１１の直径は、例えば３インチである。バルク基板１１の導電型はｎ型であり、抵抗率は約０．０２Ωｃｍである。ショット領域９６は、ステッパーの１ショット分に相当する領域であり、そのサイズは例えば１５ｍｍ×１５ｍｍである。バルク基板１１は、炭化珪素以外の半導体材料から形成されてもよい。
【００３１】
図１Ｂは、各ショット領域９６に複数の素子領域９３が配列された構成例を模式的に示す上面図である。素子領域９３は、トランジスタまたはダイオードなどの半導体素子が形成される領域であり、その大きさは例えば３ｍｍ×３ｍｍである。図１Ｂに示す例では、各ショット領域９６に４×４個の素子領域９３が間隔を空けて配列されている。各ショット領域９６のうち素子領域９３以外の領域は、スクライブ領域９５である。スクライブ領域９５は、最終的にはカットによって除去される。各ショット領域９６におけるスクライブ領域９５には、アライメントパターンを有する少なくとも１つのアライメント領域９１が設けられている。図１Ｂに示す例では、スクライブ領域９５は、複数の縦方向に延びる部分と、複数の横方向に延びる部分とを有する。スクライブ領域９５のうち、複数の縦方向に延びる部分の１つと、複数の横方向に延びる部分の１つとに、それぞれアライメント領域９１が設けられていてもよい。
【００３２】
図１Ｃは、アライメント領域９１に形成されたアライメントパターン２１を示す光学顕微鏡の写真の一例である。図１Ｃに示す例では、アライメントパターン２１は、複数の凹部２１ａによって規定されているが、これに限定されない。例えば、アライメントパターン２１は、複数の凸部によって規定されてもよい。アライメントパターン２１を用いてマスク合わせが行われる。
【００３３】
本実施形態を説明する前に、通常のバルク基板の表面にエピタキシャル層を形成した場合に生じる問題を説明する。
【００３４】
図２Ａおよび２Ｂは、それぞれ、バルク基板１１の表面にエピタキシャル層１６を形成した半導体装置のアライメント領域９１の例を模式的に示す断面図および上面図である。バルク基板１１は、炭化珪素から形成されたオフ基板である。右向きの矢印は、オフ方向２２を表す。オフ方向２２とは、＜１１−２０＞方向である。水流の方向が上流側から下流側へ向かうことに例えて、「オフ方向２２の上流側」または「オフ方向２２の下流側」と称することがある。図２Ａおよび図２Ｂでは、オフ方向２２の上流側は左側であり、オフ方向２２の下流側は右側である。
【００３５】
アライメントパターン２１は、複数の凹部２１ａによって規定されている。図２Ｂにおける四角形の破線は、エピタキシャル層１６の下に位置する凹部２１ａの端２１ｅを表す。エピタキシャル層１６の上面には、凹部２１ａを反映した新たな凹部２３ａが形成される。同時に、新たな凹部２３ａの端２３ｅのうち、オフ方向２２に垂直であって下流側に位置する端に、（０００１）面からなるファセット面２０が形成される。
【００３６】
エピタキシャル層１６の下に位置するアライメントパターン２１の座標を推定するために、エピタキシャル層１６の上面における新たな凹部２３ａが用いられる。新たな凹部２３ａは、エピタキシャル層１６の形成により、バルク基板１１の表面における凹部２１ａよりも小さいサイズを有する。しかし、図２Ｂに示すように、バルク基板１１に垂直な方向から見たとき、新たな凹部２３ａの中心は、バルク基板１１の表面における凹部２１ａの中心とほとんど重なっている。そのため、新たな凹部２３ａを精度よく認識することができれば、アライメントパターン２１の座標を精度よく推定することができる。
【００３７】
アライメントパターン２１の座標を推定する代表的な方法として、明暗のコントラストを用いる方法と、レーザ光の反射を用いる方法とがある。
【００３８】
上記のどちらの方法でも、新たな凹部２３ａの端２３ｅのうち、オフ方向２２に平行な端と、オフ方向２２に垂直であって上流側に位置する端とは、精度よく認識することができる。しかし、上記のどちらの方法を用いても、オフ方向に垂直であって下流側に位置する端を精度よく認識することはできない。
【００３９】
ファセット面２０は、オフ方向に垂直な一対の辺２０ｓを有する。本来、一対の辺２０ｓのうち、オフ方向の上流側に位置する辺が、新たな凹部２３ａの端２３ｅのうち、オフ方向に垂直であって下流側に位置する端として認識されなければならない。しかし、一対の辺２０ｓのうち、オフ方向の下流側に位置する辺が、新たな凹部２３ａの端２３ｅのうち、オフ方向に垂直であって下流側に位置する端として誤って認識され得る。図２Ａにおいて、実線の下向きの矢印は、認識されるべき端を表し、破線の下向きの矢印は誤って認識され得る端を表す。
【００４０】
上記の誤認識により、アライメントパターン２１の座標を精度よく推定することはできない。
【００４１】
上記の誤認識を回避するために、本実施形態では、バルク基板１１の表面にイオン注入層が形成される。
【００４２】
図３Ａおよび３Ｂは、それぞれ、本実施形態におけるバルク基板１１の表面にエピタキシャル層１６を形成した半導体装置１００のアライメント領域９１の構成例を模式的に示す断面図および上面図である。上記の検討例と重複する構成要素の説明は省略することがある。バルク基板１１を下とし、エピタキシャル層１６を上とする。
【００４３】
本実施形態における半導体装置１００は、バルク基板１１と、エピタキシャル層１６とを備える。エピタキシャル層１６は、バルク基板１１の表面に形成されている。バルク基板１１の表面の一部は、アライメント領域９１を有する。アライメント領域９１は、少なくとも１つの凹部２１ａによって規定されたアライメントパターン２１を含む。凹部２１ａの代わりに、凸部を用いてもよい。アライメント領域９１の少なくとも一部には、イオン注入層２５が形成されている。
【００４４】
エピタキシャル層１６は、ファセット面２０を有する。バルク基板１１に垂直な方向から見たとき、ファセット面２０は、少なくとも１つの凹部２１ａが有する端の一部と重なる。凹部２１ａの代わりに、凸部を用いる場合も同様である。
【００４５】
上述したようにバルク基板１１はオフ基板である。アライメントパターン２１が、少なくとも１つの凹部２１ａによって規定されている場合は、少なくとも１つの凹部２１ａが有する上記の端の一部は、オフ方向２２に垂直であり、かつ、オフ方向２２の下流側に位置する。図示しないが、アライメントパターン２１が、少なくとも１つの凸部によって規定されている場合は、少なくとも１つの凸部が有する上記の端の一部は、オフ基板のオフ方向２２に垂直であり、かつ、オフ方向２２の上流側に位置する。
【００４６】
図２Ｂおよび図３Ｂに示すように、バルク基板１１の表面にイオン注入層２５を形成しない場合と、イオン注入層２５を形成した場合とでは、エピタキシャル層１６の上面の構造にほとんど違いはない。そのため、明暗のコントラストを用いても上述の誤認識が生じ得る。
【００４７】
しかし、レーザ光の反射を用いれば、アライメントパターン２１の座標を精度よく推定することができる。
【００４８】
バルク基板１１の表面にイオン注入層２５を形成しない場合と、イオン注入層２５を形成した場合とでは、エピタキシャル層１６の結晶性が異なる。イオン注入層２５の上に形成されたエピタキシャル層１６の結晶性は乱れている。そのため、レーザ光はエピタキシャル層１６の上面において乱反射される。その結果、ファセット面２０が有する一対の辺２０ｓのうち、高い位置にある辺は、レーザ光の反射によって認識されない。図３Ａに示す例では、一対の辺２０ｓのうち、高い位置にある辺とは、一対の辺２０ｓのうち、オフ方向２２の下流側に位置する辺を意味する。
【００４９】
一方、新たな凹部２３ａの端２３ｅは、バルク基板１１に垂直な方向に比較的大きな段差を有する。そのため、新たな凹部２３ａの端２３ｅは、エピタキシャル層１６の結晶性が乱れていても、レーザ光の反射によって精度よく認識することができる。これにより、エピタキシャル層１６の形成後であっても、アライメントパターン２１の座標を精度よく推定することができ、マスク合わせの精度が向上する。
【００５０】
上記からわかるように、イオン注入層２５を、バルク基板１１の表面全体に形成する必要はない。イオン注入層２５の少なくとも一部は、ファセット面２０が有する一対の辺２０ｓのうち、より高い位置にある辺の真下に位置すればよい。
【００５１】
アライメント領域９１を含むスクライブ領域９５は、最終的に、カットによって除去される。しかし、半導体装置１００には、イオン注入層２５が形成されたアライメントパターン２１の一部が残り得る。これにより、半導体装置１００に本実施形態が適用されたことがわかる。
【００５２】
次に、本実施形態における半導体装置１００の製造方法を説明する。
【００５３】
図４Ａから４Ｆは、本実施形態における半導体装置１００のアライメント領域９１の製造工程の例を模式的に示す図である。
【００５４】
本実施形態における半導体装置１００のアライメント領域９１の製造工程は、以下の工程を包含する。
【００５５】
図４Ａに示す第１の工程では、バルク基板１１を用意する。
【００５６】
図４Ｂに示す第２の工程では、バルク基板１１の表面にレジスト膜３１Ｆを形成する。
【００５７】
図４Ｃに示す第３の工程では、レジスト膜３１Ｆの一部をフォトリソグラフィーによって除去することにより、マスク層３１を形成する。
【００５８】
図４Ｄに示す第４の工程では、マスク層３１を用いてバルク基板１１のエッチングを行うことにより、アライメントパターン２１を有するアライメント領域９１を形成する。アライメントパターン２１は、ドライエッチングを用いて、バルク基板１１の表面の一部を除去することによって形成できる。エッチングガスとしては、例えばＣＦ４とＯ２との混合ガスを用いる。凹部２１ａが有する段差は、例えば０．３μｍ程度である。
【００５９】
図４Ｅに示す第５の工程では、マスク層３１を除去する。
【００６０】
図４Ｆに示す第６の工程では、アライメント領域の少なくとも一部にイオン注入を行う。注入するイオン種は、例えば窒素である。ドース量４．５×１０１４ｃｍ−２、２．０×１０１４ｃｍ−２、および１．７×１０１４ｃｍ−２の窒素イオンを、それぞれ９０ｋｅＶ、５５ｋｅＶ、および３０ｋｅＶの加速エネルギーによって注入する。このとき、深さ２５０ｎｍにおける窒素イオン濃度は、５．０×１０１９ｃｍ−３である。奥まで高濃度イオンが存在する必要はなく、深さ５０ｎｍくらいに高濃度イオンが存在すればよい。イオン種は重たい方がよく、例えばアルミニウムでもよい。
【００６１】
図４Ｆに示す構成例の上にエピタキシャル層１６を形成することによって、図３Ａに示す半導体装置１００が得られる。
【００６２】
次に、本実施形態をＭＯＳＦＥＴの製造工程に適用した例を説明する。
【００６３】
図５Ａから５Ｅは、本実施形態を適用したＭＯＳＦＥＴの製造工程の例を模式的に示す図である。
【００６４】
図５Ａに示すように、バルク基板１１のうちアライメント領域９１に、複数の凹部２１ａによって規定されるアライメントパターン２１を形成する。アライメント領域９１は、スクライブ領域９５に形成される。図５Ａに示す例では、アライメント領域９１とスクライブ領域９５とは同じ領域である。スクライブ領域９５に隣接する領域が、素子領域９３である。バルク基板１１は、例えば上述した４Ｈ−ＳｉＣのオフ基板である。オフ基板の導電型はｎ型で、その不純物濃度は５×１０１５ｃｍ−３、厚さは約１５μｍである。
【００６５】
図５Ｂに示すように、バルク基板１１に、ｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ＋コンタクト領域１５を形成する。ｐ型ウェル領域１３を形成しようとする領域にｐ型ドーパントとして、例えばアルミニウムを注入する。同様にして、ｎ型ソース領域１４を形成しようとする領域にｎ型ドーパントとして、例えば窒素を、ｐ＋型コンタクト領域１５を形成しようとする領域にｐ型ドーパントとして、例えばアルミニウムを注入する。これらの工程では、それぞれ、アライメントパターン２１を用いてマスク合わせを行う。
【００６６】
図５Ｃに示すように、素子領域９３のうち、周辺領域９２に、絶縁破壊防止のために、イオン注入層２５を形成する。この際、アライメントパターン２１にもイオン注入層２５を形成する。すなわち、アライメントパターン２１へのイオン注入のために工程を増やす必要がない。イオン注入層２５は、図５Ｂにおけるｎ型ソース領域１４の形成の際に形成してもよい。さらに、素子領域９３のうち、周辺領域９２に隣接する領域９４に、ＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｔｉｎｇ  Ｒｉｎｇ）２７を形成する。ＦＬＲ２７により、ＭＯＳＦＥＴの耐圧が高くなる。ＦＬＲ２７を、他の工程において形成してもよい。
【００６７】
図５Ｄに示すように、バルク基板１１の上にエピタキシャル成長によりエピタキシャル層１６を形成する。エピタキシャル層１６として、例えば、平均不純物濃度が約２×１０１７ｃｍ−３、厚さが約０．２μｍの４Ｈ−ＳｉＣ層を形成する。なお、エピタキシャル層１６の不純物濃度および厚さは、要求される素子スペックに応じて適宜選択されるので、上記濃度および厚さに限定されない。
【００６８】
図５Ｅに示すように、素子領域９３に、複数のユニットセル９０から構成されるＭＯＳＦＥＴを作製する。ＭＯＳＦＥＴを作製するプロセスでは、必要に応じて、マスク合わせのために、アライメントパターン２１が用いられる。アライメントパターン２１の上にエピタキシャル層１６が形成されていても、上述したように、アライメントパターン２１の座標を精度よく推定することができる。
【００６９】
エピタキシャル層１６のエッチングを行い、チャネル層１６ｃを得る。このエッチング工程において、エッチングマスクを形成するために、アライメントパターン２１を用いる。続いて、チャネル層１６ｃを熱酸化することにより、あるいはエピタキシャル層１６の上に絶縁膜を堆積することによりゲート絶縁膜１７を形成する。
【００７０】
ゲート絶縁膜１７の上には、ポリシリコンまたは金属材料からなる導電膜をパターニングすることによってゲート電極１８が形成される。この後、ゲート電極１８を覆う層間絶縁膜３８を形成し、パターニングにより層間絶縁膜３８に開口部を設ける。ゲート電極１８を形成するための導電膜のパターニング工程、または層間絶縁膜３８のパターニング工程において、アライメントパターン２１を用いたマスク合わせを行うことができる。
【００７１】
続いて、層間絶縁膜３８の開口部に、ｐ＋型コンタクト領域１５およびソース領域１４に電気的に接続されたソース電極１９を形成する。ソース電極１９は、導電膜のパターニング、または、サリサイドプロセスによって形成できる。ソース電極１９の形成後、ソース電極１９と電気的に接続された上部配線電極３９を設ける。一方、バルク基板１１の裏面には、ドレイン電極４０を形成する。このようにして、ＭＯＳＦＥＴが完成する。
【００７２】
本実施形態におけるイオン注入層２５が形成されたアライメントパターン２１を用いれば、エピタキシャル層１６を形成した後も、精度よくマスク合わせを行うことができ、高品質のＭＯＳＦＥＴを製造することができる。
【００７３】
アライメント領域９１を含むスクライブ領域９５は、最終的に、カットによって除去される。その場合でも、イオン注入層２５が形成されたアライメントパターン２１の一部が素子領域９３の外側に残り得る。これにより、ＭＯＳＦＥＴに本実施形態が適用されたことがわかる。
【００７４】
次に、アライメントパターン２１にイオン注入層２５を形成しない場合と、イオン注入層２５を形成した場合とにおける、マスク合わせの精度を比較する。
【００７５】
図６Ａは、イオン注入層２５を形成しないアライメントパターン２１を用いてバルク基板１１とゲート電極１８とを重ね合わせした場合の、オフ方向２２における重ね合わせのずれ量を示す図の一例である。３５個のサンプルのずれ量の標準偏差は、σ＝０．２１μｍである。イオン注入層２５を形成しないアライメントパターン２１を用いた場合、重ね合わせのずれ量は大きい。なお、この場合でも、オフ方向２２に垂直な方向における重ね合わせのずれ量は小さい。
【００７６】
図６Ｂは、イオン注入層２５を形成したアライメントパターン２１を用いてバルク基板１１とゲート電極１８とを重ね合わせした場合の、オフ方向２２における重ね合わせのずれ量を示す図の一例である。３５個のサンプルのずれ量の標準偏差は、σ＝０．０２μｍである。イオン注入層２５を形成したアライメントパターン２１を用いた場合、重ね合わせが大幅に高精度化および安定化することがわかる。
【産業上の利用可能性】
【００７７】
本開示の実施形態における半導体装置およびその製造方法は、パワーデバイスなどの用途に利用できる。
【符号の説明】
【００７８】
１１      バルク基板
１３      ｐ型ウェル領域
１４      ソース領域
１５      コンタクト領域
１６      エピタキシャル層
１６ｃ    チャネル層
１７      ゲート絶縁膜
１８      ゲート電極
１９      ソース電極
２０      ファセット面
２０ｓ    辺
２１      アライメントパターン
２１ａ    凹部
２１ｅ    凹部の端
２２      オフ方向
２３ａ    新たな凹部
２３ｅ    新たな凹部の端
２５      イオン注入層
３１      マスク層
３１Ｆ    レジスト膜
３８      層間絶縁膜
３９      上部配線電極
４０      ドレイン電極
９０      ユニットセル
９１      アライメント領域
９２      周辺領域
９３      素子領域
９４      周辺領域に隣接する領域
９５      スクライブ領域
９６      ショット領域
１００    半導体装置
２００    半導体装置
【図１Ａ】
2019066766.tif 000003
【図１Ｂ】
2019066766.tif 000004
【図１Ｃ】
2019066766.tif 000005
【図２Ａ】
2019066766.tif 000006
【図２Ｂ】
2019066766.tif 000007
【図３Ａ】
2019066766.tif 000008
【図３Ｂ】
2019066766.tif 000009
【図４Ａ】
2019066766.tif 000010
【図４Ｂ】
2019066766.tif 000011
【図４Ｃ】
2019066766.tif 000012
【図４Ｄ】
2019066766.tif 000013
【図４Ｅ】
2019066766.tif 000014
【図４Ｆ】
2019066766.tif 000015
【図５Ａ】
2019066766.tif 000016
【図５Ｂ】
2019066766.tif 000017
【図５Ｃ】
2019066766.tif 000018
【図５Ｄ】
2019066766.tif 000019
【図５Ｅ】
2019066766.tif 000020
【図６Ａ】
2019066766.tif 000021
【図６Ｂ】
2019066766.tif 000022