(57)【要約】【課題】改善された特性を有するＤＴＣ回路を提供する。【解決手段】ＤＴＣ回路１００は、入力信号ＳＩＮを受け、その遅延対象のエッジに制御コードＣＯＤＥに応じた遅延を与え、遅延パルスＳＯＵＴを出力する。ランプ信号生成回路１１０は、入力信号ＳＩＮのエッジをトリガとして時間とともに単調変化するランプ信号ＶＲＡＭＰを生成する。オフセット回路１３０は、ランプ信号ＶＲＡＭＰを、制御コードＣＯＤＥに応じた電圧幅ΔＶ、オフセットさせる。電圧比較回路１２０は、オフセット後のランプ信号ＶＲＡＭＰ＿ＯＦＳをしきい値ＶＴＨと比較する。【選択図】図４
2019114957.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受け、その遅延対象のエッジに制御コードに応じた遅延を与え、遅延パルスを出力するＤＴＣ（Digital To Time Converter）回路であって、
前記入力信号の前記エッジをトリガとして時間とともに単調変化するランプ信号を生成するランプ信号生成回路と、
前記ランプ信号を、前記制御コードに応じた電圧幅、オフセットさせるオフセット回路と、
オフセット後の前記ランプ信号をしきい値と比較する電圧比較回路と、
を備えることを特徴とするＤＴＣ回路。
【請求項２】
前記オフセット回路は、
一端が前記ランプ信号生成回路の出力側に接続され、他端が前記電圧比較回路の入力側に接続される第１キャパシタと、
前記入力信号の前記エッジの入力に先立ち、前記第１キャパシタの両端間を前記制御コードに応じたプリチャージ電圧でプリチャージするプリチャージ回路と、
を含むことを特徴とする請求項１に記載のＤＴＣ回路。
【請求項３】
前記ランプ信号生成回路は、
第２キャパシタと、
前記第２キャパシタを充電するプリチャージ回路と、
を含み、前記第２キャパシタに生ずる電圧が前記ランプ信号であり、
前記第１キャパシタの容量は、前記第２キャパシタの容量より小さいことを特徴とする請求項２に記載のＤＴＣ回路。
【請求項４】
前記第１キャパシタは、前記第１キャパシタの前記他端に前記電圧比較回路における前記しきい値を印加した状態でプリチャージされることを特徴とする請求項２に記載のＤＴＣ回路。
【請求項５】
前記電圧比較回路は、インバータと、前記インバータの入出力間に設けられたスイッチと、を含み、
前記第１キャパシタは、前記スイッチをオンした状態でプリチャージされることを特徴とする請求項２に記載のＤＴＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＴＣ回路に関する。
【背景技術】
【０００２】
さまざまな電子回路に、パルス信号を入力として受け、そのエッジに、デジタルの制御コードに応じた遅延を与える可変遅延回路が用いられる。このような可変遅延回路は、デジタルの制御コードを時間情報に変換するため、デジタル−時間コンバータ（ＤＴＣ：Digital-To-Time Converter）とも称される。
【０００３】
図１（ａ）、（ｂ）は、従来のＤＴＣ回路を説明する図である。ＤＴＣ回路１００Ｒ，１００Ｓはいずれも、前段のランプ信号生成回路１１０および後段の電圧比較回路１２０を備える。ランプ信号生成回路１１０は、入力信号ＳＩＮのエッジ（ここではネガエッジ）をトリガとして初期電圧から所定の傾きで変化するランプ信号（スリープ信号）ＶＲＡＭＰを生成する。電圧比較回路１２０は、ランプ信号ＶＲＡＭＰを所定のしきい値Ｖｄと比較し、それらがクロスするタイミングで遷移する出力信号ＳＯＵＴを生成する。
【０００４】
図１（ａ）の可変スロープ（Variable Slope）方式では、制御コードＣＯＤＥに応じてランプ信号ＶＲＡＭＰの傾きを変化させる。ランプ信号生成回路１１０は、キャパシタと、キャパシタを充電する電流源（あるいは電圧源）で構成される。コード依存のスロープを生成するために、キャパシタの容量を固定し、キャパシタを充電する電流量を、制御コードＣＯＤＥに応じて変化させる方式や、電流量を固定し、キャパシタの容量を制御コードＣＯＤＥに応じて変化させる方式が提案されている。
【０００５】
電圧比較回路１２０は、ランプ信号ＶＲＡＭＰをしきい値Ｖｄと比較し、出力信号ＳＯＵＴを生成する。出力信号ＳＯＵＴのエッジのタイミングは、制御コードＣＯＤＥに応じて制御可能である。可変スロープ方式では、ランプ信号ＶＲＡＭＰの傾きが変化すると、出力信号ＳＯＵＴの傾きも変化する。これが非線形の劣化の原因となる。
【０００６】
図１（ｂ）の固定スロープ（Constant Slope）方式では、ランプ信号ＶＲＡＭＰの傾きは一定であり、初期電圧ＶＳＴが制御コードＣＯＤＥに応じて可変に構成される。ランプ信号ＶＲＡＭＰの傾きが一定であるため、出力信号ＳＯＵＴの傾きが一定となり、したがって固定スロープ方式は、可変スロープ方式に比べて線形性に優れている。
【０００７】
図２は、従来の固定スロープ方式のＤＴＣ回路１００Ｓの回路図である。ランプ信号生成回路１１０は、キャパシタＣＬＯＡＤ、電流源１１２、プリチャージ回路１１１を含む。ランプ信号ＶＲＡＭＰのスロープ区間の開始前のプリチャージ期間φ１において、スイッチＳＷ２がオンすると、プリチャージ回路１１１はＤ／Ａコンバータを含み、キャパシタＣＬＯＡＤを、制御コードＣＯＤＥに応じた初期電圧ＶＳＴでプリチャージする。入力信号ＳＩＮのエッジ（ここではポジエッジとして示す）に応答してスイッチＳＷ１がターンオンすると、電流源１１２によってキャパシタＣＬＯＡＤが充電され、キャパシタＣＬＯＡＤに生ずるランプ信号ＶＲＡＭＰが上昇する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Jiayoon Zhiyu Ru et.al., "A High-Linearity Digital-to-Time ConverterTechnique: Constant-Slope Charging" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 50, NO. 6, JUNE 2015
【非特許文献２】Nereo Markulic et.al., "A 10-bit, 550-fs step Digital-to-Time Converter in 28nm CMOS",  European Solid-State Circuits Conference, 2014
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者らは、図２のＤＴＣ回路１００Ｓについて検討した結果、以下の課題を認識するに至った。
【００１０】
図３は、図２のＤＴＣ回路１００Ｓの非線形を説明する図である。具体的には異なる２つの制御コードＣＯＤＥ１、ＣＯＤＥ２を与えたときの、キャパシタＣＬＯＡＤの電圧波形が示される。ＤＴＣ回路１００Ｓにおいてジッタを低減するためには、キャパシタＣＬＯＡＤの容量値をある程度（〜ｐＦオーダー）大きくする必要があり、プリチャージ回路による充電時間（時定数）が長くなる。
【００１１】
一方、高速動作が要求されるアプリケーションでは、プリチャージ期間φ１の長さを十分に長く取れない場合がある。このことは、キャパシタＣＬＯＡＤの初期電圧ＶＳＴがＤ／Ａコンバータの出力（プリチャージの目標電圧）ＶＰＣに到達するより前に、プリチャージが打ち切られることを意味し、プリチャージの目標電圧ＶＰＣが高いほど、その影響は大きくなる。すなわち初期電圧ＶＳＴとプリチャージ電圧ＶＰＣの誤差は、制御コードＣＯＤＥに依存しており、これがＤＴＣ回路１００Ｓに、コード依存の微分非直線性誤差（ＤＮＬ：Differential Nonlinearity）をもたらす原因となる。
【００１２】
また、ＤＴＣ回路１００Ｓの消費電力のうち、プリチャージの消費電力は、ＥＰＲＥ≒Ｃ×ＶＳＴ２で表される。キャパシタＣＬＯＡＤの容量が大きいと、プリチャージの消費電力が増大する。実用上最適な容量値を選択すると、ＤＴＣ回路１００Ｓ全体の消費電力に占めるプリチャージの割合が最も大きくなり、ＤＴＣ回路１００Ｓの低消費電力を妨げる要因となっている。
【００１３】
なお、これらの問題を当業者の一般的な認識として捉えてはならず、さらに言えば本発明者らが独自に認識したものである。
【００１４】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、改善された特性を有するＤＴＣ回路の提供にある。
【課題を解決するための手段】
【００１５】
本発明のある態様は、入力信号を受け、その遅延対象のエッジに制御コードに応じた遅延を与え、遅延パルスを出力するＤＴＣ（Digital To Time Converter）回路に関する。ＤＴＣ回路は、入力信号のエッジをトリガとして時間とともに単調変化するランプ信号を生成するランプ信号生成回路と、ランプ信号を、制御コードに応じた電圧幅、オフセットさせるオフセット回路と、オフセット後のランプ信号をしきい値と比較する電圧比較回路と、を備える。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、ＤＴＣ回路の特性を改善できる。
【図面の簡単な説明】
【００１８】
【図１】図１（ａ）、（ｂ）は、従来のＤＴＣ回路を説明する図である。
【図２】従来の固定スロープ方式のＤＴＣ回路の回路図である。
【図３】図２のＤＴＣ回路の非線形を説明する図である。
【図４】実施の形態に係るＤＴＣ回路のブロック図である。
【図５】図４のＤＴＣ回路の動作波形図である。
【図６】第１実施例に係るＤＴＣ回路の回路図である。
【図７】図６のＤＴＣ回路の動作波形図である。
【図８】第２実施例に係るＤＴＣ回路の回路図である。
【図９】図８のＤＴＣ回路の動作波形図である。
【図１０】変形例に係るＤＴＣ回路の回路図である。
【図１１】図１１（ａ）〜（ｂ）は、図１０のオフセット回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
（実施の形態の概要）
本明細書に開示される一実施の形態は、ＤＴＣ回路に関する。ＤＴＣ回路は、入力信号を受け、その遅延対象のエッジに制御コードに応じた遅延を与え、遅延パルスを出力するＤＴＣ（Digital To Time Converter）回路であって、入力信号のエッジをトリガとして時間とともに単調変化するランプ信号を生成するランプ信号生成回路と、ランプ信号を、制御コードに応じた電圧幅、オフセットさせるオフセット回路と、オフセット後のランプ信号をしきい値と比較する電圧比較回路と、を備える。このＤＴＣ回路では、ランプ信号生成回路のキャパシタをコードに依存した電圧にプリチャージする必要がなく、プリチャージの打ち切りに伴うコード依存の非線形性を低減もしくは除去できる。また、低容量化が難しいランプ信号生成回路のキャパシタをプリチャージしないため、消費電力を低減できる。
【００２０】
オフセット回路は、一端がランプ信号生成回路の出力側に接続され、他端が電圧比較回路の入力側に接続される第１キャパシタと、入力信号のエッジの入力に先立ち、第１キャパシタの両端間を制御コードに応じたプリチャージ電圧でプリチャージするプリチャージ回路と、を含んでもよい。第１キャパシタにはプリチャージで得られた電荷が保存され、その両端間の電位差が保たれるため、第１キャパシタの他端に、ランプ信号をキャパシタの両端間電圧だけオフセットさせた電圧を得ることができる。第１キャパシタは、ＤＴＣ回路全体のジッタに及ぼす影響が小さいため、その容量値を小さくすることが可能であり、これによりプリチャージの消費電力を低減できる。
【００２１】
オフセット回路は、基準電圧端子がランプ信号生成回路の出力と接続されるＤ／Ａコンバータを含んでもよい。この形式では、プリチャージが不要であるため、ＤＴＣ回路の消費電力を低減できる。
【００２２】
ランプ信号生成回路は、第２キャパシタと、第２キャパシタを充電するプリチャージ回路と、を含み、第２キャパシタに生ずる電圧が、ランプ信号であってもよい。第１キャパシタの容量は、第２キャパシタの容量より小さくてもよい。
【００２３】
第１キャパシタは、第１キャパシタの他端に電圧比較回路におけるしきい値を印加した状態でプリチャージしてもよい。これにより遅延時間がしきい値のばらつきや変動の影響を受けにくくなり、さらに特性を改善できる。
【００２４】
電圧比較回路は、インバータと、インバータの入出力間に設けられたスイッチと、を含んでもよい。第１キャパシタは、スイッチをオンしたプリチャージされてもよい。スイッチをオンした状態では、インバータの入力および出力の電位は、電源電圧と接地電圧の中点、すなわちインバータのしきい値電圧ＶＴＨに安定化される。したがって、インバータのしきい値電圧ＶＴＨを基準としてプリチャージが可能となるため、回路バラツキの影響を低減できる。
【００２５】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２７】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２８】
図４は、実施の形態に係るＤＴＣ回路１００のブロック図である。ＤＴＣ回路１００は、ランプ信号生成回路１１０、電圧比較回路１２０に加えて、オフセット回路１３０を備える。ＤＴＣ回路１００は、入力信号ＳＩＮを受け、その遅延対象のエッジ（通常はポジエッジ、ネガエッジの一方）に制御コードＣＯＤＥに応じた遅延を与え、遅延パルスＳＯＵＴを出力する。
【００２９】
ランプ信号生成回路１１０は、入力信号ＳＩＮのエッジをトリガとして時間とともに単調変化するランプ信号ＶＲＡＭＰを生成する。ここでは理解の容易化のため、ランプ信号ＶＲＡＭＰは一定の傾きで増大するものとする。
【００３０】
オフセット回路１３０は、ランプ信号ＶＲＡＭＰを、制御コードＣＯＤＥに応じた電圧幅ΔＶ、オフセットさせる。なお、オフセット電圧ΔＶの極性は正であると負であるとを問わない。
【００３１】
電圧比較回路１２０は、オフセット後のランプ信号ＶＲＡＭＰ＿ＯＦＳをしきい値ＶＴＨと比較する。電圧比較回路１２０は後述のようにインバータを用いてもよいし、２入力の電圧コンパレータやダイナミックコンパレータを用いることも可能である。電圧コンパレータを用いる場合、一方の入力にオフセット後のランプ信号ＶＲＡＭＰ＿ＯＦＳを、他方の入力にしきい値ＶＴＨを与えればよい。
【００３２】
以上がＤＴＣ回路１００の構成である。続いてその動作を説明する。図５は、図４のＤＴＣ回路１００の動作波形図である。時刻ｔ０に、制御コードＣＯＤＥがセットされると、オフセット回路１３０の両端間に、制御コードＣＯＤＥに応じた電位差ΔＶが発生する。続く時刻ｔ１に、入力信号ＳＩＮのエッジが発生すると、ランプ信号ＶＲＡＭＰのスロープが開始し、時間とともに増大する。これにともない、オフセット後のランプ信号ＶＲＡＭＰ＿ＯＦＳは、ランプ信号ＶＲＡＭＰに対して電位差ΔＶを保ちながら増大していく。時刻ｔ２に、オフセット後のランプ信号ＶＲＡＭＰ＿ＯＦＳがしきい値ＶＴＨに到達すると、出力信号ＳＯＵＴが遷移する。出力信号ＳＯＵＴは、入力信号ＳＩＮに対して、制御コードＣＯＤＥに応じた時間τＤＥＬＡＹ、遅延している。
【００３３】
以上がＤＴＣ回路１００の動作である。ＤＴＣ回路１００は、従来のＤＴＣ回路に比べて以下の利点を有する。
【００３４】
第１に、ＤＴＣ回路１００では、ランプ信号ＶＲＡＭＰの生成と、制御コードに依存したオフセット電圧ΔＶの生成が完全に独立している。具体的には、オフセット電圧ΔＶを生成する際に、ランプ信号生成回路１１０のキャパシタ（不図示）を制御コードＣＯＤＥに依存した初期電圧ＶＳＴにプリチャージする必要がない。オフセット回路１３０は時刻ｔ０より前に、制御コードＣＯＤＥに応じた電位差ΔＶを生成できる。したがってランプ信号生成回路１１０を高速動作させ、プリチャージの時間が長く取れない場合においても、プリチャージの打ち切りに伴うコード依存の非線形性を低減もしくは除去できる。
【００３５】
第２に、低容量化が難しいランプ信号生成回路１１０のキャパシタをプリチャージしないため、消費電力を低減できる。特に、図２のＤＴＣ回路１００Ｓでは、プリチャージの消費電力が支配的であるところ、それを低減することで、ＤＴＣ回路１００Ｓ全体の消費電力を低減できる。
【００３６】
なおここで説明した第１、第２の利点は例示であり、必須ではない。すなわちＤＴＣ回路１００の用途や設計仕様によっては、それらのいずれか一方のみが顕在化する場合もあるし、両方とも顕在化しない場合もあり得るが、それらの場合においても、本発明の範囲に含まれる。たとえば、高速化のみが求められ、低消費電力化が要求されない用途では、第１の利点に重点をおいた設計を行えばよく、反対に低消費電力化のみが求められ、高速化が要求されない用途では、第２の利点に重点をおいた設計を行えばよい。
【００３７】
本発明は、図４のブロック図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
【００３８】
（第１実施例）
図６は、第１実施例に係るＤＴＣ回路１００Ａの回路図である。はじめにランプ信号生成回路１１０の構成を説明する。ランプ信号生成回路１１０は、第２キャパシタＣ２、電流源１１２、スタートスイッチＳＷ２１、初期化スイッチＳＷ２２を含む。
【００３９】
第２キャパシタＣ２の一端（低電位側の電極）は接地され、その電位が固定されている。初期化スイッチＳＷ２２は、タイミング信号（初期化信号）Ｓ２２に応答してターンオンし、第２キャパシタＣ２の電位（ランプ信号ＶＲＡＭＰ）を初期化するために設けられる。初期化信号Ｓ２２のタイミングは、入力信号ＳＩＮのエッジより前であればよい。
【００４０】
図６の例では、初期化スイッチＳＷ２２は、第２キャパシタＣ２の他端（高電位側の電極）と接地の間に設けられ、ランプ信号ＶＲＡＭＰを接地電圧（０Ｖ）に初期化する。なお、ランプ信号ＶＲＡＭＰの初期値は０Ｖには限定されない。
【００４１】
電流源１１２は、一定の充電電流ＩＣＨＧを生成する定電流源である。スタートスイッチＳＷ２１は、入力信号ＳＩＮのエッジに応答してターンオンする。これにより、第２キャパシタＣ２に充電電流ＩＣＨＧが供給され、第２キャパシタＣ２に生ずるランプ信号ＶＲＡＭＰが、ＩＣＨＧ／Ｃ２の傾きで時間ともに増大していく。
【００４２】
続いてオフセット回路１３０の構成を説明する。オフセット回路１３０は、主として第１キャパシタＣ１およびプリチャージ回路１３２を含む。第１キャパシタＣ１は、一端（ノードＡ）がランプ信号生成回路１１０の出力側に接続され、他端（ノードＢ）が電圧比較回路１２０の入力側に接続される。第１キャパシタＣ１の容量は、第２キャパシタＣ２の容量より小さく設計される。
【００４３】
オフセット回路１３０は、入力信号ＳＩＮのエッジの入力に先立ち、第１キャパシタＣ１の両端間を、制御コードＣＯＤＥに応じたプリチャージ電圧ＶＰＣでプリチャージする。たとえばプリチャージ回路１３２は、電圧出力のＤ／Ａコンバータで構成することができる。Ｄ／Ａコンバータの構成は限定されず、抵抗分圧方式（抵抗ストリング方式）やＲ−２Ｒラダー方式などの抵抗型を用いてもよいし、電流型を用いてもよい。
【００４４】
プリチャージのために、いくつかのスイッチＳＷ１１，ＳＷ１２，ＳＷ１３が設けられる。スイッチＳＷ１１およびスイッチＳＷ１２は、プリチャージの期間オンであり、それ以外の期間はオフとなり、プリチャージ回路１３２の出力を、ランプ信号ＶＲＡＭＰの経路から切り離す。図６ではスイッチＳＷ１２の一端が接地されるがその限りではなく、電源ラインと接続してもよいし、Ｄ／Ａコンバータによって任意の電圧を与えてもよい。すなわちスイッチＳＷ１２の一端には、プリチャージにおいて基準となる電圧を与えればよい。
【００４５】
タイミング信号（プリチャージ信号）Ｓ１１は、プリチャージ期間の間、アサート（たとえばハイ）されて、スイッチＳＷ１１，ＳＷ１２をオンさせる。
【００４６】
スイッチＳＷ１３は、タイミング信号Ｓ１２に応じて制御され、プリチャージの期間オフ、ランプ信号ＶＲＡＭＰの生成期間の間、オンである。
【００４７】
この実施例において、電圧比較回路１２０は、インバータ１２２，１２４を含む。初段のインバータ１２２は電圧比較手段として設けられる。インバータ１２２の出力Ｓ３１は、オフセット後のランプ信号ＶＲＡＭＰとそのしきい値ＶＴＨ（典型的には電源電圧と接地電圧の中点電圧）とを比較した結果に応じた論理レベルをとる。後段のインバータ１２４は、前段のインバータ１２２の出力Ｓ３１を論理反転して、出力信号ＳＯＵＴの論理レベルを入力信号ＳＩＮと適合させるために（および／または出力バッファとして）設けられている。
【００４８】
なお、タイミング信号Ｓ１１，Ｓ１２，Ｓ２２の生成方法は特に限定されず公知技術を用いればよい。
【００４９】
図７は、図６のＤＴＣ回路１００Ａの動作波形図である。プリチャージ期間φ１において、スイッチＳＷ１１，ＳＷ１２がオン、スイッチＳＷ１３がオフする。これにより、ノードＡの電圧（実線）ＶＡは、制御コードＣＯＤＥに応じた電圧ＶＰＣとなり、ノードＢの電圧ＶＢが０Ｖとなる。つまり第１キャパシタＣ１は、両端間電圧ΔＶがＶＰＣとなるように充電される。
【００５０】
つづく初期化期間φ２において、スイッチＳＷ２２およびＳＷ１３がオン、残りのスイッチがオフとなり、ノードＡの電位が０Ｖとなる。ノードＢはハイインピーダンスであるから、第１キャパシタＣ１の電荷（すなわち電位差）は保存され、ノードＢの電圧は−ＶＰＣとなる。初期化期間φ２においてキャパシタＣ１の電荷も放電され、キャパシタＣ１の電圧も０Ｖに初期化される。
【００５１】
続いて入力信号ＳＩＮのエッジが発生すると、スロープ期間φ３となる。ノードＢの電圧ＶＢ、すなわちオフセット後のランプ信号ＶＲＡＭＰ＿ＯＦＳがしきい値ＶＴＨに達すると出力信号ＳＯＵＴが遷移する。遅延時間τＤＥＬＡＹは、ランプ信号ＶＲＡＭＰ＿ＯＦＳがＶＴＨ＋ΔＶ＝ＶＴＨ＋ＶＰＣだけ変化するのに要する時間である。したがってランプ信号ＶＲＡＭＰ（ＶＲＡＭＰ＿ＯＦＳ）のスロープの傾きをα（＝ＩＣＨＧ／Ｃ２）とすると、遅延量τＤＥＬＡＹは以下の式で表される。
τＤＥＬＡＹ＝（ＶＴＨ＋ＶＰＣ）／α      …（１）
したがって、電圧ＶＰＣは制御コードＣＯＤＥに依存するから、制御コードＣＯＤＥに依存した遅延τＤＥＬＡＹを得ることができる。
【００５２】
（第２実施例）
図８は、第２実施例に係るＤＴＣ回路１００Ｂの回路図である。図６のＤＴＣ回路１００Ａのとの相違点は、スイッチＳＷ１２の位置であり、図８ではスイッチＳＷ１２がインバータ１２２の入出力間に設けられる。その他はすでに説明した通りである。
【００５３】
図９は、図８のＤＴＣ回路１００Ｂの動作波形図である。プリチャージ期間φ１においてスイッチＳＷ１２がオンすると、インバータ１２２の入力（すなわちノードＢ）およびインバータ１２２の出力の電位が、インバータ１２２のしきい値ＶＴＨと等しくなる。ノードＡには、プリチャージ電圧ＶＰＣが印加され、したがって第１キャパシタＣ１の両端間電圧には、電位差ΔＶ＝ＶＰＣ−ＶＴＨが印加される。
【００５４】
続く初期化期間φ２に、スイッチＳＷ１３，ＳＷ２２がオンとなると、ノードＡの電位ＶＡが０Ｖ、ノードＢの電位ＶＢが、−ΔＶとなる。
【００５５】
続いて入力信号ＳＩＮのエッジが発生すると、スロープ期間φ３となる。ノードＢの電圧、すなわちオフセット後のランプ信号ＶＲＡＭＰ＿ＯＦＳがしきい値ＶＴＨに達すると出力信号ＳＯＵＴが遷移する。以上がＤＴＣ回路１００Ｂの動作である。
【００５６】
第２実施例においても、遅延時間τＤＥＬＡＹは、ランプ信号ＶＲＡＭＰ＿ＯＦＳがＶＴＨ＋ΔＶだけ変化するのに要する時間である。上述のように、第２実施例では、ΔＶ＝ＶＰＣ−ＶＴＨであるから、遅延時間τＤＥＬＡＹは、ランプ信号ＶＲＡＭＰ＿ＯＦＳがＶＴＨ＋ΔＶ＝ＶＴＨ＋（ＶＰＣ−ＶＴＨ）＝ＶＰＣだけ変化するのに要する時間となる。
【００５７】
したがってランプ信号ＶＲＡＭＰ（ＶＲＡＭＰ＿ＯＦＳ）のスロープの傾きをαとすると、遅延量τＤＥＬＡＹは以下の式で表される。
τＤＥＬＡＹ＝ＶＰＣ／α      …（２）
【００５８】
第２実施例の利点は、第１実施例との対比によって明確となる。第１実施例における遅延量は式（１）で表され、しきい値ＶＴＨの変動が遅延量の変動となって現れる。電圧比較手段にインバータを用いる場合には、しきい値ＶＴＨが電源電圧の１／２であるから、電源電圧が変動する用途では、しきい値ＶＴＨが変動すると、遅延時間が変動する。これに対して第２実施例の遅延時間は式（２）で与えられており、しきい値ＶＴＨの項が含まれないため、しきい値電圧ＶＴＨの変動（電源電圧変動）の影響を低減することができる。
【００５９】
図８では、スイッチＳＷ１２をインバータ１２２の入出力間に設けたが、その限りでは無く、プリチャージ期間において、ノードＢにしきい値ＶＴＨを与える構成となっていれば同様の効果が得られる。たとえば図６のスイッチＳＷ１２の低電位側のノードに、接地電圧（０Ｖ）に代えて、しきい値ＶＴＨ＝ＶＤＤ／２を与えるようにしてもよい。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６１】
（変形例１）
オフセット回路１３０は、図６や図８に示したような、キャパシタＣ１をプリチャージする方式に限定されるものではない。図１０は、別の変形例に係るＤＴＣ回路１００Ａの回路図である。この変形例においてオフセット回路１３０Ａは、Ｄ／Ａコンバータを含む。Ｄ／Ａコンバータのデジタル入力にはコードＣＯＤＥが入力され、Ｄ／Ａコンバータの基準電圧端子には、ランプ信号ＶＲＡＭＰが入力される。Ｄ／Ａコンバータの出力は以下の式で表される。
ＶＲＡＭＰ＿ＯＦＳ＝ＣＯＤＥ×ｋ＋ＶＲＡＭＰ
ｋは、Ｄ／Ａコンバータの１ＬＳＢに相当する電圧である。
【００６２】
図１１（ａ）〜（ｃ）は、図１０のオフセット回路の構成例を示す回路図である。図１１（ａ）のオフセット回路１４０は、抵抗ストリング型のＤ／Ａコンバータ１４２を含み、制御コードＣＯＤＥに応じたタップの電圧が出力される。Ｄ／Ａコンバータ１４２の基準電圧端子１４４には、ランプ信号ＶＲＡＭＰが供給される。Ｄ／Ａコンバータ１４２の出力１４６には、ランプ信号ＶＲＡＭＰを制御コードＣＯＤＥに応じた電位差ΔＶ、オフセットした電圧ＶＲＡＭＰ＿ＯＦＳを得ることができる。
【００６３】
図１１（ｂ）のオフセット回路１５０は、電流セグメント型のＤ／Ａコンバータ１５６と、抵抗Ｒを含む。基準電圧端子１５４には、ランプ信号ＶＲＡＭＰが入力される。抵抗Ｒの一端は基準電圧端子１５４と接続され、その他端には、Ｄ／Ａコンバータ１５６が接続される。Ｄ／Ａコンバータ１５６は、制御コードＣＯＤＥに応じた電流ＩＤＡＣを生成する。オフセット回路１５０の出力１５８には、ＶＲＡＭＰ−Ｒ×ＩＤＡＣで与えられる電圧ＶＲＡＭＰ＿ＯＦＳを得ることができる。
【００６４】
図１１（ｃ）のオフセット回路１６０は、Ｒ−２ＲラダーＤ／Ａコンバータで構成される。基準電圧端子１６４には、ランプ信号ＶＲＡＭＰが入力される。オフセット回路１６０の出力は、ＶＲＡＭＰ＿ＯＦＳ＝ＶＲＡＭＰ＋ΔＶとなる。ΔＶは制御コードＣＯＤＥの値に比例する。
【００６５】
（変形例２）
実施の形態では、時間とともに増大するスロープを利用したが、時間とともに低下するスロープを利用してもよい。このような変形は当業者であれば、回路図を示すまでも無く設計可能であり、こうした変形例も本発明の範囲に含まれる。
【００６６】
（変形例３）
実施の形態では、第１キャパシタＣ１の電圧比較回路１２０側の電極（ノードＢ）を基準としてプリチャージを行ったがその限りでない。第１キャパシタＣ１のランプ信号生成回路１１０側の電極（ノードＡ）に基準電圧（接地電圧、電源電圧、しきい値電圧ＶＴＨ、あるいは任意の固定電圧）を与え、他方の電極（ノードＢ）に制御コードＣＯＤＥに応じたプリチャージ電圧を印加してもよい。
【００６７】
（用途）
上述したＤＴＣ回路１００は、さまざまな応用回路に用いることができる。たとえばＤＴＣ回路１００は、フラクショナルＮタイプＰＬＬ（Phase Locked Loop）回路を用いたＰＬＬ周波数シンセサイザに用いることができる。第５世代の無線通信では、ＰＬＬ回路の動作周波数がさらに高くなり、ＤＴＣ回路に求められる遅延量の精度がさらに高くなる。このような用途に、実施の形態に係るＤＴＣ回路１００は好適である。
【００６８】
またＤＴＣ回路１００は、ＰＷＭ（パルス幅変調）回路に用いることができる。ＰＷＭ回路は、ＤＣ／ＤＣコンバータなどのスイッチング電源や、デジタルオーディオ回路、モータなどを駆動するインバータなどさまざまな用途に用いられる。
【００６９】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７０】
１００  ＤＴＣ回路
１１０  ランプ信号生成回路
１１２  電流源
１１４  Ｄ／Ａコンバータ
１１６  ランプコード発生器
Ｃ２  第２キャパシタ
１２０  電圧比較回路
１２２，１２４  インバータ
１３０，１４０，１５０  オフセット回路
１３２  プリチャージ回路
Ｃ１  第１キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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