(57)【要約】【課題】容量性の計装アンプを含む半導体装置において、応答速度を速める。【解決手段】コントローラＣＴＬ＿Ａは、チョッピング周期内で、オートゼロ期間と、その後の期間である第１の増幅期間と、その後の期間である第２の増幅期間とを切り替え、当該切り替えに伴う制御を行う。具体的には、コントローラＣＴＬ＿Ａは、チョッパスイッチＣＨＰ１，ＣＨＰ３を、第１の増幅期間ではストレート接続のオン状態またはクロス接続のオン状態の一方に制御し、第２の増幅期間ではその他方に制御し、オートゼロ期間ではオフ状態に制御する。オートゼロ回路ＡＺＵ＿Ａは、オートゼロ期間で差動増幅回路ＡＭＰ１のオフセット等成分をキャンセルする補正値を探索し、当該補正値を第１および第２の増幅期間で差動増幅回路ＡＭＰ１に適用する。【選択図】図２
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【特許請求の範囲】
【請求項１】
差動入力信号が入力される差動入力端子と、
差動出力信号を出力する差動出力端子と、
前記差動入力信号をチョッピングする第１のチョッパスイッチと、
第１の差動増幅回路を含み、前記第１のチョッパスイッチからの差動信号を、入力容量と、負帰還経路上の帰還容量との容量比に基づいて差動増幅する計装アンプ回路部と、
前記第１の差動増幅回路の後段に設けられ、チョッピングを行う第３のチョッパスイッチと、
前記第１の差動増幅回路のオフセット電圧またはフリッカノイズをキャンセルする補正値を探索するオートゼロ回路と、
チョッピング周期内で、オートゼロ期間と、前記オートゼロ期間よりも後の期間であり前記オートゼロ期間よりも長い第１の増幅期間と、前記第１の増幅期間よりも後の期間である第２の増幅期間とを切り替え、当該切り替えに伴う制御を行うコントローラと、
を有し、
前記コントローラは、前記第１のチョッパスイッチおよび前記第３のチョッパスイッチを、前記第１の増幅期間では共にストレート接続のオン状態またはクロス接続のオン状態の一方に制御し、前記第２の増幅期間では共に前記ストレート接続のオン状態または前記クロス接続のオン状態の他方に制御し、前記オートゼロ期間では共にオフ状態に制御し、
前記オートゼロ回路は、前記オートゼロ期間で前記補正値を探索し、前記補正値を前記第１の増幅期間および前記第２の増幅期間で前記第１の差動増幅回路に適用する、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記チョッピング周期内には、さらに、前記オートゼロ期間に対応して前記オートゼロ期間と同じ長さを備え、前記補正値の探索が行われないダミー期間が含まれ、
前記第１の増幅期間と前記第２の増幅期間は、同じ長さであり、
前記コントローラは、前記チョッピング周期内で、順に、前記オートゼロ期間、前記第１の増幅期間、前記ダミー期間、前記第２の増幅期間を切り替え、前記ダミー期間では、前記第１のチョッパスイッチおよび前記第３のチョッパスイッチを共にオフ状態に制御する、
半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記計装アンプ回路部は、前記第１の差動増幅回路に加えて、前記第３のチョッパスイッチと、前記第３のチョッパスイッチの後段に設けられ、前記差動出力端子の前記差動出力信号を保持する出力回路とを有し、
前記半導体装置は、さらに、前記差動出力端子から前記第１の差動増幅回路の差動入力ノードへの前記負帰還経路上で前記帰還容量の前段に設けられ、前記差動出力信号をチョッピングする第２のチョッパスイッチを有する、
半導体装置。
【請求項４】
請求項３記載の半導体装置において、さらに、
オンに制御された際に、前記第１のチョッパスイッチの差動出力ノード間を短絡する第１のスイッチと、
オンに制御された際に、前記第２のチョッパスイッチの差動出力ノード間を短絡する第２のスイッチと、
オンに制御された際に、前記第３のチョッパスイッチの差動入力ノード間を短絡する第３のスイッチと、
を有し、
前記コントローラは、前記第１のスイッチ、前記第２のスイッチおよび前記第３のスイッチを、それぞれ、前記第１のチョッパスイッチ、前記第２のチョッパスイッチおよび前記第３のチョッパスイッチがオフ状態の期間でオンに制御する、
半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記オートゼロ期間は、実際に前記補正値の探索が行われるオートゼロ実行期間と、前記オートゼロ実行期間の直前に設けられるオートゼロ前処理期間と、前記オートゼロ実行期間の直後に設けられるオートゼロ後処理期間とを備え、
前記コントローラは、前記第３のスイッチを、前記オートゼロ前処理期間と前記オートゼロ後処理期間でオンに制御し、前記オートゼロ実行期間でオフに保つ、
半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記コントローラは、前記オートゼロ前処理期間で、前記第１のチョッパスイッチおよび前記第２のチョッパスイッチよりも先に前記第３のチョッパスイッチをオフ状態に制御し、前記オートゼロ後処理期間で、前記第１のチョッパスイッチおよび前記第２のチョッパスイッチよりも後に前記第３のチョッパスイッチをオン状態に制御する、
半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記コントローラは、前記オートゼロ後処理期間で、前記第３のスイッチをオンに制御した状態で、前記第１のチョッパスイッチおよび前記第２のチョッパスイッチをオン状態に制御する、
半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記オートゼロ回路は、
オンに制御された際に、前記第１の差動増幅回路の差動入力ノードの両方に予め定めたコモン用基準電圧を印加する第５のスイッチと、
前記第１の差動増幅回路と差動出力ノードを共有する第３の差動増幅回路と、
前記第３の差動増幅回路へ差動信号を出力する積分器と、
オンに制御された際に、前記第３の差動増幅回路の差動出力ノードを前記積分器の入力ノードに結合する第６のスイッチと、
を有する、
半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記コントローラは、前記オートゼロ前処理期間で、前記第３のスイッチをオンに制御した状態で前記第５のスイッチおよび前記第６のスイッチをオンに制御し、その後、前記第３のスイッチをオフに制御することで前記オートゼロ実行期間を開始する、
半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記コントローラは、前記オートゼロ実行期間で前記第５のスイッチおよび前記第６のスイッチをオンに保ち、前記オートゼロ後処理期間で、前記第５のスイッチよりも先に前記第６のスイッチをオフに制御することで前記オートゼロ実行期間を終了する、
半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記コントローラは、前記オートゼロ実行期間で、前記第１のスイッチ、前記第２のスイッチおよび前記第５のスイッチをオンに保ち、前記オートゼロ後処理期間で、前記第３のスイッチをオンに制御した状態で、前記第１のスイッチ、前記第２のスイッチおよび前記第５のスイッチをオフに制御する、
半導体装置。
【請求項１２】
請求項３記載の半導体装置において、
前記出力回路は、差動出力ノードと差動入力ノードの間の負帰還経路上に第１の保持容量を備える第２の差動増幅回路を有する、
半導体装置。
【請求項１３】
請求項５記載の半導体装置において、
前記チョッピング周期内には、さらに、前記オートゼロ期間に対応して前記オートゼロ期間と同じ長さを備え、前記補正値の探索が行われないダミー期間が含まれ、
前記第１の増幅期間と前記第２の増幅期間は、同じ長さであり、
前記コントローラは、前記チョッピング周期内で、順に、前記オートゼロ期間、前記第１の増幅期間、前記ダミー期間、前記第２の増幅期間を切り替え、前記ダミー期間では、前記第１のチョッパスイッチおよび前記第３のチョッパスイッチを共にオフ状態に制御する、
半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記ダミー期間は、前記オートゼロ実行期間、前記オートゼロ前処理期間および前記オートゼロ後処理期間にそれぞれ対応するダミー実行期間、ダミー前処理期間およびダミー後処理期間を備え、
前記コントローラは、前記第３のスイッチを、前記ダミー前処理期間と前記ダミー後処理期間でオンに制御し、前記ダミー実行期間でオフに保つ、
半導体装置。
【請求項１５】
請求項８記載の半導体装置において、
前記積分器は、差動出力ノードと差動入力ノードの間の負帰還経路上に第２の保持容量を備えた差動オペアンプ回路を有する、
半導体装置。
【請求項１６】
計装アンプと、その後段に設けられるアナログディジタル変換器とを有する半導体装置であって、
前記計装アンプは、
差動入力信号が入力される差動入力端子と、
差動出力信号を出力する差動出力端子と、
前記差動入力信号をチョッピングする第１のチョッパスイッチと、
第１の差動増幅回路を含み、前記第１のチョッパスイッチからの差動信号を、入力容量と、負帰還経路上の帰還容量との容量比に基づいて差動増幅する計装アンプ回路部と、
前記第１の差動増幅回路の後段に設けられ、チョッピングを行う第３のチョッパスイッチと、
前記第１の差動増幅回路のオフセット電圧またはフリッカノイズをキャンセルする補正値を探索するオートゼロ回路と、
チョッピング周期内で、オートゼロ期間と、前記オートゼロ期間よりも後の期間であり前記オートゼロ期間よりも長い第１の増幅期間と、前記第１の増幅期間よりも後の期間である第２の増幅期間とを切り替え、当該切り替えに伴う制御を行うコントローラと、
を有し、
前記コントローラは、前記第１のチョッパスイッチおよび前記第３のチョッパスイッチを、前記第１の増幅期間では共にストレート接続のオン状態またはクロス接続のオン状態の一方に制御し、前記第２の増幅期間では共に前記ストレート接続のオン状態または前記クロス接続のオン状態の他方に制御し、前記オートゼロ期間では共にオフ状態に制御し、
前記オートゼロ回路は、前記オートゼロ期間で前記補正値を探索し、前記補正値を前記第１の増幅期間および前記第２の増幅期間で前記第１の差動増幅回路に適用し、
前記オートゼロ期間は、前記アナログディジタル変換器のサンプリング周期よりも短い、
半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
さらに、前記計装アンプと前記アナログディジタル変換器の間に設けられ、前記オートゼロ期間の直前の前記差動出力信号をサンプリングし、当該サンプリング値をホールド期間でホールドするサンプルホールド回路を有し、
前記ホールド期間は、前記オートゼロ期間よりも長い、
半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、さらに、
前記サンプルホールド回路の後段に設けられるロウパスフィルタと、
前記ロウパスフィルタの出力をバッファリングして前記アナログディジタル変換器へ出力するバッファ回路と、
を有する半導体装置。
【請求項１９】
センサと、当該センサからの差動信号を処理する半導体装置とを有するセンサシステムであって、
前記半導体装置は、計装アンプと、その後段に設けられるアナログディジタル変換器と、前記アナログディジタル変換器の変換結果を処理するロジック回路とを備え、
前記計装アンプは、
差動入力信号が入力される差動入力端子と、
差動出力信号を出力する差動出力端子と、
前記差動入力信号をチョッピングする第１のチョッパスイッチと、
第１の差動増幅回路を含み、前記第１のチョッパスイッチからの差動信号を、入力容量と、負帰還経路上の帰還容量との容量比に基づいて差動増幅する計装アンプ回路部と、
前記第１の差動増幅回路の後段に設けられ、チョッピングを行う第３のチョッパスイッチと、
前記第１の差動増幅回路のオフセット電圧またはフリッカノイズをキャンセルする補正値を探索するオートゼロ回路と、
チョッピング周期内で、オートゼロ期間と、前記オートゼロ期間よりも後の期間であり前記オートゼロ期間よりも長い第１の増幅期間と、前記第１の増幅期間よりも後の期間である第２の増幅期間とを切り替え、当該切り替えに伴う制御を行うコントローラと、
を有し、
前記コントローラは、前記第１のチョッパスイッチおよび前記第３のチョッパスイッチを、前記第１の増幅期間では共にストレート接続のオン状態またはクロス接続のオン状態の一方に制御し、前記第２の増幅期間では共に前記ストレート接続のオン状態または前記クロス接続のオン状態の他方に制御し、前記オートゼロ期間では共にオフ状態に制御し、
前記オートゼロ回路は、前記オートゼロ期間で前記補正値を探索し、前記補正値を前記第１の増幅期間および前記第２の増幅期間で前記第１の差動増幅回路に適用し、
前記オートゼロ期間は、前記アナログディジタル変換器のサンプリング周期よりも短い、
センサシステム。
【請求項２０】
請求項１９記載のセンサシステムにおいて、
前記アナログディジタル変換器は、デルタシグマ型のアナログディジタル変換器である、
センサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびセンサシステムに関し、例えば、容量性の計装アンプや、当該計装アンプを用いてセンサ信号を増幅する技術に関する。
【背景技術】
【０００２】
特許文献１には、入力容量および帰還容量を備えるオペアンプ回路と、当該入力容量の入力および当該オペアンプ回路の出力にそれぞれ設けられるチョッパスイッチと、当該オペアンプ回路の入出力間に結合されるフィードバック回路とを有するロウノイズアンプが示される。フィードバック回路は、オペアンプ回路の出力に結合されるロウパスフィルタと、その出力がゼロとなるように、高抵抗素子を介してオペアンプ回路の入力電圧を帰還制御するエラーアンプ回路とを備える。
【０００３】
非特許文献１には、ＣＣＩＡ（Capacitively-coupled Chopper Instrumentation Amplifier）と、その出力リプルを低減するＲＲＬ（Ripple Reduction Loop）とを備えた計装アンプが示される。非特許文献２には、２個のステージ（ピンポンステージ）を備え、各ステージがインターリーブでオートゼロ動作を行う計装アンプが示される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７７９５９６０号明細書
【非特許文献】
【０００５】
【非特許文献１】“A 1.8μW 60nV/√Hz Capacitively-Coupled Chopper Instrumentation Amplifier in 65nm CMOS for Wireless Sensor Nodes”、ＩＥＥＥ  ＪＳＳＣ、Ｖｏｌ．４６、Ｎｏ．７、２０１１年７月
【非特許文献２】“A 140 dB-CMRR Current-Feedback Instrumentation Amplifier Employing Ping-Pong Auto-Zeroing and Chopping”、ＩＥＥＥ  ＪＳＳＣ、Ｖｏｌ．４５、Ｎｏ．１０、２０１０年１０月
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、微小なセンサ信号を増幅する可変ゲインアンプやロウノイズアンプとして、オペアンプを３個使用する３オペアンプ構成の計装アンプが知られている。しかし、このような３オペアンプ構成の計装アンプでは、例えば、ノイズや消費電流が大きくなる事態や、センサ信号の電圧範囲に制約が生じる事態等が生じ得る。そこで、特許文献１に示されるような、容量性の計装アンプを用いることが有益となる。しかし、特許文献１の構成では、フィードバック回路によって応答速度が低下する恐れがある。
【０００７】
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置は、第１および第３のチョッパスイッチと、計装アンプ回路部と、オートゼロ回路と、コントローラとを有する。第１のチョッパスイッチは、差動入力端子からの差動入力信号をチョッピングする。計装アンプ回路部は、第１の差動増幅回路を含み、第１のチョッパスイッチからの差動信号を、入力容量と、負帰還経路上の帰還容量との容量比に基づいて差動増幅する。第３のチョッパスイッチは、第１の差動増幅回路の後段に設けられ、チョッピングを行う。オートゼロ回路は、第１の差動増幅回路のオフセット等成分をキャンセルする補正値を探索する。コントローラは、チョッピング周期内で、オートゼロ期間と、その後の期間である第１の増幅期間と、その後の期間である第２の増幅期間とを切り替え、当該切り替えに伴う制御を行う。具体的には、コントローラは、第１および第３のチョッパスイッチを、第１の増幅期間ではストレート接続のオン状態またはクロス接続のオン状態の一方に制御し、第２の増幅期間ではその他方に制御し、オートゼロ期間ではオフ状態に制御する。オートゼロ回路は、オートゼロ期間で補正値を探索し、当該補正値を第１および第２の増幅期間で第１の差動増幅回路に適用する。
【発明の効果】
【０００９】
前記一実施の形態によれば、容量性の計装アンプを含む半導体装置において、応答速度を速めることが可能になる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明の実施の形態１によるセンサシステムの構成例を示す概略図である。
【図１Ｂ】図１Ａを拡張したセンサシステムの構成例を示す概略図である。
【図２】本発明の実施の形態１による半導体装置の主要部の構成例を示す回路図である。
【図３】図２におけるチョッパスイッチの構成例および動作例を示す回路図である。
【図４】図２の半導体装置の概略的な動作シーケンスの一例を示すタイミングチャートである。
【図５】図４のオートゼロ期間終了時におけるサンプリングノイズの周波数特性の一例を示す図である。
【図６】図２における計装アンプ回路部周りの詳細な構成例を示す回路図である。
【図７】本発明の実施の形態２による半導体装置の主要部の構成例を示す回路図である。
【図８】本発明の実施の形態３による半導体装置の主要部の構成例を示す回路図である。
【図９】図８の半導体装置において、オートゼロ期間前後の概略的な動作シーケンスの一例を示すタイミングチャートである。
【図１０Ａ】図９における各時刻での動作状態を示す補足図である。
【図１０Ｂ】図９における各時刻での動作状態を示す補足図である。
【図１０Ｃ】図９における各時刻での動作状態を示す補足図である。
【図１０Ｄ】図９における各時刻での動作状態を示す補足図である。
【図１０Ｅ】図９における各時刻での動作状態を示す補足図である。
【図１１】図８の半導体装置において、ダミー期間前後の概略的な動作シーケンスの一例を示すタイミングチャートである。
【図１２】本発明の実施の形態４によるセンサシステムの構成例を示す概略図である。
【図１３Ａ】図１２のセンサシステムの比較例として、サンプルホールド回路が設けられない場合の模式的な動作例を示す図である。
【図１３Ｂ】図１２のセンサシステムの比較例として、サンプルホールド回路が設けられない場合の模式的な動作例を示す図である。
【図１３Ｃ】図１２のセンサシステムにおいて、サンプルホールド回路が設けられる場合の模式的な動作例を示す図である。
【図１４】本発明の実施の形態５によるセンサシステムの構成例を示す概略図である。
【図１５】本発明の実施の形態６による半導体装置の主要部の構成例を示す回路図である。
【図１６】図１５の半導体装置において、オートゼロ期間前後の概略的な動作シーケンスの一例を示すタイミングチャートである。
【図１７】本発明の比較例となる半導体装置の主要部の構成例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
《センサシステム（実施の形態１）の概略構成》
図１Ａは、本発明の実施の形態１によるセンサシステムの構成例を示す概略図である。図１Ａに示すセンサシステムは、センサＳＥＮと、当該センサＳＥＮからの差動信号を処理する半導体装置ＤＥＶとを有する。半導体装置ＤＥＶは、例えば、１個の半導体チップで構成され、容量性の計装アンプＣＧＩＡと、その後段に設けられるアナログディジタル変換器ＡＤＣと、当該アナログディジタル変換器ＡＤＣの変換結果を処理するロジック回路ＬＧＣとを備える。
【００１５】
センサＳＥＮは、例えば、熱電対や測温抵抗体（ＲＴＤ）等であり、変化の速度が遅い（すなわち、短期間でＤＣとみなせる）微小な差動電圧信号（例えば数ｍＶ〜数十ｍＶ）を出力する。計装アンプＣＧＩＡは、詳細は後述するが、チョッピング周波数に同期して動作し、センサＳＥＮからの差動電圧信号（ほぼＤＣ信号）を、例えば、数倍〜数百倍といったゲインで増幅する。アナログディジタル変換器ＡＤＣは、例えば、デルタシグマ（ΔΣ）型のアナログディジタル変換器であり、オーバサンプリングによってデルタシグマ変調を行う変調部（ΔΣＡＤＣ）と、その出力を間引いて出力するディジタルフィルタ（デシメーションフィルタ）ＤＦＬＴとを備える。
【００１６】
ΔΣ型のアナログディジタル変換器は、特に、このように変化の速度が遅い微小信号を高精度でディジタル変換する用途に適している。また、詳細は後述するが、ΔΣ型のアナログディジタル変換器は、ディジタルフィルタ（デシメーションフィルタ）ＤＦＬＴを備えるため、これを利用して計装アンプＣＧＩＡで生じるオフセット等成分を除去することができる。また、アナログディジタル変換器ＡＤＣは、計装アンプＣＧＩＡでチョッピングを行う際に使用するクロックと同期したクロックを用いてサンプリング等の動作を行う。
【００１７】
図１Ｂは、図１Ａを拡張したセンサシステムの構成例を示す概略図である。図１Ｂに示すセンサシステムは、図１Ａの構成例と異なり、複数（ここでは２個）のセンサＳＥＮ１，ＳＥＮ２が設けられ、これに伴い、半導体装置ＤＥＶは、選択回路ＳＥＬを備えている。選択回路ＳＥＬは、複数のセンサＳＥＮ１，ＳＥＮ２のいずれか一つからの差動信号を選択して計装アンプＣＧＩＡへ出力する。
【００１８】
《半導体装置（計装アンプ）（比較例）の構成および問題点》
ここで、実施の形態１の計装アンプの説明に先立って、比較例となる半導体装置（計装アンプ）について説明する。図１７は、本発明の比較例となる半導体装置の主要部の構成例を示す回路図である。図１７に示す計装アンプは、入力容量Ｃｉｎ’および帰還容量Ｃｆｂ’と、増幅を行うオペアンプ回路ＯＰＡ１と、チョッパスイッチＣＨＰ１’，ＣＨＰ３’と、出力フィルタＯＦＴと、オートゼロ回路ＡＺＵ’とを備える。当該計装アンプの増幅率は、入力容量Ｃｉｎ’と帰還容量Ｃｆｂ’の容量比（Ｃｉｎ’／Ｃｆｂ’）で決まる。
【００１９】
チョッパスイッチＣＨＰ１’は、ほぼＤＣ信号となる差動入力信号Ｖｉｐ，Ｖｉｍを所定のチョッピング周波数で変調することでＡＣ信号に変換する。オペアンプ回路ＯＰＡ１は、当該ＡＣ信号を増幅する。チョッパスイッチＣＨＰ３’は、オペアンプ回路ＯＰＡ１で増幅されたＡＣ信号を、チョッパスイッチＣＨＰ１’と同じチョッピング周波数で変調することでＤＣ信号に変換する。一方、オペアンプ回路ＯＰＡ１で生じたＤＣ信号となるオフセット電圧またはフリッカノイズ（１／ｆノイズ）（明細書では、オフセット等成分と呼ぶ）は、チョッパスイッチＣＨＰ３’によってＡＣ信号に変換される。出力フィルタＯＦＴは、所望の信号成分となるＤＣ信号を通過させ、不要なオフセット等成分となるＡＣ信号を遮断する。
【００２０】
オートゼロ回路ＡＺＵ’は、オペアンプ回路ＯＰＡ１の差動出力電圧をロウパスフィルタＬＰＦを介して取得することでオフセット等成分を検出し、当該オフセット等成分をゼロに収束させるようにオペアンプ回路ＯＰＡ１の入力に対して帰還を行うと共に、オペアンプ回路ＯＰＡ１の入力コモン電圧も定める。具体的には、当該オフセット等成分は、エラーアンプとして機能するオペアンプ回路ＯＰＡ２によって増幅され、その増幅結果が高抵抗素子（例えば１ＧΩ）を介してオペアンプ回路ＯＰＡ１の入力に帰還される。高抵抗素子は、オペアンプ回路ＯＰＡ１に安定した（すなわち低ノイズの）入力コモン電圧を設定するために必要とされる。
【００２１】
しかし、このような計装アンプでは、（１）オートゼロ回路ＡＺＵ’が、常時、オートゼロ動作を行っていることや、（２）オートゼロ回路ＡＺＵ’に高抵抗素子が設けられることから、応答速度が低下する（言い換えれば整定時間が増大する）恐れがある。（１）に関して、例えば、差動入力信号Ｖｉｐ，Ｖｉｍにチョッピング周波数の倍数の信号成分が含まれると、当該信号成分は、チョッパスイッチＣＨＰ１’によってＤＣ信号に変換される。オートゼロ回路ＡＺＵ’は、この変換されたＤＣ信号を、オペアンプ回路ＯＰＡ１で生じたオフセット等成分と区別することなく減衰させる。
【００２２】
その結果、当該計装アンプの入出力間の周波数特性は、チョッピング周波数の倍数の入力信号を減衰させるノッチフィルタの特性となる。このため、差動入力信号Ｖｉｐ，Ｖｉｍの変化の状態によっては、出力に大きな遅延が生じる場合がある。また、特に、図１Ｂのように、複数のセンサＳＥＮ１，ＳＥＮ２を適宜切り替えながら、計装アンプＣＧＩＡへ結合するような構成では、複数のセンサＳＥＮ１，ＳＥＮ２を切り替えた際に、計装アンプＣＧＩＡで大きな出力遅延が生じる恐れがある。
【００２３】
（２）に関して、例えば、差動入力信号Ｖｉｐ，Ｖｉｍのコモン電圧が変動した場合、入力容量Ｃｉｎ’の容量結合を介してオペアンプ回路ＯＰＡ１の入力コモン電圧も変動し得る。この入力コモン電圧の変動は、オートゼロ回路ＡＺＵ’によって抑制されるが、当該抑制動作は高抵抗素子を介して行われるため、入力コモン電圧が安定するまでに時間を要する。すなわち、応答速度が低下する恐れがある。そして、オペアンプ回路ＯＰＡ１は、入力コモン電圧が安定するまでは、十分な入力レンジを確保できないため、正常な増幅動作を実行できない場合がある。
【００２４】
《半導体装置（計装アンプ）（実施の形態１）の構成》
図２は、本発明の実施の形態１による半導体装置の主要部の構成例を示す回路図である。図２に示す半導体装置（計装アンプ）は、差動入力端子Ｎｉｐ，Ｎｉｍと、差動出力端子Ｎｏｐ，Ｎｏｍと、チョッパスイッチＣＨＰ１，ＣＨＰ２と、入力容量Ｃｉｎおよび帰還容量Ｃｆｂと、計装アンプ回路部ＩＡＵ＿Ａと、オートゼロ回路ＡＺＵ＿Ａと、スイッチＳＷ１，ＳＷ２と、コントローラＣＴＬ＿Ａとを備える。差動入力端子Ｎｉｐ，Ｎｉｍには、差動入力信号Ｖｉｐ，Ｖｉｍが入力され、差動出力端子Ｎｏｐ，Ｎｏｍは、差動出力信号Ｖｏｐ，Ｖｏｍを出力する。
【００２５】
チョッパスイッチＣＨＰ１は、差動入力信号Ｖｉｐ，Ｖｉｍをチョッピングすることで、所望の信号成分となるＤＣ信号をチョッピング周波数のＡＣ信号に変換する。計装アンプ回路部ＩＡＵ＿Ａは、チョッパスイッチＣＨＰ１からの差動信号（ＡＣ信号）を、入力容量Ｃｉｎと、計装アンプ回路部ＩＡＵ＿Ａの負帰還経路上に設けられる帰還容量Ｃｆｂとの容量比に基づいて差動増幅する。例えば、入力容量Ｃｉｎを１０ｐＦ、帰還容量Ｃｆｂを０．１ｐＦとすると、計装アンプの増幅率は、容量比（Ｃｉｎ／Ｃｆｂ）に基づき１００倍となる。
【００２６】
計装アンプ回路部ＩＡＵ＿Ａは、この例では、１段目の増幅段となる差動増幅回路ＡＭＰ１と、差動増幅回路ＡＭＰ１の後段に設けられるチョッパスイッチＣＨＰ３と、チョッパスイッチＣＨＰ３の後段に設けられ、２段目の増幅段となる出力回路（ＡＭＰ２）とを有する。チョッパスイッチＣＨＰ３は、チョッピングを行うことで所望の信号成分となるＡＣ信号をＤＣ信号に変換する。出力回路は、２段目の増幅動作（ここでは所望の信号成分に対するＤＣ増幅動作）を行うと共に、後述するオートゼロ期間中に差動出力信号Ｖｏｐ，Ｖｏｍを保持する。具体的には、出力回路は、差動出力ノードと差動入力ノードの間の負帰還経路上に保持容量Ｃｈ１ｐ，Ｃｈ１ｍを備え、チョッパスイッチＣＨＰ３からの差動信号（ＤＣ信号）を差動増幅する差動増幅回路ＡＭＰ２で構成される。
【００２７】
チョッパスイッチＣＨＰ２は、差動出力端子Ｎｏｐ，Ｎｏｍから計装アンプ回路部ＩＡＵ＿Ａの差動入力ノード（Ｎ１ｍ，Ｎ１ｐ）への負帰還経路上で帰還容量Ｃｆｂの前段に設けられ、差動出力信号Ｖｏｐ，Ｖｏｍをチョッピングすることで、所望の信号成分となるＤＣ信号をＡＣ信号に変換する。スイッチＳＷ１は、オンに制御された際に、チョッパスイッチＣＨＰ１の差動出力ノード間を短絡し、スイッチＳＷ２は、オンに制御された際に、チョッパスイッチＣＨＰ２の差動出力ノード間を短絡する。スイッチＳＷ１，ＳＷ２は、それぞれ、チョッパスイッチＣＨＰ１，ＣＨＰ２とは排他的に制御され、チョッパスイッチＣＨＰ１，ＣＨＰ２がオフ状態の期間でオンに制御される。
【００２８】
オートゼロ回路ＡＺＵ＿Ａは、後述するオートゼロ期間において閉ループ制御によって差動増幅回路ＡＭＰ１のオフセット等成分をキャンセルする補正値を探索し、各増幅期間において開ループ制御によって当該補正値を差動増幅回路ＡＭＰ１に適用する。具体的には、オートゼロ回路ＡＺＵ＿Ａは、スイッチＳＷ５，ＳＷ６と、差動増幅回路ＡＭＰ３と、積分器ＩＴＵ＿Ａとを備える。スイッチＳＷ５は、差動経路にそれぞれ挿入される２個の直列スイッチＳＷ５ａを含み、オンに制御された際に、差動増幅回路ＡＭＰ１の差動入力ノード（Ｎ１ｐ，Ｎ１ｍ）の両方に予め定めたコモン電圧設定用基準電圧Ｖｃｏｍを印加する。
【００２９】
差動増幅回路ＡＭＰ３は、差動増幅回路ＡＭＰ１と差動出力ノード（Ｎ２ｐ，Ｎ２ｍ）を共有する。積分器ＩＴＵ＿Ａは、ここでは、差動増幅回路ＡＭＰ３の差動入力ノード間に設けられた保持容量Ｃｈ２を有し、差動増幅回路ＡＭＰ３へ差動信号を出力する。スイッチＳＷ６は、オンに制御された際に、差動増幅回路ＡＭＰ３の差動出力ノードを積分器ＩＴＵ＿Ａの入力ノードに結合する。
【００３０】
コントローラＣＴＬ＿Ａは、詳細は後述するが、チョッピング周期内で、オートゼロ期間と、ストレート接続増幅期間またはクロス接続増幅期間の一方と、ストレート接続増幅期間またはクロス接続増幅期間の他方とを切り替える。具体的には、コントローラＣＴＬ＿Ａは、各期間に応じて、チョッパスイッチＣＨＰ１〜ＣＨＰ３の制御と、スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６の制御を行う。ストレート接続増幅期間またはクロス接続増幅期間の一方は、オートゼロ期間の後の期間であり、オートゼロ期間よりも長い期間である。ストレート接続増幅期間またはクロス接続増幅期間の他方は、一方の後の期間であり、例えば、一方と同じ長さの期間である。
【００３１】
このような容量性の計装アンプを用いると、３オペアンプ構成の計装アンプ（抵抗帰還型のアンプ）を用いる場合と比較して、例えば、次のような利点がある。第１に、容量（Ｃｉｎ，Ｃｆｂ）は、抵抗と比較してノイズ源にならないため、低ノイズ化が図れる。第２に、３オペアンプ構成の計装アンプでは、抵抗の両端電圧に比例したＤＣ電流が必要となるのに対して、容量性の計装アンプでは、このようなＤＣ電流は不要となるため、消費電力の低減が図れる。第３に、容量は抵抗に比べて製造上のマッチング精度がよいため、増幅率の誤差を低減できる。
【００３２】
第４に、入力容量Ｃｉｎによって差動入力端子Ｎｉｐ，Ｎｉｍと計装アンプ回路部ＩＡＵ＿Ａの差動入力ノード（Ｎ１ｐ，Ｎ１ｍ）とをＤＣ的に分離できるため、計装アンプ回路部ＩＡＵ＿Ａ（差動増幅回路ＡＭＰ１）の入力コモン電圧を、差動入力信号Ｖｉｐ，Ｖｉｍに依存することなく定めることができる。すなわち、例えば、図１ＡのセンサＳＥＮからは、検知結果に応じた差動信号が出力されるが、そのコモン電圧は一定であるとは限らない。仮に、３オペアンプ構成の計装アンプを用いる場合、初段アンプの入力コモン電圧は、センサＳＥＮからの差動信号のコモン電圧の変動に追従するため、通常、レールｔｏレール動作が困難である。このため、３オペアンプ構成の計装アンプを用いる場合には、センサＳＥＮからの差動信号のコモン電圧を一定に保つような仕組みが別途必要となる場合があるが、このような仕組みは、容量性の計装アンプでは不要となる。
【００３３】
第５に、図１７の場合と同様に、チョッパスイッチＣＨＰ１〜ＣＨＰ３によってＤＣ信号を増幅できると共に、差動増幅回路ＡＭＰ１のオフセット等成分（ＤＣ成分）をチョッパスイッチＣＨＰ３によってチョッピング周波数（ＡＣ成分）に変調できる。このため、当該オフセット等成分を、後段のロウパスフィルタ（例えば、図１のディジタルフィルタＤＦＬＴ）によって除去することが可能となる。なお、差動増幅回路ＡＭＰ２のオフセット等成分は、変調されずにそのまま出力されることになる。ただし、当該オフセット等成分が差動出力信号Ｖｏｐ，Ｖｏｍに与える影響は、差動増幅回路ＡＭＰ１と比較して、差動増幅回路ＡＭＰ１のゲイン分の１となるため、実質的に無視することができる。
【００３４】
以上のように、容量性の計装アンプを用いると、様々な利点が得られ、第５の利点で述べたように、後段のロウパスフィルタを用いて測定結果から差動増幅回路ＡＭＰ１のオフセット等成分の影響を除去することができる。ただし、この際に、差動増幅回路ＡＭＰ１の差動出力ノード（Ｎ２ｐ，Ｎ２ｍ）の箇所では、依然としてオフセット等成分が残存している。そうすると、計装アンプおよび後段のアナログディジタル変換器ＡＤＣの動作レンジが狭まり、結果的に、センサＳＥＮの測定レンジも狭まることになる。そこで、オートゼロ回路ＡＺＵ＿Ａは、差動出力ノード（Ｎ２ｐ，Ｎ２ｍ）の箇所にオフセット等成分を残存させないような制御を行う。
【００３５】
図３は、図２におけるチョッパスイッチの構成例および動作例を示す回路図である。図２に示した各チョッパスイッチＣＨＰｘ（ｘ＝１，２，３）は、図３に示されるように、差動入出力間をストレート接続するスイッチＳＷｃ１，ＳＷｃ４と、クロス接続するスイッチＳＷｃ２，ＳＷｃ３とを有する。各チョッパスイッチＣＨＰｘは、スイッチＳＷｃ１，ＳＷｃ４がオン、スイッチＳＷｃ２，ＳＷｃ３がオフとなるストレート接続のオン状態か、逆にスイッチＳＷｃ１，ＳＷｃ４がオフ、スイッチＳＷｃ２，ＳＷｃ３がオンとなるクロス接続のオン状態か、スイッチＳＷｃ１〜ＳＷｃ４が共にオフとなるオフ状態かに制御される。当該制御は、図２のコントローラＣＴＬ＿Ａによって行われる。
【００３６】
明細書では、各チョッパスイッチＣＨＰｘは、コントローラＣＴＬ＿ＡがＣＨＰｘ（Ｓ）＝‘Ｈ’レベル（ＣＨＰｘ（Ｃ）＝‘Ｌ’レベル）に制御した際にストレート接続のオン状態に制御されるものとする。また、各チョッパスイッチＣＨＰｘは、コントローラＣＴＬ＿ＡがＣＨＰｘ（Ｃ）＝‘Ｈ’レベル（ＣＨＰｘ（Ｓ）＝‘Ｌ’レベル）に制御した際にクロス接続のオン状態に制御されるものとする。さらに、各チョッパスイッチＣＨＰｘは、コントローラＣＴＬ＿ＡがＣＨＰｘ（Ｓ）＝ＣＨＰｘ（Ｃ）＝‘Ｌ’レベルに制御した際に共にオフ状態に制御されるものとする。
【００３７】
《半導体装置（計装アンプ）（実施の形態１）の動作》
図４は、図２の半導体装置の概略的な動作シーケンスの一例を示すタイミングチャートである。図４に示されるように、チョッピング周期Ｔｃｈｐ内には、オートゼロ期間Ｔｚと、ストレート接続増幅期間Ｔｓと、ダミー期間Ｔｄと、クロス接続増幅期間Ｔｃとが設けられる。ストレート接続増幅期間Ｔｓとクロス接続増幅期間Ｔｃは、入れ替え可能である。図２のコントローラＣＴＬ＿Ａは、このようなチョッピング周期Ｔｃｈｐが繰り返されるように動作シーケンスの制御を行う。
【００３８】
コントローラＣＴＬ＿Ａは、ストレート接続増幅期間Ｔｓでは、ＣＨＰ１（Ｓ）〜ＣＨＰ３（Ｓ）＝‘Ｈ’レベル（ＣＨＰ１（Ｃ）〜ＣＨＰ３（Ｃ）＝‘Ｌ’レベル）に制御することで各チョッパスイッチＣＨＰ１〜ＣＨＰ３を共にストレート接続のオン状態に制御する。コントローラＣＴＬ＿Ａは、クロス接続増幅期間Ｔｃでは、ＣＨＰ１（Ｃ）〜ＣＨＰ３（Ｃ）＝‘Ｈ’レベル（ＣＨＰ１（Ｓ）〜ＣＨＰ３（Ｓ）＝‘Ｌ’レベル）に制御することで各チョッパスイッチＣＨＰ１〜ＣＨＰ３を共にクロス接続のオン状態に制御する。一方、コントローラＣＴＬ＿Ａは、オートゼロ期間Ｔｚおよびダミー期間Ｔｄでは、ＣＨＰｘ（Ｓ）＝ＣＨＰｘ（Ｃ）＝‘Ｌ’レベルに制御することで各チョッパスイッチＣＨＰ１〜ＣＨＰ３を共にオフ状態に制御する。
【００３９】
オートゼロ期間Ｔｚは、詳細には、実際にオートゼロ回路ＡＺＵ＿Ａによって補正値の探索が行われるオートゼロ実行期間Ｔｚｅと、その直前および直後にそれぞれ設けられるオートゼロ前処理期間Ｔｚｔ１およびオートゼロ後処理期間Ｔｚｔ２とを備える。ダミー期間Ｔｄは、オートゼロ期間Ｔｚに対応してオートゼロ期間Ｔｚと同じ長さを備え、補正値の探索が行われない期間である。ダミー期間Ｔｄは、オートゼロ実行期間Ｔｚｅ、オートゼロ前処理期間Ｔｚｔ１およびオートゼロ後処理期間Ｔｚｔ２にそれぞれ対応するダミー実行期間Ｔｄｅ、ダミー前処理期間Ｔｄｔ１およびダミー後処理期間Ｔｄｔ２を備える。
【００４０】
コントローラＣＴＬ＿Ａは、オートゼロ実行期間Ｔｚｅでは、スイッチＳＷ５，ＳＷ６をオンに保つことで、オートゼロ回路ＡＺＵ＿Ａに閉ループ制御による補正値の探索（すなわちオートゼロ動作）を行わせる。一方、コントローラＣＴＬ＿Ａは、ダミー期間Ｔｄでは、スイッチＳＷ５，ＳＷ６をオフに保つことで、オートゼロ回路ＡＺＵ＿Ａにオートゼロ動作を行わせない。
【００４１】
また、コントローラＣＴＬ＿Ａは、オートゼロ実行期間Ｔｚｅでは、スイッチＳＷ５，ＳＷ６と共にスイッチＳＷ１，ＳＷ２をオンに制御することで入力容量Ｃｉｎの差電荷と、フィードバック容量Ｃｆｂの差電荷とを共にゼロにリセットする。一方、コントローラＣＴＬ＿Ａは、ダミー実行期間Ｔｄｅでは、スイッチＳＷ５のオフに伴い計装アンプ回路部ＩＡＵ＿Ａの差動入力ノード（Ｎ１ｐ，Ｎ１ｍ）の電荷が維持されるため、スイッチＳＷ１，ＳＷ２をオンに制御してもオフに維持してもよい。ただし、スイッチＳＷ１，ＳＷ２は、オンに制御される方が望ましい。この場合、クロス接続増幅期間Ｔｃに復帰する際に、入力容量Ｃｉｎやフィードバック容量Ｃｆｂにおいて移動する電荷量を低減できる。このため、復帰後の安定化に要する期間（すなわち整定時間）を短縮でき、ひいては、応答速度を速めることが可能になる。
【００４２】
また、図４には、各期間において、図２の差動入力信号Ｖｉｐ，Ｖｉｍおよび差動出力信号Ｖｏｐ，Ｖｏｍの電圧状態と、各差動ノードＮ０ｐ，Ｎ０ｍ，Ｎ１ｐ，Ｎ１ｍ，Ｎ２ｐ，Ｎ２ｍの電圧状態の一例が模式的に示される。差動入力信号Ｖｉｐ，Ｖｉｍは、ほぼＤＣ信号である。差動ノードＮ０ｐ，Ｎ０ｍ間の差電圧は、オートゼロ期間Ｔｚにおいて、スイッチＳＷ１のオンに伴い所定の電圧レベル（例えば、Ｖｉｍ／Ｖｉｐレベル）からゼロとなる。続いて、ストレート接続増幅期間Ｔｓが始まると、チョッパスイッチＣＨＰ１は差動入力信号Ｖｉｐ，Ｖｉｍの極性を反転して出力し、これに応じて、差動ノードＮ０ｐ，Ｎ０ｍ間の差電圧は、極性反転を経た所定の電圧レベル（Ｖｉｐ／Ｖｉｍレベル）となる。
【００４３】
続くダミー期間Ｔｄでは、差動ノードＮ０ｐ，Ｎ０ｍ間の差電圧は、ここではスイッチＳＷ１のオンに伴い所定の電圧レベル（Ｖｉｐ／Ｖｉｍレベル）からゼロとなる。その後、クロス接続増幅期間Ｔｃが始まると、差動ノードＮ０ｐ，Ｎ０ｍ間の差電圧は、チョッパスイッチＣＨＰ１による極性反転を経て、ゼロから所定の電圧レベル（Ｖｉｍ／Ｖｉｐレベル）となる。このように、チョッパスイッチＣＨＰ１では、入力容量Ｃｉｎの差電荷の符号を反転させる必要がある。例えば、ストレート接続増幅期間Ｔｓで＋Ｑの電荷が充電されていたとすると、クロス接続増幅期間Ｔｃでは−Ｑの電荷を充電する必要があるため、チョッピングに伴い２Ｑの電荷の移動が必要になる。一方、予めスイッチＳＷ１のオンによって電荷をゼロにしておくと、チョッピングに伴い１Ｑの電荷の移動で済むため、応答速度を速めることができる。
【００４４】
差動ノードＮ１ｐ，Ｎ１ｍの電圧は、オートゼロ実行期間Ｔｚｅにおいて、スイッチＳＷ５のオンに伴いコモン電圧設定用基準電圧Ｖｃｏｍとなる。続いて、ストレート接続増幅期間Ｔｓが始まると、チョッパスイッチＣＨＰ１，ＣＨＰ２からの出力電圧に対して入力容量Ｃｉｎや帰還容量Ｃｆｂによる容量結合が生じ得るため、差動ノードＮ１ｐ，Ｎ１ｍの電圧は、瞬間的に変動する場合がある。ただし、ストレート接続増幅期間Ｔｓでは負帰還ループが形成されているため、当該変動は抑制され、差動ノードＮ１ｐ，Ｎ１ｍの電圧は、コモン電圧設定用基準電圧Ｖｃｏｍに収束する。また、ダミー期間Ｔｄでは、差動ノードＮ１ｐ，Ｎ１ｍは、オープンであり、ストレート接続増幅期間Ｔｓでのコモン電圧Ｖｃｏｍをそのまま維持する。その後、差動ノードＮ１ｐ，Ｎ１ｍの電圧は、クロス接続増幅期間Ｔｃの開始に応じて変動する場合があるが、当該変動も負帰還ループによって抑制される。
【００４５】
差動ノードＮ２ｐ，Ｎ２ｍ間の差電圧は、オートゼロ実行期間Ｔｚｅにおいて、スイッチＳＷ５，ＳＷ６のオンに伴いゼロに補正される。続いて、ストレート接続増幅期間Ｔｓが始まると、差動ノードＮ２ｐ，Ｎ２ｍの電圧は、差動ノードＮ１ｐ，Ｎ１ｍの変動に応じて変動する場合がある。ただし、ストレート接続増幅期間Ｔｓでは、負帰還ループが形成されているため当該変動は抑制され、差動ノードＮ２ｐ，Ｎ２ｍの電圧は、負帰還ループによって定まる所定の電圧レベルに収束する。
【００４６】
また、ダミー期間Ｔｄでは、差動ノードＮ２ｐ，Ｎ２ｍの電圧は、差動ノードＮ１ｐ，Ｎ１ｍに変動が生じない限り特に変動しない。その後、クロス接続増幅期間Ｔｃが開始すると、差動ノードＮ２ｐ，Ｎ２ｍの電圧は、負帰還ループによって定まる所定の電圧レベルに向けて推移する。この際に、差動ノードＮ１ｐ，Ｎ１ｍに変動が生じると、差動ノードＮ２ｐ，Ｎ２ｍの電圧は、差動ノードＮ１ｐ，Ｎ１ｍの変動に応じて変動したのち所定の電圧レベルに収束する。
【００４７】
差動出力信号Ｖｏｐ，Ｖｏｍは、ストレート接続増幅期間Ｔｓおよびクロス接続増幅期間Ｔｃでは、チョッパスイッチＣＨＰ３に伴いほぼＤＣ信号となる。また、差動出力信号Ｖｏｐ，Ｖｏｍは、オートゼロ期間Ｔｚおよびダミー期間Ｔｄでは、クロス接続増幅期間Ｔｃの終了時およびストレート接続増幅期間Ｔｓの終了時の電圧レベルに維持される。すなわち、図２の計装アンプは、出力回路（差動増幅回路ＡＭＰ２）を備えているため、その保持容量Ｃｈ１ｐ，Ｃｈ１ｍによって各増幅期間終了時の電圧レベルを維持することができる。
【００４８】
その結果、オートゼロ期間Ｔｚやダミー期間Ｔｄにおける差動出力信号Ｖｏｐ，Ｖｏｍの変動が抑制されるため、各増幅期間に復帰後の安定化に要する期間（整定時間）を短縮でき、ひいては、応答速度を速めることが可能になる。この観点で、出力回路は、少なくとも保持容量Ｃｈ１ｐ，Ｃｈ１ｍを備えればよく、必ずしも差動増幅回路ＡＭＰ２を備える必要はない。ただし、差動増幅回路ＡＭＰ２を備えることで、例えば、以下のような利点が得られる。
【００４９】
第１に、計装アンプ回路部ＩＡＵ＿Ａとしてのゲインを確保することができる。第２に、計装アンプ回路部ＩＡＵ＿Ａの出力インピーダンスを低減することができ、第３に、差動出力信号Ｖｏｐ，Ｖｏｍのチョッピング時の電圧変動を低減することができる。第２および第３の利点によって、増幅期間に復帰後の安定化に要する期間（整定時間）を短縮でき、ひいては応答速度を速めることが可能になる。なお、差動増幅回路ＡＭＰ２は、チョッパスイッチＣＨＰ２がチョッピングを行った際に帰還容量Ｃｆｂの電荷を反転させる必要がある。この際には、スイッチＳＷ１の場合と同様に、予めスイッチＳＷ２をオンに制御することで、チョッピングに伴う帰還容量Ｃｆｂの移動電荷量を低減できる。これによっても応答速度を速めることができる。
【００５０】
図４において、ストレート接続増幅期間Ｔｓとクロス接続増幅期間Ｔｃの長さは、同じであることが望ましい。また、オートゼロ期間Ｔｚおよびダミー期間Ｔｄのそれぞれの長さは、ストレート接続増幅期間Ｔｓと比べて十分に短いことが望ましい。例えば、ストレート接続増幅期間Ｔｓとクロス接続増幅期間Ｔｃの合計が３１．９μｓに対して、オートゼロ期間Ｔｚとダミー期間Ｔｄの合計は、その数百分の１等であり、例えば０．１μｓ等である。この場合、チョッピング周期は３２．０μｓ（チョッピング周波数は約３１ｋＨｚ）となり、チョッピングクロックは、実質的に、ストレート接続増幅期間Ｔｓおよびクロス接続増幅期間Ｔｃをそれぞれ１／２周期とするようなクロックとなる。
【００５１】
このように、チョッピングクロックを‘Ｈ’レベルと‘Ｌ’レベルが対称な信号（すなわち、余分な周波数成分を含まない信号）に定めるため、ストレート接続増幅期間Ｔｓとクロス接続増幅期間Ｔｃの長さは、同じであることが望ましい。また、チョッピングクロックの対称性をより高める観点から、オートゼロ期間Ｔｚと同じ長さのダミー期間Ｔｄを設けることが望ましい。ただし、ダミー期間Ｔｄやオートゼロ期間Ｔｚがストレート接続増幅期間Ｔｓに対して十分に無視できる程度に短い場合、ダミー期間Ｔｄを削除することも可能である。
【００５２】
ここで、差動増幅回路ＡＭＰ１の差動出力ノード（Ｎ２ｍ，Ｎ２ｐ）におけるオフセット等成分は、オートゼロ期間Ｔｚ内で完全に除去される必要はない。すなわち、前述したように、当該オフセット等成分が測定結果に与える影響は、チョッピングの仕組みに基づき後段のロウパスフィルタで除去できるため、オートゼロ回路ＡＺＵ＿Ａは、差動増幅回路ＡＭＰ１，ＡＭＰ２の動作レンジ（ひいてはセンサＳＥＮの測定レンジ）を十分に確保できる程度にオフセット等成分を除去できればよい。このため、オートゼロ期間Ｔｚを、例えば０．０５μｓ等のように短く設定することが可能になる。
【００５３】
オートゼロ期間Ｔｚやダミー期間Ｔｄを短く設定できると、図４に示されるように、後段のアナログディジタル変換器ＡＤＣに影響を与えない動作が可能となる。例えば、後段のアナログディジタル変換器ＡＤＣ（ここではΔΣ型のアナログディジタル変換器）のサンプリング周期Ｔｓｐｌ＿ａｄｃが１μｓ（サンプリング周波数が１ＭＨｚ）の場合を想定する。この場合、オートゼロ期間Ｔｚやダミー期間Ｔｄ（例えば、０．０５μｓ）は、当該サンプリング周期Ｔｓｐｌ＿ａｄｃよりも十分に短い。
【００５４】
このため、オートゼロ期間Ｔｚやダミー期間Ｔｄに伴う差動出力信号Ｖｏｐ，Ｖｏｍの変動は、サンプリング周期Ｔｓｐｌ＿ａｄｃ内で十分に収まり、各サンプリングタイミングｔｓｐｌ［１］，ｔｓｐｌ［２］で差動出力信号Ｖｏｐ，Ｖｏｍが安定していれば、後段のアナログディジタル変換器ＡＤＣの動作に影響は生じない。このようなタイミング関係を実現するため、チョッピングの各タイミングと、アナログディジタル変換器ＡＤＣの各タイミングは、同一のクロック信号に基づいて定められることが望ましい。言い換えれば、チョッピング周期とアナログディジタル変換器ＡＤＣのサンプリング周期は、同期していることが望ましい。
【００５５】
《オートゼロ回路の動作》
図２のオートゼロ回路ＡＺＵ＿Ａは、図４のオートゼロ期間Ｔｚで閉ループ制御によるオートゼロ動作（すなわち、差動増幅回路ＡＭＰ１のオフセット等成分をキャンセルする補正値の探索）を行う。このオートゼロ期間Ｔｚでは、各チョッパスイッチＣＨＰ１〜ＣＨＰ３はオフ状態であるため、オートゼロ回路ＡＺＵ＿Ａによるオートゼロ動作は、前段のセンサＳＥＮの影響を受けず、また、後段のアナログディジタル変換器ＡＤＣに影響を与えない。
【００５６】
オートゼロ期間Ｔｚでは、スイッチＳＷ５，ＳＷ６は、オンを維持する。差動増幅回路ＡＭＰ１の差動入力ノード（Ｎ１ｐ，Ｎ１ｍ）は、スイッチＳＷ５のオンによって共にコモン電圧設定用基準電圧Ｖｃｏｍに設定される。これにより、差動増幅回路ＡＭＰ１の差動出力ノードには、オフセット等成分に応じた電流が流れる。スイッチＳＷ６はオンであり、チョッパスイッチＣＨＰ３はオフ状態であるため、当該オフセット等成分に応じた電流は、全て積分器ＩＴＵ＿Ａによって電圧として積分される。差動増幅回路ＡＭＰ３は、当該積分器ＩＴＵ＿Ａの電圧に応じた電流を差動出力ノードに流す。
【００５７】
差動増幅回路ＡＭＰ１の差動出力ノードと、差動増幅回路ＡＭＰ３の差動出力ノードは、負帰還ループの関係となるように結合されている。このため、差動増幅回路ＡＭＰ３は、当該負帰還ループによって、差動増幅回路ＡＭＰ１の出力電流をキャンセルするような出力電流を探索する。差動増幅回路ＡＭＰ１の出力電流が差動増幅回路ＡＭＰ３の出力電流によってキャンセルされると、積分器ＩＴＵ＿Ａに入力される電流はゼロとなり、積分器ＩＴＵ＿Ａの出力電圧（差動増幅回路ＡＭＰ３の入力電圧）は一定となる。
【００５８】
スイッチＳＷ６は、オートゼロ期間Ｔｚの終了時点でオフに制御され、積分器ＩＴＵ＿Ａは、オートゼロ期間Ｔｚで得られた、差動増幅回路ＡＭＰ１のオフセット等成分をキャンセルするための補正値を保持する。そして、オートゼロ回路ＡＺＵ＿Ａは、スイッチＳＷ６がオフの状態で、当該補正値をストレート接続増幅期間Ｔｓおよびクロス接続増幅期間Ｔｃで開ループ制御によって差動増幅回路ＡＭＰ１に適用することで、当該増幅期間において差動増幅回路ＡＭＰ１のオフセット等成分をキャンセルする。
【００５９】
ここで、より厳密には、差動増幅回路ＡＭＰ３にもオフセット等成分が存在する。当該オフセット等成分は、“差動増幅回路ＡＭＰ３のゲイン（相互コンダクタンスｇｍ３）／差動増幅回路ＡＭＰ１のゲイン（相互コンダクタンスｇｍ１）”の比率で差動増幅回路ＡＭＰ１の差動出力ノードに影響を及ぼす。この影響を小さくするため、差動増幅回路ＡＭＰ３のゲインは、差動増幅回路ＡＭＰ１のゲインよりも小さいことが望ましい。
【００６０】
図５は、図４のオートゼロ期間終了時におけるサンプリングノイズの周波数特性の一例を示す図である。オートゼロ期間Ｔｚの終了時には、例えば、積分器ＩＴＵ＿Ａに、図５に示すような周波数特性のサンプリングノイズが生じ得る。“ｆａｚ”は、オートゼロ周波数ｆａｚである。当該サンプリングノイズをチョッパスイッチＣＨＰ３でチョッピングすると、オートゼロ周波数ｆａｚ（ここではチョッピング周波数に等しい）の整数倍のサンプリングノイズは、ＤＣ近傍に変調され、ＤＣ近傍のサンプリングノイズは、チョッピング周波数の整数倍に変調される。オートゼロ周波数ｆａｚ（＝チョッピング周波数）の整数倍のサンプリングノイズは、図５に示すようにゼロであるため、ＤＣ近傍に変調されるサンプリングノイズはほぼゼロとなる。一方、チョッピング周波数の整数倍に変調されるサンプリングノイズに関しては、後段のロウパスフィルタで除去することができる。
【００６１】
このように、チョッピング周波数（ｆｃｈｐとする）とオートゼロ周波数ｆａｚの関係を、“ｆｃｈｐ＝ｎ×ｆａｚ（ｎ＝１，２，３，…）”に定めると、サンプリングノイズの影響を無視することができる。このため、図４の例では、１サイクルのチョッピング周期Ｔｃｈｐに対応して１回のオートゼロ期間Ｔｚが設けられる。また、このサンプリングノイズの観点では、複数サイクルのチョッピング周期Ｔｃｈｐに対応して１回のオートゼロ期間Ｔｚを設けてもよい。ただし、図４のような対応関係とすることで、仮に、センサＳＥＮのコモン電圧が急激に変動し、容量結合によって差動ノードＮ１ｐ，Ｎ１ｍの電圧が変動した場合であっても、当該変動分を次のチョッピング周期のオートゼロ期間Ｔｚでリセットすることができる。なお、このようなサンプリングノイズの低減効果を除けば、例えば、図４のダミー期間Ｔｄの代わりにオートゼロ期間Ｔｚを設けてもよい。
【００６２】
《計装アンプ回路部周りの詳細》
図６は、図２における計装アンプ回路部周りの詳細な構成例を示す回路図である。図６には、図２における計装アンプ回路部ＩＡＵ＿Ａ内の差動増幅回路ＡＭＰ１、チョッパスイッチＣＨＰ３および差動増幅回路ＡＭＰ２と、オートゼロ回路ＡＺＵ＿Ａ内の差動増幅回路ＡＭＰ３およびスイッチＳＷ６とが示される。計装アンプ回路部ＩＡＵ＿Ａは、折り返しカスコード型の差動増幅回路となっている。
【００６３】
ここでは、差動増幅回路ＡＭＰ１は、ｎＭＯＳトランジスタの差動対ＤＦｎ１で構成され、差動増幅回路ＡＭＰ３も、ｎＭＯＳトランジスタの差動対ＤＦｎ３で構成される。差動対ＤＦｎ１は、ソースにｎＭＯＳトランジスタからなるテール電流源ＴＩＳ１が結合され、ゲートに差動ノードＮ１ｐ，Ｎ１ｍの差動信号ＩＮｐ，ＩＮｍを受け、相互コンダクタンスｇｍ１に応じたドレイン電流を出力する。差動対ＤＦｎ３は、ソースにｎＭＯＳトランジスタからなるテール電流源ＴＩＳ３が結合され、ゲートに積分器ＩＴＵ＿Ａからの差動信号ＦＢｐ，ＦＢｍを受け、相互コンダクタンスｇｍ３に応じたドレイン電流を出力する。
【００６４】
差動対ＤＦｎ１のドレイン電流と差動対ＤＦｎ３のドレイン電流の加算電流（実際には、減算電流となる）は、ｐＭＯＳトランジスタ対からなる負荷電流源ＬＩＳｐ１と、ｎＭＯＳトランジスタ対からなる負荷電流源ＬＩＳｎ１とによって電圧信号に変換される。当該電圧信号は、ｐＭＯＳトランジスタ対からなるカスコード段ＣＤｐ１とｎＭＯＳトランジスタ対からなるカスコード段ＣＤｎ１とによって更に増幅される。カスコード段ＣＤｐ１，ＣＤｎ１の差動ノードＮ２ｍ，Ｎ２ｐは、差動増幅回路ＡＭＰ１の差動出力ノードとなる。
【００６５】
当該差動ノードＮ２ｍ，Ｎ２ｐの電圧信号は、チョッパスイッチＣＨＰ３を介してｎＭＯＳトランジスタの差動対ＤＦｎ２に入力される。差動対ＤＦｎ２は、差動増幅回路ＡＭＰ２を構成する。差動対ＤＦｎ２のゲート・ドレイン間には、保持容量Ｃｈ１ｐ，Ｃｈ１ｍが結合される。保持容量Ｃｈ１ｐ，Ｃｈ１ｍは、位相補償容量としての機能も担う。差動対ＤＦｎ２は、ゲートにチョッパスイッチＣＨＰ３からの出力電圧を受け、相互コンダクタンスｇｍ２に応じたドレイン電流を生成する。当該ドレイン電流は、ｐＭＯＳトランジスタ対からなる負荷電流源ＬＩＳｐ２で電圧信号に変換され、差動出力信号Ｖｏｐ，Ｖｏｍとして出力される。
【００６６】
コモンモードフィードバック回路ＣＭＦＢは、差動出力信号Ｖｏｐ，Ｖｏｍをモニタし、その平均電圧がコモン電圧設定用基準電圧Ｖｃｏｍ２になるように、負荷電流源ＬＩＳｐ１の電流値をフィードバック制御する。なお、図６において、“ＶＤＤ”および“ＧＮＤ”は、それぞれ、電源電圧および接地電源電圧であり、“ＶＢ１”〜“ＶＢ４”は、所定の固定電圧である。
【００６７】
《実施の形態１の主要な効果》
以上、実施の形態１の方式を用いることで、代表的には、応答速度を速める（または整定時間を短縮する）ことが可能になる。具体的には、図１７の場合と異なり、オートゼロ回路ＡＺＵ＿Ａは、オートゼロ期間Ｔｚでオートゼロ動作を行い、増幅期間では、オートゼロ動作で得られた補正値を単に適用する動作を行う。このため、図２の計装アンプは、図１７の場合のようなノッチフィルタとはならず、差動入力信号Ｖｉｐ，Ｖｉｍの変化に対して高速に応答することが可能となる。
【００６８】
また、計装アンプ回路部ＩＡＵ＿Ａのコモン電圧設定用基準電圧Ｖｃｏｍは、図１７の場合のような高抵抗素子を介さずに、オートゼロ期間ＴｚでスイッチＳＷ５を介して設定される。このため、仮に差動入力信号Ｖｉｐ，Ｖｉｍのコモン電圧が変動し、容量結合によって計装アンプ回路部ＩＡＵ＿Ａのコモン電圧が変動した場合であっても、当該変動をオートゼロ周期（図４の例では１サイクルのチョッピング周期Ｔｃｈｐ）でリセットすることができる。その結果、差動入力信号Ｖｉｐ，Ｖｉｍのコモン電圧の変動に対する整定時間を短縮でき、コモン電圧に対する応答速度を速めることが可能となる。
【００６９】
なお、このような効果の観点から、実施の形態１の方式は、必ずしも図２のような計装アンプに限らず、例えば、図１７のような計装アンプに適用することも可能である。すなわち、図１７において、オートゼロ回路ＡＺＵ’の代わりに図２のようなオートゼロ回路ＡＺＵ＿Ａを設け、当該オートゼロ回路ＡＺＵ＿Ａを用いて、オペアンプ回路ＯＰＡ１のオフセット等成分を補正してもよい。この際には、図４に示したようなオートゼロ期間Ｔｚを含む動作シーケンスが用いられる。また、オートゼロ回路も、オートゼロ期間Ｔｚで閉ループ制御によってオートゼロ動作を行い、その結果を増幅期間で開ループ制御によって適用できる構成であればよく、必ずしも図２のような構成に限定されない。
【００７０】
（実施の形態２）
《半導体装置（計装アンプ）（実施の形態２）の構成》
図７は、本発明の実施の形態２による半導体装置の主要部の構成例を示す回路図である。図７に示す半導体装置（計装アンプ）は、図２の構成例と比較して、オートゼロ回路ＡＺＵ＿Ｂ内の積分器ＩＴＵ＿Ｂの構成が異なっている。積分器ＩＴＵ＿Ｂは、差動出力ノードと差動入力ノードの間の負帰還経路上に保持容量Ｃｈ２ｂを備える差動オペアンプ回路ＯＰＡを有する。
【００７１】
このように、積分器ＩＴＵ＿Ｂを保持容量Ｃｈ２ｂおよび差動オペアンプ回路ＯＰＡで構成すると、オートゼロ動作の際に積分器ＩＴＵ＿Ｂの差動入力（すなわち差動ノードＮ２ｐ，Ｎ２ｍ）を仮想接地にすることができる。オートゼロ動作後の理想状態は、差動増幅回路ＡＭＰ１の差動出力電圧がゼロであるため、このような積分器ＩＴＵ＿Ｂを用いることで、この理想状態により近づけることができる。
【００７２】
ここで、図２のオートゼロ回路ＡＺＵ＿Ａの場合と同様に、差動増幅回路ＡＭＰ３のゲインは、そのオフセット等成分が差動ノードＮ２ｐ，Ｎ２ｍに与える影響を低減するため、差動増幅回路ＡＭＰ１のゲインよりも小さく定められる。図２のオートゼロ回路ＡＺＵ＿Ａでは、この差動増幅回路ＡＭＰ３の小さいゲインにより、差動ノードＮ２ｐ，Ｎ２ｍにおけるオフセット等成分のキャンセル能力が低下し得る。一方、図７のオートゼロ回路ＡＺＵ＿Ｂでは、差動増幅回路ＡＭＰ３の前段に差動オペアンプ回路ＯＰＡを設けることで、差動ノードＮ２ｐ，Ｎ２ｍにおけるオフセット等成分のキャンセル能力を高めることが可能になる。
【００７３】
《実施の形態２の主要な効果》
以上、実施の形態２の方式を用いることで、実施の形態１の場合と同様の効果が得られる。さらに、実施の形態１の場合と比較して、差動増幅回路ＡＭＰ１のオフセット等成分のキャンセル能力が向上するため、差動増幅回路ＡＭＰ１，ＡＭＰ２の動作レンジ（ひいてはセンサＳＥＮの測定レンジ）の更なる拡大が図れる。
【００７４】
（実施の形態３）
《半導体装置（計装アンプ）（実施の形態３）の構成》
図８は、本発明の実施の形態３による半導体装置の主要部の構成例を示す回路図である。図８に示す半導体装置（計装アンプ）は、図７の構成例と比較して、計装アンプ回路部ＩＡＵ＿Ｂ内にスイッチＳＷ３が追加される点と、オートゼロ回路ＡＺＵ＿ＣのスイッチＳＷ５内にショートスイッチＳＷ５ｂが追加される点とが異なっている。また、当該スイッチＳＷ３の追加に伴い、コントローラＣＴＬ＿Ｂは、スイッチＳＷ３のオン・オフも制御する。
【００７５】
スイッチＳＷ３は、オンに制御された際に、チョッパスイッチＣＨＰ３の差動入力ノード（Ｎ２ｐ，Ｎ２ｍ）間を短絡する。スイッチＳＷ３は、チョッパスイッチＣＨＰ３と排他的に制御され、チョッパスイッチＣＨＰ３がオフ状態の期間でオンに制御される。ショートスイッチＳＷ５ｂは、オンに制御された際に、スイッチＳＷ５の差動ノードＮ１ｐ，Ｎ１ｍ間を短絡する。ショートスイッチＳＷ５ｂは、直列スイッチＳＷ５ａと同時にオン・オフが制御され、差動ノードＮ１ｐ，Ｎ１ｍ間の等電位性を更に向上させるために設けられる。
【００７６】
ここで、実施の形態１の方式では、図４に示したように、オートゼロ期間Ｔｚからストレート接続増幅期間Ｔｓに移行する際や、ダミー期間Ｔｄからクロス接続増幅期間Ｔｃに移行する際に、各差動ノードＮ１ｐ，Ｎ１ｍ，Ｎ２ｐ，Ｎ２ｍに電圧変動が生じる場合がある。特に、差動ノードＮ２ｐ，Ｎ２ｍに電圧変動が生じると、差動出力信号Ｖｏｐ，Ｖｏｍにも電圧変動が生じ得る。この場合、ストレート接続増幅期間Ｔｓやクロス接続増幅期間Ｔｃに移行する際に、差動出力信号Ｖｏｐ，Ｖｏｍの電圧変動が安定するまではセンサＳＥＮの測定結果が正しく得られないため、後段のアナログディジタル変換器ＡＤＣに悪影響が生じる恐れがある。
【００７７】
このようなことから、オートゼロ期間Ｔｚ（およびダミー期間Ｔｄ）を短縮することに加えて、ストレート接続増幅期間Ｔｓやクロス接続増幅期間Ｔｃに移行する際の差動出力信号Ｖｏｐ，Ｖｏｍの電圧変動を如何に抑制できるか（すなわち整定時間を如何に短縮できるか）が重要となる。また、その結果として、応答速度を如何に速められるかが重要となる。そこで、図８の計装アンプでは、スイッチＳＷ３が設けられ、以下に示すような動作シーケンスが用いられる。
【００７８】
《半導体装置（計装アンプ）（実施の形態３）の動作》
図９は、図８の半導体装置において、オートゼロ期間前後の概略的な動作シーケンスの一例を示すタイミングチャートである。図１０Ａ〜図１０Ｅは、図９における各時刻での動作状態を示す補足図である。図９の例では、図４の場合と異なり、オートゼロ期間Ｔｚの前にストレート接続増幅期間Ｔｓが設けられ、オートゼロ期間Ｔｚの後にクロス接続増幅期間Ｔｃが設けられる。ただし、ストレート接続増幅期間Ｔｓとクロス接続増幅期間Ｔｃは、勿論、入れ替えることが可能である。図９の時刻ｔ１〜ｔ５の期間は、オートゼロ前処理期間Ｔｚｔ１であり、時刻ｔ５〜ｔ６の期間は、オートゼロ実行期間Ｔｚｅであり、時刻ｔ６〜ｔ１１の期間は、オートゼロ後処理期間Ｔｚｔ２である。以下の説明では、増幅期間（例えばストレート接続増幅期間Ｔｓ）の終了時点の各ノードの電圧を理想電圧と呼ぶ。
【００７９】
図９の時刻ｔ１において、コントローラＣＴＬ＿Ｂは、チョッパスイッチＣＨＰ３（ＣＨＰ３（Ｓ））をオフ状態に制御することで、ストレート接続増幅期間Ｔｓを終える。図１０Ａには、時刻ｔ１後の動作状態が示される。図１０Ａにおいて、差動増幅回路ＡＭＰ２の差動入力ノードはオープンとなり、ストレート接続増幅期間Ｔｓを終えた時点の差動出力信号Ｖｏｐ，Ｖｏｍは、保持容量Ｃｈ１ｐ，Ｃｈ１ｍで保持される。これにより、オートゼロ期間Ｔｚを経てクロス接続増幅期間Ｔｃに復帰する際の電圧変動を最小にできる。
【００８０】
ここで、比較例として、チョッパスイッチＣＨＰ３（ＣＨＰ３（Ｓ））よりも先にチョッパスイッチＣＨＰ１（ＣＨＰ１（Ｓ））やＣＨＰ２（ＣＨＰ２（Ｓ））をオフ状態に制御する場合を想定する。この場合、チョッパスイッチＣＨＰ１，ＣＨＰ２のオフ状態に伴うチャージインジェクションが差動ノードＮ１ｐ，Ｎ１ｍに生じ、それが、差動増幅回路ＡＭＰ１およびチョッパスイッチＣＨＰ３を介して保持容量Ｃｈ１ｐ，ＣＨ１ｍに伝達される恐れがある。これにより、保持容量Ｃｈ１ｐ，Ｃｈ１ｍの保持電圧は、理想電圧に対して誤差を含むため、結果的に、当該誤差をゼロに収束させる時間が必要となり、応答速度の低下（整定時間の増大）に繋がる。
【００８１】
一方、チョッパスイッチＣＨＰ３を先にオフ状態に制御すると、このようなチャージインジェクションの影響を最小化できる。なお、チョッパスイッチＣＨＰ３のオフ状態によってもチャージインジェクションの影響が生じ得るが、オフ状態に制御する直前の差動ノードＮ２ｐ，Ｎ２ｍの差電圧は比較的小さいと考えられるため、チャージインジェクションの影響も比較的小さいと考えられる。
【００８２】
時刻ｔ２において、コントローラＣＴＬ＿Ｂは、スイッチＳＷ３をオンに制御することで、オートゼロ動作（オートゼロ実行期間Ｔｚｅ）に先立って、差動増幅回路ＡＭＰ１の差動出力ノード（Ｎ２ｐ，Ｎ２ｍ）の差電圧をゼロに設定する。オートゼロ動作では、当該差電圧をゼロに近づける動作が行われるため、予めゼロに設定しておくことで、オートゼロ実行期間Ｔｚｅの短縮が図れる。
【００８３】
時刻ｔ３において、コントローラＣＴＬ＿Ｂは、チョッパスイッチＣＨＰ１（ＣＨＰ１（Ｓ））をオフ状態に制御することで、計装アンプとセンサＳＥＮを切り離す。これにより、計装アンプは、センサＳＥＮからの影響を受けなくなる。また、コントローラＣＴＬ＿Ｂは、チョッパスイッチＣＨＰ２（ＣＨＰ２（Ｓ））をオフ状態に制御することで、差動出力端子Ｎｏｐ，Ｎｏｍから計装アンプ回路部ＩＡＵ＿Ｂへの負帰還経路を遮断する。図１０Ｂには、時刻ｔ３後の動作状態が示される。チョッパスイッチＣＨＰ１，ＣＨＰ２をオフ状態に制御することで、差動ノードＮ１ｐ，Ｎ１ｍにチャージインジェクションが生じ、これに応じた差動ノードＮ２ｐ，Ｎ２ｍの電圧変動が懸念されるが、スイッチＳＷ３がオフであるため、当該電圧変動は生じない。なお、当該電圧変動は、オートゼロ実行期間Ｔｚｅの増大を招き得る。
【００８４】
時刻ｔ４において、コントローラＣＴＬ＿Ｂは、スイッチＳＷ１，ＳＷ２をオンに制御することで、入力容量Ｃｉｎおよび帰還容量Ｃｆｂに保持される差電荷を放電する。これにより、図４の場合と同様に、その後のクロス接続増幅期間Ｔｃへの移行に伴い移動する電荷量を低減でき、クロス接続増幅期間Ｔｃへ移行する際の安定化に要する時間を短縮できる。また、コントローラＣＴＬ＿Ｂは、スイッチＳＷ５，ＳＷ６をオンに制御することで、オートゼロ回路ＡＺＵ＿Ｃの閉ループ制御を有効化する。
【００８５】
ここで、スイッチＳＷ１，ＳＷ２，ＳＷ５のオンにより、差動ノードＮ１ｐ，Ｎ１ｍを介して差動ノードＮ２ｐ，Ｎ２ｍにチャージインジェクションの影響が生じることが懸念される。また、スイッチＳＷ６のオンに伴う差動ノードＮ２ｐ，Ｎ２ｍの電圧変動も懸念される。しかし、ここでは、スイッチＳＷ３がオンの状態で、スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がオンに制御されるため、このような懸念は生じない。その結果、オートゼロ実行期間Ｔｚｅの短縮が図れる。
【００８６】
なお、スイッチＳＷ５を時刻ｔ２と時刻ｔ３の間でオンにすると、計装アンプ回路部ＩＡＵ＿Ｂの差動ノードＮ１ｐ，Ｎ１ｍにおけるコモン電圧の応答速度の観点ではより好ましい。この場合、スイッチＳＷ５をオンにしてから時刻ｔ３までの間、チョッパスイッチＣＨＰ１（Ｓ）とチョッパスイッチＣＨＰ２（Ｓ）とスイッチＳＷ５がオン状態となる。入力容量Ｃｉｎは、差動入力信号Ｖｉｐ，Ｖｉｍとコモン電圧設定用基準電圧Ｖｃｏｍの差電圧で充電され、帰還容量Ｃｆｂは、差動出力信号Ｖｏｐ，Ｖｏｍとコモン電圧設定用基準電圧Ｖｃｏｍの差電圧で充電される。
【００８７】
これにより、オートゼロ期間の前の増幅動作期間に、差動入力信号Ｖｉｐ，Ｖｉｍのコモン電圧が変動し、入力容量Ｃｉｎの容量結合を介して計装アンプ回路部ＩＡＵ＿Ｂの差動ノードＮ１ｐ，Ｎ１ｍのコモン電圧も変動したとしても、差動ノードＮ１ｐ，Ｎ１ｍのコモン電圧をコモン電圧設定用基準電圧Ｖｃｏｍにリセットできる。当該リセットは、センサ切替直後のみで実施する場合や、オートゼロ期間に毎回実施する場合や、オートゼロ期間に不定期に実施する場合などが考えられる。
【００８８】
時刻ｔ５において、コントローラＣＴＬ＿Ｂは、スイッチＳＷ３をオフに制御する。これに応じて、オートゼロ回路ＡＺＵ＿Ｃは、オートゼロ動作を実際に開始する。図１０Ｃには、時刻ｔ５後の動作状態が示される。その後、オートゼロ実行期間Ｔｚｅを経て、時刻ｔ６において、コントローラＣＴＬ＿Ｂは、スイッチＳＷ６をオフに制御することで、オートゼロ回路ＡＺＵ＿Ｃのオートゼロ動作を停止させる。これにより、オートゼロ回路ＡＺＵ＿Ｃの閉ループ制御が無効化され、差動ノードＮ２ｐ，Ｎ２ｍに対して開ループ制御が行われる状態となる。
【００８９】
時刻ｔ７において、コントローラＣＴＬ＿Ｂは、スイッチＳＷ３をオンに制御することで、差動ノードＮ２ｐ，Ｎ２ｍの差電圧をゼロにする。図１０Ｄには、時刻ｔ７後の動作状態が示される。時刻ｔ８において、コントローラＣＴＬ＿Ｂは、スイッチＳＷ３がオンの状態でスイッチＳＷ１，ＳＷ２，ＳＷ５をオフに制御する。これにより、スイッチＳＷ１，ＳＷ２，ＳＷ５のオフに伴うチャージインジェクションによって、差動ノードＮ２ｐ，Ｎ２ｍに電圧変動が生じる事態を防止できる。差動ノードＮ２ｐ，Ｎ２ｍに電圧変動が生じると、当該電圧変動を抑制する期間が必要となるため、結果的に、クロス接続増幅期間Ｔｃへ移行する際の安定化に要する時間が増大し得る。
【００９０】
時刻ｔ９において、コントローラＣＴＬ＿Ｂは、スイッチＳＷ３がオンの状態で、チョッパスイッチＣＨＰ１（ＣＨＰ１（Ｃ））をオン状態に制御する。これに伴い、差動ノードＮ１ｐ，Ｎ１ｍの電圧変動が生じ得るが、スイッチＳＷ３がオンであるため、差動ノードＮ２ｐ，Ｎ２ｍの差電圧はゼロを維持する。また、同じく時刻ｔ９において、コントローラＣＴＬ＿Ｂは、チョッパスイッチＣＨＰ２（ＣＨＰ２（Ｃ））をオン状態に制御する。この際にも、差動ノードＮ２ｐ，Ｎ２ｍの差電圧はゼロを維持する。図１０Ｅには、時刻ｔ９後の動作状態が示される。
【００９１】
チョッパスイッチＣＨＰ２のオン状態に応じて、帰還容量ＣｆｂのチョッパスイッチＣＨＰ２側の差動ノードには、理想電圧が印加される（だだし、極性は反転している）。一方、当該時刻ｔ９では、チョッパスイッチＣＨＰ１のオン状態に伴い、差動ノードＮ０ｐ，Ｎ０ｍにも理想電圧が印加されている（だだし、極性は反転している）。この差動ノードＮ０ｐ，Ｎ０ｍへの理想電圧の印加に伴う差動ノードＮ１ｐ，Ｎ１ｍの電圧変動は、“Ｃｉｎ（Ｖｉｐ−Ｖｉｍ）＝Ｃｆｂ（Ｖｏｐ−Ｖｏｍ）”の関係に基づき、帰還容量Ｃｆｂへの理想電圧の印加に伴う差動ノードＮ１ｐ，Ｎ１ｍの電圧変動によって相殺される。その結果、差動ノードＮ１ｐ，Ｎ１ｍにも、ほぼ理想電圧が印加されることになる。
【００９２】
その後、コントローラＣＴＬ＿Ｂは、時刻ｔ１０において、スイッチＳＷ３をオフに制御し、時刻ｔ１１において、チョッパスイッチＣＨＰ３（ＣＨＰ３（Ｃ））をオン状態に制御することで、クロス接続増幅期間Ｔｃを開始する。ここで、時刻ｔ１０後の時点では、差動ノードＮ２ｐ，Ｎ２ｍを除く各ノードの電圧は、理想電圧に近い状態となっており、差動ノードＮ２ｐ，Ｎ２ｍの差電圧はゼロとなっている。その結果、時刻ｔ１１では、主に、差動ノードＮ２ｐ，Ｎ２ｍの差電圧をゼロ（すなわち、本来とは異なる方向への変動等が生じていない状態）から理想電圧（ただし、極性は反転する）に戻す処理のみが行われる。このため、差動出力信号Ｖｏｐ，Ｖｏｍの電圧変動を抑制でき、差動出力信号Ｖｏｐ，Ｖｏｍの安定化に要する時間も短縮できる。
【００９３】
ここで、図９の動作シーケンスの主な特徴を簡単に纏めると次のようになる。
【００９４】
（１）コントローラＣＴＬ＿Ｂは、スイッチＳＷ３を、オートゼロ前処理期間Ｔｚｔ１とオートゼロ後処理期間Ｔｚｔ２でオンに制御し、オートゼロ実行期間Ｔｚｅでオフに保つ。これにより、オートゼロ前処理期間Ｔｚｔ１およびオートゼロ後処理期間Ｔｚｔ２での差動ノードＮ２ｐ，Ｎ２ｍの電圧変動を無くすことができ、オートゼロ実行期間Ｔｚｅの短縮や、クロス接続増幅期間Ｔｃへ移行する際の安定化時間（整定時間）の短縮が図れる。
【００９５】
（２）コントローラＣＴＬ＿Ｂは、オートゼロ前処理期間Ｔｚｔ１で、チョッパスイッチＣＨＰ１，ＣＨＰ２よりも先にチョッパスイッチＣＨＰ３をオフに制御し、オートゼロ後処理期間Ｔｚｔ２で、チョッパスイッチＣＨＰ１，ＣＨＰ２よりも後にチョッパスイッチＣＨＰ３をオンに制御する（時刻ｔ１，ｔ１１）。これにより、差動出力信号Ｖｏｐ，Ｖｏｍの電圧変動を低減することが可能になり、結果的に、クロス接続増幅期間Ｔｃへ移行する際の安定化時間（整定時間）の短縮等が図れる。
【００９６】
（３）コントローラＣＴＬ＿Ｂは、オートゼロ後処理期間Ｔｚｔ２で、スイッチＳＷ３をオンに制御した状態で、チョッパスイッチＣＨＰ１，ＣＨＰ２をオンに制御する（時刻ｔ９）。これにより、チャージインジェクションによる差動ノードＮ２ｐ，Ｎ２ｍの電圧変動を無くすことができる。また、保持容量Ｃｈ１ｐ，Ｃｈ１ｍを備える前提でチョッパスイッチＣＨＰ１，ＣＨＰ２をオンに制御することで、当該期間で差動ノードＮ１ｐ，Ｎ１ｍの電圧を理想電圧に近づけることができる。これらの結果、クロス接続増幅期間Ｔｃへ移行する際の安定化時間（整定時間）の短縮が図れる。
【００９７】
（４）コントローラＣＴＬ＿Ｂは、オートゼロ前処理期間Ｔｚｔ１で、スイッチＳＷ３をオンに制御した状態で、スイッチＳＷ５，ＳＷ６をオンに制御する（時刻ｔ４）。これにより、チャージインジェクションによる差動ノードＮ２ｐ，Ｎ２ｍの電圧変動を無くすことができ、オートゼロ実行期間Ｔｚｅの短縮が図れる。
【００９８】
（５）コントローラＣＴＬ＿Ｂは、オートゼロ実行期間ＴｚｅでスイッチＳＷ５，ＳＷ６をオンに保ち、オートゼロ後処理期間Ｔｚｔ２で、スイッチＳＷ５よりも先にスイッチＳＷ６をオフに制御する（時刻ｔ６，ｔ８）。スイッチＳＷ６を先にオフに制御することで、例えば、スイッチＳＷ３をオンに制御した状態でスイッチＳＷ５をオフに制御することが可能になる。
【００９９】
（６）コントローラＣＴＬ＿Ｂは、オートゼロ実行期間Ｔｚｅで、スイッチＳＷ１，ＳＷ２，ＳＷ５をオンに保ち、オートゼロ後処理期間Ｔｚｔ２で、スイッチＳＷ３をオンに制御した状態で、スイッチＳＷ１，ＳＷ２，ＳＷ５をオフに制御する。これにより、チャージインジェクションによる差動ノードＮ２ｐ，Ｎ２ｍの電圧変動を無くすことができ、クロス接続増幅期間Ｔｃへ移行する際の安定化時間（整定時間）の短縮が図れる。
【０１００】
図１１は、図８の半導体装置において、ダミー期間前後の概略的な動作シーケンスの一例を示すタイミングチャートである。図１１に示す動作シーケンスは、図９の動作シーケンスと比較して、ストレート接続の制御信号（ＣＨＰｘ（Ｓ））とクロス接続の制御信号（ＣＨＰｘ（Ｃ））が入れ替えられ、また、スイッチＳＷ５，ＳＷ６がオフに固定されている。図１１の動作シーケンスの各種効果に関しては、図９の場合と同様である。
【０１０１】
特に、コントローラＣＴＬ＿Ｂが、スイッチＳＷ３を、ダミー前処理期間Ｔｄｔ１およびダミー後処理期間Ｔｄｔ２でもオンに制御することや、チョッパスイッチＣＨＰ３を、ダミー前処理期間Ｔｄｔ１では最初にオフに制御し、ダミー後処理期間Ｔｄｔ２では最後にオンに制御すること等が有益となる。なお、図１１では、ダミー実行期間Ｔｄｅの長さは、オートゼロ実行期間Ｔｚｅの長さによって定められるため、ダミー実行期間Ｔｄｅの短縮効果は特に必要とされず、ストレート接続増幅期間Ｔｓへ移行する際の安定化時間（整定時間）の短縮効果が得られることが重要となる。
【０１０２】
《実施の形態３の主要な効果》
以上、実施の形態３の方式を用いることで、実施の形態１および２の場合と同様の効果が得られる。さらに、実施の形態１の場合と比較して、オートゼロ実行期間Ｔｚｅの短縮や、各増幅期間（Ｔｓ，Ｔｃ）へ移行する際の安定化時間（整定時間）の短縮等が図れることから、応答速度を更に速めることが可能になる。
【０１０３】
（実施の形態４）
《センサシステム（実施の形態４）の概略構成》
図１２は、本発明の実施の形態４によるセンサシステムの構成例を示す概略図である。図１２に示すセンサシステムは、図１Ａの構成例と比較して、半導体装置ＤＥＶ＿Ｂ内にサンプルホールド回路ＳＨを有する点が異なっている。サンプルホールド回路ＳＨは、容量性の計装アンプＣＧＩＡとアナログディジタル変換器ＡＤＣの間に設けられ、オートゼロ期間Ｔｚの直前の差動出力信号Ｖｏｐ，Ｖｏｍをサンプリングし、当該サンプリング値をホールド期間でホールドする。
【０１０４】
具体的には、サンプルホールド回路ＳＨは、差動出力信号Ｖｏｐ，ＶｏｍをサンプリングスイッチＳＷｓのオン期間で保持容量Ｃｓにサンプリングし、サンプリングスイッチＳＷｓのオフ期間で保持容量Ｃｓによってホールドする。そして、ホールド期間の長さは、少なくともオートゼロ期間Ｔｚよりも長く、例えば、アナログディジタル変換器ＡＤＣのサンプリング周期と同等以上の長さに設定される。また、計装アンプＣＧＩＡには、例えば、図２に示したような構成例が適用される。
【０１０５】
《センサシステム（実施の形態４）の概略動作》
図１３Ａおよび図１３Ｂは、図１２のセンサシステムの比較例として、サンプルホールド回路が設けられない場合の模式的な動作例を示す図である。図１３Ｃは、図１２のセンサシステムにおいて、サンプルホールド回路が設けられる場合の模式的な動作例を示す図である。図１３Ａおよび図１３Ｂにおいて、差動出力信号Ｖｏｐ（Ｖｏｍ）には、例えば、図４に示したように、オートゼロ期間Ｔｚから増幅期間（この例ではクロス接続増幅期間Ｔｃ）に移行する際に、電圧変動が生じる場合がある。
【０１０６】
図１３Ａに示されるように、この電圧変動が収まるまでの安定化時間がアナログディジタル変換器ＡＤＣのサンプリング周期Ｔｓｐｌ＿ａｄｃよりも十分に短い場合には、特に問題は生じない。しかし、図１３Ｂに示されるように、電圧変動が収まるまでの安定化時間がサンプリング周期Ｔｓｐｌ＿ａｄｃと比較して長い場合には、問題が生じる。この例では、アナログディジタル変換器ＡＤＣのサンプリングタイミングｔｓｐｌ［２］で取得されるデータに大きな誤差が含まれることになる。
【０１０７】
そこで、図１３Ｃに示されるように、サンプルホールド回路ＳＨは、オートゼロ期間Ｔｚの直前の差動出力信号Ｖｏｐ（Ｖｏｍ）をサンプリングし、当該サンプリング値を、オートゼロ期間Ｔｚよりも長く、例えば、アナログディジタル変換器ＡＤＣのサンプリング周期Ｔｓｐｌ＿ａｄｃと同等以上の長さのホールド期間Ｔｈｄで保持する。その結果、アナログディジタル変換器ＡＤＣのサンプリングタイミングｔｓｐｌ［２］で取得されるデータは、サンプルホールド回路ＳＨでホールドされたデータとなるため、大きな誤差は含まれない。
【０１０８】
なお、ホールド期間Ｔｈｄは、任意に設定可能であり、増幅期間（Ｔｃ）における安定化時間やサンプリング周期Ｔｓｐｌ＿ａｄｃを考慮して定められる。例えば、ホールド期間Ｔｈｄを“オートゼロ期間Ｔｚ＋安定化期間”に定める方法や、ホールド期間Ｔｈｄ内にアナログディジタル変換器ＡＤＣのサンプリングタイミングが少なくとも１個含まれるように定める方法等が挙げられる。
【０１０９】
また、このホールド期間Ｔｈｄで取得されるデータは、サンプリングタイミング（ここではｔｓｐｌ［２］）時点の差動出力信号Ｖｏｐ（Ｖｏｍ）のデータとは異なるため、厳密には、誤差を含むことになる。ただし、例えば、温度センサ等のように、変化が遅い信号（実質的にＤＣとみなせる信号）を前提とすると、特に問題とならない場合が多い。
【０１１０】
《実施の形態４の主要な効果》
以上、実施の形態４のセンサシステムを用いることで、実施の形態１の場合と同様の効果が得られる。さらに、増幅期間への移行時に計装アンプの差動出力信号Ｖｏｐ，Ｖｏｍの安定化に時間を要する場合であっても、後段の回路（ここでは、アナログディジタル変換器ＡＤＣ）への影響を低減することが可能になる。言い換えれば、後段の回路への入力を安定化させることが可能となる。
【０１１１】
（実施の形態５）
《センサシステム（実施の形態５）の概略構成》
図１４は、本発明の実施の形態５によるセンサシステムの構成例を示す概略図である。図１４に示すセンサシステムは、図１２の構成例と比較して、半導体装置ＤＥＶ＿Ｃ内にロウパスフィルタＬＰＦおよびバッファ回路ＢＦＵを有する点が異なっている。ロウパスフィルタＬＰＦは、サンプルホールド回路ＳＨの後段に設けられ、バッファ回路ＢＦＵは、ロウパスフィルタＬＰＦの出力をバッファリングしてアナログディジタル変換器ＡＤＣへ出力する。
【０１１２】
アナログディジタル変換器ＡＤＣでのサンプリングの際に、サンプリング周波数の半分よりも高い周波数のノイズは、サンプリング周波数の半分の周波数に折り返ってくる。ロウパスフィルタＬＰＦは、この折り返しノイズを低減するアンチエイリアシングフィルタである。なお、アナログディジタル変換器ＡＤＣのサンプリング周波数は、例えば、１ＭＨｚ等であり、チョッピング周波数は、３１ｋＨｚ等であるため、計装アンプ内の差動増幅回路ＡＭＰ１で生じたオフセット等成分をアンチエイリアシングフィルタで除去することは困難である。
【０１１３】
ロウパスフィルタＬＰＦは、カットオフ周波数が低いほどノイズの低減効果が大きい。このため、ノイズの観点ではカットオフ周波数は低いほうが望ましい。ただし、この場合、アナログディジタル変換器ＡＤＣの入力に対する駆動能力が低下し、アナログディジタル変換器ＡＤＣのサンプリングの際にセトリングエラーが増加する恐れがある。そこで、この問題を解決するため、バッファ回路ＢＦＵが設けられる。
【０１１４】
なお、サンプルホールド回路ＳＨ、ロウパスフィルタＬＰＦおよびバッファ回路ＢＦＵは、適宜組み合わせて半導体装置に搭載することが可能である。例えば、サンプルホールド回路ＳＨとロウパスフィルタＬＰＦを搭載した構成や、サンプルホールド回路ＳＨとバッファ回路ＢＦＵを搭載した構成や、ロウパスフィルタＬＰＦとバッファ回路ＢＦＵを搭載した構成や、ロウパスフィルタＬＰＦのみやバッファ回路ＢＦＵのみを搭載した構成が挙げられる。
【０１１５】
《実施の形態５の主要な効果》
以上、実施の形態５のセンサシステムを用いることで、実施の形態４の場合と同様の効果が得られる。さらに、後段の回路（ここでは、アナログディジタル変換器ＡＤＣ）への入力をより安定化させることが可能となる。
【０１１６】
（実施の形態６）
《半導体装置（計装アンプ）（実施の形態６）の構成および動作》
図１５は、本発明の実施の形態６による半導体装置の主要部の構成例を示す回路図である。図１５の示す半導体装置（計装アンプ）は、図８の構成例と比較して、計装アンプ回路部ＩＡＵ＿Ｃ内にスイッチＳＷ４を有する点が異なっている。スイッチＳＷ４は、差動増幅回路ＡＭＰ１の差動入力ノードにそれぞれ直列に挿入される。また、これに伴い、コントローラＣＴＬ＿Ｃは、スイッチＳＷ４のオン・オフを制御する。
【０１１７】
図１６は、図１５の半導体装置において、オートゼロ期間前後の概略的な動作シーケンスの一例を示すタイミングチャートである。図１６の動作シーケンスは、図９の動作シーメンスと比較して、次の２点が異なっている。１点目の相違点として、コントローラＣＴＬ＿Ｃは、時刻ｔ７〜ｔ１０の期間でスイッチＳＷ４をオフに制御し、これ以外の期間でスイッチＳＷ４をオンに制御する。これにより、時刻ｔ７〜ｔ１０の期間でスイッチＳＷ３をオンに制御するのと同様の効果が得られる。すなわち、チョッパスイッチＣＨＰ１（ＣＨＰ１（Ｃ）），ＣＨＰ２（ＣＨＰ２（Ｃ））のオンに伴う差動ノードＮ２ｐ，Ｎ２ｍの電圧変動を防止でき、クロス接続増幅期間Ｔｃへ移行する際の安定化時間の増大を抑制可能になる。
【０１１８】
２点目の相違点として、コントローラＣＴＬ＿Ｃは、時刻ｔ７〜ｔ１０の期間でスイッチＳＷ３をオフに制御する。すなわち、当該期間では、スイッチＳＷ４によってスイッチＳＷ３と同様の効果が得られるため、スイッチＳＷ３はオフであってもよい。ただし、スイッチＳＷ４のオフに加えてスイッチＳＷ３をオンする方が差動ノードＮ２ｐ，Ｎ２ｍの電圧変動を防止する観点でより望ましい場合がある。
【０１１９】
《実施の形態６の主要な効果》
以上、実施の形態６の半導体装置を用いることで、実施の形態３の場合と同様の効果が得られる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【０１２１】
《付記》
（１）差動入力信号が入力される差動入力端子と、
差動出力信号を出力する差動出力端子と、
前記差動入力信号をチョッピングする第１のチョッパスイッチと、
第１の差動増幅回路を含み、前記第１のチョッパスイッチからの差動信号を、入力容量と、負帰還経路上の帰還容量との容量比に基づいて差動増幅する計装アンプ回路部と、
前記第１の差動増幅回路の後段に設けられ、チョッピングを行う第３のチョッパスイッチと、
前記第１の差動増幅回路のオフセット電圧またはフリッカノイズをキャンセルする補正値を探索するオートゼロ回路と、
チョッピング周期内で、オートゼロ期間と、前記オートゼロ期間よりも後の期間であり前記オートゼロ期間よりも長い第１の増幅期間と、前記第１の増幅期間よりも後の期間である第２の増幅期間とを切り替え、当該切り替えに伴う制御を行うコントローラと、
を有し、
前記オートゼロ回路は、
オンに制御された際に、前記第１の差動増幅回路の差動入力ノードの両方に予め定めたコモン用基準電圧を印加する第５のスイッチと、
前記第１の差動増幅回路と差動出力ノードを共有する第３の差動増幅回路と、
前記第３の差動増幅回路へ差動信号を出力する積分器と、
オンに制御された際に、前記第３の差動増幅回路の差動出力ノードを前記積分器の入力ノードに結合する第６のスイッチと、
を有し、
前記コントローラは、前記第１のチョッパスイッチおよび前記第３のチョッパスイッチを、前記第１の増幅期間では共にストレート接続のオン状態またはクロス接続のオン状態の一方に制御し、前記第２の増幅期間では共に前記ストレート接続のオン状態または前記クロス接続のオン状態の他方に制御し、前記オートゼロ期間では共にオフ状態に制御し、前記第５のスイッチおよび前記第６のスイッチを、前記オートゼロ期間では共にオンに制御し、前記第１の増幅期間および前記第２の増幅期間では共にオフに制御する、
半導体装置。
（２）前記（１）において、
前記積分器は、前記第３の差動増幅回路の差動入力ノード間に設けられる保持容量を有する。
（３）前記（１）において、
前記積分器は、差動出力ノードと差動入力ノードの間の負帰還経路上に保持容量を備える差動オペアンプ回路を有する。
（４）前記（１）において、
前記第３の差動増幅回路のゲインは、前記第１の差動増幅回路のゲインよりも小さい。
（５）前記（１）において、さらに、
オンに制御された際に、前記第３のチョッパスイッチの差動入力ノード間を短絡する第３のスイッチを有する。
【符号の説明】
【０１２２】
ＡＤＣ  アナログディジタル変換器
ＡＭＰ  差動増幅回路
ＢＦＵ  バッファ回路
ＣＧＩＡ  容量性の計装アンプ
ＣＨＰ  チョッパスイッチ
ＣＴＬ  コントローラ
Ｃｆｂ  帰還容量
Ｃｈ  保持容量
Ｃｉｎ  入力容量
ＤＥＶ  半導体装置
ＤＬＦＴ  ディジタルフィルタ
ＩＡＵ  計装アンプ回路部
ＩＴＵ  積分器
ＬＧＣ  ロジック回路
ＬＰＦ  ロウパスフィルタ
Ｎｉｐ，Ｎｉｍ  差動入力端子
Ｎｏｐ，Ｎｏｍ  差動出力端子
ＯＰＡ  差動オペアンプ回路
ＳＥＮ  センサ
ＳＨ  サンプルホールド回路
ＳＷ  スイッチ
Ｔｃ  クロス接続増幅期間
Ｔｃｈｐ  チョッピング周期
Ｔｄ  ダミー期間
Ｔｈｄ  ホールド期間
Ｔｓ  ストレート接続増幅期間
Ｔｓｐｌ＿ａｄｃ  サンプリング周期
Ｔｚ  オートゼロ期間
Ｔｚｅ  オートゼロ実行期間
Ｔｚｅ  ダミー実行期間
Ｔｚｔ１  オートゼロ前処理期間
Ｔｚｔ１  ダミー前処理期間
Ｔｚｔ２  オートゼロ後処理期間
Ｔｚｔ２  ダミー後処理期間
Ｖｃｏｍ  コモン電圧設定用基準電圧
Ｖｉｐ，Ｖｉｍ  差動入力信号
Ｖｏｐ，Ｖｏｍ  差動出力信号
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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