(57)【要約】【課題】フレームにおける各ラインの期間長さ（ピクセルクロック数）の変動量の最大値を低減できる表示制御装置を提供する。【解決手段】表示制御部はバッファメモリと同期信号出力回路とを備えている。バッファメモリは第１クロック信号に基づいて画素データが書き込まれ、第２クロック信号ＣＬ２に基づいて画素データが読み出される。同期信号出力回路は、水平フロントポーチＦＰ１の期間長さ、および、水平バックポーチＢＰ１の期間長さの一方を固定とし、第１クロック信号と第２クロック信号ＣＬ２の周期差に起因したラインの期間長さの変動分を、ラインごとに、水平フロントポーチＦＰ１および水平バックポーチＢＰ１の他方で吸収するように、第１タイミング信号ＫＢＥに基づいて、一ライン分の画素データの出力期間を示すデータ有効信号ＤＥ１、および、水平同期信号ＨＳＹＮＣ１を出力する。【選択図】図７
2019200341.tif 000002
【特許請求の範囲】
【請求項１】
フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御装置であって、
前記第１クロック信号に基づいて前記画素データが書き込まれ、前記第２クロック信号に基づいて前記画素データが読み出されるバッファメモリと、
水平ブランキング期間の開始から水平同期信号の開始までの水平フロントポーチの期間長さ、および、前記水平同期信号の終了から前記水平ブランキング期間の終了までの水平バックポーチの期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号の周期差に起因したラインの期間長さの変動分を、ラインごとに、前記水平フロントポーチおよび前記水平バックポーチの他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する同期信号出力回路と
を備える、表示制御装置。
【請求項２】
請求項１に記載の表示制御装置であって、
前記同期信号出力回路は、
前記第１タイミング信号の入力の度に、前記第１タイミング信号を前記第２クロック信号に同期させた第２タイミング信号を生成し、
前記第２タイミング信号を基準時点とし、前記基準時点に基づいて前記水平同期信号および前記データ有効信号の一方を所定幅で出力し、その出力から所定期間の経過後に、前記水平同期信号および前記データ有効信号の他方を出力する、表示制御装置。
【請求項３】
請求項１または請求項２に記載の表示制御装置であって、
前記同期信号出力回路は、前記水平バックポーチの期間長さを固定とする、表示制御装置。
【請求項４】
請求項１または請求項２に記載の表示制御装置であって、
前記同期信号出力回路は、前記水平フロントポーチの期間長さを固定とする、表示制御装置。
【請求項５】
請求項１から請求項４のいずれか一つに記載の表示制御装置であって、
前記第１タイミング信号は、水平ブランキング期間の開始タイミングまたは終了タイミングを示す信号を含む、表示制御装置。
【請求項６】
請求項１から請求項４のいずれか一つに記載の表示制御装置であって、
前記バッファメモリはラインバッファであって、
前記第１タイミング信号は、前記ラインバッファへの書き込みが終了したときに出力される信号を含む、表示制御装置。
【請求項７】
請求項１から請求項６のいずれか一つに記載の表示制御装置であって、
前記同期信号出力回路は、
垂直ブランキング期間において、ラインの開始から前記水平同期信号の開始までのフロント期間の期間長さ、および、前記水平同期信号の終了からラインの終了までのバック期間の期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号の周期差に起因したラインの期間長さの変動分を、ラインごとに、前記フロント期間および前記バック期間の他方で吸収するように、前記第１タイミング信号に基づいて前記水平同期信号を出力する、表示制御装置。
【請求項８】
請求項７に記載の表示制御装置であって、
前記同期信号出力回路は、
前記第２クロック信号に同期してカウント動作を行って第１カウント値を出力する第１カウンタと、
前記第１カウント値に基づいて前記水平同期信号および前記データ有効信号を生成する同期信号生成回路と
を有し、
前記表示制御装置は、
前記第２クロック信号の一周期を単位としたラインの期間長さを測定する第２カウンタを更に備え、
前記第１カウンタは、垂直アクティブ期間において、前記第２タイミング信号に応答して初期化され、前記垂直ブランキング期間において、前記第１カウント値が初期化基準値と一致したことに応答して初期化され、
前記初期化基準値として、前記第２カウンタによって測定されたラインの期間長さが採用される、表示制御装置。
【請求項９】
フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御装置であって、
前記第１クロック信号に基づいて前記画素データが書き込まれ、前記第２クロック信号に基づいて前記画素データが読み出されるバッファメモリと、
垂直ブランキング期間においては、ラインの開始から水平同期信号の開始までのフロント期間の期間長さ、および、前記水平同期信号の終了からラインの終了までのバック期間の期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号との周期差に起因したラインの期間長さの変動分を、ラインごとに、前記フロント期間および前記バック期間の他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する同期信号出力回路と
を備える、表示制御装置。
【請求項１０】
フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御方法であって、
前記第１クロック信号に基づいて前記画素データをバッファメモリに書き込み、
前記第２クロック信号に基づいて前記画素データをバッファメモリから読み出し、
水平ブランキング期間の開始から水平同期信号の開始までの水平フロントポーチの期間長さ、および、前記水平同期信号の終了から前記水平ブランキング期間の終了までの水平バックポーチの期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号の周期差に起因したラインの期間長さの変動分を、ラインごとに、前記水平フロントポーチおよび前記水平バックポーチの他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する、表示制御方法。
【請求項１１】
フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御方法であって、
前記第１クロック信号に基づいて前記画素データをバッファメモリに書き込み、
前記第２クロック信号に基づいて前記画素データをバッファメモリから読み出し、
垂直ブランキング期間においては、ラインの開始から水平同期信号の開始までのフロント期間の期間長さ、および、前記水平同期信号の終了からラインの終了までのバック期間の期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号との周期差に起因したラインの期間長さの変動分を、ラインごとに、前記フロント期間および前記バック期間の他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する、表示制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示制御装置および表示制御方法に関する。
【背景技術】
【０００２】
特許文献１には、液晶表示装置などの表示装置を制御する表示制御装置が記載されている。この表示制御装置は、例えば、ＤｉｓｐｌａｙＰｏｒｔ（ディスプレイポート）等の規格のデジタル映像入出力インタフェースとして機能できる。表示制御装置は、表示装置に対して、画像データ、音声データ、同期信号等をパケット単位で送信する。
【０００３】
上記規格では、画像供給源から表示制御装置に対して、第１クロック信号に同期して画像データが送信されるとともに、画像表示装置がピクセルクロックとして利用する第２クロック信号を生成するために、Ｎ×（第１クロック信号の周期）＝Ｍ×（第２クロック信号の周期）の関係が成り立つようなＭ，Ｎの値（Ｍ，Ｎは整数）が送信される。このＭ，Ｎの値は定期的に送信され、第１クロック信号および第２クロック信号の関係が定期的に更新される。
【０００４】
表示制御装置は、第１クロック信号とＭ，Ｎの値に基づいて第２クロック信号を生成し、この第２クロック信号に同期して、画像データ信号および各種同期信号（水平同期信号および垂直同期信号など）を表示装置に送信する。表示制御装置では、第１クロック信号と第２クロック信号との周期の差に起因した一ラインあたりのピクセルクロック数のずれを１フレーム単位で積算し、次のフレームの一ラインのピクセルクロック数を調整することで、ピクセルクロック数のずれを補正していた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２７９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の技術では、一ラインのピクセルクロック数を大幅に調整する必要があった。
【０００７】
そこで、本願は、フレームにおける各ラインの期間長さ（ピクセルクロック数）の変動量の最大値を低減できる表示制御装置および表示制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
表示制御装置の第１の態様は、フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御装置であって、前記第１クロック信号に基づいて前記画素データが書き込まれ、前記第２クロック信号に基づいて前記画素データが読み出されるバッファメモリと、水平ブランキング期間の開始から水平同期信号の開始までの水平フロントポーチの期間長さ、および、前記水平同期信号の終了から前記水平ブランキング期間の終了までの水平バックポーチの期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号の周期差に起因したラインの期間長さの変動分を、ラインごとに、前記水平フロントポーチおよび前記水平バックポーチの他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する同期信号出力回路とを備える。
【０００９】
表示制御装置の第２の態様は、請求項１に記載の表示制御装置であって、前記同期信号出力回路は、前記第１タイミング信号の入力の度に、前記第１タイミング信号を前記第２クロック信号に同期させた第２タイミング信号を生成し、前記第２タイミング信号を基準時点とし、前記基準時点に基づいて前記水平同期信号および前記データ有効信号の一方を所定幅で出力し、その出力から所定期間の経過後に、前記水平同期信号および前記データ有効信号の他方を出力する。
【００１０】
表示制御装置の第３の態様は、請求項１または請求項２に記載の表示制御装置であって、前記同期信号出力回路は、前記水平バックポーチの期間長さを固定とする。
【００１１】
表示制御装置の第４の態様は、請求項１または請求項２に記載の表示制御装置であって、前記同期信号出力回路は、前記水平フロントポーチの期間長さを固定とする。
【００１２】
表示制御装置の第５の態様は、請求項１から請求項４のいずれか一つに記載の表示制御装置であって、前記第１タイミング信号は、水平ブランキング期間の開始タイミングまたは終了タイミングを示す信号を含む。
【００１３】
表示制御装置の第６の態様は、請求項１から請求項４のいずれか一つに記載の表示制御装置であって、前記バッファメモリはラインバッファであって、前記第１タイミング信号は、前記ラインバッファへの書き込みが終了したときに出力される信号を含む。
【００１４】
表示制御装置の第７の態様は、請求項１から請求項６のいずれか一つに記載の表示制御装置であって、前記同期信号出力回路は、垂直ブランキング期間において、ラインの開始から前記水平同期信号の開始までのフロント期間の期間長さ、および、前記水平同期信号の終了からラインの終了までのバック期間の期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号の周期差に起因したラインの期間長さの変動分を、ラインごとに、前記フロント期間および前記バック期間の他方で吸収するように、前記第１タイミング信号に基づいて前記水平同期信号を出力する。
【００１５】
表示制御装置の第８の態様は、請求項７に記載の表示制御装置であって、前記同期信号出力回路は、前記第２クロック信号に同期してカウント動作を行って第１カウント値を出力する第１カウンタと、前記第１カウント値に基づいて前記水平同期信号および前記データ有効信号を生成する同期信号生成回路とを有し、前記表示制御装置は、前記第２クロック信号の一周期を単位としたラインの期間長さを測定する第２カウンタを更に備え、前記第１カウンタは、垂直アクティブ期間において、前記第２タイミング信号に応答して初期化され、前記垂直ブランキング期間において、前記第１カウント値が初期化基準値と一致したことに応答して初期化され、前記初期化基準値として、前記第２カウンタによって測定されたラインの期間長さが採用される。
【００１６】
表示制御装置の第９の態様は、フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御装置であって、前記第１クロック信号に基づいて前記画素データが書き込まれ、前記第２クロック信号に基づいて前記画素データが読み出されるバッファメモリと、垂直ブランキング期間においては、ラインの開始から水平同期信号の開始までのフロント期間の期間長さ、および、前記水平同期信号の終了からラインの終了までのバック期間の期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号との周期差に起因したラインの期間長さの変動分を、ラインごとに、前記フロント期間および前記バック期間の他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する同期信号出力回路とを備える。
【００１７】
表示制御方法の第１の態様は、フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御方法であって、前記第１クロック信号に基づいて前記画素データをバッファメモリに書き込み、前記第２クロック信号に基づいて前記画素データをバッファメモリから読み出し、水平ブランキング期間の開始から水平同期信号の開始までの水平フロントポーチの期間長さ、および、前記水平同期信号の終了から前記水平ブランキング期間の終了までの水平バックポーチの期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号の周期差に起因したラインの期間長さの変動分を、ラインごとに、前記水平フロントポーチおよび前記水平バックポーチの他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する。
【００１８】
表示制御方法の第２の態様は、フレームを構成する複数のラインのそれぞれを構成する画素データと、複数のラインのそれぞれに同期した第１タイミング信号とを含む入力データを、第１クロック信号に同期して受信し、水平同期信号、一ライン分の前記画素データの出力期間を示すデータ有効信号、および前記画素データを含む出力データを、前記第１クロック信号とは異なる第２クロック信号に同期して出力する表示制御方法であって、前記第１クロック信号に基づいて前記画素データをバッファメモリに書き込み、前記第２クロック信号に基づいて前記画素データをバッファメモリから読み出し、垂直ブランキング期間においては、ラインの開始から水平同期信号の開始までのフロント期間の期間長さ、および、前記水平同期信号の終了からラインの終了までのバック期間の期間長さの一方を固定とし、前記第１クロック信号と前記第２クロック信号との周期差に起因したラインの期間長さの変動分を、ラインごとに、前記フロント期間および前記バック期間の他方で吸収するように、前記第１タイミング信号に基づいて、前記データ有効信号、および、前記水平同期信号を出力する。
【発明の効果】
【００１９】
表示制御装置の第１の態様および表示制御方法の第１の態様によれば、フレームにおける各ラインの期間長さ（ピクセルクロック数）の変動量の最大値を低減できる。
【００２０】
表示制御装置の第２の態様によれば、水平フロントポーチまたは水平バックポーチを簡易に一定に制御できる。
【００２１】
表示制御装置の第３の態様によれば、水平バックポーチの期間長さを安定して確保できる。よって、水平バックポーチ中に他の処理を行う場合に、その処理を安定して行うことができる。
【００２２】
表示制御装置の第４の態様によれば、水平フロントポーチの期間長さを安定して確保できる。表示制御装置の出力先の表示装置には、水平フロントポーチにおいてリセットする回路が設けられる場合がある。水平フロントポーチの期間長さを安定して確保すれば、このリセットを安定して行うことができる。
【００２３】
表示制御装置の第５の態様によれば、ラインに同期した第１タイミング信号として適切な信号を採用することができる。
【００２４】
表示制御装置の第６の態様によれば、ラインバッファへの書き込みが終了した後にデータ有効信号が出力されるので、適切にラインバッファからの画像データを出力できる。
【００２５】
表示制御装置の第７および第９の態様ならびに表示制御方法の第２の態様によれば、垂直ブランキング期間においても、各ラインの期間長さの変動量の最大値を低減できる。
【００２６】
表示制御装置の第８の態様によれば、第７の態様にかかる表示制御装置の実現に資する。
【図面の簡単な説明】
【００２７】
【図１】表示制御装置の構成の一例を示す機能ブロック図である。
【図２】有効データ領域とタイミング信号との関係の一例を表す概念図である。
【図３】水平同期信号とデータ有効信号と有効データ領域とタイミング信号との関係の一例を表す概念図である。
【図４】第２クロック信号およびタイミング信号の一例を概略的に示すタイミングチャートである。
【図５】第２クロック信号およびタイミング信号の一例を概略的に示すタイミングチャートである。
【図６】制御回路の内部構成の一例を概略的に示す図である。
【図７】垂直アクティブ期間におけるタイミングチャートの一例を示す図である。
【図８】垂直ブランキング期間におけるタイミングチャートの一例を示す図である。
【図９】水平同期信号とデータ有効信号と有効データ領域とタイミング信号との関係の一例を表す概念図である。
【図１０】垂直アクティブ期間におけるタイミングチャートの一例を示す図である。
【図１１】垂直ブランキング期間におけるタイミングチャートの一例を示す図である。
【図１２】表示制御装置の構成の一例を示す機能ブロック図である。
【図１３】垂直アクティブ期間におけるタイミングチャートの一例を示す図である。
【図１４】垂直ブランキング期間におけるタイミングチャートの一例を示す図である。
【図１５】垂直アクティブ期間におけるタイミングチャートの一例を示す図である。
【図１６】垂直ブランキング期間におけるタイミングチャートの一例を示す図である。
【発明を実施するための形態】
【００２８】
実施の形態．
図１は、表示制御装置１の構成の一例を概略的に示す機能ブロック図である。表示制御装置１には、画像供給源（不図示）から第１クロック信号ＣＬ１およびデータＤ１１，Ｄ１２が入力される。表示制御装置１はデータＤ１１，Ｄ１２を第１クロック信号ＣＬ１に基づいて受信する。画像供給源は例えばパーソナルコンピュータまたは各種映像機器である。データＤ１１には、画像データＰＤ１が含まれており、この画像データＰＤ１は、各フレームを構成する複数の画素データを含んでいる。各フレームにおける複数の画素データはマトリックス状に割り当てられる。つまり、各フレームは複数のラインによって構成され、各ラインは複数の画素データによって構成される。
【００２９】
データＤ１１には、画像データＰＤ１の他、各ラインに同期したタイミング信号も含まれる。タイミング信号としては、例えば、各ラインの開始タイミングを示す信号ＫＢＳ、および、水平ブランキング期間の終了タイミングを示す信号ＫＢＥなどの信号が例示される。
【００３０】
図２は、有効画像データ領域とタイミング信号との関係の一例を示す概念図である。図２では、有効画像データ領域ＡＲ１を含む領域ＦＲ１が示されている。有効画像データ領域ＡＲ１は略矩形状の形状を有している。この有効画像データ領域ＡＲ１は、マトリックス状に配置された複数の画素データによって構成される。領域ＦＲ１も矩形状の形状を有しており、有効画像データ領域ＡＲ１は領域ＦＲ１のうち右下の角部に配置されている。なお領域ＦＲ１を構成するラインの数は任意に設定され、実際には、図２よりも多く設定される。
【００３１】
領域ＦＲ１のうち、有効画像データ領域ＡＲ１の最も上のラインよりも上方の領域は、垂直ブランキング期間ＶＢ１を示している。この垂直ブランキング期間ＶＢ１において画像データＰＤ１は出力されない。また、領域ＦＲ１のうち垂直ブランキング期間ＶＢ１に対応する領域および有効画像データ領域ＡＲ１の両方を除いた領域が、水平ブランキング期間ＨＢ１を示している。以下では、垂直ブランキング期間ＶＢ１と、画像データＰＤ１を出力する期間（有効画像データ領域ＡＲ１に相当する期間）とを含めて垂直アクティブ期間ＶＡ１とも呼ぶ。
【００３２】
図２には、領域ＦＲ１の各ラインの左端（先頭）において、そのラインの開始タイミングを示す信号ＫＢＳが示されている。この信号ＫＢＳは垂直アクティブ期間ＶＡ１において水平ブランキング期間の開始タイミングを示している。また図２には、水平ブランキング期間ＨＢ１の右端（末尾）において、水平ブランキング期間ＨＢ１の終了タイミングを示す信号ＫＢＥも示されている。
【００３３】
図２には、第１クロック信号ＣＬ１に同期した信号ＫＢＳ，ＫＢＥおよび画像データＰＤ１に基づいた領域ＦＲ１の一例が示されている。図２の例では、領域ＦＲ１の各ラインの期間長さ（第１クロック信号ＣＬ１の一周期を単位とした期間長さ）は相互に等しい。つまり、信号ＫＢＳは例えば第１クロック信号ＣＬ１の一定周期ごとに出力される。
【００３４】
図１を再び参照して、データＤ１２には、画像についての各種設定値が含まれている。例えば、領域ＦＲ１の１ラインの期間長さ（第１クロック信号ＣＬ１の一周期を単位とした期間長さ）、領域ＦＲ１を構成するライン数、有効画像データ領域ＡＲ１のラインを構成する画素データの数、および、有効画像データ領域ＡＲ１を構成するライン数などの領域ＦＲ１についての設定値が、データＤ１２に含まれている。
【００３５】
表示制御装置１は第１クロック信号ＣＬ１およびデータＤ１１，Ｄ１２に基づいて、第１クロック信号ＣＬ１とは異なる第２クロック信号ＣＬ２に同期する表示用の各種信号（データＤ２１，Ｄ２２）を生成し、その各種信号を表示装置（不図示）へと出力する。表示装置は例えば液晶表示装置または有機ＥＬ（Electro Luminescence）表示装置などの各種の表示装置である。表示用の各種信号は、例えば水平同期信号ＨＳＹＮＣ１、垂直同期信号ＶＳＹＮＣ１、データ有効信号ＤＥ１および画像データＰＤ１などの信号である。第２クロック信号ＣＬ２は画像データＰＤ１を送信するためのピクセルクロックである、といえる。以下、表示制御装置１の内部構成の具体例について述べる。
【００３６】
図１に例示するように、表示制御装置１はクロック信号生成回路２と画像データバッファ３と制御回路４とクロックカウンタ５とを備えている。
【００３７】
クロック信号生成回路２には、第１クロック信号ＣＬ１が入力される。クロック信号生成回路２は第１クロック信号ＣＬ１に基づいて第２クロック信号ＣＬ２を生成する。例えばクロック信号生成回路２は分周／逓倍回路を有しており、第１クロック信号ＣＬ１の周期のＮ／Ｍ（Ｍ，Ｎは整数）倍の周期を有する第２クロック信号ＣＬ２を、第１クロック信号ＣＬ１に基づいて生成する。Ｍ，Ｎの値は画像供給源から送信されてもよい。クロック信号生成回路２は第２クロック信号ＣＬ２を画像データバッファ３、制御回路４およびクロックカウンタ５に出力する。
【００３８】
画像データバッファ３には、第２クロック信号ＣＬ２の他、第１クロック信号ＣＬ１、データＤ１１およびデータ有効信号ＤＥ１（後述）も入力される。画像データバッファ３は、データＤ１１に含まれて第１クロック信号ＣＬ１に同期する画像データＰＤ１を一時的に記憶し、この画像データＰＤ１を第２クロック信号ＣＬ２に同期させて、データＤ２１として出力する。具体的には、画像データバッファ３は、バッファメモリ３１と書き込み制御回路３２と読み出し制御回路３３とを備えている。バッファメモリ３１は、データＤ１１に含まれる画像データＰＤ１を一時的に記憶することにより、入力と出力とのタイミングのずれを吸収するためのメモリである。このメモリは、例えば画像データＰＤ１の一ライン分の情報量よりも少ない記憶容量を有する。
【００３９】
書き込み制御回路３２は、バッファメモリ３１へのデータの書き込みを制御する回路である。書き込み制御回路３２には第１クロック信号ＣＬ１が入力される。書き込み制御回路３２は第１クロック信号ＣＬ１に基づいて動作する。この書き込み制御回路３２の動作によって、画像データＰＤ１は第１クロック信号ＣＬ１に同期してバッファメモリ３１に書き込まれる。
【００４０】
読み出し制御回路３３には、第２クロック信号ＣＬ２が入力される。読み出し制御回路３３は第２クロック信号ＣＬ２に基づいて動作する。また読み出し制御回路３３には、制御回路４からデータ有効信号ＤＥ１が入力される。データ有効信号ＤＥ１は、後に詳述するように、画像データＰＤ１のラインごとの出力期間（つまり一ライン分の画素データの出力期間）を示す信号である。読み出し制御回路３３はこのデータ有効信号ＤＥ１に応答して、読み出し指示信号をバッファメモリ３１に出力する。この読み出し指示信号は、例えば、有効画像データ領域ＡＲ１の一ライン分の画像データＰＤ１を出力するために必要な期間だけ、バッファメモリ３１に出力される。バッファメモリ３１は読み出し指示信号に応じて、自身に記憶された画像データＰＤ１を読み出し制御回路３３に出力し、読み出し制御回路３３がこの画像データＰＤ１を第２クロック信号ＣＬ２に同期させて、データＤ２１として表示装置に出力する。
【００４１】
制御回路（同期信号出力回路に相当）４には、第１クロック信号ＣＬ１の他、第２クロック信号ＣＬ２、データＤ１１，Ｄ１２およびカウント値ＣＴ２（後述）が入力される。制御回路４はこれらに基づいて、第２クロック信号ＣＬ２に同期した水平同期信号ＨＳＹＮＣ１、垂直同期信号ＶＳＹＮＣ１およびデータ有効信号ＤＥ１を生成し、これらをデータＤ２２として出力する。水平同期信号ＨＳＹＮＣ１は領域ＦＲ１のラインごとに出力される信号である。垂直同期信号ＶＳＹＮＣ１はフレームごとに出力される信号であり、垂直ブランキング期間ＶＢ１において出力される。データ有効信号ＤＥ１は垂直アクティブ期間ＶＡ１の各ラインにおいて画像データＰＤ１を出力する期間を示す信号である。
【００４２】
図３は、制御回路４が出力する水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１の一例を概略的に示す図である。図３の例では、領域ＦＲ１の一例も模式的に示されている。図３の例では、図２とは異なり、第１クロック信号ＣＬ１ではなく、第２クロック信号ＣＬ２に同期した信号ＫＢＳ，ＫＢＥおよび画像データに基づいた領域ＦＲ１が示されている。
【００４３】
有効画像データ領域ＡＲ１の各ラインを構成する画素データの数は複数のライン間で一定であるので、有効画像データ領域ＡＲ１の一ラインの画素データを出力するのに要する期間は複数のラインにおいて互いに等しい。つまり有効画像データ領域ＡＲ１の各ラインの期間長さは互いに等しい。
【００４４】
これに対して、領域ＦＲ１の各ラインの期間長さ（第２クロック信号ＣＬ２の一周期を単位としたラインの期間長さ）は、ラインごとにばらついている。各ラインの期間長さのばらつき（変動）は、後述のように、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因して生じる。
【００４５】
なお第２クロック信号ＣＬ２の一周期を単位とした期間の長さは、第２クロック信号ＣＬ２のクロック数で表すことができるので、以下では、その期間長さを第２クロック信号ＣＬ２のクロック数（ピクセルクロック数）でも表現する。
【００４６】
図４および図５は、領域ＦＲ１の各ラインの期間長さ（ピクセルクロック数）のばらつきを説明するための図である。図４および図５は、第２クロック信号ＣＬ２とタイミング信号（ここでは信号ＫＢＳ）の一例を示している。図４および図５の例では、信号ＫＢＳとして、第１クロック信号ＣＬ１に同期した信号ＫＢＳ１を、第２クロック信号ＣＬ２に同期した信号に乗せ換えた場合の信号ＫＢＳ２が示されている。
【００４７】
この信号ＫＢＳ１に対して例えば次の処理を行うことで、信号ＫＢＳ１を第２クロック信号ＣＬ２に乗せ換えて同期させて、信号ＫＢＳ２を生成することができる。即ち、例えば信号ＫＢＳ１の立ち上がりエッジを検出した時点以後に第２クロック信号ＣＬ２の最初の立ち上がりエッジを検出したときに、その検出に応答して信号ＫＢＳ２を立ち上げる。図４および図５の例では、信号ＫＢＳ２の幅は第２クロック信号ＣＬ２の一周期となっているので、信号ＫＢＳ２は第２クロック信号ＣＬ２の一周期の経過後に立ち下がっている。これにより、第１クロック信号ＣＬ１に同期した信号ＫＢＳ１を第２クロック信号ＣＬ２に同期させて、信号ＫＢＳ２を生成することができる。
【００４８】
図４および図５では、第２クロック信号ＣＬ２に対する信号ＫＢＳ１のタイミングが互いに相違している。図４の例では、信号ＫＢＳ１の立ち上がりタイミングの直後に第２クロック信号ＣＬ２が立ち上がっている。よって、信号ＫＢＳ１，ＫＢＳ２の立ち上がりタイミングの差は小さい。これに対して、図５では、信号ＫＢＳ１が立ち上がった以後に、第２クロック信号ＣＬ２は一旦立ち下がって再び立ち上がる。よって、信号ＫＢＳ１，ＫＢＳ２の立ち上がりタイミングの差は大きい。この差は最大で第２クロック信号ＣＬ２の一周期である。つまり、信号ＫＢＳごとに一周期のずれが生じ得るので、図３に例示するように、領域ＦＲ１の各ラインのピクセルクロック数がラインごとにばらついている。
【００４９】
以下、水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１の生成方法の一例について、より詳細に述べる。ここでは、垂直ブランキング期間ＶＢ１と垂直アクティブ期間ＶＡ１とに大別して説明を行う。なお、制御回路４はデータＤ１１，Ｄ１２に含まれる各種信号に基づいて、垂直アクティブ期間ＶＡ１および垂直ブランキング期間ＶＢ１を区別することができる。
【００５０】
＜垂直アクティブ期間ＶＡ１（バックポーチ固定）＞
説明のために、まず水平バックポーチＢＰ１および水平フロントポーチＦＰ１を導入する。水平バックポーチＢＰ１は、図２および図３を参照して、水平同期信号ＨＳＹＮＣ１の出力終了（ここでは立ち下がり）から水平ブランキング期間ＨＢ１の終了までの期間である。水平フロントポーチＦＰ１は、水平ブランキング期間ＨＢ１の開始から水平同期信号ＨＳＹＮＣ１の出力開始（ここでは立ち上がり）までの期間である。
【００５１】
制御回路４は、図３を参照して、水平バックポーチＢＰ１の期間長さ（ピクセルクロック数）を固定（一定）とし、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因したラインの期間長さの変動分を、ラインごとに水平フロントポーチＦＰ１で吸収するように、タイミング信号（例えば信号ＫＢＥ）に基づいて水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１を生成する。以下、より具体的な制御回路４の構成の一例について説明する。
【００５２】
なお制御回路４の機能は例えばソフトウェアで実現されてもよい。図６は、当該機能をソフトウェアで実現するときの構成の一例を概略的に示している。図６に例示するように、制御回路４は例えば演算処理部１０１と記憶媒体１０２とを有している。演算処理部１０１は例えばＣＰＵ(Central Processing Unit)またはＤＳＰ（Digital Signal Processor）などの処理部である。記憶媒体１０２は、演算処理部１０１の作業領域を提供するＲＡＭ(Random Access Memory)１０２ａおよびプログラムおよびデータなどが記憶されるＲＯＭ(Read Only Memory)１０２ｂを有している。演算処理部１０１が記憶媒体１０２に記憶されたプログラムを読み出して実行することで、各種の機能が実現される。なお記憶媒体１０２は、ＲＡＭ１０２ａおよびＲＯＭ１０２ｂ以外の、コンピュータが読み取り可能な非一時的な記録媒体を備えてもよい。記憶媒体１０２は、例えば、小型のハードディスクドライブ及びＳＳＤ（Solid State Drive）などを備えてもよい。
【００５３】
制御回路４の一部または全部は必ずしもソフトウェアで実現される必要はなく、ハードウェア回路で実現されてもよい。つまり、制御回路４の各々は、ハードウェア、ソフトウェア、又はこれらの混在したもの等によって形成される回路群（=circuitry）により実現される。ハードウェア回路を用いるときには、例えば、論理回路等を含む専用の回路等の動作により機能を実現することができる。ハードウェア回路で構成された機能部は高い応答性を実現できる。
【００５４】
図１の例示では、制御回路４はクロックカウンタ４１と変動値算出回路４２と同期信号生成回路４３とを有している。変動値算出回路４２は、垂直ブランキング期間ＶＢ１において水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１を生成するために用いられる回路であるので、変動値算出回路４２については後に述べる。
【００５５】
クロックカウンタ４１は、第２クロック信号ＣＬ２に同期したタイミング信号（例えば信号ＫＢＥ）に応じて初期化される。例えばクロックカウンタ４１は、第２クロック信号ＣＬ２に同期した信号ＫＢＥ（以下、信号ＫＢＥ２とも呼ぶ）に応じて初期化される。また、クロックカウンタ４１は第２クロック信号ＣＬ２の一周期ごとにカウント動作を行って、カウント値ＣＴ１を生成する。
【００５６】
図７は、図２に示す垂直アクティブ期間ＶＡ１におけるタイミングチャートの一例を示す図である。図７を参照して、制御回路４は信号ＫＢＥに応じて初期化信号ＣＬＲ１を生成する。より具体的な一例として、制御回路４は、第１クロック信号ＣＬ１に同期した信号ＫＢＥ（以下、信号ＫＢＥ１とも呼ぶ）の立ち上がり時点以後の最初の第２クロック信号ＣＬ２の立ち上がり時点に応答して、初期化信号ＣＬＲ１を立ち上げ、第２クロック信号ＣＬ２の一周期の経過後に初期化信号ＣＬＲ１を立ち下げる。つまり、初期化信号ＣＬＲ１は信号ＫＢＥ２と同じタイミングで生成される。制御回路４はこの初期化信号ＣＬＲ１をクロックカウンタ４１に出力する。クロックカウンタ４１はこの初期化信号ＣＬＲ１（つまり信号ＫＢＥ２）に応答してカウント値ＣＴ１を「１」に初期化する。図７の例では、初期化信号ＣＬＲ１が生成された周期の次の周期で、カウント値ＣＴ１が「１」に初期化されている。
【００５７】
図７の例では、クロックカウンタ４１は第２クロック信号ＣＬ２の一周期が経過するたびに、カウント値ＣＴ１をインクリメントしている。より具体的には、クロックカウンタ４１は第２クロック信号ＣＬ２の立ち上がりごとにカウント値ＣＴ１をインクリメントしている。よって、クロックカウンタ４１のカウント値ＣＴ１は初期化信号ＣＬＲ１が生成された時点からの経過時間（第２クロック信号ＣＬ２の一周期を単位とした経過時間）を示すことになる。クロックカウンタ４１はこのカウント値ＣＴ１を同期信号生成回路４３に出力する。
【００５８】
同期信号生成回路４３はクロックカウンタ４１からのカウント値ＣＴ１に基づいて水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１をこの順に出力する。例えば同期信号生成回路４３はカウント値ＣＴ１が予め設定された基準値ＨＳ１（例えば「１」）と一致するときに、信号ＨＳＴ１を生成し、この信号ＨＳＴ１に応答して水平同期信号ＨＳＹＮＣ１の出力を開始する。なおカウント値ＣＴ１が基準値と一致するか否かの判断は公知の比較器を用いて行うことができる。図７の例では、信号ＨＳＴ１の立ち上がり時点よりも第２クロック信号ＣＬ２の３周期後に、水平同期信号ＨＳＹＮＣ１が立ち上がっている。これは、同期信号生成回路４３内の構成に起因した遅延であり、例えばハードウェア上の遅延である。なお、この遅延は、ハードウェア上で同じ値となる。
【００５９】
同期信号生成回路４３はカウント値ＣＴ１が基準値ＨＳ１よりも大きな基準値ＨＥ１（例えば「６１」）と一致するときに、信号ＨＥＮ１を生成し、この信号ＨＥＮ１に応答して水平同期信号ＨＳＹＮＣ１の出力を終了する。図７の例では、信号ＨＥＮ１の立ち上がり時点よりも第２クロック信号ＣＬ２の３周期後に、水平同期信号ＨＳＹＮＣ１が立ち下がっている。これも、同期信号生成回路４内の構成に起因した遅延であり、例えばハードウェア上の遅延である。
【００６０】
基準値ＨＳ１，ＨＥ１の差は水平同期信号ＨＳＹＮＣ１のピクセルクロック数を示す。この水平同期信号ＨＳＹＮＣ１のピクセルクロック数の情報はデータＤ１２に含まれていてもよい。同期信号生成回路４３はこの水平同期信号ＨＳＹＮＣ１のピクセルクロック数を基準値ＨＳ１に加算することで、基準値ＨＥ１を算出することができる。
【００６１】
また同期信号生成回路４３はカウント値ＣＴ１が基準値ＨＥ１よりも大きな基準値ＤＳ１（例えば「９３」）と一致するときに、信号ＤＳＴ１を生成し、この信号ＤＳＴ１に応答してデータ有効信号ＤＥ１の出力を開始する。図７の例では、信号ＤＳＴ１の立ち上がり時点よりも第２クロック信号ＣＬ２の３周期後に、データ有効信号ＤＥ１が立ち上がっている。これも、同期信号生成回路４３内の構成に起因した遅延であり、例えばハードウェア上の遅延である。
【００６２】
基準値ＨＥ１，ＤＳ１の差は水平バックポーチＢＰ１のピクセルクロック数を示す。この水平バックポーチＢＰ１のピクセルクロック数は固定である。水平バックポーチＢＰ１のピクセルクロック数は予め設定されていてもよく、あるいは、データＤ１２に含まれていてもよい。同期信号生成回路４３は水平バックポーチＢＰ１のピクセルクロック数を基準値ＨＥ１に加算することで、基準値ＤＳ１を算出することができる。
【００６３】
また同期信号生成回路４３はカウント値ＣＴ１が基準値ＤＳ１よりも大きな基準値Ｄｅ１（例えば「４９３」）と一致するときに、信号ＤＥＮ１を生成し、この信号ＤＥＮ１に応答してデータ有効信号ＤＥ１の出力を終了する。図７の例では、信号ＤＥＮ１の立ち上がり時点よりも第２クロック信号ＣＬ２の３周期後に、データ有効信号ＤＥ１が立ち下がっている。これも、同期信号生成回路４３内の構成に起因した遅延であり、例えばハードウェア上の遅延である。
【００６４】
基準値ＤＳ１，Ｄｅ１の差は有効画像データ領域ＡＲ１の一ラインのピクセルクロック数を示す。このピクセルクロック数は予め設定されていてもよく、あるいは、データＤ１２に含まれていてもよい。同期信号生成回路４３は有効画像データ領域ＡＲ１の一ラインのピクセルクロック数を基準値ＤＳ１に加算することで、基準値Ｄｅ１を算出することができる。
【００６５】
以上のように、同期信号生成回路４３はタイミング信号（ここでは信号ＫＢＥ）を基準時点とし、その基準時点に基づいて所定幅で水平同期信号ＨＳＹＮＣ１を出力し、その主力から所定期間後に、データ有効信号ＤＥ１を出力する。つまり、水平同期信号ＨＳＹＮＣ１の出力の終了タイミング、データ有効信号ＤＥ１の出力の開始タイミングおよび終了タイミングは当該基準時点からそれぞれ決められた期間の経過後のタイミングとなる。よって、水平同期信号ＨＳＹＮＣ１、水平バックポーチＢＰ１およびデータ有効信号ＤＥ１のピクセルクロック数の各々を複数のライン間で固定（一定）にできる。
【００６６】
一方で、信号ＫＢＥ２のタイミングは第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因してラインごとに変動するので、初期化直前のカウント値ＣＴ１はラインごとに変動する。図７では、カウント値ＣＴ１は２回初期化されており、その初期化直前のカウント値ＣＴ１はそれぞれ「５３５」および「５３６」となっている。つまり、水平同期信号ＨＳＹＮＣ１の出力の開始タイミングはラインごとに変動する。よって、データ有効信号ＤＥ１の出力終了から水平同期信号ＨＳＹＮＣ１の出力開始までの水平フロントポーチＦＰ１のピクセルクロック数はラインごとに変動する。この水平フロントポーチＦＰ１のピクセルクロック数は基準値Ｄｅ１と初期化直前のカウント値ＣＴ１との差に相当しており、初期化直前のカウント値ＣＴ１が変動することによって、水平フロントポーチＦＰ１のピクセルクロック数が変動することが分かる。
【００６７】
換言すれば、ラインのピクセルクロック数の変動分を、ラインごとに水平フロントポーチＦＰ１で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインのピクセルクロック数の変動分を積算して、その変動分を次のフレームの最初のラインで吸収する場合に比べて、領域ＦＲ１の一ラインのピクセルクロック数の変動量（最大値）を低減することができる。
【００６８】
しかも上述の例では、水平バックポーチＢＰ１のピクセルクロック数を複数のライン間で固定（一定）としている。これによれば、水平バックポーチＢＰ１の期間長さを安定して確保できる。したがって、水平バックポーチＢＰ１において画像データＰＤ１以外のデータを出力する場合に、当該データの出力を安定に行うことができる。例えばカラーバースト信号などを水平バックポーチＢＰ１で安定して出力できる。
【００６９】
＜垂直ブランキング期間ＶＢ１（バック期間固定）＞
図３を参照して、垂直ブランキング期間ＶＢ１においては、画像データＰＤ１は出力されない。よってデータ有効信号ＤＥ１は出力されず、垂直ブランキング期間ＶＢ１において、水平バックポーチＢＰ１は存在しない。そこで垂直ブランキング期間ＶＢ１においては、水平バックポーチＢＰ１の代わりに、水平同期信号ＨＳＹＮＣ１の出力終了からそのラインの終了までの期間（以下、バック期間ＢＴ１と呼ぶ）を導入する。また、水平フロントポーチとの称呼は垂直ブランキング期間ＶＢ１においては用いられないことが多いので、ここでは、垂直ブランキング期間ＶＢ１における各ラインの開始から水平同期信号ＨＳＹＮＣ１の出力開始までの期間をフロント期間ＦＴ１と呼ぶ。
【００７０】
制御回路４は、垂直ブランキング期間ＶＢ１において、バック期間ＢＴ１の期間長さ（ピクセルクロック数）を固定（一定）とし（図３参照）、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因したラインの期間長さ（ピクセルクロック数）の変動分を、ラインごとにフロント期間ＦＴ１で吸収するように、水平同期信号ＨＳＹＮＣ１を出力する。
【００７１】
図８は、垂直ブランキング期間ＶＢ１におけるタイミングチャートの一例を示す図である。同期信号生成回路４３は垂直ブランキング期間ＶＢ１においても、垂直アクティブ期間ＶＡ１と同様にカウント値ＣＴ１に基づいて水平同期信号ＨＳＹＮＣ１を出力する。つまり、同期信号生成回路４３はカウント値ＣＴ１が基準値ＨＳ１（例えば「１」）と一致したことに応答して水平同期信号ＨＳＹＮＣ１の出力を開始し、カウント値ＣＴ１が基準値ＨＥ１（例えば「６１」）と一致したことに応答して水平同期信号ＨＳＹＮＣ１の出力を終了する。
【００７２】
ただし、垂直ブランキング期間ＶＢ１においては信号ＫＢＥが出力されない（図３参照）ので、クロックカウンタ４１の初期化の条件は垂直アクティブ期間ＶＡ１における条件と相違する。垂直ブランキング期間ＶＢ１においては、クロックカウンタ４１はカウント値ＣＴ１それ自体に基づいて初期化される。具体的には、同期信号生成回路４３はカウント値ＣＴ１が初期化基準値Ｒ０（以下、単に基準値Ｒ０と呼ぶ）と一致するときに、初期化信号ＣＬＲ１をクロックカウンタ４１に出力する。図８の例では、カウント値ＣＴ１は２回初期化されており、それぞれ、カウント値ＣＴ１が異なる値（図７では「５３６」と「５３７」）と一致するときに、初期化信号ＣＬＲ１が生成されている。つまり、基準値Ｒ０はラインごとに更新され得る。
【００７３】
この基準値Ｒ０を説明するにあたって、まず、垂直アクティブ期間ＶＡ１におけるカウント値ＣＴ１の初期化のタイミングについて述べる。図７の例では、２つ目の初期化信号ＣＬＲ１の出力時におけるカウント値ＣＴ１は「５３６」であり、次の周期でカウント値ＣＴ１が「１」に初期化されている。つまり、初期化直前のカウント値ＣＴ１は「５３６」である。この初期化直前のカウント値ＣＴ１（「５３６」）は、２つの信号ＫＢＥ２間の期間の長さ（ピクセルクロック数）を示す。言い換えれば、このカウント値ＣＴ１（「５３６」）は、図２に示すように、あるラインの水平ブランキング期間ＨＢ１の終了から、次のラインの水平ブランキング期間ＨＢ１の終了までのピクセルクロック数を示している。
【００７４】
以下では、このときのカウント値ＣＴ１をインターバルＩＮ１と呼ぶ。クロックカウンタ４１はこのインターバルＩＮ１を変動値算出回路４２に出力する。垂直ブランキング期間ＶＢ１においては、信号ＫＢＥが出力されないので、インターバルＩＮ１は更新されず、インターバルＩＮ１は垂直アクティブ期間ＶＡ１の最後のラインについての値をとる。
【００７５】
さて、もし領域ＦＲ１の各ラインのピクセルクロック数が互いに等しければ、基準値Ｒ０として常にこのインターバルＩＮ１を採用すればよい。つまり、カウント値ＣＴ１がこのインターバルＩＮ１（ここでは「５３６」）と一致するときに初期化信号ＣＬＲ１を出力すれば、前回の水平同期信号ＨＳＹＮＣ１の出力開始から領域ＦＲ１の一ライン分の期間長さの経過後に、水平同期信号ＨＳＹＮＣ１を出力できるので、前回のラインと同じタイミングで水平同期信号ＨＳＹＮＣ１の出力を開始できる。そして、前回のラインでは、水平バックポーチＢＰ１が一定となるように、つまり、水平バックポーチＢＰ１とデータ有効信号ＤＥ１の出力期間の全体（＝バック期間ＢＴ１）が一定となるように水平同期信号ＨＳＹＮＣ１が出力されるので、今回のラインでも、バック期間ＢＴ１が一定となるように水平同期信号ＨＳＹＮＣ１を出力できる。
【００７６】
しかしながら、領域ＦＲ１のラインのピクセルクロック数は第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因してラインごとに変動するので、基準値Ｒ０をその変動に応じて調整する必要がある。例えば領域ＦＲ１のラインのピクセルクロック数が第２クロック信号ＣＬ２の一周期分だけ長くなる場合、水平同期信号ＨＳＹＮＣ１の出力の開始タイミングを当該一周期分だけ遅らせればよい。そこで、基準値Ｒ０を「１」だけ増大させる。これにより、カウント値ＣＴ１の初期化タイミングを第２クロック信号ＣＬ２の一周期分だけ遅らせることができ、ひいては、水平同期信号ＨＳＹＮＣ１の出力の開始タイミングを当該一周期分だけ遅らせることができる。これにより、バック期間ＢＴ１が一定となるように水平同期信号ＨＳＹＮＣ１を出力できる。
【００７７】
このようにラインのピクセルクロック数の変動に応じて基準値Ｒ０を調整すべく、表示制御装置１の制御回路４には、変動値算出回路４２およびクロックカウンタ５が設けられている。
【００７８】
クロックカウンタ５は２つの信号ＫＢＳ２間の期間長さ（つまり、領域ＦＲ１の各ラインのピクセルクロック数）を測定するためのカウンタであり、第１クロック信号ＣＬ１、第２クロック信号ＣＬ２およびデータＤ１１が入力される。クロックカウンタ５は、データＤ１１に含まれた信号ＫＢＳのタイミングに応じてカウント値ＣＴ２を初期化する。より具体的な一例として、図８に示すように、第１クロック信号ＣＬ１に同期した信号ＫＢＳ１の立ち上がり時点以後の最初の第２クロック信号ＣＬ２の立ち上がりに応じて、初期化信号ＣＬＲ２が生成され、この初期化信号ＣＬＲ２に応じてカウント値ＣＴ２が初期化される。初期化信号ＣＬＲ２は、信号ＫＢＳ１を第２クロック信号ＣＬ２に同期させた信号ＫＢＳ２と同等である。つまり、クロックカウンタ５は、各ラインの開始を示す信号ＫＢＳ２に応じて初期化される。
【００７９】
またクロックカウンタ５は第２クロック信号ＣＬ２の一周期ごとにカウント動作を行う。具体的には、クロックカウンタ５は第２クロック信号ＣＬ２の立ち上がりのたびに、カウント値ＣＴ２をインクリメントする。カウント値ＣＴ２は上述のように初期化信号ＣＬＲ２（信号ＫＢＳ２に相当）に応じて初期化されるので、その初期化直前のカウント値ＣＴ２（例えば「５３７」）は領域ＦＲ１の各ラインのピクセルクロック数を示す。以下では、このときのカウント値ＣＴ２をインターバルＩＮ２と呼ぶ。クロックカウンタ５はこのインターバルＩＮ２を変動値算出回路４２へ出力する。
【００８０】
変動値算出回路４２はインターバルＩＮ２からインターバルＩＮ１を減算して差ΔＩＮを算出し、その差ΔＩＮを同期信号生成回路４３に出力する。図８の例では、この差ΔＩＮは、信号Ｂ１および差ΔＩＮの絶対値ＤＩＦ１によって示される。信号Ｂ１はインターバルＩＮ１，ＩＮ２のどちらが大きいかを示しており、ここでは、インターバルＩＮ２がインターバルＩＮ１よりも大きいときに、信号Ｂ１がＨとなるものとする。変動値算出回路４２は差ΔＩＮとして信号Ｂ１および絶対値ＤＩＦ１を同期信号生成回路４３に出力する。
【００８１】
図８の例では、インターバルＩＮ２は初期的には「５３６」であるものの、その後の信号ＫＢＳ１に応答して「５３７」に更新される。つまり、図８の例では、ラインの期間長さ（ピクセルクロック数）が第２クロック信号ＣＬ２の一周期分（一ピクセルクロック）だけ長くなった場合のタイミングチャートが示されている。この更新によってインターバルＩＮ２がインターバルＩＮ１よりも大きくなるので、図８の例では、信号Ｂ１はＬからＨに切り替わり、また絶対値ＤＩＦ１が「０」から「１」に更新されている。
【００８２】
同期信号生成回路４３はインターバルＩＮ１に差ΔＩＮを加算して基準値Ｒ０を算出する。つまり、基準値Ｒ０としてインターバルＩＮ２が採用される。そして、同期信号生成回路４３はカウント値ＣＴ１が基準値Ｒ０と一致したときに初期化信号ＣＬＲ１をクロックカウンタ４１に出力する。図８の例では、基準値Ｒ０は初期的には「５３６」であり、インターバルＩＮ２が「５３７」に更新されることにより、基準値Ｒ０も「５３７」に更新される。そして、カウント値ＣＴ１がこの基準値Ｒ０と一致するときに初期化信号ＣＬＲ１が生成される。これにより、カウント値ＣＴ１の初期化タイミングを第２クロック信号ＣＬ２の一周期だけ遅らせることができる。よって、カウント値ＣＴ１に基づいて生成される水平同期信号ＨＳＹＮＣ１のタイミングを第２クロック信号ＣＬ２の一周期だけ遅らせることができる。
【００８３】
以上のように、インターバルＩＮ２（つまり領域ＦＲ１のラインのピクセルクロック数）が変動すれば、カウント値ＣＴ１の初期化タイミングがその変動分だけ調整される。これにより、水平同期信号ＨＳＹＮＣ１の出力タイミングがその変動分だけ調整され、ひいては、バック期間ＢＴ１のピクセルクロック数を固定（一定）にできる。逆に言えば、フロント期間ＦＴ１のピクセルクロック数は固定されておらず、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因して、ラインごとに変動する。つまり、垂直ブランキング期間ＶＢ１においては、領域ＦＲ１のラインのピクセルクロック数の変動分を、ラインごとにフロント期間ＦＴ１で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインのピクセルクロック数の変動分を積算して、その変動分を次のフレームの例えば最初のラインで吸収する場合に比べて、領域ＦＲ１の各ラインのピクセルクロック数の変動量（最大値）を低減することができる。
【００８４】
しかも上述の例では、バック期間ＢＴ１のピクセルクロック数を複数のライン間で一定にできる。これによれば、バック期間ＢＴ１の期間長さを安定して確保できる。したがって、バック期間ＢＴ１において所定の処理を行う場合に、その処理を実行するための期間を安定して確保することができる。例えば表示装置が有機ＥＬ表示装置である場合、有機ＥＬ素子は電流駆動であるので、この電流値を生成するために事前処理が必要となる場合がある。この事前処理は例えばバック期間ＢＴ１において行われる。有機ＥＬの駆動方法には、パッシブマトリックス駆動方式とアクティブマトリックス駆動方式との２種類の方式がある。
【００８５】
また上述の例では、変動値算出回路４２は差ΔＩＮを算出している。つまり、領域ＦＲ１の各ラインのピクセルクロック数の変動量（差ΔＩＮ）を算出している。これは、故障原因の追究またはデバッグ等に役立つ。ただし、必ずしも差ΔＩＮを算出する必要は無く、基準値Ｒ０としてインターバルＩＮ２を採用してもよい。
【００８６】
上述の例では、垂直アクティブ期間ＶＡ１において、水平バックポーチＢＰ１のピクセルクロック数を固定（一定）とし、垂直ブランキング期間ＶＢ１において、バック期間ＢＴ１のピクセルクロック数を固定（一定）とした。しかしながら、必ずしもこれに限らない。垂直アクティブ期間ＶＡ１において、水平バックポーチＢＰ１の代わりに水平フロントポーチＦＰ１のピクセルクロック数を固定（一定）とし、垂直ブランキング期間ＶＢ１において、バック期間ＢＴ１の代わりにフロント期間ＦＴ１のピクセルクロック数を固定（一定）としてもよい。以下、具体的に説明する。
【００８７】
＜垂直アクティブ期間（フロントポーチ固定）＞
制御回路４は垂直アクティブ期間ＶＡ１において、水平フロントポーチＦＰ１の期間長さ（ピクセルクロック数）を固定（一定）とし、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因したラインの期間長さ（ピクセルクロック数）の変動分を、ラインごとに水平バックポーチＢＰ１で吸収するように、タイミング信号（例えば信号ＫＢＥ）に基づいて水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１を生成してもよい。
【００８８】
図９は、制御回路４が出力する水平同期信号ＨＳＹＮＣ１の一例を概略的に示す図であり、図９では、領域ＦＲ１の一例も模式的に示されている。図９の例では、各ラインの開始から水平同期信号ＨＳＹＮＣ１の出力開始までの水平フロントポーチＦＰ１のピクセルクロック数は複数のラインにおいて一定となっている。データ有効信号ＤＥ１の出力タイミングはラインごとに変動しているので、図９では示されていない。
【００８９】
図１０は、垂直アクティブ期間ＶＡ１におけるタイミングチャートの一例を示す図である。制御回路４は図７と同様に、信号ＫＢＥに応答して初期化信号ＣＬＲ１を生成し、この初期化信号ＣＬＲ１をクロックカウンタ４１に出力して、クロックカウンタ４１を初期化する。図１０の例でも、初期化信号ＣＬＲ１が生成される周期の次の周期においてカウント値ＣＴ１が「１」に初期化されている。
【００９０】
同期信号生成回路４３はこのカウント値ＣＴ１に基づいて、データ有効信号ＤＥ１および水平同期信号ＨＳＹＮＣ１をこの順に出力する。より具体的には、同期信号生成回路４３はカウント値ＣＴ１が予め設定された基準値ＤＳ２（例えば「１」）と一致しているときに、信号ＤＳＴ１を生成し、この信号ＤＳＴ１に応答してデータ有効信号ＤＥ１の出力を開始する。なお制御回路４のハードウェアに起因した遅れが生じているものの、この遅れは上述の説明と同様であるので、以下では、繰り返しの説明を避ける。
【００９１】
また同期信号生成回路４３はカウント値ＣＴ１が基準値ＤＳ２よりも大きな基準値Ｄｅ２（例えば「４０１」）となるときに、信号ＤＥＮ１を生成し、この信号ＤＥＮ１に応答してデータ有効信号ＤＥ１の出力を終了する。基準値ＤＳ２，Ｄｅ２の差は、有効画像データ領域ＡＲ１の一ラインのピクセルクロック数を示している。同期信号生成回路４３は有効画像データ領域ＡＲ１の一ラインのピクセルクロック数を基準値ＤＳ２に加算することで、基準値Ｄｅ１を算出することができる。
【００９２】
また同期信号生成回路４３はカウント値ＣＴ１が基準値Ｄｅ２よりも大きな基準値ＨＳ２（例えば「４７７」）となるときに、信号ＨＳＴ１を生成し、この信号ＨＳＴ１に応答して水平同期信号ＨＳＹＮＣ１の出力を開始する。基準値Ｄｅ２，ＨＳ２の差は、水平フロントポーチＦＰ１のピクセルクロック数を示す。ここでは水平フロントポーチＦＰ１のピクセルクロック数は固定である。水平フロントポーチＦＰ１のピクセルクロック数は予め設定されていてもよく、データＤ１２に含まれていてもよい。同期信号生成回路４３は水平フロントポーチＦＰ１のピクセルクロック数を基準値Ｄｅ２に加算することで、基準値ＨＳ２を算出することができる。
【００９３】
また同期信号生成回路４３はカウント値ＣＴ１が基準値ＨＳ２よりも大きな基準値ＨＥ２（例えば「５２５」）と一致するときに、信号ＨＥＮ１を生成し、この信号ＨＥＮ１に応答して水平同期信号ＨＳＹＮＣ１の出力を終了する。基準値ＨＳ２，ＨＥ２の差は、水平同期信号ＨＳＹＮＣ１のピクセルクロック数を示している。同期信号生成回路４３は水平同期信号ＨＳＹＮＣ１のピクセルクロック数を基準値ＨＳ２に加算することで、基準値ＨＥ２を算出することができる。
【００９４】
以上のように、同期信号生成回路４３はタイミング信号（ここでは信号ＫＢＥ）を基準時点とし、その基準時点に基づいて所定幅でデータ有効信号ＤＥ１を出力し、その出力から所定期間の経過後に、水平同期信号ＨＳＹＮＣ１を出力する。つまり、データ有効信号ＤＥ１の出力の終了タイミング、水平同期信号ＨＳＹＮＣ１の出力の開始タイミングおよび出力の終了タイミングは、当該基準時点からそれぞれ決められた期間の経過後のタイミングとなる。よって、データ有効信号ＤＥ１、水平フロントポーチＦＰ１および水平同期信号ＨＳＹＮＣ１のピクセルクロック数の各々を複数のライン間で一定にできる。
【００９５】
一方で、初期化信号ＣＬＲ１（第２クロック信号に同期した信号ＫＢＥ２）のタイミングは第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因してラインごとに変動するので、データ有効信号ＤＥ１の出力の開始タイミングは複数のライン間で変動する。よって、水平同期信号ＨＳＹＮＣ１の出力終了からデータ有効信号ＤＥ１の出力開始までの水平バックポーチＢＰ１のピクセルクロック数はラインごとに変動する。言い換えれば、領域ＦＲ１の各ラインのピクセルクロック数の変動分を、ラインごとに水平バックポーチＢＰ１で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインのピクセルクロック数の変動分を積算して、その変動分を次のフレームの例えば最初のラインで吸収する場合に比べて、領域ＦＲ１の各ラインのピクセルクロック数の変動量（最大値）を低減することができる。
【００９６】
しかも上述の例では、水平フロントポーチＦＰ１のピクセルクロック数を複数のライン間で一定としている。これによれば、水平フロントポーチＦＰ１の期間長さを安定して確保できる。例えば、表示装置は、水平同期信号ＨＳＹＮＣ１に同期してリセットする回路を有する場合があり、この回路は、各ラインの最後の画素データが出力される直後にリセットされることが望ましくない場合がある。このような場合、水平フロントポーチＦＰ１の期間長さが安定して確保されることにより、当該回路が各ラインの最後の画素データの出力直後にリセットされることを回避できる。よって、当該回路はより安定して動作を行うことができる。
【００９７】
＜垂直ブランキング期間（フロント期間固定）＞
制御回路４は、垂直ブランキング期間ＶＢ１において、フロント期間ＦＴ１の期間長さ（ピクセルクロック数）を固定（一定）とし（図９も参照）、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因したラインの期間長さ（ピクセルクロック数）の変動分を、ラインごとにバック期間ＢＴ１で吸収するように、水平同期信号ＨＳＹＮＣ１を出力してもよい。
【００９８】
図１１は、垂直ブランキング期間ＶＢ１におけるタイミングチャートの一例を示す図である。同期信号生成回路４３は垂直ブランキング期間ＶＢ１においても、カウント値ＣＴ１に基づいて水平同期信号ＨＳＹＮＣ１を出力する。具体的には、同期信号生成回路４３は垂直アクティブ期間ＶＡ１と同様に、カウント値ＣＴ１が基準値ＨＳ２（例えば「４７７」）と一致することに応答して水平同期信号ＨＳＹＮＣ１の出力を開始し、カウント値ＣＴ１が基準値ＨＥ２（例えば「５２５」）と一致することに応答して水平同期信号ＨＳＹＮＣ１の出力を終了する。
【００９９】
ただし、垂直ブランキング期間ＶＢ１では信号ＫＢＥが出力されないので、クロックカウンタ４１の初期化の条件は垂直アクティブ期間ＶＡ１における条件と相違する。垂直ブランキング期間ＶＢ１においては、クロックカウンタ４１はカウント値ＣＴ１それ自体に基づいて初期化される。例えば同期信号生成回路４３はカウント値ＣＴ１が基準値Ｒ０と一致するときに、初期化信号ＣＬＲ１をクロックカウンタ４１に出力する。図１１の例では、カウント値ＣＴ１は２回初期化されており、それぞれ、カウント値ＣＴ１が異なる値（図１１では「５３６」と「５３７」）と一致するときに、初期化信号ＣＬＲ１が生成されている。つまり基準値Ｒ０はラインごとに更新され得る。
【０１００】
この基準値Ｒ０を説明するにあたって、まず、垂直アクティブ期間ＶＡ１におけるカウント値ＣＴ１の初期化タイミングについて述べる。図１０の例では、２つ目の初期化信号ＣＬＲ１の出力時におけるカウント値ＣＴ１は「５３６」であり、次の周期でカウント値ＣＴ１が「１」に初期化されている。つまり、初期化直前のカウント値ＣＴ１は「５３６」である。初期化直前のカウント値ＣＴ１は、あるラインの水平ブランキング期間ＨＢ１の終了から、次のラインの水平ブランキング期間ＨＢ１の終了までのピクセルクロック数を示しており、以下でも、このカウント値ＣＴ１をインターバルＩＮ１と呼ぶ。クロックカウンタ４１はこのインターバルＩＮ１を変動値算出回路４２に出力する。
【０１０１】
さて、もし仮に領域ＦＲ１の各ラインのピクセルクロック数が互いに等しければ、基準値Ｒ０としてこの「５３６」を採用すればよい。つまり、カウント値ＣＴ１がこのインターバルＩＮ１（ここでは「５３６」）と一致するときに初期化信号ＣＬＲ１を出力すれば、前回の水平同期信号ＨＳＹＮＣ１の出力開始から一ライン分の期間長さの経過後に、水平同期信号ＨＳＹＮＣ１を出力できる。そして、前回のラインでは、水平フロントポーチＦＰ１（＝フロント期間ＦＴ１）が一定となるように水平同期信号ＨＳＹＮＣ１が出力されるので、今回のラインでも、フロント期間ＦＴ１が一定となるように水平同期信号ＨＳＹＮＣ１を出力できる。
【０１０２】
しかしながら、各ラインのピクセルクロック数は第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因して変動するので、基準値Ｒ０をその変動に応じて調整する必要がある。例えばラインのピクセルクロック数が第２クロック信号ＣＬ２の一周期分だけ大きくなれば、水平同期信号ＨＳＹＮＣ１の出力の開始タイミングを当該一周期分だけ遅らせればよい。そこで、基準値Ｒ０を「１」だけ増大させる。これにより、カウント値ＣＴ１の初期化タイミングを第２クロック信号ＣＬ２の一周期分だけ遅らせることができ、ひいては、水平同期信号ＨＳＹＮＣ１の出力の開始タイミングを当該一周期分だけ遅らせることができる。これにより、フロント期間ＦＴ１が一定となるように水平同期信号ＨＳＹＮＣ１を出力できる。
【０１０３】
このラインのピクセルクロック数の変動量は上述と同様に、変動値算出回路４２によって算出されている。具体的には、変動値算出回路４２はインターバルＩＮ１，ＩＮ２の差ΔＩＮを算出し、その差ΔＩＮを同期信号生成回路４３に出力する。
【０１０４】
同期信号生成回路４３はインターバルＩＮ１に差ΔＩＮを加算して基準値Ｒ０（つまり、インターバルＩＮ２）を算出する。図１１の例では、初期化直前のカウント値ＣＴ２（インターバルＩＮ２）は「５３７」であり、インターバルＩＮ１は「５３６」であるので、差ΔＩＮは「１」である。よって、信号Ｂ１はＨとなり、絶対値ＤＩＦ１は「１」となっている。このインターバルＩＮ２の更新に伴って、基準値Ｒ０は「５３６」から「５３７」に更新される。これにより、カウント値ＣＴ１の初期化タイミングを第２クロック信号ＣＬ２の一周期だけ遅らせることができる。よって、カウント値ＣＴ１に基づいて生成される水平同期信号ＨＳＹＮＣ１のタイミングを第２クロック信号ＣＬ２の一周期だけ遅らせることができる。
【０１０５】
以上のように、インターバルＩＮ２（つまり、領域ＦＲ１のラインのピクセルクロック数）が変動すれば、カウント値ＣＴ１の初期化タイミングがその変動分だけ調整されることにより、水平同期信号ＨＳＹＮＣ１の出力タイミングがその変動分だけ調整される。これにより、フロント期間ＦＴ１のピクセルクロック数を固定（一定）にできる。逆に言えば、バック期間ＢＴ１のピクセルクロック数は固定されておらず、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２との周期差に起因して、ラインごとに変動する。換言すれば、垂直ブランキング期間ＶＢ１においては、領域ＦＲ１のラインのピクセルクロック数の変動分を、ラインごとにバック期間ＢＴ１で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインのピクセルクロック数の変動分を積算して、その変動分を次のフレームの例えば最初のラインで吸収する場合に比べて、領域ＦＲ１の各ラインのピクセルクロック数の変動量（最大値）を低減することができる。
【０１０６】
＜タイミング信号＞
上述の例では、水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１の出力タイミングを決める基準となるタイミング信号として、信号ＫＢＥを採用した。しかしながら、必ずしもこれに限らない。例えば当該タイミング信号として信号ＫＢＳを採用してもよい。信号ＫＢＥにしろ、信号ＫＢＳにしろ、各ラインに同期した信号であって、データＤ２１に含まれているので、タイミング信号として採用しやすい。
【０１０７】
＜ラインバッファ＞
図１２は、表示制御装置１Ａの構成の一例を概略的に示す機能ブロック図である。表示制御装置１Ａはクロック信号生成回路２と画像データバッファ３と制御回路４とクロックカウンタ５とラインバッファ制御回路６とを備えている。つまり、表示制御装置１Ａは表示制御装置１と比較してラインバッファ制御回路６を更に備えている。
【０１０８】
クロック信号生成回路２は第１クロック信号ＣＬ１に基づいて第２クロック信号ＣＬ２および第３クロック信号ＣＬ３を生成する。第３クロック信号ＣＬ３の周期は第２クロック信号ＣＬ２の周期と相違しており、例えば第２クロック信号ＣＬ２の周期よりも短い。クロック信号生成回路２は第２クロック信号ＣＬ２を画像データバッファ３、制御回路４、クロックカウンタ５、および、ラインバッファ制御回路６に出力し、第３クロック信号ＣＬ３をラインバッファ制御回路６に出力する。
【０１０９】
ラインバッファ制御回路６には、画像データバッファ３からのデータＤ２１、および、制御回路４からのデータＤ２２も入力される。ラインバッファ制御回路６は、第２クロック信号ＣＬ２に同期したデータＤ２１，Ｄ２２に基づいて、第３クロック信号ＣＬ３に同期した表示用の各種信号（例えば水平同期信号ＨＳＹＮＣ２、垂直同期信号ＶＳＹＮＣ２、データ有効信号ＤＥ２および画像データＰＤ１）を生成し、これらを出力する。
【０１１０】
ラインバッファ制御回路６の役割については特に制限されないものの、例えば入力側において取り扱われる画像データＰＤ１のチャネル数（例えば２チャネル）と、出力側において取り扱われるチャネル数（例えば４チャネル）との変換に用いられる。ここでいうチャネルとは、例えば、ＲＧＢデータを一纏まりとした単位をいう。
【０１１１】
以下では、ラインバッファ制御回路６の内部構成および動作を垂直アクティブ期間ＶＡ１と垂直ブランキング期間ＶＢ１とに大別して説明する。
【０１１２】
＜垂直アクティブ期間（バックポーチ固定）＞
ラインバッファ制御回路６は、水平バックポーチの期間長さ（ピクセルクロック数）を固定（一定）とし、第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因したラインの期間長さ（ピクセルクロック数）の変動分を、ラインごとに水平フロントポーチで吸収するように、水平同期信号ＨＳＹＮＣ２およびデータ有効信号ＤＥ２を生成する。以下、より具体的なラインバッファ制御回路６の構成の一例について説明する。
【０１１３】
ラインバッファ制御回路６はラインバッファ６１と書き込み制御回路６２と読み出し制御回路６３と制御回路６４とを備えている。ラインバッファ６１は、画像データＰＤ１を一時的に記憶するメモリを有している。このメモリは画像データＰＤ１の一ライン以上かつ数ライン以下の画素データを記憶可能な記憶容量を有している。
【０１１４】
書き込み制御回路６２には、データＤ２１，Ｄ２２、第２クロック信号ＣＬ２および第３クロック信号ＣＬ３が入力される。書き込み制御回路６２は第２クロック信号ＣＬ２およびデータＤ２１，Ｄ２２に基づいて、画像データＰＤ１をラインバッファ６１に書き込む。
【０１１５】
書き込み制御回路６２は画像データＰＤ１の一ライン分の書き込みを終了するたびに、その書き込みが終了したことを示す信号ＰＯＳを第３クロック信号ＣＬ３に同期させて、読み出し制御回路６３および制御回路６４に出力する。書き込み制御回路６２は第２クロック信号ＣＬ２に同期した画像データＰＤ１の書き込みの終了タイミングを、第３クロック信号ＣＬ３に同期させて信号ＰＯＳを生成するので、実際の書き込み終了のタイミングと信号ＰＯＳとの間には、最大で第３クロック信号ＣＬ３の一周期のずれが生じる。なお信号ＰＯＳは画像データＰＤ１の一ライン分の書き込み終了のたびに出力されるので、第３クロック信号ＣＬ３に同期した信号ＫＢＳに相当する、といえる。よって、信号ＰＯＳは領域ＦＲ１の各ラインに同期したタイミング信号である、といえる。
【０１１６】
読み出し制御回路６３には、信号ＰＯＳおよび第３クロック信号ＣＬ３が入力される。読み出し制御回路６３は信号ＰＯＳに基づいて画像データＰＤ１の一ライン分の書き込みが終了していることを認識できる。読み出し制御回路６３は、制御回路６４からデータ有効信号ＤＥ２を受け取り、このデータ有効信号ＤＥ２に応答して、ラインバッファ６１から画像データＰＤ１を読み出し、その画像データＰＤ１を第３クロック信号ＣＬ３に同期させてデータＤ３１として出力する。読み出し制御回路６３は一ライン分の読み出しが終了したときに、その旨を書き込み制御回路６２に通知してもよい。
【０１１７】
制御回路（同期信号出力回路に相当）６４は、第３クロック信号ＣＬ３に同期した表示用の各種同期信号（垂直同期信号ＶＳＹＮＣ２、水平同期信号ＨＳＹＮＣ２およびデータ有効信号ＤＥ２など）をデータＤ３２として出力する。なお制御回路６４は制御回路４と同様にソフトウェアで構成されてもよく、あるいは、制御回路６４の一部または全部がハードウェアで構成されてもよい。
【０１１８】
また以下では、第３クロック信号ＣＬ３に同期した各期間を、第３クロック信号ＣＬ３の周期数（以下、ピクセルクロック数とも呼ぶ）で表現することがある。
【０１１９】
例えば制御回路６４はカウンタ制御回路６４１と同期信号生成回路６４２とクロックカウンタ６４３とを備えている。カウンタ制御回路６４１には、書き込み制御回路６２から種々の信号が入力される。例えばカウンタ制御回路６４１には、信号ＰＯＳが入力され、カウンタ制御回路６４１はこの信号ＰＯＳの入力に応答して、初期化信号ＣＬＲ３をクロックカウンタ６４３に出力する。クロックカウンタ６４３は初期化信号ＣＬＲ３に応じて初期化される。またクロックカウンタ６４３は第３クロック信号ＣＬ３の一周期ごとにカウント動作を行う。
【０１２０】
図１３は、垂直アクティブ期間ＶＡ１におけるタイミングチャートの一例を示す図である。図１３を参照して、カウンタ制御回路６４１は例えばこの信号ＰＯＳを初期化信号ＣＬＲ３として出力し、クロックカウンタ６４３はこの初期化信号ＣＬＲ３に応じてカウント値ＣＴ３を「１」に初期化する。
【０１２１】
クロックカウンタ６４３は第３クロック信号ＣＬ３の一周期が経過するたびに、カウント値ＣＴ３をインクリメントする。より具体的には、クロックカウンタ６４３は第３クロック信号ＣＬ３の立ち上がりごとにカウント値ＣＴ３をインクリメントする。よって、第３クロック信号ＣＬ３のカウント値ＣＴ３は、初期化信号ＣＬＲ３（信号ＰＯＳ）が生成された時点からの経過時間を示すことになる。クロックカウンタ６４３はカウント値ＣＴ３を同期信号生成回路６４２に出力する。
【０１２２】
同期信号生成回路６４２はカウント値ＣＴ３に基づいて水平同期信号ＨＳＹＮＣ２およびデータ有効信号ＤＥ２をこの順に生成する。例えば同期信号生成回路６４２はカウント値ＣＴ３の初期化に応答して、水平同期信号ＨＳＹＮＣ２の出力を開始する。図１３の例では、カウント値ＣＴ３が「１」に遷移するタイミングで水平同期信号ＨＳＹＮＣ２が立ち下がっている。図１３の例では、水平同期信号ＨＳＹＮＣ２はアクティブローである。
【０１２３】
また同期信号生成回路６４２はカウント値ＣＴ３が基準値ＨＥ３（例えば「４」）と一致することに応答して、水平同期信号ＨＳＹＮＣ２の出力を終了する。図１３の例では、カウント値ＣＴ３が基準値ＨＥ３と一致した周期の末尾において、水平同期信号ＨＳＹＮＣ２が立ち上がっている。
【０１２４】
図１３の例では、水平同期信号ＨＳＹＮＣ２はカウント値ＣＴ３が初期値（「１」）をとる周期の始期で立ち下がるので、この基準値ＨＥ３は水平同期信号ＨＳＹＮＣ２のピクセルクロック数に相当する。この水平同期信号ＨＳＹＮＣ２のピクセルクロック数は予め設定されていてもよい。あるいは、例えば、データＤ２２に含まれる水平同期信号ＨＳＹＮＣ１の期間長さ（第２クロック信号ＣＬ２の一周期を単位とした期間長さ）、第２クロック信号ＣＬ２の周期および第３クロック信号ＣＬ３の周期に基づいて算出されてもよい。
【０１２５】
また同期信号生成回路６４２はカウント値ＣＴ３が基準値ＨＥ３よりも大きな基準値ＤＳ３（例えば「６」）と一致したことに応答して、データ有効信号ＤＥ２の出力を開始する。図１３の例では、カウント値ＣＴ３が基準値ＤＳ３と一致した周期の末尾において、データ有効信号ＤＥ２が立ち上がっている。
【０１２６】
基準値ＨＥ３，ＤＳ３の差は、水平同期信号ＨＳＹＮＣ２の終了からデータ有効信号ＤＥ２の開始までの水平バックポーチＢＰ２のピクセルクロック数に相当する。この水平バックポーチＢＰ２のピクセルクロック数は固定であり、例えば予め設定されていてもよい。あるいは、例えば、データＤ２２に含まれる水平同期信号ＨＳＹＮＣ１およびデータ有効信号ＤＥ１、並びに、第２クロック信号ＣＬ２の周期および第３クロック信号ＣＬ３の周期に基づいて算出されてもよい。同期信号生成回路６４２は、水平バックポーチＢＰ２のピクセルクロック数を基準値ＨＥ３に加算することで、基準値ＤＳ３を算出することができる。
【０１２７】
また同期信号生成回路６４２はカウント値ＣＴ３が基準値ＤＳ３よりも大きな基準値Ｄｅ３（例えば「５１８」）と一致したことに応答して、データ有効信号ＤＥ２の出力を終了する。図１３の例では、カウント値ＣＴ３が基準値Ｄｅ３と一致した周期の末尾において、データ有効信号ＤＥ２が立ち下がっている。
【０１２８】
基準値ＤＳ３，Ｄｅ３の差は有効画像データ領域ＡＲ１の一ラインのピクセルクロック数を示す。このピクセルクロック数は予め設定されていてもよい。あるいは、例えば、データＤ２２に含まれるデータ有効信号ＤＥ１のピクセルクロック数、第２クロック信号ＣＬ２の周期および第３クロック信号ＣＬ３の周期に基づいて算出されてもよい。同期信号生成回路６４２は、有効画像データ領域ＡＲ１の一ラインのピクセルクロック数を基準値ＤＳ３に加算することで、基準値Ｄｅ３を算出することができる。
【０１２９】
以上のように、同期信号生成回路６４２はタイミング信号（ここでは信号ＰＯＳ）を基準時点とし、その基準時点に基づいて所定幅で水平同期信号ＨＳＹＮＣ２を出力し、その出力から所定期間の経過後に、データ有効信号ＤＥ２を出力する。つまり、水平同期信号ＨＳＹＮＣ２の出力の終了タイミング、データ有効信号ＤＥ２の出力の開始タイミングおよび終了タイミングは当該基準時点からそれぞれ決められた期間の経過後のタイミングとなる。よって、水平同期信号ＨＳＹＮＣ２、水平バックポーチＢＰ２およびデータ有効信号ＤＥ２のピクセルクロック数の各々を複数のライン間で固定（一定）にできる。
【０１３０】
一方で信号ＰＯＳは、第２クロック信号ＣＬ２に同期した画像データＰＤ１の一ライン分を書き込み終えたときに出力される、第３クロック信号ＣＬ３に同期した信号である。よって、その生成タイミングは第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因してラインごとに変動する。したがって、水平同期信号ＨＳＹＮＣ２の出力の開始タイミングは複数のライン間で変動し、データ有効信号ＤＥ２の出力の終了から水平同期信号ＨＳＹＮＣ２の出力の開始までの水平フロントポーチＦＰ２のピクセルクロック数も、ラインごとに変動する。言い換えれば、ラインごとの変動分を水平フロントポーチＦＰ２で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインの期間長さ（ピクセルクロック数）の変動分を積算して、その変動分を次のフレームの例えば最初のラインで吸収する場合に比べて、領域ＦＲ１の一ラインの期間長さ（ピクセルクロック数）の変動量（最大値）を低減することができる。
【０１３１】
なおカウンタ制御回路６４１は、現時点が垂直ブランキング期間ＶＢ１であるのか、垂直アクティブ期間ＶＡ１であるのかを、データＤ２１，Ｄ２２に基づいて判断することができ、その判断結果を信号Ｖａｃｔとして同期信号生成回路６４２に出力することができる。図１３の例では、信号Ｖａｃｔは垂直アクティブ期間ＶＡ１であるときにＨとなる。
【０１３２】
また図１３の例では、信号Ｄｉｓｐも示されている。信号Ｄｉｓｐはクロックカウンタ６４３のカウント動作の開始を指示するための信号であり、カウンタ制御回路６４１によって生成される。図１３の例では、信号Ｄｉｓｐは最初の信号ＰＯＳの入力に応答して立ち上がっている。
【０１３３】
また上述の例では、信号ＰＯＳをタイミング信号に採用している。信号ＰＯＳはラインバッファ６４１への書き込みが終了した後に出力され、その信号ＰＯＳに基づいてデータ有効信号ＤＥ２が出力される。よって、データ有効信号ＤＥ２の出力期間には、その画像データＰＤ１は既にラインバッファ６４１に適切に書き込まれており、適切に画像データＰＤ１を読み出すことができる。
【０１３４】
＜垂直ブランキング期間ＶＢ１（バック期間固定）＞
ラインバッファ制御回路６は、垂直ブランキング期間ＶＢ１においては、バック期間ＢＴ１の期間長さ（ピクセルクロック数）を固定（一定）とし、第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因したラインの期間長さ（ピクセルクロック数）の変動分を、ラインごとにフロント期間ＦＴ１で吸収するように、水平同期信号ＨＳＹＮＣ２を出力する。以下、具体的に説明する。
【０１３５】
図１４は、垂直ブランキング期間ＶＢ１におけるタイミングチャートの一例を示す図である。垂直ブランキング期間ＶＢ１においては、画像データＰＤ１が出力されないので、データ有効信号ＤＥ２、信号Ｖａｃｔおよび信号ＰＯＳは出力されず、常にＬである。
【０１３６】
同期信号生成回路６４２は垂直ブランキング期間ＶＢ１においても、垂直アクティブ期間ＶＡ１と同様にカウント値ＣＴ３に基づいて水平同期信号ＨＳＹＮＣ２を出力する。つまり、垂直ブランキング期間ＶＢ１においても、クロックカウンタ６４３はカウント動作を行っており、信号Ｄｉｓｐは常にＨである。同期信号生成回路６４２は垂直アクティブ期間ＶＡ１と同様に、例えばカウント値ＣＴ３の初期化に応じて水平同期信号ＨＳＹＮＣ２の出力を開始し、カウント値ＣＴ３が基準値ＨＥ３（例えば「４」）と一致することに応答して水平同期信号ＨＳＹＮＣ２の出力を終了する。
【０１３７】
ただし、垂直ブランキング期間ＶＢ１においては信号ＰＯＳが出力されないので、クロックカウンタ６４３の初期化の条件は垂直アクティブ期間ＶＡ１における条件と相違する。垂直ブランキング期間ＶＢ１においては、クロックカウンタ６４３はカウント値ＣＴ３それ自体に基づいて初期化される。具体的には、同期信号生成回路６４２はカウント値ＣＴ３が基準値Ｒ０と一致するときに、初期化信号ＣＬＲ３をクロックカウンタ６４３に出力する。図１４の例では、カウント値ＣＴ３は２回初期化されており、それぞれカウント値ＣＴ３が異なる値（図１４では「６１６」と「６１５」）と一致したことに応答して、カウント値ＣＴ３が初期化されている。つまり、基準値Ｒ０はラインごとに更新され得る。
【０１３８】
さて、図１３の例では、カウント値ＣＴ３は２回初期化されており、最後の初期化直前のカウント値ＣＴ３は「６１６」である。よって、領域ＦＲ１の各ラインのピクセルクロック数が一定であれば、基準値Ｒ０として「６１６」を採用することで、上述と同様に垂直ブランキング期間ＶＢ１においてバック期間ＢＴ１のピクセルクロック数を固定（一定）にできる。しかるに、各ラインのピクセルクロック数は変動するので、基準値Ｒ０を各ラインのピクセルクロック数の変動に応じて調整する。
【０１３９】
クロックカウンタ６５は、領域ＦＲ１の各ラインのピクセルクロック数を測定するためのカウンタである。クロックカウンタ６５は、領域ＦＲ１の各ラインの開始タイミングに応じて初期化される。例えば、第２クロック信号ＣＬ２に同期した各ラインの開始タイミングを示す信号ＫＢＳ２（初期化信号ＣＬＲ２）は、画像データバッファ３からのデータＤ２１（あるいは制御回路４のデータＤ２２）に含まれていてもよい。クロックカウンタ６５は、信号ＫＢＳ２を第３クロック信号ＣＬ３に同期させた信号ＫＢＳ３に応答して初期化される。またクロックカウンタ６５は第３クロック信号ＣＬ３の周期ごとにカウント動作を行う。このクロックカウンタ６５が初期化される直前のカウント値は領域ＦＲ１の各ラインのピクセルクロック数を示しており、クロックカウンタ６５はそのカウント値をインターバルＩＮ３としてカウンタ制御回路６４１に出力する。
【０１４０】
カウンタ制御回路６４１はこのインターバルＩＮ３を基準値Ｒ０とし、カウント値ＣＴ３が基準値Ｒ０と一致することに応答して、クロックカウンタ６４３を初期化する。
【０１４１】
これにより、領域ＦＲ１のラインのピクセルクロック数が変動すれば、クロックカウンタ６４３のカウント値ＣＴ３の初期化タイミングがその変動分だけ調整される。よって、水平同期信号ＨＳＹＮＣ２の出力の開始タイミングがその変動分だけ調整される。したがって、バック期間ＢＴ２のピクセルクロック数を固定（一定）にできる。逆に言えば、フロント期間ＦＴ２のピクセルクロック数は固定されておらず、第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因して、ラインごとに変動する。換言すれば、垂直ブランキング期間ＶＢ１においては、領域ＦＲ１のラインのピクセルクロック数の変動分を、ラインごとにフロント期間ＦＴ２で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインのピクセルクロック数の変動分を積算して、その変動分を次のフレームの例えば最初のラインで吸収する場合に比べて、各ラインのピクセルクロック数の変動量（最大値）を低減することができる。
【０１４２】
なお上述の例では、垂直アクティブ期間ＶＡ１において水平バックポーチＢＰ２のピクセルクロック数を固定（一定）とし、垂直ブランキング期間ＶＢ１においてバック期間ＢＴ１のピクセルクロック数を固定（一定）とした。しかしながら、必ずしもこれに限らない。垂直アクティブ期間ＶＡ１において水平バックポーチＢＰ１の代わりに水平フロントポーチＦＰ２のピクセルクロック数を固定（一定）とし、垂直ブランキング期間ＶＢ１においてバック期間ＢＴ１の代わりにフロント期間ＦＴ１のピクセルクロック数を固定（一定）としてもよい。以下に、具体的に説明する。
【０１４３】
＜垂直アクティブ期間（フロントポーチ固定）＞
ラインバッファ制御回路６は、水平フロントポーチＦＰ２の期間長さ（ピクセルクロック数）を固定（一定）とし、第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因したラインの期間長さ（ピクセルクロック数）の変動分を、ラインごとに水平バックポーチＢＰ１で吸収するように、水平同期信号ＨＳＹＮＣ２およびデータ有効信号ＤＥ２を出力する。
【０１４４】
具体的には、ラインバッファ制御回路６はタイミング信号（ここでは信号ＰＯＳ）を基準時点とし、この基準時点に基づいてデータ有効信号ＤＥ２および水平同期信号ＨＳＹＮＣ２をこの順で出力する。図１５は、垂直アクティブ期間ＶＡ１におけるタイミングチャートの一例を示す図である。ここでは、ラインバッファ制御回路６はカウント値ＣＴ３に基づいて水平同期信号ＨＳＹＮＣ２を生成する一方で、データ有効信号ＤＥ２を信号ＰＯＳおよびカウント値ＣＴ３に基づいて生成する。以下、より具体的に説明する。
【０１４５】
同期信号生成回路６４２は信号ＰＯＳに応答してデータ有効信号ＤＥ２の出力を開始する。図１５の例では、信号ＰＯＳが生成された周期の末尾においてデータ有効信号ＤＥ２が立ち上がっている。同期信号生成回路６４２は所定の期間経過後にデータ有効信号ＤＥ２の出力を終了する。具体的には、同期信号生成回路６４２は信号ＰＯＳが生成された周期からのクロックカウンタ６４３のカウント量が、画像データＰＤ１の一ライン分のピクセルクロック数と一致するときに、データ有効信号ＤＥ２の出力を終了する。
【０１４６】
また同期信号生成回路６４２はデータ有効信号ＤＥ２の出力期間の最後の周期において初期化信号ＣＬＲ３を生成し、これをクロックカウンタ６４３に出力する。クロックカウンタ６４３は初期化信号ＣＬＲ３に応答して初期化される。図１５の例では、初期化信号ＣＬＲ３が生成される周期の次の周期において、カウント値ＣＴ３が「１」に初期化される。なお図１５の例では、最初の初期化信号ＣＬＲ３の立ち下りに応答して信号Ｄｉｓｐが立ち上がっており、この信号Ｄｉｓｐの立ち上がりに応答してクロックカウンタ６４３がカウント動作を開始し、以後は、初期化信号ＣＬＲ３に応答して初期化される。
【０１４７】
同期信号生成回路６４２はこのカウント値ＣＴ３が予め設定された基準値ＨＳ４（例えば「３」）と一致したことに応答して、水平同期信号ＨＳＹＮＣ２の出力を開始し、カウント値ＣＴ３が基準値ＨＳ４よりも大きい基準値ＨＥ４（例えば「５」）と一致したことに応答して、水平同期信号ＨＳＹＮＣ２の出力を終了する。基準値ＨＳ４，ＨＥ４の差は水平同期信号ＨＳＹＮＣ２のピクセルクロック数を示す。水平同期信号ＨＳＹＮＣ２のピクセルクロック数は予め設定されていてもよく、あるいは、データＤ２１，Ｄ２２などから算出されてもよい。同期信号生成回路６４２は、水平同期信号ＨＳＹＮＣ２のピクセルクロック数を基準値ＨＳ４に加算することで、基準値ＨＥ４を算出することができる。
【０１４８】
以上のように、同期信号生成回路６４２はタイミング信号（ここでは信号ＰＯＳ）を基準時点とし、その基準時点に基づいて所定幅でデータ有効信号ＤＥ２を出力し、その出力から所定期間の経過後に、水平同期信号ＨＳＹＮＣ２を出力する。つまり、データ有効信号ＤＥ２の出力の終了タイミング、水平同期信号ＨＳＹＮＣ２の出力の開始タイミングおよび終了タイミングは当該基準時点からそれぞれ決められた期間の経過後のタイミングとなる。よって、データ有効信号ＤＥ２、水平フロントポーチＦＰ１および水平同期信号ＨＳＹＮＣ２のピクセルクロック数の各々を複数のライン間で固定（一定）にできる。
【０１４９】
一方で信号ＰＯＳは、第２クロック信号ＣＬ２に同期した画像データＰＤ１の一ライン分を書き込み終えたときに出力される、第３クロック信号ＣＬ３に同期した信号である。よって、その生成タイミングは第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因してラインごとに変動する。したがって、データ有効信号ＤＥ２の出力の開始タイミングは複数のライン間で変動し、水平同期信号ＨＳＹＮＣ２の出力の終了からデータ有効信号ＤＥ２の出力の開始までの水平バックポーチＢＰ２のピクセルクロック数も、ラインごとに変動する。言い換えれば、ラインごとのピクセルクロック数の変動分を水平バックポーチＢＰ２で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインのピクセルクロック数の変動分を積算して、その変動分を次のフレームの例えば最初のラインで吸収する場合に比べて、領域ＦＲ１の一ラインのピクセルクロック数の変動量（最大値）を低減することができる。
【０１５０】
＜垂直ブランキング期間（フロント期間固定）＞
ラインバッファ制御回路６は、垂直ブランキング期間ＶＢ１においては、フロント期間ＦＴ１の期間長さ（ピクセルクロック数）を固定（一定）とし、第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因したラインの期間長さ（ピクセルクロック数）の変動分を、ラインごとにバック期間ＢＴ１で吸収するように、水平同期信号ＨＳＹＮＣ２を出力する。
【０１５１】
図１６は、垂直ブランキング期間ＶＢ１におけるタイミングチャートの一例を示す図である。同期信号生成回路６４２は垂直ブランキング期間ＶＢ１においても、垂直アクティブ期間ＶＡ１と同様にカウント値ＣＴ３に基づいて水平同期信号ＨＳＹＮＣ２を出力する。例えば同期信号生成回路６４２はカウント値ＣＴ３が基準値ＨＳ４と一致することに応答して水平同期信号ＨＳＹＮＣ２の出力を開始し、カウント値ＣＴ３が基準値ＨＥ４と一致することに応答して水平同期信号ＨＳＹＮＣ２の出力を終了する。
【０１５２】
ただし、垂直ブランキング期間ＶＢ１においては信号ＰＯＳが出力されないので、クロックカウンタ６４３の初期化の条件は垂直アクティブ期間ＶＡ１における条件と相違する。具体的には垂直ブランキング期間ＶＢ１においては、クロックカウンタ６４３はカウント値ＣＴ３それ自体に基づいて初期化される。例えば同期信号生成回路６４２はカウント値ＣＴ３が基準値Ｒ０と一致するときに、初期化信号ＣＬＲ３をクロックカウンタ６４３に出力する。この基準値Ｒ０としては上述と同様にインターバルＩＮ３が採用される。
【０１５３】
これにより、インターバルＩＮ３のピクセルクロック数が変動すれば、カウント値ＣＴ３の初期化タイミングがその変動分だけ調整される。よって、水平同期信号ＨＳＹＮＣ２の出力の開始タイミングがその変動分だけ調整される。
【０１５４】
したがって、フロント期間ＦＴ２のピクセルクロック数を複数のラインにおいて固定（一定）にできる。逆に言えば、フロント期間ＦＴ２のピクセルクロック数は固定されておらず、第２クロック信号ＣＬ２と第３クロック信号ＣＬ３との周期差に起因して、ラインごとに変動する。換言すれば、垂直ブランキング期間ＶＢ１においては、領域ＦＲ１のラインのピクセルクロック数の変動分を、ラインごとにバック期間ＢＴ２で吸収することができる。したがって、特許文献１のように、フレームごとに複数のラインのピクセルクロック数の変動分を積算して、その変動分を次のフレームの例えば最初のラインで吸収する場合に比べて、領域ＦＲ１の一ラインのピクセルクロック数の変動量（最大値）を低減することができる。
【０１５５】
なお図１４の例では、データ有効信号ＤＥ２の出力の終了に応答してカウント値ＣＴ３が初期化されているものの、必ずしもこれに限らない。例えばカウント値ＣＴ３は信号ＰＯＳに応答して初期化されてもよい。要するに、カウント値ＣＴ３は、領域ＦＲ１の各ラインに同期したタイミング信号に応答して初期化されればよい。
【０１５６】
以上のように、表示制御装置１，１Ａは詳細に説明されたが、上記した説明は、全ての局面において例示であって、この発明がそれに限定されるものではない。上述した各種実施の形態は、相互に矛盾しない限り組み合わせて適用可能である。そして、例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１５７】
１，１Ａ  表示制御装置
４  同期信号出力回路（制御回路）
２１  バッファメモリ
６１  バッファメモリ（ラインバッファ）
６４  同期信号出力回路（制御回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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