(57)【要約】【課題】スパライルインダクタのＱ値に対する回路配線を流れる電流の影響を抑制する。【解決手段】半導体装置に備えられた電圧制御発振器では、スパイラルインダクタの配線ＬＡ１〜ＬＡ５，ＬＢ１〜ＬＢ５の一部の直下である回路領域９０に、可変インダクタＶＲ１，ＶＲ２と、トランジスタ対ＭＰ１，ＭＰ２（ＭＮ１，ＭＮ２）とが配置される。回路領域は、第１の接続配線１４０と第２の接続配線２４０との間に配置される。上記の回路要素は、第１の接続配線と第２の接続配線との間に電気的に接続される。第２の接続配線からスパイラルインダクタを通って第１の接続配線まで流れる電流は、回路領域の直上では第１の接続配線から第２の接続配線に向かう第１の方向に流れる。可変キャパシタおよびトランジスタ対の各々の電極に結合された複数の電極配線は第１の方向と平行な方向に延在する。【選択図】図３
2019114592.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器を備えた半導体装置であって、
前記電圧制御発振器は、
基板の主面上に位置する第１の接続配線および第２の接続配線と、
前記主面上に位置し、両端が前記第１の接続配線および前記第２の接続配線にそれぞれ電気的に接続されたスパイラルインダクタと、
前記主面上で前記スパイラルインダクタの配線の一部の直下でありかつ前記第１の接続配線と前記第２の接続配線との間に位置する回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続された可変キャパシタと、
前記回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続されたトランジスタ対とを備え、
前記第２の接続配線から前記スパイラルインダクタを通って前記第１の接続配線まで流れる電流は、前記回路領域の直上では前記第１の接続配線から前記第２の接続配線に向かう第１の方向に流れるように、前記スパイラルインダクタの配線が形成され、
前記可変キャパシタおよび前記トランジスタ対の各々の電極に結合された複数の電極配線は前記第１の方向と平行な方向に延在する、半導体装置。
【請求項２】
前記トランジスタ対は、第１のトランジスタおよび第２のトランジスタを含み、
前記第１のトランジスタおよび前記第２のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第１のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第１の電極配線と、
前記第１のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、第１の電源ノードと電気的に接続された第２の電極配線と、
前記第２のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第３の電極配線と、
前記第２のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の電源ノードと電気的に接続された第４の電極配線とを備える、請求項１に記載の半導体装置。
【請求項３】
前記第１の接続配線および前記第２の接続配線は、前記スパイラルインダクタの直下に配置され、前記第１の方向と垂直な方向に延在する、請求項２に記載の半導体装置。
【請求項４】
前記基板を平面視して、前記第１の電極配線と前記第３の電極配線とは、前記スパイラルインダクタの隣接する配線間の隙間と重なるように配置される、請求項２に記載の半導体装置。
【請求項５】
前記第１の電極配線および前記第３の電極配線の各々の線幅は、前記隙間の間隔以下である、請求項４に記載の半導体装置。
【請求項６】
前記第１の電極配線および前記第３の電極配線の各々は、メッシュ状に形成された複数の穴を含む、請求項４に記載の半導体装置。
【請求項７】
前記複数の穴は千鳥状に配置されている、請求項６に記載の半導体装置。
【請求項８】
前記基板を平面視して、前記第１の方向と垂直な方向を第２の方向とし、
前記スパイラルインダクタの配線の真下の領域において前記第２の方向に隣接する穴と穴との間の長さは、前記隙間の真下の領域において前記第２の方向に隣接する穴と穴との間の長さよりも短い、請求項６に記載の半導体装置。
【請求項９】
前記回路領域に形成され、前記第１の接続配線と第２の電源ノードとの間に電気的に接続された第３のトランジスタと、
前記回路領域に形成され、前記第２の接続配線と前記第２の電源ノードとの間に電気的に接続された第４のトランジスタとをさらに備え、
前記第３のトランジスタおよび前記第４のトランジスタにそれぞれ結合された複数の電極配線の延在方向は前記第１の方向と平行である、請求項２に記載の半導体装置。
【請求項１０】
前記第３のトランジスタおよび前記第４のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第３のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第５の電極配線と、
前記第３のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第６の電極配線と、
前記第４のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第７の電極配線と、
前記第４のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第８の電極配線とを備える、請求項９に記載の半導体装置。
【請求項１１】
前記第１の電極配線と前記第５の電極配線とは、前記第２の電極配線と前記第６の電極配線との間に位置し、相互に分離しておらず、
前記第３の電極配線と前記第７の電極配線とは、前記第４の電極配線と前記第８の電極配線との間に位置し、相互に分離していない、請求項１０に記載の半導体装置。
【請求項１２】
電圧制御発振器を備えた半導体装置であって、
前記電圧制御発振器は、
基板の主面上に位置する第１の接続配線および第２の接続配線と、
前記主面上に位置し、両端が前記第１の接続配線および前記第２の接続配線にそれぞれ電気的に接続されたスパイラルインダクタと、
前記主面上で前記スパイラルインダクタの配線の一部の直下に位置する回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続された可変キャパシタと、
前記回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続されたトランジスタ対とを備え、
前記スパイラルインダクタを流れる電流が前記回路領域の直上では第１の方向に流れるように、前記スパイラルインダクタの配線が形成され、
前記主面上で前記第１の方向に垂直な方向を第２の方向とし、
前記可変キャパシタおよび前記トランジスタ対の各々の電極に結合された複数の電極配線は前記第２の方向と平行な方向に延在する、半導体装置。
【請求項１３】
前記トランジスタ対は、第１のトランジスタおよび第２のトランジスタを含み、
前記第１のトランジスタおよび前記第２のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第１のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第１の電極配線と、
前記第１のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在しし、第１の電源ノードと電気的に接続された第２の電極配線と、
前記第２のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第３の電極配線と、
前記第２のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第１の電源ノードと電気的に接続された第４の電極配線とを備える、請求項１２に記載の半導体装置。
【請求項１４】
前記第１の接続配線および前記第２の接続配線は、前記第１の方向と平行な方向に延在し、前記基板を平面視して前記スパイラルインダクタの外側に配置される、請求項１３に記載の半導体装置。
【請求項１５】
前記回路領域に形成され、前記第１の接続配線と第２の電源ノードとの間に電気的に接続された第３のトランジスタと、
前記回路領域に形成され、前記第２の接続配線と前記第２の電源ノードとの間に電気的に接続された第４のトランジスタとをさらに備え、
前記第３のトランジスタおよび前記第４のトランジスタにそれぞれ結合された複数の電極配線は前記第２の方向と平行な方向に延在する、請求項１３に記載の半導体装置。
【請求項１６】
前記第３のトランジスタおよび前記第４のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第３のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第５の電極配線と、
前記第３のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第６の電極配線と、
前記第４のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第７の電極配線と、
前記第４のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第８の電極配線とを備える、請求項１５に記載の半導体装置。
【請求項１７】
前記第１の電極配線と前記第５の電極配線とは、前記第２の電極配線と前記第６の電極配線との間に位置し、相互に分離しておらず、
前記第３の電極配線と前記第７の電極配線とは、前記第４の電極配線と前記第８の電極配線との間に位置し、相互に分離していない、請求項１６に記載の半導体装置。
【請求項１８】
前記第２の電極配線、前記第４の電極配線、前記第６の電極配線、および前記第８の電極配線は、前記第１の方向に沿って、前記第２の電極配線、前記第６の電極配線、前記第８の電極配線、前記第４の電極配線の順番に配置される、請求項１７に記載の半導体装置。
【請求項１９】
前記第２の電極配線、前記第４の電極配線、前記第６の電極配線、および前記第８の電極配線は、前記第１の方向に沿って、前記第２の電極配線、前記第６の電極配線、前記第４の電極配線、前記第８の電極配線の順番に配置される、請求項１７に記載の半導体装置。
【請求項２０】
送信信号を変調または受信信号を復調するためのミキサと、
前記ミキサに供給するローカル信号を生成する局部発振器とを備え、
前記局部発振器は、前記電圧制御発振器を備えた位相同期回路を含む、請求項１または１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は半導体装置に関し、たとえば、電圧制御発振器を備えた半導体装置および通信回路に好適に用いられるものである。
【背景技術】
【０００２】
ＬＣタンク（すなわち、並列ＬＣ共振回路）を利用した電圧制御発振器（以下、ＬＣＶＣＯ：LC Voltage Controlled Oscillatorと称する）は、低雑音かつ高発振周波数という特徴を有しているため、近年、よく利用されている。
【０００３】
たとえば、特許文献１（特開２００５−６１５３号公報）に記載のＬＣＶＣＯは、スパイラルインダクタと、バラクタなどの可変キャパシタと、負性抵抗部とを備える。負性抵抗部は、一対のＮチャネルトランジスタによって構成されている。ここで、レイアウト面積を低減させるため、スパイラルインダクタを構成する配線の直下に可変キャパシタおよび負性抵抗部が配置されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のようにスパイラルインダクタの直下に回路素子を配置する場合には、回路素子を接続するための回路配線に流れる電流とスパイラルインダクタを流れる電流との相互作用を考慮すべきである。なぜなら、回路配線を流れる電流の影響によってスパライルインダクタのＱ値が低減する場合があるからである。
【０００６】
ところが、回路配線をどのように配置するべきかについて従来技術では十分に検討されてこなかった。たとえば、上記の特許文献１の場合には、Ｎチャネルトランジスタおよびバラクタ素子の配置については開示されているが、これらの素子とスパイラルインダクタとを接続する配線の配置については開示されていない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施形態の半導体装置に備えられた電圧制御発振器では、スパイラルインダクタの配線の一部の直下である回路領域に、可変インダクタと、クロスカップルされたトランジスタ対とが配置される。回路領域は、第１の接続配線と第２の接続配線との間に配置される。上記の回路要素は、第１の接続配線と第２の接続配線との間に電気的に接続される。第２の接続配線からスパイラルインダクタを通って第１の接続配線まで流れる電流は、回路領域の直上では第１の接続配線から第２の接続配線に向かう第１の方向に流れる。可変キャパシタおよびトランジスタ対の各々の電極に結合された複数の電極配線は第１の方向と平行な方向に延在する。
【０００９】
他の実施形態の半導体装置に備えられた電圧制御発振器では、スパイラルインダクタの配線の一部の直下である回路領域に、可変インダクタと、クロスカップルされたトランジスタ対とが配置される。これらの回路要素は、第１の接続配線と第２の接続配線との間に電気的に接続される。スパイラルインダクタを流れる電流は、回路領域の直上では第１の方向に流れる。可変キャパシタおよびトランジスタ対の各々の電極に結合された複数の電極配線は第１の方向と垂直な方向に延在する。
【発明の効果】
【００１０】
上記の実施形態によれば、スパライルインダクタのＱ値に対する回路配線を流れる電流の影響を抑制できる。
【図面の簡単な説明】
【００１１】
【図１】ＬＣＶＣＯの構成の一例を示す回路図である。
【図２】図１のＬＣＶＣＯコア部を構成するインダクタの形状およびその他の回路要素の配置の一例を示す模式的な平面図である。
【図３】図２の一部を拡大して示す模式的な平面図である。
【図４】図３に示す回路レイアウトにおいて、図３の場合と半周期ずれた状態での電流の流れる方向を示す図である。
【図５】図３の回路レイアウトにおいて、アクティブ領域およびポリシリコン層の配置を示す模式的な平面図である。
【図６】図３の回路レイアウトにおいて、第１金属配線層の配置を示す模式的な平面図である。
【図７】図３の回路レイアウトにおいて、第２金属配線層の配置を示す模式的な平面図である。
【図８】図３の回路レイアウトにおいて、第３金属配線層の配置を示す模式的な平面図である。
【図９】図３の回路レイアウトにおいて、第４金属配線層の配置を示す模式的な平面図である。
【図１０】図３の回路レイアウトにおいて、第５金属配線層の配置を示す模式的な平面図である。
【図１１】図５〜図１０の切断線ＸＩ−ＸＩに沿った断面図である。
【図１２】図１のＬＣＶＣＯの各部の電圧および電流波形を示す模式的なタイミング図である。
【図１３】図３の回路配置における位相ノイズのシミュレーション結果を示す図である。
【図１４】図１のＬＣＶＣＯコア部の変形例の構成を示す回路図である。
【図１５】第２の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。
【図１６】第３の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。
【図１７】ドレイン配線に生じる渦電流について説明するための図である。
【図１８】第４の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。
【図１９】第５の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。
【図２０】図１９の変形例のレイアウトを示す模式的な平面図である。
【図２１】第６の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。
【図２２】通信回路の構成の一例を示す回路図である。
【図２３】図２２の局部発振器の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
＜第１の実施形態＞
［ＬＣＶＣＯの回路構成］
図１は、ＬＣＶＣＯの構成の一例を示す回路図である。図１を参照して、ＬＣＶＣＯ１００は、ＬＣＶＣＯコア部１０１（以下、単に「コア部１０１」とも称する）と、バッファ部１０２とを備える。
【００１４】
（１．ＬＣＶＣＯコア部）
コア部１０１は、インダクタＬと、可変キャパシタとしてのバラクタＶＲと、一対のＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２と、一対のＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２とを含む。以下、これらの接続関係について説明する。
【００１５】
ＰＭＯＳトランジスタＭＰ１のソースは、電源電圧ＶＤＤが与えられるノード（以下、電源ノードＶＤＤと簡略的に記載する）に接続され、そのドレインは第１の出力ノードＮＰに接続される。ＰＭＯＳトランジスタＭＰ２のソースは電源ノードＶＤＤに接続され、そのドレインは第２の出力ノードＮＮに接続される。ＰＭＯＳトランジスタＭＰ１のゲートは第２の出力ノードＮＮに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは第１の出力ノードＮＰに接続される。このように、一対のＰＭＯＳトランジスタＭＰ１，ＭＰ２は、ゲートとドレインとが相互に接続された構造、いわゆるクロスカップルと呼ばれる構造を有している。
【００１６】
ＮＭＯＳトランジスタＭＮ１のソースは、接地電圧ＧＮＤが与えられるノード（以下、接地ノードＧＮＤと簡略的に記載する）に接続され、そのドレインは第１の出力ノードＮＰに接続される。ＮＭＯＳトランジスタＭＮ２のソースは接地ノードＧＮＤに接続され、そのドレインは第２の出力ノードＮＮに接続される。ＮＭＯＳトランジスタＭＮ１のゲートは第２の出力ノードＮＮに接続され、ＮＭＯＳトランジスタＭＮ２のゲートは第１の出力ノードＮＰに接続される。このように、一対のＮＭＯＳトランジスタＭＮ１，ＭＮ２もクロスカップル構造を有している。
【００１７】
インダクタＬとバラクタＶＲとは、第１の出力ノードＮＰと第２の出力ノードＮＮとの間に互いに並列に接続される。バラクタＶＲの容量は制御電圧ＶＣＯＮＴに従って変化する。
【００１８】
上記の回路構成によれば、インダクタＬとバラクタＶＲとは、制御電圧ＶＣＯＮＴに応じた周波数で並列共振する。さらに、ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２が負性抵抗として機能することによって、上記の並列共振周波数でコア部１０１は連続的に発振する。
【００１９】
なお、この開示では、電源ノードＶＤＤおよび接地ノードＧＮＤのうちの一方を第１の電源ノードと称し、他方を第２の電源ノードと称する場合がある。
【００２０】
（２．バッファ部）
バッファ部１０２は、出力信号の電圧レベルおよび出力インピーダンスを調整するために設けられている。図１のバッファ部１０２の構成は一例であって、この回路構成に限定されるものではない。
【００２１】
具体的に図１の場合には、バッファ部１０２は、ＰＭＯＳトランジスタＭＰ３，ＭＰ４と、抵抗素子Ｒ１，Ｒ２とを含む。これらの接続関係は次のとおりである。
【００２２】
ＰＭＯＳトランジスタＭＰ３のソースは、バッファ部１０２用の電源電圧ＶＤＤ＿ＢＵＦが与えられるノード（以下、電源ノードＶＤＤ＿ＢＵＦと記載する）に接続され、そのドレインは抵抗素子Ｒ１の一端に接続される。抵抗素子Ｒ１の他端は接地ノードＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ３のゲートは、コア部１０１の第１の出力ノードＮＰに接続される。
【００２３】
同様に、ＰＭＯＳトランジスタＭＰ４のソースは、バッファ部１０２用の電源電圧ＶＤＤ＿ＢＵＦが与えられるノード（以下、電源ノードＶＤＤ＿ＢＵＦと記載する）に接続され、そのドレインは抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端は接地ノードＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ４のゲートは、コア部１０１の第２の出力ノードＮＮに接続される。
【００２４】
上記構成のバッファ部１０２において、ＰＭＯＳトランジスタＭＰ３，ＭＰ４のソースから差動の出力信号ＶＣＯ＿ＯＵＴＰ，ＶＣＯ＿ＯＵＴＮが出力される。なお、シングルエンドの出力信号を得る場合には、出力ノードＮＰ，出力ノードＮＮのいずれか一方の信号のみをバッファを介して出力してもよい。
【００２５】
［ＬＣＶＣＯコア部のレイアウト］
図２は、図１のＬＣＶＣＯコア部を構成するインダクタの形状およびその他の回路要素の配置の一例を示す模式的な平面図である。
【００２６】
図２を参照して、図１のインダクタＬは、基板ＳＵＢの主面ＰＳ上に形成された最上層の金属配線層を利用して形成され、中心軸の回りを複数回（図２の場合、５回）周回するスパイラル状の構造を有する（以下、スパイラルインダクタと称する）。なお、図２の場合には、インダクタＬは最上層の金属配線層を利用しているが、これに限定されない。その他の配線層、たとえば、中間層の配線層を利用してインダクタＬを形成して構わない。
【００２７】
具体的に、スパイラルインダクタは、外周側から内周側へと順に配線ＬＡ１，ＬＢ１と、配線ＬＡ２，ＬＢ２と、配線ＬＡ３，ＬＢ３と、配線ＬＡ４，ＬＢ４と、配線ＬＡ５，ＬＢ５とを含む。配線ＬＡ１の一端（すなわち、スパイラルインダクタの第１端１０４）は出力ノードＮＰと接続され、配線ＬＢ１の一端（すなわち、スパイラルインダクタの第２端１０５）は出力ノードＮＮと接続される。
【００２８】
さらに、最上層の一層下の層に上記の配線同士を接続する接続部１４５，１４６，２４５，２４６が設けられている。スパイラルインダクタを構成する別の配線は上記の接続部１４５，１４６，２４５，２４６をクロスオーバーする。このように、接続部１４５，１４６，２４５，２４６を設けることによって、スパイラルインダクタの第１端１０４および第２端１０５を共にスパイラルインダクタの最外周の位置に設けることができる。
【００２９】
具体的に説明すると、接続部１４５は配線ＬＡ２と配線ＬＢ３とを接続する。配線ＬＡ３と配線ＬＢ２との直結部分は接続部１４５をクロスオーバーする。接続部１４６は配線ＬＡ４と配線ＬＢ５とを接続する。配線ＬＡ５と配線ＬＢ４との直結部分は接続部１４６をクロスオーバーする。接続部２４５は配線ＬＡ３と配線ＬＢ４とを接続する。配線ＬＡ４と配線ＬＢ３との直結部分は接続部２４５をクロスオーバーする。接続部２４６は配線ＬＡ１と配線ＬＢ２とを接続する。配線ＬＡ２と配線ＬＢ１との接続部分は接続部２４６をクロスオーバーする。
【００３０】
スパイラルインダクタには、発振信号の半周期ごとに左回りの電流と右回りの電流とが交互に流れる。図２には、基板ＳＵＢを主面ＰＳ側から平面視して、左回りの電流の方向が矢印で示されている。この場合、第２端１０５、配線ＬＢ１、配線ＬＡ２、接続部１４５、配線ＬＢ３，配線ＬＡ４、接続部１４６、配線ＬＢ５、配線ＬＡ５、配線ＬＢ４、接続部２４５、配線ＬＡ３、配線ＬＢ２、接続部２４６、配線ＬＡ１、第１端１０４の順に電流が流れる。次の半周期では、上記の逆順に右回りの電流が流れる。
【００３１】
コア部１０１を構成するその他の回路要素およびその接続配線は、スパイラルインダクタを構成する配線ＬＡ１〜ＬＡ５，ＬＢ１〜ＬＢ５の直下に配置されている。具体的には、図２において破線で囲まれた部分１０３にその他の回路要素およびその接続配線が設けられている。以下、図面を参照して具体的なレイアウトについて説明する。
【００３２】
図３は、図２の一部を拡大して示す模式的な平面図である。図３では、図２において破線で囲まれた部分１０３のレイアウトが示されている。図３に示すように拡大部分１０３には、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、およびバラクタＶＲ１，ＶＲ２と、これらの素子の電極と結合される電極配線と、接続配線１４０，２４０とが設けられている。この開示で電極配線とは、たとえば、ソース配線１３０，１３３，２３０，２３３、ドレイン配線１３７，１４３，２３７，２４３、アノード配線１３６，２３６、カソード配線１３５などである。以下、ＬＣＶＣＯ１００の回路要素であるＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、およびバラクタＶＲ１，ＶＲ２が設けられた領域を回路領域９０と称する。
【００３３】
なお、図解を容易にするために、スパイラルインダクタを構成する最上層の配線ＬＡ２〜ＬＡ５，ＬＢ２〜ＬＢ５の一部のみ図示し、接続部１４５，１４６は図示していない。また、図解を容易にするために、図３および後続する図面では、同一の配線層には同一のハッチングを付している。
【００３４】
ＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２に関して、ゲートＧ、ソースＳ、ドレインＤに対応する部分にそれぞれＧ，Ｓ，Ｄの符号を付している。バラクタＶＲ１，ＶＲ２に関して、アノードＡおよびカソードＫに対応する部分にそれぞれＡ，Ｋの符号を付している。なお、バラクタＶＲ１，ＶＲ２は共通のカソード配線１３５を介して直列に接続されており、これらのバラクタＶＲ１，ＶＲ２は図１のバラクタＶＲに対応する。
【００３５】
さらに、図３では、さらに、発振周期の一区間における電流Ｉの方向が矢印で示されている。なお、図４は、図３に示す回路レイアウトにおいて、図３の場合と半周期ずれた状態での電流の流れる方向を示す図である。
【００３６】
なお、図３および図４において紙面の左右方向をＸ方向と称し、紙面の上下方向をＹ方向と称する。向きを区別する場合には、＋Ｘ方向および−Ｘ方向のように、正負の符号を付けて区別する。図３においてインダクタ電流の流れる方向は概ね＋Ｘ方向であり、図４においてインダクタ電流の流れる方向は概ね−Ｘ方向である。
【００３７】
以下、図３の回路構成を下層側から順に説明する。
図５は、図３の回路レイアウトにおいて、アクティブ領域およびポリシリコン層の配置を示す模式的な平面図である。アクティブ領域とは、不純物注入領域とゲート酸化膜直下のチャネル領域とを併せた領域であり、トランジスタまたはバラクタとして機能する部分をいう。
【００３８】
図５を参照して、中央よりも左（−Ｘ方向）にＰＭＯＳトランジスタＭＰ１のアクティブ領域１１０、ＮＭＯＳトランジスタＭＮ１のアクティブ領域１１１、およびバラクタＶＲ１のアクティブ領域１１２が設けられる。中央よりも右（＋Ｘ方向）にＰＭＯＳトランジスタＭＰ２のアクティブ領域２１０、ＮＭＯＳトランジスタＭＮ２のアクティブ領域２１１、およびバラクタＶＲ２のアクティブ領域２１２が設けられる。
【００３９】
アクティブ領域１１０〜１１２は、この順で＋Ｙ方向に並ぶ。アクティブ領域２１０〜２１２も、この順で＋Ｙ方向に並ぶ。アクティブ領域１１０〜１１２および２１０〜２１２の各々はＸ方向に延在している。
【００４０】
アクティブ領域１１０〜１１２および２１０〜２１２に対応してポリシリコンからなるゲート電極パターン１１３〜１１５および２１３〜２１５がそれぞれ設けられる。ゲート電極パターン１１３，１１４，２１３，２１４は基板を平面視して櫛形の形状を有し、ゲート電極パターン１１５，２１５は基板を平面視して梯子形の形状を有する。ゲート電極パターン１１３，１１４，２１３，２１４と対応するアクティブ領域との間にはゲート絶縁膜が形成される。なお、図解を容易にするために、図５およびその他の図面においてポリシリコン層に対応する部分には同一のハッチングを付している。
【００４１】
具体的に、ゲート電極パターン１１３は、Ｘ方向に延在する基部１１３Ｂと、アクティブ領域１１０をクロスオーバーするように基部１１３Ｂから＋Ｙ方向に突出する複数のゲート電極１１３Ａとを有する。ゲート電極パターン１１４は、Ｘ方向に延在する基部１１４Ｂと、アクティブ領域１１１をクロスオーバーするように基部１１４Ｂから−Ｙ方向に突出する複数のゲート電極１１４Ａとを有する。ゲート電極パターン１１５は、互いに対向してＸ方向に延在する第１および第２の基部１１５Ｂ，１１５Ｃと、アクティブ領域１１２をクロスオーバーするようにＹ方向に延在して第１および第２の基部１１５Ｂ，１１５Ｃ間を接続する複数のゲート電極１１５Ａとを有する。ゲート電極パターン２１３〜２１５もゲート電極パターン１１３〜１１５とそれぞれ同じ形状を有している。
【００４２】
図６は、図３の回路レイアウトにおいて、第１金属配線層の配置を示す模式的な平面図である。なお、図解を容易にするために、図６およびその他の図面において第１金属配線層に対応する部分には同一のハッチングを付している。
【００４３】
図５および図６を参照して、ＰＭＯＳトランジスタＭＰ１に関して、アクティブ領域１１０を構成するソース領域とコンタクトを介在して接続され、Ｙ方向に延在する複数のソース電極１１７が形成される。アクティブ領域１１０を構成するドレイン領域とコンタクトを介在して接続され、Ｙ方向に延在する複数のドレイン電極１１８が形成される。各ドレイン電極１１８は＋Ｙ方向にアクティブ領域１１０の外の領域まで突出している。ゲート電極パターン１１３の基部１１３Ｂとコンタクトを介在して接続され、Ｙ方向に延在するゲート配線１１６が形成される。
【００４４】
ＰＭＯＳトランジスタＭＰ２についても同様に、ソース電極２１７、ドレイン電極２１８、およびゲート配線２１６が形成される。なお、アクティブ領域１１０，２１０のソース領域とドレイン領域とはＸ方向に交互に配置される。基板を平面視してソース領域とドレイン領域との間にゲート電極が配置される。
【００４５】
ＮＭＯＳトランジスタＭＮ１に関して、アクティブ領域１１１を構成するソース領域とコンタクトを介在して接続され、Ｙ方向に延在する複数のソース電極１２０が形成される。アクティブ領域１１１を構成するドレイン領域とコンタクトを介在して接続され、Ｙ方向に延在する複数のドレイン電極１２１が形成される。各ドレイン電極１２１は−Ｙ方向にアクティブ領域１１１の外の領域まで突出している。ゲート電極パターン１１４の基部１１４Ｂとコンタクトを介在して接続され、Ｙ方向に延在するゲート配線１１９が形成される。
【００４６】
ＮＭＯＳトランジスタＭＮ２についても同様に、ソース電極２２０、ドレイン電極２２１、およびゲート配線２１９が形成される。なお、アクティブ領域１１１，２１１のソース領域とドレイン領域とはＸ方向に交互に配置される。基板を平面視してソース領域とドレイン領域との間にゲート電極が配置される。
【００４７】
バラクタＶＲ１に関して、アクティブ領域１１２を構成する不純物領域とコンタクトを介在して接続され、Ｙ方向に延在する複数のカソード電極１２３が形成される。ゲート電極パターン１１５の第１および第２の基部１１５Ｂ，１１５Ｃの上にそれぞれアノード電極１２２Ａ，１２２Ｂが形成される。バラクタＶＲ２についても同様に、カソード電極２２３およびアノード電極２２２Ａ，２２２Ｂが形成される。なお、基板を平面視して、アクティブ領域１１２，２１２を構成する不純物領域は隣り合うゲート電極の間に形成されている。
【００４８】
図７は、図３の回路レイアウトにおいて、第２金属配線層の配置を示す模式的な平面図である。なお、図解を容易にするために、図７およびその他の図面において第２金属配線層に対応する部分には同一のハッチングを付している。
【００４９】
図６および図７を参照して、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２に関して、第１金属配線層に形成されたゲート配線１１６，１１９，２１６，２１９の直上にビア（Via）を介在して下層のゲート配線とほぼ同寸法のゲート配線１２４，１２６，２２４，２２６が形成される。第１金属配線層に形成されたソース電極１１７，１２０，２１７，２２０の直上にビアを介在して下層のゲート電極とほぼ同寸法のソース配線１６０，１６１，２６０，２６１が形成される。
【００５０】
さらに、基板を平面視して、ＰＭＯＳトランジスタＭＰ１のアクティブ領域とＮＭＯＳトランジスタＭＮ１のアクティブ領域との間に、Ｘ方向に延在するドレイン配線１２５および１２７が互いに隣接して配置される。ドレイン配線１２５は、第１金属配線層に形成された複数のドレイン電極１１８とビアを介在して接続される。ドレイン配線１２７は、第１金属配線層に形成された複数のドレイン電極１２１とビアを介在して接続される。
【００５１】
同様に、基板を平面視して、ＰＭＯＳトランジスタＭＰ２のアクティブ領域とＮＭＯＳトランジスタＭＮ２のアクティブ領域との間に、Ｘ方向に延在するドレイン配線２２５および２２７が互いに隣接して配置される。ドレイン配線２２５は、第１金属配線層に形成された複数のドレイン電極２１８とビアを介在して接続される。ドレイン配線２２７は、第１金属配線層に形成された複数のドレイン電極２２１とビアを介在して接続される。
【００５２】
バラクタＶＲ１，ＶＲ２に関して、カソード電極１２３，２２３の直上にビアを介在して下層とほぼ同一寸法のカソード配線１２９，２２９が形成される。アノード電極１２２Ａ，１２２Ｂ，２２２Ａ，２２２Ｂの直上にビアを介在して下層とほぼ同一寸法のアノード配線１２８Ａ，１２８Ｂ，２２８Ａ，２２８Ｂが形成される。
【００５３】
図８は、図３の回路レイアウトにおいて、第３金属配線層の配置を示す模式的な平面図である。なお、図解を容易にするために、図８およびその他の図面において第３金属配線層に対応する部分には同一のハッチングを付している。
【００５４】
図７および図８を参照して、第３金属配線層において、ソース配線１３０，１３３，２３０，２３３、ドレイン配線１３７，２３７、ゲート配線１３１，１３４，２３１，２３４、カソード配線１３５、およびアノード配線１３６（１３６Ａ，１３６Ｂ），２３６（２３６Ａ，２３６Ｂ）が形成される。
【００５５】
具体的に、ＰＭＯＳトランジスタＭＰ１に関して、ソース配線１３０は、第２金属配線層に形成された複数のソース配線１６０とビアを介在して共通に接続され、接続部分から−Ｘ方向に延在する。したがって、基板を平面視してソース配線１３０はＰＭＯＳトランジスタＭＰ１のアクティブ領域と重なっており、アクティブ領域から−Ｘ方向に延在する。ソース配線１３０には電源電圧ＶＤＤが与えられる。ゲート配線１３１は、第２金属配線層に形成されたゲート配線１２４とビアを介在して接続される。ゲート配線１３１からは接続配線１３２が引き出される。
【００５６】
ＮＭＯＳトランジスタＭＮ１に関して、ソース配線１３３は、第２金属配線層に形成された複数のソース配線１６１とビアを介在して共通に接続され、接続部分から−Ｘ方向に延在する。したがって、基板を平面視してソース配線１３３はＮＭＯＳトランジスタＭＮ１のアクティブ領域と重なっており、アクティブ領域から−Ｘ方向に延在する。ソース配線１３３には接地電圧ＧＮＤが与えられる。ゲート配線１３４は、第２金属配線層に形成されたゲート配線１２６とビアを介在して接続される。ゲート配線１３４からは接続配線１３８が引き出される。
【００５７】
ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１に関して、ドレイン配線１３７は、第２金属配線層に形成されたドレイン配線１２５，１２７と共通に接続される。ドレイン配線１３７は、ＰＭＯＳトランジスタＭＰ１のアクティブ領域とＮＭＯＳトランジスタＭＮ１のアクティブ領域との間（したがって、ソース配線１３０とソース配線１３３との間）に配置される。
【００５８】
ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とは、同時に導通状態になることはない。したがって、上記のように共通のドレイン配線１３７を設けることによって、ドレイン配線の電流密度を増加させることなく、ドレイン配線１３７に必要な配線面積を減らすことができる。
【００５９】
ＰＭＯＳトランジスタＭＰ２に関して、ソース配線２３０は、第２金属配線層に形成された複数のソース配線２６０とビアを介在して共通に接続され、接続部分から＋Ｘ方向に延在する。したがって、基板を平面視してソース配線２３０はＰＭＯＳトランジスタＭＰ２のアクティブ領域と重なっており、アクティブ領域から＋Ｘ方向に延在する。ソース配線２３０には電源電圧ＶＤＤが与えられる。ゲート配線２３１は、第２金属配線層に形成されたゲート配線２２４とビアを介在して接続される。ゲート配線２３１からは接続配線２３２が引き出される。
【００６０】
ＮＭＯＳトランジスタＭＮ２に関して、ソース配線２３３は、第２金属配線層に形成された複数のソース配線２６１とビアを介在して共通に接続され、接続部分から＋Ｘ方向に延在する。したがって、基板を平面視してソース配線２３３はＮＭＯＳトランジスタＭＮ２のアクティブ領域と重なっており、アクティブ領域から＋Ｘ方向に延在する。ソース配線２３３には接地電圧ＧＮＤが与えられる。ゲート配線２３４は、第２金属配線層に形成されたゲート配線２２６とビアを介在して接続される。ゲート配線２３４からは接続配線２３８が引き出される。
【００６１】
ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２に関して、ドレイン配線２３７は、第２金属配線層に形成されたドレイン配線２２５，２２７と共通に接続される。ドレイン配線２３７は、ＰＭＯＳトランジスタＭＰ２のアクティブ領域とＮＭＯＳトランジスタＭＮ２のアクティブ領域との間（したがって、ソース配線２３０とソース配線２３３との間）に配置される。
【００６２】
ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とは、同時に導通状態になることはない。したがって、上記のように共通のドレイン配線２３７を設けることによって、ドレイン配線の電流密度を増加させることなく、ドレイン配線２３７に必要な配線面積を減らすことができる。
【００６３】
既に説明したことから明らかであるが、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２に関して以下に補足する。ＰＭＯＳトランジスタＭＰ１のソース配線１３０とＰＭＯＳトランジスタＭＰ２のソース配線２３０とはＸ方向に並んで配置される。ＮＭＯＳトランジスタＭＮ１のソース配線１３３とＮＭＯＳトランジスタＭＮ２のソース配線２３３とはＸ方向に並んで配置される。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のドレイン配線１３７とＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２のドレイン配線２３７とはＸ方向に並んで配置される。
【００６４】
また、ＰＭＯＳトランジスタＭＰ１用のソース配線１３３は、ゲート配線１３４とドレイン配線１３７との間に配置される。ＮＭＯＳトランジスタＭＮ１用のソース配線１３３は、ゲート配線１３４とドレイン配線１３７との間に配置される。ＰＭＯＳトランジスタＭＰ２用のソース配線２３０は、ゲート配線２３１とドレイン配線２３７との間に配置される。ＮＭＯＳトランジスタＭＮ２用のソース配線２３３は、ゲート配線２３４とドレイン配線２３７との間に配置される。
【００６５】
バラクタＶＲ１，ＶＲ２に関して、カソード配線１３５は、Ｘ方向に延在し、第２金属配線層に形成されたバラクタＶＲ１用の複数のカソード配線１２９およびバラクタＶＲ２用の複数のカソード配線２２９とビアを介在して共通に接続される。カソード配線１３５からは接続配線１６２が引き出される。接続配線１６２には制御電圧ＶＣＯＮＴが与えられる。
【００６６】
バラクタＶＲ１，ＶＲ２用のアノード配線１３６（１３６Ａ，１３６Ｂ）は、第２金属配線層に形成された第１および第２のアノード配線１２８Ａ，１２８Ｂとビアを介在して接続され、基板を平面視してバラクタＶＲ１のアクティブ領域を取り囲むようにＣ字状に形成される。アノード配線２３６（２３６Ａ，２３６Ｂ）は、第２金属配線層に形成された第１および第２のアノード配線２２８Ａ，２２８Ｂとビアを介在して接続され、基板を平面視してバラクタＶＲ２のアクティブ領域を取り囲むようにＣ字状に形成される。
【００６７】
図９は、図３の回路レイアウトにおいて、第４金属配線層の配置を示す模式的な平面図である。図９を参照して、第４金属配線層では、接続配線１４０，１４１，１４２，１４４，２４０，２４１，２４２，２４４と、ドレイン配線１４３，２４３と、スパイラルインダクタの接続部１４５，１４６とが形成される。
【００６８】
接続配線１４０は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、およびバラクタＶＲ１の左方（すなわち、回路領域９０の左方）に配置され、Ｙ方向に延在する。ソース配線１３０，１３３は、接続配線１４０の下方を通過する。
【００６９】
接続配線１４４は、接続配線１４４から引き出されて＋Ｘ方向に延在し、第３金属配線層に形成されたアノード配線１３６とビアを介在して接続される。
【００７０】
ドレイン配線１４３は、接続配線１４４から引き出されて＋Ｘ方向に延在し、第３金属配線層に形成されたドレイン配線１３７とビアを介在して接続される。
【００７１】
接続配線２４０は、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２、およびバラクタＶＲ２の右方（すなわち、回路領域９０の右方）に配置され、Ｙ方向に延在する。ソース配線２３０，２３３は、接続配線２４０の下方を通過する。図３の回路領域９０は、接続配線１４０と接続配線２４０との間に配置されている。
【００７２】
接続配線２４４は、接続配線２４４から引き出されて−Ｘ方向に延在し、第３金属配線層に形成されたアノード配線２３６とビアを介在して接続される。
【００７３】
ドレイン配線２４３は、接続配線２４４から引き出されて−Ｘ方向に延在し、第３金属配線層に形成されたドレイン配線２３７とビアを介在して接続される。
【００７４】
接続配線１４１，１４２は、接続配線１４０から引き出され、第３金属配線層に形成された接続配線２３２，２３８とそれぞれビアを介在して接続される。接続配線１４１，２３２を介してゲート配線２３１にＰＭＯＳトランジスタＭＰ２用のゲート制御信号が与えられる。接続配線１４２，２３８を介してゲート配線２３４にＮＭＯＳトランジスタＭＮ２用のゲート制御信号が与えられる。
【００７５】
接続配線２４１，２４２は、接続配線２４０から引き出され、第３金属配線層に形成された接続配線１３２，１３８とそれぞれビアを介在して接続される。接続配線２４１，１３２を介してゲート配線１３１にＰＭＯＳトランジスタＭＰ１用のゲート制御信号が与えられる。接続配線２４２，１３８を介してゲート配線１３４にＮＭＯＳトランジスタＭＮ１用のゲート制御信号が与えられる。
【００７６】
図１０は、図３の回路レイアウトにおいて、第５金属配線層の配置を示す模式的な平面図である。図１０を参照して、第５金属配線層を利用して、スパイラルインダクタを形成する配線ＬＡ１〜ＬＡ５およびＬＢ１〜ＬＢ５が形成される。図３の回路領域９０の直上では、配線ＬＡ１〜ＬＡ５およびＬＢ１〜ＬＢ５はＸ方向に延在している。
【００７７】
具体的に図１０において、配線ＬＡ１の端部１０４は、ビアを介在して接続配線１４０の端部と接続される。配線ＬＢ１の端部１０５は、ビアを介在して接続配線２４０の端部と接続される。配線ＬＡ２および配線ＬＢ３は、ビアを介在して接続部１４５と接続される。配線ＬＡ４および配線ＬＢ５は、ビアを介在して接続部１４６と接続される。配線ＬＡ３および配線ＬＢ２は一体形成される。配線ＬＡ５および配線ＬＢ４は一体形成される。
【００７８】
図１１は、図５〜図１０の切断線ＸＩ−ＸＩに沿った断面図である。図１１を参照して、Ｓｉ基板ＳＵＢの主面ＰＳ側には、ＰＭＯＳトランジスタＭＰ１用のＮウェルＮＷと、ＮＭＯＳトランジスタＭＮ１用のＰウェルＰＷと、バラクタＶＲ１用のＰウェルＰＷとが形成されている。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、およびバラクタＶＲ１の周囲にはＳＴＩ（Shallow  Trench  Isolation）もしくはＬＯＣＯＳ（Local  Oxidation  of  Silicon）３３０が形成されることによって素子分離されている。ＰＭＯＳトランジスタＭＰ１用のＮウェルＮＷの表面付近の一部にアクティブ領域１１０が設けられ、ＮＭＯＳトランジスタＭＮ１用のＰウェルＰＷの表面付近の一部にアクティブ領域１１１が設けられ、バラクタＶＲ１用のＰウェルＰＷの表面付近の一部にアクティブ領域１１２が設けられる。
【００７９】
アクティブ領域１１０，１１１，１１２の上部にそれぞれゲート電極パターン１１３，１１４，１１５がポリシリコンによって形成される。ゲート電極パターン１１３，１１４，１１５とアクティブ領域１１０，１１１，１１２との間にはゲート絶縁膜が形成される。
【００８０】
第１金属配線層Ｍ１は、これらのポリシリコン層の上方に層間絶縁膜３３１を介在して形成される。具体的に図１１の場合、ＰＭＯＳトランジスタＭＰ１のゲート配線１１６、ＮＭＯＳトランジスタＭＮ１のゲート配線１１９および、バラクタＶＲ１のアノード電極１２２Ａ，１２２Ｂが第１金属配線層Ｍ１を利用して形成される。ゲート配線１１６は層間絶縁膜３３１を貫通するコンタクトを介在してゲート電極パターン１１３と接続される。同様に、ゲート配線１１９はコンタクトを介在してゲート電極パターン１１４と接続され、アノード電極１２２Ａ，１２２Ｂはコンタクトを介在してゲート電極パターン１１５と接続される。
【００８１】
第２金属配線層Ｍ２は、第１金属配線層Ｍ１の上方に層間絶縁膜３３２を介在して形成される。図１１の場合、ゲート配線１２４、ドレイン配線１２５，１２７、ゲート配線１２６、およびアノード配線１２８Ａ，１２８Ｂが、第２金属配線層Ｍ２を利用して形成される。ゲート配線１２４，ゲート配線１２６は、層間絶縁膜３３２を貫通するビアＶＩＡ１を介在してゲート配線１１６，１１９とそれぞれ接続される。同様に、アノード配線１２８Ａ，１２８Ｂは、ビアＶＩＡ１を介在してアノード電極１２２Ａ，１２２Ｂとそれぞれ接続される。
【００８２】
第３金属配線層Ｍ３は、第２金属配線層Ｍ２の上方に層間絶縁膜３３３を介在して形成される。図１１の場合、ソース配線１３０，１３３、ドレイン配線１３７、ゲート配線１３１，１３４、カソード配線１３５、およびアノード配線１３６Ａ，１３６Ｂが第３金属配線層Ｍ３を利用して形成される。ドレイン配線１３７は、層間絶縁膜３３３を貫通するビアＶＩＡ２を介在してドレイン配線１２５，１２７と接続される。同様に、ゲート配線１３１，１３４は、ビアＶＩＡ２を介在してゲート配線１１６，１１９と接続される。
【００８３】
第４金属配線層Ｍ４は、第３金属配線層Ｍ３の上方に層間絶縁膜３３４を介在して形成される。図１１の場合、ドレイン配線１４３が第４金属配線層Ｍ４を利用して形成される。ドレイン配線１４３は、層間絶縁膜３３４を貫通するビアＶＩＡ３を介在してドレイン配線１３７と接続される。
【００８４】
第５金属配線層Ｍ５は、第４金属配線層Ｍ４の上方に層間絶縁膜３３５を介在して形成される。図１１の場合、スパイラルインダクタ用の配線ＬＡ２〜ＬＡ５および接続配線１４１が第５金属配線層Ｍ５を利用して形成される。
【００８５】
さらに、図１１に示すように、第５金属配線層Ｍ５の上部が保護膜３３６で覆われ、さらに保護膜３３６の上部が封止用樹脂３３７で覆われる。
【００８６】
［ＬＣＶＣＯの動作の特徴］
次に、図２および図３に示した構造のＬＣＶＣＯコア部１０１の動作を、配線に流れる電流の方向の観点から説明する。
【００８７】
図１２は、図１のＬＣＶＣＯの各部の電圧および電流波形を示す模式的なタイミング図である。図１２では、図１のコア部１０１において、インダクタＬの電圧ＶＬ（ノードＮＰの電圧と同じ）、インダクタＬを流れる電流ＩＬ、バラクタＶＲを流れる電流ＩＶＲ、ＮＭＯＳトランジスタＭＮ２のゲート電圧Ｖｇ、およびＮＭＯＳトランジスタＭＮ２のドレイン電流Ｉｄが示されている。インダクタ電流ＩＬおよびバラクタ電流ＩＶＲに関して出力ノードＮＰから出力ノードＮＮの方向に流れる場合を正とする。なお、図１２では、寄生容量および寄生インダクタンスを考慮していない。
【００８８】
図１２に示すように、インダクタ電流ＩＬはインダクタ電圧ＶＬよりも９０°だけ位相が遅れている。逆に、バラクタ電流ＩＶＲはインダクタ電圧ＶＬよりも９０°だけ位相が進んでいる。したがって、インダクタ電流ＩＬの位相は、バラクタ電流ＩＶＲの位相と１８０°異なっている。言い替えると、インダクタ電流ＩＬの方向はバラクタ電流ＩＶＲの方向と逆方向である。
【００８９】
ＮＭＯＳトランジスタＭＮ２のゲートは出力ノードＮＰと接続されているので、ＮＭＯＳトランジスタＭＮ２のゲート電圧Ｖｇは、インダクタ電圧ＶＬに比例して変化する。ＮＭＯＳトランジスタＭＮ２のドレイン電流Ｉｄは、ゲート電圧Ｖｇが閾値Ｖｔｈを超えたときに流れる。
【００９０】
具体的に図１２の場合、時刻ｔ１から時刻ｔ５までの１周期のうちで、時刻ｔ２から時刻ｔ４までの間でゲート電圧ＶｇがＶｔｈを超える。したがって、この期間にＮＭＯＳトランジスタＭＮ２のドレイン電流が流れる。なお、ＮＭＯＳトランジスタＭＮ２が導通状態のとき、ＰＭＯＳトランジスタＭＰ１も導通状態でありドレイン電流が流れる。そうすると、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ２はオフ状態になる。
【００９１】
ここで、図１２において、時刻ｔ２から時刻ｔ３まではインダクタ電流ＩＬが負であり、バラクタＶＲが正である。この場合には、図１において、電源ノードＶＤＤからＰＭＯＳトランジスタＭＰ１、バラクタＶＲ、ＮＭＯＳトランジスタＭＮ２を順に通って、接地ノードＧＮＤに電流が流れる。インダクタＬには、出力ノードＮＮから出力ノードＮＰの方向に電流が流れる。
【００９２】
一方、図１２において、時刻ｔ３から時刻ｔ４まではインダクタ電流ＩＬが正であり、バラクタＶＲが負である。この場合には、図１において、電源ノードＶＤＤからＰＭＯＳトランジスタＭＰ１、インダクタＬ、ＮＭＯＳトランジスタＭＮ２を順に通って、接地ノードＧＮＤに電流が流れる。バラクタＶＲには、出力ノードＮＮから出力ノードＮＰの方向に電流が流れる。
【００９３】
次に、以上の考察に基づいて、図３および図４の各配線に流れる電流の方向について説明する。
【００９４】
まず、前提として、スパイラルインダクタを流れる電流の方向は次のようになるように、スパイラルインダクタが配線されている。接続配線２４０からスパイラルインダクタを通って接続配線２４４まで流れる電流は、回路領域９０の直上では、接続配線２４４から接続配線２４０の方向、すなわち、−Ｘ方向に流れる。逆に、接続配線２４４からスパイラルインダクタを通って接続配線２４０まで流れる電流は、回路領域９０の直上では、接続配線２４０から接続配線２４４の方向、すなわち、＋Ｘ方向に流れる。
【００９５】
図３では、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２が導通状態であって、図１２の時刻ｔ２から時刻ｔ３までの期間（すなわち、導通期間の前半）に各配線を流れる電流の方向が示されている。
【００９６】
図３に示すように、この場合の電流は、電源ノードＶＤＤと接続されるソース配線１３０では＋Ｘ方向に流れ、ＰＭＯＳトランジスタＭＰ１を通過して、ドレイン配線１４３では−Ｘ方向に流れる。さらに、接続配線１４０を通過した電流は、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を＋Ｘ方向に流れる。さらに、接続配線２４０を通過した電流は、ドレイン配線２４３では−Ｘ方向に流れ、ＮＭＯＳトランジスタＭＮ２を通過して、接地ノードＧＮＤと接続されるソース配線２３３では＋Ｘ方向に流れる。
【００９７】
一方、スパイラルインダクタに関して、接続配線２４０から出力ノードＮＮに対応する第２端１０５を通ってスパイラルインダクタに流入した電流は出力ノードＮＰに対応する第１端１０４から流出し、接続配線１４０に達する。この場合、トランジスタおよびバラクタが配置されている回路領域９０の直上では、配線ＬＡ２〜ＬＡ５およびＬＢ２〜ＬＢ５には＋Ｘ方向（すなわち、接続配線１４０から接続配線２４０に向かう方向）に電流が流れる。
【００９８】
以上から、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。さらに、ソース配線１３０，２３３を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。このように、直上のスパイラルインダクタを流れる電流の方向と回路配線を流れる電流の方向とが同じになるように回路配線を配線することよって、電流の相互作用によるインダクタへの影響を抑制することができる。一方、ドレイン配線１４３，２４３を流れる電流は、直上のスパイラルインダクタを流れる電流と逆方向であるので、Ｑ値を低下させるなどインダクタへ悪影響を与え得る。しかし、ＬＣＶＣＯ全体としてみれば、回路配線を流れる電流によるインダクタへの影響を十分に抑制できていると考えられる。
【００９９】
図１２の時刻ｔ３から時刻ｔ４までに対応する期間（すなわち、導通期間の後半）では、スパイラルインダクタの配線ＬＡ１〜ＬＡ５およびＬＢ１〜ＬＢ５を流れる電流の方向と、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を流れる電流の方向とがいずれも逆方向（−Ｘ方向）になる。
【０１００】
したがって、この場合も、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。さらに、ドレイン配線１４３，２４３を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。一方で、ソース配線１３０，２３３を流れる電流は、直上のスパイラルインダクタを流れる電流と逆方向である。しかしながら、ＬＣＶＣＯ全体としてみれば、回路配線を流れる電流によるインダクタへの影響を十分に抑制できていると考えられる。
【０１０１】
なお、接続配線１４０および接続配線２４０は、直上のスパイラルインダクタの電流方向（＋Ｘ方向）と直交するＹ方向に延在しているので、接続配線１４０，２４０を流れる電流によるインダクタ電流への影響は小さいと考えられる。
【０１０２】
図４では、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ１が導通状態の場合において、導通期間の前半に各配線に流れる電流の方向が示されている。
【０１０３】
図４に示すように、この場合の電流は、電源ノードＶＤＤと接続されるソース配線２３０では−Ｘ方向に流れ、ＰＭＯＳトランジスタＭＰ２を通過して、ドレイン配線２４３では＋Ｘ方向に流れる。さらに、接続配線２４０を通過した電流は、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を−Ｘ方向に流れる。さらに、接続配線１４０を通過した電流は、ドレイン配線１４３では＋Ｘ方向に流れ、ＮＭＯＳトランジスタＭＮ１を通過して、接地ノードＧＮＤと接続されるソース配線１３３では−Ｘ方向に流れる。
【０１０４】
一方、スパイラルインダクタに関して、接続配線１４０から出力ノードＮＰに対応する第１端１０４を通ってスパイラルインダクタに流入した電流は出力ノードＮＮに対応する第２端１０５から流出し、接続配線２４０に達する。したがって、トランジスタおよびバラクタが配置されている回路領域９０の直上では、配線ＬＡ２〜ＬＡ５およびＬＢ２〜ＬＢ５には−Ｘ方向（すなわち、接続配線２４０から接続配線１４０に向かう方向）に電流が流れる。
【０１０５】
以上から、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。さらに、ソース配線１３０，２３３を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。一方、ドレイン配線１４３，２４３を流れる電流は、直上のスパイラルインダクタを流れる電流と逆方向である。しかしながら、ＬＣＶＣＯ全体としてみれば、回路配線を流れる電流の影響を十分に抑制できていると考えられる。
【０１０６】
ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ１の導通期間の後半の場合には、スパイラルインダクタの配線ＬＡ１〜ＬＡ５およびＬＢ１〜ＬＢ５を流れる電流の方向と、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を流れる電流の方向とがいずれも逆方向（＋Ｘ方向）になる。
【０１０７】
したがって、この場合も、バラクタＶＲ１，ＶＲ２のアノード配線１３６，２３６およびカソード配線１３５を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。さらに、ドレイン配線１４３，２４３を流れる電流は、直上のスパイラルインダクタを流れる電流と同方向である。一方で、ソース配線１３０，２３３を流れる電流は、直上のスパイラルインダクタを流れる電流と逆方向である。しかしながら、ＬＣＶＣＯ全体としてみれば、回路配線を流れる電流の影響を十分に抑制できていると考えられる。
【０１０８】
［ドレイン配線の配置について］
一般に、スパイラルインダクタを構成する配線部分の真下よりも配線間の隙間部分の真下のほうが、磁界の大きさが小さい。そこで、図３および図１０に示すように、基板を平面視して、ドレイン配線１３７，１４３は、配線ＬＡ２と配線ＬＡ３との間の隙間部分と重なるように配置するのが望ましい。同様に、基板を平面視して、ドレイン配線２３７，２４３は、配線ＬＢ２と配線ＬＢ３との間の隙間部分と重なるように配置するのが望ましい。これによって、スパイラルインダクタのＱ値の低減をより抑制することができる。
【０１０９】
なお、この明細書で「下方」とは基板に近接する側をいい、「上方」とは基板から離反する側をいう。「真下」とは、基板垂直方向で基板に近接する側を意味している。「真上」とは、基板垂直方向で基板から離反する側を意味している。
【０１１０】
［シミュレーション結果］
上記の回路レイアウトの効果を検証するために、スパイラルインダクタのみの場合と、図３に示すＬＣＶＣＯコア部１０１の場合とで、位相ノイズをシミュレーションによって求めた。
【０１１１】
図１３は、図３の回路配置における位相ノイズのシミュレーション結果を示す図である。図１３において、横軸はオフセット周波数［単位：Ｈｚ］を対数表示したものであり、縦軸は位相ノイズ［単位：ｄＢｃ／Ｈｚ］を表す。図３のＬＣＶＣＯコア部１０１の位相ノイズ（点線）は、スパイラルインダクタのみの場合の位相ノイズ（実線）よりも低下していることがわかる。
【０１１２】
［変形例］
以上では、ＬＣＶＣＯの負性抵抗部が、クロスカップルされた一対のＰＭＯＳトランジスタＭＰ１，ＭＰ２と、クロスカップルされた一対のＮＭＯＳトランジスタＭＮ１，ＭＮ２とによって構成されている場合について説明した。これに対して、ＬＣＶＣＯの負性抵抗部は、クロスカップルされた一対のＰＭＯＳトランジスタＭＰ１，ＭＰ２のみで構成することもできるし、クロスカップルされた一対のＮＭＯＳトランジスタＭＮ１，ＭＮ２のみで構成することもできる。いずれの場合にも本実施形態の回路レイアウトを適用することができる。以下、変形例のＬＣＶＣＯコア部の回路図について補足する。
【０１１３】
図１４は、図１のＬＣＶＣＯコア部の変形例の構成を示す回路図である。図１４では、コア部１０１Ａおよびコア部１０１Ｂの２つの変形例が示されている。
【０１１４】
図１４（Ａ）を参照して、コア部１０１Ａは、電流源回路５０と、一対のＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２と、インダクタＬと、可変キャパシタとしてのバラクタＶＲとを含む。
【０１１５】
電流源回路５０は電源ノードＶＤＤとノード５１との間に接続される。電流源回路５０は、たとえば、一定のゲート電圧が与えられたＰＭＯＳトランジスタである。ＰＭＯＳトランジスタＭＰ１は、ノード５１と出力ノードＮＰとの間に接続される。ＰＭＯＳトランジスタＭＰ２は、ノード５１と出力ノードＮＮとの間に接続される。ＰＭＯＳトランジスタＭＰ１のゲートは出力ノードＮＮに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは出力ノードＮＰに接続される。インダクタＬおよびバラクタＶＲは出力ノードＮＰと出力ノードＮＮとの間に互いに並列に接続される。インダクタＬの中点５２は接地ノードＧＮＤに接続される。
【０１１６】
図１４（Ｂ）を参照して、コア部１０１Ｂは、電流源回路５０と、一対のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、インダクタＬと、可変キャパシタとしてのバラクタＶＲとを含む。
【０１１７】
ＮＭＯＳトランジスタＭＮ１は、出力ノードＮＰと接地ノードＧＮＤとの間に接続される。ＮＭＯＳトランジスタＭＮ２は、出力ノードＮＮと接地ノードＧＮＤとの間に接続される。ＮＭＯＳトランジスタＭＮ１のゲートは出力ノードＮＮに接続され、ＮＭＯＳトランジスタＭＮ２のゲートは出力ノードＮＰに接続される。インダクタＬおよびバラクタＶＲは出力ノードＮＰと出力ノードＮＮとの間に互いに並列に接続される。インダクタＬの中点５２は電源ノードＶＤＤに接続される。
【０１１８】
［まとめと効果］
以上のとおり、第１の実施形態によれば、電圧制御発振器１００は、基板ＳＵＢの主面ＰＳ上に位置する接続配線１４０および接続配線２４０と、スパイラルインダクタＬと、バラクタＶＲと、ＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタＭＰ２とを備える。スパイラルインダクタＬは、主面ＰＳ上に位置し、両端が接続配線１４０および接続配線２４０にそれぞれ電気的に接続される。可変キャパシタＶＲは、主面ＰＳ上でスパイラルインダクタＬの配線の一部の直下でありかつ接続配線１４０と接続配線２４０との間に位置する回路領域９０に形成され、接続配線１４０および接続配線２４０と電気的に接続される。ＰＭＯＳトランジスタＭＰ１は、回路領域９０に形成され、接続配線１４０と電源ノードＶＤＤとの間に電気的に接続される。ＰＭＯＳトランジスタＭＰ２は、回路領域９０に形成され、接続配線２４０と電源ノードＶＤＤとの間に電気的に接続される。
【０１１９】
なお、ＰＭＯＳトランジスタＭＰ１，ＭＰ２に代えて、またはＰＭＯＳトランジスタＭＰ１，ＭＰ２とともに、ＮＭＯＳトランジスタＭＮ１，ＭＮ２を設けてもよい。ＮＭＯＳトランジスタＭＮ１，ＭＮ２の場合には、電源ノードＶＤＤに代えて接地ノードＧＮＤに接続される。
【０１２０】
上記の構成において、接続配線２４０からスパイラルインダクタＬを通って接続配線１４０まで流れる電流は、回路領域９０の直上では接続配線１４０から接続配線２４０に向かう＋Ｘ方向に流れるように、スパイラルインダクタＬの配線が形成される。可変キャパシタＶＲ、ＰＭＯＳトランジスタＭＰ１、およびＰＭＯＳトランジスタＭＰ２にそれぞれ結合された複数の電極配線はＸ方向に延在する。
【０１２１】
このようにスパイラルインダクタＬを配線することによって、可変キャパシタ（バラクタＶＲ）のアノード配線およびカソード配線を流れる電流は、直上のスパイラルインダクタＬを流れる電流と同方向である。さらに、ＭＯＳトランジスタのドレイン配線およびソース配線の一方を流れる電流を、直上のスパイラルインダクタを流れる電流と同方向にできる。したがって、回路配線を流れる電流によるインダクタへの影響を抑制することができ、インダクタのＱ値を向上させることができる。
【０１２２】
＜第２の実施形態＞
図１５は、第２の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。図１５では、図２において破線で囲まれた部分１０３のレイアウトが示されている。スパイラスインダクタの配線パターンは図２の場合と同じであるので説明を繰り返さない。
【０１２３】
図１５に示すＬＣＶＣＯでは、ドレイン配線１３７，１４３は、スパイラルインダクタを構成する互いに隣接する配線ＬＡ２，ＬＡ３の間の隙間の真下に位置しており、基板を平面視してドレイン配線１３７，１４３と重なっていない点に特徴がある。したがって、ドレイン配線１３７，１４３の線幅は、配線ＬＡ２，ＬＡ３の間の隙間の幅以下になっている。
【０１２４】
同様に、ドレイン配線２３７，２４３は、スパイラルインダクタを構成する互いに隣接する配線ＬＢ２，ＬＢ３の間の隙間の真下に位置しており、基板を平面視してドレイン配線２３７，２４３と重なっていない点に特徴がある。したがって、ドレイン配線２３７，２４３の線幅は、配線ＬＡ２，ＬＡ３の間の隙間の幅以下になっている。
【０１２５】
図１５のその他の点は図３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１２６】
一般に、スパイラルインダクタを構成する配線部分の真下よりも配線間の隙間部分の真下のほうが、磁界の大きさが小さい。そこで、上記のようにドレイン配線を配置すれば、ドレイン配線１３７，１４３，２３７，２４３を流れる電流の方向が直上のスパイラルインダクタに流れる電流と方向と反対であったとしても、電流間の相互作用をより抑制することができる。この結果、スパイラルインダクタのＱ値を向上させることができる。
【０１２７】
なお、ドレイン配線１３７，１４３，２３７，２４３の線幅を制限したために、ドレイン配線を流れる電流密度が増えすぎる場合には、ドレイン配線を多層化することによって電流密度を低減することができる。
【０１２８】
また、上記では、ドレイン配線１３７，１４３，２３７，２４３についての変更について説明したが、ソース配線１３０，１３３，２３０，２３３についても同様の変更を行うことにより同様の効果を得ることができる。
【０１２９】
＜第３の実施形態＞
図１６は、第３の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。
【０１３０】
図１６では、図１５のＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１の周辺部分が拡大して示されている。スパイラルインダクタを構成する配線ＬＡ１，ＬＡ２，ＬＡ３および接続部１４５は外周部の位置が破線で示されている。
【０１３１】
図１６を参照して、第３の実施形態のＬＣＶＣＯは、ドレイン配線１３７，１４３がメッシュ状に形成された複数の穴を有する点で図３のＬＣＶＣＯと異なる。穴の形状は特に限定されないが、図１６の場合には矩形状の穴がＸ方向およびＹ方向に並んで（すなわち、格子状に）配列されている。なお、図示していないＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２用のドレイン配線２３７，２４３についても図１６と同様の変更が行われる。第３の実施形態のＬＣＶＣＯのその他の点は図３の場合と同様である。
【０１３２】
ドレイン配線１３７，１４３がスパイラルインダクタの直下に配置されることによって、ドレイン配線１３７，１４３にはスパイラルインダクタに生じる交流磁界によって渦電流が生じる。この渦電流による損失を低減するためにドレイン配線１３７，１４３にはメッシュ状に形成された複数の穴が設けられている。
【０１３３】
図１７は、ドレイン配線に生じる渦電流について説明するための図である。図１７（Ａ）は、図１６の場合と同様に、配線にメッシュ状に形成された複数の穴が格子状に配列された場合を示している。図１７（Ｂ）は、図１７（Ａ）の場合と同一の大きさの複数の穴が千鳥状に（すなわち、Ｘ方向およびＹ方向ではジグザグに）配列された場合を示している。さらに、図１７（Ａ）および（Ｂ）では、１個の穴を周回するように流れる渦電流Ｉ１と、２個の穴を周回するように流れる渦電流Ｉ２とが模式的に示されている。
【０１３４】
図１７（Ａ）と図１７（Ｂ）とを比較すると、１個の穴を周回する渦電流Ｉ１の経路長は同じである。しかしながら、２個の穴を周回する渦電流Ｉ２の経路長に関して図１７（Ｂ）の場合の方が図１７（Ａ）の場合よりも長くなっており、結果として図１７（Ｂ）の場合の方が図１７（Ａ）の場合よりも電流経路のインピーダンスが大きくなっている。したがって、図１７（Ｂ）のようにメッシュ状に形成された複数の穴が千鳥状に配列されているほうが、渦電流による損失をより低減することができる。
【０１３５】
なお、上記は、ドレイン配線１３７，１４３，２３７，２４３についての変更であるが、ソース配線１３０，１３３，２３０，２３３についても同様の変更を行うことにより同様の効果を得ることができる。
【０１３６】
＜第４の実施形態＞
図１８は、第４の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。図１８では、図１６の場合と同様に、図１５のＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１の周辺部分が拡大して示されている。スパイラルインダクタを構成する配線ＬＡ１，ＬＡ２，ＬＡ３および接続部１４５は外周部の位置が破線で示されている。
【０１３７】
図１８を参照して、第４の実施形態のＬＣＶＣＯは、ドレイン配線１３７，１４３がメッシュ状に形成された複数の穴を有する点では図１６のＬＣＶＣＯの場合と同じであるが、隣接する穴と穴との間の幅が図１６のＬＣＶＣＯの場合と異なる。具体的に図１８の場合には、スパイラルインダクタの配線ＬＡ２，ＬＡ３間の隙間の真下の領域においてＹ方向に隣接する穴と穴との間の長さは、配線ＬＡ２，ＬＡ３の真下の領域においてＹ方向に隣接する穴と穴との間の長さよりも長くなっている。言い替えると、配線ＬＡ２と配線ＬＡ３との間の隙間の真下の領域のほうが、配線ＬＡ２，ＬＡ３の真下の領域に比べて、Ｘ方向に延在する電流経路の部分の幅が広くなっている。
【０１３８】
一般に、スパイラルインダクタを構成する配線部分の真下よりも配線間の隙間部分の真下のほうが、磁界の大きさが小さい。そこで、上記のようにドレイン配線を構成することによって、全体としてスパイラルインダクタによって生じる磁界の影響を抑制することができ、結果として、スパイラルインダクタのＱ値の低減をより抑制することができる。
【０１３９】
なお、上記は、ドレイン配線１３７，１４３，２３７，２４３についての変更であるが、ソース配線１３０，１３３，２３０，２３３についても同様の変更を行うことにより同様の効果を得ることができる。
【０１４０】
＜第５の実施形態＞
第５の実施形態では、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、およびバラクタＶＲ１，ＶＲ２の配置とその接続配線の配置とが図３の場合と異なる場合について説明する。
【０１４１】
［ＬＣＶＣＯの構成］
図１９は、第５の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。図１９では、図２において破線で囲まれた部分１０３のレイアウトが示されている。スパイラスインダクタの配線パターンは図２の場合と同じであるので説明を繰り返さない。
【０１４２】
図１９を参照して、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、およびバラクタＶＲ１のアクティブ領域（図１９において破線で示される）は、この順番で−Ｘ方向側から＋Ｘ方向側に並んで配置され、それぞれＹ方向に延在している。同様に、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２、およびバラクタＶＲ２のアクティブ領域（図１９において破線で示される）は、この順番で＋Ｘ方向側から−Ｘ方向側に並んで配置され、それぞれＹ方向に延在している。
【０１４３】
ＰＭＯＳトランジスタＭＰ１に関して、ドレイン配線１３７Ａは、アクティブ領域に対して−Ｘ方向側に隣接し、Ｙ方向に延在し、配線ＬＡ１とビアを介して接続される。ゲート配線１３１は、アクティブ領域に対して＋Ｘ方向側に隣接し、Ｙ方向に延在する。この場合、ゲート配線１３１と結合され、−Ｘ方向に突出する複数のゲート電極が設けられる。ゲート配線１３１は、さらに、接続配線１５０，１５２を介在して、Ｘ方向に延在する接続配線２４０と接続される。ソース配線１３０は、平面視してアクティブ領域に重なるように配置され、Ｙ方向に延在し、接続配線１４０の下方を通過する。したがって、基板を平面視して、ソース配線１３０はドレイン配線１３７Ａとゲート配線１３１との間に配置されている。ソース配線１３０には電源電圧ＶＤＤが与えられる。
【０１４４】
ＰＭＯＳトランジスタＭＰ２に関して、ドレイン配線２３７Ａは、アクティブ領域に対して＋Ｘ方向側に隣接し、Ｙ方向に延在し、配線ＬＢ１とビアを介して接続される。ゲート配線２３１は、アクティブ領域に対して−Ｘ方向側に隣接し、Ｙ方向に延在する。この場合、ゲート配線２３１と結合され、＋Ｘ方向に突出する複数のゲート電極が設けられる。ゲート配線２３１は、さらに、接続配線２５０，２５２，２５３を介在して、Ｘ方向に延在する接続配線１４０と接続される。接続配線１４０はビアを介して配線ＬＡ１と接続される。ソース配線２３０は、平面視してアクティブ領域に重なるように配置され、Ｙ方向に延在し、接続配線２４０の下方を通過する。したがって、基板を平面視して、ソース配線２３０はドレイン配線２３７Ａと接続配線２３２の間に配置される。ソース配線２３０には接地電圧ＧＮＤが与えられる。
【０１４５】
上記において、接続配線１４０はビアを介して配線ＬＡ１と接続され、接続配線２４０はビアを介して配線ＬＢ１と接続される。基板を平面視して、接続配線１４０，２４０は、スパイラルインダクタを構成する配線ＬＡ１〜ＬＡ５およびＬＢ１〜ＬＢ５の外部に配置されているので、スパイラルインダクタによって生じる磁界の影響を受け難くなっている。
【０１４６】
ＮＭＯＳトランジスタＭＮ１に関して、ドレイン配線１３７Ｂは、アクティブ領域に対して＋Ｘ方向側に隣接し、Ｙ方向に延在し、接続配線１４０とビアを介して接続される。ゲート配線１３４は、アクティブ領域に対して−Ｘ方向側に隣接し、Ｙ方向に延在する。この場合、ゲート配線１３４と結合され、＋Ｘ方向に突出する複数のゲート電極が設けられる。ゲート配線１３４は、さらに、接続配線１５０，１５２を介在して、接続配線２４０と接続される。ソース配線１３３は、平面視してアクティブ領域の上方に配置され、Ｙ方向に延在し、接続配線１４０の下方を通過する。したがって、基板を平面視して、ソース配線１３３はドレイン配線１３７Ｂとゲート配線１３４との間に配置されている。ソース配線１３３には接地電圧ＧＮＤが与えられる。
【０１４７】
ＮＭＯＳトランジスタＭＮ２に関して、ドレイン配線２３７Ｂは、アクティブ領域に対して−Ｘ方向側に隣接し、Ｙ方向に延在し、接続配線２４０とビアを介して接続される。ゲート配線２３４は、アクティブ領域に対して＋Ｘ方向側に隣接し、Ｙ方向に延在する。この場合、ゲート配線２３４と結合され、−Ｘ方向に突出する複数のゲート電極が設けられる。ゲート配線２３４は、さらに、接続配線２５０，２５２，２５３を介在して、接続配線１４０と接続される。ソース配線２３３は、平面視してアクティブ領域の上方に配置され、Ｙ方向に延在し、接続配線２４０の下方を通過する。したがって、基板を平面視して、ソース配線２３３はドレイン配線２３７Ｂとゲート配線２３４との間に配置されている。ソース配線２３３には接地電圧ＧＮＤが与えられる。
【０１４８】
バラクタＶＲ１に関して、アノード配線１３６は、アクティブ領域に対して−Ｘ方向側に隣接し、Ｙ方向に延在し、ビアを介して接続配線１４０と接続される。アノード配線１３６には、Ｘ方向に延在し、コンタクトを介在してアクティブ領域内の不純物領域と接続される複数のアノード電極が結合される。カソード配線１３５Ａは、アクティブ領域に対して＋Ｘ方向側に隣接し、Ｙ方向に延在し、制御電圧ＶＣＯＮＴが与えられる接続配線１６２と接続される。カソード配線１３５Ａには、Ｘ方向に延在する複数のゲート電極が結合される。
【０１４９】
バラクタＶＲ２に関して、アノード配線２３６は、アクティブ領域に対して＋Ｘ方向側に隣接し、Ｙ方向に延在し、ビアを介して接続配線２４０と接続される。アノード配線２３６には、Ｘ方向に延在し、コンタクトを介在してアクティブ領域内の不純物領域と接続される複数のアノード電極が結合される。カソード配線１３５Ｂは、アクティブ領域に対して−Ｘ方向側に隣接し、Ｙ方向に延在し、接続配線２６２と接続される。カソード配線１３５Ｂには、Ｘ方向に延在する複数のゲート電極が結合される。
【０１５０】
したがって、バラクタＶＲ１，ＶＲ２に関する上記の電極配線は、−Ｘ方向側から＋Ｘ方向側に向かって、アノード配線１３６、カソード配線１３５Ａ、カソード配線１３５Ｂ、アノード配線２３６の順に並んでいる。
【０１５１】
［ＬＣＶＣＯを流れる電流について］
図１９の各配線に流れる電流の方向について説明する。図１９では、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２の導通期間の前半において各配線に流れる電流Ｉの方向が矢印で示されている。
【０１５２】
図１９に示すように、この場合の電流は、電源ノードＶＤＤと接続されるソース配線１３０では＋Ｙ方向に流れ、ＰＭＯＳトランジスタＭＰ１を通過して、ドレイン配線１４３では−Ｙ方向に流れる。さらに、接続配線１４０を通過した電流は、バラクタＶＲ１のアノード配線１３６を＋Ｙ方向に流れ、バラクタＶＲ２のアノード配線２３６を−Ｙ方向に流れる。さらに、接続配線２４０を通過した電流は、ドレイン配線２４３では＋Ｙ方向に流れ、ＮＭＯＳトランジスタＭＮ２を通過して、接地ノードＧＮＤと接続されるソース配線２３３では−Ｙ方向に流れる。
【０１５３】
一方、スパイラルインダクタに関して、接続配線２４０から出力ノードＮＮに対応する第２端１０５を通ってスパイラルインダクタに流入した電流は出力ノードＮＰに対応する第１端１０４から流出し、接続配線１４０に達する。したがって、トランジスタおよびバラクタが配置されている回路領域９０の直上では、配線ＬＡ２〜ＬＡ５およびＬＢ２〜ＬＢ５には＋Ｘ方向に電流が流れる。
【０１５４】
なお、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２の導通期間の後半では、回路領域９０の直上でのスパイラルインダクタの配線ＬＡ１〜ＬＡ５およびＬＢ１〜ＬＢ５および接続配線１４０，２４０には−Ｘ方向の電流が流れ、バラクタＶＲ１用のアノード配線１３６には−Ｙ方向に電流が流れ、バラクタＶＲ２用のアノード配線２３６には＋Ｙ方向に電流が流れる。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２に結合された配線を流れる電流の方向は同じである。
【０１５５】
［効果］
このように、図１９の構成のＬＣＶＣＯの場合には、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、およびバラクタＶＲ１，ＶＲ２の各々に結合された複数の配線はいずれもＹ方向に延在している。したがって、これらの配線を流れる電流の方向は、いずれもスパイラルインダクタの直上の配線部分を流れる電流の方向と直交している。したがって、ＭＯＳトランジスタの導通期間の前半であるか後半であるかによらず、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、およびバラクタＶＲ１，ＶＲ２の各々に結合された複数の配線を流れる電流と、スパイラルインダクタを流れる電流との相互作用を小さくすることができる。さらに、インダクタ電流と他の回路部分の電流との相互作用は時間による変動がないので、ＬＣＶＣＯから出力される差動の発振信号の振幅の時間変動を小さくすることができる。
【０１５６】
［変形例］
図２０は、図１９の変形例のレイアウトを示す模式的な平面図である。図２０では、図２において破線で囲まれた部分１０３のレイアウトが示されている。スパイラスインダクタの配線パターンは図２の場合と同じであるので説明を繰り返さない。
【０１５７】
図２０のＬＣＶＣＯは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２の各々の配置が、図面上で左右反転されている点で図１９の場合と異なる。さらに、図２０のＬＣＶＣＯは、ＰＭＯＳトランジスタＭＰ１用のドレイン配線１３７とＮＭＯＳトランジスタＭＮ１用のドレイン配線１３７とが共有化され、ＰＭＯＳトランジスタＭＰ２用のドレイン配線２３７とＮＭＯＳトランジスタＭＮ２用のドレイン配線２３７とが共有化されている点で、図１９のＬＣＶＣＯと異なる。
【０１５８】
したがって、図２０の場合には、−Ｘ方向側から＋Ｘ方向側に向かって、ゲート配線１３１、ソース配線１３０、共通のドレイン配線１３７、ソース配線１３３、ゲート配線１３４、ゲート配線２３４、ソース配線２３３、共通のドレイン配線２３７、ソース配線２３０、ゲート配線２３１の順にトランジスタの各電極配線が並ぶ。図２０のその他の構成は図１９の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１５９】
図２０の構成であっても、図１９の場合と同様の効果を奏することができる。さらに、図２０の場合には、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とは同時に導通状態になることはないので、配線の電流密度を増加させることなく、ドレイン配線１３７に必要な配線面積を図１９の場合と比較して減らすことができる。同様にドレイン配線２３７に必要な配線面積を図１９の場合と比較して減らすことができる。
【０１６０】
＜第６の実施形態＞
図２１は、第６の実施形態によるＬＣＶＣＯの一部のレイアウトを示す模式的な平面図である。図２１では、図２において破線で囲まれた部分１０３のレイアウトが示されている。スパイラスインダクタの配線パターンは図２の場合と同じであるので説明を繰り返さない。
【０１６１】
図２１のＬＣＶＣＯは、図２０のＬＣＶＣＯの一部を変形したものである。具体的に、図２１のＬＣＶＣＯは、ＰＭＯＳトランジスタＭＰ２がドレイン配線２３７に対して−Ｘ方向側に配置され、ＮＭＯＳトランジスタＭＮ２がドレイン配線２３７に対して＋Ｘ方向側に配置され、図２０の場合とは逆になっている点で図２０のＬＣＶＣＯと異なる。
【０１６２】
したがって、図２１の場合には、−Ｘ方向側から＋Ｘ方向側に向かって、ゲート配線１３１、ソース配線１３０、共通のドレイン配線１３７、ソース配線１３３、ゲート配線１３４、ゲート配線２３１、ソース配線２３０、共通のドレイン配線２３７、ソース配線２３３、ゲート配線２３４の順にトランジスタの各電極配線が並ぶ。図２１のその他の構成は図２０の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１６３】
図２１の各配線に流れる電流の方向について説明する。図２１では、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２の導通期間の前半において各配線に流れる電流Ｉの方向が矢印で示されている。
【０１６４】
図２１に示すように、この場合の電流は、電源ノードＶＤＤと接続されるソース配線１３０では＋Ｙ方向に流れ、ＰＭＯＳトランジスタＭＰ１を通過して、ドレイン配線１４３では−Ｙ方向に流れる。さらに、接続配線１４０を通過した電流は、バラクタＶＲ１のアノード配線１３６を＋Ｙ方向に流れ、バラクタＶＲ２のアノード配線２３６を−Ｙ方向に流れる。さらに、接続配線２４０を通過した電流は、ドレイン配線２４３では＋Ｙ方向に流れ、ＮＭＯＳトランジスタＭＮ２を通過して、接地ノードＧＮＤと接続されるソース配線２３３では−Ｙ方向に流れる。
【０１６５】
一方、スパイラルインダクタに関して、接続配線２４０から出力ノードＮＮに対応する第２端１０５を通ってスパイラルインダクタに流入した電流は出力ノードＮＰに対応する第１端１０４から流出し、接続配線１４０に達する。この場合、トランジスタおよびバラクタが配置されている回路領域９０の直上では、配線ＬＡ２〜ＬＡ５およびＬＢ２〜ＬＢ５には＋Ｘ方向に電流が流れる。
【０１６６】
ここで、図２０の場合との違いについて説明する。図２０の場合には、ＰＭＯＳトランジスタＭＰ１のソース・ドレイン間を流れる電流方向は＋Ｘ方向であり、ＮＭＯＳトランジスタＭＮ２のドレイン・ソース間を流れる電流方向は−Ｘ方向であった。これに対して、図２１の場合には、ＰＭＯＳトランジスタＭＰ１のソース・ドレイン間を流れる電流方向は＋Ｘ方向であり、ＮＭＯＳトランジスタＭＮ２のドレイン・ソース間を流れる電流方向は＋Ｘ方向であり、いずれも直上のスパイラルインダクタを流れる電流の方向と同方向にすることができる。
【０１６７】
なお、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２の導通期間の後半では、スパイラルインダクタの配線ＬＡ１〜ＬＡ５およびＬＢ１〜ＬＢ５および接続配線１４０，２４０には−Ｘ方向の電流が流れ、バラクタＶＲ１用のカソード配線１３５Ａには−Ｙ方向に電流が流れ、バラクタＶＲ２用のカソード配線１３５Ｂには＋Ｙ方向に電流が流れる。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２に結合された配線を流れる電流の方向は同じである。
【０１６８】
＜第７の実施形態＞
第７の実施形態では、第１〜第６の実施形態で説明したＬＣＶＣＯを通信回路に適用した例について説明する。
【０１６９】
図２２は、通信回路の構成の一例を示す回路図である。通信回路３１０は、他の機器と無線通信を行うための回路である。そのため、通信回路３１０は、受信処理を行うための受信回路ＲＸと、送信処理を行うための送信回路ＴＸとを備えている。なお、図２２の通信回路３１０の構成要素のうちアンテナ３１１を除く少なくとも一部の要素を半導体装置として１つのパッケージに実装することができる。
【０１７０】
図２２を参照して、通信回路３１０は、アンテナ３１１と、スイッチ３１２と、ＬＮＡ（Low  Noise  Amplifier）３１３と、フィルタ３１４と、ミキサ３１５と、Ｉ／Ｆフィルタ３１６と、ベースバンド回路３１７と、局部発振器３１８と、ミキサ３１９と、フィルタ３２０と、ＰＡ（Power  Amplifier）３２１とを備えている。
【０１７１】
受信回路ＲＸは、アンテナ３１１と、スイッチ３１２と、ＬＮＡ３１３と、フィルタ３１４と、ミキサ３１５と、Ｉ／Ｆフィルタ３１６と、ベースバンド回路３１７と、局部発振器３１８と、を備えている。送信回路ＴＸは、局部発振器３１８と、ミキサ３１９と、フィルタ３２０と、ＰＡ３２１と、スイッチ３１２と、アンテナ３１１とを備えている。なお、アンテナ３１１、スイッチ３１２、ベースバンド回路３１７、及び局部発振器３１８は、送信回路ＴＸと受信回路ＲＸとで共用されている。
【０１７２】
アンテナ３１１は、空間からの電波を高周波信号として受信し、高周波信号を電波として空間に送信する。スイッチ３１２は、送信か受信に応じて、高周波信号のパスを切り替える。すなわち、受信時には、スイッチ３１２は、アンテナ３１１とＬＮＡ３１３とを接続し、送信時にはアンテナ３１１とＰＡ３２１とを接続される。
【０１７３】
まず、受信回路ＲＸについて説明する。ＬＮＡ３１３にはアンテナ３１１からスイッチ３１２を介して高周波信号が受信信号として入力される。ＬＮＡ３１３は、受信信号を増幅する受信用アンプ回路である。ＬＮＡ３１３は、受信信号をフィルタ３１４に出力する。フィルタ３１４は、受信信号に含まれる不要な帯域成分を除去する。そして、フィルタ３１４からの受信信号は、ミキサ３１５に入力される。
【０１７４】
局部発振器３１８は、所定の周波数を有するローカル信号を発生している。局部発振器３１８は、ローカル信号をミキサ３１５に出力する。ミキサ３１５は、ローカル信号を用いて、受信信号を復調する。ミキサ３１５により復調された受信信号は、Ｉ／Ｆフィルタ３１６を介して、ベースバンド回路３１７に入力される。ベースバンド回路３１７は、Ａ／Ｄ変換器やベースバンドプロセッサ等を有している。ベースバンド回路３１７は、受信信号に基づいて受信データを生成する。
【０１７５】
次に、送信回路ＴＸについて、説明する。ベースバンド回路３１７は、Ｄ／Ａ変換器などを有しており、送信データに基づいて、ベースバンド信号である送信信号を生成する。ベースバンド回路３１７は送信信号をミキサ３１９に出力する。また、局部発振器３１８は、ローカル信号をミキサ３１９に出力する。ミキサ３１９は、ローカル信号を用いて、送信信号を変調する。ミキサ３１９は、変調後の送信信号をフィルタ３２０に出力する。フィルタ３２０は、送信信号に含まれる不要な帯域成分を除去する。フィルタ３２０は、送信信号をＰＡ３２１に出力する。ＰＡ３２１は、送信信号を増幅する送信用アンプ回路である。ＰＡ３２１は、スイッチ３１２を介して、送信信号をアンテナ３１１に出力する。このようにして、送信回路ＴＸが送信処理を行う。
【０１７６】
図２３は、図２２の局部発振器の構成の一例を示すブロック図である。図２３の局部発振器３１８は、位相同期回路（ＰＬＬ：Phase  Lock  Loop）を利用したものである。
【０１７７】
図２３を参照して、局部発振器３１８は、位相比較器３５１（ＰＣ：Phase Comparator）と、ループフィルタ３５２（ＬＰＦ：Loop Filter）と、第１〜第６の実施形態で説明したＬＣＶＣＯ３５３と、分周回路３５４とを備える。
【０１７８】
位相比較器３５１は、水晶振動子などを利用した基準発振器３５０から出力されたクロック信号と分周回路３５４の出力信号（すなわち、フィードバック信号）との位相差を検出する。ループフィルタ３５２は、位相比較器３５１の出力信号を平滑化するローパスフィルタである。ＬＣＶＣＯ３５３は、ループフィルタ３５２からの入力電圧に応じた周波数のローカル信号３５５を生成する。生成されたローカル信号３５５は、局部発振器３１８の出力信号として図２２のミキサ３１５，３１９に出力されるとともに、分周回路３５４に入力される。分周回路３５４は、入力されたローカル信号３５５をｍ分周した信号（すなわち、ローカル信号３５５の周波数の１／ｍの周波数を有する信号）を、フィードバック信号として位相比較器３５１に出力する。
【０１７９】
上記の構成の局部発振器３１８の構成によれば、電圧制御発振器として第１〜第６の実施形態で説明したＬＣＶＣＯを利用しているので、低ノイズのローカル信号を得ることができる。この結果、図２２の通信回路３１０から送信される送信波の信号品質、および受信信号から得られる受信データの品質を高めることができる。
【０１８０】
＜付記＞
以下、上記の各実施形態の特徴の一部を示す。
【０１８１】
（請求項１）
電圧制御発振器を備えた半導体装置であって、
前記電圧制御発振器は、
基板の主面上に位置する第１の接続配線および第２の接続配線と、
前記主面上に位置し、両端が前記第１の接続配線および前記第２の接続配線にそれぞれ電気的に接続されたスパイラルインダクタと、
前記主面上で前記スパイラルインダクタの配線の一部の直下でありかつ前記第１の接続配線と前記第２の接続配線との間に位置する回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続された可変キャパシタと、
前記回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続されたトランジスタ対とを備え、
前記第２の接続配線から前記スパイラルインダクタを通って前記第１の接続配線まで流れる電流は、前記回路領域の直上では前記第１の接続配線から前記第２の接続配線に向かう第１の方向に流れるように、前記スパイラルインダクタの配線が形成され、
前記可変キャパシタおよび前記トランジスタ対の各々の電極に結合された複数の電極配線は前記第１の方向と平行な方向に延在する、半導体装置。
【０１８２】
（請求項２）
前記トランジスタ対は、第１のトランジスタおよび第２のトランジスタを含み、
前記第１のトランジスタおよび前記第２のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第１のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第１の電極配線と、
前記第１のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、第１の電源ノードと電気的に接続された第２の電極配線と、
前記第２のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第３の電極配線と、
前記第２のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の電源ノードと電気的に接続された第４の電極配線とを備える、請求項１に記載の半導体装置。
【０１８３】
（請求項３）
前記第１の接続配線および前記第２の接続配線は、前記スパイラルインダクタの直下に配置され、前記第１の方向と垂直な方向に延在する、請求項２に記載の半導体装置。
【０１８４】
（請求項４）
前記基板を平面視して、前記第１の電極配線と前記第３の電極配線とは、前記スパイラルインダクタの隣接する配線間の隙間と重なるように配置される、請求項２に記載の半導体装置。
【０１８５】
（請求項５）
前記第１の電極配線および前記第３の電極配線の各々の線幅は、前記隙間の間隔以下である、請求項４に記載の半導体装置。
【０１８６】
（請求項６）
前記第１の電極配線および前記第３の電極配線の各々は、メッシュ状に形成された複数の穴を含む、請求項４に記載の半導体装置。
【０１８７】
（請求項７）
前記複数の穴は千鳥状に配置されている、請求項６に記載の半導体装置。
【０１８８】
（請求項８）
前記基板を平面視して、前記第１の方向と垂直な方向を第２の方向とし、
前記スパイラルインダクタの配線の真下の領域において前記第２の方向に隣接する穴と穴との間の長さは、前記隙間の真下の領域において前記第２の方向に隣接する穴と穴との間の長さよりも短い、請求項６に記載の半導体装置。
【０１８９】
（請求項９）
前記回路領域に形成され、前記第１の接続配線と第２の電源ノードとの間に電気的に接続された第３のトランジスタと、
前記回路領域に形成され、前記第２の接続配線と前記第２の電源ノードとの間に電気的に接続された第４のトランジスタとをさらに備え、
前記第３のトランジスタおよび前記第４のトランジスタにそれぞれ結合された複数の電極配線の延在方向は前記第１の方向と平行である、請求項２に記載の半導体装置。
【０１９０】
（請求項１０）
前記第３のトランジスタおよび前記第４のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第３のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第５の電極配線と、
前記第３のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第６の電極配線と、
前記第４のトランジスタの前記第１の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第７の電極配線と、
前記第４のトランジスタの前記第２の主電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第８の電極配線とを備える、請求項９に記載の半導体装置。
【０１９１】
（請求項１１）
前記第１の電極配線と前記第５の電極配線とは、前記第２の電極配線と前記第６の電極配線との間に位置し、相互に分離しておらず、
前記第３の電極配線と前記第７の電極配線とは、前記第４の電極配線と前記第８の電極配線との間に位置し、相互に分離していない、請求項１０に記載の半導体装置。
【０１９２】
（請求項１２）
電圧制御発振器を備えた半導体装置であって、
前記電圧制御発振器は、
基板の主面上に位置する第１の接続配線および第２の接続配線と、
前記主面上に位置し、両端が前記第１の接続配線および前記第２の接続配線にそれぞれ電気的に接続されたスパイラルインダクタと、
前記主面上で前記スパイラルインダクタの配線の一部の直下に位置する回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続された可変キャパシタと、
前記回路領域に形成され、前記第１の接続配線および前記第２の接続配線と電気的に接続されたトランジスタ対とを備え、
前記スパイラルインダクタを流れる電流が前記回路領域の直上では第１の方向に流れるように、前記スパイラルインダクタの配線が形成され、
前記主面上で前記第１の方向に垂直な方向を第２の方向とし、
前記可変キャパシタおよび前記トランジスタ対の各々の電極に結合された複数の電極配線は前記第２の方向と平行な方向に延在する、半導体装置。
【０１９３】
（請求項１３）
前記トランジスタ対は、第１のトランジスタおよび第２のトランジスタを含み、
前記第１のトランジスタおよび前記第２のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第１のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第１の電極配線と、
前記第１のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在しし、第１の電源ノードと電気的に接続された第２の電極配線と、
前記第２のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第３の電極配線と、
前記第２のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第１の電源ノードと電気的に接続された第４の電極配線とを備える、請求項１２に記載の半導体装置。
【０１９４】
（請求項１４）
前記第１の接続配線および前記第２の接続配線は、前記第１の方向と平行な方向に延在し、前記基板を平面視して前記スパイラルインダクタの外側に配置される、請求項１３に記載の半導体装置。
【０１９５】
（請求項１５）
前記回路領域に形成され、前記第１の接続配線と第２の電源ノードとの間に電気的に接続された第３のトランジスタと、
前記回路領域に形成され、前記第２の接続配線と前記第２の電源ノードとの間に電気的に接続された第４のトランジスタとをさらに備え、
前記第３のトランジスタおよび前記第４のトランジスタにそれぞれ結合された複数の電極配線は前記第２の方向と平行な方向に延在する、請求項１３に記載の半導体装置。
【０１９６】
（請求項１６）
前記第３のトランジスタおよび前記第４のトランジスタの各々は、第１の主電極、第２の主電極、制御電極を含み、前記制御電極に与えられた信号に応じて前記第１の主電極と前記第２の主電極との間を導通または非導通に切り替え可能であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第３のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第５の電極配線と、
前記第３のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第６の電極配線と、
前記第４のトランジスタの前記第１の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第７の電極配線と、
前記第４のトランジスタの前記第２の主電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の電源ノードと電気的に接続された第８の電極配線とを備える、請求項１５に記載の半導体装置。
【０１９７】
（請求項１７）
前記第１の電極配線と前記第５の電極配線とは、前記第２の電極配線と前記第６の電極配線との間に位置し、相互に分離しておらず、
前記第３の電極配線と前記第７の電極配線とは、前記第４の電極配線と前記第８の電極配線との間に位置し、相互に分離していない、請求項１６に記載の半導体装置。
【０１９８】
（請求項１８）
前記第２の電極配線、前記第４の電極配線、前記第６の電極配線、および前記第８の電極配線は、前記第１の方向に沿って、前記第２の電極配線、前記第６の電極配線、前記第８の電極配線、前記第４の電極配線の順番に配置される、請求項１７に記載の半導体装置。
【０１９９】
（請求項１９）
前記第２の電極配線、前記第４の電極配線、前記第６の電極配線、および前記第８の電極配線は、前記第１の方向に沿って、前記第２の電極配線、前記第６の電極配線、前記第４の電極配線、前記第８の電極配線の順番に配置される、請求項１７に記載の半導体装置。
【０２００】
（請求項２０）
送信信号を変調または受信信号を復調するためのミキサと、
前記ミキサに供給するローカル信号を生成する局部発振器とを備え、
前記局部発振器は、前記電圧制御発振器を備えた位相同期回路を含む、請求項１または１２に記載の半導体装置。
【０２０１】
（請求項２１）
前記可変キャパシタは、第１の電極および第２の電極を含み、前記第１の電極と前記第２の電極との間の容量が制御電圧に応じて可変であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第１の電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第９の電極配線と、
前記第２の電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第１０の電極配線とを備える、請求項２に記載の半導体装置。
【０２０２】
（請求項２２）
前記電圧制御発振器は、前記可変キャパシタとは別の第２の可変キャパシタをさらに備え、
前記第２の可変キャパシタは、第３の電極および第４の電極を含み、前記第３の電極と前記第４の電極との間の容量が制御電圧に応じて可変であり、
前記第１０の電極配線は、前記第２の電極および前記第４の電極の両方と結合され、前記制御電圧が与えられ、
前記電圧制御発振器は、さらに、
前記第３の電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第１１の電極配線を備える、請求項２１に記載の半導体装置。
【０２０３】
（請求項２３）
前記第１の電極配線と前記第３の電極配線とは前記第１の方向に並び、
前記第２の電極配線と前記第４の電極配線とは前記第１の方向に並ぶ、請求項２に記載の半導体装置。
【０２０４】
（請求項２４）
前記第１のトランジスタおよび前記第２のトランジスタの各々のアクティブ領域は、前記第１の方向と平行な方向に延在する、請求項２に記載の半導体装置。
【０２０５】
（請求項２５）
前記第１のトランジスタのアクティブ領域と前記第２のトランジスタのアクティブ領域とは、前記第１の方向に並ぶ、請求項２４に記載の半導体装置。
【０２０６】
（請求項２６）
前記基板を平面視して、前記第２の電極配線は前記第１のトランジスタの前記アクティブ領域と重なり、
前記基板を平面視して、前記第４の電極配線は前記第２のトランジスタの前記アクティブ領域と重なる、請求項２４に記載の半導体装置。
【０２０７】
（請求項２７）
前記第２の電極配線は、前記第１のトランジスタの前記アクティブ領域から前記第１の接続配線に向かって延在し、前記第１の接続配線の下方を通過し、
前記第４の電極配線は、前記第２のトランジスタの前記アクティブ領域から前記第２の接続配線に向かって延在し、前記第２の接続配線の下方を通過する、請求項２６に記載の半導体装置。
【０２０８】
（請求項２８）
前記電圧制御発振器は、
前記第１のトランジスタの前記制御電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続される第１の制御電極配線と、
前記第２のトランジスタの前記制御電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続される第２の制御電極配線とをさらに備える、請求項２に記載の半導体装置。
【０２０９】
（請求項２９）
前記基板を平面視して、前記第２の電極配線は前記第１の電極配線と前記第１の制御電極配線との間に配置され、
前記基板を平面視して、前記第４の電極配線は前記第３の電極配線と前記第２の制御電極配線との間に配置される、請求項２８に記載の半導体装置。
【０２１０】
（請求項３０）
前記可変キャパシタは、第１の電極および第２の電極を含み、前記第１の電極と前記第２の電極との間の容量が制御電圧に応じて可変であり、
前記電圧制御発振器は、前記複数の電極配線として、
前記第１の電極と結合され、前記第２の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続された第９の電極配線と、
前記第２の電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第１０の電極配線とを備える、請求項１２に記載の半導体装置。
【０２１１】
（請求項３１）
前記電圧制御発振器は、前記可変キャパシタとは別の第２の可変キャパシタをさらに備え、
前記第２の可変キャパシタは、第３の電極および第４の電極を含み、前記第３の電極と前記第４の電極との間の容量が制御電圧に応じて可変であり、
前記電圧制御発振器は、さらに、
前記第３の電極と結合され、前記第２の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続された第１１の電極配線と、
前記第４の電極と結合され、前記第２の方向と平行な方向に延在し、前記第１０の電極配線と電気的に接続され、前記制御電圧が与えられる、第１２の電極配線とを備える、請求項３０に記載の半導体装置。
【０２１２】
（請求項３２）
前記第９の電極配線、前記第１０の電極配線、前記第１１の電極配線、および前記第１２の電極配線は、前記第１の方向に沿って、前記第９の電極配線、前記第１０の電極配線、前記第１２の電極配線、前記第１１の電極配線の順に並ぶ、請求項３１に記載の半導体装置。
【０２１３】
（請求項３３）
前記第１のトランジスタおよび前記第２のトランジスタの各々のアクティブ領域は、前記第２の方向と平行な方向に延在する、請求項１３に記載の半導体装置。
【０２１４】
（請求項３４）
前記基板を平面視して、前記第２の電極配線は前記第１のトランジスタの前記アクティブ領域と重なり、
前記基板を平面視して、前記第４の電極配線は前記第２のトランジスタの前記アクティブ領域と重なる、請求項３３に記載の半導体装置。
【０２１５】
（請求項３５）
前記第２の電極配線は、前記第１のトランジスタの前記アクティブ領域から前記第１の接続配線に向かって延在し、前記第１の接続配線の下方を通過し、
前記第４の電極配線は、前記第２のトランジスタの前記アクティブ領域から前記第２の接続配線に向かって延在し、前記第２の接続配線の下方を通過する、請求項３４に記載の半導体装置。
【０２１６】
（請求項３６）
前記電圧制御発振器は、
前記第１のトランジスタの前記制御電極と結合され、前記第１の方向と平行な方向に延在し、前記第２の接続配線と電気的に接続される第１の制御電極配線と、
前記第２のトランジスタの前記制御電極と結合され、前記第１の方向と平行な方向に延在し、前記第１の接続配線と電気的に接続される第２の制御電極配線とをさらに備える、請求項１３に記載の半導体装置。
【０２１７】
（請求項３７）
前記基板を平面視して、前記第２の電極配線は前記第１の電極配線と前記第１の制御電極配線との間に配置され、
前記基板を平面視して、前記第４の電極配線は前記第３の電極配線と前記第２の制御電極配線との間に配置される、請求項３６に記載の半導体装置。
【０２１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２１９】
９０  回路領域、１００  電圧制御発振器、１０１，１０１Ａ，１０１Ｂ  コア部、１０２  バッファ部、１１０，１１１，１１２，２１０，２１１，２１２  アクティブ領域、１１３Ａ，１１４Ａ，１１５Ａ  ゲート電極、１３１，１３４，２３１，２３４  ゲート配線、１１７，１２０，２１７，２２０  ソース電極、１１８，１２１，２１８，２２１  ドレイン電極、１２２Ａ，１２２Ｂ，２２２Ａ，２２２Ｂ  アノード電極、１２３，２２３  カソード電極、１３７，１４３，２３７，２４３  ドレイン配線、１２８，１３６，２２８，２３６  アノード配線、１２９，１３５，２２９  カソード配線、１３０，１３３，２３０，２３３  ソース配線、１４０，２４０  接続配線、１４５，１４６，２４５，２４６  接続部、３１０  通信回路、３１５，３１９  ミキサ、３１７  ベースバンド回路、３１８  局部発振器、３５０  基準発振器、３５１  位相比較器、３５２  ループフィルタ、３５４  分周回路、３５５  ローカル信号、ＧＮＤ  接地電圧（接地ノード）、ＩＬ  インダクタ電流、ＩＶＲ  バラクタ電流、Ｉｄ  ドレイン電流、Ｌ  スパイラルインダクタ、ＬＡ１〜ＬＡ５，ＬＢ１〜ＬＢ５  インダクタの配線、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４  ＭＯＳトランジスタ、ＮＮ，ＮＰ  出力ノード、ＰＳ  主面、ＲＸ  受信回路、ＳＵＢ  基板、ＴＸ  送信回路、ＶＣＯＮＴ  制御電圧、ＶＤＤ  電源電圧（電源ノード）、ＶＬ  インダクタ電圧、ＶＲ  バラクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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