(57)【要約】【課題】出力トランジスタの急峻なターンオフを回避する。【解決手段】電源電圧ラインと負荷との間に互いに直列接続された一対の出力トランジスタが配置され、出力トランジスタごとに、出力トランジスタのオン、オフするためのドライブ回路（１１Ｂ）、出力トランジスタのオン、オフに連動してオン、オフするセンストランジスタ（Ｔｒｓ）が設けられる。出力トランジスタ及びセンストランジスタのゲート間には抵抗（４１）が挿入される。出力トランジスタをターンオフ動作では、出力トランジスタのゲート電圧を徐々に低下させてゆき、そのゲート電圧に抵抗の電圧降下を加算した電圧がセンストランジスタのゲートに加わる。センストランジスタのターンオフを受けて出力トランジスタのゲート−ソース間を短絡することで出力トランジスタの非導通を確保し、貫通電流の発生を抑止する。【選択図】図１１
2019114936.tif 000002
【特許請求の範囲】
【請求項１】
互いに直列接続された第１出力トランジスタ及び第２出力トランジスタと、各出力トランジスタをオン、オフするためのドライブ部と、を有し、前記第１出力トランジスタと前記第２出力トランジスタとの間に設けられた出力端子を介して負荷に負荷電流を供給する負荷駆動装置であって、
前記第１出力トランジスタ及び前記第２出力トランジスタの何れか一方である対象出力トランジスタの制御電極に接続され、前記対象出力トランジスタの制御電極における電圧レベルに基づき、強制オフ信号を出力可能な監視回路と、
前記監視回路から前記強制オフ信号を受けたとき、前記対象出力トランジスタを強制的にオフとする強制オフ回路と、を備え、
前記監視回路は、センストランジスタを有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記センストランジスタもオン状態からオフ状態に向かうように構成され、前記センストランジスタのターンオフを受けて前記強制オフ信号を出力し、
前記ドライブ部は、前記強制オフ信号の出力を受けて、前記第１出力トランジスタ及び前記第２出力トランジスタの内の他方の出力トランジスタのオンを許容し、
前記監視回路は、前記センストランジスタの制御電極と前記対象出力トランジスタの制御電極との間に挿入された調整抵抗を更に有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記調整抵抗に所定電流を供給することで、前記調整抵抗がないときとの比較において前記調整抵抗の電圧降下分だけ前記センストランジスタのターンオフのタイミングを遅らせる
ことを特徴とする負荷駆動装置。
【請求項２】
前記ドライブ部は、前記対象出力トランジスタをオン状態からオフ状態に切り替える際、前記対象出力トランジスタがオン状態からオフ状態に向かう向きに、前記オフ用電流源と前記対象出力トランジスタの制御電極との間において所定のオフ用電流を流し、これによって前記オフ用電流の大きさに応じた時間をかけて前記対象出力トランジスタをオン状態からオフ状態に向わせる
ことを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
前記対象出力トランジスタ及び前記センストランジスタの夫々は前記制御電極としてのゲートを有する電界効果トランジスタであって、前記対象出力トランジスタ及び前記センストランジスタのソース同士は共通接続され、
前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かうよう前記対象出力トランジスタのゲート−ソース間電圧が縮小される過程において、前記対象出力トランジスタのゲート−ソース間電圧が前記センストランジスタのゲート閾値電圧まで縮小されても前記センストランジスタのオン状態が維持され、その後、更に、前記調整抵抗の電圧降下分、前記対象出力トランジスタのゲート−ソース間電圧が縮小したときに、前記センストランジスタがターンオフする
ことを特徴とする請求項１又は２に記載の負荷駆動装置。
【請求項４】
前記対象出力トランジスタ及び前記センストランジスタの夫々は前記制御電極としてのゲートを有するＩＧＢＴであって、前記対象出力トランジスタ及び前記センストランジスタのエミッタ同士は共通接続され、
前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かうよう前記対象出力トランジスタのゲート−エミッタ間電圧が縮小される過程において、前記対象出力トランジスタのゲート−エミッタ間電圧が前記センストランジスタのゲート閾値電圧まで縮小されても前記センストランジスタのオン状態が維持され、その後、更に、前記調整抵抗の電圧降下分、前記対象出力トランジスタのゲート−エミッタ間電圧が縮小したときに、前記センストランジスタがターンオフする
ことを特徴とする請求項１又は２に記載の負荷駆動装置。
【請求項５】
前記対象出力トランジスタ及び前記センストランジスタは、互いに共通のゲート閾値電圧を有する
ことを特徴とする請求項３又は４に記載の負荷駆動装置。
【請求項６】
前記監視回路は、前記センストランジスタがターンオフしてから所定時間の経過後に前記強制オフ信号を出力する
ことを特徴とする請求項１〜５の何れかに記載の負荷駆動装置。
【請求項７】
前記対象出力トランジスタが繰り返しオン、オフされるように前記ドライブ部を制御する制御回路を更に備えた
ことを特徴とする請求項１〜６の何れかに記載の負荷駆動装置。
【請求項８】
前記第１出力トランジスタと前記第２出力トランジスタの夫々を前記対象出力トランジスタとし、
前記第１出力トランジスタと前記第２出力トランジスタの夫々に対して、前記監視回路及び前記強制オフ回路が設けられる
ことを特徴とする請求項１〜７の何れかに記載の負荷駆動装置。
【請求項９】
請求項１〜８の何れかに記載の負荷駆動装置を形成する半導体装置であって、
前記負荷駆動装置は集積回路を用いて形成される
ことを特徴とする半導体装置。
【請求項１０】
請求項１〜８の何れかに記載の負荷駆動装置を備え、前記負荷としてのモータに前記負荷電流を供給する
ことを特徴とするモータドライバ装置。
【請求項１１】
請求項１〜８の何れかに記載の負荷駆動装置を備えるモータドライバ装置であって、
前記負荷駆動装置は、磁気ディスク装置の磁気ディスクを回転させるスピンドルモータを前記負荷として駆動するＳＰＭドライバである
ことを特徴とするモータドライバ装置。
【請求項１２】
請求項１〜８の何れかに記載の負荷駆動装置を備えるモータドライバ装置であって、
前記負荷駆動装置は、磁気ディスク装置の磁気ヘッドを磁気ディスクの半径方向に移動させるボイスコイルモータを前記負荷として駆動するＶＣＭドライバである
ことを特徴とするモータドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動装置、並びに、それに関わる半導体装置及びモータドライバ装置に関する。
【背景技術】
【０００２】
ハードディスク装置には、磁気ディスクを回転駆動するスピンドルモータ（ＳＰＭ）及び磁気ヘッドの移動に用いるボイスコイルモータ（ＶＣＭ）が設けられ、ＳＰＭは一般にＰＷＭ（pulse width modulation）駆動され、ＶＣＭもＰＷＭ駆動されることが多い。
【０００３】
図２１は、三相直流モータとしてのＳＰＭ９１０と、ハードディスク装置に設けられるＳＰＭドライバ９２０との接続関係が示されている。ＳＰＭ９１０はＵ相、Ｖ相及びＷ相のコイル９１０ｕ、９１０ｖ及び９１０ｗを備え、ＳＰＭドライバ９２０はＵ相、Ｖ相及びＷ相用のハーフブリッジ回路９２１ｕ、９２１ｖ及び９２１ｗと、ドライブ回路９２２を備える。備える。そして、各コイルの一端が、対応する出力端子（９３０ｕ、９３０ｖ、９３０ｗ）を介して、対応するハーフブリッジ回路に接続される。ドライブ回路９２２は、図示されない制御回路から提供されるＵ相、Ｖ相及びＷ相のＰＷＭ信号に従って対応するハーフブリッジ回路の各出力トランジスタのオン、オフすることでＳＰＭ９１０をＰＷＭ駆動することができる。この際、各ハーフブリッジ内の一対の出力トランジスタが同時にオンすることを回避する技術も利用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＷＯ２００９／１５０７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＰＭ９１０をＰＷＭ駆動する際、ＳＰＭ９１０に繋がる出力端子（９３０ｕ、９３０ｖ、９３０ｗ）での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分が、ハードディスク装置全体の騒音を増大させることが知られている。このため、このような騒音をなるだけ小さくすべく、ハードディスク装置では、一般に、出力トランジスタのターンオン動作及びターンオフ動作において出力端子の電圧を所望のスルーレート（例えば数１０Ｖ／μｓｅｃ）でなだらかに変化させるスルーレート制御が要求される。
【０００６】
また、ハードディスク装置に限らず、任意の負荷駆動装置に関し、任意の負荷に接続される出力端子での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分がノイズとして他の回路動作に悪影響を及ぼすことがあり、これを考慮して、上述のスルーレート制御が要求されることもある。
【０００７】
しかしながら、従来構成におけるターンオフ動作では、負荷に供給される負荷電流に依存して、上記スルーレート制御が正確に働かくなることがあった（その理由については後に詳説される）。
【０００８】
本発明は、負荷に接続される出力端子での急峻な電圧変化の抑制に寄与する負荷駆動装置、並びに、当該負荷駆動装置に関わる半導体装置及びモータドライバ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る負荷駆動装置は、互いに直列接続された第１出力トランジスタ及び第２出力トランジスタと、各出力トランジスタをオン、オフするためのドライブ部と、を有し、前記第１出力トランジスタと前記第２出力トランジスタとの間に設けられた出力端子を介して負荷に負荷電流を供給する負荷駆動装置であって、前記第１出力トランジスタ及び前記第２出力トランジスタの何れか一方である対象出力トランジスタの制御電極に接続され、前記対象出力トランジスタの制御電極における電圧レベルに基づき、強制オフ信号を出力可能な監視回路と、前記監視回路から前記強制オフ信号を受けたとき、前記対象出力トランジスタを強制的にオフとする強制オフ回路と、を備え、前記監視回路は、センストランジスタを有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記センストランジスタもオン状態からオフ状態に向かうように構成され、前記センストランジスタのターンオフを受けて前記強制オフ信号を出力し、前記ドライブ部は、前記強制オフ信号の出力を受けて、前記第１出力トランジスタ及び前記第２出力トランジスタの内の他方の出力トランジスタのオンを許容し、前記監視回路は、前記センストランジスタの制御電極と前記対象出力トランジスタの制御電極との間に挿入された調整抵抗を更に有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記調整抵抗に所定電流を供給することで、前記調整抵抗がないときとの比較において前記調整抵抗の電圧降下分だけ前記センストランジスタのターンオフのタイミングを遅らせることを特徴とする。
【００１０】
具体的には例えば、前記ドライブ部は、前記対象出力トランジスタをオン状態からオフ状態に切り替える際、前記対象出力トランジスタがオン状態からオフ状態に向かう向きに、前記オフ用電流源と前記対象出力トランジスタの制御電極との間において所定のオフ用電流を流し、これによって前記オフ用電流の大きさに応じた時間をかけて前記対象出力トランジスタをオン状態からオフ状態に向わせると良い。
【００１１】
また具体的には例えば、前記対象出力トランジスタ及び前記センストランジスタの夫々は前記制御電極としてのゲートを有する電界効果トランジスタであって、前記対象出力トランジスタ及び前記センストランジスタのソース同士は共通接続され、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かうよう前記対象出力トランジスタのゲート−ソース間電圧が縮小される過程において、前記対象出力トランジスタのゲート−ソース間電圧が前記センストランジスタのゲート閾値電圧まで縮小されても前記センストランジスタのオン状態が維持され、その後、更に、前記調整抵抗の電圧降下分、前記対象出力トランジスタのゲート−ソース間電圧が縮小したときに、前記センストランジスタがターンオフすると良い。
【００１２】
或いは例えば、前記対象出力トランジスタ及び前記センストランジスタの夫々は前記制御電極としてのゲートを有するＩＧＢＴであって、前記対象出力トランジスタ及び前記センストランジスタのエミッタ同士は共通接続され、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かうよう前記対象出力トランジスタのゲート−エミッタ間電圧が縮小される過程において、前記対象出力トランジスタのゲート−エミッタ間電圧が前記センストランジスタのゲート閾値電圧まで縮小されても前記センストランジスタのオン状態が維持され、その後、更に、前記調整抵抗の電圧降下分、前記対象出力トランジスタのゲート−エミッタ間電圧が縮小したときに、前記センストランジスタがターンオフしても良い。
【００１３】
また例えば、前記対象出力トランジスタ及び前記センストランジスタは、互いに共通のゲート閾値電圧を有していると良い。
【００１４】
また例えば、前記監視回路は、前記センストランジスタがターンオフしてから所定時間の経過後に前記強制オフ信号を出力すると良い。
【００１５】
また例えば、前記対象出力トランジスタが繰り返しオン、オフされるように前記ドライブ部を制御する制御回路を前記負荷駆動装置に更に設けておくと良い。
【００１６】
また例えば、前記負荷駆動装置において前記第１出力トランジスタと前記第２出力トランジスタの夫々を前記対象出力トランジスタとし、前記第１出力トランジスタと前記第２出力トランジスタの夫々に対して、前記監視回路及び前記強制オフ回路が設けられていても良い。
【００１７】
本発明に係る半導体装置は、前記負荷駆動装置を形成する半導体装置であって、前記負荷駆動装置は集積回路を用いて形成されることを特徴とする。
【００１８】
本発明に係る第１のモータドライバ装置は前記負荷駆動装置を備え、前記負荷としてのモータに前記負荷電流を供給することを特徴とする。
【００１９】
本発明に係る第２のモータドライバ装置は前記負荷駆動装置を備え、前記負荷駆動装置は、磁気ディスク装置の磁気ディスクを回転させるスピンドルモータを前記負荷として駆動するＳＰＭドライバであることを特徴とする。
【００２０】
具本発明に係る第３のモータドライバ装置は前記負荷駆動装置を備え、前記負荷駆動装置は、磁気ディスク装置の磁気ヘッドを磁気ディスクの半径方向に移動させるボイスコイルモータを前記負荷として駆動するＶＣＭドライバであることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、負荷に接続される出力端子での急峻な電圧変化の抑制に寄与する負荷駆動装置、並びに、当該負荷駆動装置に関わる半導体装置及びモータドライバ装置を提供することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る負荷駆動装置の構成ブロック図である。
【図２】本発明に関する参考実施例に係り、負荷駆動装置の一部構成図である。
【図３】本発明に関する参考実施例に係り、ローサイド側の出力トランジスタのターンオン動作の説明図である。
【図４】本発明に関する参考実施例に係り、ローサイド側の出力トランジスタのターンオフ動作の説明図である。
【図５】デッドタイム回路の入出力信号関係を示す図である。
【図６】本発明に関する参考実施例に係り、負荷を定電流駆動する際における出力トランジスタのターンオフ動作の説明図である。
【図７】本発明に関する参考実施例に係り、負荷を定電流駆動する際における出力トランジスタのターンオフ動作時の各部波形を示す図である（簡略化モデル）。
【図８】本発明に関する参考実施例に係り、負荷を定電流駆動する際における出力トランジスタのターンオフ動作の説明図である。
【図９】本発明に関する参考実施例に係り、負荷を定電流駆動する際における出力トランジスタのターンオフ動作時の各部波形を示す図である（負荷電流：大）。
【図１０】本発明に関する参考実施例に係り、負荷を定電流駆動する際における出力トランジスタのターンオフ動作時の各部波形を示す図である（負荷電流：小）。
【図１１】本発明の第１実施例に係る負荷駆動装置の一部構成図である。
【図１２】本発明の第１実施例に係り、負荷を定電流駆動する際における出力トランジスタのターンオフ動作時の各部波形を示す図である（負荷電流：大）。
【図１３】本発明の第１実施例に係り、負荷を定電流駆動する際における出力トランジスタのターンオフ動作時の各部波形を示す図である（負荷電流：小）。
【図１４】本発明の第２実施例に係る負荷駆動装置の一部構成図である。
【図１５】本発明の第４実施例に係る定電流回路の内部回路図である。
【図１６】本発明の第６実施例に係るハードディスク装置の機構に関わる概略構成図である。
【図１７】本発明の第６実施例に係るハードディスク装置の電気的な概略ブロック図、及び、ハードディスク装置に搭載されるドライバＩＣの外観斜視図である。
【図１８】本発明の第６実施例に係り、ＳＰＭ（スピンドルモータ）及びＳＰＭドライバの内部構成とそれらの接続関係を示す図である。
【図１９】本発明の第６実施例に係り、ＶＣＭ（ボイスコイルモータ）及びＶＣＭドライバの内部構成とそれらの接続関係を示す図である。
【図２０】本発明の第７実施例に係る負荷駆動装置の一部構成図である。
【図２１】従来技術に係り、ＳＰＭ（スピンドルモータ）及びＳＰＭドライバの接続関係を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
【００２４】
図１に、本発明の実施形態に係る負荷駆動装置１の構成ブロック図を示す。負荷駆動装置１は、互いに直列接続されたハイサイド側の出力トランジスタＴｒＨ及びローサイド側の出力トランジスタＴｒＬを備えると共に、制御回路２０と、出力端子ＯＵＴと、出力トランジスタごとに設けられた出力ブロック１０と、を備える。負荷駆動装置１の各構成要素を半導体集積回路の形態で形成することができ、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置を構成して良い。
【００２５】
出力トランジスタＴｒＨ及びＴｒＬにてハーフブリッジ回路が構成される。当該ハーフブリッジ回路において、出力トランジスタＴｒＨ及びＴｒＬはＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されており、出力トランジスタＴｒＨのドレインは、所定の正の直流電圧値を有する電源電圧ＶＰＷＲが印加される電源電圧ラインＬＮ＿ＶＰＷＲに接続され、出力トランジスタＴｒＬのソースはグランドに接続されている。出力トランジスタＴｒＨのソース及び出力トランジスタＴｒＬのドレインは出力端子ＯＵＴに共通接続されている。グランドとは、０Ｖ（ゼロボルト）の基準電位を有する基準電位点を指す。尚、本実施形態において、電位はグランドを基準とする電位を指し、特に基準を示さずに記載される電圧は、グランドとの電位差を指す。グランドをグランドラインと読み替えても良い。本実施形態において、ラインとは、導線にて構成された配線又は所定パターン形状の導体を意味する。
【００２６】
各出力ブロック１０は、ドライブ回路１１、状態監視回路１２及び強制オフ回路１３を備える。出力トランジスタＴｒＨに対する出力ブロック１０を特に符号１０Ｈにて参照し、出力トランジスタＴｒＬに対する出力ブロック１０を特に符号１０Ｌにて参照する。
【００２７】
出力ブロック１０Ｈにおけるドライブ回路１１は、制御回路２０から供給される制御信号に従い、出力トランジスタＴｒＨのゲート電圧（ゲートの電位）を制御することで出力トランジスタＴｒＨのオン、オフを制御する。出力トランジスタＴｒＨのゲート電圧の制御は、出力トランジスタＴｒＨのゲート−ソース間電圧の制御でもある。
【００２８】
出力トランジスタＴｒＨ及びＴｒＬを含む任意のＦＥＴについて、ゲート−ソース間電圧とは、当該ＦＥＴのソースの電位から見た当該ＦＥＴのゲートの電位を指す。以下、出力トランジスタＴｒＨ及びＴｒＬを含む任意のＦＥＴについて、ゲート−ソース間電圧を、電圧ＶＧＳと略記することがある、又は、単にＶＧＳと表記することがある。
【００２９】
出力ブロック１０Ｈにおける状態監視回路１２は、出力トランジスタＴｒＨのゲート電圧の電圧レベルを監視することで、出力トランジスタＴｒＨの状態を検出し、出力トランジスタＴｒＨの電圧ＶＧＳが出力トランジスタＴｒＨのゲート閾値電圧ＶＴＨ（ゲート遮断電圧）以下又は出力トランジスタＴｒＨのゲート閾値電圧ＶＴＨ（ゲート遮断電圧）未満の所定電圧ＶＴＨ’以下である場合に、デッドタイム分の所定時間ｔＤＴの経過を待ってからハイレベルの状態検出信号を出力し、そうでない場合にはローレベルの状態検出信号を出力する。出力トランジスタＴｒＨのゲート閾値電圧ＶＴＨ及び上記所定電圧ＶＴＨ’は正の所定電圧値（例えば１Ｖ）を有する。本実施形態において、ハイレベル及びローレベルの内、ハイレベルの方がローレベルよりも電位が高い。
【００３０】
出力ブロック１０Ｈの状態監視回路１２から出力される状態検出信号は、出力ブロック１０Ｈの強制オフ回路１３に伝達される。出力ブロック１０Ｈの強制オフ回路１３は、ハイレベルの状態検出信号を受けると、出力トランジスタＴｒＨのゲート−ソース間を短絡させることで出力トランジスタＴｒＨを強制的にオフとする。
【００３１】
出力ブロック１０Ｈの制御及び状態監視の対象となるトランジスタがトランジスタＴｒＨであるのに対し、出力ブロック１０Ｌの制御及び状態監視の対象となるトランジスタはトランジスタＴｒＬである。この点を除けば、出力ブロック１０Ｌの動作は出力ブロック１０Ｈの動作と同様である。即ち、出力ブロック１０Ｌにおけるドライブ回路１１は、制御回路２０から供給される制御信号に従い、出力トランジスタＴｒＬのゲート電圧（ゲートの電位）を制御することで出力トランジスタＴｒＬのオン、オフを制御する。出力トランジスタＴｒＬのゲート電圧の制御は、出力トランジスタＴｒＬのゲート−ソース間電圧の制御でもある。
【００３２】
出力ブロック１０Ｌにおける状態監視回路１２は、出力トランジスタＴｒＬのゲート電圧の電圧レベルを監視することで、出力トランジスタＴｒＬの状態を検出し、出力トランジスタＴｒＬの電圧ＶＧＳが出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨ（ゲート遮断電圧）以下又は出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨ（ゲート遮断電圧）未満の所定電圧ＶＴＨ’以下である場合に、デッドタイム分の所定時間ｔＤＴの経過を待ってからハイレベルの状態検出信号を出力し、そうでない場合にはローレベルの状態検出信号を出力する。出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨ及び上記所定電圧ＶＴＨ’は正の所定電圧値（例えば１Ｖ）を有する。
【００３３】
出力ブロック１０Ｌの状態監視回路１２から出力される状態検出信号は、出力ブロック１０Ｌの強制オフ回路１３に伝達される。出力ブロック１０Ｌの強制オフ回路１３は、ハイレベルの状態検出信号を受けると、出力トランジスタＴｒＬのゲート−ソース間を短絡させることで出力トランジスタＴｒＬを強制的にオフとする。
【００３４】
制御回路２０は、出力トランジスタＴｒＨがオンとなる期間及びオフとなる期間を指定する制御信号を出力ブロック１０Ｈのドライブ回路１１に出力すると共に、出力トランジスタＴｒＬがオンとなる期間及びオフとなる期間を指定する制御信号を出力ブロック１０Ｌのドライブ回路１１に出力することで、出力トランジスタＴｒＨ及びＴｒＬのオン、オフを指定する。
【００３５】
制御回路２０は、出力トランジスタＴｒＨがオンとなる期間と出力トランジスタＴｒＬがオンとなる期間が重複するような制御信号を作成及び出力することは無いが、出力トランジスタＴｒＨ及びＴｒＬが同時にオンとなることを確実に防止すべく、一方の出力ブロックの状態監視回路１２の出力信号は他方の出力ブロックのドライブ回路１１に伝達される。尚、この伝達は制御回路２０を通して行われるものであっても良い。
【００３６】
即ち詳細には、出力ブロック１０Ｈのドライブ回路１１は、制御回路２０からの制御信号及び出力ブロック１０Ｌの状態監視回路１２からの状態検出信号に基づいて、出力トランジスタＴｒＨのオン、オフを制御することになり、原則として制御回路２０からの制御信号に従うが、出力ブロック１０Ｌの状態監視回路１２からローレベルの状態検出信号が出力されている間は出力トランジスタＴｒＨをオフに維持し、出力ブロック１０Ｌの状態監視回路１２からハイレベルの状態検出信号が出力されている場合に限って（即ち出力トランジスタＴｒＬの確実なるオフが担保されている場合に限って）出力トランジスタＴｒＨがオンとなることを許容するよう動作する。これにより、出力トランジスタＴｒＨ及びＴｒＬが同時にオンとなることを確実に回避する。
【００３７】
同様に、出力ブロック１０Ｌのドライブ回路１１は、制御回路２０からの制御信号及び出力ブロック１０Ｈの状態監視回路１２からの状態検出信号に基づいて、出力トランジスタＴｒＬのオン、オフを制御することになり、原則として制御回路２０からの制御信号に従うが、出力ブロック１０Ｈの状態監視回路１２からローレベルの状態検出信号が出力されている間は出力トランジスタＴｒＬをオフに維持し、出力ブロック１０Ｈの状態監視回路１２からハイレベルの状態検出信号が出力されている場合に限って（即ち出力トランジスタＴｒＨの確実なるオフが担保されている場合に限って）出力トランジスタＴｒＬがオンとなることを許容するよう動作する。
【００３８】
尚、オフとなっている出力トランジスタＴｒＨをオンとすることを指示する制御信号が制御回路２０から出力されたときには、出力ブロック１０Ｌの状態監視回路１２からハイレベルの状態検出信号が出力されていることを条件に（即ち出力トランジスタＴｒＬの確実なるオフが担保されていることを条件に）、出力ブロック１０Ｈにおいて、状態監視回路１２から出力される状態検出信号が強制的にローレベルとされ、この状態検出信号のローレベルは、少なくとも、出力トランジスタＴｒＨの電圧ＶＧＳが出力トランジスタＴｒＨのゲート閾値電圧ＶＴＨを超えて十分に高くなるまで維持されるものとする。出力ブロック１０Ｈにおいて、状態監視回路１２から出力される状態検出信号がローレベルであるとき、強制オフ回路１３による出力トランジスタＴｒＨのゲート−ソース間の短絡が解消され、ドライブ回路１１により出力トランジスタＴｒＨをオンとすることが可能となる。
【００３９】
同様に、オフとなっている出力トランジスタＴｒＬをオンとすることを指示する制御信号が制御回路２０から出力されたときには、出力ブロック１０Ｈの状態監視回路１２からハイレベルの状態検出信号が出力されていることを条件に（即ち出力トランジスタＴｒＨの確実なるオフが担保されていることを条件に）、出力ブロック１０Ｌにおいて、状態監視回路１２から出力される状態検出信号が強制的にローレベルとされ、この状態検出信号のローレベルは、少なくとも、出力トランジスタＴｒＬの電圧ＶＧＳが出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨを超えて十分に高くなるまで維持されるものとする。出力ブロック１０Ｌにおいて、状態監視回路１２から出力される状態検出信号がローレベルであるとき、強制オフ回路１３による出力トランジスタＴｒＬのゲート−ソース間の短絡が解消され、ドライブ回路１１により出力トランジスタＴｒＬをオンとすることが可能となる。
【００４０】
出力端子ＯＵＴには負荷ＬＤの一端に接続される。出力端子ＯＵＴを介して負荷ＬＤに供給される電流をＩＯＵＴにて表す。出力トランジスタＴｒＨがオンのときには、電源電圧ラインＬＮ＿ＶＰＷＲから負荷ＬＤに向かって出力トランジスタＴｒＨ及び出力端子ＯＵＴを介して電流ＩＯＵＴが流れ、出力トランジスタＴｒＬがオンのときには、負荷ＬＤからグランドに向かって出力端子ＯＵＴ及び出力トランジスタＴｒＬを介して電流ＩＯＵＴが流れる。これが実現されるように、負荷ＬＤの他端は、図１に示されない回路に接続されているものとする。
【００４１】
例えば、図１に示されるハーフブリッジ回路（ＴｒＨ、ＴｒＬ）と図示されないハーフブリッジ回路を負荷駆動装置１に設けておき、２つのハーフブリッジ回路間に負荷ＬＤを接続することで、負荷ＬＤに対するフルブリッジ回路を構成しても良い。この際例えば、制御回路２０は、負荷ＬＤに所望の電流が供給されるように、出力トランジスタＴｒＨ及びＴｒＬを含むフルブリッジ回路の各出力トランジスタをスイッチング駆動しても良い。このスイッチング駆動はＰＷＭ（pulse width modulation）駆動であっても良い。
【００４２】
以下、複数の実施例の中で、上述した装置及び回路についての詳細や応用、変形技術などを説明する。本実施形態において上述した各事項は、矛盾無き限り、後述の各実施例に適用される。また、矛盾無き限り、以下に述べる複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。尚、以下では、説明の具体化のため、抵抗値及び電流値等に関して具体的な数値を挙げているが、それらの数値は例示に過ぎず、当然ながら様々に変更可能である。
【００４３】
［参考実施例］
まず、参考実施例を説明する。図２は、参考実施例の負荷駆動装置１である負荷駆動装置１Ａの一部構成図である。負荷駆動装置１Ａには、出力トランジスタＴｒＬ用の出力ブロック１０Ｌとして出力ブロック１０ＬＡが設けられる。出力ブロック１０ＬＡには、ドライブ回路１１Ａ、状態監視回路１２Ａ、強制オフ回路１３Ａが、図１のドライブ回路１１、状態監視回路１２、強制オフ回路１３として設けられている。
【００４４】
ドライブ回路１１Ａは、定電流回路３１及び３２を備える。図２ではドライブ回路１１Ａの等価回路が示されている。状態監視回路１２Ａは、抵抗３３、デッドタイム回路３４及びＮチャネル型のＭＯＳＦＥＴとして形成されたセンストランジスタＴｒｓを備える。強制オフ回路１３ＡはＮチャネル型のＭＯＳＦＥＴとして形成された強制オフトランジスタＴｒｆｏを備える。
【００４５】
出力トランジスタＴｒＬのゲートに接続されるラインをゲートラインＬＧと称する。出力トランジスタＴｒＬのゲート及びドレイン間の寄生容量をＣｇｄにて表し、出力トランジスタＴｒＬのゲート及びソース間の寄生容量をＣｇｓにて表す。
【００４６】
出力ブロック１０ＬＡの構成及び動作、並びに、出力ブロック１０ＬＡと出力トランジスタＴｒＬの接続関係等を説明する。
【００４７】
定電流回路３１は、制御回路２０からの制御信号に基づき、出力トランジスタＴｒＬの状態をオフ状態からオン状態へと遷移させるターンオン動作において、図３に示す如く、定電流Ｉ１をゲートラインＬＧに向けて供給する回路である。定電流回路３２は、制御回路２０からの制御信号に基づき、出力トランジスタＴｒＬの状態をオン状態からオフ状態へと遷移させるターンオフ動作において、図４に示す如く、ゲートラインＬＧから定電流Ｉ２を引き込む回路である。故に、ターンオン動作において、定電流Ｉ１の大きさに応じた時間をかけて出力トランジスタＴｒＬの状態がオフ状態からオン状態に向かうことになり、ターンオフ動作において、定電流Ｉ２の大きさに応じた時間をかけて出力トランジスタＴｒＬの状態がオン状態からオフ状態に向かうことになる。
【００４８】
センストランジスタＴｒｓのゲート及び強制オフトランジスタＴｒｆｏのドレインはゲートラインＬＧに接続され、センストランジスタＴｒｓ及び強制オフトランジスタＴｒｆｏの各ソースは出力トランジスタＴｒＬのソース（従ってグランド）に接続される。抵抗３３の一端には正の直流電圧ＶＡが印加され、抵抗３３の他端はセンストランジスタＴｒｓのドレインに接続される。従って、センストランジスタＴｒｓのドレインの電圧レベル（ドレインの電位）は、センストランジスタＴｒｓがオフのときに、直流電圧ＶＡを有するハイレベルとなり、センストランジスタＴｒｓがオンのときに、直流電圧ＶＡよりも十分に低いローレベルとなる。
【００４９】
デッドタイム回路３４は入力端子Ｄ１及び出力端子Ｄ２を有する。センストランジスタＴｒｓのドレイン電圧がデッドタイム回路３４の入力端子Ｄ１に入力され、デッドタイム回路３４は、入力端子Ｄ１の電圧レベルに基づき出力端子Ｄ２から状態検出信号を出力する。図５に示す如く、デッドタイム回路３４は、入力端子Ｄ１の入力電圧レベルがローレベルであるときにはローレベルの状態検出信号を出力し、入力端子Ｄ１の入力電圧レベルがローレベルからハイレベルに切り替わると、その切り替わりのタイミングからデッドタイムと称される所定時間ｔＤＴが経過した時点で、状態検出信号の電圧レベルをローレベルからハイレベルに切り替える。
【００５０】
デッドタイム回路３４の出力端子Ｄ２は強制オフトランジスタＴｒｆｏのゲートに接続される。つまり、デッドタイム回路３４からの状態検出信号は強制オフトランジスタＴｒｆｏのゲートに供給される。強制オフトランジスタＴｒｆｏは、状態検出信号がハイレベルであるときにオンとなり、状態検出信号がローレベルであるときにオフとなる。従って、状態検出信号がハイレベルとなると、強制オフトランジスタＴｒｆｏのオンにより、出力トランジスタＴｒＬのゲート−ソース間が短絡されて出力トランジスタＴｒＬが強制的にオフとなる。尚、強制オフトランジスタＴｒｆｏは、状態検出信号がハイレベルであるときにのみオンとなって出力トランジスタＴｒＬのゲート−ソース間を短絡する任意のスイッチング素子であって良い。
【００５１】
デッドタイム回路３４は、状態検出信号の電圧レベルをローレベルからハイレベルに切り替えた後、一定時間が経過すると、入力端子Ｄ１の入力電圧レベルに関わらず状態検出信号の電圧レベルをローレベルに戻す回路であっても良いし、次回の出力トランジスタＴｒＬのターンオン動作が行われるときまで状態検出信号の電圧レベルをハイレベルに維持する回路であっても良い。少なくとも、デッドタイム回路３４は、次回の出力トランジスタＴｒＬのターンオン動作が行われるときには、入力端子Ｄ１の入力電圧レベルに関わらず状態検出信号の電圧レベルをローレベルとすることで強制オフトランジスタＴｒｆｏをオフに維持する。
【００５２】
出力トランジスタＴｒＬのゲート−ソース間電圧が出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨ以下になったかを正確に検出するべく、センストランジスタＴｒｓ及び出力トランジスタＴｒＬは互いに同一の構造にて形成される半導体素子であり、これによって、センストランジスタＴｒｓのゲート閾値電圧ＶＴＨと出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨは互いに一致しているものとする。但し、ここにおける一致は誤差を含む概念である。
【００５３】
図６を参照し、ターンオフ動作における負荷駆動装置１Ａの挙動について詳細な説明を加える。ここでは、負荷ＬＤを経由して出力端子ＯＵＴに向かう向きに一定電流が電流ＩＯＵＴとして負荷ＬＤに供給される、負荷ＬＤの定電流駆動が行われている状況を想定する。そして、出力トランジスタＴｒＨがオフ及び出力トランジスタＴｒＬがオンとされていて一定電流である電流ＩＯＵＴが負荷ＬＤから出力端子ＯＵＴ及び出力トランジスタＴｒＬを経由してグランドに流れている状態を起点とし、出力トランジスタＴｒＬのターンオフ動作が行われることを考える。
【００５４】
図７を参照する。図７は、上記ターンオフ動作が行われるときの、簡略化モデルにおける出力端子ＯＵＴの電圧波形３１０、ゲートラインＬＧの電圧波形３２０、デッドタイム回路３４の入力端子Ｄ１における電圧波形３３１及びデッドタイム回路３４の出力端子Ｄ２における電圧波形３３２を表している。簡略化モデルでは、寄生容量Ｃｇｄの存在を無視する。尚、以下では、出力トランジスタＴｒＬを含む任意のＦＥＴのドレイン−ソース間抵抗を符号ＲＤＳにて参照することがある。時間の進行に沿って、タイミングｔ０、ｔ１、ｔ２、ｔ３、ｔ４の順番で各タイミングが訪れるものとする。
【００５５】
タイミングｔ０は出力トランジスタＴｒＬに対するターンオフ動作の開始前のタイミングである。タイミングｔ０では、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳが十分に低くなる電圧ＶＯＮがゲート電圧としてゲートラインＬＧに印加されており、ここでは、電圧ＶＯＮは５Ｖ（ボルト）であるとする。電圧ＶＯＮは、出力トランジスタＴｒＬ及びセンストランジスタＴｒｓのゲート閾値電圧ＶＴＨよりも十分に高い。タイミングｔ０においては、抵抗ＲＤＳが十分に低いため、出力端子ＯＵＴの電圧は略０Ｖとなっている。
【００５６】
タイミングｔ１から出力トランジスタＴｒＬに対するターンオフ動作が開始される。即ち、タイミングｔ１から寄生容量Ｃｇｓの蓄積電荷が減ずるよう電流Ｉ２がゲートラインＬＧから定電流回路３２に向けて流れ、徐々にゲートラインＬＧの電圧は低下してゆき、タイミングｔ３においてゲートラインＬＧの電圧がセンストランジスタＴｒｓのゲート閾値電圧ＶＴＨと一致する。そうすると、タイミングｔ３を境に、スイッチとして機能するセンストランジスタＴｒｓがオンからオフに切り替わってデッドタイム回路３４の入力端子Ｄ１の電圧レベルがローレベルからハイレベルに切り替わる。その後、タイミングｔ３から所定時間ｔＤＴが経過したタイミングｔ４にてデッドタイム回路３４の出力端子Ｄ２の電圧レベルがローレベルからハイレべルに切り替わり、強制オフトランジスタＴｒｆｏのターンオンにより、ゲートラインＬＧの電圧レベルは実質的に０Ｖまで強制的に低下される。
【００５７】
タイミングｔ１からタイミングｔ２を経由してタイミングｔ３に至るまで、ゲートラインＬＧの電圧レベルが低下するにつれて、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳは緩やかではあるが徐々に増大してゆき、結果、出力端子ＯＵＴの電圧レベルも緩やかではあるが徐々に上昇してゆく。そして、ゲートラインＬＧの電圧がゲート閾値電圧ＶＴＨと一致するタイミングｔ３を境に、その抵抗ＲＤＳは急激に増大し、出力端子ＯＵＴの電圧は（ＶＰＷＲ＋Ｖｆ）に向かう。抵抗ＲＤＳが十分に大きくなると、一定電流としての電流ＩＯＵＴは、図８に示す如く、実質的に全て、ハイサイド側の出力トランジスタＴｒＨに並列接続されたダイオードＤＩを通じて電源電圧ラインＬＮ＿ＶＰＷＲに流れ込む。ＶｆはダイオードＤＩの順方向電圧を表す。ダイオードＤＩは出力トランジスタＴｒＨのソースからドレインに向かう方向を順方向とする。ダイオードＤＩは出力トランジスタＴｒＨの寄生ダイオードであっても良い。
【００５８】
図７に対応する簡略化モデルでは、上述の如く寄生容量Ｃｇｄの存在を無視しているが、実際のゲートラインＬＧの電圧変化は寄生容量Ｃｇｄの存在の影響を受ける。
【００５９】
図９を参照し、寄生容量Ｃｇｄの存在を考慮したターンオフ動作における各信号波形を説明する。以下の各シミュレーションでは、特に記述無き限り、寄生容量Ｃｇｄの存在が考慮されているものとする。図９における実線波形４１０、実線波形４２０、実線波形４３１、破線波形４３２は、夫々、第１シミュレーションにおける出力端子ＯＵＴの電圧波形、ゲートラインＬＧの電圧波形、デッドタイム回路３４の入力端子Ｄ１での電圧波形、デッドタイム回路３４の出力端子Ｄ２での電圧波形を表している。
【００６０】
第１シミュレーション及び後述の各シミュレーションでは、負荷ＬＤの定電流駆動が行われている状況が想定され、出力トランジスタＴｒＨがオフ及び出力トランジスタＴｒＬがオンとされていて一定電流である電流ＩＯＵＴが負荷ＬＤから出力端子ＯＵＴ及び出力トランジスタＴｒＬを経由してグランドに流れている状態を起点とし、出力トランジスタＴｒＬのターンオフ動作が行われるときの挙動がシミュレートされた。第１シミュレーション及び後述の各シミュレーションでは、電源電圧ＶＰＷＲが１２Ｖであり、上述のダイオードＤＩの順方向電圧が０．６Ｖであり、上述の電圧ＶＯＮが５Ｖであり、センストランジスタＴｒｓのゲート閾値電圧ＶＴＨが０．８７Ｖであると仮定した。更に、第１シミュレーション及び後述の各シミュレーションでは、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳは、ゲートラインＬＧの電圧が０．９７Ｖであるときに６０Ωであると仮定した。そして、第１シミュレーションでは、電流ＩＯＵＴが１００ｍＡであると仮定した。
【００６１】
第１シミュレーションにおいて、タイミングｔ０は出力トランジスタＴｒＬに対するターンオフ動作の開始前のタイミングである。タイミングｔ０では、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳが十分に低くなる（例えば０．２Ωとなる）電圧ＶＯＮがゲート電圧としてゲートラインＬＧに印加されており、出力端子ＯＵＴの電圧は略０Ｖとなっている。
【００６２】
第１シミュレーションにおいて、タイミングｔ１から出力トランジスタＴｒＬに対するターンオフ動作が開始される。即ち、第１シミュレーションにおいて、タイミングｔ１から寄生容量Ｃｇｓの蓄積電荷が減ずるよう電流Ｉ２がゲートラインＬＧから定電流回路３２に向けて流れ、徐々にゲートラインＬＧの電圧は低下してゆき、タイミングｔ２を経由してタイミングｔ３においてゲートラインＬＧの電圧がセンストランジスタＴｒｓのゲート閾値電圧ＶＴＨと一致する。そうすると、タイミングｔ３を境に、スイッチとして機能するセンストランジスタＴｒｓがオンからオフに切り替わってデッドタイム回路３４の入力端子Ｄ１の電圧レベルがローレベルからハイレベルに切り替わる。その後、タイミングｔ３から所定時間ｔＤＴが経過したタイミングｔ４にてデッドタイム回路３４の出力端子Ｄ２の電圧レベルがローレベルからハイレべルに切り替わり、強制オフトランジスタＴｒｆｏのターンオンにより、ゲートラインＬＧの電圧レベルは実質的に０Ｖまで強制的に低下される。
【００６３】
第１シミュレーションにおいて、タイミングｔ１からタイミングｔ２を経由してタイミングｔ３に至るまで、ゲートラインＬＧの電圧レベルが低下するにつれて、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳは徐々に増大してゆき、結果、出力端子ＯＵＴの電圧レベルも徐々に上昇してゆく。この際、ゲートラインＬＧの電圧が出力トランジスタＴｒＬのゲート閾値電圧近くまで低下してくると、ゲートラインＬＧの電圧低下に対する抵抗ＲＤＳの増大の程度が大きくなってくる。出力端子ＯＵＴの電圧レベルが上昇する際に寄生容量Ｃｇｄに流れる電流は、電流Ｉ２の流れによるゲートラインＬＧの電圧低下を妨げるよう作用するので、出力端子ＯＵＴの電圧レベルの上昇過程におけるゲートラインＬＧの電圧低下速度は相応に小さくなる。第１シミュレーションにおいて、タイミングｔ１及びｔ３間の或るタイミングｔ２では、ゲートラインＬＧの電圧が０．９７Ｖであって、この際、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳは６０Ωであり、結果、出力端子ＯＵＴの電圧は６Ｖとなっている。
【００６４】
そして、タイミングｔ３以降では、出力トランジスタＴｒＬの抵抗ＲＤＳが十分に大きくなって、一定電流としての電流ＩＯＵＴは、実質的に全て、ハイサイド側の出力トランジスタＴｒＨに並列接続されたダイオードＤＩを通じて電源電圧ラインＬＮ＿ＶＰＷＲに流れ込むようになる。
【００６５】
上述のように第１シミュレーションで想定されるＩＯＵＴ＝１００ｍＡの下では、ターンオフ動作において出力端子ＯＵＴの電圧を定電流Ｉ２の大きさに応じたスルーレートで上昇させるスルーレート制御が、所望通りに実現される。
【００６６】
但し、電流ＩＯＵＴの大きさによっては当該スルーレート制御が所望通りに働かないことがある。これを、図１０を参照して説明する。図１０における実線波形４６０、実線波形４７０、実線波形４８１、破線波形４８２は、夫々、第２シミュレーションにおける出力端子ＯＵＴの電圧波形、ゲートラインＬＧの電圧波形、デッドタイム回路３４の入力端子Ｄ１での電圧波形、デッドタイム回路３４の出力端子Ｄ２での電圧波形を表している。第２シミュレーションでは、電流ＩＯＵＴが１０ｍＡであると仮定した。
【００６７】
第２シミュレーションにおいて、タイミングｔ０は出力トランジスタＴｒＬに対するターンオフ動作の開始前のタイミングである。タイミングｔ０では、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳが十分に低くなる（例えば０．２Ωとなる）電圧ＶＯＮがゲート電圧としてゲートラインＬＧに印加されており、出力端子ＯＵＴの電圧は略０Ｖとなっている。
【００６８】
第２シミュレーションにおいて、タイミングｔ１から出力トランジスタＴｒＬに対するターンオフ動作が開始される。即ち、第２シミュレーションにおいて、タイミングｔ１から寄生容量Ｃｇｓの蓄積電荷が減ずるよう電流Ｉ２がゲートラインＬＧから定電流回路３２に向けて流れ、徐々にゲートラインＬＧの電圧は低下してゆき、タイミングｔ３’においてゲートラインＬＧの電圧がセンストランジスタＴｒｓのゲート閾値電圧ＶＴＨと一致する。そうすると、タイミングｔ３’を境に、スイッチとして機能するセンストランジスタＴｒｓがオンからオフに切り替わってデッドタイム回路３４の入力端子Ｄ１の電圧レベルがローレベルからハイレベルに切り替わる。その後、タイミングｔ３’から所定時間ｔＤＴが経過したタイミングｔ４’にてデッドタイム回路３４の出力端子Ｄ２の電圧レベルがローレベルからハイレべルに切り替わり、強制オフトランジスタＴｒｆｏのターンオンにより、ゲートラインＬＧの電圧レベルは実質的に０Ｖまで強制的に低下される。
【００６９】
第２シミュレーションにおいて、タイミングｔ３’にてゲートラインＬＧの電圧がセンストランジスタＴｒｓのゲート閾値電圧ＶＴＨ（ここでは０．８７Ｖ）にまで低下するが、電流ＩＯＵＴが第１シミュレーションよりも小さな１０ｍＡであるが故に、タイミングｔ３’での出力端子ＯＵＴの電圧レベルは第１シミュレーションのタイミングｔ３での出力端子ＯＵＴの電圧レベルよりも随分と小さくなる。例えば、ゲートラインＬＧの電圧が０．８７Ｖであるときの出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳが１００Ωであるとしたならば、第２シミュレーションにおいて、センストランジスタＴｒｓのターンオフタイミング（ｔ３’）での出力端子ＯＵＴの電圧は１Ｖに過ぎない。
【００７０】
結果、センストランジスタＴｒｓのターンオフタイミング（ｔ３’）から所定時間ｔＤＴを経たタイミングｔ４’においても、出力端子ＯＵＴの電圧はそれほど大きくなっておらず、タイミングｔ４’にてゲートラインＬＧの電圧が０Ｖに急激に下げられると、出力端子ＯＵＴの電圧が比較的低い電圧（例えば２Ｖ）から電源電圧ＶＰＷＲ付近まで急峻に上昇することになり、所望のスルーレート制御が実現されなくなる。
【００７１】
［第１実施例］
次に、第１実施例を説明する。図１１は、第１実施例の負荷駆動装置１である負荷駆動装置１Ｂの一部構成図である。負荷駆動装置１Ｂには、出力トランジスタＴｒＬ用の出力ブロック１０Ｌとして出力ブロック１０ＬＢが設けられる。出力ブロック１０ＬＢには、ドライブ回路１１Ｂ、状態監視回路１２Ｂ、強制オフ回路１３Ｂが、図１のドライブ回路１１、状態監視回路１２、強制オフ回路１３として設けられている。
【００７２】
上述したように、出力トランジスタＴｒＬのゲートに接続されるラインをゲートラインＬＧと称すると共に、出力トランジスタＴｒＬのゲート及びドレイン間の寄生容量をＣｇｄにて表し且つ出力トランジスタＴｒＬのゲート及びソース間の寄生容量をＣｇｓにて表す。
【００７３】
出力ブロック１０ＬＢの構成及び動作、並びに、出力ブロック１０ＬＢと出力トランジスタＴｒＬの接続関係等を説明する。
【００７４】
ドライブ回路１１Ｂは参考実施例におけるドライブ回路１１Ａと同じものであり、定電流回路３１及び３２を備える（図１１ではドライブ回路１１Ｂの等価回路が示されている）。即ち、定電流回路３１は、制御回路２０からの制御信号に基づき、出力トランジスタＴｒＬの状態をオフ状態からオン状態へと遷移させるターンオン動作において、図３に示したものと同様に、定電流Ｉ１をゲートラインＬＧに向けて供給する。定電流回路３２は、制御回路２０からの制御信号に基づき、出力トランジスタＴｒＬの状態をオン状態からオフ状態へと遷移させるターンオフ動作において、図４に示したものと同様に、ゲートラインＬＧから定電流Ｉ２を引き込む。故に、ターンオン動作において、定電流Ｉ１の大きさに応じた時間をかけて出力トランジスタＴｒＬの状態がオフ状態からオン状態に向かうことになり、ターンオフ動作において、定電流Ｉ２の大きさに応じた時間をかけて出力トランジスタＴｒＬの状態がオン状態からオフ状態に向かうことになる。
【００７５】
状態監視回路１２Ｂは、Ｎチャネル型のＭＯＳＦＥＴとして形成されたセンストランジスタＴｒｓ及びデッドタイム回路３４を備え、それらの動作は参考実施例で述べたものと同様である。但し、状態監視回路１２Ｂには、抵抗４１及び定電流回路４２並びに４３が設けられている。具体的には、状態監視回路１２Ｂにおいて、抵抗４１の一端はゲートラインＬＧに接続される一方で抵抗４１の他端はセンストランジスタＴｒｓのゲートに接続され、且つ、センストランジスタＴｒｓのソースは出力トランジスタＴｒＬのソース（従ってグランド）に接続される。センストランジスタＴｒｓのゲートと抵抗４１との接続ノード（接続点）Ｎｓは定電流回路４２に接続され、センストランジスタＴｒｓのドレインはデッドタイム回路３４の入力端子Ｄ１に接続されると共に定電流回路４３に接続される。
【００７６】
定電流回路４２は、少なくとも出力トランジスタＴｒＬのターンオフ動作が行われるときにおいて（ゲートラインＬＧから定電流回路３２に向けて定電流Ｉ２が流れるときにおいて）、定電流Ｉ３を抵抗４１に供給する回路である。この際、定電流Ｉ３は、センストランジスタＴｒｓのゲート及び抵抗４１間の接続ノードＮｓから抵抗４１を介してゲートラインＬＧへと流れ、電流Ｉ２の一部としてドライブ回路１１Ｂに引き込まれる（或いは、強制オフトランジスタＴｒｆｏがオンであるときには強制オフトランジスタＴｒｆｏを介してグランドに流れる）。このため、抵抗４１に定電流Ｉ３が流れているときには、定電流Ｉ３による抵抗４１の電圧降下の分だけ、ゲートラインＬＧの電圧よりもセンストランジスタＴｒｓのゲート電圧の方が高くなる。
【００７７】
より具体的には、定電流回路４２は、定電流源４２ａと、Ｐチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ４２ｂ及び４２ｃとを備える。トランジスタ４２ｂ及び４２ｃの各ソースには正の直流電圧ＶＢが印加され、トランジスタ４２ｂ及び４２ｃの各ゲート並びにトランジスタ４２ｂのドレインは互いに共通接続され、トランジスタ４３ｃのドレインはセンストランジスタＴｒｓのゲート及び抵抗４１間の接続ノードＮｓに接続される。そして、トランジスタ４２ｂのドレインは定電流源４２ａに接続され、定電流源４２ａによる定電流をトランジスタ４２ｂのドレイン電流として流すことで、トランジスタ４２ｃのドレイン電流としての定電流Ｉ３を必要なときに抵抗４１に供給することが可能となっている。
【００７８】
定電流回路４３は、センストランジスタＴｒｓがオンとなっているときにおいて、定電流Ｉ４をセンストランジスタＴｒｓのドレイン電流として供給する回路である。より具体的には、定電流回路４３は、定電流源４３ａと、Ｐチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ４３ｂ及び４３ｃとを備える。トランジスタ４３ｂ及び４３ｃの各ソースには正の直流電圧ＶＡが印加され、トランジスタ４３ｂ及び４３ｃの各ゲート並びにトランジスタ４３ｂのドレインは互いに共通接続され、トランジスタ４３ｃのドレインはセンストランジスタＴｒｓのドレインとデッドタイム回路３４の入力端子Ｄ１に共通接続される。そして、トランジスタ４３ｂのドレインは定電流源４３ａに接続され、定電流源４３ａによる定電流をトランジスタ４３ｂのドレイン電流として流すことで、トランジスタ４３ｃのドレイン電流としての定電流Ｉ４が、センストランジスタＴｒｓがオンとなっているときにセンストランジスタＴｒｓのドレイン電流として流れることになる。センストランジスタＴｒｓのドレインの電圧レベル（ドレインの電位）は、センストランジスタＴｒｓがオフのときに、直流電圧ＶＡと同程度の電圧を有するハイレベルとなり、センストランジスタＴｒｓがオンのときに、直流電圧ＶＡよりも十分に低いローレベルとなる。
【００７９】
デッドタイム回路３４の動作は参考実施例で述べたものと同じである。強制オフ回路１３Ｂは参考実施例における強制オフ回路１３Ａと同じものであり、Ｎチャネル型のＭＯＳＦＥＴとして形成された強制オフトランジスタＴｒｆｏを備える。参考実施例と同様に、デッドタイム回路３４の出力端子Ｄ２は強制オフトランジスタＴｒｆｏのゲートに接続され、強制オフトランジスタＴｒｆｏのドレインはゲートラインＬＧに接続され、強制オフトランジスタＴｒｆｏのソースは出力トランジスタＴｒＬのソース（従ってグランド）に接続される。故に、デッドタイム回路３４の出力端子Ｄ２から出力される状態検出信号は強制オフトランジスタＴｒｆｏのゲートに供給され、強制オフトランジスタＴｒｆｏは状態検出信号がハイレベルであるときにオンとなり、状態検出信号がローレベルであるときにはオフとなる。状態検出信号がハイレベルであるときには、強制オフトランジスタＴｒｆｏのオンにより、出力トランジスタＴｒＬのゲート−ソース間が短絡されて出力トランジスタＴｒＬが強制的にオフとなる。即ち、強制オフトランジスタＴｒｆｏを通じて寄生容量Ｇｇｓの蓄積電荷を放電させる電路を形成することで出力トランジスタＴｒＬのゲート−ソース間電圧ＶＧＳを実質的にゼロにまで低下させ、出力トランジスタＴｒＬを介した電流ＩＯＵＴの流れを遮断する。
【００８０】
参考実施例でも述べたように、デッドタイム回路３４は、状態検出信号の電圧レベルをローレベルからハイレベルに切り替えた後、一定時間が経過すると、入力端子Ｄ１の入力電圧レベルに関わらず、状態検出信号の電圧レベルをローレベルに戻す回路であっても良いし、次回の出力トランジスタＴｒＬのターンオン動作が行われるときまで状態検出信号の電圧レベルをハイレベルに維持する回路であっても良い。少なくとも、デッドタイム回路３４は、次回の出力トランジスタＴｒＬのターンオン動作が行われるときには、入力端子Ｄ１の入力電圧レベルに関わらず状態検出信号の電圧レベルをローレベルとすることで強制オフトランジスタＴｒｆｏをオフに維持する。
【００８１】
センストランジスタＴｒｓ及び出力トランジスタＴｒＬは互いに同一の構造にて形成される半導体素子であり、これによって、センストランジスタＴｒｓのゲート閾値電圧ＶＴＨと出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨは互いに一致しているものとする。但し、ここにおける一致は誤差を含む概念である。センストランジスタＴｒｓ及び出力トランジスタＴｒＬを含む任意のＦＥＴに関し、ゲート閾値電圧ＶＴＨとは、所定の周辺温度環境下において、当該ＦＥＴのドレイン及びソース間に所定電圧（例えば１０Ｖ）を印加している際に所定の大きさ（例えば１ｍＡ）のドレイン電流を流すために必要なゲート−ソース間電圧として定義される。トランジスタＴｒｓ及びＴｒＬを互いに同一の構造にて形成される半導体素子としておくことで、ＶＴＨの値だけでなくＶＴＨの温度依存性やドレイン電流及び電圧ＶＧＳ間関係の温度依存性など、ＦＥＴの電気的特性がトランジスタＴｒｓ及びＴｒＬ間で同等となる（同等となることが期待される）。結果、広い温度範囲において所望通りの動作を実現することが可能となる。
【００８２】
図１２及び図１３を参照し、第１実施例の負荷駆動装置１Ｂについて行った第３及び第４シミュレーションの結果を説明する。第３シミュレーションでは電流ＩＯＵＴが１００ｍＡであると仮定され、第４シミュレーションでは電流ＩＯＵＴが１０ｍＡであると仮定された。
【００８３】
図１２における実線波形５１０、実線波形５２０、破線波形５２１、実線波形５３１、破線波形５３２は、夫々、第３シミュレーションにおける出力端子ＯＵＴの電圧波形、ゲートラインＬＧの電圧波形、ノードＮｓでの電圧波形、デッドタイム回路３４の入力端子Ｄ１での電圧波形、デッドタイム回路３４の出力端子Ｄ２での電圧波形を表している。
図１３における実線波形５６０、実線波形５７０、破線波形５７１、実線波形５８１、破線波形５８２は、夫々、第４シミュレーションにおける出力端子ＯＵＴの電圧波形、ゲートラインＬＧの電圧波形、ノードＮｓでの電圧波形、デッドタイム回路３４の入力端子Ｄ１での電圧波形、デッドタイム回路３４の出力端子Ｄ２での電圧波形を表している。
【００８４】
第３及び第４シミュレーションにおいて、タイミングＴ０は出力トランジスタＴｒＬに対するターンオフ動作の開始前のタイミングである。タイミングＴ０では、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳが十分に低くなる（例えば０．２Ωとなる）電圧ＶＯＮがゲート電圧としてゲートラインＬＧに印加されており、出力端子ＯＵＴの電圧は略０Ｖとなっている。
【００８５】
第３及び第４シミュレーションにおいて、タイミングＴ１から出力トランジスタＴｒＬに対するターンオフ動作が開始される。即ち、第３及び第４シミュレーションにおいて、タイミングＴ１から寄生容量Ｃｇｓの蓄積電荷が減ずるよう定電流Ｉ２がゲートラインＬＧから定電流回路３２に向けて流れ、徐々にゲートラインＬＧの電圧は低下してゆく。この際、定電流Ｉ３が抵抗４１に流れることで、抵抗４１にて０．１５Ｖの電圧が発生しているものとする。即ち、出力トランジスタＴｒＬのターンオフ動作において、少なくとも後述のタイミングＴ４にて強制オフトランジスタＴｒｆｏがターンオンされる前には、センストランジスタＴｒｓのゲート電圧（ノードＮｓでの電圧）は出力トランジスタＴｒＬのゲート電圧よりも０．１５Ｖだけ高くなっている。尚、図１２では、波形５２０及び５２１間の区別が容易となるように、０．１５Ｖに相当する波形５２０及び５２１間のずれを若干大げさに示している（図１３の波形５７０及び５７１についても同様）。
【００８６】
第３及び第４シミュレーションにおいて、タイミングＴ１及びＴ３間のタイミングであるタイミングＴ２は、出力端子ＯＵＴの電圧が６Ｖとなるタイミグである。図１２の第３シミュレーションでは、ゲートラインＬＧの電圧が０．９７ＶであるタイミングがタイミングＴ２に相当し、図１３の第４シミュレーションでは、ゲートラインＬＧの電圧が０．７８ＶであるタイミングがタイミングＴ２に相当する。これは、出力トランジスタＴｒＬにおいて、ゲート−ソース間電圧ＶＧＳが０．９７Ｖであるときはドレイン−ソース間抵抗が６０Ω（＝６Ｖ／１００ｍＡ）であり、ゲート−ソース間電圧ＶＧＳが０．７８Ｖであるときはドレイン−ソース間抵抗が６００Ω（＝６Ｖ／１０ｍＡ）であることを示している。
【００８７】
出力ブロック１０ＬＢのターンオフ動作において、ゲートラインＬＧの電圧が０．７８Ｖにまで低下してもノードＮｓの電圧は０．９３Ｖ（＝０．７８Ｖ＋０．１５Ｖ）であって、センストランジスタＴｒｓのゲート閾値電圧ＶＴＨである０．８７Ｖより高いため、センストランジスタＴｒｓはオン状態に維持されている。
【００８８】
第３及び第４シミュレーションにおいて、タイミングＴ２を超えてタイミングＴ３に至ったときにノードＮｓの電圧が０．８７Ｖまで低下することになる。このタイミングＴ３では、ゲートラインＬＧの電圧は、“０．８７−０．１５＝０．７２”より０．７２Ｖとなっている。第３及び第４シミュレーションにおいて、タイミングＴ３を境に、スイッチとして機能するセンストランジスタＴｒｓがオンからオフに切り替わってデッドタイム回路３４の入力端子Ｄ１の電圧レベルがローレベルからハイレベルに切り替わり、その後、タイミングＴ３から所定時間ｔＤＴが経過したタイミングＴ４にてデッドタイム回路３４の出力端子Ｄ２の電圧レベルがローレベルからハイレべルに切り替わる。そうすると、強制オフトランジスタＴｒｆｏのターンオンにより、ゲートラインＬＧの電圧レベルは実質的に０Ｖまで強制的に低下される。
【００８９】
また第３及び第４シミュレーションにおいて、タイミングＴ３以降では、出力トランジスタＴｒＬのドレイン−ソース間抵抗ＲＤＳが十分に大きくなって、一定電流としての電流ＩＯＵＴは、実質的に全て、ハイサイド側の出力トランジスタＴｒＨに並列接続されたダイオードＤＩを通じて電源電圧ラインＬＮ＿ＶＰＷＲに流れ込むようになるため、出力端子ＯＵＴの電圧は１２Ｖ以上となっている。
【００９０】
このように、出力トランジスタＴｒＬのターンオフ動作において、出力トランジスタＴｒＬのゲート電圧よりも高いゲート電圧にてセンストランジスタＴｒｓを制御するようにしたため、出力トランジスタＴｒＬのドレイン−ソース間抵抗が十分に高まった状態でセンストランジスタＴｒｓがターンオフするようになる。結果、負荷ＬＤが比較的重い場合でも軽い場合でも、出力トランジスタＴｒＬのターンオフ動作において出力端子ＯＵＴの電圧を定電流Ｉ２の大きさに応じたスルーレートで上昇させるスルーレート制御を、所望通りに実現することが可能となる。
【００９１】
また、参考実施例（図２）の如く、センストランジスタＴｒｓのドレインを抵抗３３にてプルアップする方式では、抵抗３３の抵抗値の製造ばらつきや該抵抗値の温度変化が相応に大きく、これらは、デッドタイム回路３４の入力端子Ｄ１における電圧レベルがローレベル及びハイレベル間で遷移するときの、センストランジスタＴｒｓのゲート電圧にばらつきを与える。第１実施例の如く、抵抗３３を定電流回路４３に置き換えることで、このようなばらつきを抑制することができる。
【００９２】
［第２実施例］
第２実施例を説明する。第１実施例では、説明の明確化のため、ローサイド側の出力トランジスタＴｒＬに対する出力ブロック１０ＬＢのみを示し、出力ブロック１０ＬＢに限定して出力ブロックの構成及び動作を説明した。しかしながら、上述の負荷駆動装置１Ｂには、図１４に示す如く、ハイサイド側の出力トランジスタＴｒＨに対しても、出力ブロック１０ＬＢと同様の出力ブロック１０ＨＢが設けられる。即ち、負荷駆動装置１Ｂには出力トランジスタＴｒＨ用の出力ブロック１０Ｈとして出力ブロック１０ＨＢが設けられる。出力ブロック１０ＨＢの構成及び動作は、第１実施例で述べた出力ブロック１０ＬＢのそれらと同様である。
【００９３】
但し、出力ブロック１０ＨＢの構成及び動作を考える際、参考実施例及び第１実施例の記述における出力トランジスタＴｒＬが出力トランジスタＴｒＨに読み替えられ、出力ブロック１０ＨＢにおけるセンストランジスタＴｒｓ及び強制オフトランジスタＴｒｆｏの各ソースは出力トランジスタＴｒＨのソース（従って出力端子ＯＵＴ）に接続されることになる。ローサイド用の出力ブロック１０ＬＢ内の回路１２Ｂ及び１３Ｂが出力トランジスタＴｒＬのターンオフ動作において有益に機能するのに対し、ハイサイド用の出力ブロック１０ＨＢ内の回路１２Ｂ及び１３Ｂは出力トランジスタＴｒＨのターンオフ動作において有益に機能することになる。
【００９４】
［第３実施例］
第３実施例を説明する。第３実施例では、第１及び第２実施例に係る装置及び回路の構成及び動作についての補足説明を設ける。
【００９５】
上述の如く、各出力ブロックは、自身に接続された対象出力トランジスタのオン、オフの制御や対象出力トランジスタの状態の監視等を行う。出力ブロック１０Ｌ（第１実施例において１０ＬＢ）に対する対象出力トランジスタは出力トランジスタＴｒＬであり、出力ブロック１０Ｈ（第２実施例において１０ＨＢ）に対する対象出力トランジスタは出力トランジスタＴｒＨである。
【００９６】
対象出力トランジスタに対する出力ブロック（１０ＬＢ又は１０ＨＢ）は、対象出力トランジスタのゲートにおける電圧レベルに基づき、強制オフ信号を出力する状態監視回路１２Ｂを備える。第１及び第２実施例においては、ハイレベルの状態検出信号が強制オフ信号に相当し、ローレベルの状態検出信号は強制オフ信号ではないが、これらの関係を逆にする変形も可能である。
【００９７】
また、対象出力トランジスタに対する出力ブロック（１０ＬＢ又は１０ＨＢ）は、当該出力ブロック中の状態監視回路１２Ｂから強制オフ信号を受けたとき、対象出力トランジスタを強制的にオフとする強制オフ回路１３Ｂを備えている。つまり、強制オフ回路１３Ｂは、強制オフ信号を受けたとき、強制オフトランジスタＴｒｆｏを通じて対象出力トランジスタのゲート−ソース間の寄生容量の蓄積電荷を放電させる電路を形成し、これによって、対象出力トランジスタのドレイン及びソース間が非導通となる向きに対象出力トランジスタのゲート電圧を制御する、換言すれば、対象出力トランジスタのドレイン及びソース間の抵抗値が高まる向きに対象出力トランジスタのゲート電圧及びゲート−ソース間電圧を制御する。
【００９８】
出力トランジスタＴｒＬ及びＴｒＨの双方が対象出力トランジスタとなりうるが、説明の明確化のため、出力トランジスタＴｒＬ及びＴｒＨの内の一方を対象出力トランジスタと捉えると共に他方を非対象出力トランジスタと称した場合、対象出力トランジスタに対するドライブ回路１１Ｂと非対象出力トランジスタに対するドライブ回路１１Ｂとでドライブ部が構成される。このドライブ部は、対象出力トランジスタについての状態監視回路１２Ｂから強制オフ信号を受けたときに、非対象出力トランジスタのオンを許容するように動作し、これによって対象出力トランジスタと非対象出力トランジスタが同時にオン状態となることによる貫通電流の発生を抑止する。
【００９９】
対象出力トランジスタに対する状態監視回路１２Ｂは、対象出力トランジスタのオン、オフに連動して、オン、オフするように配置されたセンストランジスタＴｒｓを有する。即ち、対象出力トランジスタに対する状態監視回路１２Ｂは、ドライブ部（具体的には対象出力トランジスタに対するドライブ回路１１Ｂ）のターンオン動作により対象出力トランジスタがオフ状態からオン状態に向かう向きに対象出力トランジスタのゲート電圧が制御される際にセンストランジスタＴｒｓもオフ状態からオン状態に向かうように構成され、且つ、ドライブ部（具体的には対象出力トランジスタに対するドライブ回路１１Ｂ）のターンオフ動作により対象出力トランジスタがオン状態からオフ状態に向かう向きに対象出力トランジスタのゲート電圧が制御される際にセンストランジスタＴｒｓもオン状態からオフ状態に向かうように構成されている。そして、対象出力トランジスタに対する状態監視回路１２Ｂは、センストランジスタＴｒｓのターンオフを受けて強制オフ信号（ここではハイレベルの状態検出信号）を出力する。より具体的には、当該状態監視回路１２Ｂは、スイッチとして機能するセンストランジスタＴｒｓがターンオフしたタイミングから所定時間ｔＤＴが経過した後に強制オフ信号を出力する。
【０１００】
但し、対象出力トランジスタに対する状態監視回路１２Ｂは、センストランジスタＴｒｓのゲートと対象出力トランジスタのゲートとの間に抵抗（調整抵抗）４１を備え、ドライブ部のターンオフ動作により対象出力トランジスタがオン状態からオフ状態に向かう向きに対象出力トランジスタのゲート電圧が制御される際に（対象出力トランジスタのゲート−ソース間電圧が縮小される際に）、抵抗４１に所定電流（ここでは定電流Ｉ２）を供給する。これにより、抵抗４１が無いときとの比較において、所定電流による抵抗４１の電圧降下分だけセンストランジスタＴｒｓのターンオフのタイミングが遅れることになる。
【０１０１】
つまり、対象出力トランジスタに対するドライブ部のターンオフ動作により対象出力トランジスタのゲート−ソース間電圧が縮小している過程において、対象出力トランジスタのデート電圧及びゲート−ソース間電圧がセンストランジスタＴｒｓのゲート閾値電圧まで縮小されてもセンストランジスタＴｒｓのオン状態が維持され、その後、更に、抵抗４１の電圧降下分、対象出力トランジスタのゲート−ソース間電圧が縮小したときに、センストランジスタＴｒｓがターンオフする（スイッチとして機能するセンストランジスタＴｒｓの状態がオン状態からオフ状態に切り替わる）。
【０１０２】
また後述されるように、対象出力トランジスタ及びセンストランジスタＴｒｓをＩＧＢＴ（Insulated Gate Bipolar Transistor）に置換した場合においては（図２０参照）、ソースがエミッタに置き換わるため、対象出力トランジスタ及びセンストランジスタＴｒｓのエミッタ同士が共通接続される。そして、対象出力トランジスタに対するドライブ部のターンオフ動作により対象出力トランジスタのゲート−エミッタ間電圧が縮小している過程において、対象出力トランジスタのゲート電圧及びゲート−エミッタ間電圧がセンストランジスタＴｒｓのゲート閾値電圧まで縮小されてもセンストランジスタＴｒｓのオン状態が維持され、その後、更に、抵抗４１の電圧降下分、対象出力トランジスタのゲート−エミッタ間電圧が縮小したときに、センストランジスタＴｒｓがターンオフすることになる。
【０１０３】
対象出力トランジスタが繰り返しオン、オフされるように例えば周期的にオン、オフされるように）、制御信号の出力を通じてドライバ部を制御することができる。即ち、制御回路２０は、対象出力トランジスタがオン状態となる期間と対象出力トランジスタがオフ状態となる期間が交互に且つ繰り返し訪れるように、制御信号の出力を通じてドライバ部を制御することができるが、上述のような構成及び動作を通じ、対象出力トランジスタのターンオフ動作において、負荷電流の大きさに依存せず出力端子ＯＵＴの電圧を所望のスルーレートで変化させるスルーレート制御を、良好に実現することが可能となる。
【０１０４】
尚、出力トランジスタＴｒＨに対する出力ブロック１０を抵抗４１等を含む出力ブロック１０ＨＢ（図１４参照）としつつも、出力トランジスタＴｒＬに対する出力ブロック１０を抵抗４１等を含まない出力ブロック１０ＬＡ（図２参照）にすることが有り得ても良い。逆に、出力トランジスタＴｒＬに対する出力ブロック１０を抵抗４１等を含む出力ブロック１０ＬＢ（図１１参照）としつつも、出力トランジスタＴｒＨに対する出力ブロック１０を抵抗４１等を含まない出力ブロックにすることが有り得ても良い。
【０１０５】
［第４実施例］
第４実施例を説明する。図１５に、上述の定電流回路３２の構成例を示す。定電流回路３２は、定電流源３２ａと、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ３２ｂ、３２ｃ及び３２ｄとを備える。
【０１０６】
トランジスタ３２ｂ、３２ｃ及び３２ｄの各ソースはグランドに接続され、トランジスタ３２ｂ及び３２ｃの各ゲートとトランジスタ３２ｂ及び３２ｄの各ドレインは互いに共通接続される。トランジスタ３２ｃのドレインは、対応するゲートラインＬＧに接続される。そして、トランジスタ３２ｂのドレインは定電流源３２ａに接続され、定電流源３２ａによる定電流をトランジスタ３２ｂのドレイン電流として流すことで、トランジスタ３２ｃのドレイン電流としての定電流Ｉ２を必要なときに、対応するゲートラインＬＧから引き込むことができる。制御回路２０は、トランジスタ３２ｄのゲート電圧の制御を通じてトランジスタ３２ｄをオン、オフすることで、定電流Ｉ１の流れの有無を制御することができる。
【０１０７】
定電流Ｉ１をゲートラインＬＧに供給するための定電流回路３１も、定電流回路３２と同様の回路とすることができる（但し、定電流の流れを逆にするための変形が施される）。
【０１０８】
また、負荷駆動装置（１、１Ａ、１Ｂ）において、定電流Ｉ１及びＩ２の大きさは可変設定されるものであっても良い。
【０１０９】
尚、本発明において、電流Ｉ２が定電流であることは必須では無く、ターンオフ動作の実行期間において電流Ｉ２が時間経過と共に変化しても構わない。同様に、本発明において、電流Ｉ１が定電流であることは必須では無く、ターンオン動作の実行期間において電流Ｉ１が時間経過と共に変化しても構わない。
【０１１０】
［第５実施例］
第５実施例を説明する。負荷ＬＤは、出力端子ＯＵＴを介して電流ＩＯＵＴの供給を受けて駆動する負荷であれば任意である。負荷ＬＤがモータであるとき、負荷駆動装置（１、１Ａ、１Ｂ）はモータドライバ装置として機能すると言える。また、第１実施例等では、本発明に係る出力ブロックの動作の理解を容易にするために、負荷ＬＤに供給される電流ＩＯＵＴが一定電流であると仮定したが、電流ＩＯＵＴは一定電流で無くても良い。
【０１１１】
［第６実施例］
第６実施例を説明する。図１６は、第６実施例に係る磁気ディスク装置としてのハードディスク装置（以下ＨＤＤ装置と称する）１００の機構に関わる概略構成図である。図１７（ａ）は、ＨＤＤ装置１００の電気的な概略ブロック図である。
【０１１２】
ＨＤＤ装置１００は、記録媒体としての磁気ディスク１１０と、磁気ディスク１１０に対して情報の書き込み及び読み込みを行う磁気ヘッドであるヘッド１１１と、ヘッド１１１を磁気ディスク１１０の半径方向に対して移動自在に支持するアーム１１２と、磁気ディスク１１０を支持及び回転させるスピンドルモータ１１３（以下ＳＰＭ１１３と称する）と、アーム１１２を回転駆動及び位置決めすることでヘッド１１１を磁気ディスク１１０の半径方向に対して移動させ且つ位置決めするボイスコイルモータ１１４（以下ＶＣＭ１１４と称する）と、ヘッド１１１が磁気ディスク１１０の外周の外側に移動した際、ヘッド１１１を磁気ディスク１１０から離間した所定の退避位置に保持するランプ部１１５と、を備える。磁気ディスク１１０、ヘッド１１１、アーム１１２、ＳＰＭ１１３、ＶＣＭ１１４及びランプ部１１５は、ＨＤＤ装置１００の筐体内に収められる。尚、磁気ディスク１１０の半径方向における移動とは、円盤形状を有する磁気ディスク１１０の外周と中心とを結ぶ方向における移動を意味するが、磁気ディスク１１０の半径方向における移動が、磁気ディスク１１０の外周と中心とを結ぶ方向における移動の成分に加えて、他の方向（例えば磁気ディスクの外周の接線方向）における移動の成分を含むこともある。
【０１１３】
ＨＤＤ装置１００には、電気的な構成部品として、ドライバＩＣ２００、信号処理回路１２０、ＭＰＵ（micro-processing unit）１３０及び電源回路１４０が設けられている。電源回路１４０は、ドライバＩＣ２００及び信号処理回路１２０、ＭＰＵ１３０を駆動するための電源電圧を、それらに供給する。
【０１１４】
信号処理回路１２０は、磁気ディスク１１０への情報の書き込み時には、当該情報を書き込むための記録信号をヘッド１１１に出力し、磁気ディスク１１０から情報を読み出す時には、磁気ディスク１１０から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をＭＰＵ１３０に送る。ＭＰＵ１３０は、信号処理回路１２０の制御を通じてヘッド１１１による情報の書き込み動作及び読み込み動作を制御する。
【０１１５】
ドライバＩＣ２００は、図１７（ｂ）に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（モータドライバ装置）である。尚、図１７（ｂ）に示されるドライバＩＣ２００のピン数（外部端子の数）は例示に過ぎない。ドライバＩＣ２００には、ＳＰＭ１１３を駆動するためのＳＰＭドライバ２１０及びＶＣＭ１１４を駆動するためのＶＣＭドライバ２２０が設けられる他、ＭＰＵ１３０及びドライバＩＣ２００間の双方向通信を可能とするためのＩＦ回路（インターフェース回路）２３０や、ＩＦ回路２３０にてＭＰＵ１３０から受けた制御データに基づきＳＰＭドライバ２１０及びＶＣＭドライバ２２０の動作を制御する制御回路２４０などが設けられる。
【０１１６】
ＭＰＵ１３０は、ドライバＩＣ２００のＳＰＭドライバ２１０を制御することによりＳＰＭ１１３の駆動制御を通じて磁気ディスク１１０の回転制御を行い、ドライバＩＣ２００のＶＣＭドライバ２２０を制御することによりＶＣＭ１１４の駆動制御を通じてヘッド１１１の移動制御及び位置決めを行う。磁気ディスク１１０の各箇所には磁気ディスク１１０上の各々の位置を示す位置情報が記録されており、磁気ディスク１１０上にヘッド１１１が位置しているとき、この位置情報はヘッド１１１により読み取られて、信号処理回路１２０を通じてＭＰＵ１３０に伝達される。ＭＰＵ１３０は当該位置情報に基づいてＶＣＭドライバ２２０を制御でき、この制御を通じてＶＣＭドライバ２２０がＶＣＭ１１４に必要な駆動電流を供給することでヘッド１１１の移動及び位置決めが実現される。尚、ヘッド１１１が磁気ディスク１１０上に位置しているとは、ヘッド１１１が微小な空間を隔てて磁気ディスク１１０の上方に位置していることを意味する。
【０１１７】
図１８に、ＳＰＭ１１３及びＳＰＭドライバ２１０の内部構成とそれらの接続関係を示す。ＳＰＭ１１３は、スター結線されたＵ相のコイル１１３ｕ、Ｖ相のコイル１１３ｖ及びＷ相のコイル１１３ｗから成る三相直流モータである。コイル１１３ｕの一端、コイル１１３ｖの一端、コイル１１３ｗの一端は、夫々、ドライバＩＣ２００に設けられた外部端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗに接続され、コイル１１３ｕ、１１３ｖ及び１１３ｗの他端同士は中性点１１３ｎにて共通接続されている。
【０１１８】
ＳＰＭドライバ２１０は、外部端子ＯＵＴｕを介してコイル１１３ｕの一端に接続されるハーフブリッジ回路２１１ｕと、外部端子ＯＵＴｖを介してコイル１１３ｖの一端に接続されるハーフブリッジ回路２１１ｖと、外部端子ＯＵＴｗを介してコイル１１３ｗの一端に接続されるハーフブリッジ回路２１１ｗと、各ハーフブリッジ回路内の各トランジスタをオン、オフするための出力段回路２１２と、出力段回路２１２の動作を制御する制御回路２１３を備える。
【０１１９】
ハーフブリッジ回路２１１ｕ、２１１ｖ及び２１１ｗの夫々は、電源電圧ＶＰＷＲが加わるライン（即ち電源ラインＬＮ＿ＶＰＷＲ；図１参照）とグランドとの間に直列に接続されたハイサイド側の出力トランジスタＴｒＨ及びローサイド側の出力トランジスタＴｒＬから成る。ＳＰＭドライバ２１０内の各ハーフブリッジ回路における出力トランジスタＴｒＨ及びＴｒＬは上述の各実施例における出力トランジスタＴｒＨ及びＴｒＬに相当し、ハーフブリッジ回路２１１ｕの出力トランジスタＴｒＨ及びＴｒＬ並びに出力端子ＯＵＴｕ間の接続関係、ハーフブリッジ回路２１１ｖの出力トランジスタＴｒＨ及びＴｒＬ並びに出力端子ＯＵＴｖ間の接続関係、ハーフブリッジ回路２１１ｗの出力トランジスタＴｒＨ及びＴｒＬ並びに出力端子ＯＵＴｗ間の接続関係は、夫々に、上述の各実施例における出力トランジスタＴｒＨ及びＴｒＬ並びに出力端子ＯＵＴ間の接続関係と同じである。
【０１２０】
制御回路２１３は、例えば、コイル１１３ｕの一端とハーフブリッジ回路２１１ｕとの接続点の電位、コイル１１３ｖの一端とハーフブリッジ回路２１１ｖとの接続点の電位、コイル１１３ｗの一端とハーフブリッジ回路２１１ｗとの接続点の電位、及び、中性点１１３ｎの電位などに基づいて、Ｕ相用のＰＷＭ信号、Ｖ相用のＰＷＭ信号及びＷ相用のＰＷＭ信号を生成する。そして、出力段回路２１２が制御回路２１３からの各ＰＷＭ信号に従って対応するハーフブリッジ回路（２１１ｕ、２１１ｖ、２１１ｗ）の各出力トランジスタのオン、オフすることで、電源電圧ＶＰＷＲをパルス幅変調して得られる電圧であるＵ相用、Ｖ相用及びＷ相用のスイッチング電圧を生成し、Ｕ相用、Ｖ相用及びＷ相用のスイッチング電圧を夫々コイル１１３ｕ、１１３ｖ及び１１３ｗに供給する。この際、例えば、コイル１１３ｕ、１１３ｖ及び１１３ｗに流れる電流が夫々に正弦波状になるように各相のＰＷＭ信号が生成されて良い。
【０１２１】
出力段回路２１２は、ＳＰＭドライバ２１０内の各出力トランジスタを個別にオン、オンするための計６つの出力ブロック１０を備えるが、これら６つの出力ブロック１０を第１実施例又は第２実施例に示した出力ブロック１０ＬＢ又は１０ＨＢ（図１１、図１４参照）とすると良い。即ち、出力段回路２１２は、ＳＰＭドライバ２１０内の各出力トランジスタＴｒＨに対して出力ブロック１０ＨＢを備え、ＳＰＭドライバ２１０内の各出力トランジスタＴｒＬに対して出力ブロック１０ＬＢを備えていると良い。この際、ハーフブリッジ回路２１１ｕに対して設けられる出力ブロック１０ＨＢ及び１０ＬＢの動作、ハーフブリッジ回路２１１ｖに対して設けられる出力ブロック１０ＨＢ及び１０ＬＢの動作、並びに、ハーフブリッジ回路２１１ｗに対して設けられる出力ブロック１０ＨＢ及び１０ＬＢの動作は、夫々に、上述の各実施例で述べた出力ブロック１０ＨＢ及び１０ＬＢの動作と同じであって良い。ＳＰＭドライバ２１０においては、制御回路２１３が制御回路２０（図１等参照）の機能を包含し、ＳＰＭ１１３（コイル１１３ｕ、１１３ｖ、１１３ｗ）が負荷ＬＤに対応することになる。故に、ＳＰＭドライバ２１０は上述の負荷駆動装置１Ｂを内包していると言える。
【０１２２】
コイル１１３ｕ、１１３ｖ及び１１３ｗに流れる電流が夫々に正弦波状になるように各相のＰＷＭ信号が生成される場合などにおいて、出力端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗを介して流れる電流の大きさは夫々に時間経過に沿って変化する。出力段回路２１２に出力ブロック１０ＨＢ及び１０ＬＢを用いることで、それらの電流の大きさが大きいときにも小さいときにも、貫通電流の発生を抑止しつつ、対象出力トランジスタ（Ｕ相、Ｖ相、Ｗ相用のＴｒＨ又はＴｒＬ）のターンオフ動作において出力端子（ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗ）の電圧を所望のスルーレートで変化させるスルーレート制御を良好に実現することが可能となる。
【０１２３】
図１９に、ＶＣＭ１１４及びＶＣＭドライバ２２０の内部構成とそれらの接続関係を示す。ドライバＩＣ２００に設けられた外部端子には外部端子ＯＵＴａ及びＯＵＴｂが含まれ、外部端子ＯＵＴａはセンス抵抗Ｒｓを介してＶＣＭ１１４の一端に接続され、外部端子ＯＵＴｂはＶＣＭ１１４の他端に直接接続されている。
【０１２４】
ＶＣＭドライバ２２０は、外部端子ＯＵＴａに接続されるハーフブリッジ回路２２１ａと、外部端子ＯＵＴｂに接続されるハーフブリッジ回路２２１ｂと、各ハーフブリッジ回路（２２１ａ、２２１ｂ）内の各トランジスタをオン、オフするための出力段回路２２２と、出力段回路２２２の動作を制御する制御回路２２３を備える。
【０１２５】
ハーフブリッジ回路２２１ａ及び２２１ｂの夫々は、電源電圧ＶＰＷＲが加わるライン（即ち電源ラインＬＮ＿ＶＰＷＲ；図１参照）とグランドとの間に直列に接続されたハイサイド側の出力トランジスタＴｒＨ及びローサイド側の出力トランジスタＴｒＬから成る。ＶＣＭドライバ２２０内の各ハーフブリッジ回路における出力トランジスタＴｒＨ及びＴｒＬは上述の各実施例における出力トランジスタＴｒＨ及びＴｒＬに相当し、ハーフブリッジ回路２２１ａの出力トランジスタＴｒＨ及びＴｒＬ並びに出力端子ＯＵＴａ間の接続関係、ハーフブリッジ回路２２１ｂの出力トランジスタＴｒＨ及びＴｒＬ並びに出力端子ＯＵＴｂ間の接続関係は、夫々に、上述の各実施例における出力トランジスタＴｒＨ及びＴｒＬ並びに出力端子ＯＵＴ間の接続関係と同じである。
【０１２６】
制御回路２２３は、例えば、出力端子ＯＵＴａ及びＯＵＴｂを介してＶＣＭ１１４に流れる電流の大きさ及び向きを表す抵抗Ｒｓの電圧降下の信号と、ＶＣＭ１１４に供給されるべき電流の大きさ及び向きを指定する電流指令信号とに基づいて、ＶＣＭ１１４に流れる電流が電流指令信号に従ったものとなるように、ＶＣＭドライバ２２０内の各ハーフブリッジ回路に対するＰＷＭ信号を生成及び出力する。電流指令信号は例えばＭＰＵ１３０からドライバＩＣ２００に供給される。そして、出力段回路２２２が制御回路２２３からの各ＰＷＭ信号に従って対応するハーフブリッジ回路（２２１ａ、２２１ｂ）の各出力トランジスタのオン、オフすることで、パルス幅変調を利用しつつ、ＶＣＭ１１４に流れる電流を電流指令信号に従ったものに制御する。電流指令信号にて指定される電流の大きさ及び向きが一定であるならば、ＰＷＭ駆動にてＶＣＭ１１４が定電流動作することになる。この際、出力端子ＯＵＴａから出力端子ＯＵＴｂに向けて流れる電流をＶＣＭ１１４に供給することでヘッド１１１は磁気ディスク１１０の外周側から磁気ディスク１１０の中心に向けて移動し、出力端子ＯＵＴｂから出力端子ＯＵＴａに向けて流れる電流をＶＣＭ１１４に供給することでヘッド１１１は磁気ディスク１１０の中心から磁気ディスク１１０の外周側に向けて移動する。
【０１２７】
出力段回路２２２は、ＶＣＭドライバ２２０内の各出力トランジスタを個別にオン、オンするための計４つの出力ブロック１０を備えるが、これら４つの出力ブロック１０を第１実施例又は第２実施例に示した出力ブロック１０ＬＢ又は１０ＨＢ（図１１、図１４参照）とすると良い。即ち、出力段回路２２２は、ＶＣＭドライバ２２０内の各出力トランジスタＴｒＨに対して出力ブロック１０ＨＢを備え、ＶＣＭドライバ２２０内の各出力トランジスタＴｒＬに対して出力ブロック１０ＬＢを備えていると良い。この際、ハーフブリッジ回路２２１ａに対して設けられる出力ブロック１０ＨＢ及び１０ＬＢの動作、並びに、ハーフブリッジ回路２２１ｂに対して設けられる出力ブロック１０ＨＢ及び１０ＬＢの動作は、夫々に、上述の各実施例で述べた出力ブロック１０ＨＢ及び１０ＬＢの動作と同じであって良い。ＶＣＭドライバ２２０においては、制御回路２２３が制御回路２０（図１等参照）の機能を包含し、ＶＣＭ１１４が負荷ＬＤに対応することになる。故に、ＶＣＭドライバ２２０は上述の負荷駆動装置１Ｂを内包していると言える。
【０１２８】
電流指令信号の変化（必要なトルクの変化）を通じてＶＣＭ１１４への供給電流は様々に変化する。出力段回路２２２に出力ブロック１０ＨＢ及び１０ＬＢを用いることで、ＶＣＭ１１４への供給電流が大きいときにも小さいときにも、貫通電流の発生を抑止しつつ、対象出力トランジスタ（ＴｒＨ又はＴｒＬ）のターンオフ動作において出力端子（ＯＵＴａ、ＯＵＴｂ）の電圧を所望のスルーレートで変化させるスルーレート制御を良好に実現することが可能となる。
【０１２９】
尚、ＶＣＭドライバ２２０について上述したＶＣＭ１１４の駆動方式は、パルス幅変調された電圧をＶＣＭ１１４に供給することで間欠的にＶＣＭ１１４に電力を供給するＰＷＭ駆動方式に属するが、ＶＣＭドライバ２２０は、パルス幅変調されていない連続的な電圧をＶＣＭ１１４の駆動電圧として供給することでＶＣＭ１１４に常時電力を供給するリニア駆動方式にて動作することが可能であっても良い。ＶＣＭドライバ２２０に、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路を設けておいて良く、この場合、それらの回路を切り替えて使用することでＰＷＭ駆動方式及びリニア駆動方式の何れかでＶＣＭ１１４が駆動される。この際、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
【０１３０】
ＳＰＭ１１３又はＶＣＭ１１４をＰＷＭ駆動する際、ＳＰＭ１１３又はＶＣＭ１１４に繋がる出力端子（ＯＵＴｕ、ＯＵＴａ等）での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分が、ＨＤＤ装置１００全体の騒音を増大させることが知られている。このため、このような騒音をなるだけ小さくすべく、ＨＤＤ装置では、一般に、対象出力トランジスタ（ＴｒＨ又はＴｒＬ）のターンオン動作及びターンオフ動作において出力端子の電圧を所望のスルーレートでなだらかに変化させるスルーレート制御が要求される。第１及び第２実施例等にて示した出力ブロックを用いることで、負荷への電流の大きさに関わらず当該要求に応えることが可能となる。
【０１３１】
尚、ドライバＩＣ２００の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成されることになるが、複数のディスクリート部品を用いてドライバＩＣ２００内の回路と同等の回路を構成するようにしても良い。また、ドライバＩＣ２００はモータドライバ装置として機能すると言える。但し、ドライバＩＣ２００とＭＰＵ１３０の組み合わせによってモータドライバ装置が構成されると考えることもできる。
【０１３２】
［第７実施例］
第７実施例を説明する。
【０１３３】
負荷駆動装置（１、１Ａ、１Ｂ）においては、トランジスタのゲート−ソース間電圧をセンスする方式を採用しているため、上記デッドタイムを設けないようにしても良く（即ち上記所定時間ｔＤＴはゼロであっても良く）、デッドタイムを設けなくても原理的に貫通電流の発生を抑止できる。
【０１３４】
ＨＤＤ装置における騒音の低減に関してスルーレート制御を上述したが、出力端子（ＯＵＴ）での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分がノイズとして他の回路動作に悪影響を及ぼすことがあり、これを考慮して、上述のスルーレート制御が要求されることもある。本発明は、上述のスルーレート制御が要求される任意の用途に適用可能である。
【０１３５】
上述の実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、或いは、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。
【０１３６】
但し、対象出力トランジスタ（ＴｒＨ、ＴｒＬ）をＰチャネル型のＦＥＴに変更する場合には、対象出力トランジスタに対応して設けられるセンストランジスタＴｒｓ及び強制オフトランジスタＴｒｆｏもＰチャネル型のＦＥＴに変更される。
【０１３７】
対象出力トランジスタ（ＴｒＨ、ＴｒＬ）及びセンストランジスタＴｒｓをＰチャネル型のＦＥＴに変更する場合、それらのゲート閾値電圧が負の電圧となることを考慮し、上述してきた主旨に沿って上述の各回路の構成及び動作を変更すれば良い。例えば、出力トランジスタＴｒＨをＰチャネル型のＦＥＴに変更する場合、出力トランジスタＴｒＨのターンオン動作における電流Ｉ１の流れの向きは、それがＮチャネル型であるときとは逆になり（即ち、出力トランジスタＴｒＨのゲート電圧を下げる向きとなり）、出力トランジスタＴｒＨのターンオフ動作における電流Ｉ２の流れの向きも、それがＮチャネル型であるときとは逆になる（即ち、出力トランジスタＴｒＨのゲート電圧を上げる向きとなる）。
【０１３８】
更に、上述の実施形態で例示した各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして示されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【０１３９】
特に例えば、上述の出力トランジスタ（ＴｒＨ、ＴｒＬ）は、ＭＯＳＦＥＴを含むＦＥＴ又はＩＧＢＴなどの電圧制御型の出力トランジスタ（即ち、制御電極における電圧に応じて第１及び第２電極間に流れる電流が制御されるトランジスタ）とされると良い。
【０１４０】
図２０に、出力トランジスタＴｒＬ及びＴｒＨ並びにセンストランジスタＴｒｓがＮチャネル型のＩＧＢＴとして形成された負荷駆動装置１Ｂの一部構成図を示す。トランジスタＴｒＬ、ＴｒＨ及びＴｒｓがＩＧＢＴとされる場合には、トランジスタＴｒＬ、ＴｒＨ及びＴｒｓに関する上述の説明文中のドレイン、ソースを、夫々、コレクタ、エミッタに読み替えれば足る。ローサイド側の出力ブロック１０ＬＢにおいて、出力トランジスタＴｒＬ及びセンストランジスタＴｒｓがＩＧＢＴとして形成される場合においても、それらがＦＥＴとして形成される場合と同様、出力トランジスタＴｒＬ及びセンストランジスタＴｒｓは互いに同一の構造にて形成されると良く、これによって、センストランジスタＴｒｓのゲート閾値電圧ＶＴＨと出力トランジスタＴｒＬのゲート閾値電圧ＶＴＨは互いに一致していると良い。ハイサイド側の出力ブロック１０ＨＢについても同様である。
【０１４１】
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
【０１４２】
本発明に係る負荷駆動装置Ｗ（図１１等参照）は、互いに直列接続された第１出力トランジスタ及び第２出力トランジスタと、各出力トランジスタをオン、オフするためのドライブ部（例えば図１の２つのドライブ回路１１の組み合わせ）と、を有し、前記第１出力トランジスタと前記第２出力トランジスタとの間に設けられた出力端子を介して負荷に負荷電流を供給する負荷駆動装置であって、前記第１出力トランジスタ及び前記第２出力トランジスタの何れか一方である対象出力トランジスタ（例えばＴｒＬ）の制御電極に接続され、前記対象出力トランジスタの制御電極における電圧レベルに基づき、強制オフ信号を出力可能な監視回路（１２Ｂ）と、前記監視回路から前記強制オフ信号を受けたとき、前記対象出力トランジスタを強制的にオフとする強制オフ回路（１３Ｂ）と、を備え、前記監視回路は、センストランジスタ（Ｔｒｓ）を有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記センストランジスタもオン状態からオフ状態に向かうように構成され、前記センストランジスタのターンオフを受けて前記強制オフ信号を出力し、前記ドライブ部は、前記強制オフ信号の出力を受けて、前記第１出力トランジスタ及び前記第２出力トランジスタの内の他方の出力トランジスタ（例えばＴｒＨ）のオンを許容し、前記監視回路は、前記センストランジスタの制御電極と前記対象出力トランジスタの制御電極との間に挿入された調整抵抗（４１）を更に有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記調整抵抗に所定電流を供給することで、前記調整抵抗がないときとの比較において前記調整抵抗の電圧降下分だけ前記センストランジスタのターンオフのタイミングを遅らせることを特徴とする。
【０１４３】
強制オフ回路とドライブ部の機能により、第１及び第２出力トランジスタの同時オンによる貫通電流の発生を抑止できる。そして、調整抵抗を含む負荷駆動装置Ｗによれば、対象出力トランジスタの負荷電流が流れる箇所の抵抗値（ＦＥＴであればドレイン−ソース間抵抗の抵抗値）が十分に高まってから、センストランジスタのターンオフを通じて対象出力トランジスタの強制オフが実行されることになるため、対象出力トランジスタがオン状態からオフ状態に向かう過程における出力端子の電圧変化を、負荷電流が大きいときにも小さいときにも、なだらかなものとすることができる。
【０１４４】
前記負荷駆動装置Ｗにおいて例えば、前記ドライブ部は、前記対象出力トランジスタをオン状態からオフ状態に切り替える際、前記対象出力トランジスタがオン状態からオフ状態に向かう向きに、前記オフ用電流源と前記対象出力トランジスタの制御電極との間において所定のオフ用電流（Ｉ２）を流し、これによって前記オフ用電流の大きさに応じた時間をかけて前記対象出力トランジスタをオン状態からオフ状態に向わせると良い。
【０１４５】
これにより、対象出力トランジスタがオン状態からオフ状態に向かう過程における出力端子の電圧変化を、オフ用電流に応じた速度での電圧変化とすることができ（スルーレート制御が可能となり）、当該電圧変化における高周波成分を低減することが可能となる。出力端子の電圧変化における高周波成分の低減により、負荷駆動装置を組み込んだ装置における騒音の低減や、ノイズの発生を抑制することができる。そして、調整抵抗を用いて上記の如く負荷駆動装置Ｗを構成することにより、出力端子の電圧変化を負荷電流の大きさに依存せず、なだらかなものとすることが可能となる。
【０１４６】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１４７】
１、１Ａ、１Ｂ  負荷駆動装置
１０、１０Ｌ、１０Ｈ、１０ＬＡ、１０ＬＢ、１０ＨＢ  出力ブロック
１１、１１Ａ、１１Ｂ  ドライブ回路
１２、１２Ａ、１２Ｂ  状態監視回路
１３、１３Ａ、１３Ｂ  強制オフ回路
ＴｒＬ、ＴｒＨ  出力トランジスタ
Ｔｒｓ  センストランジスタ
Ｔｒｆｏ  強制オフトランジスタ
１００  ＨＤＤ装置
１１０  磁気ディスク
１１１  ヘッド
１１２  アーム
１１３  ＳＰＭ
１１４  ＶＣＭ
２１０  ＳＰＭドライバ
２２０  ＶＣＭドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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