(57)【要約】【課題】容量値を測定する際の測定動作の自由度を高めることができる半導体装置を得る。【解決手段】本開示の半導体装置は、一巡経路上に配置された第１のゲート回路を含む複数のゲート回路と、可変容量素子３０第１のゲート回路の出力端子に接続され、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含む第１の負荷回路とを有するリングオシレータと、可変容量素子３０第１の制御信号を生成可能な制御信号生成回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
一巡経路上に配置された第１のゲート回路を含む複数のゲート回路と、前記第１のゲート回路の出力端子に接続され、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含む第１の負荷回路とを有するリングオシレータと、
前記第１の制御信号を生成可能な制御信号生成回路と
を備えた半導体装置。
【請求項２】
前記第１の負荷回路は、前記第１の容量素子に直列に接続され、前記第１の制御信号に基づいてオンオフ可能な第１のスイッチを有する
請求項１に記載の半導体装置。
【請求項３】
前記複数のゲート回路は、第２のゲート回路を含み、
前記リングオシレータは、前記第２のゲート回路の出力端子に接続され、第２の制御信号に基づいて有効または無効に設定可能な第２の容量素子を含む第２の負荷回路をさらに有し、
前記制御信号生成回路は、前記第２の制御信号をも生成可能である
請求項１に記載の半導体装置。
【請求項４】
前記第２の負荷回路は、前記第２の容量素子に直列に接続され、前記第１の制御信号に基づいてオンオフ可能な第２のスイッチを有し、
前記第２の容量素子の種類は、前記第１の容量素子の種類と異なる
請求項３に記載の半導体装置。
【請求項５】
前記第２の負荷回路は、前記第２の容量素子に直列に接続され、前記第１の制御信号に基づいてオンオフ可能な第２のスイッチを有し、
前記第２の容量素子の容量値は、前記第１の容量素子の容量値と異なる
請求項３に記載の半導体装置。
【請求項６】
第１の電源端子および第２の電源端子をさらに備え、
前記制御信号生成回路は、前記第１の電源端子に接続され、
前記複数のゲート回路は、前記第２の電源端子に接続された
請求項１に記載の半導体装置。
【請求項７】
前記リングオシレータは、前記第１の負荷回路を含む複数の負荷回路を有し、
前記複数の負荷回路のそれぞれは、前記複数のゲート回路のうちの互いに異なるゲート回路の出力端子に接続され、
前記負荷回路の数は、前記ゲート回路の数よりも少ない
請求項１に記載の半導体装置。
【請求項８】
前記リングオシレータは、前記第１のゲート回路の前記出力端子に接続され、第３の制御信号に基づいて有効または無効に設定可能な第３の容量素子を含む第３の負荷回路をさらに有し、
前記制御信号生成回路は、前記第３の制御信号をも生成可能である
請求項１に記載の半導体装置。
【請求項９】
前記複数のゲート回路に流れる電源電流を測定可能な電流測定部と、
前記リングオシレータが生成する発振信号の周波数を測定可能な周波数測定部と、
容量値を調整可能な可変容量素子と、
前記電流測定部における測定結果および前記周波数測定部における測定結果に基づいて、前記可変容量素子の前記容量値を調整可能な調整部と
をさらに備えた
請求項１に記載の半導体装置。
【請求項１０】
一巡経路上に配置された、第１のゲート回路を含む複数のゲート回路と、前記第１のゲート回路の出力端子に接続され、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含む第１の負荷回路とを有するリングオシレータを動作させることと、
前記複数のゲート回路の消費電流を測定することと、
前記リングオシレータが生成する発振信号の周波数を測定することと、
前記消費電流および前記周波数に基づいて、前記第１の容量素子の容量値を算出することと
を含む容量値測定方法。
【請求項１１】
前記消費電流を測定することは、前記第１の容量素子を無効に設定したときに前記複数のゲート回路の第１の消費電流を測定することと、前記第１の容量素子を有効に設定したときに前記複数のゲート回路の第２の消費電流を測定することとを含み、
前記周波数を測定することは、前記第１の容量素子を無効に設定したときに前記発振信号の第１の周波数を測定することと、前記第１の容量素子を有効に設定したときに前記発振信号の第２の周波数を測定することとを含み、
前記第１の容量素子の前記容量値を算出することは、前記第１の消費電流、前記第２の消費電流、前記第１の周波数、および前記第２の周波数に基づいて、前記第１の容量素子の前記容量値を算出することを含む
請求項１０に記載の容量値測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、容量素子を備えた半導体装置、および容量素子の容量値を測定する容量値測定方法に関する。
【背景技術】
【０００２】
半導体装置には、例えば、トランジスタ、抵抗素子、容量素子などの様々な素子が集積化される。半導体装置では、プロセスばらつきにより、これらの素子値がばらつくおそれがある。例えば、特許文献１，２には、複数のゲート回路と、各ゲート回路に接続された負荷容量とを有するリングオシレータを動作させることにより、負荷容量の容量値を測定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−００７６９１号公報
【特許文献２】特開平０６−２６８０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
リングオシレータを動作させることにより、負荷容量の容量値を測定する技術では、測定動作の自由度が高いことが望まれており、さらなる自由度の向上が期待されている。
【０００５】
容量値を測定する際の測定動作の自由度を高めることができる半導体装置および容量値測定方法を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本開示の一実施の形態における半導体装置は、リングオシレータと、制御信号生成回路とを備えている。リングオシレータは、複数のゲート回路と、第１の負荷回路とを有している。複数のゲート回路は、一巡経路上に配置されたものであり、第１のゲート回路を含むものである。第１の負荷回路は、第１のゲート回路の出力端子に接続され、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含むものである。制御信号生成回路は、第１の制御信号を生成可能なものである。
【０００７】
本開示の一実施の形態における容量値測定方法は、一巡経路上に配置された、第１のゲート回路を含む複数のゲート回路と、第１のゲート回路の出力端子に接続され、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含む第１の負荷回路とを有するリングオシレータを動作させることと、複数のゲート回路の消費電流を測定することと、リングオシレータが生成する発振信号の周波数を測定することと、消費電流および周波数に基づいて、第１の容量素子の容量値を算出することとを含むものである。
【０００８】
本開示の一実施の形態における半導体装置および容量値測定方法では、複数のゲート回路が一巡経路上に配置される。第１の負荷回路が、第１のゲート回路の出力端子に接続される。第１の負荷回路は、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含む。
【発明の効果】
【０００９】
本開示の一実施の形態における半導体装置および容量値測定方法によれば、第１の負荷回路が、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含むようにしたので、容量値を測定する際の測定動作の自由度を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１０】
【図１】本開示の実施の形態に係る半導体回路の一構成例を表すブロック図である。
【図２】図１に示した半導体回路を含むテストシステムの一構成例を表すブロック図である。
【図３】図２に示したテストシステムの一動作例を表すフローチャートである。
【図４Ａ】図１に示した半導体回路の一動作例を表す説明図である。
【図４Ｂ】図１に示した半導体回路の一動作例を表す説明図である。
【図５】変形例に係る半導体回路の一構成例を表す回路図である。
【図６】他の変形例に係る半導体回路の一構成例を表す回路図である。
【図７】他の変形例に係る半導体回路の一構成例を表す回路図である。
【図８】他の変形例に係る半導体回路の一構成例を表す回路図である。
【図９】他の変形例に係る半導体回路の一構成例を表す回路図である。
【図１０】他の変形例に係る半導体回路の一構成例を表す回路図である。
【図１１】他の変形例に係る半導体回路の一構成例を表す回路図である。
【図１２】応用例に係る半導体装置の一構成例を表すブロック図である。
【図１３】図１２に示した半導体装置を含むテストシステムの一構成例を表すブロック図である。
【図１４】他の応用例に係る半導体装置の一構成例を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．応用例
【００１２】
＜１．実施の形態＞
［構成例］
図１は、一実施の形態に係る半導体装置（半導体回路１）の一構成例を表すものである。なお、本開示の実施の形態に係る容量値測定方法は、本実施の形態により具現化されるので、併せて説明する。
【００１３】
半導体回路１は、リングオシレータ１０と、選択回路１１と、出力回路１２と、制御回路１９とを備えている。リングオシレータ１０、選択回路１１、出力回路１２、および制御回路１９は、１つの半導体チップに形成される。また、半導体回路１は、２つの電源端子ＴＶＤＤ１，ＴＶＤＤ２を有している。リングオシレータ１０の反転論理積回路ＮＤ（後述）、選択回路１１、出力回路１２、および制御回路１９は、電源端子ＴＶＤＤ１に接続され、この電源端子ＴＶＤＤ１を介して電源電圧が供給されるようになっている。
【００１４】
リングオシレータ１０は、複数のインバータ回路ＩＶ（この例ではＮ個のインバータ回路ＩＶ１〜ＩＶＮ）と、複数の負荷回路ＬＤ（この例ではＮ個の負荷回路ＬＤ１〜ＬＤＮ）と、反転論理積回路ＮＤとを有している。Ｎ個のインバータ回路ＩＶ１〜ＩＶＮおよび反転論理積回路ＮＤは、一巡経路上に配置されている。
【００１５】
Ｎ個のインバータ回路ＩＶ１〜ＩＶＮのそれぞれは、入力端子に入力された論理信号を反転し、反転された論理信号を出力端子から出力するものである。インバータ回路ＩＶ１の入力端子は反転論理積回路ＮＤの出力端子に接続され、出力端子はインバータ回路ＩＶ２の入力端子に接続される。インバータ回路ＩＶ２の入力端子はインバータ回路ＩＶ１の出力端子に接続され、出力端子はインバータ回路ＩＶ３の入力端子に接続される。インバータ回路ＩＶ３の入力端子はインバータ回路ＩＶ２の出力端子に接続され、出力端子はインバータ回路ＩＶ４の入力端子に接続される。インバータ回路ＩＶ４〜ＫＶＮ−１についても同様である。そして、インバータ回路ＩＶＮの入力端子はインバータ回路ＩＶＮ−１の出力端子に接続され、出力端子は反転論理積回路ＮＤの第１の入力端子に接続される。すなわち、インバータ回路ＩＶ１は、Ｎ個のインバータ回路ＩＶ１〜ＩＶＮのうちの初段の回路であり、インバータ回路ＩＶＮは、Ｎ個のインバータ回路ＩＶ１〜ＩＶＮのうちの最終段の回路である。インバータ回路ＩＶの個数Ｎは、例えば偶数にすることができる。これにより、リングオシレータ１０の一巡経路における、反転演算を行う回路の数を奇数にすることができる。
【００１６】
Ｎ個のインバータ回路ＩＶ１〜ＩＶＮの電源端子は、電源端子ＴＶＤＤ２に接続され、この電源端子ＴＶＤＤ２を介して電源電圧が供給される。この電源端子ＴＶＤＤ２は、半導体回路１に集積された様々な回路のうち、このＮ個のインバータ回路ＩＶ１〜ＩＶＮのみに接続される。これにより、後述するように、この電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２を測定することにより、Ｎ個のインバータ回路ＩＶ１〜ＩＶＮに流れる電源電流ＩＤＤ２を測定することができるようになっている。
【００１７】
Ｎ個の負荷回路ＬＤ１〜ＬＤＮのそれぞれは、Ｎ個のインバータ回路ＩＶ１〜ＩＶＮのうちの対応するインバータ回路ＩＶの負荷である。負荷回路ＬＤ１は、インバータ回路ＩＶ１の出力端子に接続され、負荷回路ＬＤ２は、インバータ回路ＩＶ２の出力端子に接続され、負荷回路ＬＤ３は、インバータ回路ＩＶ３の出力端子に接続される。負荷回路ＬＤ４〜ＬＤＮ−１についても同様である。負荷回路ＬＤＮは、インバータ回路ＩＶＮの出力端子に接続される。Ｎ個の負荷回路ＬＤ１〜ＬＤＮのそれぞれは、容量素子ＣＡＰと、トランジスタＴＲとを有している。
【００１８】
容量素子ＣＡＰの一端は、その容量素子ＣＡＰを有する負荷回路ＬＤに対応するインバータ回路ＩＶの出力端子に接続され、他端はトランジスタＴＲのドレインに接続されている。Ｎ個の負荷回路ＬＤ１〜ＬＤＮにおけるＮ個の容量素子ＣＡＰは、例えば、互いに異なる容量値を有する複数の容量素子を含んでいてもよいし、ＭＩＭ（Metal Insulator Metal）型の容量素子や、ＭＯＳ（Metal Oxide Semiconductor）型を含むＭＩＳ（Metal Insulator Semiconductor）型の容量素子など、様々な種類の容量素子を含んでいてもよい。
【００１９】
トランジスタＴＲは、Ｎ型のＭＯＳトランジスタであり、ドレインは容量素子ＣＡＰの他端に接続され、ソースは接地されている。負荷回路ＬＤ１のトランジスタＴＲのゲートには制御信号ＣＴＬ１が供給され、負荷回路ＬＤ２のトランジスタＴＲのゲートには制御信号ＣＴＬ２が供給され、負荷回路ＬＤ３のトランジスタＴＲのゲートには制御信号ＣＴＬ３が供給される。負荷回路ＬＤ４〜ＬＤＮ−１のトランジスタＴＲについても同様である。負荷回路ＬＤＮのトランジスタＴＲのゲートには制御信号ＣＴＬＮが供給される。
【００２０】
この構成により、負荷回路ＬＤでは、制御信号ＣＴＬに基づいて、容量素子ＣＡＰが“有効”または“無効”に設定される。具体的には、制御信号ＣＴＬに基づいてトランジスタＴＲがオン状態になることにより、容量素子ＣＡＰが“有効”に設定され、制御信号ＣＴＬに基づいてトランジスタＴＲがオフ状態になることにより、容量素子ＣＡＰが“無効”に設定される。“有効”にされた容量素子ＣＡＰは、その容量素子ＣＡＰに接続されたインバータ回路ＩＶの負荷容量として機能するようになっている。
【００２１】
反転論理積回路ＮＤは、第１の入力端子に入力された論理信号と、第２の入力端子に入力された論理信号の反転論理積（ＮＡＮＤ）を求め、求めた結果を出力端子から出力するものである。反転論理積回路ＮＤの第１の入力端子は、最終段のインバータ回路ＩＶＮの出力端子に接続され、第２の入力端子にはイネーブル信号ＥＮが供給され、出力端子は初段のインバータ回路ＩＶ１の入力端子に接続されるとともに、出力回路１２に接続される。イネーブル信号ＥＮは、リングオシレータ１０の発振動作を指示する信号である。具体的には、イネーブル信号ＥＮが高レベルである場合には、反転論理積回路ＮＤは、第１の端子に入力された論理信号を反転し、反転された論理信号を出力端子から出力する。これにより、リングオシレータ１０は発振動作を行い、反転論理積回路ＮＤは、発振信号Ｓ１を出力する。また、イネーブル信号ＥＮが低レベルである場合には、反転論理積回路ＮＤは、第１の端子に入力された論理信号に関わらず、高レベルの論理信号を出力端子から出力する。これにより、リングオシレータ１０は発振動作を停止するようになっている。
【００２２】
選択回路１１は、制御回路１９からの指示に基づいて、複数の制御信号ＣＴＬ（この例ではＮ個の制御信号ＣＴＬ１〜ＣＴＬＮ）を生成するものである。半導体回路１では、Ｎ個の制御信号ＣＴＬ１〜ＣＴＬＮをＮ個の負荷回路ＬＤ１〜ＬＤＮにそれぞれ供給することにより、Ｎ個の負荷回路ＬＤ１〜ＬＤＮにおけるＮ個の容量素子ＣＡＰを、個別に“有効”または“無効”に設定することができるようになっている。具体的には、例えば、Ｎ個の負荷回路ＬＤ１〜ＬＤＮのうちの１つの容量素子ＣＡＰのみを“有効”にしてもよいし、Ｎ個の負荷回路ＬＤ１〜ＬＤＮのうちの複数の負荷回路の容量素子ＣＡＰを“有効”にしてもよい。
【００２３】
出力回路１２は、リングオシレータ１０が発振動作を行うことにより生成した発振信号Ｓ１を分周し、分周された信号を出力するものである。出力回路１２は、インバータ回路１３と、分周回路１４と、論理積回路１５とを有している。インバータ回路１３の入力端子は、リングオシレータ１０の反転論理積回路ＮＤの出力端子に接続され、出力端子は分周回路１４の入力端子に接続されている。分周回路１４は、インバータ回路１３から出力された信号を分周して出力するものである。論理積回路１５は、第１の入力端子に入力された論理信号と、第２の入力端子に入力された論理信号の論理積（ＡＮＤ）を求め、求めた結果（発振信号Ｓ２）を出力端子から出力するものである。論理積回路１５の第１の入力端子は分周回路１４の出力端子に接続され、第２の入力端子にはイネーブル信号ＥＮが供給される。この構成により、イネーブル信号ＥＮが高レベルである場合には、出力回路１２は、リングオシレータ１０から供給された発振信号Ｓ１を分周することにより発振信号Ｓ２を生成し、この発振信号Ｓ２を出力する。また、イネーブル信号ＥＮが低レベルである場合には、出力回路１２は、低レベルの論理信号を出力するようになっている。
【００２４】
制御回路１９は、外部から供給された制御信号に基づいて、リングオシレータ１０、選択回路１１、および出力回路１２の動作を制御するものである。具体的には、制御回路１９は、外部から供給された制御信号に基づいて、イネーブル信号ＥＮを生成して、このイネーブル信号ＥＮをリングオシレータ１０および出力回路１２に供給するとともに、選択回路１１に対してＮ個の制御信号ＣＴＬ１〜ＣＴＬＮの生成指示を行うようになっている。
【００２５】
図２は、半導体回路１の容量素子ＣＡＰの容量値を測定するテストシステム１００の一構成例を表すものである。容量値の測定は、例えば、ダイシングする前の半導体ウエハを用いて行ってもよいし、ダイシングしパッケージングした後の半導体チップを用いて行ってもよい。
【００２６】
テストシステム１００は、テスタ１１０を有している。テスタ１１０は、電源電圧生成部１１１と、電流測定部１１２と、周波数測定部１１３と、演算部１１４とを有している。
【００２７】
電源電圧生成部１１１は、電源電圧ＶＤＤ１，ＶＤＤ２を生成するものである。電源電圧ＶＤＤ１の電圧値および電源電圧ＶＤＤ２の電圧値は、互いに同じであってもよいし、互いに異なっていてもよい。そして、テスタ１１０は、電源電圧生成部１１１が生成した電源電圧ＶＤＤ１を半導体回路１の電源端子ＴＶＤＤ１に供給するとともに、電源電圧ＶＤＤ２を半導体回路１の電源端子ＴＶＤＤ２に供給するようになっている。
【００２８】
電流測定部１１２は、半導体回路１の電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２を測定するものである。
【００２９】
周波数測定部１１３は、半導体回路１が生成した発振信号Ｓ２の周波数を測定するものである。
【００３０】
演算部１１４は、電流測定部１１２の測定結果、および周波数測定部１１３の測定結果に基づいて、半導体回路１の容量素子ＣＡＰの容量値を算出するものである。
【００３１】
この構成により、テストシステム１００では、テスタ１１０が、半導体回路１のリングオシレータ１０に発振動作を行わせ、電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２を測定し、発振信号Ｓ２の周波数を測定する。そして、テスタ１１０は、測定した電源電流ＩＤＤ２、および測定した発振信号Ｓ２の周波数に基づいて、半導体回路１の容量素子ＣＡＰの容量値を算出するようになっている。
【００３２】
ここで、半導体回路１は、本開示における「半導体装置」の一具体例に対応する。インバータ回路ＩＶ１〜ＩＶＮは、本開示における「複数のゲート回路」の一具体例に対応する。選択回路１１は、本開示における「制御信号生成回路」の一具体例に対応する。電源端子ＴＶＤＤ１は、本開示における「第１の電源端子」の一具体例に対応する。電源端子ＴＶＤＤ２は、本開示における「第２の電源端子」の一具体例に対応する。
【００３３】
［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。
【００３４】
（全体動作概要）
まず、図１を参照して、半導体回路１の全体動作概要を説明する。制御回路１９は、外部から供給された制御信号に基づいて、イネーブル信号ＥＮを生成して、このイネーブル信号ＥＮをリングオシレータ１０および出力回路１２に供給するとともに、選択回路１１に対してＮ個の制御信号ＣＴＬ１〜ＣＴＬＮの生成指示を行う。選択回路１１は、制御回路１９からの指示に基づいて、Ｎ個の制御信号ＣＴＬ１〜ＣＴＬＮを生成する。リングオシレータ１０のＮ個の負荷回路ＬＤ１〜ＬＤＮは、複数の制御信号ＣＴＬに基づいて、容量素子ＣＡＰを“有効”または“無効”に設定する。リングオシレータ１０は、イネーブル信号ＥＮが高レベルである場合に、発振動作を行い、発振信号Ｓ１を生成する。出力回路１２は、イネーブル信号ＥＮが高レベルである場合に、リングオシレータ１０から供給された発振信号Ｓ１を分周することにより発振信号Ｓ２を生成し、この発振信号Ｓ２を出力する。
【００３５】
（容量値測定動作）
次に、テストシステム１００における、半導体回路１の容量素子ＣＡＰの容量値を測定する動作について詳細に説明する。
【００３６】
図３は、テストシステム１００の一動作例を表すものである。この例では、テストシステム１００は、リングオシレータ１０のＮ個の負荷回路ＬＤ１〜ＬＤＮの容量素子ＣＡＰのうちの１つを“有効”にし、“有効”にされた容量素子ＣＡＰの容量値を求める。そして、この動作を繰り返すことにより、Ｎ個の負荷回路ＬＤ１〜ＬＤＮの全ての容量素子ＣＡＰの容量値を求める。以下に、この動作について詳細に説明する。
【００３７】
まず、テスタ１１０は、電源電圧ＶＤＤ１，ＶＤＤ２を半導体回路１に供給する（ステップＳ１０１）。具体的には、電源電圧生成部１１１は、電源電圧ＶＤＤ１，ＶＤＤ２を生成する。そして、テスタ１１０は、電源電圧生成部１１１が生成した電源電圧ＶＤＤ１を半導体回路１の電源端子ＴＶＤＤ１に供給するとともに、電源電圧ＶＤＤ２を半導体回路１の電源端子ＴＶＤＤ２に供給する。
【００３８】
次に、テスタ１１０は、半導体回路１の制御回路１９に制御信号を供給し、制御回路１９は、この制御信号に基づいて、イネーブル信号ＥＮを低レベルにするとともに、制御信号ＣＴＬ１〜ＣＴＬＮを低レベルにする（ステップＳ１０２）。これにより、リングオシレータ１０は、発振動作を停止する。制御信号ＣＴＬ１〜ＣＴＬＮが低レベルであるので、Ｎ個の負荷回路ＬＤ１〜ＬＤＮの容量素子ＣＡＰは“無効”である。
【００３９】
次に、テスタ１１０の電流測定部１１２は、半導体回路１の電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２（待機電流ＩＤＤＱ）を測定する（ステップＳ１０３）。すなわち、待機電流ＩＤＤＱは、リングオシレータ１０が発振動作を停止しているときの電源電流ＩＤＤ２である。
【００４０】
次に、テスタ１１０は、半導体回路１の制御回路１９に制御信号を供給し、制御回路１９は、この制御信号に基づいてイネーブル信号ＥＮを高レベルにする（ステップＳ１０４）。制御信号ＣＴＬ１〜ＣＴＬＮは、低レベルを維持する。これにより、リングオシレータ１０は、発振動作を開始する。
【００４１】
次に、テスタ１１０の電流測定部１１２は、半導体回路１の電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２（電源電流ＩＤＤＡ）を測定し、周波数測定部１１３は、発振信号Ｓ２の周波数を測定する（ステップＳ１０５）。すなわち、電源電流ＩＤＤＡは、リングオシレータ１０が発振動作を行っているときの電源電流ＩＤＤ２である。
【００４２】
次に、演算部１１４は、電流測定部１１２の測定結果、および周波数測定部１１３の測定結果に基づいて、リングオシレータ１０における寄生容量値Ｃparを求める（ステップＳ１０６）。この寄生容量値Ｃparは、Ｎ個の負荷回路ＬＤ１〜ＬＤＮの容量素子ＣＡＰが“無効”である場合における、Ｎ個のインバータ回路ＩＶ１〜ＩＶＮの負荷容量の容量値の合計値である。寄生容量値Ｃparは、以下の式を用いて算出することができる。
ＩＤＤＡ−ＩＤＤＱ＝Ｃpar×ＶＤＤ２×ｆ  …（１）
ここで、ＩＤＤＡは、ステップＳ１０５において測定した電源電流であり、ＩＤＤＱは、ステップＳ１０３において測定した待機電流であり、ＶＤＤ２は、電源端子ＴＶＤＤ２に供給している電源電圧であり、ｆは、発振信号Ｓ１の周波数である。この周波数ｆは、ステップＳ１０５において測定した発振信号Ｓ２の周波数、および分周回路１４における分周比に基づいて算出することができる。
【００４３】
次に、テスタ１１０は、負荷回路ＬＤ１の容量素子ＣＡＰを選択し、この容量素子ＣＡＰを“有効”にする（ステップＳ１０７）。具体的には、テスタ１１０は、半導体回路１の制御回路１９に制御信号を供給し、制御回路１９は、この制御信号に基づいて、制御信号ＣＴＬ１を高レベルにし、それ以外の制御信号ＣＴＬを低レベルにする。これにより、負荷回路ＬＤ１の容量素子ＣＡＰは“有効”になり、それ以外の負荷回路ＬＤの容量素子ＣＡＰは“無効”になる。
【００４４】
次に、テスタ１１０の電流測定部１１２は、半導体回路１の電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２（電源電流ＩＤＤＡ）を測定し、周波数測定部１１３は、発振信号Ｓ２の周波数を測定する（ステップＳ１０８）。
【００４５】
次に、演算部１１４は、電流測定部１１２の測定結果、および周波数測定部１１３の測定結果に基づいて、リングオシレータ１０における、選択した容量素子ＣＡＰの容量値Ｃを算出する（ステップＳ１０９）。選択した容量素子ＣＡＰの容量値Ｃは、以下の式を用いて算出することができる。
ＩＤＤＡ−ＩＤＤＱ＝（Ｃ＋Ｃpar）×ＶＤＤ２×ｆ  …（２）
ここで、ＩＤＤＡは、ステップＳ１０８において測定した電源電流であり、ＩＤＤＱは、ステップＳ１０３において測定した待機電流であり、Ｃparは、ステップＳ１０６において算出した寄生容量値であり、ＶＤＤ２は、電源端子ＴＶＤＤ２に供給している電源電圧であり、ｆは、発振信号Ｓ１の周波数である。
【００４６】
次に、テスタ１１０は、Ｎ個の負荷回路ＬＤ１〜ＬＤＮにおける全ての容量素子ＣＡＰを選択したかどうかを確認する（ステップＳ１１０）。
【００４７】
ステップＳ１１０において、全ての容量素子ＣＡＰを選択していない場合には、まだ選択していない容量素子ＣＡＰのうちの１つを選択し、この容量素子ＣＡＰを“有効”にする（ステップＳ１１１）。具体的には、テスタ１１０は、半導体回路１の制御回路１９に制御信号を供給し、制御回路１９は、この制御信号に基づいて、まだ選択していない容量素子ＣＡＰのうちの１つを選択し、この容量素子ＣＡＰに対応する制御信号ＣＴＬを高レベルにし、それ以外の制御信号ＣＴＬを低レベルにする。これにより、選択した容量素子ＣＡＰは“有効”になり、それ以外の容量素子ＣＡＰは“無効”になる。そして、ステップＳ１０８に進む。このようにして、全ての容量素子ＣＡＰを選択するまで、ステップＳ１０８〜Ｓ１１１の動作を繰り返す。
【００４８】
ステップＳ１１０において、全ての容量素子ＣＡＰを選択した場合には、このフローは終了する。
【００４９】
このようにして、半導体回路１では、複数の容量素子ＣＡＰのそれぞれの容量値を求めることができる。また、半導体回路１を用いて得られた容量素子ＣＡＰの容量値を利用して、様々な情報を得ることができる。例えば、互いに同じ容量値を有し、互いに同じ種類の複数の容量素子を、複数の容量素子ＣＡＰとして搭載した場合には、それらの複数の容量素子ＣＡＰのミスマッチばらつきを算出することができる。また、ＭＯＳ型の容量素子を容量素子ＣＡＰとして搭載した場合には、容量素子ＣＡＰの容量値に基づいて、ＭＯＳ構造におけるゲート長を算出することもできる。また、例えば、ＭＩＭ型の容量素子を容量素子ＣＡＰとして搭載した場合には、容量素子ＣＡＰの容量値に基づいて、製造時におけるマスクの合わせずれ量を算出することもできる。
【００５０】
以上のように、半導体回路１では、複数の負荷回路ＬＤのそれぞれに、容量素子ＣＡＰおよびトランジスタＴＲを設けるようにしたので、容量素子ＣＡＰを個別に“有効”または“無効”に設定することができる。その結果、１つの半導体回路１を用いて、様々な容量素子ＣＡＰの容量値を算出することができる。すなわち、例えば、特許文献１，２に記載の技術のように、複数のインバータ回路のそれぞれに、容量素子を負荷として直接接続した場合には、容量素子のそれぞれの容量値を求めることができない。よって、例えば、様々な容量素子の容量値を求めたい場合には、複数のリングオシレータを準備する必要があり、この場合には、例えば回路面積が大きくなってしまう。一方、半導体回路１では、複数の負荷回路ＬＤのそれぞれに、容量素子ＣＡＰおよびトランジスタＴＲを設けるようにした。これにより、トランジスタＴＲを個別にオンオフすることにより、容量素子ＣＡＰの容量値を個別に求めることができる。よって、例えば、互いに異なる容量値を有する複数の容量素子や、ＭＩＭ型の容量素子やＭＩＳ型の容量素子など様々な種類の容量素子を、複数の容量素子ＣＡＰとして搭載した場合には、１つの半導体回路１を用いて、これらの様々な容量素子ＣＡＰの容量値を求めることができる。その結果、半導体回路１では、例えば、回路面積を抑えることができる。
【００５１】
また、半導体回路１を用いて容量素子ＣＡＰの容量値を求めるようにしたので、例えば、後述する応用例Ａ１，Ａ２のように、この半導体回路１を、他の半導体回路（後述する半導体回路２０）とともに１チップに集積化し、半導体回路１の容量素子ＣＡＰの容量値の測定結果に基づいて、半導体回路２０における容量素子の容量値を調整することができる。
【００５２】
すなわち、例えば、半導体ウエハのスクライブラインに形成されるプロセスＴＥＧ（Test Element Group）を用い、プロセスＴＥＧに含まれる容量素子の容量値の測定結果に基づいて、半導体回路２０における容量素子の容量値を調整する場合には、容量値を精度よく調整できないおそれがある。なぜならば、プロセスＴＥＧは、半導体ウエハ内の数か所のみしか測定しないことが多いので、例えば半導体ウエハの面内の素子ばらつきを十分に考慮して容量値を調整することは難しいからである。一方、半導体回路１では、例えば、半導体回路１を半導体回路２０とともに１チップに集積化することにより、半導体回路１の容量素子ＣＡＰの測定結果に基づいて、その容量素子ＣＡＰと同じチップに形成された半導体回路２０における容量素子の容量値を調整することができる。その結果、容量値を精度よく調整することができる。
【００５３】
以上の例では、負荷回路ＬＤ１〜ＬＤＮのうちの１つの容量素子ＣＡＰを順次“有効”にしたが、これに限定されるものではなく、複数の容量素子ＣＡＰを同時に“有効”にしてもよい。この例では、１０個の負荷回路ＬＤ１〜ＬＤ１０の容量素子ＣＡＰは、互いに同じ容量値を有し、互いに同じ種類の容量素子である。また、２０個の負荷回路ＬＤ１１〜ＬＤ３０の容量素子ＣＡＰは、互いに同じ容量値を有し、互いに同じ種類の容量素子である。
【００５４】
図４Ａ，４Ｂは、半導体回路１の一動作例を表すものである。図４Ａ，４Ｂでは、トランジスタＴＲを、オンオフ状態を示すスイッチを用いて図示している。
【００５５】
図４Ａに示したように、半導体回路１は、１０個の負荷回路ＬＤ１〜ＬＤ１０のトランジスタＴＲをオン状態にすることにより、負荷回路ＬＤ１〜ＬＤ１０の容量素子ＣＡＰを同時に“有効”にしている。テストシステム１００は、このときの電源電流ＩＤＤＡ、および発振信号Ｓ２の周波数を測定し、これらの測定結果に基づいて、これらの１０個の容量素子ＣＡＰの容量値の平均値を求めることができる。
【００５６】
同様に、図４Ｂに示したように、半導体回路１は、２０個の負荷回路ＬＤ１１〜ＬＤ３０のトランジスタＴＲをオン状態にすることにより、負荷回路ＬＤ１１〜ＬＤ３０の容量素子ＣＡＰを同時に“有効”にしている。テストシステム１００は、このときの電源電流ＩＤＤＡ、および発振信号Ｓ２の周波数を測定し、これらの測定結果に基づいて、これらの２０個の容量素子ＣＡＰの容量値の平均値を求めることができる。
【００５７】
このように、複数の容量素子ＣＡＰを同時に“有効”に設定することにより、１つずつ容量素子ＣＡＰを順次“有効”に設定する場合に比べて、短い時間で、これらの複数の容量素子ＣＡＰの容量値の平均値を求めることができる。言い換えれば、１つの容量素子ＣＡＰの容量値を求める時間で、複数の容量素子ＣＡＰの容量値の平均値を求めることができるので、容量値を測定する際の測定精度を高めることができる。
【００５８】
同時に“有効”にする容量素子ＣＡＰの数は、例えば、容量値に応じて設定してもよいし、容量素子ＣＡＰの種類に応じて設定してもよい。
【００５９】
このように、半導体回路１では、用途に応じて、例えば“有効”にする容量素子ＣＡＰを選択し、あるいは、同時に“有効”にする容量素子ＣＡＰの数を設定することができるので、測定動作の自由度を高めることができる。
【００６０】
［効果］
以上のように本実施の形態では、複数の負荷回路のそれぞれに、容量素子およびトランジスタを設けるようにしたので、用途に応じて、例えば“有効”にする容量素子を選択し、あるいは、同時に“有効”にする容量素子の数を設定することができるので、測定動作の自由度を高めることができる。
【００６１】
［変形例１］
上記実施の形態では、図１に示したように、１つのインバータ回路ＩＶに１つの負荷回路ＬＤを設けるようにした。このインバータ回路ＩＶは、例えば、図５に示したように、２つのトランジスタ９１，９２を用いて構成してもよい。トランジスタ９１は、Ｎ型のＭＯＳトランジスタであり、ドレインはインバータ回路ＩＶの出力端子に接続され、ゲートはインバータ回路ＩＶの入力端子に接続され、ソースは接地される。トランジスタ９２は、Ｐ型のＭＯＳトランジスタであり、ドレインはインバータ回路ＩＶの出力端子に接続され、ゲートはインバータ回路ＩＶの入力端子に接続され、ソースには電源電圧ＶＤＤ２が供給される。
【００６２】
また、インバータ回路ＩＶは、例えば、図６に示したように、４つのトランジスタ９３〜９６を用いて構成してもよい。トランジスタ９３，９４は、Ｎ型のＭＯＳトランジスタであり、トランジスタ９５，９６は、Ｐ型のＭＯＳトランジスタである。トランジスタ９３のドレインはインバータ回路ＩＶの出力端子に接続され、ゲートはインバータ回路ＩＶの入力端子に接続され、ソースはトランジスタ９４のドレインに接続される。トランジスタ９４のドレインはトランジスタ９３のソースに接続され、ゲートには電圧Ｖｎが供給され、ソースは接地される。電圧Ｖｎは、例えばアナログ電圧であり、トランジスタ９４の抵抗値は、この電圧Ｖｎにより設定される。トランジスタ９５のドレインはインバータ回路ＩＶの出力端子に接続され、ゲートはインバータ回路ＩＶの入力端子に接続され、ソースはトランジスタ９６のドレインに接続される。トランジスタ９６のドレインはトランジスタ９５のソースに接続され、ゲートには電圧Ｖｐが供給され、ソースには電源電圧ＶＤＤ２が供給される。電圧Ｖｐは、例えばアナログ電圧であり、トランジスタ９６の抵抗値は、この電圧Ｖｐにより設定される。電圧Ｖｐ，Ｖｎは、例えば、図示しない電圧生成部により生成される。
【００６３】
また、負荷回路ＬＤは、例えば、図７に示したように構成してもよい。この負荷回路ＬＤは、トランジスタＴＲと、容量素子ＣＡＰとを有している。本変形例に係る負荷回路ＬＤでは、上記実施の形態に係る負荷回路ＬＤ（図１）において、トランジスタＴＲおよび容量素子ＣＡＰを互いに入れ替えたものである。トランジスタＴＲのドレインはインバータ回路ＩＶの出力端子に接続され、ソースは容量素子ＣＡＰの一端に接続される。容量素子ＣＡＰの一端はトランジスタＴＲのソースに接続され、他端は接地されている。
【００６４】
また、例えば、図８に示したように、１つのインバータ回路ＩＶに２つの負荷回路ＬＤ（負荷回路ＬＤＡ，ＬＤＢ）を設けてもよい。負荷回路ＬＤＡは、インバータ回路ＩＶの出力端子に接続される。この負荷回路ＬＤＡは、容量素子ＣＡＰと、トランジスタＴＲとを有している。負荷回路ＬＤＡのトランジスタＴＲは、制御信号ＣＴＬＡに基づいて“有効”または“無効”に設定される。負荷回路ＬＤＢは、インバータ回路ＩＶの出力端子に接続される。この負荷回路ＬＤＢは、容量素子ＣＡＰと、トランジスタＴＲとを有している。負荷回路ＬＤＢのトランジスタＴＲは、制御信号ＣＴＬＢに基づいて“有効”または“無効”に設定される。なお、これに限定されるものではなく、１つのインバータ回路ＩＶに３つ以上の負荷回路を設けてもよい。
【００６５】
［変形例２］
上記実施の形態では、Ｎ個のインバータ回路ＩＶ１〜ＩＶＮに、Ｎ個の負荷回路ＬＤ１〜ＬＤＮをそれぞれ接続したが、これに限定されるものではない。これに代えて、例えば、図９に示す半導体回路１Ｂのように、Ｎ個のインバータ回路ＩＶ１〜ＩＶＮのうちの一部のインバータ回路ＩＶにのみ負荷回路ＬＤを接続してもよい。この例では、１０個のインバータ回路ＩＶに１つの割合で、負荷回路ＬＤを接続している。
【００６６】
［変形例３］
上記実施の形態では、出力回路１２に分周回路１４を設けるようにしたが、これに限定されるものではなく、これに代えて、例えば、図１０に示す半導体回路１Ｃのように、分周回路１４を設けなくてもよい。半導体回路１Ｃは、出力回路１２Ｃを備えている。出力回路１２Ｃは、インバータ回路１３と、論理積回路１５とを有している。この出力回路１２Ｃは、上記実施の形態に係る出力回路１２（図１）から分周回路１４を省いたものである。
【００６７】
［変形例４］
上記実施の形態では、インバータ回路ＩＶを用いてリングオシレータ１０を構成したが、これに限定されるものではなく、様々な論理ゲート回路を用いてリングオシレータを構成することができる。例えば、図１１に示す半導体回路１Ｄのように、バッファ回路を用いてリングオシレータを構成してもよい。半導体回路１Ｄは、リングオシレータ１０Ｄを備えている。リングオシレータ１０Ｄは、複数のバッファ回路ＢＦ（この例ではＮ個のバッファ回路ＢＦ１〜ＢＦＮ）と、複数の負荷回路ＬＤ（この例ではＮ個の負荷回路ＬＤ１〜ＬＤＮ）と、反転論理積回路ＮＤとを有している。複数のバッファ回路ＢＦ１〜ＢＦＮおよび反転論理積回路ＮＤは、一巡経路上に配置されている。
【００６８】
＜２．応用例＞
次に、本技術の応用例について、いくつか例を挙げて詳細に説明する。
【００６９】
（応用例Ａ１）
図１２は、応用例Ａ１に係る半導体装置２の一例を表すものである。半導体装置２は、半導体回路１と、半導体回路２０とを備えている。半導体回路１および半導体回路２０は、１つの半導体チップに形成される。
【００７０】
半導体回路２０は、所定の機能を実現する回路である。この半導体回路２０は、可変容量素子３０と、設定部３９とを有している。
【００７１】
可変容量素子３０は、容量値を調整可能に構成されたものである。この可変容量素子３０の容量値は、所望の値（例えば設計値）に近いことが望まれるものである。すなわち、半導体回路２０は、この可変容量素子３０の容量値を所望の値に設定することにより所望の特性を実現することができる回路であり、容量値に対する要求精度が高い回路である。可変容量素子３０は、この例では、容量素子３１Ａ，３２Ａと、スイッチ３１Ｂ，３２Ｂとを有している。容量素子３１Ａ，３２Ａは、互いに異なる容量値を有している。可変容量素子３０では、スイッチ３１Ｂがオン状態になることにより容量素子３１Ａが選択され、スイッチ３２Ｂがオン状態になることにより容量素子３２Ａが選択されるようになっている。なお、この例では、２つの容量素子３１Ａ，３２Ａを設けるようにしたが、これに限定されるものではなく、互いに異なる容量値を有する３以上の容量素子を設け、これらの容量素子のうちの１つを選択できるようにしてもよい。
【００７２】
設定部３９は、スイッチ３１Ｂ，３２Ｂのうちの一方をオン状態に設定することにより、可変容量素子３０の容量値を設定するものである。設定部３９は、例えば、不揮発性メモリを有している。この不揮発性メモリは、スイッチ３１Ｂ，３２Ｂのうちのどちらをオン状態にするかについての情報（設定情報ＩＮＦ）を記憶する。そして、設定部３９は、この不揮発性メモリに記憶された設定情報ＩＮＦに基づいて、スイッチ３１Ｂ，３２Ｂのうちの一方をオン状態に設定するようになっている。
【００７３】
この構成により、設定部３９は、不揮発性メモリに記憶された設定情報ＩＮＦに基づいて、スイッチ３１Ｂ，３２Ｂのうちの一方をオン状態に設定することにより、可変容量素子３０の容量値を設定する。不揮発性メモリには、あらかじめ、可変容量素子３０の容量値を所望の値（例えば設計値）に近づけることができる設定情報ＩＮＦが記憶される。これにより、半導体装置２では、可変容量素子３０の容量値を所望の値に近づけることができるようになっている。
【００７４】
図１３は、テストシステム２００の一構成例を表すものである。テストシステム２００は、テスタ２１０を有している。テスタ２１０は、設定情報生成部２１５を有している。設定情報生成部２１５は、演算部１１４が算出した半導体回路１の容量素子ＣＡＰの容量値に基づいて、可変容量素子３０の容量値を所望の値（例えば設計値）に近づけることができる設定情報ＩＮＦを生成するものである。具体的には、例えば、複数の容量素子ＣＡＰに、容量素子３１Ａ，３２Ａと同じ種類であり、容量値が近い容量素子がある場合には、設定情報生成部２１５、その容量素子ＣＡＰの容量値に基づいて設定情報ＩＮＦを生成することができる。そして、テスタ２１０は、この設定情報ＩＮＦを半導体回路２０の設定部３９に供給するようになっている。
【００７５】
ここで、半導体装置２は、本開示における「半導体装置」の一具体例に対応する。演算部１１４および設定情報生成部２１５は、本開示における「調整部」の一具体例に対応する。
【００７６】
この構成により、テストシステム２００では、テスタ２１０が、半導体回路１のリングオシレータ１０に発振動作を行わせ、電流測定部１１２が、電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２を測定し、周波数測定部１１３が、発振信号Ｓ２の周波数を測定する。そして、演算部１１４は、電流測定部１１２が測定した電源電流ＩＤＤ２、および周波数測定部１１３が測定した発振信号Ｓ２の周波数に基づいて、半導体回路１の容量素子ＣＡＰの容量値を算出する。設定情報生成部２１５は、演算部１１４が算出した半導体回路１の容量素子ＣＡＰの容量値に基づいて、可変容量素子３０の容量値を所望の値（例えば設計値）に近づけることができる設定情報ＩＮＦを生成する。そして、テスタ２１０は、この設定情報ＩＮＦを半導体回路２０の設定部３９に供給する。設定部３９は、この設定情報ＩＮＦを不揮発性メモリに記憶する。これ以降、設定部３９は、この不揮発性メモリに記憶された設定情報ＩＮＦに基づいて、スイッチ３１Ｂ，３２Ｂのうちの一方をオン状態に設定する。このようにして、テストシステム２００では、可変容量素子３０の容量値を調整することができる。
【００７７】
なお、この例では、互いに異なる容量値を有する複数の容量素子（この例では２つの容量素子３１Ａ，３２Ａ）を設け、これらの複数の容量素子のうち、所望の値（例えば設計値）に近い容量値を有する容量素子を選択したが、これに限定されるものではない。例えば、互いに等しい容量値を有する複数の容量素子を設け、これらの複数の容量素子のうちの選択する容量素子の数を設定することにより、容量値を所望の値（例えば設計値）に近づけるようにしてもよい。
【００７８】
また、この例では、半導体回路２０における１つの可変容量素子３０の容量値を調整したが、これに限定されるものではなく、２以上の可変容量素子３０のそれぞれの容量値を調整してもよい。また、この例では、半導体装置２に１つの半導体回路１を設けたが、これに限定されるものではなく、２つ以上の半導体回路１を設けてもよい。そして、この２つ以上の半導体回路１の容量素子ＣＡＰに基づいて、２以上の可変容量素子３０のそれぞれの容量値を調整してもよい。
【００７９】
（応用例Ａ２）
図１４は、応用例Ａ２に係る半導体装置３の一例を表すものである。半導体装置３は、半導体回路１と、半導体回路２０と、測定回路４０とを備えている。半導体回路１、半導体回路２０、および測定回路４０は、１つの半導体チップに形成される。
【００８０】
測定回路４０は、電流測定部１１２と、周波数測定部１１３と、演算部１１４と、設定情報生成部２１５とを有している。
【００８１】
この構成により、半導体装置３では、測定回路４０が、半導体回路１のリングオシレータ１０に発振動作を行わせ、電流測定部１１２が、電源端子ＴＶＤＤ２に流れる電源電流ＩＤＤ２を測定し、周波数測定部１１３が、発振信号Ｓ２の周波数を測定する。そして、演算部１１４は、電流測定部１１２が測定した電源電流ＩＤＤ２、および周波数測定部１１３が測定した発振信号Ｓ２の周波数に基づいて、半導体回路１の容量素子ＣＡＰの容量値を算出する。設定情報生成部２１５は、演算部１１４が算出した半導体回路１の容量素子ＣＡＰの容量値に基づいて、可変容量素子３０の容量値を所望の値（例えば設計値）に近づけることができる設定情報ＩＮＦを生成する。半導体回路２０の設定部３９は、この設定情報ＩＮＦを不揮発性メモリに記憶する。これ以降、設定部３９は、この不揮発性メモリに記憶された設定情報ＩＮＦに基づいて、スイッチ３１Ｂ，３２Ｂのうちの一方をオン状態に設定する。このようにして、半導体装置３では、可変容量素子３０の容量値を調整することができる。
【００８２】
（応用例Ａ３）
応用例Ａ１，Ａ２では、半導体回路１および半導体回路２０を１つの半導体チップに形成したが、これに限定されるものではない。これに代えて、半導体回路１および半導体回路２０を、それぞれ別々の半導体チップに形成してもよい。この場合でも、例えば、半導体回路１および半導体回路２０が、同じ半導体ウエハからダイシングされたものである場合には、半導体回路１の容量素子ＣＡＰの容量値に基づいて、半導体回路２０の可変容量素子３０の容量値を調整することができる。
【００８３】
以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【００８４】
例えば、反転論理積回路ＮＤを用いてリングオシレータ１０を構成したが、これに限定されるものではなく、これに代えて、例えば反転論理和（ＮＯＲ）を求める反転論理和回路を用いてリングオシレータを構成してもよい。
【００８５】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００８６】
なお、本技術は以下のような構成とすることができる。
【００８７】
（１）一巡経路上に配置された第１のゲート回路を含む複数のゲート回路と、前記第１のゲート回路の出力端子に接続され、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含む第１の負荷回路とを有するリングオシレータと、
前記第１の制御信号を生成可能な制御信号生成回路と
を備えた半導体装置。
（２）前記第１の負荷回路は、前記第１の容量素子に直列に接続され、前記第１の制御信号に基づいてオンオフ可能な第１のスイッチを有する
前記（１）に記載の半導体装置。
（３）前記複数のゲート回路は、第２のゲート回路を含み、
前記リングオシレータは、前記第２のゲート回路の出力端子に接続され、第２の制御信号に基づいて有効または無効に設定可能な第２の容量素子を含む第２の負荷回路をさらに有し、
前記制御信号生成回路は、前記第２の制御信号をも生成可能である
前記（１）または（２）に記載の半導体装置。
（４）前記第２の負荷回路は、前記第２の容量素子に直列に接続され、前記第１の制御信号に基づいてオンオフ可能な第２のスイッチを有し、
前記第２の容量素子の種類は、前記第１の容量素子の種類と異なる
前記（３）に記載の半導体装置。
（５）前記第２の負荷回路は、前記第２の容量素子に直列に接続され、前記第１の制御信号に基づいてオンオフ可能な第２のスイッチを有し、
前記第２の容量素子の容量値は、前記第１の容量素子の容量値と異なる
前記（３）または（４）に記載の半導体装置。
（６）第１の電源端子および第２の電源端子をさらに備え、
前記制御信号生成回路は、前記第１の電源端子に接続され、
前記複数のゲート回路は、前記第２の電源端子に接続された
前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記リングオシレータは、前記第１の負荷回路を含む複数の負荷回路を有し、
前記複数の負荷回路のそれぞれは、前記複数のゲート回路のうちの互いに異なるゲート回路の出力端子に接続され、
前記負荷回路の数は、前記ゲート回路の数よりも少ない
前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記リングオシレータは、前記第１のゲート回路の前記出力端子に接続され、第３の制御信号に基づいて有効または無効に設定可能な第３の容量素子を含む第３の負荷回路をさらに有し、
前記制御信号生成回路は、前記第３の制御信号をも生成可能である
前記（１）から（６）のいずれかに記載の半導体装置。
（９）前記複数のゲート回路に流れる電源電流を測定可能な電流測定部と、
前記リングオシレータが生成する発振信号の周波数を測定可能な周波数測定部と、
容量値を調整可能な可変容量素子と、
前記電流測定部における測定結果および前記周波数測定部における測定結果に基づいて、前記可変容量素子の前記容量値を調整可能な調整部と
をさらに備えた
前記（１）から（８）のいずれかに記載の半導体装置。
（１０）一巡経路上に配置された第１のゲート回路を含む複数のゲート回路と、前記第１のゲート回路の出力端子に接続され、第１の制御信号に基づいて有効または無効に設定可能な第１の容量素子を含む第１の負荷回路とを有するリングオシレータを動作させることと、
前記複数のゲート回路の消費電流を測定することと、
前記リングオシレータが生成する発振信号の周波数を測定することと、
前記消費電流および前記周波数に基づいて、前記第１の容量素子の容量値を算出することと
を含む容量値測定方法。
（１１）前記消費電流を測定することは、前記第１の容量素子を無効に設定したときに前記複数のゲート回路の第１の消費電流を測定することと、前記第１の容量素子を有効に設定したときに前記複数のゲート回路の第２の消費電流を測定することとを含み、
前記周波数を測定することは、前記第１の容量素子を無効に設定したときに前記発振信号の第１の周波数を測定することと、前記第１の容量素子を有効に設定したときに前記発振信号の第２の周波数を測定することとを含み、
前記第１の容量素子の前記容量値を算出することは、前記第１の消費電流、前記第２の消費電流、前記第１の周波数、および前記第２の周波数に基づいて、前記第１の容量素子の前記容量値を算出することを含む
前記（１０）に記載の容量値測定方法。
【符号の説明】
【００８８】
１，１Ｂ，１Ｃ，１Ｄ…半導体回路、２，３…半導体装置、１０，１０Ｄ…リングオシレータ、１１…選択回路、１２，１２Ｃ…出力回路、１３…インバータ回路、１４…分周回路、１５…論理積回路、１９…制御回路、２０…半導体回路、３０…可変容量素子、３１Ａ，３２Ａ…容量素子、３１Ｂ，３２Ｂ…スイッチ、３９…設定部、４０…測定回路、９１〜９６…トランジスタ、１００，２００…テストシステム、１１０，２１０…テスタ、１１１…電源電圧生成部、１１２…電流測定部、１１３…周波数測定部、１１４…演算部、２１５…設定情報生成部、ＢＦ，ＢＦ１〜ＢＦＮ…バッファ回路、Ｃ…容量値、ＣＡＰ…容量素子、Ｃpar…寄生容量値、ＣＴＬ，ＣＴＬＡ，ＣＴＬＢ，ＣＴＬ１〜ＣＴＬＮ…制御信号、ＥＮ…イネーブル信号、ＩＤＤＡ…電源電流、ＩＤＤＱ…待機電流、ＩＤＤ２…電源電流、ＩＶ，ＩＶ１〜ＩＶＮ…インバータ回路、ＬＤ，ＬＤＡ，ＬＤＢ，ＬＤ１〜ＬＤＮ…負荷回路、ＮＤ…反転論理積回路、Ｓ１，Ｓ２…発振信号、ＴＲ…トランジスタ、ＴＶＤＤ１，ＴＶＤＤ２…電源端子、ＶＤＤ１，ＶＤＤ２…電源電圧。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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