(57)【要約】【目的】ウエハテストにおいてノイズの影響による不良を精度よく検出することが可能な半導体集積回路を提供する。【構成】読み出しデータを伝送する第１〜第ｎの通常データバスと、読み出しデータと期待値との比較結果を示すデータを伝送するテストデータバスと、第１〜第ｎの出力回路と、第１〜第ｎの出力回路の出力側に接続された第１〜第ｎの出力端と、通常動作では第１〜第ｎの通常データバス、テスト動作ではテストデータバスを第１〜第ｎの出力回路の入力側に接続する第１〜第ｎの切替回路と、を有する。第２〜第ｎの出力回路は、テスト動作における第１出力モード及び第２出力モードのいずれかの指定を受け、第１出力モードではテストデータの出力を停止し、第２出力モードではテストデータを出力する。【選択図】図１
2019114313.tif 000002
【特許請求の範囲】
【請求項１】
記憶部を有し、前記記憶部から読み出したデータを出力する通常動作と、前記記憶部から読み出したデータと所定の期待値とを比較した比較結果を出力するテスト動作と、のいずれかを実行する半導体集積回路であって、
前記記憶部からの読み出しデータを伝送する第１〜第ｎの通常データバス（ｎは２以上の整数）と、
前記比較結果を示すデータを伝送するテストデータバスと、
前記第１〜第ｎの通常データバス上の前記読み出しデータ又は前記テストデータバス上のデータに基づくテストデータを出力する第１〜第ｎの出力回路と、
前記第１〜第ｎの出力回路の出力側に接続された第１〜第ｎの出力端と、
前記第１〜第ｎの通常データバス又は前記テストデータバスと前記第１〜第ｎの出力回路の入力側との間の接続切り替えを行う第１〜第ｎの切替回路と、
を有し、
前記切替回路は、前記通常動作では前記第１〜第ｎの通常データバスを前記第１〜第ｎの出力回路の入力側に接続し、前記テスト動作では前記テストデータバスを前記第１〜第ｎの出力回路の入力側に接続し、
前記第１〜第ｎの出力回路のうちの前記第２〜第ｎの出力回路は、
前記テスト動作におけるデータ出力の態様を示す第１出力モード及び第２出力モードのいずれかの指定を受け、
前記第１出力モードでは前記テストデータの出力を停止し、前記第２出力モードでは前記テストデータを出力する、
ことを特徴とする半導体集積回路。
【請求項２】
前記第１〜第ｎの切替回路は、
テスト動作及び通常動作のいずれか一方を表すテストモード信号を受け、
前記テストモード信号が通常動作を示している場合には、前記第１〜第ｎの通常データバスを前記第１〜第ｎの出力回路の入力側に接続し、
前記テストモード信号がテスト動作を示している場合には、前記テストデータバスを前記第１〜第ｎの出力回路の入力側に接続し、
前記第２〜第ｎの出力回路は、
前記テストモード信号と、前記第１出力モード及び前記第２出力モードのいずれか一方を表す出力モード信号と、を受け、
前記テスト信号がテスト動作を示しており且つ前記出力モード信号が第１出力モードを示している場合には、前記第２〜第ｎの出力端へのデータ出力を停止し、
前記テスト信号がテスト動作を示しており且つ前記出力モード信号が第２出力モードを示している場合には、前記第２〜第ｎの出力端へのデータ出力の停止を解除する、
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１〜第ｎの切替回路は、前記テスト動作において、前記テストデータバス上のデータ又は前記テストデータバス上のデータを反転した反転データを前記テストデータとして前記第１〜第ｎの出力回路の入力側に供給することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
データの反転及び非反転を指定する反転指定データを保持するレジスタと、
前記テストデータバス上のデータと前記反転指定データとの排他的論理和を出力する第１〜第ｎの排他的論理和回路と、
を有し、
前記第１〜第ｎの切替回路は、前記第１〜第ｎの通常データバス上の読み出しデータ及び前記第１〜第ｎの排他的論理和回路から出力された排他的論理和のいずれか一方を前記第１〜第ｎの出力回路の入力側に供給する、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１〜第ｎの切替回路は、クロック信号のクロックサイクルに応じて、前記テストデータバス上のデータ及び前記反転データを交互に前記テストデータとして前記第１〜第ｎの出力回路の入力側に供給することを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
データの反転及び非反転を指定する反転指定データを保持するレジスタと、
前記テストデータバス上のデータと前記反転指定データとの排他的論理和を出力する第１〜第ｎの１次排他的論理和回路と、
前記第１〜第ｎの排他的論理和回路から出力された排他的論理和と、前記クロック信号のクロックサイクルに応じて論理レベル０及び論理レベル１に変化するトグル信号と、の排他的論理和を出力する第１〜第ｎの２次排他的論理和回路と、
を有し、
前記第１〜第ｎの切替回路は、前記第１〜第ｎの通常データバス上の読み出しデータ及び前記第１〜第ｎの２次排他的論理和回路から出力された排他的論理和のいずれか一方を前記第１〜第ｎの出力回路の入力側に供給する、
ことを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体メモリ等の半導体集積回路を搭載するチップに対して、製品の出荷前にデータの読み出し等をテストするウエハテストが行われている。かかるウエハテストでは、例えば複数のチップを同じテスタに接続し、当該複数のチップに対して同時並行してテストを行う。しかし、半導体集積回路は複数の入出力端子を有する場合があり、また、テスタ側の端子の数にも限界がある。そこで、同時にテストを行うチップ数（以下、同時測定数と称する）を増加させるため、複数の入出力端子を有する半導体集積回路が搭載されたチップをテストする場合には、通常の動作モードとは別にテストモードを設け、テストの際に使用する入出力端子を削減（限定）することが行われている。
【０００３】
例えば、１チップあたりの入出力端子の数が８のメモリ製品で、テスタ側の端子数が１２８である場合、通常の動作モードでの同時測定数は最大で１６となる。これに対し、テストモードの搭載により、テストの際に用いる１チップあたりの入出力端子数を１に削減した場合、同時測定数は１２８に増やすことが可能である。
【０００４】
１チップあたりの入出力端子数を削減する方法としては、チップ内に入出力端子数と同等のビット幅を持つ期待値レジスタを設け、書き込み／読み出し動作時のインタフェースとする方法が一般的である。書き込み動作においては、期待値レジスタのデータをチップ内のメモリに書き込む。読み出し動作においては、チップ内のメモリから読み出したデータをチップ内の期待値レジスタのデータと照合し、その照合結果を、例えば合致＝“１”、非合致＝“０”として、入出力端子のうちの１つから出力する。その際、当該１つの入出力端子に接続された出力回路のみを動作させ、他の入出力端子に接続された出力回路の動作を停止させることにより、当該他の入出力端子からのデータの出力を停止させる。
【０００５】
また、ウエハレベルのバーンイン試験において、必要な端子数を減少させるため、出力する信号をセレクタで適宜切り替え、時分割で観測することにより、共通のモニタ端子を用いて複数の信号をモニタすることが可能な装置が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２３２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、１つの入出力端子に接続された出力回路のみを動作させ、他の入出力端子に接続された出力回路の動作を停止させた場合、データ出力時に動作する出力回路の数が減少し、データ出力によるノイズが減少する。また、読み出し動作のテストにおいて、削減された入出力端子（テストに用いる入出力端子）から出力される照合結果はほとんどが“１”（合致）であるため、いったん出力が“１”に遷移すると、 その後はデータの遷移がほとんど発生しなくなる。このため、出力データの遷移によるノイズも減少する。
【０００８】
これらのノイズの差異により、通常の動作であればノイズの影響により不良と判定されるはずのチップが、テストモードの動作ではノイズが減少することにより不良と判定されない、という検出力の低下が生じ得る。入出力端子数を削減したウエハテストではテストをパスしても、最終商品形態での通常動作時には、全出力回路を動作させることにより不良が発生してしまう可能性がある。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、テストでの入出力端子数を削減した場合であっても、ウエハテストにおいてノイズの影響による不良を精度よく検出することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体集積回路は、記憶部を有し、前記記憶部から読み出したデータを出力する通常動作と、前記記憶部から読み出したデータと所定の期待値とを比較した比較結果を出力するテスト動作と、のいずれかを実行する半導体集積回路であって、前記記憶部からの読み出しデータを伝送する第１〜第ｎの通常データバス（ｎは２以上の整数）と、前記比較結果を示すデータを伝送するテストデータバスと、前記第１〜第ｎの通常データバス上の前記読み出しデータ又は前記テストデータバス上のデータに基づくテストデータを出力する第１〜第ｎの出力回路と、前記第１〜第ｎの出力回路の出力側に接続された第１〜第ｎの出力端と、前記第１〜第ｎの通常データバス又は前記テストデータバスと前記第１〜第ｎの出力回路の入力側との間の接続切り替えを行う第１〜第ｎの切替回路と、を有し、前記切替回路は、前記通常動作では前記第１〜第ｎの通常データバスを前記第１〜第ｎの出力回路の入力側に接続し、前記テスト動作では前記テストデータバスを前記第１〜第ｎの出力回路の入力側に接続し、前記第１〜第ｎの出力回路のうちの前記第２〜第ｎの出力回路は、前記テスト動作におけるデータ出力の態様を示す第１出力モード及び第２出力モードのいずれかの指定を受け、前記第１出力モードでは前記テストデータの出力を停止し、前記第２出力モードでは前記テストデータを出力する、ことを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体集積回路によれば、ウエハテストにおいて、通常動作に近い条件でテストを行うことが可能となる。
【図面の簡単な説明】
【００１２】
【図１】実施例１の半導体集積回路の構成を示すブロック図である。
【図２Ａ】通常モードにおけるデータ出力の例を示す図である。
【図２Ｂ】Ｉ／Ｏ数削減モードにおけるデータ出力の例を示す図である。
【図２Ｃ】全出力モードにおけるデータ出力の例を示す図である。
【図３】比較例の半導体集積回路の構成を示すブロック図である。
【図４】実施例２の半導体集積回路の構成を示すブロック図である。
【図５Ａ】実施例２の全出力モードにおけるデータ出力の例を示す図である。
【図５Ｂ】実施例３の全出力モードにおけるデータ出力の例を示す図である。
【図６】実施例３の半導体集積回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
【実施例１】
【００１４】
図１は、本実施例の半導体集積回路１０の構成を示すブロック図である。半導体集積回路１０は、ｎビットのデータ（ｎ：２以上の整数）を記憶する記憶部１１を有し、記憶部１１から読み出したデータを各ビットのデータ毎にｎ個の出力端子から出力する。本実施例では、ｎ＝８である場合について説明する。
【００１５】
半導体集積回路１０は、記憶部１１に記憶されているデータを読み出して出力する通常の読み出し動作（以下、通常動作と称する）の他、データの読み出しが正しく行われたか否かを判定して判定結果を出力するテスト読み出しの動作（以下、テスト動作と称する）を行う。テスト動作の際には、テスタＴＳが半導体集積回路１０に接続される。
【００１６】
半導体集積回路１０は、記憶部１１、読出回路１２、期待値レジスタ１３、比較回路１４、信号生成回路１５、マルチプレクサ１６＜０＞〜１６＜７＞（図１ではＭＵＸ＜０＞〜ＭＵＸ＜７＞として示す）、出力回路１７＜０＞〜１７＜７＞及び出力端子Ｔ０〜Ｔ７を有する。また、半導体集積回路１０は、通常動作の際に読み出されたデータを伝送するデータバスＲＤＢ＜０＞〜ＲＤＢ＜７＞及びテスト動作の際にデータを伝送するテストデータバスＴＲＤＢを有する。
【００１７】
記憶部１１は、例えば不揮発性の半導体メモリであり、図示せぬ書込回路によって書き込まれたデータを記憶する。本実施例では、記憶部１１は、８ビットのデータ（例えば、“１０１０１０１０”）を記憶する。
【００１８】
読出回路１２は、記憶部１１からデータを読み出す。読出回路１２は、例えば半導体集積回路１０の外部からクロック信号ＣＬＫの供給を受け、クロックサイクルに応じたタイミングでデータの読み出しを行う。
【００１９】
通常動作において、読出し回路１２は、記憶部１１から読み出したデータ（以下、読み出しデータと称する）を各ビットのデータ毎にデータバスＲＤＢ＜０＞〜ＲＤＢ＜７＞に出力する。例えば、読み出しデータが“１０１０１０１０”である場合、ＬＳＢ（Least Significant Bit：最下位ビット）のデータである“０”をデータバスＲＤＢ＜０＞に出力する。同様に、２番目のビットのデータである“１”をデータバスＲＤＢ＜１＞、３番目のビットデータである“０”をデータバスＲＤＢ＜２＞、４番目のビットのデータである“１”を データバスＲＤＢ＜３＞、５番目のビットのデータである“０”をデータバスＲＤＢ＜４＞、６番目のビットのデータである“１”をデータバスＲＤＢ＜５＞、７番目のビットのデータである“０” をデータバスＲＤＢ＜６＞、ＭＳＢ（Most Significant Bit：最上位ビット）のデータである“１”をデータバスＲＤＢ＜７＞に供給する。一方、テスト動作において、読出回路１２は、読み出しデータを比較回路１４に供給する。
【００２０】
期待値レジスタ１３は、テスト動作の際に読み出しデータとの比較に用いられる期待値データを保持する。期待値レジスタ１３は、出力の数（すなわち、出力回路及び出力端子の数）に応じたビット幅を有する。本実施例では、記憶部１１に８ビットのデータが記憶され、読み出されたデータが各ビットのデータ毎に出力されるため、出力の数は「８」である。従って、期待値レジスタ１３は８ビットのビット幅を有し、８ビットの期待値データを保持する。
【００２１】
比較回路１４は、テスト動作において読出回路１２から供給された読み出しデータと、期待レジスタ１３に保持されている期待値データとを比較する。比較回路１４は、双方のデータが一致している場合には“１”、一致していない場合には“０”を、照合結果のデータとしてテストデータバスＴＲＤＢに出力する。
【００２２】
信号生成回路１５は、テストモード信号ＴＭ０及び全出力モード信号ＴＭ１を生成し、マルチプレクサ１６＜０＞〜１６＜７＞及び出力回路１７＜１＞〜１７＜７＞に供給する。テストモード信号ＴＭ０及び全出力モード信号ＴＭ１は、それぞれ論理レベル０及び論理レベル１に変化する信号であり、論理レベル１の場合に有効（アサート）となる。信号生成回路１５は、回路外部からのモード切替要求ＭＣに応じて、テストモード信号ＴＭ０及び全出力モード信号ＴＭ１の論理レベルを切り替える。
【００２３】
テストモード信号ＴＭ０は、半導体集積回路１０の動作を通常動作及びテスト動作に切り替える制御信号である。半導体集積回路１０は、論理レベル０のテストモード信号ＴＭ０で通常動作、論理レベル１のテストモード信号ＴＭ０でテスト動作の状態に制御される。
【００２４】
全出力モード信号ＴＭ１は、論理レベル１のテストモード信号ＴＭ０が供給されている（すなわち、アサートされている）ことを前提として、さらにテスト動作におけるデータの出力態様をＩ／Ｏ数削減モード及び全出力モードに切り替えるための制御信号である。半導体集積回路１０は、論理レベル０の全出力モード信号ＴＭ１でＩ／Ｏ数削減モード、論理レベル１の全出力モード信号ＴＭ１で全出力モードに制御される。Ｉ／Ｏ数削減モードでは、出力端子Ｔ０のみからデータが出力される。全出力モードでは、出力端子Ｔ０〜Ｔ７の全てからデータが出力される。
【００２５】
マルチプレクサ１６＜０＞は、通常動作における読み出しデータの最下位ビットのデータを伝送するデータバスＲＤＢ＜０＞に対応して設けられている。マルチプレクサ１６＜０＞は、データバスＲＤＢ＜０＞及びテストデータバスＴＲＤＢのいずれか一方を出力回路１７＜０＞の入力側と接続するように切り替える切替回路である。マルチプレクサ１６＜０＞は、テストモード信号ＴＭ０に応答して、接続の切替を行う。
【００２６】
マルチプレクサ１６＜０＞は、テストモード信号ＴＭ０が論理レベル０である場合（すなわち、通常動作の場合）、データバスＲＤＢ＜０＞を出力回路１７＜０＞の入力側に接続する。これにより、データバスＲＤＢ＜０＞上の読み出しデータが出力回路１７＜０＞に供給される。一方、マルチプレクサ１６＜０＞は、論理レベル１のテストモード信号ＴＭ０が供給されている場合（すなわち、テスト動作の場合）、テストデータバスＴＲＤＢを出力回路１７＜０＞の入力側に接続する。これにより、テストデータバスＴＲＤＢ上の照合結果のデータ（すなわち、比較回路１４による比較結果を示すデータ）がテストデータとして出力回路１７＜０＞に供給される。
【００２７】
マルチプレクサ１６＜１＞〜１６＜７＞は、通常動作における読み出しデータの２ビット目〜最上位ビットのデータを伝送するデータバスＲＤＢ＜１＞〜ＲＤＢ＜７＞に対応して設けられている。マルチプレクサ１６＜１＞〜１６＜７＞は、マルチプレクサ１６＜０＞と同様の動作を行う。
【００２８】
すなわち、マルチプレクサ１６＜ｋ＞（ｋ：０〜７の整数）は、テストモード信号ＴＭ０が論理レベル０である場合（すなわち、通常動作の場合）、データバスＲＤＢ＜ｋ＞を出力回路１７＜ｋ＞の入力側に接続する。これにより、データバスＲＤＢ＜ｋ＞上の読み出しデータが出力回路１７＜ｋ＞に供給される。論理レベル１のテストモード信号ＴＭ０が供給されている場合（すなわち、テスト動作の場合）、テストデータバスＴＲＤＢを出力回路１７＜ｋ＞の入力側に接続する。これにより、テストデータバスＴＲＤＢ上のデータが出力回路１７＜ｋ＞に供給される。
【００２９】
出力回路１７＜０＞は、通常動作において読み出しデータの最下位ビットのデータを出力する回路である。出力回路１７＜０＞は、マルチプレクサ１６＜０＞から供給されたデータをデータＤＱ０として出力端子Ｔ０から出力する。半導体集積回路１０のテスト動作において、出力端子Ｔ０は、テスタＴＳのテスト端子ＴＴに接続される。従って、データＤＱ０はテスタＴＳに供給される。
【００３０】
出力回路１７＜１＞は、通常動作において読み出しデータの２ビット目のデータを出力する回路である。出力回路１７＜１＞は、マルチプレクサ１６＜１＞から供給されたデータをデータＤＱ１として出力端子Ｔ１から出力する。その際、出力回路１７＜１＞は、テストモード信号ＴＭ０及び全出力モード信号ＴＭ１の供給を受け、これらの信号の論理レベルに応じてデータの出力及び出力の停止を切り替える。具体的には、出力回路１７＜１＞は、論理レベル１のテストモード信号ＴＭ０の供給を受け、データの出力を停止する。また、出力回路１７＜１＞は、論理レベル１のテストモード信号ＴＭ０に加えてさらに論理レベル１の全出力モード信号ＴＭ１の供給を受けた場合、データの出力の停止を解除する。
【００３１】
出力回路１７＜２＞〜１７＜７＞は、通常動作において読み出しデータの３ビット目〜最上位ビットのデータを出力する回路である。出力回路１７＜２＞〜１７＜７＞は、出力回路１７＜１＞と同様の構成を有し、同様の動作を行う。
【００３２】
すなわち、出力回路１７＜ｍ＞（ｍ：１〜７の整数）は、論理レベル１のテストモード信号ＴＭ０の供給を受け、データの出力を停止する。また、出力回路１７＜ｍ＞は、論理レベル１のテストモード信号ＴＭ０に加えてさらに論理レベル１の全出力モード信号ＴＭ１の供給を受けた場合には、データの出力の停止を解除する。
【００３３】
テスタＴＳは、テスト端子ＴＴを有し、テスト端子ＴＴに供給された信号に基づいて、半導体集積回路１０が正常に動作したか否かを判定する。上記の通り、半導体集積回路１０のテスト動作時には、テスト端子ＴＴには出力端子Ｔ０が接続され、データＤＱ０が供給される。
【００３４】
次に、各出力端子から出力される出力データの例について、図２Ａ〜図２Ｃを参照して説明する。ここでは、通常動作において、クロック信号ＣＬＫのクロックサイクルに応じて、データ“０１０１０１０１”及びデータ“１０１０１０１０１０”が交互に記憶部１１から読み出され、テスト動作において照合結果が正しい（すなわち、“１”である）と判定された場合を例として示している。
【００３５】
図２Ａは、通常動作において半導体集積回路１０の各出力端子Ｔ０〜Ｔ７から出力される出力データの例を示す図である。マルチプレクサ１６＜０＞〜１６＜７＞は、論理レベル０のテストモード信号ＴＭ０の供給を受け、データバスＲＤＢ＜０＞〜＜７＞を出力回路１７＜０＞〜１７＜７＞に接続する。これにより、読出回路１２により記憶部１１から読み出されたデータの各ビットのデータが出力端子Ｔ０〜Ｔ７からデータＤＱ０〜ＤＱ７として出力される。
【００３６】
図２Ｂは、Ｉ／Ｏ数削減モードにおける出力データの例を示す図である。マルチプレクサ１６＜０＞〜１６＜７＞は論理レベル１のテストモード信号ＴＭ０に応答して、テストデータバスＴＲＤＢを出力回路１７＜０＞〜１７＜７＞の入力側に接続する。これにより、テストデータバスＴＲＤＢ上の照合結果のデータがテストデータとして出力回路１７＜０＞〜１７＜７＞に供給される。
【００３７】
出力回路１７＜０＞は、出力端子Ｔ０にテストデータを出力する。これにより、出力端子Ｔ０から、全クロックサイクルを通じて信号レベル“１”の出力データＤＱ０が出力される。
【００３８】
一方、出力回路１７＜１＞〜１７＜７＞には、論理レベル１のテストモード信号ＴＭ０に加えて、論理レベル０の全出力モード信号ＴＭ１が供給される。従って、出力回路１７＜１＞〜１７＜７＞はデータの出力を停止し、出力端子Ｔ１〜Ｔ７からは出力データＤＱ１〜ＤＱ７が出力されない。
【００３９】
図２Ｃは、全出力モードにおける出力データの例を示す図である。出力回路１７＜０＞〜１７＜７＞の入力側には、Ｉ／Ｏ数削減モードの場合と同様、テストデータバスＴＲＤＢが接続される。これにより、テストデータバスＴＲＤＢ上の照合結果のデータがテストデータとして出力回路１７＜０＞〜１７＜７＞に供給される。
【００４０】
出力回路１７＜０＞は、出力端子Ｔ０にテストデータを出力する。これにより、出力端子Ｔ０から、全クロックサイクルを通じて信号レベル“１”の出力データＤＱ０が出力される。
【００４１】
出力回路１７＜１＞〜１７＜７＞には、論理レベル１のテストモード信号ＴＭ０に加えて、論理レベル１の全出力モード信号ＴＭ１が供給される。従って、出力回路１７＜１＞〜１７＜７＞はデータの出力の停止を解除し、データ出力状態となる。出力回路１７＜１＞〜１７＜７＞は、出力端子Ｔ１〜Ｔ７にテストデータを出力する。これにより、出力端子Ｔ１〜Ｔ７から、全クロックサイクルを通じて信号レベル“１”の出力データＤＱ１〜７が出力される。
【００４２】
このように、本実施例の半導体集積回路１０では、通常動作時には出力回路１７＜０＞〜１７＜７＞が読み出しデータの各ビットのデータを出力する。テスト動作のＩ／Ｏ数削減モードでは、出力回路１７＜０＞のみがテストデータを出力し、出力回路１７＜１＞〜１７＜７＞はデータ出力を停止する。テスト動作の全出力モードでは、出力回路１７＜０＞〜１７＜７＞がテストデータを出力する。
【００４３】
図３は、本実施例の半導体集積回路１０とは異なり、全出力モードへの切り替え機能を有しない半導体集積回路の例を比較例として示すブロック図である。比較例の半導体集積回路では、テスト動作において、テストデータバスＴＲＤＢに出力された照合結果のデータは、マルチプレクサ１６＜０＞を介して出力回路１７＜０＞にのみ供給される。出力回路１７＜１＞〜１７＜７＞は、論理レベル１のテストモード信号ＴＭ０の供給に応じて、データの出力を停止する。すなわち、比較例の半導体集積回路では、テスト動作時には必ずＩ／Ｏ数削減モードとなり、出力回路１７＜１＞〜１７＜７＞がデータ出力を停止し、出力端子Ｔ０のみからテストデータが出力される。従って、動作する出力回路の数が通常動作時よりも少ないため、発生するノイズも通常動作時と比べて減少する。
【００４４】
これに対し、図１に示した本実施例の半導体集積回路１０では、テスト動作時において、全出力モード信号ＴＭ１の供給によって出力回路１７＜１＞〜１７＜７＞のデータ出力の停止を解除することにより、全ての出力回路（１７＜０＞〜１７＜７＞）を動作させることが可能に構成されている。全出力モードでは、通常動作の場合と同様、全ての出力端子Ｔ０〜Ｔ７からデータＤＱ０〜ＤＱ７が出力される。
【００４５】
このように、全出力モードでは、通常動作の場合と同様に全出力回路がデータ出力の動作を行う。このため、テスト動作で発生するノイズを通常動作で発生するノイズに近づけることができる。従って、本実施例の半導体集積回路１０によれば、ウエハテストにおいてノイズの影響による不良を精度よく検出することが可能となる。
【実施例２】
【００４６】
図４は、本実施例の半導体集積回路２０の構成を示すブロック図である。半導体集積回路２０は、実施例１の半導体集積回路１０と同様の構成（記憶部１１、読出回路１２、期待値レジスタ１３、比較回路１４、信号生成回路１５、マルチプレクサ１６＜０＞〜１６＜７＞、出力回路１７＜０＞〜１７＜７＞及び出力端子Ｔ０〜Ｔ７）に加えて、出力反転レジスタ２１及びＸＯＲ２２＜０＞〜２２＜７＞を有する。
【００４７】
出力反転レジスタ２１は、テスト動作の全出力モードにおいて出力端子Ｔ０〜Ｔ７から出力されるデータパターンを指定するパターン指定データＴＰＨを保持する。出力反転レジスタ２１は、出力の数（すなわち、出力回路の数及び出力端子の数）に応じたビット幅を有する。本実施例では、出力の数が「８」であるため、出力反転レジスタ２１は８ビットのビット幅を有し、８ビットのパターン指定データＴＰＨを保持する。
【００４８】
パターン指定データＴＰＨは、テスト動作時において各ビットのデータ毎に対応するＸＯＲ２２＜０＞〜ＸＯＲ２２＜７＞に供給される。例えば、ＴＰＨ＜７：０＞＝“００００００１０”である場合、ＸＯＲ２２＜１＞にデータ“１”が供給され、その他のＸＯＲにはデータ“０”が供給される。ＴＰＨ＜７：０＞＝“１０１０１０１０”である場合、ＸＯＲ２２＜０＞、２２＜２＞、２２＜４＞、ＸＯＲ２２＜６＞にデータ“０”が供給され、ＸＯＲ２２＜１＞、２２＜３＞、２２＜５＞、２２＜７＞にデータ“１”が供給される。
【００４９】
ＸＯＲ２２＜０＞〜２２＜７＞は、入力された２つの信号の排他的論理和を出力する排他的論理和回路であり、マルチプレクサ１６＜０＞〜１６＜７＞に夫々対応して設けられている。ＸＯＲ２２＜ｋ＞（ｋ：０〜７の整数）は、比較回路１４からテストデータバスＴＲＤＢに出力された照合結果のデータと出力反転レジスタ２１に記憶されているパターン指定データＴＰＨ＜７：０＞のうちのｋビット目のパターン指定データＴＰＨ＜ｋ＞との入力を受け、これらの排他的論理和を出力する。
【００５０】
例えば、ｋビット目のパターン指定データＴＰＨ＜ｋ＞が“０”である場合、ＸＯＲ２２＜ｋ＞は、テストデータバスＴＲＤＢ上の照合結果のデータが“０”の場合には“０”を出力し、照合結果のデータが“１”の場合には“１”を出力する。一方、ｋビット目のパターン指定データＴＰＨ＜ｋ＞が“１”である場合、ＸＯＲ２２＜ｋ＞は、テストデータバスＴＲＤＢ上の照合結果のデータが“０”の場合には“１”を出力し、照合結果のデータが“１”の場合には“０”を出力する。
【００５１】
すなわち、ｋビット目のパターン指定データＴＰＨ＜ｋ＞が“０”である場合には、テストデータバスＴＲＤＢ上の照合結果のデータがそのまま出力される。ｋビット目のパターン指定データＴＰＨ＜ｋ＞が“１”である場合には、テストデータバスＴＲＤＢ上の照合結果のデータを反転したデータ（反転データ）が出力される。
【００５２】
ＸＯＲ２２＜０＞〜２２＜７＞から出力されたデータは、テストデータとしてマルチプレクサ１６＜０＞〜１６＜７＞に供給される。マルチプレクサ１６＜０＞〜１６＜７＞は、論理レベル１のテストモード信号ＴＭ０の供給を受け、ＸＯＲ２２＜０＞〜２２＜７＞から出力されたテストデータを出力回路１７＜０＞〜１７＜７＞に供給する。出力回路１７＜０＞は、マルチプレクサ１６＜０＞から供給されたデータを出力する。出力回路１７＜１＞〜１７＜７＞は、論理レベル１のテストモード信号ＴＭ０及び全出力モード信号ＴＭ１の供給を受け、マルチプレクサ１６＜１＞〜１６＜７＞から供給されたテストデータを出力する。これにより、テスト動作の全出力モードでは、ＸＯＲ２２＜０＞〜２２＜７＞から出力されたテストデータが、出力端子Ｔ０〜Ｔ７からデータＤＱ０〜ＤＱ７として出力される。
【００５３】
図５Ａは、パターン指定データＴＰＨがＴＰＨ＜７：０＞＝“１０１０１０１０１０”である場合の、全出力モードにおける出力データの例を示す図である。ＸＯＲ＜０＞、ＸＯＲ＜２＞、ＸＯＲ＜４＞及びＸＯＲ＜６＞は、テストデータバスＴＲＤＢ上の照合結果のデータとデータ“０”との排他的論理和、すなわち反転しないそのままの照合結果のデータをテストデータとして出力する。出力回路１７＜０＞、１７＜２＞、１７＜４＞及び１７＜６＞は、当該テストデータを出力する。従って、読出しが正常に行われている場合、全クロックサイクルを通じて信号レベル“１”のデータが出力データＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６として出力される。
【００５４】
一方、ＸＯＲ＜１＞、ＸＯＲ＜３＞、ＸＯＲ＜５＞及びＸＯＲ＜７＞は、テストデータバスＴＲＤＢ上の照合結果のデータとデータ“１”との排他的論理和、すなわち照合結果のデータを反転したデータをテストデータとして出力する。出力回路１７＜１＞、１７＜３＞、１７＜５＞及び１７＜７＞は、当該テストデータを出力する。従って、読出しが正常に行われている場合、全クロックサイクルを通じて信号レベル“０”のデータが出力データＤＱ１、ＤＱ３、ＤＱ５、ＤＱ７として出力される。
【００５５】
このように、本実施例の半導体集積回路２０では、比較回路１４の照合により読出しが正常に行われたと判定された場合であっても、データ“１”のみならずデータ“０”を出力端子Ｔ０〜Ｔ７から出力させることが可能である。また、予め所望のパターン指定データＴＰＨを出力反転レジスタ２１に保持させておくことにより、各出力端子から出力されるデータの値（“０”か“１”か）を任意に設定することが可能である。
【００５６】
本実施例の半導体集積回路２０によれば、テスト動作において任意のパターンで各出力端子からデータを出力させることができるため、テスト動作で発生するノイズを通常動作で発生するノイズにより近づけることが可能となる。従って、本実施例の半導体集積回路２０によれば、ウエハテストにおいてノイズの影響による不良を精度よく検出することが可能となる。
【実施例３】
【００５７】
図６は、本実施例の半導体集積回路３０の構成を示すブロック図である。半導体集積回路３０は、記憶部１１、読出回路１２、期待値レジスタ１３、比較回路１４、マルチプレクサ１６＜０＞〜１６＜７＞、出力回路１７＜０＞〜１７＜７＞、出力端子Ｔ０〜Ｔ７、出力反転レジスタ２１、信号生成回路３１、ＸＯＲＡ３２＜０＞〜３２＜７＞、ＡＮＤ３３＜０＞〜３３＜７＞及びＸＯＲＢ３４＜０＞〜３４＜７＞を有する。
【００５８】
信号生成回路３１は、テストモード信号ＴＭ０及び全出力モード信号ＴＭ１を生成するほか、出力反転モード信号ＴＭ２及び反転トリガー信号ＴＯＧＧＬＥを生成する。信号生成回路３１は、出力反転モード信号ＴＭ２及び反転トリガー信号ＴＯＧＧＬＥをＡＮＤ３３＜０＞〜３３＜７＞に供給する。信号生成回路３１は、回路外部からのモード切替要求ＭＣに応じて、これらの信号の論理レベルを切り替える。
【００５９】
出力反転モード信号ＴＭ２は、論理レベル０及び論理レベル１に変化する信号であり、論理レベル１の場合に有効（アサート）となる。信号生成回路１５は、回路外部からのモード切替要求ＭＣに応じて、出力反転モード信号ＴＭ２の論理レベルを切り替える。
【００６０】
出力反転モード信号ＴＭ２は、論理レベル１のテストモード信号ＴＭ０及び全出力モード信号ＴＭ１が供給されている（すなわち、アサートされている）ことを前提として、さらにテストデータの出力態様を反転出力モード及び非反転出力モードに切り替えるための制御信号である。反転出力モードでは、データ“０”及び“１”がクロック信号ＣＬＫの１クロックサイクル毎に交互に出力端子Ｔ０〜Ｔ７から出力される。
【００６１】
反転トリガー信号ＴＯＧＧＬＥは、クロック信号ＣＬＫの奇数サイクルと偶数サイクルとで論理レベル０及び論理レベル１を交互に繰り返すように変化する信号である。反転トリガー信号ＴＯＧＧＬＥは、反転出力モードにおいて出力を反転させるトリガーとなる信号である。
【００６２】
ＸＯＲＡ３２＜０＞〜３２＜７＞は、入力された２つの信号の排他的論理和を出力する排他的論理和回路である。ＸＯＲＡ３２＜ｋ＞（ｋ：０〜７の整数）は、比較回路１４からテストデータバスＴＲＤＢに出力された照合結果のデータと出力反転レジスタ２１に記憶されているパターン指定データＴＰＨ＜７：０＞のうちのｋビット目のパターン指定データＴＰＨ＜ｋ＞との入力を受け、これらの排他的論理和を出力する。例えば、ｋビット目のパターン指定データＴＰＨ＜ｋ＞が“０”である場合、ＸＯＲＡ３２＜ｋ＞は、テストデータバスＴＲＤＢ上の照合結果のデータを出力する。ｋビット目のパターン指定データＴＰＨ＜ｋ＞が“１”である場合、ＸＯＲＡ３２＜ｋ＞は、テストデータバスＴＲＤＢ上の照合結果のデータを反転したデータ（反転データ）を出力する。
【００６３】
ＡＮＤ３３＜０＞〜３３＜７＞は、入力された２つの信号の論理積を出力する論理積回路である。ＡＮＤ３３＜ｋ＞は、出力反転モード信号ＴＭ２及び反転トリガー信号ＴＯＧＧＬＥの入力を受け、これらの論理積を出力する。例えば、出力反転モード信号ＴＭ２が論理レベル０である場合、ＡＮＤ３３＜ｋ＞は、反転トリガー信号ＴＯＧＧＬＥの信号レベルに関わらず、“０”を出力する。一方、出力反転モード信号ＴＭ２が論理レベル１である場合、ＡＮＤ３３＜ｋ＞は、反転トリガー信号ＴＯＧＧＬＥの論理レベルに応じた信号（すなわち、反転トリガー信号ＴＯＧＧＬＥが論理レベル０の場合には“０”、論理レベル１の場合には“１”）を出力する。
【００６４】
ＸＯＲＢ３４＜０＞〜３４＜７＞は、入力された２つの信号の排他的論理和を出力する排他的論理和回路である。ＸＯＲＢ３４＜ｋ＞は、ＸＯＲＡ３２＜ｋ＞から出力されたデータとＡＮＤ３３＜ｋ＞から出力されたデータとの排他的論理和を出力する。例えば、出力反転モード信号ＴＭ２が論理レベル０である場合、ＡＮＤ３３＜ｋ＞からは“０”が出力されるため、ＸＯＲＢ３４＜ｋ＞は、ＸＯＲＡ３２＜ｋ＞から出力されたデータをそのまま出力する。一方、出力反転モード信号ＴＭ２が論理レベル１である場合、ＡＮＤ３３＜ｋ＞からは反転トリガー信号ＴＯＧＧＬＥの論理レベルに応じた信号が出力される。従って、ＸＯＲＢ３４＜ｋ＞は、ＸＯＲＡ３２＜ｋ＞から出力されたデータと、ＸＯＲＡ３２＜ｋ＞から出力されたデータを反転させたデータと、をクロック信号ＣＬＫの１クロックサイクル毎に交互に出力する。
【００６５】
ＸＯＲＢ３４＜０＞〜３４＜７＞から出力されたデータは、テストデータとしてマルチプレクサ１６＜０＞〜１６＜７＞に供給される。マルチプレクサ１６＜０＞〜１６＜７＞は、論理レベル１のテストモード信号ＴＭ０の供給を受け、ＸＯＲＢ３４＜０＞〜３４＜７＞の出力を出力回路１７＜０＞〜１７＜７＞の入力側に接続する。
【００６６】
出力回路１７＜０＞は、ＸＯＲＢ３４＜０＞からマルチプレクサ１６＜０＞を介して供給されたデータを出力する。出力回路１７＜１＞〜１７＜７＞は、論理レベル１のテストモード信号ＴＭ０及び全出力モード信号ＴＭ１の供給を受け、ＸＯＲＢ３４＜１＞〜３４＜７＞からマルチプレクサ１６＜１＞〜１６＜７＞を介して供給されたデータを出力する。これにより、テスト動作の全出力モードでは、ＸＯＲＢ３４＜０＞〜３４＜７＞から出力されたデータが、出力端子Ｔ０〜Ｔ７からデータＤＱ０〜ＤＱ７として出力される。
【００６７】
次に、本実施例の半導体集積回路３０の動作について、出力反転レジスタ２１に保持されたパターン指定データＴＰＨがＴＰＨ＜７：０＞＝“１０１０１０１０”であり、且つ反転トリガー信号ＴＯＧＧＬＥがクロック信号ＣＬＫの奇数サイクルで論理レベル０、偶数サイクルで論理レベル１に変化する場合を例として説明する。
【００６８】
ＸＯＲＡ３２＜０＞、３２＜２＞、３２＜４＞及び３２＜６＞には、出力反転レジスタ２１からデータ“０”が供給される。ＸＯＲＡ３２＜１＞、３２＜３＞、３２＜５＞及び３２＜７＞には、出力反転レジスタ２１からデータ“１”が供給される。
【００６９】
ＸＯＲＡ３２＜０＞、３２＜２＞、３２＜４＞及び３２＜６＞は、データ“０”とテストデータバスＴＲＤＢ上の照合結果のデータとの排他的論理和を出力する。ＸＯＲＡ３２＜１＞、３２＜３＞、３２＜５＞及び３２＜７＞は、データ“１”とテストデータバスＴＲＤＢ上の照合結果のデータとの排他的論理和を出力する。例えば、読出回路１２による読出しが正確に行われ、照合結果のデータが“１”である場合、ＸＯＲＡ３２＜０＞、３２＜２＞、３２＜４＞及び３２＜６＞からはデータ“１”が出力され、ＸＯＲＡ３２＜１＞、３２＜３＞、３２＜５＞及び３２＜７＞からはデータ“０”が出力される。
【００７０】
出力反転モード信号ＴＭ２が論理レベル０である場合、ＡＮＤ３３＜０＞〜３３＜７＞はデータ“０”をＸＯＲＢ３４＜０＞〜３４＜７＞に出力する。ＸＯＲＢ３４＜０＞、３４＜２＞、３４＜４＞及び３４＜６＞は、対応するＸＯＲＡ及びＡＮＤからの出力の排他的論理和であるデータ“１”を出力する。一方、ＸＯＲＢ３４＜１＞、３４＜３＞、３４＜５＞及び３４＜７＞は、対応するＸＯＲＡ及びＡＮＤからの出力の排他的論理和であるデータ“０”を出力する。従って、図５Ａに示すように、全クロックサイクルを通じて信号レベル“１”のデータが出力データＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６として出力される。また、全クロックサイクルを通じて信号レベル“０”のデータが出力データＤＱ１、ＤＱ３、ＤＱ５、ＤＱ７として出力される。
【００７１】
これに対し、出力反転モード信号ＴＭ２が論理レベル１である（すなわち、アサートされている）場合、ＡＮＤ３３＜０＞〜３３＜７＞は反転トリガー信号ＴＯＧＧＬＥの信号をＸＯＲＢ３４＜０＞〜３４＜７＞に出力する。上記のように反転トリガー信号ＴＯＧＧＬＥがクロック信号ＣＬＫの奇数サイクルで論理レベル０、偶数サイクルで論理レベル１に変化する信号である場合、奇数サイクルではデータ“０”、偶数サイクルではデータ“１”がＸＯＲＢ３４＜０＞〜３４＜７＞に供給される。ＸＯＲＢ３４＜０＞、３４＜２＞、３４＜４＞及び３４＜６＞は、対応するＸＯＲＡ及びＡＮＤからの出力の排他的論理和として、奇数サイクルでデータ“１”、偶数サイクルでデータ“０”を出力する。一方、ＸＯＲＢ３４＜１＞、３４＜３＞、３４＜５＞及び３４＜７＞は、対応するＸＯＲＡ及びＡＮＤからの出力の排他的論理和として、奇数サイクルでデータ“０”、偶数サイクルでデータ“１”を出力する。
【００７２】
従って、図５Ｂに示すように、奇数サイクルで信号レベル“１”、偶数サイクルで信号レベル“０”となるデータが出力データＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６として出力される。また、奇数サイクルで信号レベル“０”、偶数サイクルで信号レベル“１”となるデータが出力データＤＱ１、ＤＱ３、ＤＱ５、ＤＱ７として出力される。
【００７３】
このように、本実施例の半導体集積回路２０では、テスト動作の際に各端子から出力されるデータの値（“０”か“１”か）を任意に設定することができるとともに、１クロックサイクル毎に反転させることが可能である。
【００７４】
従って、本実施例の半導体集積回路２０によれば、テスト動作で発生するノイズを通常動作で発生するノイズにより近づけることができ、ウエハテストにおいてノイズの影響による不良を精度よく検出することが可能となる。
【００７５】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、出力の数（すなわち、出力回路及び出力端子の数）が８である場合を例として、回路の構成及び動作について説明した。しかし、これに限られず、ｎ個（ｎ：２以上の整数）の出力を有する半導体集積回路に本発明を適用することが可能である。その場合、例えば記憶部にｎビットのデータが記憶され、各ビットのデータを伝送する第１〜第ｎの通常データバス、これに対応する第１〜第ｎの出力回路、第１〜第ｎのマルチプレクサ及び第１〜第ｎの出力端子等を有し、各部が上記実施例で説明した動作と同様の動作を行うものであれば良い。
【００７６】
また、上記実施例では、記憶部１１が不揮発性の半導体メモリである場合を例として説明した。しかし、記憶部１１はｎビットのデータを記憶（保持）することが可能であれば良く、例えばｎビットのビット幅を有するレジスタであっても良い。
【００７７】
また、上記実施例２及び３では、出力反転レジスタ２１が、出力の数（すなわち、出力回路及び出力端子の数）に応じたビット幅を有する場合を例として説明した。しかし、回路規模に応じて、出力反転レジスタ２１がより小さいビット幅を有する構成であっても良い。例えば、出力の数「８」に対して、出力反転レジスタ２１のビット幅を「４」としても良い。その場合、例えばパターン指定データをＴＰＨ＜３：０＞とし、ＴＰＨ＜０＞をＤＱ０及びＤＱ４、ＴＰＨ＜１＞をＤＱ１及びＤＱ５、ＴＰＨ＜２＞をＤＱ２及びＤＱ６、ＴＰＨ＜３＞をＤＱ３及びＤＱ７に割り当てる（すなわち、２つの出力に対して１ビットのパターン指定データＴＰＨを割り当てる）ことにより、出力データＤＱ０〜ＤＱ７を任意のパターンに設定することが可能である。
【符号の説明】
【００７８】
１０，２０，３０  半導体集積回路
１１  記憶部
１２  読出回路
１３  比較回路
１４  期待値レジスタ
１５  信号生成回路
１６＜０＞〜１６＜７＞  マルチプレクサ
１７＜０＞〜１７＜７＞  出力回路
２１  出力反転レジスタ
２２＜０＞〜２２＜７＞  ＸＯＲ
３１  信号生成回路
３２＜０＞〜３２＜７＞  ＸＯＲＡ
３３＜０＞〜３３＜７＞  ＡＮＤ
３４＜０＞〜３４＜７＞  ＸＯＲＢ
Ｔ０〜Ｔ７  出力端子
ＴＳ  テスタ
【図１】
2019114313.tif 000003
【図２Ａ】
2019114313.tif 000004
【図２Ｂ】
2019114313.tif 000005
【図２Ｃ】
2019114313.tif 000006
【図３】
2019114313.tif 000007
【図４】
2019114313.tif 000008
【図５Ａ】
2019114313.tif 000009
【図５Ｂ】
2019114313.tif 000010
【図６】
2019114313.tif 000011