(57)【要約】【課題】システムの立ち上がり応答性能を向上させた半導体装置を提供する。【解決手段】半導体装置１は、電源電圧ＶＣＣに応じて第１リセット信号ｐｏｒ１ｚを出力する第１リセット回路１１０と、第１リセット信号ｐｏｒ１ｚを予め設定された時間遅延させる遅延リセット信号ｐｏｒＤｚを出力する遅延回路１３０と、電源電圧ＶＣＣと比較対象である第１基準電圧Ｖｒ１との比較結果に応じて第２リセット信号ｐｏｒ２ｚを出力する第２リセット回路１２０と、第１リセット信号ｐｏｒ１ｚと第２リセット信号ｐｏｒ２ｚとの論理積である第３リセット信号ｐｏｒ３ｚを出力信号とする第１ＡＮＤゲート回路１４０と、遅延リセット信号ｐｏｒＤｚと第３リセット信号ｐｏｒ３ｚとの論理和である第４リセット信号ｐｏｒ４ｚを出力信号とするＯＲゲート回路１５０と、を有するパワーオンリセット回路１００を備える。【選択図】図１
2019114908.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧に応じて第１リセット信号を出力する第１リセット回路と、
前記第１リセット信号を予め設定された時間遅延させる遅延リセット信号を出力する遅延回路と、
前記電源電圧と比較対象である第１基準電圧との比較結果に応じて第２リセット信号を出力する第２リセット回路と、
前記第１リセット信号と前記第２リセット信号との論理積である第３リセット信号を出力信号とする第１ＡＮＤゲート回路と、
前記遅延リセット信号と前記第３リセット信号との論理和である第４リセット信号を出力信号とするＯＲゲート回路と、
を有するパワーオンリセット回路を備える半導体装置。
【請求項２】
前記第１リセット回路が前記第１リセット信号を出力可能となる電源電圧は、
前記第２リセット回路が前記第２リセット信号を出力可能となる電源電圧よりも低い、
請求項１に記載の半導体装置。
【請求項３】
前記パワーオンリセット回路は、
前記遅延回路に複数の接続線が接続し、
前記複数の接続線のうちいずれの接続線を接続または切断するかにより、前記予め設定された時間である遅延時間を決定するヒューズ回路を含む、
請求項１に記載の半導体装置。
【請求項４】
前記ヒューズ回路は、前記電源電圧の立ち上がり勾配に応じて前記複数の接続線の接続または切断がそれぞれ決定される、
請求項３に記載の半導体装置。
【請求項５】
前記ヒューズ回路は、前記第１リセット回路が予め設定された信号レベルを出力する場合の入力信号のレベルに応じて前記複数の接続線の接続または切断がそれぞれ決定される、
請求項３に記載の半導体装置。
【請求項６】
前記パワーオンリセット回路は、
前記電源電圧を降圧または昇圧させた内部電圧と、予め設定された第２基準電圧との比較結果に応じてトリガ信号を出力する比較回路と、
前記第４リセット信号と前記トリガ信号との論理積である第５リセット信号を出力する第２ＡＮＤゲート回路をさらに有する、
請求項１に記載の半導体装置。
【請求項７】
電源電圧に応じて第１リセット信号を出力し、
前記第１リセット信号を予め設定された時間遅延させる遅延リセット信号を出力し、
前記電源電圧と比較対象である第１基準電圧との比較結果に応じて第２リセット信号を出力し、
前記第１リセット信号と前記第２リセット信号との論理積である第３リセット信号を出力し、
前記遅延リセット信号と前記第３リセット信号との論理和である第４リセット信号を出力する、リセット方法。
【請求項８】
前記第１リセット信号を出力可能となる電源電圧は、
前記第２リセット信号を出力可能となる電源電圧よりも低い、
請求項７に記載のリセット方法。
【請求項９】
前記第３リセット信号より遅延リセット信号が先にＨｉｇｈレベルになった場合には、遅延リセット信号に従い初期化信号を非活性化させ、
遅延リセット信号より第３リセット信号が先にＨｉｇｈレベルになった場合には、第３リセット信号に従い初期化信号を非活性化させるための第４リセット信号を出力する、
請求項７に記載のリセット方法。
【請求項１０】
前記電源電圧を降圧または昇圧させた内部電圧と、予め設定された第２基準電圧との比較結果に応じてトリガ信号を出力し、
前記第４リセット信号と前記トリガ信号との論理積である第５リセット信号を出力する、
請求項７に記載のリセット方法。
【請求項１１】
第４リセット信号よりトリガ信号が先にＨｉｇｈレベルになった場合には、第４リセット信号に従い初期化信号を非活性化させ、
トリガ信号より第４リセット信号が先にＨｉｇｈレベルになった場合には、トリガ信号に従い初期化信号を非活性化させるための第５リセット信号を出力する、
請求項１０に記載のリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびリセット方法に関し、例えばパワーオンリセット回路を含むものに関する。
【背景技術】
【０００２】
一般に、半導体装置は、パワーオンリセット（以降、ＰＯＲ=Power On Resetと称する）信号を生成するＰＯＲ回路を内蔵している。ＰＯＲ回路は、半導体装置の電源電圧が徐々に立ち上がる際にＰＯＲ信号を活性化する。活性化されたＰＯＲ信号に応じて、半導体装置の内部回路は、初期状態にリセットされる。そして、ＰＯＲ回路は、半導体装置の電源電圧が正常動作電圧に到逹した後にＰＯＲ信号を非活性化する。ＰＯＲ回路は、このように内部回路を初期化することにより、半導体装置の誤動作を防止する。
【０００３】
特許文献１に記載されているＰＯＲ回路は、副リセット信号生成回路を有している。副リセット信号生成回路は、タイミングの異なる副ＰＯＲ信号をそれぞれ生成する。主リセット信号生成回路は、副ＰＯＲ信号の少なくともいずれかに基づいて、主ＰＯＲ信号を生成する。
【０００４】
特許文献２に記載されているＰＯＲ回路は、パワー供給源各々に対して少なくとも二つの以上の電圧検出信号を出力する電圧検出回路を具備している。かかるＰＯＲ回路は、これら回路の出力である電圧検出信号を組み合わせ論理回路を使用して多数のＰＯＲ信号を生成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−００９６０１号公報
【特許文献２】特開２００４−０９６７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、一般的なＰＯＲ回路の一つは、電源電圧に応じて第１電圧に第１信号を出力する第１回路と、第１回路よりも高く、半導体装置の正常動作電圧より低い第２電圧に第２信号を出力する第２回路と、を有する。そして、かかる回路は、第１信号と、第２信号とを入力として、第３信号を出力するＡＮＤゲート回路を有する。このようなＰＯＲ回路は、電源電圧が正常動作電圧になった後にリセット解除を行う必要があり、電源電圧の立ち上がり時間に合わせるために、遅延回路をさらに有する。しかしながら、このような一般的なＰＯＲ回路は、電源電圧が立ち上がってからＰＯＲが解除されるまでに待ち時間が生じる場合があった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、
電源電圧に応じて第１リセット信号を出力する第１リセット回路と、
前記第１リセット信号を予め設定された時間遅延させる遅延リセット信号を出力する遅延回路と、
前記電源電圧と比較対象である第１基準電圧との比較結果に応じて第２リセット信号を出力する第２リセット回路と、
前記第１リセット信号と前記第２リセット信号との論理積である第３リセット信号を出力信号とするＡＮＤゲート回路と、
前記遅延リセット信号と前記第３リセット信号との論理和である第４リセット信号を出力信号とするＯＲゲート回路と、
を有するパワーオンリセット回路を備える。
【発明の効果】
【０００９】
前記一実施の形態によれば、システムの立ち上がり応答性能を向上させた半導体装置等を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体装置におけるＰＯＲ回路の回路図である。
【図２】実施の形態１にかかる半導体装置におけるＰＯＲ１回路の一例を示す図である。
【図３】実施の形態１にかかる半導体装置におけるＰＯＲ２回路の一例を示す図である。
【図４】実施の形態１にかかる半導体装置における信号出力電圧を説明するための図である。
【図５】実施の形態１にかかる半導体装置における電源電圧の立ち上がりと各信号との関係を示す図である。
【図６】実施の形態１にかかる半導体装置における電源電圧の立ち上がりと各信号との関係を示す図である。
【図７】実施の形態２にかかる半導体装置におけるＰＯＲ回路の回路図である。
【図８】実施の形態３にかかる半導体装置におけるＰＯＲ回路の回路図である。
【図９】実施の形態３にかかる半導体装置における電源電圧と各信号との関係を示す図である。
【図１０】実施の形態３にかかる半導体装置における電源電圧と各信号との関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１４】
＜実施の形態１＞
以下に、図１〜図６を参照しながら、実施の形態１について説明する。
【００１５】
まず、図１を参照しながら、実施の形態１にかかる半導体装置のＰＯＲ回路について説明する。図１は、実施の形態１にかかる半導体装置におけるＰＯＲ回路の回路図である。実施の形態１にかかる半導体装置１は、外部から電源電圧ＶＣＣが供給されることにより動作を開始する。実施の形態１にかかる半導体装置１は、ＰＯＲ回路１００を有している。ＰＯＲ回路１００は、半導体装置１の電源電圧ＶＣＣが立ち上がる際に内部回路に対してＰＯＲ信号を活性化し、かかる内部回路を初期化する機能を有している。そして、ＰＯＲ回路１００は、半導体装置の電源電圧が正常動作電圧に到逹した後にＰＯＲ信号を非活性化する。
【００１６】
ＰＯＲ回路１００は、第１リセット回路１１０、第２リセット回路１２０、遅延回路１３０、第１ＡＮＤゲート回路１４０、およびＯＲゲート回路１５０を有している。ＰＯＲ回路１００は、電源電圧ＶＣＣが供給されると、初期化信号である第４リセット信号ｐｏｒ４ｚを内部回路に出力する。
【００１７】
図２を参照しながら、第１リセット回路１１０の詳細について説明する。図２は、実施の形態１にかかる半導体装置におけるＰＯＲ１回路の一例を示す図である。第１リセット回路１１０は、電源電圧ＶＣＣを受け取り、受け取ったＶＣＣの電圧に応じて第１リセット信号ｐｏｒ１ｚを出力する。第１リセット回路１１０は、第１トランジスタ１１１、第２トランジスタ１１２、抵抗器１１３、およびコンデンサ１１４を有している。
【００１８】
第１トランジスタ１１１はＰチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１トランジスタ１１１のソース側は、電源電圧ＶＣＣが供給される。第１トランジスタ１１１のゲートはＧＮＤに接地されている。そのため、第１トランジスタ１１１は、電源電圧ＶＣＣが０ボルトの場合、ドレイン側もＬｏｗレベルの信号である０ボルトに設定される。一方、電源電圧ＶＣＣが予め設定された電圧を超えると、第１トランジスタ１１１は、ドレイン側に予め設定された電圧であるＨｉｇｈレベルの信号を出力する。
【００１９】
第２トランジスタ１１２はディプリション型のＮチャネルＭＯＳＦＥＴである。第２トランジスタ１１２のドレインは第１トランジスタ１１１のドレイン側とつながっている。また、第２トランジスタ１１２のゲートはＧＮＤに接地されている。また、第２トランジスタ１１２のソース側は抵抗器１１３を介してＧＮＤに接地されている。そのため、第２トランジスタ１１２は、ドレイン側の電圧が予め設定された電圧を超えると、ソース側に電流が流れる。
【００２０】
コンデンサ１１４は、予め設定された静電容量を有するコンデンサである。コンデンサ１１４は、一方が第１リセット回路のソース側に接続され、もう一方は、ＧＮＤに接地されている。
【００２１】
以上の構成により、第１リセット回路１１０は、電源電圧ＶＣＣに応じて第１リセット信号ｐｏｒ１ｚを出力する。すなわち、第１リセット回路１１０は、電源電圧ＶＣＣが徐々に立ち上がるにつれて、まずはＬｏｗレベルの信号を出力し、電源電圧ＶＣＣがさらに立ち上がると、Ｈｉｇｈｔレベルの信号を出力する。
【００２２】
なお、第１リセット回路は、電源電圧ＶＣＣに応じて第１リセット信号ｐｏｒ１ｚを出力する構成であれば、図２に示した構成に限られない。例えば、第１リセット回路１１０は、第２トランジスタ１１２を省略した構成であってもよい。また、第１リセット回路１１０は、抵抗器１１３を省略した構成であってもよいし、上述した構成以外の構成であってもよい。
【００２３】
次に、図３を参照しながら第２リセット回路１２０について説明する。図３は、実施の形態１にかかる半導体装置におけるＰＯＲ２回路の一例を示す図である。第２リセット回路１２０は、第１抵抗器１２１、第２抵抗器１２２、ＢＧＲ１２３、および比較器１２４を有している。
【００２４】
第１抵抗器１２１は、一方にＶＣＣが供給され、他方が第２抵抗器１２２を介してＧＮＤに接地されている。また、第１抵抗器１２１と第２抵抗器１２２との間は、比較器１２４の入力Ｖｉｎ＋に接続している。すなわち、電源電圧ＶＣＣは、比較器１２４のマイナス側に入力される。
【００２５】
ＢＧＲ１２３は、第１基準電圧Ｖｒ１を出力するバンドギャップリファレンスである。ＢＧＲ１２３が出力した第１基準電圧Ｖｒ１は比較器１２４の入力Ｖｉｎ−に入力される。これにより、電源電圧ＶＣＣの抵抗分割により生成されるＶｉｎ＋が第１基準電圧Ｖｒ１より低い場合は第２リセット信号ｐｏｒ２ｚにＬｏｗレベルが出力され、電源電圧ＶＣＣの抵抗分割により生成されるＶｉｎ＋が第１基準電圧Ｖｒ１より高い場合は第２リセット信号ｐｏｒ２ｚにＨｉｇｈレベルが出力される。
【００２６】
図１に戻り説明を続ける。第１リセット回路１１０が出力した第１リセット信号ｐｏｒ１ｚは、分岐して、一方は遅延回路１３０に供給され、もう一方は第１ＡＮＤゲート回路１４０に供給される。
【００２７】
遅延回路１３０は、第１リセット信号ｐｏｒ１ｚを入力信号として受け取り、第１リセット信号ｐｏｒ１ｚを予め設定された期間遅延させた遅延リセット信号ｐｏｒＤｚを出力する。遅延回路１３０は、例えば、フリップフロップ回路を複数有し、予め設定されたクロック数信号の出力を引き延ばす回路により構成されている。遅延回路に設定される、予め設定された期間は、電源電圧ＶＣＣの立ち上がり時間に対応している。なお、本実施の形態において、遅延回路１３０に予め設定された期間を、遅延期間と称する。遅延期間の設定の詳細については後述する。
【００２８】
第１ＡＮＤゲート回路１４０は、２つの入力信号の論理積を出力する論理回路である。第１ＡＮＤゲート回路１４０は、入力信号として、第１リセット信号ｐｏｒ１ｚと、第２リセット信号ｐｏｒ２ｚとを受け取り、出力信号として第３リセット信号ｐｏｒ３ｚを出力する。第１ＡＮＤゲート回路１４０は、２つの入力信号のうち、いずれか一方がＬｏｗレベルの場合には、第３リセット信号ｐｏｒ３ｚとしてＬｏｗレベルの信号を出力する。一方、２つの入力信号のいずれもがＨｉｇｈレベルの場合には、第１ＡＮＤゲート回路１４０は、第３リセット信号ｐｏｒ３ｚとしてＨｉｇｈレベルの信号を出力する。
【００２９】
ＯＲゲート回路１５０は、２つの入力信号の論理和を出力する論理回路である。ＯＲゲート回路１５０は、入力信号として、遅延リセット信号ｐｏｒＤｚと、第３リセット信号ｐｏｒ３ｚとを受け取り、出力信号として第４リセット信号ｐｏｒ４ｚを出力する。ＯＲゲート回路１５０は、２つの入力信号のいずれもがＬｏｗレベルの場合には、第４リセット信号ｐｏｒ４ｚとしてＬｏｗレベルの信号を出力する。一方、２つの入力信号のうち、少なくともいずれか一方がＨｉｇｈレベルの場合には、ＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＨｉｇｈレベルの信号を出力する。
【００３０】
次に、図４を参照しながら、電源電圧ＶＣＣ、第１リセット信号ｐｏｒ１ｚ、および第２リセット信号ｐｏｒ２ｚの電圧および出力レベルについて説明する。図４は、実施の形態１にかかる半導体装置における信号出力電圧を説明するための図である。
【００３１】
図４において、グラフの左側に示した矢印は、電源電圧ＶＣＣ、第１リセット信号ｐｏｒ１ｚ、および第２リセット信号ｐｏｒ２ｚが各電圧の範囲においてどのような特性を有しているかを示しており、図４中央部の縦線で示した電圧に対応している。
【００３２】
縦に延びる矢印群のうち、左側の矢印群は、電源電圧ＶＣＣの電圧の範囲を示すものである。矢印３１は、０ボルトから電圧Ｖ４の範囲を示している。矢印３１で示した範囲において、半導体装置１は動作が不定の状態である。矢印３２は、電圧Ｖ４から電圧Ｖ７の範囲を示している。矢印３２で示した範囲において、半導体装置１は動作が正常に行われることを保証している。なお、電圧Ｖ６は、電源電圧ＶＣＣのティピカル値である。
【００３３】
縦に延びる矢印群のうち、中央の矢印群は、第１リセット信号ｐｏｒ１ｚの電圧の範囲を示すものである。矢印１１は、０ボルトから電圧Ｖ１の範囲を示している。矢印１１の範囲において、第１リセット信号ｐｏｒ１ｚは不定の状態である。矢印１２は、電圧Ｖ１から電圧Ｖ３の範囲を示している。電源電圧ＶＣＣが上昇すると、第１リセット信号ｐｏｒ１ｚは、矢印１２の範囲において不定の状態からＬｏｗレベルに変化する。矢印１３は、電圧Ｖ３から電圧Ｖ４の範囲を示している。電源電圧ＶＣＣが上昇すると、第１リセット信号ｐｏｒ１ｚは、矢印１３の範囲においてＬｏｗレベルからＨｉｇｈレベルに変化する。
【００３４】
縦に延びる矢印群のうち、右側の矢印群は、第２リセット信号ｐｏｒ２ｚの電圧の範囲を示すものである。矢印２１は、０ボルトから電圧Ｖ２の範囲を示している。矢印２１の範囲において、第２リセット信号ｐｏｒ２ｚは不定の状態である。矢印２２は、電圧Ｖ２から電圧Ｖ４の範囲を示している。電源電圧ＶＣＣが上昇すると、第２リセット信号ｐｏｒ２ｚは、矢印２２の範囲において不定の状態からＬｏｗレベルに変化する。矢印２３は、電圧Ｖ４から電圧Ｖ５の範囲を示している。電源電圧ＶＣＣが上昇すると、第２リセット信号ｐｏｒ２ｚは、矢印２３の範囲においてＬｏｗレベルからＨｉｇｈレベルに変化する。
【００３５】
半導体装置１に電源電圧ＶＣＣが供給され、供給された電源電圧ＶＣＣが立ち上がる際に、ＰＯＲ回路１００は、電圧Ｖ４よりも低い電圧において初期化信号を活性化させておき、電源電圧ＶＣＣが電圧Ｖ４以上になったら初期化信号を非活性化する。
【００３６】
第１リセット回路１１０は、第２リセット回路１２０よりも低い電圧からＬｏｗレベルの信号を出力する特性を有する。したがって、初期化信号を活性化する際の信号として第１リセット回路１１０の出力を採用することにより、ＰＯＲ回路１００は、低い電圧から確実に初期化信号を活性化させることができる。
【００３７】
一方、第２リセット回路１２０は、バンドギャップリファレンスを有しているため、ＬｏｗレベルからＨｉｇｈレベルへ切り替わる電圧が第１リセット回路と比較してばらつきが少ない特性を有している。そのため、電源電圧ＶＣＣが急峻に立ち上がる場合に第２リセット回路１２０の出力を採用することにより、ＰＯＲ回路１００は、電源電圧ＶＣＣの立ち上がりに追従して初期化信号を非活性化させることができる。
【００３８】
次に、図４の右側に示したグラフについて説明する。図４の右側に示したグラフの縦軸は電圧を示し、グラフの横軸は時間を示している。グラフにプロットされている直線４１及び直線４２は、半導体装置１に入力される電源電圧ＶＣＣが時間と共に立ち上がる状態を示している。直線４１は、電源電圧ＶＣＣが時間ｔ１０まで上昇し、時間ｔ１０において電圧Ｖ６になる場合を示している。直線４２は、電源電圧ＶＣＣが時間ｔ２０まで上昇し、時間ｔ２０において電圧Ｖ６になる場合を示している。
【００３９】
このように、電源電圧ＶＣＣは、供給される外部装置の仕様により、電圧の上昇をする際の傾きが異なる。一般に、半導体装置は、電源電圧の立ち上がり時間の最長値を規定する。本実施の形態においては、半導体装置１は、電源電圧ＶＣＣの立ち上がり時間を時間ｔ２０以内と規定している。このような場合、半導体装置１の仕様は、電源電圧ＶＣＣが時間ｔ２０より短い時間に立ち上がることを禁止しない。そこで、電源電圧ＶＣＣが短い時間に立ち上がる場合に、初期化信号を非活性化するまでにかかる時間も短くなることが期待される。
【００４０】
次に、図５及び図６を参照しながら、電源電圧ＶＣＣの立ち上がり時間が異なる場合のＰＯＲ回路１００の各信号の状態について説明する。
【００４１】
図５は、実施の形態１にかかる半導体装置における電源電圧の立ち上がりと各信号との関係を示す図である。図５において、上側に示すグラフは、図４に示したプロットのうち、時間ｔ２０に電源電圧ＶＣＣが立ち上がる直線４２を示している。また、グラフの下側には、直線４２に対応して、時間と共に変化する各信号の状態を示している。信号の状態は、上から順に、第１リセット信号ｐｏｒ１ｚ、遅延リセット信号ｐｏｒＤｚ、第２リセット信号ｐｏｒ２ｚ、第３リセット信号ｐｏｒ３ｚ、第４リセット信号ｐｏｒ４ｚ、および内部回路であるＣＰＵ（Central Processing Unit）の動作信号である。ＣＰＵの動作信号を除き、各信号は、Ｈｉｇｈレベルを「Ｈ」として示し、Ｌｏｗレベルを「Ｌ」として示している。
【００４２】
電源電圧ＶＣＣは、時間０から徐々に上昇する。時間ｔ２１において、電源電圧ＶＣＣは、電圧Ｖ１に達する。電圧Ｖ１を超えると、第１リセット回路１１０は、第１リセット信号ｐｏｒ１ｚとしてＬｏｗレベルの信号を出力する。第１リセット回路１１０がＬｏｗレベルの信号を出力すると、第１リセット信号ｐｏｒ１ｚを受け取った第１ＡＮＤゲート回路１４０は同じくＬｏｗレベルの信号を第３リセット信号ｐｏｒ３ｚとして出力する。なお、このとき、ｐｏｒＤｚは、ｐｏｒ１ｚの値に応じてＬｏｗレベルを出力する。さらに、第３リセット信号ｐｏｒ３ｚとｐｏｒＤｚを受け取ったＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＬｏｗレベルの信号を出力する。第４リセット信号ｐｏｒ４ｚとしてＬｏｗレベルの信号が出力されることにより、ＰＯＲ回路１００は、初期化信号を活性化する状態となる。
【００４３】
次に、時間ｔ２２において、電源電圧ＶＣＣは、電圧Ｖ２に達する。電圧Ｖ２を超えると、第２リセット回路１２０は、第２リセット信号ｐｏｒ２ｚとしてＬｏｗレベルの信号を出力する。
【００４４】
次に、時間ｔ２３において、電源電圧ＶＣＣは、電圧Ｖ３に達する。電圧Ｖ３を超えると、第１リセット回路１１０は、第１リセット信号ｐｏｒ１ｚをＬｏｗレベルからＨｉｇｈレベルへと変化させる。遅延回路１３０は、Ｈｉｇｈレベルに変化した第１リセット信号ｐｏｒ１ｚを受け取る。
【００４５】
次に、時間ｔ２４において、電源電圧ＶＣＣは、電圧Ｖ４に達する。すなわち、半導体装置１は、動作が正常に行われることが保証される。ここで、時間ｔ２３から時間ｔＤ経過した時間ｔ２４において、第１リセット信号ｐｏｒ１ｚを受け取った遅延回路１３０は、遅延リセット信号ｐｏｒＤｚをＨｉｇｈレベルに変化して出力する。ここで、ＯＲゲート回路１５０は、２つの入力信号のうち、少なくともいずれか一方がＨｉｇｈレベルの場合には、第４リセット信号ｐｏｒ４ｚとしてＨｉｇｈレベルの信号を出力する。したがって、Ｈｉｇｈレベルの遅延リセット信号ｐｏｒＤｚを受け取ったＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＨｉｇｈレベルの信号を出力する。これにより、初期化信号は非活性化され、内部回路であるＣＰＵは動作を開始する。
【００４６】
このように、ＰＯＲ回路１００は、第３リセット信号ｐｏｒ３ｚより遅延リセット信号ｐｏｒＤｚが先にＨｉｇｈレベルになった場合には、遅延リセット信号ｐｏｒＤｚに従い初期化信号を非活性化させる。
【００４７】
ここで、遅延期間について詳細を説明する。図５に示した時間ｔＤは、遅延回路１３０に設定された遅延期間である。時間ｔＤは、電源電圧ＶＣＣの立ち上がり時間が最も遅い場合に、電源電圧ＶＣＣが正常動作保証範囲である電圧Ｖ４以上になってから、第４リセット信号ｐｏｒ４ｚがＨｉｇｈレベルになるように設定されている。例えば本実施の形態かかる半導体装置１において、図５に示した直線４２が、電源電圧ＶＣＣが最も遅く立ち上がる場合である。この場合、遅延期間である時間ｔＤは、以下に示す式（１）により決定される。
【数１】
2019114908.tif 000003
以下に、具体例を挙げる。半導体装置１において、Ｖ６が２．８ボルト、時間ｔ２０が２８ミリ秒とする。すなわち、電源電圧ＶＣＣは、１ボルト上昇するのに１０ミリ秒かかるものとする。さらに、第１リセット回路１１０の第１リセット信号ｐｏｒ１ｚがＬｏｗレベルからＨｉｇｈレベルになる範囲（図４の矢印１３であって、電圧Ｖ３から電圧Ｖ４の範囲）は、１．９ボルトから２．５ボルトであるものとする。この場合、遅延期間である時間ｔＤは、（２８／２．８）×（２．５−１．９）＝６ミリ秒である。
【００４８】
次に、図６について説明する。図６は、実施の形態１にかかる半導体装置における電源電圧の立ち上がりと各信号との関係を示す図である。図６において、上側に示すグラフは、図４に示したプロットのうち、時間ｔ１０に電源電圧ＶＣＣが立ち上がる直線４１を示している。また、グラフの下側には、直線４１に対応して、時間と共に変化する各信号の状態を示している。
【００４９】
電源電圧ＶＣＣは、時間０から徐々に上昇する。時間ｔ１１において、電源電圧ＶＣＣは、電圧Ｖ１に達する。電圧Ｖ１を超えると、第１リセット回路１１０は、第１リセット信号ｐｏｒ１ｚとしてＬｏｗレベルの信号を出力する。第１リセット回路１１０がＬｏｗレベルの信号を出力すると、第１リセット信号ｐｏｒ１ｚを受け取った第１ＡＮＤゲート回路１４０は同じくＬｏｗレベルの信号を第３リセット信号ｐｏｒ３ｚとして出力する。なお、このとき、ｐｏｒＤｚは、ｐｏｒ１ｚの値に応じてＬｏｗレベルを出力する。さらに、第３リセット信号ｐｏｒ３ｚとｐｏｒＤｚを受け取ったＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＬｏｗレベルの信号を出力する。第４リセット信号ｐｏｒ４ｚとしてＬｏｗレベルの信号が出力されることにより、ＰＯＲ回路１００は、初期化信号を活性化する状態となる。
【００５０】
次に、時間ｔ１２において、電源電圧ＶＣＣは、電圧Ｖ２に達する。電圧Ｖ２を超えると、第２リセット回路１２０は、第２リセット信号ｐｏｒ２ｚとしてＬｏｗレベルの信号を出力する。
【００５１】
次に、時間ｔ１３において、電源電圧ＶＣＣは、電圧Ｖ３に達する。電圧Ｖ３を超えると、第１リセット回路１１０は、第１リセット信号ｐｏｒ１ｚをＬｏｗレベルからＨｉｇｈレベルへと変化させる。第１リセット回路１１０が出力した第１リセット信号ｐｏｒ１ｚは、遅延回路１３０と第１ＡＮＤゲート回路１４０とにそれぞれ供給される。
【００５２】
次に、時間ｔ１４において、電源電圧ＶＣＣは、電圧Ｖ４に達する。すなわち、半導体装置１は、動作が正常に行われることが保証される。また、電圧Ｖ４を超えると、第２リセット回路が出力する第２リセット信号ｐｏｒ２ｚは、ＬｏｗレベルからＨｉｇｈレベルに変化する。第２リセット回路１２０が出力したＨｉｇｈレベルの第２リセット信号ｐｏｒ２ｚは、第１ＡＮＤゲート回路１４０に供給される。
【００５３】
このように、時間ｔ１４において、第１ＡＮＤゲート回路１４０は、２つの入力信号がいずれもＨｉｇｈレベルに変化する。そのため、第１ＡＮＤゲート回路１４０は、時間ｔ１４において第３リセット信号ｐｏｒ３ｚをＨｉｇｈレベルに変化させて出力する。
【００５４】
ＯＲゲート回路１５０は、２つの入力信号のうち、少なくともいずれか一方がＨｉｇｈレベルの場合には、第４リセット信号ｐｏｒ４ｚとしてＨｉｇｈレベルの信号を出力する。したがって、時間ｔ１４において、Ｈｉｇｈレベルの第３リセット信号ｐｏｒ３ｚを受け取ったＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＨｉｇｈレベルの信号を出力する。これにより、初期化信号は非活性化され、内部回路であるＣＰＵは動作を開始する。
【００５５】
なお、時間ｔ１３から時間ｔＤ経過した時間ｔ１６において、遅延回路１３０は、遅延リセット信号ｐｏｒＤｚをＨｉｇｈレベルに変化して出力する。
【００５６】
このように、ＰＯＲ回路１００は、遅延リセット信号ｐｏｒＤｚより第３リセット信号ｐｏｒ３ｚが先にＨｉｇｈレベルになった場合には、第３リセット信号ｐｏｒ３ｚに従い初期化信号を非活性化させる。
【００５７】
以上のように、本実施の形態によれば、システムの立ち上がり応答性能を向上させた半導体装置を提供することができる。
【００５８】
＜実施の形態２＞
次に、図７を参照しながら、実施の形態２について説明する。図７は、実施の形態２にかかる半導体装置におけるＰＯＲ回路の回路図である。図７に示すＰＯＲ回路２００は、遅延回路の構成が実施の形態１と異なる。
【００５９】
遅延回路２３０は、レーザヒューズ回路２３１と複数の接続線２３２を介して接続している。レーザヒューズ回路２３１は、複数のフリップフロップ回路を有し、また、複数の接続線２３２を有する。遅延回路２３０は、製造工程においてレーザトリミング装置により、レーザヒューズ回路２３１内のヒューズ配線を選択的に切断することにより、複数の接続線２３２の信号出力値を変更可能な構成となっている。レーザヒューズ回路２３１は、複数の接続線２３２により遅延回路２３０に接続している。遅延回路２３０は、レーザヒューズ回路２３１を含む回路構成により、遅延期間が設定される。
【００６０】
遅延回路２３０を含む半導体装置を製造する際、製造者は、半導体装置の製造工程において、かかる複数の接続線２３２に接続されるレーザヒューズ回路２３１内のヒューズ配線のいずれかを接続または切断するかを決定する。これにより、遅延回路２３０は、遅延期間が設定される。
【００６１】
このような構成において、遅延回路２３０が有するレーザヒューズ回路２３１は、例えば、電源電圧ＶＣＣの立ち上がり勾配に応じて遅延期間を設定することが出来る。すなわち、遅延回路２３０を含む半導体装置の電源電圧ＶＣＣの立ち上がり時間をカスタマイズする場合、カスタマイズした立ち上がり時間に応じた遅延期間の設定を行い、設定した遅延期間に従ってレーザトリミングすることができる。
【００６２】
このようにすることで、電源電圧の立ち上がり時間をカスタマイズし、カスタマイズした立ち上がり時間に応じてシステムの立ち上がり応答性能を向上させた半導体装置を提供することができる。
【００６３】
また、このような構成において、遅延回路２３０が有するレーザヒューズ回路２３１は、例えば、第１リセット回路１１０の特性に応じて遅延期間を設定することが出来る。具体的には以下のような場合である。製造工程において、第１リセット回路１１０の特性のうち、第１リセット信号ｐｏｒ１ｚがＬｏｗレベルからＨｉｇｈレベルになる電圧を測定する。かかる電圧は、図４に示した電圧Ｖ３であり、遅延期間を決定する式（１）に含まれる。製造者は、測定結果に応じて、ＰＯＲ回路２００が所望の遅延期間を有するように、レーザヒューズ回路２３１内のヒューズ配線のいずれを接続または切断するかを決定する。これにより、遅延回路２３０は遅延期間が設定される。
【００６４】
このようにすることで、第１リセット回路１１０の製造ばらつきを相殺し、システムの立ち上がり応答性能を向上させた半導体装置を提供することができる。
【００６５】
＜実施の形態３＞
次に、図８を参照しながら、実施の形態３について説明する。図８は、実施の形態３にかかる半導体装置におけるＰＯＲ回路の回路図である。図８に示すＰＯＲ回路３００は、実施の形態１にかかるＰＯＲ回路に加えて、比較回路３２０と、第２ＡＮＤゲート回路３３０をさらに有する点において、実施の形態１と異なる。また、実施の形態３にかかる半導体装置３は、内部回路９００に供給する内部電圧ＶＤＤを生成するレギュレータ３１０を有している。
【００６６】
レギュレータ３１０は、電源電圧ＶＣＣを受け取り、受け取った電源電圧ＶＣＣを降圧または昇圧させて所望の内部電圧ＶＤＤを生成するレギュレータ回路である。レギュレータ３１０は、生成した内部電圧ＶＤＤを、内部回路９００に供給する。また、本実施の形態において、レギュレータ３１０が供給する内部電圧ＶＤＤを受け取る内部回路９００は、ＰＯＲ回路３００からの初期化信号も受け取る。
【００６７】
ＰＯＲ回路３００は、内部回路９００に内部電圧ＶＤＤが供給されることにより正常動作が保証された後に初期化信号を非活性化するように構成されている。以下に、ＰＯＲ回路３００の詳細について説明する。
【００６８】
比較回路３２０は、レギュレータ３１０が出力する内部電圧ＶＤＤと、予め設定された第２基準電圧Ｖｒ２と、を入力信号としてそれぞれ受け取り、受け取った入力信号に応じてトリガ信号ｖｄｄ＿ｏｋを出力する。なお、第２基準電圧Ｖｒ２は、例えば図示しないバンドギャップリファレンスにより生成される。比較回路３２０は、内部電圧ＶＤＤと予め設定された第２基準電圧Ｖｒ２とを比較し、内部電圧ＶＤＤが第２基準電圧Ｖｒ２より大きくなると、トリガ信号ｖｄｄ＿ｏｋとしてＨｉｇｈレベルの信号を出力する。なお、ここで、レギュレータ３１０が出力する内部電圧ＶＤＤの目標値は電圧Ｖ８である。電圧Ｖ８は、第２基準電圧Ｖｒ２より少し大きい値である。
【００６９】
第２ＡＮＤゲート回路３３０は、入力信号として、第４リセット信号ｐｏｒ４ｚと、トリガ信号ｖｄｄ_ｏｋとを受け取り、出力信号として第５リセット信号ｐｏｒ５ｚを出力する。第２ＡＮＤゲート回路３３０は、２つの入力信号のうち、いずれか一方がＬｏｗレベルの場合には、第５リセット信号ｐｏｒ５ｚとしてＬｏｗレベルの信号を出力する。一方、２つの入力信号のいずれもがＨｉｇｈレベルの場合には、第２ＡＮＤゲート回路３３０は、第５リセット信号ｐｏｒ５ｚとしてＨｉｇｈレベルの信号を出力する。
【００７０】
次に、図９及び図１０を参照しながら、電源電圧ＶＣＣ及び内部電圧ＶＤＤの立ち上がり時間が異なる場合のＰＯＲ回路３００の各信号の状態について説明する。
【００７１】
図９は、実施の形態３にかかる半導体装置における電源電圧の立ち上がりと各信号との関係を示す図である。図９において、上側に示すグラフは、時間ｔ２０に電源電圧ＶＣＣが立ち上がる直線４２と、時間ｔ２６に内部電圧ＶＤＤが立ち上がる直線４３と、を示している。図９は、電源電圧ＶＣＣよりも内部電圧ＶＤＤの方が先に立ち上がる場合である。また、グラフの下側には、時間と共に変化する各信号の状態を示している。信号の状態は、上から順に、第１リセット信号ｐｏｒ１ｚ、遅延リセット信号ｐｏｒＤｚ、第２リセット信号ｐｏｒ２ｚ、第３リセット信号ｐｏｒ３ｚ、第４リセット信号ｐｏｒ４ｚ、トリガ信号ｖｄｄ＿ｏｋ、第５リセット信号ｐｏｒ５ｚ、および内部回路であるＣＰＵ（Central Processing Unit）の動作信号である。なお、第１リセット信号ｐｏｒ１ｚから第４リセット信号ｐｏｒ４ｚまでは図５に示した例と同じである。なお、図９において、内部電圧ＶＤＤが電圧Ｖ８に到達する時間を時間ｔ２６とする。
【００７２】
電源電圧ＶＣＣ及び内部電圧ＶＤＤは、時間０から徐々に上昇する。図５において説明したように、時間ｔ２１において、ＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＬｏｗレベルの信号を出力する。第４リセット信号ｐｏｒ４ｚは、第２ＡＮＤゲート回路３３０に供給される。これにより、第２ＡＮＤゲート回路３３０は、Ｌｏｗレベルの第５リセット信号ｐｏｒ５ｚを出力する。
【００７３】
次に、時間ｔ２６において、内部電圧ＶＤＤは、電圧Ｖ８に達する。内部電圧ＶＤＤが電圧Ｖ８に達すると、トリガ信号ｖｄｄ＿ｏｋはＬｏｗレベルからＨｉｇｈレベルに変化する。その理由は、電圧Ｖ８が第２基準電圧Ｖｒ２より大きい値であるからである。また、電圧Ｖ８は、レギュレータ３１０が出力する目標値なので、電圧Ｖ８に到達した後は、その値は維持される。
【００７４】
一方、図５を参照しながら説明したように、時間ｔ２４において、第４リセット信号ｐｏｒ４ｚはＬｏｗレベルからＨｉｇｈレベルに変化する。
【００７５】
時間ｔ２４において、第２ＡＮＤゲート回路３３０の入力信号である第４リセット信号ｐｏｒ４ｚとトリガ信号ｖｄｄ_ｏｋとはいずれもＨｉｇｈレベルとなる。そこで、第２ＡＮＤゲート回路３３０は出力信号である第５リセット信号ｐｏｒ５ｚをＬｏｗレベルからＨｉｇｈレベルに変化させる。これにより、初期化信号は非活性化され、内部回路であるＣＰＵは動作を開始する。
【００７６】
このように、ＰＯＲ回路３００は、第４リセット信号ｐｏｒ４ｚよりトリガ信号ｖｄｄ＿ｏｋが先にＨｉｇｈレベルになった場合には、第４リセット信号ｐｏｒ４ｚに従い初期化信号を非活性化させる。
【００７７】
次に、図１０を参照しながら内部電圧ＶＤＤよりも電源電圧ＶＣＣの方が先に立ち上がる場合について説明する。図１０は、実施の形態３にかかる半導体装置における電源電圧の立ち上がりと各信号との関係を示す図である。ここで、内部電圧ＶＤＤが電圧Ｖ８に到達する時間を時間ｔ１７とする。
【００７８】
電源電圧ＶＣＣ及び内部電圧ＶＤＤは、時間０から徐々に上昇する。図６において説明したように、時間ｔ１１において、ＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＬｏｗレベルの信号を出力する。第４リセット信号ｐｏｒ４ｚは、第２ＡＮＤゲート回路３３０に供給される。これにより、第２ＡＮＤゲート回路３３０は、Ｌｏｗレベルの第５リセット信号ｐｏｒ５ｚを出力する。第５リセット信号ｐｏｒ５ｚとしてＬｏｗレベルの信号が出力されることにより、ＰＯＲ回路３００は、初期化信号を活性化する状態となる。
【００７９】
次に、時間ｔ１４において、図６において説明したように、ＯＲゲート回路１５０は、第４リセット信号ｐｏｒ４ｚとしてＨｉｇｈレベルの信号を出力する。ＯＲゲート回路１５０が出力した第４リセット信号ｐｏｒ４ｚは、第２ＡＮＤゲート回路３３０に入力される。しかし、この時点では、内部電圧ＶＤＤは電圧Ｖ８に到達していない。したがって、トリガ信号ｖｄｄ_ｏｋはＬｏｗレベルである。そのため、この時点では、第５リセット信号ｐｏｒ５ｚとしてＬｏｗレベルの信号が出力されて、ＰＯＲ回路３００は、初期化信号を活性化する状態のままである。
【００８０】
次に、時間ｔ１７において、内部電圧ＶＤＤは、電圧Ｖ８に達する。内部電圧ＶＤＤが電圧Ｖ８に達すると、トリガ信号ｖｄｄ＿ｏｋはＬｏｗレベルからＨｉｇｈレベルに変化する。その理由は、電圧Ｖ８は第２基準電圧Ｖｒ２よりも大きい値であるからである。また、電圧Ｖ８はレギュレータ３１０が出力する目標値なので、電圧Ｖ８に到達した後は、その値は維持される。
【００８１】
時間ｔ１７において、第２ＡＮＤゲート回路３３０の入力信号である第４リセット信号ｐｏｒ４ｚとトリガ信号ｖｄｄ_ｏｋとはいずれもＨｉｇｈレベルとなる。そこで、第２ＡＮＤゲート回路３３０は、第５リセット信号ｐｏｒ５ｚをＬｏｗレベルからＨｉｇｈレベルに変化させる。これにより、初期化信号は非活性化され、内部回路であるＣＰＵは動作を開始する。
【００８２】
このように、ＰＯＲ回路３００は、トリガ信号ｖｄｄ＿ｏｋより第４リセット信号ｐｏｒ４ｚが先にＨｉｇｈレベルになった場合には、トリガ信号ｖｄｄ＿ｏｋに従い初期化信号を非活性化させる。
【００８３】
以上に説明したように、実施の形態３は、内部電圧の立ち上がりに対応するとともに、システムの立ち上がり応答性能を向上させた半導体装置を提供することができる。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８５】
１、３  半導体装置
１００、２００、３００  ＰＯＲ回路
１１０、１２０  リセット回路
１１１、１１２  トランジスタ
１１３  抵抗器
１１４  コンデンサ
１２１、１２２  抵抗器
１２３  ＢＧＲ
１２４  比較器
１３０  遅延回路
１４０  第１ＡＮＤゲート回路
１５０  ＯＲゲート回路
２３０  遅延回路
２３１  レーザヒューズ回路
３１０  レギュレータ
３２０  比較回路
３３０  第２ＡＮＤゲート回路
９００  内部回路
【図１】
2019114908.tif 000004
【図２】
2019114908.tif 000005
【図３】
2019114908.tif 000006
【図４】
2019114908.tif 000007
【図５】
2019114908.tif 000008
【図６】
2019114908.tif 000009
【図７】
2019114908.tif 000010
【図８】
2019114908.tif 000011
【図９】
2019114908.tif 000012
【図１０】
2019114908.tif 000013