(57)【要約】【課題】長周期パターンでも従来より早いサンプリング速度でパターンロックする。【解決手段】動作可能な周波数範囲内で入力されるトリガクロックを任意の周波数で出力するＤＤＳ１２と、ＤＤＳ１２から出力されるトリガクロックの通過帯域を制限するＢＰＦ１３と、ＢＰＦ１３で通過帯域が制限されたトリガクロックを分周する可変分周器１５とを含み、サンプラ４が動作する周波数のストローブ信号を生成するトリガ生成回路２であり、１回のストローブ信号によって生じるデータのパターン周期に対する位相ずれ量を算出し、算出した位相ずれ量が無くなるようにＤＤＳ１２の位相アキュムレータのカウント値を更新して位相を調整する制御部７を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
動作可能な周波数範囲内で入力されるトリガクロックを任意の周波数で出力するダイレクト・デジタル・シンセサイザ（１２）と、
前記ダイレクト・デジタル・シンセサイザから出力されるトリガクロックの通過帯域を制限するバンドパスフィルタ（１３）と、
前記バンドパスフィルタで通過帯域が制限されたトリガクロックを分周する可変分周器（１５）とを含み、サンプラ（４）が動作する周波数のストローブ信号を生成するトリガ生成回路（２）において、
１回のストローブ信号によって生じるデータのパターン周期に対する位相ずれ量を算出し、算出した位相ずれ量が無くなるように前記ダイレクトデジタルシンセサイザの位相アキュムレータのカウント値を更新して位相を調整する制御部（７）を備えたことを特徴とするトリガ生成回路。
【請求項２】
前記制御部（７）は、前記位相ずれ量を複数回に分割して位相を調整することを特徴とする請求項１記載のトリガ生成回路。
【請求項３】
動作可能な周波数範囲内で入力されるトリガクロックを任意の周波数で出力するダイレクト・デジタル・シンセサイザ（１２）と、
前記ダイレクト・デジタル・シンセサイザから出力されるトリガクロックの通過帯域を制限するバンドパスフィルタ（１３）と、
前記バンドパスフィルタで通過帯域が制限されたトリガクロックを分周する可変分周器（１５）とを含むトリガ生成回路（２）を用いてサンプラ（４）が動作する周波数のストローブ信号を生成するトリガ生成方法において、
１回のストローブ信号によって生じるデータのパターン周期に対する位相ずれ量を算出する位相ずれ量算出ステップと、
前記位相ずれ量算出ステップにて算出した位相ずれ量が無くなるように前記ダイレクトデジタルシンセサイザの位相アキュムレータのカウント値を更新して位相を調整する位相調整ステップとを含むことを特徴とするトリガ生成方法。
【請求項４】
前記位相ずれ量算出ステップにて算出した位相ずれ量を複数回に分割して位相を調整するステップを含むことを特徴とする請求項３記載のトリガ生成方法。
【請求項５】
請求項１または請求項２のトリガ生成回路（２）にて生成される前記ストローブ信号に基づくサンプリングタイミングでサンプラ（４）によりデータをサンプリングすることを特徴とするサンプリングオシロスコープ。
【請求項６】
請求項３または請求項４のトリガ生成方法にて生成される前記ストローブ信号に基づくサンプリングタイミングでサンプラ（４）によりデータをサンプリングするステップを含むことを特徴とするサンプリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをサンプリングするサンプラが動作するストローブ信号を生成するトリガ生成回路及びトリガ生成方法と、サンプラによるサンプリングデータに基づく波形を表示するサンプリングオシロスコープ及びサンプリング方法に関する。
【背景技術】
【０００２】
例えば下記特許文献１には、ダイレクト・デジタル・シンセサイザ（ＤＤＳ：Direct Digital Synthesizer）とプログラマブルカウンタを用いて生成されるストローブ信号によりサンプラにてパターン信号をサンプリングする技術が開示されている。
【０００３】
ところで、近年では、携帯端末やクラウドコンピューティングの普及により、データ通信量は増加の一途をたどり伝送速度も高速化が著しくなっている。また、高速データ伝送に関する国際規格は、電気インターフェース、光インターフェースとともに従来のＮＲＺ伝送からＰＡＭ４伝送へと変化している。
【０００４】
そして、この種のＰＡＭ４伝送に関して、ＩＥＥＥ８０２．３ｂｓでは、例えばパターン長：６５５３５ビットのＳＳＰＲＱの解析が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７２８４１４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した特許文献１に開示される技術を含め、従来のサンプリングオシロスコープでは、パターン信号が上述したＳＳＰＲＱのような長周期パターンになると、早いサンプリング速度でパターンロックすることができず、解析にも時間を要するという問題があった。
【０００７】
さらに説明すると、従来のサンプリングオシロスコープでは、データを時系列波形としてサンプリングする場合、トリガクロックの周波数をデータのパターン長に同期させ（パターンロック）、さらにダイレクト・デジタル・シンセサイザの位相シフト機能を用いた位相変調によって処理を実現している。ここで、パターン長が長いパターン信号をパターンロックするためには、分周比の設定が大きくなり、結果的にサンプリングレートが大きく低下してしまう問題がある。
【０００８】
具体的には、例えばパターン長が３２７６７ビットのＰＲＢＳ１５の場合、トリガクロックの周波数をパターン長に同期させるためにはダイレクト・デジタル・シンセサイザの出力を３２７６７で分周する必要がある。その際、ダイレクト・デジタル・シンセサイザの出力周波数が１．１ＧＨｚ程度の周波数であるため、３２７６７分周すると３２ｋＨｚとなり、サンプリングレートが最高３２ｋＨｚとなる。但し、実際にはダイレクト・デジタル・シンセサイザで綺麗な正数にならないため、さらに３２分周されて１ｋＨｚ程度まで落ちる可能性があった。
【０００９】
そこで、本発明は上記問題点に鑑みてなされたものであって、長周期パターンでも従来より早いサンプリング速度でパターンロックすることができるトリガ生成回路及びトリガ生成方法とサンプリングオシロスコープ及びサンプリング方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の請求項１に記載されたトリガ生成回路は、動作可能な周波数範囲内で入力されるトリガクロックを任意の周波数で出力するダイレクト・デジタル・シンセサイザ１２と、
前記ダイレクト・デジタル・シンセサイザから出力されるトリガクロックの通過帯域を制限するバンドパスフィルタ１３と、
前記バンドパスフィルタで通過帯域が制限されたトリガクロックを分周する可変分周器１５とを含み、サンプラ４が動作する周波数のストローブ信号を生成するトリガ生成回路２において、
１回のストローブ信号によって生じるデータのパターン周期に対する位相ずれ量を算出し、算出した位相ずれ量が無くなるように前記ダイレクトデジタルシンセサイザの位相アキュムレータのカウント値を更新して位相を調整する制御部７を備えたことを特徴とする。
【００１１】
請求項２に記載されたトリガ生成回路は、請求項１のトリガ生成回路において、
前記制御部７は、前記位相ずれ量を複数回に分割して位相を調整することを特徴とする。
【００１２】
請求項３に記載されたトリガ生成方法は、動作可能な周波数範囲内で入力されるトリガクロックを任意の周波数で出力するダイレクト・デジタル・シンセサイザ１２と、
前記ダイレクト・デジタル・シンセサイザから出力されるトリガクロックの通過帯域を制限するバンドパスフィルタ１３と、
前記バンドパスフィルタで通過帯域が制限されたトリガクロックを分周する可変分周器１５とを含むトリガ生成回路２を用いてサンプラ４が動作する周波数のストローブ信号を生成するトリガ生成方法において、
１回のストローブ信号によって生じるデータのパターン周期に対する位相ずれ量を算出する位相ずれ量算出ステップと、
前記位相ずれ量算出ステップにて算出した位相ずれ量が無くなるように前記ダイレクトデジタルシンセサイザの位相アキュムレータのカウント値を更新して位相を調整する位相調整ステップとを含むことを特徴とする。
【００１３】
請求項４に記載されたトリガ生成方法は、請求項３のトリガ生成方法において、
前記位相ずれ量算出ステップにて算出した位相ずれ量を複数回に分割して位相を調整するステップを含むことを特徴とする。
【００１４】
請求項５に記載されたサンプリングオシロスコープは、請求項１または請求項２のトリガ生成回路２にて生成される前記ストローブ信号に基づくサンプリングタイミングでサンプラ４によりデータをサンプリングすることを特徴とする。
【００１５】
請求項６に記載されたサンプリング方法は、請求項３または請求項４のトリガ生成方法にて生成される前記ストローブ信号に基づくサンプリングタイミングでサンプラ４によりデータをサンプリングするステップを含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、長周期パターンでも従来より早いサンプリング速度でパターンロックすることができ、パターンロックを用いた解析が高速に実現可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るトリガ生成回路を含むサンプリングオシロスコープの概略構成を示すブロック図である。
【図２】２５ＧＨｚ帯のパターン信号のパターン長に応じて採用されるｍ値、総ビットシフト量、周期でのずれ量、推定サンプルレートの一例を示す図である。
【図３】ＤＤＳの位相アキュムレータのカウント値をずらしたときに位相が飛ぶ様子を示す出力クロックの波形図である。
【図４】１０ビットの位相変調を１回で実施した場合（点線）と位相変調を実施しない場合（実線）のそれぞれの出力クロックの波形図である。
【図５】１０ビットの位相変調を４回に分割して実施した場合（点線）と位相変調を実施しない場合（実線）のそれぞれの出力クロックの波形図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。
【００１９】
［本発明の概要］
図１において、データ（パターン信号）に同期したトリガクロックのクロック周波数＝Ｂａｕｄ  Ｒａｔｅを前提条件とする。なお、分周クロックをトリガクロックに使用した場合、その分周比は可変分周器１１ａの重みとして加味される。
【００２０】
ＤＤＳ１２の入力周波数ＤＤＳＩｎｐｕｔは１．２５ＧＨｚ〜２．５ＧＨｚである必要があるため、可変分周器１１ａで分周する必要がある。可変分周器１１ａは２のべき乗となるので、ＤＤＳ１２の入力周波数ＤＤＳＩｎｐｕｔは、ＤＤＳＩｎｐｕｔ＝Ｂａｕｄ  ｒａｔｅ＊１／２n と表現される。
【００２１】
また、ＤＤＳ１２の出力周波数ＤＤＳＯｕｔｐｕｔはＢＰＦ１３を通過可能な周波数である必要がある。ＤＤＳ１２をα／３２分周として計算すると（α＝１８〜２９の正数）、ＤＤＳ１２の出力周波数ＤＤＳＯｕｔｐｕｔは、ＤＤＳＯｕｔｐｕｔ＝ＤＤＳＩｎｐｕｔ＊α／３２＝Ｂａｕｄ  Ｒａｔｅ＊１／２n ＊α／３２と表現される。
【００２２】
なお、αは、ＤＤＳ１２の出力周波数ＤＤＳＯｕｔｐｕｔを確定させるためのパラメータであり、ＤＤＳ１２の出力周波数ＤＤＳＯｕｔｐｕｔがＢＰＦ１３を通過可能な周波数（１．０８ＧＨｚまたは１．７ＧＨｚ）となるように算出される。
【００２３】
そして、最終段の可変分周器１５で分周してサンプルレート（ストローブ周波数）のストローブ信号を生成する。可変分周器１５は任意の分周比を採用できるので、Ｍ分周として考えると、サンプルレート（ストローブ周波数）＝ＤＤＳＯｕｔｐｕｔ＊１／Ｍ＝Ｂａｕｄ  Ｒａｔｅ＊１／２n ＊α／３２＊１／Ｍの式で与えられる。
【００２４】
ここで、Ｍ＝ｍ＊α（ｍは任意の正数）として定義すると、αを約分することが可能となる。
【００２５】
その結果、サンプルレート（ストローブ周波数）＝Ｂａｕｄ  Ｒａｔｅ＊１／２n ＊α／３２＊１／（α＊ｍ）＝Ｂａｕｄ  Ｒａｔｅ＊１／２n ＊１／２5 ＊１／（ｍ）＝Ｂａｕｄ  Ｒａｔｅ／（２(n+5) ＊ｍ）となる。
【００２６】
実際にはｎの値はＢａｕｄ  Ｒａｔｅによって自動的に決定される。２５ＧＨｚ帯の場合はＤＤＳ１２の入力周波数ＤＤＳＩｎｐｕｔの関係で必ずｎ＝４（１／１６分周）となる。よって、サンプルレート（ストローブ周波数）＝Ｂａｕｄ  Ｒａｔｅ／（２(n+5) ＊ｍ）＝Ｂａｕｄ  Ｒａｔｅ／２9 ＊ｍ）と表現できる。
【００２７】
また、サンプル１つ１つのサンプル時間はサンプルレートの逆数で表現できるため、サンプル間時間＝１／サンプルレート＝２9 ＊ｍ／Ｂａｕｄ  Ｒａｔｅ＝２9 ＊ｍ［ＵＩ］となる。従って、１回のサンプリングのタイミングで２9 ＊ｍ［ＵＩ］位相がずれることになる。
【００２８】
以上の式より、Ｂａｕｄ  Ｒａｔｅが２５ＧＨｚ帯の場合は実質位相シフト量は最終段の可変分周器１５の分周比（１／ｍ＊α）設定によって決定されることになる。
【００２９】
ここで、図２に示すように、パターン長に応じて採用するｍの値を決定することを考える。可変分周器１５にてｍ＊α分周した後の動作周波数がサンプラ４の動作周波数を超えないようにｍの値が決定される。本発明では、速度を速めることを目的としているので、サンプラ４の動作周波数を超えない最小の値をｍとして決定する。
【００３０】
そして、Ｂａｕｄ  Ｒａｔｅ：２６．５６２５ＧＨｚ、推定サンプルレート：１５０ｋＨｚを想定した場合、図２に示すように、ＰＲＢＳ７はパターン長が短いので丁度０ビットシフト（パターンロック状態）でも１３６ｋＨｚといった高速サンプリングが可能だが、他のパターンの場合は高速設定にするとビットがずれていくことが分かる。例えばＰＲＢＳ１５では６ビットのずれが生じ、ＰＲＢＳ１６やＳＳＰＲＱでは３ビットのずれが生じる。但し、大きいビット量ずれではないため、後述する自動位相調整により、実質的に上記速度でパターンロックすることが可能となる。
【００３１】
その結果、図２に示すように、Ｂａｕｄ  Ｒａｔｅが２５ＧＨｚ帯において推定サンプルレート：１５０ｋＨｚを想定した場合には、パターン長（１２７ビット、５１１ビット、８１９１ビット、３２７６７ビット、６５５３５ビット）によらずに高速サンプリングが可能となる。
【００３２】
なお、パターンロックの状態とは、パターン周期中の特定の位相においてサンプルする状態を表している。理想的なパターンロックの状態とは、１サンプル取得の時間、すなわち、サンプルレートの周期でパターンがちょうど入力パターンのＮ周期に相当する状態である。
【００３３】
［サンプリングオシロスコープの構成］
次に、上述した高速サンプリングを実現する本実施の形態のサンプリングオシロスコープの構成について図１を参照しながら説明する。
【００３４】
図１に示すように、本実施の形態のサンプリングオシロスコープ１は、広帯域・低雑音の特徴を有し、観測対象となる信号の波形表示を行うもので、トリガ生成回路２、設定部３、サンプラ４、Ａ／Ｄ変換器５、表示部６、制御部７を備えて概略構成される。
【００３５】
トリガ生成回路２は、サンプラ４が動作するサンプリングタイミングとして用いられるストローブ信号を生成する回路であり、周波数変換部１１、ダイレクト・デジタル・シンセサイザ（以下、ＤＤＳと略称する）１２、バンドパスフィルタ（以下、ＢＰＦと略称する）１３、増幅器１４、可変分周器１５を含んで構成される。
【００３６】
周波数変換部１１は、トリガ生成回路２の初段に位置し、可変分周器１１ａと周波数逓倍回路１１ｂを備え、次段に位置するＤＤＳ１２が動作可能な入力周波数範囲（１．２５ＧＨｚ〜２．５ＧＨｚのオクターブ（２倍）の範囲）に外部から供給されるトリガクロック（例えば矩形波や正弦波）の周波数を変換する。
【００３７】
尚、周波数変換部１１は、ＤＤＳ１２の動作周波数範囲がオクターブ（２倍）の範囲であれば、可変分周器１１ａの分周比及び周波数逓倍回路１１ｂの逓倍比が２のべき乗で対応可能となる。また、周波数変換部１１は、ＤＤＳ１２が動作可能な入力周波数範囲のトリガクロックが外部から入力される場合には省略することができる。この場合、外部からトリガクロックがＤＤＳ１２に直接入力される。
【００３８】
ＤＤＳ１２は、周波数変換部１１の次段に接続され、リファレンスクロック発生器、位相アキュムレータ、波形データを記憶するＲＯＭ、ＤＡＣ（デジタル−アナログ変換回路）を備えて構成される。
【００３９】
ＤＤＳ１２は、周波数変換部１１にて動作周波数範囲に入力周波数が調整され、周波数変換部１１にて周波数変換されたトリガクロックから、任意の波形や周波数（出力周波数）をデジタル的に生成する。
【００４０】
ＢＰＦ１３は、ＤＤＳ１２の次段に接続され、スプリアスを除去するため、ＤＤＳ１２から出力されるトリガクロックの通過帯域を制限する。
【００４１】
増幅器１４は、ローノイズアンプで構成され、ＢＰＦ１３にて帯域制限されたトリガクロックの振幅を増幅する。
【００４２】
可変分周器１５は、増幅器１４の次段に接続され、分周比が可変設定可能（例えば２〜１／２31）であり、サンプラ４のサンプリングタイミングを生成するためにトリガ回路２の最終段に設けられる。可変分周器１５は、ＢＰＦ１３を通過して増幅器１４にて増幅されたトリガクロックの周波数を、サンプラ４が動作可能な周波数範囲に調整する。
【００４３】
ここで、サンプラ４が駆動可能なサンプリングタイミングの周期（ストローブ周期）は一般的にｋＨｚオーダとなり、ＤＤＳ１２とＢＰＦ１３の出力周波数にてサンプラ４を直接駆動することは現実的ではない。そのため、最終段の可変分周器１５は、ＢＰＦ１３を通過したトリガクロックをサンプラ４が駆動可能な周波数まで周波数を分周し、サンプラ４のサンプリングタイミングとなるストローブ信号を出力する。
【００４４】
設定部３は、データ（パターン信号）をサンプリングするために必要な各種情報を設定するものであり、例えばデータのパターン長、シンボルレート（ビットレート）、トリガクロックのクロック周波数などが設定される。
【００４５】
サンプラ４は、トリガ回路２にて生成されるストローブ信号をサンプリングタイミングとして例えば数百ｋＨｚでスイッチング動作（閉状態：例えば１０〜１００ｐｓｅｃ）し、外部から入力されるデータ（パターン信号）をサンプリングする。
【００４６】
尚、外部から入力されるデータは、例えば被測定物Ｗにテスト信号として入力される繰り返しパターンによる周期性を持つ既知のパターン信号である。この既知のパターン信号には、例えばＰＲＢＳ（Pseudo-random bit sequence：擬似ランダム・ビット・シーケンス）パターン、固定パターン、任意パターンによるプログラマブルパターン等がある。
【００４７】
Ａ／Ｄ変換器５は、サンプラ４にてサンプリングされたアナログ出力によるデータをディジタルのデータに変換する。
【００４８】
表示部６は、例えば本体に設けられる液晶表示器などで構成され、制御部７の制御により、データ（パターン信号）の波形や統計処理された測定結果などを表示する。
【００４９】
制御部７は、高い周波数で繰り返す波形を観測するため、設定部３にて設定される各種情報が入力され、トリガ生成回路２、サンプラ４、Ａ／Ｄ変換器５、表示部６を統括制御する。
【００５０】
具体的には、周波数変換部１１、ＤＤＳ１２、可変分周器１５の各部の分周比設定、可変分周器１１ａと周波数逓倍回路１１ｂの切替制御、Ａ／Ｄ変換部５にて変換されたデータの統計解析処理、表示部６への観測波形の表示制御などを行う。
【００５１】
また、制御部７は、推定サンプルレート、ＤＤＳ出力周波数を確定させるためのパラメータα、最終段の可変分周器１５の分周比を確定させるためのパラメータｍ、総ビットシフト量、周期でのずれ量を算出する。
【００５２】
さらに説明すると、推定サンプルレートは、データ（パターン信号）のシンボルレート（ビットレート）とトリガクロックのクロック周波数から算出する。パラメータαは、ＤＤＳ１２の出力周波数がＢＰＦ１３の通過帯域内となるように、１８〜２９の正数から算出する。パラメータｍは、最終段の可変分周器１５にてｍ＊α分周した後の動作周波数がサンプラ４の動作周波数を超えないように、サンプラ４の動作周波数を超えない最小の値として算出する。総ビットシフト量は、２9 ＊ｍの式から算出する。周期でのずれ量は、総ビットシフト量をパターン長で除算したときの余りから算出する。なお、余りがパターン長の半分を超える場合には、ｍ−パターン長を周期でのずれ量としてもよい。例えば図２のパターン長５１１ビットのＰＲＢＳ９のように、総ビットシフト量が２２９３７６ビット、ｍが４４８の場合には、余りが４４８となるので、４４８−５１１＝−６３を周期でのずれ量としてもよい。
【００５３】
さらに、制御部７は、ＤＤＳ１２の位相アキュムレータの値をサンプル毎に自動更新するため、位相ずれ量算出手段７ａと位相調整手段７ｂを備える。
【００５４】
位相ずれ量算出手段７ａは、１回のストローブ信号によって生じるデータ（パターン信号）のパターン周期（パターン長）に対するずれ量を位相ずれ量として算出する。
【００５５】
位相調整手段７ｂは、位相ずれ量算出手段７ａにて算出した位相ずれ量が無くなるように、ＤＤＳ１２の位相アキュムレータのカウント値を推定サンプルレートに対応する時間内でサンプル毎に自動更新し、位相を位相ずれ量だけ逆方向にずらして調整を行なう（自動位相調整）。
【００５６】
［具体例］
次に、具体例について説明する。ここでは、ビットレートが４００ＧｂＥの基本レートである２６．５６２５Ｇｂｉｔ／ｓ、観測パターンとしてＳＳＰＲＱ、推定サンプルレート：１５０ｋＨｚを想定する。
【００５７】
ＤＤＳ１２の入力レートは、２６．５６２５Ｇ／１６＝１．６６０１５６ＧＨｚとなる。ＤＤＳ１２の出力周波数は、ＤＤＳ１２のＦＴＷ設定によってα／３２＝２１／３２分周として１．６６０１５６ＧＨｚ＊２１／３２＝１．０８９４７８ＧＨｚとなる。そして、最終分周として可変分周器１５でｍ＊α＝８０６４分周して１．０８９５７８Ｇｈｚ＊１／８０６４＝１３５．１０３９ｋＨｚとなる。これにより、総分周比は、（１／１６）＊（２１／３２）＊（１／８０６４）＝１／１９６６０８となる。なお、８０６４＝２１＊３８４なので２１で約分が可能である。
【００５８】
以上の計算より、１サンプルの取得時間で１９６６０８ビットがずれる。一周期は６５５３５ビットなので、これは３周期＋３ビットとなり、このままでは３ビットずつビットがシフトしてしまう。
【００５９】
そこで、本実施の形態では、設定部３にてデータ（パターン信号）のパターン長、シンボルレート（ビットレート）、トリガクロックのクロック周波数が設定されると、制御部７が推定サンプルレート、パラメータα、パラメータｍ、総ビットシフト量の算出とともに、１回のストローブ信号によって生じるデータのパターン周期（パターン長）に対するずれ量を位相ずれ量として算出し、位相ずれ量である３ビットを１サンプル毎に逆方向に位相をずらして自動位相調整を行なう。
【００６０】
すなわち、本実施の形態の自動位相調整では、制御部７の位相ずれ量算出手段７ａが、１回のストローブ信号によって生じるデータのパターン周期（パターン長）に対するずれ量である３ビットを位相ずれ量として算出する（位相ずれ量算出ステップ）。そして、制御部７の位相調整手段７ｂは、位相ずれ量算出手段７ａにて算出した位相ずれ量である３ビットが無くなるように、ＤＤＳ１２の位相アキュムレータのカウント値を推定サンプルレート（１５０ｋＨｚ）に対応する時間（６μｓ）内でサンプル毎に自動更新し（位相調整ステップ）、位相を位相ずれ量である３ビットだけ逆方向にずらして位相調整を行なう。
【００６１】
例えば図２のパターン長：６５５３５ビットのパターン信号：ＳＳＰＲＱを観測データとした場合、本実施の形態の自動位相調整を行なわない場合は、総ビットシフト量：１９６６０８ビットがパターン長：６５５３５ビットを約数に持たないため、ｍ＝６５５３５となり、Ｂａｕｄ  Ｒａｔｅ／（２9 ＊ｍ）の式から推定サンプルレート：７９１．６３６２８Ｈｚのサンプリング速度でパターンロックする。これに対し、本実施の形態の自動位相調整を行なった場合には、推定サンプルレート：１３５．１０３９ｋＨｚのサンプリング速度でパターンロックし、自動位相調整を行なわない場合よりも高速にパターンロックすることができる。
【００６２】
そして、図２に示すように、Ｂａｕｄ  Ｒａｔｅが２５ＧＨｚ帯において推定サンプルレート：１５０ｋＨｚを想定した場合には、パターン長（１２７ビット、５１１ビット、８１９１ビット、３２７６７ビット、６５５３５ビット）によらずに高速サンプリングが可能となる結果が得られた。
【００６３】
なお、具体例では、ビットレートが４００ＧｂＥの基本レートである２６．５６２５Ｇｂｉｔ／ｓ、観測パターンとしてＳＳＰＲＱ、推定サンプルレート：１５０ｋＨｚを想定しているが、これに限定されるものではない。
【００６４】
［変形例］
次に、変形例について説明する。本実施の形態では、図１に示すように、ＤＤＳ１２を主に制御してトリガ周波数を生成している。なお、アイダイアグラムを表示するためのランダムサンプリングの場合は、ＦＴＷ制御により周波数を制御することでサンプリングクロックを生成しているが、シーケンシャルサンプリングの場合、実位相制御はＤＤＳ１２の位相制御によって対応している。
【００６５】
位相制御はＤＤＳ１２内部の位相アキュムレータのカウント値をＦＴＷ＋βだけずらしている。そのため、出力クロックでは図３に示すような位相変調として観測される。理想的には、図３の位相変化点に示すように、位相が飛ぶため、正弦波の形状は不連続となる。
【００６６】
一方、実際の回路では、図１に示すように、ＤＤＳ１２の出力段に不要波除去のためのＢＰＦ１３があり、このＢＰＦ１３によって不連続点では振幅が低くなる。ＢＰＦ１３の出力段に設けられる増幅器１４で増幅するものの、最終的には振幅が低くなったクロックを含めて可変分周器１５に入力されてしまう。このため、所定レベル以上に位相変調によって振幅が減衰した場合、可変分周器１５を正常に駆動することができず、可変分周器１５の出力の位相が異常となる。
【００６７】
この直接的な原因は、位相変調量が大きくなり、位相変調タイミングにおいて高い周波数成分となり、ＢＰＦ１３はその成分を通過できない結果としてＢＰＦ１３の出力のレベルが低下することに起因すると考えられる。振幅の減衰量は、位相変調量に依存するため（位相変化量が小さければ振幅減衰も小さい）、位相変調量が小さければ実質的に問題ない。
【００６８】
ところで、ＤＤＳ１２の出力クロック周波数は１ＧＨｚ以上である。一方で最終的なストローブ周波数は１５０ｋＨｚ程度であり、両者は大きく異なる。例えば、本実施の形態におけるＤＤＳ１２の位相アキュムレータをＦＰＧＡ内部に実装し、トリガクロックを１／３したものをシステムクロックとすると、ＤＤＳ１２に入力されるトリガクロックは最低１．２５ＧＨｚであるため、システムクロックは最低で４１６ＭＨｚとなり、ストローブ周波数より十分早い。
【００６９】
したがって、位相変調を考えた場合、各ストローブで位相変調が実施されれば良いため、位相変調に要していい時間は１５０ｋＨｚ（≒６μｓ）となる。そこで、変形例として、一度に変化させてもよい位相変調量を小さくして複数回の自動位相調整を実施する処理を行なうことで上述した課題を改善することができる。
【００７０】
ここで、図４は１０ビットの位相変調を１回で実施した場合（点線）と位相変調を実施しない場合（実線）のそれぞれの出力クロックの波形図、図５は１０ビットの位相変調を４回に分割して実施した場合（点線）と位相変調を実施しない場合（実線）のそれぞれの出力クロックの波形図である。
【００７１】
図４と図５の点線で囲まれる部分を比較すると、１０ビットの位相変調を４回に分割して実施した場合には、１０ビットの位相変調を１回で実施した場合よりも減衰量を抑えることができていることが判る。この結果、位相変調を複数回に分割して実施することにより、可変分周器１５を誤動作せずに駆動することが可能となる。
【００７２】
このように、本実施の形態によれば、長周期パターンのデータ（パターン信号）でも従来より早いサンプリング速度でパターンロックすることができ、パターンロックを用いたデータ解析が高速に実現可能となる。具体的な数値を示すと、例えばＩＥＥＥ８０２．３ｂｓでＰＡＭ４測定で求められるパターン長：６５５３５ビットのパターン信号ＳＳＰＲＱの場合、Ｂａｕｄ  Ｒａｔｅ／（２9 ＊ｍ）の式からサンプリング速度を算出すると、従来では８００Ｈｚ程度のサンプリング速度しか実現できなかったのに対し、１５０ｋＨｚ前後のサンプリング速度が達成できるようになり、パターンロックを用いたデータ解析を従来よりも高速に行なうことができる。
【００７３】
以上、本発明に係るトリガ生成回路及びトリガ生成方法とサンプリングオシロスコープ及びサンプリング方法の最良の形態について説明したが、この形態による記述及び図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれることは勿論である。
【符号の説明】
【００７４】
１  サンプリングオシロスコープ
２  トリガ生成回路
３  設定部
４  サンプラ
５  Ａ／Ｄ変換器
６  表示部
７  制御部
７ａ  位相ずれ量算出手段
７ｂ  位相調整手段
１１  周波数変換部
１１ａ  可変分周器
１１ｂ  周波数逓倍回路
１２  ＤＤＳ
１３  ＢＰＦ
１４  増幅器
１５  可変分周器
【図１】
2019128246.tif 000003
【図２】
2019128246.tif 000004
【図３】
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【図４】
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【図５】
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