(57)【要約】【課題】アドレスアクセス時間の速い半導体記憶装置を提供することにある。【解決手段】半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに結合されたワード線と、を有する。前記ワード線は、第１方向に沿って配置される。前記複数のメモリセルのおのおのは、前記第１方向と交差する第２方向に沿って配置されたゲート電極を含む。【選択図】図１
2019114764.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに接続されたワード線と、を有し、
前記ワード線は、第１方向に沿って配置され、
前記複数のメモリセルのおのおのは、前記第１方向と交差する第２方向に沿って配置されたゲート電極を含む、半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記複数のメモリセルに接続された複数のビット線を含み。
前記複数のビット線は、前記第２方向に沿って配置される、半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置において、
前記ゲート電極は、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、第４ゲート電極と、を含み、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極は、互いに離間して設けられとともに、曲がりの無い直線状の形状とされ、
前記第１ゲート電極と前記第３ゲート電極とは、前記第１方向に、並走する様に配置され、
前記第１ゲート電極と前記第４ゲート電極とは、前記第２方向に、一直線状に配置され、
前記第３ゲート電極と前記第２ゲート電極とは、前記第２方向に、一直線状に配置される、半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置において、
前記複数のメモリセルのおのおのは、前記第２方向に細長い矩形形状のパターンを有し、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極は、前記細長い矩形形状のパターンの中に配置される、半導体記憶装置。
【請求項５】
請求項４の半導体記憶装置において、
前記複数のメモリセルのおのおのは、６つのＭＯＳトランジスタを含むスタティック型メモリセルである、半導体記憶装置。
【請求項６】
請求項２の半導体記憶装置において、
前記複数のメモリセルのおのおのにおいて、１つのメモリセルに対応するワード線の長さは、１つのメモリセルに対応するビット線の長さより短い、半導体記憶装置。
【請求項７】
複数のメモリセルと、
前記複数のメモリセルに接続されたワード線と、
前記複数のメモリセルに接続された複数のビット線と、を含み。
前記ワード線は、第１方向に沿って延伸する様に配置され、
前記複数のビット線は、前記第１方向と交差する第２方向に沿って延伸する様に配置され、
前記複数のメモリセルのおのおのは、前記第２方向に沿って配置された複数のゲート電極を含み、
前記複数のメモリセルのおのおのは、６つのＭＯＳトランジスタを含み、
前記６つのＭＯＳトランジスタの内の２つは、前記第１方向に、上下に配置される、半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置において、
前記複数のメモリセルは、前記第１方向に沿って配置され、
前記第１方向に沿って配置された前記複数のメモリセルにおいて、上下に配置された２つメモリセルは、前記複数のビット線の１つを共用する、半導体記憶装置。
【請求項９】
請求項７の半導体記憶装置において、
前記ゲート電極は、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、第４ゲート電極と、を含み、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極は、互いに離間して設けられとともに、曲がりの無い直線状の形状とされ、
前記第１ゲート電極と前記第３ゲート電極とは、前記第１方向において、上下に並走する様に配置され、
前記第１ゲート電極と前記第４ゲート電極とは、前記第２方向に、一直線状に配置され、
前記第３ゲート電極と前記第２ゲート電極とは、前記第２方向に、一直線状に配置される、半導体記憶装置。
【請求項１０】
請求項９の半導体記憶装置において、
前記６つのＭＯＳトランジスタは、第１および第２のＰチャネルＭＯＳトランジスタ、および、第１、第２、第３および第４のＮチャネルＭＯＳトランジスタを含み、
前記第１ゲート電極は、前記第１のＮチャネルＭＯＳトランジスタのゲートとされ、
前記第２ゲート電極は、前記第２のＮチャネルＭＯＳトランジスタのゲートとされ、
前記第３ゲート電極は、前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第３のＮチャネルＭＯＳトランジスタのゲートとされ、
前記第４ゲート電極は、前記第２のＰチャネルＭＯＳトランジスタのゲートと前記第４のＮチャネルＭＯＳトランジスタのゲートとされる、半導体記憶装置。
【請求項１１】
請求項１０の半導体記憶装置において、
前記第１のＮチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのソースまたはドレインは、前記第１方向に沿うように設けられた第１Ｐ型ウェル領域内に形成されたＮ型不純物領域により構成され、
前記第２のＮチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのソースまたはドレインは、前記第１方向に沿うように設けられた第２Ｐ型ウェル領域内に形成されたＮ型不純物領域により構成され、
前記第１および第２のＰチャネルＭＯＳトランジスタのソースまたはドレインは、前記第１方向に沿うように設けられ、前記第１および第２Ｐ型ウェル領域に挟まれるように設けられたＮ型ウェル領域内に形成されたＰ型不純物領域により構成される、半導体記憶装置。
【請求項１２】
請求項７の半導体記憶装置において、
前記半導体記憶装置は、第１、第２、第３および第４層金属配線を用いて形成され、
前記ワード線は、前記第３層金属配線および前記第４層金属配線の一方によって形成され、
前記複数のビット線は、前記第３層金属配線および前記第４層金属配線の他方によって形成される、半導体記憶装置。
【請求項１３】
請求項７の半導体記憶装置において、
前記半導体記憶装置は、第１、第２および第３層金属配線を用いて形成され、
前記ワード線は、前記第２層金属配線および前記第３層金属配線の一方によって形成され、
前記複数のビット線は、前記第２層金属配線および前記第３層金属配線の他方によって形成される、半導体記憶装置。
【請求項１４】
第１方向に沿って設けられた第１ワード線および第２ワード線と、
前記第１方向と交差する第２方向に沿って設けられた第１ビット線、第２ビット線および第３ビット線と、
前記第１ワード線と、前記第１ビット線および前記第２ビット線と、に接続された第１メモリセルと、
前記第２ワード線と、前記第２ビット線および前記第３ビット線と、に接続された第２メモリセルと、を有し、
前記第１メモリセルおよび前記第２メモリセルのおのおのは、前記第２方向に沿って設けられたゲート電極を有する、
半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置において、
前記ゲート電極は、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、第４ゲート電極と、を含み、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極は、互いに離間して設けられとともに、曲がりの無い直線状の形状とされ、
前記第１ゲート電極と前記第３ゲート電極とは、前記第１方向において、上下に並走する様に配置され、
前記第１ゲート電極と前記第４ゲート電極とは、前記第２方向に、一直線状に配置され、
前記第３ゲート電極と前記第２ゲート電極とは、前記第２方向に、一直線状に配置される、半導体記憶装置。
【請求項１６】
請求項１５の半導体記憶装置において、
前記第１メモリセルおよび前記第２メモリセルのおのおのは、第１および第２のＰチャネルＭＯＳトランジスタ、および、第１、第２、第３および第４のＮチャネルＭＯＳトランジスタを含み、
前記第１ゲート電極は、前記第１のＮチャネルＭＯＳトランジスタのゲートとされ、
前記第２ゲート電極は、前記第２のＮチャネルＭＯＳトランジスタのゲートとされ、
前記第３ゲート電極は、前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第３のＮチャネルＭＯＳトランジスタのゲートとされ、
前記第４ゲート電極は、前記第２のＰチャネルＭＯＳトランジスタのゲートと前記第４のＮチャネルＭＯＳトランジスタのゲートとされる、半導体記憶装置。
【請求項１７】
請求項１６の半導体記憶装置において、
前記第１のＮチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのソースまたはドレインは、前記第１方向に沿うように設けられた第１Ｐ型ウェル領域内に形成されたＮ型不純物領域により構成され、
前記第２のＮチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのソースまたはドレインは、前記第１方向に沿うように設けられた第２Ｐ型ウェル領域内に形成されたＮ型不純物領域により構成され、
前記第１および第２のＰチャネルＭＯＳトランジスタのソースまたはドレインは、前記第１方向に沿うように設けられ、前記第１および第２Ｐ型ウェル領域に挟まれるように設けられたＮ型ウェル領域内に形成されたＰ型不純物領域により構成される、半導体記憶装置。
【請求項１８】
請求項１７の半導体記憶装置において、
前記半導体記憶装置は、第１、第２、第３および第４層金属配線を用いて形成され、
前記第１および前記第２ワード線は、前記第３層金属配線および前記第４層金属配線の一方によって形成され、
前記第１乃至第３ビット線は、前記第３層金属配線および前記第４層金属配線の他方によって形成される、半導体記憶装置。
【請求項１９】
請求項１７の半導体記憶装置において、
前記半導体記憶装置は、第１、第２および第３層金属配線を用いて形成され、
前記第１および前記第２ワード線は、前記第２層金属配線および前記第３層金属配線の一方によって形成され、
前記第１乃至第３ビット線は、前記第２層金属配線および前記第３層金属配線の他方によって形成される、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体記憶装置に関し、特に、スタティック型のメモリセルを備える半導体記憶装置及びそれを備える半導体装置に適用可能である。
【背景技術】
【０００２】
半導体装置は、スタティック型半導体記憶装置（ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の様な揮発性の半導体記憶装置を備えるものがある。微細化された半導体プロセスにより生成されるＳＲＡＭのメモリセルとして、細長いメモリセルのレイアウトが提案されている（米国特許出願公開第２００２／０１１７７２２号参照）。この細長いメモリセルは、ゲート配線が横方向、拡散層が縦方向に配置される横長のレイアウトであり、ワード線はゲート配線と同じ方向に沿って配置され、ビット線は拡散層と同じ方向に沿って配置される。
【０００３】
また、ＳＲＡＭとして、隣接するメモリセル間でビット線を共有する構成の提案がされている（特開平５−２９０５７７号参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００２／０１１７７２２号明細書
【特許文献２】特開平５−２９０５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らは、米国特許出願公開第２００５／０１４６９６号に記載の様な細長いメモリセルのレイアウトを採用したＳＲＡＭに関し、次のような様な場合があることを見出した。
すなわち、細長いメモリセルのレイアウトでは、メモリアレイの矩形形状がワード線の配置方向に沿って非常に長いレイアウトとなる。１つのワード線に接続されるメモリセルが多い場合(多ビット幅)、ワード線の配線長が長くなるで、ワード線に寄生する寄生抵抗や寄生容量が増加する。そのため、ワード線の選択レベルへの立ち上がりが遅延するので、ＳＲＡＭのアドレスアクセス時間が遅くなる場合があった。
本開示の課題は、アドレスアクセス時間の速い半導体記憶装置を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに結合されたワード線と、を有する。前記ワード線は、第１方向に沿って配置される。前記複数のメモリセルのおのおのは、前記第１方向と交差する第２方向に沿って配置されたゲート電極を含む。
【発明の効果】
【０００７】
上記半導体記憶装置によれば、アドレスアクセス時間の速い半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【０００８】
【図１】実施態様に係る半導体記憶装置のメモリアレイを説明する図である。
【図２】図１のメモリセルのレイアウト配置を模式的に示した図である。
【図３】比較例に係る半導体記憶装置のメモリアレイを説明する図である。
【図４】実施例１に係る半導体記憶装置の構成例を説明する図である。
【図５】２つのメモリセルの回路例を示す図である。
【図６】図５に示される２つのメモリセルのレイアウト配置の構成例を説明する図である。
【図７】第１層金属配線の形成されたメモリセルのレイアウト配置を示す図である。
【図８】第２層金属配線の形成されたメモリセルのレイアウト配置を示す図である。
【図９】第３層金属配線の形成されたメモリセルのレイアウト配置を示す図である。
【図１０】第４層金属配線の形成されたメモリセルのレイアウト配置を示す図である。
【図１１】変形例に係るメモリセルのレイアウト配置を示す図である。
【図１２】第２層金属配線の形成されたメモリセルのレイアウト配置を示す図である。
【図１３】第３層金属配線の形成されたメモリセルのレイアウト配置を示す図である。
【図１４】応用例に係る半導体装置の構成を示すブロック図である。
【図１５】実施例２に係る半導体記憶装置の構成例を説明する図である。
【図１６】ＴＣＡＭセルの回路例を示す図である。
【図１７】第１層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。
【図１８】第２層金属配線および第３層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。
【図１９】変形例２に係る半導体記憶装置の構成例を説明する図である。
【図２０】変形例２に係るＴＣＡＭセルの回路例を示す図である。
【図２１】マッチ線制御回路の構成例および動作例を示す図である。
【図２２】第１層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。
【図２３】第２層金属配線および第３層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。
【図２４】実施例３に係る半導体記憶装置の構成例を示す図である。
【図２５】実施例３に係るＢＣＡＭのメモリセルの回路例を示す図である。
【図２６】第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図２７】第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図２８】変形例３に係るＢＣＡＭのメモリセルの回路例を示す図である。
【図２９】第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３０】第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３１】変形例４に係る第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３２】変形例４に係る第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３３Ａ】変形例５に係る第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３３Ｂ】変形例５に係る第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図であって、図３３Ａに示すメモリセルとＸ方向に隣接するメモリセルのレイアウト配置を示す図である。
【図３４】変形例５に係る第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３５】実施例４に係る第１層金属配線の形成されたＴＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３６】実施例５に係る第２層金属配線の形成されたＴＣＡＭのメモリセルのレイアウト配置を示す図である。
【図３７】実施例５に係る２ポート型メモリセルの回路例を示す図である。
【図３８】第１層金属配線の形成された２ポート型メモリセルのレイアウト配置を示す図である。
【図３９】第２層金属配線および第３層金属配線の形成された２ポート型メモリセルのレイアウト配置を示す図である。
【図４０】実施例６に係る第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【図４１】実施例６に係る第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施態様、実施例、比較例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００１０】
＜実施形態＞
図１は、実施態様に係る半導体記憶装置のメモリアレイを説明する図である。図２は、図１のメモリセルのレイアウト配置を模式的に示した図である。なお、図１に示される各メモリセルＭＣには、図面の簡素化および理解を容易とする為、図２に示される４つのゲート電極Ｇ１−Ｇ４の内の１つがゲート電極Ｇとして例示的に描かれている。
【００１１】
半導体記憶装置１のメモリアレイ２は、例示的に、５行５列のメモリセルＭＣを有する。メモリセルＭＣのおのおのは、スタティック型メモリセルであり、図２に示されるように、平面視において、外形が横方向に細長い矩形形状のレイアウトパターンとされている。矩形形状のレイアウトパターンは、縦方向（Ｘ方向または第１方向）の短い辺Ａと、横方向（Ｙ方向または第２方向）の長い辺Ｂと、を有する。Ｘ方向に沿う辺Ａの長さＬｃｘは、Ｘ方向と直交または交差するＹ方向に沿う辺Ｂの長さＬｃｙより、短くされる（Ｌｃｘ＜Ｌｃｙ）。図２に例示的に示されるように、メモリセルＭＣには、Ｙ方向に沿う方向に延伸する様に配置された４つのゲート電極（またはゲート配線）Ｇ１、Ｇ２、Ｇ３、Ｇ４を有する。第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、および第４ゲート電極Ｇ４のおのおのは、互いに離間して設けられとともに、曲がりの無い直線状の形状とされている。第１ゲート電極Ｇ１の横側には、第４ゲート電極Ｇ４が配置される。第１ゲート電極Ｇ１と第３ゲート電極Ｇ３とは、Ｘ方向に、並走する様に配置される。第３ゲート電極Ｇ３の横側には、第２ゲート電極Ｇ２が配置される。第１ゲート電極Ｇ１と第４ゲート電極Ｇ４とは、Ｙ方向に、一直線状に配置され、第３ゲート電極Ｇ３と第２ゲート電極Ｇ２とは、Ｙ方向に、一直線状に配置される。
【００１２】
したがって、細長い矩形形状のメモリセルＭＣにおいて、Ｘ方向には、２つのＭＯＳトランジスタが上下に並んで形成されることになる。一方、細長い矩形形状のメモリセルＭＣにおいて、Ｙ方向には、３つのＭＯＳトレンジスタが並んで形成可能である。このことは、後述される図６において、詳しく説明される。
【００１３】
図１には、１つのワード線ＷＬと、１つのビット線ＢＴとが例示的に描かれている。ワード線ＷＬはＸ方向に沿う方向に延伸する様に配置され、ビット線ＢＴはＹ方向に沿う方向に延伸する様に配置される。図１において、ワード線ＷＬの配置方向は、メモリセルＭＣのゲート電極Ｇの配置方向と交差する方向とされ、ビット線ＢＴの配置方向は、メモリセルＭＣのゲート電極Ｇの配置方向と同じ方向とされている。言い換えるならば、ワード線ＷＬの配置方向は、メモリセルの矩形形状のレイアウトパターンの短辺である辺Ａの方向に沿った方向であり、ビット線ＢＴの配置方向は、メモリセルの矩形形状のレイアウトパターンの長辺である辺Ｂの方向に沿った方向である。また、外形が横方向に細長い矩形形状のメモリセルのレイアウトパターンにおいて、１つのメモリセルＭＣに対応するワード線ＷＬの長さは短辺Ａの長さ（Ｌｃｘ）と同じであり、１つのメモリセルに対応するビット線ＢＴの長さは長辺Ｂの長さ（Ｌｃｙ）と同じなので、１つのメモリセルＭＣあたりのワード線ＷＬの長さ（Ｌｃｘ）は、１つのメモリセルあたりビット線ＢＴの長さ（Ｌｃｘ）より短い（Ｌｃｘ＜Ｌｃｙ）。
【００１４】
図１において、ワード線ＷＬはＸ方向に配置された５つのメモリセルに接続されるように、Ｘ方向に配置されるので、メモリアレイ２上でのワード線ＷＬの長さは５Ｌｃｘである。一方、ビット線ＢＴはＹ方向に配置された５つのメモリセルに接続されるように、Ｙ方向に配置されるので、メモリアレイ２上でのビット線ＢＴの長さは５Ｌｃｙである。すなわち、図２に示される細長い矩形形状のメモリセルを利用するので、ワード線ＷＬの長さ（５Ｌｃｘ（ＷＬ））は、図１においては、ビット線ＢＴの長さ（５Ｌｃｙ（ＢＴ））より短くされている（５Ｌｃｘ（ＷＬ）＜５Ｌｃｙ（ＢＴ））。
【００１５】
図３は、比較例に係る半導体記憶装置のメモリアレイを説明する図であり、図１と同様に、５行５列のメモリセルＭＣが記載される。この場合も、各メモリセルＭＣは、図２に示される細長い矩形形状のメモリセルが用いられるものとする。ワード線ｗｌの配置方向は、メモリセルＭＣのゲート電極Ｇの配置方向と同じ方向とされる。一方、ビット線の配置方向は、メモリセルＭＣのゲート電極Ｇの配置方向と交差する方向とされる。メモリアレイ２上でのワード線ｗｌの長さは５Ｌｃｙ（ｗｌ）であり、メモリアレイ２上でのビット線ｂｔの長さは５Ｌｃｘ（ｂｔ）である。したがって、ワード線ｗｌの長さ（５Ｌｃｙ（ｗｌ））は、図３においては、ビット線ｂｔの長さ（５Ｌｃｘ（ｂｔ））より長くされている（５Ｌｃｙ（ｗｌ）＞５Ｌｃｘ（ｂｔ））。
【００１６】
図１と図３とを比較すると、同じ数のメモリセルが接続される条件であるが、ワード線ＷＬの長さ（５Ｌｃｘ（ＷＬ））は、ワード線ｗｌの長さ（５Ｌｃｙ（ｗｌ））より短い（５Ｌｃｘ（ＷＬ）＜５Ｌｃｙ（ｗｌ））ので、図１に示されるワード線ＷＬの寄生抵抗および寄生容量は、図３に示されるワード線ｗｌの寄生抵抗および寄生容量より、低減される。
【００１７】
図１、図３では、５行５列のメモリセルＭＣの構成例を記載したが、８つのワード線を有し、１つのワード線に６４個または１２８個のメモリセルが接続される様な多ビット構成の半導体記憶装置を考えた場合、図１で示されるワード線ＷＬの配置方法と図３で示されるワード線ｗｌの配置方法とでは、図１で示されるワード線ＷＬの長さは、図３で示されるワード線ｗｌの長さと比較して、極めて短くなることがわかる。
【００１８】
実施態様によれば、外形が細長い矩形形状のレイアウトパターンのメモリセルを行列状に配置した半導体記憶装置において、ワード線ＷＬの配置方向を、メモリセルのゲート電極Ｇ１−Ｇ４の配置方向と、直交または交差する方向としたので、ワード線ＷＬの寄生抵抗および寄生容量が低減できる。このため、ワード線ＷＬの選択レベルへの立ち上がりが速くなる。したがって、半導体記憶装置のデータ読み出しのアドレスアクセス時間を速くすることが可能である。
【００１９】
また、ワード線ＷＬの選択レベルから非選択レベルへの立ち下りも速くなるので、半導体記憶装置連続するデータ読み出しまたはデータ書き込みのアドレスアクセスの間隔が短くできるので、高速な半導体記憶装置を提供できる。
【実施例１】
【００２０】
図４は、実施例１に係る半導体記憶装置の構成例を説明する図である。
【００２１】
スタティック型半導体記憶装置ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である半導体記憶装置１ａは、例えば、単結晶シリコンの様な半導体基板の表面に、公知のＣＭＯＳ半導体製造方法により形成される。半導体記憶装置１ａは、例示的に示されるように、２行４列に配置された８つのメモリセル（ＭＣ００−ＭＣ３１）を含むメモリアレイ２ａを有する。メモリセル（ＭＣ００−ＭＣ３１）のおのおのは、スタティック型メモリセルを含む。のメモリアレイ２ａは、２行４列のメモリセルに限定されるわけではなく、２行４列以上の行列状に配置された複数のメモリセルを含む構成としても良い。メモリセルＭＣのおのおのレイアウトパターンは、後述されるが、図２で説明された様に、Ｙ方向に細長い矩形形状のレイアウトパターンにされ、また、ゲート電極Ｇ１−Ｇ４を有する。
【００２２】
メモリセルＭＣ００、ＭＣ０１は、ビット線対ＢＬ０、ＢＬ１に接続され、メモリセルＭＣ１０、ＭＣ１１は、ビット線対ＢＬ１、ＢＬ２に接続される。また、メモリセルＭＣ２０、ＭＣ２１は、ビット線対ＢＬ２、ＢＬ３に接続され、メモリセルＭＣ３０、ＭＣ３１は、ビット線対ＢＬ３、ＢＬ４に接続される。つまり、ビット線ＢＬ１、ＢＬ２、ＢＬ３は、上下に配置されたメモリセルで共用されている。
【００２３】
一方、メモリセルＭＣ００、ＭＣ２０は、ワード線ＷＬｅ０に接続され、メモリセルＭＣ１０、ＭＣ３０は、ワード線ＷＬｏ０に接続される。また、メモリセルＭＣ０１、ＭＣ２１は、ワード線ＷＬｅ１に接続され、メモリセルＭＣ１１、ＭＣ３１は、ワード線ＷＬｏ１に接続される。
【００２４】
ビット線（ＢＴ０−ＢＴ４）はＹ方向に沿って延伸する様に設けられ、ワード線（ＷＬｅ０、ＷＬｏ０、ＷＬｅ１、ＷＬｏ１）は、Ｙ方向と交差するＸ方向に沿って延伸する様に設けられる。すなわち、図４のワード線（ＷＬｅ０、ＷＬｏ０、ＷＬｅ１、ＷＬｏ１）とビット線（ＢＴ０−ＢＴ４）との配置方向は、図１に示されるワード線ＷＬとビット線ＢＬとの配置方向と同様な思想により、設定されている。
【００２５】
ビット線対ＢＬ０、ＢＬ１は、コモンデータ線対ＣＤ０、ＣＤ１に選択用のＮチャネルＭＯＳトランジスタＹＳ００、ＹＳ０１を介して接続される。ビット線対ＢＬ１、ＢＬ２は、コモンデータ線対ＣＤ０、ＣＤ１に選択用のＮチャネルＭＯＳトランジスタＹＳ１０、ＹＳ１１を介して接続される。ビット線対ＢＬ２、ＢＬ３は、コモンデータ線対ＣＤ０、ＣＤ１に選択用のＮチャネルＭＯＳトランジスタＹＳ２０、ＹＳ２１を介して接続される。ビット線対ＢＬ３、ＢＬ４は、コモンデータ線対ＣＤ０、ＣＤ１に選択用のＮチャネルＭＯＳトランジスタＹＳ３０、ＹＳ３１を介して接続される。
【００２６】
行選択回路（ローデコーダ）ＲＤＣは、第１選択信号の様なローアドレス信号に従って、ワード線ＷＬｅ０、ＷＬｏ０、ＷＬｅ１、ＷＬｏ１の内の１つのワード線を選択レベルにする。
【００２７】
列選択回路（カラムデコーダ）ＣＤＣは、ＮチャネルＭＯＳトランジスタＹＳ１０、ＹＳ１１の共通ゲート、ＮチャネルＭＯＳトランジスタＹＳ２０、ＹＳ２１の共通ゲート、ＮチャネルＭＯＳトランジスタＹＳ３０、ＹＳ３１の共通ゲート、および、ＮチャネルＭＯＳトランジスタＹＳ４０、ＹＳ４１の共通ゲートに結合される。カラムデコーダＣＤＣは、第２選択信号の様なカラムアドレス信号に従って、１対のＮチャネルＭＯＳトランジスタ（（ＹＳ１０、ＹＳ１１）、（ＹＳ２０、ＹＳ２１）、（ＹＳ３０、ＹＳ３１）、または、（ＹＳ３０、ＹＳ４１））を選択状態とすることにより、オン状態の１対のＮチャネルＭＯＳトランジスタを介して、1対のビット線（（ＢＬ０、ＢＬ１）、（ＢＬ１、ＢＬ２）、（ＢＬ２、ＢＬ３）、または、（ＢＬ３、ＢＬ４））をコモンデータ線対ＣＤ０、ＣＤ１に結合する。
【００２８】
入出力回路ＩＯＣは、コモンデータ線対ＣＤ０、ＣＤ１に結合され、メモリセルからのデータの読み出し時に利用されるセンスアンプやラッチ回路を有する読み出し回路と、メモリセルへのデータの書き込み時に利用される書き込み回路と、を有する。読み出し回路は、選択されたワード線（ＷＬｅ０、ＷＬｏ０、ＷＬｅ１、または、ＷＬｏ１）と選択されたビット線対（（ＢＬ０、ＢＬ１）、（ＢＬ１、ＢＬ２）、（ＢＬ２、ＢＬ３）、または、（ＢＬ３、ＢＬ４））とに接続されたメモリセルからのデータをコモンデータ線対ＣＤ０、ＣＤ１を介して入力信号として受け、入力信号を増幅して半導体記憶装置１ａの外部へ出力する。書き込み回路は、半導体記憶装置１ａの外部から入力されたデータを、コモンデータ線対ＣＤ０、ＣＤ１を介して、選択されたワード線（ＷＬｅ０、ＷＬｏ０、ＷＬｅ１、または、ＷＬｏ１）と選択されたビット線対（ＢＬ０、ＢＬ１）、（ＢＬ１、ＢＬ２）、（ＢＬ２、ＢＬ３）、または、（ＢＬ３、ＢＬ４）とに接続されたメモリセルへ書込む。
【００２９】
次に、図４において、点線Ｖで囲まれたメモリセルＭＣ００、ＭＣ１０の回路例およびレイアウトの構成例について説明する。
【００３０】
図５は、２つのメモリセルの回路例を示す図である。メモリセルＭＣ００、ＭＣ１０のおのおのは、６個のＭＯＳトランジスタを含むシングルポート型のメモリセル（６Ｔ  ＳＰ  ＳＲＡＭセル）である。
【００３１】
メモリセルＭＣ００は、第１および第２のＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２および第１乃至第４のＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＤ１、ＮＤ２を含む。第１および第２の負荷トランジスタとされるＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のソース・ドレイン経路は、それぞれ電源電圧ＶＤＤの供給ラインと第１および第２記憶ノードＭＢ１、ＭＴ１との間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ１、ＭＢ１に接続される。第１および第２の駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２のソース・ドレイン経路は、それぞれ第１および第２記憶ノードＭＢ１、ＭＴ１と接地電位ＶＳＳの供給ラインとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ１、ＭＢ１に接続される。第１および第２の転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２のソース・ドレイン経路は、それぞれ第１および第２記憶ノードＭＢ１、ＭＴ１とビット線ＢＬ１、ＢＬ０との間に接続され、それらのゲートはともにワード線ＷＬｅ０に接続される。
【００３２】
ＭＯＳトランジスタＰＭ１、ＮＤ１は、第２記憶ノードＭＴ１の信号の反転信号を第１記憶ノードＭＢ１に与える第１のインバータを構成する。ＭＯＳトランジスタＰＭ２、ＮＤ２は、第１記憶ノードＭＢ１の信号の反転信号を第２記憶ノードＭＴ１に与える第２のインバータを構成する。２つのインバータの入出力は、第１および第２記憶ノードＭＢ１、ＭＴ１の間に逆並列に接続されており、ラッチ回路を構成している。
【００３３】
メモリセルＭＣ１０は、第１および第２のＰチャネルＭＯＳトランジスタＰＭ３、ＰＭ４および第１乃至第４のＮチャネルＭＯＳトランジスタＮＴ３、ＮＴ４、ＮＤ３、ＮＤ４、を含む。第１および第２の負荷トランジスタとされるＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ４のソース・ドレイン経路は、それぞれ電源電圧ＶＤＤの供給ラインと第１および第２記憶ノードＭＢ２、ＭＴ２との間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ２、ＭＢ２に接続される。第１および第２の駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ３、ＮＤ４のソース・ドレイン経路は、それぞれ第１および第２記憶ノードＭＢ２、ＭＴ２と接地電位ＶＳＳの供給ラインとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ２、ＭＢ２に接続される。第１および第２の転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴ３、ＮＴ４のソース・ドレイン経路は、それぞれ第１および第２記憶ノードＭＢ２、ＭＴ２とビット線ＢＬ２、ＢＬ１との間に接続され、それらのゲートはともにワード線ＷＬｏ０に接続される。
【００３４】
ＭＯＳトランジスタＰＭ３、ＮＤ３は、第２記憶ノードＭＴ２の信号の反転信号を第１記憶ノードＭＢ２に与える第１のインバータを構成する。ＭＯＳトランジスタＰＭ４、ＮＤ４は、第１記憶ノードＭＢ２の信号の反転信号を第２記憶ノードＭＴ２に与える第２のインバータを構成する。２つのインバータの入出力は、第１および第２記憶ノードＭＢ２、ＭＴ２の間に逆並列に接続されており、ラッチ回路を構成している。
【００３５】
図６は、図５に示される２つのメモリセルのレイアウト配置の構成例を説明する図である。なお、図６には、電源電位ＶＤＤおよび接地電位ＶＳＳへの接続部は、図面の簡素の為、省略されているが、後で詳細に説明される。
【００３６】
メモリセルＭＣ００、ＭＣ１０は、平面視において、半導体基板の表面に、上下に配置されている。メモリセルＭＣ００、ＭＣ１０のおのおのの形成領域は、一点鎖線により囲まれた領域であり、一点鎖線はセル境界を示している。１つのメモリセルの形成領域は、図２で説明された様に、平面視において、外形が横方向（Ｙ方向）に細長い矩形形状のレイアウトパターンとされている。ビット線ＢＬ０、ＢＬ１、ＢＬ３は、Ｙ方向に沿って延伸する様に配置され、ワード線ＷＬｅ０、ＷＬｏ０は、Ｘ方向に沿って延伸する様に配置される。ビット線ＢＬ０は、メモリセルＭＣ００の上側のセル境界に沿って配置され、ビット線ＢＬ１は、メモリセルＭＣ００とメモリセルＭＣ１０との間のセル境界に沿って配置され、ビット線ＢＬ３は、メモリセルＭＣ１０の下側のセル境界に沿って配置される。
【００３７】
メモリセルＭＣ００、ＭＣ１０のおのおのの形成領域において、Ｘ方向に沿って設けられた２つのＰ型ウェル領域ＰＷ１、ＰＷ２と、２つのＰ型ウェル領域ＰＷ１、ＰＷ２の間に設けられたＮ型ウェル領域ＮＷと、が半導体基板の表面に形成される。Ｐ型ウェル領域ＰＷ１、ＰＷ２は、Ｐ型の不純物が導入された半導体領域であり、Ｎ型ウェル領域ＮＷは、Ｎ型の不純物が導入された半導体領域である。
【００３８】
また、メモリセルＭＣ００、ＭＣ１０のおのおのの形成領域には、図２で説明された様に、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、および第４ゲート電極Ｇ４がＹ方向に沿って配置される。なお、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、および第４ゲート電極Ｇ４の配置に関しては、図２を用いて説明されたので、ここでは、その説明を省略する。
【００３９】
メモリセルＭＣ００の形成領域において、ゲート電極Ｇ１はＮチャネルＭＯＳトランジスタＮＴ１のゲート電極を構成する。ゲート電極Ｇ２は、ＮチャネルＭＯＳトランジスタＮＴ２のゲート電極を構成する。ゲート電極Ｇ３はＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＤ１のゲート電極を構成する。ゲート電極Ｇ４はＰチャネルＭＯＳトランジスタＰＭ２およびＮチャネルＭＯＳトランジスタＮＤ２のゲート電極を構成する。一方、メモリセルＭＣ１０の形成領域において、ゲート電極Ｇ１はＮチャネルＭＯＳトランジスタＮＴ４のゲート電極を構成する。ゲート電極Ｇ２は、ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極を構成する。ゲート電極Ｇ３はＰチャネルＭＯＳトランジスタＰＭ４およびＮチャネルＭＯＳトランジスタＮＤ４のゲート電極を構成する。ゲート電極Ｇ４はＰチャネルＭＯＳトランジスタＰＭ３およびＮチャネルＭＯＳトランジスタＮＤ３のゲート電極を構成する。
【００４０】
Ｐ型ウェル領域ＰＷ１には、Ｎ型不純物領域Ｎ１がＸ方向に沿って設けられている。Ｎ型不純物領域Ｎ１は、ＮチャネルＭＯＳトランジスタＮＤ１、ＮＴ１、ＮＴ４、ＮＤ４のソースまたはドレインを構成する。Ｐ型ウェル領域ＰＷ２には、Ｎ型不純物領域Ｎ２がＸ方向に沿って設けられている。Ｎ型不純物領域Ｎ２は、ＮチャネルＭＯＳトランジスタＮＴ２、ＮＤ２、ＮＤ３、ＮＴ３のソースまたはドレインを構成する。Ｎ型不純物領域Ｎ１、Ｎ２は、Ｎ型の不純物が導入された半導体領域である。
【００４１】
Ｎ型ウェル領域ＮＷには、Ｐ型不純物領域Ｐ１、Ｐ２、Ｐ３がＸ方向に沿って設けられている。Ｐ型不純物領域Ｐ１、Ｐ２、Ｐ３は、Ｐ型の不純物が導入された半導体領域である。Ｐ型不純物領域Ｐ１は、ＰチャネルＭＯＳトランジスタＰＭ１のソースまたはドレインを構成する。Ｐ型不純物領域Ｐ２は、メモリセルＭＣ００の形成領域において、ＰチャネルＭＯＳトランジスタＰＭ２のソースまたはドレインを構成する。Ｐ型不純物領域Ｐ２は、メモリセルＭＣ１０の形成領域において、ＰチャネルＭＯＳトランジスタＰＭ３のソースまたはドレインを構成する。Ｐ型不純物領域Ｐ３は、ＰチャネルＭＯＳトランジスタＰＭ４のソースまたはドレインを構成する。
【００４２】
ワード線ＷＬｅ０は、メモリセルＭＣ００の形成領域内に形成されたゲート電極Ｇ１およびＧ２に接続され、ゲート電極Ｇ２とゲート電極Ｇ３との間に、Ｘ方向に沿って延伸する様に配置される。ワード線ＷＬｏ０は、メモリセルＭＣ１０の形成領域内に形成されたゲート電極Ｇ１およびＧ２に接続され、ゲート電極Ｇ１とゲート電極Ｇ４との間に、Ｘ方向に沿って延伸する様に配置される。すなわち、ワード線ＷＬｅ０、ＷＬｏ０は、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４と直交または交差する方向に沿って延伸する様に配置される。ワード線ＷＬｅ０、ＷＬｏ０は、または、Ｎ型ウェル領域ＮＷやＰ型ウェル領域ＰＷ１、ＰＷ２の延伸する方向と、同一の方向に沿って延伸する様に配置される。ワード線ＷＬｅ０、ＷＬｏ０は、または、Ｎ型不純物領域Ｎ１、Ｎ２やＰ型不純物領域Ｐ１、Ｐ２、Ｐ３の延伸する方向と、直交または交差する方向に沿って延伸する様に配置される。
【００４３】
ビット線ＢＬ０は、メモリセルＭＣ００の形成領域の上側のセル境界の上を、Ｙ方向に沿って延伸するように設けられ、ＮＴ２のソースまたはドレインであるＮ型不純物領域Ｎ２と接続部ＣＴ０において接続している。ビット線ＢＬ１は、メモリセルＭＣ００の形成領域とメモリセルＭＣ１０の形成領域との間のセル境界の上を、Ｙ方向に沿って延伸するように設けられ、ＮＴ１およびＮＴ４のソースまたはドレインであるＮ型不純物領域Ｎ１と接続部ＣＴ１において接続している。ビット線ＢＬ３は、メモリセルＭＣ１０の形成領域の下側のセル境界の上を、Ｙ方向に沿って延伸するように設けられ、ＮＴ３のソースまたはドレインであるＮ型不純物領域Ｎ２と接続部ＣＴ２において接続している。
【００４４】
図６に示されるように、例えば、メモリセルＭＣ００の形成領域において、Ｘ方向には、ＮＴ１とＮＤ１、または、ＮＴ２とＮＤ２の様に、２つのＭＯＳトレンジスタが上下に並んで形成される。一方、Ｙ方向には、ＮＴ１、ＰＭ２及びＮＤ２、または、ＮＤ１、ＰＭ１及びＮＴ２の様に、３つのＭＯＳトレンジスタが並んで形成される。メモリセルＭＣ１０の形成領域においても、上記と、同様である。
【００４５】
次に、図６のメモリセルの構成を、図７−図１０を用いて、さらに詳細に説明する。
【００４６】
図７は、第１層金属配線の形成されたメモリセルのレイアウト配置を示す図である。
【００４７】
図６で説明された様に、半導体基板の表面には、Ｐ型ウェル領域ＰＷ１、ＰＷ２、Ｎ型ウェル領域ＮＷと、ゲート電極Ｇ１−Ｇ４、Ｎ型不純物領域Ｎ１、Ｎ２、および、Ｐ型不純物領域Ｐ１、Ｐ２、Ｐ３が形成される。
【００４８】
図７には、さらに、メモリセルＭＣ００、ＭＣ１０の形成領域において、点線で示された第１層金属配線Ｍ１１−Ｍ１９、Ｍ１１０−Ｍ１１７とコンタクトとが示されている。
【００４９】
Ｍ１１は、ＮＤ１のソースを構成するＮ型不純物領域Ｎ１に、コンタクトを介して接続される。Ｍ１１は、接地電位ＶＳＳに接続されることになる。Ｍ１２は、ＰＭ１のソースを構成するＰ型不純物領域Ｐ１に、コンタクトを介して接続される。Ｍ１２は、電源電位ＶＤＤに接続されることになる。Ｍ１３は、ＮＴ２のソースまたはドレインを構成するＮ型不純物領域Ｎ２に、コンタクトを介して接続される。Ｍ１３は、ビット線ＢＬ０に接続されることになる。Ｍ１４は、ゲート電極Ｇ１にコンタクトを介して接続される。Ｍ１４は、ワード線ＷＬｅ０に接続されることになる。Ｍ１５の一端は、ＮＤ１のドレインまたはＮＴ１のソースまたはドレインを構成するＮ型不純物領域Ｎ１に、コンタクトを介して接続される。Ｍ１５の他端は、ＰＭ１のドレインを構成するＰ型不純物領域Ｐ１に、コンタクトを介して接続される。Ｍ１５の他端は、また、ゲート電極Ｇ４にコンタクトを介して接続される。Ｍ１６の一端は、ＮＤ２のドレインまたはＮＴ２のソースまたはドレインを構成するＮ型不純物領域Ｎ２に、コンタクトを介して接続される。Ｍ１６の他端は、ＰＭ２のドレインを構成するＰ型不純物領域Ｐ２に、コンタクトを介して接続される。Ｍ１６の他端は、また、ゲート電極Ｇ３にコンタクトを介して接続される。Ｍ１７は、ゲート電極Ｇ２にコンタクトを介して接続される。Ｍ１７は、ワード線ＷＬｅ０に接続されることになる。Ｍ１８は、ＮＴ１、ＮＴ４のソースまたはドレインを構成するＮ型不純物領域Ｎ１にコンタクトを介して接続される。Ｍ１８は、ビット線ＢＬ１に接続されることになる。Ｍ１９は、ＰＭ２、ＰＭ３のソースを構成するＰ型不純物領域Ｐ２に、コンタクトを介して接続される。Ｍ１９は、電源電位ＶＤＤに接続されることになる。
【００５０】
Ｍ１１０は、ＮＤ２、ＮＤ３のソースを構成するＮ型不純物領域Ｎ２に、コンタクトを介して接続される。Ｍ１１０は、接地電位ＶＳＳに接続されることになる。Ｍ１１１は、ゲート電極Ｇ１にコンタクトを介して接続される。Ｍ１１１は、ワード線ＷＬｏ０に接続されることになる。Ｍ１１２の一端は、ＮＤ４のドレインまたはＮＴ４のソースまたはドレインを構成するＮ型不純物領域Ｎ１に、コンタクトを介して接続される。Ｍ１１２の他端は、ＰＭ４のドレインを構成するＰ型不純物領域Ｐ３に、コンタクトを介して接続される。Ｍ１１２の他端は、また、ゲート電極Ｇ４にコンタクトを介して接続される。Ｍ１１３の一端は、ＮＤ３のドレインまたはＮＴ３のソースまたはドレインを構成するＮ型不純物領域Ｎ２に、コンタクトを介して接続される。Ｍ１１３の他端は、ＰＭ３のドレインを構成するＰ型不純物領域Ｐ２に、コンタクトを介して接続される。Ｍ１１３の他端は、また、ゲート電極Ｇ３にコンタクトを介して接続される。Ｍ１１４は、ゲート電極Ｇ２にコンタクトを介して接続される。Ｍ１１４は、ワード線ＷＬｏ０に接続されることになる。Ｍ１１５は、ＮＤ４のソースを構成するＮ型不純物領域Ｎ１に、コンタクトを介して接続される。Ｍ１１５は、接地電位ＶＳＳに接続されることになる。Ｍ１１６は、ＰＭ４のソースを構成するＰ型不純物領域Ｐ３に、コンタクトを介して接続される。Ｍ１１６は、電源電位ＶＤＤに接続されることになる。Ｍ１１７は、ＮＴ３のソースまたはドレインを構成するＮ型不純物領域Ｎ２に、コンタクトを介して接続される。Ｍ１１７は、ビット線ＢＬ３に接続されることになる。
【００５１】
図８は、第２層金属配線の形成されたメモリセルのレイアウト配置を示す図である。図８には、第２層金属配線Ｍ２１−Ｍ２９、Ｍ２１０、２１１と、第1ビア電極（ビア１）とが描かれている。ビア電極は、第１層金属配線と第２層金属配線Ｍ２１−Ｍ２９、Ｍ２１０、２１１とを接続する電極である。なお、図８には、第１層金属配線の参照記号は、図面の簡素化のために、描かれていない。
【００５２】
Ｍ２１は、Ｍ１１に第1ビア電極を介して接続される。Ｍ２１は、接地電位ＶＳＳに接続されることになる。Ｍ２２は、Ｍ１２に第1ビア電極を介して接続される。Ｍ２２は、電源電位ＶＤＤに接続されることになる。Ｍ２３は、Ｍ１３に第1ビア電極を介して接続される。Ｍ２３は、ビット線ＢＬ０に接続されることになる。Ｍ２４は、Ｍ１４およびＭ１７に第1ビア電極を介して接続される。Ｍ２４は、ワード線ＷＬｅ０に接続されることになる。Ｍ２５は、Ｍ１８に第1ビア電極を介して接続される。Ｍ２５は、ビット線ＢＬ１に接続されることになる。Ｍ２６は、Ｍ１９に第1ビア電極を介して接続される。Ｍ２６は、電源電位ＶＤＤに接続されることになる。Ｍ２７は、Ｍ１１０に第1ビア電極を介して接続される。Ｍ２７は、接地電位ＶＳＳに接続されることになる。Ｍ２８は、Ｍ１１１およびＭ１１４に第1ビア電極を介して接続される。Ｍ２８は、ワード線ＷＬｅ０に接続されることになる。Ｍ２９は、Ｍ１１５に第1ビア電極を介して接続される。Ｍ２９は、接地電位ＶＳＳに接続されることになる。Ｍ２１０は、Ｍ１１６に第1ビア電極を介して接続される。Ｍ２１０は、電源電位ＶＤＤに接続されることになる。Ｍ２１１は、Ｍ１１７に第1ビア電極を介して接続される。Ｍ２１１は、ビット線ＢＬ３に接続されることになる。
【００５３】
図９は、第３層金属配線の形成されたメモリセルのレイアウト配置を示す図である。図９には、Ｘ方向に沿って延伸する様に配置された第３層金属配線Ｍ３１−Ｍ３８と、第２ビア電極（ビア２）と、が描かれている。第２ビア電極は、第２層金属配線と第３層金属配線Ｍ３１−Ｍ３８とを接続する電極である。なお、図９には、第２層金属配線の参照記号は、図面の簡素化のために、描かれていない。
【００５４】
Ｍ３１は、接地電位ＶＳＳの供給される配線であり、Ｍ２１およびＭ２９に第２ビア電極を介して接続される。Ｍ３２は、ワード線ＷＬｏ０であり、Ｍ２８に第２ビア電極を介して接続される。Ｍ３３は、電源電位ＶＤＤの供給される配線であり、Ｍ２２、Ｍ２６およびＭ２１０に第２ビア電極を介して接続される。Ｍ３４は、ワード線ＷＬｅ０であり、Ｍ２４に第２ビア電極を介して接続される。Ｍ３５は、接地電位ＶＳＳの供給される配線であり、Ｍ２７に第２ビア電極を介して接続される。Ｍ３６は、Ｍ２３に第２ビア電極を介して接続される。Ｍ３６は、ビット線ＢＬ０に接続されることになる。Ｍ３７は、Ｍ２５に第２ビア電極を介して接続される。Ｍ３７は、ビット線ＢＬ１に接続されることになる。Ｍ３８は、Ｍ２１１に第２ビア電極を介して接続される。Ｍ３８は、ビット線ＢＬ２に接続されることになる。
【００５５】
図１０は、第４層金属配線の形成されたメモリセルのレイアウト配置を示す図である。図１０には、Ｙ方向に沿って延伸する様に配置された第４層金属配線Ｍ４１−Ｍ４５と、第３ビア電極（ビア３）と、が描かれている。第３ビア電極は、第３層金属配線と第４層金属配線Ｍ４１−Ｍ４５とを接続する電極である。なお、図１０には、第３層金属配線の参照記号は、図面の簡素化のために、描かれていない。
【００５６】
Ｍ４１は、ビット線ＢＬ０であり、Ｍ３６に第３ビア電極を介して接続される。Ｍ４２は、電源電位ＶＤＤの供給される電源配線であり、Ｍ３３に第３ビア電極を介して接続される。Ｍ４３は、ビット線ＢＬ１であり、Ｍ３７に第３ビア電極を介して接続される。Ｍ４４は、接地電位ＶＳＳの供給される電源配線であり、Ｍ３１およびＭ３５に第３ビア電極を介して接続される。Ｍ４５は、ビット線ＢＬ２であり、Ｍ３８に第３ビア電極を介して接続される。
【００５７】
これにより、図７−図１０に示されるように、第１層金属配線から第４層金属配線を用いたメモリセルが形成される。
【００５８】
なお、実施例１では、ワード線ＷＬｏ０、ＷＬｅ０が第３層金属配線で形成され、ビット線ＢＬ０、ＢＬ１、ＢＬ２が第４層金属配線で形成された構成例を示したが、これに限定されない。ビット線ＢＬ０、ＢＬ１、ＢＬ２が第３層金属配線で形成され、ワード線ＷＬｏ０、ＷＬｅ０が第４層金属配線で形成されるように、変更しても良い。
【００５９】
実施例１によれば、平面視において、Ｙ方向に細長い矩形形状のメモリセルを用いても、ワード線の長さが短くできるので、実施態様と同様に、ワード線ＷＬの寄生抵抗および寄生容量が低減できる。このため、ワード線ＷＬの選択レベルへの立ち上がりが速くすることが出来る。したがって、半導体記憶装置のデータ読み出しのアドレスアクセス時間を速くすることが可能である。
【００６０】
また、ワード線ＷＬの選択レベルから非選択レベルへの立ち下りも速くなるので、半導体記憶装置連続するデータ読み出しまたはデータ書き込みのアドレスアクセスの間隔が短くできるので、高速な半導体記憶装置を提供できる。
【００６１】
（変形例）
図１１から図１３を用いて、変形例を説明する。変形例は、ローカルインターコネクト（局所配線、ＬＩＣ、Ｌｏｃａｌ  Ｉｎｔｅｒ  Ｃｏｎｎｅｃｔ）を利用し、メモリセルを第１層金属配線から第３層金属配線により形成することを可能とする。
【００６２】
図１１は、変形例に係るメモリセルのレイアウト配置を示す図である。図１１では、ＭＣ００、ＭＣ０１の領域のおのおのに、２つのローカルインターコネクト（局所配線、ＬＩＣ１、ＬＩＣ２．ＬＩＣ３、ＬＩＣ４）を用いた場合が示されている。図１１において、図７と異なる部分は以下である。
【００６３】
図７の第１層金属配線Ｍ１５とコンタクトが、図１１では、ローカルインターコネクトＬＩＣ１に変更されている。図７の第１層金属配線Ｍ１６とコンタクトが、図１１では、ローカルインターコネクトＬＩＣ２に変更されている。図７の第１層金属配線Ｍ１１２とコンタクトが、図１１では、ローカルインターコネクトＬＩＣ３に変更されている。図７の第１層金属配線Ｍ１１３とコンタクトが、図１１では、ローカルインターコネクトＬＩＣ４に変更されている。また、この変更に基づいて、ＭＣ００の形成領域において、図７の第１層金属配線Ｍ１４、Ｍ１５が、図１１では、ゲート電極Ｇ１とゲート電極Ｇ２とを接続する第１層金属配線Ｍ１３０に変更されている。また、メモリセルＭＣ１０の形成領域において、図７の第１層金属配線Ｍ１１１、Ｍ１１４が、図１１では、ゲート電極Ｇ１とゲート電極Ｇ２とを接続する第１層金属配線Ｍ１３１に変更されている。他の構成は、図７と同じであるので、その説明は省略する。
【００６４】
図１２は、第２層金属配線の形成されたメモリセルのレイアウト配置を示す図である。図１２には、Ｘ方向に沿って延伸する様に配置された第２層金属配線Ｍ２０１−Ｍ２０８と、第1ビア電極（ビア１）とが描かれている。なお、図１２には、第１層金属配線の参照記号は、図面の簡素化のために、描かれていない。
【００６５】
Ｍ２０１は、接地電位ＶＳＳの供給される配線であり、Ｍ１１およびＭ１１５に第１ビア電極を介して接続される。Ｍ２０２は、ワード線ＷＬｏ０であり、Ｍ１３１に第１ビア電極を介して接続される。Ｍ２０３は、電源電位ＶＤＤの供給される配線であり、Ｍ１２、Ｍ１９およびＭ１１６に第１ビア電極を介して接続される。Ｍ２０４は、ワード線ＷＬｅ０であり、Ｍ１３０に第１ビア電極を介して接続される。Ｍ２０５は、接地電位ＶＳＳの供給される配線であり、Ｍ１１０に第１ビア電極を介して接続される。Ｍ２０６は、Ｍ１３に第１ビア電極を介して接続される。Ｍ２０６は、ビット線ＢＬ０に接続されることになる。Ｍ２０７は、Ｍ１８に第１ビア電極を介して接続される。Ｍ２０７は、ビット線ＢＬ１に接続されることになる。Ｍ２０８は、Ｍ１１７に第１ビア電極を介して接続される。Ｍ２０８は、ビット線ＢＬ２に接続されることになる。
【００６６】
図１３は、第３層金属配線の形成されたメモリセルのレイアウト配置を示す図である。図３には、Ｙ方向に沿って延伸する様に配置された第３層金属配線Ｍ３０１−Ｍ３０５と、第２ビア電極（ビア３）と、が描かれている。なお、図１３には、第２層金属配線の参照記号は、図面の簡素化のために、描かれていない。
【００６７】
Ｍ３０１は、ビット線ＢＬ０であり、Ｍ２０６に第２ビア電極を介して接続される。Ｍ３０２は、電源電位ＶＤＤの供給される電源配線であり、Ｍ２０３に第２ビア電極を介して接続される。Ｍ３０３は、ビット線ＢＬ１であり、Ｍ２０７に第２ビア電極を介して接続される。Ｍ３０４は、接地電位ＶＳＳの供給される電源配線であり、Ｍ２０１およびＭ２０５に第２ビア電極を介して接続される。Ｍ３０５は、ビット線ＢＬ２であり、Ｍ２０８に第２ビア電極を介して接続される。
【００６８】
変形例では、ワード線ＷＬｏ０、ＷＬｅ０が第２層金属配線で形成され、ビット線ＢＬ０、ＢＬ１、ＢＬ２が第３層金属配線で形成された構成例を示したが、これに限定されない。ビット線ＢＬ０、ＢＬ１、ＢＬ２が第２層金属配線で形成され、ワード線ＷＬｏ０、ＷＬｅ０が第３層金属配線で形成されるように、変更しても良い。
【００６９】
変形例によれば、図１１−図１３に示されるように、第１層金属配線から第３層金属配線を用いたメモリセルが形成される。ずなわち、実施例１と比較して、４層の金属配線を利用しないで、第１層金属配線から第３層金属配線でメモリセルが形成されるので、半導体記憶装置の製造プロセスが削減できる。これにより、半導体記憶装置の製造コストを低減することが可能である。
【００７０】
（応用例）
図１４は、応用例に係る半導体装置の構成を示すブロック図である。図１４には、半導体装置ＩＣの一例であるマイクロコンピュータが示されている。半導体装置ＩＣは、シリコン単結晶の様な一つの半導体チップ(半導体基板)１００に、中央処理装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）ＣＰＵと、揮発性半導体記憶装置ＳＲＡＭと、フラッシュメモリの様な不揮発性記憶装置ＮＶＭと、周辺回路ＰＥＲＩと、インターフェース回路Ｉ／Ｆと、これらを相互に接続するバスＢＵＳと、を含む。揮発性半導体記憶装置ＳＲＡＭは、中央処理装置ＣＰＵの一時データを記憶するための記憶領域として利用される。不揮発性記憶装置ＮＶＭは、中央処理装置ＣＰＵによって実行される制御プログラムを記憶するための記憶領域として利用される。
【００７１】
実施態様、実施例、変形例で説明された半導体記憶装置１、１ａは、揮発性半導体記憶装置ＳＲＡＭに利用することが可能である。
【実施例２】
【００７２】
次に、実施例２について、図面を用いて説明する。実施例２は、実施例１を、連想メモリの１つであるＴＣＡＭ（Ｔｅｒｎａｒｙ Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）へ適用した構成例に対応する。
【００７３】
図１５は、実施例２に係る半導体記憶装置の構成例を説明する図である。半導体記憶装置１ｂは、ＴＣＡＭであり、例えば、単結晶シリコンの様な半導体基板の表面に、公知のＣＭＯＳ半導体製造方法により形成される。例示的に示されるように、２行４列に配置された８つのメモリセル（ＭＣ００−ＭＣ３１）を含むメモリアレイ２ｂを有する。メモリセルＭＣ００、ＭＣ１０は１つのＴＣＡＭセルＴＣＥＬを構成する。同様に、メモリセルＭＣ２０、ＭＣ３０が１つのＴＣＡＭセルＴＣＥＬを構成し、メモリセルＭＣ０１、ＭＣ１１が１つのＴＣＡＭセルＴＣＥＬを構成し、メモリセルＭＣ２１、ＭＣ３１が１つのＴＣＡＭセルＴＣＥＬを構成する。
【００７４】
図１５において、半導体記憶装置１ｂのメモリセル（ＭＣ００−ＭＣ３１）に対する書き込み動作および読み出し動作は、図４の半導体記憶装置１ａと同じであるので、説明は省略する。半導体記憶装置１ｂが、図４の半導体記憶装置１ａと異なる部分は、マッチ線（ＭＬ０、ＭＬ１）、サーチ線対（ＳＬ０、／ＳＬ０、ＳＬ１、／ＳＬ１）、マッチ線制御回路ＭＬＣ、サーチ線ドライバＳＬＤが設けられている点である。
【００７５】
マッチ線ＭＬ０は、１行を構成するメモリセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０に接続される。マッチ線ＭＬ１は、１行を構成するメモリセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１に接続される。マッチ線ＭＬ０、ＭＬ１は、マッチアンプＭＡを含むマッチ線制御回路ＭＬＣに接続される。
【００７６】
サーチ線対ＳＬ０、／ＳＬ０の内、サーチ線／ＳＬ０は、一列を構成するメモリセルＭＣ００、ＭＣ０１に接続され、サーチ線ＳＬ０は、一列を構成するメモリセルＭＣ１０、ＭＣ１１に接続される。サーチ線対ＳＬ１、／ＳＬ１の内、サーチ線／ＳＬ１は、一列を構成するメモリセルＭＣ２０、ＭＣ２１に接続され、サーチ線ＳＬ１は、一列を構成するメモリセルＭＣ３０、ＭＣ３１に接続される。サーチ線対（ＳＬ０、／ＳＬ０、ＳＬ１、／ＳＬ１）はサーチ線ドライバＳＬＤに接続され、サーチデータがサーチ線ドライバＳＬＤからサーチ線対（ＳＬ０、／ＳＬ０、ＳＬ１、／ＳＬ１）へ供給される。
【００７７】
図１５において、１行を構成するメモリセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０は、１つのエントリデータを格納する。同様に、１行を構成するメモリセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１は１つのエントリデータを格納する。サーチ動作において、サーチ線ドライバＳＬＤから供給されたサーチデータが各エントリデータと比較され、一致（マッチ）または不一致（ミスマッチまたはミス）が判定される。サーチ線ドライバＳＬＤから供給されたサーチデータがエントリデータと同一（一致：マッチ）の場合、マッチ線（ＭＬ０、ＭＬ１）は、たとえば、ハイレベルのようなプリチャージレベルを維持する。一方、サーチデータが、エントリデータと異なる（不一致：ミスマッチまたはミス）の場合、マッチ線（ＭＬ０、ＭＬ１）は、たとえば、プリチャージレベルから、たとえば、ローレベルへ変化する。マッチ線制御回路ＭＬＣに含まれるマッチアンプＭＡは、マッチ線（ＭＬ０、ＭＬ１）の電位を検出し、マッチまたはミスマッチの情報を出力する。
【００７８】
図１６は、ＴＣＡＭセルＴＣＥＬの回路例を示す図である。図１６が図５と異なる点は、データ比較回路ＤＣＭＰが設けられている点である。データ比較回路ＤＣＭＰは、４つのＮチャネルＭＯＳトランジスタ（ＮＳ０−ＮＳ３）を含む。ＮチャネルＭＯＳトランジスタＮＳ０のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ１のソース・ドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ０のゲートは、サーチ線対（ＳＬ０、／ＳＬ０）の一方（サーチ線ＳＬ０）に接続される。ＮチャネルＭＯＳトランジスタＮＳ１のゲートは、メモリセルＭＣ１０の第１記憶ノードＭＴ２に接続される。また、ＮチャネルＭＯＳトランジスタＮＳ２のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ３のソース・ドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ２のゲートは、サーチ線対（ＳＬ０、／ＳＬ０）の他方（サーチ線／ＳＬ０）に接続される。ＮチャネルＭＯＳトランジスタＮＳ３のゲートは、メモリセルＭＣ００の第２記憶ノードＭＢ１に接続される。
【００７９】
１つＴＣＡＭセルＴＣＥＬは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“＊”（ドントケア：don't care）の３値をＴＣＡＭデータとして格納することができる。たとえば、ＭＣ００の記憶ノードＭＢ１に“０”が格納され、ＭＣ１０の記憶ノードＭＴ２に“１”が格納されているとき、ＴＣＡＭセルＴＣＥＬには“０”が格納されているとする。ＭＣ００の記憶ノードＭＢ１に“１”が格納され、ＭＣ１０の記憶ノードＭＴ２に“０”が格納されているとき、ＴＣＡＭセルＴＣＥＬには“１”が格納されているとする。ＭＣ００の記憶ノードＭＢ１に“０”が格納され、ＭＣ１０の記憶ノードＭＴ２に“０”が格納されているとき、ＴＣＡＭセルＴＣＥＬには“＊”（ドントケア）が格納されているとする。ＭＣ００の記憶ノードＭＢ１に“１”が格納され、ＭＣ１０の記憶ノードＭＴ２に“１”が格納されている場合は使用しない。
【００８０】
サーチデータが“１”（すなわち、サーチ線ＳＬ０が“１”、かつ、サーチ線／ＳＬ０が“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＭＢ１が“０”、かつ、記憶ノードＭＴ２が“１”）である場合には、ＭＯＳトランジスタＮＳ０、ＮＳ１がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。
【００８１】
サーチデータが“０”（すなわち、サーチ線ＳＬが“０”、かつ、サーチ線ＳＬ＿ｎが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＭＢ１が“１”、かつ、記憶ノードＭＴ２が“０”）である場合には、ＭＯＳトランジスタＮＳ２、ＮＳ３がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位まで引き抜かれる。
【００８２】
逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“＊”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“＊”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電源電位ＶＤＤレベル）は維持される。
【００８３】
上記のように、ＴＣＡＭでは、１つのエントリ（行）に対応するマッチ線ＭＬに接続された全てのＴＣＡＭセルのデータが入力サーチデータと一致しない限り、マッチ線ＭＬに蓄えられた電荷が引き抜かれる。このため、ＴＣＡＭでの検索は高速であるが、消費電流が大きいという問題がある。
【００８４】
図１７は、第１層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。図１８は、第２層金属配線および第３層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。図１７および図１８に示すレイアウト配置は、図１１―図１３のメモリセルのレイアウト配置に、マッチ線（ＭＬ０）、サーチ線対（ＳＬ０、／ＳＬ０）、４つのＮチャネルＭＯＳトランジスタ（ＮＳ０−ＮＳ３）を追加したものである。以下の図１７および図１８の説明では、図１１―図１３と異なる部分を、主に説明する。なお、図１７および図１８において、第１ビア電極（ビア１）は第１層金属配線と第２層金属配線とを接続する電極を示し、第２ビア電極（ビア２）は第２層金属配線と第３層金属配線とを接続する電極を示す。
【００８５】
図１７において、ＮチャネルＭＯＳトランジスタ（ＮＳ０−ＮＳ３）を設けたことに対応して、メモリセルＭＣ００、ＭＣ１０のおのおのの形成領域には、ゲート電極Ｇ５がＹ方向に沿って配置される。また、ゲート電極Ｇ４がＹ方向に沿って延長されている。メモリセルＭＣ００の形成領域において、ゲート電極Ｇ５はＮチャネルＭＯＳトランジスタＮＳ２のゲート電極を構成し、延長されたゲート電極Ｇ４はＮチャネルＭＯＳトランジスタＮＳ３のゲート電極を構成する。メモリセルＭＣ１０の形成領域において、ゲート電極Ｇ５はＮチャネルＭＯＳトランジスタＮＳ０のゲート電極を構成し、延長されたゲート電極Ｇ４はＮチャネルＭＯＳトランジスタＮＳ１のゲート電極を構成する。
【００８６】
Ｐ型ウェル領域ＰＷ２には、Ｎ型不純物領域Ｎ３がＸ方向に沿って設けられている。Ｎ型不純物領域Ｎ３は、ＮチャネルＭＯＳトランジスタＮＳ０、ＮＳ１、ＮＳ２、ＮＳ３のソースまたはドレインを構成する。Ｎ型不純物領域Ｎ３は、Ｎ型の不純物が導入された半導体領域である。
【００８７】
第１層金属配線Ｍ１４０は、コンタクトを介してＮチャネルＭＯＳトランジスタＮＳ２のゲート電極Ｇ５に接続される。Ｍ１４０は、ビア１を介して、サーチ線／ＳＬに接続されることになる。第１層金属配線Ｍ１４１は、ＮチャネルＭＯＳトランジスタＮＳ２のソースを構成するＮ型不純物領域Ｎ３に、コンタクトを介して接続される。Ｍ１４１は、ビア１を介して、接地電位ＶＳＳに接続されることになる。第１層金属配線Ｍ１４２は、ＮチャネルＭＯＳトランジスタＮＳ３、ＮＳ１のドレインを構成するＮ型不純物領域Ｎ３に、コンタクトを介して接続される。Ｍ１４２は、ビア１を介して、マッチ線ＭＬに接続されることになる。第１層金属配線Ｍ１４３は、コンタクトを介してＮチャネルＭＯＳトランジスタＮＳ０のゲート電極Ｇ５に接続される。Ｍ１４３は、ビア１を介して、サーチ線ＳＬに接続されることになる。第１層金属配線Ｍ１４４は、ＮチャネルＭＯＳトランジスタＮＳ０のソースを構成するＮ型不純物領域Ｎ３に、コンタクトを介して接続される。Ｍ１４４は、ビア１を介して、接地電位ＶＳＳに接続されることになる。
【００８８】
図１８において、新たに、第２層金属配線Ｍ２０９−Ｍ２１２、および第３層金属配線Ｍ３０６、Ｍ３０７が設けられる。
【００８９】
第２層金属配線Ｍ２０９は、ＮチャネルＭＯＳトランジスタＮＳ２のゲート電極Ｇ５を、ビア２を介して第３層金属配線Ｍ３０７へ接続される。第３層金属配線Ｍ３０７は、第３層金属配線Ｍ３０２と第３層金属配線Ｍ３０３との間に配置され、Ｙ方向に沿って延伸するように設けられたサーチ線／ＳＬである。第２層金属配線Ｍ２１０は、ＮチャネルＭＯＳトランジスタＮＳ０のゲート電極Ｇ５を、ビア２を介して第３層金属配線Ｍ３０６へ接続される。第３層金属配線Ｍ３０６は、第３層金属配線Ｍ３０３と第３層金属配線Ｍ３０４との間に配置され、Ｙ方向に沿って延伸するように設けられたサーチ線ＳＬである。第２層金属配線Ｍ２１１は、Ｘ方向に沿って延伸するように設けられたマッチ線ＭＬである。第２層金属配線Ｍ２１２は、Ｘ方向に沿って延伸するように設けられた接地配線ＶＳＳである。Ｍ２１２は、ビア１を介してＭ１４１およびＭ１４４に接続され、また、ビア２を介して第３層金属配線Ｍ３０４に接続される。
【００９０】
実施例２によれば、平面視において、Ｙ方向に細長い矩形形状のメモリセルを用いても、ワード線の長さが短くできるので、実施態様、実施例１と同様に、ワード線ＷＬの寄生抵抗および寄生容量が低減できる。このため、ワード線ＷＬの選択レベルへの立ち上がりが速くすることが出来る。したがって、半導体記憶装置のデータ読み出しのアドレスアクセス時間を速くすることが可能である。
【００９１】
また、マッチ線ＭＬは、ゲート電極（Ｇ１−Ｇ５）の配置方向と直交または交差する方向に配置し、また、ソース線（ＳＬ０、／ＳＬ０、ＳＬ１、／ＳＬ１）は、ゲート電極（Ｇ１−Ｇ５）の配置方向とメモリセルＭＣのゲート電極（Ｇ１−Ｇ５）の配置方向と同じ方向とされている。これにより、ＴＣＡＭメモリを構成することができる。
【００９２】
接地電位VSSは、Ｘ方向に設けられた第２層金属配線Ｍ２０１、Ｍ２０５、Ｍ２１２と、Ｙ方向に設けられた第３層金属配線Ｍ３０４により、メッシュ状に配線することで、接地電位VSSが安定化される。また、電源電位VDDは、Ｘ方向に設けられた第２層金属配線Ｍ２０３と、Ｙ方向に設けられた第３層金属配線Ｍ３０２により、メッシュ状に配線することで、電源電位VDDが安定化される。
【００９３】
（変形例２）
次に、図１９−図２３を用いて、実施例２の変形例を説明する。
【００９４】
変形例２では、データ比較回路ＤＣＭＰに含まれるＮチャネルＭＯＳトランジスタＮＳ０、ＮＳ２のソースを、接地電位ＶＳＳと分離された局所接地配線ＬＶＳＳに接続した構成である。これにより、マッチ線ＭＬの充電および放電に起因する半導体記憶装置の消費電力を低減することができる。
【００９５】
図１９は、変形例２に係る半導体記憶装置の構成例を説明する図である。図２０は、変形例２に係るＴＣＡＭセルの回路例を示す図である。図２１は、マッチ線制御回路の構成例および動作例を示す図である。図２２は、第１層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。図２３は、第２層金属配線および第３層金属配線の形成されたＴＣＡＭセルのレイアウト配置を示す図である。
【００９６】
図１９において、図１９が図１５と異なる点は、半導体記憶装置１ｃのメモリアレイ２ｃには、局所接地配線ＬＶＳＳ０、ＬＶＳＳ１とが設けられている点と、局所接地配線ＬＶＳＳ０、ＬＶＳＳ１がマッチ線制御回路ＭＬＣａに接続されている点である。局所接地配線ＬＶＳＳ０は、マッチ線ＭＬ０と同様に、１行を構成するメモリセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０に接続される。局所接地配線ＬＶＳＳ１は、マッチ線ＭＬ１と同様に、１行を構成するメモリセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１に接続される。他の構成は、図１５と同一であり、説明は省略する。
【００９７】
図２０において、図２０が図１６と異なる点は、データ比較回路ＤＣＭＰに含まれるＮチャネルＭＯＳトランジスタＮＳ０、ＮＳ２のソースが、接地電位（配線）ＶＳＳと分離された局所接地配線ＬＶＳＳ０に接続される点である。他の構成は、図１６と同一であるので、説明は省略する。
【００９８】
ＮチャネルＭＯＳトランジスタＮＳ０、ＮＳ２のソースが局所接地配線ＬＶＳＳ０に接続されるので、サーチデータとＴＣＡＭデータが不一致の場合、以下のようになる。
【００９９】
サーチデータとＴＣＡＭデータが不一致の場合、ハイレベルにプリチャージされていたマッチ線ＭＬ０の電位が、ＮチャネルＭＯＳトランジスタＮ１、ＮＳ０のオン動作またはＮチャネルＭＯＳトランジスタＮ１、ＮＳ０のオン動作のオン動作により、ローレベル側へ遷移する。局所接地配線ＬＶＳＳ０は接地電位（配線）ＶＳＳと分離されているので、マッチ線ＭＬ０の電荷は、ローレベルにプリチャージされていた局所接地配線ＬＶＳＳ０の電位を上昇させる。すなわち、マッチ線ＭＬ０と局所接地配線ＬＶＳＳ０との間で、電荷の分配（チャージシェア）が行われることになる。たとえば、マッチ線ＭＬ０の寄生容量と局所接地配線ＬＶＳＳ０の寄生容量が同じと考えた場合において、マッチ線ＭＬ０および局所接地配線ＬＶＳＳ０の電位は、電源電位ＶＤＤと接地電位ＶＳＳとの間の中間電位である（１／２）ＶＤＤのような電位にされることになる。
【０１００】
つまり、サーチデータとＴＣＡＭデータが不一致の場合でも、マッチ線ＭＬ０の電位は、（１／２）ＶＤＤのような電位までしか遷移しない。また、局所接地配線ＬＶＳＳ０の電位は、（１／２）ＶＤＤのような電位に遷移する。したがって、不一致が多い連想メモリのような半導体装置の消費電力を低減できる。また、マッチ線ＭＬ０のプリチャージは（１／２）ＶＤＤのような電位からＶＤＤのような電源電位であり、局所接地配線ＬＶＳＳ０のプリチャージは（１／２）ＶＤＤのような電位からＶＳＳのような電位なので、マッチ線ＭＬ０および局所接地配線ＬＶＳＳ０のプリチャージに必要な電力も低減することができる。これにより、ＴＣＡＭでの検索は高速であるが、消費電流が大きいという問題を解決することができる。
【０１０１】
図２１は、マッチ線制御回路の構成例を説明するための図である。図２１（Ａ）は、マッチ線制御回路の構成例を示す回路図である。図２１（Ｂ）は、マッチ線制御回路の動作例を示す図である。
【０１０２】
マッチ線制御回路ＭＬＣａは、例示的に示すように、１行を構成するメモリセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０に接続されるマッチ線ＭＬ０と、局所接地配線ＬＶＳＳ０とに接続される。マッチ線制御回路ＭＬＣａは、制御回路ＣＮＴと、１対のプリチャージＭＯＳトランジスタＱ１、Ｑ２と、１対のスイッチＳＷ１、ＳＷ２と、容量素子Ｃと、マッチアンプＭＡと、出力ラッチ回路ＬＴと、を含む。
【０１０３】
プリチャージＭＯＳトランジスタＱ１は、ローレベルのプリチャージイネーブル信号ｐｃｅにより、オン状態とされて、マッチ線ＭＬ０をハイレベルのようなプリチャージレベルにプリチャージする。また、プリチャージＭＯＳトランジスタＱ２は、ローレベルのプリチャージイネーブル信号ｐｃｅにより、オン状態とされて、局所接地配線ＬＶＳＳ０をローレベルにプリチャージする。プリチャージＭＯＳトランジスタＱ１、Ｑ２は、ハイレベルのプリチャージイネーブル信号ｐｃｅにより、オフ状態にされる。
【０１０４】
スイッチＳＷ１は、ローレベルのスイッチイネーブル信号ｓｗｅによりオン状態とされると、マッチ線ＭＬ０とマッチアンプＭＡの入力配線ｃｔｍとを接続し、ハイレベルのスイッチイネーブル信号ｓｗｅによりオフ状態とされると、マッチ線ＭＬ０と入力配線ｃｔｍとを非接続とする。また、スイッチＳＷ２は、ローレベルのスイッチイネーブル信号ｓｗｅによりオン状態とされると、局所接地配線ＬＶＳＳ０とマッチアンプＭＡの入力配線ｃｂｍとを接続を接続し、ハイレベルのスイッチイネーブル信号ｓｗｅによりオフ状態とされると、局所接地配線ＬＶＳＳと入力配線ｃｂｍとを非接続とする。
【０１０５】
容量素子Ｃの一端は入力配線ｃｂｍに接続され、容量素子Ｃの他端は参照電位発生信号ｖｒｅｆｇを受けるようにされている。参照電位発生信号ｖｒｅｆｇがハイレベルとされると、容量素子Ｃの一端に接続された入力配線ｃｂｍの電位は、ブートストラップ効果により、上昇することになる。
【０１０６】
マッチアンプＭＡは、ハイレベルのマッチアンプイネーブル信号ｍａｅにより、マッチアンプＭＡのパワースイッチトランジスタＱ３、Ｑ４がオン状態とされると、入力配線ｃｔｍ、ｃｂｍの電位のレベル差を増幅する。マッチアンプＭＡによって増幅された信号は出力ラッチ回路ＬＴに取り込まれて保持されて、出力ラッチ回路ＬＴからマッチ線出力信号ＭＬＯとして出力される。
【０１０７】
制御回路ＣＮＴは、インバータＩＶ１、ＩＶ２を含み、タイミング制御回路ＴＣからのプリチャージ制御信号に基づいて、プリチャージイネーブル信号ｐｃｅを生成する。プリチャージイネーブル信号ｐｃｅは、インバータＩＶ２の出力から発生される。したがって、インバータＩＶ１の出力は、プリチャージイネーブル信号ｐｃｅの反転信号である。
【０１０８】
制御回路ＣＮＴは、また、遅延回路ＤＬ１、インバータＩＶ３、ＩＶ４、遅延回路ＤＬ２、を含み、タイミング制御回路ＴＣからのスイッチ制御信号に基づいて、スイッチイネーブル信号ｓｗｅおよび参照電位発生信号ｖｒｅｆｇを生成する。スイッチイネーブル信号ｓｗｅは、インバータＩＶ４の出力から発生される。したがって、インバータＩＶ３の出力は、スイッチイネーブル信号ｓｗｅの反転信号である。参照電位発生信号ｖｒｅｆｇは、遅延回路ＤＬ２の出力から発生される。遅延回路ＤＬ２の入力は、インバータＩＶ４の出力に接続される。参照電位発生信号ｖｒｅｆｇは、スイッチイネーブル信号ｓｗｅを遅延回路ＤＬ２により遅延させた信号に対応する。
【０１０９】
制御回路ＣＮＴは、また、ノア回路ＮＯＲ、インバータＩＮ５を含み、マッチアンプイネーブル信号ｍａｅを生成する。マッチアンプイネーブル信号ｍａｅは、インバータＩＮ５の出力から発生される。インバータＩＮ５の入力は、マッチアンプイネーブル信号ｍａｅの反転信号である。インバータＩＮ５の入力は、ノア回路ＮＯＲの出力に接続され、ノア回路ＮＯＲの入力は、参照電位発生信号ｖｒｅｆｇとタイミング制御回路ＴＣからのスイッチ制御信号とを受ける。
【０１１０】
次に、図２１（Ｂ）を用いて、マッチ線制御回路ＭＬＣａの動作を説明する。
【０１１１】
最初に、一致（マッチ）の場合を説明する。
【０１１２】
初期状態では、プリチャージイネーブル信号ｐｃｅのローレベルにより、プリチャージＭＯＳトランジスタＱ１、Ｑ２がオン状態とされているので、マッチ線ＭＬ０がハイレベルにプリチャージされ、局所接地配線ＬＶＳＳ０がローレベルにプリチャージされている。
【０１１３】
プリチャージイネーブル信号ｐｃｅのハイレベルへの遷移により、プリチャージＭＯＳトランジスタＱ１、Ｑ２がオフ状態とされ、サーチデータが各エントリデータと比較される。サーチデータがたとえばマッチ線ＭＬ０に接続された複数のＴＣＡＭセルと一致する場合、マッチ線ＭＬ０はハイレベルのようなプリチャージレベルを維持し、局所接地配線ＬＶＳＳ０はローレベルのようなプリチャージレベルを維持する。ローレベルのスイッチイネーブル信号ｓｗｅにより、スイッチＳＷ１、ＳＷ２はオン状態とされているので、マッチ線ＭＬ０および局所接地配線ＬＶＳＳ０の電位は、マッチアンプＭＡの入力配線ｃｔｍ、ｃｂｍに伝達される。
【０１１４】
その後、スイッチイネーブル信号ｓｗｅはローレベルからハイレベルへ遷移する。これにより、スイッチＳＷ１、ＳＷ２はオフ状態になる。そして、所定の遅延時間経過後、参照電位発生信号ｖｒｅｆｇがローレベルからハイレベルへ一時的に遷移する。これにより、入力配線ｃｂｍの電位レベルが、一時的にローレベルから上昇し、その後、再度、ローレベルに遷移する。ただし、入力配線ｃｂｍの電位は、入力配線ｃｔｍのハイレベルの電位を超えることはない。
【０１１５】
その後、マッチアンプイネーブル信号ｍａｅがローレベルからハイレベルへ遷移し、入力配線ｃｔｍ、ｃｂｍの電位レベルを取り込んで増幅し、出力ラッチ回路ＴＬから、一致を示すハイレベルのマッチ線出力信号ＭＬＯを出力する。
【０１１６】
次に、不一致（ミス）の場合を説明する。
【０１１７】
初期状態では、プリチャージイネーブル信号ｐｃｅのローレベルにより、プリチャージＭＯＳトランジスタＱ１、Ｑ２がオン状態とされているので、マッチ線ＭＬ０がハイレベルにプリチャージされ、局所接地配線ＬＶＳＳ０がローレベルにプリチャージされている。
【０１１８】
プリチャージイネーブル信号ｐｃｅのハイレベルへの遷移により、プリチャージＭＯＳトランジスタＱ１、Ｑ２がオフ状態とされ、サーチデータが各エントリデータと比較される。サーチデータがたとえばマッチ線ＭＬ０に接続された複数のＴＣＡＭセルと不一致する場合、マッチ線ＭＬ０はハイレベルのようなプリチャージレベルからローレベル側へ遷移し、局所接地配線ＬＶＳＳ０はローレベルのようなプリチャージレベルがらないレベル側へ遷移する。そして、マッチ線ＭＬ０と局所接地配線ＬＶＳＳ０との間で、電荷の分配（チャージシェア）により、マッチ線ＭＬ０の電位は、（１／２）ＶＤＤのような電位へ、また、局所接地配線ＬＶＳＳ０の電位は（１／２）ＶＤＤのような電位へ遷移する。ローレベルのスイッチイネーブル信号ｓｗｅにより、スイッチＳＷ１、ＳＷ２はオン状態とされているので、マッチ線ＭＬ０および局所接地配線ＬＶＳＳ０の電位は、マッチアンプＭＡの入力配線ｃｔｍ、ｃｂｍに伝達される。
【０１１９】
その後、スイッチイネーブル信号ｓｗｅはローレベルからハイレベルへ遷移する。これにより、スイッチＳＷ１、ＳＷ２はオフ状態になる。そして、所定の遅延時間経過後、参照電位発生信号ｖｒｅｆｇがローレベルからハイレベルへ一時的に遷移する。これにより、入力配線ｃｂｍの電位レベルが、一時的に（１／２）ＶＤＤのような電位から上昇する。つまり、入力配線ｃｂｍの電位レベルは、入力配線ｃｔｍの電位レベルを超えた電位になる。
【０１２０】
その後、マッチアンプイネーブル信号ｍａｅがローレベルからハイレベルへ遷移し、入力配線ｃｔｍ、ｃｂｍの電位レベルを取り込んで増幅し、出力ラッチ回路ＴＬから、不一致を示すローレベルのマッチ線出力信号ＭＬＯを出力する。
【０１２１】
図２１によれば、マッチ線ＭＬ０と局所接地配線ＬＶＳＳ０との間で電荷の分配（チャージシェア）を行う構成であっても、入力配線ｃｂｍの電位レベルをブートストラップにより、一時的にジョユ証させることで、正確に一致および不一致の出力を出力ラッチ回路ＬＴから出力することができる。
【０１２２】
図２２において、図２２が図１７と異なる点は、第１層金属配線Ｍ１４１、１４４がＹ方向において短くされ、隣接するＴＣＡＭセルと共有されない点と、第１層金属配線Ｍ１４１、１４４のおのおのがビア１を介し局所接地配線ＬＶＳＳ０に接続されることになる点である。他の構成は、図１７と同一であるので、説明は省略する。
【０１２３】
図２３において、図２３が図１８と異なる点は、第２層金属配線Ｍ２１２と第３層金属配線Ｍ３０４とを接続するビア２が削除されて、第２層金属配線Ｍ２１２が局所接地配線ＬＶＳＳ０とされている点である。他の構成は、図１８と同一であるので、説明は省略する。
【実施例３】
【０１２４】
次に、実施例３について、図面を用いて説明する。実施例３は、実施例１または実施例２を、連想メモリの１つであるＢＣＡＭ（Ｂｉｎａｒｙ Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）へ適用した構成例に対応する。
【０１２５】
図２４は、実施例３に係る半導体記憶装置の構成例を示す図である。半導体記憶装置１ｄは、ＢＣＡＭであり、例えば、単結晶シリコンの様な半導体基板の表面に、公知のＣＭＯＳ半導体製造方法により形成される。例示的に示されるように、２行４列に配置された８つのメモリセル（ＭＣ００−ＭＣ３１）を含むメモリアレイ２ｄを有する。
【０１２６】
図２４において、図２４が図１９と異なる点は、メモリセル（ＭＣ００−ＭＣ３１）のおのおのに、一対のサーチ線が接続される点である。つまり、サーチ線対ＳＬ０、／ＳＬ０が１列を構成するメモリセルＭＣ００、ＭＣ０１に接続される。同様に、サーチ線対ＳＬ１、／ＳＬ１が１列を構成するメモリセルＭＣ１０、ＭＣ１１に接続され、サーチ線対ＳＬ２、／ＳＬ２が１列を構成するメモリセルＭＣ２０、ＭＣ２１に接続され、サーチ線対ＳＬ３、／ＳＬ３が１列を構成するメモリセルＭＣ３０、ＭＣ３１に接続される。他の構成は、図１９と同じである。
【０１２７】
図２５は、実施例３に係るＢＣＡＭのメモリセルの回路例を示す図である。図２５は、例示的に、メモリセルＭＣ００、ＭＣ１０の構成を示す。図２５に示すように、データ比較回路ＤＣＭＰ０がメモリセルＭＣ００に設けられ、データ比較回路ＤＣＭＰ１がメモリセルＭＣ１０に設けられる。
【０１２８】
データ比較回路ＤＣＭＰ０は、４つのＮチャネルＭＯＳトランジスタ（ＮＳ０−ＮＳ３）を含む。ＮチャネルＭＯＳトランジスタＮＳ０のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ１のソース・ドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ０のゲートは、サーチ線ＳＬ０に接続される。ＮチャネルＭＯＳトランジスタＮＳ１のゲートは、メモリセルＭＣ００の第１記憶ノードＭＢ１に接続される。ＮチャネルＭＯＳトランジスタＮＳ２のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ３のソース・ドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ２のゲートは、サーチ線／ＳＬ０に接続される。ＮチャネルＭＯＳトランジスタＮＳ３のゲートは、メモリセルＭＣ００の第２記憶ノードＭＴ１に接続される。
【０１２９】
データ比較回路ＤＣＭＰ１は、４つのＮチャネルＭＯＳトランジスタ（ＮＳ０１−ＮＳ３１）を含む。ＮチャネルＭＯＳトランジスタＮＳ０１のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ１１のソース・ドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ０１のゲートは、サーチ線ＳＬ１に接続される。ＮチャネルＭＯＳトランジスタＮＳ１１のゲートは、メモリセルＭＣ１０の第１記憶ノードＭＢ１に接続される。ＮチャネルＭＯＳトランジスタＮＳ２１のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ３１のソース・ドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ２１のゲートは、サーチ線／ＳＬ１に接続される。ＮチャネルＭＯＳトランジスタＮＳ３１のゲートは、メモリセルＭＣ１０の第２記憶ノードＭＴ２に接続される。
【０１３０】
図２６は、第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。図２７は、第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。なお、以下の説明では、実施態様、実施例１、変形例、実施例２、変形例２と同じ参照記号がつかわれる場合があるが、異なるものを示す場合がある。
【０１３１】
図２６には、メモリセルＭＣ００のレイアウト構成を、例示的に示している。図２６に示すレイアウトは、メモリセルＭＣ２０、ＭＣ０１、ＭＣ２１にも適用可能である。
【０１３２】
メモリセルＭＣ００の形成領域において、Ｘ方向に沿って設けられた２つのＰ型ウェル領域ＰＷ１、ＰＷ２と、２つのＰ型ウェル領域ＰＷ１、ＰＷ２の間に設けられたＮ型ウェル領域ＮＷと、が半導体基板の表面に形成される。Ｐ型ウェル領域ＰＷ１、ＰＷ２は、Ｐ型の不純物が導入された半導体領域であり、Ｎ型ウェル領域ＮＷは、Ｎ型の不純物が導入された半導体領域である。
【０１３３】
メモリセルＭＣ００の形成領域には、６つのゲート電極（Ｇ１−Ｇ６）がＹ方向に沿って配置される。ゲート電極Ｇ１はＮチャネルＭＯＳトランジスタＮＴ１のゲート電極を構成する。ゲート電極Ｇ２は、ＮチャネルＭＯＳトランジスタＮＴ２のゲート電極を構成する。ゲート電極Ｇ３はＰチャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳトランジスタＮＤ１およびＮチャネルＭＯＳトランジスタＮＳ３のゲート電極を構成する。ゲート電極Ｇ４はＰチャネルＭＯＳトランジスタＰＭ２、ＮチャネルＭＯＳトランジスタＮＤ２およびＮチャネルＭＯＳトランジスタＮＳ１のゲート電極を構成する。ゲート電極Ｇ５はＮチャネルＭＯＳトランジスタＮＳ０のゲート電極を構成する。ゲート電極Ｇ６はＮチャネルＭＯＳトランジスタＮＳ２のゲート電極を構成する。
【０１３４】
Ｐ型ウェル領域ＰＷ１には、Ｎ型不純物領域Ｎ１がＸ方向に沿って設けられている。Ｎ型不純物領域Ｎ１は、ＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ１のソースまたはドレインを構成する。Ｐ型ウェル領域ＰＷ２には、Ｎ型不純物領域Ｎ２がＸ方向に沿って設けられている。Ｎ型不純物領域Ｎ２は、ＮチャネルＭＯＳトランジスタＮＳ２、ＮＳ３、ＮＳ１、ＮＳ０のソースまたはドレインを構成する。Ｎ型不純物領域Ｎ１、Ｎ２は、Ｎ型の不純物が導入された半導体領域である。
【０１３５】
Ｎ型ウェル領域ＮＷには、Ｐ型不純物領域Ｐ１がＸ方向に沿って設けられている。Ｐ型不純物領域Ｐ１は、Ｐ型の不純物が導入された半導体領域である。Ｐ型不純物領域Ｐ１は、ＰチャネルＭＯＳトランジスタＰＭ１およびＰチャネルＭＯＳトランジスタＰＭ２のソースまたはドレインを構成する。
【０１３６】
図２６に示すように、メモリセルＭＣ００の形成領域には、第１層目金属配線（Ｍ１１−Ｍ１９、Ｍ１１０−Ｍ１１２）が設けられる。第１層目金属配線Ｍ１１は、Ｘ方向に沿って設けられたワード線ＷＬｅ０を構成し、ゲート電極Ｇ１およびＧ２に、コンタクトを介して接続される。第１層目金属配線Ｍ１２は、Ｘ方向に沿って設けられたワード線ＷＬｏ０を構成する。第１層目金属配線Ｍ１２は、メモリセルＭＣ１０の形成領域において、ゲート電極Ｇ１およびＧ２に、コンタクトを介して接続される。なお、メモリセルＭＣ１０の形成領域のレイアウトは、図示しないが、図２６に示すレイアウトと、同様に構成されている。第１層目金属配線Ｍ１３は、ＮチャネルＭＯＳトランジスタＮＴ２のソースまたはドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１３は、ビット線ＢＬ０に接続されることになる。第１層目金属配線Ｍ１４は、ＮチャネルＭＯＳトランジスタＮＴ１のソースまたはドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１４は、ビット線ＢＬ１に接続されることになる。第１層目金属配線Ｍ１５は、Ｘ方向に沿って設けられたマッチ線ＭＬ０を構成する。第１層目金属配線Ｍ１５は、ＮチャネルＭＯＳトランジスタＮＳ３、ＮＳ４のドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１６は、Ｘ方向に沿って設けられた接地電位配線ＶＳＳを構成する。第１層目金属配線Ｍ１６は、ＮチャネルＭＯＳトランジスタＮＳ２、ＮＳ０のソースに、コンタクトを介して接続される。第１層目金属配線Ｍ１７は、ゲート電極Ｇ５にコンタクトを介して接続される。第１層目金属配線Ｍ１７は、サーチ線ＳＬ０に接続されることになる。第１層目金属配線Ｍ１８は、ゲート電極Ｇ６にコンタクトを介して接続される。第１層目金属配線Ｍ１８は、サーチ線／ＳＬ０に接続されることになる。第１層目金属配線Ｍ１９は、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン、ＮチャネルＭＯＳトランジスタＮＤ２のドレイン、および、ゲート電極Ｇ３に、コンタクトを介して接続される。第１層目金属配線Ｍ１１０は、ＰチャネルＭＯＳトランジスタＰＭ１のドレイン、ＮチャネルＭＯＳトランジスタＮＤ１のドレイン、および、ゲート電極Ｇ４に、コンタクトを介して接続される。第１層目金属配線Ｍ１１１は、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１１１は、電源電位配線ＶＤＤに接続されることになる。第１層目金属配線Ｍ１１２は、ＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２のドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１１２は、接地電位配線ＶＳＳに接続されることになる。
【０１３７】
図２７に示すように、メモリセルＭＣ００の形成領域には、第２層目金属配線（Ｍ２０-Ｍ２５）がＹ方向に沿って設けられる。第２層目金属配線Ｍ２０は、ビット線ＢＬ1を構成する。第２層目金属配線Ｍ２０は、ビア１を介して第１層目金属配線Ｍ１４に接続される。第２層目金属配線Ｍ２１は、サーチ線／ＳＬ０を構成する。第２層目金属配線Ｍ２１は、ビア１を介して第１層目金属配線Ｍ１８に接続される。第２層目金属配線Ｍ２２は、接地電位配線ＶＳＳを構成する。第２層目金属配線Ｍ２２は、ビア１を介して第１層目金属配線Ｍ１６、Ｍ１１２に接続される。第２層目金属配線Ｍ２３は、電源電位配線ＶＤＤを構成する。第２層目金属配線Ｍ２３は、ビア１を介して第１層目金属配線Ｍ１１１に接続される。第２層目金属配線Ｍ２４は、サーチ線ＳＬ０を構成する。第２層目金属配線Ｍ２４は、ビア１を介して第１層目金属配線Ｍ１７に接続される。第２層目金属配線Ｍ２５は、ビット線ＢＬ０を構成する。第２層目金属配線Ｍ２５は、ビア１を介して第１層目金属配線Ｍ１３に接続される。
【０１３８】
実施例３のレイアウト構成によれば、以下の効果を得ることが可能である。
【０１３９】
ワード線ＷＬｅ０、ＷＬｏ０は、第１層目金属配線（Ｍ１１、Ｍ１２）を用いて、Ｙ方向（縦方向）に配線する。サーチ線対（SL０、／ＳＬ０）とビット線対（BL０、ＢＬ１）は、第２層目金属配線（Ｍ２４、Ｍ２１、Ｍ２５、Ｍ２０）を用いて、Ｘ方向（横方向）に配線する。第３層目金属配線は、図２４および図２５のメモリセルの構成では不要である。したがって、少ない配線層数でメモリセルを実現できる。そのため、たとえば、第３層目金属配線およびそれ以上の４層目、５層目等の金属配線を、信号等の配線領域（配線）として利用することができる。
【０１４０】
なお、必要に応じて、第３層目金属配線で接地電位配線ＶＳＳおよび電源電位配線ＶＤＤを構成して、電源電位および接地電位の安定化を図ってもよい。
【０１４１】
また、マッチ線ＭＬ０、サーチ線ＳＬ０、／ＳＬ０を、より下層レイヤで配線できるため、上層にあげるためのビア部で発生する寄生容量を削減できる。したがって、トータルとして、マッチ線ＭＬ０、サーチ線ＳＬ０、／ＳＬ０の負荷容量を減らすことができる。これにより、ＢＣＡＭのサーチ動作の低電力化、高速化が期待できる。
【０１４２】
（変形例３）
次に、図２８−図３０を用いて、実施例３の変形例を説明する。変形例３では、変形例２で説明された局所接地配線ＬＶＳＳおよびマッチ線制御回路ＭＬＣａの構成を、実施例３のＢＣＡＭへ適用した構成例である。
【０１４３】
図２８は、変形例３に係るＢＣＡＭのメモリセルの回路例を示す図である。図２９は、第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。図３０は、第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【０１４４】
図２８において、図２８が図２５と異なる点は、ＮチャネルＭＯＳトランジスタＮＳ０、ＮＳ２、ＮＳ０１、ＮＳ２１のソースが局所接地配線ＬＶＳＳに接続されている点である。他の構成は、図２４と同一であるので、説明は省略する。
【０１４５】
図２９において、図２９が図２６と異なる点は、第１層目金属配線Ｍ１６が局所接地配線ＬＶＳＳとされる点である。他の構成は、図２５と同一であるので、説明は省略する。
【０１４６】
図３０において、図３０が図２７と異なる点は、第２層目金属配線Ｍ２２が、第１層目金属配線Ｍ１１２のみに接続される点である（第２層目金属配線Ｍ２２が、ビア１を介して第１層目金属配線Ｍ１６に接続されない点）。他の構成は、図２６と同一であるので、説明は省略する。
【０１４７】
変形例３によれば、実施例３の効果、および、実施例２の変形例２の効果を得ることができる。
【０１４８】
（変形例４）
次に、図３１および図３２を用いて、実施例３の変形例を説明する。変形例４では、図２６（実施例３の変形例２）において説明された２つのＰ型ウェル領域ＰＷ１、ＰＷ２が、１つのＰ型ウェル領域ＰＷにされており、Ｐ型ウェル領域ＰＷ１に形成されていたＮ型不純物領域Ｎ１がＰ型ウェル領域ＰＷ内に形成されたものである。図３１は、変形例４に係る第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。図３２は、変形例４に係る第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【０１４９】
図３１に示すように、メモリセルＭＣ００の形成領域において、Ｐ型ウェル領域ＰＷ内には、Ｎ型不純物領域Ｎ１、Ｎ２がＸ方向に並走して配置される。Ｎ型不純物領域Ｎ１は、Ｐ型不純物領域Ｐ１とＮ型不純物領域Ｎ２との間に配置される。したがって、ＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ１が、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２と、ＮチャネルＭＯＳトランジスタＮＳ０−ＮＳ３との間に配置される。Ｎ型ウェル領域ＮＷは、平面視において、左隣に形成されるメモリセルと共用される。また、Ｐ型ウェル領域ＰＷは、平面視において、右隣に形成されるメモリセルと共用される。他の構成は、図２６と同じであるので、説明は省略する。
【０１５０】
図３２において、図３２が図２７と異なる点は、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２の配置位置とＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ２の配置位置とが変更されたことに伴い、第１層金属配線Ｍ１１２と第２層金属配線Ｍ２２（接地電位配線ＶＳＳ）との接続位置、および、第１層金属配線Ｍ１１１と第２層金属配線Ｍ２３（電源電位配線ＶＤＤ）との接続位置が変更されている。他の構成は、図２６と同じであるので、説明は省略する。
【０１５１】
変形例４によれば、図３１に示すように、図２６（実施例３の変形例２）に示す細い短冊形状のＮ型ウェル領域ＮＷが無くなり、隣接セルと共有した比較的太いＮ型ウェル領域ＮＷおよびＰ型ウェル領域ＰＷとなる。このため、Ｎ型およびＰ型ウェル領域ＮＷ、ＰＷの形成時のプロセス制御が比較的容易になるので、Ｎ型およびＰ型ウェル領域ＮＷ、ＰＷの製造が容易化できる。
【０１５２】
（変形例５）
次に、図３３Ａ、図３３Ｂ、および図３４を用いて、実施例３の変形例を説明する。変形例５は、変形例２で説明された局所接地配線ＬＶＳＳ０およびマッチ線制御回路ＭＬＣａの構成を、変形例４のメモリセルのレイアウト配置に適用したものである。図３３Ａ、図３３Ｂは、変形例５に係る第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。図３３Ｂに示すメモリセルは、図３３Ａに示すメモリセルＭＣ００とＸ方向に隣接するメモリセルＭＣ１０に対応している。図３４は、変形例５に係る第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。
【０１５３】
図３３Ａ、図３３Ｂにおいて、図３３Ａ、図３３Ｂが図３１と異なる点は、第１層金属配線Ｍ１６が局所接地配線ＬＶＳＳ０とされる点である。他の構成は、図３１と同じであるので、説明は省略する。
【０１５４】
図３３Ａに示されるメモリセルＭＣ００において、ワード線ＷＬｅ０である第１層目金属配線Ｍ１１はコンタクトを介してゲート電極Ｇ１およびＧ２に接続されている。一方、図３３Ｂに示されるメモリセルＭＣ１０において、ワード線ＷＬｏ０である第１層目金属配線Ｍ１２はコンタクトを介してゲート電極Ｇ１およびＧ２に接続されている。
【０１５５】
図３４において、図３４が図３２と異なる点は、接地電位配線ＶＳＳである第２層金属配線Ｍ２２が、ビア１を介して、第１層金属配線Ｍ１１２のみに接続される点である（第２層金属配線Ｍ２２が、ビア１を介して、第１層金属配線Ｍ１６に接続されていない点）。他の構成は、図３２と同じであるので、説明は省略する。
【０１５６】
変形例５によれば、変形例２および変形例４と同様な効果を得ることができる。
【実施例４】
【０１５７】
次に、図３５および図３６を用いて、実施例４を説明する。実施例２では、メモリセルＭＣ００、ＭＣ１０の２つを用いて、ＴＣＡＭセルＴＣＥＬを構成した。実施例４は、メモリセルＭＣ００、ＭＣ０１の２つを用いて、ＴＣＡＭセルＴＣＥＬを構成する。また、メモリセルのレイアウト配置は、変形例４（図３１）を利用する。図３５は、実施例４に係る第１層金属配線の形成されたＴＣＡＭのメモリセルのレイアウト配置を示す図である。図３６は、実施例５に係る第２層金属配線の形成されたＴＣＡＭのメモリセルのレイアウト配置を示す図である。
【０１５８】
図３５において、ＴＣＡＭセルＴＣＥＬは、Ｘ方向に沿って設けられた２つのＮ型ウェル領域ＮＷ１、ＮＷ２と、Ｎ型ウェル領域ＮＷ１、ＮＷ２の間に設けられたＰ型ウェル領域ＰＷと、が半導体基板の表面に形成される。
【０１５９】
メモリセルＭＣ００の形成領域には、５つのゲート電極（Ｇ１−Ｇ５）がＹ方向に沿って配置される。ゲート電極Ｇ１はＮチャネルＭＯＳトランジスタＮＴ１のゲート電極を構成する。ゲート電極Ｇ２は、ＮチャネルＭＯＳトランジスタＮＴ２のゲート電極を構成する。ゲート電極Ｇ３はＰチャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳトランジスタＮＤ１およびＮチャネルＭＯＳトランジスタＮＳ３のゲート電極を構成する。ゲート電極Ｇ４はＰチャネルＭＯＳトランジスタＰＭ２、ＮチャネルＭＯＳトランジスタＮＤ２およびＮチャネルＭＯＳトランジスタＮＳ３のゲート電極を構成する。ゲート電極Ｇ５はＮチャネルＭＯＳトランジスタＮＳ２のゲート電極を構成する。
【０１６０】
メモリセルＭＣ０１の形成領域には、５つのゲート電極（Ｇ１−Ｇ５）がＹ方向に沿って配置される。ゲート電極Ｇ１はＮチャネルＭＯＳトランジスタＮＴ１のゲート電極を構成する。ゲート電極Ｇ２は、ＮチャネルＭＯＳトランジスタＮＴ２のゲート電極を構成する。ゲート電極Ｇ３はＰチャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳトランジスタＮＤ１およびＮチャネルＭＯＳトランジスタＮＳ３のゲート電極を構成する。ゲート電極Ｇ４はＰチャネルＭＯＳトランジスタＰＭ２、ＮチャネルＭＯＳトランジスタＮＤ２およびＮチャネルＭＯＳトランジスタＮＳ１のゲート電極を構成する。ゲート電極Ｇ５はＮチャネルＭＯＳトランジスタＮＳ０のゲート電極を構成する。
【０１６１】
Ｐ型ウェル領域ＰＷには、Ｎ型不純物領域Ｎ１、Ｎ２、Ｎ３がＸ方向に沿って離間するように設けられている。Ｎ型不純物領域Ｎ１は、メモリセルＭＣ００のＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ１のソースまたはドレインを構成する。Ｎ型不純物領域Ｎ２は、データ比較回路ＤＣＭＰに含まれるＮチャネルＭＯＳトランジスタＮＳ２、ＮＳ３、ＮＳ１、ＮＳ０のソースまたはドレインを構成する。Ｎ型不純物領域Ｎ３は、メモリセルＭＣ０１のＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ１のソースまたはドレインを構成する。
【０１６２】
Ｎ型ウェル領域ＮＷ１には、Ｐ型不純物領域Ｐ１がＸ方向に沿って設けられている。Ｐ型不純物領域Ｐ１は、メモリセルＭＣ００のＰチャネルＭＯＳトランジスタＰＭ１およびＰチャネルＭＯＳトランジスタＰＭ２のソースまたはドレインを構成する。
【０１６３】
Ｎ型ウェル領域ＮＷ２には、Ｐ型不純物領域Ｐ２がＸ方向に沿って設けられている。Ｐ型不純物領域Ｐ２は、メモリセルＭＣ０１のＰチャネルＭＯＳトランジスタＰＭ１およびＰチャネルＭＯＳトランジスタＰＭ２のソースまたはドレインを構成する。
【０１６４】
図３５に示すように、メモリセルＭＣ００、ＭＣ０１の形成領域には、第１層目金属配線（Ｍ１１−Ｍ１９、Ｍ１１０−Ｍ１１２、ｍ１１−ｍ１４、ｍ１９、ｍ１１０−ｍ１１２）が設けられる。
【０１６５】
まず、第１層目金属配線（Ｍ１１−Ｍ１９、Ｍ１１０−Ｍ１１２について説明する。第１層目金属配線Ｍ１１は、Ｘ方向に沿って設けられたワード線ＷＬｅ０を構成し、ゲート電極Ｇ１およびＧ２に、コンタクトを介して接続される。第１層目金属配線Ｍ１２は、Ｘ方向に沿って設けられたワード線ＷＬｏ０を構成する。第１層目金属配線Ｍ１２は、メモリセルＭＣ１０の形成領域において、ゲート電極Ｇ１およびＧ２に、コンタクトを介して接続される。第１層目金属配線Ｍ１３は、ＮチャネルＭＯＳトランジスタＮＴ２のソースまたはドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１３は、ビット線ＢＬ０に接続されることになる。第１層目金属配線Ｍ１４は、ＮチャネルＭＯＳトランジスタＮＴ１のソースまたはドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１４は、ビット線ＢＬ１に接続されることになる。第１層目金属配線Ｍ１５は、Ｘ方向に沿って設けられたマッチ線ＭＬ０を構成する。第１層目金属配線Ｍ１５は、ＮチャネルＭＯＳトランジスタＮＳ３、ＮＳ４のドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１６は、Ｘ方向に沿って設けられた接地電位配線ＶＳＳを構成する。第１層目金属配線Ｍ１６は、ＮチャネルＭＯＳトランジスタＮＳ２、ＮＳ０のソースに、コンタクトを介して接続される。第１層目金属配線Ｍ１７は、メモリセルＭＣ０１の形成領域のゲート電極Ｇ５にコンタクトを介して接続される。第１層目金属配線Ｍ１７は、サーチ線ＳＬ０に接続されることになる。第１層目金属配線Ｍ１８は、メモリセルＭＣ０１の形成領域のゲート電極Ｇ５にコンタクトを介して接続される。第１層目金属配線Ｍ１８は、サーチ線／ＳＬ０に接続されることになる。第１層目金属配線Ｍ１９は、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン、ＮチャネルＭＯＳトランジスタＮＤ２のドレイン、および、ゲート電極Ｇ３に、コンタクトを介して接続される。第１層目金属配線Ｍ１１０は、ＰチャネルＭＯＳトランジスタＰＭ１のドレイン、ＮチャネルＭＯＳトランジスタＮＤ１のドレイン、および、ゲート電極Ｇ４に、コンタクトを介して接続される。第１層目金属配線Ｍ１１１は、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１１１は、電源電位配線ＶＤＤに接続されることになる。第１層目金属配線Ｍ１１２は、ＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２のドレインに、コンタクトを介して接続される。第１層目金属配線Ｍ１１２は、接地電位配線ＶＳＳに接続されることになる。
【０１６６】
次に、メモリセルＭＣ０１の形成領域の第１層目金属配線（ｍ１１−ｍ１４、ｍ１９、ｍ１１０−ｍ１１２）について説明する。第１層目金属配線ｍ１１は、Ｘ方向に沿って設けられたワード線ＷＬｅ１を構成し、ゲート電極Ｇ１およびＧ２に、コンタクトを介して接続される。第１層目金属配線ｍ１２は、Ｘ方向に沿って設けられたワード線ＷＬｏ１を構成する。第１層目金属配線ｍ１２は、メモリセルＭＣ１１の形成領域において、ゲート電極Ｇ１およびＧ２に、コンタクトを介して接続される。第１層目金属配線ｍ１３は、ＮチャネルＭＯＳトランジスタＮＴ２のソースまたはドレインに、コンタクトを介して接続される。第１層目金属配線ｍ１３は、ビット線ＢＬ０に接続されることになる。第１層目金属配線ｍ１４は、ＮチャネルＭＯＳトランジスタＮＴ１のソースまたはドレインに、コンタクトを介して接続される。第１層目金属配線ｍ１４は、ビット線ＢＬ１に接続されることになる。第１層目金属配線ｍ１９は、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン、ＮチャネルＭＯＳトランジスタＮＤ２のドレイン、および、ゲート電極Ｇ３に、コンタクトを介して接続される。第１層目金属配線ｍ１１０は、ＰチャネルＭＯＳトランジスタＰＭ１のドレイン、ＮチャネルＭＯＳトランジスタＮＤ１のドレイン、および、ゲート電極Ｇ４に、コンタクトを介して接続される。第１層目金属配線ｍ１１１は、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のドレインに、コンタクトを介して接続される。第１層目金属配線ｍ１１１は、電源電位配線ＶＤＤに接続されることになる。第１層目金属配線ｍ１１２は、ＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２のドレインに、コンタクトを介して接続される。第１層目金属配線ｍ１１２は、接地電位配線ＶＳＳに接続されることになる。
【０１６７】
図３６に示すように、メモリセルＭＣ００、ＭＣ０１の形成領域には、第２層目金属配線（Ｍ２０-Ｍ２５）がＹ方向に沿って設けられる。
【０１６８】
第２層目金属配線Ｍ２０は、ビット線ＢＬ1を構成する。第２層目金属配線Ｍ２０は、ビア１を介して第１層目金属配線Ｍ１４、ｍ１４に接続される。第２層目金属配線Ｍ２１は、サーチ線／ＳＬ０を構成する。第２層目金属配線Ｍ２１は、ビア１を介して第１層目金属配線Ｍ１８に接続される。第２層目金属配線Ｍ２２は、接地電位配線ＶＳＳを構成する。第２層目金属配線Ｍ２２は、ビア１を介して第１層目金属配線Ｍ１６、Ｍ１１２、ｍ１１２に接続される。第２層目金属配線Ｍ２３は、電源電位配線ＶＤＤを構成する。第２層目金属配線Ｍ２３は、ビア１を介して第１層目金属配線Ｍ１１１、ｍ１１１に接続される。第２層目金属配線Ｍ２４は、サーチ線ＳＬ０を構成する。第２層目金属配線Ｍ２４は、ビア１を介して第１層目金属配線Ｍ１７に接続される。第２層目金属配線Ｍ２５は、ビット線ＢＬ０を構成する。第２層目金属配線Ｍ２５は、ビア１を介して第１層目金属配線Ｍ１３、ｍ１３に接続される。
【０１６９】
なお、変形例２で説明された局所接地配線ＬＶＳＳ０およびマッチ線制御回路ＭＬＣａの構成を適用する場合、第１層目金属配線Ｍ１６が局所接地配線ＬＶＳＳ０とされる。この場合、第１層目金属配線Ｍ１６が第２層目金属配線Ｍ２２にビア１を介して接続されないように、対応する部分のビア１が削除される。
【実施例５】
【０１７０】
次に、図３７および図３９を用いて、実施例５を説明する。実施例５は、２ポート型メモリセル２ＰＣＥＬへの適用例である。図３７は、実施例５に係る２ポート型メモリセルの回路例を示す図である。図３８は、第１層金属配線の形成された２ポート型メモリセルのレイアウト配置を示す図である。図３９は、第２層金属配線および第３層金属配線の形成された２ポート型メモリセルのレイアウト配置を示す図である。
【０１７１】
図３７において、図３７が図５と異なる点は、読み出しポート用の２つＮチャネルＭＯＳトランジスタ（ＮＳ３とＮＳ２、または、ＮＳ１とＮＳ０）をメモリセルＭＣ００、ＭＣ１０に設けた点である。これに伴い、読み出しポート用の２本のワード線ＲＷＬ０、ＲＷＬ１、および、読み出しポート用のビット線ＲＢＬが設けられる。ワード線ＷＬｏ０、ＷＬｅ０は、書き込みポート用のワード線とすることが可能である。
【０１７２】
メモリセルＭＣ００において、ＮチャネルＭＯＳトランジスタＮＳ２のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ３のソース・ドレイン経路とは、ビット線ＲＢＬと接地電位配線ＶＳＳとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ２のゲートは、読み出しポート用ワード線ＲＷＬ１に接続される。ＮチャネルＭＯＳトランジスタＮＳ３のゲートは、メモリセルＭＣ００の第２記憶ノードＭＢ１に接続される。
【０１７３】
メモリセルＭＣ１０において、ＮチャネルＭＯＳトランジスタＮＳ０のソース・ドレイン経路とＮチャネルＭＯＳトランジスタＮＳ１のソース・ドレイン経路とは、ビット線ＲＢＬと接地電位配線ＶＳＳとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ０のゲートは、読み出しポート用ワード線ＲＷＬ０に接続される。ＮチャネルＭＯＳトランジスタＮＳ１のゲートは、メモリセルＭＣ１０の第１記憶ノードＭＴ２に接続される。
【０１７４】
以上の構成により、２ポート型メモリセル２ＰＣＥＬが構成されている。たとえば、メモリセルＭＣ００において、第２記憶ノードＭＢ１がハイレベル“１”を格納していた場合、ワード線ＲＷＬ１がハイレベルのような選択レベルとされると、ＮチャネルＭＯＳトランジスタＮＳ２、ＮＳ３がオン状態とされるので、ハイレベルにプリチャージされていたビット線ＲＢＬの電位がローレベル側へ遷移する。これにより、メモリセルＭＣ００に格納されていたデータがビット線ＲＢＬに読みだされる。また、メモリセルＭＣ００において、第２記憶ノードＭＢ１がローハイレベル“０”を格納していた場合、ワード線ＲＷＬ１がハイレベルのような選択レベルとされると、ＮチャネルＭＯＳトランジスタＮＳ２がオン状態とされるが、ＮチャネルＭＯＳトランジスタＮＳ３はオフ状態を維持する。したがって、ハイレベルにプリチャージされていたビット線ＲＢＬの電位が維持される。これにより、メモリセルＭＣ００に格納されていたデータがビット線ＲＢＬに読みだされる。
【０１７５】
図３８において、図３８が図１１と異なる点は、メモリセルＭＣ００およびメモリセルＭＣ１０の形成領域において、ゲート電極Ｇ４がＹ方向に延長されている点、Ｙ方向に沿ってゲート電極Ｇ５が設けられている点、Ｐ型ウェル領域ＰＷ２内にＮ型不純物領域Ｎ３が形成されている点、および第１層金属配線Ｍ１４０−Ｍ１４４が新たに設けられている点、である。これにより、読み出しポート用の２つＮチャネルＭＯＳトランジスタ（ＮＳ３とＮＳ２、または、ＮＳ１とＮＳ０）が、メモリセルＭＣ００およびメモリセルＭＣ１０の形成領域に形成される。他の構成は、図１１と同じであるので、説明は省略する。
【０１７６】
図３８において、Ｎ型不純物領域Ｎ３は、ＮチャネルＭＯＳトランジスタ（ＮＳ２、ＮＳ３、ＮＳ１、ＮＳ０）のソースまたはドレインを構成する。メモリセルＭＣ００の形成領域において、ゲート電極Ｇ５は、ＮチャネルＭＯＳトランジスタＮＳ２のゲートを構成する。メモリセルＭＣ１０の形成領域において、ゲート電極Ｇ５は、ＮチャネルＭＯＳトランジスタＮＳ１のゲートを構成する。
【０１７７】
第１層金属配線Ｍ１４０は、ＮチャネルＭＯＳトランジスタＮＳ３およびＮＳ１のドレインを構成するＮ型不純物領域Ｎ３に、コンタクトを介して接続される。第１層金属配線Ｍ１４０は、ビア１を介して、ビット線ＲＢＬに接続されることになる。第１層金属配線Ｍ１４１は、ＮチャネルＭＯＳトランジスタＮＳ２のゲートにコンタクトを介して接続される。第１層金属配線Ｍ１４１は、ビア１を介して、ワード線ＲＷＬ１に接続されることになる。第１層金属配線Ｍ１４２は、ＮチャネルＭＯＳトランジスタＮＳ３のソースを構成するＮ型不純物領域Ｎ３に、コンタクトを介して接続される。第１層金属配線Ｍ１４２は、ビア１を介して、接地電位配線ＶＳＳに接続されることになる。第１層金属配線Ｍ１４３は、ＮチャネルＭＯＳトランジスタＮＳ０のゲートにコンタクトを介して接続される。第１層金属配線Ｍ１４３は、ビア１を介して、ワード線ＲＷＬ０に接続されることになる。第１層金属配線Ｍ１４４は、ＮチャネルＭＯＳトランジスタＮＳ０のソースを構成するＮ型不純物領域Ｎ３に、コンタクトを介して接続される。第１層金属配線Ｍ１４４は、ビア１を介して、接地電位配線ＶＳＳに接続されることになる。
【０１７８】
図３９において、図３９が図１３と異なる点は、第２層金属配線Ｍ２１０−Ｍ２１３がＹ方向に沿って設けられている点、第３層金属配線Ｍ３０６−３０７がＸ方向に沿って設けられている点、である。他の構成は、図１３と同じであるので、説明は省略する。
【０１７９】
図３９において、第２層金属配線Ｍ２１０は、ワード線ＲＷＬ０を構成する。第２層金属配線Ｍ２１０は、第１層金属配線Ｍ１４３にビア１を介して接続している。第２層金属配線Ｍ２１１は、ワード線ＲＷＬ１を構成する。第２層金属配線Ｍ２１１は、第１層金属配線Ｍ１４３にビア１を介して接続している。第２層金属配線Ｍ２１２は、接地電位配線ＶＳＳである。接地電位配線ＶＳＳは、第１層金属配線Ｍ１４２、Ｍ１４４にビア１を介して接続している。第２層金属配線Ｍ２１３は、第１層金属配線Ｍ１４０にビア１を介して接続している。第２層金属配線Ｍ２１３は、ビア２を介して、第３層金属配線Ｍ３０６に接続される。
【０１８０】
第３層金属配線Ｍ３０６は、ビット線ＲＢＬを構成する。第３層金属配線Ｍ３０６は、ビット線ＢＬ１（Ｍ３０３）と接地電位配線ＶＳＳ（Ｍ３０４）の間に並走して配置される。第３層金属配線Ｍ３０７は、通過配線であり、電源電位配線ＶＤＤ（Ｍ３０２）とビット線ＢＬ１（Ｍ３０３）の間に並走して配置される。なお、第３層金属配線Ｍ３０７は設けられなくてもよい。
【０１８１】
実施例５によれば、実施態様および実施例１と同様な効果を得ることが可能な２ポート型メモリを構成することが可能である。
【実施例６】
【０１８２】
次に、図４０および図４１を用いて、実施例６を説明する。実施例６は、図３１の変形例４に係るＢＣＡＭのメモリセルのレイアウト配置を、ＦｉｎＦＥＴの構造を利用して配置したものである。図４０は、実施例６に係る第１層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。図４１は、実施例６に係る第２層金属配線の形成されたＢＣＡＭのメモリセルのレイアウト配置を示す図である。なお、ＢＣＡＭのメモリセルの回路構成は、図２５と同じである。
【０１８３】
図４０において、メモリセルＭＣ００の形成領域には、Ｙ方向に沿って設けられたゲート電極Ｇ１−Ｇ６と、Ｘ方向に沿って設けられたＮ型ウェル領域ＮＷと、Ｎ型ウェル領域ＮＷに隣接し、かつ、Ｘ方向に沿って設けられたＰ型ウェル領域ＰＷと、を有する。Ｎ型ウェル領域ＮＷは、平面視において、左隣に形成されるメモリセルと共用される。また、Ｐ型ウェル領域ＰＷは、Ｙ方向に沿って設けられ、平面視において、右隣に形成されるメモリセルと共用される。メモリセルＭＣ００の形成領域には、また、Ｙ方向に沿って設けられた第０層金属配線としてのローカルインターコネクト配線（ＬＩＣ１−ＬＩＣ１１）と、Ｘ方向に沿って設けられた第１層金属配線（Ｍ１１−Ｍ１９、Ｍ１１０−Ｍ１１２）と、が設けられる。
【０１８４】
ゲート電極Ｇ１は、ＮチャネルＭＯＳトランジスタＮＴ１のゲートを構成する。ゲート電極Ｇ２は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートを構成する。ゲート電極Ｇ３は、ＰチャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳトランジスタＮＤ１およびＮチャネルＭＯＳトランジスタＮＳ３のゲートを構成する。ゲート電極Ｇ４は、ＰチャネルＭＯＳトランジスタＰＭ２、ＮチャネルＭＯＳトランジスタＮＤ２およびＮチャネルＭＯＳトランジスタＮＳ１のゲートを構成する。ゲート電極Ｇ５は、ＮチャネルＭＯＳトランジスタＮＳ０のゲートを構成する。ゲート電極Ｇ６は、ＮチャネルＭＯＳトランジスタＮＳ２のゲートを構成する。
【０１８５】
Ｎ型ウェル領域ＮＷ内には、Ｐ型不純物領域Ｐ１がＸ方向に沿って配置される。Ｐ型不純物領域Ｐ１は、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のソースまたはドレインとなる。
【０１８６】
Ｐ型ウェル領域ＰＷ内には、Ｎ型不純物領域Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ２３がＸ方向に並走して配置される。Ｎ型不純物領域Ｎ１１、Ｎ１２は、Ｐ型不純物領域Ｐ１とＮ型不純物領域Ｎ２１との間に配置される。Ｎ型不純物領域Ｎ１１、Ｎ１２は、ＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ２のソースまたはドレインを構成する。ＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ２の各々は、２つのトランジスタが並列に接続された構成とされている。
【０１８７】
Ｎ型不純物領域Ｎ２１、Ｎ２２、Ｎ２３は、ＮチャネルＭＯＳトランジスタＮＳ０−ＮＳ３のソースまたはドレインを構成する。ＮチャネルＭＯＳトランジスタＮＳ０−ＮＳ３の各々は、３つのトランジスタが並列に接続された構成とされている。ＮチャネルＭＯＳトランジスタＮＴ１、ＮＤ１、ＮＤ２、ＮＴ２が、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２と、ＮチャネルＭＯＳトランジスタＮＳ０−ＮＳ３との間に配置される。
【０１８８】
第１層金属配線Ｍ１１は、ワード線ＷＬｅ０を構成する。Ｍ１１は、ゲート電極Ｇ１、Ｇ２に、コンタクトを介して、接続されている。第１層金属配線Ｍ１２は、ワード線ＷＬｏ０を構成する。Ｍ１２は、メモリセルＭＣ１０の形成領域において、ゲート電極Ｇ１およびＧ２に、コンタクトを介して接続される。第１層金属配線Ｍ１３は、ＬＩＣ４に、コンタクトを介して接続される。ＬＩＣ４は、ＮチャネルＭＯＳトランジスタＮＴ２のソースを構成するＮ型不純物領域Ｎ１１、Ｎ１２に接続される。Ｍ１３は、ビット線ＢＬ１に接続されることになる。第１層金属配線Ｍ１４は、ＬＩＣ５に、コンタクトを介して接続される。ＬＩＣ５は、ＮチャネルＭＯＳトランジスタＮＴ１のソースを構成するＮ型不純物領域Ｎ１１、Ｎ１２に接続される。Ｍ１４は、ビット線ＢＬ０に接続されることになる。第１層金属配線Ｍ１５は、マッチ線ＭＬ０を構成する。Ｍ１５は、ＬＩＣ９に、コンタクトを介して接続される。ＬＩＣ９は、ＮチャネルＭＯＳトランジスタＮＳ１、ＮＳ３のドレインを構成するＮ型不純物領域Ｎ２１、Ｎ２２、Ｎ２３に接続される。第１層金属配線Ｍ１６は、ＬＩＣ７とＬＩＣ１１とに、コンタクトを介して接続される。ＬＩＣ７は、ＮチャネルＭＯＳトランジスタＮＳ０のソースを構成するＮ型不純物領域Ｎ２１、Ｎ２２、Ｎ２３に接続される。ＬＩＣ１１は、ＮチャネルＭＯＳトランジスタＮＳ２のソースを構成するＮ型不純物領域Ｎ２１、Ｎ２２、Ｎ２３に接続される。Ｍ１６は、接地電位配線ＶＳＳと接続されることになる。第１層金属配線Ｍ１７は、ゲート電極Ｇ５に、コンタクトを介して接続される。Ｍ１７は、サーチ線ＳＬ０に接続されることになる。第１層金属配線Ｍ１８は、ゲート電極Ｇ６に、コンタクトを介して接続される。Ｍ１８は、サーチ線／ＳＬ０に接続されることになる。第１層金属配線Ｍ１９は、ゲート電極Ｇ３とＬＩＣ３とに、コンタクトを介して接続される。ＬＩＣ３は、ＰチャネルＭＯＳトランジスタＰＭ２のドレインを構成するＰ型不純物領域Ｐ１、および、ＮチャネルＭＯＳトランジスタＮＤ２のドレインを構成するＮ型不純物領域Ｎ１１、Ｎ１２に接続されている。第１層金属配線Ｍ１１０は、ゲート電極Ｇ４とＬＩＣ２とに、コンタクトを介して接続される。ＬＩＣ２は、ＰチャネルＭＯＳトランジスタＰＭ１のドレインを構成するＰ型不純物領域Ｐ１、および、ＮチャネルＭＯＳトランジスタＮＤ１のドレインを構成するＮ型不純物領域Ｎ１１、Ｎ１２に接続される。第１層金属配線Ｍ１１１は、ＬＩＣ１に、コンタクトを介して接続される。ＬＩＣ１は、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のソースを構成するＰ型不純物領域Ｐ１に接続される。Ｍ１１１は、電源電位配線ＶＤＤと接続されることになる。第１層金属配線Ｍ１１２は、ＬＩＣ６に、コンタクトを介して接続される。ＬＩＣ６は、ＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２のソースを構成するＮ型不純物領域Ｎ１１、Ｎ１２に接続される。なお、ＬＩＣ８は、ＮチャネルＭＯＳトランジスタＮＳ２のドレイン、または、ＮチャネルＭＯＳトランジスタＮＳ３のソースを構成するＮ型不純物領域Ｎ２１、Ｎ２２、Ｎ２３に接続される。ＬＩＣ１０は、ＮチャネルＭＯＳトランジスタＮＳ０のドレイン、または、ＮチャネルＭＯＳトランジスタＮＳ１のソースを構成するＮ型不純物領域Ｎ２１、Ｎ２２、Ｎ２３に接続される。
【０１８９】
図４１において、  図２７に示すように、メモリセルＭＣ００の形成領域には、第２層目金属配線（Ｍ２０-Ｍ２５）がＹ方向に沿って設けられる。
【０１９０】
第２層目金属配線Ｍ２０は、ビット線ＢＬ1を構成する。第２層目金属配線Ｍ２０は、ビア１を介して第１層目金属配線Ｍ１４に接続される。第２層目金属配線Ｍ２１は、サーチ線／ＳＬ０を構成する。第２層目金属配線Ｍ２１は、ビア１を介して第１層目金属配線Ｍ１８に接続される。第２層目金属配線Ｍ２２は、接地電位配線ＶＳＳを構成する。第２層目金属配線Ｍ２２は、ビア１を介して第１層目金属配線Ｍ１６、Ｍ１１２に接続される。第２層目金属配線Ｍ２３は、電源電位配線ＶＤＤを構成する。第２層目金属配線Ｍ２３は、ビア１を介して第１層目金属配線Ｍ１１１に接続される。第２層目金属配線Ｍ２４は、サーチ線ＳＬ０を構成する。第２層目金属配線Ｍ２４は、ビア１を介して第１層目金属配線Ｍ１７に接続される。第２層目金属配線Ｍ２５は、ビット線ＢＬ０を構成する。第２層目金属配線Ｍ２５は、ビア１を介して第１層目金属配線Ｍ１３に接続される。
【０１９１】
なお、変形例２で説明された局所接地配線ＬＶＳＳおよびマッチ線制御回路ＭＬＣａの構成を実施例６に適用する場合、すなわち、第１層目金属配線Ｍ１６を局所接地配線ＬＶＳＳとする場合、第２層目金属配線Ｍ２２は、ビア１を介して、第１層目金属配線Ｍ１１２にのみ接続する（第１層目金属配線Ｍ１６には接続しない）。の場合、第１層目金属配線Ｍ１６が第２層目金属配線Ｍ２２にビア１を介して接続されないように、対応する部分のビア１が削除される。これにより、第１層目金属配線Ｍ１６は、局所接地配線ＬＶＳＳとすることができる。
【０１９２】
実施例６によれば、以下の効果を得ることができる。
【０１９３】
第１層金属配線（Ｍ１１−Ｍ１９、Ｍ１１０−Ｍ１１２）の配線ピッチが、等間隔で直線パターンのみであるので、製造が容易化される。
【０１９４】
第２層目金属配線（Ｍ２０-Ｍ２５）の配線ピッチが、等間隔で直線パターンのみであるので、製造が容易化される。
【０１９５】
変形例４と同様に、隣接セルと共有した比較的太いＮ型ウェル領域ＮＷおよびＰ型ウェル領域ＰＷとなる。このため、Ｎ型およびＰ型ウェル領域ＮＷ、ＰＷの形成時のプロセス制御が比較的容易になるので、Ｎ型およびＰ型ウェル領域ＮＷ、ＰＷの製造が容易化できる。
【０１９６】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【０１９７】
１、１ａ、１ｂ、１ｃ、１ｄ：半導体記憶装置
２、２ａ、２ｂ、２ｃ、２ｄ：メモリアレイ
ＭＣ：メモリセル
Ｇ、Ｇ１、Ｇ２、Ｇ３、Ｇ４：ゲート電極（ゲート配線）
ＷＬ：ワード線
ＢＴ：ビット線
ＴＣＥＬ：ＴＣＡＭセル
ＭＬ０：マッチ線
ＳＬ０、／ＳＬ０：サーチ線
【図１】
2019114764.tif 000003
【図２】
2019114764.tif 000004
【図３】
2019114764.tif 000005
【図４】
2019114764.tif 000006
【図５】
2019114764.tif 000007
【図６】
2019114764.tif 000008
【図７】
2019114764.tif 000009
【図８】
2019114764.tif 000010
【図９】
2019114764.tif 000011
【図１０】
2019114764.tif 000012
【図１１】
2019114764.tif 000013
【図１２】
2019114764.tif 000014
【図１３】
2019114764.tif 000015
【図１４】
2019114764.tif 000016
【図１５】
2019114764.tif 000017
【図１６】
2019114764.tif 000018
【図１７】
2019114764.tif 000019
【図１８】
2019114764.tif 000020
【図１９】
2019114764.tif 000021
【図２０】
2019114764.tif 000022
【図２１】
2019114764.tif 000023
【図２２】
2019114764.tif 000024
【図２３】
2019114764.tif 000025
【図２４】
2019114764.tif 000026
【図２５】
2019114764.tif 000027
【図２６】
2019114764.tif 000028
【図２７】
2019114764.tif 000029
【図２８】
2019114764.tif 000030
【図２９】
2019114764.tif 000031
【図３０】
2019114764.tif 000032
【図３１】
2019114764.tif 000033
【図３２】
2019114764.tif 000034
【図３３Ａ】
2019114764.tif 000035
【図３３Ｂ】
2019114764.tif 000036
【図３４】
2019114764.tif 000037
【図３５】
2019114764.tif 000038
【図３６】
2019114764.tif 000039
【図３７】
2019114764.tif 000040
【図３８】
2019114764.tif 000041
【図３９】
2019114764.tif 000042
【図４０】
2019114764.tif 000043
【図４１】
2019114764.tif 000044
【手続補正書】
【提出日】平成30年6月20日(2018.6.20)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2019114764.tif 000045
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2019114764.tif 000046
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2019114764.tif 000047
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2019114764.tif 000048
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2019114764.tif 000049
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2019114764.tif 000050
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2019114764.tif 000051
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2019114764.tif 000052