(57)【要約】【課題】画面更新時間が短い低コストの表示装置を提供する。【解決手段】アクティブマトリクス型表示装置において、表示パネルは画素回路の列に対応して２以上の第１数のソース線を有し、ゲート線駆動回路は第１数のゲート線を同じ期間で選択する。表示パネルは、ソース線と画素回路の接続位置の一部に、ゲート線と同じ配線層に形成され、ソース線に接続された一端を有し、ゲート線と同じ方向に延伸して他のソース線と平面視で交差する第１接続配線と、ソース線と同じ配線層に形成され、第１接続配線の他端に接続された第２接続配線とを含む接続部を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
アクティブマトリクス型表示装置であって、
行方向に延伸する複数のゲート線と、列方向に延伸する複数のソース線と、行方向および列方向に配置された複数の画素回路とを含む表示パネルと、
前記ゲート線を駆動するゲート線駆動回路と、
前記ソース線を駆動するソース線駆動回路とを備え、
前記ソース線は、前記画素回路の列に対応して２以上の第１数ずつ設けられており、
前記ゲート線駆動回路は、前記第１数のゲート線を同じ期間で選択し、
前記表示パネルは、前記ソース線と前記画素回路の接続位置の一部に、前記ゲート線と同じ配線層に形成され、前記ソース線に接続された一端を有し、行方向に延伸して他のソース線と平面視で交差する第１接続配線と、前記ソース線と同じ配線層に形成され、前記第１接続配線の他端に接続された第２接続配線とを含む接続部を有することを特徴とする、表示装置。
【請求項２】
前記接続部は、前記ソース線と前記第１接続配線の一端を接続する第１コンタクトホールと、前記第１接続配線の他端と前記第２接続配線を接続する第２コンタクトホールとをさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記第２接続配線は行方向に延伸し、
前記第２コンタクトホールは、前記第１接続配線の他端と前記第２接続配線の一端を接続することを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記画素回路は、書き込み制御トランジスタを含み、
前記第２接続配線の他端は、前記書き込み制御トランジスタの一方の導通端子として機能することを特徴とする、請求項３に記載の表示装置。
【請求項５】
前記第１数のゲート線の一端は、同じ節点に接続されており、
前記ゲート線駆動回路は、前記節点に電圧を印加することを特徴とする、請求項４に記載の表示装置。
【請求項６】
前記ソース線駆動回路は、
前記第１数のラインメモリと、
同じ構成を有し、並列に動作する前記第１数の出力回路とを含むことを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記ソース線駆動回路の出力端子は、前記第１数の段に千鳥配列されていることを特徴とする、請求項６に記載の表示装置。
【請求項８】
前記第１数は３であり、
前記画素回路の第１側に前記画素回路から遠い順に第１および第２ソース線が配置され、前記画素回路の第２側に第３ソース線が配置されており、
前記接続部は、前記第２ソース線を避けて前記画素回路と前記第１ソース線を接続することを特徴とする、請求項１に記載の表示装置。
【請求項９】
同じ行の前記画素回路は、前記第１〜第３ソース線のうちいずれかに接続され、
同じ列の前記画素回路が接続されるソース線は、前記第１〜第３ソース線のうちで周期的に変化することを特徴とする、請求項８に記載の表示装置。
【請求項１０】
前記第１ソース線の線幅は、前記第２および第３ソース線の線幅よりも太いことを特徴とする、請求項８に記載の表示装置。
【請求項１１】
前記第１数は３であり、
前記画素回路の第１側に前記画素回路から遠い順に第１、第２および第３ソース線が配置されており、
一部の前記接続部は、前記第３ソース線を避けて前記第２ソース線と前記画素回路を接続し、残余の前記接続部は、前記第２および第３ソース線を避けて前記第１ソース線と前記画素回路を接続することを特徴とする、請求項１に記載の表示装置。
【請求項１２】
同じ行の前記画素回路が接続されるソース線は、前記第１〜第３ソース線のうちで周期的に変化し、
同じ列の前記画素回路が接続されるソース線は、前記第１〜第３ソース線のうちで周期的に変化することを特徴とする、請求項１１に記載の表示装置。
【請求項１３】
前記第１数は４であり、
前記画素回路の第１側に前記画素回路から遠い順に第１および第２ソース線が配置され、前記画素回路の第２側に前記画素回路から近い順に第３および第４ソース線が配置されており、
一部の前記接続部は、前記第２ソース線を避けて前記第１ソース線と前記画素回路を接続し、残余の前記接続部は、前記第３ソース線を避けて前記第４ソース線と前記画素回路を接続することを特徴とする、請求項１に記載の表示装置。
【請求項１４】
同じ行の前記画素回路は、前記第１および前記第２ソース線、並びに、前記第３および第４ソース線のいずれか一方に交互に接続され、
同じ列の前記画素回路が接続されるソース線は、前記第１〜第４ソース線のうちで周期的に変化することを特徴とする、請求項１３に記載の表示装置。
【請求項１５】
前記第１数は第２数と第３数の和であり、
前記画素回路の第１側に前記第２数のソース線が配置され、前記画素回路の第２側に前記第３数のソース線が配置されており、
前記接続部は、前記ソース線と前記画素回路の間に配置された他のソース線を避けて前記ソース線と前記画素回路を接続することを特徴とする、請求項１に記載の表示装置。
【請求項１６】
同じ行の前記画素回路は、前記第１数のソース線のうちいずれかに接続され、
同じ列の前記画素回路が接続されるソース線は、前記第１数のソース線のうちで周期的に変化することを特徴とする、請求項１５に記載の表示装置。
【請求項１７】
前記ソース線の幅は、前記ソース線に接続される前記画素回路からの距離が長いほど太いことを特徴とする、請求項１５に記載の表示装置。
【請求項１８】
同じ行の前記画素回路が接続されるソース線は、前記第２数のソース線、および、前記第３数のソース線のいずれか一方のうちで周期的に変化し、
同じ列の前記画素回路が接続されるソース線は、前記第１数のソース線のうちで周期的に変化することを特徴とする、請求項１５に記載の表示装置。
【請求項１９】
前記画素回路の一方の側に前記第１数のソース線が配置されており、
前記接続部は、前記ソース線と前記画素回路の間に配置された他のソース線を避けて前記ソース線と前記画素回路を接続することを特徴とする、請求項１に記載の表示装置。
【請求項２０】
同じ行の前記画素回路が接続されるソース線は、前記第１数のソース線のうちで周期的に変化し、
同じ列の前記画素回路が接続されるソース線は、前記第１数のソース線のうちで周期的に変化することを特徴とする、請求項１９に記載の表示装置。
【請求項２１】
前記表示パネルは、液晶パネルであることを特徴とする、請求項１に記載の表示装置。
【請求項２２】
バックライトと、
１フレーム期間内に設定された点灯期間においてのみ前記バックライトを点灯させるバックライト駆動回路とをさらに備えた、請求項２１に記載の表示装置。
【請求項２３】
１フレーム期間内で最後に電圧が書き込まれた前記画素回路の透過率の変化が、前記点灯期間の開始前に完了していることを特徴とする、請求項２２に記載の表示装置。
【請求項２４】
６０Ｈｚよりも高いフレームレートで動作することを特徴とする、請求項２１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、アクティブマトリクス型液晶表示装置などのアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型、軽量、低消費電力の表示装置として広く利用されている。アクティブマトリクス型液晶表示装置は、複数のゲート線、複数のソース線、および、複数の画素回路を含む液晶パネル、ゲート線駆動回路、並びに、ソース線駆動回路を備えている。ゲート線は走査線とも呼ばれ、ソース線はデータ線とも呼ばれ、ゲート線駆動回路は走査線駆動回路やゲートドライバとも呼ばれ、ソース線駆動回路はデータ線駆動回路やソースドライバとも呼ばれる。
【０００３】
典型的なアクティブマトリクス型液晶表示装置では、ゲート線駆動回路は、各水平期間において１本のゲート線を選択し、選択したゲート線に対して画素回路内の書き込み制御トランジスタがオンする電圧を印加する。ソース線駆動回路は、各水平期間において、複数のソース線に対して映像信号に応じた電圧を印加する。これにより、各水平期間において１行分の画素回路が選択され、選択された画素回路に対して映像信号に応じた電圧が書き込まれる。この液晶表示装置における書き込み開始から画面変化完了までの時間（以下、画面更新時間という）は、（ゲート線の本数）×（水平期間の長さ）＋（液晶の応答時間）で与えられる。
【０００４】
バックライトを有する液晶表示装置の中には、動画ぼけを防止するために、各フレーム期間内に設定された点灯期間においてのみバックライトを点灯させるインパルス駆動を行うものがある。インパルス駆動を行う液晶表示装置では、点灯期間の開始前に液晶の応答を完了させるために画面更新時間を短くする必要がある。また、高品位表示を行うために、９０Ｈｚ、１２０Ｈｚ、２４０Ｈｚなどの高フレームレートで動作する液晶表示装置が知られている。高フレームレートで動作する液晶表示装置でも、所定の時間内に液晶の応答を完了させるために画面更新時間を短くする必要がある。
【０００５】
画面更新時間を短くする方法として、各水平期間において複数のゲート線を選択し、複数行の画素回路に電圧を書き込む方法が知られている。例えば、特許文献１には、画素回路の列の両側にソース線が１本ずつ設けられており、２本のゲート線を同じ期間で選択する液晶表示装置や、画素回路の列の両側にソース線が２本ずつ設けられており、４本のゲート線を同じ期間で選択する液晶表示装置が記載されている。特許文献２には、画素回路の列の片側にソース線が２本ずつ設けられており、２本のゲート線を同じ期間で選択する液晶表示装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平２−２１４８１８号公報
【特許文献２】特開平５−２１００８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
アクティブマトリクス型液晶表示装置において、複数行の画素回路に同じ期間で電圧を書き込むためには、画素回路の列に対応して複数のソース線を設け、ソース線と画素回路を所定の位置で接続する必要がある。ソース線と画素回路の間に他のソース線が存在しない場合には、ソース線を分岐させて、ソース線と画素回路を容易に接続することができる。しかし、ソース線と画素回路の間に他のソース線が存在する場合には、他のソース線と接続することなくソース線と画素回路を接続する必要がある。このためには、他のソース線を避けてソース線と画素回路を接続するための配線（以下、接続配線という）を設ける必要がある。
【０００８】
特許文献１には、ソース線と画素回路の間に他のソース線が存在する場合に、どのような接続配線を設けるかについて具体的に記載されていない。特許文献２には、ゲート線、ソース線、および、接続配線を異なる配線層に形成することが記載されている。しかしながら、３層配線の液晶パネルを用いると、液晶表示装置のコストが高くなる。同様の問題は、アクティブマトリクス型液晶表示装置以外のアクティブマトリクス型表示装置でも発生する。
【０００９】
それ故に、画面更新時間が短い低コストの表示装置を提供することが課題として挙げられる。
【課題を解決するための手段】
【００１０】
上記の課題は、例えば、アクティブマトリクス型表示装置であって、行方向に延伸する複数のゲート線と、列方向に延伸する複数のソース線と、行方向および列方向に配置された複数の画素回路とを含む表示パネルと、ゲート線を駆動するゲート線駆動回路と、ソース線を駆動するソース線駆動回路とを備え、ソース線は、画素回路の列に対応して２以上の第１数ずつ設けられており、ゲート線駆動回路は、第１数のゲート線を同じ期間で選択し、表示パネルは、ソース線と画素回路の接続位置の一部に、ゲート線と同じ配線層に形成され、ソース線に接続された一端を有し、行方向に延伸して他のソース線と平面視で交差する第１接続配線と、ソース線と同じ配線層に形成され、第１接続配線の他端に接続された第２接続配線とを含む接続部を有する表示装置によって解決することができる。
【発明の効果】
【００１１】
上記の表示装置によれば、複数のゲート線を同じ期間で選択し、複数行の画素回路に同じ期間で書き込みを行うことにより、画面更新時間（書き込み開始から画面変化完了までの時間）を短くすることができる。また、ソース線と画素回路を接続するときに、ゲート線と同じ配線層に形成された第１接続配線と、ソース線と同じ配線層に形成された第２接続配線とを含む接続部を用いるので、２層配線の表示パネルを用いることができる。したがって、画面更新時間が短い低コストの表示装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図２】図１に示す液晶表示装置の液晶パネルの等価回路図である。
【図３】図２に示す液晶パネルのレイアウト図である。
【図４】図３のＡ−Ａ’線断面図である。
【図５】比較例に係る液晶表示装置のタイミングチャートである。
【図６】図１に示す液晶表示装置のタイミングチャートである。
【図７】第２の実施形態に係る液晶表示装置のソース線駆動回路の構成を示すブロック図である。
【図８】第２の実施形態に係る液晶表示装置における液晶パネルとソース線駆動回路の接続形態を示す図である。
【図９】第３の実施形態に係る液晶表示装置の液晶パネルの等価回路図である。
【図１０】第４の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図１１】図１０に示す液晶表示装置における液晶パネルの等価回路、および、液晶パネルとソース線駆動回路の接続形態を示す図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１０は、液晶パネル１１、バックライト１２、表示制御回路１３、ゲート線駆動回路１４、ソース線駆動回路１５、および、バックライト駆動回路１６を備えたアクティブマトリクス型液晶表示装置である。以下、ｍおよびｐは２以上の整数、ｎはｐの倍数であるとする。なお、ここでは説明の便宜上ｎはｐの倍数であるとするが、一般にｎは必ずしもｐの倍数でなくてもよい。
【００１４】
液晶パネル１１は、ｎ本のゲート線１７、（ｍ×ｐ）本のソース線１８、および、（ｎ×ｍ）個の画素回路２０を含んでいる。ｎ本のゲート線１７は、互いに平行に配置される。（ｍ×ｐ）本のソース線１８は、互いに平行に、かつ、ｎ本のゲート線１７と直交するように配置される。以下、ゲート線１７の延伸方向（図面では横方向）を行方向、ソース線１８の延伸方向（図面では縦方向）を列方向という。（ｎ×ｍ）個の画素回路２０は、行方向と列方向に２次元状に配置される。画素回路２０の行の数はｎ、画素回路２０の列の数はｍである。（ｍ×ｐ）本のソース線１８は、画素回路２０の列に対応してｐ本ずつ設けられる。
【００１５】
表示制御回路１３は、ゲート線駆動回路１４に対して制御信号Ｃ１を出力し、ソース線駆動回路１５に対して制御信号Ｃ２と映像信号Ｖ１を出力し、バックライト駆動回路１６に対して制御信号Ｃ３を出力する。例えば、制御信号Ｃ１にはゲートスタートパルスやゲートクロックが含まれ、制御信号Ｃ２にはソーススタートパルスやソースクロックが含まれ、制御信号Ｃ３にはバックライト１２の点灯制御信号が含まれる。
【００１６】
ゲート線駆動回路１４は、制御信号Ｃ１に基づき、ｎ本のゲート線１７を駆動する。ソース線駆動回路１５は、制御信号Ｃ２と映像信号Ｖ１に基づき、（ｍ×ｐ）本のソース線１８を駆動する。バックライト駆動回路１６は、制御信号Ｃ３に基づき、バックライト１２を駆動する。バックライト１２は、液晶パネル１１の背面側に配置され、液晶パネル１１の背面に光を照射する。
【００１７】
液晶表示装置１０では、１フレーム期間内に（ｎ／ｐ）個の水平期間が設定される。ｎ本のゲート線１７は、ｐ本ずつ（ｎ／ｐ）個のグループに分類される。各グループに含まれるｐ本のゲート線の一端は、同じ節点に接続される。（ｎ／ｐ）個の節点は、ゲート線駆動回路１４が有する（ｎ／ｐ）個の出力端子にそれぞれ接続される。
【００１８】
なお、ゲート線駆動回路１４は、少なくとも（ｎ／ｐ）個の出力端子を有していればよい。例えば、ゲート線駆動回路１４がｎ個の出力端子を有する場合には、（ｎ／ｐ）個の節点をゲート線駆動回路１４の出力端子にｐ個ごとに接続すればよい。このゲート線駆動回路１４は、ｐ個の出力端子ごとに同じ動作を行い、（ｎ／ｐ）個の出力端子を有するゲート線駆動回路と同じ状態を実現する。また、例えば、ｐが偶数で、ゲート線駆動回路１４が（ｎ／２）個の出力端子を有する場合には、（ｎ／ｐ）個の節点を各ゲート線駆動回路１４が有する出力端子に（ｐ／２）個ごとに接続すればよい。この場合、ゲート線駆動回路１４は、（ｐ／２）個の出力端子ごとに同じ動作を行い、（ｎ／ｐ）個の出力端子を有するゲート線駆動回路と同じ状態を実現する。
【００１９】
ゲート線駆動回路１４は、制御信号Ｃ１に基づき各水平期間において、１個の出力端子からハイレベル電圧を出力し、残余の出力端子からローレベル電圧を出力する。これにより、ゲート線駆動回路１４は、１個のグループに含まれるｐ本のゲート線１７を同じ水平期間で選択する。各水平期間では、ｐ本のゲート線１７に対応した（ｍ×ｐ）個の画素回路２０が選択される。ソース線駆動回路１５は、制御信号Ｃ２に基づき各水平期間において、映像信号Ｖ１に応じた（ｍ×ｐ）個の電圧を（ｍ×ｐ）本のソース線１８にそれぞれ印加する。これにより、選択された（ｍ×ｐ）個の画素回路２０に、映像信号Ｖ１に応じた（ｍ×ｐ）個の電圧がそれぞれ書き込まれる。
【００２０】
１フレーム期間内の垂直帰線期間には、バックライト１２の点灯期間が設定される。制御信号Ｃ３に含まれる点灯制御信号は、点灯期間ではハイレベルになり、それ以外ではローレベルになる。バックライト１２は、点灯制御信号がハイレベルのときには点灯し、点灯制御信号がローレベルのときには消灯する。このように液晶表示装置１０は、各フレーム期間内に設定された点灯期間においてのみバックライト１２を点灯させるインパルス駆動を行う。インパルス駆動を行うことにより、動画ぼけを低減することができる。
【００２１】
液晶パネル１１では、ソース線１８と画素回路２０は所定の位置で接続される。ソース線１８と画素回路２０の間に他のソース線１８が存在しない場合には、ソース線１８に分岐部が設けられ、ソース線１８の分岐部と画素回路２０が接続される。ソース線１８と画素回路２０の間に他のソース線１８が存在する場合には、ソース線１８と画素回路２０の接続位置に、他のソース線１８を避けてソース線１８と画素回路２０を接続する接続部（詳細は後述）が設けられる。液晶パネル１１は、ソース線１８と画素回路２０の接続位置の位置の一部に接続部を有する。以下、ｐ＝３の場合について説明する。
【００２２】
図２は、液晶パネル１１の等価回路図である。図３は、液晶パネル１１のレイアウト図である。液晶パネル１１は、２層の配線層を有する。下層はゲート配線層であり、上層はソース配線層である。液晶パネルの等価回路図において、太線はゲート配線層に形成された配線を表し、他の配線はソース配線層に形成された配線を表す。細破線の矩形は画素回路を表し、破線の矩形は接続部を表す。図３において、点模様部はゲート配線層のパターンを表し、斜線部はソース配線層のパターンを表し、破線の矩形はＴＦＴ（Thin Film Transitor ：薄膜トランジスタ）を表す。
【００２３】
画素回路２０は、ＴＦＴ２１と液晶容量２２を含んでいる。液晶容量２２は、画素電極２３と共通電極２４を有する。画素回路２０は、１本のゲート線１７と１本のソース線１８に接続される。ＴＦＴ２１のゲート端子はゲート線１７に接続され、ＴＦＴ２１のソース端子はソース線１８に接続される。ＴＦＴ２１のドレイン端子は画素電極２３に接続され、共通電極２４には共通電極電圧Ｖｃｏｍが印加される。ＴＦＴ２１は、書き込み制御トランジスタとして機能する。
【００２４】
図２および図３には、（３ｉ−２）〜（３ｉ＋３）行目、かつ、ｊおよび（ｊ＋１）列目に配置された１２個の画素回路２０が記載されている。液晶パネル１１は、３行１列の画素回路２０を単位とした繰り返し構造を有する。ここでは、（３ｉ−２）〜３ｉ行ｊ列目の画素回路２０をそれぞれＰ１〜Ｐ３といい、画素回路Ｐ１〜Ｐ３、および、画素回路Ｐ１〜Ｐ３に接続される配線について説明する。液晶パネル１１の他の部分は、同様の構成を有する。
【００２５】
画素回路Ｐ１〜Ｐ３の上側（図面内での上側）には、それぞれ、ゲート線Ｇａｉ〜Ｇｃｉが配置される。画素回路Ｐ１〜Ｐ３の左側にはソース線Ｓａｊ、Ｓｂｊが配置され、画素回路Ｐ１〜Ｐ３の右側にはソース線Ｓｃｊが配置される。ゲート線Ｇａｉ〜Ｇｃｉは同じグループに分類され、ゲート線Ｇａｉ〜Ｇｃｉの一端（図面では左端）は同じ節点に接続される。この節点は、配線Ｇｘｉを用いて、ゲート線駆動回路１４のｉ番目の出力端子に接続される。ゲート線駆動回路１４は、配線Ｇｘｉに接続された節点にＴＦＴ２１がオンする電圧を印加することにより、ゲート線Ｇａｉ〜Ｇｃｉを同じ期間で選択する。ソース線Ｓａｊ〜Ｓｃｊの一端（図面では下端）は、ソース線駆動回路１５に接続される。
【００２６】
ゲート線Ｇａｉ〜Ｇｃｉと配線Ｇｘｉは、ゲート配線層に一体に形成される。ソース線Ｓａｊ〜Ｓｃｊと画素回路Ｐ１〜Ｐ３内の画素電極２３は、ソース配線層に別々に形成される。画素回路Ｐ１はゲート線Ｇａｉとソース線Ｓｂｊに接続され、画素回路Ｐ２はゲート線Ｇｂｉとソース線Ｓａｊに接続され、画素回路Ｐ３はゲート線Ｇｃｉとソース線Ｓｃｊに接続される。
【００２７】
ゲート線Ｇａｉは、画素回路Ｐ１に対応した分岐部（図面では下方向に分岐した部分）を有する。ゲート線Ｇａｉと画素回路Ｐ１の間に他のゲート線は存在しないので、ゲート線Ｇａｉを分岐させて、ゲート線Ｇａｉと画素回路Ｐ１を容易に接続することができる。同様の方法で、ゲート線Ｇｂｉと画素回路Ｐ２は接続され、ゲート線Ｇｃｉと画素回路Ｐ３は接続される。
【００２８】
ソース線Ｓｂｊは、画素回路Ｐ１に対応した分岐部（図面では右方向に分岐した部分）を有する。ソース線Ｓｂｊと画素回路Ｐ１の間に他のソース線は存在しないので、ソース線Ｓｂｊを分岐させて、ソース線Ｓｂｊと画素回路Ｐ１を容易に接続することができる。同様の方法で、ソース線Ｓｃｊと画素回路Ｐ３は接続される。
【００２９】
ソース線Ｓａｊと画素回路Ｐ２の間には、ソース線Ｓｂｊが存在する。ソース線Ｓｂｊを避けてソース線Ｓａｊと画素回路Ｐ２を接続するために、液晶パネル１１には接続部３０が設けられる。接続部３０は、２本の接続配線３１、３２と２個のコンタクトホール３３、３４を含んでいる。接続配線３１は、ゲート配線層に形成され、ソース線Ｓａｊに接続された一端（図面では左端）を有し、行方向に延伸してソース線Ｓｂｊと平面視で交差する。接続配線３２は、ソース配線層に形成され、接続配線３１の他端に接続された一端（図面では左端）を有し、行方向に延伸する。コンタクトホール３３は、ソース線Ｓａｊと接続配線３１の一端を接続する。コンタクトホール３４は、接続配線３１の他端と接続配線３２の一端を接続する。
【００３０】
画素回路Ｐ１、Ｐ３の画素電極２３は、それぞれ、ソース線Ｓｂｊ、Ｓｃｊの分岐部と対向する部分（図３では破線の矩形内に記載された部分）を有する。画素回路Ｐ２の画素電極２３は、接続配線３２の他端と対向する部分を有する。画素回路Ｐ１〜Ｐ３において、２個の部材が対向する部分の下層（ゲート配線層）には、それぞれ、ゲート線Ｇａｉ〜Ｇｃｉの分岐部が存在する。これにより、図３に破線で示す位置にＴＦＴ２１が形成される。ゲート線Ｇａｉ〜Ｇｃｉの分岐部の端部は、ＴＦＴ２１のゲート端子として機能する。ソース線Ｓｂｊ、Ｓｃｊの分岐部の端部、および、接続配線３２の他端（図面では右端）は、ＴＦＴ２１のソース端子として機能する。画素電極２３の一部は、ＴＦＴ２１のドレイン電極として機能する。
【００３１】
図４は、図３のＡ−Ａ’線断面図である。図４では、ベースコート４２を塗布したガラス基板４１上に、絶縁層４３を挟んで２層の配線層が形成されている。ゲート配線層にはゲート線Ｇａｉ〜Ｇｃｉと接続配線３１が形成され、ソース配線層にはソース線Ｓａｊが形成される。接続配線３１の上には、絶縁層４３を貫通するコンタクトホール３３が形成される。ソース線Ｓａｊと接続配線３１は、コンタクトホール３３を用いて接続される。
【００３２】
このように液晶パネル１１では、画素回路２０の第１側（左側）に画素回路２０から遠い順に第１および第２ソース線（ソース線Ｓａｊ、Ｓｂｊ）が配置され、画素回路２０の第２側（右側）に第３ソース線（ソース線Ｓｃｊ）が配置されている。接続部３０は、第２ソース線を避けて画素回路２０と第１ソース線を接続する。同じ行の画素回路２０は、第１〜第３ソース線のうちいずれかに接続される。同じ列の画素回路２０が接続されるソース線１８は、第１〜第３ソース線のうちで周期的に変化する（ソース線Ｓｂｊ、Ｓａｊ、Ｓｃｊの順に変化する）。
【００３３】
ソース線Ｓｂｊ、Ｓｃｊについては分岐部を含めて１本の配線と考え、ソース線Ｓａｊについては接続部３０を含めて１本の配線と考えた場合、特段の工夫を行わなければ、ソース線Ｓａｊの抵抗はソース線Ｓｂｊ、Ｓｃｊの抵抗よりも大きくなる。ソース線間の抵抗差が大きいときには、表示画面に輝度むらが発生することがある。そこで、液晶表示装置１０では、ソース線Ｓａｊの線幅をソース線Ｓｂｊ、Ｓｃｊの線幅よりも太くしてもよい。これにより、ソース線間の抵抗差を小さくし、表示画面に発生する輝度むらを低減することができる。
【００３４】
比較例に係る液晶表示装置として、ｎ本のゲート線、ｍ本のソース線、および、（ｎ×ｍ）個の画素回路を含む液晶パネルを備え、インパルス駆動を行う液晶表示装置を考える。図５は、比較例に係る液晶表示装置のタイミングチャートである。図６は、液晶表示装置１０のタイミングチャートである。図５および図６において、Ｈは水平期間を表し、ＢＬｏｎはバックライトの点灯期間を表し、ＴＲ＊（＊は任意の文字列）はゲート線Ｇ＊に接続された画素回路の透過率を表す。
【００３５】
比較例に係る液晶表示装置（図５）では、１フレーム期間内にｎ個の水平期間が設定され、ゲート線駆動回路は各水平期間において１本のゲート線を選択する。第１水平期間では、ゲート線Ｇ１の電圧がハイレベルになり、ゲート線Ｇ１に接続された画素回路に電圧が書き込まれる。ゲート線Ｇ１に接続された画素回路の透過率ＴＲ１は、第１水平期間以降にレベルＬｓに向けて変化する。第ｎ水平期間では、ゲート線Ｇｎの電圧がハイレベルになり、ゲート線Ｇｎに接続された画素回路に電圧が書き込まれる。ゲート線Ｇｎに接続された画素回路の透過率ＴＲｎは、第ｎ水平期間以降にレベルＬｅに向けて変化する。バックライトは、点灯期間ＢＬｏｎにおいてのみ点灯する。
【００３６】
図５に示す例では、ゲート線Ｇ１に接続された画素回路の透過率ＴＲ１は、点灯期間ＢＬｏｎの開始前にレベルＬｓに到達している。しかし、ゲート線Ｇｎに接続された画素回路の透過率ＴＲｎは、点灯期間ＢＬｏｎの開始前にレベルＬｅに到達していない。比較例に係る液晶表示装置では、液晶の応答が間に合わないために、表示画面内で後から変化する部分の輝度が点灯期間ＢＬｏｎの開始時に所望のレベルに到達しないことがある。液晶の応答が間に合わない場合にインパルス駆動を行うと、表示画面内で先に変化する部分では正しい輝度で表示を行えるが、表示画面内で後から変化する部分では正しい輝度で表示を行えない。
【００３７】
液晶表示装置１０（図６）では、１フレーム期間内に（ｎ／ｐ）個の水平期間が設定され、ゲート線駆動回路１４は各水平期間においてｐ本のゲート線を選択する。このため、液晶表示装置１０における電圧書き込み期間（すべての画素回路に書き込みを行う期間）は、比較例に係る液晶表示装置の電圧書き込み期間の１／ｐに短縮される。
【００３８】
図６に示す例では、ゲート線Ｇａ１に接続された画素回路２０の透過率ＴＲａ１は、点灯期間ＢＬｏｎの開始前にレベルＬｓに到達している。また、電圧書き込み期間が短いので、ゲート線Ｇｃｎ／３に接続された画素回路２０の透過率ＴＲｃｎ／３も、点灯期間ＢＬｏｎの開始前にレベルＬｅに到達している。このように液晶表示装置１０では、液晶の応答が間に合うので、表示画面内で先に変化する部分の輝度だけでなく、表示画面内で後から変化する部分の輝度も点灯期間ＢＬｏｎの開始前に所望のレベルに到達する。したがって、本実施形態に係る液晶表示装置１０によれば、動画ぼけを低減しながら、表示画面の全体において正しい輝度で表示を行うことができる。
【００３９】
以上に示すように、本実施形態に係る液晶表示装置１０では、ソース線１８は、画素回路２０の列に対応して２以上の第１数ずつ（ｐ本ずつ）設けられており、ゲート線駆動回路１４は、第１数のゲート線１７（ｐ本のゲート線）を同じ期間で選択する。表示パネル（液晶パネル１１）は、ソース線１８と画素回路２０の接続位置の一部に、ゲート線１７と同じ配線層に形成され、ソース線１８に接続された一端を有し、行方向に延伸して他のソース線１８と平面視で交差する第１接続配線（接続配線３１）と、ソース線１８と同じ配線層に形成され、第１接続配線の他端に接続された第２接続配線（接続配線３２）とを含む接続部３０を有する。
【００４０】
液晶表示装置１０によれば、複数のゲート線１７を同じ期間で選択し、複数行の画素回路２０に同じ期間で書き込みを行うことにより、画面更新時間（書き込み開始から画面変化完了までの時間）を短くすることができる。また、ソース線１８と画素回路２０を接続するときに、ゲート線１７と同じ配線層に形成された第１接続配線と、ソース線１８と同じ配線層に形成された第２接続配線とを含む接続部３０を用いるので、２層配線の表示パネル（液晶パネル１１）を用いることができる。したがって、画面更新時間が短い低コストの液晶表示装置を提供することができる。
【００４１】
接続部３０は、ソース線１８と第１接続配線の一端を接続する第１コンタクトホール（コンタクトホール３３）と、第１接続配線の他端と第２接続配線を接続する第２コンタクトホール（コンタクトホール３４）とを含んでいる。第２接続配線は行方向に延伸し、第２コンタクトホールは、第１接続配線の他端と第２接続配線の一端を接続する。このような２個のコンタクトホールを用いることにより、他のソース線１８を避けてソース線１８と画素回路２０を接続する接続部を構成することができる。画素回路２０は、書き込み制御トランジスタ（ＴＦＴ２１）を含み、第２接続配線の他端は、書き込み制御トランジスタの一方の導通端子（ソース端子）として機能する。このような第２接続配線を用いることにより、書き込み制御トランジスタを構成することができる。第１数のゲート線１７の一端は、同じ節点に接続されており、ゲート線駆動回路１４は節点に電圧を印加する。これにより、第１数のゲート線１７を容易に同じ期間で選択することができる。
【００４２】
液晶表示装置１０は、バックライト１２と、１フレーム期間内に設定された点灯期間ＢＬｏｎにおいてのみバックライト１２を点灯させるバックライト駆動回路１６とを備えている。１フレーム期間内で最後に電圧が書き込まれた画素回路２０における透過率の変化が、点灯期間ＢＬｏｎの開始前に完了している。したがって、動画ぼけを防止しながら、表示画面の全体において正しい輝度で表示を行うことができる。
【００４３】
なお、第１の実施形態の変形例として、インパルス駆動を行わず、６０Ｈｚよりも高いフレームレート（例えば、９０Ｈｚ、１２０Ｈｚ、２４０Ｈｚ）で動作するアクティブマトリクス型液晶表示装置を構成してもよい。変形例に係るアクティブマトリクス型液晶表示装置によれば、所定の時間内に液晶の応答をより完了させて、高品位表示を行うことができる。
【００４４】
（第２の実施形態）
第２の実施形態に係る液晶表示装置は、第１の実施形態に係る液晶表示装置１０において、ソース線駆動回路１５を以下に示すソース線駆動回路に置換した構成を有する。以下に示す各実施形態では、第１の実施形態との相違点を説明する。本実施形態でも、ｐ＝３とする。
【００４５】
図７は、本実施形態に係る液晶表示装置のソース線駆動回路の構成を示すブロック図である。図７に示すソース線駆動回路５０は、インターフェース回路５１、第１〜第３ラインメモリ５２ａ〜５２ｃ、および、第１〜第３ソース出力回路５３ａ〜５３ｃを含んでいる。第１〜第３ラインメモリ５２ａ〜５２ｃは、それぞれ、第１〜第３ソース出力回路５３ａ〜５３ｃに対応する。第１〜第３ソース出力回路５３ａ〜５３ｃは、同じ構成を有し、並列に動作する。
【００４６】
インターフェース回路５１は、表示制御回路１３から出力された制御信号Ｃ２と映像信号Ｖ１を受け取り、映像信号Ｖ１から表示データＤ１を抽出する。表示データＤ１は、表示画面内の位置に応じて、第１〜第３ラインメモリ５２ａ〜５２ｃのいずれかに書き込まれる。第１ソース出力回路５３ａは、第１ラインメモリ５２ａに記憶された表示データに応じたｍ個の電圧をｍ本のソース線Ｓａ１〜Ｓａｍにそれぞれ印加する。第２ソース出力回路５３ｂは、第２ラインメモリ５２ｂに記憶された表示データに応じたｍ個の電圧をｍ本のソース線Ｓｂ１〜Ｓｂｍにそれぞれ印加する。第３ソース出力回路５３ｃは、第３ラインメモリ５２ｃに記憶された表示データに応じたｍ個の電圧をｍ本のソース線Ｓｃ１〜Ｓｃｍにそれぞれ印加する。
【００４７】
図８は、本実施形態に係る液晶表示装置における液晶パネル１１とソース線駆動回路５０の接続形態を示す図である。図８に示すように、ソース線駆動回路５０を内蔵したＩＣチップは、複数の入力端子５４と３ｍ個の出力端子５５を有する。これらの端子は、突起状の形状を有し、ＩＣチップの裏面に設けられる（このような端子はバンプと呼ばれる）。３ｍ個の出力端子５５は、３段に千鳥配置される。千鳥配列の１段目には、ソース線Ｓａｊ、Ｓａｊ＋１などに接続される出力端子５５が配置される。千鳥配列の２段目には、ソース線Ｓｂｊ、Ｓｂｊ＋１などに接続される出力端子５５が配置される。千鳥配列の３段目には、ソース線Ｓｃｊ、Ｓｃｊ＋１などに接続される出力端子５５が配置される。
【００４８】
本実施形態に係る液晶表示装置では、ソース線駆動回路５０は、２以上の第１数のラインメモリ（ｐ個のラインメモリ５２）と、同じ構成を有し、並列に動作する第１数の出力回路（ｐ個のソース出力回路５３）を含んでいる。本実施形態に係る液晶表示装置によれば、ソース線駆動回路５０を複数の部分に分けて容易に設計し、ソース線駆動回路５０のレイアウト効率を高くすることができる。
【００４９】
（第３の実施形態）
第３の実施形態に係る液晶表示装置は、第１の実施形態に係る液晶表示装置１０において、液晶パネル１１を以下に示す液晶パネルに置換した構成を有する。本実施形態でも、ｐ＝３とする。
【００５０】
図９は、本実施形態に係る液晶表示装置の液晶パネル６１の等価回路図である。図９には、（３ｉ−２）〜（３ｉ＋３）行目、かつ、ｊ〜（ｊ＋２）列目に配置された１８個の画素回路２０が記載されている。液晶パネル６１は、３行３列の画素回路２０を単位とした繰り返し構造を有する。ここでは、（３ｉ−２）〜３ｉ行ｊ列目の画素回路２０をＱ１〜Ｑ３、（３ｉ−２）〜３ｉ行（ｊ＋１）列目の画素回路２０をＱ４〜Ｑ６、（３ｉ−２）〜３ｉ行（ｊ＋２）列目の画素回路２０をＱ７〜Ｑ９といい、画素回路Ｑ１〜Ｑ９、および、画素回路Ｑ１〜Ｑ９に接続される配線について説明する。液晶パネル６１の他の部分は、同様の構成を有する。
【００５１】
画素回路Ｑ１、Ｑ４、Ｑ７の上側、画素回路Ｑ２、Ｑ５、Ｑ８の上側、および、画素回路Ｑ３、Ｑ６、Ｑ９の上側には、それぞれ、ゲート線Ｇａｉ〜Ｇｃｉが配置される。画素回路Ｑ１〜Ｑ３の左側にはソース線Ｓａｊ〜Ｓｃｊが配置され、画素回路Ｑ４〜Ｑ６の左側にはソース線Ｓａｊ＋１〜Ｓｃｊ＋１が配置され、画素回路Ｑ７〜Ｑ９の左側にはソース線Ｓａｊ＋２〜Ｓｃｊ＋２が配置される。ゲート線Ｇａｉ〜Ｇｃｉは同じグループに分類され、ゲート線Ｇａｉ〜Ｇｃｉの一端は同じ節点に接続される。この節点は、配線Ｇｘｉを用いて、ゲート線駆動回路１４のｉ番目の出力端子に接続される。ソース線Ｓａｊ〜Ｓｃｊ、Ｓａｊ＋１〜Ｓｃｊ＋１、Ｓａｊ＋２〜Ｓｃｊ＋２の一端は、ソース線駆動回路１５に接続される。
【００５２】
ゲート線Ｇａｉ〜Ｇｃｉと配線Ｇｘｉは、ゲート配線層に一体に形成される。ソース線Ｓａｊ〜Ｓｃｊ、Ｓａｊ＋１〜Ｓｃｊ＋１、Ｓａｊ＋２〜Ｓｃｊ＋２と画素回路Ｑ１〜Ｑ９内の画素電極２３は、ソース配線層に別々に形成される。画素回路Ｑ１〜Ｑ３はゲート線Ｇａｉに接続され、画素回路Ｑ４〜Ｑ６はゲート線Ｇｂｉに接続され、画素回路Ｑ７〜Ｑ９はゲート線Ｇｃｉに接続される。画素回路Ｑ１〜Ｑ９は、それぞれ、ソース線Ｓｃｊ、Ｓｂｊ、Ｓａｊ、Ｓａｊ＋１、Ｓｃｊ＋１、Ｓｂｊ＋１、Ｓｂｊ＋２、Ｓａｊ＋２、Ｓｃｊ＋２に接続される。
【００５３】
ゲート線Ｇａｉは、画素回路Ｑ１、Ｑ４、Ｑ７に対応した分岐部を有する。ゲート線Ｇａｉと画素回路Ｑ１、Ｑ４、Ｑ７の間に他のゲート線は存在しないので、ゲート線Ｇａｉを分岐させて、ゲート線Ｇａｉと画素回路Ｑ１、Ｑ４、Ｑ７を容易に接続することができる。同様の方法で、ゲート線Ｇｂｉと画素回路Ｑ２、Ｑ５、Ｑ８は接続され、ゲート線Ｇｃｉと画素回路Ｑ３、Ｑ６、Ｑ９は接続される。
【００５４】
ソース線Ｓｃｊは、画素回路Ｑ１に対応した分岐部を有する。ソース線Ｓｃｊと画素回路Ｑ１の間に他のソース線は存在しないので、ソース線Ｓｃｊを分岐させて、ソース線Ｓｃｊと画素回路Ｑ１を容易に接続することができる。同様の方法で、ソース線Ｓｃｊ＋１と画素回路Ｑ５は接続され、ソース線Ｓｃｊ＋２と画素回路Ｑ９は接続される。
【００５５】
ソース線Ｓｂｊと画素回路Ｑ２の間には、ソース線Ｓｃｊが存在する。ソース線Ｓｃｊを避けてソース線Ｓｂｊと画素回路Ｑ２を接続するために、液晶パネル６１には第１の実施形態に係る接続部３０と同じ構成を有する接続部６２が設けられる。同様の方法で、ソース線Ｓｂｊ＋１と画素回路Ｑ６は接続され、ソース線Ｓｂｊ＋２と画素回路Ｑ７は接続される。
【００５６】
ソース線Ｓａｊと画素回路Ｑ３の間には、ソース線Ｓｂｊ、Ｓｃｊが存在する。ソース線Ｓｂｊ、Ｓｃｊを避けてソース線Ｓａｊと画素回路Ｑ３を接続するために、液晶パネル６１には接続部３０と同じ構成を有する接続部６３が設けられる。ただし、ゲート配線層に形成された接続配線は、ソース線Ｓｃｊだけでなくソース線Ｓｂｊとも平面視で交差する。同様の方法で、ソース線Ｓａｊ＋１と画素回路Ｑ４は接続され、ソース線Ｓａｊ＋２と画素回路Ｑ８は接続される。
【００５７】
液晶パネル６１では、画素回路２０の第１側（左側）に画素回路２０から遠い順に第１、第２および第３ソース線（ソース線Ｓａｊ〜Ｓｃｊ）が配置されている。一部の接続部６２は、第３ソース線を避けて第２ソース線と画素回路２０を接続する。残余の接続部６３は、第２および第３ソース線を避けて第１ソース線と画素回路２０を接続する。同じ行の画素回路２０が接続されるソース線は、第１〜第３ソース線のうちで周期的に変化する（ソース線Ｓｃｊ、Ｓｂｊ、Ｓａｊの順に変化する）。同じ列の画素回路２０が接続されるソース線は、第１〜第３ソース線のうちで周期的に変化する（ソース線Ｓｃｊ、Ｓａｊ＋１、Ｓｂｊ＋２の順に変化する）。ソース線駆動回路１５は、いずれのソース線１８と画素回路２０を接続するかに応じて、表示制御回路１３から出力される映像信号Ｖ１に含まれる表示データの順序を変更して、順序変更後の表示データに応じた電圧を（ｍ×ｐ）本のソース線１８に印加する。
【００５８】
液晶パネル６１では、第１〜第３ソース線の中では、第１ソース線の抵抗が最も大きく、第２ソース線の抵抗が２番目に大きく、第３ソース線の抵抗が最も小さい。液晶パネル６１では、画素回路２０が接続されるソース線は、第１〜第３ソース線のうちで行方向および列方向に周期的に変化する。したがって、本実施形態に係る液晶表示装置によれば、ソース線１８と画素回路２０を上記のように接続することにより、画素の輝度の誤差を表示画面内で２次元状に分散させて、表示画面に発生する輝度むらを視認しにくくすることができる。なお、本実施形態では、ソース線Ｓａｊを画素回路２０から最も遠い左側に配置することとしたが、ソース線Ｓａｊを画素回路２０に最も近い右側に配置してもよい。
【００５９】
（第４の実施形態）
図１０は、第４の実施形態に係る液晶表示装置の構成を示すブロック図である。図１０に示す液晶表示装置７０は、液晶パネル７１、バックライト１２、表示制御回路７２、ゲート線駆動回路７３、２個のソース線駆動回路８１、８２、および、バックライト駆動回路１６を備えている。本実施形態では、ｐ＝４とする。
【００６０】
ソース線駆動回路８１は液晶パネル７１の上辺に沿って配置され、ソース線駆動回路８２は液晶パネル７１の下辺に沿って配置される。表示制御回路７２は、ゲート線駆動回路７３に対して制御信号Ｃ１を出力し、ソース線駆動回路８１に対して制御信号Ｃ２と映像信号Ｖ２を出力し、ソース線駆動回路８２に対して制御信号Ｃ２と映像信号Ｖ３を出力し、バックライト駆動回路１６に対して制御信号Ｃ３を出力する。ゲート線駆動回路７３は、制御信号Ｃ１に基づき、複数のゲート線１７を駆動する。ソース線駆動回路８１は、制御信号Ｃ２と映像信号Ｖ２に基づき、複数のソース線１８のうち奇数番目のソース線１８を駆動する。ソース線駆動回路８２は、制御信号Ｃ２と映像信号Ｖ３に基づき、複数のソース線１８のうち偶数番目のソース線１８を駆動する。
【００６１】
図１１は、液晶パネル７１の等価回路、および、液晶パネル７１とソース線駆動回路８１、８２の接続形態を示す図である。図１１には、（４ｉ−３）〜（４ｉ＋４）行目、かつ、ｊ〜（ｊ＋２）列目に配置された２４個の画素回路２０が記載されている。液晶パネル７１は、４行２列の画素回路２０を単位とした繰り返し構造を有する。ここでは、（４ｉ−３）〜４ｉ行ｊ列目の画素回路２０をＲ１〜Ｒ４、（４ｉ−３）〜４ｉ行（ｊ＋１）列目の画素回路２０をＲ５〜Ｒ８といい、画素回路Ｒ１〜Ｒ８、および、画素回路Ｒ１〜Ｒ８に接続される配線について説明する。液晶パネル７１の他の部分は、同様の構成を有する。
【００６２】
画素回路Ｒ１、Ｒ５の上側、画素回路Ｒ２、Ｒ６の上側、画素回路Ｒ３、Ｒ７の上側、および、画素回路Ｒ４、Ｒ８の上側には、それぞれ、Ｇａｉ〜Ｇｄｉが配置される。画素回路Ｒ１〜Ｒ４の左側にはソース線Ｓａｊ、Ｓｂｊが配置され、画素回路Ｒ１〜Ｒ４の右側にはソース線Ｓｃｊ、Ｓｄｊが配置される。画素回路Ｒ５〜Ｒ８の左側にはソース線Ｓａｊ＋１、Ｓｂｊ＋１が配置され、画素回路Ｒ５〜Ｒ８の右側にはソース線Ｓｃｊ＋１、Ｓｄｊ＋１が配置される。ゲート線Ｇａｉ〜Ｇｄｉは同じグループに分類され、ゲート線Ｇａｉ〜Ｇｄｉの一端は同じ節点に接続される。この節点は、配線Ｇｘｉを用いて、ゲート線駆動回路７３のｉ番目の出力端子に接続される。なお、ゲート線駆動回路７３は、（ｎ／４）個の出力端子を有する。ソース線Ｓａｊ、Ｓｃｊなど、奇数番目のソース線１８の一端（図面では上端）は、ソース線駆動回路８１に接続される。ソース線Ｓｂｊ、Ｓｄｊなど、偶数番目のソース線１８の一端（図面では下端）は、ソース線駆動回路８２に接続される。
【００６３】
ゲート線Ｇａｉ〜Ｇｄｉと配線Ｇｘｉは、ゲート配線層に一体に形成される。ソース線Ｓａｊ〜Ｓｄｊ、Ｓａｊ＋１〜Ｓｄｊ＋１と画素回路Ｒ１〜Ｒ８内の画素電極２３は、第２配線層に別々に形成される。画素回路Ｒ１、Ｒ５はゲート線Ｇａｉに接続され、画素回路Ｒ２、Ｒ６はゲート線Ｇｂｉに接続され、画素回路Ｒ３、Ｒ７はゲート線Ｇｃｉに接続され、画素回路Ｒ４、Ｒ８はゲート線Ｇｄｉに接続される。画素回路Ｒ１〜Ｒ８は、それぞれ、ソース線Ｓｂｊ、Ｓａｊ、Ｓｃｊ、Ｓｄｊ、Ｓａｊ＋１、Ｓｂｊ＋１、Ｓｄｊ＋１、Ｓｃｊ＋１に接続される。
【００６４】
ゲート線Ｇａｉは、画素回路Ｒ１、Ｒ５に対応した分岐部を有する。ゲート線Ｇａｉと画素回路Ｒ１、Ｒ５の間に他のゲート線は存在しないので、ゲート線Ｇａｉを分岐させて、ゲート線Ｇａｉと画素回路Ｒ１、Ｒ５を容易に接続することができる。同様の方法で、ゲート線Ｇｂｉと画素回路Ｒ２、Ｒ６は接続され、ゲート線Ｇｃｉと画素回路Ｒ３、Ｒ７は接続され、ゲート線Ｇｄｉと画素回路Ｒ４、Ｒ８は接続される。
【００６５】
ソース線Ｓｂｊは、画素回路Ｒ１に対応した分岐部を有する。ソース線Ｓｂｊと画素回路Ｒ１の間に他のソース線は存在しないので、ソース線Ｓｂｊを分岐させて、ソース線Ｓｂｊと画素回路Ｒ１を容易に接続することができる。同様の方法で、ソース線Ｓｃｊと画素回路Ｒ３は接続され、ソース線Ｓｂｊ＋１と画素回路Ｒ６は接続され、ソース線Ｓｃｊ＋１と画素回路Ｒ８は接続される。
【００６６】
ソース線Ｓａｊと画素回路Ｒ２の間には、ソース線Ｓｂｊが存在する。ソース線Ｓｂｊを避けてソース線Ｓａｊと画素回路Ｒ２を接続するために、液晶パネル７１には第１の実施形態に係る接続部３０と同じ構成を有する接続部７４が設けられる。同様の方法で、ソース線Ｓｄｊと画素回路Ｒ４は接続され、ソース線Ｓａｊ＋１と画素回路Ｒ５は接続され、ソース線Ｓｄｊ＋１と画素回路Ｒ７は接続される。
【００６７】
液晶パネル７１では、画素回路２０の第１側（左側）に画素回路２０から遠い順に第１および第２ソース線（ソース線Ｓａｊ、Ｓｂｊ）が配置され、画素回路２０の第２側（右側）に画素回路２０から近い順に第３および第４ソース線（ソース線Ｓｃｊ、Ｓｄｊ）が配置されている。一部の接続部７４は、第２ソース線を避けて第１ソース線と画素回路２０を接続する。残余の接続部７４は、第３ソース線を避けて第４ソース線と画素回路２０を接続する。同じ行の画素回路２０は、第１および第２ソース線、並びに、第３および第４ソース線のいずれか一方に交互に接続される。同じ列の画素回路２０が接続されるソース線は、第１〜第４ソース線のうちで周期的に変化する（ソース線Ｓｂｊ、Ｓａｊ、Ｓｃｊ、Ｓｄｊの順に変化する）。ソース線駆動回路８１、８２は、いずれのソース線１８と画素回路２０を接続するかに応じて、表示制御回路７２から出力される映像信号Ｖ２、Ｖ３に含まれる表示データの順序を変更して、順序変更後の表示データに応じた電圧を（ｍ×ｐ／２）本のソース線に印加する。
【００６８】
ソース線駆動回路８１を内蔵したＩＣチップは、複数の入力端子８３と２ｍ個の出力端子８５を有する。２ｍ個の出力端子８５は、４段に千鳥配置される。千鳥配列の１段目には、ソース線Ｓａｊ、Ｓａｊ＋２などに接続される出力端子８５が配置される。千鳥配列の２段目には、ソース線Ｓｃｊ、Ｓｃｊ＋２などに接続される出力端子８５が配置される。千鳥配列の３段目には、ソース線Ｓａｊ＋１、Ｓａｊ＋３などに接続される出力端子８５が配置される。千鳥配列の４段目には、ソース線Ｓｃｊ＋１、Ｓｃｊ＋３などに接続される出力端子８５が配置される。
【００６９】
ソース線駆動回路８２を内蔵したＩＣチップは、複数の入力端子８４と２ｍ個の出力端子８６を有する。２ｍ個の出力端子８６は、４段に千鳥配置される。千鳥配列の１段目には、ソース線Ｓｂｊ、Ｓｂｊ＋２などに接続される出力端子８６が配置される。千鳥配列の２段目には、ソース線Ｓｄｊ、Ｓｄｊ＋２などに接続される出力端子８６が配置される。千鳥配列の３段目には、ソース線Ｓｂｊ＋１、Ｓｂｊ＋３などに接続される出力端子８６が配置される。千鳥配列の４段目には、ソース線Ｓｄｊ＋１、Ｓｄｊ＋３などに接続される出力端子８６が配置される。ソース線駆動回路８１、８２には、同じ仕様のＩＣチップを使用してもよい。
【００７０】
本実施形態に係る液晶表示装置７０によれば、画面更新時間が短い低コストの液晶表示装置を提供することができる。
【００７１】
以上に述べた液晶表示装置については、各種の変形例を構成することができる。例えば、変形例に係る液晶表示装置では、ｐ（第１数）は２以上の任意の整数でよい。第１数が第２数と第３数の和である場合、画素回路２０の第１側（例えば、左側）に第２数のソース線を配置し、画素回路２０の第２側（例えば、右側）に第３数のソース線を配置していてもよい。接続部は、ソース線と画素回路２０の間に配置された他のソース線を避けてソース線と画素回路２０を接続する。特に、同じ行の画素回路２０は第１数のソース線のうちいずれかに接続され、同じ列の画素回路２０が接続されるソース線は第１数のソース線のうちで周期的に変化してもよい。ソース線の幅は、ソース線に接続される画素回路２０からの距離が長いほど太くてもよい。第１の実施形態では、第２数が２、第３数が１である場合について説明した。あるいは、同じ行の画素回路２０が接続されるソース線は第２数のソース線、および、第３数のソース線のいずれか一方のうちで周期的に変化し、同じ列の画素回路２０が接続されるソース線は第１数のソース線のうちで周期的に変化してもよい。第４の実施形態では、第２数と第３数が２である場合について説明した。
【００７２】
あるいは、画素回路２０の一方の側（例えば、左側）に第１数のソース線を配置してもよい。接続部は、ソース線と画素回路２０の間に配置された他のソース線を避けてソース線と画素回路２０を接続する。特に、同じ行の画素回路２０が接続されるソース線は、第１数のソース線のうちで周期的に変化し、同じ列の画素回路２０が接続されるソース線は、第１数のソース線のうちで周期的に変化してもよい。第３の実施形態では、第１数が３である場合について説明した。
【００７３】
また、以上に述べた液晶表示装置では、ソース線１８は隣接する画素回路２０の間に配置されることとした。この場合、ソース線１８を覆うようにブラックメタルを設け、ソース線１８を遮光してもよい。あるいは、ソース線１８を画素回路２０の下層に配置してもよい。また、以上に述べた方法と同様の方法で、アクティブマトリクス型液晶表示装置以外のアクティブマトリクス型表示装置を構成してもよい。
【符号の説明】
【００７４】
１０、７０…液晶表示装置
１１、６１、７１…液晶パネル
１２…バックライト
１３、７２…表示制御回路
１４、７３…ゲート線駆動回路
１５、５０、８１、８２…ソース線駆動回路
１６…バックライト駆動回路
１７…ゲート線
１８…ソース線
２０…画素回路
２１…ＴＦＴ
２３…画素電極
３０、６２、６３、７４…接続部
３１、３２…接続配線
３３、３４…コンタクトホール
５２…ラインメモリ
５３…ソース出力回路
５５、８５、８６…出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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