(57)【要約】【課題】  試験装置のインダクタンスを低減する。【解決手段】  半導体装置を試験する試験装置であって、電源と、前記電源の正極と前記半導体装置を接続する第１配線と、前記電源の負極と前記半導体装置を接続する第２配線を有する。前記第１配線の一部と前記第２配線の一部が、積層基板により構成されている。前記積層基板が、前記第１配線を構成する第１導体層と、前記第２配線を構成する第２導体層とを、絶縁層を挟んで交互に積層した構造を備えている。【選択図】図２
2019007899.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を試験する試験装置であって、
電源と、
前記電源の正極と前記半導体装置を接続する第１配線と、
前記電源の負極と前記半導体装置を接続する第２配線、
を有し、
前記第１配線の一部と前記第２配線の一部が、積層基板により構成されており、
前記積層基板が、前記第１配線を構成する第１導体層と、前記第２配線を構成する第２導体層とを、絶縁層を挟んで交互に積層した構造を備えている、
試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置を試験する試験装置に関する。
【０００２】
特許文献１に、半導体装置を試験する試験装置が開示されている。半導体装置に通電することで、その特性を検査することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２５２１７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年では、半導体装置の動作速度の高速化が進んでおり、それに合わせて、試験装置の低インダクタンス化が進められている。試験装置を低インダクタンス化することで、高速動作する半導体装置に適切に電流を供給することができる。図５は、従来の試験装置の一例を示している。図５の試験装置は、バスバーＰとバスバーＮを有している。バスバーＰとバスバーＮは、絶縁層１１０によって絶縁されている。バスバーＰの一端は半導体装置１００に接続されており、バスバーＰの他端は負荷１０２（例えば、リアクトル）を介して電源１０４の正極に接続されている。バスバーＮの一端は半導体装置１００に接続されており、バスバーＮの他端は電源１０４の負極に接続されている。また、図５の試験装置は、複数のコンデンサ１０８を有している。各コンデンサ１０８は、バスバーＰとバスバーＮの間に接続されている。半導体装置１００がオンすると、電源１０４の正極から、負荷１０２、バスバーＰ、半導体装置１００、バスバーＮを通って電源１０４の負極へ電流が流れる。半導体装置１００がオンとオフを繰り返すことで、半導体装置１００に繰り返し電流が流れる。コンデンサ１０８は、バスバーＰとバスバーＮのインダクタンスを低減するために設けられている。バスバーＰとバスバーＮのインダクタンスを低減することで、半導体装置１００に流れる電流を高速で変化させることができる。
【０００５】
試験中に半導体装置１００に電流を流すと、半導体装置１００が発熱する。また、コンデンサ１０８の耐熱温度は、それほど高くない。このため、図５に示すように、コンデンサ１０８と半導体装置１００の間に間隔Ｌａを設ける必要がある。間隔Ｌａが広いほど、この部分のインダクタンスが大きくなる。図５の試験装置では、コンデンサ１０８の耐熱性の問題により、間隔Ｌａを狭くすることができず、間隔Ｌａの部分のインダクタンスを低減することができないという問題があった。したがって、本明細書では、試験装置のインダクタンスをより低減することが可能な技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書に開示の試験装置は、半導体装置を試験する。この試験装置は、電源と、前記電源の正極と前記半導体装置を接続する第１配線と、前記電源の負極と前記半導体装置を接続する第２配線を有する。前記第１配線の一部と前記第２配線の一部が、積層基板により構成されている。前記積層基板が、前記第１配線を構成する第１導体層と、前記第２配線を構成する第２導体層とを、絶縁層を挟んで交互に積層した構造を備えている。
【０００７】
この試験装置では、第１配線と第２配線の一部が積層基板により構成されている。また、積層基板が、第１配線を構成する第１導体層と第２配線を構成する第２導体層とを絶縁層を挟んで交互に積層した構造を備えている。交互に積層された第１導体層と第２導体層によって、第１配線と第２配線の間に接続されたコンデンサが構成されている。また、積層基板は耐熱性が高いので、半導体装置の近くに配置することができる。したがって、この試験装置によれば、インダクタンスを従来よりも低減することができる。
【図面の簡単な説明】
【０００８】
【図１】試験装置１０の回路図。
【図２】積層基板６０の構成を示す断面図。
【図３】試験中のゲート電圧Ｖｇと電流Ｉｃｅを示すグラフ。
【図４】変形例の積層基板６０の構成を示す断面図。
【図５】従来の試験装置を示す説明図。
【発明を実施するための形態】
【０００９】
図１は、実施形態の試験装置１０の回路図を示している。試験装置１０は、３つの接続端子３０、３２、３４を備えている。接続端子３０、３２、３４には、試験対象のスイッチング素子４０（本実施形態では、ＩＧＢＴ（insulated gate bipolar transistor））が接続される。接続端子３０には、スイッチング素子４０のコレクタＣが接続される。接続端子３２には、スイッチング素子４０のエミッタＥが接続される。接続端子３４には、スイッチング素子４０のゲートＧが接続される。
【００１０】
試験装置１０は、電流計１２、電源１４、リアクトル１６、コンデンサ１８、Ｐ配線２０、Ｎ配線２２、電圧計２４及びゲート電圧制御回路２６を有している。
【００１１】
電源１４の正極は、Ｐ配線２０に接続されている。Ｐ配線２０の他端は、接続端子３０（すなわち、スイッチング素子４０のコレクタＣ）に接続されている。電源１４の負極は、Ｎ配線２２に接続されている。Ｎ配線２２の他端は、接続端子３２（すなわち、スイッチング素子４０のエミッタＥ）に接続されている。本実施形態では、電源１４は、直流電源である。但し、他の実施例では、充電されたコンデンサ等を電源１４の代わりに用いてもよい。
【００１２】
リアクトル１６は、Ｐ配線２０に介装されている。なお、他の実施例では、リアクトル１６に代えて、他の負荷（例えば、抵抗等）を用いてもよい。また、試験の種類によっては、Ｐ配線２０に負荷が介装されていなくてもよい。
【００１３】
電流計１２は、Ｎ配線２２に介装されている。電流計１２は、Ｎ配線２２に流れる電流（すなわち、スイッチング素子４０に流れる電流）を測定する。
【００１４】
コンデンサ１８は、Ｐ配線２０とＮ配線２２の間に接続されている。コンデンサ１８は、Ｐ配線２０とＮ配線２２のインダクタンスを低減するために設けられている。
【００１５】
電圧計２４は、接続端子３４（すなわち、スイッチング素子４０のゲートＧ）と接続端子３２（すなわち、スイッチング素子４０のエミッタＥ）の間に接続されている。電圧計２４は、スイッチング素子４０のゲート電圧を測定する。
【００１６】
ゲート電圧制御回路２６は、接続端子３４（すなわち、スイッチング素子４０のゲートＧ）と接続端子３２（すなわち、スイッチング素子４０のエミッタＥ）の間に接続されている。電圧計２４は、スイッチング素子４０のゲート電圧を制御する。
【００１７】
図２は、試験装置１０の構造を示している。スイッチング素子４０は、冷熱槽５０内に設置される。冷熱槽５０によって、−４０〜１５０℃の環境でスイッチング素子４０を試験することができる。スイッチング素子４０に近接した位置に、積層基板６０が配置されている。なお、図２では、積層基板６０の断面構造を拡大して示している。積層基板６０は、プリント配線基板である。積層基板６０は、Ｐ配線２０の一部を構成するＰ導体層６２と、Ｎ配線２２の一部を構成するＮ導体層６４と、絶縁層６６を備えている。積層基板６０は、Ｐ導体層６２とＮ導体層６４を、絶縁層６６を介して交互に積層した構造を備えている。より詳細には、Ｎ導体層６４、絶縁層６６、Ｐ導体層６２及び絶縁層６６をこの順序で繰り返し積層した構造を備えている。積層基板６０は、３層のＰ導体層６２と、３層のＮ導体層６４を備えている。積層基板６０内において、Ｐ導体層６２はＮ導体層６４から絶縁されている。
【００１８】
最上部のＰ導体層６２は、一方の端部（図２の右側の端部）において、ビア６２ａに接続されている。ビア６２ａは、リアクトル１６を介して電源１４の正極に接続されている。最上部のＰ導体層６２は、ビア６２ａとは反対側の端部（図２の左側の端部）において、ビア６２ｂを介して中間部のＰ導体層６２に接続されている。中間部のＰ導体層６２は、ビア６２ｂとは反対側の端部（図２の右側の端部）において、ビア６２ｃを介して最下部のＰ導体層６２に接続されている。最下部のＰ導体層６２は、ビア６２ｃとは反対側の端部（図２の左側の端部）において、ビア６２ｄを介してスイッチング素子４０のコレクタＣに接続されている。従って、図２において実線矢印で示されるように、３層のＰ導体層６２には、往復するように電流が流れる。
【００１９】
最上部のＮ導体層６４は、一方の端部（図２の右側の端部）において、ビア６４ａに接続されている。ビア６４ａは、電流計１２を介して電源１４の負極に接続されている。最上部のＮ導体層６４は、ビア６４ａとは反対側の端部（図２の左側の端部）において、ビア６４ｂを介して中間部のＮ導体層６４に接続されている。中間部のＮ導体層６４は、ビア６４ｂとは反対側の端部（図２の右側の端部）において、ビア６４ｃを介して最下部のＮ導体層６４に接続されている。最下部のＮ導体層６４は、ビア６４ｃとは反対側の端部（図２の左側の端部）において、ビア６４ｄを介してスイッチング素子４０のエミッタＥに接続されている。従って、図２において破線矢印で示されるように、３層のＮ導体層６４には、往復するように電流が流れる。
【００２０】
絶縁層６６は、ガラスエポキシにより構成されている。したがって、絶縁層６６は、高い耐電圧を有するとともに、高い耐熱性を有する。
【００２１】
積層基板６０内には、対向するＰ導体層６２とＮ導体層６４によって、図１に示すコンデンサ１８が構成されている。絶縁層６６の耐電圧が高いので、絶縁層６６を薄くすることができる。これによって、Ｐ導体層６２とＮ導体層６４の間の間隔を狭くすることができ、コンデンサ１８の静電容量を大きくすることができる。コンデンサ１８の静電容量を大きくすることで、配線のインダクタンスをより低減することができる。また、上述したように電流が流れるので、対向する一対のＰ導体層６２とＮ導体層６４で逆方向に電流が流れる。これによって、相互インダクタンス作用によってＰ導体層６２とＮ導体層６４のインダクタンスが低減される。なお、Ｐ導体層６２とＮ導体層６４の間の相互インダクタンスＭ１は、以下の数式により表される。
【数１】
2019007899.tif 000003
【００２２】
なお、上式において、ｄ１は絶縁層６６の厚さであり、μは透磁率であり、Ｌ１＝Ｌ２ｎであり、Ｌ２は電流が流れる方向におけるＰ導体層６２及びＮ導体層６４の長さであり、ｎはＰ導体層６２とＮ導体層６４の積層数（すなわち、６層）である。上式から明らかなように、絶縁層６６の厚さｄ１を薄くすることでも、相互インダクタンスＭ１を低減することができる。
【００２３】
また、積層基板６０の耐熱性が高いので、積層基板６０をスイッチング素子４０に近接して配置することができる。積層基板６０とスイッチング素子４０の間の相互インダクタンスＭ２は、以下の数式により表される。
【数２】
2019007899.tif 000004
【００２４】
なお、上式において、Ｌ３は積層基板６０とスイッチング素子４０の間の距離（積層基板６０とスイッチング素子４０の間のＰ配線２０及びＮ配線２２の長さ）であり、ｄ２は積層基板６０とスイッチング素子４０の間におけるＰ配線２０とＮ配線２２の間の間隔である。図２の構造によれば、距離Ｌ３を短くすることができるので、相互インダクタンスＭ２を小さくすることができる。
【００２５】
このように、積層基板６０によってコンデンサ１８を構成することで、コンデンサ１８をスイッチング素子４０に近接して配置することが可能となり、従来よりもさらに配線のインダクタンスを低減することができる。
【００２６】
図３は、試験装置１０により試験を行ったときのゲート電圧Ｖｇと電流Ｉｃｅの波形を示している。なお、ゲート電圧Ｖｇは、電圧計２４によって測定される電圧（スイッチング素子４０のゲート‐エミッタ間電圧）であり、電流Ｉｃｅは、電流計１２によって測定される電流（スイッチング素子４０のコレクタ‐エミッタ間電流）である。試験においては、ゲート電圧制御回路２６は、図３に示すようにゲート電圧Ｖｇを変化させる。ゲート電圧Ｖｇが高電位になると、スイッチング素子４０がオンする。試験中に最初にスイッチング素子４０がオンになると、図３の期間Ｔ１に示すように、スイッチング素子４０に電流Ｉｃｅが流れる。すなわち、電源１４から、リアクトル１６を介してスイッチング素子４０に電流Ｉｃｅが流れる。期間Ｔ１においては、電流Ｉｃｅが緩やかに増加する。期間Ｔ１においてリアクトル１６に電流が流れることで、リアクトル１６にエネルギーが蓄えられる。２回目にスイッチング素子４０がオンになると、図３の期間Ｔ２に示すように、スイッチング素子４０に再度電流Ｉｃｅが流れる。このとき、リアクトル１６に蓄えられたエネルギーが放出されるので、電流Ｉｃｅが急激に増加する。このとき、試験装置１０の配線のインダクタンスが高いと、図３の破線グラフ９０に示すように、電流Ｉｃｅの立ち上がり速度が遅くなる。この場合、スイッチング素子４０を適切に試験することができない。これに対し、本実施形態の試験装置１０では、配線のインダクタンスが低いので、図３の実線グラフ９２に示すように、電流Ｉｃｅの立ち上がり速度が速い。このため、スイッチング素子４０を適切に試験することができる。
【００２７】
なお、積層基板６０の耐久温度範囲は、−４０℃〜１５０℃またはこれより広い温度範囲であることが好ましい。また、積層基板６０は、１５００Ｖ以上の耐電圧を有することが好ましい。また、積層基板６０の静電容量（すなわち、コンデンサ１８の静電容量）は３μＦ以上であることが好ましい。また、積層基板６０内の配線の相互インダクタンスは、１０ｎＨ以下であることが好ましい。これらの仕様を満たすため、上述した実施形態では、絶縁層６６としてガラスエポキシを用いた。しかしながら、絶縁層６６としてガラスエポキシ以外の他のガラス系絶縁層を用いてもよい。また、絶縁層６６としてより誘電率が高い他の絶縁材料を用いてもよい。例えば、チタン酸バリウムやその化合物（すなわち、チタン酸バリウム系絶縁層）を用いてもよい。また、ポリテトラフルオロエチレン、ポリイミド系樹脂、ポリアミド系樹脂等を用いてもよい。なお、上述した絶縁材料のうち、耐電圧の点ではガラス系絶縁層が優れ、誘電率の点ではチタン酸バリウム系絶縁層が優れる。したがって、これらを組み合わせて、積層基板６０を図４のように構成してもよい。図４では、Ｎ導体層６４、ガラス系絶縁層８２、Ｐ導体層６２及びチタン酸バリウム系絶縁層８４がこの順序で繰り返し積層された構造を有している。この構造によれば、耐電圧が必要な箇所ではガラス系絶縁層８２により耐電圧を確保できるとともに、誘電率が高いチタン酸バリウム系絶縁層８４を用いることでコンデンサ１８の静電容量を大きくすることができる。なお、他の実施形態では、図４の構成において、ガラス系絶縁層８２とチタン酸バリウム系絶縁層８４の位置を入れ替えてもよい。
【００２８】
本明細書が開示する技術要素について、以下に説明する。積層基板は、第１導体層、第１絶縁層、第２導体層及び第２絶縁層がこの順序で積層されている部分を備えていてもよい。前記第１絶縁層がガラス系絶縁層とチタン酸バリウム系絶縁層の一方により構成されており、前記第２絶縁層がガラス系絶縁層とチタン酸バリウム系絶縁層の他方により構成されていてもよい。
【００２９】
この構成によれば、耐電圧特性に優れるガラス系絶縁層によって配線間の耐電圧を確保しつつ、誘電率が高いチタン酸バリウム系絶縁層によって配線間の静電容量を高めることができる。
【００３０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３１】
１０    ：試験装置
１２    ：電流計
１４    ：電源
１６    ：リアクトル
１８    ：コンデンサ
２０    ：Ｐ配線
２２    ：Ｎ配線
２４    ：電圧計
２６    ：ゲート電圧制御回路
４０    ：スイッチング素子
５０    ：冷熱槽
６０    ：積層基板
６２    ：Ｐ導体層
６４    ：Ｎ導体層
６６    ：絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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