(57)【要約】【課題】ゲートパルスデータとモニタデータとを同一のモニタ用メモリに格納しながらプロセッサの制御演算の周期より速い頻度でモニタデータの格納が可能な電力変換装置の故障監視装置を提供する。【解決手段】モニタ用メモリに格納されるゲートパルスデータ及びモニタデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能な書込み用バッファ部と、ゲートパルスデータ及びモニタデータを書込み用バッファ部に書込み可能なデータ書込み部と、センサ入力信号をＡＤ変換するＡＤ変換部を制御して生成したモニタデータをデータ書込み部へ入力するモニタデータ生成部と、書込み用バッファ部から出力されるゲートパルスデータ及びモニタデータを周期的に切り替えて読込みながら、モニタ用メモリに書込むアクセス制御部と、モニタ用メモリから読出されたゲートパルスデータ及びモニタデータを先入れ先出しで記憶可能な読出し用バッファ部と、を備える。【選択図】図３
2019007767.tif 000002
【特許請求の範囲】
【請求項１】
ゲートパルスデータ及びモニタデータを格納するモニタ用メモリと、
前記モニタ用メモリに格納されるゲートパルスデータ及びモニタデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能な書込み用バッファ部と、
前記ゲートパルスデータ及びモニタデータを前記書込み用バッファ部にそれぞれ独立かつ並列に書込み可能なデータ書込み部と、
センサ入力信号をＡＤ変換するＡＤ変換部を制御して生成したモニタデータを前記データ書込み部へ入力するモニタデータ生成部と、
前記書込み用バッファ部からそれぞれ出力されるゲートパルスデータ及びモニタデータを周期的に切り替えて読込みながら、前記モニタ用メモリに書込むアクセス制御部と、
前記モニタ用メモリから読出されたゲートパルスデータ及びモニタデータを先入れ先出しで記憶可能な読出し用バッファ部と、
を備える電力変換装置の故障監視装置。
【請求項２】
前記データ書込み部、前記モニタデータ生成部及び読み出し用バッファ部を制御するプロセッサをさらに備えている請求項１に記載の電力変換装置の故障監視装置。
【請求項３】
前記モニタデータ生成部は、
前記ＡＤ変換部を制御し、変換結果を取り込むＡＤ変換コントローラと、
該ＡＤ変換コントローラから出力されるモニタデータをラッチし、前記データ書込み部に出力する故障モニタ用ラッチレジスタと、
前記ＡＤ変換コントローラから出力されるモニタデータをラッチし、ラッチしたモニタデータを前記プロセッサから読み出し可能なプロセッサ用ラッチレジスタと、
前記ＡＤ変換コントローラ、前記故障モニタ用ラッチレジスタ及び前記プロセッサ用ラッチレジスタに個別にトリガ信号を出力するモニタデータ用トリガ信号発生回路と
を備えている請求項２に記載の電力変換装置の故障監視装置。
【請求項４】
前記モニタデータ用トリガ信号発生回路は、所定周期で前記ＡＤ変換コントローラに対するＡＤ変換開始トリガ信号を出力し、該ＡＤ変換開始トリガ信号から所定時間遅らせた故障モニタ用ラッチレジスタに対する故障モニタ用ラッチ信号を出力し、前記プロセッサから出力される制御トリガ信号及び故障モニタ用ラッチ信号に基づいて前記プロセッサ用ラッチレジスタに対するプロセッサ用ラッチ信号を出力する請求項３に記載の電力変換装置の故障監視装置。
【請求項５】
前記ＡＤ変換開始トリガ信号の所定周期は、前記制御トリガ信号の周期に比較して短く設定されている請求項４に記載の電力変換装置の故障監視装置。
【請求項６】
前記モニタ用メモリは、ゲートパルスデータ用領域及びモニタデータ用領域に区分された上で、前記ゲートパルスデータ用領域及び前記モニタデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域及び前記モニタデータ用領域内のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められている請求項１から５の何れか一項に記載の電力変換装置の故障監視装置。
【請求項７】
前記書込み用バッファ部は、
前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスを入力する第１書込みアドレス用ＦＩＦＯ（Ｆｉｒｓｔ  ＩＮ  Ｆｉｒｓｔ  Ｏｕｔ  バッファ）と、
前記ゲートパルスデータを入力する第１書込みデータ用ＦＩＦＯと、
前記モニタデータについてのモニタ用メモリの書込み先アドレスを入力する第２書込みアドレス用ＦＩＦＯと、
前記モニタデータを入力する第２書込みデータ用ＦＩＦＯと
を備える請求項６に記載の電力変換装置の故障監視装置。
【請求項８】
前記データ書込み部は、前記モニタデータを前記第２書込みデータ用ＦＩＦＯに書込むとともに、前記書込み先アドレスを前記第２書込みアドレス用ＦＩＦＯに書込むモニタデータＦＩＦＯ書込みデータ発生回路を備え、
前記モニタデータＦＩＦＯ書込みデータ発生回路にはレコードポインタが設けられ、
前記モニタデータＦＩＦＯ書込みデータ発生回路は、前記モニタデータが書込まれると、前記モニタ用メモリのモニタデータ用領域のトップオフセットアドレスと前記レコードポインタとから、前記モニタデータについてのモニタ用メモリの書込み先アドレスを算出し、
前記算出した書込み先アドレスを前記第２書込みアドレス用ＦＩＦＯに入力するとともに、前記書込まれたモニタデータを第２書込みデータ用ＦＩＦＯに入力し、
前記モニタデータの書込みごとに、前記モニタ用メモリのモニタデータ用領域がリングバッファとして使用されるように前記レコードポインタを変更し、
前記モニタデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのモニタデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記第２書込みアドレス用ＦＩＦＯ及び前記第２書込みデータ用ＦＩＦＯにそれぞれ入力する請求項７記載の電力変換装置の故障監視装置。
【請求項９】
前記データ書込み部は、前記ゲートパルスデータを前記第１書込みデータ用ＦＩＦＯに書込むとともに、前記書込み先アドレスを前記第１書込みアドレス用ＦＩＦＯに書込むゲートパルスＦＩＦＯ書込みデータ発生回路を備え、
前記ゲートパルスＦＩＦＯ書込みデータ発生回路にはレコードポインタが設けられ、
前記ゲートパルスＦＩＦＯ書込みデータ発生回路は、前記ゲートパルスデータを定周期でラッチし、前記ゲートパルスデータのサンプリングごとに前記モニタ用メモリへの格納が必要かを判定し、
前記モニタ用メモリに前記ゲートパルスデータを格納する場合、前記モニタ用メモリのゲートパルスデータ用領域のトップオフセットアドレスと前記レコードポインタとから、前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスを算出し、
前記算出した書込み先アドレスを前記第１書込みアドレス用ＦＩＦＯに入力するとともに、前記ラッチしたゲートパルスデータを第１書込みデータ用ＦＩＦＯに入力し、
前記モニタ用メモリのゲートパルスデータ用領域がリングバッファとして使用されるように前記レコードポインタを変更し、
前記ゲートパルスデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのゲートパルスデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記第１書込みアドレス用ＦＩＦＯ及び前記第１書込みデータ用ＦＩＦＯにそれぞれ入力する請求項７記載の電力変換装置の故障監視装置。
【請求項１０】
前記読出し用バッファ部は、
前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用ＦＩＦＯと、
前記モニタ用メモリから読出されたゲートパルスデータ及びモニタデータを記憶する読出しデータ用ＦＩＦＯと
を備えている請求項７項に記載の電力変換装置の故障監視装置。
【請求項１１】
前記アクセス制御部は、
前記第１書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記第１書込みデータ用ＦＩＦＯからゲートパルスデータを取得することで、前記ゲートパルスデータを前記モニタ用メモリに書込みを行い、
前記第２書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記第２書込みデータ用ＦＩＦＯからモニタデータを取得することで、前記モニタデータを前記モニタ用メモリに書込みを行い、
前記読出しアドレス用ＦＩＦＯから読出し先アドレスを取得し、前記モニタ用メモリから読出したゲートパルスデータ及びモニタデータを前記読出しデータ用ＦＩＦＯに格納する請求項１０に記載の電力変換装置の故障監視装置。
【請求項１２】
前記アクセス制御部は、
予め決められた規則に従って値が変化するカウンタを備え、
前記カウンタの値に基づいて、前記ゲートパルスデータ及びモニタデータの書込み及び読出しの対象となるＦＩＦＯを切り替える請求項１１記載の電力変換装置の故障監視装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置の故障監視装置に関し、特に、電力変換装置のゲートパルスデータ（ゲートパルスの点弧データ）及びモニタデータをモニタ用メモリに格納する方法に適用して好適なものである。
【背景技術】
【０００２】
商用交流電源などから得られた入力電力を半導体スイッチング素子にて所定の周波数の電力に変換して出力するために、インバータなどの電力変換装置が用いられている。
この電力変換装置に用いられる半導体スイッチング素子の破壊などの解析を有効に行えるようにするため、半導体スイッチング素子を駆動するゲートパルスやセンサからのアナログ信号をゲートパルスデータやモニタデータとしてサンプリングして故障監視装置に蓄積し、電力変換装置の故障時にそれらのゲートパルスデータやモニタデータを故障監視装置から読出して、電力変換装置の故障の原因解析に使用することが行われている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４９７８２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の従来例にあっては、モニタ用メモリのデータバス幅が取得できるゲートパルス点数の制約になることを低減するとともに、ゲートパルスデータとモニタデータとを同一のモニタ用メモリに格納できる長所がある反面、ＳｉＣのようなより高速スイッチング素子の登場により、ＣＰＵの制御演算の周期より速い頻度でのモニタデータの格納を行うことができないという課題がある。
そこで、本発明は、上記特許文献１に記載の従来例の課題に着目してなされたものであり、前述した長所を持ちつつプロセッサの制御演算の周期より速い頻度でモニタデータの格納を行うことができる電力変換装置の故障監視装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る電力変換装置の故障監視装置の一態様は、ゲートパルスデータ及びモニタデータを格納するモニタ用メモリと、モニタ用メモリに格納されるゲートパルスデータ及びモニタデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能な書込み用バッファ部と、ゲートパルスデータ及びモニタデータを前記書込み用バッファ部にそれぞれ独立かつ並列に書込み可能なデータ書込み部と、センサ入力信号をＡＤ変換するＡＤ変換部を制御して生成したモニタデータをデータ書込み部へ入力するモニタデータ生成部と、書込み用バッファ部からそれぞれ出力されるゲートパルスデータ及びモニタデータを周期的に切り替えて読込みながら、モニタ用メモリに書込むアクセス制御部と、モニタ用メモリから読出されたゲートパルスデータ及びモニタデータを先入れ先出しで記憶可能な読出し用バッファ部と、を備えている。
【発明の効果】
【０００６】
本発明の一態様によれば、モニタ用メモリのデータバス幅が取得できるゲートパルス点数の制約になることを低減するとともに、ゲートパルスデータとモニタデータとを同一のモニタ用メモリに格納でき、さらにプロセッサの制御演算の周期より速い頻度でモニタデータの格納を行うことが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。
【図２】本発明の一実施形態に係る故障監視装置が適用される電力変換装置の概略構成を示すブロック図である。
【図３】本発明の第１実施形態に係る電力変換装置の故障監視装置の具体的構成を示すブロック図である。
【図４】図３のモニタ用ＲＡＭ９５の内部構成を示すブロック図である。
【図５】図３のモニタデータ生成部における動作の説明に供する信号波形図である。
【図６】図３のモニタデータＦＩＦＯ書込みデータ発生回路６０の動作を示すフローチャートである。
【図７】図３のゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０の動作を示すフローチャートである。
【図８】図３のＦＩＦＯ／ＲＡＭアクセス制御回路９０によるモニタ用ＲＡＭ９５への書込み動作時のスケジューリング方法を示す図である。
【図９】図３のＦＩＦＯ／ＲＡＭアクセス制御回路９０の動作を示すフローチャートである。
【図１０】図３のＦＩＦＯ／ＲＡＭアクセス制御回路９０へのアクセス要求とモニタ用ＲＡＭ９５への書込み能力との関係を説明する図である。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、本発明の一実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【０００９】
まず、本発明の第１実施形態に係る電力変換装置の故障監視装置の概略構成について図１に示すブロック図を伴って説明する。
図１において、電力変換装置の故障監視装置には、ゲートパルスデータ及びモニタデータを格納するモニタ用メモリ６が設けられている。
また、電力変換装置の故障監視装置には、モニタ用メモリ６に格納されるモニタデータ及びゲートパルスデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能な書込み用バッファ部４、モニタデータ及びゲートパルスデータを書込み用バッファ部４にそれぞれ独立かつ並列に書込み可能なデータ書込み部３、データ書込み部３及び書込み用バッファ部４からそれぞれ出力されるモニタデータ及びゲートパルスデータを周期的に切り替えて読込みながら、モニタ用メモリ６に書込むアクセス制御部５が設けられている。
【００１０】
また、電力変換装置の故障監視装置には、各種センサのアナログ入力信号をＡＤ変換するＡＤ変換部１、ＡＤ変換部１の出力信号からモニタデータを生成してデータ書込み部３に出力するモニタデータ生成部２が設けられている。
そして、データ書込み部３は、モニタデータ生成部２からモニタデータが入力されると、そのモニタデータを書込み先アドレスとともに書込み用バッファ部４に書込むことができるとともに、ゲートパルスデータが入力されると、そのゲートパルスデータを書込み先アドレスとともに書込み用バッファ部４に書込むことができる。そして、アクセス制御部５は、アクセスの対象となる書込み用バッファ部４を周期的に切り替えながら、モニタデータ及びゲートパルスデータを書込み用バッファ部４からそれぞれ順次読出し、それらのモニタデータ及びゲートパルスデータをモニタ用メモリ６に順次書込むことができる。
【００１１】
これにより、ゲートパルスデータ及びモニタデータの書込みをハードウェアに担わせることが可能となるとともに、ゲートパルスデータの取り込みとモニタデータの取り込みとを独立かつ並列に行うことができる。このため、マルチポートメモリのような特殊なメモリを用いることなく、サンプリング周期の異なるゲートパルスデータとモニタデータとをモニタ用メモリ６に格納することが可能となり、モニタ用メモリ６のコストを抑制することが可能となるとともに、ゲートパルスデータが数μｓオーダーで高速サンプリングされた場合においても、マイクロコンピュータにかかる負荷を抑制することが可能となる。
【００１２】
図２は、本発明の一実施形態に係る故障監視装置が適用される電力変換装置の概略構成を示すブロック図である。
図２において、電力変換装置には、ゲートパルスを生成するゲートパルス生成部１２ａ〜１２ｎ、１３ａ〜１３ｎ、スイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎをそれぞれ駆動するゲートドライブユニット１４ａ〜１４ｎ、１５ａ〜１５ｎ及びゲートパルスに従ってスイッチング動作を行うスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎが設けられている。
【００１３】
そして、ゲートパルス生成部１２ａ〜１２ｎ、１３ａ〜１３ｎにてそれぞれ生成されたゲートパルスは、ゲートドライブユニット１４ａ〜１４ｎ、１５ａ〜１５ｎにそれぞれ入力され、ゲートドライブユニット１４ａ〜１４ｎ、１５ａ〜１５ｎはゲートパルスに従ってスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎをそれぞれ駆動することにより、スイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎにて電力変換を行わせながら、多相モータ１８の回転数やトルクなどの制御を行うことができる。
【００１４】
ここで、故障監視装置１１には、ゲートパルス生成部１２ａ〜１２ｎ、１３ａ〜１３ｎにてそれぞれ生成されたゲートパルスが入力されるとともに、多相モータ１８に流れる電流を検出するセンサなどからのアナログ信号がモニタデータとして入力される。
そして、故障監視装置１１は、スイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎを駆動するゲートパルスや各種センサからのアナログ信号をゲートパルスデータやモニタデータとしてサンプリングして蓄積し、電力変換装置の故障時にそれらのゲートパルスデータやモニタデータを読出して、電力変換装置の故障の原因解析に使用することができる。
【００１５】
図３は、本発明の第１実施形態に係る電力変換装置の故障監視装置の具体的構成を示すブロック図である。
図３において、故障監視装置１１には、プロセッサとしてのＣＰＵ２１、モニタ用ＬＳＩ３０及びモニタ用メモリとしてのモニタ用ＲＡＭ９５が設けられている。そして、ＣＰＵ２１は、データバス２１３を介してレジスタ４０、５０、読出しアドレス用ＦＩＦＯ８１及び読出しデータ用ＦＩＦＯ８２、モニタデータ生成部１００と接続されている。
【００１６】
ＣＰＵ２１は、正常時のモニタＬＳＩ３０によるモニタ用ＲＡＭ９５へのモニタデータ及びゲートパルスデータの書込みと、故障発生時のモニタデータ及びゲートパルスデータの読出しとを制御する。
そして、図２の各種センサからのアナログ信号が各種モニタ信号ＭＳとしてＡＤ変換器（以下、ＡＤＣと称す）１１０に入力され、このＡＤＣ１１０から出力されるＡＤ変換結果データがモニタ用ＬＳＩ３０に入力される。
【００１７】
また、図２のスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎを駆動するゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎがモニタ用ＬＳＩ３０に入力される。ここで、図２のスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎを駆動するゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎはＮ（Ｎは２以上の整数）個の組に分けられ、例えば、ゲートパルスＧＰａはゲートパルスＧＰ０〜ＧＰ１５、ゲートパルスＧＰｂはゲートパルスＧＰ１６〜ＧＰ３１、ゲートパルスＧＰｎはゲートパルスＧＰ１６×（ｎ−１）〜ＧＰ１６×（ｎ−１）＋１５から構成することができる。また、モニタ用ＲＡＭ９５は、故障が発生するたびに切り替えて使用できるようにページに区分され、各ページはゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎ及びモニタデータごとに領域が区分されている。
【００１８】
図４は、図３のモニタ用ＲＡＭ９５の内部構成を示すブロック図である。
図４において、モニタ用ＲＡＭ９５の内部はページＰ１〜Ｐ４ごとに領域９５１〜９５４に区分され、故障が発生するたびにページＰ１〜Ｐ４を切り替えて使用できるように構成されている。そして、モニタ用ＲＡＭ９５の各領域９５１〜９５４の先頭には、ページトップアドレスＰＴ１〜ＰＴ４がそれぞれ付与されている。
【００１９】
そして、各領域９５１〜９５４は、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎにそれぞれ対応したゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎ及びモニタデータ用領域９５１６に区分され、ゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎ及びモニタデータ用領域９５１６の先頭には、トップオフセットアドレスＧＯＦａ、ＧＯＦｂ、・・・、ＧＯＦｎ、ＭＯＦがそれぞれ付与されている。
【００２０】
また、ゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎ及びモニタデータ用領域９５１６はリングバッファとしてそれぞれ使用され、ゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎ及びモニタデータ用領域９５１６のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納するためのレコードポインタオフセットアドレスＧＲＰＯＦａ、ＧＲＰＯＦｂ、・・・、ＧＲＰＯＦｎ、ＭＲＰＯＦがそれぞれ定められている。
【００２１】
そして、図３のモニタ用ＬＳＩ３０には、モニタデータについてのモニタ用ＲＡＭ９５の書込み先アドレス６３３を先入れ先出しで入力する書込みアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）６１、モニタデータについてのモニタ用ＲＡＭ９５への書込みデータ６３４を先入れ先出しで入力する書込みデータ用ＦＩＦＯ（ＷＤ−ＦＩＦＯ）６２、Ｎ個の組に分けられたゲートパルスデータについてのモニタ用ＲＡＭ９５の書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを先入れ先出しでそれぞれ入力する書込みアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）７１ａ、７１ｂ、・・・、７１ｎ、Ｎ個の組に分けられゲートパルスデータについてのモニタ用ＲＡＭ９５の書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎを先入れ先出しでそれぞれ入力する書込みデータ用ＦＩＦＯ（ＷＤ−ＦＩＦＯ）７２ａ、７２ｂ、・・・、７２ｎ、モニタ用ＲＡＭ９５の読出し先アドレス８４３を入力する読出しアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）８１及びモニタ用ＲＡＭ９５から読出された読出しデータ８４６を記憶する読出しデータ用ＦＩＦＯ（ＲＤ−ＦＩＦＯ）８２が設けられている。
【００２２】
また、モニタ用ＬＳＩ３０には、ＡＤＣ１１０からデジタルモニタ信号を取り込んで、モニタデータＦＩＦＯ書込みデータ発生回路６０へモニタデータを入力するモニタデータ生成部１００が設けられている。
このモニタデータ生成部１００は、ＡＤＣ１１０を制御してモニタデジタル信号を取り込むＡＤＣコントローラ１０１と、このＡＤＣコントローラ１０１から出力されるセンサデータをラッチする故障モニタ用ラッチレジスタ１０２及びＣＰＵ用ラッチレジスタ１０３とを備えている。また、モニタデータ生成部１００は、ＡＤＣコントローラ１０１、故障モニタ用ラッチレジスタ１０２及びＣＰＵ用ラッチレジスタ１０３に対するトリガを発生するモニタデータ用トリガ発生回路１０４とを備えている。
【００２３】
モニタデータ用トリガ発生回路１０４には、ＣＰＵ２１から図５（ａ）に示す制御演算周期に応じた制御トリガ信号１１１が入力される。このモニタデータ用トリガ発生回路１０４は、図５（ｂ）に示すように、ＣＰＵ２１の制御演算周期より速い頻度例えば制御演算周期の１／５程度の短い周期でパルス状のＡＤＣ開始トリガ１２１を生成し、このＡＤＣ開始トリガ１２１をＡＤＣコントローラ１０１へ出力する。ＡＤＣコントローラ１０１では、ＡＤＣ開始トリガ１２１が入力されると、ＡＤＣ１１０に対して各種センサアナログ信号をデジタル信号に変換するＡＤ変換を開始させるＡＤＣコントロール信号１３１を出力するとともに、ＡＤＣ１１０から出力されるＡＤ変換結果データ１３２を読み込んでセンサデータ１３３として故障モニタ用ラッチレジスタ１０２及びＣＰＵ用ラッチレジスタ１０３へ出力する。
【００２４】
また、モニタデータ用トリガ発生回路１０４は、図５（ｃ）に示すように、ＡＤＣ開始トリガ１２１の発生タイミングに対してＡＤＣ１１０のＡＤ変換時間を考慮した遅延時間Ｔａｄｃだけ遅延したタイミングでパルス状の故障モニタ用ラッチ信号１２２を生成する。生成した故障モニタ用ラッチ信号１２２は故障モニタ用ラッチレジスタ１０２へ出力される。
【００２５】
故障モニタ用ラッチレジスタ１０２は、故障モニタ用ラッチ信号１２２が入力される毎に、図５（ｄ）に示すように、ＡＤＣコントローラ１０１から入力されるセンサデータ１３３をラッチし、ラッチしたセンサデータ１３３をモニタデータ１４１としてモニタデータＦＩＦＯ書込みデータ発生回路６０へ出力する。
さらに、モニタデータ用トリガ発生回路１０４は、ＣＰＵ２１から入力される制御トリガ信号１１１が入力されてから次の故障モニタ用ラッチ信号１２２が発生されるタイミングに同期して図５（ｅ）に示すように、パルス状のＣＰＵラッチ信号１２３を生成する。生成されたＣＰＵラッチ信号１２３はＣＰＵ用ラッチレジスタ１０３へ出力される。
【００２６】
ＣＰＵ用ラッチレジスタ１０３は、ＣＰＵラッチ信号１２３が入力されたときに、図５（ｆ）に示すように、ＡＤＣコントローラ１０１から入力されるセンサデータ１３３をラッチしてモニタデータ１５１としてＣＰＵ２１に出力する。
また、モニタ用ＬＳＩ３０には、モニタデータ生成部１００の故障モニタ用ラッチレジスタ１０２から入力されたモニタデータ１４１をラッチしてモニタ用ＲＡＭ９５への書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に書込むとともに、そのモニタデータ１４１についての書込み先アドレス６３３を算出し、その書込み先アドレス６３３を書込みアドレス用ＦＩＦＯ６１に書込むモニタデータＦＩＦＯ書込みデータ発生回路６０が設けられている。
【００２７】
また、モニタ用ＬＳＩ３０には、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎをそれぞれサンプリングして得られたゲートパルスデータをモニタ用ＲＡＭ９５の書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ書込むとともに、各ゲートパルスデータについての書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ書込むゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎが設けられている。
【００２８】
ここで、モニタデータＦＩＦＯ書込みデータ発生回路６０及びゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎには、書込み先アドレス６３３、７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出するために使用されるレコードポインタＭＲＰ、ＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎがそれぞれ格納される領域６０１、７０１ａ、７０１ｂ、・・・、７０１ｎが設けられている。
【００２９】
なお、モニタデータＦＩＦＯ書込みデータ発生回路６０及びゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、それぞれ独立かつ並列に動作することができる。
具体的には、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータがモニタデータ生成部１００から書込まれると、そのモニタデータをラッチするとともに、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のトップオフセットアドレスＭＯＦと領域６０１のレコードポインタＭＲＰとから、そのモニタデータについての書込み先アドレス６３３を算出し、その書込み先アドレス６３３を書込みアドレス用ＦＩＦＯ６１に入力するとともに、そのモニタデータを書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力することができる。
【００３０】
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータを書込みデータ用ＦＩＦＯ６２に書込むごとに、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６がリングバッファとして使用されるようにレコードポインタＭＲＰを変更することができる。
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータのモニタ用ＲＡＭ９５への書込みを停止する場合、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のレコードポインタの格納位置のレコードポインタオフセットアドレスＭＲＰＯＦとレコードポインタＭＲＰの値を書込みアドレス用ＦＩＦＯ６１及び書込みデータ用ＦＩＦＯ６２にそれぞれ入力することができる。
【００３１】
また、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎを定周期でそれぞれラッチし、ラッチされたゲートパルスデータのサンプリングごとにモニタ用ＲＡＭ９５への格納が必要かを判定することができる。
そして、モニタ用ＲＡＭ９５にゲートパルスデータを格納する場合、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎのトップオフセットアドレスＧＯＦａ、ＧＯＦｂ、・・・、ＧＯＦｎと領域７０１ａ、７０１ｂ、・・・、７０１ｎのレコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎとから、ゲートパルスデータについての書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、ラッチしたゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力することができる。
【００３２】
また、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎがリングバッファとして使用されるようにレコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎをそれぞれ変更することができる。
そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ゲートパルスデータのモニタ用ＲＡＭ９５への書込みを停止する場合、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎのレコードポインタの格納位置のレコードポインタオフセットアドレスＧＲＰＯＦａ、ＧＲＰＯＦｂ、・・・、ＧＲＰＯＦｎとレコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎの値とを、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ入力することができる。
【００３３】
さらに、モニタ用ＬＳＩ３０には、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎ、読出しアドレス用ＦＩＦＯ８１及び読出しデータ用ＦＩＦＯ８２を周期的に切り替えながら、モニタ用ＲＡＭ９５との間でデータの書込み処理や読出し処理を行うＦＩＦＯ／ＲＡＭアクセス制御回路９０が設けられている。
【００３４】
ここで、ＦＩＦＯ／ＲＡＭアクセス制御回路９０には、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎ、読出しアドレス用ＦＩＦＯ８１及び読出しデータ用ＦＩＦＯ８２を周期的に切り替える周期を規定するカウンタ９１０が設けられている。
具体的には、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎから書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ取得するとともに、書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎからゲートパルスデータをそれぞれ取得し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎに従ってゲートパルスデータをモニタ用ＲＡＭ９５に書込むことができる。
【００３５】
また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込みアドレス用ＦＩＦＯ６１から書込み先アドレス６４３を取得するとともに、書込みデータ用ＦＩＦＯ６２からモニタデータを取得し、その書込み先アドレス６４３に従ってモニタデータをモニタ用ＲＡＭ９５に書込むことができる。
また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、読出しアドレス用ＦＩＦＯ８１から読出し先アドレス８４３を取得し、その読出し先アドレス８４３に従ってモニタ用ＲＡＭ９５から読出したゲートパルスデータ及びモニタデータを読出しデータ用ＦＩＦＯ８２に格納することができる。
【００３６】
ここで、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、モニタ用ＲＡＭ９５との間でデータの書込み処理や読出し処理を行う場合、カウンタ９１０にて規定される周期に従って、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎ、読出しアドレス用ＦＩＦＯ８１及び読出しデータ用ＦＩＦＯ８２を切り替えることができる。
【００３７】
すなわち、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、例えば、（書込みアドレス用ＦＩＦＯ６１及び書込みデータ用ＦＩＦＯ６２）→（書込みアドレス用ＦＩＦＯ７１ａ及び書込みデータ用ＦＩＦＯ７２ａ）→（書込みアドレス用ＦＩＦＯ７１ｂ及び書込みデータ用ＦＩＦＯ７２ｂ）→・・・→（書込みアドレス用ＦＩＦＯ７１ｎ及び書込みデータ用ＦＩＦＯ７２ｎ）というように、所定の周期でアクセス対象を順次切り替えることができる。
【００３８】
そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象となった書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎと、モニタ用ＲＡＭ９５との間でデータの書込み処理や読出し処理を行うことができる。なお、このアクセス対象となる頻度は、全ての書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎで平等とは限らず、重みを付けるようにしてもよい。
【００３９】
そして、単位時間Ｔ当たりにＦＩＦＯ／ＲＡＭアクセス制御回路９０が書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎからアクセス要求を取得し、モニタ用ＲＡＭ９５の入出力を行う能力Ｒ［ワード／Ｔ］と、単位時間Ｔ当たりのゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎにそれぞれ対応したゲートパルスデータの格納要求Ｇａ、Ｇｂ、・・・、Ｇｎ［ワード／Ｔ］及びモニタデータの格納要求Ｍ［ワード／Ｔ］との関係が、Ｇａ＋Ｇｂ＋・・・＋Ｇｎ＋Ｍ≦Ｒという条件を満たすならば、ＦＩＦＯ／ＲＡＭアクセス制御回路９０がゲートパルスデータの格納要求Ｇａ、Ｇｂ、・・・、Ｇｎとモニタデータの格納要求Ｍに対する処理を適切なスケジュールで行うことができる。また、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎのサイズ（深さ）が適切に設定されていれば、格納要求された全てのデータを単位時間Ｔ内にモニタ用ＲＡＭ９５に格納し終えることができる。
【００４０】
ゲートパルスＧＰａに対応したゲートパルスデータにおける格納要求Ｇａの発生と、ＦＩＦＯ／ＲＡＭアクセス制御回路９０が実行するモニタ用ＲＡＭ９５への格納処理には時間差があるが、モニタ用ＲＡＭ９５への格納処理が終わる前にゲートパルスデータの新たな格納要求Ｇａが発生したとしても、書込みデータ用ＦＩＦＯ７２ａによるデータの先入れ先出し処理によってモニタ用ＲＡＭ９５への格納処理の実行順序を維持することができ、オフセットアドレスのインクリメントの順序も維持することができる。これは、ゲートパルスＧｂ、・・・、Ｇｎ及びモニタデータについても同様である。
【００４１】
また、ゲートパルスＧＰａに対応した書込みアドレス用ＦＩＦＯ７１ａ及び書込みデータ用ＦＩＦＯ７２ａのサイズ（深さ）は、単位時間Ｔ当たりのゲートパルスＧＰａに対応したゲートパルスデータの格納要求Ｇａと余裕分を考慮して設定することができ、書込みアドレス用ＦＩＦＯ７１ａ及び書込みデータ用ＦＩＦＯ７２ａのサイズ（深さ）が適切であれば、書込みアドレス用ＦＩＦＯ７１ａ及び書込みデータ用ＦＩＦＯ７２ａのオーバーフローを起すことなく、モニタ用ＲＡＭ９５への格納処理を終了させることができる。これは、ゲートパルスＧｂ、・・・、Ｇｎ及びモニタデータについても同様である。
【００４２】
また、モニタ用ＬＳＩ３０には、モニタ用ＲＡＭ９５へのモニタデータ及びゲートパルスデータの蓄積動作の実行（ｒｕｎ）または停止（ｓｔｏｐ）を指定するレジスタ４０と、データの書込み時や読出し時にモニタ用ＲＡＭ９５のどのページを使用するかを指定するレジスタ５０と、レジスタ４０からの指定を遅延させてＦＩＦＯ／ＲＡＭアクセス制御回路９０に伝える遅延部４１とが設けられている。
【００４３】
レジスタ４０は、ＣＰＵ２１から蓄積動作の実行指示が入力されたときに、その内容ＭＮＴＯＰＥが実行（ｒｕｎ）に設定され、故障検知信号１１２が入力されたときに内容ＭＮＴＯＰＥが実行（ｒｕｎ）から停止（ｓｔｏｐ）に切換えられる。このレジスタ４０の内容ＭＮＴＯＰＥがモニタデータＦＩＦＯ書込みデータ発生回路６０及びゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎに送られるとともに、遅延部４１に送られる。
【００４４】
遅延部４１は、レジスタ４０からの指定を遅延させてＲＡＭアクセス制御回路９０に伝える。この遅延部４１による遅延量は、モニタ用ＲＡＭ９５への格納要求の発生と格納要求の処理には時間差があることから、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎに溜まっている格納要求がすべて処理されてから、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）から停止（ｓｔｏｐ）に変化するように設定することができる。
【００４５】
なお、モニタデータＦＩＦＯ書込みデータ発生回路６０及びゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎでデータ書込み部３を構成し、Ａ−ＦＩＦＯ６１、ＷＤ−ＦＩＦＯ６２、Ａ−ＦＩＦＯ７１ａ〜７１ｎ、ＷＤ−ＦＩＦＯ７２ａ〜７２ｎで書込みバッファ部４を構成し、ＦＩＦＯ／ＲＡＭアクセス制御回路９０がアクセス制御部５を構成し、モニタ用ＲＡＭ９５がモニタ用メモリ６を構成している。
【００４６】
次に、上記実施形態の動作を、モニタデータＦＩＦＯ書込みデータ発生回路６０で実行する書込みデータ発生処理、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎで実行する書込みデータ発生処理、ＦＩＦＯアクセス回路７５で実行するデータ書込み処理及びＲＡＭアクセス制御回路９０で実行する書込処理を伴って説明する。
なお、以下の説明では、ゲートパルスＧＰａ〜ＧＰｄは４組に組み分けされるとともに、１μｓの周期でサンプリングされる場合を例にとる。
【００４７】
そして、モニタデータ及びゲートパルスデータをモニタ用ＲＡＭ９５に書込む場合、ＣＰＵ２１は、モニタ用ＲＡＭ９５のどのページを使用するかを指定するページデータをレジスタ５０に送る。そして、レジスタ５０は、ページデータをＣＰＵ２１から受け取ると、ＣＰＵ２１から出力されたＣＰＵ−ＷＲ信号２１１に従ってそのページデータを取り込み、モニタデータＦＩＦＯ書込みデータ発生回路６０及びゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎに送る。
【００４８】
また、ＣＰＵ２１は、蓄積動作の実行指示をレジスタ４０に送る。レジスタ４０は、実行指示をＣＰＵ２１から受け取ると、ＣＰＵ２１から出力されたＣＰＵ−ＷＲ信号２１１に従ってその内容ＭＮＴＯＰＥを停止（ｓｔｏｐ）から実行（ｒｕｎ）に変化させ、この内容ＭＮＴＯＰＥをモニタデータＦＩＦＯ書込みデータ発生回路６０及びゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎに送るとともに、遅延部４１を介してその内容ＭＮＴＯＰＥをＭＮＴＯＰＥｄｌｙ４１１としてＦＩＦＯ／ＲＡＭアクセス制御回路９０に送る。
【００４９】
また、各種モニタ信号ＭＳがＡＤＣ１１０に入力されると、ＡＤＣコントローラ１０１から入力されるＣＰＵ２１の制御周期より短い周期の小さい周期のＡＤＣコントロール信号１３１によってＡＤ変換処理を開始し、モニタ信号ＭＳをＡＤ変換したＡＤ変換結果データ１３２をＡＤＣコントローラ１０１に出力する。
ＡＤＣコントローラ１０１はＡＤＣ１１０から読み込んだＡＤ変換結果データ１３２をセンサデータ１３３として故障モニタ用ラッチレジスタ１０２及びＣＰＵ用ラッチレジスタ１０３へ出力する。
【００５０】
故障モニタ用ラッチレジスタ１０２では、モニタデータ用トリガ発生回路１０４から入力されるＡＤＣ開始トリガ１２１の発生タイミングに対してＡＤＣ１１０のＡＤ変換時間を考慮した遅延時間Ｔａｄｃだけ遅延したタイミングで入力されるパルス状の故障モニタ用ラッチ信号１２２が入力されると、ＡＤＣコントローラ１０１から入力されるセンサデータ１３３をラッチし、ラッチしたセンサデータ１３３をモニタデータ１４１としてモニタデータＦＩＦＯ書込みデータ発生回路６０へ出力する。
【００５１】
モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）である状態では、モニタデータ生成部１００からモニタデータ１４１が入力されると、このモニタデータ１４１をラッチする。
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のトップオフセットアドレスＭＯＦと領域６０１のレコードポインタＭＲＰとから、そのモニタデータ１４１についての書込み先アドレス６３３を算出し、その書込み先アドレス６３３を書込みアドレス用ＦＩＦＯ６１に入力するとともに、そのモニタデータ１４１を書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力する。
【００５２】
図６は、図３のモニタデータＦＩＦＯ書込みデータ発生回路６０の動作を示すフローチャートである。
図６において、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ４０の内容ＭＯＮＴＯＰＥが実行（ｒｕｎ）であるか停止（ｓｔｏｐ）であるかを判定する（ステップＳ６０１）。この判定結果が、停止（ｓｔｏｐ）であるときには実行（ｒｕｎ）となるまで待機し、実行（ｒｕｎ）であるときにはモニタデータ生成部１００からモニタデータ１４１が入力されたか否かを判定する（ステップＳ６０２）。この判定結果が、モニタデータ１４１が入力されていないとき（ｆａｌｓｅ）にはモニタデータ１４１が入力されるまで待機し、モニタデータ１４１が入力されると（ｔｒｕｅ）、モニタデータ１４１をラッチする（ステップＳ６０３）。
【００５３】
次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ５０から送られたページデータからページトップアドレスＰＴｋを決定し、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のトップオフセットアドレスＭＯＦと領域６０１のレコードポインタＭＲＰとから、そのモニタデータ１４１についての書込み先アドレス６３３＝ＰＴｋ＋ＭＯＦ＋ＭＲＰを算出する。そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、ＦＩＦＯ−ＷＲ信号６３２をアクティブにして、その書込み先アドレス６３３＝ＰＴｋ＋ＭＯＦ＋ＭＲＰを書込みアドレス用ＦＩＦＯ６１に入力するとともに、そのモニタデータを書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力する（ステップＳ６０４）。
【００５４】
次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レコードポインタＭＲＰをインクリメントする（ステップＳ６０５）。なお、レコードポインタＭＲＰのインクリメントは、ステップＳ６０４の処理前に行うようにしてもよい。ここで、ステップＳ６０４の処理後にインクリメントされる場合は、後述するステップＳ６１０の処理でレコードポインタ格納位置に保存された値は最古のモニタデータを指し示すが、ステップＳ６０４の処理前にインクリメントされる場合は、レコードポインタ格納位置に保存された値は最新のモニタデータを指し示すことができる。
【００５５】
次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６をリングバッファとして使用するために、レコードポインタＭＲＰの値がレコードポインタオフセットアドレスＭＲＰＯＦ以上であるか否かを判定する（ステップＳ６０６）。この判定結果が、ＭＲＰ≧ＭＲＰＯＦであるときにはレコードポインタＭＲＰの値をトップオフセットアドレスＭＯＦに設定し（ステップＳ６０７）、ＭＲＰ＜ＭＲＰＯＦであるときにはレコードポインタＭＲＰを維持する。
【００５６】
次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータの指定個数分の処理を終わったかどうかを判定し（ステップＳ６０８）、指定個数分の処理が終わっていない場合、ステップＳ６０２に戻って上記の処理を繰り返す。
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータの指定個数分の処理が終わると、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）であるか停止（ｓｔｏｐ）であるかを判定し、実行（ｒｕｎ）であるときにはステップＳ６０２に戻って上記処理を繰り返す。
【００５７】
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ４０の内容ＭＮＴＯＰＥが停止（ｓｔｏｐ）であるときには、モニタデータのラッチを停止し、レコードポインタＭＲＰの値をモニタ用ＲＡＭ９５のレコードポインタ格納位置に保存するために、ＦＩＦＯ−ＷＲ信号６３２をアクティブにして、書込み先アドレス６３３＝ＰＴｋ＋ＭＯＦ＋ＭＲＰＯＦを書込みアドレス用ＦＩＦＯ６１に入力するとともに、レコードポインタＭＲＰの値を書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力して処理を終了する（ステップＳ６１０）。
【００５８】
また、図３において、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）にセットされている状態では、例えば１μｓオーダーのサンプリング周期でゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎをそれぞれサンプリングする。
そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎのトップオフセットアドレスＧＯＦａ、ＧＯＦｂ、・・・、ＧＯＦｎと領域７０１ａ、７０１ｂ、・・・、７０１ｎのレコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎとから、ゲートパルスデータについての書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、ラッチしたゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力する。
【００５９】
図７は、図３のゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎの動作を示すフローチャートである。
図７において、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）であるか停止（ｓｔｏｐ）であるかを判定し（ステップＳ７０１）、停止（ｓｔｏｐ）であるときには実行（ｒｕｎ）となるまで待機し、実行（ｒｕｎ）であるときにはゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎを１μｓのタイミングでそれぞれ１６点分だけサンプリングする（ステップＳ７０２、Ｓ７０３）。
【００６０】
次に、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ５０から送られたページデータからページトップアドレスＰＴｋを決定し、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎのトップオフセットアドレスＧＯＦａ、ＧＯＦｂ、・・・、ＧＯＦｎと領域７０１ａ、７０１ｂ、・・・、７０１ｎのレコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎとから、そのゲートパルスデータについての書込み先アドレス６３３＝ＰＴｋ＋ＧＯＦａ＋ＧＲＰａ、ＰＴｋ＋ＧＯＦｂ＋ＧＲＰｂ、・・・、ＰＴｋ＋ＧＯＦｎ＋ＧＲＰｎをそれぞれ算出する。そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎをそれぞれアクティブにして、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎ＝ＰＴｋ＋ＧＯＦａ＋ＧＲＰａ、ＰＴｋ＋ＧＯＦｂ＋ＧＲＰｂ、・・・、ＰＴｋ＋ＧＯＦｎ＋ＧＲＰｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、そのゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力する（ステップＳ７０４）。
【００６１】
次に、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎをそれぞれインクリメントする（ステップＳ７０５）。なお、レコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎのインクリメントは、ステップＳ７０４の処理前に行うようにしてもよい。ここで、ステップＳ７０４の処理後にインクリメントされる場合は、後述するステップＳ７０９の処理でレコードポインタ格納位置に保存された値は最古のモニタデータを指し示すが、ステップＳ７０４の処理前にインクリメントされる場合は、レコードポインタ格納位置に保存された値は最新のモニタデータを指し示すことができる。
【００６２】
次に、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、９５１７ｎをそれぞれリングバッファとして使用するために、レコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎの値がそれぞれレコードポインタオフセットアドレスＧＲＰＯＦａ、ＧＲＰＯＦｂ、・・・、ＧＲＰＯＦｎ以上であるか否かを判定する（ステップＳ７０６）。この判定結果がＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎがレコードポインタオフセットアドレスＧＲＰＯＦａ、ＧＲＰＯＦｂ、・・・、ＧＲＰＯＦｎの値以上であるときにはレコードポインタＧＲＰａ、ＧＲＰｂ、・・・ＧＲＰｎをそれぞれトップオフセットアドレスＧＯＦａ、ＧＯＦｂ、・・・、ＧＯＦｎに設定し（ステップＳ７０７）、ＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎがレコードポインタオフセットアドレスＧＲＰＯＦａ、ＧＲＰＯＦｂ、・・・、ＧＲＰＯＦｎの値未満であるときにはレコードポインタＧＲＰａ、ＧＲＰｂ、・・・ＧＲＰｎの値をそのまま維持する。
【００６３】
そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）であるか停止（ｓｔｏｐ）であるかを判定する（ステップＳ７０８）。この判定結果が、実行（ｒｕｎ）であるときにはす７０２に戻って上記処理を繰り返し、停止（ｓｔｏｐ）であるときにはゲートパルスデータのラッチを停止する。そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ゲートパルスデータのラッチの停止時に、レコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎの値をモニタ用ＲＡＭ９５のレコードポインタ格納位置にそれぞれ保存するために、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎをそれぞれアクティブにして、書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎ＝ＰＴｋ＋ＧＯＦａ＋ＧＲＰＯＦａ、ＰＴｋ＋ＧＯＦｂ＋ＧＲＰＯＦｂ、・・・、ＰＴｋ＋ＧＯＦｎ＋ＧＲＰＯＦｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、レコードポインタＧＲＰａ、ＧＲＰｂ、・・・、ＧＲＰｎの値を書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力し（ステップＳ７０９）、その後処理を終了する。
【００６４】
そして、図３において、書込みアドレス用ＦＩＦＯ６１は、ＦＩＦＯ−ＷＲ信号６３２がアクティブになると、モニタデータＦＩＦＯ書込みデータ発生回路６０から入力された書込み先アドレス６３３を先入れ先出しで記憶する。また、書込みデータ用ＦＩＦＯ６２は、ＦＩＦＯ−ＷＲ信号６３２がアクティブになると、モニタデータＦＩＦＯ書込みデータ発生回路６０から入力されたモニタデータを書込みデータ６３４として先入れ先出しで記憶する。
【００６５】
また、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎは、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎがそれぞれアクティブになると、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎからそれぞれ入力された書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを先入れ先出しでそれぞれ記憶する。また、書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎは、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎをそれぞれアクティブになると、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎからそれぞれ入力されたゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして先入れ先出しで記憶する。
【００６６】
また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、レジスタ４０に格納されたｒｕｎデータをＭＮＴＯＰＥｄｌｙ４１１として受け取ると、カウンタ９１０にて規定される周期に従って、ＦＩＦＯ−ＲＤ信号６４２、７４２ａ、７４２ｂ、・・・、７４２ｎを順次アクティブにすることにより、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎを切り替えながら、書込みアドレス用ＦＩＦＯ６１から書込み先アドレス６４３を読出すとともに、書込みデータ用ＦＩＦＯ６２からモニタデータを書込みデータ６４４として読出したり、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎから書込み先アドレス７４３ａ、７４３ｂ、・・・、７４３ｎをそれぞれ読出すとともに、書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎからゲートパルスデータを書込みデータ７４４ａ、７４４ｂ、・・・、７４４ｎとしてそれぞれ読出したりすることができる。
【００６７】
そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎから書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎをそれぞれ読出すとともに、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎから書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎをそれぞれ読出すと、ＲＡＭ−ＷＲ信号９１２をアクティブにし、書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎをＲＡＭアドレス９１３としてモニタ用ＲＡＭ９５に出力するとともに、書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎをＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力する。
【００６８】
そして、モニタ用ＲＡＭ９５は、ＲＡＭアドレス９１３として書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎを受け取るとともに、ＲＡＭデータ９１４として書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎを受け取ると、書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎにて指定される領域に書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎをそれぞれ記憶することができる。
【００６９】
図８は、図３のＦＩＦＯ／ＲＡＭアクセス制御回路９０によるモニタ用ＲＡＭ９５への書込み動作時のスケジューリング方法を示す図である。
図８において、カウンタ９１０は、例えば、２００ｎｓごとにステップ＝０〜４に周期的に変化することができる。そして、カウンタ９１０のステップ＝０の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象を書込みアドレス用ＦＩＦＯ６１及び書込みデータ用ＦＩＦＯ６２に切り替え、書込みアドレス用ＦＩＦＯ６１から出力される書込み先アドレス６４３及び書込みデータ用ＦＩＦＯ６２から出力される書込みデータ６４４をそれぞれＲＡＭアドレス９１３及びＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力することができる。
【００７０】
また、カウンタ９１０のステップ＝１の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象を書込みアドレス用ＦＩＦＯ７１ａ及び書込みデータ用ＦＩＦＯ７２ａに切り替え、書込みアドレス用ＦＩＦＯ７１ａから出力される書込み先アドレス７４３ａ及び書込みデータ用ＦＩＦＯ７２ａから出力される書込みデータ７４４ａをそれぞれＲＡＭアドレス９１３及びＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力することができる。
【００７１】
また、カウンタ９１０のステップ＝２の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象を書込みアドレス用ＦＩＦＯ７１ｂ及び書込みデータ用ＦＩＦＯ７２ｂに切り替え、書込みアドレス用ＦＩＦＯ７１ｂから出力される書込み先アドレス７４３ｂ及び書込みデータ用ＦＩＦＯ７２ｂから出力される書込みデータ７４４ｂをそれぞれＲＡＭアドレス９１３及びＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力することができる。
【００７２】
一方、故障検知信号１１２がレジスタ４０に入力されると、レジスタ４０は、その内容ＭＮＴＯＰＥを実行（ｒｕｎ）から停止（ｓｔｏｐ）に切り換える。この内容ＭＮＴＯＰＥをモニタデータＦＩＦＯ書込みデータ発生回路６０及びゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎに送るとともに、遅延部４１を介してそのｓｔｏｐデータをＭＮＴＯＰＥｄｌｙ４１１としてＦＩＦＯ／ＲＡＭアクセス制御回路９０に送る。
【００７３】
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ４０の内容ＭＮＴＯＰＥが停止（ｓｔｏｐ）となると、モニタデータ生成部１００から送られたモニタデータのラッチを停止する。また、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ４０の内容ＭＮＴＯＰＥが停止（ｓｔｏｐ）となると、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎのサンプリング処理を停止する。
【００７４】
また、ＣＰＵ２１は、故障検知信号１１２が入力されると、ＣＰＵ−ＷＲ信号２１１をアクティブにして、読出しアドレス用ＦＩＦＯ８１にモニタ用ＲＡＭ９５の読出し先アドレス８４３を出力する。そして、読出しアドレス用ＦＩＦＯ８１は、ＣＰＵ−ＷＲ信号２１１がアクティブの状態で、読出し先アドレス８４３をＣＰＵ２１から受け取ると、その読出し先アドレス８４３を記憶する。
【００７５】
また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、レジスタ４０の内容ＭＮＴＯＰＥが停止（ｓｔｏｐ）となると、その内容ＭＮＴＯＰＥをＭＮＴＯＰＥｄｌｙ４１１として受け取り、読出しアドレス用ＦＩＦＯ８１から読出し先アドレス８４３を読出す。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＲＡＭ−ＲＤ信号９１１をアクティブにして、読出し先アドレス８４３をＲＡＭアドレス９１３としてモニタ用ＲＡＭ９５に出力する。
【００７６】
そして、モニタ用ＲＡＭ９５は、ＲＡＭアドレス９１３として読出し先アドレス８４３を受け取ると、読出し先アドレス８４３にて指定された領域からＲＡＭデータ９１４を読出して、ＦＩＦＯ／ＲＡＭアクセス制御回路９０に出力する。
そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、モニタ用ＲＡＭ９５からＲＡＭデータ９１４を受け取ると、そのＲＡＭデータ９１４を読出しデータ８４６として読出しデータ用ＦＩＦＯ８２に出力する。そして、読出しデータ用ＦＩＦＯ８２は読出しデータ８４６をＦＩＦＯ／ＲＡＭアクセス制御回路９０から受け取ると、その読出しデータ８４６を記憶し、ＣＰＵ−ＲＤ信号２１２がＣＰＵ２１から出力されると、データバス２１３を介し読出しデータ８４６をＣＰＵ２１に出力する。
【００７７】
図９は、図３のＦＩＦＯ／ＲＡＭアクセス制御回路９０の動作を示すフローチャートである。
図９において、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、遅延部４１を介して送られたＭＮＴＯＰＥｄｌｙ４１１が実行（ｒｕｎ）であるか停止（ｓｔｏｐ）であるかを判定し（ステップＳ９０１）、ＭＮＴＯＰＥｄｌｙ４１１が実行（ｒｕｎ）である場合、図８のスケジュールに従って、モニタデータ及びゲートパルスデータをモニタ用ＲＡＭ９５に書込む。
【００７８】
すなわち、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、図８のステップ＝０において、モニタデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝１において、ゲートパルスＧａについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝２において、ゲートパルスＧｂについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝３において、ゲートパルスＧｃについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝４において、ゲートパルスＧｄについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、ＭＮＴＯＰＥｄｌｙ４１１が停止（ｓｔｏｐ）になるまで以上の動作を繰り返すことができる。
【００７９】
ここで、モニタデータをモニタ用ＲＡＭ９５に書込む場合、書込みアドレス用ＦＩＦＯ６１及び書込みデータ用ＦＩＦＯ６２のＦＩＦＯＦＧ信号６４１が「有」か「空」かを判定する（ステップＳ９６１）。そして、ＦＩＦＯＦＧ信号６４１が「有」の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＦＩＦＯ−ＲＤ信号６４２をアクティブにし、書込みアドレス用ＦＩＦＯ６１から出力される書込み先アドレス６４３及び書込みデータ用ＦＩＦＯ６２から出力される書込みデータ６４４をそれぞれ読込む（ステップＳ９６２）。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込み先アドレス６４３及び書込みデータ６４４をそれぞれＲＡＭアドレス９１３及びＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力し、モニタ用ＲＡＭ９５の書込み先アドレス６４３で指定される領域に書込みデータ６４４を書込む（ステップＳ９６３）。
【００８０】
また、ゲートパルスＧａについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込む場合、書込みアドレス用ＦＩＦＯ７１ａ及び書込みデータ用ＦＩＦＯ７２ａのＦＩＦＯＦＧ信号７４１ａが「有」か「空」かを判定する（ステップＳ９７１）。そして、ＦＩＦＯＦＧ信号７４１ａが「有」の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＦＩＦＯ−ＲＤ信号７４２ａをアクティブにし、書込みアドレス用ＦＩＦＯ７１ａから出力される書込み先アドレス７４３ａ及び書込みデータ用ＦＩＦＯ７２ａから出力される書込みデータ７４４ａをそれぞれ読込む（ステップＳ９７２）。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込み先アドレス７４３ａ及び書込みデータ７４４ａをそれぞれＲＡＭアドレス９１３及びＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力し、モニタ用ＲＡＭ９５の書込み先アドレス７４３ａで指定される領域に書込みデータ７４４ａを書込む（ステップＳ９７３）。
【００８１】
ゲートパルスＧｂ、Ｇｃ、Ｇｄについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込む場合もステップ２、ステップ３、ステップＳ４で同様に処理する。
一方、ＭＮＴＯＰＥｄｌｙ４１１が停止（ｓｔｏｐ）である場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、図８のスケジュールに従って、モニタデータ及びゲートパルスデータをモニタ用ＲＡＭ９５から読出し、ＭＮＴＯＰＥｄｌｙ４１１が実行（ｒｕｎ）になるまで以上の動作を繰り返すことができる。
【００８２】
例えば、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、図８のステップ＝０において、読出しアドレス用ＦＩＦＯ８１のＦＩＦＯＦＧ信号８４１が「有」か「空」かを判定する（ステップＳ９８１）。そして、ＦＩＦＯＦＧ信号８４１が「有」の場合、ＦＩＦＯ−ＲＤ信号８４２をアクティブにして、読出しアドレス用ＦＩＦＯ８１から読出し先アドレス８４３を読出す（ステップＳ９８２）。
【００８３】
そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＲＡＭ−ＲＤ信号９１１をアクティブにして、読出し先アドレス８４３をモニタ用ＲＡＭ９５に出力し、モニタ用ＲＡＭ９５から読出しデータ８４６を読出す（ステップＳ９８３）。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、モニタ用ＲＡＭ９５から読出しデータ８４６を読出すと、ＦＩＦＯ−ＷＲ信号８４５をアクティブにして、その読出しデータ８４６を読出しデータ用ＦＩＦＯ８２に書込む（ステップＳ９８４）。
【００８４】
図８のステップ１〜ステップ４においても同様である。
なお、上述した実施形態では、図８のステップ０〜ステップ４は２００ｎｓごとに変化する方法について説明したが、ＦＩＦＯＦＧ信号８４１が「有」の場合と「空」の場合とでステップ０〜ステップ４が変化する周期を異ならせてもよく、例えば、ＦＩＦＯＦＧ信号８４１が「有」の場合にはステップ０〜ステップ４が２００ｎｓごとに変化し、ＦＩＦＯＦＧ信号８４１が「空」の場合にはステップ０〜ステップ４が１００ｎｓごとに変化してもよい。
【００８５】
また、遅延部４１による遅延量は、モニタ用ＲＡＭ９５への格納要求の発生と格納要求の処理には時間差があることから、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎに溜まっている格納要求がすべて処理されてから、ＭＮＴＯＰＥｄｌｙが実行（ｒｕｎ）から停止（ｓｔｏｐ）に変化するように設定することができる。
【００８６】
図１０は、図３のＦＩＦＯ／ＲＡＭアクセス制御回路９０へのアクセス要求とモニタ用ＲＡＭ９５への書込み能力との関係を説明する図である。
図１０において、ＦＩＦＯ／ＲＡＭアクセス制御回路９０が書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎからアクセス要求を取得し、モニタ用ＲＡＭ９５の入出力を行う能力Ｒ［ワードＷ／単位時間Ｔ］と、単位時間Ｔ当たりのゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎにそれぞれ対応したゲートパルスデータの格納要求Ｇａ、Ｇｂ、・・・、Ｇｎ［ワードＷ／単位時間Ｔ］及びモニタデータの格納要求Ｍ［ワードＷ／単位時間Ｔ］との関係が、前述した
Ｇａ＋Ｇｂ＋・・・＋Ｇｎ＋Ｍ≦Ｒ
であるならば、ＦＩＦＯ／ＲＡＭアクセス制御回路９０がゲートパルスデータＧａ〜Ｇｎの格納要求と、モニタデータの格納要求に対する処理を、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎのサイズ（深さ）を適切に用意できれば、格納要求の全てのデータを単位時間Ｔ以内にモニタ用ＲＡＭ９５へ格納し終えることができる。ここで、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ及び書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎのサイズ（深さ）は、ハードウェア設計において２のべき乗とすると都合がよい場合が多い。
【００８７】
すなわち、図１０に示すように、ＦＩＦＯ／ＲＡＭアクセス制御回路９０がゲートパルスデータＧａ〜ＧｄのＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｄの格納要求が１μｓ毎に１ワード（Ｗ）、モニタデータＦＩＦＯ書込みデータ発生回路６０の格納要求が１０μｓ毎に１０ワード（Ｗ）であれば、
Ｇａ＋Ｇｂ＋・・・＋Ｇｎ＋Ｍ≦Ｒ
を満たすので、格納要求の全てのデータを単位時間１０μｓ以内にモニタ用ＲＡＭ９５に格納し終えることができる。
【００８８】
このように、上記実施形態によると、モニタ用ＲＡＭ９５のデータバス幅が取得できるゲートパルス点数の制約になるのを低減し、ゲートパルスデータとモニタデータを同一のモニタ用ＲＡＭ９５に格納できるとともに、ＣＰＵ２１の制御演算の周期より速い頻度でのモニタデータの格納を行うことができる。
また、パワーエレクトロニクス技術を応用した電力変換装置では、スイッチング素子のキャリア周波数の切り替えに対応し、ＣＰＵ２１の制御周期を切り替えることが行われることが多い。本実施形態によれば、モニタデータ生成部１００に故障モニタ用ラッチレジスタ１０２とＣＰＵ用ラッチレジスタ１０３とが分離して設けられている。このため、ＣＰＵの制御演算の周期を変化させても、変化させた制御演算の周期に応じた制御トリガ信号１１１をモニタデータ用トリガ発生回路１０４に供給してＣＰＵ用ラッチレジスタ１０３のラッチタイミングを修正するだけで、ＣＰＵ２１の制御演算の周期に応じてモニタデータをラッチしてＣＰＵ２１に出力することができる。この際、故障モニタ用ラッチレジスタ１０２のラッチタイミングには影響を与えることがなく、モニタデータＦＩＦＯ書込みデータ発生回路６０へのモニタデータの出力に影響が及ぶことはないという利点を有する。
【符号の説明】
【００８９】
１…ＡＤ変換部
２…モニタデータ生成部、
３…データ書込み部
４…書込み用バッファ部
５…アクセス制御部
６…モニタ用メモリ
１１…故障監視装置
１２ａ〜１２ｎ、１３ａ〜１３ｎ…ゲートパルス生成部
１４ａ〜１４ｎ、１５ａ〜１５ｎ…ゲートドライブユニット
１６ａ〜１６ｎ、１７ａ〜１７ｎ…スイッチング素子
１８…多相モータ
２１…ＣＰＵ
３０…モニタ用ＬＳＩ
４０、５０…レジスタ
４１…遅延部
６０…モニタデータＦＩＦＯ書込みデータ発生回路
７０ａ、７０ｂ、・・・、７０ｎ…ゲートパルスＦＩＦＯ書込みデータ発生回路
６１、７１ａ〜７１ｎ…書込みアドレス用ＦＩＦＯ
６２、７２ａ〜７２ｎ…書込みデータ用ＦＩＦＯ
８１…読出しアドレス用ＦＩＦＯ
８２…読出しデータ用ＦＩＦＯ
９０…ＦＩＦＯ／ＲＡＭアクセス制御回路
９５…モニタ用ＲＡＭ
１００…モニタデータ生成部
１０１…ＡＤＣコントローラ
１０２…故障モニタ用ラッチレジスタ
１０３…ＣＰＵ用ラッチレジスタ
１０４…モニタデータ用トリガ発生回路
１１０…ＡＤ変換器
【図１】
2019007767.tif 000003
【図２】
2019007767.tif 000004
【図３】
2019007767.tif 000005
【図４】
2019007767.tif 000006
【図５】
2019007767.tif 000007
【図６】
2019007767.tif 000008
【図７】
2019007767.tif 000009
【図８】
2019007767.tif 000010
【図９】
2019007767.tif 000011
【図１０】
2019007767.tif 000012