(57)【要約】【課題】基板上において複数のコンタクトホールと接続先の容量電極とを確実に接続することができる電気光学装置、該電気光学装置を備えた電子機器を提供すること。【解決手段】素子基板１０上に、画素ごとに設けられた画素電極１５及びトランジスターと、トランジスターに対して重畳され、画素電極１５に並列接続された少なくとも３つの蓄積容量１６ａ，１６ｂ，１６ｃと、最上層に設けられた蓄積容量１６ｃを覆う第４層間絶縁膜１２と、第４層間絶縁膜１２を貫通して、４つの容量電極１６ｄ，１６ｈ，１６ｋ，１６ｍとの接続に係る３つのコンタクトホール６１，６２，６３と、３つのコンタクトホール６１，６２，６３のうち１つのコンタクトホール６１の接続先の容量電極１６ｄに対して下層の配線層に設けられた補正パターン３２ｄと、を備えた。【選択図】図９
2019066587.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に、画素ごとに設けられた画素電極及びトランジスターと、
前記トランジスターに対して重畳され、前記画素電極に並列接続された少なくとも３つの蓄積容量と、
前記少なくとも３つの蓄積容量のうち最上層に設けられた蓄積容量を覆う層間絶縁膜と、
前記層間絶縁膜を貫通して、前記少なくとも３つの蓄積容量を構成する複数の容量電極のうち少なくとも３つの容量電極との接続に係る少なくとも３つのコンタクトホールと、
前記少なくとも３つのコンタクトホールのうち１つのコンタクトホールの接続先の容量電極に対して下層の配線層に設けられた補正パターンと、を備えた、電気光学装置。
【請求項２】
前記１つのコンタクトホールの接続先の容量電極は、前記基板上に順に重畳された前記複数の容量電極のうちの最下層の容量電極である、請求項１に記載の電気光学装置。
【請求項３】
前記基板上において、前記トランジスターの半導体層の下層に設けられた第１走査線と、
前記半導体層の上層に設けられ、前記第１走査線に電気的に接続される第２走査線と、を有し、
前記補正パターンは、前記第２走査線の一部であって、前記第２走査線の他の部分よりも膜厚が厚い、請求項１または２に記載の電気光学装置。
【請求項４】
前記基板上において、前記トランジスターの半導体層の下層に設けられた第１走査線と、
前記半導体層の上層に設けられ、前記第１走査線に電気的に接続される第２走査線と、を有し、
前記補正パターンは、前記第１走査線の一部であって、前記第１走査線の他の部分よりも膜厚が厚い、請求項１または２に記載の電気光学装置。
【請求項５】
前記基板上において、前記トランジスターの半導体層の下層に設けられた第１走査線と、
前記半導体層の上層に設けられ、前記第１走査線に電気的に接続される第２走査線と、を有し、
前記補正パターンは、前記第２走査線に絶縁膜を介して配置されている、請求項１または２に記載の電気光学装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の電気光学装置を備えた、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電子機器に関する。
【背景技術】
【０００２】
電気光学装置として、例えば、アクティブ駆動型の液晶装置は、複数の画素ごとに、画素電極と、画素電極の電位を制御可能なトランジスターと、画素電極の電位を保持するため画素電極に接続された蓄積容量とを有している。蓄積容量の容量値は、誘電体膜を挟んで配置された一対の容量電極の面積に比例する。高精細な表示品位を実現するために画素の大きさを小さくすると、画素ごとに設けられる蓄積容量の一対の容量電極の面積も小さくなって、画素を安定的に駆動可能な容量値を確保することが難しくなる。画素の駆動が不安定になると、例えば画素の輝度むらなどの表示不具合が生ずる。
【０００３】
このような蓄積容量に係る問題を改善するため、例えば、特許文献１には、基板上において、トランジスターの半導体層とデータ線との間に、電気的に並列に接続された３つの蓄積容量が構築された電気光学装置が開示されている。３つの蓄積容量は少なくとも５つの容量電極を有し、基板上において、５つの容量電極のうち奇数番目に積層された２つの容量電極が共通コンタクトホールを介して容量線と電気的に接続されている例が示されている。このような構成によれば、容量電極の面積が小さくなっても、３つの蓄積容量を重畳して配置することで、容量値を確保して優れた表示品質を実現することが可能であるとしている。
【０００４】
一方で、基板上に誘電体膜を介して積層された複数の容量電極のそれぞれを接続先の他の容量電極や配線などと接続するために、層間絶縁膜には複数のコンタクトホールが設けられる。基板上の層間絶縁膜に設けられた複数のコンタクトホールを一括して精度よくパターニングすることは技術的に難しい。そこで、例えば、特許文献２には、基板上に設けられた層間膜のうちの平坦化された層間膜の直下のいずれかの成膜層に形成される複数の層間膜下側配線パターンと、複数の層間膜下側配線パターンと平坦化された層間膜の上層の成膜パターンとの間を接続するために平坦化された層間膜に形成される複数のコンタクトホールと、複数のコンタクトホールの下方の複数の位置であって複数の層間膜下側配線パターンの下層の１つ以上の成膜層にそれぞれ形成されて複数の層間膜下側配線パターンの表面の位置を制御する１つ以上のダミーパターンと、を具備した電気光学装置用基板が開示されている。これによれば、基板上における複数のコンタクトホールの長さ（深さ）を同一にすることが可能となることから、平坦化された層間膜に１回のエッチング処理を施すことで複数のコンタクトホールを形成可能としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−７２７４１号公報
【特許文献２】特開２００５−１１５２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献２の電気光学装置用基板の構成を、上記特許文献１の電気光学装置に適用する場合、基板上に積層された複数の容量電極を覆う層間絶縁膜（層間膜）に平坦化処理を施すと、当該層間絶縁膜を貫通して複数の容量電極のいずれかに接続される複数のコンタクトホールの長さ（深さ）のばらつきは、さらに大きくなる。したがって、基板上における複数のコンタクトホールの長さ（深さ）を同一にするには、対応して設けられるダミーパターンの膜厚をそれぞれ調整する必要があるため、技術的に難易度が高く、製造工程が複雑化する。すなわち、平坦化された層間絶縁膜に１回のエッチング処理を施すことで複数のコンタクトホールを精度よく形成することは難しいという課題があった。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例］本適用例に係る電気光学装置は、基板と、前記基板上に、画素ごとに設けられた画素電極及びトランジスターと、前記トランジスターに対して重畳され、前記画素電極に並列接続された少なくとも３つの蓄積容量と、前記少なくとも３つの蓄積容量のうち最上層に設けられた蓄積容量を覆う層間絶縁膜と、前記層間絶縁膜を貫通して、前記少なくとも３つの蓄積容量を構成する複数の容量電極のうち少なくとも３つの容量電極との接続に係る少なくとも３つのコンタクトホールと、前記少なくとも３つのコンタクトホールのうち１つのコンタクトホールの接続先の容量電極に対して下層の配線層に設けられた補正パターンと、を備えたことを特徴とする。
【０００９】
本適用例によれば、層間絶縁膜を貫通する少なくとも３つのコンタクトホールのうち１つのコンタクトホールの接続先の容量電極に対して下層の配線層に補正パターンを設けることにより、少なくとも３つのコンタクトホール間における基板上の深さの差を小さくすることができる。これによって、少なくとも３つのコンタクトホールを１回のエッチング処理によって精度よく形成することが可能な電気光学装置を提供できる。言い換えれば、基板上においてトランジスターに対して重畳された複数の蓄積容量を、画素電極や関係する配線などに確実に接続させることができ、安定した動作状態を実現可能な電気光学装置を提供できる。
【００１０】
上記適用例に記載の電気光学装置において、前記１つのコンタクトホールの接続先の容量電極は、前記基板上に順に重畳された前記複数の容量電極のうちの最下層の容量電極であることを特徴とする。
この構成によれば、層間絶縁膜をエッチングして複数の容量電極のうちの最下層の容量電極に至るコンタクトホールを形成する際のアスペクト比は、他のコンタクトホールに比べて最も大きくなる。当該コンタクトホールが接続される容量電極の下層の配線層に補正パターンを設けることで、当該コンタクトホールを形成する際のアスペクト比を他のコンタクトホールのアスペクト比に近づけることができる。
【００１１】
上記適用例に記載の電気光学装置は、前記基板上において、前記トランジスターの半導体層の下層に設けられた第１走査線と、前記半導体層の上層に設けられ、前記第１走査線に電気的に接続される第２走査線と、を有し、前記補正パターンは、前記第２走査線の一部であって、前記第２走査線の他の部分よりも膜厚が厚い。
この構成によれば、第２走査線の一部を補正パターンとして機能させることから、補正パターンを独立に設ける場合に比べて、基板上における配線層の構造を簡略化できる。
【００１２】
上記適用例に記載の電気光学装置は、前記基板上において、前記トランジスターの半導体層の下層に設けられた第１走査線と、前記半導体層の上層に設けられ、前記第１走査線に電気的に接続される第２走査線と、を有し、前記補正パターンは、前記第１走査線の一部であって、前記第１走査線の他の部分よりも膜厚が厚いとしてもよい。
この構成によれば、半導体層よりも下層に設けられた第１走査線の一部を補正パターンとして機能させることから、基板上における配線層の構造を簡略化できると共に、補正パターンの形成が半導体層に影響を及ぼすことを避けることができる。
【００１３】
上記適用例に記載の電気光学装置は、前記基板上において、前記トランジスターの半導体層の下層に設けられた第１走査線と、前記半導体層の上層に設けられ、前記第１走査線に電気的に接続される第２走査線と、を有し、前記補正パターンは、前記第２走査線に絶縁膜を介して配置されていることが好ましい。
この構成によれば、電気的に接続されて走査線として機能する第１走査線及び第２走査線の形成に影響を及ぼさずに補正パターンを配置することができる。
【００１４】
［適用例］本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。
本適用例によれば、電気光学装置において安定した動作状態が得られ、画素の輝度むらなどが改善されることにより、優れた表示品質を有する電子機器を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】電気光学装置としての液晶装置の構成を示す概略平面図。
【図２】図１のＨ−Ｈ’線に沿った液晶装置の構造を示す概略断面図。
【図３】液晶装置の電気的な構成を示す等価回路図。
【図４】画素の配置を示す概略平面図。
【図５】素子基板におけるトランジスターと走査線の配置を示す概略平面図。
【図６】素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図。
【図７】素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図。
【図８】図５のＡ−Ａ’線に沿った素子基板の構造を示す概略断面図。
【図９】図５のＢ−Ｂ’線に沿った素子基板の構造を示す概略断面図。
【図１０】第１容量電極の形成方法を示す概略平面図。
【図１１】図１０のＡ−Ａ’線に沿った第１容量電極の形成方法を示す概略断面図。
【図１２】図１０のＢ−Ｂ’線に沿った第１容量電極の形成方法を示す概略断面図。
【図１３】図１０のＡ−Ａ’線に沿った第１誘電体膜及び第１電極膜の形成方法を示す概略断面図。
【図１４】図１０のＢ−Ｂ’線に沿った第２誘電体膜及び第２電極膜の形成方法を示す概略断面図。
【図１５】第２容量電極及び第３容量電極の形成方法を示す概略平面図。
【図１６】図１５のＡ−Ａ’線に沿った第２容量電極及び第３容量電極の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図１７】図１５のＢ−Ｂ’線に沿った第２容量電極及び第３容量電極の形成方法を示すＢ−Ｂ’線に沿った概略断面図。
【図１８】図１５のＡ−Ａ’線に沿った第３層間絶縁膜及び第３保護膜の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図１９】第４容量電極及び第４保護膜の形成方法を示す概略平面図。
【図２０】図１９のＡ−Ａ’線に沿った第４容量電極の形成方法を示す概略断面図。
【図２１】図１９のＢ−Ｂ’線に沿った第４容量電極及び第４保護膜の形成方法を示す概略断面図。
【図２２】第５容量電極の形成方法を示す概略平面図。
【図２３】図２２のＡ−Ａ’線に沿った第３誘電体膜及び第５容量電極の形成方法を示す概略断面図。
【図２４】図２２のＢ−Ｂ’線に沿った第３誘電体膜及び第５容量電極の形成方法を示す概略断面図。
【図２５】容量電極に係るコンタクトホールの形成方法を示す概略平面図。
【図２６】図２５のＡ−Ａ’線に沿った第４層間絶縁膜の形成方法を示す概略断面図。
【図２７】図２５のＢ−Ｂ’線に沿った容量電極に係るコンタクトホールの形成方法を示す概略断面図。
【図２８】図２５のＣ−Ｃ’線に沿った容量電極に係るコンタクトホールの形成方法を示す概略断面図。
【図２９】図２５のＣ−Ｃ’線に沿った従来例の容量電極に係るコンタクトホールの形成方法を示す概略断面図。
【図３０】図６のＡ−Ａ’線に沿ったデータ線の形成方法を示す概略断面図。
【図３１】図６のＢ−Ｂ’線に沿ったデータ線及び中継層の形成方法を示す概略断面図。
【図３２】図７のＢ−Ｂ’線に沿ったデータ線と同層の中継層に係るコンタクトホールの形成方法を示す概略断面図。
【図３３】図７のＢ−Ｂ’線に沿った容量線及び容量線と同層の中継層の形成方法を示す概略断面図。
【図３４】電子機器としての投射型表示装置の構成を示す概略図。
【図３５】図２５のＣ−Ｃ’線に沿った変形例１の補正パターンを示す概略断面図。
【図３６】図２５のＣ−Ｃ’線に沿った変形例２の補正パターンを示す概略断面図。
【発明を実施するための形態】
【００１６】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００１７】
本実施形態では、電気光学装置として画素ごとに薄膜トランジスター（Thin  Film  Transistor；以降ＴＦＴと称す）を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子（液晶ライトバルブ）として好適に用いることができるものである。
【００１８】
＜電気光学装置＞
本実施形態の電気光学装置としての液晶装置の主な構成について、図１〜図３を参照して説明する。図１は液晶装置の構成を示す概略平面図、図２は図１のＨ−Ｈ’線に沿った液晶装置の構造を示す概略断面図、図３は液晶装置の電気的な構成を示す等価回路図である。
【００１９】
図１及び図２に示すように、本実施形態の電気光学装置としての液晶装置１００は、互いに対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０とを有する。素子基板１０の基材１０ｓ及び対向基板２０の基材２０ｓは、透光性を有する例えば石英基板やガラス基板などが用いられている。なお、基材１０ｓが本発明における基板に相当するものである。
【００２０】
素子基板１０は、対向基板２０よりも一回り大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁部に沿って額縁状に配置されたシール材４０を介して貼り合わされ、その隙間に正または負の誘電異方性を有する液晶が封入されて、液晶層５０が構成されている。シール材４０は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材４０には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
【００２１】
シール材４０の内側には、複数の画素Ｐがマトリックス状に配列した表示領域Ｅが設けられている。また、対向基板２０には、シール材４０と表示領域Ｅとの間に表示領域Ｅを取り囲む見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは該金属の合金や酸化物などで構成されている。なお、表示領域Ｅは、表示に寄与する複数の画素Ｐに加えて、複数の画素Ｐを囲むように配置されたダミー画素を含むとしてもよい。
【００２２】
素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。素子基板１０の上記端子部に沿った第１の辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１の辺部に対向する第２の辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。さらに、第１の辺部と直交し互いに対向する第３の辺部及び第４の辺部に沿ったシール材４０と表示領域Ｅとの間に走査線駆動回路１０２が設けられている。第２の辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２を繋ぐ複数の配線１０５が設けられている。
【００２３】
これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線は、第１の辺部に沿って配置された複数の外部接続端子１０４に接続されている。以降、第１の辺部に沿った方向をＸ方向とし、第３の辺部及び第４の辺部に沿った方向をＹ方向として説明する。また、本明細書では、Ｘ方向およびＹ方向と直交し、対向基板２０の法線方向から見ることを「平面視」あるいは「平面的」という。
【００２４】
図２に示すように、素子基板１０は、基材１０ｓ、並びに基材１０ｓの液晶層５０側の面に形成されたＴＦＴ３０や画素電極１５、及び画素電極１５を覆う配向膜１８などを有している。ＴＦＴ３０や画素電極１５は、画素Ｐの構成要素である。画素Ｐの詳細は後述する。
【００２５】
対向基板２０は、基材２０ｓ、並びに基材２０ｓの液晶層５０側の面に順に積層された見切り部２１、平坦化層２２、対向電極２３、及び配向膜２４などを有している。
【００２６】
見切り部２１は、図１に示すように表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２、検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの駆動回路を含む周辺回路に入射する光を遮り、周辺回路が光によって誤動作することを防止する役割を有している。また、不必要な迷光が表示領域Ｅに入射しないように遮光して、表示領域Ｅの表示における高いコントラストを確保している。
【００２７】
平坦化層２２は、例えばシリコン酸化物などの無機材料からなり、透光性を有して見切り部２１を覆うように設けられている。このような平坦化層２２は、例えばプラズマＣＶＤ法などを用いて形成された酸化シリコン膜であり、平坦化層２２上に形成される対向電極２３の表面凹凸を緩和可能な程度の膜厚を有している。
【００２８】
対向電極２３は、例えばＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indium  Zinc  Oxide）などの透明導電膜からなり、平坦化層２２を覆うと共に、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の配線に電気的に接続されている。
【００２９】
画素電極１５を覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、シリコン酸化物などの無機材料の斜め蒸着膜（無機配向膜）が採用されている。配向膜１８，２４は、無機配向膜の他にポリイミドなどの有機配向膜を採用してもよい。
【００３０】
このような液晶装置１００は透過型であって、画素Ｐが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
【００３１】
次に、図３を参照して、液晶装置１００の電気的な構成について説明する。液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号線としての複数の走査線３及び複数のデータ線６ａと、共通電位が印加される容量線７とを有する。なお、図３では、Ｙ方向に延在するデータ線６ａに沿って並行するように容量線７を示したが、必ずしもこれに限定されるものではない。
【００３２】
Ｘ方向に延在する走査線３とＹ方向に延在するデータ線６ａとで区分された領域には、画素電極１５と、ＴＦＴ３０と、画素容量１６とが設けられ、これらが画素Ｐの画素回路を構成している。画素容量１６は、ＴＦＴ３０及び画素電極１５と、容量線７との間で電気的に並列接続された３つの蓄積容量１６ａ，１６ｂ，１６ｃを含むものである。
【００３３】
走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のソースに電気的に接続され、画素電極１５はＴＦＴ３０のドレインに電気的に接続されている。
【００３４】
データ線６ａは、データ線駆動回路１０１（図１参照）に接続されている。画像信号Ｄ１，Ｄ２，…，Ｄｎは、データ線駆動回路１０１からデータ線６ａを経由して各画素Ｐに供給される。走査線３は、走査線駆動回路１０２（図１参照）に接続されている。走査信号ＳＣ１，ＳＣ２，…，ＳＣｍは、走査線駆動回路１０２から走査線３を経由して各画素Ｐに供給される。
【００３５】
データ線駆動回路１０１から供給される画像信号Ｄ１〜Ｄｎは、この順に線順次でデータ線６ａに供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。
【００３６】
液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極１５に書き込まれる構成となっている。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極１５と対向電極２３との間で一定期間保持される。
【００３７】
保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極１５と対向電極２３との間に形成される液晶容量と並列に画素容量１６が接続されている。具体的には、画素容量１６は、ＴＦＴ３０のドレインと容量線７との間に設けられている。
【００３８】
なお、図１に示した検査回路１０３には、データ線６ａが接続されており、液晶装置１００の製造過程において、上記画像信号を検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図３の等価回路では省略している。
【００３９】
また、検査回路１０３は、上記画像信号をサンプリングしてデータ線６ａに供給するサンプリング回路、データ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。
【００４０】
次に、液晶装置１００における画素Ｐの構成について、図４を参照して説明する。図４は画素の配置を示す概略平面図である。
図４に示すように、液晶装置１００における画素Ｐは、例えば平面視で略四角形（略正方形）の開口領域（開口部とも言う）を有する。開口領域は、Ｘ方向とＹ方向とに延在し格子状に設けられた遮光性の非開口領域（非開口部とも言う）により囲まれている。
【００４１】
Ｘ方向に延在する非開口領域には、図３に示した走査線３が設けられている。走査線３は遮光性の導電部材が用いられており、走査線３によって非開口領域の一部が構成されている。
【００４２】
同じく、Ｙ方向に延在する非開口領域には、図３に示したデータ線６ａや容量線７が設けられている。データ線６ａや容量線７も遮光性の導電部材が用いられており、これらによって非開口領域の一部が構成されている。
【００４３】
非開口領域の交差部付近には、図３に示したＴＦＴ３０や画素容量１６が設けられている。詳しい画素Ｐの構造については後述するが、交差部付近にＴＦＴ３０や画素容量１６を設ける関係上、交差部付近の非開口領域の幅は、他の部分に比べて広くなっている。遮光性を有する非開口領域の交差部付近にＴＦＴ３０や画素容量１６を設けることにより、開口領域における開口率を確保している。
【００４４】
画素Ｐごとに画素電極１５が設けられている。画素電極１５は平面視で略正方形であり、画素電極１５の外縁が非開口領域と重なるようにして開口領域に設けられている。
【００４５】
本実施形態の液晶装置１００は、透過型であって、対向基板２０側から光が入射することを前提として構成されている。素子基板１０には、前述したように、画素ＰごとにＴＦＴ３０、画素電極１５、画素容量１６が設けられている。また、画素容量１６は３つの蓄積容量１６ａ，１６ｂ，１６ｃを含んで構成され、且つこれら３つの蓄積容量１６ａ，１６ｂ，１６ｃは、非開口領域に配置されている。言い換えれば、３つの蓄積容量１６ａ，１６ｂ，１６ｃもまた非開口領域の一部を構成している。
【００４６】
＜素子基板の構造＞
次に、素子基板１０における各構成について、図５〜図９を参照して説明する。図５は素子基板におけるトランジスターと走査線の配置を示す概略平面図、図６は素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図７は素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図８は図５のＡ−Ａ‘線に沿った素子基板の構造を示す概略断面図、図９は図５のＢ−Ｂ’線に沿った素子基板の構造を示す概略断面図である。なお、素子基板１０は、基材１０ｓ上において各構成が形成される複数の配線層を有しており、図５〜図７は、該当する構成の配線層における平面的な配置を示すものである。また、以降に説明する各構成の膜厚の値は、好ましい平均的な値を示すものである。
【００４７】
図５は、Ｘ方向に隣り合う画素Ｐを取り上げて、対応するＴＦＴ３０や走査線３の配置を示したものである。図５に示すように、走査線３は、Ｘ方向に隣り合う画素Ｐに跨ってＸ方向に延在する第１走査線３１（図５では破線で図示）と、平面視で第１走査線３１に重なり合うように配置され、同じくＸ方向に延在する第２走査線３２（図５では実線で図示）とを含んで構成されている。
【００４８】
第１走査線３１は、Ｘ方向に延在する本線部３１ａと、本線部３１ａの拡張部からＹ方向に突出した２つの突出部３１ｂ，３１ｃを有している。このような第１走査線３１を画素Ｐの配置ピッチに基づいて、Ｙ方向に所定の間隔を置いて配置することで、図４に示した格子状の非開口領域が構成されている。画素Ｐごとに設けられるＴＦＴ３０の半導体層３０ａは、本実施形態では、画素Ｐの左下の角の第１走査線３１における突出部３１ｂ，３１ｃと重なる位置に配置されている。
【００４９】
Ｙ方向に細長い半導体層３０ａは、第１ソース・ドレイン領域と、チャネル領域３０ｃと、第２ソース・ドレイン領域と、を有している。第１ソース・ドレイン領域は、突出部３１ｂと重なっている。第２ソース・ドレイン領域は、突出部３１ｃと重なっている。チャネル領域３０ｃは、第１ソース・ドレイン領域と第２ソース・ドレイン領域との間にある。第１ソース・ドレイン領域は、前述した図３の等価回路においてデータ線６ａにコンタクトホール３５を介して電気的に接続されることから、以降、ソース領域と呼ぶ。第２ソース・ドレイン領域は、同じく図３の等価回路において画素電極１５や画素容量１６に２つのコンタクトホール３６，３７を介して電気的に接続されることから、以降、ドレイン領域と呼ぶ。
【００５０】
本実施形態では、Ｙ方向に隣り合う画素ＰにおけるＴＦＴ３０の半導体層３０ａは、１つのコンタクトホール３５を共用できるように、Ｙ方向において互いのソース領域が向かい合うように、一方の画素Ｐの半導体層３０ａに対して他方の画素Ｐの半導体層３０ａが逆向きに配置されている。それゆえに、第１走査線３１の突出部３１ｂもまたＹ方向において向かい合うように配置されており、向かい合った突出部３１ｂの間にコンタクトホール３５が設けられている。
【００５１】
第２走査線３２は、Ｘ方向に延在する本線部３２ａと、Ｘ方向に間隔を置いて設けられた２つの拡張部３２ｂ，３２ｃと、２つの拡張部３２ｂ，３２ｃを繋ぐように配置されると共にＹ方向に突出した突出部３２ｇと、を有している。また、突出部３２ｇは、半導体層３０ａのチャネル領域３０ｃと重なるように配置されている。２つの拡張部３２ｂ，３２ｃには、第１走査線３１と、第２走査線３２とを電気的に接続させるためのコンタクトホール３３，３４が設けられている。つまり、コンタクトホール３３，３４によって電気的に接続された第１走査線３１と第２走査線３２とにより走査線３が構成されている。走査線３のうち、半導体層３０ａのチャネル領域３０ｃと重なるように配置された突出部３２ｇがＴＦＴ３０におけるゲート電極として機能するものである。さらに、Ｘ方向に隣り合う半導体層３０ａの間の第２走査線３２の本線部３２ａには、本線部３２ａの他の部分よりも膜厚が厚い厚膜部３２ｄが形成されている。本実施形態における厚膜部３２ｄは、本発明の補正パターンの一例である。したがって、以降、厚膜部３２ｄを補正パターン３２ｄと呼ぶ。補正パターン３２ｄの詳細については後述する。
【００５２】
この後に素子基板１０における各構成の構造を説明するため、図５〜図７では、コンタクトホール３５から半導体層３０ａに沿ってコンタクトホール３７に至る線分をＡ−Ａ’線として示す。また、コンタクトホール３３、半導体層３０ａ、コンタクトホール３４を横断する線分をＢ−Ｂ’線として示す。なお、Ｂ−Ｂ’線は、説明の都合上、始点と終点の位置が、図５〜図７において異なっている場合がある。
【００５３】
図６に示すように、データ線６ａは、Ｙ方向に延在すると共に、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。データ線６ａは、半導体層３０ａのドレイン領域３０ｄと重なる部分及びコンタクトホール３５と重なる部分において幅が他の部分よりも広くなっている。また、Ｘ方向に隣り合うデータ線６ａの間に、Ｘ方向に沿って並ぶ、２つの中継層６ｂ，６ｃが設けられている。２つの中継層６ｂ，６ｃは、図５に示した、走査線３の本線部３１ａ，３２ａと重なる位置に配置されている。つまり、データ線６ａ、中継層６ｂ，６ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられている。中継層６ｂ，６ｃには、後述する画素容量１６を構成する複数の容量電極のいずれかとの接続を図るためのコンタクトホール６１，６２，６３が設けられている。具体的には、中継層６ｂにコンタクトホール６３が設けられ、中継層６ｃに２つのコンタクトホール６１，６２が設けられている。コンタクトホール６１に対してコンタクトホール６２の方がＸ方向に長い。これらのコンタクトホール６１，６２、６３に係る構成については後述するが、中継層６ｃの下層における第２走査線３２の本線部３２ａにおいてコンタクトホール６１と平面視で重なる位置に前述した補正パターン３２ｄが設けられている。
【００５４】
図７に示すように、容量線７は、Ｙ方向に延在する本線部７ａと、本線部７ａから図面上でＸ方向の左側に突出した突出部７ｂと、を有している。容量線７は、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。容量線７の本線部７ａは、平面視で半導体層３０ａに重なるように設けられている。Ｘ方向に隣り合う容量線７の間に、Ｘ方向に延在する中継層７ｃが設けられている。容量線７の突出部７ｂと、中継層７ｃとは、図６に示した、中継層６ｂ，６ｃと重なる位置に配置されている。突出部７ｂには中継層６ｃとの電気的な接続を図るためのコンタクトホール７１が設けられ、中継層７ｃには、中継層６ｂとの電気的接続を図るためのコンタクトホール７２が設けられている。また、中継層７ｃには、画素電極１５との電気的な接続を図るためのコンタクトホール８１が配置される。つまり、容量線７、中継層７ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられている。
【００５５】
次に、図８、図９を参照して素子基板１０のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面構造を説明する。
図８及び図９に示すように、基材１０ｓ上には、まず、第１走査線３１が形成される。第１走査線３１は、例えば、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、第１走査線３１は、基材１０ｓ側から入射する戻り光を遮光すると共に、対向基板２０側から入射する入射光を反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では第１走査線３１はＷＳｉ（タングステンシリサイド）を用いて形成されている。第１走査線３１の膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００５６】
次に、第１走査線３１を覆う第１層間絶縁膜１１ａが形成される。第１層間絶縁膜１１ａは、この後に第１層間絶縁膜１１ａ上に半導体層３０ａが形成されることから、意図的に不純物が導入されていない、例えば酸化シリコン膜（None−doped  Silicate  Glass；ＮＳＧ膜）や窒化シリコン膜を用いて形成される。第１層間絶縁膜１１ａの形成方法としては、モノシラン（ＳｉＨ4）、２塩化シラン（ＳｉＣｌ2Ｈ2）、ＴＥＯＳ（テトラエトキシシラン）、アンモニアなどの処理ガスを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第１層間絶縁膜１１ａの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００５７】
続いて、第１層間絶縁膜１１ａ上に半導体層３０ａが形成される。半導体層３０ａは例えば減圧ＣＶＤ法などで堆積させた非晶質シリコン膜に結晶化が施されたポリシリコン膜からなる。ポリシリコン膜に、不純物イオンが選択的に注入されて、ソース領域３０ｓ、接合領域３０ｅ、チャネル領域３０ｃ、接合領域３０ｆ、ドレイン領域３０ｄを含むＬＤＤ（Lightly  Doped  Drain）構造が構築されている。半導体層３０ａの膜厚は例えば３０ｎｍ〜７０ｎｍである。
【００５８】
次に、半導体層３０ａを覆うゲート絶縁膜１１ｇが形成される。ゲート絶縁膜１１ｇは例えばシリコンの半導体膜を熱酸化して得られた第１酸化シリコン膜と、減圧ＣＶＤ法を用い７００℃から９００℃の高温条件で形成された第２酸化シリコン膜との二層構造となっている。ゲート絶縁膜１１ｇの膜厚は例えばおよそ５０ｎｍ〜１００ｎｍである。
【００５９】
ゲート絶縁膜１１ｇ上に第２走査線３２が形成される。第２走査線３２は、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、第２走査線３２は、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。導電性のポリシリコン膜は、減圧ＣＶＤ法で燐（Ｐ）がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行い、ポリシリコン膜中に燐原子が１×１０19個／ｃｍ3以上の濃度で含まれるように形成したものである。第２走査線３２は、前述したように、半導体層３０ａのチャネル領域３０ｃと平面視で重なるようにパターニングされる。また、第２走査線３２の本線部３２ａの一部が補正パターン３２ｄとして機能するように他の部分よりも膜厚が厚く形成される。本実施形態において、以降、導電性のポリシリコン膜は、上述したように、燐原子がドープすることで導電性が付与されたものを指すこととする。なお、ドープされる原子は燐（Ｐ）に限定されない。
【００６０】
次に、第２走査線３２を覆う第２層間絶縁膜１１ｂが形成される。第２層間絶縁膜１１ｂは、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ（Phospho  Silicate  Glass）膜、硼素を含むＢＳＧ（Boro  Silicate  Glass）膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ（Boro−phospho  Silicate  Glass）膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（テトラエチルポートレート）、ＴＭＯＰ（テトラメチルオキシフォスレート）などを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第２層間絶縁膜１１ｂの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００６１】
続いて、第２層間絶縁膜１１ｂを覆う第１保護膜１１ｃが形成される。第１保護膜１１ｃは、この後に積層形成される第２保護膜１１ｄとの間でエッチング選択性が得られるように、本実施形態では、窒化シリコン膜を用いて形成される。第１保護膜１１ｃの膜厚は例えば２０ｎｍ〜５０ｎｍである。
【００６２】
第１保護膜１１ｃ上に、３つの蓄積容量１６ａ，１６ｂ，１６ｃが積層して形成されて画素容量１６が構成される。画素容量１６の詳しい形成方法は後述するが、３つの蓄積容量１６ａ，１６ｂ，１６ｃは、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍを含んで構成されている。第３容量電極１６ｈと第４容量電極１６ｋとの間には、第３層間絶縁膜１１ｅと第３保護膜１１ｆとが形成されている。そして、３つの蓄積容量１６ａ，１６ｂ，１６ｃ、すなわち画素容量１６を覆う第４層間絶縁膜１２が形成される。第４層間絶縁膜１２は、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。
以降、本実施形態では、３つの蓄積容量１６ａ，１６ｂ，１６ｃについて、基材１０ｓ上に積層される順に、第１蓄積容量１６ａ、第２蓄積容量１６ｂ、第３蓄積容量１６ｃと呼ぶこともある。同様に、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍについても、第１容量電極１６ｄ、第２容量電極１６ｆ、第３容量電極１６ｈ、第４容量電極１６ｋ、第５容量電極１６ｍと呼ぶこともある。
【００６３】
第４層間絶縁膜１２には、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのうち、奇数番目に積層された、第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍを容量線７に接続させるためのコンタクトホール６１，６２が形成される。また、第４容量電極１６ｋを中継層６ｂに接続させるコンタクトホール６３が形成される。なお、図８に示すように、第２容量電極１６ｆは、ゲート絶縁膜１１ｇ及び第２層間絶縁膜１１ｂを貫通するコンタクトホール３６の内側を被覆するように形成され、半導体層３０ａのドレイン領域３０ｄに接続している。第４容量電極１６ｋもまた、同じくゲート絶縁膜１１ｇ及び第２層間絶縁膜１１ｂを貫通するコンタクトホール３７の内側を被覆するように形成され、半導体層３０ａのドレイン領域３０ｄに接続している。したがって、ドレイン領域３０ｄを介して第２容量電極１６ｆと第４容量電極１６ｋとは電気的に接続されている。
【００６４】
図９に示すように、第４層間絶縁膜１２上に、データ線６ａ、中継層６ｂ，６ｃが形成される。データ線６ａ、中継層６ｂ，６ｃは、例えば、アルミニウム合金膜、アルミニウム膜と窒化チタン膜との積層膜などの低抵抗な導電膜を用いて形成される。中継層６ｃは、コンタクトホール６１，６２に繋がっている。第３容量電極１６ｈと第５容量電極１６ｍとは、共通コンタクトホールとして機能するコンタクトホール６２によって電気的に接続される。コンタクトホール６１は、複数の容量電極のうち最下層の第１容量電極１６ｄと電気的に接続されている。したがって、第１容量電極１６ｄは、第３容量電極１６ｈ及び第５容量電極１６ｍと電気的に接続される。
【００６５】
データ線６ａ、中継層６ｂ，６ｃを覆う第５層間絶縁膜１３が形成される。第５層間絶縁膜１３もまた、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。形成された第５層間絶縁膜１３の表面は、下層の配線層の影響を受けて凹凸が生ずることから、この後に形成される画素電極１５に当該凹凸の影響が及ばないように、例えばＣＭＰ処理などの平坦化処理が施される。
【００６６】
平坦化処理が施された第５層間絶縁膜１３には、中継層６ｃに至るコンタクトホール７１と、中継層６ｂに至るコンタクトホール７２とが形成される。第５層間絶縁膜１３上に容量線７と、中継層７ｃとが形成される。容量線７、中継層７ｃもまた、データ線６ａと同様に低抵抗な導電膜を用いて形成される。
【００６７】
容量線７、中継層７ｃを覆う第６層間絶縁膜１４が形成される。第６層間絶縁膜１４もまた、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第６層間絶縁膜１４には、中継層７ｃに至るコンタクトホール８１が形成される。第６層間絶縁膜１４上に、例えば、ＩＴＯ膜などの透明導電膜を用いて画素電極１５が形成される。画素電極１５は、コンタクトホール８１を介して中継層７ｃに接続される。
【００６８】
＜素子基板の製造方法＞
次に、本実施形態の素子基板１０の製造方法について、図１０〜図３３を参照して、具体的に説明する。素子基板１０の製造方法は、画素容量１６の形成工程と、画素容量１６を構成する複数の容量電極のそれぞれを接続先の容量電極や配線などに接続させるコンタクトホールの形成工程とを含むものである。
【００６９】
本実施形態の画素容量１６の形成方法は、第１容量電極１６ｄを形成する工程と、第１容量電極１６ｄに第１誘電体膜を介して第１電極膜を形成する工程と、第１電極膜に第２誘電体膜を介して第２電極膜を形成する工程と、第１電極膜、第２誘電体膜、第２電極膜を一括パターニングして、第２容量電極１６ｆ、第３容量電極１６ｈを形成する工程と、第３容量電極１６ｈの上層に第４容量電極１６ｋを形成する工程と、第４容量電極１６ｋに第３誘電体膜を介して第５容量電極１６ｍを形成する工程とを有している。
【００７０】
本実施形態のコンタクトホールの形成工程は、画素容量１６を覆う第４層間絶縁膜１２及び第３層間絶縁膜１１ｅ並びに第２保護膜１１ｄを貫通して第１容量電極１６ｄに至るコンタクトホール６１と、第４層間絶縁膜１２及び第３層間絶縁膜１１ｅを貫通して第３容量電極１６ｈ及び第５容量電極１６ｍに至るコンタクトホール６２と、第４層間絶縁膜１２及び第４保護膜１１ｈを貫通して第４容量電極１６ｋに至るコンタクトホール６３とを一括して形成する工程を含んでいる。以降、各工程に対応する図を参照して説明する。なお、容量電極、誘電体膜、保護膜などを所定の形状にパターニングする方法は、フォトリソグラフィ法が用いられている。
【００７１】
［第１容量電極の形成工程］
図１０は第１容量電極の形成方法を示す概略平面図、図１１は図１０のＡ−Ａ’線に沿った第１容量電極の形成方法を示す概略断面図、図１２は図１０のＢ−Ｂ’線に沿った第１容量電極の形成方法を示す概略断面図である。
【００７２】
図１０に示すように、第１容量電極１６ｄは、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように十字状に形成される。第１容量電極１６ｄは、Ｙ方向に延在する第１の部分と、第１の部分に交差してＸ方向に延在する第２の部分とを有する。第１の部分は、図１１に示すように、半導体層３０ａのチャネル領域３０ｃと、チャネル領域３０ｃを挟む接合領域３０ｅ，３０ｆとに平面視で重なるように形成される。図１２に示すように、Ｂ−Ｂ’線に沿ったＸ方向に延在する第１容量電極１６ｄ（第２の部分）の一方の端部（図１０では左側の端部）を覆うように第２保護膜１１ｄが島状に形成される。第２保護膜１１ｄで覆われた部分に、後にコンタクトホール６１が形成される。後にコンタクトホール６１が形成される第２保護膜１１ｄで被覆された第１容量電極１６ｄの部分は、その下層において、第２走査線３２の本線部３２ａに膜厚が他の部分よりも厚くなった補正パターン３２ｄが形成されているため、基材１０ｓ上において、第１容量電極１６ｄの他の部分よりも嵩上げされている。
【００７３】
第１容量電極１６ｄは、例えば、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、前述した導電性のポリシリコン膜を用い、膜厚が例えば２００ｎｍ〜５００ｎｍの第１容量電極１６ｄを形成した。第１容量電極１６ｄは、この後に第１容量電極１６ｄ及び第２保護膜１１ｄを覆う第１誘電体膜１６ｅ（図１３参照）の膜厚よりも厚く形成されている。
【００７４】
第２保護膜１１ｄは、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成することができる。本実施形態では、ＮＳＧ膜を用いて膜厚が例えば１００ｎｍ〜３００ｎｍの第２保護膜１１ｄを形成した。
【００７５】
［第２容量電極及び第３容量電極の形成工程］
図１３は図１０のＡ−Ａ’線に沿った第１誘電体膜及び第１電極膜の形成方法を示す概略断面図、図１４は図１０のＡ−Ａ’線に沿った第２誘電体膜及び第２電極膜の形成方法を示す概略断面図である。
【００７６】
図１３に示すように、まず、第１容量電極１６ｄを覆うように第１誘電体膜１６ｅを成膜し、続いて第１誘電体膜１６ｅに第１電極膜４１を積層して形成する。第１誘電体膜１６ｅは、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いて形成することができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いて形成してもよい。さらには、これらの誘電体膜の中からいくつかを選択し、積層して第１誘電体膜１６ｅを形成してもよい。これらの誘電体膜の形成方法としては、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法などを挙げることができる。
【００７７】
本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍの第１誘電体膜１６ｅを形成した。酸化シリコン膜は、窒化シリコン膜に比べて高い絶縁性を有しているので、先に酸化シリコン膜を成膜してから窒化シリコン膜を積層している。第１誘電体膜１６ｅの膜厚は、第１容量電極１６ｄの膜厚よりも薄い。なお、窒化シリコン膜を挟んで酸化シリコン膜を積層して第１誘電体膜１６ｅを形成してもよい。
【００７８】
第１電極膜４１は、導電性のポリシリコン膜、金属シリサイド膜、金属あるいは金属化合物などの導電膜を用いて形成することができる。本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば２０ｎｍ〜５０ｎｍの第１電極膜４１を形成した。
【００７９】
第１電極膜４１を形成した後に、第１電極膜４１、第１誘電体膜１６ｅ、第１保護膜１１ｃ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのドレイン領域３０ｄに至るコンタクトホール３６をドライエッチングにより形成する。そして、図１４に示すように、再び導電性のポリシリコン膜を用いて、コンタクトホール３６の内側を被覆するように成膜する。これによって、第１容量電極１６ｄに対して第１誘電体膜１６ｅを介して対向する部分の第１電極膜４１の膜厚は厚くなり、例えば１２０ｎｍ〜１５０ｎｍとなる。続いて、第１電極膜４１に第２誘電体膜１６ｇと第２電極膜４２とを順に成膜して積層する。
【００８０】
第２誘電体膜１６ｇは、第１誘電体膜１６ｅと同様な膜構成とすることができ、本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍの第２誘電体膜１６ｇを形成した。
【００８１】
第２電極膜４２は、第１電極膜４１と同様な膜構成とし、本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば５０ｎｍ〜１００ｎｍの第２電極膜４２を形成した。
【００８２】
図１５は第２容量電極及び第３容量電極の形成方法を示す概略平面図、図１６は図１５のＡ−Ａ’線に沿った第２容量電極及び第３容量電極の形成方法を示す概略断面図、図１７は図１５のＢ−Ｂ’線に沿った第２容量電極及び第３容量電極の形成方法を示す概略断面図である。
【００８３】
図１５に示すように、第２容量電極１６ｆ及び第３容量電極１６ｈもまた、先に説明した非開口領域の交差部（図４参照）において、平面視で半導体層３０ａと重なるように十字状に形成される。第１容量電極１６ｄの形状と異なるのは、Ｘ方向に延在する部分の一方の端部（図面上では左側の端部）が、第２保護膜１１ｄが設けられた領域と一部重なった状態となっている。また、Ｙ方向に延在する部分の一方の端部（図面上では上側の端部）が平面視でコンタクトホール３６と重なっている。さらに、第２容量電極１６ｆと第３容量電極１６ｈの外形は同一であり、端部が揃っている。
【００８４】
このような、第２容量電極１６ｆ及び第３容量電極１６ｈの形成方法としては、先の図１４に示した、第１電極膜４１、第２誘電体膜１６ｇ、第２電極膜４２をドライエッチングにより一括パターニングして、図１６及び図１７に示すように、端部が揃った第２容量電極１６ｆ及び第３容量電極１６ｈを形成する。このとき、第１保護膜１１ｃは窒化シリコン膜を用いて形成されていることからエッチング制御膜として機能する。図１６に示すように、第２容量電極１６ｆ及び第３容量電極１６ｈは、Ａ−Ａ’線に沿ったＹ方向において、第１容量電極１６ｄ及びコンタクトホール３６を含む領域に配置されるようにパターニングされる。また、図１７に示すように、第２容量電極１６ｆ及び第３容量電極１６ｈは、Ｂ−Ｂ’線に沿ったＸ方向における一方の端部が第２保護膜１１ｄに乗り上げた位置となり、他方の端部が第１容量電極１６ｄの端部を超えた位置になるようにパターニングされる。
【００８５】
ここまでの工程で、第１誘電体膜１６ｅを挟んで対向配置された第１容量電極１６ｄ及び第２容量電極１６ｆよりなる第１蓄積容量１６ａと、第２誘電体膜１６ｇを挟んで対向配置された第２容量電極１６ｆ及び第３容量電極１６ｈよりなる第２蓄積容量１６ｂとが積層して形成される。第１容量電極１６ｄの膜厚は第１誘電体膜１６ｅの膜厚よりも厚いので、膜厚が第１誘電体膜１６ｅと同等または薄い場合に比べて、第１容量電極１６ｄと第２容量電極１６ｆとが実質的に対向する面積が増えるため、容量値が増えた第１蓄積容量１６ａが形成される。
また、第２蓄積容量１６ｂは、コンタクトホール３６の内部に及んで立体的に形成される。つまり、第２誘電体膜１６ｇを介して第２容量電極１６ｆと第３容量電極１６ｈとを平坦な面に配置する場合に比べて、容量値が増えた第２蓄積容量１６ｂが形成される。
【００８６】
図１８は第３層間絶縁膜及び第３保護膜の形成方法を示すＡ−Ａ’線に沿った概略断面図である。図１８に示すように、第２蓄積容量１６ｂを覆う第３層間絶縁膜１１ｅを成膜し、続いて第３層間絶縁膜１１ｅに第３保護膜１１ｆを積層して成膜する。第３層間絶縁膜１１ｅは、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成することができる。本実施形態では、ＮＳＧ膜を用いて膜厚が例えば１００ｎｍ〜３００ｎｍの第３層間絶縁膜１１ｅを形成した。第３層間絶縁膜１１ｅは、第２蓄積容量１６ｂの表面だけでなく、端部が揃った第２蓄積容量１６ｂの端面もまた被覆して形成される。なお、図１８には図示していないが、第３層間絶縁膜１１ｅは、少なくとも複数の画素Ｐが配置される表示領域Ｅに亘って形成されている。上述したように、第３層間絶縁膜１１ｅは、シリコン系酸化膜を用いて形成されていることから、例えば窒化シリコン膜に比べて、基材１０ｓとほぼ同等な屈折率を有し画素Ｐの開口部において高い透過率を実現できる。また、第３層間絶縁膜１１ｅは、他の誘電体膜に比べて膜厚が厚くなるように形成する。これによって、第３層間絶縁膜１１ｅの表面の凹凸部分を含めた領域に形成される第４容量電極１６ｋの容量値に影響する実質的な面積を大きくすることができる。
【００８７】
第３保護膜１１ｆは、ドライエッチングにおいてシリコン系酸化物に対して選択性が得られる窒化シリコン膜を用いて形成されている。第３保護膜１１ｆの形成方法としては、モノシラン、２塩化シラン、アンモニア、窒素を処理ガスとして用いる常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法が挙げられる。第３保護膜１１ｆの膜厚は例えば２０ｎｍ〜５０ｎｍである。第３保護膜１１ｆは、この後に、第３保護膜１１ｆ上に形成される第４容量電極１６ｋ及び第４保護膜１１ｈのエッチング制御膜として機能するものである。
続いて、第３保護膜１１ｆ、第３層間絶縁膜１１ｅ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのドレイン領域３０ｄに至るコンタクトホール３７をドライエッチングにより形成する。なお、図１８はコンタクトホール３７が形成された後の配線層の構造を示すものである。
【００８８】
［第４容量電極の形成工程］
図１９は第４容量電極及び第４保護膜の形成方法を示す概略平面図、図２０は図１９のＡ−Ａ’線に沿った第４容量電極の形成方法を示す概略断面図、図２１は図１９のＢ−Ｂ’線に沿った第４容量電極及び第４保護膜の形成方法を示す概略断面図である。
【００８９】
図１９に示すように、第４容量電極１６ｋもまた、先に説明した非開口領域の交差部（図４参照）において、平面視で半導体層３０ａと重なるように十字状に形成される。第２容量電極１６ｆ（第３容量電極１６ｈ）の形状と異なるのは、図面上で交差部からＸ方向の左側に突出する部分の長さが短く、交差部からＸ方向の右側に突出する部分の端部は、島状に形成された第４保護膜１１ｈで覆われた状態となっている。第４保護膜１１ｈで覆われた部分に、この後、コンタクトホール６３（図２５参照）が形成される。また、Ｙ方向における一方の端部（図面上では上側の端部）が平面視でコンタクトホール３７と重なる位置まで延びている。Ｙ方向に延在する部分の他方の端部（図面上では下側の端部）は、第２容量電極１６ｆ（第３容量電極１６ｈ）と同様に、ソース領域３０ｓの拡張部分の手前に位置している。
【００９０】
このような第４容量電極１６ｋは、第２容量電極１６ｆ（第３容量電極１６ｈ）と同様な膜構成とすることができ、本実施形態では、導電性のポリシリコン膜を用いて、膜厚が例えば２００ｎｍ〜５００ｎｍの第４容量電極１６ｋを形成した。第４容量電極１６ｋは、図２０に示すように、ドレイン領域３０ｄに至るコンタクトホール３７の内側を被覆するように形成される。そして、図２１に示すように、第４容量電極１６ｋのＢ−Ｂ’線に沿ったＸ方向の右側の端部と重なるように、第４保護膜１１ｈが形成される。第４保護膜１１ｈは、第２保護膜１１ｄと同様な膜構成とすることができ、本実施形態では、ＮＳＧ膜を用いて膜厚が１００ｎｍ〜３００ｎｍの第４保護膜１１ｈを形成した。
【００９１】
［第５容量電極の形成工程］
図２２は第５容量電極の形成方法を示す概略平面図、図２３は図２２のＡ−Ａ’線に沿った第３誘電体膜及び第５容量電極の形成方法を示す概略断面図、図２４は図２２のＢ−Ｂ’線に沿った第３誘電体膜及び第５容量電極の形成方法を示す概略断面図である。
【００９２】
図２２に示すように、第５容量電極１６ｍもまた、先に説明した非開口領域の交差部（図４参照）において、平面視で半導体層３０ａと重なるように十字状に形成される。また、第５容量電極１６ｍは第４容量電極１６ｋと対向するように形成される。第５容量電極１６ｍのＹ方向に延在する部分の一方の端部（図面上では上側の端部）が平面視でコンタクトホール３７と重なる位置まで延びている。第５容量電極１６ｍのＹ方向に延在する部分の他方の端部（図面上では下側の端部）は、ソース領域３０ｓの拡張部分の手前に位置している。第４容量電極１６ｋと異なっているのは、第５容量電極１６ｍの交差部からＸ方向の左側に突出する部分の長さが長くなっている。また、第５容量電極１６ｍの交差部からＸ方向の右側に突出する部分の長さが短く、その端部が第４保護膜１１ｈにわずかに掛かった状態となっている。
【００９３】
第３誘電体膜１６ｎは、第２誘電体膜１６ｇと同様な膜構成とすることができる。本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍの第３誘電体膜１６ｎを形成した。また、第３誘電体膜１６ｎは、図２３に示すように、コンタクトホール３７の内側を被覆した第４容量電極１６ｋの端面を含む表面を覆うように形成される。また、図２４に示すように、第３誘電体膜１６ｎは、端部が第４保護膜１１ｈに乗り上げた状態に形成される。
【００９４】
第５容量電極１６ｍは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、５つの容量電極のうち第５容量電極１６ｍが最上層に位置することから、対向基板２０側から入射する光の遮光性を考慮して、タングステンシリサイド膜（ＷＳｉ膜）を用い、膜厚が例えば１００ｎｍ〜３００ｎｍの第５容量電極１６ｍを形成した。また、第５容量電極１６ｍは、図２３に示すように、コンタクトホール３７において第３誘電体膜１６ｎを覆うように形成される。また、図２４に示すように、第５容量電極１６ｍは、端部が第４保護膜１１ｈに乗り上げた状態に形成される。このような、第３誘電体膜１６ｎ及び第５容量電極１６ｍの形成方法としては、例えば、酸化シリコン膜、窒化シリコン膜、ＷＳｉ膜をそれぞれ形成した後に、ドライエッチングにより一括パターニングして、第３誘電体膜１６ｎ及び第５容量電極１６ｍを形成する方法が挙げられる。これにより、第２蓄積容量１６ｂの上層に、第３誘電体膜１６ｎを挟んで対向配置された第４容量電極１６ｋ及び第５容量電極１６ｍよりなる第３蓄積容量１６ｃが形成される。また、第３誘電体膜１６ｎの端部と第５容量電極１６ｍの端部とが揃った状態となる。なお、本実施形態では、第３保護膜１１ｆもまた、第３誘電体膜１６ｎ及び第５容量電極１６ｍと同時に一括パターニングされている。したがって、第３保護膜１１ｆの端部は、第３誘電体膜１６ｎ及び第５容量電極１６ｍの端部と揃った部分（図２４では左側の端部）を有する。
【００９５】
なお、第１誘電体膜１６ｅ、第２誘電体膜１６ｇ、第３誘電体膜１６ｎのうち、例えば、第３誘電体膜１６ｎの膜厚を他の誘電体膜に比べて厚くすれば、第３誘電体膜１６ｎの上に形成される第５容量電極１６ｍの容量値に影響する実質的な面積を増やすことができる。
【００９６】
［コンタクトホールの形成工程］
図２５は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図２６は図２５のＡ−Ａ’線に沿った第４層間絶縁膜の形成方法を示す概略断面図、図２７は図２５のＢ−Ｂ’線に沿った容量電極に係るコンタクトホールの形成方法を示す概略断面図である。
図２５に示すように、素子基板１０の基材１０ｓ上に積層された容量電極に係る３つのコンタクトホール６１，６２，６３は、先に説明した非開口領域の交差部からＸ方向に沿った位置に形成される。具体的には、十字状に形成された第５容量電極１６ｍに対して、図面上において、第５容量電極１６ｍのＸ方向の左側の端部と重なる位置にコンタクトホール６２が形成される。また、第５容量電極１６ｍのＸ方向の右側の端部の先にある第４保護膜１１ｈと重なる位置にコンタクトホール６３が形成される。コンタクトホール６１は、Ｘ方向においてコンタクトホール６２と、コンタクトホール６３との間に形成される。コンタクトホール６２は、他のコンタクトホール６１，６３と比べてＸ方向に長く形成される。なお、コンタクトホール６１と重なる位置において、その下層の第２走査線３２に補正パターン３２ｄが形成されている。図２５に示したＣ−Ｃ’線は、Ｘ方向にコンタクトホール６３、コンタクトホール６１、コンタクトホール６２を横断する線分である。
【００９７】
図２６に示すように、第４層間絶縁膜１２は、第３蓄積容量１６ｃを覆って形成される。第４層間絶縁膜１２は、第３層間絶縁膜１１ｅと同様な膜構成とすることができる。本実施形態では、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第４層間絶縁膜１２を形成した。
【００９８】
図２６に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのソース領域３０ｓに至るコンタクトホール３５を形成する。また、図２７に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２保護膜１１ｄを貫通して第１容量電極１６ｄに至るコンタクトホール６１を形成する。また、第４層間絶縁膜１２を貫通して第５容量電極１６ｍに至ると共に、第４層間絶縁膜１２及び第３層間絶縁膜１１ｅを貫通して第３容量電極１６ｈに至るコンタクトホール６２を形成する。また、第４層間絶縁膜１２及び第４保護膜１１ｈを貫通して第４容量電極１６ｋに至るコンタクトホール６３を形成する。
【００９９】
これらのコンタクトホール３５及びコンタクトホール６１，６２，６３は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。コンタクトホール６２は、第３容量電極１６ｈの一部と第５容量電極１６ｍの端部とがそれぞれ露出するようにドライエッチングされ、Ｂ−Ｂ’線に沿った断面が階段状となる。
【０１００】
共通コンタクトホールであるコンタクトホール６２をドライエッチングで形成する場合、第３容量電極１６ｈが露出するまでドライエッチングを進行させたときに、先に露出する第５容量電極１６ｍの端部がコンタクトホール６２の内部に確実に残るように、第３容量電極１６ｈの膜厚に比べて、膜厚が厚くなるように第５容量電極１６ｍを形成する。あるいは、第３容量電極１６ｈに対して第５容量電極１６ｍのエッチング選択比が得られるように、それぞれの容量電極を構成する材料を異ならせることが好ましい。
【０１０１】
基材１０ｓに近い位置にある半導体層３０ａのソース領域３０ｓに至るコンタクトホール３５の深さは、容量電極に係るコンタクトホール６１，６２，６３の深さよりも深くなる。したがって、これらのコンタクトホール３５及びコンタクトホール６１，６２，６３をドライエッチングにより一括して精度よく形成することは難しい。そこで、本実施形態では、半導体層３０ａに係るコンタクトホール３５の形成と、容量電極に係るコンタクトホール６１，６２，６３の形成とを分けて実施した。また、コンタクトホール６１，６２，６３のそれぞれが至る容量電極の基材１０ｓ上における位置（高さ）は異なっている。以下、容量電極に係るコンタクトホール６１，６２，６３の形成方法について、図２８及び図２９を参照して説明する。
【０１０２】
図２８は図２５のＣ−Ｃ’線に沿った容量電極に係るコンタクトホールの形成方法を示す概略断面図、図２９は図２５のＣ−Ｃ’線に沿った従来例の容量電極に係るコンタクトホールの形成方法を示す概略断面図である。
まず、図２９を参照して、従来例の容量電極に係るコンタクトホール６１，６２，６３の形成方法について説明する。従来例の容量電極に係るコンタクトホール６１，６２，６３の形成方法は、コンタクトホール６１が至る第１容量電極１６ｄの下層において、第２走査線３２に補正パターン３２ｄが形成されていない例を示すものである。
【０１０３】
図２９に示すように、まず、第４層間絶縁膜１２を覆うレジスト層９０を形成する。レジスト層９０は、感光性樹脂材料を例えばスピンコートして成膜し、加熱乾燥して硬化させることにより形成される。第４層間絶縁膜１２の表面は、下層に形成された複数の容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍや誘電体膜１６ｅ，１６ｇ，１６ｎ、第３層間絶縁膜１１ｅ、第３保護膜１１ｆ、部分的に形成された第２保護膜１１ｄ及び第４保護膜１１ｈにより、凹凸を有している。スピンコート法を用いてレジスト層９０を形成すると、第４層間絶縁膜１２の凹凸を有する表面を被覆したレジスト層９０の表面は平滑化される。このような感光性のレジスト層９０を露光・現像することにより、コンタクトホール６１に対応した位置に開口９１が形成され、コンタクトホール６２に対応した位置に開口９２が形成され、同じく、コンタクトホール６３に対応した位置に開口９３が形成される。
【０１０４】
レジスト層９０における開口９１の底面、すなわち第４層間絶縁膜１２にコンタクトホール６１が開口される面１２ａの基材１０ｓ（第１保護膜１１ｃ）上における高さは、コンタクトホール６２が開口される面１２ｂやコンタクトホール６３が開口される面１２ｃに比べて最も低い。言い換えれば、コンタクトホール６１が形成される面１２ａ上の開口９１の深さｔ５は、コンタクトホール６２が形成される面１２ｂ上の開口９２の深さｔ２やコンタクトホール６３が形成される面１２ｃ上の開口９３の深さｔ３に比べて最も大きくなる。なお、共通コンタクトホールであるコンタクトホール６２が形成される面１２ｂは階段状となっている。
【０１０５】
基材１０ｓ（第１保護膜１１ｃ）上における、コンタクトホール６２が形成される面１２ｂと、コンタクトホール６１が形成される面１２ａとの高さの差は、第１誘電体膜１６ｅ、第２容量電極１６ｆ、第２誘電体膜１６ｇ、第３容量電極１６ｈ、第４容量電極１６ｋ、第３誘電体膜１６ｎ、第５容量電極１６ｍの膜厚の合計値に相当するものであり、本実施形態では、およそ５００ｎｍ〜１１４０ｎｍである。また、面１２ａと面１２ｂとの高さの差は、レジスト層９０における開口９１の深さｔ５と開口９２の深さｔ２との差Δｔ5-2に相当する。これに対して、基材１０ｓ（第１保護膜１１ｃ）上における、コンタクトホール６３が形成される面１２ｃと、コンタクトホール６１が形成される面１２ａとの高さの差は、第１誘電体膜１６ｅ、第２容量電極１６ｆ、第２誘電体膜１６ｇ、第３容量電極１６ｈ、第４容量電極１６ｋ、第４保護膜１１ｈの膜厚の合計値に相当するものであり、本実施形態では、およそ４９０ｎｍ〜１１１０ｎｍである。また、面１２ａと面１２ｃとの高さの差は、レジスト層９０における開口９１の深さｔ５と開口９３の深さｔ３との差Δｔ5-3に相当する。つまり、差Δｔ5-2のほうが差Δｔ5-3よりも大きい。言い換えれば、コンタクトホール６２が形成される面１２ｂとコンタクトホール６３が形成される面１２ｃとでは、面１２ｂのほうが高く、その差は１０ｎｍ〜３０ｎｍであって極わずかである。
【０１０６】
一方で、Ｃ−Ｃ’線に沿った方向、つまりＸ方向における開口９１の長さ９１ａと開口９３の長さ９３ａとはほぼ同じである。これに対して開口９２は、共通コンタクトホールとして機能するコンタクトホール６２を形成する関係から、開口９１や開口９３よりもＸ方向の長さ９２ａが大きく設定されている。
【０１０７】
開口９１，９２，９３が形成されたレジスト層９０を介してドライエッチングを行い、コンタクトホール６１，６２，６３を形成する場合、開口９１，９２，９３のアスペクト比を考慮して、エッチング時間を制御する必要がある。各開口９１，９２，９３のアスペクト比は、各開口９１，９２，９３の深さを各開口９１，９２，９３の長さで除した値である。アスペクト比が大きいほど、実質的にドライエッチング速度が遅くなる。
【０１０８】
基材１０ｓ上において最も高い位置にある面１２ｂに形成される開口９２のＸ方向における長さ９２ａは例えばおよそ１．０μｍである。開口９２の深さｔ２を例えば２．０μｍとすると、開口９２のアスペクト比は２．０となる。Ｘ方向における開口９１の長さ９１ａは例えば０．６μｍである。開口９１の深さｔ５は、開口９２の深さｔ２との差Δｔ5-2が上述したように５００ｎｍ〜１１４０ｎｍであることから、およそ２．８μｍとすると、開口９１のアスペクト比は、およそ４．６６となる。Ｘ方向における開口９３の長さ９３ａは開口９１の長さ９１ａと同じ０．６μｍであって、開口９３の深さｔ３は、開口９２の深さｔ２とほぼ同じであることから２．０μｍとすると、開口９３のアスペクト比は、３．３３である。
【０１０９】
ドライエッチングによりコンタクトホール６１，６２，６３を形成するときに、各コンタクトホール６１，６２，６３が至る容量電極は、エッチングストッパーとして機能する。しかしながら、コンタクトホール６１，６２，６３を形成するための開口９１，９２，９３のアスペクト比が異なることから、アスペクト比が最も小さい開口９２においてコンタクトホール６２の形成が終了しても、アスペクト比が最も大きな開口９１においてコンタクトホール６１を形成するためのドライエッチングを継続する必要がある。したがって、コンタクトホール６２内の第５容量電極１６ｍに対してドライエッチングによるダメージが進行するおそれがある。また、ドライエッチングに掛かる時間が長くなるほど、サイドエッチングが生じ易く、コンタクトホール６１に比べて、コンタクトホール６２やコンタクトホール６３を精度よく形成することが難しくなる。言い換えれば、コンタクトホール６２やコンタクトホール６３の精度を確保するようにドライエッチングの条件を制御すると、コンタクトホール６１の精度が低下するおそれがある。
【０１１０】
本実施形態では、容量電極に係るコンタクトホール６１，６２，６３の形成にあたり、開口９１，９２，９３のアスペクト比に大きな差が生じないように、コンタクトホール６１，６２，６３が形成される第４層間絶縁膜１２の面１２ａ，１２ｂ，１２ｃの基材１０ｓ上における高さの差を小さくした。具体的には、図２８に示すように、基材１０ｓ上において、最も低い位置にあるコンタクトホール６１が形成される面１２ａと、最も高い位置にあるコンタクトホール６２が形成される面１２ｂとの差、つまり開口９１の深さｔ１と開口９２の深さｔ２との差Δｔ1-2が、先に図２９で示した差Δｔ5-2の半分以下となるように、コンタクトホール６１が至る第１容量電極１６ｄの下層に、補正パターン３２ｄを配置することで、面１２ａの位置（高さ）を嵩上げした。
【０１１１】
補正パターン３２ｄは、第２走査線３２を形成する際に、本線部３２ａよりも膜厚が厚くなるように形成されたものである。具体的には、補正パターン３２ｄの膜厚ｔｃと本線部３２ａの膜厚とを考慮して、例えば導電性のポリシリコン膜とタングステンシリサイド膜と積層する。その後、補正パターン３２ｄとなる部分をレジストで被覆して他の部分をエッチングし第２走査線３２を形成する。
【０１１２】
補正パターン３２ｄの膜厚ｔｃを例えば５００ｎｍとすると、開口９１の深さｔ１がおおよそ２．８μｍから２．３μｍとなり、アスペクト比は、４．６６から３．８３へと小さくなる。これによって、１回のドライエッチングでコンタクトホール６１，６２，６３を一括して形成すると共に、より精度よく形成することが可能となる。
【０１１３】
図３０は図６のＡ−Ａ’線に沿ったデータ線の形成方法を示す概略断面図、図３１は図６のＢ−Ｂ’線に沿ったデータ線及び中継層の形成方法を示す概略断面図である。
【０１１４】
図３０及び図３１に示すように、第４層間絶縁膜１２を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線６ａ、中継層６ｂ、中継層６ｃを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が２００ｎｍ〜５００ｎｍの導電膜を形成した。当該導電膜は、図３０に示すようにコンタクトホール３５の内側を被覆して成膜されるので、データ線６ａはコンタクトホール３５を介してソース領域３０ｓに接続される。また、当該導電膜は、図３１に示すように、コンタクトホール６１，６２，６３の内側を被覆するように成膜されるので、中継層６ｂはコンタクトホール６３を介して第４容量電極１６ｋに接続され、中継層６ｃはコンタクトホール６１を介して第１容量電極１６ｄに接続され、同じく中継層６ｃはコンタクトホール６２を介して第３容量電極１６ｈと第５容量電極１６ｍとに接続される。
【０１１５】
図３２は図７のＢ−Ｂ’線に沿ったデータ線と同層の中継層に係るコンタクトホールの形成方法を示す概略断面図、図３３は図７のＢ−Ｂ’線に沿った容量線及び容量線と同層の中継層の形成方法を示す概略断面図である。
【０１１６】
図３２に示すように、データ線６ａ、中継層６ｂ、中継層６ｃを覆う第５層間絶縁膜１３が形成される。第５層間絶縁膜１３は、第４層間絶縁膜１２と同じ膜構成とすることができ、本実施形態では、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第５層間絶縁膜１３を形成した。第５層間絶縁膜１３は、表面が下層の配線構造により凹凸となったデータ線６ａ、中継層６ｂ、中継層６ｃを覆うので、そのままでは該凹凸が反映された表面となる。この後に形成される画素電極１５に該凹凸が影響することを防ぐため、ＣＭＰ処理などの平坦化処理が施される。平坦化処理が施された第５層間絶縁膜１３を貫通して中継層６ｃに至るコンタクトホール７１と、同じく第５層間絶縁膜１３を貫通して中継層６ｂに至るコンタクトホール７２とをドライエッチングにより形成する。
【０１１７】
そして、図３３に示すように、第５層間絶縁膜１３を覆う導電膜が成膜され、当該導電膜をパターニングすることにより容量線７、中継層７ｃを形成する。当該導電膜は、データ線６ａと同様な膜構成とすることができ、本実施形態では、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が例えば２００ｎｍ〜５００ｎｍの導電膜を形成した。当該導電膜は、コンタクトホール７１，７２の内側を被覆して成膜されるので、容量線７は、コンタクトホール７１を介して中継層６ｃに接続される。中継層７ｃは、コンタクトホール７２を介して中継層６ｂに接続される。つまり、容量線７は、コンタクトホール７１及び中継層６ｃ並びにコンタクトホール６１，６２を介して第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍに電気的に接続される。また、中継層７ｃは、コンタクトホール７２及び中継層６ｂ並びにコンタクトホール６３を介して電気的に第４容量電極１６ｋに接続される。
【０１１８】
以降、図９に示したように、容量線７、中継層７ｃを覆う第６層間絶縁膜１４を形成する。第６層間絶縁膜１４もまた、第４層間絶縁膜１２と同じ膜構成とすることができ、本実施形態では、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第６層間絶縁膜１４を形成した。そして、第６層間絶縁膜１４を貫通して中継層７ｃに至るコンタクトホール８１を形成する。さらに、第６層間絶縁膜１４を覆う例えばＩＴＯ膜などの透明導電膜を成膜してパターニングすることにより、画素電極１５を形成する。透明導電膜はコンタクトホール８１の内側を被覆して成膜されるので、画素電極１５はコンタクトホール８１を介して中継層７ｃに接続される。
【０１１９】
以上の工程を経ることにより、基材１０ｓ上において、ＴＦＴ３０の上層に形成された、３つの蓄積容量１６ａ，１６ｂ，１６ｃ、データ線６ａ、容量線７、画素電極１５を有する素子基板１０ができあがる。また、３つの蓄積容量１６ａ，１６ｂ，１６ｃを構成するところの、奇数番目に積層された第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍはコンタクトホール６１，６２，７１を介して容量線７に電気的に接続される。また、偶数番目に積層された第２容量電極１６ｆ及び第４容量電極１６ｋは、コンタクトホール３６，３７を介して半導体層３０ａのドレイン領域３０ｄに電気的に接続されると共に、コンタクトホール６３、中継層６ｂ、コンタクトホール７２、コンタクトホール８１を介して画素電極１５に電気的に接続される。つまり、３つの蓄積容量１６ａ，１６ｂ，１６ｃのそれぞれは、容量線７と、ＴＦＴ３０のドレイン領域３０ｄ及び画素電極１５との間において並列接続される。
【０１２０】
上記実施形態の液晶装置１００によれば、以下の効果が得られる。
（１）第４層間絶縁膜１２を貫通する３つのコンタクトホール６１，６２，６３のうち、１つのコンタクトホール６１の接続先の容量電極に対して下層の配線層に補正パターン３２ｄを設けることにより、少なくとも３つのコンタクトホール６１，６２，６３間における基材１０ｓ上の高さの差を小さくすることができる。これによって、３つのコンタクトホール６１，６２，６３を１回のエッチング処理によって精度よく形成することが可能な電気光学装置としての液晶装置１００を提供できる。言い換えれば、基材１０ｓ上においてＴＦＴ３０に対して重畳された複数の蓄積容量１６ａ，１６ｂ，１６ｃを、画素電極１５や関係する配線などに確実に接続させることができ、安定した動作状態を実現可能な液晶装置１００を提供できる。
【０１２１】
（２）基材１０ｓ上に順に重畳された複数（５つ）の容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのうち、コンタクトホール６１が接続される最下層の第１容量電極１６ｄの下層の配線層に補正パターン３２ｄを設けることで、当該コンタクトホール６１を形成する際のアスペクト比を他のコンタクトホール６２，６３のアスペクト比に近づけて、３つのコンタクトホール６１，６２，６３を１回のドライエッチングによって精度よく形成することができる。
【０１２２】
（３）第２走査線３２のうち膜厚を厚くした部分を補正パターン３２ｄとして機能させることから、補正パターン３２ｄを独立に設ける場合に比べて、基材１０ｓ上における配線層の構造を簡略化できる。
【０１２３】
＜電子機器＞
次に、本実施形態の電子機器について投射型表示装置（液晶プロジェクター）を例に挙げて説明する。図３４は、投射型表示装置の構成を示す概略図である。
【０１２４】
図３４に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、を備えている。また、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、を備えている。さらに、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７と、を備えている。
【０１２５】
偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。
【０１２６】
ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。
【０１２７】
ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。
【０１２８】
液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。
【０１２９】
液晶ライトバルブ１２１０は、上記実施形態の液晶装置１００（図１参照）が適用されたものである。液晶装置１００の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。
【０１３０】
このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０として、上記実施形態の液晶装置１００が用いられており、画素回路における画素容量１６は３つの蓄積容量１６ａ，１６ｂ，１６ｃを含んで構成されていることから、従来に比べて画素容量１６の容量値を確保し易くなっている。つまり、高精細な画像を投射するために画素Ｐを小さくして表示領域Ｅに高密度に配置したとしても、画素電極１５に与えられる電位を所定の時間保持することが可能となり、高品位な画像を投射可能な投射型表示装置１０００を提供することができる。
【０１３１】
本発明は、上記した実施形態に限られるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【０１３２】
（変形例１）補正パターン３２ｄは、第２走査線３２の一部の膜厚を厚くして形成することに限定されない。図３５は図２５のＣ−Ｃ’線に沿った変形例１の補正パターンを示す概略断面図である。例えば、図３５に示すように、第２走査線３２よりも下層の第１走査線３１において、一部を厚くして膜厚ｔｃを有する部分を補正パターン３１ｄとしてもよい。これによれば、補正パターン３１ｄを含む第１走査線３１を形成してから、第１走査線３１を覆う第１層間絶縁膜１１ａ上にＴＦＴ３０の半導体層３０ａが形成される。つまり、補正パターン３１ｄを形成するフォトリソグラフィ工程が、半導体層３０ａにダメージを及ぼすことを避けることができる。
【０１３３】
（変形例２）補正パターン３２ｄは、第２走査線３２の一部の膜厚を厚くして形成することに限定されない。図３６は図２５のＣ−Ｃ’線に沿った変形例２の補正パターンを示すＣ−Ｃ’線に沿った概略断面図である。また例えば、図３６に示すように、第２走査線３２上に絶縁膜１１ｊを介して独立して膜厚ｔｃを有する補正パターン３２ｅを形成してもよい。これによれば、第２走査線３２に補正パターンを設けないので、第２走査線３２を電気的に安定した状態で形成することができる。つまり、補正パターンの形成に係らず、走査線３として機能する第１走査線３１及び第２走査線３２の電気的な特性を確保することができる。なお、第１走査線３１に対して絶縁膜を介して独立して膜厚ｔｃを有する補正パターンを設ける構成としてもよい。ただし、補正パターンを設けることによって基材１０ｓ上におけるコンタクトホール６１が形成される第４層間絶縁膜１２の高さを調整する観点から、補正パターンは嵩上げする第１容量電極１６ｄにできるだけ近い位置に設けることが好ましい。
【０１３４】
（変形例３）素子基板１０における３つの蓄積容量１６ａ，１６ｂ，１６ｃの重畳の仕方は、これに限定されない。例えば、第１誘電体膜１６ｅを挟んで第１容量電極１６ｄと第２容量電極１６ｆとを対向配置して第１蓄積容量１６ａを構成する。第１蓄積容量１６ａを覆って第３層間絶縁膜１１ｅを形成する。第３層間絶縁膜１１ｅ上に、第２誘電体膜１６ｇを介して第３容量電極１６ｈと第４容量電極１６ｋとを対向配置して第２蓄積容量１６ｂを構成する。さらに、第４容量電極１６ｋに第３誘電体膜１６ｎを挟んで第５容量電極１６ｍを配置して第３蓄積容量１６ｃを構成するとしてもよい。
【０１３５】
（変形例４）素子基板１０において、ＴＦＴ３０とデータ線６ａとの間に重畳される複数の蓄積容量の数は、３つに限定されず、例えば４つ以上であっても、本発明の容量電極に係るコンタクトホール及び補正パターンの配置を適用することができる。
【０１３６】
（変形例５）本発明の容量電極に係るコンタクトホール及び補正パターンの配置を適用可能な電気光学装置は、透過型の液晶装置１００に限定されない。例えば、反射型の液晶装置にも適用できる。また、画素に例えば有機ＥＬ素子などの発光素子を備えた自発光型の表示装置にも適用できる。
【０１３７】
（変形例６）上記実施形態の液晶装置１００が適用される電子機器は、投射型表示装置１０００に限定されない。例えば、液晶装置１００の対向基板２０において、少なくとも赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応するカラーフィルターを有し、液晶ライトバルブを単板構成としてもよい。また、例えば、投射型のＨＵＤ（ヘッドアップディスプレイ）や、ＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として液晶装置１００を好適に用いることができる。
【符号の説明】
【０１３８】
１０…素子基板、１０ｓ…基板としての基材、１５…画素電極、１６…画素容量、１６ａ，１６ｂ，１６ｃ…蓄積容量、３０…薄膜トランジスター（ＴＦＴ）、３０ａ…半導体層、３１…第１走査線、３２…第２走査線、３２ｄ…補正パターン、６１，６２，６３…容量電極に係るコンタクトホール、１００…電気光学装置としての液晶装置、１０００…電子機器としての投射型表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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