(57)【要約】【課題】グリッジノイズが印加された場合に発生する信号波形の歪みを、連鎖させることなく収束できるリンギング抑制回路を提供する。【解決手段】制御部９は、伝送線路１において伝送される差動信号がドミナントからレセッシブに変化したことを検出すると、ＦＥＴ＿Ｎ４をオンさせてその状態を固定し、遅延回路６により一定時間を計時した後にそのオン状態を解除する。連続起動防止回路２２は、制御部９がＦＥＴ＿Ｎ４をオンさせた時点から一定のマスク時間を設定し、マスク時間内は制御部が差動信号のレベルがハイからローに変化したことを検出しないようにマスクする。【選択図】図１
2019114948.tif 000002
【特許請求の範囲】
【請求項１】
一対の高電位側信号線，低電位側信号線によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される線間スイッチング素子（Ｎ４，Ｐ４）と、
前記差動信号のレベルがハイからローに変化したことを検出すると、前記線間スイッチング素子をオンさせてその状態を固定し、一定のオン時間を計時した後に前記オン状態を解除する制御部（９）と、
この制御部が前記線間スイッチング素子をオンさせた時点から一定のマスク時間を設定し、前記マスク時間内は、前記制御部が前記差動信号のレベルがハイからローに変化したことを検出しないようにマスクする連続起動防止部（２２，４２）とを備えるリンギング抑制回路。
【請求項２】
前記マスク時間の終了時点は、前記差動信号のレベルがハイからローに変化した時点から、信号データの１ビット長以上で且つ２ビット長未満に設定される請求項１記載のリンギング抑制回路。
【請求項３】
前記制御部は、
初期状態でリセットされている第１フリップフロップ（ＦＦ２）と、
初期状態でリセットされており、セット状態になると前記第１フリップフロップをリセットするための信号を出力する第２フリップフロップ（ＦＦ１）と、
この第２フリップフロップの出力端子と前記第１フリップフロップのリセット端子との間に配置される遅延回路（６）と、
前記差動信号のレベルがローからハイに変化したことを検出すると、前記第１フリップフロップをセットする信号を出力する第１セット信号出力部（４，ＦＥＴ＿Ｎ７）と、
前記線間スイッチング素子がターンオンしたことを検出すると、前記第２フリップフロップをセットする信号を出力する第２セット信号出力部（３）と、
前記第１フリップフロップがセットされると、前記線間スイッチング素子の導通制御端子をオンレベルにすることを可能にするオン設定部（８）とを備える請求項１又は２記載のリンギング抑制回路。
【請求項４】
前記連続起動防止部（２２）は、初期状態でリセットされており、前記第２フリップフロップがセットされることに伴いセット状態になると、前記マスク時間を設定するマスク信号を出力するフリップフロップ（ＦＦ３）と、
このフリップフロップがセットされた時点から、前記マスク時間に相当する時間が経過した時点で当該フリップフロップをリセットするリセット信号生成部（２３）と、
前記第１フリップフロップをセットする信号を、前記マスク信号により無効化するための論理ゲート（ＡＮＤ１）とで構成される請求項３記載のリンギング抑制回路。
【請求項５】
前記論理ゲートは、前記第１セット信号出力部と、前記第１フリップフロップとの間に配置されている請求項４記載のリンギング抑制回路。
【請求項６】
前記論理ゲートは、前記第１セット信号出力部の前段に配置されている請求項４記載のリンギング抑制回路。
【請求項７】
前記連続起動防止部（３２）は、初期状態でリセットされており、前記第１フリップフロップがセットされることに伴いセット状態になると、前記マスク時間を設定するマスク信号を出力するフリップフロップ（ＦＦ３）と、
このフリップフロップがセットされた時点から、前記マスク時間に相当する時間が経過した時点で当該フリップフロップをリセットするリセット信号生成部（３３）と、
前記第１フリップフロップがセットされた信号を、前記マスク信号により無効化するための論理ゲート（ＡＮＤ１）とで構成される請求項３記載のリンギング抑制回路。
【請求項８】
前記第２セット信号出力部は、非電位基準側導通端子が抵抗素子（Ｒ３）を介して電源に接続され、電位基準側導通端子及び導通制御端子がそれぞれ前記線間スイッチング素子の電位基準側導通端子及び導通制御端子に接続される検出用スイッチング素子（Ｎ６，Ｐ６）を備え、
前記オン設定部は、電位基準側導通端子が前記線間スイッチング素子の電位基準側導通端子に接続される第１〜第４スイッチング素子（Ｎ０〜Ｎ３，Ｐ０〜Ｐ３）と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子（Ｒ１）を介して、前記第２スイッチング素子の非基準側導通端子及び前記第３スイッチング素子の導通制御端子に接続される第５スイッチング素子（Ｐ１，Ｎ１）と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子（Ｒ２）を介して、前記第３スイッチング素子の非基準側導通端子及び前記線間スイッチング素子の導通制御端子に接続される第６スイッチング素子（Ｐ２，Ｎ２）とを備え、
前記第１スイッチング素子の導通制御端子は、前記線間スイッチング素子の導通制御端子に接続され、
前記第２及び第４スイッチング素子の導通制御端子は、前記第１スイッチング素子の非基準側導通端子に接続されると共に、抵抗素子（Ｒ０）を介して前記線間スイッチング素子の非基準側導通端子に接続され、
前記第３スイッチング素子の導通制御端子は、前記第２スイッチング素子の非基準側導通端子に接続され、
前記第１フリップフロップがセットされると、前記第５スイッチング素子はオンして前記第６スイッチング素子はオフするように構成される請求項３から７の何れか一項に記載のリンギング抑制回路。
【請求項９】
前記差動信号のレベルがローからハイから変化したことを検出すると、前記制御部による前記変化の検出を一定時間だけマスクする検出マスク部（５）を備える請求項１から３の何れか一項に記載のリンギング抑制回路。
【請求項１０】
前記差動信号のレベルがローからハイから変化したことを検出すると、前記制御部による前記変化の検出を一定時間だけマスクする検出マスク部（５）を備える請求項４から８の何れか一項に記載のリンギング抑制回路。
【請求項１１】
前記検出マスク部は、第１セット信号出力部が前記第１フリップフロップに出力するセット信号を遅延させる遅延回路を備える請求項１０記載のリンギング抑制回路。
【請求項１２】
前記マスク時間の終了時点は、前記差動信号のレベルがハイからローに変化した時点から、信号データの１ビット長以上で、且つ２ビット長から前記一定時間を減じた時間未満に設定される請求項９から１１の何れか一項に記載のリンギング抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を伝送する伝送線路に接続されるリンギング抑制回路に関する。
【背景技術】
【０００２】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み，すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。
【０００３】
例えば特許文献１では、伝送路の信号がＣＡＮ通信におけるドミナントからレセッシブに変化した際に、伝送線路間に接続されているＦＥＴを一定時間固定的にオンすることでインピーダンスを整合させて、リンギングを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−６３３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成には、以下のような問題があることが分かった。特許文献１のリンギング抑制回路を搭載した複数の通信ノードによりネットワークを構成する。この際に、図１６に示すように通信線の長さが一定以上になっており、通信ノードＡにおいて差動信号がドミナントを示している際にグリッジノイズが印加されて瞬間的にレセッシブに変化すると、当該通信ノードＡにおいてリンギング抑制動作が行われる。すると、その動作によって信号波形が歪むことになる。
【０００６】
図１７に示すように、その歪んだ波形の信号は、配線遅延分の遅れを以って他の通信ノードＢに到達するため、その通信ノードＢにおいてもリンギング抑制動作が行われる。その動作によって歪んだ波形の信号は、また元の通信ノードＡに到達する。このように、通信ノードＡ，Ｂ間で歪んだ波形の信号の伝送が繰り返されて波形の歪みが収束せず、通信エラーを発生させてしまう。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、グリッジノイズが印加された場合に発生する信号波形の歪みを、連鎖させることなく収束できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のリンギング抑制回路によれば、制御部は、差動信号のレベルがハイからローに変化したことを検出すると、線間スイッチング素子をオンさせてその状態を固定し、一定時間を計時した後に前記オン状態を解除する。連続起動防止部は、制御部が線間スイッチング素子をオンさせた時点から一定のマスク時間を設定し、マスク時間内は制御部が差動信号のレベルがハイからローに変化したことを検出しないようにマスクする。
【０００９】
このように構成すれば、差動信号のレベルがハイを示している状態で瞬間的にローレベルに変化するようなグリッジノイズが印加されても、制御部はその変化を検出しない。したがって従来技術とは異なり、複数の通信ノード間でリンギング抑制動作が交互に行われ、信号波形の歪が連続的に発生することを防止できる。
【００１０】
請求項２記載のリンギング抑制回路によれば、マスク時間の終了時点を、差動信号のレベルがハイからローに変化した時点から、信号データの１ビット長以上で且つ２ビット長未満に設定する。このように構成すれば、差動信号のレベルがハイからローに変化してリンギング抑制動作を行った後、差動信号のレベルがローを示している期間にノイズが重畳された際に、誤動作が発生することを確実に防止できる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態であり、リンギング抑制回路の構成を示す図
【図２】動作タイミングチャート
【図３】マスク時間の終了時点を説明するタイミングチャート（その１）
【図４】マスク時間の終了時点を説明するタイミングチャート（その２）
【図５】マスク時間の終了時点を説明するタイミングチャート（その３）
【図６】マスク時間の終了時点を説明するタイミングチャート（その４）
【図７】第２実施形態であり、リンギング抑制回路の構成を示す図
【図８】動作タイミングチャート
【図９】第３実施形態であり、リンギング抑制回路の構成を示す図
【図１０】動作タイミングチャート
【図１１】第４実施形態であり、リンギング抑制回路の構成を示す図
【図１２】第５実施形態であり、リンギング抑制回路の構成を示す図
【図１３】第６実施形態であり、リンギング抑制回路の構成を示す図
【図１４】第７実施形態であり、リンギング抑制回路の構成を示す図
【図１５】第８実施形態であり、リンギング抑制回路の構成を示す図
【図１６】従来技術を説明する２つの通信ノードの接続状態を示す図
【図１７】動作タイミングチャート
【発明を実施するための形態】
【００１２】
（第１実施形態）
本発明は、特許文献１に開示されている発明を基本構成として改良を加えたものであるから、以下特許文献１に準拠して説明する。図１に示すリンギング抑制回路２１は、特許文献１の第１実施形態である図１に示すリンギング抑制回路１０に、連続起動防止回路２２を追加したものである。リンギング抑制回路１０相当部分によるリンギング抑制動作自体は、特許文献１と同様である。
【００１３】
連続起動防止回路２２は、ＯＮ状態保持回路７におけるＤフリップフロップＦＦ１を中心とする構成と同様の構成であり、ＤフリップフロップＦＦ３，インバータゲートＩＮＶ４，ＮチャネルＭＯＳＦＥＴ＿Ｎ９，バッファＢＵＦ３，ＮＯＲゲートＮＯＲ３，抵抗素子Ｒ１４及びコンデンサＣ３の直列回路を備えている。前記直列回路は、遅延回路２３を構成している。但し、バッファＢＵＦ３の出力端子は、ＮＯＲゲートＮＯＲ３の入力端子の一方に接続されている。ＤフリップフロップＦＦ３のクロック端子Ｃは、コンパレータＣＯＭＰ１の出力端子に接続されている。
【００１４】
また、バッファＢＵＦ１の出力端子とＤフリップフロップＦＦ２のクロック端子Ｃとの間には、ＮＯＴゲートＩＮＶ５及びＡＮＤゲートＡＮＤ１が挿入されている。ＤフリップフロップＦＦ３の出力端子Ｑは、ＡＮＤゲートＡＮＤ１の入力端子の一方に接続されており、ハイアクティブのマスク信号を出力する。尚、連続起動防止部に相当する連続起動防止回路２２は、ＡＮＤゲートＡＮＤ１も含む構成である。遅延回路２３はリセット信号生成部に相当し、ＡＮＤゲートＡＮＤ１は論理ゲートに相当する。
【００１５】
次に、本実施形態の作用について説明する。図２に示すように、通信ノードＡでは、差動信号の立上りエッジのタイミングで比較回路４のコンパレータＣＯＭＰ２の出力信号がハイレベルになる。その時点から、遅延回路５の作用により「ドミナントマスク時間」が経過した後に、ＤフリップフロップＦＦ２が出力する信号ＲＳＣ＿ＥＮがハイレベルになる。
【００１６】
ここで、図１７に示したケースと同様に、通信ノードＡにおいて差動信号がドミナントを示している際に、グリッジノイズが印加されたとする。すると、ＦＥＴ＿Ｎ１及びＮ３のゲートがローレベルになり、これらがターンＯＦＦする。この時、ＦＥＴ＿Ｐ２がＯＮしているのでＦＥＴ＿Ｎ１，Ｎ４及びＮ６のゲートが抵抗素子Ｒ２を介してハイレベルになり、これらがターンＯＮする。尚、ゲートは導通制御端子に相当する。また、電位基準側導通端子はＦＥＴのソースに相当し、非基準側導通端子はドレインに相当する。
【００１７】
これに伴い、ＯＮ確認回路３のコンパレータＣＯＭＰ１の出力端子Ｑがハイレベルになり、ＤフリップフロップＦＦ１及びＦＦ３がトリガされる。これにより、ＤフリップフロップＦＦ３がマスク信号を出力する。マスク信号がハイレベルを示すことで、ＦＥＴ＿Ｎ９がターンＯＦＦしてコンデンサＣ３の充電が開始され、バッファＢＵＦ３の入力端子のレベルが上昇する。
【００１８】
バッファＢＵＦ３の出力端子がハイレベルになると、ＮＯＲゲートＮＯ３を介してＤフリップフロップＦＦ３がリセットされ、マスク信号がローレベルになる。マスク信号がハイレベルを示している間は、差動信号がドミナントを示している際にレセッシブレベルに変化しても、ＡＮＤゲートＡＮＤ１を介してＤフリップフロップＦＦ２がトリガされなくなる。したがって、リンギング抑制動作が再起動されることはない。
【００１９】
そして、上記の通信ノードＡにおけるリンギング抑制回路２１の動作は、配線長に伴う伝搬遅延時間を経過した後、通信ノードＢにおいても同様に行われる。その結果、通信ノードＡ側におけるグリッジノイズの印加により、リンギング抑制動作が通信ノードＡ，Ｂのそれぞれにおいて１回だけ行われる。それに伴う信号波形の歪は生じるが、従来のように歪んだ波形の信号の伝送が繰り返されることはない。
【００２０】
尚、遅延回路２３において遅延時間を設定することで決定されるマスク時間の終了時点は、差動信号がドミナントからレセッシブに変化した基準時点から、信号データの１ビット長以上で、且つ２ビット長から「ドミナントマスク時間」を減じた時間未満に設定する。これにより、差動信号がレセッシブを示している期間にノイズが重畳された際に、リンギング抑制動作が行われることを防止できる。
【００２１】
図３及び図４に示すように、マスク時間の終了時点を基準時点から１ビット長以上とすることで、基準時点直後のレセッシブ期間における誤動作が防止される。また、図５及び図６に示すように、終了時点を基準時点から｛（２ビット長）−（ドミナントマスク時間）｝未満にすることで、基準時点の２ビット後に到来したレセッシブ期間における誤動作が防止される。尚、ドミナントマスク時間を設定しない場合には、マスク時間の終了時点の最大を２ビット長未満にすれば良い。
【００２２】
以上のように本実施形態によれば、制御部９は、伝送線路１において伝送される差動信号がドミナントからレセッシブに変化したことを検出すると、ＦＥＴ＿Ｎ４をオンさせてその状態を固定し、遅延回路６により一定時間を計時した後にそのオン状態を解除する。そして、連続起動防止回路２２は、制御部９がＦＥＴ＿Ｎ４をオンさせた時点から一定のマスク時間を設定し、マスク時間内は制御部が差動信号のレベルがハイからローに変化したことを検出しないようにマスクする。
【００２３】
具体的には、連続起動防止部２２を、初期状態でリセットされており、ＤフリップフロップＦＦ１がセットされることに伴いセット状態になると、マスク時間を設定するマスク信号を出力するＤフリップフロップＦＦ３と、ＤフリップフロップＦＦ３がセットされた時点から、マスク時間に相当する時間が経過した時点で当該フリップフロップＦＦ３をリセットする遅延回路２３と、ＤフリップフロップＦＦ２をセットする信号を、マスク信号により無効化するためのＡＮＤゲートＡＮＤ１とで構成した。
【００２４】
このように構成すれば、差動信号がドミナントを示している状態で、瞬間的にレセッシブに変化するようなグリッジノイズが印加されても制御部９はその変化を検出しない。したがって従来技術とは異なり、通信ノードＡ，Ｂ間でリンギング抑制動作が交互に行われ、信号波形の歪が連続的に発生することを防止できる。
【００２５】
また、マスク時間の終了時点を、差動信号のレベルがドミナントからレセッシブに変化した基準時点から、信号データの１ビット長以上で且つ｛（２ビット長）−（ドミナントマスク時間）｝未満に設定する。これにより、基準時点直後，及び基準時点の２ビット後に到来するレセッシブ期間における誤動作を確実に防止できる。
【００２６】
そして、特許文献１と同様に、制御部９を、ＤフリップフロップＦＦ２と、セット状態になるとＤフリップフロップＦＦ２をリセットするための信号を出力するＤフリップフロップＦＦ１と、ＤフリップフロップＦＦ１の出力端子ＱとＤフリップフロップＦＦ２のリセット端子ＲＢとの間に配置される遅延回路６と、差動信号がレセッシブからドミナントから変化したことを検出するとＤフリップフロップＦＦ２をセットする信号を出力する比較回路４及びＦＥＴ＿Ｎ７と、ＦＥＴ＿Ｎ４がターンＯＮしたことを検出するとＤフリップフロップＦＦ１をセットする信号を出力するＯＮ確認回路３と、ＤフリップフロップＦＦ２がセットされるとＦＥＴ＿Ｎ４のゲートをＯＮレベルにすることを可能にするオン設定部８とで構成した。
【００２７】
また、ＯＮ確認回路３は、ドレインが抵抗素子Ｒ３を介して電源線２に接続され、ソース及びゲートがそれぞれＦＥＴ＿Ｎ４のソース及びゲートに接続されるＦＥＴ＿Ｎ６を備える。オン設定部８は、ソースが低電位側信号線１Ｌに接続されるＦＥＴ＿Ｎ０〜Ｎ３と、ソースが電源線２に接続され、ドレインが抵抗素子Ｒ１を介してＦＥＴ＿Ｎ１のドレイン及びＦＥＴ＿Ｎ２のゲートに接続されるＦＥＴ＿Ｐ１と、ソースが電源線２に接続され、ドレインが抵抗素子Ｒ２を介してＦＥＴ＿Ｎ３のドレイン及びＦＥＴ＿Ｎ１のゲートに接続されるＦＥＴ＿Ｐ２とを備える。
【００２８】
そして、ＦＥＴ＿Ｎ０のゲートをＦＥＴ＿Ｎ４のゲートに接続し、ＦＥＴ＿Ｎ１及びＮ３のゲートを、ＦＥＴ＿Ｎ０のドレインに接続すると共に抵抗素子Ｒ０を介して高電位側信号線１Ｈに接続し、ＦＥＴ＿Ｎ２のゲートをＦＥＴ＿Ｎ１のドレインに接続し、ＤフリップフロップＦＦ２がセットされると、ＦＥＴ＿Ｐ１はＯＮしてＦＥＴ＿Ｐ２はＯＦＦするように構成した。
【００２９】
また、遅延回路５は、差動信号のレベルがレセッシブからドミナントに変化したことを検出すると、比較回路４がＦＥＴ＿Ｎ７を介して出力するＤフリップフロップＦＦ２のセット信号を遅延させることで、制御部８による前記変化の検出を一定時間だけマスクする。これらの構成により、基本的なリンギング抑制動作については、特許文献１と同様に実行される。
【００３０】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図７に示すように、第２実施形態のリンギング抑制回路３１は、連続起動防止回路２２を構成するＡＮＤゲートＡＮＤ１の入力端子の一方が、ＤフリップフロップＦＦ２の出力端子Ｑに接続されている点が相違している。ＤフリップフロップＦＦ３のクロック端子Ｃは、ＮＯＴゲートＩＮＶ３の出力端子に接続されている。そして、信号ＲＳＣ＿ＥＮは、ＡＮＤゲートＡＮＤ１を介して出力される。
【００３１】
次に、第２実施形態の作用について説明する。初期状態で、ＤフリップフロップＦＦ３の出力端子Ｑはローレベルである。よって図８に示すように、差動信号がドミナントからレセッシブに変化すると、信号ＲＳＣ＿ＥＮは第１実施形態と同じタイミングで立上る。ＤフリップフロップＦＦ２がリセットされて信号ＲＳＣ＿ＥＮが立ち下がると、ＤフリップフロップＦＦ３がトリガされ、マスク信号が立ち上がる。したがって、その立上りのタイミングは、第１実施形態よりも遅くなる。
【００３２】
以上のように第２実施形態によれば、連続起動防止回路３２を、ＤフリップフロップＦＦ３と、遅延回路２３と、ＤフリップフロップＦＦ２がセットされた信号を、マスク信号により無効化するためのＡＮＤゲートＡＮＤ１とで構成した。これにより、第１実施形態と同様の効果が得られる。
【００３３】
（第３実施形態）
図９に示すように、第３実施形態のリンギング抑制回路４１は、連続起動防止回路４２を備えている。連続起動防止回路４２は、第１実施形態の連続起動防止回路２２よりＮＯＴゲートＩＮＶ５を削除し、ＡＮＤゲート１に替えてＯＲゲートＯＲ１を用いている。ＯＲゲートＯＲ１は、比較回路４のＮＯＴゲートＩＮＶ０の出力端子と、ＦＥＴ＿Ｎ７のゲートとの間に配置されている。
【００３４】
次に、第３実施形態の作用について説明する。図１０に示すように、マスク信号は第１実施形態と同じタイミングで立上る。そして、コンパレータＣＯＭＰ２の出力信号が次にローレベルに変化した際に、マスク信号がハイレベルになることでＯＲゲートＯＲ１の出力信号はハイレベルを維持する。これにより、ＤフリップフロップＦＦ２がトリガされることをマスクする。そのため、遅延回路４３について設定される遅延時間は、第１実施形態よりも長めに設定されている。
【００３５】
以上のように第３実施形態によれば、連続起動防止回路４２のＯＲゲートＯＲ１を、ＤフリップフロップＦＦ２の前段となるＮＯＴゲートＩＮＶ０とＦＥＴ＿Ｎ７との間に配置した。これにより、第１実施形態と同様の効果が得られる。
【００３６】
（第４〜第８実施形態）
図１１から図１５は第４〜第８実施形態を示す。これらのリンギング抑制回路５１〜５５は、特許文献１の第２〜第６実施形態であるリンギング抑制回路１１，１３〜１６に、第１実施形態の連続起動防止回路２２を加えたものである。尚、符号の都合上、特許文献１の各実施形態で示していた符号を、以下のように変更している。
・第３〜第６実施形態    ＮＯＴゲートＩＮＶ４，ＩＮＶ５→ＩＮＶ６
・第４実施形態          ＮＯＴゲートＩＮＶ４→ＩＮＶ７
・第５，第６実施形態    ＯＲゲートＯＲ１→ＯＲ１
【００３７】
（その他の実施形態）
マスク時間の終了時点の最大値は、必ずしも基準時点から１ビット長以上で且つ｛（２ビット長）−（ドミナントマスク時間）｝未満に設定する必要は無い。
第４〜第８実施形態に、第１実施形態の連続起動防止回路２２に換えて、第２又は第３実施形態の連続起動防止回路３２又は４２を適用しても良い。
遅延回路５及び６，２３，４３は、抵抗素子及びコンデンサで構成するものに限らず、例えば定電流源との組み合わせで構成しても良い。
抵抗素子Ｒ１，Ｒ２，Ｒ２１，Ｒ２２を、定電流源に置き換えても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００３８】
図面中、１は通信バス、１Ｈは高電位側信号線、１Ｌは低電位側信号線、２は電源線、３はＯＮ確認回路、４は比較回路、５，６は遅延回路、７はＯＮ状態保持回路、８はオン設定部、９は制御部、２１，３１，４１，５１〜５５はリンギング抑制回路、ＦＦ１，ＦＦ２，ＦＦ３はＤフリップフロップ、Ｎ０〜Ｎ９はＮチャネルＭＯＳＦＥＴを示す。
【図１】
2019114948.tif 000003
【図２】
2019114948.tif 000004
【図３】
2019114948.tif 000005
【図４】
2019114948.tif 000006
【図５】
2019114948.tif 000007
【図６】
2019114948.tif 000008
【図７】
2019114948.tif 000009
【図８】
2019114948.tif 000010
【図９】
2019114948.tif 000011
【図１０】
2019114948.tif 000012
【図１１】
2019114948.tif 000013
【図１２】
2019114948.tif 000014
【図１３】
2019114948.tif 000015
【図１４】
2019114948.tif 000016
【図１５】
2019114948.tif 000017
【図１６】
2019114948.tif 000018
【図１７】
2019114948.tif 000019