(57)【要約】【課題】プロセスダメージを与えることなく、MIM容量素子を形成することができるようにする。【解決手段】半導体装置は、第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしがウエハ接合により貼り合わされており、上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を備える。上部電極または下部電極の片方の電極は、第１の多層配線層の第１の導電層と、第２の多層配線層の第２の導電層とで構成される。本技術は、例えば、２枚の半導体基板を接合して構成される半導体装置に等に適用できる。【選択図】図２
2019114595.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしがウエハ接合により貼り合わされており、
上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を備え、
前記上部電極または前記下部電極の片方の電極は、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで構成される
半導体装置。
【請求項２】
前記片方の電極を構成する前記第１の導電層と前記第２の導電層は、直に接続されて構成される
請求項１に記載の半導体装置。
【請求項３】
前記片方の電極を構成する前記第１の導電層と前記第２の導電層は、前記ウエハ接合の接合面で接続されて構成される
請求項１に記載の半導体装置。
【請求項４】
前記片方の電極を構成する前記第１の導電層と前記第２の導電層の接合面は、同一平面である
請求項１に記載の半導体装置。
【請求項５】
前記第１の導電層と前記第２の導電層の接合面の面積は、前記第１の導電層または前記第２の導電層のどちらか一方が大きく構成される
請求項１に記載の半導体装置。
【請求項６】
前記片方の電極は、絶縁層の深さ方向に形成された溝の内壁に形成されたバリアメタルを含み、
前記バリアメタルの上面の位置は、前記絶縁層の上面よりも所定量だけ下の位置である
請求項１に記載の半導体装置。
【請求項７】
上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を形成する際、
第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしをウエハ接合により貼り合わせ、
前記上部電極または前記下部電極の片方の電極を、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで形成する
半導体装置の製造方法。
【請求項８】
前記第１の半導体基板に形成された前記第１の多層配線層の絶縁層の一部を除去して開口部を形成し、
前記開口部に前記容量絶縁膜を形成後、前記第１の導電層となる導電材料を埋め込み、
前記第１の多層配線層の前記第１の導電層の導電材料と、前記第２の多層配線層の第２の導電層の導電材料どうしをウエハ接合により貼り合わせる
請求項７に記載の半導体装置の製造方法。
【請求項９】
第１の半導体基板に形成された第１の多層配線層の第１の導電層および第２の導電層の上面に、容量絶縁膜を形成し、
前記第１の多層配線層の前記第２の導電層の上面の前記容量絶縁膜を除去し、
第２の半導体基板に形成された第２の多層配線層の第３の導電層および第４の導電層を、それぞれ、前記第１の導電層および前記第２の導電層に向き合わせて貼り合わせることにより、上部電極としての前記第１の導電層と下部電極としての前記第３の導電層との間に前記容量絶縁膜を挟んだ容量素子を形成し、
前記第２の導電層と前記第４の導電層は金属接合により接続される
半導体装置の製造方法。
【請求項１０】
前記第１の導電層および前記第２の導電層の上面を同一平面に形成し、
同一平面に形成された前記第１の導電層および前記第２の導電層の上面に、容量絶縁膜を形成し、
前記第２の導電層の上面の前記容量絶縁膜を除去し、
前記第２の半導体基板に形成された前記第２の多層配線層の前記第３の導電層および前記第４の導電層を、それぞれ、前記第１の導電層および前記第２の導電層に向き合わせて貼り合わせる
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の導電層および前記第２の導電層のうち、前記第１の導電層の高さを前記第２の導電層よりも低く形成し、
前記第１の導電層よりも高く形成された前記第２の導電層の上面の前記容量絶縁膜を除去し、
前記第２の半導体基板に形成された前記第２の多層配線層の前記第３の導電層および前記第４の導電層を、それぞれ、前記第１の導電層および前記第２の導電層に向き合わせて貼り合わせる
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置およびその製造方法に関し、特に、プロセスダメージを与えることなく、MIM容量素子を形成することができるようにした半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
アナログCMOS回路に搭載されている容量素子の重要性は高まることが予想される。例えば、容量素子には、FEOL(Front End of Line)領域のMOS(Metal-Oxide-Semiconductor)容量や、BEOL(Back End Of Line)領域のMIM(Metal-Insulator-Metal)容量やMOM(Metal-Oxide-Metal)容量などがある。しかし、容量素子は搭載面積（Foot Print）が大きく、トランジスタサイズ縮小のトレンドに合致せず、チップサイズに与える影響が大きい。
【０００３】
容量素子の容量を大きくするためには、容量絶縁膜として高誘電率のものを用いたり、表面積を大きくすることが考えられる。例えば、薄い容量絶縁膜を電極で挟む構造のMIM容量において、表面積を大きくするために３次元構造を採用したものが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２４８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
MIM容量の形成工程では、容量絶縁膜形成後の電極を形成する工程や、電極へ接続するコンタクトを形成する工程におけるチャージにより、容量絶縁膜が劣化する懸念があり、プロセスダメージを与えない手法が望まれている。
【０００６】
本技術は、このような状況に鑑みてなされたものであり、プロセスダメージを与えることなく、MIM容量素子を形成することができるようにするものである。
【課題を解決するための手段】
【０００７】
本技術の第１の側面の半導体装置は、第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしがウエハ接合により貼り合わされており、上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を備え、前記上部電極または前記下部電極の片方の電極は、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで構成される。
【０００８】
本技術の第１の側面においては、第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしがウエハ接合により貼り合わされており、上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子が設けられ、前記上部電極または前記下部電極の片方の電極が、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで構成される。
【０００９】
本技術の第２の側面の半導体装置の製造方法は、上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を形成する際、第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしをウエハ接合により貼り合わせ、前記上部電極または前記下部電極の片方の電極を、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで形成する。
【００１０】
本技術の第１乃至第３の側面においては、上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を形成する際、第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしがウエハ接合により貼り合わされ、前記上部電極または前記下部電極の片方の電極が、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで形成される。
【００１１】
本技術の第３の側面の半導体装置の製造方法は、第１の半導体基板に形成された第１の多層配線層の第１の導電層および第２の導電層の上面に、容量絶縁膜を形成し、前記第１の多層配線層の前記第２の導電層の上面の前記容量絶縁膜を除去し、第２の半導体基板に形成された第２の多層配線層の第３の導電層および第４の導電層を、それぞれ、前記第１の導電層および前記第２の導電層に向き合わせて貼り合わせることにより、上部電極としての前記第１の導電層と下部電極としての前記第３の導電層との間に前記容量絶縁膜を挟んだ容量素子を形成し、前記第２の導電層と前記第４の導電層は金属接合により接続される。
【００１２】
本技術の第１乃至第３の側面においては、第１の半導体基板に形成された第１の多層配線層の第１の導電層および第２の導電層の上面に、容量絶縁膜が形成され、前記第１の多層配線層の前記第２の導電層の上面の前記容量絶縁膜が除去され、第２の半導体基板に形成された第２の多層配線層の第３の導電層および第４の導電層が、それぞれ、前記第１の導電層および前記第２の導電層に向き合わされて貼り合わされることにより、上部電極としての前記第１の導電層と下部電極としての前記第３の導電層との間に前記容量絶縁膜を挟んだ容量素子が形成され、前記第２の導電層と前記第４の導電層は金属接合により接続される。
【００１３】
半導体装置は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００１４】
本技術の第１乃至第３の側面によれば、プロセスダメージを与えることなく、MIM容量素子を形成することができる。
【００１５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本技術が適用された半導体装置の概略断面図である。
【図２】配線層の第１構成例を示す拡大断面図である。
【図３】配線層の第２構成例を示す拡大断面図である。
【図４】配線層の第３構成例を示す拡大断面図である。
【図５】配線層の第４構成例を示す拡大断面図である。
【図６】配線層の第５構成例を示す拡大断面図である。
【図７】配線層の第６構成例を示す拡大断面図である。
【図８】配線層の第６構成例の変形例を示す拡大断面図である。
【図９】第１の構成例の製造方法を説明する図である。
【図１０】第１の構成例の製造方法を説明する図である。
【図１１】MIM容量素子のその他の製造方法を説明する図である。
【図１２】MIM容量素子のさらにその他の製造方法を説明する図である
【図１３】固体撮像装置への適用例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．半導体装置の概略断面図
２．第１の構成例
３．第２の構成例
４．第３の構成例
５．第４の構成例
６．第５の構成例
７．第６の構成例
８．第１の製造方法
９．第２の製造方法
１０．第３の製造方法
１１．固体撮像装置への適用例
【００１８】
＜１．半導体装置の概略断面図＞
図１は、本技術が適用された半導体装置の概略断面図を示している。
【００１９】
図１の半導体装置１は、第１の半導体基板１１（第１のウエハ）に形成された多層配線層１２（第１の多層配線層）と、第２の半導体基板２１（第２のウエハ）に形成された多層配線層２２（第２の多層配線層）の配線層どうしがウエハ接合により貼り合わされて構成される。ウエハ接合は、多層配線層１２と多層配線層２２の配線層の表層の金属膜、例えば、銅（Cu）の電極どうしを金属結合によりウエハレベルで貼り合わせる接合である。
【００２０】
図１に示される破線は、第１の半導体基板１１側の多層配線層１２と、第２の半導体基板２１側の多層配線層２２との接合面を示している。
【００２１】
図１の半導体装置１においては、多層配線層１２と多層配線層２２との接合面に、MIM(Metal-Insulator-Metal)容量素子が形成されている。以下では、接合面に形成されたMIM容量素子について説明する。
【００２２】
＜２．第１の構成例＞
図２は、図１の半導体装置１の接合面近傍の配線層の第１構成例を示す拡大断面図である。
【００２３】
第１の半導体基板１１側の多層配線層１２には、複数の絶縁層５１乃至５５が積層されており、第２の半導体基板２１側の多層配線層２２には、複数の絶縁層１０１乃至１０３が積層されている。そして、第１の半導体基板１１側の多層配線層１２と、第２の半導体基板２１側の多層配線層２２の配線層どうしが、ウエハ接合により貼り合わされて構成されている。
【００２４】
第１の半導体基板１１側の多層配線層１２の平面方向所定の第１の領域３１には、３層の絶縁層５１乃至５３内に、金属膜６１Mとバリアメタル６１Bが形成され、絶縁層５４内に、金属膜６２Mとバリアメタル６２Bが形成され、絶縁層５５内に、金属膜６３Mとバリアメタル６３Bが形成されている。
【００２５】
バリアメタル６１Bは、３層の絶縁層５１乃至５３内に埋め込まれた金属膜６１Mの外周部、換言すれば、３層の絶縁層５１乃至５３と金属膜６１Mとの間に形成されている。同様に、バリアメタル６２Bは、絶縁層５４と金属膜６２Mとの間、バリアメタル６３Bは、絶縁層５５と金属膜６３Mとの間に形成されている。
【００２６】
絶縁層５１乃至５３内の金属膜６１Mと絶縁層５４内の金属膜６２Mはバリアメタル６１Bを介して接続されており、絶縁層５４内の金属膜６２Mと絶縁層５５内の金属膜６３Mはバリアメタル６２Bを介して接続されているので、金属膜６１M乃至６３Mは、電気的に接続されている。金属膜６１M乃至６３Mの材料は、例えば、銅（Cu）である。
【００２７】
絶縁層５３と５４との間には、キャップ膜７１が形成されており、絶縁層５４と５５との間には、キャップ膜７２が形成されている。絶縁層５１乃至５３の材料としては、例えば、ｌｏｗ−ｋ膜（低誘電率膜）、シリコン酸化膜、シリコン窒化膜等が用いられる。絶縁層５１乃至５３は、同一材料でもよいし、異なる材料でもよい。
【００２８】
一方、第２の半導体基板２１側の多層配線層２２の第１の領域３１には、絶縁層１０１内に、金属膜１１１Mとバリアメタル１１１Bが形成され、絶縁層１０２および１０３内に、金属膜１１２Mとバリアメタル１１２Bが形成されている。
【００２９】
バリアメタル１１１Bは、絶縁層１０１内に埋め込まれた金属膜１１１Mの外周部、換言すれば、絶縁層１０１と金属膜１１１Mとの間に形成されている。同様に、バリアメタル１１２Bは、絶縁層１０２および１０３と金属膜１１２Mとの間に形成されている。
【００３０】
絶縁層１０１内の金属膜１１１Mと、絶縁層１０２および１０３内の金属膜１１２Mは、バリアメタル１１１Bを介して接続されており、金属膜１１１Mと１１２Mは、電気的に接続されている。金属膜１１１Mと１１２Mの材料は、例えば、銅（Cu）である。絶縁層１０１乃至１０３の材料としては、例えば、ｌｏｗ−ｋ膜（低誘電率膜）、シリコン酸化膜、シリコン窒化膜等が用いられる。絶縁層１０１乃至１０３は、同一材料でもよいし、異なる材料でもよい。
【００３１】
以上のように構成される第１の領域３１において、第１の半導体基板１１側の多層配線層１２の絶縁層５１内に形成された金属膜６１Mと、第２の半導体基板２１側の多層配線層２２の絶縁層１０１内に形成された金属膜１１１Mとが金属結合により接合されており、金属膜６１Mと金属膜１１１Mは、Cu-Cu接合構造であるCuパッド１２１を構成する。Cuパッド１２１は、第１の半導体基板１１および第２の半導体基板２１間で所定の信号を伝送する。
【００３２】
第１の半導体基板１１側の多層配線層１２の平面方向所定の第２の領域３２には、３層の絶縁層５１乃至５３内に、バリアメタル８１B、絶縁膜８２、バリアメタル８３B、および、金属膜８３Mが、Ｕ字形状に積層されて形成されている。絶縁膜８２は、バリアメタル８１Bとバリアメタル８３Bとの間に形成されている。
【００３３】
また、絶縁層５４内に、金属膜８４Mとバリアメタル８４Bが形成され、絶縁層５５内に、金属膜８５Mとバリアメタル８５B、および、金属膜８６Mとバリアメタル８６Bが形成されている。
【００３４】
バリアメタル８４Bは、絶縁層５４内に埋め込まれた金属膜８４Mの外周部、換言すれば、絶縁層５４と金属膜８４Mとの間に形成されている。同様に、バリアメタル８５Bは、絶縁層５５と金属膜８５Mとの間、バリアメタル８６Bは、絶縁層５５と金属膜８６Mとの間、に形成されている。
【００３５】
絶縁層５１乃至５３内のバリアメタル８１Bと絶縁層５４内の金属膜８４Mは接続されており、絶縁層５４内の金属膜８４Mと絶縁層５５内の金属膜８５Mはバリアメタル８４Bを介して接続されているので、バリアメタル８１B、金属膜８４M、および金属膜８５Mは、電気的に接続されている。金属膜８３M乃至８６Mの材料は、例えば、銅（Cu）である。
【００３６】
一方、第２の半導体基板２１側の多層配線層２２の第２の領域３２には、絶縁層１０１内に、金属膜１３１Mとバリアメタル１３１Bが形成され、絶縁層１０２および１０３内に、金属膜１３２Mとバリアメタル１３２Bが形成されている。
【００３７】
バリアメタル１３１Bは、絶縁層１０１内に埋め込まれた金属膜１３１Mの外周部、換言すれば、絶縁層１０１と金属膜１３１Mとの間に形成されている。同様に、バリアメタル１３２Bは、絶縁層１０２および１０３と金属膜１３２Mとの間に形成されている。金属膜１３１Mおよび１３２Mの材料は、例えば、銅（Cu）である。
【００３８】
以上のように構成される第２の領域３２において、第１の半導体基板１１側の多層配線層１２の絶縁層５１乃至５３内に形成された金属膜８３Mと、第２の半導体基板２１側の多層配線層２２の絶縁層１０１内に形成された金属膜１３１Mとが、金属結合により直に接続されて構成されており、金属膜８３Mと金属膜１３１Mは電気的に接続されている。
【００３９】
第２の領域３２では、例えば、多層配線層２２の金属膜１３１Mと、多層配線層１２の金属膜８３Mおよびバリアメタル８３Bとを上部電極１４１、多層配線層１２のバリアメタル８１Bおよび金属膜８４Mを下部電極１４２、バリアメタル８１Bとバリアメタル８３Bとの間の絶縁膜８２を、上部電極１４１と下部電極１４２との間の容量絶縁膜として、MIM容量素子１５１が構成されている。
【００４０】
MIM容量素子１５１の片方の電極である上部電極１４１が、第１の半導体基板１１に形成された多層配線層１２の導電層と、第２の半導体基板２１に形成された多層配線層２２の導電層とで構成される。より具体的には、多層配線層１２の金属膜８３Mおよびバリアメタル８３Bと、多層配線層２２の金属膜１３１Mとで構成される。製造方法については後述するが、このような構成を採用したことにより、容量絶縁膜としての絶縁膜８２に対してプロセスダメージを与えずに、MIM容量素子１５１を形成することができる。
【００４１】
また、MIM容量素子１５１は、Ｕ字形状の３次元構造を有することで小さい搭載面積（FootPrint）で実現することができる。
【００４２】
第１の半導体基板１１の多層配線層１２と、第２の半導体基板２１の多層配線層２２とがウエハ接合により貼り合わされて構成されるため、多層配線層１２の金属膜８３Mの上面と、多層配線層２２の金属膜１３１Mの下面は、破線で示される接合面と一致し、同一平面上に存在する。
【００４３】
なお、バリアメタル８１Bとバリアメタル８３Bの材料には、例えば、タンタル（Ta）、チタン（Ti）、タングステン（W）、ジルコニウム（Zr）及び、その窒化膜、炭化膜等を用いることができる。その他のバリアメタルについても同様である。
【００４４】
＜３．第２の構成例＞
図３は、図１の半導体装置１の接合面近傍の配線層の第２構成例を示す拡大断面図である。
【００４５】
図３において、図２に示した第１構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。図３において第１の領域３１に形成された配線構造は、図２の第１構成例と同様であり、第２の領域３２に形成された配線構造のみが第１構成例と異なる。
【００４６】
第２の領域３２において、Ｕ字形状に積層されたバリアメタル８１B、絶縁膜８２、バリアメタル８３B、および、金属膜８３Mが、図２に示した第１構成例では、３層の絶縁層５１乃至５３に至る深さで形成されていた。
【００４７】
これに対して、図３の第２構成例では、Ｕ字形状に積層されたバリアメタル８１B、絶縁膜８２、バリアメタル８３B、および、金属膜８３Mが、４層の絶縁層５１乃至５４に至る深さで形成されている。これにより、図２の第１構成例において絶縁層５４内に形成されていた金属膜８４Mとバリアメタル８４Bは省略されている。第２構成例のその他の構成は、第１構成例と同様である。
【００４８】
第２構成例では、MIM容量素子１５１の片方の電極である下部電極１４２が、多層配線層１２のバリアメタル８１Bと、絶縁層５５内の金属膜８５Mとで構成される点が、第１構成例と異なる。
【００４９】
一方、MIM容量素子１５１の片方の電極である上部電極１４１が、２枚のウエハの導電層の接合された部分、具体的には、第１の半導体基板１１の多層配線層１２の導電層である金属膜８３Mおよびバリアメタル８３Bと、第２の半導体基板２１の多層配線層２２の導電層である金属膜１３１Mとで構成される点については、第１構成例と同様である。したがって、電極を形成する工程や、電極へ接続するコンタクトを形成する工程においてプロセスダメージを与えずに、MIM容量素子１５１を形成することができる。
【００５０】
＜４．第３の構成例＞
図４は、図１の半導体装置１の接合面近傍の配線層の第３構成例を示す拡大断面図である。
【００５１】
図４において、図２に示した第１構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【００５２】
図２の第１構成例では、Ｕ字形状に積層されたバリアメタル８１B、絶縁膜８２、バリアメタル８３B、および、金属膜８３Mが、３層の絶縁層５１乃至５３に対して同一開孔幅（開孔径）で形成されていた。
【００５３】
これに対して、図４の第３構成例では、絶縁層５１の上部の接合面に接する部分のバリアメタル８１B’、絶縁膜８２’、バリアメタル８３B’、および、金属膜８３M’の断面が、テーパ形状に形成されており、接合面の開孔幅が、絶縁層５２および５３の開孔幅よりも広く形成されている。
【００５４】
また、図２の第１構成例では、下部電極１４２の一部を構成するバリアメタル８１Bが、絶縁層５１の上面まで形成されていたのに対して、図４の第３構成例では、バリアメタル８１B’が、絶縁層５１の上面よりも所定量だけ下の位置までしか形成されていない。このように、下部電極１４２の一部を構成するバリアメタル８１B’を、絶縁層５１の上面から後退させることにより、上部電極１４１を構成する金属膜１３１Mや金属膜８３M’との距離を広く確保することで、ショートを回避し、信頼性を向上させることができる。
【００５５】
＜５．第４の構成例＞
図５は、図１の半導体装置１の接合面近傍の配線層の第４構成例を示す拡大断面図である。
【００５６】
図５において、図２に示した第１構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【００５７】
図２の第１構成例では、Ｕ字形状に積層されたバリアメタル８１B、絶縁膜８２、バリアメタル８３B、および、金属膜８３Mが、３層の絶縁層５１乃至５３に対して同一開孔幅で形成されていた。
【００５８】
これに対して、図５の第４構成例では、絶縁層５１に形成されたバリアメタル８１B”、絶縁膜８２”、バリアメタル８３B”、および、金属膜８３M”の断面形状が、第１の領域３１のCuパッド１２１と同じ台形形状に形成されている。
【００５９】
第１の領域３１のCuパッド１２１の金属膜６１Mとバリアメタル６１Bを埋め込む掘り込み部と同じ形成方法により、第２の領域３２の金属膜８３M”等を埋め込む掘り込み部を形成することで、図５に示す台形形状のMIM容量素子１５１を作製することができる。
【００６０】
＜６．第５の構成例＞
図６は、図１の半導体装置１の接合面近傍の配線層の第５構成例を示す拡大断面図である。
【００６１】
図６において、図２に示した第１構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。なお、図６では紙面の制約上、以下で説明する符号の一部は省略されている。
【００６２】
図６の第５構成例では、第１の半導体基板１１の多層配線層１２と第２の半導体基板２１の多層配線層２２の接合面部分に、第１構成例のMIM容量素子１５１と同一構成の５個のMIM容量素子１５１−１乃至１５１−５が並列に形成されている。
【００６３】
第２の半導体基板２１の多層配線層２２側において上部電極１４１を構成する金属膜１３１MXは、５個のMIM容量素子１５１−１乃至１５１−５に対して共通に形成されている。金属膜１３１MXは、第１の半導体基板１１の多層配線層１２に形成された金属膜８３M−１乃至８３M−５と、金属結合により接合面で接合されている。
【００６４】
第１の半導体基板１１の多層配線層１２に形成された、金属膜８３M−１乃至８３M−５とバリアメタル８３B−１乃至８３B−５は、それぞれ、第２の半導体基板２１の多層配線層２２の金属膜１３１MXとともに、５個のMIM容量素子１５１−１乃至１５１−５の上部電極１４１−１乃至１４１−５を構成する。
【００６５】
第１の半導体基板１１の多層配線層１２に形成された、バリアメタル８１B−１乃至８１B−５および金属膜８４M−１乃至８４−５は、それぞれ、５個のMIM容量素子１５１−１乃至１５１−５の下部電極１４２−１乃至１４２−５を構成する。
【００６６】
下部電極１４２−１乃至１４２−５の一部を構成するバリアメタル８１B−１乃至８１B−５と、上部電極１４１−１乃至１４１−５の一部を構成するバリアメタル８３B−１乃至８３B−５との間には、５個のMIM容量素子１５１−１乃至１５１−５の容量絶縁膜としての絶縁膜８２Xが形成されている。
【００６７】
このように、第１構成例のMIM容量素子１５１を並列に複数形成し、DRAMデバイスのような容量素子として用いることも可能である。この場合も、容量絶縁膜としての絶縁膜８２Xに対してプロセスダメージを与えずに、MIM容量素子１５１を形成することができる。また、DRAMの様な複雑なプロセスフローもなくロジック混載メモリの形成が可能となる。
【００６８】
＜７．第６の構成例＞
図７は、図１の半導体装置１の接合面近傍の配線層の第６構成例を示す拡大断面図である。
【００６９】
第１の半導体基板１１の多層配線層１２と第２の半導体基板２１の多層配線層２２との接合面近傍に、MIM容量素子２０１が形成されている。
【００７０】
MIM容量素子２０１の下部電極２１１は、多層配線層１２の最も接合面側に形成された絶縁層２２１内のバリアメタル２２３および金属膜２２４で構成される。金属膜２２４の下層には、キャップ膜２２５を介して絶縁層２２６が積層されている。
【００７１】
一方、MIM容量素子２０１の上部電極２１２は、多層配線層１２の絶縁層２２１内のバリアメタル２３１および金属膜２３２と、多層配線層２２の最も接合面側に形成された絶縁層２４１内の金属膜２５１を含んで構成される。
【００７２】
絶縁層２４１内の金属膜２５１は、バリアメタル２５２を介して、絶縁層２４１の上の絶縁層２４３内に形成された金属膜２５３と接続されており、コンタクト部を除く絶縁層２４１と絶縁層２４３との間には、キャップ膜２４２が挿入されている。絶縁層２４３には、金属膜２５３の外周がバリアメタル２５４で覆われている。
【００７３】
絶縁層２２１内において、上部電極２１２の一部を構成するバリアメタル２３１と、下部電極２１１の一部を構成するバリアメタル２２３との間には、容量絶縁膜２６１が形成されている。また、接合面に接する絶縁層２２１の上面（表面）にも、容量絶縁膜２６１が形成されている。
【００７４】
さらに、絶縁層２２１の上面に形成された容量絶縁膜２６１の上面のうち、多層配線層２２の絶縁層２４１と接する面には、１nm以下の極薄の絶縁膜２６２が形成されている。この極薄の絶縁膜２６２は、多層配線層１２の全面に成膜されるため、途中の工程では、金属膜２３２と金属膜２５１との接合面にも成膜される。しかし、ウエハ接合時の熱処理による金属膜２３２および２５１それぞれの体積膨張により、金属膜２３２と金属膜２５１との接合面の絶縁膜２６２は最終的に消滅した状態となる。ただし、金属膜２３２と金属膜２５１との接合面の一部の箇所で、極薄の絶縁膜２６２が残っていたり、ボイドとなっている場合もあるが、これらの状態も、金属膜２３２と金属膜２５１とが直接接合された状態に含む。
【００７５】
なお、図７では、上部電極２１２を構成する多層配線層１２の金属膜２３２の接合面の面積が、多層配線層２２の金属膜２５１の接合面の面積よりも小さく形成されているが、金属膜２３２と金属膜２５１の接合面の面積は、同一でもよいし、多層配線層１２側の金属膜２３２の方が大きくてもよい。
【００７６】
図８は、多層配線層１２側の金属膜２３２の平面方向の面積を、多層配線層２２側の金属膜２５１の平面方向の面積よりも大きく形成した例を示している。
【００７７】
また、図７に示したMIM容量素子２０１では、接合面に接する絶縁層２２１の上面（表面）に、容量絶縁膜２６１が形成されていたが、図８のMIM容量素子２０１では、極薄の絶縁膜２６２のみが形成され、容量絶縁膜２６１が形成されていない。
【００７８】
図８のMIM容量素子２０１のように、金属膜２３２の平面方向の面積が、多層配線層２２の金属膜２５１の平面方向の面積よりも大きい場合、下部電極２１１の一部を構成するバリアメタル２２３の上方および外側には、上部電極２１２の一部を構成する金属膜２５１は配置されないため、接合面に接する絶縁層２２１の上面（表面）の容量絶縁膜２６１は省略することができる。勿論、図７のように、絶縁層２２１の上面に容量絶縁膜２６１を形成してもよい。
【００７９】
また、図７および図８のMIM容量素子２０１のいずれにおいても、下部電極２１１の一部を構成するバリアメタル２２３の最上面の位置が、上部電極２１２の一部を構成するバリアメタル２３１の最上面の位置よりも低い位置となっている。
【００８０】
換言すれば、下部電極２１１の一部を構成するバリアメタル２２３の高さが、破線で示される接合面よりも所定量だけ後退（下方にオフセット）されている。これにより、上部電極２１２と下部電極２１１とのショートのおそれを低減させ、信頼性を向上させることができる。
【００８１】
＜８．第１の製造方法＞
次に、図９および図１０を参照して、図２に示した配線層の第１の構成例の製造方法について説明する。
【００８２】
最初に、図９のAに示されるように、絶縁層５４と絶縁層５５の第１の領域３１および第２の領域３２それぞれに所定の金属膜とバリアメタルが形成された後、絶縁層５１乃至５３が積層された第１の半導体基板１１の多層配線層１２の上面に、レジスト３０１が成膜される。その後、第２の領域３２の絶縁層５４内の金属膜８４Mと接続される位置を開口するように、レジスト３０１がパターニングされ、ドライエッチングにより開口部３０２が形成される。
【００８３】
次に、図９のBに示されるように、レジスト３０１が除去された後、開口部３０２の内壁を含む多層配線層１２の上面全面に、バリアメタル８１Bが蒸着形成される。
【００８４】
次に、図９のCに示されるように、開口部３０２の内部にレジスト３０３を埋め込んだ後、絶縁層５１の上面全面をエッチバックし、開口部３０２の内壁以外のバリアメタル８１Bが除去される。このエッチバック工程において、オーバーエッジとすると、図４の第３構成例のバリアメタル８１B’や、図８の第６構成例のバリアメタル２２３のように、バリアメタル８１Bを接合面よりも所定量だけ後退させることができる。
【００８５】
その後、図９のDに示されるように、開口部３０２の内部に埋め込んだレジスト３０３が除去された後、開口部３０２の内壁および絶縁層５１の上面に、MIM容量素子１５１の容量絶縁膜となる絶縁膜８２が形成される。
【００８６】
次に、図１０のAに示されるように、第１の領域３１の絶縁層５１に、Cu-Cu接合構造であるCuパッド１２１として金属膜６１Mが埋め込まれる台形のパッド形状のエッチングを施した後、多層配線層１２の上面に、レジスト３１１が成膜される。その後、第１の領域３１の絶縁層５４内の金属膜６２Mと接続される位置を開口するように、レジスト３１１がパターニングされ、ドライエッチングにより開口部３１２が形成される。
【００８７】
次に、図１０のBに示されるように、第１の領域３１の絶縁層５１乃至５３のパッド形状部および開口部３１２の内壁に、バリアメタル６１Bが蒸着形成される。
【００８８】
次に、図１０のCに示されるように、第１の領域３１の絶縁層５１のパッド形状部および開口部３１２の内部に金属膜６１M（導電材料）を埋め込んだ後、上面全面に、１nm以下の極薄の絶縁膜３１３が、例えば、ALD（Atomic Layer Deposition）法で形成される。この絶縁膜３１３は、図７で説明した絶縁膜２６２に相当する。
【００８９】
次に、図１０のDに示されるように、第２の半導体基板２１の多層配線層２２が、第１の半導体基板１１の多層配線層１２と、ウエハ接合により貼り合わされる。ウエハ接合時の熱処理によって金属膜が体積膨張し、Cuパッド１２１の金属膜６１Mと金属膜１１１Mが接着し、MIM容量素子１５１の上部電極１４１の金属膜８３Mと金属膜１３１Mが接着する。場合によっては、金属膜６１Mと金属膜１１１Mの間の絶縁膜３１３の一部、金属膜８３Mと金属膜１３１Mの間の絶縁膜３１３の一部が、わずかに残っていたり、ボイドになっていたりする場合もあるが、導通性を妨げることはなく、Cu-Cu接合された状態となる。Cu-Cu接合は、このように導通性を妨げることなく、絶縁膜３１３の一部がわずかに残っていたり、ボイドになっていたりする場合も含む。
【００９０】
第２の半導体基板２１の多層配線層２２と、第１の半導体基板１１の多層配線層１２とがウエハ接合により貼り合わされたことにより、絶縁膜８２を容量絶縁膜として、上部電極１４１と、下部電極１４２とからなるMIM容量素子１５１が構成される。上部電極１４１は、多層配線層２２の金属膜１３１M（第２の導電層）と、多層配線層１２の金属膜８３Mおよびバリアメタル８３B（第１の導電層）とを含んで形成される。下部電極１４２は、多層配線層１２のバリアメタル８１Bおよび金属膜８４Mとを含む。
【００９１】
以上、説明した第１の製造方法によれば、プロセスダメージ原因のプロセスチャージ発生源となる金属膜（電極）のパターン加工や、上下層の金属膜コンタクト形成時のドライエッチング加工は、下部電極１４２を有する第１の半導体基板１１の多層配線層１２側では、容量絶縁膜としての絶縁膜８２を形成する前に行われる。
【００９２】
一方、上部電極１４１を有する第２の半導体基板２１の多層配線層２２側でも金属膜（電極）のパターン加工や、上下層の金属膜コンタクト形成時のドライエッチング加工は、貼り合わせ前に行われる。
【００９３】
そして、容量絶縁膜としての絶縁膜８２を形成した後は、金属膜８３Mおよびバリアメタル８３Bの埋め込みとウエハ接合だけであり、金属膜（電極）のパターン加工や、上下層の金属膜コンタクト形成のドライエッチング加工は行われない。したがって、容量絶縁膜としての絶縁膜８２にプロセスダメージを与えずに、MIM容量素子１５１を形成することができる。すなわち、第１の製造方法によれば、プロセスダメージを与えずにMIM容量素子を形成することができる。
【００９４】
＜９．第２の製造方法＞
次に、図１１を参照して、プロセスダメージを与えずに形成可能なMIM容量素子のその他の製造方法について説明する。
【００９５】
図１１では、配線層の左側の第１領域４０１にMIM容量素子４１１、中央の第２領域４０２にCuパッド４１２、右側の第３領域４０３にダミーパッド４１３を形成する例について説明する。ダミーパッド４１３とは、Cu-Cu接合の面積を増大させ、２枚の半導体基板の接合を補強することを目的として、Cuパッド４１２と同様にCu-Cu接合を行わせる接合部である。
【００９６】
初めに、図１１のAに示されるように、第１の半導体基板（不図示）上に形成された絶縁層４２１Aの第１領域４０１および第２領域４０２に、金属膜４３１Aおよび金属膜４４１Aをダマシン法等により形成した後、金属膜４３１Aおよび４４１Aと絶縁層４２１Aの上面全面に、キャップ膜４２２Aおよび絶縁層４２３Aが積層される。
【００９７】
次に、図１１のBに示されるように、絶縁層４２３Aの第１領域４０１、第２領域４０２、および第３領域４０３に、ダマシン法等を用いて、金属膜４３２A、金属膜４４２A、および金属膜４５２Aが、それぞれ形成される。金属膜４３２A、金属膜４４２A、および金属膜４５２Aの上面は、CMP等により絶縁層４２３Aの上面と同一平面に形成される。金属膜４３２Aは、下層の金属膜４３１Aと接続され、金属膜４４２Aは、下層の金属膜４４１Aと接続される。
【００９８】
次に、図１１のCに示されるように、金属膜４３２A、４４２A、および、４５２Aと絶縁層４２３Aの上面全面に、ALD法等により高誘電率（High-k）の絶縁膜４６１が形成される。絶縁膜４６１の材料としては、例えば、酸化ハフニウム（ＨｆＯ2）や、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、ＳＴＯ（Strontium Titan Oxide）などを用いることができる。
【００９９】
次に、図１１のDに示されるように、第２領域４０２および第３領域４０３の絶縁膜４６１が、リソグラフィおよびドライエッチングにより除去され、金属膜４４２Aおよび金属膜４５２Aが露出される。
【０１００】
そして、図１１のEに示されるように、図１１のA乃至Dの工程により第１の半導体基板（不図示）上に形成された多層配線層４７１Aと、同様に第２の半導体基板（不図示）上に形成された多層配線層４７１Bの対応する金属膜どうしが、ウエハ接合により接続される。
【０１０１】
多層配線層４７１Bは、絶縁層４２１B、キャップ膜４２２B、および絶縁層４２３Bを積層して構成されている。絶縁層４２１Bの第１領域４０１には、多層配線層４７１Aの金属膜４３１Aに対応する金属膜４３１Bが形成され、第２領域４０２には、多層配線層４７１Aの金属膜４４１Aに対応する金属膜４４１Bが形成されている。絶縁層４２３Bの第１領域４０１には、多層配線層４７１Aの金属膜４３２Aに対応する金属膜４３２Bが形成され、第２領域４０２には、多層配線層４７１Aの金属膜４４２Aに対応する金属膜４４２Bが形成され、第３領域４０３には、多層配線層４７１Aの金属膜４５２Aに対応する金属膜４５２Bが形成されている。
【０１０２】
多層配線層４７１Aと多層配線層４７１Bの接合面の第２領域４０２では、ウエハ接合時の熱処理により、金属膜４４２Aおよび金属膜４４２Bそれぞれが体積膨張し、金属膜４４２Aと金属膜４４２Bが接続されて、導通性が確保される。接合面の第３領域４０３においても同様に、金属膜４５２Aおよび金属膜４５２Bそれぞれが体積膨張し、金属膜４５２Aと金属膜４５２Bが接続される。
【０１０３】
以上により、第１領域４０１に、上部電極としての金属膜４３２Bと下部電極としての金属膜４３２Aとの間に、容量絶縁膜としての絶縁膜４６１を挟んだMIM容量素子４１１が形成され、第２領域４０２に、金属膜４４２Aと金属膜４４２Bとが金属結合により接続されたCuパッド４１２が形成され、第３領域４０３に、金属膜４５２Aと金属膜４５２Bとが金属結合により接続されたダミーパッド４１３が形成される。
【０１０４】
以上の第２の製造方法においても、MIM容量素子４１１の容量絶縁膜となる絶縁膜４６１を成膜した後は、絶縁膜４６１の加工とウエハ接合だけであり、金属膜（電極）のパターン加工や、上下層の金属膜コンタクト形成のドライエッチング加工は行われない。したがって、容量絶縁膜としての絶縁膜４６１にプロセスダメージを与えずに、MIM容量素子４１１を形成することができる。すなわち、第２の製造方法によれば、プロセスダメージを与えずにMIM容量素子を形成することができる。
【０１０５】
＜１０．第３の製造方法＞
次に、図１２を参照して、プロセスダメージを与えずに形成可能なMIM容量素子のさらにその他の製造方法について説明する。
【０１０６】
図１２において図１１と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、図１１で説明した方法と異なる部分について説明する。
【０１０７】
図１１で説明した方法では、絶縁層４２３Aに、金属膜４３２A、金属膜４４２A、および金属膜４５２Aを形成した後、それらの上面が、絶縁層４２３Aの上面と同一となるように形成された。
【０１０８】
これに対して、図１２で示される方法では、図１２のCに示されるように、第１領域４０１に形成された金属膜４３２Aの高さが、第２領域４０２の金属膜４４２Aと第３領域４０３の金属膜４５２Aよりも低く形成される。図１２のBの同一平面の状態から、第１領域４０１に形成された金属膜４３２Aを選択的に凹形状に形成させる方法としては、電蝕やCMPディッシング等でもよいし、リソグラフィおよびドライエッチングを用いてもよい。
【０１０９】
その後、図１２のDに示されるように、金属膜４３２A、４４２A、および、４５２Aと絶縁層４２３Aの上面全面に、ALD法等により高誘電率（High-k）の絶縁膜４６１が形成された後、図１２のEに示されるように、MIM容量素子４１１の容量絶縁膜となる部分以外の絶縁膜４６１、即ち、金属膜４３２A上面以外の、金属膜４４２Aおよび４５２A上面と絶縁層４２３A上面の絶縁膜４６１が除去される。
【０１１０】
最後に、図１２のFに示されるように、第１の半導体基板（不図示）上に形成された多層配線層４７１Aと、同様に第２の半導体基板（不図示）上に形成された多層配線層４７１Bの対応する金属膜どうしが、ウエハ接合により接続される。
【０１１１】
以上により、第１領域４０１にMIM容量素子４１１が形成され、第２領域４０２にCuパッド４１２が形成され、第３領域４０３にダミーパッド４１３が形成される。
【０１１２】
以上の第３の製造方法においても、MIM容量素子４１１の容量絶縁膜となる絶縁膜４６１を成膜した後は、絶縁膜４６１の加工とウエハ接合だけであり、金属膜（電極）のパターン加工や、上下層の金属膜コンタクト形成のドライエッチング加工は行われない。したがって、容量絶縁膜としての絶縁膜４６１にプロセスダメージを与えずに、MIM容量素子４１１を形成することができる。すなわち、第３の製造方法によれば、プロセスダメージを与えずにMIM容量素子を形成することができる。
【０１１３】
＜１１．固体撮像装置への適用例＞
上述したMIM容量素子１５１またはMIM容量素子２０１は、２枚の半導体基板を接合して構成される任意の装置に適用することができる。換言すれば、図１の半導体装置１自体は、例えば、通信装置、制御装置、固体撮像装置など、どのような装置であってもよい。
【０１１４】
図１３は、本技術を適用したMIM容量素子の構造を、２枚の半導体基板を接合して構成される固体撮像装置に適用して例を示している。
【０１１５】
図１３の固体撮像装置５００は、第１の半導体基板５２１（第１のウエハ）に形成された多層配線層５２２（第１の多層配線層）と、第２の半導体基板５３１（第２のウエハ）に形成された多層配線層５３２（第２の多層配線層）の配線層どうしがウエハ接合により貼り合わされて構成される。
【０１１６】
固体撮像装置５００への光入射面は、図１３において上側となる、第２の半導体基板５３１の多層配線層５３２が形成された面と反対側の面である。固体撮像装置５００の画素アレイ領域５４１には、画素５４２が行列状に並んで配列されている。
【０１１７】
光入射面である第２の半導体基板５３１の上面には、例えば、R（赤）、G（緑）、またはB(青)のカラーフィルタ５５２とオンチップレンズ５５３が画素ごとに形成されている。カラーフィルタ５５２下の第２の半導体基板５３１には、PN接合による光電変換素子であるフォトダイオード（PD）５５１が、画素ごとに形成されている。
【０１１８】
光入射面である第２の半導体基板５３１の上面に形成されたオンチップレンズ５５３の上側には、固体撮像装置５００の構造物、特にオンチップレンズ５５３やカラーフィルタ５５２を保護するための保護基板５３５が、シール樹脂５３４を介して配置されている。保護基板５３５は、例えば透明なガラス基板である。
【０１１９】
第２の半導体基板５３１の下面に形成された多層配線層５３２は、複数層の配線層５４３と、それらの間に形成された層間絶縁膜５４４とで構成される。多層配線層５３２と第２の半導体基板５３１との界面には、多数のトランジスタTr１が形成されている。これらのトランジスタTr１は、例えば、光電変換動作や光電変換された電気信号を読み出す動作を制御するトランジスタや、信号処理回路等を構成するトランジスタなどである。
【０１２０】
一方、第２の半導体基板５３１の多層配線層５３２と向き合って接合される、第１の半導体基板５２１の多層配線層５２２は、複数層の配線層５６１と、それらの間に形成された層間絶縁膜５６２とで構成される。多層配線層５２２と第１の半導体基板５２１との界面にも、ロジック回路を構成する多数のトランジスタTr２が形成されている。
【０１２１】
図１３において下側となる、第１の半導体基板５２１の多層配線層５２２が形成された面と反対側の面には、外部端子５７１が複数形成されており、外部端子５７１は、第１の半導体基板５２１を貫通する貫通ビア５７２を介して、多層配線層５２２の所定の配線層５６１と接続されている。外部端子５７１は、例えば、はんだボールで構成され、外部から電源供給を受けたり、信号の入出力を行う。
【０１２２】
以上のように構成される固体撮像装置５００の多層配線層５２２と多層配線層５３２の接合面において、例えば、破線で示される各領域５８１に、上述したMIM容量素子１５１やMIM容量素子２０１のような、ウエハ接合を用いてプロセスダメージを与えずに形成した容量素子が設けられる。回路の目的や場所によって、上述した第１の構成例乃至第５の構成例の異なる構造のMIM容量素子１５１とMIM容量素子２０１が、固体撮像装置５００内に適宜組み合わされて配置されてもよい。
【０１２３】
本技術は、固体撮像装置に限らず、半導体集積回路を有する半導体装置全般に対して適用可能である。
【０１２４】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２５】
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
【０１２６】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【０１２７】
なお、本技術は以下のような構成も取ることができる。
（１）
第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしがウエハ接合により貼り合わされており、
上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を備え、
前記上部電極または前記下部電極の片方の電極は、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで構成される
半導体装置。
（２）
前記片方の電極を構成する前記第１の導電層と前記第２の導電層は、直に接続されて構成される
前記（１）に記載の半導体装置。
（３）
前記片方の電極を構成する前記第１の導電層と前記第２の導電層は、前記ウエハ接合の接合面で接続されて構成される
前記（１）または（２）に記載の半導体装置。
（４）
前記片方の電極を構成する前記第１の導電層と前記第２の導電層の接合面は、同一平面である
前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）
前記第１の導電層と前記第２の導電層の接合面の面積は、前記第１の導電層または前記第２の導電層のどちらか一方が大きく構成される
前記（１）乃至（４）のいずれかに記載の半導体装置。
（６）
前記片方の電極は、絶縁層の深さ方向に形成された溝の内壁に形成されたバリアメタルを含み、
前記バリアメタルの上面の位置は、前記絶縁層の上面よりも所定量だけ下の位置である
前記（１）乃至（５）のいずれかに記載の半導体装置。
（７）
上部電極および下部電極と、その間の容量絶縁膜で構成される容量素子を形成する際、
第１の半導体基板に形成された第１の多層配線層と、第２の半導体基板に形成された第２の多層配線層の配線層どうしをウエハ接合により貼り合わせ、
前記上部電極または前記下部電極の片方の電極を、前記第１の多層配線層の第１の導電層と、前記第２の多層配線層の第２の導電層とで形成する
半導体装置の製造方法。
（８）
前記第１の半導体基板に形成された前記第１の多層配線層の絶縁層の一部を除去して開口部を形成し、
前記開口部に前記容量絶縁膜を形成後、前記第１の導電層となる導電材料を埋め込み、
前記第１の多層配線層の前記第１の導電層の導電材料と、前記第２の多層配線層の第２の導電層の導電材料どうしをウエハ接合により貼り合わせる
前記（７）に記載の半導体装置の製造方法。
（９）
第１の半導体基板に形成された第１の多層配線層の第１の導電層および第２の導電層の上面に、容量絶縁膜を形成し、
前記第１の多層配線層の前記第２の導電層の上面の前記容量絶縁膜を除去し、
第２の半導体基板に形成された第２の多層配線層の第３の導電層および第４の導電層を、それぞれ、前記第１の導電層および前記第２の導電層に向き合わせて貼り合わせることにより、上部電極としての前記第１の導電層と下部電極としての前記第３の導電層との間に前記容量絶縁膜を挟んだ容量素子を形成し、
前記第２の導電層と前記第４の導電層は金属接合により接続される
半導体装置の製造方法。
（１０）
前記第１の導電層および前記第２の導電層の上面を同一平面に形成し、
同一平面に形成された前記第１の導電層および前記第２の導電層の上面に、容量絶縁膜を形成し、
前記第２の導電層の上面の前記容量絶縁膜を除去し、
前記第２の半導体基板に形成された前記第２の多層配線層の前記第３の導電層および前記第４の導電層を、それぞれ、前記第１の導電層および前記第２の導電層に向き合わせて貼り合わせる
前記（９）に記載の半導体装置の製造方法。
（１１）
前記第１の導電層および前記第２の導電層のうち、前記第１の導電層の高さを前記第２の導電層よりも低く形成し、
前記第１の導電層よりも高く形成された前記第２の導電層の上面の前記容量絶縁膜を除去し、
前記第２の半導体基板に形成された前記第２の多層配線層の前記第３の導電層および前記第４の導電層を、それぞれ、前記第１の導電層および前記第２の導電層に向き合わせて貼り合わせる
前記（９）に記載の半導体装置の製造方法。
【符号の説明】
【０１２８】
１  半導体装置，  １１  第１の半導体基板，  １２  多層配線層，  ２１  第２の半導体基板，  ２２  多層配線層，  ５１乃至５５  絶縁層，  ８１B  バリアメタル，  ８２  絶縁膜，  ８３B  バリアメタル，  ８３M  金属膜，  ８４M  バリアメタル，  １２１  Cuパッド，  １３１M  金属膜，  １４１  上部電極，  １４２  下部電極，  １５１  MIM容量素子，  ２０１  MIM容量素子，  ２１１  下部電極，  ２１２  上部電極，  ２６１  容量絶縁膜，  ２６２  絶縁膜，  ３０２  開口部，  ４１１  MIM容量素子，  ４１２  Cuパッド，  ５００  固体撮像装置
【図１】
2019114595.tif 000003
【図２】
2019114595.tif 000004
【図３】
2019114595.tif 000005
【図４】
2019114595.tif 000006
【図５】
2019114595.tif 000007
【図６】
2019114595.tif 000008
【図７】
2019114595.tif 000009
【図８】
2019114595.tif 000010
【図９】
2019114595.tif 000011
【図１０】
2019114595.tif 000012
【図１１】
2019114595.tif 000013
【図１２】
2019114595.tif 000014
【図１３】
2019114595.tif 000015