(57)【要約】【課題】半導体メモリの保持するデータの信頼性を向上する。【解決手段】実施形態の半導体メモリ１は、絶縁体を介して積層された複数の導電体と、複数の導電体を通過するピラーＭＨとを含む。ピラーＭＨは、第１柱状部ＬＭＨと、第２柱状部ＵＭＨと、第１柱状部及び第２柱状部間の接合部ＪＴとを含み、複数の導電体との交差部分のそれぞれがトランジスタとして機能する。第２柱状部ＵＭＨが通過する複数の導電体のうち、接合部ＪＴに最も近い第１導電体２５は、接合部ＪＴに沿った湾曲部ＳＴを有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
絶縁体を介して積層された複数の導電体と、
前記複数の導電体を通過し、第１柱状部と、第２柱状部と、前記第１柱状部及び前記第２柱状部間の接合部とを含み、前記複数の導電体との交差部分のそれぞれがトランジスタとして機能するピラーと、
を備え、
前記第２柱状部が通過する前記複数の導電体のうち、前記接合部に最も近い第１導電体は、前記接合部に沿った湾曲部を有する、半導体メモリ。
【請求項２】
前記複数の導電体が形成された基板の表面と平行な断面における前記接合部の外径は、前記基板の表面と平行且つ前記第２柱状部と前記接合部との境界部分を含む断面における前記第２柱状部の外径よりも大きい、
請求項１に記載の半導体メモリ。
【請求項３】
前記基板の表面と並行且つ前記湾曲部で前記基板の表面と交差する第１方向において前記基板から最も離れている部分を含む断面と、前記基板の表面と並行且つ前記湾曲部で前記第１方向において前記基板に最も近い部分を含む断面との間の、前記第１方向における寸法は、前記第１導電体の前記第１方向における厚さの半分以下である、
請求項２に記載の半導体メモリ。
【請求項４】
前記第２柱状部が通過する前記複数の導電体のうち、前記接合部に２番目に近い第２導電体は、間接的に前記接合部に沿って湾曲する部分を有する、
請求項１乃至請求項３のいずれかに記載の半導体メモリ。
【請求項５】
前記第１柱状部が通過する前記複数の導電体のうち、前記接合部に最も近い第３導電体は、前記接合部に沿って湾曲する部分を有さない、
請求項１乃至請求項４のいずれかに記載の半導体メモリ。
【請求項６】
絶縁体を介して積層された複数の導電体と、
前記複数の導電体を通過し、第１柱状部と、前記第１柱状部上の第２柱状部とを含み、前記複数の導電体との交差部分のそれぞれがトランジスタとして機能するピラーと、
を備え、
前記第２柱状部が通過する前記複数の導電体のうち、前記第１柱状部に最も近い第１導電体は、前記第１柱状部に沿った湾曲部を有する、半導体メモリ。
【請求項７】
前記第１柱状部と前記第２柱状部との境界部分において、前記複数の導電体が形成された基板の表面と平行な断面における前記第１柱状部の外径は、前記基板の表面と平行な断面における前記第２柱状部の外径よりも大きい、
請求項６に記載の半導体メモリ。
【請求項８】
前記基板の表面と並行且つ前記湾曲部で前記基板の表面と交差する第１方向において前記基板から最も離れている部分を含む断面と、前記基板の表面と並行且つ前記湾曲部で前記第１方向において前記基板に最も近い部分を含む断面との間の、前記第１方向における寸法は、前記第１導電体の前記第１方向における厚さの半分以下である、
請求項７に記載の半導体メモリ。
【請求項９】
前記第２柱状部が通過する前記複数の導電体のうち、前記第１柱状部に２番目に近い第２導電体は、間接的に前記第１柱状部に沿って湾曲する部分を有する、
請求項６乃至請求項８のいずれかに記載の半導体メモリ。
【請求項１０】
前記第１導電体と前記第２柱状部との交差部分に設けられたトランジスタは、データの記憶に使用されない、
請求項１乃至請求項９のいずれかに記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０１５５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体メモリの保持するデータの信頼性を向上する。
【課題を解決するための手段】
【０００５】
実施形態の半導体メモリは、絶縁体を介して積層された複数の導電体と、複数の導電体を通過するピラーとを含む。ピラーは、第１柱状部と、第２柱状部と、第１柱状部及び第２柱状部間の接合部とを含み、複数の導電体との交差部分のそれぞれがトランジスタとして機能する。第２柱状部が通過する複数の導電体のうち、接合部に最も近い第１導電体は、接合部に沿った湾曲部を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体メモリの構成例を示すブロック図。
【図２】第１実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】第１実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。
【図５】第１実施形態に係る半導体メモリの備えるメモリセルアレイのより詳細な断面構造の一例を示す断面図。
【図６】第１実施形態に係る半導体メモリの製造方法の一例を示すフローチャート。
【図７】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図８】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図９】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１０】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１１】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１２】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１３】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１４】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１５】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１６】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１７】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１８】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図１９】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図２０】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図２１】第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図２２】第１実施形態におけるメモリピラーの接合部の特性を示すメモリセルアレイの断面図。
【図２３】第２実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。
【図２４】第２実施形態に係る半導体メモリの備えるメモリセルアレイのより詳細な断面構造の一例を示す断面図。
【図２５】第２実施形態に係る半導体メモリの製造方法の一例を示すフローチャート。
【図２６】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図２７】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図２８】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図２９】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図３０】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図３１】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図３２】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図３３】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図３４】第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
【図３５】第１実施形態の変形例におけるメモリセルアレイの断面構造の一例を示す断面図。
【図３６】第２実施形態の変形例におけるメモリセルアレイの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ１について説明する。
【０００９】
［１−１］構成
［１−１−１］半導体メモリ１の構成
図１は、第１実施形態に係る半導体メモリ１の構成例を示している。半導体メモリ１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、図１に示すように、例えばメモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１１】
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１１は、例えば選択ワード線及び非選択ワード線にそれぞれ所望の電圧を印加する。
【００１２】
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプ１２は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【００１３】
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えばメモリコントローラ２は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。
【００１４】
信号ＣＬＥは、受信した信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１に通知する信号である。信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１に通知する信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００１５】
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１６】
［１−１−２］メモリセルアレイ１０の構成
（メモリセルアレイ１０の回路構成）
図２は、第１実施形態におけるメモリセルアレイ１０の回路構成の一例であり、１つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。
【００１７】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられている。また、各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０〜ＭＴ１５、ダミートランジスタＬＤＴ及びＵＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００１８】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。ダミートランジスタＬＤＴ及びＵＤＴのそれぞれは、例えば、メモリセルトランジスタＭＴと同様の構成であり、データの記憶に使用されないメモリセルトランジスタである。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００１９】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ１のソースと、ダミートランジスタＵＤＴのドレインとの間には、メモリセルトランジスタＭＴ８〜ＭＴ１５が直列接続されている。ダミートランジスタＵＤＴのソースは、ダミートランジスタＬＤＴのドレインに接続されている。ダミートランジスタＬＤＴのソースと、選択トランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。
【００２０】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通接続されている。ダミートランジスタＵＤＴの制御ゲートは、ダミーワード線ＵＤＷＬに共通接続されている。ダミートランジスタＬＤＴの制御ゲートは、ダミーワード線ＬＤＷＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。
【００２１】
ビット線ＢＬ０〜ＢＬｍには、例えばそれぞれ異なるカラムアドレスが割り当てられ、各ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１を共通接続している。ワード線ＷＬ０〜ＷＬ１５並びにダミーワード線ＵＤＷＬ及びＬＤＷＬのそれぞれは、ブロックＢＬＫ毎に設けられている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。
【００２２】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、例えばセルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴのそれぞれが１ビットデータを記憶する場合に１ページデータを記憶し、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴのそれぞれが２ビットデータを記憶する場合に２ページデータを記憶する。
【００２３】
（メモリセルアレイ１０の平面レイアウト）
図３は、第１実施形態におけるメモリセルアレイ１０の平面レイアウトの一例と、Ｘ軸、Ｙ軸、及びＺ軸とをそれぞれ示している。複数のストリングユニットＳＵは、例えば図３に示すように、各々がＹ方向に延伸して設けられ、Ｘ方向に配列している。
【００２４】
各ストリングユニットＳＵは、複数のメモリピラーＭＨを含んでいる。複数のメモリピラーＭＨは、例えばＹ方向に千鳥状に配置されている。各メモリピラーＭＨには、例えば少なくとも１本のビット線ＢＬが重なるように設けられている。そして、各ストリングユニットＳＵにおいて、１つのメモリピラーＭＨは、コンタクトプラグＢＬＣを介して１本のビット線ＢＬに接続されている。
【００２５】
また、メモリセルアレイ１０には、複数のスリットＳＬＴが設けられている。複数のスリットＳＬＴは、例えば各々がＹ方向に延伸して設けられ、Ｘ方向に配列している。隣り合うスリットＳＬＴ間には、例えば１つのストリングユニットＳＵが設けられている。隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は１つに限定されず、任意の個数に設計することが可能である。
【００２６】
（メモリセルアレイ１０の断面構造）
図４は、第１実施形態におけるメモリセルアレイ１０の断面構造の一例であり、層間絶縁膜が省略されたメモリセルアレイ１０の断面と、Ｘ軸、Ｙ軸、及びＺ軸とをそれぞれ示している。メモリセルアレイ１０は、図４に示すように、半導体基板２０、導電体２１〜２８、メモリピラーＭＨ、及びコンタクトプラグＢＬＣを含んでいる。
【００２７】
半導体基板２０の表面は、ＸＹ平面と平行に設けられている。半導体基板２０の上方には、絶縁膜を介して導電体２１が設けられている。導電体２１は、ＸＹ平面に平行な板状に形成され、例えばソース線ＳＬとして機能する。導電体２１上には、ＹＺ平面に平行な複数のスリットＳＬＴが、Ｘ方向に配列している。導電体２１上且つ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応している。
【００２８】
具体的には、導電体２１上且つ隣り合うスリットＳＬＴ間には、例えば、半導体基板２０側から順に、導電体２２、８個の導電体２３、導電体２４、導電体２５、８個の導電体２６、及び導電体２７が設けられている。これらの導電体のうちＺ方向に隣り合う導電体は、層間絶縁膜を介して積層される。導電体２２〜２７は、それぞれがＸＹ平面に平行な板状に形成される。
【００２９】
例えば、導電体２２は、選択ゲート線ＳＧＳとして機能する。８個の導電体２３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電体２４及び２５は、それぞれダミーワード線ＬＤＷＬ及びＵＤＷＬとして機能する。８個の導電体２６は、下層から順に、それぞれワード線ＷＬ８〜ＷＬ１５として機能する。導電体２７は、選択ゲート線ＳＧＤとして機能する。
【００３０】
複数のメモリピラーＭＨのそれぞれは、例えば１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＨは、導電体２７の上面から導電体２１の上面に達するように、導電体２２〜２７を通過して設けられている。また、各メモリピラーＭＨは、複数の柱状部が連結されて設けられ、例えば下部ピラーＬＭＨと、上部ピラーＵＭＨと、下部ピラーＬＭＨ及び上部ピラーＵＭＨ間の接合部ＪＴとを含んでいる。上部ピラーＵＭＨは、下部ピラーＬＭＨ上に設けられ、下部ピラーＬＭＨと上部ピラーＵＭＨとの間は、接合部ＪＴを介して接合されている。
【００３１】
また、メモリピラーＭＨは、例えばブロック絶縁膜２９、絶縁膜３０、トンネル酸化膜３１、及び導電性の半導体材料３２を含んでいる。ブロック絶縁膜２９は、メモリピラーＭＨを形成するメモリホールの内壁に設けられている。絶縁膜３０は、ブロック絶縁膜２９の内壁に設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。トンネル酸化膜３１は、絶縁膜３０の内壁に設けられている。半導体材料３２は、トンネル酸化膜３１の内壁に設けられ、半導体材料３２内にＮＡＮＤストリングＮＳの電流経路が形成される。メモリピラーＭＨは、半導体材料３２の内壁に異なる材料を含んでいても良い。
【００３２】
メモリピラーＭＨと導電体２２とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＨと８個の導電体２３とが交差する部分は、下層から順に、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＨと導電体２４とが交差する部分は、ダミートランジスタＬＤＴとして機能する。図示するように、選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及びダミートランジスタＬＤＴのそれぞれは、下部ピラーＬＭＨによって形成される。
【００３３】
メモリピラーＭＨと導電体２５とが交差する部分は、ダミートランジスタＵＤＴとして機能する。メモリピラーＭＨと８個の導電体２６とが交差する部分は、下層から順に、それぞれメモリセルトランジスタＭＴ８〜ＭＴ１５として機能する。メモリピラーＭＨと導電体２７とが交差する部分は、選択トランジスタＳＴ１として機能する。図示するように、ダミートランジスタＵＤＴ、メモリセルトランジスタＭＴ８〜ＭＴ１５、及び選択トランジスタＳＴ１のそれぞれは、上部ピラーＵＭＨによって形成される。
【００３４】
図５は、接合部ＪＴを含む領域が抽出されたメモリセルアレイ１０の詳細な断面構造の一例を示している。ＸＹ平面に平行な断面における接合部ＪＴの外径ＪＤＩは、図５に示すように、下部ピラーＬＭＨと接合部ＪＴとの境界部分を含むＸＹ平面に平行な断面における下部ピラーＬＭＨの外径ＬＤＩよりも大きく、上部ピラーＵＭＨと接合部ＪＴとの境界部分を含むＸＹ平面に平行な断面における上部ピラーＵＭＨの外径ＵＤＩよりも大きい。尚、本明細書において「外径」とは、メモリピラーＭＨ内のブロック絶縁膜２９の外径のことを示している。
【００３５】
例えば、下部ピラーＬＭＨが通過し且つ接合部ＪＴの隣に設けられた導電体２４（ダミーワード線ＬＤＷＬ）は、接合部ＪＴに沿って湾曲する部分を有さない。一方で、上部ピラーＵＭＨが通過し且つ接合部ＪＴの隣に設けられた導電体２５（ダミーワード線ＵＤＷＬ）は、接合部ＪＴの形状に沿うように湾曲する部分ＢＥ１を有している。
【００３６】
また、例えば上部ピラーＵＭＨが通過し且つ導電体２５の隣に設けられた導電体２６（ワード線ＷＬ８）は、間接的に接合部ＪＴの形状に沿うように湾曲する部分ＢＥ２を有している。言い換えると、導電体２６は、導電体２５が接合部ＪＴに沿って湾曲している部分に沿って湾曲している。この場合、部分ＢＥ１における導電体２５（ワード線ＷＬ８）の湾曲量は、部分ＢＥ２における導電体２６（ダミーワード線ＵＤＷＬ）の湾曲量よりも小さくなる。
【００３７】
以下では、導電体２５が接合部ＪＴに沿って湾曲し且つ接合部ＪＴに間接的又は直接的に接触した部分のことを湾曲部ＳＴと称する。尚、湾曲部ＳＴにおいて、接合部ＪＴと導電体２５との間には、その他の絶縁膜が設けられていても良い。
【００３８】
湾曲部ＳＴは、外径ＵＤＩと、外径ＪＤＩとの径の違いにより形成される。湾曲部ＳＴの高さΔＳＴは、湾曲部ＳＴのＺ方向における寸法を示している。具体的には、高さΔＳＴは、例えばＸＹ平面と平行且つ湾曲部ＳＴでＺ方向において半導体基板２０から最も離れている部分を含む断面と、ＸＹ平面と平行且つ湾曲部ＳＴでＺ方向において半導体基板２０から最も近い部分を含む断面との間の、Ｚ方向における寸法で定義される。
【００３９】
また、高さΔＳＴは、例えばＺ方向における導電体２５の厚さＬＴＳよりも小さくなるように設計され、好ましくは厚さＬＴＳの半分以下になるように設計される。尚、導電体２５の厚さＬＴＳは、例えば導電体２５において湾曲部ＳＴを含まない領域を用いて計測されることが好ましい。
【００４０】
導電体２４及び２５間のＺ方向における間隔ＪＴＳは、例えば、隣り合う導電体２３のＺ方向における間隔よりも広くなるように設計され、隣り合う導電体２６のＺ方向における間隔よりも広くなるように設計される。
【００４１】
図４に戻り、メモリピラーＭＨの上面よりも上層には、層間絶縁膜を介して導電体２８が設けられている。導電体２８は、Ｘ方向に延伸したライン状に形成され、ビット線ＢＬとして機能する。複数の導電体２８はＹ方向に配列し（図示せず）、導電体２８は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。
【００４２】
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラーＭＨ内の半導体材料３２上に導電性のコンタクトプラグＢＬＣが設けられ、コンタクトプラグＢＬＣ上に１つの導電体２８が設けられる。メモリピラーＭＨ及び導電体２８間の接続は、複数のコンタクトプラグ、配線等を介していても良い。
【００４３】
尚、メモリセルアレイ１０の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＵＤＴ及びＬＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれは、任意の個数に設計することが出来る。
【００４４】
また、ワード線ＷＬ、ダミーワード線ＵＤＷＬ及びＬＤＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、ダミートランジスタＵＤＴ及びＬＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体２２が割り当てられても良く、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体２７が割り当てられても良い。
【００４５】
その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４６】
［１−２］製造方法
図６は、第１実施形態に係る半導体メモリ１の製造工程の一例を示し、図７〜図２１は、メモリセルアレイ１０の各製造工程における断面構造の一例を示している。以下では、図６を用いて、ワード線ＷＬ等を形成するための置換材／絶縁体の積層から、ワード線ＷＬが形成されるまでのプロセスについて説明する。
【００４７】
以下で説明する各製造工程は、例えば図７に示す製造途中の半導体メモリ１の構造から開始する。図７に示すように、半導体基板２０上には、絶縁体を介して導電体２１が形成されている。半導体基板２０及び導電体２１間には、半導体メモリ１の制御回路等が形成される（図示せず）。導電体２１上には、絶縁体を介して導電体２２が形成されている。
【００４８】
ステップＳ１０において、図８に示すように、導電体２２上に絶縁体４１と置換材４０とが交互に積層される。置換材４０としては、例えば窒化シリコンＳｉＮ等の窒化膜が使用され、絶縁体４１としては、例えば酸化シリコンＳｉＯ2等の酸化膜が使用される。置換材４０が形成される層数は、下部ピラーＬＭＨに対応するワード線ＷＬ及びダミーワード線ＵＤＷＬの本数に対応している。各置換材４０は、下層から順番にそれぞれワード線ＷＬ０〜ＷＬ７及びダミーワード線ＬＤＷＬに対応している。最上層の置換材４０上には、絶縁体４２が積層される。絶縁体４２の層厚は、絶縁体４１の層厚よりも厚く形成される。
【００４９】
ステップＳ１１において、図９に示すように、フォトリソグラフィ及び異方性エッチングによって、下部ピラーＬＭＨに対応するホールＬＨが加工される。ホールＬＨは、絶縁体４２の上面から、導電体２１の上面に達するように形成される。異方性エッチングとしては、例えばＲＩＥ（Reactive ion etching）が利用され、例えばＳｉＯ／ＳｉＮの選択性ステップエッチングが利用される。
【００５０】
ステップＳ１２において、図１０に示すように、ホールＬＨの内壁に犠牲材４３が形成される。犠牲材４３は、例えばホールＬＨ全体に埋め込まれ、絶縁体４２上にも形成される。犠牲材４３としては、例えばアモルファスシリコンａＳｉが使用される。
【００５１】
ステップＳ１３において、図１１に示すように、犠牲材４３がエッチバックされ、絶縁体４２上の犠牲材４３が除去される。また、ホールＬＨ内に形成された犠牲材４３は、最上層に設けられた置換材４０が露出しない範囲でエッチバックされる。
【００５２】
ステップＳ１４において、図１２に示すように、ウェットエッチングによって、絶縁体４２が加工される。具体的には、ホールＬＨにおいて犠牲材４３が除去されている開口部分の径が大きくなり、絶縁体４２の膜厚が薄くなる。
【００５３】
ステップＳ１５において、図１３に示すように、ホールＬＨの開口部分に犠牲材４４が形成される。犠牲材４４は、例えばホールＬＨの開口部全体に埋め込まれ、絶縁体４２上にも形成される。犠牲材４４としては、例えば犠牲材４３と同様のアモルファスシリコンａＳｉが使用される。
【００５４】
ステップＳ１６において、図１４に示すように、犠牲材４４がエッチバックされ、絶縁体４２上の犠牲材４３が除去される。このとき、例えば犠牲材４４の上面と、絶縁体４２の上面とが揃うように加工される。
【００５５】
ステップＳ１７において、図１５に示すように、ウェットエッチングによって、絶縁体４２が加工される。具体的には、絶縁体４２の膜厚が薄くなり、犠牲材４４の上部が絶縁体４２の上面から突出した状態になる。
【００５６】
ステップＳ１８において、図１６に示すように、絶縁体４２及び犠牲材４４上に、絶縁体４１と置換材４０とが交互に積層される。置換材４０が形成される層数は、上部ピラーＵＭＨに対応するワード線ＷＬ、ダミーワード線ＵＤＷＬ、及び選択ゲート線ＳＧＤの本数に対応している。各置換材４０は、下層から順番にそれぞれダミーワード線ＵＤＷＬ、ワード線ＷＬ８〜ＷＬ１５、及び選択ゲート線ＳＧＤに対応している。最上層の置換材４０上には、絶縁体４５が積層される。絶縁体４５の層厚は、例えば絶縁体４１の層厚よりも厚く形成される。
【００５７】
ステップＳ１９において、図１７に示すように、フォトリソグラフィ及び異方性エッチングによって、上部ピラーＵＭＨに対応するホールＵＨが加工される。ホールＵＨは、絶縁体４５の上面から、犠牲材４４の上面に達するように形成される。異方性エッチングとしては、例えばＲＩＥ（Reactive ion etching）が利用され、例えばＳｉＯ／ＳｉＮの選択性ステップエッチングが利用される。
【００５８】
ステップＳ２０において、図１８に示すように、ウェットエッチングによって、ホールＬＨに形成された犠牲材４３及び４４が除去される。これにより、ホールＬＨとホールＵＨとが繋がり、導電体２１が露出する。
【００５９】
ステップＳ２１において、図１９に示すように、ホールＬＨ及びホールＵＨの内壁に各種材料が形成され、メモリピラーＭＨが形成される。そして、メモリピラーＭＨ及び絶縁体４５上には、保護膜４６が形成される。
【００６０】
ステップＳ２２において、図２０に示すように、スリットＳＬＴが加工される。具体的には、スリットＳＬＴは、例えば、保護膜４６の上面から導電体２１の上面に達するように形成される。
【００６１】
ステップＳ２３において、図２１に示すように、各種配線の置換処理が実行される。具体的には、まずスリットＳＬＴを介してウェットエッチングをすることにより、置換材４０が除去される。置換材４０が除去された構造体は、例えばメモリピラーＭＨや、図示せぬ領域に形成された支持柱によって、その立体構造を維持する。そして、ワード線ＷＬ等の配線として機能する金属材料が、置換材４０が形成されていた空間に形成される。それから、スリットＳＬＴ内及び保護膜４６上に形成された金属材料がエッチングによって除去され、各層に設けられた金属材料が分離される。
【００６２】
以上で説明した製造工程によって、メモリピラーＭＨと各種配線とが形成される。尚、以上で説明した製造工程はあくまで一例であり、各ステップの処理の間に、その他の処理を挿入しても良い。
【００６３】
［１−３］効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、半導体メモリ１の保持するデータの信頼性を向上することが出来る。以下に、第１実施形態に係る半導体メモリ１の詳細な効果について説明する。
【００６４】
メモリセルを三次元に積層させた半導体メモリにおいて、単位面積当たりの記憶容量を増大させるために、複数のホールを基板に鉛直な方向に連結させてメモリピラーを形成する方法が知られている。
【００６５】
複数のホールを連結させてメモリピラーを形成する場合、連結するホール間に接合部が設けられることがある。接合部が設けられると、半導体メモリのプロセス難易度が低下し、隣り合うホール間の合わせずれによる不良の発生が抑制される。一方で、接合部における電気的特性は、メモリピラーのその他の領域における電気的特性と異なることがある。
【００６６】
図２２は、第１実施形態の比較例におけるメモリセルアレイ１０の断面構造の一例であり、一部のハッチング及び構成を省略して示している。比較例におけるメモリセルアレイ１０の断面構造は、図５を用いて説明した第１実施形態におけるメモリセルアレイ１０の断面構造に対して、上部ピラーＵＭＨが通過し且つ接合部ＪＴの隣の導電体２５（ダミーワード線ＵＤＷＬ）が、接合部ＪＴに沿った部分を有していない。
【００６７】
比較例におけるメモリセルアレイ１０において、接合部ＪＴの領域における導電体２４及び２５とメモリピラーＭＨとの間のカップリング容量Ｃ１は、導電体２５及び２６間の層における導電体２５及び２６とメモリピラーＭＨとの間のカップリング容量Ｃ２よりも小さく、導電体２３及び２４間の層における導電体２３及び２４とメモリピラーＭＨとの間のカップリング容量Ｃ３よりも小さくなる。この理由は、接合部ＪＴにおける層厚がその他のワード線ＷＬ間の層厚よりも厚く、接合部ＪＴに隣接する配線と接合部ＪＴ内のチャネルとの間隔が広くなるためである。
【００６８】
その結果、比較例に係る半導体メモリでは、接合部ＪＴにおいてメモリピラーＭＨのチャネルに印加される電圧が、その他のワード線ＷＬ間の層においてメモリピラーＭＨのチャネルに印加される電圧よりも相対的に小さくなる。この場合、比較例における半導体メモリでは、例えば消去動作時に、接合部ＪＴにおけるチャネル電流が流れ辛くなり、消去特性が悪くなる可能性がある。
【００６９】
これに対して、第１実施形態に係る半導体メモリ１は、図５に示すように、導電体２５が接合部ＪＴの湾曲部ＳＴに沿った部分を有している。つまり、第１実施形態に係る半導体メモリ１では、接合部ＪＴの直上のダミーワード線ＵＤＷＬが、比較例に係る半導体メモリよりも、メモリピラーＭＨの接合部ＪＴ内のチャネルに近い構造を有している。
【００７０】
これにより、第１実施形態に係る半導体メモリ１は、接合部ＪＴにおけるダミーワード線ＬＤＷＬ及びＵＤＷＬとメモリピラーＭＨとの間のカップリング容量を大きくすることが出来る。つまり、第１実施形態に係る半導体メモリ１は、比較例に係る半導体メモリよりも、メモリピラーＭＨの接合部ＪＴ内のチャネルに電圧をかけ易くすることが出来る。
【００７１】
その結果、第１実施形態に係る半導体メモリ１は、接合部ＪＴにおけるチャネル電流の低下を抑制することが出来、例えば消去特性の低下を抑制することが出来る。従って、第１実施形態に係る半導体メモリ１は、記憶するデータの信頼性を向上することが出来る。
【００７２】
［２］第２実施形態
第２実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１において、下部ピラーＬＭＨと上部ピラーＵＭＨとの間の接合部ＪＴを省略したものである。以下に、第２実施形態に係る半導体メモリ１について、第１実施形態と異なる点を説明する。
【００７３】
［２−１］構成
図２３は、第２実施形態におけるメモリセルアレイ１０の断面構造の一例であり、層間絶縁膜が省略されたメモリセルアレイ１０の断面と、Ｘ軸、Ｙ軸、及びＺ軸とをそれぞれ示している。図２３に示すように、第２実施形態におけるメモリセルアレイ１０の断面構造は、図４を用いて説明した第１実施形態におけるメモリセルアレイ１０の断面構造に対して、メモリピラーＭＨの構造が異なっている。
【００７４】
具体的には、第２実施形態におけるメモリピラーＭＨでは、下部ピラーＬＭＨと上部ピラーＵＭＨとの間が直接接合されている。言い換えると、第２実施形態におけるメモリピラーＭＨは、下部ピラーＬＭＨと上部ピラーＵＭＨとの間が、第１実施形態で説明した接合部ＪＴを介さずに接合されている。
【００７５】
図２４は、下部ピラーＬＭＨと上部ピラーＵＭＨとの接合部分を含む領域が抽出されたメモリセルアレイ１０の詳細な断面構造の一例を示している。下部ピラーＬＭＨと上部ピラーＵＭＨとの境界部分を含むＸＹ平面では、図２４に示すように、例えば下部ピラーＬＭＨの外径ＬＤＩが上部ピラーＵＭＨの外径ＵＤＩよりも大きくなる。
【００７６】
第２実施形態において、上部ピラーＵＭＨが通過し且つ下部ピラーＬＭＨと上部ピラーＵＭＨとの境界部分の隣に設けられた導電体２５（ダミーワード線ＵＤＷＬ）は、下部ピラーＬＭＨの形状に沿うように湾曲する部分ＢＥ１を有している。
【００７７】
また、例えば上部ピラーＵＭＨが通過し且つ導電体２５の隣に設けられた導電体２６（ワード線ＷＬ８）は、間接的に下部ピラーＬＭＨの形状に沿うように湾曲する部分ＢＥ２を有している。言い換えると、導電体２６は、導電体２５が下部ピラーＬＭＨに沿って湾曲している部分に沿って湾曲している。この場合、部分ＢＥ１における導電体２５（ワード線ＷＬ８）の湾曲量は、部分ＢＥ２における導電体２６（ダミーワード線ＵＤＷＬ）の湾曲量よりも小さくなる。
【００７８】
第２実施形態では、導電体２５が下部ピラーＬＭＨに沿って湾曲し且つ下部ピラーＬＭＨに接触した部分のことを湾曲部ＳＴと称する。尚、湾曲部ＳＴにおいて、下部ピラーＬＭＨと導電体２５との間には、その他の絶縁膜が設けられていても良い。
【００７９】
第２実施形態における湾曲部ＳＴの高さΔＳＴは、湾曲部ＳＴにおいて、例えば導電体２５がＺ方向において最も半導体基板２０から離れている部分を含むＸＹ平面に平行な断面と、導電体２５がＺ方向において最も半導体基板２０から近い部分を含むＸＹ平面に平行な断面との間のＺ方向における寸法で定義される。また、高さΔＳＴは、例えばＺ方向における導電体２５の厚さＬＴＳよりも小さくなるように設計され、好ましくは厚さＬＴＳの半分以下になるように設計される。
【００８０】
また、第２実施形態において、導電体２４及び２５間のＺ方向における間隔ＪＴＳは、第１実施形態と同様に、例えば、隣り合う導電体２３のＺ方向における間隔よりも広くなるように設計され、隣り合う導電体２６のＺ方向における間隔よりも広くなるように設計される。
【００８１】
第２実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１の構成と同様のため、説明を省略する。
【００８２】
［２−２］製造方法
図２５は、第２実施形態に係る半導体メモリ１の製造工程の一例を示し、図２６〜図３４は、メモリセルアレイ１０の各製造工程における断面構造の一例を示している。以下では、図２５を用いて、ワード線ＷＬ等を形成するための置換材／絶縁体の積層から、ワード線ＷＬが形成されるまでのプロセスについて説明する。
【００８３】
以下で説明する各製造工程は、第１実施形態と同様に、例えば図７に示す製造途中の半導体メモリ１の構造から開始する。そして、第１実施形態で説明したステップＳ１０〜Ｓ１２の処理が実行され、図２６に示すように、ホールＬＨの内壁に犠牲材４３を形成される。犠牲材４３は、例えばホールＬＨ全体に埋め込まれ、絶縁体４２上にも形成される。絶縁体４２の膜厚は、例えば第１実施形態で説明したステップＳ１２の処理よりも薄く形成される。
【００８４】
ステップＳ３０において、図２７に示すように、犠牲材４３がエッチバックされ、絶縁体４２上の犠牲材４３が除去される。このとき、例えば犠牲材４３の上面と、絶縁体４２の上面とが揃うように加工される。
【００８５】
ステップＳ３１において、図２８に示すように、ウェットエッチングによって、絶縁体４２が加工される。具体的には、絶縁体４２の膜厚が薄くなり、犠牲材４３の上部が絶縁体４２の上面から突出した状態になる。
【００８６】
ステップＳ３２において、図２９に示すように、絶縁体４２及び犠牲材４４上に、絶縁体４１と置換材４０とが交互に積層される。置換材４０が形成される層数は、上部ピラーＵＭＨに対応するワード線ＷＬ、ダミーワード線ＵＤＷＬ、及び選択ゲート線ＳＧＤの本数に対応している。最上層の置換材４０上には、絶縁体４５が積層される。絶縁体４５の層厚は、例えば絶縁体４１の層厚よりも厚く形成される。
【００８７】
ステップＳ３３において、図３０に示すように、フォトリソグラフィ及び異方性エッチングによって、上部ピラーＵＭＨに対応するホールＵＨが加工される。ホールＵＨは、絶縁体４５の上面から、犠牲材４３の上面に達するように形成される。異方性エッチングとしては、例えばＲＩＥ（Reactive ion etching）が利用され、例えばＳｉＯ／ＳｉＮの選択性ステップエッチングが利用される。
【００８８】
ステップＳ３４において、図３１に示すように、ウェットエッチングによって、ホールＬＨに形成された犠牲材４３が除去される。これにより、ホールＬＨとホールＵＨとが繋がり、導電体２１が露出する。第２実施形態に係る半導体メモリ１における以降の製造工程は、第１実施形態に係る半導体メモリ１におけるステップＳ２１以降の製造工程と同様である。
【００８９】
具体的には、ステップＳ２１において、図３２に示すように、ホールＬＨ及びホールＵＨの内壁に各種材料が形成され、メモリピラーＭＨが形成される。そして、メモリピラーＭＨ及び絶縁体４５上には、保護膜４６が形成される。
【００９０】
ステップＳ２２において、図３３に示すように、スリットＳＬＴが加工される。具体的には、スリットＳＬＴは、例えば、保護膜４６の上面から導電体２１の上面に達するように形成される。
【００９１】
ステップＳ２３において、図３４に示すように、各種配線の置換処理が実行される。具体的には、まずスリットＳＬＴを介してウェットエッチングをすることにより、置換材４０が除去される。そして、ワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びに選択ゲート線ＳＧＤに対応する金属材料が、置換材４０が形成されていた空間に形成される。それから、スリットＳＬＴ内及び保護膜４６上に形成された金属材料は、エッチングによって除去される。
【００９２】
以上で説明した製造工程によって、メモリピラーＭＨと各種配線とが形成される。尚、以上で説明した製造工程はあくまで一例であり、各ステップの処理の間に、その他の処理を挿入しても良い。
【００９３】
［２−３］効果
以上で説明した第２実施形態に係る半導体メモリ１に依れば、第１実施形態に係る半導体メモリ１と同様に、半導体メモリ１の保持するデータの信頼性を向上することが出来る。
【００９４】
また、第２実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１に対して、接合部ＪＴが省略されている。これにより、第２実施形態に係る半導体メモリ１は、図２５を用いて説明したように、製造工程を第１実施形態に係る半導体メモリ１よりも減らすことが出来る。従って、第２実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１よりも製造コストを削減することが出来る。
【００９５】
［３］変形例等
実施形態の半導体メモリ＜図１、１＞は、絶縁体を介して積層された複数の導電体＜図４、２２〜２７＞と、複数の導電体を通過するピラー＜図４、ＭＨ＞とを含む。ピラーは、第１柱状部＜図４、ＬＭＨ＞と、第２柱状部＜図４、ＵＭＨ＞と、第１柱状部及び第２柱状部間の接合部＜図４、ＪＴ＞とを含み、複数の導電体との交差部分のそれぞれがトランジスタとして機能する。第２柱状部が通過する複数の導電体のうち、接合部に最も近い第１導電体＜図５、２５＞は、接合部＜図５、ＪＴ＞に沿った湾曲部＜図５、ＳＴ＞を有する。これにより、半導体メモリ１は、保持するデータの信頼性を向上することが出来る。
【００９６】
第１実施形態に係る半導体メモリ１の製造工程では、ステップＳ１８において置換材４０から積層を開始する場合を例に説明したが、これに限定されない。例えば、ステップＳ１８において、絶縁体４１から積層を開始しても良い。この場合、第１実施形態の変形例におけるメモリセルアレイ１０の断面構造は、例えば図３５に示すものとなる。
【００９７】
図３５に示すように、ステップＳ１８において絶縁体４１から積層を開始した場合、接合部ＪＴと導電体２５との間隔が、絶縁体４１の分だけ広がる。このような場合においても、導電体２５が接合部ＪＴに沿った構造になることによって、接合部ＪＴに電圧を印加させ易くすることが出来るため、第１実施形態と同様の効果を得ることが出来る。
【００９８】
同様に、第２実施形態に係る半導体メモリ１の製造工程では、ステップＳ３２において置換材４０から積層を開始する場合を例に説明したが、これに限定されない。例えば、ステップＳ３２において、絶縁体４１から積層を開始しても良い。この場合、第２実施形態の変形例におけるメモリセルアレイ１０の断面構造は、例えば図３６に示すものとなる。
【００９９】
図３６に示すように、ステップＳ３２において絶縁体４１から積層を開始した場合、下部ピラーＬＭＨと導電体２５との間隔が、絶縁体４１の分だけ広がる。このような場合においても、導電体２５が下部ピラーＬＭＨの上端に沿った構造になることによって、下部ピラーＬＭＨと上部ピラーＵＭＨとが接合された部分に対し電圧を印加させ易くすることが出来るため、第２実施形態と同様の効果を得ることが出来る。
【０１００】
尚、第１実施形態では、接合部ＪＴの側面が垂直になるように示されているが、接合部ＪＴの形状はこれに限定されない。例えば、接合部ＪＴの形状は、例えば途中が膨らんでいる樽型、上に向かって径が大きくなるテーパー型、又は下に向かって径が大きくなる逆テーパー型にもなり得る。
【０１０１】
また、上記実施形態では、下部ピラーＬＭＨ及び上部ピラーＵＭＨのそれぞれの外径が、半導体基板に近づくにつれて小さくなる場合を例に説明したが、下部ピラーＬＭＨ及び上部ピラーＵＭＨのそれぞれの形状はこれに限定されない。例えば、下部ピラーＬＭＨ及び上部ピラーＵＭＨのそれぞれの形状は、例えば途中が膨らんでいる樽型、基板側に向かって径が大きくなるテーパー型、又は基板側に向かって径が大きくなる逆テーパー型にもなり得る。
【０１０２】
また、上記実施形態では、メモリピラーＭＨが下部ピラーＬＭＨ及び上部ピラーＵＭＨによる２段の構造で形成された場合を例に説明したが、これに限定されない。メモリピラーＭＨは、下部ピラーＬＭＨ又は上部ピラーＵＭＨと同様の構造のピラーがＺ方向に３段以上連結された構造であっても良い。
【０１０３】
この場合、メモリピラーＭＨは、第１実施形態で説明した接合部ＪＴを複数個含んでいても良いし、第２実施形態で説明したメモリセルアレイ１０のように接合部ＪＴが省略された構造であっても良いし、これらの組み合わせであっても良い。このような構造であっても、接合部ＪＴまたはピラー間の接合部分に近接する導電体を第１又は第２実施形態で説明したように設けることによって、第１又は第２実施形態と同様の効果を得ることが出来る。
【０１０４】
また、上記実施形態では、下部ホールＬＨが対応する導電体２１の表面まで形成され、スリットＳＬＴが導電体２１の表面まで形成される場合を例に説明したが、これに限定されない。例えば、これらのホール及びスリットＳＬＴを形成する際に、オーバーエッチングが行われても良い。つまり、ホールの底面及びスリットＳＬＴの底面は、導電体の表面だけでなく、導電体中に形成されても良い。ホールの加工時においてオーバーエッチングを行うことによって、メモリピラーＭＨ内部の半導体材料３２と、ソース線ＳＬとして機能する導電体２１とをより確実に電気的に接続することが出来る。
【０１０５】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
【０１０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、２０…半導体基板、２１〜２８…導電体、２９…ブロック絶縁膜、３０…絶縁膜、３１…トンネル酸化膜、３２…半導体材料、４０…置換材、４１，４２，４５…絶縁体、４３，４４…犠牲材、４６…保護膜、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＨ…メモリピラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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