(57)【要約】    【課題】  複数の電子部品を搭載するためのプリント配線板の提供    【解決手段】  実施形態のプリント配線板は、交互に積層されている第１樹脂絶縁層１５０Ｆと第１導体層１５８Ｆで形成されている。そして、実施形態のプリント配線板は、中央エリアＥＣと中央エリアＥＣを囲む外周エリアＥＯで形成されている。中央エリアＥＣ内に形成されているビア導体の径は外周エリアＥＯ内に形成されているビア導体の径より小さい。実施形態のプリント配線板に搭載される第１の電子部品１１０Ａと第２の電子部品１１０Ｂは中央エリアＥＣに形成されているビア導体を介して電気的に接続される。【選択図】  図２
2019114676.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１樹脂絶縁層と、
複数の第１導体層と、
前記第１樹脂絶縁層を貫通し、前記第１導体層に接続している第１ビア導体、とからなるプリント配線板であって、
前記第１樹脂絶縁層と前記第１導体層は交互に積層されていて、前記プリント配線板は中央エリアと前記中央エリアを囲む外周エリアに分割され、前記中央エリアに形成されている前記第１ビア導体は中央エリア内第１ビア導体であり、前記外周エリアに形成されている前記第１ビア導体は外周エリア内第１ビア導体であり、前記中央エリア内第１ビア導体の径は前記外周エリア内第１ビア導体の径より小さく、前記第１樹脂絶縁層は最外の第１樹脂絶縁層を含み、前記第１導体層は前記最外の第１樹脂絶縁層上に形成されている最外の第１導体層を含み、前記最外の第１導体層は第１の電子部品を搭載するための第１パッドと第２の電子部品を搭載するための第２パッドを有し、前記第１パッドと前記第２パッドは前記中央エリア内第１ビア導体を介して接続される。
【請求項２】
請求項１のプリント配線板であって、前記第１パッドと前記第２パッドは前記外周エリア内第１ビア導体を介することなく接続される。
【請求項３】
請求項１のプリント配線板であって、前記中央エリアと前記外周エリアは電気的に独立している。
【請求項４】
請求項３のプリント配線板であって、前記中央エリアと前記外周エリアを電気的に接続する配線が存在しない。
【請求項５】
請求項２のプリント配線板であって、前記中央エリア内に形成されている前記第１パッドは中央エリア内第１パッドであって、前記中央エリア内に形成されている前記第２パッドは中央エリア内第２パッドであって、前記中央エリア内の全ての配線は前記中央エリア内第１パッドと前記中央エリア内第２パッドを接続するために用いられる。
【請求項６】
請求項１のプリント配線板であって、前記外周エリア内第１ビア導体の径と前記中央エリア内第１ビア導体の径との比（外周エリア内第１ビア導体の径／中央エリア内第１ビア導体の径）は２より大きい。
【請求項７】
請求項２のプリント配線板であって、前記第１の電子部品はロジックＩＣであり、前記第２の電子部品はメモリである。
【請求項８】
請求項１のプリント配線板であって、前記第１パッドと前記第２パッド上に金属ポストが形成されている。
【請求項９】
請求項２のプリント配線板であって、前記外周エリアに形成されている配線を介して前記第１の電子部品と前記第２の電子部品に電源が供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央エリアと中央エリアを囲む外周エリアとを有するプリント配線板に関する。
【背景技術】
【０００２】
特許文献１はマルチチップモジュール基板を開示している。特許文献１の図１によれば、１つの基板に２つのＬＳＩが搭載されている。そして、２つのＬＳＩは複数の配線層で接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−５３３４９号公報
【発明の概要】
【０００４】
[特許文献１の課題]
特許文献１のモジュール基板が特許文献１の図１に示されている。特許文献１の図１に示されるモジュール基板はａ層とｂ層とｃ層とｄ層を有している。そして、特許文献１では、ａ層からｄ層に向かって、スルーホールの数が減っている。そのため、ａ層の強度はｂ層の強度より高いと考えられる。ｂ層の強度はｃ層の強度より高いと考えられる。ｃ層の強度はｄ層の強度より高いと考えられる。そのため、特許文献１のモジュール基板は反りやすいと考えられる。そして、特許文献１はマルチチップモジュール基板に関係しているので、特許文献１の図１に示されるように、特許文献１では、モジュール基板上に２つのＬＳＩチップが搭載されている。特許文献１のモジュール基板では、各層に形成されているスルーホールの数が異なる。さらに、特許文献１のモジュール基板上に複数のＬＳＩチップが搭載される。従って、特許文献１の図１に示されるマルチチップモジュールが熱衝撃を受けると、ＬＳＩチップとモジュール基板間の接続信頼性が低下すると予想される。
【課題を解決するための手段】
【０００５】
本発明に係るプリント配線板は、複数の第１樹脂絶縁層と、複数の第１導体層と、前記第１樹脂絶縁層を貫通し、前記第１導体層に接続している第１ビア導体、とからなる。そして、前記第１樹脂絶縁層と前記第１導体層は交互に積層されていて、前記プリント配線板は中央エリアと前記中央エリアを囲む外周エリアに分割され、前記中央エリアに形成されている前記第１ビア導体は中央エリア内第１ビア導体であり、前記外周エリアに形成されている前記第１ビア導体は外周エリア内第１ビア導体であり、前記中央エリア内第１ビア導体の径は前記外周エリア内第１ビア導体の径より小さく、前記第１樹脂絶縁層は最外の第１樹脂絶縁層を含み、前記第１導体層は前記最外の第１樹脂絶縁層上に形成されている最外の第１導体層を含み、前記最外の第１導体層は第１の電子部品を搭載するための第１パッドと第２の電子部品を搭載するための第２パッドを有し、前記第１パッドと前記第２パッドは前記中央エリア内第１ビア導体を介して接続される。
【０００６】
[実施形態の効果]
プリント配線板が反りを有すると、一般的に、プリント配線板の反りの大きさは中央から外周に向かって大きくなる。しかしながら、本発明の実施形態のプリント配線板は中央エリアと中央エリアを囲む外周エリアを有する。そして、外周エリアに形成されているビア導体の径は中央エリアに形成されているビア導体の径より大きい。そのため、実施形態のプリント配線板によれば、プリント配線板の外周の強度を大きくすることができる。実施形態のプリント配線板に複数の電子部品が搭載されても、各電子部品とプリント配線板間の接続信頼性を高くすることができる。例えば、各樹脂絶縁層に形成されるビア導体の数が異なっても、接続信頼性が低下し難い。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係るビルドアップ配線板の断面図
【図２】本発明の実施形態の応用例に係るビルドアップ配線板の断面図
【図３】実施形態の別の応用例に係るビルドアップ配線板の断面図
【図４】図４（Ａ）は実施形態のビルドアップ配線板の平面図であり、図４（Ｂ）はビア構造の説明図であり、図４（Ｃ）は中央エリア内第１導体層の平面図であり、図４（Ｄ）は金属ポストの拡大図である。
【発明を実施するための形態】
【０００８】
図１（Ａ）は、実施形態のビルドアップ配線板１０の断面図である。
ビルドアップ配線板１０は、第１面Ｆと第１面Ｆと反対側の第２面Ｓとを有するコア基板３０と、コア基板３０の第１面Ｆ上に形成されている第１ビルドアップ層５５Ｆと、コア基板３０の第２面Ｓ上に形成されている第２ビルドアップ層５５Ｓと、第１ビルドアップ層５５Ｆ上に形成されている第１ソルダーレジスト層７０Ｆと、第２ビルドアップ層５５Ｓ上に形成されている第２ソルダーレジスト層７０Ｓとを有する。
【０００９】
コア基板３０は第１面Ｆと第１面Ｆと反対側の第２面Ｓとを有するコア層２０ｚとコア層２０ｚの第１面Ｆ上に形成されている第３導体層３４Ｆとコア層２０ｚの第２面Ｓ上に形成されている第４導体層３４Ｓを有する。コア基板３０は、さらに、コア層２０ｚを貫通するスルーホール導体３６を有する。第３導体層３４Ｆと第４導体層３４Ｓはスルーホール導体３６を介して接続されている。
【００１０】
第２ビルドアップ層５５Ｓは、交互に形成されている第２樹脂絶縁層１５０Ｓと第２導体層１５８Ｓを有する。第２樹脂絶縁層１５０Ｓの数は複数であることが好ましい。第２導体層１５８Ｓの数は複数であることが好ましい。
コア基板３０の第２面Ｓと第４導体層３４Ｓの直上に形成されている第２樹脂絶縁層１５０Ｓは、最下の第２樹脂絶縁層１５０ＳＬである。最も外に位置する第２樹脂絶縁層１５０Ｓは最外の第２樹脂絶縁層１５０ＳＵである。
第２導体層１５８Ｓの内、最も外に位置する第２導体層１５８Ｓは最外の第２導体層１５８ＳＵである。最外の第２導体層１５８ＳＵは最外の第２樹脂絶縁層１５０ＳＵ上に形成されている。
第２ビルドアップ層５５Ｓは、さらに、各第２樹脂絶縁層１５０Ｓを貫通する第２ビア導体１６０Ｓを有する。第２樹脂絶縁層１５０Ｓを挟む導体層は第２ビア導体１６０Ｓで接続される。第４導体層３４Ｓと最下の第２樹脂絶縁層１５０ＳＬ上の第２導体層（最下の第２導体層）１５８ＳＬは、最下の第２樹脂絶縁層１５０ＳＬを貫通する最下の第２ビア導体１６０ＳＬで接続される。最外の第２樹脂絶縁層１５０ＳＵを挟んでいる最外の第２導体層１５８ＳＵと第２導体層１５８Ｓは最外の第２樹脂絶縁層１５０ＳＵを貫通する最外の第２ビア導体１６０ＳＵで接続される。
【００１１】
第２ビルドアップ層５５Ｓ上に第２開口７２Ｓを有する第２ソルダーレジスト層７０Ｓが形成されている。第２開口７２Ｓから露出する最外の第２導体層１５８ＳＵは、マザーボードと接続するための第３パッド７４Ｓを形成する。
【００１２】
第１ビルドアップ層５５Ｆは、交互に形成されている第１樹脂絶縁層１５０Ｆと第１導体層１５８Ｆを有する。第１樹脂絶縁層１５０Ｆの数は複数であることが好ましい。第１導体層１５８Ｆの数は複数であることが好ましい。
コア基板３０の第１面Ｆと第３導体層３４Ｆの直上に形成されている第１樹脂絶縁層１５０Ｆは最下の第１樹脂絶縁層１５０ＦＬである。最も外に位置する第１樹脂絶縁層１５０Ｆは最外の第１樹脂絶縁層１５０ＦＵである。
第１導体層１５８Ｆの内、最も外に位置する第１導体層１５８Ｆは最外の第１導体層１５８ＦＵである。最外の第１導体層１５８ＦＵは最外の第１樹脂絶縁層１５０ＦＵ上に形成されている。
第１ビルドアップ層５５Ｆは、さらに、各第１樹脂絶縁層１５０Ｆを貫通する第１ビア導体１６０Ｆを有する。第１樹脂絶縁層１５０Ｆを挟む導体層は第１ビア導体１６０Ｆで接続される。第３導体層３４Ｆと最下の第１樹脂絶縁層１５０ＦＬ上の第１導体層（最下の第１導体層）１５８ＦＬは、最下の第１樹脂絶縁層１５０ＦＬを貫通する最下の第１ビア導体１６０ＦＬで接続される。最外の第１樹脂絶縁層１５０ＦＵを挟んでいる最外の第１導体層１５８ＦＵと第１導体層１５８Ｆは最外の第１樹脂絶縁層１５０ＦＵを貫通する最外の第１ビア導体１６０ＦＵで接続される。
【００１３】
第１ビルドアップ層５５Ｆ上に第１開口７２Ｆを有する第１ソルダーレジスト層７０Ｆが形成されている。第１開口７２Ｆから露出する最外の第１導体層１５８ＦＵは、電子部品と接続するためのパッド７４Ｆを形成する。パッド７４Ｆは第１の電子部品を実装するための第１パッド７４Ｆ１と第２の電子部品を実装するための第２パッド７４Ｆ２で形成されている。
【００１４】
図１のビルドアップ配線板１０からコア基板３０と第２ビルドアップ層５５Ｓを除去することができる。更に、第１ソルダーレジスト層７０Ｆと第２ソルダーレジスト７０Ｓを除去することができる。第１ビルドアップ層５５Ｆを形成している第１樹脂絶縁層１５０Ｆと第１導体層１５８Ｆと第１ビア導体１６０Ｆでプリント配線板が形成される。プリント配線板の両面にソルダーレジスト層を形成することができる。
【００１５】
図４（Ａ）は実施形態のビルドアップ配線板１０の平面図である。図４（Ａ）は、最外の第１導体層１５８ＦＵと最外の第１導体層１５８ＦＵから露出する最外の第１樹脂絶縁層１５０ＦＵを示している。図１と図４（Ａ）に中央エリアＥＣと中央エリアＥＣを囲む外周エリアＥＯが示されている。中央エリアＥＣと外周エリアＥＯは第１ビルドアップ層５５Ｆに形成されている。第１ビルドアップ層５５Ｆは中央エリアＥＣと外周エリアＥＯに分割される。
【００１６】
図４（Ｂ）にビア構造が示される。ビア構造は、樹脂絶縁層を貫通するビア導体とビア導体の直上に形成されているビアランドで形成される。ビア導体とビアランドは同時に形成されている。ビア導体はビアランドとビア導体との間の界面にビア導体の径Ｄを有する。ビアランドとビア導体との間の界面は、ビルドアップ層内の導体層と樹脂絶縁層との間の界面と一致する。
【００１７】
第１ビア導体１６０Ｆは中央エリアＥＣ内に形成されている第１ビア導体（中央エリア内第１ビア導体）１６０Ｆ１と外周エリアＥＯ内に形成されている第１ビア導体（外周エリア内第１ビア導体）１６０Ｆ２に層別される。
中央エリア内第１ビア導体１６０Ｆ１の径（Ｄ１）は外周エリア内第１ビア導体１６０Ｆ２の径（Ｄ２）より小さい。このことにより、例えば、外周エリアＥＯの強度を中央エリアＥＣの強度より大きくすることができる。ビルドアップ配線板１０の反りを小さくすることができる。同様に、プリント配線板の反りを小さくすることができる。
例えば、中央エリア内第１ビア導体１６０Ｆ１の径Ｄ１は１０μｍである。外周エリア内第１ビア導体１６０Ｆ２の径Ｄ２は２５μｍである。径Ｄ２と径Ｄ１との比（径Ｄ２／径Ｄ１）は２より大きく、４より小さいことが好ましい。第１の電子部品１１０Ａと第２の電子部品１１０Ｂ間の配線の長さを短くすることができる。ビルドアップ配線板の反りを小さくすることができる。そのため、第１の電子部品１１０Ａから第２の電子部品１１０Ｂに高速でデータを送ることができる。データの劣化を防止することができる。
【００１８】
最外の第１導体層１５８ＦＵは中央エリアＥＣ内に形成されている最外の第１導体層（中央エリア内の最外の第１導体層）１５８ＦＵ１と外周エリアＥＯ内に形成されている最外の第１導体層（外周エリア内の最外の第１導体層）１５８ＦＵ２に層別される。
【００１９】
図２は、実施形態のビルドアップ配線板１０の応用例である。
図２に示されるように、最外の第１導体層１５８ＦＵ上に第１の電子部品１１０Ａと第２の電子部品１１０Ｂが搭載される。第１の電子部品１１０Ａの例はロジックＩＣであり、第２の電子部品１１０Ｂの例はメモリである。最外の第１導体層１５８ＦＵは第１の電子部品１１０Ａを搭載するための第１パッド７４Ｆ１と第２の電子部品１１０Ｂを搭載するための第２パッド７４Ｆ２を含む。そして、第１パッド７４Ｆ１は中央エリアＥＣ内に形成されている第１パッド（中央エリア内第１パッド）７４Ｆ１Ｃと外周エリアＥＯ内に形成されている第１パッド（外周エリア内第１パッド）７４Ｆ１Ｏに層別される。また、第２パッドは中央エリアＥＣ内に形成されている第２パッド（中央エリア内第２パッド）７４Ｆ２Ｃと外周エリアＥＯ内に形成されている第２パッド（外周エリア内第２パッド）７４Ｆ２Ｏに層別される。
【００２０】
中央エリア内第１パッド７４Ｆ１Ｃの大きさと中央エリア内第２パッド７４Ｆ２Ｃの大きさは略等しい。外周エリア内第１パッド７４Ｆ１Ｏの大きさと外周エリア内第２パッド７４Ｆ２Ｏの大きさは略等しい。中央エリア内第１パッド７４Ｆ１Ｃを露出する第１開口７２１Ｃの大きさと中央エリア内第２パッド７４Ｆ２Ｃを露出する第１開口７２２Ｃの大きさは略等しい。外周エリア内第１パッド７４Ｆ１Ｏを露出する第１開口７２１Ｏの大きさと外周エリア内第２パッド７４Ｆ２Ｏを露出する第１開口７２２Ｏの大きさは略等しい。中央エリア内第１パッド７４Ｆ１Ｃの大きさは外周エリア内第１パッド７４Ｆ１Ｏの大きさより小さい。中央エリア内第２パッド７４Ｆ２Ｃの大きさは外周エリア内第２パッド７４Ｆ２Ｏの大きさより小さい。中央エリアＥＣの配線密度を外周エリアＥＯの配線密度より高くすることができる。
【００２１】
中央エリア内第１パッド７４Ｆ１Ｃと中央エリア内第２パッド７４Ｆ２Ｃは中央エリア内第１ビア導体１６０Ｆ１を介して接続される。中央エリア内第１パッド７４Ｆ１Ｃと中央エリア内第２パッド７４Ｆ２Ｃは外周エリア内第１ビア導体１６０Ｆ２を介して接続されない。第１の電子部品１１０Ａと第２の電子部品１１０Ｂとの間の配線の長さを短くすることができる。伝送速度を大きくすることができる。データの遅延を抑えることができる。
【００２２】
第１導体層１５８Ｆは、中央エリアＥＣ内に形成されている第１導体層（中央エリア内第１導体層）１５８Ｆ１と外周エリアＥＯ内に形成されている第１導体層（外周エリア内第１導体層）１５８Ｆ２に層別される。中央エリア内第１パッド７４Ｆ１Ｃと中央エリア内第２パッド７４Ｆ２Ｃは中央エリア内第１ビア導体１６０Ｆ１と中央エリア内第１導体層１５８Ｆ１を介して接続される。中央エリア内第１パッド７４Ｆ１Ｃと中央エリア内第２パッド７４Ｆ２Ｃは外周エリア内第１導体層１５８Ｆ２を介して接続されない。第１の電子部品１１０Ａと第２の電子部品１１０Ｂとの間の配線の長さを短くすることができる。伝送速度を大きくすることができる。データの遅延を抑えることができる。
【００２３】
中央エリア内第１導体層１５８Ｆ１と外周エリア内第１導体層１５８Ｆ２は電気的に独立している。中央エリア内第１導体層１５８Ｆ１と外周エリア内第１導体層１５８Ｆ２は電気的に繋がっていない。
中央エリア内第１ビア導体１６０Ｆ１と外周エリア内第１ビア導体１６０Ｆ２は電気的に独立している。中央エリア内第１ビア導体１６０Ｆ１と外周エリア内第１ビア導体１６０Ｆ２は電気的に繋がっていない。
【００２４】
中央エリア内第１導体層１５８Ｆ１と中央エリア内第１ビア導体１６０Ｆ１で中央エリア内に形成されている配線（中央エリア内配線）が形成される。外周エリア内第１導体層１５８Ｆ２と外周エリア内第１ビア導体１６０Ｆ２で外周エリア内に形成されている配線（外周エリア内配線）が形成される。中央エリア内配線と外周エリア内配線は電気的に独立している。中央エリア内配線と外周エリア内配線は電気的に繋がっていない。そのため、中央エリア内第１パッド７４Ｆ１Ｃと中央エリア内第２パッド７４Ｆ２Ｃは中央エリア内配線のみで接続される。データの劣化が抑制される。実施形態のビルドアップ配線板１０やプリント配線板によれば、中央エリア内配線はビルドアップ配線板１０内で電気的に独立している。第１の電子部品１１０Ａと第２の電子部品１１０Ｂを中央エリア内配線のみで接続することができる。データの伝送速度を大きくすることができる。
【００２５】
中央エリア内配線はビルドアップ配線板１０やプリント配線板内で電気的に独立している。ビルドアップ配線板１０では、中央エリア内配線はコア基板を形成している導体層（第３導体層３４Ｆと第４導体層３４Ｓとスルーホール導体３６）と電気的に繋がっていない。中央エリア内配線は、第２ビルドアップ層５５Ｓ内に形成されている第２導体層１５８Ｓや第２ビア導体１６０Ｓに電気的に繋がっていない。そのため、第１の電子部品１１０Ａから第２の電子部品１１０Ｂに送られるデータ（中央エリア内配線で伝送されるデータ）の劣化が抑制される。また、データの伝送速度を大きくすることができる。
【００２６】
図４（Ｃ）に示されるように、中央エリア内第１導体層１５８Ｆ１は、平行に形成されている複数の中央エリア内第１導体回路１５８ＦＩＬを含む。さらに、中央エリア内第１導体層１５８Ｆ１は、隣接している中央エリア内第１導体回路１５８ＦＩＬ間に中央エリア内第１スペース１５８ＦＩＳを有する。中央エリア内第１導体回路１５８ＦＩＬの幅Ｗは、１．５μｍ以上、３．５μｍ以下である。中央エリア内第１スペースの幅ＷＳは、１．５μｍ以上、３．５μｍ以下である。
外周エリア内第１導体層１５８Ｆ２は、外周エリア内第１導体回路を含む。外周エリア内第１導体回路の幅は、４μｍ以上である。
中央エリアＥＣ内の配線密度は外周エリアＥＯ内の配線密度より高い。高機能な電子部品を搭載するためのプリント配線板を提供することができる。
【００２７】
図３はプリント配線板やビルドアップ配線板１０の別の応用例を示す。電子部品を搭載するためのパッドの別の層別方法が次に示される。別例では、パッドは中央エリアＥＣ内に形成されている中央エリア内パッド７４ＦＥＣと外周エリアＥＯ内に形成されている外周エリア内パッド７４ＦＥＯに層別される。また、パッドを露出する第１開口７２Ｆは中央エリアＥＣ内に形成されている中央エリア内第１開口７２Ｆ１と外周エリアＥＯ内に形成されている外周エリア内第１開口７２Ｆ２に層別される。そして、中央エリア内第１開口７２Ｆ１の大きさは、外周エリア内第１開口７２Ｆ２の大きさより小さい。従って、中央エリア内パッド７４ＦＥＣの大きさは外周エリア内パッド７４ＦＥＯの大きさより小さい。
図３に示されるように、各パッド上に電子部品を搭載するための金属ポスト７６を形成することができる。金属ポスト７６は、中央エリア内パッド７４ＦＥＣ上に形成されている中央エリア内金属ポスト７６Ｃと外周エリア内パッド７４ＦＥＯ上に形成されている外周エリア内金属ポスト７６Ｏに層別される。金属ポスト７６Ｃ、７６Ｏの拡大図が図４（Ｄ）に示される。金属ポスト７６は第１ソルダーレジスト層７０Ｆの第１開口７２Ｆ内に形成されている部分と第１ソルダーレジスト層７０Ｆから突出している部分（突出部分）７６Ｐで形成されている。図４（Ｄ）に示されるように、金属ポスト７６の突出部分は径を有する。中央エリア内金属ポスト７６Ｃの突出部分の径ＤＣは外周エリア内金属ポスト７６Ｏの突出部分の径ＤＯより小さい。高機能な電子部品をプリント配線板上に搭載することができる。
【００２８】
図２に示されるように、全ての中央エリア内第１パッド７４Ｆ１Ｃは、中央エリア内第１ビア導体１６０Ｆ１と中央エリア内第１導体層１５８Ｆ１を介して中央エリア内第２パッド７４Ｆ２Ｃに繋がっている。全ての中央エリア内第２パッド７４Ｆ２Ｃは、中央エリア内第１ビア導体１６０Ｆ１と中央エリア内第１導体層１５８Ｆ１を介して中央エリア内第１パッド７４Ｆ１Ｃに繋がっている。
中央エリア内第１パッド７４Ｆ１Ｃは第３パッド７４Ｓに繋がっていない。中央エリア内第１パッド７４Ｆ１Ｃは外周エリア内第１パッド７４Ｆ１Ｏに繋がっていない。中央エリア内第１パッド７４Ｆ１Ｃは外周エリア内第２パッド７４Ｆ２Ｏに繋がっていない。
中央エリア内第２パッド７４Ｆ２Ｃは第３パッド７４Ｓに繋がっていない。中央エリア内第２パッド７４Ｆ２Ｃは外周エリア内第１パッド７４Ｆ１Ｏに繋がっていない。中央エリア内第２パッド７４Ｆ２Ｃは外周エリア内第２パッド７４Ｆ２Ｏに繋がっていない。
【００２９】
図２に示されるように、全ての外周エリア内第１パッド７４Ｆ１Ｏは外周エリア内第１ビア導体１６０Ｆ２と外周エリア内第１導体層１５８Ｆ２と第３導体層３４Ｆとスルーホール導体３６と第４導体層３４Ｓと第２導体層１５８Ｓと第２ビア導体１６０Ｓを介して第３パッド７４Ｓと接続している。
【００３０】
図２に示されるように、全ての外周エリア内第２パッド７４Ｆ２Ｏは外周エリア内第１ビア導体１６０Ｆ２と外周エリア内第１導体層１５８Ｆ２と第３導体層３４Ｆとスルーホール導体３６と第４導体層３４Ｓと第２導体層１５８Ｓと第２ビア導体１６０Ｓを介して第３パッド７４Ｓと接続している。
【００３１】
実施形態のプリント配線板やビルドアップ配線板１０では、中央エリア内配線と外周エリア内配線を電気的に繋ぐ配線が存在しない。中央エリア内配線とコア基板内配線を電気的に繋ぐ配線が存在しない。コア基板内配線は、コア基板３０を形成している第３導体層３４Ｆと第４導体層３４Ｓとスルーホール導体３６を含む。中央エリア内配線と第２ビルドアップ層内配線を電気的に繋ぐ配線が存在しない。第２ビルドアップ層内配線は第２導体層１５８Ｓと第２ビア導体１６０Ｓで形成されている。このように、実施形態のプリント配線板やビルドアップ配線板１０では、中央エリア内配線と外周エリア内配線は電気的に独立している。実施形態のプリント配線板やビルドアップ配線板１０では、中央エリア内配線と第３パッド７４Ｓは電気的に独立している。従って、実施形態のプリント配線板やビルドアップ配線板１０がマザーボードに搭載されても、第１の電子部品１１０Ａと第２の電子部品１１０Ｂ間を伝送するデータが劣化しがたい。中央エリア内を伝送するデータと外周エリア内を伝送するデータ間の干渉を抑えることができる。中央エリア内を伝送するデータと第２ビルドアップ層内を伝送するデータ間の干渉を抑えることができる。実施形態のプリント配線板やビルドアップ配線板１０上に大きな容量を有するメモリを実装することができる。
【００３２】
外周エリア内第１パッド７４Ｆ１Ｏに繋がっている外周エリア内第１ビア導体１６０Ｆ２と外周エリア内第１導体層１５８Ｆ２で電源用の配線やグランド用の配線が形成される。外周エリア内第２パッド７４Ｆ２Ｏに繋がっている外周エリア内第１ビア導体１６０Ｆ２と外周エリア内第１導体層１５８Ｆ２で電源用の配線やグランド用の配線が形成される。外周エリア内第１パッド７４Ｆ１Ｏと外周エリア内第２パッド７４Ｆ２Ｏは主に電源やグランドに繋がっている。
【００３３】
実施形態のプリント配線板やビルドアップ配線板１０は、電子部品間のデータ伝送のみを行う専用エリアを有することができる。例えば、中央エリアは専用エリアとして機能する。電子部品間のデータの伝送速度を高くすることができる。
外周エリア内のビア導体の径は中央エリア内のビア導体の径より大きい。また、外周エリア内の導体回路の幅は中央エリア内の導体回路の幅より大きい。そのため、外周エリアに形成されている電源用の配線やグランド用の配線の抵抗を小さくすることができる。例え、ロジックＩＣ等の電子部品が瞬時的に大電力を消費しても、電子部品の電圧の変動を抑えることができる。電子部品の誤動作を防止することができる。
【００３４】
第２ビア導体１６０Ｓの径と外周エリア内第１ビア導体１６０Ｆ２の径は略等しい。
【００３５】
本発明の実施形態によれば、中央エリアＥＣが独立している。そのため、外周エリアＥＯ内のストレスが配線を介して中央エリアＥＣに伝わらない。コア基板３０内のストレスが配線を介して中央エリアＥＣに伝わらない。第２ビルドアップ層５５Ｓ内のストレスが配線を介して中央エリアＥＣに伝わらない。中央エリアＥＣ内のビア導体の径や導体回路の幅が小さくても、中央エリア内の配線の接続信頼性を高くすることができる。
【符号の説明】
【００３６】
１０  ビルドアップ配線板
１１０Ａ  第１の電子部品
１１０Ｂ  第２の電子部品
１５０Ｆ  第１樹脂絶縁層
１５８Ｆ  第１導体層
１６０Ｆ１  中央エリア内第１ビア導体
１６０Ｆ２  外周エリア内第１ビア導体
ＥＯ  外周エリア
ＥＣ  中央エリア
【図１】
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【図２】
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【図３】
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【図４】
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