(57)【要約】【課題】システムを低消費電力化することが可能は半導体装置を提供する。【解決手段】半導体装置１００は、プロセッサ４とともに使用される。Ａ／Ｄコンバータ１２０は、校正可能に構成される。ロジック回路１３０は、オシレータ１１０の出力を利用したカウント動作により、Ａ／Ｄコンバータ１２０に定期的に校正のトリガを与える。【選択図】図２
2019134410.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサとともに使用される半導体装置であって、
オシレータと、
校正可能に構成されたＡ／Ｄコンバータと、
前記オシレータの出力を利用したカウント動作により、前記Ａ／Ｄコンバータに定期的に校正のトリガを与えるロジック回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ロジック回路は、前記オシレータの出力にもとづく所定の周期のタイミング信号を受け、前記タイミング信号に応じて前記Ａ／ＤコンバータにＡ／Ｄ変換のトリガを与えるとともに、前記タイミング信号を所定数カウントするたびに、前記Ａ／Ｄコンバータに前記校正のトリガを与えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記所定数を設定可能であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ＲＴＣ（Real Time Clock）回路をさらに備え、前記タイミング信号は前記ＲＴＣ回路により生成されることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記半導体装置は、前記半導体装置が組み込まれる機器のバッテリと接続され、前記Ａ／Ｄコンバータは、前記バッテリの電流をデジタル値に変換可能であり、
前記半導体装置は、前記デジタル値を積算することを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記プロセッサに電源電圧を供給する電源回路をさらに備えることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記電源回路は、前記プロセッサの停止状態において前記電源電圧の供給を停止することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ロジック回路は、前記プロセッサの停止中に、前記オシレータの出力を利用して前記校正のトリガーを発生し、
前記プロセッサの動作中は、前記プロセッサが、前記Ａ／Ｄコンバータの校正のトリガを発生することを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記Ａ／Ｄコンバータは、ΔΣ型であることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
バッテリからの電圧を受け、プロセッサに供給すべき電源電圧を生成する電源回路と、
前記バッテリに流れる電流をデジタル値に変換し、かつ校正可能に校正されたＡ／Ｄコンバータと、
常時動作するＲＴＣ（Real Time Clock）回路と、
前記ＲＴＣ回路の出力を利用したカウント動作を行い、前記Ａ／Ｄコンバータに第１周期でＡ／Ｄ変換のトリガを与えるとともに、前記Ａ／Ｄコンバータに、前記第１周期より長い第２周期で前記校正のトリガを与えるロジック回路と、
を備えることを特徴とする電源管理回路。
【請求項１２】
前記Ａ／Ｄコンバータの出力を積算するクーロンカウンタ回路をさらに備えることを特徴とする請求項１１に記載の電源管理回路。
【請求項１３】
前記ロジック回路は、前記プロセッサの停止中に、前記オシレータの出力を利用して前記校正のトリガーを発生し、
前記プロセッサの動作中は、前記プロセッサが、前記Ａ／Ｄコンバータの校正のトリガを発生することを特徴とする請求項１１または１２に記載の電源管理回路。
【請求項１４】
請求項１１から１３のいずれかに記載の電源管理回路を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータを備える半導体装置に関する。
【背景技術】
【０００２】
さまざまな電子機器において、内部回路の電気的状態や電子機器の物理的状態をデジタル信号処理するために、これらの状態を表すアナログ信号をデジタル信号に変換するＡ／Ｄコンバータが用いられる。
【０００３】
図１は、Ａ／Ｄコンバータを備える半導体装置１０のブロック図である。半導体装置１０は、プロセッサ４とともに電子機器２に搭載される。半導体装置１０は、Ａ／Ｄコンバータ１２、ロジック回路１４、インタフェース回路１６を含む。Ａ／Ｄコンバータ１２は、外部から入力される、あるいは半導体装置１０の内部で生成されるアナログ信号Ａ１をデジタル信号Ｄ１に変換する。ロジック回路１４は、デジタル信号Ｄ１を処理する。処理の結果、得られたデータＤ２はレジスタに格納され、インタフェース回路１６を経由してプロセッサ４からアクセス可能である。
【０００４】
Ａ／Ｄコンバータ１２に高い分解能が求められる用途では、温度変化に起因するオフセット量が変換結果に大きく影響する。そこでロジック回路１４は、プロセッサ４からの校正指示を受信すると、Ａ／Ｄコンバータ１２に対して、校正動作の実行を指示する。
【０００５】
たとえばプロセッサ４は、温度を監視し、許容できない温度変動が生じたことを条件として、半導体装置１０に校正指示を出力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−２３００１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１の回路システムでは、電子機器２の動作状態にかかわらず、常時、プロセッサ４は、温度を監視し続けなければならない。したがって、プロセッサ４を、停止（スリープ、サスペンド、スタンバイ）させることができず、低消費電力化を阻害する一因となっていた。
【０００８】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、システムを低消費電力化することが可能は半導体装置の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、プロセッサとともに使用される半導体装置に関する。半導体装置は、オシレータと、校正可能に構成されたＡ／Ｄコンバータと、オシレータの出力を利用したカウント動作により、Ａ／Ｄコンバータに定期的に校正のトリガを与えるロジック回路と、を備える。
【００１０】
本発明の別の態様は、電源管理回路である。電源管理回路は、バッテリからの電圧を受け、プロセッサに供給すべき電源電圧を生成する電源回路と、バッテリに流れる電流をデジタル値に変換し、かつ校正可能に校正されたＡ／Ｄコンバータと、常時動作するリアルタイムクロックと、リアルタイムクロックの出力を利用したカウント動作を行い、Ａ／Ｄコンバータに第１周期でＡ／Ｄ変換のトリガを与えるとともに、Ａ／Ｄコンバータに、第１周期より長い第２周期で校正のトリガを与えるロジック回路と、を備える。
【００１１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、消費電力を低減できる。
【図面の簡単な説明】
【００１３】
【図１】Ａ／Ｄコンバータを備える半導体装置のブロック図である。
【図２】実施の形態に係る半導体装置を備える電子機器のブロック図である。
【図３】図２の半導体装置の動作を説明するタイムチャートである。
【図４】電源管理回路のブロック図である。
【図５】第１変形例に係る半導体装置を備える電子機器のブロック図である。
【発明を実施するための形態】
【００１４】
（実施の形態の概要）
本明細書に開示される一実施の形態は、半導体装置に関する。半導体装置は、プロセッサとともに使用される。半導体装置は、常時発振するオシレータと、校正可能に構成されたＡ／Ｄコンバータと、オシレータの出力を利用したカウント動作により、Ａ／Ｄコンバータに定期的に校正のトリガを与えるロジック回路と、を備える。
【００１５】
この実施の形態によれば、半導体装置自体が内蔵するオシレータを利用して、定期的にＡ／Ｄコンバータの校正を実施するため、プロセッサによる校正条件の判定が不要となる。したがって、プロセッサによる処理が不要な状況ではプロセッサを停止させることが可能となり、消費電力を低減できる。
【００１６】
ロジック回路は、オシレータの出力にもとづく所定の周期のタイミング信号を受け、タイミング信号に応じてＡ／ＤコンバータにＡ／Ｄ変換のトリガを与えるとともに、タイミング信号を所定数カウントするたびに、Ａ／Ｄコンバータに校正のトリガを与えてもよい。Ａ／Ｄ変換動作と校正を共通の信号にもとづいて管理することで、回路構成を簡素化できる。
【００１７】
所定数を外部から設定可能であってもよい。これにより、半導体装置の用途に応じて、校正の頻度を最適化できる。
【００１８】
半導体装置は、ＲＴＣ（Real Time Clock）回路をさらに備えてもよい。タイミング信号は、ＲＴＣ回路により生成されてもよい。ＲＴＣ回路は常時動作する上に、消費電力が非常に小さいため、その出力の用途として、定期的な校正のトリガの生成は好適である。
【００１９】
半導体装置は、半導体装置が組み込まれる機器のバッテリと接続され、Ａ／Ｄコンバータは、バッテリの電流をデジタル値に変換してもよい。半導体装置は、デジタル値を積算してもよい。これによりバッテリの残量検出が可能となる。
【００２０】
半導体装置は、プロセッサに電源電圧を供給する電源回路をさらに備えてもよい。電源回路は、プロセッサの停止状態において電源電圧の供給を停止してもよい。
【００２１】
Ａ／Ｄコンバータは、ΔΣ型であってもよい。
【００２２】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２４】
図２は、実施の形態に係る半導体装置１００を備える電子機器２のブロック図である。電子機器２は、半導体装置１００に加えて、プロセッサ４、バッテリ６を備える。電子機器２の種類は限定されないが、たとえばスマートフォン、タブレット端末、ウェアラブル端末、電子書籍や火災報知器など、低消費電力が要求される機器が例示される。
【００２５】
半導体装置１００は、オシレータ１１０、Ａ／Ｄコンバータ１２０、ロジック回路１３０、インタフェース回路１４０を備え、ひとつの半導体基板に集積化される。半導体装置１００には、バッテリ６からの電圧ＶＢＡＴが、電源として常時給電されている。バッテリ６は、一次電池、二次電池のいずれであってもよい。
【００２６】
オシレータ１１０は、常時発振しており、クロック信号ＣＫを生成する。Ａ／Ｄコンバータ１２０は、外部から入力されるアナログ信号Ａ１をデジタル信号Ｄ１に変換する。Ａ／Ｄコンバータ１２０は、半導体装置１０の内部信号を入力としてもよい。
【００２７】
ロジック回路１４は、デジタル信号Ｄ１を処理する。処理の結果、得られたデータＤ２はレジスタに格納され、インタフェース回路１４０を経由してプロセッサ４からアクセス可能である。
【００２８】
Ａ／Ｄコンバータ１２０は、校正可能に構成されている。たとえば校正モードにおいて、Ａ／Ｄコンバータ１２０の入力が固定され、そのときの出力がオフセットとして取得される。Ａ／Ｄコンバータ１２０が差動入力を備える場合、２入力がショートされて、そのときの出力が取得される。Ａ／Ｄコンバータの校正方法は、Ａ／Ｄコンバータの方式に応じて選択すればよい。
【００２９】
ロジック回路１３０は、オシレータ１１０の出力ＣＫを利用したカウント動作により、一定の時間間隔（校正周期ＴＣＡＬ）で校正信号ＣＡＬをアサートし、Ａ／Ｄコンバータ１２０に定期的に校正のトリガを与える。また、校正周期（第２周期という）よりも短いサンプリング周期ＴＳ（第１周期）で、サンプリング信号ＳＭＰをアサートし、Ａ／Ｄコンバータ１２０に、Ａ／Ｄ変換の指示を与える。
【００３０】
好ましくは半導体装置１００は、ＲＴＣ回路１１２を含み、時計機能やカレンダー機能を提供する。ＲＴＣ回路１１２は、クロック信号ＣＫにもとづいて、現在時刻や日付を更新し続ける。時刻データや日付データは、インタフェース回路１４０を介してプロセッサ４からアクセス可能である。
【００３１】
ＲＴＣ回路１１２は、１秒ごとにアサートされる信号（タイミング信号という）ＴＭを生成することができる。そこでロジック回路１３０は、タイミング信号ＴＭを利用して、サンプリング周期および校正周期を生成してもよい。たとえば、サンプリング周期を、タイミング信号ＴＭの周期（すなわち１秒）としてもよい。また校正周期を、タイミング信号ＴＭの周期の所定数Ｎ倍としてもよい。Ｎは、外部から設定可能なパラメータとするとよい。この場合、校正信号ＣＡＬを、タイミング信号ＴＭをカウントするカウンタによって校正することができる。
【００３２】
以上が半導体装置１００の構成である。続いてその動作を説明する。図３は、図２の半導体装置１００の動作を説明するタイムチャートである。Ａ／Ｄコンバータ１２０は、所定のサンプリング周期ＴＳごとにアサートされるサンプリング信号ＳＭＰに応答して、アナログ信号Ａ１をデジタル値に変換する。またＡ／Ｄコンバータ１２０は、所定の校正周期ＴＣＡＬごとにアサートされる校正信号ＣＡＬに応答して、校正モードにセットされ、校正に必要なデジタル値を出力する。
【００３３】
以上が半導体装置１００の動作である。この半導体装置１００によれば、半導体装置１００自体が内蔵するオシレータ１１０を利用して、定期的にＡ／Ｄコンバータ１２０の校正を実施するため、外部のプロセッサ４による校正条件の判定（たとえば温度の監視）が不要となる。したがって、電子機器２Ａが動作していない場合など、プロセッサ４による処理が不要な状況では、プロセッサ４を停止させることが可能となり、消費電力を低減できる。
【００３４】
なお、ロジック回路１３０による校正信号ＣＡＬの生成は、プロセッサ４が停止しているといないとに関わらず、常時行ってもよい。この場合、プロセッサ４側に、校正条件を判定するための処理や回路を組み込む必要がなくなるという利点がある。
【００３５】
続いて半導体装置１００の用途を説明する。半導体装置１００のアーキテクチャは、電源管理回路に好適に用いることができる。図４は、電源管理回路２００のブロック図である。電源管理回路２００は、プロセッサ４やバッテリ６とともに電子機器２Ａに内蔵される。
【００３６】
電源管理回路２００は、電子機器２Ａにおける電源に関する管理を行うＩＣ（Integrated Circuit）である。
【００３７】
電源管理回路２００は、上述の半導体装置１００と同様の回路ブロック（１１０，１１２，１２０，１３０，１４０）に加えて、電源回路２１０を備える。電源回路２１０は、ＤＣ／ＤＣコンバータやリニアレギュレータを含み、バッテリ電圧ＶＢＡＴを受け、所定の電圧レベルに安定化された電源電圧ＶＤＤを生成する。電源電圧ＶＤＤは、電圧出力端子（ＶＯＵＴ）からプロセッサ４に供給される。
【００３８】
電源管理回路２００は、プロセッサ４以外の負荷に対して電源電圧を供給する複数の電源回路を備えてもよいが、それらは本発明と関係がないため図示しない。
【００３９】
電源管理回路２００は、バッテリの残量を検出する機能（フューエルゲージ）を備える。残量検出の方式として、バッテリ６に流れる電流ＩＢＡＴを積算するクーロンカウント法がある。電源管理回路２００は、クーロンカウント法にもとづいて、バッテリ６から流れ出た電荷量を検出する。
【００４０】
Ａ／Ｄコンバータ１２０は、バッテリ６の電流の検出に用いられる。バッテリ６と直列に、センス抵抗Ｒｓが接続され、センス抵抗Ｒｓには、バッテリ電流ＩＢＡＴに比例した電圧降下ＶＳＮＳが発生する。電源管理回路２００のセンス端子ＳＮＳＰ，ＳＮＳＮには、電圧降下ＶＳＮＳに入力される。Ａ／Ｄコンバータ１２０は、電圧降下ＶＳＮＳをデジタル値Ｄ１に変換する。Ａ／Ｄコンバータ１２０はたとえばΔΣ型が用いられる。
【００４１】
ロジック回路１３０は、電流量を示すデジタル値Ｄ１を積算するクーロンカウンタ回路１３２を含み、クーロンカウント値ＣＣを生成する。クーロンカウント値ＣＣは、プロセッサ４からアクセス可能である。クーロンカウンタ回路１３２はメモリと加算器を含む積算器で構成できる。
【００４２】
Ａ／Ｄコンバータ１２０の入力段には、微小な電圧降下ＶＳＮＳを増幅するセンスアンプが設けられてもよい。
【００４３】
バッテリ６が２次電池である場合、電源管理回路２００には、充電回路がさらに集積化される。
【００４４】
以上が電源管理回路２００の構成である。半導体装置１００のアーキテクチャを採用することにより、電源管理回路２００自身がＡ／Ｄコンバータ１２０を定期的に校正できるため、電子機器２Ａの停止状態において、プロセッサ４を停止することができ、消費電力を下げることができる。
【００４５】
また、プロセッサ４が停止状態となると、電源管理回路２００は電源電圧ＶＤＤの供給を停止することができる。すなわち電源回路２１０の動作を停止できるため、電源管理回路２００の消費電力をさらに下げることができる。
【００４６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００４７】
（第１変形例）
図５は、第１変形例に係る半導体装置を備える電子機器のブロック図である。第１変形例において、ロジック回路１３０による校正信号ＣＡＬ（内部校正信号ＣＡＬＩＮＴ）の生成を、プロセッサ４がスリープした状態においてのみ行うこととしてもよい。プロセッサ４が起きている間は、プロセッサ４によって校正条件の判定を行い、校正条件を満たした場合にプロセッサ４から半導体装置１００に対して、校正のトリガー（外部校正信号ＣＡＬＥＸＴ）が与えられる。
【００４８】
外部校正信号ＣＡＬＥＸＴは、インタフェース回路１４０を経由して、Ａ／Ｄコンバータ１２０に入力される。Ａ／Ｄコンバータ１２０には、外部校正信号ＣＡＬＥＸＴと内部校正信号ＣＡＬＩＮＴの論理和を与えるようにしてもよい。あるいは、外部校正信号ＣＡＬＥＸＴは、インタフェース回路１４０を経由してロジック回路１３０に入力され、ロジック回路１３０がＡ／Ｄコンバータ１２０に校正指示を与えるようにしてもよい。
【００４９】
多くのアプリケーションにおいて、プロセッサ４は、温度をはじめとする時間以外のさまざまなパラメータ（動作条件）を知ることができる。したがってプロセッサ４は、時間以外のパラメータを考慮して、Ａ／Ｄコンバータ１２０を校正すべきタイミングを設定することができる。これにより、内部校正信号ＣＡＬＩＮＴのみにもとづいて校正のタイミングを規定する場合に比べて、より適切な校正を行うことができる。
【００５０】
（第２変形例）
すでに説明した校正周期ＴＣＡＬおよびサンプリング周期ＴＳの長さや、校正信号ＣＡＬやサンプリング信号ＳＭＰの生成方法は例示に過ぎず、Ａ／Ｄコンバータの監視対象や半導体装置１００の用途に応じて定めればよい。
【００５１】
サンプリング周期ＴＳをＭ秒（Ｍ＜Ｎ）としてもよい。この場合、サンプリング信号ＳＭＰも、１秒ごとにアサートされるタイミング信号をカウントするカウンタで構成することができる。
【００５２】
校正周期ＴＣＡＬを６０秒（１分）とする場合、ＲＴＣ回路１１２が提供する１分ごとにアサートされるタイミング信号を、校正信号ＣＡＬとして用いてもよい。また、校正周期ＴＣＡＬをＮ分とする場合、１分ごとにアサートされるタイミング信号をカウントしてもよい。温度のように緩やかに変化する量を監視対象とする場合、サンプリング周期ＴＳをＮ分としてもよい。
【００５３】
（第３変形例）
半導体装置１００の用途は電源管理ＩＣに限定されない。たとえばＡ／Ｄコンバータ１２０は、温度センサなどさまざまなセンシングデバイスの出力を入力とすることができる。
【００５４】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５５】
１００  半導体装置
１１０  オシレータ
１１２  ＲＴＣ回路
１２０  Ａ／Ｄコンバータ
１３０  ロジック回路
１４０  インタフェース回路
２  電子機器
４  プロセッサ
６  バッテリ
２００  電源管理回路
２１０  電源回路
【図１】
2019134410.tif 000003
【図２】
2019134410.tif 000004
【図３】
2019134410.tif 000005
【図４】
2019134410.tif 000006
【図５】
2019134410.tif 000007