(57)【要約】【課題】使用する素子数や回路面積の増加を抑制しつつ、差動出力の中心電圧の安定待ち時間を短縮できる通信装置を提供する。【解決手段】ドライバ１０において、アンプ２１の反転入力端子に差動信号の中心設定電圧１．２Ｖを付与し、非反転入力端子に差動出力端子ＴＸＤＰ，ＴＸＤＮ間の中心電圧を入力する。ＦＥＴ１５は、アンプ２１の出力電圧に基づいて、差動信号出力部１７を介して前記中心電圧を制御する。電圧設定部２６は、差動出力端子ＴＸＤＰ，ＴＸＤＮがハイインピーダンス状態となる非送信期間に、アンプ２１の非反転入力端子及び出力端子の電位を所定電圧に設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ出力部（６）より出力されるデータ信号に応じて差動の信号電圧を出力する差動信号出力部（１７）と、
入力端子の一方に差動信号の中心設定電圧が付与され、入力端子の他方に前記差動信号出力部における差動出力端子間の中心電圧が入力されるアンプ（２１，４２）と、
このアンプの出力電圧に基づいて、前記差動出力端子間の中心電圧を制御する通電制御部（１５）とを有してなるドライバ（１０，３１，４１）を備え、
前記差動信号出力部は、データ信号の送信を行わない非送信期間に出力端子がハイインピーダンス状態となり、
前記アンプの入力端子の他方及び出力端子の電位を、前記非送信期間において所定電圧に設定する電圧設定部（２６，３３，４７）を備える通信装置。
【請求項２】
送信期間に前記差動出力端子間の中心電圧を検出して、前記アンプの入力端子の他方に付与する検出用抵抗回路（２５）と、
この検出用抵抗回路と前記差動出力端子との間を断続する検出用スイッチ（２４ａ，２４ｂ）とを備え、
前記電圧設定部は、
２つの抵抗素子の直列抵抗値が、前記ドライバの外部で前記差動出力端子間に接続されている終端抵抗の抵抗値に等しく、前記２つの抵抗素子（１９ａ，１９ｂ）の共通接続点が前記アンプ（２１）の入力端子の他方に接続されるダミー抵抗回路（１９）と、
このダミー直列回路の両端と、電流源（１２ｂ）及び前記通電制御部との間を断続する第１ダミー用スイッチ（１８，２０）と、
前記ダミー直列回路の両端と、前記検出用抵抗回路との間を断続する第２ダミー用スイッチ（２３ａ，２３ｂ）とを備える請求項１記載の通信装置。
【請求項３】
２つの抵抗素子（２５ａ，２５ｂ）の直列回路で構成され、送信期間に前記差動出力端子間の中心電圧を検出して、前記アンプ（２１）の入力端子の他方に付与する検出用抵抗回路（２５）と、
この検出用抵抗回路と前記差動出力端子との間を断続する検出用スイッチとを備え、
前記電圧設定部（３３）は、
２つの抵抗素子（３２ａ，３２ｂ）の共通接続点が前記アンプの入力端子の他方に接続されるダミー抵抗回路（３２）と、
このダミー直列回路の両端と、前記電流源及び前記通電制御部との間を断続するダミー用スイッチ（１８，２０）とを備え、
前記ダミー抵抗回路を構成する抵抗素子の抵抗値は、前記ドライバの外部で前記差動出力端子間に接続されている終端抵抗の抵抗値と、前記検出用抵抗回路の抵抗値との並列合成値に設定されている請求項１記載の通信装置。
【請求項４】
２つの抵抗素子の直列回路で構成され、送信期間に前記差動出力端子間の中心電圧を検出して、前記アンプ（４２）の入力端子の他方に付与する検出用抵抗回路と、
この検出用抵抗回路と前記差動出力端子との間を断続する検出用スイッチとを備え、
前記電圧設定部（４７）は、
前記アンプの入力端子の他方に、差動信号の中心設定電圧を付与する入力側スイッチ（４５）と、
前記アンプの出力端子に所定電位を付与する出力側スイッチ（４６）とを備える請求項１記載の通信装置。
【請求項５】
前記アンプは、入力側を構成する差動対（４３ａ，４３ｂ）と、この差動対に直列に接続され、出力側を構成するカレントミラー回路（４４ａ，４４ｂ）とを備え、
前記出力側スイッチは、前記カレントミラー回路において、前記アンプの出力端子に接続されてミラー電流を流す経路と、前記カレントミラー回路を構成するトランジスタの制御端子との間に配置されている請求項４記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動のクロック信号と差動のデータ信号とを用いて通信を行う装置に関する。
【背景技術】
【０００２】
例えばマイコンから周辺ＩＣにシリアル通信でデータを送信する場合、マイコンは、クロック信号とそのクロック信号に同期したデータ信号を送信する。近年、通信速度の高速化が要求されており、ノイズがある環境下でも高速で通信エラーのない安定した通信を行うためには、差動形式のクロック信号と差動形式のデータ信号を用いることが有効である。周辺ＩＣは、これらクロック信号とデータ信号を差動レシーバにより受信し、各差動レシーバから出力されるクロック信号とデータ信号を、それぞれ同期回路であるシフトレジスタやフリップフロップのクロック端子とデータ端子に与えている。
【０００３】
差動データを送信するドライバには、コモンモードフィードバックアンプが用いられている。従来の通信装置では、データの送信を行わない期間はアンプの電源をオフしており、データの送信を開始する際に電源をオンしている。そのため、差動出力の中心電圧の安定待ち時間が長いという問題があった。
これに対して特許文献１では、アンプにおけるフィードバック経路のダミー経路として出力回路を２つ設けることで、安定待ち時間の短縮を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３８６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成では出力回路を２つ設けるため、使用する素子数や回路面積が増えることになる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、使用する素子数や回路面積の増加を抑制しつつ、差動出力の中心電圧の安定待ち時間を短縮できる通信装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の通信装置によれば、アンプの入力端子の一方には差動信号の中心設定電圧が付与され、他方に差動信号出力部における差動出力端子間の中心電圧が入力される。通電制御部は、アンプの出力電圧に基づいて、差動出力端子間の中心電圧を制御する。電圧設定部は、データ信号の送信を行わない非送信期間において、差動信号出力部の差動出力端子がハイインピーダンス状態となる際に、アンプの入力端子の他方及び出力端子の電位を所定電圧に設定する。
【０００８】
ドライバをこのように構成すれば、非送信期間においてもアンプのフィードバック経路には通電が行われるので、アンプはスタンバイ状態となっている。これにより、信号の送信が開始された際に、アンプの出力端子の電位が送信期間中と同等の電圧により早く到達するようになる。したがって、信号の送信を迅速に開始することができ、ドライバを少ない素子数で小型に構成できる。
【０００９】
請求項２記載の通信装置によれば、電圧設定部は、２つの抵抗素子の直列抵抗値が終端抵抗の抵抗値に等しく、それらの共通接続点がアンプの入力端子の他方に接続されるダミー抵抗回路を備える。第１ダミー用スイッチは、ダミー直列回路の両端と、電流源及び通電制御部との間を断続し、第２ダミー用スイッチは、ダミー直列回路の両端と、送信期間に差動出力端子間の中心電圧を検出する検出用抵抗回路との間を断続する。
【００１０】
このように構成すれば、第１及び第２ダミー用スイッチの開閉を制御することで、ダミー抵抗回路を、非送信期間にアンプのフィードバック経路に接続して通電を行うことができ、送信期間にフィードバック経路より切断できる。これにより、非送信期間にアンプをスタンバイ状態にできる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態であり、ＡＳＩＣの送信部に配置されるドライバの回路構成を示す図
【図２】マイコン及びＡＳＩＣの概略構成を示すブロック図
【図３】電源投入時点からのアンプ内部の動作を示すタイミングチャート
【図４】安定待ち時間の定義を説明するタイミングチャート
【図５】マイコン及びＡＳＩＣ間の通信処理を示すタイミングチャート
【図６】第２実施形態であり、ドライバの回路構成を示す図
【図７】第３実施形態であり、ドライバの回路構成を示す図
【発明を実施するための形態】
【００１２】
（第１実施形態）
図２に示すように、例えば車両のエンジンＥＣＵ（Electronic Control Unit）には、マイコン１の他にＡＳＩＣ（Application Specific IC）２などの周辺ＩＣが搭載されている。マイコン１とＡＳＩＣ２とは、互いにシリアル通信を行うための通信回路を備えている。ＡＳＩＣ２は通信装置に相当する。
【００１３】
マイコン１は、通信線ＣＬ１，ＣＬ２を介して差動のクロック信号ＣＬＫＰ，ＣＬＫＮを送信すると共に、通信線ＣＬ３，ＣＬ４を介してクロック信号に同期した差動のデータ信号ＲＸＤＰ，ＲＸＤＮを送信し、通信線ＣＬ５を介してクロック信号に同期したシングルエンドのチップセレクト信号ＣＳを送信する。
【００１４】
ＡＳＩＣ２は、クロック信号，データ信号を受信する差動入力形式の第１レシーバ３，第２レシーバ４と、ＣＳ信号を受信するシュミットトリガバッファ５を備えている。シュミットトリガバッファ５の出力端子は、ロジック部６の入力端子に接続されている。マイコン１がＣＳ信号をローレベルにしている期間に、マイコン１とＡＳＩＣ２との間で通信が行われる。
【００１５】
第２レシーバ４の出力端子は、受信側同期回路であるＤフリップフロップ７のデータ端子Ｄに接続されている。Ｄフリップフロップ７の出力端子Ｑは、ロジック部６の入力端子に接続されている。第１レシーバ３の出力端子は、ロジック部６の入力端子に接続されていると共に、Ｄフリップフロップ７の負論理クロック端子Ｃに接続されている。レシーバ３及び４並びにＤフリップフロップ７は、受信部８を構成している。
【００１６】
ロジック部６の出力端子は、送信側同期回路であるＤフリップフロップ９のデータ端子Ｄに接続されている。Ｄフリップフロップ９の出力端子Ｑは、差動出力構成のドライバ１０の入力端子に接続されている。これらは送信部１１を構成している。ＡＳＩＣ２は、送信部１１及び通信線ＣＬ６，ＣＬ７を介してクロック信号に同期した差動データ信号ＴＸＤＰ，ＴＸＤＮをマイコン１に送信する。差動通信線間には、抵抗値１００Ωの終端抵抗が接続されている。尚、各信号の名称は、ＡＳＩＣ２の端子の名称としても使用することがある。
【００１７】
図１に示すように、電源ＶＤＤには、ＰチャネルＭＯＳＦＥＴ１２ｂのソースが接続されており、ＦＥＴ１２のドレインは、ＮチャネルＭＯＳＦＥＴ１３ａ，１３ｂのドレインに接続されている。ＦＥＴ１３ａ，１３ｂのソースは、ＮチャネルＭＯＳＦＥＴ１４ａ，１４ｂのドレインに接続されており、ＦＥＴ１４ａ，１４ｂのソースは、ＮチャネルＭＯＳＦＥＴ１５を介してグランドに接続されている。ＦＥＴ１２ｂは、ＦＥＴ１２ａとミラー対を構成しており、両者のゲートは、ＦＥＴ１２ａのドレインと共に電流源１６に接続されている。ＦＥＴ１３ａ，１３ｂのソースは、ドライバ１０の差動出力端子となっている。そして、ＦＥＴ１２ｂ，１３及び１４は、差動信号出力部１７を構成している。また、ＦＥＴ１２ｂは特許請求の範囲における電流源に相当する。
【００１８】
ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間には、ＮチャネルＭＯＳＦＥＴ１８，抵抗素子１９ａ及び１９ｂ，ＮチャネルＭＯＳＦＥＴ２０の直列回路が接続されている。この直列回路は、ダミー抵抗回路１９を構成している。抵抗素子１９ａ及び１９ｂの共通接続点は、オペアンプ２１の非反転入力端子に接続されている。オペアンプ２１の反転入力端子には、差動信号の中心設定電圧である例えば１．２Ｖが付与されている。前記非反転入力端子は、コンデンサ２２を介してオペアンプ２１の出力端子に接続されており、前記出力端子はＦＥＴ１５のゲートに接続されている。
【００１９】
ＦＥＴ１８のソースとＦＥＴ１３ａのソースとの間には、スイッチ２３ａ及び２４ａの直列回路が接続されており、ＦＥＴ２０のドレインとＦＥＴ１４ａのドレインとの間には、スイッチ２３ｂ及び２４ｂの直列回路が接続されている。スイッチ２３ａ及び２４ａの共通接続点と、スイッチ２３ｂ及び２４ｂの共通接続点との間には、抵抗素子２５ａ及び２５ｂの直列回路が接続されている。抵抗素子２５ａ及び２５ｂの抵抗値は例えば５ｋΩであり、この直列回路は検出用抵抗回路２５を構成している。抵抗素子２５ａ及び２５ｂの共通接続点は、抵抗素子１９ａ及び１９ｂの共通接続点に接続されている。スイッチ２３及び２４は、例えばアナログスイッチ等である。これらのスイッチは同じサイズで構成するのが望ましい。
【００２０】
ＦＥＴ１５は通電制御部に相当する。ＦＥＴ１８，抵抗素子１９，ＦＥＴ２０及びスイッチ２３は、電圧設定部２６を構成している。抵抗素子１９ａ及び１９ｂはダミー抵抗回路に相当し、抵抗素子２５ａ及び２５ｂは検出用抵抗回路に相当する。以上がドライバ１０を構成している。尚、ＡＳＩＣ２において、信号のインターフェイス部の電源は例えば５Ｖ系であり、ロジック部の電源は例えば１．８Ｖ系であるが、必ずしもこの限りではない。
【００２１】
ＦＥＴ１３ａ及び１４ｂのゲートは信号φ１により制御され、ＦＥＴ１３ｂ及び１４ａのゲートは信号φ２により制御される。ＦＥＴ１８及び２０のゲートは信号φ３により制御され、スイッチ２３の開閉も信号φ３により制御される。スイッチ２４の開閉は、信号φ１又はφ２により制御される。信号φ１，φ２は、ドライバ１０に入力されるデータ信号に応じたものである。また、信号φ３はチップセレクト信号ＣＳに応じたものである。ＦＥＴ１８及び２０は第１ダミー用スイッチに相当し、ＦＥＴ２３ａ及び２３ｂは第２ダミー用スイッチに相当する。スイッチ２４は検出用スイッチに相当する。各ＦＥＴやスイッチのオンオフは、図示しない制御用ロジック回路により行われる。
【００２２】
次に、本実施形態の作用について説明する。図３に示すように、電源ＶＤＤが投入されると、信号ＣＳがハイレベルを示している非送信期間は、信号φ３がハイレベルになる。また、ドライバ３にデータ信号の入力が無い期間はＦＥＴ１３及び１４がオフしているので、差動出力端子ＴＸＤＰ，ＴＸＤＮはハイインピーダンス状態となっている。
【００２３】
この時、ＦＥＴ１８及び２０，スイッチ２３ａ及び２３ｂが何れもオンするので、ダミー抵抗回路１９及び検出用抵抗回路２５が通電される。これにより、オペアンプ２１の非反転入力端子は、差動信号の中心設定電圧１．２Ｖとなり、同出力端子にもコンデンサ２２を介して所定電位が付与される。つまり、オペアンプ２１のフィードバック経路に通電が行われる。尚、信号ＲＳＴＢがローレベルの期間における「ＦＦリセット」は、Ｄフリップフロップ７及び９のリセットを意味する。
【００２４】
信号ＣＳがローレベルになる通信期間，送信期間では、信号φ３もローレベルとなり、ＦＥＴ１８及び２０，スイッチ２３ａ及び２３ｂが何れもオフする。また、Ｄフリップフロップ７及び９のリセットが解除され、同時に、例えば信号φ２がハイレベルになることでスイッチ２４ａ及び２４ｂがオンする。これにより、ダミー抵抗回路１９は、オペアンプ２１のフィードバック経路より切り離される。また、端子ＴＸＤＮがハイレベル，端子ＴＸＤＰがローレベルになる。
【００２５】
その後、マイコン１が差動クロック信号ＣＬＫＰ，ＣＬＫＮを出力すると共に、差動データ信号ＲＸＤＰ，ＲＸＤＮの送信を開始する。尚、図３ではクロック信号ＣＬＫＰのみ示している。また、ＡＳＩＣ２は、ロジック部６が出力するデータ信号に応じて、差動データ信号ＴＸＤＰ，ＴＸＤＮの送信を開始する。この時、差動出力端子ＴＸＤＰ，ＴＸＤＮの各レベルは、信号φ１，φ２に応じて変化する。
【００２６】
マイコン１，ＡＳＩＣ２間の通信が終了し、信号ＣＳがハイレベルになると、差動出力端子ＴＸＤＰ，ＴＸＤＮがハイインピーダンス状態となり、Ｄフリップフロップ７及び９はリセットされ、ＡＳＩＣ２は通信待機状態となる。
【００２７】
ここで図４に示すように、差動出力中心電圧の安定待ち時間は、信号ＣＳのレベルが閾値ＶＩＬを下回ってから、差動出力端子ＴＸＤＰ，ＴＸＤＮ間の中心電圧が狙い値である１．２Ｖに達するまでの時間として定義する。図５に示すように、ＡＳＩＣ２のスペックとして、信号ＣＳがアクティブとなってからの時間ｔｌｅａｄが規定されており、
「安定待ち時間＜ｔｌｅａｄ」に収める必要がある。尚、図４及び図５では、端子ＴＸＤＰ，ＴＸＤＮがハイインピーダンスとなっている期間をローレベルで示しているが、電源電圧レベルを示している場合もある。
【００２８】
本実施形態では、ＡＳＩＣ２に電源が投入されれば、信号ＣＳがインアクティブの期間でもオペアンプ２１のフィードバック経路に通電が行われるので、位相補償用のコンデンサ２２が充電され、オペアンプ２１が制御されている。したがって、安定待ち時間が従来よりも短くなるので、時間ｔｌｅａｄを短縮して通信をより速く開始できる。
【００２９】
以上のように本実施形態によれば、ドライバ１０において、アンプ２１の反転入力端子に差動信号の中心設定電圧１．２Ｖを付与し、非反転入力端子に差動出力端子ＴＸＤＰ，ＴＸＤＮ間の中心電圧を入力する。ＦＥＴ１５は、アンプ２１の出力電圧に基づいて、差動信号出力部１７を介して前記中心電圧を制御する。電圧設定部２６は、差動出力端子ＴＸＤＰ，ＴＸＤＮがハイインピーダンス状態となる非送信期間に、アンプ２１の非反転入力端子及び出力端子の電位を所定電圧に設定する。
【００３０】
このように構成すれば、非送信期間においてもアンプ２１のフィードバック経路に通電が行われるので、アンプ２１はスタンバイ状態となる。これにより、信号の送信が開始された際に、アンプ２１の出力端子の電位が送信期間中と同等の電圧により早く到達するようになる。したがって、信号の送信を迅速に開始することができ、ドライバ１０を少ない素子数で小型に構成できる。
【００３１】
また、電圧設定部２６は、抵抗素子１９ａ及び１９ｂの直列抵抗値が終端抵抗の抵抗値に等しく、それらの共通接続点がアンプ２１の非反転入力端子に接続されるダミー抵抗回路１９を備える。ＦＥＴ１８及び２０は、ダミー直列回路１９の両端と、ＦＥＴ１２ｂ，１５との間を断続し、ＦＥＴ２３ａ及び２３ｂは、ダミー直列回路１９の両端と検出用抵抗回路２５との間を断続する。すなわち、ＦＥＴ１８，２０及び２３のオンオフを制御することで、ダミー抵抗回路１９を、非送信期間にフィードバック経路に接続して通電を行うことができ、送信期間にはフィードバック経路より切断できる。これにより、非送信期間にアンプ２１をスタンバイ状態にできる。
【００３２】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図６に示すように、第２実施形態のドライバ３１は、第１実施形態のドライバ１０よりスイッチ２３を削除し、抵抗素子１９ａ及び１９ｂの直列回路を、抵抗素子３２ａ及び３２ｂの直列回路に置き換えたものである。この直列回路，ダミー抵抗回路３２の両端は、ＦＥＴ１８のソース，ＦＥＴ２０のドレインのみに接続されており、抵抗素子３２ａ及び３２ｂの抵抗値は４９．５Ωに設定されている。これらは電圧設定部３３を構成している。
【００３３】
次に、第２実施形態の作用について説明する。第２実施形態では、信号φ３がハイレベルとなる期間に、オペアンプ２１のフィードバック経路にはダミー抵抗回路３２のみが接続される。但し、抵抗素子３２ａ及び３２ｂの抵抗値は５ｋΩと５０Ωとの並列合成値となっているので、第１実施形態と同じ状態である。
【００３４】
以上のように構成される第２実施形態によれば、電圧設定部３３を、ダミー抵抗回路３２とＦＥＴ１８及び２０とで構成し、抵抗素子３２ａ及び３２ｂの抵抗値を、終端抵抗の抵抗値と、検出用抵抗回路２５の抵抗値との並列合成値に設定した。これにより、第１実施形態のドライバ１０よりも部品点数を削減できる。
【００３５】
（第３実施形態）
図７に示すように、第３実施形態のドライバ４１は、第１実施形態のドライバ１０よりＦＥＴ１８及び２０，抵抗素子１９ａ及び１９ｂ並びにスイッチ２３を削除している。また、オペアンプ２１に替わるオペアンプ４２をトランジスタレベルで示している。オペアンプ４２は、ＰチャネルＭＯＳＦＥＴ１２ｃ，４３ａ及び４３ｂ，並びにＮチャネルＭＯＳＦＥＴ４４ａ及び４４ｂを備えている。
【００３６】
ＦＥＴ１２ｃは、ＦＥＴ１２ａとミラー対を構成している。ＦＥＴ４３ａ及び４３ｂは差動対を構成しており、それらのソースはＦＥＴ１２ｃのドレインに接続されている。ＦＥＴ４３ａのゲートは、抵抗素子２５ａ及び２５ｂの共通接続点に接続されている。ＦＥＴ４３ｂのゲートには、差動中心設定電圧１．２Ｖが付与されている。また、ＦＥＴ４３ａ，４３ｂのゲート間には、スイッチ４５が配置されている。
【００３７】
ＦＥＴ４４ａ及び４４ｂはミラー対を構成しており、それぞれのソースはグランドに接続され、ドレインはＦＥＴ４３ａ，４３ｂのドレインに接続されている。ＦＥＴ４４ａ及び４４ｂのゲートは、ＦＥＴ４４ａのドレインに接続されている。ＦＥＴ４４ｂのドレインはオペアンプ４２の出力端子であり、ＦＥＴ１５のゲートに接続されている。ＦＥＴ４４ａ及び４４ｂのドレイン−ゲートとＦＥＴ４４ｂのドレインとの間には、スイッチ４６が配置されている。スイッチ４５及び４６は信号φ４により制御され、これらは電圧設定部４７を構成する。また、スイッチ４５は入力側スイッチに相当し、スイッチ４６は出力側スイッチに相当する。ゲートは制御端子に相当する。
【００３８】
次に、第３実施形態の作用について説明する。信号φ４は、第１実施形態の信号φ３に相当し、非通信時にハイレベルになることでスイッチ４５及び４６をオンさせる。これにより、スイッチ２４ａ及び２４ｂがオフしていても、コンデンサ２２の上端にはスイッチ４５を介して１．２Ｖが付与され、下端にはスイッチ４６を介してＦＥＴ４４ａのドレイン電位が付与される。これによりコンデンサ２２が充電されるので、その分だけ安定待ち時間を短縮できる。
【００３９】
そして、ドライバ４１は、第１実施形態よりも消費電流を低減できる。例えば、ＦＥＴ１２ａ，１２ｂそれぞれに流れるドレイン電流が１００μＡ，３．５ｍＡであり、オペアンプ２１の消費電流も１００μＡであるとする。すると、第１実施形態のドライバ１０では、ＡＳＩＣ２が非通信状態であっても３．７ｍＡの電流が消費されることになる。これに対して、ドライバ４１では、非通信状態で流れる電流は２００μＡになる。
【００４０】
以上のように第３実施形態によれば、電圧設定部４７を、アンプ４２の非反転入力端子に、中心設定電圧１．２Ｖを付与するＦＥＴ４５と、アンプ４２の出力端子にＦＥＴ４４ａのドレイン電位を付与するＦＥＴ４６とを備える。ＦＥＴ４６は、ＦＥＴ４４ａ，４４ｂからなるカレントミラー回路において、アンプ４２の出力端子に接続されてミラー電流を流す経路を構成するＦＥＴ４４ｂのドレインと、ＦＥＴ４４ａ及び４４ｂのゲートとの間に配置する。このように構成すれば、非送信期間においてオペアンプ４２の出力部で消費される電流をカットすることができる。
【００４１】
（その他の実施形態）
オペアンプ２１，４２を電源側に配置し、ＦＥＴ１２に相当するＮチャネルＭＯＳＦＥＴのミラー対をグランド側に配置しても良い。
オペアンプ４２の出力端子に所定電位を付与する構成は、第３実施形態の構成に限る必要は無い。
ＭＯＳＦＥＴに替えて、バイポーラトランジスタを用いても良い。
差動信号の中心設定電圧は、１．２Ｖに限らない。
各抵抗素子の抵抗値も、個別の設計に応じて適宜変更して良い。
【００４２】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００４３】
図面中、２はＡＳＩＣ、６はデータ出力部、１０はドライバ、１５はＮチャネルＭＯＳＦＥＴ、１７は差動信号出力部、１９はダミー抵抗回路、１８はＰチャネルＭＯＳＦＥＴ、２０はＮチャネルＭＯＳＦＥＴ、２１はオペアンプ、２３及び２４はスイッチ、２５は検出用抵抗回路、２６は電圧設定部を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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