(57)【要約】【課題】  電子素子の実装性の向上が可能となり、電子素子実装用基板を使用した電子装置または電子モジュールに誤作動が発生することを低減させることが可能となる。【解決手段】電子素子実装用基板１は、上面に電子素子１０が実装される実装領域４を備える基板２を有している。基板２は上面に実装領域４を囲んで、上面の端部に位置した凹部５を有している。基板２は凹部５に位置した第１膜６を有している。【選択図】図１
2019134014.tif 000002
【特許請求の範囲】
【請求項１】
上面に電子素子が実装される実装領域と、
前記上面に前記実装領域を囲んで、前記上面の端部に位置した凹部と、
前記凹部に位置した第１膜とを有した基板を備えていることを特徴とする電子素子実装用基板。
【請求項２】
上面に電子素子が実装される実装領域を有する連続した複数の基板領域と、
前記基板領域のそれぞれの上面に前記実装領域を囲んで、前記基板領域の上面の端部に位置した凹部と、
前記凹部に位置した第１膜とを備えていることを特徴とする電子素子実装用母基板。
【請求項３】
上面に電子素子が実装される実装領域を有する複数の基板領域と、
前記複数の基板領域を囲んで、前記複数の基板領域と連続して位置したダミー領域と、
前記ダミー領域の上面に位置した凹部と、
前記凹部に位置した第１膜とを備えていることを特徴とする電子素子実装用母基板。
【請求項４】
前記基板は平面視において矩形状であり、
前記凹部は、前記基板の角に沿って２辺に跨っていることを特徴とする請求項１に記載の電子素子実装用基板。
【請求項５】
前記基板は平面視において矩形状であり、
前記凹部は、前記基板の４つの角部にそれぞれ位置していることを特徴とする請求項１または請求項４に記載の電子素子実装用基板。
【請求項６】
前記第１膜は、銅、タングステン、またはモリブデンを含んでいることを特徴とする請求項１、４、５のいずれか１つに記載の電子素子実装用基板。
【請求項７】
前記基板領域は平面視において矩形状であり、
前記凹部は、前記基板領域の角に沿って２辺に跨っていることを特徴とする請求項２に記載の電子素子実装用母基板。
【請求項８】
前記基板領域は平面視において矩形状であり、
前記凹部は、前記基板領域の４つの角部にそれぞれ位置していることを特徴とする請求項２または請求項７に記載の電子素子実装用母基板。
【請求項９】
前記第１膜は、銅、タングステン、またはモリブデンを含んでいることを特徴とする請求項２、３、７、８のいずれか１つに記載の電子素子実装用母基板。
【請求項１０】
平面視において、前記基板領域の境界の延長線上に前記凹部が位置していることを特徴とする請求項３に記載の電子素子実装用母基板。
【請求項１１】
前記基板領域は平面視において矩形状であり、
前記第１膜は、平面視において、前記基板領域の境界と平行に位置しており、十字状であることを特徴とする請求項３または請求項１０に記載の電子素子実装用母基板。
【請求項１２】
請求項１、４、５、６のいずれか１つに記載の電子素子実装用基板と、
前記実装領域に実装された電子素子とを備えたことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等が実装される電子素子実装用基板、および電子装置に関するものである。
【背景技術】
【０００２】
絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板を複数個有する電子素子実装用母基板が知られている。（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１-０９６５２３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、電子素子を実装する工程の一つに電子素子実装用母基板に電子素子を実装し、その後に各電子素子実装用基板を得るために切断する場合がある。このとき、切断を行う位置を定める方法として例えば電子素子実装用母基板のダミー領域にダイシングマークを設けることがある。また、電子素子を実装する際にその位置を定める方法としてアライメントマークを設ける場合がある。
【０００５】
電子素子実装用基板（電子素子実装用母基板）の表面は、塵等の付着あるいは搬送時等に傷等が生じる場合がある。これらの要因により、ダイシングマークを画像認識で認識する際において、これら塵または傷をダイシングマークと誤認識し、または検出できず、電子素子実装用母基板を切断する工程において不具合が生じるおそれや、アライメントマークと誤認識して、または検出できず、電子素子を実装する工程において実装ずれなどが生じるおそれがあった。
【０００６】
また、近年の電子素子実装用基板の小型化の要求により電子素子実装用基板の外辺と実装される電子素子との実装位置の精度は厳しくなり、また電子素子を実装するパッド若しくは内部配線等は外辺とのクリアランスがより小さくなっている。このとき、ダイシングマークが工程誤差等の影響で位置がずれることで、切断位置がずれてしまうおそれがある。
【課題を解決するための手段】
【０００７】
本発明の１つの態様に係る電子素子実装用基板は、上面に電子素子が実装される実装領域と、上面に実装領域を囲んで、上面の端部に位置した凹部と、凹部に位置した第１膜とを有した基板を備えている。
【０００８】
本発明の１つの態様に係る電子素子実装用母基板は、上面に電子素子が実装される実装領域を有する連続した複数の基板領域と、基板領域のそれぞれの上面に実装領域を囲んで、基板領域の上面の端部に位置した凹部と、凹部に位置した第１膜とを備えている。
【０００９】
本発明の１つの態様に係る電子素子実装用母基板は、上面に電子素子が実装される実装領域を有する複数の基板領域と、複数の基板領域を囲んで、複数の基板領域と連続して位
置したダミー領域と、ダミー領域の上面に位置した凹部と、凹部に位置した第１膜とを備えている。
【００１０】
本発明の１つの態様に係る電子装置は、電子素子実装用基板と、実装領域に実装された電子素子電子素子とを備えていることを特徴としている。
【発明の効果】
【００１１】
本発明の１つの態様に係る電子素子実装用基板は、上記のような構成により、切断の位置精度を向上させることが可能となる。よって切断の位置により電子素子の実装位置の精度が低減することを防ぎやすくするとともに、センシングの不具合が発生する、または実装不良が起きることを低減させることが可能となる。また、電子素子実装用基板を使用した電子装置の実装性を向上させることが可能となる。
【００１２】
また、本発明の１つの態様に係る電子素子実装用基板は、上記のような構成により、電子装置をマウントする際において実装不具合の発生を低減させることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。
【図２】図２（ａ）は本発明の第１の実施形態に係る電子モジュールの外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。
【図３】図３（ａ）は本発明の第１の実施形態に係る電子素子実装用基板の要部Ａの拡大平面図であり、図３（ｂ）は図３（ａ）のＸ３−Ｘ３線に対応する縦断面図である。
【図４】図４（ａ）および図４（ｂ）は本発明の第１の実施形態に係る電子素子実装用基板の要部Ａの拡大平面図のその他の態様を示している。
【図５】図５（ａ）および図５（ｂ）は本発明の第１の実施形態に係る電子素子実装用基板の要部Ａの拡大平面図のその他の態様を示している。
【図６】図６（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図６（ｂ）は図６（ａ）のＸ６−Ｘ６線に対応する縦断面図である。
【図７】図７（ａ）は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図７（ｂ）は図７（ａ）のＸ７−Ｘ７線に対応する縦断面図である。
【図８】図８（ａ）は本発明の第４の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図８（ｂ）および図８（ｃ）は図８（ａ）のＸ８−Ｘ８線に対応する縦断面図である。
【図９】図９は本発明の第５の実施形態に係る電子素子実装用母基板の外観を示す上面図である。
【図１０】図１０は本発明の第５の実施形態に係る電子素子実装用母基板の要部Ｂの拡大平面図である。
【図１１】図１１は本発明の第６の実施形態に係る電子素子実装用母基板の外観を示す上面図である。
【図１２】図１２は本発明の第６の実施形態のその他の態様に係る電子素子実装用母基板の外観を示す上面図である。
【図１３】図１３は本発明の第６の実施形態に係る電子素子実装用母基板の要部Ｃの拡大平面図である。
【発明を実施するための形態】
【００１４】
＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。
【００１５】
（第１の実施形態）
図１〜図５を参照して本発明の第１の実施形態における電子モジュール３１、電子装置２１、および電子素子実装用基板１について説明する。なお、本実施形態では図１では電子装置２１を示しており、図２では電子モジュール３１を示している。また、図３〜図５に電子素子実装用基板１の要部Ａの拡大平面図またはその断面図を示す。
【００１６】
電子素子実装用基板１は、上面に電子素子１０が実装される実装領域４を備える基板２を有している。基板２は上面に実装領域４を囲んで、上面の端部に位置した凹部５を有している。基板２は凹部５に位置した第１膜６を有している。
【００１７】
電子素子実装用基板１は、上面に電子素子１０が実装される実装領域４を備える基板２を有している。ここで、図１および図２に示す例では、基板２は複数の絶縁層からなっているが、例えばモールドのような構成またはその他の構成であってもよい。基板２を構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂が使用される。
【００１８】
基板２を形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等が含まれる。基板２を形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等が含まれる。フッ素系樹脂としては例えば、四フッ化エチレン樹脂が含まれる。
【００１９】
基板２は、図１に示すように７層の絶縁層から形成されていてもよいし、６層以下または８層以上の絶縁層から形成されていてもよい。絶縁層が６層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が８層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、図１〜図２に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド３が段差部に設けられていてもよい。
【００２０】
電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が四角形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。
【００２１】
電子素子実装用基板１の基板２は、電子素子１０を実装する実装領域４を有する。ここで、実装領域４は少なくとも１つ以上の電子素子１０が実装される領域であり、例えば電極パッド３の最外周の内側、蓋体が実装される領域、またはそれ以上等、適宜定めることが可能である。なお、本実施形態においては電極パッド３の最外周の内側の領域を実装領域４と仮定している。実装領域４は電子素子１０以外の部品が実装されていても良い。また、実装領域４に実装される電子素子１０および／または部品の個数は特に指定されない。
【００２２】
電子素子実装用基板１の基板２は表面に例えば電子素子１０と接続される電極パッド３
を有していてもよい。さらに基板２の上面、側面または下面には、外部回路接続用電極が設けられていてもよい。外部回路接続用電極は、基板２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続していてもよい。
【００２３】
さらに基板２の上面または下面には、電極パッド３または／および外部回路接続用電極以外に、絶縁層間に形成される内部配線導体および内部配線導体同士を上下に接続する貫通導体が設けられていてもよい。これら内部配線導体または貫通導体は、基板２の表面に露出していてもよい。この内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極はそれぞれ電気的に接続されていてもよい。
【００２４】
電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体は、複数の絶縁層が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅からなっていてもよい。また、電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体は、複数の層が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
【００２５】
電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体の露出表面に、さらにめっき層を有していてもよい。この構成によれば、外部回路接続用の電極、導体層および貫通導体の露出表面を保護して酸化を低減することができる。また、この構成によれば、電極パッド３と電子素子１０とをワイヤボンディング等の電子素子接続材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【００２６】
基板２は上面に実装領域４を囲んで、上面の端部に位置した凹部５を有している。凹部５は基板２の端部に少なくとも１つ以上位置していればよい。また、図１および図２に示す例では、凹部５は扇状で一部において側壁を有していない形状（一部が解放されている形状）であってもよいが、側壁をすべて有するような形状（閉じられた形状）であってもよい。
【００２７】
基板２は凹部５に位置した第１膜６を有している。第１膜６は、基板２が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅からなっていてもよい。また、第１膜６は、基板２が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
【００２８】
一般的に、電子素子１０を実装する際にその位置を定める方法として電子素子実装用基板１にアライメントマークを設ける場合がある。本実施形態においては電子素子実装用基板１の基板２は凹部５を有しており、凹部５に位置した第１膜６を有している。ここで。第１膜６がアライメントマークとして機能させることで、上述した塵または傷がアライメントマーク近傍に生じることを低減させることが可能となる。よって、アライメントマークを画像認識で認識する際において、これら塵または傷をアライメントマークと誤認識し、またはアライメントマークを検出できず、電子素子１０を実装する工程において実装ずれなどの不具合を低減させることが可能となる。
【００２９】
第１膜６は、内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極等はそれぞれ電気的に接続されていてもよい。また、第１膜６は、絶縁膜から成っていてもよい。これにより、第１膜６が金属材料から成るときと同様の効果を奏することが可能となる。また、基板２が電気絶縁性セラミックスからなる場合、第１膜６が同種の絶縁膜であることで、焼結し一体化することが可能となる。よって第１膜６が剥離することを低減できるとともに、切断の際に切断刃が接触しても第１膜６が伸びてショート等が発生することを低減させることが可能となる。
【００３０】
なお、図３に示す例では、第１膜６はＬ字箇所が金属膜または絶縁膜で形成されているが、その逆であってもよい。言い換えると、凹部５の底面にＬ字またはその他の所定の形状以外の箇所に金属膜または絶縁膜からなる第１膜６が位置していてもよい。
【００３１】
第１膜６の露出表面に、めっき層を有していてもよい。この構成によれば、第１膜６の露出表面を保護して酸化を低減することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【００３２】
第１膜６は図１に示す例のように電子素子実装用基板の外辺に接するように設けられていてもよいが、電子素子実装用基板の外辺から間を設けて位置していてもよい。電子素子実装用基板の外辺に接するように設けられていることで、電子素子実装用基板１を切断する際により精度よく切断することができる。言い換えると、電子素子実装用基板に設けられたアライメントマークと電子素子実装用基板の外辺との位置の精度（公差）をより向上させることが可能となる。第１膜６が電子素子実装用基板の外辺から間を設けて位置していることで、第１膜６が切断時に切断刃と接することを低減させることが可能となる。また、第１膜６が外部から接触される事を低減させることが可能となる。よって、第１膜６に傷が発生することで、第１膜６が剥がれるまたは画像認識においてご認識が発生することを低減させることが可能となる。
【００３３】
図１に示す例では、基板２は平面視において矩形状であり、凹部５は、基板２の角に沿って２辺に跨っている。言い換えると、図１に示す例では、矩形状の基板２の角部に凹部５および凹部５に位置する第１膜６を有している。このことで、第1膜６をインデックスマークとしても使用することができ方向性の確認が容易となる。また、第１膜６を画像認識部で検知する場合において、検知しやすくなりより実装性を向上させることができる。また、角部が最上面に位置しないことで搬送容器等との接触によるクラックまたは割れを低減させることが可能となる。また、凹部５は角部以外の部分に設けられていてもよい。
【００３４】
凹部５および凹部５に位置する第１膜６は基板２に少なくとも１つ有していればよく、例えば図１に示す例のように２つ以上有していてもよい。凹部５および凹部５に位置する第１膜６が２つ以上有していることで、その２つの凹部５（第１膜６）の位置関係で、電子素子実装用基板１の実装による回転ズレを確認することができる。よって、外部回路基板にマウントする工程において、電子装置２１が実装による回転ズれをして実装されることを低減させることが可能となる。また、画像認識部にＺ軸方向の距離を測る機能がついている場合などは、凹部５（第１膜６）を２つ有することで、電子素子実装用基板１のＺ軸方向における傾きも検知することができる。
【００３５】
また、基板２は平面視において矩形状であり、凹部５は、基板２の４つの角部にそれぞれ位置していてもよい。このことでより詳細にＺ軸方向における基板２の傾きを検出することができ、よって、外部回路基板にマウントする工程において、電子装置２１が傾いて実装されることを低減させることが可能となる。
【００３６】
また、凹部５および第1膜６が複数個存在するとき、いずれか1つの凹部５または／および第１膜６の大きさ、形状等を異ならせることで、本発明の効果を奏するとともに、電子素子実装用基板１の方向性を示すインデックスマークとして使用することが可能となる。
【００３７】
図３〜図５に、電子素子実装用基板１の要部Ａの拡大図とその断面図、およびその他の実施形態の拡大図を示す。図３に示す例では、図１に示す基板２の凹部（第１膜６）の拡大図および断面図を示す。図３に示す例のように、凹部５の底面に第１膜６は位置している。この構造により、上述した、塵の付着および基板２の傷を低減させ実装性を向上させることが可能となる。なお、ここで凹部５の深さとしては、基板２が電気絶縁性セラミックスの場合、例えば３０μｍ以上あってもよい。これにより、基板２に生じる傷等よりも深い位置に凹部５の底面（第１膜６）を位置させることが可能となり、凹部５の底面（第１膜６）に傷が発生し難くすることができる。図４および図５に要部Ａのその他の実施形態の拡大図を示す。
【００３８】
図３（ａ）に示す例では、凹部５は上面視において扇状であったが、図４に示す例のように、矩形状または矩形状以外の多角形であってもよい。図３(a)に示す例のように、凹
部５が上面視において扇状であることで、凹部５を作製する工程において、基板２にクラックまたは割れを低減させることが可能となる。また、また、図４（ａ）に示す例のように、凹部５は矩形状であることで。また、図４（ｂ）に示す例のように、凹部５は第１膜６を拡大した形状であってもよい。このことで、凹部の開口面積をより小さくすることが可能となり、塵が凹部内部へ侵入する事を低減させることが可能となる。よって、塵の付着を低減させ実装性を向上させることが可能となる。
【００３９】
図３（ａ）に示す例では、第１膜６は上面視においてＬ字の形状であってもよい。Ｌ字の形状であることで、第１膜６がＸ軸およびＹ軸のどちらの方向性も確認することができる。よって、より実装時の位置の精度（公差）を向上させることが可能となる。なお、図３（ａ）に示す例のようなＬ字形状ではなく、第１膜６は図５（ｂ）に示すように２方向に向かった矩形状の膜を２つ有する形状であっても同様の効果を奏することが可能となる。さらに、角部に第１膜６を有していないことで、切断時またはハンドリング時の応力（ストレス）が角部の第１膜６にかからず、第１膜６が捲れるまたは剥がれることを低減させることができる。また、第１膜６は図５（ａ）に示す例のようにＸ軸またはＹ軸のどちらか一方にのみ伸びている形状であってもよい。このことで、第１膜６をインデックスマークとして使用することでで、電子素子実装用基板１の方向性を確認することができる。なお、第１膜６は角部が円弧状であってもよく、円弧状であることで第１膜６が剥がれることを低減させることが可能となる。
【００４０】
＜電子装置の構成＞
図１に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の上面または下面に実装された電子素子１０を備えている。
【００４１】
電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を有している。電子素子１０の一例としては、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等である。なお、電子素子１０は、接着材を介して、基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
【００４２】
電子素子１０と電子素子実装用基板１とは例えばワイヤーボンディング、半田ボール、金バンプ等を含む電子素子接続材１３で電気的に接続されていてもよい。電子装置２１は
、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。ここで、電子素子実装用基板１は基板２の枠状部分の上面に蓋体１２を接続してもよいし、蓋体１２を支え、基板２の上面であって電子素子１０を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基板２とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。
【００４３】
枠状体と基板２と、が同じ材料から成る場合、基板２は枠状体とは開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよい。また、別に設ける、ろう材等でそれぞれ接合してもよい。
【００４４】
また、基板２と枠状体とが別の材料から成る例として枠状体が蓋体１２と基板２とを接合する蓋体接合材１４と同じ材料から成る場合がある。このとき、蓋体接合材１４を厚く設けることで、接着の効果と枠状体（蓋体１２を支える部材）としての効果を併せ持つことが可能となる。このときの蓋体接合材１４は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体１２とが同じ材料から成る場合もあり、このときは枠状体と蓋体１２は同一個体として構成されていてもよい。
【００４５】
蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料、セラミック材料または有機材料が用いられていてもよい。
【００４６】
蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等がある。
【００４７】
電子装置２１が図１に示すような電子素子実装用基板１を有することで、電子装置２１を外部回路基板等にマウントする工程において、マウント時の不具合を低減させることが可能となる。また、電子素子実装用基板１に電子素子１０を実装する工程においても、電子素子１０の実装ズレ等の不具合を低減させることが可能となる。
【００４８】
＜電子モジュールの構成＞
図２に電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の上面または電子装置２１を覆うように設けられた筐体３２とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。
【００４９】
電子モジュール３１は筐体３２（レンズホルダー）を有していてもよい。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１の表面に位置するパッド等と半田などの接合材を介して電気的に接続されていてもよい。
【００５０】
なお、筐体３２は上面視において４方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。
【００５１】
電子モジュール３１が図２に示すような電子装置２１および電子素子実装用基板１を有することで、外部回路基板へのマウント時または電子素子１０を実装時のズレが発生し、電子モジュールを作動させた場合に誤作動が生じる恐れを低減させることが可能となる。
【００５２】
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基板２の製造方法である。
【００５３】
（１）まず、基板２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である基板２を得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
【００５４】
なお、基板２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法等で成形することによって基板２を形成することができる。また、基板２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基板２を形成できる。
【００５５】
（２）次に、スクリーン印刷法等によって、上記（１）の工程で得られたセラミックグリーンシートに電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基板２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。
【００５６】
また、基板２が樹脂から成る場合には、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体は、スパッタ法、蒸着法等によって作製することができる。また、表面に金属膜を設けた後に、めっき法を用いて作製してもよい。
【００５７】
なおこの工程において、凹部５の底面となる箇所に第１膜６となる金属ペーストまたは絶縁ペーストを塗布または充填することが可能となる。
【００５８】
（３）次に、前述のグリーンシートを金型等によって加工する。ここで基板２となるグリーンシートの所定の箇所に、金型、パンチング、またはレーザー等を用いて凹部５を設けてもよい。
【００５９】
（４）次に、各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基板２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製してもよい。また、この時、複数層を積層したセラミックグリーンシートをの所定の位置に、金型、パンチング、またはレーザー等を用いて凹部５とを設けてもよい。もしくは、凹部５となる位置に貫通孔を有する複数のセラミックグリーンシートを準備し、それぞれを積層して複数の層からなる基板２としてもよい。
【００６０】
（５）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、基板２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基板２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる。
【００６１】
（６）次に、焼成して得られた多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分断する。この分断においては、基板２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法またはスライシング法等により基板２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、上述した多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
【００６２】
（７）次に、電子素子実装用基板１の上面または下面に電子素子１０を実装する。電子素子１０はワイヤボンディング等の電子素子接続材１３で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。また、電子素子１０を電子素子実装用基板１に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。
【００６３】
以上（１）〜（７）の工程のようにして電子素子実装用基板１を作製し、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（７）の工程順番および、工程の回数等は指定されない。また、上述した（１）〜（７）の工程の全てを経る必要はない。
【００６４】
（第２の実施形態）
次に、本発明の第２の実施形態による電子素子実装用基板１について、図６を参照しつつ説明する。なお、図６（ａ）は本実施形態における電子素子実装用基板１、電子装置２１の形状を示している。なお、図６に示す電子装置２１では蓋体１２を省略している。
【００６５】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１膜６が断面視において電極パッド３と同一平面状に位置している点である。
【００６６】
図６に示す例では、電子素子実装用基板１の基板２は開口部を有し、開口部の内部の上面に電極パッド３を有しており、凹部５の底面に位置する第１膜６は電極パッド３と同一の高さ（同一平面上）に位置している。例えば電極パッド３または第１膜６はスクリーン印刷法、スパッタ法、蒸着法等によって塗布または形成される。このとき、同一の層（同一平面上）にあるパターン同士はほかの層同士のパターンと比較すると位置の精度（公差）が良くなる傾向がある。そのため、電子素子実装用基板１の電極パッド３と第１膜６とが同一の高さ（同一平面上）にあることで、電極パッド３と第１膜６との位置はずれにくくなる。よって、第１膜６をアライメントマークとして電子素子１０を実装すると、電極パッド３と電子素子１０との位置を精度よく実装することが可能となる。さらに、電子素子実装用基板１を作製する工程において、第１膜６をダイシングマークとして切断することで、電子素子実装用基板１の外辺と第１膜６との位置を精度よく切断することができる。言い換えると、電子素子実装用基板１の外辺と電子素子１０とを、精度良く実装することが可能となる。よって、第１膜６が塵または傷等で画像認識の不具合が生じることを低減させることが可能となるとともに、切断の位置により電子素子１０の実装位置の精度が低減することを防ぎやすくすることが可能となる。よって、センシングの不具合が発生する、または実装不良が起きることを低減させることが可能となる。
【００６７】
なお、電極パッド３が複数層にわたって位置しているときは、第１膜６はいずれかの層の電極パッド３と同一平面上に位置していればよい。なお、幅の小さい電極パッド３が多い層と第１膜６とを同一平面上とすることで、幅の小さい電極パッド３と第１膜６との位置がずれにくくなり、接続不良を低減させることが可能となる。よって、第１膜６をアライメントマークとして電子素子１０を実装すると、電極パッド３と電子素子１０との実装性をより向上させることが可能となる。
【００６８】
なお、電極パッド３と同一平面上に位置する第１膜６は少なくとも１か所あればよく、第１膜６（凹部５）が複数ある場合は、そのほかの第１膜６（凹部５）の高さ一は指定されない。
【００６９】
本実施形態の電子素子実装用基板１の製造方法としては基本的に、第１の実施形態と同様である。例えば、基板２が電気絶縁性セラミックスからなる場合、第１の実施形態の製造方法で、電極パッド３となる金属ペーストを印刷・塗布する際に、第１膜６となる金属ペーストまたは絶縁ペーストを塗布することで作製することができる。
【００７０】
（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図７を参照しつつ説明する。なお、図７（ａ）は本実施形態における電子素子実装用基板１、電子装置２１の形状を示している。なお、図７に示す電子装置２１では蓋体１２を省略している。
【００７１】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１膜６が断面視において電子素子１０の実装面と同一平面状に位置している点である。
【００７２】
図７に示す例では、電子素子実装用基板１の基板２は開口部を有し、実装領域４は開口部の内側に位置しており、凹部５の底面に位置する第１膜６は実装領域４（開口部の底面）と同一の高さ（同一平面上）に位置している。本実施形態に示す例のように、電子素子実装用基板１の実装領域４と第１膜６とが同一の高さ（同一平面上）にあることで、第１膜６をアライメントマークとして電子素子１０を実装すると、実装領域４と電子素子１０との位置を精度よく実装することが可能となる。さらに、電子素子実装用基板１を作製する工程において、第１膜６をダイシングマークとして切断することで、電子素子実装用基板１の外辺と第１膜６との位置を精度よく切断することができる。言い換えると、電子素子実装用基板１の外辺と電子素子１０とを、精度良く実装することが可能となる。よって、第１膜６が塵または傷等で画像認識の不具合が生じることを低減させることが可能となるとともに、切断の位置により電子素子１０の実装位置の精度が低減することを防ぎやすくすることが可能となる。よって、センシングの不具合が発生する、または実装不良が起きることを低減させることが可能となる。
【００７３】
なお、実装領域４は図７に示す例のように開口部の底面に位置していてもよいし、例えば開口部に段差を有しているとき、その段差の上面に位置していてもよい。例えば、開口部に段差を有しているとき、その段差の上面に実装領域４が位置している時は、その段差と同一平面上に第１膜６を位置させることで、上述した効果を奏することが可能となる。
【００７４】
なお、電極パッド３と同一平面上に位置する第１膜６は少なくとも１か所あればよく、第１膜６（凹部５）が複数ある場合は、そのほかの第１膜６（凹部５）の高さ一は指定されない。
【００７５】
また、例えば電子素子実装用基板１が電子素子１０以外の電子部品等が実装される場合、これら電子部品が実装される面と同一平面上に第１膜６を有していてもよい。このことで、第１膜６をアライメントマークとして電子部品を実装すると、電子部品の位置を精度よく実装することが可能となる。さらに、電子素子実装用基板１を作製する工程において、第１膜６をダイシングマークとして切断することで、電子素子実装用基板１の外辺と第１膜６との位置を精度よく切断することができる。言い換えると、電子素子実装用基板１の外辺と電子部品とを、精度良く実装することが可能となる。よって、第１膜６が塵または傷等で画像認識の不具合が生じることを低減させることが可能となるとともに、切断の位置により電子部品の実装位置の精度が低減することを防ぎやすくすることが可能となる。よって、センシングの不具合が発生する、または実装不良が起きることを低減させることが可能となる。
【００７６】
本実施形態の電子素子実装用基板１の製造方法としては基本的に、第１の実施形態と同様である。例えば、基板２が電気絶縁性セラミックスからなる場合、実装領域４が位置するセラミックグリーンシートの所定の箇所に第１膜６となる金属ペーストまたは絶縁ペーストを塗布することで作製することができる。
【００７７】
（第４の実施形態）
次に、本発明の第４の実施形態による電子素子実装用基板１について、図８を参照しつつ説明する。なお、図８は本実施形態における電子素子実装用基板１、電子装置２１の形状を示している。なお、図８に示す電子装置２１では蓋体１２を省略している。
【００７８】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１膜６が断面視において電子素子１０の実装面と同一平面状および電極パッド３と同一平面上に位置している点である。
【００７９】
図８に示す例では、電子素子実装用基板１の基板２は開口部を有し、開口部の内部に、実装領域４と電極パッド３が位置しており、複数設けられた凹部５および第１膜６は実装領域４（開口部の底面）または／および電極パッド３と同一の高さ（同一平面上）に位置している。図８に示す例では、電子素子実装用基板１の実装領域４または／および電極パッド３のそれぞれと複数の第１膜６の少なくともそれぞれ１つがとが同一の高さ（同一平面上）にある。これにより、いずれかの第１膜６をアライメントマークとして電子素子１０を実装すると、電子素子１０の位置を精度よく実装することが可能となる。また、そのほかの第１膜６と電子素子１０との位置関係を画像検査機等で確認することで、例えば基板２が電気絶縁性セラミックスからなる場合、各層の積層ズレの程度を確認することが可能となる。さらに、電子素子実装用基板１を作製する工程において、第１膜６をダイシングマークとして切断することで、電子素子実装用基板１の外辺と第１膜６との位置を精度よく切断することができる。言い換えると、電子素子実装用基板１の外辺と電子素子１０とを、精度良く実装することが可能となる。よって、第１膜６が塵または傷等で画像認識の不具合が生じることを低減させることが可能となるとともに、切断の位置により電子素子１０の実装位置の精度が低減することを防ぎやすくすることが可能となる。よって、センシングの不具合が発生する、または実装不良が起きることを低減させることが可能となる。なおこの時、電子素子１０を実装する際のアライメントマークとして使用した第１膜６とダイシングマークとして使用する第１膜６とは同一のものを使用することで、より効果を向上させることが可能となる。
【００８０】
本実施形態の電子素子実装用基板１の製造方法としては基本的に、第１の実施形態と同様である。例えば、基板２が電気絶縁性セラミックスからなる場合、電極パッド３と同一平面上に位置する第１膜６は電極パッド３と同時に印刷・塗布することで設けることができ、実装領域４と同一平面上に位置する第１膜６は実装領域４が位置するセラミックグリーンシートの所定の箇所に第１膜６となる金属ペーストまたは絶縁ペーストを塗布することで作製することができる。
【００８１】
（第５の実施形態）
図９および図１０を参照して本発明の第５の実施形態における電子素子実装用母基板５１について説明する。なお、本実施形態では図９で電子素子実装用母基板５１を示している。また、図１０に電子素子実装用母基板５１の要部Ｂの拡大平面図を示す。
【００８２】
電子素子実装用母基板５１は、上面に電子素子１０が実装される実装領域４を有する連続した複数の基板領域５２ａを有している。基板領域５２ａはそれぞれの上面に実装領域４を囲んで、基板領域５２ａの上面の端部に位置した凹部５を有している。電子素子実装用母基板５１は凹部５に位置した第１膜６を有している。
【００８３】
電子素子実装用母基板５１は、上面に電子素子１０が実装される実装領域４を有する連続した複数の基板領域５２ａを有している。ここで、基板領域５２ａは複数の実装領域４を有しており、さらにそれ以外の領域も有していてよい。言い換えると、複数の基板領域５２ａは第１の実施形態に記載した電子素子実装用基板１が複数個配列された領域のことである。このような中央部に実装領域４（電子素子実装用基板１）が複数配列された複数の基板領域５２ａを有する電子素子実装用母基板５１は、基板領域５２ａを個々に切断分割することによって、複数の実装領域４（電子素子実装用基板１）を作製することができる。
【００８４】
電子素子実装用母基板５１は、電子素子実装用基板１と同様の材料から構成される。電子素子実装用母基板５１を形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等が含まれる。電子素子実装用母基板５１を形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等が含まれる。フッ素系樹脂としては例えば、四フッ化エチレン樹脂が含まれる。
【００８５】
電子素子実装用母基板５１は電子素子実装用基板１と同様に複数の絶縁層で構成されていてもよい。電子素子実装用母基板５１は、各絶縁層の表面と内部に形成された配線導体が形成されていてもよい。また、電子素子実装用母基板５１の基板領域５２ａは各電子素子実装用基板１と同様にそれぞれの表面に電極パッド３および外部回路接続用電極、内部に貫通導体および内部配線を有していてもよい。
【００８６】
電子素子実装用母基板５１は、各絶縁層の表面と内部に形成された配線導体は、複数の絶縁層が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅からなっていてもよい。また、電子素子実装用母基板５１は、各絶縁層の表面と内部に形成された配線導体は、複数の層が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
【００８７】
電子素子実装用母基板５１は、各絶縁層の表面と内部に形成された配線導体の露出表面に、めっき層を有していてもよい。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【００８８】
これら、電子素子実装用母基板５１の表面と内部に形成された配線導体、実装領域４（電子素子実装用基板１）にそれぞれ形成された電極パッド３等は第１の実施形態と同様の材料で構成されていてもよい。
【００８９】
複数の基板領域５２ａは複数の実装領域４（電子素子実装用基板１）が連続して配列されていてもよいし、各実装領域４（電子素子実装用基板１）の間にはその他の領域を有していてもよい。また、基板領域５２ａにおいて複数の実装領域４（電子素子実装用基板１）は隣り合う実装領域４（電子素子実装用基板１）同士が電気的に接続していてもよい。
【００９０】
基板領域５２ａはそれぞれの上面に実装領域４を囲んで、基板領域５２ａの上面の端部に位置した凹部５を有している電子素子実装用母基板５１は凹部５に位置した第１膜を有している。
【００９１】
一般的に、電子素子１０を実装する工程の一つに電子素子実装用母基板５１に電子素子１０を実装し、その後に各電子素子実装用基板１を得るために切断する場合がある。この時、切断を行う位置を定める方法として例えば電子素子実装用母基板５１にダイシングマークを設けることがある。また、電子素子１０を実装する際にその位置を定める方法としてアライメントマークを設ける場合がある。
【００９２】
電子素子実装用母基板５１の表面は、塵等の付着が生じる場合がある。また、搬送時に搬送容器等と電子素子実装用母基板５１との接触、冶具等と電子素子実装用母基板５１との接触等において傷が生じる場合があった。これらの要因により、ダイシングマークを画像認識で認識する際において、これら塵または傷をダイシングマークと誤認識し、または検出できず、電子素子実装用母基板５１を切断する工程において切断位置がずれる、切断機が停止してしまうなどの不具合があった。
【００９３】
これに対し、本実施形態において、電子素子実装用母基板５１は凹部５を有しており、凹部５に位置した第１膜６を有している。ここで。第１膜６をダイシングマークとして機能させることで、上述した塵または傷がダイシングマーク（第１膜６）近傍に生じることを低減させることが可能となる。よって、ダイシングマーク（第１膜６）を画像認識で認識する際において、これら塵または傷をダイシングマーク（第１膜６）と誤認識し、またはダイシングマーク（第１膜６）を検出できず、電子素子実装用母基板５１を切断する工程において切断ズレなどの不具合を低減させることが可能となる。
【００９４】
電子素子実装用母基板５１の第１膜６は、内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極等はそれぞれ電気的に接続されていてもよい。第１膜６は、電子素子実装用母基板５１が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅からなっていてもよい。また、第１膜６は、電子素子実装用母基板５１が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。第１膜６の露出表面に、めっき層を有していてもよい。この構成によれば、第１膜６の露出表面を保護して酸化を低減することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【００９５】
第１膜６は、絶縁膜から成っていてもよい。これにより、第１膜６が金属材料から成るときと同様の効果を奏することが可能となる。また、基板２が電気絶縁性セラミックスからなる場合、第１膜６が同種の絶縁膜であることで、焼結し一体化することが可能となる。よって第１膜６が剥離することを低減できるとともに、切断の際に切断刃が接触しても第１膜６が伸びてショート等が発生することを低減させることが可能となる。
【００９６】
第１膜６は図９に示す例のように複数の基板領域５２ａの境界線と重なるように設けられていてもよいが、複数の基板領域５２ａの境界線から間を設けて位置していてもよい。基板領域５２ａの境界線と重なるように設けられていることで、電子素子実装用母基板５１を切断する際により精度よく切断することができる。言い換えると、電子素子実装用母基板５１に設けられたダイシングマーク（第１膜６）と電子素子実装用基板１の実装領域４との位置の精度（公差）をより向上させることが可能となる。第１膜６が基板領域５２ａの境界線から間を設けて位置していることで、電子素子実装用母基板５１を切断時に第１膜６と切断刃とが接することを低減させることが可能となる。よって、第１膜６に傷が発生することで、第１膜６が剥がれるまたは画像認識において誤認識が発生することを低減させることが可能となる。また、電子素子実装用母基板５１を切断時に第１膜６と切断刃とが接することを低減させることで、第１膜６が伸びて外観不良または外部とのショートが発生することを低減させることが可能となる。
【００９７】
図９に示す例では、基板領域５２ａは平面視において矩形状であり、凹部５は、基板領域２ａの角に沿って２辺に跨っている。言い換えると、図９に示す例では、矩形状の基板領域５２ａの角部に凹部５および凹部５に位置する第１膜６を有している。第１膜６をダイシングマークとして使用する場合において、各電子素子実装用基板１の角部を指していることになる。よって、第１膜６が複数個あるとき、隣り合う第１膜６同士を切断することで、より切断の位置精度を向上させることが可能となる。また、実装領域４（電子素子実装用基板１）の各角部に凹部５が設けられていることで、角部が最上面に位置しないことになり、切断時の応力により角部にクラックまたは割れが発生する事を低減させることが可能となる。また、凹部５は角部以外の部分に設けられていてもよい。
【００９８】
電子素子実装用母基板５１の基板領域５２ａは平面視において矩形状であり、凹部５は、基板領域５２ａの４つの角部にそれぞれ位置していてもよい。このことで第１膜６をダイシングマークとして使用する場合において、各電子素子実装用基板１の４つの角部を指していることになる。よって、隣り合う第１膜６同士を切断することで、より切断の位置精度を向上させることが可能となる。
【００９９】
図１０に、電子素子実装用母基板５１の要部Ｂの拡大図を示す。図１０に示す例のように、凹部５および第１膜６は隣り合う実装領域４（電子素子実装用基板１）で連続していてもよい。これにより、凹部５を設ける個数を少なくすることができる。よって、凹部５間の距離を開けることができ、凹部５を設ける際の応力でクラックまたは割れが発生することを低減させることが可能となる。また、凹部５および第１膜６が隣り合う実装領域４（電子素子実装用基板１）で連続していることで、実装領域４（電子素子実装用基板１）が小型化した場合においても一定の大きさを保つことが可能となる。よって、凹部５および第１膜６を設ける工程において工程不可を軽減することが可能となる。また、第１膜６をダイシングマークまたはアライメントマークとして使用する場合において、第１膜６が小さすぎる、または凹部５が小さく、画像認識機で認識できない等の不具合を低減させることが可能となる。
【０１００】
図１０に示す例では、基板領域５２ａは平面視において矩形状であり、第１膜６は、平面視において基板領域５２ａの境界と平行に位置しており、十字状であってもよい。このことで、Ｘ軸およびＹ軸のどちらの方向にも第１膜６が伸びていることで、ダイシングマークとして使用が容易となる。また、第１膜６が十字状であることで、第１膜６の中心と各実装領域４（電子素子実装用基板１）の角部の中心とが重なるように位置することが可能となる。よって、第１膜６をダイシングマークとして使用する際に、画像認識機で切断が必要なポイントを確認しやすく、より精度よく切断することが可能となる。
【０１０１】
なお、図１０に示す例では、第１膜６は十字箇所が金属膜または絶縁膜で形成されているが、その逆であってもよい。言い換えると、凹部５の底面に十字またはその他の所定の形状以外の箇所に金属膜または絶縁膜からなる第１膜６が位置していてもよい。
【０１０２】
＜電子素子実装用母基板の製造方法＞
次に、本実施形態の電子素子実装用母基板５１の製造方法の一例について説明する。
【０１０３】
（１）まず、電子素子実装用母基板５１を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である基板２を得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
【０１０４】
なお、電子素子実装用母基板５１が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法、複数層の場合にはビルドアップ法等で成形することによって電子素子実装用母基板５１を形成することができる。また、電子素子実装用母基板５１は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって電子素子実装用母基板５１を形成できる。
【０１０５】
（２）次に、スクリーン印刷法等によって、上記（１）の工程で得られたセラミックグリーンシートに電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、電子素子実装用母基板５１との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。
【０１０６】
また、電子素子実装用母基板５１が樹脂から成る場合には、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体は、スパッタ法、蒸着法等によって作製することもできる。また、表面に金属膜を設けた後に、めっき法を用いて作製してもよい。
【０１０７】
なおこの工程において、凹部５の底面となる箇所に第１膜６となる金属ペーストまたは絶縁ペーストを塗布または充填することが可能となる。
【０１０８】
（３）次に、前述のグリーンシートを金型等によって加工する。ここで基板２となるグリーンシートの所定の箇所に、金型、パンチング、またはレーザー等を用いて凹部５を設けてもよい。
【０１０９】
（４）次に、各絶縁層となるセラミックグリーンシートを積層して加圧する。このこと
により各絶縁層となるグリーンシートを積層し、電子素子実装用母基板５１となるセラミックグリーンシート積層体を作製してもよい。また、この時、複数層を積層したセラミックグリーンシートを所定の位置に、金型、パンチング、またはレーザー等を用いて凹部５とを設けてもよい。もしくは、凹部５となる位置に貫通孔を有する複数のセラミックグリーンシートを準備し、それぞれを積層して複数の層からなる基板２としてもよい。
【０１１０】
（５）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、電子素子実装用母基板５１を得る。なお、この工程によって、前述した金属ペーストは、電子素子実装用母基板５１となるセラミックグリーンシートと同時に焼成され、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる。
【０１１１】
（６）次に、電子素子実装用母基板５１に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
【０１１２】
（第６の実施形態）
図１１〜図１３を参照して本発明の第６の実施形態における電子素子実装用母基板５１について説明する。なお、本実施形態では図１１および図１２で電子素子実装用母基板５１を示している。また、図１３に電子素子実装用母基板５１の要部Ｃの拡大平面図を示す。図１３において、基板領域５２ａの境界の仮想延長線αおよびβは点線で表している。
【０１１３】
電子素子実装用母基板５１は、上面に電子素子１０が実装される実装領域４を有する複数の基板領域５２ａを有している。電子素子実装用母基板５１は、複数の基板領域５２ａを囲んで、複数の基板領域５２ａと連続して位置したダミー領域５２ｂを有している。電子素子実装用母基板５１は、ダミー領域５２ｂの上面に位置した凹部を有している。電子素子実装用母基板５１は凹部５に位置した第１膜６を有している。
【０１１４】
ここで、電子素子実装用母基板５１の基本的な構造並びに電子素子実装用母基板５１を構成する絶縁層、電極パッド３、凹部５と、第１膜６およびその他、電子素子実装用母基板５１の基本的な材料／条件／構成／製造方法は第５の実施形態と類似であるため説明は省略する。以下、第６の実施形態における特徴部分のみ説明をする。
【０１１５】
電子素子実装用母基板５１は、複数の基板領域５２ａを囲んで、複数の基板領域５２ａと連続して位置したダミー領域５２ｂを有している。ここで、ダミー領域５２ｂとは複数の基板領域５２ａ以外の領域のことであり、電解メッキ用の導通パターン（メッキダイバー）等、変形防止用のメタライズパターンまたはスリット等を有していてもよい。
【０１１６】
電子素子実装用母基板５１は、ダミー領域５２ｂの上面に位置した凹部を有している。電子素子実装用母基板５１は凹部５に位置した第１膜６を有している。
【０１１７】
一般的に、電子素子１０を実装する工程の一つに電子素子実装用母基板５１に電子素子１０を実装し、その後に各電子素子実装用基板１を得るために切断する場合がある。この時、切断を行う位置を定める方法として例えば電子素子実装用母基板５１のダミー領域５２ｂにダイシングマークを設けることがある。また、電子素子１０を実装する際にその位置を定める方法としてアライメントマークを設ける場合がある。
【０１１８】
電子素子実装用母基板５１の表面は、塵等の付着が生じる場合がある。また、搬送時に搬送容器等と電子素子実装用母基板５１との接触、冶具等と電子素子実装用母基板５１との接触等において傷が生じる場合があった。これらの要因により、ダイシングマークを画像認識で認識する際において、これら塵または傷をダイシングマークと誤認識し、または
検出できず、電子素子実装用母基板５１を切断する工程において切断位置がずれる、切断機が停止してしまうなどの不具合があった。
【０１１９】
これに対し、本実施形態において、電子素子実装用母基板５１は凹部５を有しており、凹部５に位置した第１膜６を有している。ここで。第１膜６をダイシングマークとして機能させることで、上述した塵または傷がダイシングマーク（第１膜６）近傍に生じることを低減させることが可能となる。よって、ダイシングマーク（第１膜６）を画像認識で認識する際において、これら塵または傷をダイシングマーク（第１膜６）と誤認識し、またはダイシングマーク（第１膜６）を検出できず、電子素子実装用母基板５１を切断する工程において切断ズレなどの不具合を低減させることが可能となる。
【０１２０】
また、近年の電子素子実装用基板１の小型化の要求により電子素子実装用基板１の外辺と実装される電子素子１０との実装位置の精度は厳しくなっている。また電子素子１０を実装する電極パッド３若しくは電子素子実装用基板１の内部配線等は電子素子実装用基板１の外辺とのクリアランス（距離）がより小さくなっている。ダイシングマークが工程誤差等の影響で位置がずれると、切断する位置がずれてしまう場合がある。切断位置がずれることで、外辺基準で電子素子１０を実装する場合、電子素子の実装位置がずれてセンシングの不具合が発生する懸念、実装不良が起きる懸念がある。また、電子素子を実装するパッド若しくは内部配線等が切断され、電子素子を実装できないまたは電気的に不具合が起きる懸念がある。
【０１２１】
これに対し、本実施形態では、電子素子実装用母基板５１は凹部５を有しており、凹部５に位置した第１膜６を有している。このことで、第１膜６を設ける位置により、ダイシングマークが工程誤差等の影響で位置がずれることを低減させることが可能となる。よって、切断位置のずれで、電子素子１０の実装位置がずれてセンシングの不具合が発生すること、電子素子１０の実装不良が発生すること、また電子素子を実装するパッド若しくは内部配線等が切断され、電子素子を実装できないまたは電気的に不具合が発生する事を低減させることが可能となる。ここで、第１膜６の位置としては、例えば電子素子１０の実装領域４と同一平面上に第１膜６が位置することで、電子素子１０の実装位置がずれてセンシングの不具合が発生することを低減させることが可能となる。また、例えば電子素子１０を接続する電極パッド３と同一平面上に第１膜６が位置することで電子素子１０の実装不良が発生することを低減させることが可能となる。また、電子素子実装用基板１の外辺から距離が小さい内部配線（または電極パッド３）が多い層と同一平面上であることで、電子素子を実装するパッド若しくは内部配線等が切断され、電子素子を実装できないまたは電気的に不具合が発生する事を低減させることが可能となる。
【０１２２】
電子素子実装用母基板５１の第１膜６は、内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極等はそれぞれ電気的に接続されていてもよい。第１膜６は、電子素子実装用母基板５１が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅からなっていてもよい。また、第１膜６は、電子素子実装用母基板５１が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。第１膜６の露出表面に、めっき層を有していてもよい。この構成によれば、第１膜６の露出表面を保護して酸化を低減することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【０１２３】
第１膜６は、絶縁膜から成っていてもよい。これにより、第１膜６が金属材料から成るときと同様の効果を奏することが可能となる。また、基板２が電気絶縁性セラミックスからなる場合、第１膜６が同種の絶縁膜であることで、焼結し一体化することが可能となる。よって第１膜６が剥離することを低減させることが可能となる。
【０１２４】
図１１に示す例のように、ダミー領域５２ｂに位置する凹部５および第１膜６は複数の基板領域５２ａの近傍に位置していてもよいし、図１２に示す例のように離れて位置していてもよい。ダミー領域５２ｂに位置する凹部５および第１膜６が複数の基板領域５２ａの近傍に位置していることで、複数の基板領域５２ａを切断する工程において、切断を開始する箇所（第１膜６）と切断箇所（基板領域５２ａ）との距離が小さいため、誤差が生じ辛くより切断の精度を向上させることが可能となる。また、凹部５および第１膜６が複数の基板領域５２ａから離れて位置していると、切断刃が接触する時の応力が基板領域５２ａに伝わることを低減することができ、基板領域５２ａにクラックまたは割れが発生することを低減させることが可能となる。また、凹部５を設ける工程における応力により、基板領域５２ａにクラックまたは割れが発生することを低減させることが可能となる。
【０１２５】
図１１および図１２ではダミー領域５２ｂにのみ凹部５および第１膜６が設けられているが、複数の基板領域５２ａの端部それぞれにも凹部５および第１膜６は設けられていてもよい。電子素子実装用母基板５１が、ダミー領域５２ｂのみに凹部５および第１膜６を有していることで、凹部５の個数が少なくなり凹部５を作製する金型等の経費の削減および工程の不可を低減させることが可能となる。また、凹部５の個数を少なくすることで、例えば電子素子実装用母基板５１が電気絶縁性セラミックスからなるとき、電子素子実装用母基板５１の全体の変形を低減させることが可能となる。電子素子実装用母基板５１が、ダミー領域５２ｂおよび複数の基板領域５２ａの端部それぞれにも凹部５および第１膜６を有していることで、複数の凹部５および第１膜６間の距離を小さくすることが可能となるため細かい軌道修正が可能となり、第１膜６をダイシングマークとして使用した場合の切断の位置精度をより向上させることが可能となる。
【０１２６】
図１３に、電子素子実装用母基板５１の要部Ｃの拡大図を示す。図１３に示す例のように、平面視において、基板領域５２ａの境界の延長線（αおよびβ）上に凹部５が位置している。これにより、第１膜６をダイシングマークとして機能させることができる。よって、電子素子実装用母基板５１を切断する工程において切断ズレなどの不具合を低減させることが可能となる。
【０１２７】
基板領域５２ａの境界の延長線（αおよびβ）は第１膜６の中心近傍を通っていて見よい。これにより、第１膜６をダイシングマークとして機能させる際に、第１膜６の中心から切断をすることになる。よって、電子素子実装用母基板５１を切断する工程において切断位置の設定などの工程不可を低減させることが可能となる。
【０１２８】
図１３に示す例では第１膜６は十字状であるが、それ以外の形状であってもよい。例えば、Ｘ軸方向またはＹ軸方向の何れかの方向に延びている矩形状の形状であってもよい。
【０１２９】
なお、本発明は上述の実施形態の例に限定されるものではなく、本発明に係る各実施形態、その内容に矛盾をきたさない限り、すべてにおいて組合せ可能である。数値などの種々の変形は可能である。また、例えば、凹部５および第１膜６の形状は、図１〜図１３に示す例以外の形状（円形状、矩形状、楕円状等）であっても構わない。また、複数の、凹部５および第１膜６のそれぞれの平面視における大きさが異なっていても同じでも構わない。第１膜６があることによって、目印となり、電子素子の実装性が向上する。また、例えば、図１〜図１３に示す例では、電極パッド３の形状は上面視において四角形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極パッド３、凹部５および第１膜６の配置、数、形状および電子素子の実装方法などは指定されない。
【符号の説明】
【０１３０】
１・・・・電子素子実装用基板
２・・・・基板
３・・・・電極パッド
４・・・・実装領域
５・・・・凹部
６・・・・第１膜
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接合材
１４・・・蓋体接合材
２１・・・電子装置
３１・・・電子モジュール
３２・・・筐体
５１・・・電子素子実装用母基板
５２ａ・・基板領域
５２ｂ・・ダミー領域
α・・・・基板領域の境界の仮想線
β・・・・基板領域の境界の仮想線
【図１】
2019134014.tif 000003
【図２】
2019134014.tif 000004
【図３】
2019134014.tif 000005
【図４】
2019134014.tif 000006
【図５】
2019134014.tif 000007
【図６】
2019134014.tif 000008
【図７】
2019134014.tif 000009
【図８】
2019134014.tif 000010
【図９】
2019134014.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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