(57)【要約】      （修正有）【課題】画素サイズを縮小し、高速変調を維持しながら消費電力を低減する裏面照射型飛行時間型撮像素子を提供する。【解決手段】裏面照射型飛行時間型撮像素子であって、半導体層は第１導電型のドーパントがドープされており、第１導電型のドーパントがドープされた、少なくとも２つの制御領域と、少なくとも２つの制御領域を包囲するように形成され、第１導電型とは逆の第２導電型のドーパントがドープされた少なくとも２つの検出領域とを含む。半導体層が形成される半導体基板の厚さは、裏面照射用に構成される。検出器デバイスは、検出領域を絶縁するために半導体層に形成され、かつ、２つの検出領域の間に位置する第１導電型の半導体領域をさらに含む。半導体領域は、ウェルまたは深いウェルであり、かつ、画素回路要素を含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
−半導体基板と、
−該半導体基板に形成され、該半導体基板側から入射した電磁放射線を検出するための半導体層と、
を有する裏面照射型飛行時間型撮像素子であって、
−前記半導体層は第１導電型のドーパントがドープされており、
−前記第１導電型のドーパントがドープされた、少なくとも２つの制御領域と、
−前記少なくとも２つの制御領域を包囲するように形成され、前記第１導電型とは逆の第２導電型のドーパントがドープされた少なくとも２つの検出領域と、
を含み、
−前記半導体層が形成される前記半導体基板の厚さは裏面照射用に構成され、
−検出器デバイスは、前記検出領域を絶縁するために前記半導体層に形成されかつ前記２つの検出領域の間に位置する前記第１導電型の半導体領域をさらに含み、前記半導体領域はウェルまたは深いウェルであり、かつ画素回路要素を含む、
ことを特徴とする、検出器デバイス。
【請求項２】
前記半導体層はｐ−ドープエピタキシャル層である、請求項１に記載の検出器デバイス。
【請求項３】
前記半導体層はｎ−ドープエピタキシャル層である、請求項１に記載の検出器デバイス。
【請求項４】
前記半導体層は前記第１導電型のドーパントをドープされた前記半導体基板上に形成され、前記半導体基板のドーパント濃度は前記半導体層のドーパント濃度より高い、請求項１〜３のいずれか一項に記載の検出器デバイス。
【請求項５】
前記検出領域は、前記第１導電型とは逆の導電型のドーパントをドープされたウェルを含む、請求項１〜４のいずれか一項に記載の検出器デバイス。
【請求項６】
前記検出領域は、前記半導体層の前記逆の導電型の前記ウェルの上に形成されたオーミックコンタクトをさらに含む、請求項５に記載の検出器デバイス。
【請求項７】
前記制御領域は、前記第１導電型のドーパントをドープされたウェルを含む、請求項１〜６のいずれか一項に記載の検出器デバイス。
【請求項８】
前記制御領域は、前記半導体層の前記第１導電型の前記ウェルの上に形成されたオーミックコンタクトをさらに含む、請求項７に記載の検出器デバイス。
【請求項９】
前記制御領域の間に強い電界をもたらすために、前記半導体層の前記制御領域の前記ウェルの下に形成された、前記第１導電型のドーパントをドープされた深いウェルをさらに含む、請求項７または８に記載の検出器デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの制御領域間に多数キャリア電流が生成され、かつ制御領域間に生成される電界の影響下で光生成少数キャリアが検出領域へ向けられるようにした、半導体層に入射する電磁放射線を検出するための、多数電流によって補助される検出器デバイスに関する。
【０００２】
本発明は、撮像素子（イメージャ、ｉｍａｇｅｒ）、特に飛行時間型撮像素子、ビデオゲーム、および他の家電製品等に使用することができる。
【背景技術】
【０００３】
コンピュータビジョンは、画像を取得し、処理し、解析し、かつ理解するための方法を含む成長中の研究分野である。特に、コンピュータビジョンにおける１つの研究テーマは奥行知覚、すなわち、換言すると立体（３Ｄ）視である。
【０００４】
飛行時間技術は、単なる例としてこれを挙げるが、奥行知覚の最も有望な技術の１つである。飛行時間（ＴＯＦ）カメラシステム３は、図１に示されている。ＴＯＦカメラシステムは、光源１８から物体までの光の飛行時間を解析することによって、シーン１５の３Ｄ画像を取得する。ＴＯＦカメラシステム３は、専用照射ユニット１８およびデータ処理手段４を備えたカメラを含む。
【０００５】
ＴＯＦカメラシステムの周知の基本的動作原理は、専用照射ユニットを用いて予め定められた波長の変調光１６で、例えば少なくとも１つの予め定められた周波数の光パルスで、シーン１５を能動的に照射することである。変調光はシーン内の物体から反射される。レンズ２は反射光１７を捕集し、カメラの撮像センサ１に物体の像を形成する。カメラから物体までの距離によって、変調光、例えばいわゆる光パルスの出射とこれらの光パルスのカメラにおける受光との間に遅延が生じる。反射物体とカメラとの間の距離は、観察される時間遅延および高速定数値の関数として決定することができる。より複雑かつ信頼できる別の実施形態では、出射される基準光パルスと捕捉される光パルスとの間の複数の位相差は、相関測定によって決定することができ、奥行情報を推定するために使用することができる。
【０００６】
位相差の決定は、特に電流によって補助される（ｃｕｒｒｅｎｔ  ａｓｓｉｓｔｅｄ）フォトニック復調器（ＣＡＰＤ）によって実行することができる。ＣＡＰＤの原理はＥＰ１５１３２０２Ｂ１（特許文献１）に記載され、図２Ａ〜Ｃに図示されている。それは復調ノード、いわゆる「タップ」に基づいている。図２Ａ〜Ｃに描かれたＣＡＰＤは２つのタップを含む。各タップは制御領域６１、６２および検出領域６３、６４から成る。制御領域６１と６２との間に印加される電位を制御することによって、関連付けられるタップの検出能を制御することが可能である。光子が画素の感光領域内に入射すると、特定の位置に電子正孔ｅ−／ｈ＋対が生成される。電子正孔対は、存在する電界であって流れる多数電流に関連付けられる電界によって分離される。この電界は、光生成される少数キャリア６６、６９それぞれを、流れる多数電流とは反対の方向に、すなわち検出領域６３、６４に向かってドリフトさせる。
【０００７】
画素がいくつかのタップ（ｔａｐ）を含む場合に、他のタップに対して正電位が１つのタップに印加されると、図２ＢおよびＣによって示されるように、このタップは起動され、画素における光生成された少数キャリアの大部分を受け取る。適切な駆動信号を制御領域に印加することによって、相関測定を実行することができ、かつ奥行知覚を得ることができる。
【０００８】
図３には、先行技術を示すためにＣＡＰＤの２タップトポロジーが提示されている。画素は２つの復調ノードすなわちタップを含む。各タップはそれぞれ制御領域６、８および検出領域５、７から成る。このトポロジーでは、各検出領域５、７はそれぞれ制御領域６、８によって包囲される。画素はまた、タップに関連付けられる回路１１、１２をも含む。回路要素１１、１２および制御領域６、８は高ドープ領域ｐ＋とすることができる一方、検出領域５、７はｎ＋型領域とすることができる。各検出領域５、７は、空乏領域１３、１４、例えばｎウェル領域に関連付けることができる。先行技術では、デバイスが形成される層は通常ｐ−−層である。ｐ型制御領域がｐ型層のｎ型検出領域を包囲するという事実によって、２つの検出領域の間の漏れの回避が可能になる。
【０００９】
２つの制御ノードの間に形成される電界は、高い検出能および高い復調コントラストを達成するために、可能な限り高くしなければならない。この要件は高い消費電力を伴う。これはＣＡＰＤの主要な欠点の１つである。ＣＡＰＤの消費電力Ｐは以下の方程式に従う。ＲおよびΔＶはそれぞれ制御領域間の抵抗および電位差である。
【００１０】
【数１】
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【００１１】
消費電力はいくつかの方法で低減することができる。第一に、制御領域間の電位差ΔＶを低下することができる。第二に、制御領域間の抵抗を高めるために、それらの間の距離を増大することができる。これらの解決策は、電荷キャリア輸送速度および速度復調を決定する層の電界強度に影響するので、どちらの解決策もデバイスの変調コントラストに影響を及ぼすであろう。
【００１２】
図２Ａ〜Ｃおよび図３に示す従来のＣＡＰＤの実施では、消費電力の低減は通常、高オーミックエピタキシャル層（例えばｐ−−ドープ）によってノードを分離することによって達成され、それは結果的に貴重な画素の光学領域を使用し、かつ画素ピッチの縮小を難しくする。加えて、画素トランジスタは通常ｐウェル領域に位置し、再び物理的に、画素の検出ノードから離れる。分離要件は、画素トランジスタのような他の物に使用できない空間を意味する。したがって、従来のＣＡＰＤでは、画素ピッチの低減は、低い消費電力および高いフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）を目標とするデバイスの仕様と結合されたときに、非常に難しい問題として残っている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】欧州特許第１５１３２０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
画素のサイズを縮小し、かつ高速変調を維持しながら、ＣＡＰＤの消費電力を低減するための解決策は、まだ提案されていない。本発明は、従来のＣＡＰＤ手法の小さい画素ピッチにおける消費電力に悪影響を生じることなく、さらなる画素小型化のための解決策をもたらすＣＡＰＤデバイスのアーキテクチャを提案し、かつ同時に、それはＢＳＩの実施にＣＡＰＤ構成を実施するためのプラットフォームを可能にする。
【課題を解決するための手段】
【００１５】
発明の概要
本発明は、請求項１に記載する、多数電流によって補助される検出器デバイスに関する。
【００１６】
半導体層には第１導電型（ｐ−またはｎ−）のドーパントを低濃度にドープすることが有利である。ドーパントの濃度は、検出領域間に適正な電気的絶縁をもたらすように適応されることが好ましい。
【００１７】
層は基板上に形成することもでき、基板のドーパント濃度は半導体層のドーパント濃度より高い。
【００１８】
照射は前面照射（ＦＳＩ）、または好ましくは裏面照射（ＢＳＩ）とすることができる。
【００１９】
好ましくは、検出器デバイスは、半導体層に形成されかつ検出領域を絶縁するために２つの検出領域の間に位置する、第１導電型の半導体領域を含み、ここで半導体領域（４５）はオーミックコンタクト、ウェル、または深いウェルのうちの少なくとも１つである。この半導体領域は制御領域の強い絶縁をもたらす。
【００２０】
ＢＳＩを実施する場合、２つの検出領域の間に位置する半導体領域はウェルまたは深いウェルであり、画素回路要素を受容するように配設することができる。検出領域の絶縁を確保しながらデバイスのサイズをかなり縮小することができるので、これは非常に有利である。
【００２１】
本発明の他の利点および新規の特徴は、以下の詳細な説明を添付の図面と併せて考察することにより、さらに明瞭になるであろう。
【００２２】
本発明は、以下の説明および添付の図面に照らしていっそう理解が深まるはずである。
【図面の簡単な説明】
【００２３】
【図１】ＴＯＦシステムの基本的動作原理を示す。
【図２Ａ】先行技術に係るデバイスの上面図を示す。
【図２Ｂ】１つの電流状態にある図２Ａのデバイスの断面図を示す。
【図２Ｃ】別の電流状態にある図２Ａのデバイスの断面図を示す。
【図３】制御領域が検出領域を包囲する、先行技術に係る画素の上面図を示す。
【図４】本発明に係る検出器デバイスの第１実施形態の上面図を示す。
【図５】図４の検出器デバイスの線Ａ−Ａ´に沿って切った断面図を示す。
【図６】本発明の別の実施形態に係る検出器デバイスの断面図を示す。
【図７】照射が裏面照射である、本発明のさらなる実施形態に係る検出器デバイスの断面図を示す。
【図８】本発明のＦＳＩ実施形態とＢＳＩ実施形態との相違を示す。
【００２４】
本発明の利点および新規の特徴は、以下の詳細な説明を添付の図面と併せて考察することにより、さらに明瞭になるであろう。
【発明を実施するための形態】
【００２５】
本発明をｐ型エピタキシャル層および基板に関連して説明するが、本発明はその範囲内に、ｐおよびｎ領域がそれぞれｎおよびｐ領域になる相補型デバイスを含む。当業者は、本発明の趣旨から逸脱することなく、そのような変更を加えることができる。
【００２６】
また、ｎ、ｐ、ｎ＋、ｐ＋、ｐ−、およびｐ−−、ｎウェル、ｐウェル、深いｎウェル、および深いｐウェルという用語は、当業者にはよく知られていることを理解されたい。ｎ、ｐ、ｎ＋、ｐ＋、ｐ−、およびｐ−−という用語は、当業者にはよく知られている半導体材料におけるドーピングレベルの範囲を指す。
【００２７】
ｎおよびｐという用語は、ｎドープ領域およびｐドープ領域、通常はそれぞれヒ素およびホウ素のドープ領域を指す。ｎ＋、ｐ＋はそれぞれ、ＮウェルおよびＰウェル用の高ドープされた浅いコンタクト領域を指す。ｐ−はＰウェルのような低濃度にドープされたｐ型領域を指し、ｐ−−は、ｐ−より少なくとも２桁低い真性濃度に近い、非常に低濃度にドープされたｐ型領域を指す。この場合、ｐ−−は、約５５０〜１０ｋΩ・ｃｍの抵抗率を持つエピタキシャル高抵抗層または高オーミック層とすることができる。例えば、ｐ−−に対するこの値に基づいて、ｐ−濃度は約１５Ω・ｃｍ〜１００Ω・ｃｍの抵抗率に相応させることができ、ｐ＋＋は約０．０１〜１Ω・ｃｍの抵抗率に相応させることができる。
【００２８】
ロジックのようなＣＭＯＳのベースラインアプリケーションに使用される標準的半導体材料は、１５Ω・ｃｍの抵抗率を持つエピタキシャル層および０．００１Ω・ｃｍの抵抗率を持つ基板である。
【００２９】
ＲＦおよび電力用高電圧用途の場合、エピタキシャル層の抵抗率は、４μｍの厚さで約５０Ω・ｃｍないし１２０Ω・ｃｍである。
【００３０】
ＣＡＰＤのような撮像素子の場合、１０ないし２３μｍの厚さで５００Ω・ｃｍないし１０ｋΩ・ｃｍの抵抗率を持つエピタキシャル層が一般的に、０．０１Ω・ｃｍないし１Ω・ｃｍの抵抗率を持つ、別名バルクとしても知られる基板と共に使用される。
【００３１】
本発明は、前面照射（ＦＳＩ）デバイスおよび裏面照射（ＢＳＩ）デバイスの両方に関係する実施形態に関する。前面照射デバイスおよび裏面照射デバイスは、入射光と比較したチップ上の回路の位置に注目することによって定義される。ＦＳＩは、光が回路と同じ側に入射するデバイスを意味する。ＦＳＩでは、光は回路の前面に入射し、読出回路を通過し、光検出器に集光される前に相互結合する。
【００３２】
対照的に、ＢＳＩは、回路が配置されていない反対側に光が入射するデバイスを意味する。ＢＳＩ構造を使用することの裏にある趣旨は、回路を通過する間に光が失われないということである。
【００３３】
図３は、本発明に係る検出器デバイスの第１実施形態の上面図を示す。図３では、検出器デバイスは半導体層４０に形成された４つのタップを含む。各タップは、検出領域ＤＥＴ０、ＤＥＴ１によってそれぞれ包囲された制御領域ＭＩＸ０、ＭＩＸ１を含む。検出領域は、図３に示されるように矩形の形状とすることができるが、それに限定されない。ソース４１は制御領域ＭＩＸ０に電流を注入し、制御領域ＭＩＸ１に電流をドレインする。このソースは半導体層４０の制御領域ＭＩＸ０、ＭＩＸ１の間に多数キャリア電流を発生させる。多数電流は電界に関連付けられる。図３に提示される構成では、多数キャリアは正孔ｈ＋であり、少数キャリアは電子ｅ−である。図４における線Ａ‐Ａ´は、図５のために断面が作成される位置を示す。
【００３４】
図４では、検出器デバイスは正方形として描かれている。円形または多角形のような、しかしそれに限らず、別の潜在的なジオメトリを有利に実施することができるように、制御ＭＩＸ電極は検出器電極リングによって封止されたアイランドであることに言及することは重要である。
【００３５】
図５では、多数正孔電流は実線で示され、その方向は矢印によって表示される。電磁放射線４３、例えば光子が層４０に入射すると、幾つかの電子正孔対が層４０に生成される。電子正孔対は存在する電界によって分離され、この電界は流れる多数正孔電流に関連付けられる。少数キャリア４２は、多数キャリアがドレインされる領域により近い検出領域、すなわち、ここではＤＥＴ０に向かって移動する。ＤＥＴ１もまた、ＭＩＸ０およびＭＩＸ１に印加される電位に応じて起動することができる。電子の移動は、流れる多数電流に関連付けられる現在の電界に基づくドリフトによる。
【００３６】
制御領域ＭＩＸ０、ＭＩＸ１は少なくともＰウェル２８、３１を含む。それらは３つの異なる領域ｐ＋、Ｐウェル、および深いＰウェルを含むことができる。高ドープされた半導体コンタクト２７、３０、例えばｐ＋コンタクトは、Ｐウェル２８、３１の上に形成することができる。このコンタクトに高濃度ドーピングを行うことにより、ソース４１を介して多数電流を注入するために使用されるオーミックコンタクトが生成される。Ｐウェルの下に深いＰウェル２９、３２を設けることもできる。深いＰウェルの目的は、エピタキシャル層の電位の適正な制御をもたらし、かつ２つのＭＩＸコンタクトの間の側方電界を増強するために、制御電極を層４０内により深く伸長させることである。
【００３７】
検出領域ＤＥＴ０、ＤＥＴ１は、生成された少数キャリア４２を捕集するために、半導体層４０とｐｎ接合を形成する少なくともＮウェル２４、２６を含むことができる。検出領域ＤＥＴ０、ＤＥＴ１は、生成された少数キャリア４２を捕集するために半導体層４０と共にＮ＋／ＰＳＵＢ、Ｎウェル／ＰＳＵＢ、ＤＮウェル／ＰＳＵＢフォトダイオードのようなｐｎ接合光検出器を形成する、Ｎ＋インプラント、Ｎウェル、または深いＮウェルの任意の組合せとすることのできるｎ型領域を含むことができるが、それに限定されない。検出領域ＤＥＴ０、ＤＥＴ１はまた、回路２１、２２とオーミックコンタクトを形成し、かつ例えば読出回路を介して少数キャリアの読出を可能にするために、Ｎウェル２４、２６の上に形成されたｎ＋コンタクト２３、２５を含むこともできる。ｐｎ接合の検出を介して電子がＮウェル２４、２６内に拡散する可能性および速度を高めるために、かつこうして検出器の感度を高めるために、Ｎウェル２４、２６を正孔電流ソースＭＩＸ０、ＭＩＸ１の近くに配置する必要がある。Ｎウェルは、２つのＭＩＸ電極の間の側方電界によって捕捉され、かつより高いバイアスを持つタップの方向にドリフトされた、光生成された電子を捕捉することができなければならない。
【００３８】
先行技術では、図３によって示されるように、ｐ型制御領域６、８はｎ型検出領域５、７を包囲し、ｐ型層に形成される。これは、検出領域５、７が包囲制御領域６、８によって電気的に絶縁され、かつ捕捉された少数キャリアの漏れが起こり得ないことを意味する。検出領域の間に短絡が形成できない。ＦＳＩ（前面照射）では、ＣＡＰＤの実施に使用されるウェハ材料は通常、ｐ−−ドープされたエピタキシャル層であり、そこにフォトダイオードおよび画素の回路が形成される。ｐ−−層は、５００Ω・ｃｍから１０ｋΩ・ｃｍの間の抵抗率を得るために、ホウ素を低濃度にドープされる。基板もまた使用することができる。それは通常、０．０１〜１Ω・ｃｍの抵抗率を持つ、ホウ素を高濃度にドープされたｐ＋＋材料であり、その上にエピタキシャルシリコン層が形成される。通常、赤外線（ＩＲ）照射（８５０ｎｍ）の場合、基板またはウェハは７５０μｍの総厚さを有し、そのうちの上部２３μｍは、抵抗率が高い、あるいは低濃度にドープされたエピタキシャル層であり、そこに光生成された少数キャリア（ｅ−）が生成される。エピタキシャル層の厚さは、１５〜２０μｍ程度のシリコンにおけるＩＲ光の吸収に適合するように調整される。少数キャリアは、それらを検出器またはフォトダイオード接合部のカソードによって捕集することができるように、基板ではなくエピタキシャル層で生成される必要がある。高ドープ基板内部における再結合は回避しなければならない。
【００３９】
本発明では、ｐ型制御領域ＭＩＸ０、ＭＩＸ１およびｎ型検出領域ＤＥＴ０、ＤＥＴ１の位置は変更され、検出領域ＤＥＴ０、ＤＥＴ１が制御領域ＭＩＸ０、ＭＩＸ１を包囲する。本発明では、制御領域ＭＩＸ０、ＭＩＸ１は検出領域によって封止されたアイランドである。この変更によって、２つのＭＩＸ電極の間の分離としてＮウェル検出器領域を使用することにより、消費電力について妥協することなく、ノード間の距離を低減することが可能になる。したがって、２つのＭＩＸコンタクト間の抵抗は高いままであり、画素サイズは縮小される。制御領域および検出領域の位置を相互交換することによって、ｎ型検出領域ＤＥＴ０、ＤＥＴ１は今やより近くなり、それは捕捉された少数キャリアの短絡の可能性を増大させる。本発明は、少数キャリアの漏れを回避するように検出領域ＤＥＴ０、ＤＥＴ１間の電気的絶縁を達成するために、半導体層４０の導電率を適応させることを提案する。Ｐウェル  ＭＩＸ領域はＮウェルリングによって封止されるので、少なくとも５０Ω・ｃｍの抵抗率によって、消費電力に対する有意の影響なく、検出Ｎウェル間の充分な分離が可能になる。半導体層４０の導電率は、例えば層４０の低濃度ドーピングによって適応させることができる。層４０は例えば、先行技術におけるｐ−−の代わりにｐ−をドープすることができる。層４０のドーピング濃度をわずかに高くすることにより、層における正孔の濃度をわずかに増大し、こうして層４０における電子の濃度をわずかに低下させることができる。低抵抗層により、検出領域ＤＥＴ０、ＤＥＴ１で捕捉される電子はもはや漏れることができない。検出領域ＤＥＴ０、ＤＥＴ１の周囲および間の領域はそのような絶縁を達成する必要がある。
【００４０】
層４０はまた、半導体層に形成されかつ検出領域の間に位置する半導体領域をも含むことができる。層４０は、２つのタップを電気的に分離するために検出要素ＤＥＴ０、ＤＥＴ１の間に、浅いｐ＋層、Ｐウェル、または深いＰウェルとすることのできるｐ型注入半導体領域４５をも含むことができる。２つのタップを分離するためにＮウェルノードの間に、浅いｐ＋またはより深いＰウェルの層を実現することもできる。この実施形態は図６で、ＦＳＩの場合には提示されず、ＢＳＩの場合に対してのみ提示されているが、この実施形態はＦＳＩおよびＢＳＩの場合の両方に実現することができることを理解されたい。
【００４１】
図６に提示するさらなる実施形態では、層４０は基板４４に形成することができる。基板４４におけるドーパントの濃度は、層４０の１つより高くすることができる。例えば基板４４はｐ＋＋層とすることができる一方、層４０はｐ−層とすることができる。これは、デバイスが作製される初期基板４４がｐ＋＋である場合には、制御および検出領域ＭＩＸ０、ＭＩＸ１、ＤＥＴ０、およびＤＥＴ１を形成する前に、低濃度ｐ−ドープ層４０を上に形成する必要があることを意味する。検出領域ＤＥＴ０、ＤＥＴ１の間の層４０の導電率は、電気的絶縁を達成しかつ少数キャリアの漏れを回避するように、適応させる必要がある。
【００４２】
図５、および図６によって示される実施形態では、照射４３は前面照射（ＦＳＩ）である。すなわち、光は層４０の回路２２、２１と同じ側に入射する。
【００４３】
図７に提示されたさらなる実施形態では、照射４６は裏面照射（ＢＳＩ）であり、チップの反対側上から基板４４上に入射する。ＢＳＩの場合、エピタキシャル層４０は、目的とする用途の照射波長に応じて、例えば５〜１００μｍ（好ましくは５〜３０μｍ）の範囲に薄層化される。高ドープ基板層４４は、選択される工程フローに応じて、１〜３μｍ程度の薄い層に置換される。この浅い注入層４４のドーピングは、ＦＳＩの場合、元のＳＵＢｐ＋＋層４４と同程度である。
【００４４】
ＢＳＩの場合、低ドープＰ−−エピタキシャルシリコンおよび高ドープｐ＋＋基板に対し同一命名法を適用することができるように、同一ウェハ材料が使用される。
【００４５】
ＢＳＩとＦＳＩとの間の相違は、ＢＳＩの場合、高ドープｐ＋＋基板の大部分が、ＢＳＩ加工の裏面研磨工程によって消費されることである。ウェハの裏面が、前面すなわち光が入射する光学領域になる。基板の大部分は、低ドープまたは高抵抗率のエピタキシャル層が露出するように背面研磨される。
【００４６】
ＦＳＩからＢＳＩへのこの変更によって、デバイスのフィルファクタに影響を及ぼすことなく、画素２０の全体サイズを縮小するために、回路要素を領域４５の内部でタップ間に配置することが可能になる。領域４５の機能は、検出器間に電気的分離をもたらすことであり、回路を含むことができる。２つのタップを分離させるために、ＤＥＴ０、ＤＥＴ１領域間に位置する領域４５に、浅いｐ＋、Ｐウェル、または深いＰウェルインプラントを適用することができる。領域４５は電気的に浮遊するアイランドとするか、あるいは本発明の実施形態では画素回路が埋め込まれる位置に接地することができる。Ｐウェルまたは深いＰウェルインプラントが適用される場合、領域４５は回路要素（図８の画素回路）を受け入れることができ、画素の回路要素領域と呼ぶことができる。
【００４７】
そのような場合、ｐ−層４０の抵抗率は、標準的ＣＭＯＳのベースラインドーピング、例えば１５Ω・ｃｍとすることができる。５５０Ω・ｃｍないし１０ｋΩ・ｃｍのｐ−−エピタキシャル層も、２つのタップを分離するために、領域４５と共に使用することができる。裏面照射を実現することにより、より効率的な集光が可能になる。結果的に得られる像はデジタルノイズが少なく、微光性能を改善することができる。
【００４８】
図６では、検出器デバイスは層４０および基板４４により提示される。デバイスはまた、層４０の導電率が検出領域ＤＥＴ０およびＤＥＴ１の間に電気的絶縁をもたらすように適応された場合、図５のように１つの層４０だけで実施することもできる。
【００４９】
図８では、前面照射（配置Ａ）と裏面照射（配置Ｂ）との間の相違がさらによく提示されている。ＢＳＩの場合、エピタキシャル層は、目的とする用途の照射波長に応じた深さに、例えば、赤外照射波長の場合、５〜１００μｍおよび好ましくは５〜３０μｍに薄層化される。図６および図７の高ドープ基板層４４は、選択される工程フローに応じて、１〜３μｍ程度の薄層に置き換えられる。この浅い注入層４４のドーピングは、図７におけるＦＳＩの場合の元のＳＵＢｐ＋＋層４４と同程度である。ＦＳＩの場合、半導体領域４５は画素回路要素を受容するように構成されないことを理解されたい。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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