(57)【要約】【課題】  第２ゲートトレンチをより好適に形成する技術を提案する。【解決手段】  スイッチング素子の製造方法であって、半導体基板にｐ型不純物を注入することによって、前記半導体基板の表面に露出するｐ型の外周領域と、前記表面に露出しており、前記外周領域から間隔を開けた位置に配置されており、前記外周領域よりもｐ型不純物濃度が高いｐ型の耐圧領域を形成する工程を有する。さらに、この製造方法は、前記半導体基板をドライエッチングすることによって、前記外周領域が存在する範囲に第２ゲートトレンチを形成する工程を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
スイッチング素子の製造方法であって、
半導体基板にｐ型不純物を注入することによって、前記半導体基板の表面に露出するｐ型の外周領域と、前記表面に露出しており、前記外周領域から間隔を開けた位置に配置されており、前記外周領域よりもｐ型不純物濃度が高いｐ型の耐圧領域を形成する工程と、
前記表面に露出しており、前記外周領域及び前記耐圧領域よりも浅い範囲に配置されており、前記外周領域を挟んで前記耐圧領域の反対側に配置されており、前記外周領域に接しているｐ型のボディ領域を形成する工程と、
前記半導体基板をドライエッチングすることによって、前記表面に第１ゲートトレンチと第２ゲートトレンチを形成する工程であって、前記ボディ領域が存在する範囲に第１ゲートトレンチを形成し、前記外周領域が存在する範囲に第２ゲートトレンチを形成する工程と、
前記第１ゲートトレンチ内と前記第２ゲートトレンチ内にゲート電極を形成する工程、
を有する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子の製造方法に関する。
【０００２】
トレンチゲート型のスイッチング素子は、複数のゲートトレンチを有している。各ゲートトレンチ内に、ゲート電極が設けられている。各ゲートトレンチは、ｐ型のボディ領域に接する位置に設けられる。また、スイッチング素子がオフしたときには、素子範囲（複数のゲートトレンチが設けられている範囲）の外周端に位置するゲートトレンチ近傍で電界が集中し易い。このような電界集中を抑制するために、多くのスイッチング素子は、外周端に位置するゲートトレンチに接するように、ボディ領域よりも深い位置まで伸びているｐ型の外周領域を有している。
【０００３】
この種のスイッチング素子の製造工程では、ボディ領域と外周領域を形成した後に、ゲートトレンチが形成される。ゲートトレンチは、半導体基板の表面をドライエッチングすることによって形成される。素子範囲の中央部では、ボディ領域が存在する範囲にゲートトレンチ（以下、第１ゲートトレンチという）が形成される。また、素子範囲の外周端では、外周領域が存在する範囲にゲートトレンチ（以下、第２ゲートトレンチという）が形成される。その後、各ゲートトレンチ内にゲート電極が形成される。
【０００４】
なお、特許文献１には、スイッチング素子の製造工程において、金属不純物等をゲッタリングするために、半導体基板の裏面にゲッタリング層を設ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−２３３１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
イオン注入によって外周領域を形成する際に、外周領域に金属不純物がゲッタリングされる場合がある。外周領域に多くの金属不純物がゲッタリングされると、外周領域が存在する範囲に第２ゲートトレンチを形成する際に、外周領域を好適にエッチングすることができない。すなわち、外周領域に多くの金属不純物がゲッタリングされると、外周領域をドライエッチングするときに金属不純物を除去できず、第２ゲートトレンチの加工の不良原因となる。したがって、本明細書では、第２ゲートトレンチをより好適に形成する技術を提案する。
【課題を解決するための手段】
【０００７】
本明細書が提案するスイッチング素子の製造方法は、注入工程と、ボディ領域形成工程と、ドライエッチング工程と、ゲート電極形成工程を有する。前記注入工程では、半導体基板にｐ型不純物を注入することによって、前記半導体基板の表面に露出するｐ型の外周領域と、前記表面に露出しており、前記外周領域から間隔を開けた位置に配置されており、前記外周領域よりもｐ型不純物濃度が高いｐ型の耐圧領域を形成する。前記ボディ領域形成工程では、前記表面に露出しており、前記外周領域及び前記耐圧領域よりも浅い範囲に配置されており、前記外周領域を挟んで前記耐圧領域の反対側に配置されており、前記外周領域に接しているｐ型のボディ領域を形成する。前記ドライエッチング工程では、前記半導体基板をドライエッチングすることによって、前記表面に第１ゲートトレンチと第２ゲートトレンチを形成する。ここでは、前記ボディ領域が存在する範囲に第１ゲートトレンチを形成し、前記外周領域が存在する範囲に第２ゲートトレンチを形成する。前記ゲート電極形成工程では、前記第１ゲートトレンチ内と前記第２ゲートトレンチ内にゲート電極を形成する。
【０００８】
この製造方法では、イオン注入によって、外周領域と耐圧領域を形成する。ここで、耐圧領域は、外周領域よりも高いｐ型不純物濃度を有するように形成される。このため、注入工程では、半導体基板中の金属不純物が、ｐ型不純物濃度が高い耐圧領域にゲッタリングされ、外周領域にゲッタリングされ難い。その後、ドライエッチング工程で外周領域をドライエッチングするとき（すなわち、第２ゲートトレンチを形成するとき）に、外周領域内に存在する金属不純物が少ないので、第２ゲートトレンチを好適に形成することができる。すなわち、第２ゲートトレンチの形成不良を抑制することができる。したがって、この製造方法によれば、スイッチング素子を高い歩留まりで製造することができる。
【図面の簡単な説明】
【０００９】
【図１】ＩＧＢＴ１０の平面図（外周領域３４とＦＬＲ３６の配置を示す図）。
【図２】図１のＩＩ−ＩＩ線におけるＩＧＢＴ１０の断面図。
【図３】ＩＧＢＴ１０の製造工程の説明図。
【図４】ＩＧＢＴ１０の製造工程の説明図。
【図５】外周領域３４とＦＬＲ３６の深さ方向（ｚ方向）におけるｐ型不純物濃度分布を示すグラフ。
【図６】ＩＧＢＴ１０の製造工程の説明図。
【図７】ＩＧＢＴ１０の製造工程の説明図。
【図８】ＩＧＢＴ１０の製造工程の説明図。
【発明を実施するための形態】
【００１０】
図１、２に示す実施形態のＩＧＢＴ（insulated gate bipolar transistor）１０は、半導体基板１２と、半導体基板１２の上面１２ａ及び下面１２ｂに設けられた電極、絶縁膜を有している。なお、以下では、上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図１は、半導体基板１２の内部に設けられた外周領域３４とＦＬＲ（field limiting ring）３６の配置を示している。図１に示すように、半導体基板１２は、外周領域３４と複数のＦＬＲ３６を有している。外周領域３４とＦＬＲ３６は、共にｐ型領域である。図２に示すように、外周領域３４とＦＬＲ３６は、上面１２ａを含む範囲に配置されている。図１に示すように、外周領域３４は、半導体基板１２の中央部３８を囲むように環状に伸びている。中央部３８には、図２に示すエミッタ領域２２、ボディ領域２４、ゲートトレンチ４０等が形成されている。以下では、中央部３８と外周領域３４を備える範囲を素子範囲１４といい、素子範囲１４の外側の範囲を外周耐圧範囲１５という。ＦＬＲ３６は、外周耐圧範囲１５に配置されている。各ＦＬＲ３６は、素子範囲１４を囲むように環状に伸びている。各ＦＬＲ３６のｐ型不純物濃度は、外周領域３４のｐ型不純物濃度よりも高い。
【００１１】
図２に示すように、半導体基板１２の上面１２ａに、エミッタ電極５２と保護絶縁膜６０が配置されている。エミッタ電極５２は、素子範囲１４内に配置されている。エミッタ電極５２は、上面１２ａに接している。保護絶縁膜６０は、外周耐圧範囲１５内で上面１２ａを覆っている。半導体基板１２の下面１２ｂに、コレクタ電極５６が配置されている。コレクタ電極５６は、下面１２ｂの全体に接している。
【００１２】
図２に示すように、素子範囲１４内に、エミッタ領域２２とボディ領域２４と上述した外周領域３４が配置されている。
【００１３】
エミッタ領域２２は、ｎ型領域である。エミッタ領域２２は、半導体基板１２の上面１２ａを含む範囲に配置されている。エミッタ領域２２は、エミッタ電極５２にオーミック接触している。
【００１４】
ボディ領域２４は、ｐ型領域である。ボディ領域２４は、２つのエミッタ領域２２の間の位置から各エミッタ領域２２の下側の位置まで分布している。ボディ領域２４は、２つのエミッタ領域２２の間の位置（すなわち、上面１２ａ近傍）において高いｐ型不純物濃度を有しており、エミッタ領域２２よりも下側において低いｐ型不純物濃度を有している。ボディ領域２４は、２つのエミッタ領域２２の間の位置でエミッタ電極５２にオーミック接触している。
【００１５】
図２に示すように、半導体基板１２は、ドリフト領域２６、バッファ領域２７及びコレクタ領域２８を有している。ドリフト領域２６、バッファ領域２７及びコレクタ領域２８は、素子範囲１４と外周耐圧範囲１５に跨って分布している。
【００１６】
ドリフト領域２６は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域２６は、素子範囲１４内において、ボディ領域２４に対して下側から接している。また、ドリフト領域２６は、外周領域３４とＦＬＲ３６に接している。外周領域３４とＦＬＲ３６の間の間隔に、ドリフト領域２６が分布している。ドリフト領域２６によってＦＬＲ３６が外周領域３４から分離されている。また、ドリフト領域２６によって、ＦＬＲ３６が互いから分離されている。
【００１７】
バッファ領域２７は、ドリフト領域２６よりもｎ型不純物濃度が高いｎ型領域である。バッファ領域２７は、素子範囲１４及び外周耐圧範囲１５内において、ドリフト領域２６に対して下側から接している。
【００１８】
コレクタ領域２８は、ｐ型領域である。コレクタ領域２８は、素子範囲１４及び外周耐圧範囲１５内において、バッファ領域２７に対して下側から接している。コレクタ領域２８は、半導体基板１２の下面１２ｂの略全域において、コレクタ電極５６にオーミック接触している。
【００１９】
素子範囲１４内の半導体基板１２の上面１２ａには、複数のゲートトレンチ４０が設けられている。各ゲートトレンチ４０は、ｙ方向に長く伸びている。複数のゲートトレンチ４０は、ｘ方向に間隔を開けて配置されている。各ゲートトレンチ４０は、ボディ領域２４の下端よりも深い位置まで伸びている。以下では、ｘ方向において最も外側に位置するゲートトレンチ４０をゲートトレンチ４０ｂといい、その他のゲートトレンチ４０をゲートトレンチ４０ａという。各ゲートトレンチ４０ａは、エミッタ領域２２とボディ領域２４を貫通してドリフト領域２６まで達している。ゲートトレンチ４０ｂは、外周領域３４に隣接する位置に配置されている。外周領域３４とＦＬＲ３６の下端は、ゲートトレンチ４０の下端よりも下側に位置している。
【００２０】
各ゲートトレンチ４０の内面は、ゲート絶縁膜３２によって覆われている。各ゲートトレンチ４０内に、ゲート電極３０が配置されている。各ゲート電極３０は、ゲート絶縁膜３２によって半導体基板１２から絶縁されている。各ゲート電極３０の上面は、層間絶縁膜６２によって覆われている。層間絶縁膜６２によって、各ゲート電極３０がエミッタ電極５２から絶縁されている。
【００２１】
各エミッタ領域２２は、ゲートトレンチ４０ａの上端部でゲート絶縁膜３２に接している。ボディ領域２４は、各エミッタ領域２２の下側でゲート絶縁膜３２に接している。ドリフト領域２６は、ボディ領域２４の下側でゲート絶縁膜３２に接している。また、ボディ領域２４は、ゲートトレンチ４０ｂ内のゲート絶縁膜３２に接している。
【００２２】
ゲート電極３０に閾値以上の電位を印加すると、ボディ領域２４にチャネルが形成され、チャネルを介してエミッタ領域２２とドリフト領域２６が接続される。これによって、ＩＧＢＴがオンする。ゲート電極３０の電位を閾値未満に低下させると、チャネルが消失し、ＩＧＢＴがオフする。ＩＧＢＴがオフすると、ドリフト領域２６内で電位分布が発生する。ＩＧＢＴ１０では、素子範囲１４の外周端に位置するゲートトレンチ４０ｂに接するように、外周領域３４が設けられている。外周領域３４からゲートトレンチ４０ｂの周囲のドリフト領域２６に空乏層が広がる。これによって、ゲートトレンチ４０ｂ近傍における電界集中が抑制される。また、外周耐圧範囲１５内では、ＦＬＲ３６によって外周側への空乏層の進展が促進される。これによって、外周耐圧範囲１５内における電界集中が抑制される。したがって、ＩＧＢＴ１０は、高い耐圧を有する。
【００２３】
次に、ＩＧＢＴ１０の製造方法について説明する。まず、図３に示すように、ドリフト領域２６によって構成されている半導体基板１２（加工前の半導体基板１２）の上面１２ａに、酸化膜８０を形成する。次に、酸化膜８０上に、レジスト膜８２を形成する。次に、レジスト膜８２を、フォトリソグラフィによってパターニングする。これによって、外周領域３４及びＦＬＲ３６を形成すべき領域の上部のレジスト膜８２をメッシュ化する。なお、レジスト膜８２のメッシュ化とは、レジスト膜８２にメッシュ状の微小な開口部を設けることを意味する。図３では、メッシュ化されたレジスト膜８２を、参照符号８２ａ、８２ｂにより示している。メッシュ状の開口部の面積比率を調整することで、イオン注入時にイオン透過率を変更することができる。レジスト膜８２ｂは、レジスト膜８２ａよりも、開口部の面積比率が高く、イオン透過率が高い。レジスト膜８２ａは外周領域３４を形成すべき範囲の上部に設けられ、レジスト膜８２ｂはＦＬＲ３６を形成すべき範囲の上部に設けられる。
【００２４】
次に、レジスト膜８２を介して、半導体基板１２に対して上側からｐ型不純物（例えば、ボロン）をイオン注入する。メッシュ化されていないレジスト膜８２は、イオンを透過しない。メッシュ化されたレジスト膜８２ａ、８２ｂは、イオンを透過する。このため、レジスト膜８２ａ、８２ｂの下部に、ｐ型不純物が注入される。ここで、レジスト膜８２ｂのイオン透過率がレジスト膜８２ａのイオン透過率よりも高いので、レジスト膜８２ｂの下部にレジスト膜８２ａの下部よりも高濃度にｐ型不純物が注入される。イオン注入が完了したら、レジスト膜８２（８２ａ、８２ｂを含む）を除去する。
【００２５】
次に、半導体基板１２をアニールすることで、半導体基板１２に注入されたｐ型不純物を活性化する。その結果、図４に示すように、ｐ型の外周領域３４とｐ型のＦＬＲ３６が形成される。レジスト膜８２ｂを介してｐ型不純物が注入されたＦＬＲ３６では、レジスト膜８２ａを介してｐ型不純物が注入された外周領域３４よりもｐ型不純物濃度が高くなる。アニールによってｐ型不純物を活性化させるときに、半導体基板１２の内部に存在する金属不純物が、ｐ型領域（すなわち、外周領域３４とＦＬＲ３６）内にゲッタリングされる。このとき、ｐ型不純物濃度が高いＦＬＲ３６には、より多くの金属不純物がゲッタリングされる。ＦＬＲ３６に金属不純物がゲッタリングされることで、外周領域３４周辺に存在する金属不純物の濃度が低くなる。このため、外周領域３４にゲッタリングされる金属不純物が少なくなる。このように、アニール工程において、外周領域３４への金属不純物のゲッタリングが抑制される。
【００２６】
図５は、外周領域３４とＦＬＲ３６の深さ方向（ｚ方向）におけるｐ型不純物濃度分布を示している。図５のグラフ３４は外周領域３４のｐ型不純物濃度分布を示しており、グラフ３６はＦＬＲ３６のｐ型不純物濃度分布を示している。図５に示すように、深さゼロ（すなわち、上面１２ａの位置）から深い方に向かうにしたがって、ｐ型不純物濃度分布が徐々に低下する。何れの深さでも、ＦＬＲ３６のｐ型不純物濃度は、外周領域３４のｐ型不純物濃度よりも高い。本明細書では、深さ０．５μｍの位置のｐ型不純物濃度を、表面濃度という。本実施形態では、外周領域３４の表面濃度は約１．０×１０１８（ｃｍ−３）であり、ＦＬＲ３６の表面濃度は約１．０×１０１９（ｃｍ−３）である。
【００２７】
次に、半導体基板１２に対してイオン注入することによって、図６に示すように、ボディ領域２４とエミッタ領域２２を形成する。ボディ領域２４は、外周領域３４を挟んでＦＬＲ３６の反対側に、外周領域３４に接するように形成される。
【００２８】
次に、図７に示すように、半導体基板１２の上面１２ａを選択的にドライエッチングすることによって、ゲートトレンチ４０を形成する。ここでは、エミッタ領域２２とボディ領域２４を貫通してドリフト領域２６に達するようにゲートトレンチ４０ａを形成する。また、外周領域３４をエッチングしてゲートトレンチ４０ｂを形成する。外周領域３４に多量の金属不純物がゲッタリングされていると、金属不純物の影響によって外周領域３４を好適にエッチングすることができない。しかしながら、本実施形態では、上述したように、外周領域３４への金属不純物のゲッタリングが抑制されているので、外周領域３４を好適にエッチングすることができる。したがって、ゲートトレンチ４０ｂを好適に形成することができる。また、ＦＬＲ３６には多くの金属不純物がゲッタリングされているが、ＦＬＲ３６にはトレンチが形成されないので特に問題は生じない。
【００２９】
次に、図８に示すように、ゲートトレンチ４０内に、ゲート絶縁膜３２とゲート電極３０を形成する。次に、従来公知の技術によって、層間絶縁膜６２、エミッタ電極５２、保護絶縁膜６０、バッファ領域２７、コレクタ領域２８、及び、コレクタ電極５６等を形成する。その後、ダイシングによってウエハをチップに分割することで、図１、２に示すＩＧＢＴ１０が完成する。
【００３０】
以上に説明したように、この製造方法によれば、ＦＬＲ３６に金属不純物がゲッタリングされるので、外周領域３４に金属不純物がゲッタリングされ難くなる。このため、外周領域３４をドライエッチングしてゲートトレンチ４０ｂを形成する際に、ゲートトレンチ４０ｂを好適に形成することができる。したがって、ゲートトレンチ４０ｂの形成不良による歩留まり低下を抑制することができる。この製造方法によれば、高い歩留まりでＩＧＢＴ１０を量産することができる。
【００３１】
なお、上述した実施形態では、ゲートトレンチ４０ｂが外周領域３４とボディ領域２４の境界に設けられていた。しかしながら、外周領域３４をドライエッチングしてゲートトレンチ４０ｂを形成するのであれば、ゲートトレンチ４０ｂに対して外周領域３４がどのように配置されていてもよい。
【００３２】
また、上述した実施形態では、各ゲートトレンチ４０が、ｙ方向に長く伸びていた。しかしながら、各ゲートトレンチ４０が、ｘ方向に長く伸びていてもよい。
【００３３】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３４】
１２：半導体基板
１４：素子範囲
１５：外周耐圧範囲
２２：エミッタ領域
２４：ボディ領域
２６：ドリフト領域
２７：バッファ領域
２８：コレクタ領域
３０：ゲート電極
３２：ゲート絶縁膜
３４：外周領域
３６：ＦＬＲ
４０：ゲートトレンチ
５２：エミッタ電極
５６：コレクタ電極
６０：保護絶縁膜
６２：層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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