(57)【要約】【課題】  本発明の目的は、ＳｉＣを適用した電圧駆動型の半導体素子をゲート駆動回路においてゲート‐ソース間電圧の変動を抑制することに関する。【解決手段】  本発明は、ゲート駆動回路が、Ｐ型ＭＯＳＦＥＴおよびＮ側ＭＯＳＦＥＴが直列に接続され、且つＮ側ＭＯＳＦＥＴが負側電源に直接接続されて構成され、Ｐ型ＭＯＳＦＥＴとＮ側ＭＯＳＦＥＴの中間にある出力段が、ＳｉＣを適用した電圧駆動型の半導体素子のオフ中に負バイアスとなることに関する。  本発明によれば、過渡インピーダンスの小さいＭＯＳＦＥＴで出力段が構成されるため、ＳｉＣを適用した電圧駆動型の半導体素子の駆動時のゲート‐ソース間電圧の変動を抑制でき、ＳｉＣを適用した電圧駆動型の半導体素子のオフ中にゲートを負バイアスするため、誤オンを防止できる。したがって、ＳｉＣ素子の駆動に適した高信頼性なゲート駆動回路を提供できる。【選択図】  図２
2019193406.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣを適用した電圧駆動型の半導体素子を駆動するゲート駆動回路において、
前記ゲート駆動回路が、Ｐ型ＭＯＳＦＥＴおよびＮ側ＭＯＳＦＥＴが直列に接続され、且つ前記Ｎ側ＭＯＳＦＥＴが負側電源に直接接続されて構成され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ側ＭＯＳＦＥＴの中間にある出力段が、前記半導体素子のオフ中に負バイアスとなるように前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴを相補的にオンオフすることを特徴とするゲート駆動回路。
【請求項２】
請求項１に記載のゲート駆動回路において、
前記半導体素子のオフ中に出力段を負バイアスに維持する電圧維持手段を有することを特徴とするゲート駆動回路。
【請求項３】
請求項２に記載のゲート駆動回路において、
前記電圧維持手段が、前記出力部と前記負側電源の間に前記Ｎ型ＭＯＳＦＥＴと並列に接続されたダイオードを含むことを特徴とするゲート駆動回路。
【請求項４】
請求項３に記載のゲート駆動回路において、
前記ダイオードが、ショットキーバリアダイオード、ツェナーダイオード、またはＰＮダイオードであることを特徴とするゲート駆動回路。
【請求項５】
請求項２に記載のゲート駆動回路において、
前記電圧維持手段が、前記出力段とＮ側ＭＯＳＦＥＴの中間にあるオフ側ゲート抵抗に並列接続された並列化抵抗と、前記並列化抵抗に直列接続されたスイッチと、前記半導体素子がオフ状態の場合に前記スイッチをオンとする判定部を含むことを特徴とするゲート駆動回路。
【請求項６】
請求項２に記載のゲート駆動回路において、
前記電圧維持手段が、前記出力段と前記負側電源の間で前記Ｎ側ＭＯＳＦＥＴと並列に接続されたＭＯＳＦＥＴと、前記半導体素子がオフ状態の場合に前記ＭＯＳＦＥＴを短絡させる判定部を含むことを特徴とするゲート駆動回路。
【請求項７】
請求項１乃至６のいずれかに記載のゲート駆動回路において、
前記半導体素子が、ノーマリオフの半導体素子であることを特徴とするゲート駆動回路。
【請求項８】
請求項１乃至７のいずれかに記載のゲート駆動回路において、
前記負側電源の電圧生成に、絶縁型電源トランス、または絶縁側ＤＣＤＣコンバータが用いられることを特徴とするゲート駆動回路
【請求項９】
請求項１乃至８のいずれかに記載のゲート駆動回路を搭載した３相交流インバータ。
【請求項１０】
ＳｉＣを適用した電圧駆動型の半導体素子のゲート駆動方法において、
Ｐ側ＭＯＳＦＥＴ、および負極電源に直接接続されたＮ側ＭＯＳＦＥＴを相補的にオンオフして、直列に接続されている前記Ｐ型ＭＯＳＦＥＴと前記Ｎ側ＭＯＳＦＥＴの中間にある出力段を、前記半導体素子のオフ中に負バイアスとすることを特徴とするゲート駆動方法。
【請求項１１】
請求項１０記載のゲート駆動方法において、
電圧維持手段により、前記半導体素子のオフ中に出力段を負バイアスに維持することを特徴とするゲート駆動方法。
【請求項１２】
請求項１１に記載のゲート駆動方法において、
前記電圧維持手段が、前記出力部と前記負側電源の間に前記Ｎ型ＭＯＳＦＥＴと並列に接続されたダイオードを含むことを特徴とするゲート駆動方法。
【請求項１３】
請求項１２に記載のゲート駆動方法において、
前記ダイオードが、ショットキーバリアダイオード、ツェナーダイオード、またはＰＮダイオードであることを特徴とするゲート駆動方法。
【請求項１４】
請求項１１に記載のゲート駆動方法において、
前記半導体素子がオフ状態の場合に、前記出力段とＮ側ＭＯＳＦＥＴの中間にあるオフ側ゲート抵抗に並列接続された並列化抵抗に直列接続されたスイッチをオンとすることを特徴とするゲート駆動方法。
【請求項１５】
請求項１１に記載のゲート駆動方法において、
前記半導体素子がオフ状態の場合に、前記出力段と前記負側電源の間で前記Ｎ側ＭＯＳＦＥＴと並列に接続されたＭＯＳＦＥＴを短絡させることを特徴とするゲート駆動方法。
【請求項１６】
請求項１１乃至１５のいずれかに記載のゲート駆動方法において、
前記半導体素子が、ノーマリオフの半導体素子であることを特徴とするゲート駆動方法。
【請求項１７】
請求項１１乃至１６のいずれかに記載のゲート駆動方法において、
絶縁型電源トランス、または絶縁側ＤＣＤＣコンバータにより、前記負側電源の電圧を生成することを特徴とするゲート駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣ−ＭＯＳＦＥＴなど、ＳｉＣを適用した電圧駆動型の半導体素子のゲート駆動回路に関する。
【背景技術】
【０００２】
高速にスイッチングが可能で、かつ大電力を制御できるＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が、家庭用の小容量インバータから鉄道などで用いられる大容量のインバータまで、幅広く利用されている。ＩＧＢＴなど電圧駆動型の半導体素子を駆動する回路として、ゲートに印可する電圧を制御することにより半導体素子のオン・オフを制御するゲートドライバなどのゲート駆動回路が使われている。近年では、ＳｉのＩＧＢＴに代わって、低損失なＳｉＣを適用したＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor：金属−絶縁体−半導体電界効果トランジスタ）を適用したインバータが普及しつつあり、鉄道用途でもＳｉＣ−ＭＯＳＦＥＴの駆動に適したゲートドライバが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−９９６２号公報
【特許文献２】特開２０１４−５７４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者が、ＳｉＣ−ＭＯＳＦＥＴなど、ＳｉＣを適用した電圧駆動型の半導体素子を駆動させるための、ゲート駆動回路を鋭意検討した結果、次の知見を得るに至った。
【０００５】
ＳｉＣ−ＭＯＳＦＥＴなど、ＳｉＣを適用した電圧駆動型の半導体素子の特徴のひとつとして、現状では、ゲートに印加される電界ストレスに対する耐性がＳｉ−ＩＧＢＴに比較して低いことがわかった。たとえば、ＳｉＣ−ＭＯＳＦＥＴにおいても、ゲート酸化膜の材料はＳｉ−ＩＧＢＴと同じ二酸化シリコン（ＳｉＯ２）であるが、製造プロセスや基板材料由来の欠陥によって、ＳｉＣ素子ではＳｉ素子と比較してゲート電界ストレスの印加による素子特性の変動が顕著である。したがって、ゲートドライバの出力電圧が半導体素子のゲート-ソース間の定格電圧を超えて出力された場合、ゲートドライバに接続される半導体素子のゲート-ソース間電圧も定格電圧を超えるため、素子特性の変動やゲート酸化膜の信頼性低下などの懸念がある。そこで、ゲートドライバの出力電圧は、半導体素子のゲート-ソース間の定格電圧未満の電圧で安定していることが望ましい。
【０００６】
ＳｉＣ−ＭＯＳＦＥＴの別の特徴として、ゲート‐ドレイン間の帰還容量が大きく、スイッチング速度(dV/dt)が大きいことが挙げられる。したがって、ＭＯＳＦＥＴのゲート-ソース間電圧の変動（持ち上がり）に伴う誤オンが起こりやすいという課題がある。すなわち、ＭＯＳＦＥＴのドレイン‐ソース間に高いdV/dtが印加した際に、帰還容量を介した変異電流（Cgd*dV/dt）がＭＯＳＦＥＴ側からゲートドライバ側に向かって流れるため、この電流がゲート配線のインダクタンス成分やゲートドライバ回路内の抵抗成分に流れる効果により、ＳｉＣ‐ＭＯＳＦＥＴのゲートの電位が持ち上がり易くなる。その結果、ＳｉＣ‐ＭＯＳＦＥＴのゲート‐ソース間電圧が閾値電圧を超えて誤オン状態となった場合、たとえば、アーム短絡等を引き起こす懸念がある。なお、ＳｉＣ−ＭＯＳＦＥＴの帰還容量がＳｉ−ＩＧＢＴに比較して一般的に大きくなる理由は、ＳｉＣ−ＭＯＳＦＥＴがユニポーラ素子であり基板のドーピング濃度が高いため、空乏層の幅が広がりにくいことに起因する。
【０００７】
以上のＳｉＣ−ＭＯＳＦＥＴの２つの特徴のため、それを駆動するゲートドライバとしては、ＳｉＣ‐ＭＯＳＦＥＴのゲート‐ソース間電圧の変動を抑制できるという特性を有することが望ましい。
【０００８】
特許文献１に記載されているようなバイポーラトランジスタを用いたプッシュプル回路で出力段が構成されるゲートドライバを用いてＳｉＣ−ＭＯＳＦＥＴをオン・オフ駆動する場合、バイポーラトランジスタの過度インピーダンスが大きいために、ゲートドライバの出力電圧がゲートドライバ回路の電源電圧を超えて変動する結果、ＳｉＣ−ＭＯＳＦＥＴのゲート‐ソース間電圧も電源電圧を超えることになる。すなわち、図９に示すように、ＭＯＳＦＥＴのターンオン時にはゲート‐ソース間電圧（Ｖｇｓ）がゲートドライバ回路の正側電源電圧（＋Ｖｐ）を過度的に上回るオーバーシュートが発生し、ＭＯＳＦＥＴのターンオフ時には負側電源電圧（−Ｖｍ）を過度的に下回るアンダーシュートが発生する。本現象により、ＭＯＳＦＥＴのゲート-ソース間電圧が定格電圧を超える、もしくは定格電圧までのマージンが減少するため、ゲート酸化膜の信頼性の確保の観点から懸念がある。
【０００９】
また、ＳｉＣ−ＭＯＳＦＥＴのターンオフ時には、ターンオフする側のＳｉＣ−ＭＯＳＦＥＴではドレイン‐ソース間に正のdV/dt（＞０）が印加し、ターンオフする側と対側のＳｉＣ−ＭＯＳＦＥＴでは、負のdV/dt（＜０）が印加する。このとき、対側のＳｉＣ−ＭＯＳＦＥＴのゲート-ソース間電圧（Ｖｇｓ）がゲートドライバの負側電源電圧（−Ｖｍ）を下回って沈み込む現象が発生する。
【００１０】
特許文献２では、ゲートドライバの負側電源にダイオードを介して出力段のＭＯＳＦＥＴが接続されているが、その構成では、Ｖｇｓが沈み込む時に、ゲートドライバの負側電源とＳｉＣ−ＭＯＳＦＥＴのゲート端子との間に上記ダイオードの容量成分が介在するために、ＳｉＣ−ＭＯＳＦＥＴのＶｇｓが安定せず、ゲート-ソース間の電圧変動を抑制できない。
【００１１】
本発明の目的は、ＳｉＣを適用した電圧駆動型の半導体素子をゲート駆動回路においてゲート‐ソース間電圧の変動を抑制することに関する。
【課題を解決するための手段】
【００１２】
本発明は、ゲート駆動回路が、Ｐ型ＭＯＳＦＥＴおよびＮ側ＭＯＳＦＥＴが直列に接続され、且つＮ側ＭＯＳＦＥＴが負側電源に直接接続されて構成され、Ｐ型ＭＯＳＦＥＴとＮ側ＭＯＳＦＥＴの中間にある出力段が、ＳｉＣを適用した電圧駆動型の半導体素子のオフ中に負バイアスとなることに関する。
【発明の効果】
【００１３】
本発明によれば、過渡インピーダンスの小さいＭＯＳＦＥＴで出力段が構成されるため、ＳｉＣを適用した電圧駆動型の半導体素子の駆動時のゲート‐ソース間電圧の変動を抑制でき、ＳｉＣを適用した電圧駆動型の半導体素子のオフ中にゲートを負バイアスするため、誤オンを防止できる。したがって、ＳｉＣ素子の駆動に適した高信頼性なゲート駆動回路を提供できる。
【図面の簡単な説明】
【００１４】
【図１】実施例１にかかる鉄道用インバータシステムの構成図
【図２】実施例１にかかるゲートドライバの構成図
【図３】出力段の素子がバイポーラトランジスタであるゲートドライバの構成図
【図４】ゲート‐ソース間電圧の持ち上がり現象の説明図
【図５】実施例２にかかるゲートドライバの構成図
【図６】ゲート‐ソース間電圧の沈み込み現象の説明図
【図７】実施例３にかかるゲートドライバの構成図
【図８】実施例４にかかるゲートドライバの構成図
【図９】ゲートドライバの出力段の素子がバイポーラトランジスタの場合のゲート‐ソース間電圧波形の模式図
【発明を実施するための形態】
【００１５】
実施例では、ＳｉＣを適用した電圧駆動型の半導体素子を駆動するゲート駆動回路において、ゲート駆動回路が、Ｐ型ＭＯＳＦＥＴおよびＮ側ＭＯＳＦＥＴが直列に接続され、且つＮ側ＭＯＳＦＥＴが負側電源に直接接続されて構成され、Ｐ型ＭＯＳＦＥＴとＮ側ＭＯＳＦＥＴの中間にある出力段が、半導体素子のオフ中に負バイアスとなるようにＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴを相補的にオンオフするものを開示する。
【００１６】
また、実施例では、ＳｉＣを適用した電圧駆動型の半導体素子のゲート駆動方法において、Ｐ側ＭＯＳＦＥＴ、および負極電源に直接接続されたＮ側ＭＯＳＦＥＴを相補的にオンオフして、直列に接続されているＰ型ＭＯＳＦＥＴとＮ側ＭＯＳＦＥＴの中間にある出力段を、半導体素子のオフ中に負バイアスとするものを開示する。
【００１７】
また、実施例では、半導体素子のオフ中に出力段を負バイアスに維持する電圧維持手段を有するゲート駆動回路を開示する。また、電圧維持手段により、半導体素子のオフ中に出力段を負バイアスに維持するゲート駆動方法を開示する。また、
また、実施例では、電圧維持手段が、出力部と負側電源の間にＮ型ＭＯＳＦＥＴと並列に接続されたダイオードを含むことを開示する。また、ダイオードが、ショットキーバリアダイオード、ツェナーダイオード、またはＰＮダイオードであることを開示する。
【００１８】
また、実施例では、電圧維持手段が、出力段とＮ側ＭＯＳＦＥＴの中間にあるオフ側ゲート抵抗に並列接続された並列化抵抗と、並列化抵抗に直列接続されたスイッチと、半導体素子がオフ状態の場合にスイッチをオンとする判定部を含むゲート駆動回路を開示する。また、半導体素子がオフ状態の場合に、出力段とＮ側ＭＯＳＦＥＴの中間にあるオフ側ゲート抵抗に並列接続された並列化抵抗に直列接続されたスイッチをオンとするゲート駆動方法を開示する。
【００１９】
また、実施例では、電圧維持手段が、出力段と負側電源の間でＮ側ＭＯＳＦＥＴと並列に接続されたＭＯＳＦＥＴと、半導体素子がオフ状態の場合にＭＯＳＦＥＴを短絡させる判定部を含むゲート駆動回路を開示する。また、半導体素子がオフ状態の場合に、出力段と負側電源の間でＮ側ＭＯＳＦＥＴと並列に接続されたＭＯＳＦＥＴを短絡させるゲート駆動方法を開示する。
【００２０】
また、実施例では、電圧駆動型の半導体素子が、ノーマリオフの半導体素子であることを開示する。
【００２１】
また、実施例では、負側電源の電圧生成に、絶縁型電源トランス、または絶縁側ＤＣＤＣコンバータが用いられるゲート駆動回路を開示する。また、絶縁型電源トランス、または絶縁側ＤＣＤＣコンバータにより、負側電源の電圧を生成するこゲート駆動方法を開示する。
【００２２】
また、実施例では、ゲート駆動回路を搭載した三相交流インバータを開示する。
【００２３】
以下、上記およびその他の本発明の新規な特徴と効果について図面を参酌して説明する。  なお、図面は専ら発明理解のために用いるものであり、権利範囲を減縮するものではない。
【実施例１】
【００２４】
図１は、本実施例にかかる鉄道用インバータシステムの構成図である。
【００２５】
本実施例にかかる鉄道用インバータシステムでは、ＭＯＳＦＥＴ１０１とフィルタコンデンサ１０３によりパワーユニット１００を構成する。ＵＶＷ相それぞれにおいて、ＭＯＳＦＥＴ１０１が直列に接続されており、各ＭＯＳＦＥＴ１０１には、通流方向が逆方向となるように還流ダイオード１０２が並列接続されている。また、各ＭＯＳＦＥＴ１０１には、指令論理部１０５からの指令に従い、ＭＯＳＦＥＴを駆動させるゲート駆動回路１０４が配置されている。ＵＶＷ相それぞれの上側ＭＯＳＦＥＴ（上アーム）と下側ＭＯＳＦＥＴ（下アーム）の接続点は、パワーユニット１００の出力としてモータ１０６と接続されている。
【００２６】
架線１０７からの直流電力は、集電装置１０８、複数の遮断機１０９およびフィルタリアクトル１１０を介して、平滑化され、ノイズを除去するためのフィルタコンデンサ１０３の高圧側に入力される。なお、フィルタコンデンサ１０３の低圧側は、車輪１１１を介して、電気的なグラウンドであるレール１１２に接続されている。そして、鉄道用インバータシステムは、パワーユニット内のＵＶＷ相のＭＯＳＦＥＴを交互にスイッチングすることにより３相交流を生成してモータ１０６に送る。ＭＯＳＦＥＴ１０１やフィルタコンデンサ１０３とともにパワーユニット１００内に配置されているゲート駆動回路１０４は、指令論理部１０５からの指令に従い、ＭＯＳＦＥＴ１０１を駆動する。指令論理部１０５は、演算装置、メモリおよび入出力手段を備え、所定のプログラムに従ってＭＯＳＦＥＴを駆動する指令を出力する。なお、本実施例にかかるゲート駆動回路では、半導体素子としてＭＯＳＦＥＴを駆動する例を説明するが、半導体素子はＭＯＳＦＥＴに限らず電圧駆動型の素子であれば良く、例えばＩＧＢＴでも良い。
【００２７】
図２は、本実施例にかかるゲート駆動回路の構成図である。図２に示すように、ゲート駆動回路１０４は、正側電源２、負側電源３、Ｐ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ５、オン側ゲート抵抗６、オフ側ゲート抵抗７、駆動制御装置８、電源生成部９から構成され、相補型の対のＭＯＳＦＥＴを用いたプッシュプル構成となっている。電源生成部９は、正側電源２および負側電源３に接続される。Ｐ型ＭＯＳＦＥＴ４のソースは正側電源２に、ドレインはオン側ゲート抵抗６に接続される。Ｎ型ＭＯＳＦＥＴ５のソースは負側電源３に、ドレインはオフ側ゲート抵抗７に接続される。このとき、図２に示すように、Ｎ型ＭＯＳＦＥＴ５のソースと負側電源３とが直接接続される構成が好ましい。オン側ゲート抵抗６とオフ側ゲート抵抗７の接続点がゲート駆動回路１０４の出力部となり、ゲート配線１を介して半導体素子１０１のゲートに接続される。Ｐ型ＭＯＳＦＥＴ４およびＮ型ＭＯＳＦＥＴ５のゲートは、ともに駆動制御装置８の出力部に接続される。駆動制御装置８の入力部には、指令論理部１０５が接続される。
【００２８】
電源生成部９から、正負の電源電圧がそれぞれ正側電源２および負側電源３に供給される。指令論理部１０５からゲート駆動指令が駆動制御装置８に入力すると、駆動制御装置８はゲート駆動回路の出力段にあるＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ５を相補的にオン・オフさせるように制御することにより、ゲート配線１を介して半導体素子１０１のゲートに電荷を充電または放電する。充電または放電の速度は、それぞれオン側ゲート抵抗６、オフ側ゲート抵抗７で制御できる。
【００２９】
図３は、図２に示すゲート駆動回路の出力段の素子をＭＯＳＦＥＴ（Ｐ型ＭＯＳＦＥＴ４およびＮ型ＭＯＳＦＥＴ５）からバイポーラトランジスタ（ＮＰＮトランジスタ１０およびＰＮＰトランジスタ１１）に置き換えた場合のゲート駆動回路の構成図であり、本実施例に対する比較例である。
【００３０】
ＮＰＮトランジスタ１０のコレクタは、オン側ゲート抵抗６を介して正側電源２に接続される。ＰＮＰトランジスタ１１のコレクタはオフ側ゲート抵抗７を介して負側電源３に接続される。ＮＰＮトランジスタ１０とＰＮＰトランジスタ１１はそれぞれのエミッタが図３のＡ点で互いに接続されてゲート駆動回路１０４の出力部となり、ゲート配線１を介して半導体素子１０１のゲートに接続される。ＮＰＮトランジスタ１０とＰＮＰトランジスタ１１のベースは、ともに駆動制御装置８の出力部に接続される。その他の接続様態は、図２と同じである。
【００３１】
図３に示すように、ゲート駆動回路の出力段の素子がバイポーラトランジスタで構成される場合、駆動制御装置８が、ＮＰＮトランジスタ１０とＰＮＰトランジスタ１１を相補的にオン・オフさせるように制御する際に、ＮＰＮトランジスタ１０とＰＮＰトランジスタ１１が同時にオフになる期間が不可避的に発生する。これは、駆動制御装置８の出力部（図３のＢ点）の電位が、ＮＰＮトランジスタ１０とＰＮＰトランジスタ１１のベース-エミッタ間電圧がどちらも順バイアスされないような電位となる動作点が必ず発生するためである。このときゲート駆動回路の出力部（図３のＡ点）から半導体素子１０１に至る経路には電流が流れにくくなり、過渡的に高インピーダンス状態となる。その結果、ゲート駆動回路１０４の出力電圧がゲート駆動回路回路の電圧電源（図３の＋Ｖｐ、−Ｖｍ）を超えて変動し、半導体素子１０１のゲート電圧も電圧電源を超えて変動する。すなわち、半導体素子１０１のオン時にはゲート-ソース間電圧（Ｖｇｓ）がゲート駆動回路回路の電圧電源を過度的に超えるオーバーシュート（Ｖｇｓ＞＋Ｖｐ）が発生し、半導体素子１０１のオフ時にはアンダーシュート（Ｖｇｓ＜−Ｖｍ）が発生する（図９参照）。
【００３２】
そこで、図２に示すように、ゲート駆動回路の出力段の素子をＭＯＳＦＥＴで構成することにより、半導体素子１０１のゲート-ソース間電圧が電圧電源を超えて変動する現象を抑制できる。これは、バイポーラトランジスタは電流注入制御のため、ＮＰＮおよびＰＮＰトランジスタのオン・オフ切り替え時には、ベースに電荷が十分蓄積されるまでに、ある程度の時間を要するのに対し、ＭＯＳＦＥＴは電圧印加制御のため、オン・オフ切り替えが本質的に早く、上述のような過渡的な高インピーダンス状態にはならずにゲートの電位が安定化するためである。
【００３３】
次に、ゲート電圧の持ち上がり現象について説明する。図４は、ゲート‐ソース間電圧の持ち上がり現象の説明図である。図４に示すように、対アーム側（図４の半導体素子１０１が下アームのＭＯＳＦＥＴである場合は上アーム側）の半導体素子がターンオンする際、半導体素子１０１はオフ状態であり、並列接続されている還流ダイオード１０２がリバースリカバリー動作をする。この時、半導体素子１０１のドレイン‐ソース間電圧が増加するためｄｖ／ｄｔ＞０であるから、半導体素子１０１からゲート駆動回路１０４に向かって変異電流（Ｃｇｄ*ｄｖ／ｄｔ）が流れる。ここで、ｄｖ／ｄｔはドレイン‐ソース間電圧の時間変化率、Ｃｇｄは半導体素子１０１のゲート‐ドレイン間容量（帰還容量）を示す。
【００３４】
この変異電流は、半導体素子１０１、ゲート配線１、オフ側ゲート抵抗７、Ｎ型ＭＯＳＦＥＴ５を経由してゲート駆動回路の負側電源３に流れ込む。このとき、図４に示すように、電流経路上の回路インピーダンスに応じて、半導体素子１０１のゲート端子とゲート駆動回路の負側電源３との間には電位差が生じる。したがって、この電位差の分だけ、半導体素子１０１のゲート‐ソース間電圧（Ｖｇｓ）はゲート駆動回路の負側電源３の電圧（−Ｖｍ）よりも高く持ち上がる。すなわち、（式１）で表されるようにＶ１＋Ｖ２の電位差が生じる。ここで、Ｖ１はゲート配線１の寄生インダクタンスに起因した電位差、Ｖ２はオフ側ゲート抵抗７およびＮ型ＭＯＳＦＥＴ５の寄生抵抗に起因した電位差である。
Ｖｇｓ＝−Ｖｍ＋（Ｖ１＋Ｖ２）  （式１）
【００３５】
上述のゲート電圧の持ち上がりにより、半導体素子１０１のＶｇｓがその閾値電圧（Ｖｔｈ）を超えて誤オン状態となるとアーム短絡を起こす懸念がある。
【００３６】
鉄道用途では一般的に半導体素子１０１としてノーマリオフ型の素子を用いるため、オフ時のＶｇｓは０Ｖでも動作原理上は問題ないが、本実施例では、ゲート駆動回路に負側電源３を設けることにより、オフ時のＶｇｓを負（例えばＶｇｓ＝−１０Ｖ）としている。これにより、オフ時にゲート電圧に持ち上がりが発生してもＶｔｈに達するまでの電位差マージンが拡大するため、誤オンを防止できる。仮に半導体素子１０１がノーマリオン型の素子であっても、ゲート電圧に持ち上がりが発生してもオフ時のＶｇｓがＶｔｈに達しないように負バイアス電圧を設計することにより、誤オンを防止できる。
【００３７】
負電源電圧を生成する方法としては、たとえば、図２の電源生成部９として絶縁型電源トランスを用いる。すなわち、２次側の巻線コイルを２系統設け、一方を正側電源電圧（＋Ｖｐ）生成用、他方を負側電源電圧（−Ｖｍ）生成用として各々の巻線比を設計する方法である。あるいは、絶縁型電源トランスの代わりに絶縁型ＤＣＤＣコンバータを用いて正負両電源を生成しても良い。
【実施例２】
【００３８】
本実施例は、実施例１のゲート駆動回路の構成に対し、半導体素子のゲート端子の電位が沈み込んだ時にゲート電位をゲート駆動回路の負側電源に接続する手段を有する点が異なる。以下、実施例１との相違点を中心に説明する。
【００３９】
図５は、本実施例にかかるゲート駆動回路の構成図を示す。ゲート駆動回路１０４の出力部、すなわちオン側ゲート抵抗６とオフ側ゲート抵抗７の接続点にダイオード１２のカソードが接続されている。ダイオード１２のアノードは、ゲート駆動回路の負側電源３に接続されている。その他の接続様態は、実施例１と同じである。
【００４０】
ダイオード１２を設けることにより、半導体素子１０１のゲート端子の電位が沈み込んだ時にゲート駆動回路１０４の出力部がゲート駆動回路の負側電源３に低インピーダンスで接続されるため、ゲート電圧の変動（沈み込み）を抑制できる。
【００４１】
図６は、ゲート電圧の沈み込み現象の説明図である。図６に示すように、対アーム側の半導体素子がターンオフする際、半導体素子１０１はオフ状態であり、並列接続されている還流ダイオード１０２がフォワードリカバリー動作をする。この時、半導体素子１０１のドレイン‐ソース間電圧が減少するため、ｄｖ／ｄｔ＜０であるから、ゲート駆動回路１０４から半導体素子１０１に向かって変異電流（Ｃｇｄ*ｄｖ／ｄｔ）が流れる。
【００４２】
この変異電流は、ゲート駆動回路の負側電源３、ダイオード１２、ゲート配線１を経由して半導体素子１０１に流れ込む。このとき、図６に示すように、電流経路上の回路インピーダンスに応じて半導体素子１０１のゲート端子とゲート駆動回路の負側電源３との間に電位差が生じ、半導体素子１０１のＶｇｓはゲート駆動回路の負側電源３の電圧（−Ｖｍ）よりも低く沈み込む。すなわち、（式２）で表されるようにＶ１＋Ｖ３の電位差が生じる。ここで、Ｖ３はダイオード１２の導通に起因した電位差であり、ダイオード１２の順方向電圧に等しい。
Ｖｇｓ＝−Ｖｍ−（Ｖ１＋Ｖ３）  （式２）
【００４３】
ゲート電圧の沈み込み現象により、半導体素子１０１のＶｇｓがその定格電圧の下限値（たとえば−２０Ｖ）を下回るとゲート酸化膜の信頼性低下が懸念されるが、本実施例では、沈み込み時に電流がダイオード１２を経由することにより、ゲート駆動回路の負側電源３からの電圧降下（Ｖ１＋Ｖ３）を抑制でき、ゲート酸化膜の信頼性を確保できる。したがって、ダイオード１２の候補としては、順方向電圧（Ｖ３）の小さいショットキーバリアダイオードなど望ましいが、ツェナーダイオードやＰＮダイオードでも良い。
【００４４】
また、（式１）（式２）より、ゲート電圧の変動量（持ち上がり、沈み込み）を抑制するためには、ゲート配線１で発生する電位差（Ｖ１）を低減することも有効であり、ゲート配線１の寄生インダクタンス（Ｌｇ）を低減することが望ましい。Ｌｇを低減する手法としては、ゲート配線長を最小化する手法や、ゲート電流による磁場が効果的に打ち消しあうようにラミネートブスバー構造等を適用する手法がある。
【実施例３】
【００４５】
図７は、本実施例にかかるゲート駆動回路の構成図を示す。ゲート電位をゲート駆動回路の負側電源に接続する手段として、実施例２では、ダイオード１２を用いたが、本実施例では、低インピーダンス化回路１６ａを用いている点が異なる。以下、実施例１乃至２との相違点を中心に説明する。
【００４６】
低インピーダンス化回路１６ａは、並列化抵抗１３、アナログスイッチ１４、およびゲートオフ判定部１５から構成される。並列化抵抗１３は、アナログスイッチ１４を介してオフ側ゲート抵抗７に並列に接続される。ゲートオフ判定部１５は、ゲート駆動回路１０４の出力部とアナログスイッチ１４の間に接続される。
【００４７】
ゲートオフ判定部１５は、半導体素子１０１のゲート‐ソース間電圧（Ｖｇｓ）をモニタしており、半導体素子１０１がオフ状態であることをＶｇｓの値から判定する。ゲートオフ判定部１５は、半導体素子１０１がオフ状態であることを判定すると、アナログスイッチ１４が閉じられ、オフ側ゲート抵抗７（抵抗値Ｒ）と並列化抵抗１３（抵抗値ｒ）が並列接続される。並列接続時の抵抗は、ＲからＲ／（１＋Ｒ／ｒ）（＜Ｒ）に減少する。したがって、半導体素子１０１のオフ中に、ゲートの電位が沈み込んだ時にゲート駆動回路１０４の出力部がゲート駆動回路の負側電源３に低インピーダンスで接続されるため、ゲート電圧の変動（沈み込み）を抑制できる。
【００４８】
実施例２では、ダイオード１２の整流作用から、ゲートが沈み込むときのみ変動抑制効果があるのに対し、本実施例では、低インピーダンス化回路１６ａの双方向性から、ゲートの沈み込みと持ち上がりの両方に変動抑制効果がある点で優位である。ゲート電圧の持ち上がり量の抑制により、半導体素子１０１のオフ時において、半導体素子１０１のゲート-ソース間電圧が閾値電圧（Ｖｔｈ）まで持ち上がるまでの電位差マージンが大きくなるため、誤オンを防止できる。
【実施例４】
【００４９】
図８は、本実施例にかかるゲート駆動回路の構成図を示す。本実施例では、低インピーダンス化回路として、アナログスイッチでななく、ＭＯＳＦＥＴを用いている点が異なる。以下、実施例１乃至３との相違点を中心に説明する。
【００５０】
低インピーダンス化回路１６ｂは、電圧クランプ用ＭＯＳＦＥＴ１７、およびゲートオフ判定部１５から構成される。電圧クランプ用ＭＯＳ１７は、ゲート駆動回路１０４の出力部とゲート駆動回路の負側電源３の間に接続される。ゲートオフ判定部１５は、ゲート駆動回路１０４の出力部と電圧クランプ用ＭＯＳ１７のゲート端子との間に接続される。
【００５１】
ゲートオフ判定部１５は、半導体素子１０１がオフ状態であることを判定すると、電圧クランプ用ＭＯＳ１７をオンさせ、ゲート駆動回路１０４の出力部とゲート駆動回路の負側電源３とを短絡させる。したがって、半導体素子１０１のオフ中にゲートの電位が沈み込んだ時に、ゲート駆動回路１０４の出力部がゲート駆動回路の負側電源３に極めて低インピーダンスで接続されるため、ゲート電圧の変動（沈み込み）を効果的に抑制できる。
【００５２】
本実施例では、ゲート駆動回路１０４の出力部とゲート駆動回路の負側電源３の間に介在するインピーダンス成分が、電圧クランプ用ＭＯＳＦＥＴ１７のオン抵抗のみとなって小さくなるため（たとえば数十ｍΩ）、実施例３に比べて、より効果的にゲートの変動（沈み込み、持ち上がり）を抑制できる利点がある。
【符号の説明】
【００５３】
１：ゲート配線
２：ゲート駆動回路の正側電源
３：ゲート駆動回路の負側電源
４：Ｐ型ＭＯＳＦＥＴ
５：Ｎ型ＭＯＳＦＥＴ
６：オン側ゲート抵抗
７：オフ側ゲート抵抗
８：駆動制御装置
９：電源生成部
１０：ＮＰＮトランジスタ
１１：ＰＮＰトランジスタ
１２：ダイオード
１３：並列化抵抗
１４：アナログスイッチ
１５：ゲートオフ判定部
１６ａ：低インピーダンス化回路
１６ｂ：低インピーダンス化回路
１７：電圧クランプ用ＭＯＳＦＥＴ
９１：定格電圧（上限値）
９２：正側電圧電源
９３：負側電圧電源
９４：定格電圧（下限値）
１００：パワーユニット
１０１：電圧駆動型の半導体素子（IGBT、MOSFETなど）
１０２：還流ダイオード
１０３：フィルタコンデンサ
１０４：ゲート駆動回路
１０５：指令論理部
１０６：モータ
１０７：架線
１０８：集電装置
１０９：遮断機
１１０：フィルタリアクトル
１１１：車輪
１１２：レール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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