(57)【要約】【課題】スイッチング損失を大幅に低減することが可能な３相力率改善回路、制御方法及び制御回路を提供する。【解決手段】３相力率改善回路は、３相交流入力電圧が供給されるＵ相、Ｖ相及びＷ相入力ライン１１〜１３と、それらに直列に接続されたインダクタ２１〜２３と、出力端子１４，１５と、上記３つのインダクタの出力側と、前記２つの出力端子との間にブリッジ接続され、スイッチング信号によりオン／オフ動作する６個のＦＥＴ３１〜３６とを有するスイッチング回路と、パルス幅変調信号からなるスイッチング信号を出力して前記スイッチング回路を制御する制御回路とを備えている。前記制御回路は、前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、ＦＥＴ３１〜３６の内２つをオン又はオフに保持する制御を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに１２０度位相が異なる３相交流入力電圧が供給される３相の第１入力ライン、第２入力ライン及び第３入力ラインと、
前記第１入力ライン、前記第２入力ライン及び前記第３入力ラインにそれぞれ直列に接続された第１インダクタ、第２インダクタ及び第３インダクタと、
直流出力電圧を送出する一対の第１出力端子及び第２出力端子と、
前記第１インダクタ、前記第２インダクタ又は前記第３インダクタの出力側と、前記第１出力端子又は第２出力端子と、の間にブリッジ接続されてスイッチング信号によりオン／オフ動作する複数のスイッチ素子と、前記複数のスイッチ素子にそれぞれ逆並列に接続された複数の整流素子と、を有するスイッチング回路と、
基本周波数を有するパルス幅変調信号からなる前記スイッチング信号を出力して前記スイッチング回路を制御する制御回路と、
を備える３相力率改善回路であって、
前記制御回路は、
前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、前記複数のスイッチ素子のいずれかをオン又はオフに保持する制御を行うことを特徴とする３相力率改善回路。
【請求項２】
前記３相の第１入力ライン、第２入力ライン及び第３入力ラインの電圧を検出する入力電圧検出手段と、前記３相の第１入力ライン、第２入力ライン及び第３入力ラインの電流を検出する入力電流検出手段と、前記直流出力電圧を検出する出力電圧検出手段と、が設けられ、
前記制御回路は、
前記入力電圧検出手段より得られる３相の入力電圧値と、前記入力電流検出手段より得られる３相の入力電流値と、前記出力電圧検出手段より得られる出力電圧値と、を入力して力率改善のため前記複数のスイッチ素子を制御して電流値のフィードバック制御を行うための制御信号を出力するフィードバック制御部と、
前記３相交流入力電圧の位相を検出して前記複数のスイッチ素子のいずれかをオン又はオフに保持する制御を行うための保持信号を出力する２相制御部と、
前記基本周波数を有する三角波状のキャリヤ信号を出力する信号発生部と、
前記制御信号、前記保持信号及び前記キャリヤ信号を入力し、前記複数のスイッチ素子を駆動する前記スイッチング信号を出力するスイッチ駆動部と、
を備えることを特徴とする請求項１に記載の３相力率改善回路。
【請求項３】
前記スイッチング回路は、
前記第１インダクタ、前記第２インダクタ及び前記第３インダクタのそれぞれの出力側と、前記第１出力端子及び第２出力端子と、の間に１つ又は複数の整流素子からなるブリッジ接続により構成されていることを特徴とする請求項１又は２に記載の３相力率改善回路。
【請求項４】
前記スイッチング回路において、
前記複数のスイッチ素子は、
前記第１インダクタ及び前記第１出力端子間に接続された第１スイッチ素子と、前記第２インダクタ及び前記第１出力端子間に接続された第２スイッチ素子と、前記第３インダクタ及び前記第１出力端子間に接続された第３スイッチ素子と、前記第１インダクタ及び前記第２出力端子間に接続された第４スイッチ素子と、前記第２インダクタ及び前記第２出力端子間に接続された第５スイッチ素子と、前記第３インダクタ及び前記第２出力端子間に接続された第６スイッチ素子と、からなる６個のスイッチ素子であり、
前記複数の整流素子は、
前記６個のスイッチ素子にそれぞれ逆並列に接続された６個の整流素子であり、
前記制御回路は、
前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、
前記第１スイッチ素子をオン状態、及び前記第４スイッチ素子をオフ状態と、
前記第３スイッチ素子をオフ状態、及び前記第６スイッチ素子をオン状態と、
前記第２スイッチ素子をオン状態、及び前記第５スイッチ素子をオフ状態と、
前記第１スイッチ素子をオフ状態、及び前記第４スイッチ素子をオン状態と、
前記第３スイッチ素子をオン状態、及び前記第６スイッチ素子をオフ状態と、
前記第２スイッチ素子をオフ状態、及び前記第５スイッチ素子をオン状態と、
にそれぞれ保持する制御を順次行うことを特徴とする請求項１又は２に記載の３相力率改善回路。
【請求項５】
前記第１インダクタ、前記第２インダクタ及び前記第３インダクタの入力側には、
入力コンデンサがそれぞれ接続されていることを特徴とする請求項４に記載の３相力率改善回路。
【請求項６】
前記第１出力端子及び前記第２出力端子間には、
平滑コンデンサが接続されていることを特徴とする請求項４又は５に記載の３相力率改善回路。
【請求項７】
前記基本周波数は、１０ＫＨｚ以上の高周波であることを特徴とする請求項１乃至６のいずれか１項に記載の３相力率改善回路。
【請求項８】
互いに１２０度位相が異なる３相交流入力電圧が供給される３相の第１入力ライン、第２入力ライン及び第３入力ラインと、
前記第１入力ライン、前記第２入力ライン及び前記第３入力ラインにそれぞれ直列に接続された第１インダクタ、第２インダクタ及び第３インダクタと、一対の第１出力端子及び第２出力端子と、前記第１インダクタ及び前記第１出力端子間に接続された第１スイッチ素子と、前記第２インダクタ及び前記第１出力端子間に接続された第２スイッチ素子と、前記第３インダクタ及び前記第１出力端子間に接続された第３スイッチ素子と、前記第１インダクタ及び前記第２出力端子間に接続された前記第４スイッチ素子と、前記第２インダクタ及び前記第２出力端子間に接続された第５スイッチ素子と、前記第３インダクタ及び前記第２出力端子間に接続された第６スイッチ素子と、からなる６個のスイッチ素子と、
前記６個のスイッチ素子にそれぞれ逆並列に接続された６個の整流素子と、
を備え、
前記６個のスイッチ素子をスイッチング信号でオン／オフして前記３相交流入力電圧を整流し、且つ力率を改善して前記第１出力端子及び前記第２出力端子間から直流出力電圧を送出する３相力率改善回路の制御方法であって、
前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、
前記第１スイッチ素子をオン状態、及び前記第４スイッチ素子をオフ状態と、
前記第３スイッチ素子をオフ状態、及び前記第６スイッチ素子をオン状態と、
前記第２スイッチ素子をオン状態、及び前記第５スイッチ素子をオフ状態と、
前記第１スイッチ素子をオフ状態、及び前記第４スイッチ素子をオン状態と、
前記第３スイッチ素子をオン状態、及び前記第６スイッチ素子をオフ状態と、
前記第２スイッチ素子をオフ状態、及び前記第５スイッチ素子をオン状態と、
にそれぞれ保持する制御を順次行うことを特徴とする３相力率改善回路の制御方法。
【請求項９】
互いに１２０度位相が異なる３相交流入力電圧が供給される３相の第１入力ライン、第２入力ライン及び第３入力ラインと、
前記第１入力ライン、前記第２入力ライン及び前記第３入力ラインにそれぞれ直列に接続された第１インダクタ、第２インダクタ及び第３インダクタと、一対の第１出力端子及び第２出力端子と、前記第１インダクタ及び前記第１出力端子間に接続された第１スイッチ素子と、前記第２インダクタ及び前記第１出力端子間に接続された第２スイッチ素子と、前記第３インダクタ及び前記第１出力端子間に接続された第３スイッチ素子と、前記第１インダクタ及び前記第２出力端子間に接続された第４スイッチ素子と、前記第２インダクタ及び前記第２出力端子間に接続された第５スイッチ素子と、前記第３インダクタ及び前記第２出力端子間に接続された第６スイッチ素子と、を有する６個のスイッチ素子と、
前記６個のスイッチ素子にそれぞれ逆並列に接続された６個の整流素子と、
を備える３相力率改善回路を制御し、
前記６個のスイッチ素子をスイッチング信号でオン／オフして前記３相交流入力電圧を整流し、且つ力率を改善して前記第１出力端子及び前記第２出力端子間から直流出力電圧を送出させる３相力率改善回路の制御回路であって、
前記３相の第１入力ライン、第２入力ライン及び第３入力ラインの電圧を検出する入力電圧検出手段と、
前記３相の第１入力ライン、第２入力ライン及び第３入力ラインの電流を検出する入力電流検出手段と、
前記直流出力電圧を検出する出力電圧検出手段と、
前記入力電圧検出手段より得られる３相の入力電圧値と、前記入力電流検出手段より得られる３相の入力電流値と、前記出力電圧検出手段より得られる出力電圧値と、を入力して力率改善のため前記６個のスイッチ素子を制御して電流値のフィードバック制御を行うための制御信号を出力するフィードバック制御部と、
前記３相交流入力電圧の位相を検出して前記６個のスイッチ素子のいずれかをオン又はオフに保持する制御を行うための保持信号を出力する２相制御部と、
三角波状のキャリヤ信号を出力する信号発生部と、
前記制御信号、前記保持信号及び前記キャリヤ信号を入力し、前記６個のスイッチ素子を駆動するパルス幅変調信号を出力するスイッチ駆動部と、
を備え、
前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、
前記第１スイッチ素子をオン状態、及び前記第４スイッチ素子をオフ状態と、
前記第３スイッチ素子をオフ状態、及び前記第６スイッチ素子をオン状態と、
前記第２スイッチ素子をオン状態、及び前記第５スイッチ素子をオフ状態と、
前記第１スイッチ素子をオフ状態、及び前記第４スイッチ素子をオン状態と、
前記第３スイッチ素子をオン状態、及び前記第６スイッチ素子をオフ状態と、
前記第２スイッチ素子をオフ状態、及び前記第５スイッチ素子をオン状態と、
にそれぞれ保持する制御を順次行うことを特徴とする３相力率改善回路の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される３相交流電圧を整流し、力率を改善して直流電圧を出力する３相力率改善回路、制御方法及び制御回路に関するものである。
【背景技術】
【０００２】
従来、入力される３相交流電圧を整流し、力率を改善して直流電圧を出力する３相力率改善回路として、６個のスイッチ素子を用いたフルブリッジ型の３相力率改善回路が知られている。この回路では、３相交流入力電圧が供給される３相の入力ラインにそれぞれ直列に接続されたインダクタと、それぞれのインダクタの出力側と直流出力電圧を送出する一対の出力端子との間にそれぞれブリッジ接続された６個のスイッチ素子と、を備えている。それらのスイッチ素子を高周波のキャリヤ周波数を有するパルス幅変調信号（以下「ＰＷＭ信号」という。）からなるスイッチング信号によりオン（導通）／オフ（遮断）動作させ、力率を改善して直流電圧を出力する。この３相力率改善回路の一例が特許文献１に記載されており、高周波スイッチングノイズを低減する方法が開示されている。
【０００３】
図１は、フルブリッジ型の３相力率改善回路の基本回路構成図である。
図１において、この３相力率改善回路は、それぞれ互いに１２０度位相が異なるＵ相、Ｖ相、Ｗ相の３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗが供給されるＵ相入力ライン１１、Ｖ相入力ライン１２及びＷ相入力ライン１３の３相の入力ラインと、それらのＵ相、Ｖ相及びＷ相入力ライン１１，１２，１３にそれぞれ直列に接続されたインダクタ２１，２２，２３と、を備えている。更に、直流電圧を出力する正極側の出力端子１４、及び負極側の出力端子１５を有し、インダクタ２１〜２３の出力側と出力端子１４，１５との間は、６個のスイッチ素子（例えば、電界効果トランジスタ、以下「ＦＥＴ」という。）によりブリッジ接続されている。
【０００４】
図１において、インダクタ２１及び出力端子１４間に接続されたＦＥＴ３１と、インダクタ２２及び出力端子１４間に接続されたＦＥＴ３２と、インダクタ２３及び出力端子１４間に接続されたＦＥＴ３３と、インダクタ２１及び出力端子１５間に接続されたＦＥＴ３４と、インダクタ２２及び出力端子１５間に接続されたＦＥＴ３５と、インダクタ２３及び出力端子１５間に接続されたＦＥＴ３６と、を備えている。なお、ＦＥＴ３１〜３６にはそれぞれ、寄生ダイオードからなるダイオード３１ｄ，３２ｄ，３３ｄ，３４ｄ，３５ｄ，３６ｄが逆並列に接続されている。出力端子１４，１５間には、平滑用のコンデンサ１６が接続されている。又、インダクタ２１〜２３の入力側は、それぞれコンデンサ４１，４２，４３を介して接地されている。
【０００５】
３相力率改善回路は、図示しない制御回路を備えている。この制御回路により、図１の基本回路構成の６個のＦＥＴ３１〜３６に対してそれぞれ異なるスイッチング信号を供給することによって３相力率改善回路を制御し、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの整流及び力率改善動作が行われている。
【０００６】
従来の３相力率改善回路の制御方法を以下に説明する。
図８（ａ）、（ｂ）は、従来の制御方法を説明するための波形図であり、図８（ａ）は３相交流電圧波形と三角波状のキャリヤ信号波形を示し、図８（ｂ）はスイッチング信号波形を示す。図８（ａ）において、３相交流電圧波形は実線で示し、キャリヤ信号波形は破線で示す。
図８（ａ）では説明のためにキャリヤ信号の周波数を小さく示しているが、実際にはキャリヤ信号は数十ＫＨｚ程度の基本周波数を有している。又、３相交流電圧の位相が６０度シフトする毎に、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのように時間領域を分割して示している。
【０００７】
図８（ｂ）は、時間領域Ａにおいてキャリヤ信号の１周期の間に図１のＦＥＴ３１〜３６を駆動するスイッチング信号波形を示している。各ＦＥＴ３１〜３６に印加される信号は、キャリヤ信号の基本周波数を有するＰＷＭ信号である。キャリヤ信号と各Ｕ，Ｖ，Ｗ相の電圧の相対的な大きさの時間変化から、各ＦＥＴ３１〜３６に印加されるＰＷＭ信号のパルス幅が設定される。各ＦＥＴ３１〜３６は、スイッチング信号の電圧が０Ｖのときにオフとなり、所定の正電圧のときにオンとなる。キャリヤ信号の１周期の間で、スイッチング信号が切り替わるごとの動作を、ａ，ｂ，ｃ，ｄ，ｅ，ｆのように６つに分割して示している。
【０００８】
図９は、図８の時間領域Ａ内で行われる動作ａ，ｂ，ｃ，ｄ，ｅ，ｆにおいて、各ＦＥＴ３１〜３６のオン／オフの状態と３相力率改善回路中を流れる電流の様子を示す図である。図中において、電流は矢印で示す。出力端子１４，１５間には、負荷１７が接続されている。
【０００９】
図９において、例えば、動作ａでは、交流入力電圧Ｅｕの正電位を有するＵ相入力ライン１１から流入する電流は、オン状態にあるＦＥＴ３１を通じてコンデンサ１６に流入し、同じく交流入力電圧Ｅｗの正電位を有するＷ相入力ライン１３からの電流は、オン状態にあるＦＥＴ３３を通じてコンデンサ１６に流入する。即ち、コンデンサ１６の正極側に正電荷が蓄積される。同時に、コンデンサ１６を通過した電流は、オン状態にあるＦＥＴ３５を通じて負電位であるＶ相入力ライン１２に流入する。即ち、コンデンサ１６の負極側に負電荷が蓄積される。これにより、この動作ａでは、コンデンサ１６が充電される。
一方、動作ｂになると、ＦＥＴ３４〜３６が全てオフ状態となり、コンデンサ１６からＶ相入力ライン１２へ戻る経路が遮断される。そのため、Ｕ相入力ライン１１及びＷ相入力ライン１３からの電流は、コンデンサ１６には注入されず、このコンデンサ１６から負荷１７への放電が行われる。
【００１０】
同様に、図９の動作ｃ，ｄ，ｆにおいても、それぞれ図示した経路でコンデンサ１６に充電が行われる。動作ｅでは、コンデンサ１６からの放電が行われる。
図８（ａ）の時間領域Ａ内では、上記のキャリヤ信号の１周期毎に上記の動作ａ，ｂ，ｃ，ｄ，ｅ，ｆが順次行われる。説明は省略するが、時間領域Ｂ，Ｃ，Ｄ，Ｅ，Ｆにおいても、キャリヤ信号と各Ｕ，Ｖ，Ｗ相の電圧の相対的な大きさの時間変化から、ＰＷＭ信号のパルス幅が設定され、上記と同様にキャリヤ信号の１周期の間を６分割して各ＦＥＴ３１〜３６にオン／オフの信号が印加される。
【００１１】
従来の３相力率改善回路の制御回路及びこの制御方法では、上記のように３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの整流及び力率改善動作が行われている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１３−１１０７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の３相力率改善回路では、６個のＦＥＴ３１〜３６の全てを高周波のキャリヤ周波数のＰＷＭ信号でオン／オフ動作をさせているので、スイッチング損失が大きかった。
即ち、全てのＦＥＴ３１〜３６は、図８及び図９に示すように、キャリヤ周波数の１周期の間に必ず１回のオン及びオフ動作を行うように設定されている。各ＦＥＴ３１〜３６では、オン又はオフの切替えの開始から切替えが終了する間に、出力に寄与しない電流が流れ、それがスイッチング損失となる。従来は、キャリヤ周波数の１周期毎に６個のＦＥＴ３１〜３６のオン及びオフ動作により、合計１２回のスイッチング損失が生ずるので、このスイッチング損失は、従来の３相力率改善回路の効率を制限する要因となっていた。
【００１４】
本発明の目的は、上記のような課題を解決し、従来に比べてスイッチング損失を大幅に低減することが可能な３相力率改善回路、制御方法及び制御回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の３相力率改善回路は、互いに１２０度位相が異なる３相交流入力電圧が供給される３相の第１入力ライン、第２入力ライン及び第３入力ラインと、前記第１入力ライン、前記第２入力ライン及び前記第３入力ラインにそれぞれ直列に接続された第１インダクタ、第２インダクタ及び第３インダクタと、直流出力電圧を送出する一対の第１出力端子及び第２出力端子と、前記第１インダクタ、前記第２インダクタ又は前記第３インダクタの出力側と、前記第１出力端子又は第２出力端子との間にブリッジ接続されてスイッチング信号によりオン／オフ動作する複数のスイッチ素子と、前記複数のスイッチ素子にそれぞれ逆並列に接続された複数の整流素子とを有するスイッチング回路と、基本周波数を有するパルス幅変調信号からなる前記スイッチング信号を出力して前記スイッチング回路を制御する制御回路と、を備えている。
ここで、前記制御回路は、前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、前記複数のスイッチ素子のいずれかをオン又はオフに保持する制御を行うことを特徴とする。
【００１６】
本発明の３相力率改善回路の制御方法は、互いに１２０度位相が異なる３相交流入力電圧が供給される３相の第１入力ライン、第２入力ライン及び第３入力ラインと、前記第１入力ライン、前記第２入力ライン及び前記第３入力ラインにそれぞれ直列に接続された第１インダクタ、第２インダクタ及び第３インダクタと、一対の第１出力端子及び第２出力端子と、前記第１インダクタ及び前記第１出力端子間に接続された第１スイッチ素子と、前記第２インダクタ及び前記第１出力端子間に接続された第２スイッチ素子と、前記第３インダクタ及び前記第１出力端子間に接続された第３スイッチ素子と、前記第１インダクタ及び前記第２出力端子間に接続された前記第４スイッチ素子と、前記第２インダクタ及び前記第２出力端子間に接続された第５スイッチ素子と、前記第３インダクタ及び前記第２出力端子間に接続された第６スイッチ素子と、からなる６個のスイッチ素子と、前記６個のスイッチ素子にそれぞれ逆並列に接続された６個の整流素子と、を備えている。
本発明の制御方法は、前記６個のスイッチ素子をスイッチング信号でオン／オフして前記３相交流入力電圧を整流し、且つ力率を改善して前記第１出力端子及び前記第２出力端子間から直流出力電圧を送出する制御方法である。
ここで、本発明の制御方法では、前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、前記第１スイッチ素子をオン状態、及び前記第４スイッチ素子をオフ状態と、前記第３スイッチ素子をオフ状態、及び前記第６スイッチ素子をオン状態と、前記第２スイッチ素子をオン状態、及び前記第５スイッチ素子をオフ状態と、前記第１スイッチ素子をオフ状態、及び前記第４スイッチ素子をオン状態と、前記第３スイッチ素子をオン状態、及び前記第６スイッチ素子をオフ状態と、前記第２スイッチ素子をオフ状態、及び前記第５スイッチ素子をオン状態と、にそれぞれ保持する制御を順次行うことを特徴とする。
【００１７】
本発明の３相力率改善回路の制御回路は、互いに１２０度位相が異なる３相交流入力電圧が供給される３相の第１入力ライン、第２入力ライン及び第３入力ラインと、前記第１入力ライン、前記第２入力ライン及び前記第３入力ラインにそれぞれ直列に接続された第１インダクタ、第２インダクタ及び第３インダクタと、一対の第１出力端子及び第２出力端子と、前記第１インダクタ及び前記第１出力端子間に接続された第１スイッチ素子と、前記第２インダクタ及び前記第１出力端子間に接続された第２スイッチ素子と、前記第３インダクタ及び前記第１出力端子間に接続された第３スイッチ素子と、前記第１インダクタ及び前記第２出力端子間に接続された第４スイッチ素子と、前記第２インダクタ及び前記第２出力端子間に接続された第５スイッチ素子と、前記第３インダクタ及び前記第２出力端子間に接続された第６スイッチ素子と、を有する６個のスイッチ素子と、前記６個のスイッチ素子にそれぞれ逆並列に接続された６個の整流素子と、を備える３相力率改善回路を制御し、前記６個のスイッチ素子をスイッチング信号でオン／オフして前記３相交流入力電圧を整流し、且つ力率を改善して前記第１出力端子及び前記第２出力端子間から直流出力電圧を送出させる制御回路である。
そして、本発明の制御回路では、前記３相の第１入力ライン、第２入力ライン及び第３入力ラインの電圧を検出する入力電圧検出手段と、前記３相の第１入力ライン、第２入力ライン及び第３入力ラインの電流を検出する入力電流検出手段と、前記直流出力電圧を検出する出力電圧検出手段と、前記入力電圧検出手段より得られる３相の入力電圧値と、前記入力電流検出手段より得られる３相の入力電流値と、前記出力電圧検出手段より得られる出力電圧値と、を入力して力率改善のため前記６個のスイッチ素子を制御して電流値のフィードバック制御を行うための制御信号を出力するフィードバック制御部と、を備えている。
更に、本発明の制御回路では、前記３相交流入力電圧の位相を検出して前記６個のスイッチ素子のいずれかをオン又はオフに保持する制御を行うための保持信号を出力する２相制御部と、三角波状のキャリヤ信号を出力する信号発生部と、前記制御信号、前記保持信号及び前記キャリヤ信号を入力し、前記６個のスイッチ素子を駆動するパルス幅変調信号を出力するスイッチ駆動部と、を備えている。
ここで、前記３相交流入力電圧の６０度の位相シフト毎に、前記３相交流入力電圧の位相が６０度シフトする間、前記第１スイッチ素子をオン状態、及び前記第４スイッチ素子をオフ状態と、前記第３スイッチ素子をオフ状態、及び前記第６スイッチ素子をオン状態と、前記第２スイッチ素子をオン状態、及び前記第５スイッチ素子をオフ状態と、前記第１スイッチ素子をオフ状態、及び前記第４スイッチ素子をオン状態と、前記第３スイッチ素子をオン状態、及び前記第６スイッチ素子をオフ状態と、前記第２スイッチ素子をオフ状態、及び前記第５スイッチ素子をオン状態と、にそれぞれ保持する制御を順次行うことを特徴とする。
【発明の効果】
【００１８】
本発明の３相力率改善回路、制御方法及び制御回路によれば、３相交流入力電圧の６０度位相シフト毎に、３相交流入力電圧の位相が６０度シフトする間、複数のスイッチ素子のうちのいずれかのスイッチ素子が常にオン又はオフとなってキャリヤ周波数に依存したスイッチ動作が不要となる。例えば、６個のスイッチ素子を用いたフルブリッジ型の３相力率改善回路では、６個のスイッチ素子のうちのいずれか２個のスイッチ素子が常にオン又はオフとなってキャリヤ周波数に依存したスイッチ動作が不要となるので、スイッチング損失を低減でき、力率の改善も確保できる。
【００１９】
以上より、本発明では、３相力率改善回路において、従来よりもスイッチング損失を低減することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】図１は、３相力率改善回路の基本回路構成図である。
【図２】図２は、本発明の実施例１における３相力率改善回路の制御方法を説明するための波形図である。
【図３】図３は、実施例１の各時間領域において、各ＦＥＴのオン／オフの状態と回路中を流れる電流の様子を示す図である。
【図４】図４は、実施例１の３相交流電圧の１周期における各ＦＥＴを駆動するＰＷＭ信号を説明するための波形図である。
【図５】図５は、実施例１における制御回路構成の一例を示す概略の回路図である。
【図６】図６は、本発明の実施例２の３相力率改善回路の基本回路構成図である。
【図７】図７は、本発明の実施例３の３相力率改善回路の基本回路構成図である。
【図８】図８は、従来の３相力率改善回路の制御方法を説明するための波形図である。
【図９】図９は、従来の３相力率改善回路の制御方法の各時間領域において、各ＦＥＴのオン／オフの状態と回路中を流れる電流の様子を示す図である。
【発明を実施するための形態】
【００２１】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２２】
（実施例１の３相力率改善回路の構成）
本発明の実施例１における３相力率改善回路は、フルブリッジ型の３相力率改善回路であり、この基本回路構成は、図１に示す回路と同様である。図１の基本回路構成の詳細は前述の通りである。
【００２３】
但し、本実施例１の３相力率改善回路は、従来とは異なる制御回路を備え、異なる制御方法を用いている。
【００２４】
（実施例１の３相力率改善回路の制御方法）
図２（ａ）、（ｂ）は、本発明の実施例１における３相力率改善回路の制御方法を説明するための波形図であり、図２（ａ）は３相交流電圧波形と三角波状のキャリヤ信号波形を示し、図２（ｂ）はスイッチング信号波形を示す。
図２（ａ）において、３相交流電圧波形は実線で示し、キャリヤ信号波形は破線で示す。図２（ａ）では、説明のためにキャリヤ信号の周波数を小さく示しているが、実際には、キャリヤ信号は数十ＫＨｚ程度の基本周波数を有している。又、３相交流電圧の位相が６０度シフトする毎に、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのように時間領域を分割して示している。
【００２５】
図２（ｂ）は、時間領域Ａにおいてキャリヤ信号の１周期の間に、図１のスイッチ素子としてのＦＥＴ３１〜３６を駆動するスイッチング信号波形を示している。各ＦＥＴ３１〜３６に印加される信号は、キャリヤ信号の基本周波数を有するＰＷＭ信号である。各ＦＥＴ３１〜３６は、スイッチング信号の電圧が０のときにオフとなり、所定の正電圧が印加されたときにオンとなる。キャリヤ信号と各Ｕ，Ｖ，Ｗ相の電圧の相対的な大きさの時間変化から、各ＦＥＴ３１〜３６に印加されるＰＷＭ信号のパルス幅が設定される。キャリヤ信号の１周期の間が、スイッチング信号が切り替わる毎に、ａ，ｂ，ｃ，ｄのように４つの動作に分割される。
【００２６】
図２（ｂ）に示すように、本実施例１においては、スイッチング信号波形は、時間領域ＡにおいてはＦＥＴ３２には常にオフとなり、ＦＥＴ３５には常にオンとなるような信号が印加される。他の４つのＦＥＴ３１，３３，３４，３６のみが、従来と同様に、キャリヤ信号の１周期の間にオン及びオフの動作を行う。
【００２７】
図３は、図２の時間領域Ａ内で行われる動作ａ，ｂ，ｃ，ｄにおいて、各ＦＥＴ３１〜３６のオン／オフの状態と回路中を流れる電流の様子を示す図である。図中において、電流は矢印で示す。出力端子１４，１５間には負荷１７が接続されている。
【００２８】
図３において、例えば、動作ａでは、交流入力電圧Ｅｕの正電位を有するＵ相入力ライン１１から流入する電流は、オン状態にあるＦＥＴ３１を通じてコンデンサ１６に流入し、同じく交流入力電圧Ｅｗの正電位を有するＷ相入力ライン１３から流入する電流は、オン状態にあるＦＥＴ３３を通じてコンデンサ１６に流入する。即ち、コンデンサ１６の正極側に正電荷が蓄積される。同時に、コンデンサ１６を通過した電流は、オン状態にあるＦＥＴ３５を通じて、交流入力電圧Ｅｖの負電位であるＶ相入力ライン１２に流入する。即ち、コンデンサ１６の負極側に負電荷が蓄積される。これにより、この動作ａではコンデンサ１６が充電される。
【００２９】
動作ｂになると、交流入力電圧Ｅｕの正電位を有するＵ相入力ライン１１から流入する電流は、オン状態にあるＦＥＴ３４，３５を通じて、交流入力電圧Ｅｖの負電位であるＶ相入力ライン１２に流入する。交流入力電圧Ｅｗの正電位を有するＷ相入力ライン１３から流入する電流は、オン状態にあるＦＥＴ３３を通じてコンデンサ１６に流入し、このコンデンサ１６を通過した電流は、オン状態にあるＦＥＴ３５を通じて、交流入力電圧Ｅｖの負電位であるＶ相入力ライン１２に流入する。これにより、この動作ｂではコンデンサ１６が充電される。
【００３０】
一方、動作ｃでは、ＦＥＴ３１，３２，３３が全てオフとなり、コンデンサ１６への充電経路が遮断される。そのため、Ｕ相入力ライン１１及びＷ相入力ライン１３からの電流は、コンデンサ１６には注入されず、このコンデンサ１６から負荷１７への放電が行われる。
【００３１】
動作ｄでは、各ＦＥＴ３１〜３６が動作ｂと同様な動作状態となり、動作ｂと同様に、交流入力電圧Ｅｗの正電位を有するＷ相入力ライン１３から流入する電流により、コンデンサ１６が充電される。
【００３２】
上記のように、図２（ａ）の時間領域Ａ内では、ＦＥＴ３２がオフ状態、ＦＥＴ３５がオン状態に保持され、キャリヤ信号の１周期毎に上記のａ，ｂ，ｃ，ｄの動作が順次行われる。
【００３３】
図２（ａ）において、時間領域Ａ以降においても、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの位相が６０度シフトする間の時間領域、即ち時間領域Ｂ，Ｃ，Ｄ，Ｅ，Ｆ等において、６個のＦＥＴ３１〜３６の中のいずれか２つのＦＥＴがオン又はオフに保持され、他の４つのＦＥＴに対しては、キャリヤ信号と各Ｕ，Ｖ，Ｗ相の電圧の相対的な大きさの時間変化から、ＰＷＭ信号のパルス幅が設定され、上記と同様にキャリヤ信号の１周期の間を４分割して各ＦＥＴ３１〜３６にオン／オフの信号が印加される。
【００３４】
図４は、実施例１において、３相交流電圧の１周期における各ＦＥＴを駆動するＰＷＭ信号を説明するための波形図であり、図４（ａ）は３相交流電圧波形と三角波状のキャリヤ信号波形を示し、図４（ｂ）はスイッチング信号波形を示す。
図４（ｂ）に示すように、時間領域Ａの次の時間領域Ｂでは、ＦＥＴ３１がオン状態、ＦＥＴ３４がオフ状態に保持され、次の時間領域Ｃでは、ＦＥＴ３３がオフ状態、ＦＥＴ３６がオン状態に保持され、次の時間領域Ｄでは、ＦＥＴ３２がオン状態、ＦＥＴ３５がオフ状態に保持される。更に、次の時間領域Ｅでは、ＦＥＴ３１がオフ状態、ＦＥＴ３４がオン状態に保持され、次の時間領域Ｆでは、ＦＥＴ３３がオン状態、ＦＥＴ３６がオフ状態に保持された後、元の時間領域Ａに戻る。
【００３５】
以上のように、本実施例１においては、キャリヤ周波数の１周期毎にオン及びオフ動作を行うのは４つのＦＥＴのみとなるので、従来の３相力率改善回路に比べてスイッチング損失を大幅に低減可能である。
【００３６】
（実施例１の３相力率改善回路における制御回路の構成・動作）
図５は、本実施例１の３相力率改善回路における制御回路構成の一例を示す概略の回路図である。
図５において、本実施例１の３相力率改善回路は、回路全体を制御する制御回路５０と、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗが供給されるＵ相入力ライン１１、Ｖ相入力ライン１２及びＷ相入力ライン１３の電圧をそれぞれ検出する入力電圧検出手段５１，５２，５３と、Ｕ相入力ライン１１、Ｖ相入力ライン１２及びＷ相入力ライン１３の電流をそれぞれ検出する入力電流検出手段５４，５５，５６と、直流出力電圧を検出する出力電圧検出手段５７と、を備えている。
入力電圧検出手段５１〜５３、及び出力電圧検出手段５７としては、公知の電圧センサ等の使用が可能であり、又、入力電流検出手段５４としては、公知の電流センサ等の使用が可能である。制御回路５０は、それらの入力電圧検出手段５１〜５３、入力電流検出手段５４〜５６及び出力電圧検出手段５７から得られる信号に基づいて、前記のＰＭＷ信号を出力してＦＥＴ３１〜３６を制御する機能を有している。
なお、入力電流検出手段５４，５５，５６は入力側のインダクタ２１，２２，２３及びコンデンサ４１，４２，４３の前段に設置してもよく、入力電圧検出手段５１，５２，５３は３相の入力相間電圧を利用して検出してもよい。
【００３７】
制御回路５０は、電流値のフィードバック制御を行うための制御信号を出力するフィードバック制御部６０と、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの位相を検出し、この３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの６０度の位相シフト毎にＦＥＴ３１〜３６のいずれか２つをオン又はオフに保持する制御を行うための保持信号を出力する２相制御部６１と、三角波状のキャリヤ信号を出力する信号発生部６２と、ＦＥＴ３１〜３６を駆動するＰＭＷ信号を出力するスイッチ駆動部６３と、を備えている。この制御回路５０は、中央処理装置（ＣＰＵ）を有するプロセッサ、あるいは個別回路で構成されている。
【００３８】
フィードバック制御部６０では、入力電圧検出手段５１〜５３より得られる３相の入力電圧値と、入力電流検出手段５４〜５６より得られる３相の入力電流値と、出力電圧検出手段５７より得られる出力電圧値と、を入力して力率改善のため、ＦＥＴ３１〜３６を制御して電流値のフィードバック制御を行うための制御信号７０を以下の手順により出力する。
【００３９】
先ず、出力電圧検出手段５７より得られる出力電圧値と、設定された基準電圧６４と、が比較器６５に入力される。比較器６５の比較結果が、ＰＩ補償器６６を介して３つの乗算器６７に入力され、入力電圧検出手段５１〜５３より得られる３相の入力電圧値とそれぞれ掛け合わされて出力される。それらの出力電圧値は、比較器６８において、各Ｕ，Ｖ，Ｗ相の入力電流検出手段５４〜５６より得られる入力電流値と比較される。この比較結果は、ＰＩ補償器６９を介して３相の制御信号７０として出力される。
【００４０】
制御信号７０は、スイッチ駆動部６３に入力され、信号変換器７１において、信号発生部６２から出力された高周波の基本周波数を有する三角波状のキャリヤ信号によりＰＷＭ信号に変換され、増幅器７２によってＦＥＴ３１〜３６に対応する駆動信号として出力される。なお、ＦＥＴ３１とＦＥＴ３４、ＦＥＴ３２とＦＥＴ３５、ＦＥＴ３３とＦＥＴ３６は、それぞれ一方がオンの場合、他方がオフとなるような相補的な駆動信号によりオン／オフが切り替えられる。なお、この場合、上記のそれぞれの組の２つのＦＥＴが瞬間的に同時にオン状態となって短絡電流が発生するのを防ぐため、通常、切り替え時には両ＦＥＴともにオフとなるデッドタイムが設けられている。このデッドタイムの間はそれぞれのＦＥＴに逆並列に接続されたダイオードに電流が流れる。
【００４１】
従来の３相力率改善回路における制御回路では、信号変換器７１によりＰＷＭ信号に変換された信号がそのまま増幅器７２に入力され、６個のＦＥＴ３１〜３６の全てに対して、キャリヤ信号の基本周波数を有するＰＷＭ信号からなる駆動信号が出力される。これに対して、本実施例１においては、図４に示すように、２相制御部６１からの制御により、ＰＷＭ信号は、ＦＥＴ３１とＦＥＴ３４、ＦＥＴ３２とＦＥＴ３５、ＦＥＴ３３とＦＥＴ３６のいずれかの組が、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの位相が６０度シフトする間、キャリヤ信号に依存しないで一方が常にオン動作で他方が常にオフ動作を保持するような信号に変換される。
具体的には、その保持動作は、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの６０度の位相シフト毎に、
（１）ＦＥＴ３１をオン及びＦＥＴ３４をオフに保持
（２）ＦＥＴ３３をオフ及びＦＥＴ３６をオンに保持
（３）ＦＥＴ３２をオン及びＦＥＴ３５をオフに保持
（４）ＦＥＴ３１をオフ及びＦＥＴ３４をオンに保持
（５）ＦＥＴ３３をオン及びＦＥＴ３６をオフに保持
（６）ＦＥＴ３２をオフ及びＦＥＴ３５をオンに保持
の順に繰り返される。これにより、図２に示すスイッチング信号波形及び図３に示す制御動作を得ている。
【００４２】
（実施例１の効果）
本実施例１の３相力率改善回路の制御方法及び制御回路によれば、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの６０度位相シフト毎に、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの位相が６０度シフトする間、複数のＦＥＴ３１〜３６のうちのいずれか２個のＦＥＴが常にオン又はオフとなってキャリヤ周波数に依存したスイッチ動作が不要となる。これにより、スイッチング損失を低減でき、力率の改善も確保できる。
【実施例２】
【００４３】
（実施例２の３相力率改善回路の構成）
図６は、本発明の実施例２における３相力率改善回路の基本回路構成図である。
本実施例２においては、図１の基本回路構成と比べて、図１のＦＥＴ３４，３５，３６がそれぞれダイオード７４，７５，７６に置き換えられていることが異なっており、それ以外の部分は図１と同じである。
【００４４】
（実施例２の３相力率改善回路の制御方法）
本実施例２においても、ＦＥＴ３１〜３３は、実施例１と同様に、ＰＷＭ信号により制御される。図２（ａ）のように、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの位相が６０度シフトする毎に、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのように時間領域を分割する。更に、それらの各時間領域Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆにおいて、キャリヤ信号と各Ｕ，Ｖ，Ｗ相の電圧の相対的な大きさの時間変化から、ＰＷＭ信号のパルス幅が設定され、キャリヤ信号の１周期の間が、スイッチング信号が切り替わる毎に、複数の動作に分割される。但し、本実施例２においては、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの各時間領域において負電位の入力ラインに接続されたＦＥＴがその時間領域の間、常にオフとなるか、又は、正電位の入力ラインに接続されたＦＥＴがその時間領域の間、常にオンとなる。他のＦＥＴは上記のＰＷＭ信号でオン／オフ動作するように設定される。
【００４５】
例えば、図２（ａ）の時間領域Ａにおいては、負電位のＶ相入力ライン１２に接続されたＦＥＴ３２が時間領域Ａの間、常にオフとなる。ＦＥＴ３１，３３は、図２（ｂ）と同様なＰＷＭ信号を印加することができる。
【００４６】
この場合、図２（ｂ）の動作ａでは、正電位を有するＵ相入力ライン１１から流入する電流は、オン状態にあるＦＥＴ３１を通じてコンデンサ１６に流入し、同じく正電位を有するＷ相入力ライン１３から流入する電流は、オン状態にあるＦＥＴ３３を通じてコンデンサ１６に流入する。同時に、コンデンサ１６を通過した電流は、ダイオード７５を通じて負電位であるＶ相入力ライン１２に流入する。これにより、この動作ａではコンデンサ１６が充電される。
【００４７】
動作ｂになると、正電位を有するＷ相入力ライン１３から流入する電流は、オン状態にあるＦＥＴ３３を通じてコンデンサ１６に流入し、コンデンサ１６を通過した電流は、ダイオード７５を通じて負電位であるＶ相入力ライン１２に流入する。これにより、この動作ｂでもコンデンサ１６が充電される。
【００４８】
一方、動作ｃでは、ＦＥＴ３１〜３３が全てオフとなり、コンデンサ１６への充電経路が遮断されるため、Ｕ相入力ライン１１及びＷ相入力ライン１３からの電流は、コンデンサ１６には注入されず、このコンデンサ１６から負荷１７への放電が行われる。
【００４９】
動作ｄでは、各ＦＥＴ３１〜３３が、動作ｂと同様な動作状態となり、動作ｂと同様に、Ｗ相入力ライン１３から流入する電流によりコンデンサ１６が充電される。
【００５０】
上記のように、図２（ａ）の時間領域Ａ内では、ＦＥＴ３２がオフ状態に保持され、ＦＥＴ３１，３３は、キャリヤ信号の１周期毎に上記のａ，ｂ，ｃ，ｄの動作が順次行われる。
【００５１】
時間領域Ａ以降においても、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの位相が６０度シフトする間の時間領域、即ち時間領域Ｂ，Ｃ，Ｄ，Ｅ，Ｆ等においても、３個のＦＥＴ３１〜３３の中のいずれか１つのＦＥＴがオン又はオフに保持され、他のＦＥＴに対しては、キャリヤ信号と各Ｕ，Ｖ，Ｗ相の電圧の相対的な大きさの時間変化から、ＰＷＭ信号のパルス幅が設定され、キャリヤ信号の周期でオン／オフの信号が印加される。
【００５２】
例えば、時間領域Ａの次の時間領域Ｂでは、正電位のＵ相入力ライン１１に接続されたＦＥＴ３１がオン状態に保持され、次の時間領域Ｃでは、ＦＥＴ３３がオフ状態に保持され、次の時間領域Ｄでは、ＦＥＴ３２がオン状態に保持される。更に、次の時間領域Ｅでは、ＦＥＴ３１がオフ状態に保持され、次の時間領域Ｆでは、ＦＥＴ３３がオン状態に保持された後、元の時間領域Ａに戻る。
【００５３】
（実施例２の効果）
本実施例２によれば、キャリヤ周波数の１周期毎にオン及びオフ動作を行うのは２つのＦＥＴのみとなる。これにより、スイッチング損失を低減でき、力率の改善も確保できる。
【実施例３】
【００５４】
（実施例３の３相力率改善回路の構成）
図７は、本発明の実施例３における３相力率改善回路の基本回路構成図である。
本実施例３においては、図１の基本回路構成と比べて、図１のＦＥＴ３１，３２，３３がそれぞれダイオード７１，７２，７３に置き換えられていることが異なっており、それ以外の部分は図１と同じである。
【００５５】
（実施例３の３相力率改善回路の制御方法）
本実施例３においても、ＦＥＴ３４〜３６は実施例１と同様に、ＰＷＭ信号により制御される。
図２（ａ）のように、３相交流入力電圧Ｅｕ，Ｅｖ，Ｅｗの位相が６０度シフトする毎に、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのように時間領域を分割する。更に、それらの各時間領域Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆにおいて、キャリヤ信号と各Ｕ，Ｖ，Ｗ相の電圧の相対的な大きさの時間変化から、ＰＷＭ信号のパルス幅が設定され、キャリヤ信号の１周期の間が、スイッチング信号が切り替わる毎に、複数の動作に分割される。但し、本実施例３においては、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの各時間領域において、正電位の入力ラインに接続されたＦＥＴがその時間領域の間、常にオフとなるか、又は、負電位の入力ラインに接続されたＦＥＴがその時間領域の間、常にオンとなる。他のＦＥＴは上記のキャリヤ信号の周期のＰＷＭ信号でオン／オフ動作するように設定される。
【００５６】
例えば、時間領域ＡではＦＥＴ３５がオン状態に、時間領域ＢではＦＥＴ３４がオフ状態に、時間領域ＣではＦＥＴ３６がオン状態に、時間領域ＤではＦＥＴ３５がオフ状態に、時間領域ＥではＦＥＴ３４がオン状態に、時間領域ＦではＦＥＴ３６がオフ状態に、それぞれ保持される。
【００５７】
（実施例３の効果）
本実施例３によれば、実施例２と同様に、キャリヤ周波数の１周期毎にオン及びオフ動作を行うのは２つのＦＥＴのみとなるので、スイッチング損失を低減でき、力率の改善も確保できる。
【００５８】
（実施例１〜３の変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ）  スイッチ素子は、ＦＥＴ３１〜３６に限定されず、バイポーラトランジスタやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等であってもよい。
（ｂ）  ３相力率改善回路の基本回路を構成するスイッチ素子数は、６個や３個以外の個数であってもよい。
（ｃ）  制御回路５０の構成は、図４に示した構成に限定されず、フィードバック制御方法等も公知の様々な回路構成が可能である。
（ｄ）  キャリヤ信号の周波数も、目的の力率や出力電圧の許容変動等に合わせて任意に設定可能である。
【符号の説明】
【００５９】
１１    Ｕ相入力ライン
１２    Ｖ相入力ライン
１３    Ｗ相入力ライン
１４，１５    出力端子
１６，４１，４２，４３    コンデンサ
１７    負荷
２１，２２，２３    インダクタ
３１，３２，３３，３４，３５，３６    ＦＥＴ
５０    制御回路
５１，５２，５３    入力電圧検出手段
５４，５５，５６    入力電流検出手段
５７    出力電圧検出手段
６０    フィードバック制御部
６１    ２相制御部
６２    信号発生部
６３    スイッチ駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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