(57)【要約】【課題】オン抵抗を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、導電部と、を有する。第２半導体領域は、第１半導体領域の上に設けられている。第３半導体領域は、第２半導体領域の上に設けられている。ゲート電極は、第２半導体領域から第３半導体領域に向かう第１方向に対して垂直な第２方向において、第１半導体領域の一部、第２半導体領域、及び第３半導体領域とゲート絶縁層を介して対向する。導電部は、第１部分及び第２部分を有する。第１部分は、第２半導体領域の一部と第２方向において並ぶ。第２部分は、第３半導体領域の少なくとも一部と第２方向において並ぶ。第１部分の第２方向における長さは、第２部分の第２方向における長さよりも長い。導電部は、第２半導体領域及び第３半導体領域と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域から前記第３半導体領域に向かう第１方向に対して垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁層を介して対向するゲート電極と、
前記第２半導体領域の一部と前記第２方向において並ぶ第１部分と、前記第３半導体領域の少なくとも一部と前記第２方向において並ぶ第２部分と、を有し、前記第１部分の前記第２方向における長さは前記第２部分の前記第２方向における長さよりも長く、前記第２半導体領域及び前記第３半導体領域と電気的に接続された導電部と、
を備えた半導体装置。
【請求項２】
前記導電部は、前記第３半導体領域よりも上方に位置する第３部分をさらに有し、
前記第３部分の前記第２方向における長さは、前記第２部分の前記長さ以上である請求項１記載の半導体装置。
【請求項３】
前記第２半導体領域と前記導電部との間に設けられた第２導電形の第４半導体領域をさらに備え、
前記第４半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高い請求項１または２に記載の半導体装置。
【請求項４】
前記第４半導体領域は、前記第３半導体領域と前記導電部との間にさらに設けられた請求項３記載の半導体装置。
【請求項５】
前記第４半導体領域は、前記第２方向において前記第２半導体領域と前記第１部分との間に位置する第１領域を有し、
前記第１領域の前記第２方向における長さは、前記第１領域の前記第１方向における長さよりも短い請求項３または４に記載の半導体装置。
【請求項６】
前記導電部中には、ボイドが設けられ、
前記ボイドの少なくとも一部は、前記第１部分中に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２半導体領域は、前記第２方向において前記第１部分と並ぶ第２領域を有し、
前記第３半導体領域は、前記第２方向において前記第２部分と並ぶ第３領域を有し、
前記第３領域の前記第２方向における長さは、前記第２領域の前記第２方向における長さよりも長い請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記導電部は、前記第１方向において前記第１部分と前記第２部分との間に位置する第４部分をさらに有し、
前記第４部分は、前記第２方向において前記第３半導体領域の一部と並び、
前記第４部分の前記第２方向における長さは、前記第２部分の前記長さよりも長い請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１部分の少なくとも一部の前記第２方向における長さは、前記第２部分の少なくとも一部の前記第２方向における長さの、１．０倍より大きく、２．５倍以下である請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１半導体領域と電気的に接続された第１電極と、
前記導電部と電気的に接続された第２電極と、
をさらに備えた請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第１電極と前記第１半導体領域との間に設けられた第２導電形の第５半導体領域をさらに備え、
前記第５半導体領域は、前記第１電極と電気的に接続され、
前記第５半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高い請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、スイッチング装置として用いられる。半導体装置における消費電力を低減するためには、半導体装置のオン抵抗が低いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５２４６３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、導電部と、を有する。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記ゲート電極は、前記第２半導体領域から前記第３半導体領域に向かう第１方向に対して垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁層を介して対向する。前記導電部は、第１部分及び第２部分を有する。前記第１部分は、前記第２半導体領域の一部と前記第２方向において並ぶ。前記第２部分は、前記第３半導体領域の少なくとも一部と前記第２方向において並ぶ。前記第１部分の前記第２方向における長さは、前記第２部分の前記第２方向における長さよりも長い。前記導電部は、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】図１の一部を拡大した断面図である。
【図３】実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図５】実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図６】参考例に係る半導体装置の一部を表す断面図である。
【図７】実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図８】実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図９】実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置の一部を表す斜視断面図である。
図１に表したように、実施形態に係る半導体装置１００は、ｎ−形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ｎ＋形ドレイン領域５（第６半導体領域）、導電部１０、ゲート電極２０、ゲート絶縁層２１、絶縁層２５、ドレイン電極３１（第１電極）、及びソース電極３２（第２電極）を有する。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｐ形ベース領域２からｎ＋形ソース領域３に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ｐ形ベース領域２からｎ＋形ソース領域３に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｐ形ベース領域２とｎ＋形ソース領域３との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
ｎ＋形ドレイン領域５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｐ形ベース領域２は、ｎ−形ドリフト領域１の一部の上に設けられている。ｎ＋形ソース領域３は、ｐ形ベース領域２の上に設けられている。図１に表した例では、ｐ形ベース領域２の上に、複数のｎ＋形ソース領域３が設けられている。
【００１１】
ゲート電極２０は、Ｘ方向において、ｎ−形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３の少なくとも一部と、ゲート絶縁層２１を介して対向している。絶縁層２５は、ゲート電極２０の上及びｎ＋形ソース領域３の一部の上に設けられている。
【００１２】
導電部１０の一部は、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４に囲まれ、これらの半導体領域と電気的に接続されている。導電部１０の別の一部は、ｎ＋形ソース領域３よりも上方に設けられ、Ｘ方向において絶縁層２５と並んでいる。ｐ＋形コンタクト領域４は、ｐ形ベース領域２と導電部１０との間及びｎ＋形ソース領域３と導電部１０との間に設けられている。ソース電極３２は、導電部１０及び絶縁層２５の上に設けられ、導電部１０と電気的に接続されている。
【００１３】
ｐ形ベース領域２、ｎ＋形ソース領域３、導電部１０、及びゲート電極２０のそれぞれは、例えば、Ｘ方向において複数設けられ、Ｙ方向に延びている。
【００１４】
導電部１０は、第１部分１１、第２部分１２、第３部分１３、及び第４部分１４を有する。第１部分１１は、Ｘ方向においてｐ形ベース領域２の一部と並んでいる。第２部分１２は、Ｘ方向においてｎ＋形ソース領域３と並んでいる。第３部分１３は、ｎ＋形ソース領域３よりも上方に位置し、Ｘ方向において絶縁層２５と並んでいる。第４部分１４は、第１部分１１と第２部分１２との間に位置し、Ｘ方向においてｎ＋形ソース領域３と並んでいる。導電部１０には、ボイドＶが設けられていても良い。ボイドＶの少なくとも一部は、第１部分１１中に設けられる。
【００１５】
図２は、図１の一部を拡大した断面図である。
図２に表したように、第１部分１１のＸ方向における長さＬ１は、第２部分１２のＸ方向における長さＬ２よりも長い。第３部分１３のＸ方向における長さＬ３は、長さＬ２よりも長い。長さＬ３は、長さＬ１よりも長くても良いし、短くても良い。第４部分１４のＸ方向における長さＬ４は、長さＬ２よりも長い。
【００１６】
長さＬ１は、長さＬ２の１．０倍より大きく２．５倍以下であることが望ましい。第１部分１１のＸ方向における長さおよび第２部分１２のＸ方向における長さがＺ方向において変化している場合、第１部分１１の最も長いＸ方向における長さが、第２部分１２の最も短いＸ方向における長さの１．０倍より大きく３．０倍以下であることが望ましい。
【００１７】
ｐ＋形コンタクト領域４は、第１領域４ａを有する。第１領域４ａは、Ｘ方向において第１部分１１とゲート電極２０との間に位置する。ｐ＋形コンタクト領域４は、導電部１０に沿って設けられている。このため、例えば、第１領域４ａのＸ方向における長さＬ５は、第１領域４ａのＺ方向における長さＬ６よりも短い。
【００１８】
ｐ形ベース領域２は、Ｘ方向において第１部分１１と並ぶ第２領域２ｂを有する。第２領域２ｂは、Ｘ方向において第１部分１１とゲート電極２０との間に位置する。ｎ＋形ソース領域３は、Ｘ方向において第２部分１２と並ぶ第３領域３ｃを有する。第３領域３ｃの少なくとも一部は、例えば、Ｘ方向において第２部分１２とゲート電極２０との間に位置する。第３領域３ｃのＸ方向における長さＬ８は、第２領域２ｂのＸ方向における長さＬ７よりも長い。また、長さＬ５は、長さＬ７よりも短い。
【００１９】
ｐ形ベース領域２におけるｐ形不純物濃度は、例えば、１．０×１０１７ａｔｏｍｓ／ｃｍ３以上、１．０×１０１８ａｔｏｍｓ／ｃｍ３以下である。ｐ＋形コンタクト領域４におけるｐ形不純物濃度は、例えば、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、５．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。これらの半導体領域がｎ形不純物とｐ形不純物を含んでいる場合は、例えば、ｐ形の不純物濃度からｎ形の不純物濃度を減じた値が上記の範囲内にある。
【００２０】
半導体装置１００の動作を説明する。
ソース電極３２に対してドレイン電極３１に正電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ｐ形ベース領域２のゲート絶縁層２１近傍にチャネル（反転層）が形成される。これにより、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極３２からドレイン電極３１へ流れる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【００２１】
各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用い、ｐ形不純物として、ボロンを用いることができる。
導電部１０は、チタンまたはタングステンなどの金属を含む。
ゲート電極２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１及び絶縁層２５は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１及びソース電極３２は、アルミニウムなどの金属を含む。
【００２２】
図３〜図５を参照して、実施形態に係る半導体装置の製造方法の一例を説明する。
図３〜図５は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
【００２３】
まず、ｎ＋形半導体領域５ｍと、ｎ＋形半導体領域５ｍの上に設けられたｎ形半導体領域１ｍと、を有するシリコン製の半導体基板Ｓを用意する。ｎ形半導体領域１ｍの上面に、フォトリソグラフィ法及びＲＩＥ(Reactive Ion Etching)法を用いて、複数の開口ＯＰ１を形成する。半導体基板Ｓを熱酸化し、開口ＯＰ１の内壁及びｎ形半導体領域１ｍの上面に沿って絶縁層２１ｍを形成する。絶縁層２１ｍの上に、ＣＶＤ(Chemical Vapor Deposition)法を用いて、図３（ａ）に表したように、導電層２０ｍを形成する。複数の開口ＯＰ１は、導電層２０ｍにより埋め込まれる。
【００２４】
ＣＭＰ(Chemical Mechanical Polishing)法を用いて、導電層２０ｍの上面を後退させる。これにより、開口ＯＰ１内に設けられた導電層２０ｍ同士が分離され、複数のゲート電極２０が形成される。ｐ形不純物（例えばボロン）を、ゲート電極２０同士の間のｎ形半導体領域１ｍにイオン注入し、ｐ形半導体領域２ｍを形成する。ｎ形不純物（例えばリン）を、ｐ形半導体領域２ｍの表面にイオン注入し、図３（ｂ）に表したように、ｎ＋形半導体領域３ｍを形成する。
【００２５】
絶縁層２１ｍの一部を除去し、ｎ＋形半導体領域３ｍの上面を露出させる。残った絶縁層２１ｍは、ゲート絶縁層２１に対応する。ゲート電極２０及びｎ＋形半導体領域３ｍを覆う絶縁層２５ｍを形成する。図３（ｃ）に表したように、絶縁層２５ｍをＺ方向に貫通し、ｎ＋形半導体領域３ｍに達する開口ＯＰ２を形成する。
【００２６】
開口ＯＰ２の内壁及び絶縁層２５ｍの上面に沿って保護層２６を形成する。保護層２６は、開口ＯＰ２を埋め込まないように形成される。保護層２６は、例えば、窒化シリコンなどを含む。図３（ｄ）に表したように、開口ＯＰ２底面の保護層２６を除去し、ｎ＋形半導体領域３ｍを露出させる。
【００２７】
保護層２６をマスクとして用いて、異方性エッチングと等方性エッチングを交互に行い、ｐ形半導体領域２ｍの一部及びｎ＋形半導体領域３ｍの一部を除去する。これにより、図４（ａ）に表したように、開口ＯＰ２に連なる開口ＯＰ３が形成される。開口ＯＰ３の幅（Ｘ方向における寸法）は、開口ＯＰ２の幅よりも広い。異方性エッチングとしては、ハロゲン元素（例えば臭素）を含むガスを使用したＲＩＥが用いられる。等方性エッチングとしては、ハロゲン元素を含むガスを使用したＣＤＥ(Chemical Dry Etching)、または水酸化カリウムなどを使用したウェットエッチングが用いられる。
【００２８】
保護層２６を除去する。図４（ｂ）に表したように、ｐ形不純物を含む不純物層２７を、開口ＯＰ３の内壁に沿って形成する。不純物層２７は、さらに、開口ＯＰ２の内壁及び絶縁層２５の上面に沿って形成されても良い。不純物層２７は、例えば、開口ＯＰ２及び開口ＯＰ３を埋め込まないように形成される。不純物層２７は、例えば、ＢＳＧ(Boron-Silicate Glass)を含む。
【００２９】
熱処理を行うことで、不純物層２７に含まれるｐ形不純物（ボロン）が、ｐ形半導体領域２ｍ及びｎ＋形半導体領域３ｍに拡散する。これにより、図４（ｃ）に表したように、ｐ形半導体領域２ｍの不純物層２７と接する部分にｐ＋形コンタクト領域４が形成される。ｐ＋形コンタクト領域４は、さらに、ｎ＋形半導体領域３ｍの不純物層２７と接する部分の少なくとも一部に形成されても良い。このとき、ｎ＋形半導体領域３ｍの下部のｎ形不純物濃度は、ｎ＋形半導体領域３ｍの上部のｎ形不純物濃度よりも低い。このため、例えば、ｎ＋形半導体領域３ｍでは、不純物層２７と接する部分の下部の導電形が、ｎ形からｐ形に反転する。ｐ＋形コンタクト領域４以外のｐ形半導体領域２ｍ及びｎ＋形半導体領域３ｍは、それぞれ、ｐ形ベース領域２及びｎ＋形ソース領域３に対応する。
【００３０】
不純物層２７を除去する。フォトリソグラフィ法及びＲＩＥ法を用いて絶縁層２５ｍの一部を除去し、図４（ｄ）に表したように、開口ＯＰ２の幅を広げる。図５（ａ）に表したように、開口ＯＰ２の内壁及び開口ＯＰ３の内壁に沿って、チタン層１０ａ、窒化チタン層１０ｂ、及びタングステン層１０ｃを順次積層させ、これらの層を含む導電層１０ｍを形成する。図５（ｂ）に表したように、絶縁層２５ｍの上に設けられた導電層１０ｍの一部を除去する。残った導電層１０ｍは、導電部１０に対応する。
【００３１】
絶縁層２５ｍの上に、導電層１０ｍと接するソース電極３２を形成する。図５（ｃ）に表したように、ｎ＋形半導体領域５ｍの厚み（Ｚ方向における長さ）が所定の値になるまで、半導体基板Ｓの裏面を研削する。残ったｎ＋形半導体領域５ｍは、ｎ＋形ドレイン領域５に対応する。図５（ｄ）に表したように、研削後の半導体基板Ｓの裏面にドレイン電極３１を形成する。以上の工程により、図１及び図２に表した実施形態に係る半導体装置１００が製造される。
【００３２】
実施形態の効果を、図６を参照しつつ説明する。
図６は、参考例に係る半導体装置の一部を表す断面図である。
図６に表した半導体装置１００ｒでは、第１部分１１のＸ方向における長さＬ１ａと第２部分１２のＸ方向における長さＬ２ａが同じである。また、ｐ＋形コンタクト領域４は、第１部分１１下部の周りに設けられている。
【００３３】
半導体装置のオン電流を増大させるためには、ゲート電極２０同士の間のＸ方向における距離Ｄ１（ｐ形ベース領域２の幅）が短いことが望ましい。距離Ｄ１を短くすることで、より多くのゲート電極２０を形成できる。この結果、半導体装置のオン状態において、より多くのチャネルが形成され、オン抵抗を低減できる。
また、ｎ＋形ソース領域３と導電部１０との間の電気抵抗を低減するためには、ｎ＋形ソース領域３と導電部１０との接触面積が大きいことが望ましい。接触面積を増加させるためには、第３部分１３のＸ方向における長さＬ３ａが長さＬ２ａ以上であることが望ましい。
一方、第３部分１３とゲート電極２０との間のＸ方向における距離Ｄ２が短いと、半導体装置の製造工程において、ｎ＋形ソース領域３とゲート電極２０とが導通する可能性がある。従って、図６に表した半導体装置１００ｒにおいて、距離Ｄ２を保ちつつ距離Ｄ１を短くするためには、長さＬ１ａ及び長さＬ２ａを短くする必要がある。
しかし、長さＬ２ａを短くすると、ｐ形ベース領域２（ｐ＋形コンタクト領域４）と導電部１０との接触面積が減少し、ｐ形ベース領域２から導電部１０へ正孔が排出され難くなる。正孔が排出され難いと、半導体装置がアバランシェ状態の際、ｐ形ベース領域２の電位が上昇し易くなる。この結果、ｎ−形ドリフト領域１、ｐ形ベース領域２、及びｎ＋形ソース領域３から構成される寄生ＮＰＮトランジスタが動作し易くなり、半導体装置の破壊が生じる可能性が高まる。
【００３４】
実施形態に係る半導体装置１００では、第１部分１１のＸ方向における長さＬ１が、第２部分１２のＸ方向における長さＬ２よりも長い。このため、距離Ｄ１を短くするために長さＬ２を短くした場合でも、ｐ形ベース領域２から導電部１０へ正孔が効率的に排出される。従って、実施形態によれば、半導体装置における寄生トランジスタの動作を抑制しつつ、半導体装置のオン抵抗を低減できる。
【００３５】
また、距離Ｄ１を短くした際に、ｐ＋形コンタクト領域４とゲート絶縁層２１との間の距離が短くなると、半導体装置をターンオンさせるためのゲート電圧の閾値が変動する可能性がある。ゲート電圧の閾値が変動すると、半導体装置の動作が不安定となる。
半導体装置１００では、ｐ＋形コンタクト領域４は、図２に表したように第１部分１１に沿って設けられている。例えば、ｐ＋形コンタクト領域４の第１領域４ａのＸ方向における長さＬ５は、第１領域４ａのＺ方向における長さＬ６よりも短い。この構成によれば、ｐ＋形コンタクト領域４とゲート絶縁層２１との間のＸ方向における距離の短縮を抑制しつつ、距離Ｄ１を短くできる。すなわち、動作の安定性の低下を抑制しつつ、半導体装置のオン抵抗を低減できる。
【００３６】
ｐ＋形コンタクト領域４は、ｐ形ベース領域２と導電部１０との間だけでなく、ｎ＋形ソース領域３と導電部１０との間にも設けられていることが望ましい。ｐ＋形コンタクト領域４の一部がｎ＋形ソース領域３と導電部１０との間に設けられていることで、ｐ＋形コンタクト領域４と導電部１０との接触面積をさらに増加できる。これにより、アバランシェ状態において正孔がソース電極３２へより排出され易くなり、寄生トランジスタがより動作し難くなる。
【００３７】
第１部分１１には、図１及び図２に表したように、ボイドＶが設けられていることが望ましい。ボイドＶが設けられることで、第１部分１１の体積が減少する。第１部分１１の体積が減少すると、温度変化による第１部分１１の体積の変化が小さくなる。この結果、第１部分１１の体積変化により、第１部分１１の下方に位置する、ｎ−形ドリフト領域１とｐ形ベース領域２とのｐｎ接合面に加わる応力を低減できる。ｐｎ接合面に加わる応力が低減されることで、ｐｎ接合面における結晶欠陥の発生を抑制でき、リーク電流の発生を抑制できる。
【００３８】
また、ｎ＋形ソース領域３と導電部１０との接触面積を増加させるためには、図２に表した長さＬ３は、長さＬ２以上であることが望ましい。より望ましくは、長さＬ３は、長さＬ２よりも長い。
【００３９】
図７及び図８は、実施形態の変形例に係る半導体装置の一部を表す断面図である。
図７（ａ）に表した半導体装置１１０では、ｐ＋形コンタクト領域４が、ｐ形ベース領域２と導電部１０との間にのみ設けられ、ｎ＋形ソース領域３と導電部１０との間に設けられていない。
図７（ｂ）に表した半導体装置１２０では、導電部１０が、第４部分１４を有していない。すなわち、第１部分１１よりもＸ方向における長さが短い第２部分１２が、Ｘ方向において、ｎ＋形ソース領域３の全体と並んでいる。
【００４０】
図８（ａ）に表した半導体装置１３０では、第１部分１１の形状が、半導体装置１００と異なる。半導体装置１００では、第１部分１１のＸ方向における長さは、Ｚ方向において略一様である。半導体装置１３０では、第１部分１１のＸ方向における長さは、下方に向かうほど増加した後、減少している。
図８（ｂ）に表した半導体装置１４０では、第１部分１１の上部のＸ方向における長さが、第１部分１１の下部のＸ方向における長さと異なる。具体的には、第１部分１１の上部のＸ方向における長さが、第１部分１１の下部のＸ方向における長さよりも長い。または、第１部分１１の下部のＸ方向における長さが、第１部分１１の上部のＸ方向における長さよりも長くても良い。
【００４１】
このように、第１部分１１の少なくとも一部のＸ方向における長さが、第２部分１２の少なくとも一部のＸ方向における長さよりも長ければ、導電部１０の具体的な形状は適宜変更可能である。
【００４２】
図９は、実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
図９に表した半導体装置１５０は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。半導体装置１５０は、ｎ＋形ドレイン領域５に代えて、ｐ＋形コレクタ領域６（第５半導体領域）及びｎ形バッファ領域７を有する。また、半導体装置１５０において、電極３１はコレクタ電極として機能し、電極３２はエミッタ電極として機能する。ｎ＋形ソース領域３は、エミッタ領域として機能する。ｐ＋形コレクタ領域６は、コレクタ電極３１と電気的に接続されている。ｎ形バッファ領域７は、ｐ＋形コレクタ領域６とｎ−形ドリフト領域１との間に設けられている。
【００４３】
ＩＧＢＴである半導体装置１５０においても、第１部分１１のＸ方向における長さを、第２部分１２のＸ方向における長さよりも長くすることで、半導体装置における寄生トランジスタの動作を抑制しつつ、半導体装置のオン抵抗を低減できる。
また、半導体装置１５０において、導電部１０の具体的な形状は、図７及び図８に表した例と同様に、適宜変更可能である。
【００４４】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００４５】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４６】
１ ｎ−形ドリフト領域、  １ｍ ｎ−形半導体領域、  ２ ｐ形ベース領域、  ２ｂ 第２領域、  ２ｍ ｐ形半導体領域、  ３ ｎ＋形ソース領域、  ３ｃ 第３領域、  ３ｍ ｎ＋形半導体領域、  ４ ｐ＋形コンタクト領域、  ４ａ 第１領域、  ５ ｎ＋形ドレイン領域、  ５ｍ ｎ＋形半導体領域、  ６ ｐ＋形コレクタ領域、  ７ ｎ形バッファ領域、  １０ 導電部、  １０ａ チタン層、  １０ｂ 窒化チタン層、  １０ｃ タングステン層、  １０ｍ 導電層、  １１ 第１部分、  １２ 第２部分、  １３ 第３部分、  １４ 第４部分、  ２０ ゲート電極、  ２０ｍ 導電層、  ２１ ゲート絶縁層、  ２１ｍ、２５、２５ｍ 絶縁層、  ２６ 保護層、  ２７ 不純物層、  ３１ ドレイン電極、  ３２ ソース電極、  １００〜１４０、１００ｒ 半導体装置、  ＯＰ１〜ＯＰ３ 開口、  Ｓ 半導体基板、  Ｖ ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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