(57)【要約】【課題】スイッチのオン抵抗による精度の悪化を無くすことができるアナログマルチプレクサ付き増幅回路を提供する。【解決手段】第１スイッチS1〜S4は、複数入力端子IN1〜IN4とオペアンプOP1の反転入力との間にそれぞれ接続されている。第２スイッチS5〜S8及びフィードバック抵抗Rf1〜Rf4が、オペアンプOP1の出力から、複数入力端子IN1〜IN4と第１スイッチS1〜S4との間のノードN1〜N4に至るまでの間にそれぞれ順に直列接続されている。第３スイッチS9〜S12は、第２スイッチS5〜S8及びフィードバック抵抗Rf1〜Rf4のそれぞれの間のノードN5〜N8と出力端子OUTとの間にそれぞれ接続されている。【選択図】図１
2019193140.tif 000002
【特許請求の範囲】
【請求項１】
複数入力端子と一つの出力端子を備えるアナログマルチプレクサ付き増幅回路であって、
オペアンプ（OP1）と、
前記複数入力端子（IN1〜IN4）と前記オペアンプの反転入力端子との間にそれぞれ接続された第１スイッチ群（S1〜S4）と、
前記オペアンプの出力から、前記複数入力端子と前記第１スイッチ群との間のノード（N1〜N4;N1A〜N4A）に至るまでの間に、それぞれ第２スイッチ、フィードバック抵抗が順に直列接続された第２スイッチ群（S5〜S8）及びフィードバック抵抗群（Rf1〜Rf4；Rf1A〜Rf4A,Rf1B〜Rf4B,Rf1C〜Rf4C）と、
前記第２スイッチ群及び前記フィードバック抵抗群のそれぞれの間のノード（N5〜N8）と前記出力端子との間にそれぞれ接続された第３スイッチ群（S9〜S12；S9A〜S12A,S9B〜S12B,S9C〜S12C）と、
を備えるアナログマルチプレクサ付き増幅回路。
【請求項２】
前記複数入力端子と前記第１スイッチ群との間にそれぞれ直列接続された入力抵抗群（Rin1〜Rin4）をさらに備える請求項１記載のアナログマルチプレクサ付き増幅回路。
【請求項３】
前記入力抵抗群及び前記第１スイッチ群の間のノード（N1A〜N4A）とグランドとの間に接続されたオフセット抵抗群（Rdof1〜Rdof4）をさらに備える請求項２記載のアナログマルチプレクサ付き増幅回路。
【請求項４】
前記入力抵抗群及び前記第１スイッチ群の間のノード（N1A〜N4A）と直流電源電圧出力ノードとの間に接続されたオフセット抵抗群（Ruof1〜Ruof4）をさらに備える請求項２記載のアナログマルチプレクサ付き増幅回路。
【請求項５】
前記フィードバック抵抗群（Rf1A〜Rf4A,Rf1B〜Rf4B,Rf1C〜Rf4C）は、複数の抵抗素子（Rf1A〜Rf4A,Rf1B〜Rf4B,Rf1C〜Rf4C）をそれぞれ直列接続して構成され、
前記第３スイッチ群（S9A〜S12A,S9B〜S12B,S9C〜S12C）は、前記複数の抵抗素子及び前記第２スイッチ群のそれぞれの間のノード（N5A〜N8A,N5B〜N8B,N5C〜N8C）と前記出力端子との間に接続されている請求項２記載のアナログマルチプレクサ付き増幅回路。
【請求項６】
前記フィードバック抵抗は、タンタルナイトライド（ＴａＮ）又はクロムシリコン（ＳｉＣｒ）を用いて構成される請求項１から５の何れか一項に記載のアナログマルチプレクサ付き増幅回路。
【請求項７】
前記第１から第３スイッチ群は、前記複数入力端子に対応した数だけそれぞれスイッチを備えて構成され、
前記複数入力端子に対応した前記第１から第３スイッチ群のスイッチを互いに同期してオン・オフする制御部（２）を備え、
前記制御部は、前記複数入力端子のうちの第１入力に対応した前記第１から第３スイッチ群のスイッチをオンからオフした後に、前記第１入力とは異なる第２入力に対応した前記第１から第３スイッチ群のスイッチをオフからオンする請求項１から６の何れか一項に記載のアナログマルチプレクサ付き増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログマルチプレクサ付き増幅回路に関する。
【背景技術】
【０００２】
入力が複数ある増幅回路において、一つのアンプで複数入力を増幅できるように、増幅回路にマルチプレクサを追加した構成、すなわちアナログマルチプレクサ付き増幅回路がよく使用される。例えば、特許文献１記載のアナログマルチプレクサ付き増幅回路は、入力ME1〜ME3が第１抵抗R1〜R3を通じて第１スイッチS1〜S3にそれぞれ接続されており、第１スイッチS1〜S3により選択された信号が、オペアンプOP1の反転入力端子に入力されている。そして、オペアンプOP1の出力端子と反転入力端子との間には、抵抗R4及びスイッチS4が直列接続されている。これにより、複数の入力を選択して反転増幅できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許６７０７４０５号公報
【特許文献２】特開２０１６−７２９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１記載の構成によれば、スイッチS1〜S4がＭＯＳトランジスタにより構成されており、スイッチS1〜S4のオン抵抗により、（フィードバック電流）×（スイッチのオン抵抗）による誤差が生じてしまう。このＭＯＳトランジスタのゲート駆動電圧を上げることで、各スイッチS1〜S4のオン抵抗を低下させることができるものの、誤差を無くすことができず、増幅回路の線形性、オフセット、増幅率が悪化してしまう。
他方、特許文献２記載のように、ゲイン切り替え用スイッチS11〜S14,S21〜S24を入力端子と出力端子との間のフィードバック電流経路に配置しないようにし、スイッチのオン抵抗の影響を無くす構成が提案されているが、入力にマルチプレクサを設けていないため、複数入力を増幅することができない。また、入力にマルチプレクサを単純に設けたとしても、このマルチプレクサのスイッチのオン抵抗の影響により特許文献１と同様の誤差が生じてしまう。
本開示の目的は、スイッチのオン抵抗による精度の悪化を無くすことができるようにしたアナログマルチプレクサ付き増幅回路を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１は、複数入力端子と一つの出力端子とを備えたアナログマルチプレクサ付き増幅回路を対象としている。このアナログマルチプレクサ付き増幅回路は、オペアンプと、第１スイッチ群と、第２スイッチ群及びフィードバック抵抗群と、第３スイッチ群と、を備える。第１スイッチ群は、複数入力端子とオペアンプの反転入力端子との間にそれぞれ接続されている。第２スイッチ群の第２スイッチ及び、フィードバック抵抗群のフィードバック抵抗は、オペアンプの出力端子から、複数入力端子と第１スイッチ群との間のノード（N1〜N4）に至るまでの間に順に直列接続されている。第３スイッチ群は、第２スイッチ群及びフィードバック抵抗群のそれぞれの間のノード（N5〜N8）と出力端子との間にそれぞれ接続されている。
【０００６】
この構成により、第２スイッチとフィードバック抵抗とのそれぞれの間のノード（N5〜N8）から第３スイッチ群を通じて電圧出力できる。このため、複数入力端子とノード（N5〜N8）との間にスイッチ（特に第１スイッチ）を配置しないように構成できるため、当該スイッチのオン抵抗に係る誤差の影響を排除できる。この結果、スイッチのオン抵抗による精度の悪化を無くすことができる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の電気的構成図
【図２】第１実施形態のタイミングチャート
【図３】第２実施形態の電気的構成図
【図４】第３実施形態の電気的構成図
【図５】第４実施形態の電気的構成図
【図６】第５実施形態の電気的構成図
【発明を実施するための形態】
【０００８】
以下、アナログマルチプレクサ付き増幅回路に係る幾つかの実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成または類似の構成には同一または類似の符号を付し、例えば第１実施形態で説明した同一又は類似の構成について、その後述の実施形態では必要に応じて説明を省略する。
【０００９】
（第１実施形態）
以下、本発明の第１実施形態について図１及び図２を参照して説明する。図１は、アナログマルチプレクサ付き増幅回路（以下、増幅回路と略す）１の電気的構成図を示している。増幅回路１は、オペアンプOP1と、第１スイッチ群S1〜S4と、第２スイッチ群S5〜S8と、フィードバック抵抗群Rf1〜Rf4と、第３スイッチ群S9〜S12と、を備えた電流電圧変換回路である。第１〜第３スイッチ群を構成する各スイッチS1〜S12は、例えばＭＯＳトランジスタにより構成されており、制御部としての制御回路２からそれぞれ独立にオン・オフ制御可能に構成される。第１〜第３スイッチ群S1〜S4,S5〜S8,S9〜S12は、一つのマルチプレクサを用いて構成されている。これらの第１〜第３スイッチ群S1〜S4,S5〜S8,S9〜S12は、それぞれ複数入力端子IN1〜IN4の入力端子数（例えば、４個）だけ、それぞれスイッチS1〜S4,S5〜S8,S9〜S12を備える。
【００１０】
第１スイッチ群S1〜S4は、複数入力端子IN1〜IN4とオペアンプOP1の反転入力との間にそれぞれ接続されている。複数入力端子IN1〜IN4には、それぞれ電流IIN1〜IIN4が入力される。本形態では、入力電流IIN1〜IIN4が、複数入力に相当する。オペアンプOP1の非反転入力端子には、所定の参照電圧VREFが入力されている。
【００１１】
第２スイッチ群S5〜S8及びフィードバック抵抗群Rf1〜Rf4は、オペアンプOP1の出力端子から、複数入力端子IN1〜IN4と第１スイッチ群S1〜S4との間のノードN1〜N4に至るまでの間に、それぞれ第２スイッチS5,S6,S7,S8及びフィードバック抵抗Rf1,Rf2,Rf3,Rf4が順に直列接続されている。すなわち、オペアンプOP1の出力端子とノードN1との間には、第２スイッチS5、フィードバック抵抗Rf1が順に直列接続されており、オペアンプOP1の出力端子とノードN2との間には、第２スイッチS6、フィードバック抵抗Rf2が順に直列接続されている。また、オペアンプOP1の出力端子とノードN3との間には、第２スイッチS7、フィードバック抵抗Rf3が順に直列接続されており、オペアンプOP1の出力端子とノードN4との間には、第２スイッチS8、フィードバック抵抗Rf4が順に直列接続されている。
フィードバック抵抗群Rf1〜Rf4は、その抵抗値が互いに異なる値に設定されていても同一値に設定されていても良い。フィードバック抵抗群Rf1〜Rf4は、例えばポリシリコン（ｐ−Ｓｉ）、タンタルナイトライド（ＴａＮ）、又はクロムシリコン（ＳｉＣｒ）を用いて構成される。例えばフィードバック抵抗群Rf1〜Rf4が、抵抗値の許容差を比較的容易に小さくできるタンタルナイトライド、クロムシリコンを用いて構成されていれば、精度の悪化を低減できる。
【００１２】
第３スイッチ群S9〜S12は、第２スイッチ群S5〜S8及びフィードバック抵抗群Rf1〜Rf4のそれぞれの間のノードN5〜N8と一つの出力端子OUTとの間にそれぞれ接続されている。すなわち、第３スイッチS9は、ノードN5と出力端子OUTとの間に接続されており、第３スイッチS10は、ノードN6と出力端子OUTとの間に接続されている。また第３スイッチS11は、ノードN7と出力端子OUTとの間に接続されており、第３スイッチS12は、ノードN8と出力端子OUTとの間に接続されている。
【００１３】
制御回路２は、例えばＣＰＵ及びメモリを備えたマイクロコンピュータ（図示せず）により構成され、非遷移的実体的記録媒体としてのメモリに記憶されたプログラムに基づいて、第１〜第３スイッチ群S1〜S4,S5〜S8,S9〜S12をオン・オフ制御することで、複数入力端子IN1〜IN4の入力電流IIN1〜IIN4の中から選択した選択入力を電流電圧変換し、一つの出力端子OUTから電圧VOUTを出力するように構成される。
【００１４】
上記構成の作用、動作を説明する。
制御回路２は、各入力端子IN1〜IN4のうち何れかの入力端子（例えばIN1）に入力される入力電流（例えばIIN1）の通電経路に対応したスイッチ（例えばS1,S5,S9）を選択的にオン制御し、その他のスイッチ（例えばS2〜S4,S6〜S8,S10〜S12）をオフ制御する。
図２は、各スイッチのオン・オフのスイッチングに係るタイミングチャートを示している。図２の期間Ｔ１に示すように、制御回路２が、第１入力端子IN1の入力電流IIN1の通電経路に対応した第１、第２、第３スイッチS1,S5,S9をそれぞれ同期してオン制御したときには、その他の第１、第２、第３スイッチS2〜S4,S6〜S8,S10〜S12を全てオフ制御する。この後、図２の期間Ｔ２に示すように、制御回路２は、第１、第２、第３スイッチS1,S5,S9をオン状態からオフに制御した後に、第２入力端子IN2の入力電流IIN2の通電経路に対応した第１、第２、第３スイッチS2,S6,S10をそれぞれ同期してオフからオンに制御する。
【００１５】
図２の期間Ｔ２に示すように、制御回路２は、第１、第２、第３スイッチS2,S6,S10をオン制御したときには、その他の第１、第２、第３スイッチS1,S3〜S4,S5,S7〜S8,S9,S11〜S12をそれぞれオフ状態とする。この後も同様であるが、図２の期間Ｔ３に示すように、制御回路２は、第１、第２、第３スイッチS2,S6,S10をオン状態からオフに制御した後に、第３入力端子IN3の入力電流IIN3の通電経路に対応した第１、第２、第３スイッチS3,S7,S11をそれぞれ同期してオフからオンに制御する。
【００１６】
図２の期間Ｔ３に示すように、制御回路２は、第１、第２、第３スイッチS3,S7,S11をオン制御したときには、その他の第１、第２、第３スイッチS1〜S2,S4,S5〜S6,S8,S9〜S10,S12をそれぞれオフ状態とする。この後も同様であるが、図２の期間Ｔ４に示すように、制御回路２は、第１、第２、第３スイッチS3,S7,S11をオンからオフに制御した後に、第４入力端子IN4の入力電流IIN4の通電経路に対応した第１、第２、第３スイッチS4,S8,S12をそれぞれ同期してオフからオンに制御する。
【００１７】
図２の期間Ｔ４に示すように、制御回路２は、第１、第２、第３スイッチS4,S8,S12をそれぞれ同時にオン制御したときには、その他の第１、第２、第３スイッチS1〜S3,S5〜S7,S9〜S11をそれぞれオフ状態とする。増幅回路１の回路構成によれば、以下の（１）式の関係が成立する。
【数１】
2019193140.tif 000003
【００１８】
ここで「＊」は１〜４のうちの何れかであり、VREFは、オペアンプOP1の非反転入力端子に入力される参照電圧である。制御回路２が、前述のように第１、第２、第３スイッチS1〜S12を選択的にオン制御することで、複数の入力端子IN1〜IN4のうち何れの入力端子の入力電流を電流電圧変換するかを選択できる。ここでフィードバック抵抗Rf1〜Rf4が互いに異なる値に設定されているときには、入力端子IN1〜IN4に入力される電流IIN1〜IIN4に対応して電流電圧変換増幅度を変更できる。ここでフィードバック抵抗Rf1〜Rf4が、互いに同一値に設定されているときには、入力端子IN1〜IN4に入力される電流IIN1〜IIN4を一定の電流電圧変換増幅度により電流電圧変換できる。
【００１９】
＜比較例＞
仮に例えば、図１に示すフィードバック抵抗群Rf1〜Rf4と第２スイッチS5〜S8とをノードN5〜N8を挟んで入れ替えて配置すると、第２スイッチS5〜S8が、電流電圧変換ゲインのフィードバック経路に介在することになるため、当該第２スイッチS5〜S8のオン抵抗Ronの抵抗値に比例する電圧が出力電圧VOUTに重畳されることで誤差になってしまい、出力電圧VOUTの精度が悪化してしまう。
また仮に、図１に示す第１スイッチS1〜S4を複数入力端子IN1〜IN4とノードN1〜N4との間に配置した場合、第１スイッチS1〜S4のオン抵抗Ronが、電流電圧変換ゲインに直接影響することになってしまい、電流電圧変換出力電圧VOUTの精度が悪化してしまう。
【００２０】
＜本実施形態のまとめ、効果＞
本実施形態においては、第２スイッチS5〜S8及びフィードバック抵抗Rf1〜Rf4が、それぞれ、オペアンプOP1の出力端子から、複数入力端子IN1〜IN4と第１スイッチS1〜S4との間のノードN1〜N4に至るまでの間に順に直列接続されている。このため、第２スイッチS5〜S8とフィードバック抵抗Rf1〜Rf4とのそれぞれの間のノードN5〜N8から第３スイッチ群S9〜S12から出力端子OUTを通じて直接電圧を出力できるようになり、オペアンプOP1の出力端子から反転入力端子に至るフィードバック経路に配置された第２スイッチS5〜S8のオン抵抗Ronに係る誤差の影響を排除できるようになる。この結果、電流電圧変換出力電圧VOUTの精度悪化を防止でき、増幅精度の悪化を低減できる。
さらに、複数入力端子IN1〜IN4とノードN1〜N4との間にスイッチ（特に第１スイッチS1〜S4）を配置しないように構成したため、前述同様にスイッチのオン抵抗Ronに係る誤差の影響を排除することができ、これらの複数入力端子IN1〜IN4に入力される入力電流IIN1〜IIN4を精度良く電流電圧変換できる。
【００２１】
第１入力端子IN1の第１入力電流IIN1に対応した第１、第２、第３スイッチS1,S5,S9をオンからオフした後に、第２入力端子IN2の第２入力電流IIN2に対応した第１、第２、第３スイッチS2,S6,S10をオフからオンするため、スイッチング時における過渡的な信号変化に基づく精度悪化を防止できる。
【００２２】
（第２実施形態）
図３は、第２実施形態に係るアナログマルチプレクサ付き増幅回路２０１の電気的構成図を示している。図３に示すように、入力抵抗群Rin1〜Rin4は、複数入力端子IN1〜IN4と第１スイッチ群S1〜S4との間にそれぞれ直列接続されている。ここで入力抵抗群Rin1〜Rin4と第１スイッチ群S1〜S4との間のノードをそれぞれノードN1A〜N4Aとする。複数入力端子IN1〜IN4には、電圧VIN1〜VIN4がそれぞれ入力可能になっている。この電圧VIN1〜VIN4が「複数入力」に相当する。その他の構成は、第１実施形態と同様の構成であるため説明を省略する。この場合、下記の（２）式の関係が成立する。
【数２】
2019193140.tif 000004
【００２３】
ここで、＊は１〜４のうちの何れかである。このような電圧入力の構成であっても、第１実施形態と同様に、オペアンプOP1の出力端子からのフィードバック経路に配置された第２スイッチS5〜S8のオン抵抗Ronに係る誤差の影響を排除できると共に、第１スイッチS1〜S4のオン抵抗Ronによる影響を排除できるため、出力電圧VOUTの精度の悪化を低減できる。
【００２４】
（第３実施形態）
図４は、第３実施形態に係るアナログマルチプレクサ付き増幅回路３０１の電気的構成図を示している。本実施形態が、第２実施形態と異なるところは、図４に示すように、オフセット抵抗群Rdof1〜Rdof4が、入力抵抗群Rin1〜Rin4と第１スイッチ群S1〜S4との間のノードN1A〜N4Aとグランドノードとの間に接続されているところである。
【００２５】
これらのオフセット抵抗群Rdof1〜Rdof4は、入力端子IN1〜IN4に印加される可能性のある正の静電気に対する耐量、所謂ＥＳＤ耐量を増加するために設けられる。前述したように、第１スイッチ群S1〜S4は、例えばＭＯＳトランジスタにより構成されている。オフセット抵抗群Rdof1〜Rdof4は、このＭＯＳトランジスタの入力側のドレインを保護するため、それぞれ、入力抵抗Rin1〜Rin4及び第１スイッチ群S1〜S4の間の各ノードN1A〜N4Aとグランドノードとの間にプルダウン接続されている。その他の構成は、第２実施形態と同様の構成であるため説明を省略する。この場合、下記の（３）式の関係が成立する。
【数３】
2019193140.tif 000005
【００２６】
ここで、＊は１〜４のうちの何れかである。入力端子IN1〜IN4には、例えば最大＋１５ｋＶの静電気が印加されることもあるが、この＋１５ｋＶが入力端子IN1〜IN4に印加されたとしても、入力端子IN1〜IN4の入力電圧を分圧して第１スイッチ群S1〜S4に通電されることになるため、第１スイッチ群S1〜S4を構成するＭＯＳトランジスタを保護できると共にオペアンプOP1の反転入力端子も保護できる。このような電圧入力の構成であっても、複数入力端子IN1〜IN4とノードN1A〜N4Aとの間に第１スイッチS1〜S4を介在して構成していないため、当該第１スイッチS1〜S4のオン抵抗Ronの影響を除外できるようになり、第２実施形態と同様の作用効果を奏する。しかも、正の静電気に対するＥＳＤ耐量を向上できる。
【００２７】
（第４実施形態）
図５は、第４実施形態に係るアナログマルチプレクサ付き増幅回路４０１の電気的構成図を示している。本実施形態が、第２実施形態と異なるところは、図５に示すように、オフセット抵抗群Ruof1〜Ruof4が、入力抵抗群Rin1〜Rin4及び第１スイッチ群S1〜S4の間のノードN1A〜N4Aと直流電源電圧Ｖccの出力ノード（直流電源電圧出力ノード相当）Ｎｃとの間に接続されているところにある。
【００２８】
これらのオフセット抵抗群Ruof1〜Ruof4は、入力端子IN1〜IN4に印加される可能性のある負の静電気に対する耐量、所謂ＥＳＤ耐量を増加するために設けられる。前述したように、第１スイッチ群S1〜S4は、例えばＭＯＳトランジスタにより構成されている。オフセット抵抗群Ruof1〜Ruof4は、このＭＯＳトランジスタの入力側のドレインを保護するため、それぞれ、入力抵抗Rin1〜Rin4及び第１スイッチ群S1〜S4の間の各ノードN1A〜N4Aと直流電源電圧Ｖccの出力ノードＮｃとの間にプルアップ接続されている。その他の構成は、第２実施形態と同様の構成であるため説明を省略する。この場合、下記の（４）式の関係が成立する。
【数４】
2019193140.tif 000006
【００２９】
ここで、「＊」は１〜４のうちの何れかである。入力端子IN1〜IN4には負の静電気が印加されることもあるが、この負の静電気が入力端子IN1〜IN4に印加されたとしても、入力端子IN1〜IN4の入力電圧を分圧して第１スイッチ群S1〜S4に通電されることになるため、第１スイッチ群S1〜S4を構成するＭＯＳトランジスタを保護できると共にオペアンプOP1の反転入力端子も保護できる。このような構成であっても、複数入力端子IN1〜IN4とノードN1A〜N4Aとの間に第１スイッチS1〜S4を介在して構成していないため、当該第１スイッチS1〜S4のオン抵抗Ronの影響を除外できるようになり、第２実施形態と同様の作用効果を奏すると共に、負の静電気に対するＥＳＤ耐量を向上できる。
【００３０】
（第５実施形態）
図６は、第５実施形態のアナログマルチプレクサ付き増幅回路（以下、増幅回路と略す）５０１の電気的構成図を示している。本実施形態が、第２実施形態と異なるところは、図６に示すように、フィードバック抵抗群Rf1A〜Rf4A,Rf1B〜Rf4B,Rf1C〜Rf4Cが、複数の抵抗素子Rf1A〜Rf4A,Rf1B〜Rf4B,Rf1C〜Rf4Cをそれぞれ直列接続して構成されているところにある。また、第３スイッチ群S9A〜S12A,S9B〜S12B,S9C〜S12Cが、複数の抵抗素子Rf1A〜Rf4A,Rf1B〜Rf4B,Rf1C〜Rf4C及び第２スイッチ群S5〜S8の間のノードN5A〜N8A,N5B〜N8B,N5C〜N8Cと出力端子OUTとの間に接続されているところも異なる。
【００３１】
第３スイッチ群S9A〜S12A,S9B〜S12B,S9C〜S12Cは、電圧増幅ゲインを切替可能にするために設けられ、制御回路２からオン・オフ制御可能に構成されたスイッチ群であり、制御回路２は、第３スイッチ群S9A〜S12A,S9B〜S12B,S9C〜S12Cの中から選択的に一つのスイッチ（例えば、図６ではS9C）をオン制御すると共に、残りのスイッチ（例えば、図６ではS9A〜S12A,S9B〜S12B,S10C〜S12C）をオフ制御する。また同時に、制御回路２は、第１スイッチ群S1〜S4のうち何れかの第１スイッチ（例えば、図６ではS1）を選択的にオン制御すると共に、第２スイッチ群S5〜S8のうち何れかの第２スイッチ（例えば、図６ではS5）を選択的にオン制御する。
すると、増幅回路５０１は、オペアンプOP1の出力端子から入力抵抗Rin1の側にフィードバックする経路途中のノード（例えば、図６でN5C）から一つの第３スイッチ（例えば、図６ではS9C）を通じて電圧VOUTを出力できる。
ここで、制御回路２がスイッチS9Aをオン制御したときには、下記の（５−１）式の関係が成立し、制御回路２がスイッチS9Bをオン制御したときには、下記の（５−２）式の関係が成立し、制御回路２がスイッチS9Cをオン制御したときには、下記の（５−３）式の関係が成立する。
【数５】
2019193140.tif 000007
【００３２】
したがって、制御回路２が、第３スイッチS9A,S9B,S9Cのうち何れかのスイッチ（例えばS9C）を選択的にオン制御し、さらに、その他のスイッチ（例えばS9A,S9B）をオフ制御することで、電圧増幅ゲインを変更できる。ここでは、入力電圧VIN1の増幅電圧を出力電圧VOUTとする場合の説明を示したが、入力電圧VIN2〜VIN4の増幅電圧を出力電圧VOUTとする場合についても同様であるため説明を省略する。
【００３３】
本実施形態によれば、制御回路２は、オペアンプOP1の出力端子から入力抵抗Rin1の側に戻るフィードバック経路途中のノードN5A,N5B,N5Cの中から一つのノード（例えば、図６ではN5C）を選択して出力端子OUTに接続できるようになるため、電圧増幅ゲインを変更できる。
【００３４】
（他の実施形態）
本発明は、前述実施形態に限定されるものではなく、例えば以下に示す変形または拡張が可能である。前述した実施形態を組み合わせて構成することもできる。
第１から第３スイッチ群S1〜S4,S5〜S8,S9〜S12,S9A〜S12A,S9B〜S12B,S9C〜S12Cの各スイッチのうち何れか又はその２つ以上のスイッチ群を一つのマルチプレクサに一体に設けた構成に適用できる。例えば第２及び第３スイッチ群S5〜S8,S9〜S12を一体のマルチプレクサにより構成しても良い。また、第２スイッチ群S5〜S8が一つのマルチプレクサ、第３スイッチ群S9〜S12が一つのマルチプレクサによりそれぞれ構成されていても良い。
【００３５】
特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。
【００３６】
また本発明は、前述した実施形態に準拠して記述したが、本発明は当該実施形態や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【００３７】
図面中、1,201,301,401,501はアナログマルチプレクサ付き増幅回路、OP1はオペアンプ、S1〜S4は第１スイッチ（第１スイッチ群）、S5〜S8は第２スイッチ（第２スイッチ群）、S9〜S12,S9A〜S12A,S9B〜S12B,S9C〜S12Cは第３スイッチ（第３スイッチ群）、Rf1〜Rf4,Rf1A〜Rf4A,Rf1B〜Rf4B,Rf1C〜Rf4Cはフィードバック抵抗（フィードバック抵抗群）、IIN1〜IIN4は入力電流（複数入力）、VIN1〜VIN4は入力電圧（複数入力）、OUTは出力端子、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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