(57)【要約】【課題】回路構成が複雑となり、コストが上昇するという問題をさらに改善する。【解決手段】入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、入力電力をオンオフスイッチングする第１スイッチング素子と、第１スイッチング素子に並列に接続され、入力電力をオンオフスイッチングする第２スイッチング素子と、第１スイッチング素子及び第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、第１スイッチング素子及び第２スイッチング素子のオンオフを制御する制御回路と、を備え、制御回路は、第１スイッチング素子にオン信号を出力する第１オン時刻に比べて、第２スイッチング素子にオン信号を出力する第２オン時刻を、第１スイッチング素子の立上り時間以下に定められた時間遅延させるものである。【選択図】図１
2019193347.tif 000002
【特許請求の範囲】
【請求項１】
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オン信号を出力する第１オン時刻に比べて、前記第２スイッチング素子に前記オン信号を出力する第２オン時刻を、前記第１スイッチング素子の立上り時間以下に定められた時間遅延させる、
電力変換装置。
【請求項２】
前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させる、
請求項１に記載の電力変換装置。
【請求項３】
前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻を、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻に比べて、前記第２スイッチング素子の立下り時間以下に定められた時間遅延させる、
請求項１に記載の電力変換装置。
【請求項４】
前記第１スイッチング素子及び前記第２スイッチング素子に送風する冷却ファンと、
前記冷却ファンによる送風方向において、前記第１スイッチング素子が前記第２スイッチング素子より上流側に配置された放熱板と、
をさらに備える請求項３に記載の電力変換装置。
【請求項５】
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させる、
電力変換装置。
【請求項６】
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オン時刻に前記第１スイッチング素子に前記オン信号を前記制御回路から出力する第１オンステップと、
前記第１スイッチング素子の立上り時間以下に定められた時間遅延した第２オン時刻に、前記第２スイッチング素子に前記オン信号を前記制御回路から出力する第２オンステップと、
を備える電力変換方法。
【請求項７】
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オフ時刻に前記第１スイッチング素子に前記オフ信号を前記制御回路から出力する第１オフステップと、
前記第１スイッチング素子の立下り時間以下に定められた時間遅延した第２オフ時刻に、前記第２スイッチング素子に前記オフ信号を前記制御回路から出力する第２オフステップと、
を備える電力変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、入力電力をスイッチングして変換するチョッパ型の電力変換装置及び方法に関する。
【背景技術】
【０００２】
従来、スイッチング素子を用いて入力電力をスイッチングして、例えば電圧を上昇又は降下させて出力するチョッパ型の電力変換装置が知られている。このような電力変換装置は、小型化のために、例えば１００ｋＨｚ以上の高いスイッチング周波数で用いられている。しかし、スイッチング周波数が高くなると、スイッチング損失が増大するという問題がある。そこで、従来、ＬＬＣ共振回路を用いて、スイッチング損失を低減するようにした電力変換装置が提案されている（例えば特許文献１参照）。特許文献１に記載の技術では、ＬＬＣ共振回路を共振させることにより、スイッチング素子に流れる電流が小さくなるタイミングでスイッチング素子のオンオフを切り替えることにより、スイッチング損失を低減させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１４７８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の電力変換装置では、ＬＬＣ共振回路を用いているため、回路構成が複雑となり、コストが上昇するという問題があるので、さらに改善することが望まれている。
【課題を解決するための手段】
【０００５】
本開示の一態様の電力変換装置は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オン信号を出力する第１オン時刻に比べて、前記第２スイッチング素子に前記オン信号を出力する第２オン時刻を、前記第１スイッチング素子の立上り時間以下に定められた時間遅延させるものである。
【発明の効果】
【０００６】
本開示によれば、さらなる改善を実現できる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の降圧チョッパ回路を概略的に示す回路図である。
【図２】図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第１例を概略的に示すタイミングチャートである。
【図３】図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第２例を概略的に示すタイミングチャートである。
【図４】図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第３例を概略的に示すタイミングチャートである。
【図５】図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第４例を概略的に示すタイミングチャートである。
【図６】トランジスタオンオフ制御の第４例における各トランジスタの配置例を概略的に示す斜視図である。
【図７】第２実施形態の降圧チョッパ回路を概略的に示す回路図である。
【図８】第３実施形態の昇圧チョッパ回路を概略的に示す回路図である。
【図９】第４実施形態の昇圧チョッパ回路を概略的に示す回路図である。
【図１０】第５実施形態の双方向チョッパ回路を概略的に示す回路図である。
【図１１】図１０に示される双方向チョッパ回路におけるトランジスタオンオフ制御の一例を概略的に示すタイミングチャートである。
【図１２】第６実施形態の双方向チョッパ回路を概略的に示す回路図である。
【図１３】第７実施形態の双方向チョッパ回路を概略的に示す回路図である。
【図１４】第８実施形態の双方向チョッパ回路を概略的に示す回路図である。
【図１５】大電流用チョッパ型電力変換装置の一例を概略的に示す回路図である。
【図１６】図１５の各スイッチング素子における電流及び電圧の推移を概略的に示すタイミングチャートである。
【発明を実施するための形態】
【０００８】
（本開示に至った経緯）
まず、本開示に係る一態様の着眼点が説明される。上述のように、上記従来の特許文献１に記載の電力変換装置では、ＬＬＣ共振回路が用いられているため、回路構成が複雑となる。そこで、ＬＬＣ共振回路を用いることなく、簡素な回路構成で、スイッチング損失を低減することが望まれている。
【０００９】
図１５は、大電流用チョッパ型電力変換装置の一例を概略的に示す回路図である。図１６は、図１５の各スイッチング素子における電流及び電圧の推移を概略的に示すタイミングチャートである。
【００１０】
例えば、入力電圧がＤＣ１２［Ｖ］で負荷が２［ｋＷ］の回路に電力変換装置を適用すると、スイッチング素子には２００［Ａ］程度の大電流が流れる。このような大電流に耐えるスイッチング素子は、大型化するため、コストが上昇する。また、そのようなスイッチング素子は発熱量も大きくなるので、スイッチング素子の冷却性能及び配置を詳細に検討して、他の回路素子への悪影響を抑制する必要がある。
【００１１】
そこで、図１５のチョッパ型電力変換装置１００は、スイッチング素子として、互いに並列接続されたトランジスタＱ１１，Ｑ１２を用いている。トランジスタＱ１１，Ｑ１２は、図１５では、Ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、互いに同じ特性を有する。このような回路構成によって、各トランジスタＱ１１，Ｑ１２に流れる電流は、１００［Ａ］程度と１個の場合に比べて半分になるので、発熱量は４分の１となる。その結果、他の回路素子への悪影響を抑制することが容易に可能となる。
【００１２】
トランジスタＱ１１，Ｑ１２のオンオフは、制御回路２００によって制御される。制御回路２００の出力ポート２０１に接続された信号線は、途中で分岐して、それぞれトランジスタＱ１１，Ｑ１２のゲートに接続されている。制御回路２００の出力ポート２０１から、駆動信号Ｓ１１，Ｓ１２が、それぞれ、トランジスタＱ１１，Ｑ１２のゲートに出力される。駆動信号Ｓ１１，Ｓ１２は、いずれも制御回路２００の出力ポート２０１から出力されているので、互いに同一のオンオフタイミングになっている。
【００１３】
図１６に示されるように、トランジスタＱ１１，Ｑ１２がオンのときは、それぞれ、ドレイン−ソース間に電流Ｉ１１，Ｉ１２が流れる。一方、トランジスタＱ１１，Ｑ１２がオフのときは、それぞれ、ドレイン−ソース間に電圧Ｖ１１，Ｖ１２が発生する。
【００１４】
時刻ｔａにトランジスタＱ１１，Ｑ１２をオフからオンに切り替える駆動信号Ｓ１１，Ｓ１２が出力されると、それぞれ、電流Ｉ１１，Ｉ１２は、急激に上昇した後、徐々に上昇し、電圧Ｖ１１，Ｖ１２は、立上り時間Ｔｕ１１でゼロに低下する。なお、トランジスタＱ１１，Ｑ１２のドレイン−ソース間には、微小なオン抵抗が存在するため、電圧Ｖ１１，Ｖ１２は、厳密にはゼロでなくて僅かに正の値になっている。時刻ｔｂにトランジスタＱ１１，Ｑ１２をオンからオフに切り替える駆動信号Ｓ１１，Ｓ１２が出力されると、それぞれ、電流Ｉ１１，Ｉ１２は、立下り時間Ｔｄ１１で低下し、電圧Ｖ１１，Ｖ１２は、立下り時間Ｔｄ１１で上昇する。
【００１５】
図１５のチョッパ型電力変換装置１００は、ＬＬＣ共振回路を備えていないので、トランジスタＱ１１，Ｑ１２のオンオフは、ハードスイッチングとなっている。このため、図１６に示されるように、トランジスタＱ１１，Ｑ１２がオフからオンに切り替えられたときは、それぞれ、電流Ｉ１１と電圧Ｖ１１とが重なる面積に相当する損失Ｌｕａと、電流Ｉ１２と電圧Ｖ１２とが重なる面積に相当する損失Ｌｕｂとが発生する。これらの損失Ｌｕａ，Ｌｕｂは、互いに同じ大きさになっている。また、トランジスタＱ１１，Ｑ１２がオンからオフに切り替えられたときは、それぞれ、電流Ｉ１１と電圧Ｖ１１とが重なる面積に相当する損失Ｌｄａと、電流Ｉ１２と電圧Ｖ１２とが重なる面積に相当する損失Ｌｄｂとが発生する。これらの損失Ｌｄａ，Ｌｄｂは、互いに同じ大きさになっている。このため、ＬＬＣ共振回路を用いることなく、簡素な回路構成で、上述の損失を低減することが望まれている。
【００１６】
そこで、種々の構成を検討した結果、本発明者は、２個のトランジスタのオンタイミング及びオフタイミングの少なくとも一方を他方に対して遅延させることにより、電流と電圧とが重なる面積に相当する損失を低減することが可能になることを見出した。以上の考察によって、本発明者は、以下の本開示の各態様を想到するに至った。
【００１７】
本開示の第１態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オン信号を出力する第１オン時刻に比べて、前記第２スイッチング素子に前記オン信号を出力する第２オン時刻を、前記第１スイッチング素子の立上り時間以下に定められた時間遅延させるものである。
【００１８】
本開示の第２態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オン時刻に前記第１スイッチング素子に前記オン信号を前記制御回路から出力する第１オンステップと、
前記第１スイッチング素子の立上り時間以下に定められた時間遅延した第２オン時刻に、前記第２スイッチング素子に前記オン信号を前記制御回路から出力する第２オンステップと、
を備えるものである。
【００１９】
第１及び第２態様によれば、第１スイッチング素子にオン信号を出力する第１オン時刻に比べて、第２スイッチング素子にオン信号を出力する第２オン時刻が、第１スイッチング素子の立上り時間以下に定められた時間遅延する。第１オン時刻では、第２スイッチング素子にオン信号が出力されていないが、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第１オン時刻から、第１スイッチング素子及び第２スイッチング素子の両端電圧は低下し始める。一方、第１オン時刻において第１スイッチング素子に流れる電流が上昇を開始し、遅延した時間後の第２オン時刻において第２スイッチング素子に流れる電流が上昇を開始する。
【００２０】
したがって、第１スイッチング素子のオン時において電圧と電流とが重なる面積に相当する損失に比べて、第２スイッチング素子のオン時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第１オン時刻に比べて第２オン時刻を遅延させるだけの簡素な構成で、第２スイッチング素子のオン時における損失を低減することが可能になる。この場合において、遅延する時間は、第１スイッチング素子の立上り時間以下に定められている。このため、第１スイッチング素子と第２スイッチング素子とに分けて流れる筈の全電流が第１スイッチング素子のみに流れるという事態を避けることができ、第１スイッチング素子の破損を未然に防止することができる。
【００２１】
また、上記第１態様において、例えば、
前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させてもよい。
【００２２】
本態様によれば、第１スイッチング素子にオフ信号を出力する第１オフ時刻に比べて、第２スイッチング素子にオフ信号を出力する第２オフ時刻が、第１スイッチング素子の立下り時間以下に定められた時間遅延する。第１オフ時刻では、第１スイッチング素子に流れる電流が低下し始める。しかし、第２スイッチング素子にオフ信号が出力されておらず、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第１オフ時刻では、第１スイッチング素子の両端電圧は上昇しない。一方、第２オフ時刻において、第１スイッチング素子の両端電圧及び第２スイッチング素子の両端電圧が上昇を開始する。
【００２３】
したがって、第２スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第１スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第１オフ時刻に比べて第２オフ時刻を遅延させるだけの簡素な構成で、第１スイッチング素子のオフ時における損失を低減することが可能になる。この場合において、遅延する時間は、第１スイッチング素子の立下り時間以下に定められている。このため、第１スイッチング素子と第２スイッチング素子とに分けて流れる筈の全電流が第２スイッチング素子のみに流れるという事態を避けることができ、第２スイッチング素子の破損を未然に防止することができる。
【００２４】
また、上記第１態様において、例えば、
前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻を、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻に比べて、前記第２スイッチング素子の立下り時間以下に定められた時間遅延させてもよい。
【００２５】
本態様によれば、第１スイッチング素子にオフ信号を出力する第１オフ時刻が、第２スイッチング素子にオフ信号を出力する第２オフ時刻に比べて、第２スイッチング素子の立下り時間以下に定められた時間遅延する。第２オフ時刻では、第２スイッチング素子に流れる電流が低下し始める。しかし、第１スイッチング素子にオフ信号が出力されておらず、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第２オフ時刻では、第２スイッチング素子の両端電圧は上昇しない。一方、第１オフ時刻において、第１スイッチング素子の両端電圧及び第２スイッチング素子の両端電圧が上昇を開始する。
【００２６】
したがって、第１スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第２スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第２オフ時刻に比べて第１オフ時刻を遅延させるだけの簡素な構成で、第２スイッチング素子のオフ時における損失を低減することが可能になる。また、この態様によれば、第２スイッチング素子のオン時とオフ時とにおける損失を低減することが可能になるため、第１スイッチング素子に比べて、第２スイッチング素子の損失を大きく低減することができる。
【００２７】
この場合において、遅延する時間は、第２スイッチング素子の立下り時間以下に定められている。このため、第１スイッチング素子と第２スイッチング素子とに分けて流れる筈の全電流が第１スイッチング素子のみに流れるという事態を避けることができ、第１スイッチング素子の破損を未然に防止することができる。
【００２８】
また、上記態様において、例えば、
前記第１スイッチング素子及び前記第２スイッチング素子に送風する冷却ファンと、
前記冷却ファンによる送風方向において、前記第１スイッチング素子が前記第２スイッチング素子より上流側に配置された放熱板と、
をさらに備えてもよい。
【００２９】
本態様では、第２スイッチング素子のオン時とオフ時とにおける損失を低減することが可能になっており、第１スイッチング素子に比べて、第２スイッチング素子の損失を大きく低減することができる。言い換えると、第２スイッチング素子に比べて、第１スイッチング素子の損失が大きい。そこで、本態様では、冷却ファンによる送風方向において、第１スイッチング素子が第２スイッチング素子より上流側に配置されている。その結果、第２スイッチング素子より損失の大きい第１スイッチング素子に対して、第２スイッチング素子より先に、冷却ファンによる風を当てることが可能になっている。
【００３０】
本開示の第３態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させるものである。
【００３１】
本開示の第４態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オフ時刻に前記第１スイッチング素子に前記オフ信号を前記制御回路から出力する第１オフステップと、
前記第１スイッチング素子の立下り時間以下に定められた時間遅延した第２オフ時刻に、前記第２スイッチング素子に前記オフ信号を前記制御回路から出力する第２オフステップと、
を備えるものである。
【００３２】
第３及び第４態様によれば、第１スイッチング素子にオフ信号を出力する第１オフ時刻に比べて、第２スイッチング素子にオフ信号を出力する第２オフ時刻が、第１スイッチング素子の立下り時間以下に定められた時間遅延する。第１オフ時刻では、第１スイッチング素子に流れる電流が低下し始める。しかし、第２スイッチング素子にオフ信号が出力されておらず、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第１オフ時刻では、第１スイッチング素子の両端電圧は上昇しない。一方、第２オフ時刻において、第１スイッチング素子の両端電圧及び第２スイッチング素子の両端電圧が上昇を開始する。
【００３３】
したがって、第２スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第１スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第１オフ時刻に比べて第２オフ時刻を遅延させるだけの簡素な構成で、第１スイッチング素子のオフ時における損失を低減することが可能になる。この場合において、遅延する時間は、第１スイッチング素子の立下り時間以下に定められている。このため、第１スイッチング素子と第２スイッチング素子とに分けて流れる筈の全電流が第２スイッチング素子のみに流れるという事態を避けることができ、第２スイッチング素子の破損を未然に防止することができる。
【００３４】
（実施の形態）
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、各図面において、同じ構成要素については同じ符号が用いられ、適宜、詳細な説明は省略される。
【００３５】
（第１実施形態）
図１は、電力変換装置の第１実施形態である降圧チョッパ回路１０を概略的に示す回路図である。図１に示されるように、降圧チョッパ回路１０は、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２、ダイオードＤ１、インダクタＬｃ、制御回路２０、出力負荷Ｒｏを備える。制御回路２０は、メモリ３０、中央演算処理装置（ＣＰＵ）４０、駆動回路５０，６０を含む。
【００３６】
入力負荷Ｒｉは、例えば交流電源を整流する整流回路を含む。コンデンサＣ１は、電源ライン１０ａとアースライン１０ｂとの間に接続されている。コンデンサＣ１は、入力負荷Ｒｉから入力される電圧を平滑する。
【００３７】
トランジスタＱ１（第１スイッチング素子の一例に相当）とトランジスタＱ２（第２スイッチング素子の一例に相当）とは、同じ特性を有し、互いに並列に接続されている。トランジスタＱ１，Ｑ２は、本実施形態では例えば、ＭＯＳＦＥＴである。トランジスタＱ１，Ｑ２の、ドレインが電源ライン１０ａに接続され、ソースがダイオードＤ１のカソードとインダクタＬｃの一端との接続点に接続され、ゲートが、それぞれ、駆動回路５０，６０に接続されている。
【００３８】
ダイオードＤ１のアノードは、アースライン１０ｂに接続されている。インダクタＬｃの他端は、出力負荷Ｒｏの電源ライン１０ｃに接続されている。コンデンサＣ２は、出力負荷Ｒｏの電源ライン１０ｃとアースライン１０ｂとの間に接続されている。コンデンサＣ２は、出力負荷Ｒｏに出力される電圧を平滑する。
【００３９】
メモリ３０は、例えば半導体メモリ等により構成される。メモリ３０は、例えばリードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、電気的に消去書き換え可能なＲＯＭ（ＥＥＰＲＯＭ）などを含む。メモリ３０は、ＣＰＵ４０を動作させる本実施形態の制御プログラムを記憶する。
【００４０】
ＣＰＵ４０は、メモリ３０に記憶されている本実施形態の制御プログラムに従って動作することにより、トランジスタＱ１，Ｑ２のオンオフを制御する。ＣＰＵ４０の出力ポート４１は駆動回路５０に接続され、出力ポート４２は駆動回路６０に接続されている。駆動回路５０は、ＣＰＵ４０の出力ポート４１から出力される制御信号に従って、トランジスタＱ１のゲートに駆動信号Ｓ１を出力する。駆動回路６０は、ＣＰＵ４０の出力ポート４２から出力される制御信号に従って、トランジスタＱ２のゲートに駆動信号Ｓ２を出力する。駆動回路５０，６０は、それぞれ、トランジスタＱ１，Ｑ２を駆動する公知の駆動回路であり、絶縁型の駆動回路であってもよく、非絶縁型の駆動回路であってもよい。
【００４１】
図１と図１５とを比較すると分かるように、図１の降圧チョッパ回路１０と、図１５のチョッパ型電力変換装置１００とは、同一の回路構成になっている。但し、降圧チョッパ回路１０（図１）では、制御回路２０から２本の信号線が、それぞれトランジスタＱ１，Ｑ２のゲートに接続されている。一方、チョッパ型電力変換装置１００（図１５）では、制御回路２００から１本の信号線がトランジスタＱ１１，Ｑ１２のゲートに接続されている。
【００４２】
以下では、降圧チョッパ回路１０（図１）の各回路素子の定数と、チョッパ型電力変換装置１００（図１５）の各回路素子の定数とは、それぞれ互いに同じであるとする。また、トランジスタＱ１，Ｑ２（図１）の特性と、トランジスタＱ１１，Ｑ１２の特性とは、互いに同じであるとする。これによって、各トランジスタに発生する損失の比較を可能にしている。
【００４３】
（トランジスタオンオフ制御の第１例）
図２は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第１例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第１例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）に比べて、遅延している。
【００４４】
図２に示されるように、トランジスタＱ１，Ｑ２がオンのときは、それぞれ、ドレイン−ソース間に電流Ｉ１，Ｉ２が流れる。一方、トランジスタＱ１，Ｑ２がオフのときは、それぞれ、ドレイン−ソース間に電圧Ｖ１，Ｖ２が発生する。
【００４５】
図２において、時刻ｔ１にトランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロに低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロに低下する。ここで、トランジスタＱ１，Ｑ２のドレイン−ソース間には、微小なオン抵抗が存在するため、電圧Ｖ１，Ｖ２は、厳密にはゼロでなくて僅かに正の値になっている。後述のトランジスタＱ３，Ｑ４等でも同様である。そこで、以下では、「ゼロ近傍に低下する」と記載される。
【００４６】
時刻ｔ１から所定の遅延時間Ｔｕ１後の時刻ｔ２に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図２に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ１に比べて、減少する。ここで、損失Ｌｕ１（図２）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２（図２）は、損失Ｌｕｂ（図１６）に比べて減少している。
【００４７】
時刻ｔ３にトランジスタＱ１，Ｑ２をオンからオフに切り替える駆動信号Ｓ１，Ｓ２がそれぞれ出力されると、電流Ｉ１，Ｉ２は、立下り時間Ｔｄ０で低下し、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で上昇する。したがって、図２に示されるように、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ２は、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ１に等しくなる。ここで、損失Ｌｄ１（図２）は、損失Ｌｄａ（図１６）と同じ大きさであり、損失Ｌｄ２（図２）は、損失Ｌｄｂ（図１６）と同じ大きさである。
【００４８】
このように、トランジスタオンオフ制御の第１例では、トランジスタＱ２のオン時刻をトランジスタＱ１のオン時刻に比べて遅延時間Ｔｕ１だけ遅延させている。このため、トランジスタオンオフ制御の第１例によれば、トランジスタＱ２のオン時の損失Ｌｕ２（図２）を、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。
【００４９】
なお、遅延時間Ｔｕ１が立上り時間Ｔｕ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｕ１は、立上り時間Ｔｕ０以下であることが必要となる。但し、遅延時間Ｔｕ１が立上り時間Ｔｕ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｕ１が立上り時間Ｔｕ０を超えていても、立上り時間Ｔｕ０以下として取り扱ってもよい。遅延時間Ｔｕ１は、トランジスタＱ１，Ｑ２の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。
【００５０】
（トランジスタオンオフ制御の第２例）
図３は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第２例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第２例では、トランジスタＱ２のオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ１のオフ時刻（第１オフ時刻の一例に相当）に比べて、遅延している。
【００５１】
図３において、時刻ｔ１１にトランジスタＱ１，Ｑ２をオフからオンに切り替える駆動信号Ｓ１，Ｓ２が出力されると、電流Ｉ１，Ｉ２は、急激に上昇した後、徐々に上昇し、電圧Ｖ１，Ｖ２は、立上り時間Ｔｕ０でゼロ近傍に低下する。したがって、図３に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ１２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ１１に等しくなる。ここで、損失Ｌｕ１１（図２）は、損失Ｌｕａ（図１６）と同じ大きさであり、損失Ｌｕ１２（図２）は、損失Ｌｕｂ（図１６）と同じ大きさである。
【００５２】
時刻ｔ１２にトランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ１がオフになっているが、トランジスタＱ２がオンのままである。トランジスタＱ１は、トランジスタＱ２と並列に接続されているので、トランジスタＱ１のドレイン−ソース間の電圧Ｖ１は、電圧Ｖ２と同様に、ゼロ近傍の状態が維持される。
【００５３】
時刻ｔ１２から所定の遅延時間Ｔｄ１後の時刻ｔ１３に、トランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図３に示されるように、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ１１は、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ１２に比べて、減少する。ここで、損失Ｌｄ１２（図３）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ１１（図３）は、損失Ｌｄａ（図１６）に比べて減少している。
【００５４】
このように、トランジスタオンオフ制御の第２例では、トランジスタＱ２のオフ時刻をトランジスタＱ１のオフ時刻に比べて遅延時間Ｔｄ１だけ遅延させている。このため、トランジスタオンオフ制御の第２例によれば、トランジスタＱ１のオフ時の損失Ｌｄ１１（図３）を、トランジスタＱ１１のオフ時の損失Ｌｄａ（図１６）に比べて減少させることができる。
【００５５】
なお、遅延時間Ｔｄ１が立下り時間Ｔｄ０を超える値になると、トランジスタＱ２に全電流が流れることになるので、トランジスタＱ２が破損する可能性がある。このため、遅延時間Ｔｄ１は、立下り時間Ｔｄ０以下であることが必要となる。但し、遅延時間Ｔｄ１が立下り時間Ｔｄ０を超えていても、トランジスタＱ２が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｄ１が立下り時間Ｔｄ０を超えていても、立下り時間Ｔｄ０以下として取り扱ってもよい。遅延時間Ｔｄ１は、トランジスタＱ１，Ｑ２の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。
【００５６】
（トランジスタオンオフ制御の第３例）
図４は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第３例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第３例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）及びオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）及びオフ時刻（第１オフ時刻の一例に相当）に比べて、それぞれ遅延している。
【００５７】
図４において、時刻ｔ２１にトランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。
【００５８】
時刻ｔ２１から所定の遅延時間Ｔｕ２後の時刻ｔ２２に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図４に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ２２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ２１に比べて、減少する。ここで、損失Ｌｕ２１（図４）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２２（図４）は、損失Ｌｕｂ（図１６）に比べて減少している。
【００５９】
時刻ｔ２３にトランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ１がオフになっているが、トランジスタＱ２はオンのままである。トランジスタＱ１は、トランジスタＱ２と並列に接続されているので、トランジスタＱ１のドレイン−ソース間の電圧Ｖ１は、電圧Ｖ２と同様に、ゼロ近傍の状態が維持される。
【００６０】
時刻ｔ２３から所定の遅延時間Ｔｄ２後の時刻ｔ２４に、トランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図４に示されるように、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ２１は、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ２２に比べて、減少する。ここで、損失Ｌｄ２２（図４）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ２１（図４）は、損失Ｌｄａ（図１６）に比べて減少している。
【００６１】
このように、トランジスタオンオフ制御の第３例では、トランジスタＱ２のオン時刻をトランジスタＱ１のオン時刻に比べて遅延時間Ｔｕ２だけ遅延させている。このため、トランジスタオンオフ制御の第３例によれば、トランジスタＱ２のオン時の損失Ｌｕ２２（図４）を、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。
【００６２】
また、トランジスタオンオフ制御の第３例では、トランジスタＱ２のオフ時刻をトランジスタＱ１のオフ時刻に比べて遅延時間Ｔｄ２だけ遅延させている。このため、トランジスタオンオフ制御の第３例によれば、トランジスタＱ１のオフ時の損失Ｌｄ２１（図４）を、トランジスタＱ１１のオフ時の損失Ｌｄａ（図１６）に比べて減少させることができる。
【００６３】
したがって、トランジスタオンオフ制御の第３例によれば、トランジスタオンオフ制御の第１例による損失低減と、トランジスタオンオフ制御の第２例による損失低減とを合わせた損失低減を実現することができる。言い換えると、トランジスタオンオフ制御の第３例によれば、トランジスタＱ２のオン時の、トランジスタＱ２の損失を低減することができ、トランジスタＱ１のオフ時の、トランジスタＱ１の損失を低減することができる。その結果、トランジスタＱ１，Ｑ２の両方とも、それぞれ、損失を低減することができる。
【００６４】
なお、遅延時間Ｔｕ２が立上り時間Ｔｕ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｕ２は、立上り時間Ｔｕ０以下であることが必要となる。但し、遅延時間Ｔｕ２が立上り時間Ｔｕ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｕ２が立上り時間Ｔｕ０を超えていても、立上り時間Ｔｕ０以下として取り扱ってもよい。遅延時間Ｔｕ２は、トランジスタＱ１，Ｑ２の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。
【００６５】
また、遅延時間Ｔｄ２が立下り時間Ｔｄ０を超える値になると、トランジスタＱ２に全電流が流れることになるので、トランジスタＱ２が破損する可能性がある。このため、遅延時間Ｔｄ２は、立下り時間Ｔｄ０以下であることが必要となる。但し、遅延時間Ｔｄ２が立下り時間Ｔｄ０を超えていても、トランジスタＱ２が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｄ２が立下り時間Ｔｄ０を超えていても、立下り時間Ｔｄ０以下として取り扱ってもよい。遅延時間Ｔｄ２は、トランジスタＱ１，Ｑ２の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。
【００６６】
（トランジスタオンオフ制御の第４例）
図５は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第４例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第４例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）に比べて遅延し、トランジスタＱ１のオフ時刻（第１オフ時刻の一例に相当）が、トランジスタＱ２のオフ時刻（第２オフ時刻の一例に相当）に比べて、遅延している。
【００６７】
図５において、時刻ｔ３１にトランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。
【００６８】
時刻ｔ３１から所定の遅延時間Ｔｕ３後の時刻ｔ３２に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図５に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ３２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ３１に比べて、減少する。ここで、損失Ｌｕ３１（図５）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ３２（図５）は、損失Ｌｕｂ（図１６）に比べて減少している。
【００６９】
時刻ｔ３３にトランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ２がオフになっているが、トランジスタＱ１はオンのままである。トランジスタＱ２は、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２は、電圧Ｖ１と同様に、ゼロ近傍の状態が維持される。
【００７０】
時刻ｔ３３から所定の遅延時間Ｔｄ３後の時刻ｔ３４に、トランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図５に示されるように、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ３２は、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ３１に比べて、減少する。ここで、損失Ｌｄ３１（図５）は、損失Ｌｄａ（図１６）と同じ大きさであるが、損失Ｌｄ３２（図５）は、損失Ｌｄｂ（図１６）に比べて減少している。
【００７１】
このように、トランジスタオンオフ制御の第４例では、トランジスタＱ２のオン時刻をトランジスタＱ１のオン時刻に比べて遅延時間Ｔｕ３だけ遅延させている。このため、トランジスタオンオフ制御の第４例によれば、トランジスタＱ２のオン時の損失Ｌｕ３２（図５）を、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。
【００７２】
また、トランジスタオンオフ制御の第４例では、トランジスタＱ１のオフ時刻をトランジスタＱ２のオフ時刻に比べて遅延時間Ｔｄ３だけ遅延している。このため、トランジスタオンオフ制御の第４例によれば、トランジスタＱ２のオフ時の損失Ｌｄ３２（図５）を、トランジスタＱ１２のオフ時の損失Ｌｄｂ（図１６）に比べて減少させることができる。
【００７３】
したがって、トランジスタオンオフ制御の第４例によれば、トランジスタＱ２のオン時及びオフ時に、トランジスタＱ２の損失を低減することができる。その結果、トランジスタＱ１の損失は低減しないものの、トランジスタＱ２の損失のみを、トランジスタＱ１に比べて大幅に低減することができる。
【００７４】
なお、遅延時間Ｔｕ３が立上り時間Ｔｕ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｕ３は、立上り時間Ｔｕ０以下であることが必要となる。但し、遅延時間Ｔｕ３が立上り時間Ｔｕ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｕ３が立上り時間Ｔｕ０を超えていても、立上り時間Ｔｕ０以下として取り扱ってもよい。遅延時間Ｔｕ３は、トランジスタＱ１，Ｑ２の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。
【００７５】
また、遅延時間Ｔｄ３が立下り時間Ｔｄ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｄ３は、立下り時間Ｔｄ０以下であることが必要となる。但し、遅延時間Ｔｄ３が立下り時間Ｔｄ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｄ３が立下り時間Ｔｄ０を超えていても、立下り時間Ｔｄ０以下として取り扱ってもよい。遅延時間Ｔｄ３は、トランジスタＱ１，Ｑ２の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。
【００７６】
図６は、トランジスタオンオフ制御の第４例における各トランジスタの配置例を概略的に示す斜視図である。上述のように、トランジスタオンオフ制御の第４例によれば、トランジスタＱ１の損失は低減しないものの、トランジスタＱ２の損失のみを、トランジスタＱ１に比べて大幅に低減することができる。言い換えると、トランジスタＱ２の発熱量より、トランジスタＱ１の発熱量の方が大きい。
【００７７】
そこで、図６では、冷却ファン７０から送られる冷却風の方向７２の下流側に配置された放熱板７４において、トランジスタＱ１が、トランジスタＱ２よりも、冷却風の方向７２において上流側に配置されている。すなわち、冷却ファン７０から送られる冷却風は、まずトランジスタＱ１を冷却した後、トランジスタＱ２を冷却する。このような配置によって、トランジスタＱ２に比べて発熱量が大きいトランジスタＱ１を、良好に冷却することができる。
【００７８】
（第２実施形態）
図７は、電力変換装置の第２実施形態である降圧チョッパ回路１０Ａを概略的に示す回路図である。図７に示されるように、降圧チョッパ回路１０Ａは、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２、ダイオードＤ１、インダクタＬｃ、制御回路２０Ａ、出力負荷Ｒｏを備える。制御回路２０Ａは、メモリ３０Ａ、ＣＰＵ４０Ａ、駆動回路５０、遅延回路８０を含む。すなわち、降圧チョッパ回路１０Ａは、第１実施形態の降圧チョッパ回路１０（図１）に対して、制御回路２０Ａのみが異なる。また、制御回路２０Ａは、第１実施形態の制御回路２０（図１）に対して、メモリ３０に代えてメモリ３０Ａを含み、ＣＰＵ４０に代えてＣＰＵ４０Ａを含み、駆動回路６０に代えて遅延回路８０を含む点が異なる。
【００７９】
遅延回路８０の入力端子は、トランジスタＱ１のゲートに接続されている駆動回路５０の出力端子に接続され、遅延回路８０の出力端子は、トランジスタＱ２のゲートに接続されている。遅延回路８０は、入力された信号を所定時間遅延して出力する、公知の遅延回路である。この第２実施形態では、遅延回路８０は、駆動回路５０から出力される駆動信号Ｓ１を所定時間遅延した駆動信号Ｓ２を、トランジスタＱ２のゲートに出力する。
【００８０】
図７に示される第２実施形態の降圧チョッパ回路１０Ａでは、図４に示されるトランジスタオンオフ制御の第３例のみが実行可能になっている。この場合において、遅延時間Ｔｕ２と遅延時間Ｔｄ２とは、同じ値になる。
【００８１】
第２実施形態によれば、メモリ３０Ａに遅延時間Ｔｕ２，Ｔｄ２を記憶させておく必要がなく、ＣＰＵ４０Ａは、出力ポート４１のみから制御信号を出力すればよいので、メモリ３０Ａに記憶させておく第２実施形態の制御プログラムは、第１実施形態の制御プログラムに比べて、簡素化することができる。また、遅延回路８０に比べて駆動回路６０の回路構成が複雑で大規模である場合には、第２実施形態の制御回路２０Ａは、第１実施形態の制御回路２０に比べて、回路構成を簡素化することができる。
【００８２】
（第３実施形態）
図８は、電力変換装置の第３実施形態である昇圧チョッパ回路１１を概略的に示す回路図である。図８に示されるように、昇圧チョッパ回路１１は、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ３，Ｑ４、ダイオードＤ１、インダクタＬｃ、制御回路２０、出力負荷Ｒｏを備える。制御回路２０は、第１実施形態の制御回路２０（図１）と同一構成である。
【００８３】
入力負荷Ｒｉは、例えば交流電源を整流する整流回路を含む。コンデンサＣ１は、電源ライン１０ａとアースライン１０ｂとの間に接続されている。コンデンサＣ１は、入力負荷Ｒｉから入力される電圧を平滑する。インダクタＬｃの一端は、電源ライン１０ａに接続され、インダクタＬｃの他端は、ダイオードＤ１のアノードに接続されている。
【００８４】
トランジスタＱ３（第１スイッチング素子の一例に相当）とトランジスタＱ４（第２スイッチング素子の一例に相当）とは、互いに並列に接続されている。トランジスタＱ３，Ｑ４は、本実施形態では例えば、ＮチャネルＭＯＳＦＥＴである。トランジスタＱ３，Ｑ４の、ドレインがインダクタＬｃの他端とダイオードＤ１のアノードとの間に接続され、ソースがアースライン１０ｂに接続され、ゲートが、それぞれ、制御回路２０の駆動回路５０，６０（図１）に接続されている。すなわち、駆動回路５０（図１）から出力される駆動信号Ｓ１は、トランジスタＱ３のゲートに入力され、駆動回路６０（図１）から出力される駆動信号Ｓ２は、トランジスタＱ４のゲートに入力される。
【００８５】
ダイオードＤ１のカソードは、出力負荷Ｒｏの電源ライン１０ｃに接続されている。コンデンサＣ２は、出力負荷Ｒｏの電源ライン１０ｃとアースライン１０ｂとの間に接続されている。コンデンサＣ２は、出力負荷Ｒｏに出力される電圧を平滑する。
【００８６】
第３実施形態では、制御回路２０は、トランジスタＱ３，Ｑ４のオンオフを、それぞれ、トランジスタＱ１，Ｑ２のオンオフと同様に制御する。すなわち、制御回路２０は、第１実施形態におけるトランジスタオンオフ制御の第１例〜第４例を、それぞれ実行することが可能である。したがって、第３実施形態によれば、第１実施形態と同様の効果を得ることができる。
【００８７】
（第４実施形態）
図９は、電力変換装置の第４実施形態である昇圧チョッパ回路１１Ａを概略的に示す回路図である。図９に示されるように、昇圧チョッパ回路１１Ａは、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ３，Ｑ４、ダイオードＤ１、インダクタＬｃ、制御回路２０Ａ、出力負荷Ｒｏを備える。すなわち、昇圧チョッパ回路１１Ａは、第３実施形態の昇圧チョッパ回路１１（図８）に対して、制御回路２０Ａのみが異なる。また、制御回路２０Ａは、第２実施形態の制御回路２０Ａと同一構成である。
【００８８】
第４実施形態では、制御回路２０Ａは、トランジスタＱ３，Ｑ４のオンオフを、それぞれ、第２実施形態におけるトランジスタＱ１，Ｑ２のオンオフと同様に制御する。すなわち、制御回路２０Ａは、第２実施形態と同様に、第１実施形態におけるトランジスタオンオフ制御の第３例のみを実行することが可能である。したがって、第４実施形態によれば、第２実施形態と同様の効果を得ることができる。
【００８９】
（第５実施形態）
図１０は、電力変換装置の第５実施形態である双方向チョッパ回路１２を概略的に示す回路図である。図１０に示されるように、双方向チョッパ回路１２は、負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４、インダクタＬｃ、制御回路２１を備える。制御回路２１は、メモリ３０Ｂ、ＣＰＵ４０Ｂ、駆動回路５０，５１，６０，６１を含む。双方向チョッパ回路１２は、負荷Ｒｉｏを入力側、負荷Ｒｏｉを出力側として用いることができ、逆に、負荷Ｒｉｏを出力側、負荷Ｒｏｉを入力側として用いることもできるチョッパ回路である。
【００９０】
コンデンサＣ１は、電源ライン１０ａとアースライン１０ｂとの間に接続されている。コンデンサＣ１は、負荷Ｒｉｏから入力される電圧、又は負荷Ｒｉｏに出力される電圧を平滑する。
【００９１】
トランジスタＱ１（第１スイッチング素子の一例に相当）とトランジスタＱ２（第２スイッチング素子の一例に相当）とは、互いに並列に接続されている。トランジスタＱ３（第１スイッチング素子の一例に相当）とトランジスタＱ４（第２スイッチング素子の一例に相当）とは、互いに並列に接続されている。トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、本実施形態では例えば、ＮチャネルＭＯＳＦＥＴであり、互いに同じ特性を有する。
【００９２】
トランジスタＱ１，Ｑ２の、ドレインが電源ライン１０ａに接続され、ソースがインダクタＬｃの一端に接続され、ゲートが、それぞれ、制御回路２０Ａの駆動回路５０，６０に接続されている。すなわち、駆動回路５０から出力される駆動信号Ｓ１は、トランジスタＱ１のゲートに入力され、駆動回路６０から出力される駆動信号Ｓ２は、トランジスタＱ２のゲートに入力される。
【００９３】
トランジスタＱ３，Ｑ４の、ドレインがトランジスタＱ１のソースとインダクタＬｃの一端との間に接続され、ソースがアースライン１０ｂに接続され、ゲートが、それぞれ、制御回路２０の駆動回路５１，６１に接続されている。すなわち、駆動回路５１から出力される駆動信号Ｓ３は、トランジスタＱ３のゲートに入力され、駆動回路６１から出力される駆動信号Ｓ４は、トランジスタＱ４のゲートに入力される。
【００９４】
インダクタＬｃの他端は、負荷Ｒｏｉの電源ライン１０ｃに接続されている。コンデンサＣ２は、負荷Ｒｏｉの電源ライン１０ｃとアースライン１０ｂとの間に接続されている。コンデンサＣ２は、負荷Ｒｏｉに出力される電圧、又は負荷Ｒｏｉから入力される電圧を平滑する。
【００９５】
メモリ３０Ｂは、例えば半導体メモリ等により構成される。メモリ３０Ｂは、例えばＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭなどを含む。メモリ３０Ｂは、ＣＰＵ４０Ｂを動作させる本実施形態の制御プログラムを記憶する。
【００９６】
ＣＰＵ４０Ｂは、メモリ３０Ｂに記憶されている本実施形態の制御プログラムに従って動作することにより、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のオンオフを制御する。ＣＰＵ４０の出力ポート４１は駆動回路５０に接続され、出力ポート４２は駆動回路６０に接続され、出力ポート４３は駆動回路５１に接続され、出力ポート４４は駆動回路６１に接続されている。駆動回路５０，６０，５１，６１は、それぞれ、ＣＰＵ４０Ｂの出力ポート４１，４２，４３，４４から出力される制御信号に従って、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のゲートに駆動信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を出力する。駆動回路５０，６０，５１，６１は、それぞれ、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を駆動する公知の駆動回路であり、絶縁型の駆動回路であってもよく、非絶縁型の駆動回路であってもよい。
【００９７】
（トランジスタオンオフ制御の一例）
図１１は、図１０に示される双方向チョッパ回路１２におけるトランジスタオンオフ制御の一例を概略的に示すタイミングチャートである。このトランジスタオンオフ制御の一例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）及びオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）及びオフ時刻（第１オフ時刻の一例に相当）に比べて、それぞれ遅延している。また、トランジスタＱ４のオン時刻（第２オン時刻の一例に相当）及びオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ３のオン時刻（第１オン時刻の一例に相当）及びオフ時刻（第１オフ時刻の一例に相当）に比べて、それぞれ遅延している。すなわち、図１１に示されるオンオフ制御では、上記第１実施形態におけるトランジスタオンオフ制御の第３例（図４）と同様の制御が行われている。
【００９８】
図１１に示されるオンオフ制御では、トランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。
【００９９】
所定の遅延時間Ｔｕ２後に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図１１に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ２２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ２１に比べて、減少する。ここで、損失Ｌｕ２１（図１１）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２２（図１１）は、損失Ｌｕｂ（図１６）に比べて減少している。
【０１００】
その後、トランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ１がオフになっているが、トランジスタＱ２はオンのままである。トランジスタＱ１は、トランジスタＱ２と並列に接続されているので、トランジスタＱ１のドレイン−ソース間の電圧Ｖ１は、電圧Ｖ２と同様に、ゼロ近傍の状態が維持される。
【０１０１】
所定の遅延時間Ｔｄ２後に、トランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図１１に示されるように、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ２１は、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ２２に比べて、減少する。ここで、損失Ｌｄ２２（図１１）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ２１（図１１）は、損失Ｌｄａ（図１６）に比べて減少している。
【０１０２】
次に、トランジスタＱ３をオフからオンに切り替える駆動信号Ｓ３が出力されると、電流Ｉ３は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ４は、オフのままであるが、トランジスタＱ３と並列に接続されているので、トランジスタＱ４のドレイン−ソース間の電圧Ｖ４も、電圧Ｖ３と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。
【０１０３】
所定の遅延時間Ｔｄ２後に、トランジスタＱ４をオフからオンに切り替える駆動信号Ｓ４が出力されると、電流Ｉ４は、急激に上昇した後、徐々に上昇する。したがって、図１１に示されるように、トランジスタＱ４のオン時の、電流Ｉ４と電圧Ｖ４とが重なる面積に相当する損失Ｌｕ２４は、トランジスタＱ３のオン時の、電流Ｉ３と電圧Ｖ３とが重なる面積に相当する損失Ｌｕ２３に比べて、減少する。ここで、損失Ｌｕ２３（図１１）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２４（図１１）は、損失Ｌｕｂ（図１６）に比べて減少している。
【０１０４】
その後、トランジスタＱ３をオンからオフに切り替える駆動信号Ｓ３が出力されると、電流Ｉ３は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ３がオフになっているが、トランジスタＱ４はオンのままである。トランジスタＱ３は、トランジスタＱ４と並列に接続されているので、トランジスタＱ３のドレイン−ソース間の電圧Ｖ３は、電圧Ｖ４と同様に、ゼロ近傍の状態が維持される。
【０１０５】
所定の遅延時間Ｔｄ２後に、トランジスタＱ４をオンからオフに切り替える駆動信号Ｓ４が出力されると、電流Ｉ４は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ３，Ｖ４は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図１１に示されるように、トランジスタＱ３のオフ時の、電流Ｉ３と電圧Ｖ３とが重なる面積に相当する損失Ｌｄ２３は、トランジスタＱ４のオフ時の、電流Ｉ４と電圧Ｖ４とが重なる面積に相当する損失Ｌｄ２４に比べて、減少する。ここで、損失Ｌｄ２４（図１１）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ２３（図１１）は、損失Ｌｄａ（図１６）に比べて減少している。
【０１０６】
このように、図１１に示されるトランジスタオンオフ制御では、トランジスタＱ２，Ｑ４のオン時刻を、それぞれ、トランジスタＱ１，Ｑ３のオン時刻に比べて遅延時間Ｔｕ２だけ遅延させている。このため、このトランジスタオンオフ制御によれば、トランジスタＱ２，Ｑ４のオン時の損失Ｌｕ２２，Ｌｕ２４を、それぞれ、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。
【０１０７】
また、このトランジスタオンオフ制御では、トランジスタＱ２，Ｑ４のオフ時刻を、それぞれ、トランジスタＱ１，Ｑ３のオフ時刻に比べて遅延時間Ｔｄ２だけ遅延させている。このため、このトランジスタオンオフ制御によれば、トランジスタＱ１，Ｑ３のオフ時の損失Ｌｄ２１，Ｌｄ２３を、それぞれ、トランジスタＱ１１のオフ時の損失Ｌｄａ（図１６）に比べて減少させることができる。
【０１０８】
したがって、図１１に示されるトランジスタオンオフ制御によれば、トランジスタＱ２，Ｑ４のオン時の、トランジスタＱ２，Ｑ４の損失を低減することができ、トランジスタＱ１，Ｑ３のオフ時の、トランジスタＱ１，Ｑ３の損失を低減することができる。その結果、トランジスタＱ１〜Ｑ４の損失を、それぞれ低減することができる。
【０１０９】
なお、上述のように、遅延時間Ｔｕ２は、立上り時間Ｔｕ０以下であることが必要となり、遅延時間Ｔｄ２は、立下り時間Ｔｄ０以下であることが必要となる。また、上述のように、遅延時間Ｔｕ２は、トランジスタＱ１〜Ｑ４の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０Ｂに記憶されている。また、遅延時間Ｔｄ２は、トランジスタＱ１〜Ｑ４の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０Ｂに記憶されている。
【０１１０】
また、第５実施形態では、図１１に示されるトランジスタオンオフ制御に限られず、上記トランジスタオンオフ制御の第１例（図２）、上記トランジスタオンオフ制御の第２例（図３）、上記トランジスタオンオフ制御の第４例（図５）と同様の制御を実行することが可能である。
【０１１１】
（第６実施形態）
図１２は、電力変換装置の第６実施形態である双方向チョッパ回路１２Ａを概略的に示す回路図である。図１２に示されるように、双方向チョッパ回路１２Ａは、負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４、インダクタＬｃ、制御回路２１Ａを備える。制御回路２１Ａは、メモリ３０Ｃ、ＣＰＵ４０Ｃ、駆動回路５０，５１、遅延回路８０，８１を含む。
【０１１２】
すなわち、双方向チョッパ回路１２Ａは、第５実施形態の双方向チョッパ回路１２（図１０）に対して、制御回路２１Ａのみが異なる。また、制御回路２１Ａは、第５実施形態の制御回路２１（図１０）に対して、メモリ３０Ｂに代えてメモリ３０Ｃを含み、ＣＰＵ４０Ｂに代えてＣＰＵ４０Ｃを含み、駆動回路６０，６１に代えて、それぞれ遅延回路８０，８１を含む点が異なる。
【０１１３】
遅延回路８０の入力端子は、トランジスタＱ１のゲートに接続されている駆動回路５０の出力端子に接続され、遅延回路８０の出力端子は、トランジスタＱ２のゲートに接続されている。遅延回路８１の入力端子は、トランジスタＱ３のゲートに接続されている駆動回路５１の出力端子に接続され、遅延回路８１の出力端子は、トランジスタＱ４のゲートに接続されている。遅延回路８０，８１は、それぞれ、入力された信号を所定時間遅延して出力する、公知の遅延回路である。この第６実施形態では、遅延回路８０は、駆動回路５０から出力される駆動信号Ｓ１を所定時間遅延した駆動信号Ｓ２を、トランジスタＱ２のゲートに出力する。遅延回路８１は、駆動回路５１から出力される駆動信号Ｓ３を所定時間遅延した駆動信号Ｓ４を、トランジスタＱ４のゲートに出力する。
【０１１４】
図１２に示される第６実施形態の双方向チョッパ回路１２Ａでは、図１１に示されるトランジスタオンオフ制御が実行可能になっている。この場合において、遅延時間Ｔｕ２と遅延時間Ｔｄ２とは、同じ値になる。
【０１１５】
第６実施形態によれば、メモリ３０Ｃに遅延時間Ｔｕ２，Ｔｄ２を記憶させておく必要がなく、ＣＰＵ４０Ｃは、出力ポート４１，４３のみから制御信号を出力すればよいので、メモリ３０Ｃに記憶させておく第６実施形態の制御プログラムは、第５実施形態の制御プログラムに比べて、簡素化することができる。また、遅延回路８０，８１に比べて駆動回路６０，６１の回路構成が複雑で大規模である場合には、第６実施形態の制御回路２１Ａは、第５実施形態の制御回路２１に比べて、回路構成を簡素化することができる。
【０１１６】
（第７実施形態）
図１３は、電力変換装置の第７実施形態である双方向チョッパ回路１３を概略的に示す回路図である。双方向チョッパ回路１３は、多相インターリーブ方式のチョッパ回路であり、図１３に示されるように、負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１〜Ｑ８、インダクタＬ１，Ｌ２、制御回路２１Ｂ，２１Ｃを備える。
【０１１７】
インダクタＬ１とインダクタＬ２とは、互いに共通のコアに巻かれており、逆極性となるように磁気結合した結合インダクタを構成している。制御回路２１Ｂ，２１Ｃは、それぞれ、図１０に示される制御回路２１と同じ構成を有する。双方向チョッパ回路１３は、負荷Ｒｉｏを入力側、負荷Ｒｏｉを出力側として用いることができ、逆に、負荷Ｒｉｏを出力側、負荷Ｒｏｉを入力側として用いることもできるチョッパ回路である。
【０１１８】
負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１〜Ｑ４、インダクタＬ１、制御回路２１Ｂは、インダクタＬｃがインダクタＬ１に置き換えられ、制御回路２１が制御回路２１Ｂに置き換えられた点以外は、図１０の双方向チョッパ回路１２と同様に接続されている。トランジスタＱ５〜Ｑ８、制御回路２１Ｃ、インダクタＬ２は、トランジスタＱ１〜Ｑ４がトランジスタＱ５〜Ｑ８に置き換えられ、インダクタＬ１がインダクタＬ２に置き換えられ、制御回路２１Ｂが制御回路２１Ｃに置き換えられた点以外は、トランジスタＱ１〜Ｑ４、インダクタＬ１、制御回路２１Ｂと同様に接続されている。
【０１１９】
なお、本実施形態では、インダクタＬ１，Ｌ２のインダクタンスは、インダクタＬｃのインダクタンスと同じである。また、トランジスタＱ５〜Ｑ８は、トランジスタＱ１と同じ特性を有する。
【０１２０】
第７実施形態の双方向チョッパ回路１３において、トランジスタＱ１〜Ｑ４と、トランジスタＱ５〜Ｑ８とを、それぞれ、第５実施形態の双方向チョッパ回路１２（図１０）のトランジスタＱ１〜Ｑ４と同様に動作させることができる。その結果、第７実施形態の双方向チョッパ回路１３は、第５実施形態の双方向チョッパ回路１２（図１０）と同様の効果を得ることができる。
【０１２１】
（第８実施形態）
図１４は、電力変換装置の第８実施形態である双方向チョッパ回路１３Ａを概略的に示す回路図である。図１４に示されるように、双方向チョッパ回路１３Ａは、制御回路２１Ｂが制御回路２１Ｄに置き換えられ、制御回路２１Ｃが制御回路２１Ｅに置き換えられた点以外は、図１３の双方向チョッパ回路１３と同様に構成されている。制御回路２１Ｄ，２１Ｅは、それぞれ、制御回路２１Ａ（図１２）と同じ構成を有している。
【０１２２】
第８実施形態の双方向チョッパ回路１３Ａにおいて、トランジスタＱ１〜Ｑ４と、トランジスタＱ５〜Ｑ８とを、それぞれ、第６実施形態の双方向チョッパ回路１２Ａ（図１２）のトランジスタＱ１〜Ｑ４と同様に動作させることができる。その結果、第８実施形態の双方向チョッパ回路１３Ａは、第６実施形態の双方向チョッパ回路１２Ａ（図１２）と同様の効果を得ることができる。
【０１２３】
（変形された実施形態）
上記降圧チョッパ回路１０（図１）、降圧チョッパ回路１０Ａ（図７）、昇圧チョッパ回路１１（図８）、昇圧チョッパ回路１１Ａ（図９）では、ＭＯＳＦＥＴが用いられているが、これに限られず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が用いられてもよい。
【産業上の利用可能性】
【０１２４】
本開示は、例えば、種々の用途に使用されるチョッパ回路を含む電力変換装置に利用可能である。
【符号の説明】
【０１２５】
Ｑ１〜Ｑ８  トランジスタ
２０，２０Ａ，２１，２１Ａ〜２１Ｅ  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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