(57)【要約】      （修正有）【課題】共通入力段及び複数の並列なコンパレータを用いたアナログ−デジタル・コンバータ（ＡＤＣ）等を提供する。【解決手段】ＡＤＣ（２００）は、アナログ入力信号をサンプリングするサンプル・アンド・ホールド回路（１１４）と、減算信号を繰り返し生成する加算ブロック（１１８）とを含む。減算信号（１１９）は、アナログ入力信号（Ｖｉｎ１１２）とフィードバック信号（Ｄｏｕｔ２１０）との間の差に基づく。ＡＤＣは、減算信号を受信する共通入力段（２０３）と、並列に配置された複数の比較及びラッチ回路（２０９１，・・・２０９Ｒ−１，２０９Ｒ）とを更に含む。複数の並列な比較及びラッチ回路の個々の回路は、共通入力段の出力（２０５）を順次受けとる。【選択図】図２
2019193251.tif 000002
【特許請求の範囲】
【請求項１】
アナログ−デジタル・コンバータ（ＡＤＣ）であって、
アナログ入力信号をサンプリングする第１回路と、
前記アナログ入力信号とフィードバック信号との間の差に基づき減算信号を繰り返し生成する加算ブロックと、
前記減算信号を受信する第２回路と、
並列に配置された複数の比較及びラッチ回路と
を有し、
並列な前記複数の比較及びラッチ回路のうちの個々の回路は、前記第２回路の出力を順次受ける、
ＡＤＣ。
【請求項２】
前記複数の比較及びラッチ回路は、前記アナログ入力信号のデジタル表現であるデジタル出力を生成する、
請求項１に記載のＡＤＣ。
【請求項３】
前記複数の比較及びラッチ回路に含まれる比較及びラッチ回路の数は、前記デジタル出力におけるビットの数に等しい、
請求項２に記載のＡＤＣ。
【請求項４】
少なくとも１つの比較及びラッチ回路は、前記デジタル出力の複数のビットのうちの対応するビットを保持する、
請求項２に記載のＡＤＣ。
【請求項５】
前記複数の比較及びラッチ回路は、第１の比較及びラッチ回路と、第２の比較及びラッチ回路とを含み、
前記第１の比較及びラッチ回路は、前記デジタル出力の第１ビットの値を決定するよう比較動作を行い、
前記第２の比較及びラッチ回路は、前記デジタル出力の第２ビットの値を決定するよう比較動作を行い、
当該ＡＤＣは、前記第１の比較及びラッチ回路における比較動作及びラッチング動作の完了に応答して前記第２の比較及びラッチ回路の比較動作の開始をトリガする比較完了指示回路を有する、
請求項２乃至４のうちいずれか一項に記載のＡＤＣ。
【請求項６】
前記第１ビット及び前記第２ビットは、前記デジタル出力における２つの直接に隣接したビットであり、
前記第１ビットは、前記デジタル出力において前記第２ビットよりも高い重みを有している、
請求項５に記載のＡＤＣ。
【請求項７】
前記複数の比較及びラッチ回路は、第１の比較及びラッチ回路と、第２の比較及びラッチ回路とを含み、
前記第１の比較及びラッチ回路は、デジタル−アナログ・コンバータ（ＤＡＣ）の第１値を更新するよう比較動作を行い、
前記第２の比較及びラッチ回路は、前記ＤＡＣの第２値を更新するよう比較動作を行い、
前記ＤＡＣは、前記フィードバック信号を生成する、
請求項２乃至４のうちいずれか一項に記載のＡＤＣ。
【請求項８】
前記複数の比較及びラッチ回路は、第１の比較及びラッチ回路と、第２の比較及びラッチ回路とを含み、
前記第１の比較及びラッチ回路は、デジタル−アナログ・コンバータ（ＤＡＣ）の第１値を更新するよう比較動作を行い、
前記第２の比較及びラッチ回路は、前記ＤＡＣの第２値を更新するよう比較動作を行い、
当該ＡＤＣは、前記第２の比較及びラッチ回路の比較動作の開始を同期してトリガするロジックを有する、
請求項２乃至４のうちいずれか一項に記載のＡＤＣ。
【請求項９】
前記複数の比較及びラッチ回路のうちの個々の回路は、
前記第２回路を当該比較及びラッチ回路へ選択的に結合する１つ以上のスイッチと、
１つ以上の切り替え可能な負荷と、
当該比較及びラッチ回路における比較動作の結果を再生し保持するラッチと、
前記比較動作より前に前記ラッチをリセットするラッチリセットメカニズムと
を有する、
請求項２乃至４のうちいずれか一項に記載のＡＤＣ。
【請求項１０】
前記１つ以上の切り替え可能な負荷は、２つの、ダイオード接続されたトランジスタを有する、
請求項９に記載のＡＤＣ。
【請求項１１】
前記ラッチは、
第１トランジスタ及び第２トランジスタを有する交差結合されたトランジスタの第１対と、
第３トランジスタ及び第４トランジスタを有する交差結合されたトランジスタの第２対と
を有し、
前記第１トランジスタは、前記第３トランジスタと直列に結合され、
前記第２トランジスタは、前記第４トランジスタと直列に結合され、
第１出力ノードが、前記第１トランジスタと前記第３トランジスタとの間に結合され、
第２出力ノードが、前記第２トランジスタと前記第４トランジスタとの間に結合される、
請求項９に記載のＡＤＣ。
【請求項１２】
前記ラッチリセットメカニズムは、
前記第１出力ノードを接地端子へ選択的に結合する第１スイッチ、
前記第２出力ノードを前記接地端子へ選択的に結合する第２スイッチ、及び
前記第１出力ノードと前記第２出力ノードとを選択的に結合する第３スイッチ
のうちの１つ以上を有する、
請求項１１に記載のＡＤＣ。
【請求項１３】
前記ラッチは、クロックド・バック・トゥー・バック・インバータ配置において配置された第１インバータ及び第２インバータを有する、
請求項９に記載のＡＤＣ。
【請求項１４】
命令を記憶するメモリと、
前記メモリへ結合され、前記命令を実行するプロセッサと、
前記プロセッサが他のシステムと通信することを可能にする無線インターフェイスと、
前記メモリ、前記プロセッサ、前記無線インターフェイス、又はシステムの他のコンポーネントのうちの少なくとも１つへ結合されたアナログ−デジタル・コンバータ（ＡＤＣ）と
を有し、
前記ＡＤＣは、
並列に配置された複数の比較及びラッチ回路であり、該複数の比較及びラッチ回路は、アナログ入力信号のデジタル表現であるデジタル出力を生成し、個々の比較及びラッチ回路は、前記デジタル出力の複数のビットのうちの対応するビットを決定し、前記複数の比較及びラッチ回路は、第１の比較及びラッチ回路と、第２の比較及びラッチ回路とを少なくとも有する、前記複数の比較及びラッチ回路と、
前記第１の比較及びラッチ回路における比較動作及びラッチング動作の完了に応答して前記第２の比較及びラッチ回路の起動をトリガする比較完了指示回路と
を有する、
システム。
【請求項１５】
前記比較完了指示回路は、前記第１の比較及びラッチ回路の差動出力が前記第１の比較及びラッチ回路においてラッチされることに応答して、前記第２の比較及びラッチ回路の起動及び動作のための１つ以上の制御信号を生成する、
請求項１４に記載のシステム。
【請求項１６】
前記比較完了指示回路は、
前記第１の比較及びラッチ回路の２つの出力を受け、
レディー信号を生成する
ＮＯＲ論理ゲートを有し、
前記レディー信号は、設定可能な遅延後に前記第２の比較及びラッチ回路の起動をトリガする、
請求項１５に記載のシステム。
【請求項１７】
前記レディー信号は、前記第２の比較及びラッチ回路のリセットを最初にアクティブにし、その後に、前記第２の比較及びラッチ回路における比較動作の起動をトリガする、
請求項１６に記載のシステム。
【請求項１８】
前記第１の比較及びラッチ回路は、前記デジタル出力の第１ビットの値を決定するよう比較動作を行い、
前記第２の比較及びラッチ回路は、前記デジタル出力の第２ビットの値を決定するよう比較動作を行い、
前記第１ビット及び前記第２ビットは、前記ＡＤＣの前記デジタル出力における２つの直接に隣接したビットであり、
前記第１ビットは、前記デジタル出力において前記第２ビットよりも高い重みを有している、
請求項１４乃至１７のうちいずれか一項に記載のシステム。
【請求項１９】
前記複数の比較及びラッチ回路を順次ロードする共通入力段を更に有し、
前記共通入力段は、トランジスタの差動対を有する、
請求項１４乃至１７のうちいずれか一項に記載のシステム。
【請求項２０】
第１入力信号及び第２入力信号を受信する第１回路と、
並列に配置された複数の第２回路と
を有し、
前記複数の第２回路のうちの個々の回路は、前記第１回路の出力を順次受け、
前記複数の第２回路のうちの回路は、
前記第１回路を選択的に結合する１つ以上のスイッチと、
１つ以上の切り替え可能な負荷であり、前記第１回路及び前記１つ以上の切り替え可能な負荷は、前記第１入力信号と前記第２入力信号とを比較し、該比較の結果を第１出力ノード及び第２出力ノードで出力する、前記１つ以上の切り替え可能な負荷と、
前記第１出力ノード及び前記第２出力ノードでの前記比較の結果を再生し保持するラッチと、
前記比較より前に前記ラッチをリセットするラッチリセットメカニズムと
を有する、
装置。
【請求項２１】
前記第１回路は、
供給と前記１つ以上のスイッチのうちの第１スイッチとの間に結合され、前記第１入力信号によって制御される第１トランジスタと、
前記供給と前記１つ以上のスイッチのうちの第２スイッチとの間に結合され、前記第２入力信号によって制御される第２トランジスタと
を有する、
請求項２０に記載の装置。
【請求項２２】
前記１つ以上の切り替え可能な負荷は、
前記第１スイッチと接地端子との間に結合された第１のダイオード接続されたトランジスタと、
前記第２スイッチと前記接地端子との間に結合された第２のダイオード接続されたトランジスタと
を有し、
前記複数の第２回路のうちの前記回路は、
前記第１スイッチと前記第１のダイオード接続されたトランジスタとの間に結合された前記第１出力ノードと、
前記第２スイッチと前記第２のダイオード接続されたトランジスタとの間に結合された前記第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードへ結合され、前記第１出力ノード及び前記第２出力ノードで差動出力信号を再生し、該信号を前記第１出力ノード及び前記第２出力ノードで保持するラッチと
を更に有する、
請求項２１に記載の装置。
【請求項２３】
前記第１入力信号及び前記第２入力信号は、差動入力信号であり、
前記第１出力ノード及び前記第２出力ノードは、差動出力信号を出力する、
請求項２０乃至２２のうちいずれか一項に記載の装置。
【請求項２４】
第１回路においてアナログ入力信号をサンプリングすることと、
加算ブロックにおいて、前記アナログ入力信号とフィードバック信号との間の差に基づき減算信号を繰り返し生成することと、
第２回路において前記減算信号を受けることと、
並列に配置された複数の比較及びラッチ回路において前記第２回路の出力を順次受けることと
を有する方法。
【請求項２５】
前記第２回路の出力を順次受けることは、
前記複数の比較及びラッチ回路のうちの第２の比較及びラッチ回路におけて前記第２回路の出力を受けた後に、前記複数の比較及びラッチ回路のうちの第１の比較及びラッチ回路において前記第２回路の出力を受けることを有する、
請求項２４に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
アナログ−デジタル・コンバータ（ＡＤＣ；Analog-to-Digital  Converter）は、アナログ信号を対応するデジタル信号に変換するシステムである。ＡＤＣは、多くのコンピュータ装置で使用されている。逐次比較型（ＳＡＲ；Successive-Approximation  Register）ＡＤＣは、デジタル出力電圧を生成するために、アナログ入力電圧を含む範囲を逐次的に狭めるようコンパレータを使用する。
【図面の簡単な説明】
【０００２】
ここで記載される題材は、添付の図面において、限定としてではなく、例として表されている。説明の簡単及び明りょうさのために、図示されている要素は、必ずしも実寸通りではない。例えば、いくつかの要素の大きさは、明りょうさのために、他の要素と比べて誇張されることがある。更に、必要に応じて、参照符号は、対応する又は同じ要素を示すために複数の図で繰り返し用いられている。
【０００３】
【図１】いくつかの実施形態に従って、アナログ−デジタル変換のために逐次比較（ＳＡＲ）技術を用いるアナログ−デジタル・コンバータ（ＡＤＣ）を表し、ＡＤＣの少なくとも一部が並列化されている。
【図２】いくつかの実施形態に従って、対応する複数のコンパレータを有する複数の回路と、複数の回路のうちの個々の回路に給電する共通入力段とを有するＡＤＣを表す。
【図３】いくつかの実施形態に従って、複数の比較完了指示回路を有する図２のＡＤＣを表す。
【図４】いくつかの実施形態に従って、図２のＡＤＣの複数の回路のうちの１つの回路及び共通入力段の実施例を表す。
【図５】いくつかの実施形態に従って、図４に表されているＡＤＣの実施例を表す。
【図６Ａ】いくつかの実施形態に従って、ＡＤＣの動作の例を表す。
【図６Ｂ】いくつかの実施形態に従って、ＡＤＣの動作の例を表す。
【図６Ｃ】いくつかの実施形態に従って、ＡＤＣの動作の例を表す。
【図６Ｄ】いくつかの実施形態に従って、ＡＤＣの動作の例を表す。
【図６Ｅ】いくつかの実施形態に従って、ＡＤＣの動作の例を表す。
【図７】いくつかの実施形態に従って、図３の比較完了指示回路の実施例を表す。
【図８】いくつかの実施形態に従って、並列な比較及びラッチ回路と共通入力段とを使用するＡＤＣの作動方法を表すフローチャートを表す。
【図９】いくつかの実施形態に従って、図２〜８に関して説明されたＡＤＣが使用され得るコンピュータ装置又はＳｏＣ（System-on-Chip）を表す。
【発明を実施するための形態】
【０００４】
いくつかの実施形態において、ＳＡＲに基づくＡＤＣが提案され、ＡＤＣは、複数の並列な比較及びラッチ回路と、共通トランスコンダクタンス入力段とを有してよい。本明細書中で後に詳細に説明されるように、並列な比較及びラッチ回路の夫々は、加算回路の差動出力を比較し、比較の結果を再生（例えば、増幅）し保持してよい。いくつかの実施形態においては、単一の共通トランスコンダクタンス入力段が、全ての並列な比較及びラッチ回路のために使用されるので、デジタル−アナログ・コンバータ（ＤＡＣ；Digital  to  Analog  Converter）及び／又はＡＤＣのサンプル・アンド・ホールド回路の負荷は低くなる。
【０００５】
いくつかの実施形態において、比較及びラッチ回路の比較及びラッチング動作の完了は、次の比較及びラッチ回路の比較及びラッチング動作の開始をトリガしてよい。よって、例えば、比較及びラッチ回路は、順次の起動をモニタする別個の複雑なＳＡＲロジックなしで、例えば、ドミノ効果と同様に、順次アクティブにされる。いくつかの他の実施形態においては、ＳＡＲロジックは、様々な比較及びラッチ回路の比較及びラッチング動作の開始を同期してトリガしてよい。
【０００６】
本明細書中で後に詳細に説明されるように、提案されるＡＤＣは、複数のコンパレータに基づくＳＡＲ  ＡＤＣの速さを達成しながら、単一のコンパレータに基づくＳＡＲ  ＡＤＣの様々な利点を持ち続けることができる。他の技術的効果は、様々な実施形態及び図から明らかである。
【０００７】
１つ以上の実施形態が、添付の図を参照して記載される。具体的な構成及び配置が詳細に表され説明されている一方で、これは単に例示を目的として行われている点が理解されるべきである。当業者は、他の構成及び配置が、本明細書の主旨及び適用範囲から外れることなしに可能であると認識するだろう。当業者に明らかなように、ここで記載される技術及び／又は配置は、ここで詳細に記載されているもの以外の様々な他のシステム及び用途において用いられてよい。
【０００８】
以下の詳細な説明では、添付の図面が参照される。詳細に説明は、本明細書の一部分を成し、例となる実施形態を説明する。更に、他の実施形態が利用されてよく、構造的及び／又は論理的な変更が、請求される対象の適用範囲から外れることなしに行われてよいことが理解されるべきである。また、方向及び参照、例えば、上、下、上端、底面、などは、単に、図面に含まれる図の説明を助けるために使用され得る点も留意されるべきである。従って、以下の詳細な説明は、限定の意味で解釈されるべきではなく、請求される対象の適用範囲は、添付の特許請求の範囲及びその均等によってのみ定義される。
【０００９】
以下の説明では、多数の詳細が示される。しかし、当業者に明らかなように、本発明は、それらの具体的な詳細によらずとも実施され得る。いくつかの場合に、よく知られた方法及びデバイスは、本発明を不明りょうにしないように、詳細にではなく、ブロック図形式で示される。「実施形態」又は「１つの実施形態」又は「いくつかの実施形態」との本明細書中の言及は、実施形態に関連して記載されている特定の特徴、構造、機能、又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。よって、本明細書の様々な場所での「実施形態において」又は「１つの実施形態において」又は「いくつかの実施形態において」との語句の出現は、必ずしも、本発明の同じ実施形態に言及しているわけではない。更に、特定の特徴、構造、機能、又は特性は、１つ以上の実施形態において如何なる適切な様態でも組み合わされてよい。例えば、第１の実施形態は、それと第２の実施形態とに関連した特定の特徴、構造、機能、又は特性が相互排他的でない限り、第２の実施形態と組み合わされてよい。
【００１０】
本明細書及び添付の特許請求の範囲で使用されるように、単数形“a”、“an”及び“the”（「前記」）は、文脈中に特段示されない限りは、複数形も含むよう意図される。また、ここで使用される語“and/or”（「及び／又は」）は、関連するリストアップされた項目のうちの１つ以上のありとあらゆる取り得る組み合わせに言及し、それらを包含する。
【００１１】
語“coupled”（「結合される」）及び“connected”（「接続される」）は、それらの派生語とともに、構成要素間の機能的又は構造的関係を記述するためにここでは使用されることがある。それらの語はお互いの同義語として意図されないことが理解されるべきである。むしろ、特定の実施形態において、「接続される」は、２つ以上の要素がお互いと直接的に物理的、光学的、又は電気的な接触状態にあることを示すために使用され得る。「結合される」は、２つ以上の要素がお互いと直接的又は間接的（それらの間の他の介在要素による。）のいずれかで物理的又は電気的な接触状態にあること、及び／又は２つ以上の要素が（原因と結果の関係で見られるように）お互いと協働又は相互作用することを示すために使用され得る。
【００１２】
語“substantially”（「実質的に」）、“close”（「近い」）、“approximately”（「おおよそ」）、“near”（「近い」）及び“about”（「約」）は、目標値の＋／−１０％内にあることを概して言う。例えば、それらの使用に関して特段明示されない限りは、語“substantially  equal”（「実質的に等しい」）、“about  equal”（「略等しい」）及び“approximately  equal”（「おおよそ等しい」）は、そのように記載されている物事の間には付随的な変動以上のものはないことを意味する。当該技術において、そのような変動は、通常は、所定の目標値の＋／−１０％よりも大きくない。
【００１３】
語“scaling”（「スケーリング」）は、１つのプロセス技術から他のプロセス技術へ設計（図面及びレイアウト）を変え、その後にレイアウト面積が低減されること概して言う。語「スケーリング」はまた、同じ技術ノード内でレイアウト及びデバイスをダウンサイズすることも概して言う。語「スケーリング」はまた、他のパラメータ、例えば、電力供給レベルに対する信号周波数の調整（例えば、減速又は加速、すなわち、夫々、スケーリングダウン又はスケーリングアップ）も概して言う。
【００１４】
本明細書を通じて、及び特許請求の範囲において使用されるように、語“at  least  one  of”（〜のうちの少なくとも１つ）又は“one  or  more  of”（〜のうちの１つ以上）によって結ばれる項目のリストは、リストアップされている項目の如何なる組み合わせも意味することができる。「Ａ、Ｂ又はＣのうちの少なくとも１つ」との語句は、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；又はＡ、Ｂ及びＣを意味することができる。
【００１５】
本明細書内及び特許請求の範囲内の語“left”（「左」）、“right”（「右」）、“front”（「前」）、“back”（「後ろ」）、“top”（「上」）、“bottom”（「下」）、“over”（「上方」）、“under”（「下方」）及び同様の語は、もしあれば、説明のためであって、必ずしも恒久的な相対位置を記載するために使用されていない。例えば、ここで使用される語“over”（「上方」）、“under”（「下方」）、“front  side”（「前側」）、“back  side”（「後側」）、“top”（「上」）、“bottom”（「下」）、“over”（「上方」）、“under”（「下方」）及び“on”（「〜の上に」）は、デバイス内の他の参照されている構成要素、構造又は材料に対する１つの構成要素、構造又は材料の相対位置に言及し、そのような物理的関係が注目すべきである。それらの語は、ここではもっぱら説明のために、主としてデバイスｚ軸という脈絡の中で用いられており、従って、デバイスの位置付けに関連し得る。よって、ここで与えられている図の文脈における第２の材料“の上にある”（over）第１の材料は、与えられているその図の文脈に対してデバイスが逆さまに向けられる場合には、第２の材料“の下にある”（under）ことにもなる。材料という観点から、他の材料の上（over）又は下に（under）配置された１つの材料は、直接に接していても、あるいは、１つ以上の介在する材料を有してもよい。更に、２つの材料の間に配置された１つの材料は、２つの層と直接に接していても、あるいは、１つ以上の介在する層を有してもよい。対照的に、第２の材料“の上にある”（on）第１の材料は、その第２の材料と直接に接している。同様の区別は、構成要素アセンブリの観点からされるべきである。
【００１６】
語“between”（「〜の間」）は、デバイスのｚ軸、ｘ軸又はｙ軸との関連で用いられることがある。２つの材料の間にある材料は、それらの材料のうちの一方又は両方と接していてよく、あるいは、それは、１つ以上の介在する材料によって他の２つの材料の両方と離されていてもよい。２つの他の材料“の間”の材料は、従って、他の２つの材料のいずれか一方と接していてよく、あるいは、それは、介在する材料を通じて他の２つの材料へ結合されてもよい。２つの他のデバイスの間にあるデバイスは、それらのデバイスのうちの一方又は両方へ直接に接続されてよく、あるいは、それは、１つ以上の介在するデバイスによって他の２つのデバイスの両方から離されてもよい。
【００１７】
よって、複数の非シリコン半導体材料層が、シングルフィン構造内で積層され得る。複数の非シリコン半導体材料層は、Ｐ型トランジスタに適している（例えば、シリコンよりも高い正孔移動度を提供する）１つ以上の“Ｐ型”（P-type）層を含んでよい。複数の非シリコン半導体材料層は、Ｎ型トランジスタに適している（例えば、シリコンよりも高い電子移動度を提供する）１つ以上の“Ｎ型”（N-type）層を更に含んでもよい。複数の非シリコン半導体材料層は、Ｎ型層をＰ型層から分離する１つ以上の中間層を更に含んでもよい。中間層は、例えば、ゲート、ソース又はドレインのうちの１つ以上がＮ型及びＰ型トランジスタのうちの１つ以上のチャネル領域を完全に包み込むことを可能にするよう、少なくとも部分的に犠牲的であってよい。複数の非シリコン半導体材料層は、少なくとも部分的に自己整合技術を用いて製造されてよく、それにより、積層型ＣＭＯＳ素子は、単一トランジスタのフットプリントで高移動度Ｎ型及びＰ型トランジスタの両方を含み得る。
【００１８】
いずれかの他の図の要素と同じ参照符号（又は名称）を有している図の要素は、記載されているものと同様の何らかの様態で動作又は機能することができるが、そのように制限されないことが指摘される。
【００１９】
図１は、いくつかの実施形態に従って、アナログ−デジタル変換のための逐次比較型（ＳＡＲ；Successive-Approximation  Register）技術を用いるＡＤＣ１００を表し、ＡＤＣ１００の少なくとも一部が並列化されている。一例において、ＡＤＣ１００は、アナログ電圧Ｖｉｎ１１２を受け、アナログ電圧Ｖｉｎ１１２のデジタル表現Ｄｏｕｔ１１０を出力する。一例において、ＡＤＣ１００は、第１部分１０２及び第２部分１０４を有し、部分１０４は、本開示の以降の図及び記載において、少なくとも部分的に並列化されるべきである。
【００２０】
ここで、語「アナログ信号」（例えば、電流又は電圧）は、信号の時間変化する特徴（変数）が何らかの他の時間変化する量（すなわち、他の時間変化する信号と同じ。）の表現であるところのあらゆる連続信号である。ここで、語「デジタル信号」は、離散値（定量化された離散時間信号）の、例えば、任意のビットストリームの、又はデジタル化された（サンプリングされ、アナログ−デジタル変換された）アナログ信号の連続の表現である物理信号である。
【００２１】
一例において、第１部分１０２は、サンプル・アンド・ホールド回路１１４を有する。回路１１４は、トラック・アンド・ホールド回路であってもよい（例えば、図１ではスイッチとして表されている。）。回路１１４は、入力Ｖｉｎ１１２を捕捉し保持する。入力電圧Ｖｉｎ１１２はアナログ電圧であってよい。
【００２２】
アナログ−デジタル変換は、例えば、Ｄｏｕｔ１１０がＲ個のビットを有し得るとして、Ｒ回の連続した比較動作を用いて、繰り返し実行されてよい。ＳＡＲロジック１２４は、Ｄｏｕｔ１１０のビットがゼロに等しいように（例えば、最初の比較動作中に）初期化される。Ｄｏｕｔ１１０は、信号１０９としてデジタル−アナログ・コンバータ（ＤＡＣ）１１６を介して第１部分１０２へフィードバックされる。このとき、ＤＡＣ１１６は、基準電圧Ｖｒｅｆ１１３を更に受ける。ＤＡＣ１１６は、このデジタルコードのアナログ同等物を供給する。加算ブロック１１８は、Ｖｉｎ１１２とＤＡＣ１１６の出力との間の差を決定する。加算ブロック１１８の出力１１９（例えば、このとき、出力１１９は、減算信号又は差分信号とも呼ばれる。）は、コンパレータ１２２へ供給される。コンパレータ１２２は、加算ブロック１１８の出力１１９をゼロ電圧と比較する。比較に基づき、Ｄｏｕｔ１１０の最上位ビット（ＭＳＢ）はゼロ又は１にセットされる。
【００２３】
次いで（例えば、第２の比較動作中に）、次のビット（例えば、ＭＳＢの次のビット）がセットされるべきである、同じテストが行われ、Ｄｏｕｔ１１０に含まれるあらゆるビットがテストされるまでこの２進探索を続ける。結果として現れるコード（例えば、Ｄｏｕｔ１１０のあらゆるビットがテストされた後且つＲ回の比較動作が終わった後のコード）は、サンプリングされた入力電圧のデジタル近似であり、最終的に、変換の終わり（ＥＯＣ；end  of  the  conversion）にＳＡＲによって出力される。
【００２４】
いくつかの実施形態において、ＳＡＲ制御回路１２０は、図１に表されるように、ＡＤＣ１００の様々な構成要素を制御してよい。例えば、ＳＡＲ制御回路１２０は、ＡＤＣ１００の様々な構成要素（サンプル・アンド・ホールド回路１１４、ＤＡＣ１１６、など）の動作をトリガしてよい。
【００２５】
一例において、ＤＡＣ１１６、サンプル・アンド・ホールド１１４及び／又は加算ブロック１１８は、共有型スイッチドキャパシタ網を用いて実装されてよい。
【００２６】
いくつかの実施形態において、Ｄｏｕｔ１１０がＲ個のビットを有している場合に、Ｒ個のビットのうちの個々のビットについて、コンパレータ１２２は比較してよく、ＳＡＲロジック１２４はビットを更新してよい。比較は連続的に、例えば、次々に（例えば、単一のコンパレータが比較のために使用されるということで、所与のビットについての比較の結果が次のビットの比較に影響を及ぼし得るので。）、行われるべきである。例えば、Ｄｏｕｔ１１０が４ビットを有しており、最初に、４番目のビット（ＭＳＢであってよい。）が第１の繰り返しの間に推定され得るとする。第１の繰り返しの比較結果に基づき３番目のビットのための次の繰り返しのためのＤｏｕｔは、１０００又は００００のいずれかにセットされ得る。
【００２７】
厳密に連続的な方法で（例えば、単一のコンパレータ１２２を用いて）Ｒ個のビットを比較することは、時間がかかる可能性がある。一例において、単一のコンパレータに基づくＳＡＲトポロジの最大設計空間（例えば、電力、性能、速度などによって特徴付けられる。）は、大規模なプロセススケーリングにかかわらず、制限される可能性がある。これは、ＤＡＣ１１６を制御するために使用される論理ブロックからの遅延に加えて、コンパレータ自体の遅延（例えば、サンプリング及びリセット時間）に起因し得る。
【００２８】
例えば、シングルコンパレータ・トポロジ（例えば、単一のコンパレータ１２２を有する。）の欠点は、速度及び複雑性であり得る。コンパレータ１２２は、決定を行い、次いで、その次の決定を行う前にリセットする必要がある。これは、コンパレータ１２２の最大速度に制約を設ける可能性がある。その上、ＤＡＣ１１６を制御するロジック（例えば、ロジック１２４）は、コンパレータ１２２の決定に基づいてよく、決定は、例えば、ＤＡＣ１１６を然るべく更新するために、コンパレータの変化とともにビット数の経過を追わなければならない。そのようなロジックは複雑である傾向があり、速度を更に低減し得る追加のレイテンシを生じさせる可能性がある。
【００２９】
ＡＤＣ１００の速度を増大させるために、コンパレータ１２２の速度が増大されることがある。しかし、この増大された加速は、電力及び／又はノイズの増大という代償で手に入れられ得る。ＡＤＣ１００の速度及び感度の間のこのトレードオフは、物理的な制限を生じさせる可能性がある。この制限は、構造上の変更（例えば、コンパレータ１２２を複数の並列なコンパレータと置換すること）によって軽減され得る。
【００３０】
いくつかの実施形態において、本開示において更に詳細に論じられるように、速度を増大させ且つＡＤＣ１００における論理複雑性を低減するために、デュアルコンパレータＳＡＲアーキテクチャ、又はマルチコンパレータＳＡＲアーキテクチャが使用されてよい。ＡＤＣ１００において１つよりも多いコンパレータを使用することによって、コンパレータにおけるリセット遅延は除去又は低減され得、セットアップ時間要件は相対的に緩和され得る。その上、Ｒ個のコンパレータがＲビットＳＡＲを実装するために使用される場合に、ＳＡＲロジック１２４もいくつかの例で削除され得る。これは、更なる速度改善をもたらし得る。
【００３１】
マルチコンパレータＡＤＣが本開示では提案され、これはマルチコンパレータ・アバランシェ型ＳＡＲ  ＤＡＣを有してよい。マルチコンパレータＡＤＣは、スイッチドコモン入力、マルチラッチド・アバランシェＳＡＲを有してよい。そのようなＡＤＣは、マルチコンパレータＳＡＲ設計の利点を利用し、一方で、同時に、シングルコンパレータＳＡＲの利点を保ち得る。例えば、ここで提案されているＡＤＣは、共通トランスコンダクタンス入力段（例えば、差動対シグナリングを有する。）であってよく、各ラッチが対応する別個のコンパレータとして動作し得る場合に複数のラッチ間のスイッチングを行う。故に、更に詳細に後述されるように、ＤＡＣは、共通入力段の単一差動対によってロードされてよく、一方、ＡＤＣは、複数の並列なコンパレータを有してよい。例えば、再び図１を参照すると、いくつかの実施形態において、ＡＤＣ１００の第２部分１０４は、図２に関して論じられるように、複数の並列なコンパレータによって置換されてよい。
【００３２】
図２は、いくつかの実施形態に従って、対応する複数のコンパレータ及びラッチを有する複数の回路２０９１，・・・，２０９Ｒと、複数の回路２０９１，・・・，２０９Ｒのうちの個々の回路に給電する共通入力段２０３とを有するＡＤＣ２００を表す。いくつかの実施形態において、ＡＤＣ２００は、如何なる適切なコンピュータ装置、例えば、ラップトップ、デスクトップ、携帯電話機、スマートフォン、基地局、インターネット・オブ・シング（ＩｏＴ）、ウェラブル機器、コンシューマ電子機器、シリアライザ／デシリアライザ（例えば、高速、高分解能、低電力ＡＤＣに基づくＳｅｒＳｅｒＤｅｓ）、イーサネット（登録商標）ＰＨＹ（物理レイヤ）、超高速イーサネットＰＨＹ、１つ以上のセンサを有するコンピュータ装置（例えば、ＡＤＣは、センサのアナログ出力を変換するために使用されてよい。）、及び／又はＡＤＣを用いるあらゆる適切なコンピュータ装置においても使用されてよい。
【００３３】
特定の数又はアルファベットが後に続く共通した参照符号を有してここで参照されている要素は、その参照符号だけによって集合的に参照されることがある。例えば、回路２０９１，・・・，２０９Ｒは、複数において回路２０９と、単数において回路２０９と集合的及び一般的に呼ばれてもよい。
【００３４】
図２では、対応するＲ個のコンパレータ及びラッチを夫々有するＲ個の回路２０９が表されている。なお、Ｒは整数である。単に一例として、対応する４つのコンパレータ及びラッチを夫々有する４つの回路が図２では表されている（例えば、図２では、Ｒ＝４）が、ＡＤＣ２００は、如何なる他の適切な個数の回路も有してよい。
【００３５】
いくつかの実施形態において、回路２０９の個数Ｒは、ＡＤＣ２００の出力Ｄｏｕｔ２１０の個数に等しくてよい。よって、Ｄｏｕｔ２１０がＲ個のビットを有している場合に、ＡＤＣ２００は、多くてもＲ個の回路２０９を有してよい。いくつかの実施形態において、ＡＤＣ２００は、より少ない、例えば、Ｄｏｕｔ２１０のビットの数よりも少ない個数の回路２０９を有してよい（しかし、１つよりも多いコンパレータ）。よって、斯様な例において、回路２０９の個数は、１よりも多く、且つ、Ｄｏｕｔ２１０のビットの数Ｒ以下であってよい。しかし、本開示のために、（別なふうに述べられない限り）本開示の教示を制限することなしに、Ｒ個のコンパレータを夫々有する回路２０９の個数Ｒは、ＡＤＣ２００の出力Ｄｏｕｔ２１０のビットの数Ｒに等しくなり得るとここでは仮定される（例えば、出力Ｄｏｕｔ２１０のビットごとに１つの回路２０９）。
【００３６】
いくつかの実施形態において、ＡＤＣ２００は、図１のＡＤＣ１００の第１部分１０２に対応し得る第１部分１０２を有してよい。例えば、図１と同様に、図２のＡＤＣ２００の第１部分１０２は、サンプル・アンド・ホールド回路１１４、加算回路１１８、及びＤＡＣ１１６を有する。
【００３７】
ＡＤＣ２００は、第２部分２０４（例えば、少なくとも部分的に、図１の第２部分１０４の並列化されたバージョンであってよい。）を更に有してよい。いくつかの実施形態において、第２部分２０４の共通入力段２０３（例えば、トランスコンダクタンス段であってよい。）は、加算ブロック１１８の出力１１９を受けてよく、出力１１９を表す電流信号２０５を生成し、信号２０５を回路２０９のうちの個々の回路へ送信してよい。よって、回路２０９のうちの個々の回路は、例えば、共通入力段２０３を介して、加算ブロック１１８からの信号１１９のバージョン２０５を受信し得る。いくつかの実施形態において、共通入力段２０３は、トランスコンダクタンス入力段として動作してよく、電流入力を夫々の電流駆動コンパレータ段（例えば、回路２０９の夫々）へ供給し、且つ、入力１１９の第１レベルのバッファリングを提供してよい。
【００３８】
回路２０９はＤｏｕｔ２１０を出力してよく、Ｄｏｕｔ２１０は、アナログ入力Ｖｉｎ１１２のデジタル近似であってよい。アナログ入力Ｖｉｎ１１２をデジタル出力２１０へ変換するための様々な比較反復の間、デジタル出力２１０の中間値は、例えば、図１に関して論じられたように、ＤＡＣ１１６へフィードバックされてよい。いくつかの例（図１のＡＤＣ１００とは異なる。）において、ＳＡＲロジックは、Ｄｏｕｔ２１０をＤＡＣ１１６へフィードバックするために図２のＡＤＣ２００では使用されなくてよい。
【００３９】
いくつかの実施形態において、ＡＤＣ２００は、高度に、次のように動作し得る。最初に、回路２０９Ｒが作動されてよく（例えば、一方で、残りのコンパレータ回路２０９はリセットされるか又は非アクティブであってよい。）、Ｄｏｕｔ２１０のビットがゼロにリセットされてよい（例えば、Ｒ＝４の場合に、Ｄｏｕｔ２１０は００００であってよい。）。Ｄｏｕｔ２１０の値００００は、ＤＡＣ１１６を介して第１部分１０２へフィードバックされる。ＤＡＣ１１６は基準電圧Ｖｒｅｆ１１３を更に受ける。ＤＡＣ１１６は、このデジタルコードのアナログ同等物を共有する。加算ブロック１１８は、Ｖｉｎ１１２とＤＡＣ１１６の出力との間の差を決定する。加算ブロック１１８の出力１１９は電流信号２０５に変換され、電流信号２０５は回路２０９Ｒのコンパレータへ供給される。回路２０９Ｒのコンパレータは、Ｄｏｕｔ２１０のＭＳＢを推定する（例えば、Ｄｏｕｔ２１０のＭＳＢが１又は０であるかどうかを推定する。）よう、差動出力２０５を比較する。
【００４０】
第２の繰り返しの間、ＭＳＢの値はＤＡＣ１１６へフィードバックされてよく（例えば、Ｄｏｕｔ２１０は、ＭＳＢの推定値に基づき、１０００又は００００である。）、回路２０９Ｒ−１が作動される（例えば、この繰り返しの間、信号２０５は回路２０９Ｒ−１へ供給される。）。回路２０９Ｒ−１は、この場合に、（ＭＳＢ−１）番目のビットを推定する。このプロセスは、Ｄｏｕｔ２１０の全てのビットが推定されるまで繰り返し続く。結果として現れるコード（例えば、Ｄｏｕｔ２１０のあらゆるビットがテストされた後のコード）は、サンプリングされた入力電圧のデジタル近似であり、最終的に、変換の終わりにＡＤＣ２００によって出力される。
【００４１】
いくつかの実施形態において、ＡＤＣ２００は、差動シグナリングを用いて実装されてよい。よって、出力１１９は、正及び負の成分（例えば、Ｖｉｎ１１９Ｐ及びＶｉｎ１１９Ｎ）を有し得る。よって、斯様な実施形態において、回路２０９Ｒは、Ｄｏｕｔ２１０の対応するビットを決定するよう、電圧１１９Ｐ及び１１９Ｎを比較してよい。
【００４２】
このようにして、ＡＤＣ２００において、回路２０９は、次々に連続的に作動される。回路２０９（例えば、ｋが１からＲまで変化するインデックスであるとして、回路２０９ｋ）が作動される場合に、それは、Ｄｏｕｔ２１０のｋ番目のビットの値を決定するよう、及び／又はＤＡＣ２１０へのｋ番目のフィードバックを生成するよう比較を実行する。また、回路２０９ｋが作動される場合に、共通入力段２０３は信号２０５を回路２０９ｋへ送信してよく、一方、残りの回路（例えば、２０９ｋ＋１，２０９ｋ−１，２０９１、など）は非アクティブである。
【００４３】
図３は、いくつかの実施形態に従って、複数の比較完了指示回路３０３＿Ｒ＿Ｒ−１，３０３＿Ｒ−１＿Ｒ−２，・・・，３０３＿２＿１、など（ここでは、複数において比較完了指示回路３０３と、単数において比較完了指示回路３０３とも概して呼ばれる。）を有する図２のＡＤＣ２００を表す。例えば、比較完了指示回路３０３＿Ｒ＿Ｒ−１は、回路２０９Ｒから回路２０９Ｒ−１へ１つ以上の比較完了指示信号を送信し、比較完了指示回路３０３＿Ｒ−１＿Ｒ−２は、回路２０９Ｒ−１から回路２０９Ｒ−２へ１つ以上の比較完了指示信号を送信し、比較完了指示回路３０３＿１＿Ｒは、回路２０９１から回路２０９Ｒへ１つ以上の比較完了指示信号を送信し、以降続く。比較完了指示回路３０３のうちのほんの２つしか図３には表されていない点に留意されたい。
【００４４】
例えば、回路２０９Ｒにおける比較及びラッチ動作が完了すると、回路２０９Ｒは、比較完了指示回路３０３＿Ｒ＿Ｒ−１を介して回路２０９Ｒ−１へ１つ以上の比較完了指示信号を送信する。例えば、それにより、回路２０９Ｒ−１はその比較動作を開始し得る。よって、回路３０３は、所与の回路２０９の比較の完了を検出してよく（例えば、回路３０３Ｒ＿Ｒ−１は、回路２０９Ｒの比較の完了を検出してよい。）、次の回路２０９の続く比較をトリガしてよい（例えば、回路３０３Ｒ＿Ｒ−１は、次の回路２０９Ｒ−１の続く比較をトリガしてよい。）。これは、回路２０９のドミノ効果をもたらし、回路は次々に連続的に作動される。比較完了指示回路３０３の更なる詳細は、本明細書中で後述される。
【００４５】
ここで開示されている様々な例及び実施形態は、例えば、比較完了指示回路３０３＿ｋ＿ｋ−１の出力に基づく、前の回路２０９ｋの比較及びラッチング動作の完了時の回路２０９ｋ−１の非同期トリガについて論じている。しかし、いくつかの他の実施形態において、様々な回路２０９のトリガは、例えば、ＳＡＲ制御回路１２０によって、同期的に制御され得る。斯様な実施形態において、少なくとも一部又は全ての比較完了指示回路３０３はなくてよい。斯様な実施形態において、ＳＡＲ制御回路１２０は、回路２０９を次々に（例えば、クロック信号に基づき）連続的に且つ同期して作動させ得る。
【００４６】
図４は、いくつかの実施形態に従って、図２のＡＤＣ２００の複数の回路２０９のうちの１つの例となる回路２０９（例えば、回路２０９Ｒ）及び共通入力段２０３の実施例を表す。一例において、図４は回路２０９Ｒの実施例を表すが、残りの回路２０９Ｒ−１，・・・，２０９１は同様にして実装されてよい。図４において、回路２０９Ｒは、差動シグナリングを用いて実装される（なお、それは、いくつかの他の例では、シングルエンド出力シグナリングを用いて実装されてよく、出力Ｄｏｕｔ２１０はシングルエンドであってよい。）。一例において、図２の信号１１９（例えば、加算ブロック１１８の出力）は、差動シグナリング形式でＶｉｎ１１９Ｐ及びＶｉｎ１１９Ｎとして共通入力段２０３によって受信されてよい。
【００４７】
いくつかの実施形態において、共通入力段２０３は、Ｖｉｎ１１９Ｐ及びＶｉｎ１１９Ｎによって夫々制御されるトランジスタ４２１Ｐ及び４２１Ｎの差動対を有する。トランジスタ４２１Ｐ及び４２１Ｎの差動対は、供給電圧Ｖｄｄ１を受け、差動信号２０５Ｐ及び２０５Ｎを夫々出力する。いくつかの実施形態において、共通入力段２０３は、入力トランスコンダクタンス段増幅器として動作し、差動信号２０５Ｐ及び２０５Ｎに対する電流は、加算ブロック１１８の出力電圧１１９のバージョンを表し得る。いくつかの実施形態において、信号２０５Ｐ及び２０５Ｎは、回路２０９１，・・・，２０９Ｒのうちの個々の回路によって順次に受信されてよい。
【００４８】
これより回路２０９Ｒを参照すると、回路２０９Ｒは、Ｄｏｕｔ２１０のＲ番目のビットを決定することを目的とする。Ｄｏｕｔ２１０のＲ番目のビットは、Ｄｏｕｔ２１０のＭＳＢであってよい。例えば、回路２０９Ｒの差動出力は、ＤｏｕｔＲ２１０Ｐ及びＤｏｕｔＲ２１０Ｎであってよい。信号ＤｏｕｔＲ２１０Ｐ及びＤｏｕｔＲ２１０Ｎは、組み合わせて、Ｄｏｕｔ２１０のＭＳＢを定義し得る。単に一例として、ＤｏｕｔＲ２１０ＰがＤｏｕｔＲ２１０Ｎよりも高い場合には、ＭＳＢは１であってよく、その他の場合には、ＭＳＢはゼロであってよい。いくつかの実施形態において、１つ以上の回路（例えば、図４に表されていないセット−リセット・ラッチ）が、差動出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎを対応するシングルエンド出力に変換するために使用されてもよい。
【００４９】
出力ＤｏｕｔのラベルＲ２１０Ｐ及びＲ２１０Ｎの“Ｒ”は、出力が回路２０９Ｒに関し且つＤｏｕｔのＲ番目のビットに関することを暗示する。そのラベルにおける“Ｐ”及び“Ｎ”は、差動出力の正及び負の信号に夫々対応する。例えば、回路２０９Ｒ−１も、対応する出力Ｄｏｕｔ（Ｒ−１）２１０Ｐ及びＤｏｕｔ（Ｒ−１）２１０Ｎを有してよく、他も同様である。同様の標示規則は、図４における様々な他の信号のためにも使用される。
【００５０】
いくつかの実施形態において、信号２０５Ｐ及び２０５Ｎは、スイッチ４２３Ｐ及び４２３Ｎによって夫々受信される。スイッチ４２３Ｐ及び４２３Ｎは、Ｓｔｒｏｂｅ’信号４１０Ｒによって制御される。Ｓｔｒｏｂｅ’のラベル４１０Ｒにおける“Ｒ”は、Ｓｔｒｏｂｅ’４１０Ｒが回路２０９Ｒに向けたものであることを暗示する。例えば、回路２０９Ｒ−１は、対応するＳｔｒｏｂｅ’信号４１０（Ｒ−１）を有してよく、回路２０９Ｒ−２は、対応するＳｔｒｏｂｅ’信号４１０（Ｒ−２）を有してよく、以降同様である。
【００５１】
スイッチ４２３Ｐの出力は、ＤｏｕｔＲ２１０Ｎへ結合されてよく、スイッチ４２３Ｎの出力は、ＤｏｕｔＲ２１０Ｐへ結合されてよい。出力ＤｏｕｔＲ２１０Ｎは、負荷４２５Ｐ及びスイッチ４２７Ｐを介して接地端子へ結合されてよく、出力ＤｏｕｔＲ２１０Ｐは、負荷４２５Ｎ及びスイッチ４２７Ｎを介して接地端子へ結合されてよい。スイッチ４２７Ｐ及び４２７Ｎは、Ｓａｍｐｌｅ’信号４１２Ｒによって制御される。
【００５２】
いくつかの実施形態において、回路２０９Ｒは、交差結合されたトランジスタ４３１Ｐ及び４３１Ｎの対と、交差結合されたトランジスタ４３３Ｐ及び４３３Ｎの他の対とを有してよい。いくつかの実施形態において、トランジスタ４３１Ｐ及び４３１Ｎの交差結合された対は第１のインバータを形成し、トランジスタ４３３Ｐ及び４３３Ｎの交差結合された対は第２のインバータを形成する。よって、４３１Ｐ、４３１Ｎ、４３３Ｐ及び４３３Ｎの２つの交差結合された対を有するラッチは、バック・ツー・バックインバータ配置において配置された２つのインバータを形成する。例えば、第１のインバータは第２のインバータへ結合され、一方のインバータの出力は他方のインバータのゲートへ結合される。
【００５３】
例えば、トランジスタ４３１Ｐ及び４３１Ｎのソースは、スイッチ４３５を介して供給Ｖｄｄ２へ結合されてよい。スイッチ４３５は、Ｓａｍｐｌｅ’信号４１２Ｒによって制御されてよい。トランジスタ４３１Ｐ及び４３１Ｎのドレインは、トランジスタ４３３Ｐ及び４３３Ｎのソースへ夫々結合されてよい。トランジスタ４３３Ｐ及び４３３Ｎのドレインは接地されてよい。トランジスタ４３１Ｐのゲート及びトランジスタ４３３Ｐのゲートは、出力ＤｏｕｔＲ２１０Ｐへ結合されてよく、トランジスタ４３１Ｎのゲート及びトランジスタ４３３Ｎのゲートは出力ＤｏｕｔＲ２１０Ｎへ結合されてよい。
【００５４】
いくつかの実施形態において、出力ＤｏｕｔＲ２１０Ｎ及びＤｏｕｔＲ２１０Ｎは、スイッチ４３７を介して選択的に結合又は短絡されてよい。いくつかの実施形態において、出力ＤｏｕｔＲ２１０Ｐは、スイッチ４３９Ｐを介して接地されてよく、出力ＤｏｕｔＲ２１０Ｎは、スイッチ４３９Ｎを介して接地されてよい。スイッチ４３９Ｐ及び４３９Ｎは、Ｒｅｓｅｔ信号４１４Ｒによって制御されてよい。
【００５５】
いくつかの実施形態において、回路２０９Ｒは、コンパレータとラッチとの組み合わせとして動作し得る。例えば、回路２０９Ｒは、信号２０５Ｐ及び２０５Ｎを比較してよい。信号２０５Ｐ及び２０５Ｎは、加算ブロック１１８の出力の増幅された差動バージョンであってよい。いくつかの実施形態において、回路２０９Ｒはまた、例えば、比較の結果をラッチするよう、出力ＤｏｕｔＲ２１０Ｐ、Ｒ２１０Ｎの差を再生又は増幅し且つその差を保持するように動作してもよい。
【００５６】
本開示のために、別なふうに述べられない限り、回路２０９のうちの個々の回路は、比較及びラッチ回路とも本願で呼ばれ得る。例えば、Ｒ個の比較及びラッチ回路２０９Ｒ、２０９Ｒ−１，・・・，２０９１が存在する。図４に表されるように、比較及びラッチ回路（例えば、比較及びラッチ回路２０９Ｒ）は、スイッチ可能なラッチを有してよい。回路２０９Ｒは、比較及びラッチ回路２０９Ｒを共通入力段２０３へ接続する１つ以上のスイッチ（例えば、スイッチ４２３Ｐ、４２３Ｎ）、スイッチ可能な負荷（例えば、スイッチ４２７Ｐ、４２７Ｎを介して切り替えられる負荷４２５Ｐ、４２５Ｎ）、サンプルドラッチ回路（例えば、トランジスタ４３１Ｐ、４３１Ｎ、４３３Ｐ及び４３３Ｎを有する。）、ラッチリセット機構（例えば、スイッチ４３７、４３９Ｐ、４３９Ｎなどを有する。）、及び／又は同様のものを有してよい。
【００５７】
図５は、いくつかの実施形態に従って、図４に表されているＡＤＣ２００の実施例を表す。具体的に、図５は、図４の共通入力段２０３及び回路２０９Ｒを表す。
【００５８】
図４及び５における回路２０９Ｒは、少なくとも部分的に類似する。しかし、図４の構成要素のいくつかが、図５では他の対応する構成要素によって置換されている。例えば、図４のスイッチ４２３Ｐ、４２３Ｎは、図５では対応するトランジスタによって置換されており、それらは、図５においても同様に標記されている（例えば、トランジスタ４２３Ｐ、４２３Ｎ）。また、図４のスイッチ４３５は、図５では対応するトランジスタによって置換されており、それは、図５においても同様に標記されている（例えば、トランジスタ４３５）。更に、図４における供給電圧Ｖｄｄ１及びＶｄｄ２は結合されている（例えば、トランジスタ４３５は、この場合に、供給電圧Ｖｄｄ１を受ける。）。図４のスイッチ４３７は、図５では対応するトランジスタによって置換されており、それは、図５においても同様に標記されている（例えば、トランジスタ４３７）。図４のスイッチ４３９Ｐ、４３９Ｎは、図５では対応するトランジスタによって置換されており、それらは、図５においても同様に標記されている（例えば、トランジスタ４３９Ｐ、４３９Ｎ）。図４のスイッチ４２７Ｐ、４２７Ｎは、図５では対応するトランジスタによって置換されており、それらは、図５においても同様に標記されている（例えば、トランジスタ４２７Ｐ、４２７Ｎ）。更に、図４には表されていないが、図５では、トランジスタ５２０Ｐ及び５２０Ｎがトランジスタ４２７Ｐ、４２７Ｎと接地との間に夫々結合されている。図４の負荷４２５Ｐ及び４２５Ｎは、図５では対応するトランジスタ４２５Ｐ及び４２５Ｎ（例えば、ダイオード接続されたトランジスタ４２５Ｐ及び４２５Ｎ）によって置換されているが、負荷は、如何なる他の適切なタイプであってもよい。
【００５９】
図６Ａ〜６Ｅは、いくつかの実施形態に従って、図２〜５で表されたＡＤＣ２００の動作の例を表す。図６Ａ〜６Ｅに表されている構成要素は、図５に表されているものと同様である。また、図６Ａ〜６Ｅの夫々は、ＡＤＣ２００の動作の対応するフェーズを表す。図６Ａ〜６Ｅは組み合わせて、ＡＤＣ２００の回路２０９Ｒによって実行される比較及びラッチング動作を表す。
【００６０】
図６Ａ〜６Ｅの夫々で、目下アクティブである（例えば、目下電流を伝えている、又は高い非ゼロ電位にある）信号線の少なくとも一部は、点線によって表されており、残りの信号線の少なくとも一部は、実線によって表されている。
【００６１】
これより図６Ａを参照すると、この図は、回路２０９Ｒの非接続フェーズを表す。このフェーズの間、共通入力段２０３は別の回路２０９（例えば、回路２０９Ｒ−１，２０９Ｒ−２，・・・，２０９１のうちの１つ）へ接続されている（しかし、回路２０９Ｒからは切り離されている。）。いくつかの実施形態において、非接続フェーズの間、Ｓｔｒｏｂｅ’４１０Ｒは、スイッチ４２３Ｐ及び４２３Ｎをオフさせ、それによって回路２０９Ｒを共通入力段２０３から切り離す。Ｒｅｓｅｔ信号４１４Ｒはスイッチ４３９Ｐ、４３９Ｎ及び４３７をオンし、それによって、図６Ａに表されているように、ＤｏｕｔＲ２１０Ｐ、Ｒ２１０Ｎを接地へ結合する。スイッチ４３７がＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎを結合することは、２つの差動出力の差動リセットを改善する。よって、図６Ａでは、トランジスタ４３１Ｐ、４３１Ｎ、４３３Ｐ及び４３３Ｎを含むラッチがリセットされる（例えば、両方の出力ＤｏｕｔＲ２１０Ｐ、Ｒ２１０Ｎはゼロである。）とともに、回路２０９Ｒが共通入力段２０３へ接続されない。
【００６２】
これより図６Ｂを参照すると、この図は、回路２０９Ｒのリセットフェーズを表す。図６Ｂに表されているこのフェーズは、前の回路（例えば、入力電圧Ｖｉｎの前のインスタンスのサンプル・アンド・ホールドの間の、前の比較動作の間の回路２０９１）の比較動作が完了されると開始し、回路２０９Ｒの比較動作は開始するようセットされる。
【００６３】
図６Ｂのリセットフェーズの間、Ｓｔｒｏｂｅ’４１０Ｒは、スイッチ４２３Ｐ及び４２３Ｎをオンさせ、それによって回路２０９Ｒを共通入力段２０３へ接続する。例えば、共通入力段２０３は、このとき、リセット・ラッチへ接続される。これは、例えば、前の比較動作からの共通入力段２０３の入力差動対（例えば、トランジスタ４２１Ｐ、４２１Ｎ）におけるメモリのリセットを可能にする。よって、図６Ｂでは、共通入力段２０３（例えば、入力２０５）がリセットされ、出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎがリセットされ、回路２０９Ｒのラッチ（例えば、交差結合されたトランジスタ４３１Ｐ、４３１Ｎ、４３３Ｐ、４３３Ｎを有する。）もリセットされる（例えば、接地端子へ結合される。）。図６Ｂでは、トランジスタ４２７Ｐ及び４２７Ｎがオフであるということで（例えば、Ｓａｍｐｌｅ’４１２Ｒが非アクティブであるということで）、負荷トランジスタ４２５Ｐ及び４２５Ｎはオフである。
【００６４】
これより図６Ｃを参照すると、この図は、回路２０９Ｒの増幅又は利得フェーズを表す。このフェーズの間、共通入力段２０３と回路２０９Ｒとの組み合わせは、例えば、出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎにおいて入力電圧Ｖｉｎ１１９Ｐ及びＶｉｎ１１９Ｎの間の差を増幅させることによって、増幅器として振る舞う。Ｒｅｓｅｔ４１４Ｒ（図４Ｂではアクティブであった。）はこのとき図６Ｃでは非アクティブであり、Ｓａｍｐｌｅ’４１２Ｒはこのときアクティブであり、それによってスイッチ４２７Ｐ及び４２７Ｎをオンする。また、オフセット補正５１７がアクティブであり、それによってトランジスタ５２０Ｐ及び５２０Ｎをオンする。よって、電流が負荷４２５Ｐ及び４２５Ｎを流れ得る。いくつかの実施形態において、電流の一部は、トランジスタ４３３Ｐ及び４３３Ｎも流れてよい。
【００６５】
例えば、電圧Ｖｉｎ１１９Ｐが電圧Ｖｉｎ１１９Ｎよりも高い場合に、そのような電圧差は、出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎにおいて増幅される（例えば、Ｒ２１０ＰはＲ２１０Ｎよりも高くなり得る。）。他方で、電圧Ｖｉｎ１１９Ｐが電圧Ｖｉｎ１１９Ｎよりも低い場合に、そのような電圧差は、出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎにおいて増幅される（例えば、Ｒ２１０ＰはＲ２１０Ｎよりも低くなり得る。）。
【００６６】
ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎの相対値は、Ｖｉｎ１１２がＤＡＣ１１６の出力よりも高いか又は低いかどうかの表れであってよい。例えば、差動シグナリングが用いられている場合に、電圧Ｖｉｎ１１９Ｎよりも高い電圧Ｖｉｎ１１９Ｐは、信号１１９がゼロよりも大きく且つＶｉｎ１１２がＤＡＣ１１６の出力よりも高いことを暗示し、その逆も同様である。
【００６７】
一例において、利得段の存在は、増幅フェーズにおけるノイズが（例えば、第１に、十分な帯域幅を仮定して）増幅時間に依存し得ないということで、回路２０９Ｒを、ノイズと速度のトレードオフの影響を受けにくくする。例えば、十分な利得が提供される場合に、積分フェーズ（図６Ｂに関して論じられる。）はもはやノイズを制限しなくてよい。
【００６８】
いくつかの実施形態において、回路２０９の様々なトランジスタにはオフセットが存在し得る（例えば、トランジスタ４２５Ｐ及び４２５Ｎの間のオフセット、トランジスタ４２１Ｐ及び４２１Ｎの間のオフセット、など）。いくつかの実施形態において、コンパレータのオフセットは、差動トランスコンダクタンス増幅器による共通オフセット（例えば、トランジスタ４１２Ｐ及び４２１Ｎの間のオフセット）を最初に較正し、次いで、コンパレータビットごとに個々のオフセットを較正する２段階メカニズムを用いて較正されてよい。これは、次のように回路実装によってサポートされ得る。
【００６９】
いくつかの実施形態において、共通オフセット較正は、共通トランスコンダクタンス入力段２０３と並列に専用のトランスコンダクタンス段（図示せず。）を用いて実行されてよい。ビット毎オフセット較正は、例えば、オフセット較正信号５１７及びトランジスタ５２０Ｐ、５２０Ｎを用いて夫々のビットについてスイッチド負荷を変調することによって（例えば、図６Ｃに表される。）、実行されてよい。
【００７０】
単に一例として、８つのオフセット較正制御が使用されてよく、１つは共有トランスコンダクタンス段（例えば、共通入力段２０３と並列な疑似差動対であってよい。）に向けたものであり、７つは個々のラッチ用である（例えば、より小さい補正振幅が使用されてよい。）。ラッチトランジスタによって導入されるオフセットは、共通入力により低減され得、一方、入力トランスコンダクタンスデバイスによって導入されるオフセット（例えば、トランジスタ４１２Ｐ及び４２１Ｎによって導入され、オフセットの大半を占め得るオフセット）は、全ての段のための共通オフセット成分を提供する。
【００７１】
これより図６Ｄを参照すると、回路２０９Ｒの積分フェーズが表されている。例えば、このフェーズの間、負荷トランジスタ４２５Ｐ及び４２５Ｎはオフである（例えば、それらのトランジスタは、Ｓａｍｐｌｅ’４１２Ｒが図６Ｄでは非アクティブにされており、トランジスタ４２７Ｐ及び４２７Ｎがこのときオフであるということで、切り離されている。）。よって、負荷トランジスタ４２５Ｐ及び４２５Ｎは切り離されている。トランジスタ４３１Ｐ、４３１Ｎ、４３３Ｐ及び４３３Ｎを含むラッチはこのとき、（例えば、トランジスタ４３５をオンするＳａｍｐｌｅ’信号４１２Ｒをアクティブにすることによって）作動されている。トランジスタ４３１Ｐ、４３１Ｎ、４３３Ｐ及び４３３Ｎは、出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎを保持及び再生（例えば、増幅）し、それにより、Ｒ２１０ＰとＲ２１０Ｎとの間の差は保持及び増幅又は再生される。例えば、共通入力段２０３が依然としてＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎへ結合されているということで、Ｒ２１０ＰとＲ２１０Ｎとの間の差は、トランジスタ４３１Ｐ、４３１Ｎ、４３３Ｐ及び４３３Ｎによって保持及び再生される（例えば、差は保持され拡大される。）。
【００７２】
これより図６Ｅを参照すると、回路２０９Ｒのラッチングフェーズが表されている。このフェーズの間、共通入力段２０３は、（例えば、Ｓｔｒｏｂｅ’４１０Ｒが非アクティブにされ、それによってトランジスタ４２３Ｐ及び４２３Ｎをオフするということで）ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎから切り離されるに至る。トランジスタ４３１Ｐ、４３１Ｎ、４３３Ｐ及び４３３Ｎ（例えば、ラッチ）は、ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎの間の差を評価し続け、その差は保持される。よって、この段階では、回路２０９Ｒは、ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎの間の差を保ち、それによってＤｏｕｔ２１０のＲ番目のビットの値を保つメモリとして動作する。
【００７３】
図６Ｅで、回路２０９Ｒの比較サイクルは完了し、他の回路２０９（例えば、回路２０９Ｒ−１）がこれより作動される。例えば、図３を参照すると、回路２０９Ｒは、比較完了指示回路３０３＿Ｒ＿Ｒ−１を介して比較動作の完了を回路２０９Ｒ−１に示す。そのような指示を受けたことに基づき、回路２０９Ｒ−１は、様々なフェーズの動作（例えば、図６Ｂ〜６Ｅに関して論じられた動作と同様のもの）を開始する。
【００７４】
図７は、いくつかの実施形態に従って、図３の比較完了指示回路３０３（例えば、比較完了指示回路３０３＿ｋ＿ｋ−１）の実施例を表す。よって、図７に表されている比較完了指示回路３０３は、回路２０９ｋから２０９ｋ−１までの間にある。なお、ｋは、１からＲの間のインデックス値であってよい。よって、図７の比較完了指示回路３０３は、図３に関して論じられたように、ＡＤＣ２００のいずれか２つの連続した又は隣接した回路２０９の間に結合され得る。
【００７５】
いくつかの実施形態において、比較完了指示回路３０３は、Ｄｏｕｔ（ｋ）２１０Ｐ及び（ｋ）２１０Ｎを受けるＮＯＲゲート７０４を有する。一例において、回路２０９ｋの比較及びラッチングが完了する場合に、出力Ｄｏｕｔ（ｋ）２１０Ｐ及び（ｋ）２１０Ｎのうちの一方はハイ（high）であってよく、他方はロー（low）であってよい。よって、ＮＯＲゲート７０４の出力Ｒｅａｄｙ７０５ｋは、回路２０９ｋの比較及びラッチングが完了する場合にハイであることができる。よって、出力Ｒｅａｄｙ７０５ｋのハイ値は、次の回路２０９ｋ−１の作動を開始し得る。いくつかの実施形態において、Ｒｅａｄｙ信号７０５ｋは、例えば、ＤＡＣ１１６の出力及び／又は回路２０９ｋのコンパレータの差動入力部の入力が、回路２０９ｋ−１における次の比較動作を開始する前に、十分に落ち着くことを可能にするよう、調整可能な遅延７０８を用いて遅延されてよい。Ｒｅａｄｙ７０５ｋはＮＯＲゲート７１２によって受信される。ＮＯＲゲート７１２は、Ｒｅｓｅｔ信号４１４（ｋ）も受信する。ＮＯＲゲート７１２の出力は、Ｒｅｓｅｔ信号４１４（ｋ−１）、例えば、次の回路２０９ｋ−１のためのリセット信号である。いくつかの実施形態において、Ｒｅｓｅｔ信号４１４（ｋ−１）は、次の回路２０９ｋ−１のためのＳａｍｐｌｅ’信号４１２（ｋ−１）を得るよう、調整可能な遅延７２２によって遅延される。よって、回路２０９のＳａｍｐｌｅ’信号は、回路２０９の対応するＲｅｓｅｔ信号の遅延されたバージョンであってよい。
【００７６】
いくつかの実施形態において、ＮＯＲゲート７１６は、Ｒｅｓｅｔ４１４（ｋ）及びＳａｍｐｌｅ’４１２（ｋ）を受信してよい。ＡＮＤゲート７２０は、ＮＯＲゲート７１６の出力及びＮＯＲゲート７１２の出力を受け取ってよい。ＡＮＤゲート７２０は、次の回路２０９ｋ−１のためのＳｔｒｏｂｅ’信号４１０（ｋ−１）を出力してよい。よって、次の回路２０９ｋ−１のＳｔｒｏｂｅ’信号４１０（ｋ−１）は、前の回路２０９ｋがサンプリングされ終了される場合に、開始される。
【００７７】
いくつかの実施形態において、図７に表されている比較完了指示回路３０３は、単に一例にすぎない。例えば、使用される論理ゲートは、例えば、回路２０９の極性及び／又は遅延要件に基づき、変化し得る。
【００７８】
図８は、いくつかの実施形態に従って、並列な比較及びラッチ回路（例えば、回路２０９）と共通入力段（例えば、共通入力段２０３）とを使用するＡＤＣ（例えば、ＡＤＣ２００）の作動方法を表すフローチャートを表す。表されている実施形態は、別の順序で実行可能であり、いくつかの動作／ブロックは並行して実行されてよい。図８に挙げられているブロック及び／又は動作の一部は、特定の実施形態に従って任意であってもよい。提示されているブロックの番号付けは、明りょうさのためであって、様々なブロックが行われるべきである動作の順序を規定する意図はない。
【００７９】
方法８００は８０４から開始し、８０４で、Ｖｉｎ１１２のサンプリングされた値（例えば、サンプル・アンド・ホールド回路１１４によってサンプリングされた値）がＡＤＣ２００によって受け取られる。ＡＤＣ２００の出力Ｄｏｕｔ２１０がＲ個のビットを有するとして、８０８で、インデックスｋがＲにセットされる。インデックスｋは、Ｒ，（Ｒ−１），・・・，１まで変化し得る。よって、方法８００の最初の繰り返しにおいて、インデックスｋは、Ｄｏｕｔ２１０のＭＳＢ（例えば、Ｒ番目のビット）に対応するように初期化され得る。
【００８０】
８１６で、方法８００の繰り返しの間、回路２０９ｋが作動され得る。回路２０９ｋは、共通入力段２０３から差動入力２０５を受ける。Ｄｏｕｔｋ２０１Ｐ及びｋ２０１Ｎの値は、（例えば、図６Ｂ〜６Ｅに関して論じられたように）回路２０９ｋのラッチの出力ノードで増幅され、再生され、ラッチされる。ｋ２１０Ｐ及びｋ２１０Ｎのうちのただ１つのみが論理ハイに等しくなることができ、ｋ２１０Ｐ及びｋ２１０Ｎのうちの他方は論理ローに等しくなることができる（例えば、回路２０９ｋによって実行される比較動作に基づく。）。例えば、ｋ２１０Ｐがｋ２１０Ｎよりも高い場合には、ｋ番目のビットは、論理１であると決定されてよく、ｋ２１０Ｐがｋ２１０Ｎよりも低い場合には、ｋ番目のビットは、論理ゼロであると決定されてよい。差動出力信号は、回路２０９ｋのラッチによってラッチされ保持され得る。
【００８１】
回路２０９ｋの比較及びラッチング動作が完了すると、方法は８２２へ進んでよい。８２２で、ｋ＝１かどうか（例えば、全ての回路２０９Ｒ，２０９Ｒ−１，・・・，２０９１が順次に作動されたかどうか）が判定されてよい。そうでなければ（例えば、８２２での“いいえ”）、８２６で、ｋはデクリメントされてよく（例えば、ｋ＝ｋ−１）、方法８００は折り返してブロック８１２へ戻ってよい。例えば、比較完了指示回路３０３＿ｋ＿ｋ−１は、次の回路２０９ｋ−１のための制御信号（例えば、Ｓｔｒｏｂｅ信号、Ｒｅｓｅｔ信号、Ｓａｍｐｌｅ信号、など）を起動してよい。
【００８２】
８２２で“はい”の場合に（例えば、全ての回路２０９Ｒ，２０９Ｒ−１，・・・，２０９１が順次に作動された場合に）、８３０で、Ｄｏｕｔ２１０はＡＤＣ２００によって出力されてよい。例えば、回路２０９からのラッチの出力は、Ｄｏｕｔ２１０の対応するビットを形成するために使用されてよい。
【００８３】
ここで論じられている様々な実施形態及び例は、複数の並列な比較及びラッチ回路２０９に基づくＡＤＣ（例えば、ＡＤＣ２００）を提案する。いくつかの実施形態において、ＡＤＣ２００は、多重コンパレータＳＡＲアーキテクチャとして動作してよく、夫々の回路２０９は、コンパレータ及びメモリビットとなり、専用のＳＡＲレジスタ又は複雑なレジスタロジックの必要性を克服する。よって、例えば、回路２０９Ｒの出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎは、回路２０９Ｒのラッチによって維持又は保存される。回路２０９Ｒ及び共通入力段２０３は、コンパレータ（例えば、それが１１９及び１１９Ｎを比較しているとき。）及びメモリビット（例えば、ラッチが出力ＤｏｕｔＲ２１０Ｐ及びＲ２１０Ｎを保持しているとき。）として動作する。
【００８４】
いくつかの実施形態において、ＡＤＣ２００は、共通入力トランスコンダクタンス増幅器段（例えば、共通入力段２０３）、複数のスイッチ可能なラッチ（例えば、出力Ｄｏｕｔ２１０の数に等しい個数の回路２０９）、及び夫々の比較をトリガする同期ロジック（例えば、図３及び７に関して論じられた回路３０３）を有する新規のコンパレータを特徴とする。いくつかの実施形態において、ＡＤＣ２００は、コモンモード及びビット毎較正スキームを実装して、（例えば、オフセット較正信号５１７に関して論じられたような）夫々のマルチコンパレータのバッチ及び精細な較正を可能にする。いくつかの実施形態において、比較動作は、１つ以上のフェーズ、例えば、（ａ）非接続フェーズ、（ｂ）リセットフェーズ、（ｃ）増幅フェーズ（利得フェーズとも呼ばれる。）、（ｄ）積分フェーズ、及び（ｅ）ラッチングフェーズを特徴とし得る。いくつかの実施形態において、リセット、増幅、積分、及び／又はラッチングフェーズは、より一層速い動作のために組み合わされてもよい。これは、前置増幅、積分及びラッチングの動作を単一のユニットにまとめ得る。
【００８５】
いくつかの実施形態において、ＡＤＣ２００は様々な技術的効果を有している。例えば、シングルコンパレータに基づくＳＡＲと比較した場合に、シングルコンパレータに基づくＳＡＲの主な利点がＡＤＣ２００において保たれる。ＡＤＣ２００の利点のいくつかは、単一の共通差動対入力段２０３の包含であってよく、これは、サンプル・アンド・ホールド回路１１４及び／又はＤＡＣ１１６に対するより低い負荷を可能にし得る。他方で、シングルコンパレータＡＤＣの様々な欠点は、提案されているＡＤＣ２００において解消される。例えば、ＡＤＣ２００の並列トポロジ（例えば、回路２０９は順次に作動され、１つの回路２０９ｋにおける比較及びラッチ動作の完了は次の回路２０９ｋ−１の作動をトリガする。）は、例えば、ラッチのリセットを待つ必要なしに、複数のビットの連続的なサンプリングを可能にし得る。その上、Ｄｏｕｔ２１０のビットごとに別個のコンパレータを有することは、如何なる複雑なロジックも回避しながら、ＤＡＣ１１６の直接的且つ高速な制御を可能にする。
【００８６】
ＡＤＣ２００を先行技術ＡＤＣと比較したときの特徴は、キックバック効果である。先行技術のアバランシェＳＡＲの欠点は、複数の別個のコンパレータの使用による。例えば、欠点のうちの１つとして、１回以上のキックバック再サンプリングを含むことがある。キックバック再サンプリングは、１つのコンパレータが他のコンパレータのリセットキックバックをサンプリングするときに起こる可能性がある。この問題は、共通入力段２０３の使用によって大いに改善され得る。
【００８７】
一例において、先行技術のアバランシェＳＡＲの欠点のうちの１つとして、サンプル・アンド・ホールド及び／又はＡＤＣ負荷を含むことがある。いくつかの実施形態において、ＡＤＣ２００における単一の差動対入力段２０３の使用は、サンプル・アンド・ホールド回路１１４及びＤＡＣ１１６の負荷を低減し得る。いくつかの実施形態において、ＡＤＣ２００における単一の差動対入力段２０３の使用は、入力段２０３が（例えば、夫々のコンパレータが対応する入力段を有している旧来のマルチコンパレータアーキテクチャのそれと比較して）相当により大きなサイズにされ得ることを意味する。比較的大きい共通入力段２０３は、ＤＡＣ及び／又はサンプル・アンド・ホールド回路１１４に対するより低い負荷を保ちながら、熱及びフリッカノイズ並びにオフセットを相当に低減することができる。
【００８８】
一例において、先行技術のアバランシェＳＡＲの欠点として、複数の無相関オフセットの補正の必要性を含むことがある。一例において、複数の無相関オフセットの存在は、複数のコンパレータが使用され、それらの夫々がそれ自体のランダムなオフセットを有しているということで、起こり得る。ＡＤＣ２００の提案されているトポロジは、適切な設計により、大部分のオフセットが共通入力段２０３におけるトランジスタの差動対で生成され得るということで、この複雑さを低減し得る。これは、夫々のビットのための補正を別々にそれほど必要とせずに、全てのビットに共通である（例えば、全ての回路２０９に共通である）オフセットのバルク補正を可能にする。
【００８９】
図９は、いくつかの実施形態に従って、図２〜８に関して説明されたＡＤＣ２００が使用され得るコンピュータ装置又はＳｏＣ（System-on-Chip）２１００を表す。いずれかの他の図の要素と同じ参照符号（又は名称）を有している図９の要素は、記載されているものと同様の何らかの様態で動作又は機能することができるが、そのように制限されないことが指摘される。
【００９０】
いくつかの実施形態において、コンピュータ装置２１００は、コンピュータタブレット、携帯電話機若しくはスマートフォン、ラップトップ、デスクトップ、ＩｏＴ機器、サーバ、セットトップボックス、無線対応電子リーダ、又は同様のもののような、適切なコンピュータ装置を表す。特定の構成要素が一般的に示されており、そのような装置の全ての構成要素がコンピュータ装置２１００において示されているわけではないことが理解されるだろう。
【００９１】
いくつかの実施形態において、コンピュータ装置２１００は第１のプロセッサ２１１０を含む。本開示の様々な実施形態は、システム実施形態がワイヤレス機器、例えば、携帯電話機又はパーソナルデジタルアシスタントに組み込まれ得るように、無線インターフェイスのような、２１７０内のネットワークインターフェイスを更に有してもよい。
【００９２】
１つの実施形態において、プロセッサ２１１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能論理デバイス、又は他の処理手段のような、１つ以上の物理デバイスを含むことができる。プロセッサ２１１０によって実行される処理動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理動作は、人間ユーザとの若しくは他のデバイスとのＩ／Ｏに関連した動作、電源管理に関連した動作、及び／又はコンピュータ装置２１００を他の装置へ接続することに関連した動作を含む。処理動作はまた、オーディオＩ／Ｏ及びディスプレイＩ／Ｏに関連した動作も含んでよい。
【００９３】
１つの実施形態において、コンピュータ装置２１００はオーディオサブシステム２１２０を含み、これは、オーディオ機能をコンピュータ装置に提供することに関連したハードウェア部品（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェアコンポーネント（例えば、ドライバ、コーデック）に相当する。オーディオ機能は、マイクロホン入力とともに、スピーカ及び／又はヘッドホン出力を含むことができる。そのような機能のためのデバイスは、コンピュータ装置２１００に組み入れられ、あるいは、コンピュータ装置２１００へ接続され得る。１つの実施形態において、ユーザは、プロセッサ２１１０によって受け取られて処理されるオーディオコマンドを供給することによって、コンピュータ装置２１００と対話する。
【００９４】
ディスプレイサブシステム２１３０は、ユーザがコンピュータ装置２１００と対話するための視覚的及び／又は触覚的表示を提供するハードウェア部品（例えば、表示装置）及びソフトウェアコンポーネント（例えば、ドライバ）に相当する。ディスプレイサブシステム２１３０は、表示をユーザに提供するために使用される特定のスクリーン又はハードウェアを含むディスプレイインターフェイス２１３２を含む。１つの実施形態において、ディスプレイインターフェイス２１３２は、表示に関連した少なくとも何らかの処理を実行するよう、プロセッサ２１１０と別個のロジックを含む。１つの実施形態において、ディスプレイサブシステム２１３０は、出力及び入力の両方をユーザに供給するタッチスクリーン（又はタッチパッド）装置を含む。
【００９５】
Ｉ／Ｏコントローラ２１４０は、ユーザとのインタラクションに関連したハードウェアデバイス及びソフトウェアコンポーネントに相当する。Ｉ／Ｏコントローラ２１４０は、オーディオサブシステム２１２０及び／又はディスプレイサブシステム２１３０の部分であるハードウェアを管理するよう動作可能である。その上、Ｉ／Ｏコントローラ２１４０は、コンピュータ装置２１００へ接続する追加の装置のための接続点を表し、その装置を通じてユーザはシステムと対話し得る。例えば、コンピュータ装置２１００に取り付けられ得る装置は、マイクロホン装置、スピーカ若しくはステレオシステム、ビデオシステム若しくは他の表示装置、キーボード若しくはキーパッド装置、又はカードリーダ若しくは他の装置のような、特定の用途により使用される他のＩ／Ｏ装置を含んでよい。
【００９６】
上述されたように、Ｉ／Ｏコントローラ２１４０は、オーディオサブシステム２１２０及び／又はディスプレイサブシステム２１３０と相互作用することができる。例えば、マイクロホン又は他のオーディオ装置による入力は、コンピュータ装置２１００の１つ以上の用途又は機能のための入力又はコマンドを供給することができる。その上、オーディオ出力が、ディスプレイ出力の代わりに、又はそれに加えて供給され得る。他の例において、ディスプレイサブシステム２１３０がタッチスクリーンを含む場合には、表示装置は入力装置としても動作し、それは少なくとも部分的にＩ／Ｏコントローラ２１４０によって管理され得る。また、Ｉ／Ｏコントローラ２１４０によって管理されるＩ／Ｏ機能を提供するようコンピュータ装置２１００には追加のボタン又はスイッチも存在することができる。
【００９７】
１つの実施形態において、Ｉ／Ｏコントローラ２１４０は、加速度計、カメラ、光センサ若しくは他の環境センサ、又はコンピュータ装置２１００に含まれ得る他のハードウェアのような、装置を管理する。入力は、システム動作（例えば、ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の機能）に作用するようシステムへ環境入力を供給することに加えて、直接的なユーザインタラクションの部分であることができる。
【００９８】
１つの実施形態において、コンピュータ装置２１００は、バッテリ電力使用量、バッテリの充電、及び電力節約動作に関連した機能を管理する電力管理部２１５０を含む。メモリサブシステム２１６０は、情報をコンピュータ装置２１００に記憶するメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力が中断される場合に状態が変化しない。）及び／又は揮発性（メモリデバイスへの電力が中断される場合に状態が不定である。）メモリデバイスを含むことができる。メモリサブシステム２１６０は、コンピュータ装置２１００のアプリケーション及び機能の実行に関連したシステムデータ（長期的であろうと一時的であろうと。）に加えて、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータを記憶することができる。１つの実施形態において、コンピュータ装置２１００は、クロック信号を生成するクロック発生サブシステム２１５２を含む。
【００９９】
実施形態の要素はまた、コンピュータ実行可能命令（例えば、ここで論じられている如何なる他の処理も実装する命令）を記憶するマシン読出可能な媒体（例えば、メモリ２１６０）としても提供される。マシン読出可能な媒体（例えば、メモリ２１６０）は、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ  ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光学式カード、相変化メモリ（ＰＣＭ）、又は電子的な若しくはコンピュータ実行可能な命令を記憶するのに適した他のタイプのマシン読出可能な媒体を含んでよいが限られない。例えば、本開示の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によって遠隔のコンピュータ（例えば、サーバ）から要求元コンピュータ（例えば、クライアント）へ転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。
【０１００】
接続性２１７０は、コンピュータ装置２１００が外部装置と通信することを可能にするハードウェアデバイス（例えば、無線及び／又は有線コネクタ及び通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピュータ装置２１００は、他のコンピュータ装置、ワイヤレスアクセスポイント又は基地局のような別個の装置、及びヘッドセット、プリンタ、又は他の装置のような周辺機器であってもよい。
【０１０１】
接続性２１７０は、多種多様なタイプの接続性を含むことができる。一般化すべく、コンピュータ装置２１００は、セルラー接続性２１７２及びワイヤレス接続性２１７４を有して表されている。セルラー接続性２１７２は、ワイヤレスキャリアによって提供される（例えば、ＧＳＭ（Global  System  for  Mobile  Communications）又は変形物若しくは派生物、ＣＤＭＡ（Code  Division  Multiple  Access）又は変形物若しくは派生物、ＴＤＭ（Time  Division  Multiplexing）又は変形物若しくは派生物、あるいは、他のセルラーサービス標準により提供される）セルラーネットワーク接続性を概して言う。ワイヤレス接続性（又は無線インターフェイス）２１７４は、セルラーではないワイヤレス接続性を言い、パーソナルエリアネットワーク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近距離通信（Near  Field）、など）、ローカルエリアネットワーク（例えば、Ｗｉ−Ｆｉ）、及び／又はワイドエリアネットワーク（例えば、ＷｉＭａｘ）、あるいは、他のワイヤレス通信を含むことができる。
【０１０２】
周辺機器接続２１８０は、周辺機器接続を行うためのハードウェアインターフェイス及びコネクタ並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピュータ装置２１００は、他のコンピュータ装置への周辺機器接続（“ｔｏ”２１８２）であってよく、更には、自身へ接続される周辺機器（“ｆｒｏｍ”２１８４）を有することもできる。コンピュータ装置２１００は、コンピュータ装置２１００上でコンテンツを管理すること（例えば、ダウンロード及び／アップロード、変更、同期化）といった目的のために他のコンピュータ装置へ接続する“ドッキング”コネクタを一般的に有している。その上、ドッキングコネクタは、コンピュータ装置２１００が、例えば、視聴覚又は他のシステムへのコンテンツ出力を制御することを可能にする特定の周辺機器へ接続することをコンピュータ装置２１００に可能にすることができる。
【０１０３】
独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、コンピュータ装置２１００は、共通の又は標準規格に基づいたコネクタを介して周辺機器接続２１８０を形成することができる。一般的なタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多種多様なハードウェアインターフェイスのうちのいずれかを含むことができる。）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細度マルチメディアインターフェイス（ＨＤＭＩ；High  Definition  Multimedia  Interface）、ファイアワイヤ、又は他のタイプを含むことができる。
【０１０４】
いくつかの実施形態において、コンピュータ装置２１００は、１つ以上のセンサ２１３４、例えば、低電力センサ、低分解能センサ、心臓モニタセンサ、車両に関連した１つ以上のセンサ、圧力センサ、一般用途の温度センサを有してよい。
【０１０５】
コンピュータ装置２１００は、ＡＤＣ２００を有してよい。例えば、コンピュータ装置２１００の如何なる適切な構成要素（例えば、ＳｅｒＤｅｓ、イーサネットＰＨＹ、プロセッサ、メモリ、など）も、ＡＤＣ２００を有しても、又はそれに結合されてもよい。いくつかの実施形態において、ＡＤＣ２００は、センサ２１３４のアナログ出力を、対応するデジタル値に変換してよい。ＡＤＣ２００は、図２〜８に関して論じられたように、共通入力段２０３と、複数の比較及びラッチ回路２０９とに基づき、動作し得る。
【０１０６】
「実施形態」又は「１つの実施形態」又は「いくつかの実施形態」又は「他の実施形態」との本明細書中の言及は、実施形態に関連して記載されている特定の特徴、構造、又は特性が、必ずしも全ての実施形態ではなく、少なくとも一部の実施形態に含まれることを意味する。「実施形態」、「１つの実施形態」又は「いくつかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態に言及しているわけではない。本明細書において、構成要素、特徴、構造、又は特性が含まれ得る又は含まれてよい（“may”、“might”又は“could”）と述べられる場合に、その特定の構成要素、特徴、構造、又は特性は、含まれる必要はない。本明細書又は特許請求の範囲において、１つの（“a”又は“an”）要素と言及される場合に、それは、ただ１つの要素しか存在しないことを意味するわけではない。本明細書又は特許請求の範囲において、更なる又は追加の（“additional”）要素と言及される場合に、それは、その追加の要素が１つよりも多く存在することを除外するわけではない。
【０１０７】
更に、特定の特徴、構造、機能、又は特性は、１つ以上の実施形態において如何なる適切な様態でも組み合わされてよい。例えば、第１の実施形態は、それと第２の実施形態とに関連した特定の特徴、構造、機能、又は特性が相互排他的でない限り、第２の実施形態と組み合わされてよい。
【０１０８】
本開示は、その具体的な実施形態に関連して記載されてきたが、そのような実施形態の多くの代案、改良及び変形は、前述の記載を鑑みて当業者に明らかであろう。本開示の実施形態は、添付の特許請求の範囲の広い適用範囲内にあるように全てのそのような代案、改良及び変形を包含するよう意図される。
【０１０９】
その上、集積回路（ＩＣ）チップ及び他の構成要素へのよく知られた電力／接地接続は、説明及び議論の簡単のために、且つ、本開示を不明りょうにしないように、提示されている図の中に示されても又は示されなくてもよい。更に、配置は、本開示を不明りょうにしないためにブロック図形式で、更には、そのようなブロック図配置の実装に関する詳細が、本開示が実装されるべきプラットフォームに大いに依存する（すなわち、そのような詳細は、十分に当業者の範囲内にあるべきである。）という事実に照らして、示されることがある。具体的な詳細（例えば、回路）が、本開示の例となる実施形態について記載するために示される場合に、当業者に当然ながら、本開示は、それらの具体的な詳細によらずとも、又はそれらの具体的な詳細の変形によって実施可能である。よって、本明細書は、限定ではなく実例として見なされるべきである。
【０１１０】
要約は、技術的開示の本質及び要旨を確かめることを読者に可能にするよう提供される。要約は、特許請求の範囲の適用範囲又は意味を制限するために使用されないという理解の下で提出される。続く特許請求の範囲は、これをもって詳細な説明に組み込まれ、各請求項は、別個の実施形態として独立している。
【符号の説明】
【０１１１】
１００，２００  ＡＤＣ
１１０，２１０  デジタル表現Ｄｏｕｔ
１１２          アナログ電圧Ｖｉｎ
１１４          サンプル・アンド・ホールド回路
１１６          ＤＡＣ
１１８          加算ブロック
１２０          ＳＡＲ制御回路
１２２          コンパレータ
１２４          ＳＡＲロジック１２０
２０３          共通入力段
２０９          比較及びラッチ回路
３０３          比較完了指示回路
２１００        コンピュータ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
2019193251000001.pdf