(57)【要約】      （修正有）【課題】半導体チップの独自の識別コードとして用いられるランダムコードを生成するランダムコード生成装置を提供する。【解決手段】ランダムコード生成装置１００は、電源１１０、検知回路１４４、第１メモリセル１２２、及び第２メモリセル１３２を有する。第１メモリセル１２２の第１端子は、電源１１０に接続される。第１メモリセルの第２端子は、検知回路１４４に接続される。第２メモリセル１３２の第１端子は、電源１１０に接続される。第２メモリセル１３２の第２端子は、検知回路１４４に接続される。電源１１０は、登録中、第１メモリセル１２２と第２メモリセル１３２の両方へ供給電圧を供する。続いてランダムコードが、前記登録後に、第１メモリセル１２２と第２メモリセル１３２との間の抵抗に従って決定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源回路、
検知回路、及び、
第１メモリセルと第２メモリセルを有するメモリセルアレイ、
を有するランダムコード生成装置であって、
前記第１メモリセルの第１端子は、前記電源に接続され、
前記第１メモリセルの第２端子は、前記検知回路に接続され、
前記第２メモリセルの第１端子は、前記電源に接続され、
前記第２メモリセルの第２端子は、前記検知回路に接続され、
前記電源は、登録中、前記第１メモリセルと前記第２メモリセルの両方へ供給電圧を供し、
ランダムコードが、前記登録後に、前記第１メモリセルと前記第２メモリセルとの間の抵抗に従って決定される、
ランダムコード生成装置。
【請求項２】
請求項１に記載のランダムコード生成装置であって、前記供給電圧は、前記第１メモリセルの抵抗又は前記第２メモリセルの抵抗が減少するときに減少する、ランダムコード生成装置。
【請求項３】
請求項１に記載のランダムコード生成装置であって、
前記電源回路はキャパシタを含む電源を有し、
特定数の電荷が前記キャパシタ内に蓄積され、
その結果前記キャパシタは前記供給電圧を供する、
ランダムコード生成装置。
【請求項４】
請求項１に記載のランダムコード生成装置であって、
前記電源回路は電源を有し、
前記電源はキャパシタを備えるチャージポンプ回路で、
前記チャージポンプ回路は特定数の電荷を前記キャパシタに供し、
その結果前記キャパシタは前記供給電圧を供する、
ランダムコード生成装置。
【請求項５】
請求項１に記載のランダムコード生成装置であって、
前記電源回路は電源を有し、
前記電源は一定の電源である、
ランダムコード生成装置。
【請求項６】
請求項１に記載のランダムコード生成装置であって、
前記検知回路は、第１検知増幅器及び第２検知増幅器を有する、
ランダムコード生成装置。
【請求項７】
請求項６に記載のランダムコード生成装置であって、
前記第１メモリセルは第１抵抗素子及び第１選択トランジスタを有し、
前記第２メモリセルは第２抵抗素子及び第２選択トランジスタを有し、
前記第１抵抗素子の第１端子は、第１ビット線を介して前記第１検知増幅器に結合され、
前記第１選択トランジスタの第１ドレイン／ソース端子は、前記第１抵抗素子の第２端子に接続され、
前記第１選択トランジスタの第２ドレイン／ソース端子は、第１電力線を介して前記電源に接続され、
前記第１選択トランジスタのゲート端子は、第１ワード線に接続され、
前記第２抵抗素子の第１端子は、第２ビット線を介して前記第２検知増幅器に結合され、
前記第２選択トランジスタの第１ドレイン／ソース端子は、前記第２抵抗素子の第２端子に接続され、
前記第２選択トランジスタの第２ドレイン／ソース端子は、第２電力線を介して前記電源に接続され、
前記第２選択トランジスタのゲート端子は、前記第１ワード線に接続される、
ランダムコード生成装置。
【請求項８】
請求項６に記載のランダムコード生成装置であって、
前記第１メモリセルは第１容量素子及び第１選択トランジスタを有し、
前記第２メモリセルは第２容量素子及び第２選択トランジスタを有し、
前記第１容量素子の第１端子は、第１ビット線を介して前記第１検知増幅器に結合され、
前記第１選択トランジスタの第１ドレイン／ソース端子は、前記第１容量素子の第２端子に接続され、
前記第１選択トランジスタの第２ドレイン／ソース端子は、第１電力線を介して前記電源に接続され、
前記第１選択トランジスタのゲート端子は、第１ワード線に接続され、
前記第２容量素子の第１端子は、第２ビット線を介して前記第２検知増幅器に結合され、
前記第２選択トランジスタの第１ドレイン／ソース端子は、前記第２容量素子の第２端子に接続され、
前記第２選択トランジスタの第２ドレイン／ソース端子は、第２電力線を介して前記電源に接続され、
前記第２選択トランジスタのゲート端子は、前記第１ワード線に接続される、
ランダムコード生成装置。
【請求項９】
請求項１に記載のランダムコード生成装置であって、
前記第１メモリセル及び前記第２メモリセルは、金属−酸化物−半導体（ＭＯＳ）キャパシタ、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）、位相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、及び任意の不揮発性メモリ（ＮＶＭ）からなる群から選ばれる、
ランダムコード生成装置。
【請求項１０】
請求項６に記載のランダムコード生成装置用のランダムコード生成方法であって、
前記第１メモリセルによって生成する第１電流が閾値を超える場合、第１検知増幅器は、前記登録が完了したことを確認する段階、
前記第２メモリセルによって生成する第２電流が閾値を超える場合、第２検知増幅器は、前記登録が完了したことを確認する段階、
を有する方法。
【請求項１１】
請求項１０に記載のランダムコード生成方法であって、
読み出し動作中に、前記第１検知増幅器が第１読み出し電流を受け、前記第２検知増幅器が第２読み出し電流を受けるように、前記電源は読み出し電圧を供する段階、
前記第１読み出し電流が前記第２読み出し電流よりも大きい場合、第１格納状態を１ビットのランダムコードとして決定する段階、及び、
前記第２読み出し電流が前記第１読み出し電流よりも大きい場合、第２格納状態を１ビットのランダムコードとして決定する段階、
をさらに有する方法。
【請求項１２】
請求項１０に記載のランダムコード生成方法であって、
読み出し動作中に、前記第１検知増幅器が第１読み出し電流を受け、前記第２検知増幅器が第２読み出し電流を受けるように、前記電源は読み出し電圧を供する段階、
前記第１メモリセルが低抵抗状態であることを前記第１検知増幅器が確認する場合、第１格納状態を１ビットのランダムコードとして決定する段階、及び、
前記第１メモリセルが高抵抗状態であることを前記第１検知増幅器が確認する場合、第２格納状態を１ビットのランダムコードとして決定する段階、
をさらに有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ランダムコード生成装置及び当該ランダムコード生成装置の制御方法に関し、より詳細には、不揮発性メモリを備えるランダムコード生成装置及び当該ランダムコードを生成させる方法に関する。
【背景技術】
【０００２】
物理的に複製不可能な関数（ＰＵＦ）技術は、半導体チップのデータを保護する新規な方法である。つまりＰＵＦ技術を利用することで、半導体チップのデータの盗難を防止することができる。ＰＵＦ技術によると、半導体チップは、ランダムコードを供することができる。このランダムコードは、保護機能を実現するため、半導体チップの独自の識別コード（ＩＤコード）として用いられる。一般的にＰＵＦ技術は、半導体チップの製造上の差異に従って半導体チップの独自のランダムコードを取得する。この製造上の差異は、半導体プロセスの差異を含む。つまり、たとえＰＵＦ半導体チップが厳密な製造プロセスによって製造されるとしても、ランダムコードを複製することはできない。従ってＰＵＦ半導体チップは、セキュリティ要件の高い用途で適切に用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９６１３７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかも特許文献１は、ＰＵＦ技術用ワンタイムプログラムメモリセル及びメモリアレイ並びにこれらのランダムコード生成方法を開示している。特許文献１では、ワンタイムプログラムメモリセル及びメモリアレイは、半導体プロセスの差異に従って製造されている。プログラムサイクル後、独自のランダムコードが生成される。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、ランダムコード生成装置を供する。当該ランダムコード生成装置は、電源、検知回路、第１メモリセル、及び第２メモリセルを有する。前記第１メモリセルの第１端子は、前記電源に接続される。前記第１メモリセルの第２端子は、前記検知回路に接続される。前記第２メモリセルの第１端子は、前記電源に接続される。前記第２メモリセルの第２端子は、前記検知回路に接続される。前記電源は、登録中、前記第１メモリセルと前記第２メモリセルの両方へ供給電圧を供する。ランダムコードが、前記登録後に、前記第１メモリセルと前記第２メモリセルとの間の抵抗に従って決定される。
【０００６】
本発明の他の実施形態は、当該ランダムコード生成装置用のランダムコード生成方法を供する。前記第１メモリセルによって生成する第１電流が閾値を超える場合、第１検知増幅器は、前記登録が完了したことを確認する。前記第２メモリセルによって生成する第２電流が閾値を超える場合、第２検知増幅器は、前記登録が完了したことを確認する。
【０００７】
本発明の多数の目的、特徴、及び利点は、添付図面を参照しながら以降の本発明の実施形態の詳細を読むことで容易に明らかになる。しかし本願で用いられている図面は、説明目的であり、限定と解されてはならない。
【図面の簡単な説明】
【０００８】
本発明の上記目的及び利点は、以降の本発明の実施形態の詳細な説明及び添付図面を検討した当業者には容易に明らかになる。
【図１】本発明の実施形態によるランダムコード生成装置を表す概略的な回路のブロック図である。
【図２Ａ】本発明の実施形態によるランダムコード生成装置の抵抗メモリセルの登録を表す概略的な回路図である。
【図２Ｂ】本発明の実施形態によるランダムコード生成装置の抵抗性メモリセルの登録を表す概略的な回路図である。
【図３Ａ】本発明の実施形態によるランダムコード生成装置の容量性メモリセルの登録を表す概略的な回路図である。
【図３Ｂ】本発明の実施形態によるランダムコード生成装置の容量性メモリセルの登録を表す概略的な回路図である。
【図４】本発明の実施形態によるメモリセルアレイを備えるランダムコード生成装置を表す概略的な回路図である。
【発明を実施するための形態】
【０００９】
メモリアレイを製造する半導体プロセスでは、均一性は、高歩留まりのメモリアレイの製造にとっては必須である。一般的にはメモリセルアレイは、抵抗性メモリセル又は容量性メモリセルで構成される。それに加えてメモリセルアレイは、不揮発性メモリで構成されてよい。しかしどれほど厳密にメモリセルが製造されても、本質的に、２つの隣接するメモリセル間のわずかな差異はランダムに存在する。従って本発明は、このランダムでわずかな差異を顕著な差異に増幅する回路手法を利用する。それに加えて、検知回路は、ランダムコードを生成するようにこの差異を検知して良い。
【００１０】
図１は、本発明の実施形態によるランダムコード生成装置を表す概略的な回路のブロック図である。ランダムコード生成装置１００は、一対のメモリセル１２２，１３２、検知回路１４４、及び電源１１０を有する。検知回路１４４は、２つの検知増幅器１２４，１３４及び補償器１５４をさらに有する。メモリセル１２２の第１端子は、電源１１０に接続される。メモリセル１２２の第２端子は、検知増幅器１２４に接続される。メモリセル１３２の第１端子は、電源１１０に接続される。メモリセル１３２の第２端子は、検知増幅器１３４に接続される。検知増幅器１２４と１３４のいずれも、補償器１５４に接続される。電源１１０は、可変ＤＣ供給電圧を供する。そしてメモリセル１２２又はメモリセル１３２の抵抗が減少するときに、可変ＤＣ供給電圧は減少する。
【００１１】
最初に、登録過程が実行される。登録中、電源１１０は２つのメモリセル１２２と１３２の両方に供給電圧を供し、検知回路１４４は接地電圧を供する。２つのメモリセル１２２と１３２は、抵抗性メモリセル又は容量性メモリセルである。
【００１２】
供給電圧が十分に大きい（たとえば９Ｖ）場合、２つの電流ＩａとＩｂが生成されて、それぞれ２つのメモリセル１２２と１３２を流れる。わずかな差異が２つのメモリセル１２２と１３２との間に存在するので、２つの電流ＩａとＩｂとの間にわずかな差異が存在する。しかも２つの電流ＩａとＩｂが２つのメモリセル１２２と１３２を連続的に流れる際、これら２つのメモリセル間での電流ストレスの差異に起因して、一のメモリセルの抵抗が、他のメモリセルの抵抗よりも速く減少する。
【００１３】
一のメモリセルの抵抗が低くなり、かつ、メモリセルの状態が変化する際、メモリセルを流れる電流は大きくなる。それにより、電源１１０の供給電圧の低下が起こる。電源１１０の供給電圧が低下することで、他のメモリセルを流れる電流は顕著に減少する。その結果、他のメモリセルの抵抗は前の値を維持し（すなわち変化せず）、状態は変化しない。他方、増大した電流が、抵抗の低下したメモリセルを連続的に流れ、かつ、検知増幅器が応答するまでメモリセルの抵抗を連続的に変化させる。つまり２つの検知増幅器１２４と１３４は、受けた電流ＩａとＩｂを連続的に監視する。一のメモリセルを流れる電流が閾値を超えるとき、対応する検知増幅器が応答する。
【００１４】
換言すると、２つの検知増幅器１２４と１３４のうちの一が応答するとき、ランダムコード生成装置１００の登録過程が完了することを意味する。他方２つのメモリセル１２２と１３２との間での差異は、検知増幅器１２４と１３４によって測定され得る。
【００１５】
読み出し動作中、電源１１０はメモリセル１２２と１３２の両方に読み出し電圧を与え、検知回路１４４は接地電圧を与える。読み出し電圧は低下する（たとえば０．８Ｖ）ので、メモリセル１２２の抵抗とメモリセル１３２の抵抗は変化せずに保たれる。ところで、高抵抗状態のメモリセルは低い読み出し電流を生成し、低抵抗状態のメモリセルは高い読み出し電流を生成する。検知増幅器１２４と１３４が２つのメモリセル１２２と１３２の状態を判断した後、補償器１５４は、２つのメモリセル１２２と１３２の状態を比較して、ランダムコードの１ビットを出力する。このようにして、メモリセル１２２と１３２のわずかな差異は区別され、その結果ランダムコードの１ビットが決定される。
【００１６】
たとえばメモリセル１２２からの読み出し電流がメモリセル１３２からの読み出し電流よりも大きい場合、メモリセル１２２は低抵抗状態となり、かつ、メモリセル１３２は高抵抗状態となる。続いてランダムコードは、第１格納状態−たとえば“０”状態−として登録（決定）される。他方メモリセル１２２からの読み出し電流がメモリセル１３２からの読み出し電流よりも小さい場合、メモリセル１２２は高抵抗状態となり、かつ、メモリセル１３２は低抵抗状態となる。続いてランダムコードは、第２格納状態−たとえば“１”状態−として登録（決定）される。
【００１７】
この実施形態では、電源１１０は可変ＤＣ供給電圧を与え、可変ＤＣ供給電圧はメモリセル１２２又は１３２の抵抗変化に伴って変化する。たとえば電源１１０はキャパシタを備えるチャージポンプ回路である。チャージポンプ回路が特定の電荷数を供し、キャパシタ内に電荷を蓄積した後、キャパシタは供給電圧を供することができる。
【００１８】
登録中、供給電圧が、キャパシタから２つのメモリセル１２２と１３２へ供される。一のメモリセルの抵抗が低下し、かつ、メモリセルの状態が変化する際、多数の電荷（つまり高電流）がメモリセルを流れる。それにより供給電圧は非常に迅速に低下する。供給電圧が低下する際、わずかな電荷数（つまり低電流）しか他のメモリセルを流れず、かつ、状態は変化しない。それに続いて、検知増幅器１２４と１３４は、登録が電流の大きさに従って完了したのか否かを判断する。
【００１９】
あるいはその代わりに、電源１１０は、一定のＤＣ電流を２つのメモリセル１２２と１３２へ供する一定の電源であってよい。その結果、供給電圧が供される。
【００２０】
図２Ａ及び図２Ｂは、本発明の実施形態によるランダムコード生成装置の抵抗メモリセルの登録を表す概略的な回路図である。ランダムコード生成性装置２００は、一対のメモリセル２２２，２２３、検知回路１４４、及び電源１１０を有する。検知回路１４４は、２つの検知増幅器１２４，１３４及び補償器１５４をさらに有する。それに加えて、メモリセル２２２，２２３は、電流ストレス又は電圧ストレスのいずれかによってプログラム可能なプログラマブル抵抗性メモリセルである。抵抗性メモリセル２２２は、抵抗素子Ｒ１及び選択トランジスタｍ１を有する。抵抗素子Ｒ１の第１端子は、ビット線ＢＬ１を介して検知回路１４４の検知増幅器１２４に接続される。選択トランジスタｍ１の第１ドレイン／ソース端子は、抵抗素子Ｒ１の第２端子に接続される。選択トランジスタｍ１の第２ドレイン／ソース端子は、電力線ＰＬ１を介して電源１１０に接続される。選択トランジスタｍ１のゲート端子は、ワード線ＷＬに接続される。同様に抵抗性メモリセル２３２は、抵抗素子Ｒ２及び選択トランジスタｍ２を有する。抵抗性メモリセル２３２の構造は、抵抗性メモリセル２２２の構造と同一である。抵抗性メモリセル２３２の構成要素間の接続関係は冗長になるのでここでは説明しない。
【００２１】
図２Ａを参照して欲しい。ランダムコード生成装置２００の登録中、ワード線ＷＬは電圧を受ける。その結果、選択トランジスタｍ１とｍ２はオン状態になる。ところで、電源１１０は、抵抗性メモリセル２２２の抵抗素子Ｒ１と抵抗性メモリセル２３２の抵抗素子Ｒ２へ供給電圧を同時に供し、かつ、検知回路１４４は、ビット線ＢＬ１とＢＬ２へ接地電圧を供する。供給電圧が十分に大きい場合、２つの電流ＩａとＩｂはそれぞれ、抵抗性メモリセル２２２の抵抗素子Ｒ１と抵抗性メモリセル２３２の抵抗素子Ｒ２を流れ始める。
【００２２】
たとえば抵抗素子Ｒ２を流れる電流Ｉｂは、抵抗素子Ｒ２を流れる電流Ｉｂよりも大きい。２つの電流ＩａとＩｂが抵抗性メモリセル２２２の抵抗素子Ｒ１と抵抗性メモリセル２３２の抵抗素子Ｒ２を連続的に流れる際、抵抗素子Ｒ２の抵抗は、抵抗素子Ｒ１の抵抗よりも迅速に変化する。
【００２３】
抵抗性メモリセル２３２の抵抗素子Ｒ２の抵抗が低くなり、かつ、抵抗性メモリセル２３２の状態が変化すると、抵抗素子Ｒ２を流れる電流Ｉｂは大きくなる。その結果、電源１１０の供給電圧は低下する。電源１１０の供給電圧が低下することで、抵抗素子Ｒ１を流れる電流Ｉａは顕著に減少する。その結果、抵抗性メモリセル２２２の抵抗は高いまま維持され、かつ、状態は変化しない。
【００２４】
図２Ｂを参照して欲しい。２つの検知増幅器１２４と１３４は、受けた電流ＩａとＩｂを連続的に監視する。電流Ｉｂが連続的に増大して閾値を超えると、検知増幅器１３４が応答する。他方ランダムコード生成装置２００の登録が完了する。
【００２５】
読み出し動作中、ワード線ＷＬはオン電圧を受けて、選択トランジスタｍ１とｍ２をオン状態にする。他方電源１１０は、抵抗性メモリセル２２２と２３２の両方に読み出し電圧を供し、かつ、検知回路１４４は、ビット線ＢＬ１とＢＬ２に接地電圧を供する。他方、抵抗素子Ｒ１は高抵抗状態で低読み出し電流を生成し、かつ、抵抗素子Ｒ２は低抵抗状態で高読み出し電流を生成する。その結果、検知増幅器１２４は、抵抗性メモリセル２２２が高抵抗状態であると判断し、かつ、検知増幅器１２４は、抵抗性メモリセル２３２が低抵抗状態であると判断する。続いて補償器１５４は、２つの抵抗性メモリセル２２２と２３２の状態を比較し、かつ、１ビットのランダムコード（たとえば第２格納状態である“１”状態）を出力する。このようにして、メモリセル２２２と２３２との間のわずかな差異が区別されることで、１ビットのランダムコードが決定される。
【００２６】
図３Ａと図３Ｂは、本発明の実施形態によるランダムコード生成装置の容量性メモリセルの登録を表す概略的な回路図である。ランダムコード生成装置２００は、一対のメモリセル３２２，３２３、検知回路１４４、及び電源１１０を有する。検知回路１４４は、２つの検知増幅器１２４，１３４及び補償器１５４をさらに有する。容量性メモリセル３２２は、容量素子Ｃ１及び選択トランジスタｍ１を有する。容量素子Ｃ１の第１端子は、ビット線ＢＬ１を介して検知増幅器１２４に接続される。選択トランジスタｍ１の第１ドレイン／ソース端子は、容量素子Ｃ１の第２端子に接続される。選択トランジスタｍ１の第２ドレイン／ソース端子は、電力線ＰＬ１を介して電源１１０に接続される。選択トランジスタｍ１のゲート端子は、ワード線ＷＬに接続される。同様に容量性メモリセル３３２は、抵抗素子Ｃ２及び選択トランジスタｍ２を有する。容量性メモリセル３３２の構造は、容量性メモリセル３２２の構造と同一である。容量性メモリセル３３２の構成要素間の接続関係は冗長になるのでここでは説明しない。
【００２７】
図３Ａを参照して欲しい。ランダムコード生成装置３００の登録中、ワード線ＷＬは電圧を受けることで、選択トランジスタｍ１とｍ２はオン状態になる。ところで、電源１１０は、容量性メモリセル３２２の容量素子Ｃ１と容量性メモリセル３３２の抵抗素子Ｃ２へ供給電圧を同時に供し、かつ、検知回路１４４は、ビット線ＢＬ１とＢＬ２へ接地電圧を供する。供給電圧が十分に大きい場合、２つの電流ＩａとＩｂはそれぞれ、容量性メモリセル３２２の容量素子Ｃ１と容量性メモリセル３３２の容量素子Ｃ２を流れ始める。
【００２８】
たとえば、容量素子Ｃ１を流れる（漏れ）電流Ｉａは、容量素子Ｃ２を流れる（漏れ）電流Ｉｂよりも大きい。２つの電流ＩａとＩｂが容量性メモリセル３２２の容量素子Ｃ１と容量性メモリセル３３２の抵抗素子Ｃ２を連続的に流れる際、容量素子Ｃ１の誘電層は、漏れ電流によって破断する。その結果、容量素子Ｃ１の抵抗は迅速に減少して、状態は変化する。
【００２９】
容量性メモリセル３２２の容量素子Ｃ１の抵抗が低くなり、かつ、その状態が変化すると、容量素子Ｃ１を流れる電流Ｉａは大きくなる。その結果、電源１１０の供給電圧は低下する。電源１１０の供給電圧が低下することで、容量性メモリセル３３２の容量素子Ｃ２を流れる電流Ｉｂは顕著に減少する。容量性メモリセル３３２の容量素子Ｃ２の誘電層は破断しないので、容量性メモリセル３３２の抵抗は高い状態を維持し、かつ、状態は変化しない。
【００３０】
図３Ｂを参照して欲しい。２つの検知増幅器１２４と１３４は、受けた電流ＩａとＩｂを連続的に監視する。電流Ｉａが連続的に増大して閾値を超えると、検知増幅器１２４が応答する。他方ランダムコード生成装置３００の登録が完了する。
【００３１】
読み出し動作中、ワード線ＷＬはオン電圧を受けて、選択トランジスタｍ１とｍ２をオン状態にする。他方電源１１０は、容量性メモリセル３２２と３３２の両方に読み出し電圧を供し、かつ、検知回路１４４は、ビット線ＢＬ１とＢＬ２に接地電圧を供する。他方、容量素子Ｃ１は低抵抗状態で高読み出し電流を生成し、かつ、容量素子Ｃ２は高抵抗状態で低読み出し電流を生成する。その結果、検知増幅器１２４は、容量性メモリセル３２２が低抵抗状態であると判断し、かつ、検知増幅器１３４は、容量性メモリセル３３２が高抵抗状態であると判断する。続いて補償器１５４は、２つの容量性メモリセル３２２と３３２の状態を比較し、かつ、１ビットのランダムコード（たとえば第１格納状態である“０”状態）を出力する。このようにして、メモリセル３２２と３３２との間のわずかな差異が区別されることで、１ビットのランダムコードが決定される。
【００３２】
上述のプログラマブル抵抗性メモリセルは、金属−酸化物−半導体（ＭＯＳ）キャパシタ、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ又はＰＲＡＭ）、位相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、及び任意の不揮発性メモリ（ＮＶＭ）からなる群から選ばれて良いことに留意して欲しい。
【００３３】
図４は、本発明の実施形態によるメモリセルアレイを備えるランダムコード生成装置を表す概略的な回路図である。図４に示されているように、ランダムコード生成装置は、電源回路４１０、メモリセルアレイ４２０、及び検知回路４３０を有する。
【００３４】
図４の実施形態では、メモリセル４２０は、３×ｎのアレイで配列される複数のメモリセルｃ１１〜ｃ３ｎを有する。ランダムコード生成装置のメモリセルアレイは３×ｎのメモリセルアレイに限定されないことに留意して欲しい。つまりメモリセルアレイのサイズは、実用上の要件に従って変化してよい。任意のプログラマブル抵抗性メモリセル−たとえば図２Ａに図示されている抵抗性メモリセル２２２−又は容量性メモリセル−たとえば図３Ａに図示されている容量性メモリセル３２２−がメモリセルｃ１１〜ｃ３ｎであってよい。
【００３５】
第１列のｎ個のメモリセルｃ１１〜ｃ１ｎでは、各メモリセルの第１端子は対応する電力線に接続され、かつ、各メモリセルの第２端子は対応するビット線に接続される。しかも第１列のｎ個のメモリセルｃ１１〜ｃ１ｎでは、すべてのメモリセルの第３端子はワード線ＷＬ１に接続される。たとえば、メモリセルｃ１１の第１端子は電力線ＰＬ１に接続され、メモリセルｃ１１の第２端子は対応するビット線ＢＬ１に接続され、かつ、メモリセルｃ１１の第３端子はワード線ＷＬ１に接続される。メモリセルｃ２１〜ｃ２ｎ間での接続関係とメモリセルｃ３１〜ｃ３ｎ間での接続関係は、メモリセルｃ１１〜ｃ１ｎ間での接続関係と同様なので、ここでは繰り返して説明しない。
【００３６】
電源回路４１０は、複数のスイッチＳｐ１〜Ｓｐｎ及び電源を有する。スイッチＳｐ１〜Ｓｐｎは電源１１０に接続される。スイッチＳｐ１〜Ｓｐｎの第２端子は対応する電力線ＰＬ１〜ＰＬｎに接続される。
【００３７】
検知回路４３０は、複数のスイッチＳｓ１〜Ｓｓｎ、２つの検知増幅器１２４，１３４及び補償器１５４を有する。奇数番号のスイッチＳｓ１とＳｓ３の第１端子は、検知増幅器１２４に接続される。偶数番号のスイッチの第１端子は、検知増幅器１３４に接続される。スイッチＳｓ１〜Ｓｓｎの第２端子は、対応するビット線ＢＬ１〜ＢＬｎに接続される。
【００３８】
本実施形態のランダムコード生成装置では、メモリセルアレイ４２０の各メモリセルが登録されてよい。たとえば、ランダムコード生成装置が、メモリセルｃ２１とｃ２２を登録しようとするとき、電源回路４１０の対応するスイッチＳｐ１とＳｐ２は閉じられ、他のスイッチＳｐ３〜Ｓｐｎは開かれる。それに加えて、検知回路４３０の対応するスイッチＳｓ１とＳｓ２は閉じられ、かつ、他のスイッチＳｓ３〜Ｓｓｎは開かれる。その結果、ビット線ＢＬ１は検知増幅器１２４に結合され、かつ、ビット線ＢＬ２は検知増幅器１３４に結合される。それに加えて、オン電圧がワード線ＷＬ２へ供され、かつ、オフ電圧はワード線ＷＬ１とＷＬ３へ供される。
【００３９】
続いて、電源１１０は、電力線ＰＬ１とＰＬ２を介してメモリセルｃ２１とｃ２２へ供給電圧を供し、かつ、検知回路４３０は、ビット線ＢＬ１とＢＬ２へ接地電圧を供する。その結果、メモリセルｃ２１とｃ２２のうちの一は低抵抗状態へ変化し、かつ、メモリセルｃ２１とｃ２２のうちの他は高抵抗状態を維持する。
【００４０】
低抵抗状態のメモリセルを流れる電流が閾値を超えると、対応する検知増幅器が応答する。他方ランダムコード生成装置の登録は完了する。
【００４１】
読み出し動作中、電源回路４１０の対応するスイッチＳｐ１とＳｐ２は閉じられかつ、他のスイッチＳｓ３〜Ｓｓｎは開かれる。それに加えて、検知回路４３０の対応するスイッチＳｓ１とＳｓ２は閉じられ、かつ、他のスイッチＳｓ３〜Ｓｓｎは開かれる。それに加えて、オン電圧がワード線ＷＬ２へ供され、かつ、オフ電圧はワード線ＷＬ１とＷＬ３へ供される。続いて、電源１１０は、電力線ＰＬ１とＰＬ２を介してメモリセルｃ２１とｃ２２へ読み出し電圧を供し、かつ、検知回路４３０は、ビット線ＢＬ１とＢＬ２へ接地電圧を供する。その結果、検知増幅器１２４と１３４は、メモリセルｃ２１とｃ２２の状態を判断する。続いて補償器１５４は、２つのメモリセルｃ２１とｃ２２の状態を比較し、かつ、１ビットのランダムコードを出力する。このようにして、メモリセルｃ２１とｃ２２との間のわずかな差異が区別されることで、１ビットのランダムコードが決定される。つまり検知回路４３０は、検知増幅器１２４と１３４の判断結果に従って１ビットのランダムコードを生成する。
【００４２】
上述したように、図４のランダムコード生成装置は、任意のメモリセルの対を登録し、かつ、そのメモリセルの対の状態に従って１ビットのランダムコードを決定してよい。３×ｎのメモリセルｃ１１〜ｃ３ｎのメモリセルアレイ４２０が登録された後、ランダムコード生成装置は、（３×ｎ）／２ビットのランダムコードを生成する。
【００４３】
本発明のランダムコード生成装置は、登録過程及び読み出し動作の効率を向上させるように適切に修正されてよい。たとえば他の実施形態では、電源回路４１０にはスイッチは備えられていないが、電源回路４１０は（ｎ／２）の電源を有する（ｎは偶数）。しかも各電源は、一対の電力線に直接接続されている。その結果、（ｎ／２）の電源は、すべての電力線ＰＬ１〜ＰＬｎに接続される。
【００４４】
他の実施形態では、検知回路４３０にはスイッチが備えられていないが、検知回路４３０はｎの検知増幅器を有する。ｎの検知増幅器は、対応するビット線ＢＬ１〜ＢＬｎに接続される。
【００４５】
ワード線ＷＬ１がオン電圧を受けるとき、ランダムコード生成装置は、第１列のメモリセルｃ１１〜ｃ１ｎを登録する。同様にランダムコード生成装置は、第１列のメモリセルｃ１１〜ｃ１ｎへ読み出し動作を実行し、かつ、ｎ／ｗビットのランダムコードを取得する。
【００４６】
他の実施形態では、検知回路４３０の２つの検知増幅器１２４と１３４を用いて１ビットのランダムコードを決定する必要はない。そのかわりに２つの検知増幅器１２４と１３４のうちのいずれか一が、１ビットのランダムコードを決定するのに用いられてよい。たとえば検知増幅器１２４が、メモリセルが低抵抗状態にあると判断する場合、第１格納状態（たとえば“０”状態）が、１ビットのランダムコードとして用いられる。他方メモリセルが高抵抗状態にあると判断する場合、第２格納状態（たとえば“１”状態）が、１ビットのランダムコードとして用いられる。
【００４７】
同様に検知回路４３０がｎの検知増幅器を有し、かつ、ｎの検知増幅器がビット線ＢＬ１〜ＢＬｎに直接接続される場合、ｎ／２ビットのランダムコードが、奇数番号の検知増幅器又は偶数番号の検知増幅器によって決定される。
【００４８】
上述の説明から、本発明は、ランダムコード生成装置及びランダムコード生成方法を供する。登録中、メモリセルアレイ内のメモリセル対の予測不可能な格納状態が、そのメモリセル対間のわずかな差異に従って生成される。その結果、読み出し動作中、メモリセル対の格納状態が確かめられ、かつ、１ビットのランダムコードとして用いられる。
【００４９】
本発明は現在のところ最も実用的かつ好適な実施形態と考えられるもので説明されてきたが、本発明は開示された実施形態に限定される必要がないことに留意して欲しい。対照的に、最広義の解釈と整合する添付の請求項の技術思想及び技術的範囲に含まれる様々な修正型及び同様の構成を網羅することで、そのようなすべての修正型及び同様の構造を含むことが意図されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【外国語明細書】
2019207692000001.pdf