(57)【要約】【課題】  液晶表示装置においては輝点欠陥を黒点欠陥に変換する場合がある。その際、従来技術としては、レーザーでカラーフィルタを黒化する、ＴＦＴと画素電極との間をレーザー等で切断する、画素電極と対向電極とを短絡する等の手段があるが、制御性や確実性の点で課題があった。【解決手段】  ＦＦＳ型液晶表示装置において対向電極８を形成する際に、欠陥検査装置等であらかじめ輝点欠陥となることが判明している第１の画素４７ａにはスリット８ａを設けないことを特徴とする。スリットが無い画素においては、スリット近傍で生じるはずのフリンジ電界が生じないため、画素電極６に信号電位が入力されても黒点欠陥とすることができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
アレイ基板の表示領域内において互いに交差するゲート配線とソース配線と、
前記表示領域内にあって、前記ゲート配線と前記ソース配線と接続するスイッチング素子を少なくとも１つと、画素電極とを有する画素と、
前記画素電極と絶縁膜を介して対向する対向電極と、
を有する液晶表示装置であって、
前記画素電極と前記対向電極の少なくとも一方にはスリットが形成されており、
前記画素は第１画素と第２画素とを含み、
第１の画素のスリットの面積が、第２の画素のスリットの面積の１０％未満であることを特徴とする液晶表示装置。
【請求項２】
請求項１において、
上記第１の画素にはスリットが形成されていないことを特徴とする液晶表示装置。
【請求項３】
請求項１または２において、
上記スイッチング素子は上記ソース配線と電気的に接続するソース電極と、上記画素電極と電気的に接続するドレイン電極とを有し、
上記第１の画素においては、上記ソース電極または上記ソース配線と、上記ドレイン電極または上記画素電極とが、導電膜を介して接続していることを特徴とする液晶表示装置。
【請求項４】
請求項３において、
上記導電膜は、不純物を添加した半導体膜、金属膜、透明導電膜、酸化物半導体膜のいずれかを含むことを特徴とする液晶表示装置。
【請求項５】
請求項３において、
上記導電膜は、半導体膜であって光透過部に形成されていることを特徴とする液晶表示装置。
【請求項６】
基板上にゲート配線を形成する工程と、
半導体膜を形成する工程と、
第１の絶縁膜を介して上記ゲート配線と交差するようにソース配線を形成する工程と、
画素電極を形成する工程と、
層間絶縁膜を形成する工程と、
上記画素電極と上記層間絶縁膜を介して対向するように対向電極を形成する工程と、
を有し、
上記画素電極と上記対向電極のいずれか一方はスリットを有し、
上記ソース配線と電気的に接続するソース電極と、上記画素電極と電気的に接続するドレイン電極とが上記半導体膜と電気的に接続するスイッチング素子を有し、
第１の画素のスリットの面積が、第２の画素のスリットの面積の１０％未満であることを特徴とする液晶表示装置の製造方法。
【請求項７】
請求項６において、
上記第１の画素にはスリットが形成されていないことを特徴とする液晶表示装置の製造方法。
【請求項８】
請求項６または７において、
上記画素電極または上記対向電極のうち上記スリットを有する電極を形成する工程において、上記第１の画素において上記スリットに相当する領域にエッチング阻害層を設ける工程を含むことを特徴とする液晶表示装置の製造方法。
【請求項９】
請求項８において、
上記画素電極または上記対向電極のうち上部スリットを有する電極は、非結晶の透明導電膜の成膜により形成され、
上記エッチング阻害層は、結晶化した透明導電膜であることを特徴とする液晶表示装置の製造方法。
【請求項１０】
請求項９において、
レーザ光を上記非結晶の透明導電膜に照射することにより上記エッチング阻害層を形成する工程を有することを特徴とする液晶表示装置の製造方法。
【請求項１１】
請求項９において、
上記画素電極または上記対向電極のうちスリットを有する電極を形成する工程において、結晶化した透明導電膜のエッチング速度よりも非結晶の透明導電膜のエッチング速度が高いエッチング溶液によるエッチングを行うことを特徴とする液晶表示装置の製造方法。
【請求項１２】
請求項８において、
上記エッチング阻害層は、絶縁膜であることを特徴とする液晶表示装置の製造方法。
【請求項１３】
請求項８において、
上記エッチング阻害層は、ネガ型レジストであることを特徴とする液晶表示装置の製造方法。
【請求項１４】
請求項１３において、
上記エッチング阻害層は上記第１の画素への追加露光により形成されることを特徴とする液晶表示装置の製造方法。
【請求項１５】
請求項６から１４のいずれか１項において、
上記第１の画素においては、上記ソース電極または上記ソース配線と、上記ドレイン電極または上記画素電極とが、導電膜を介して接続していることを特徴とする液晶表示装置の製造方法。
【請求項１６】
請求項１５において、
上記導電膜は、不純物を添加した半導体膜、金属膜、透明導電膜、酸化物半導体膜のいずれかを含むことを特徴とする液晶表示装置の製造方法。
【請求項１７】
請求項１５において、
上記導電膜は、半導体膜であって光透過部に形成されていることを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置であって、特に液晶表示パネルを有する液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示パネルはその軽量、薄型、低消費電力といった特性から、テレビ、カーナビ、コンピュータを始めとして多くの分野で利用されている。近年はより高精細あるいはより大画面の液晶表示パネルが生産されており、パネルにおける画素の数も増大する傾向にある。一般に画素数の増大につれて、表示に悪影響を与える欠陥の発生率も増大するが、それは生産上の歩留りを下げてコストの増大を引き起こすことにつながる。そのため、リペアを行うことにより欠陥を修復したり、あるいはより許容度の高い欠陥に変換したりすることが行われてきた。
【０００３】
そのようなリペア方法の一つとして、輝点欠陥を黒点欠陥に変換する方法が知られている。ここで、輝点欠陥とは液晶パネルの表示を黒色表示とした時であっても、明るく点灯する画素がある欠陥をいう。一方、黒点欠陥とは液晶パネルの表示を白色表示とした時であっても、点灯しない画素がある欠陥をいう。一般に、黒点欠陥よりも輝点欠陥の方が視認しやすいため、輝点欠陥を黒点欠陥に変換（黒点化）するリペアが行われることがある。
【０００４】
このようなリペアの方法としては種々の技術が知られている。例えば、また、カラーフィルタを構成する色素を黒く変質させる方法も知られている。（特許文献１参照）一方、外見上の遮光ではなく、電気的に黒点化する方法も知られている。
【０００５】
例えば、液晶表示パネルのアレイ基板に形成される薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と画素電極との接続をレーザー等の手段で切断する技術が知られている。（特許文献２参照）また、ＦＦＳ方式やIn-Plane-Switching方式のような横電界型の液晶表示パネルの場合、アレイ基板上の画素電極と対向電極（共通電極）とを短絡させる技術も知られている。（特許文献３参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０２２２３号公報
【特許文献２】特開２００９−１５１０９３号公報
【特許文献３】特開２０１０−１４５６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、カラーフィルタを構成する色素を黒く変質させる方法では、点灯検査後に行えるので輝点欠陥を確実に把握できるものの、黒く変質させる制御が困難であるうえ、時間もかかるという問題があった。
【０００８】
さらに、薄膜トランジスタと画素電極との間の接続を切断する方法は、原理的には破壊となるため、周辺の破損や周辺に飛散した導電材の付着による導通などを引き起こす。また、画素電極と対向電極（コモン電極）とを短絡する方法は、両者間の接続抵抗を低減することが困難であるという問題があった。このように、輝点欠陥を黒点欠陥に変換（黒点化）するための従来技術には制御が困難、新たな問題が生じる、確実に変換するのが困難という問題があった。
【０００９】
本発明では、特に最近主流となっているフリンジ・フィールド・スイッチング方式（ＦＦＳ方式）の液晶表示パネルにおいて、従来技術のように切断や短絡をすることなく、輝点欠陥を黒点欠陥に変換（黒点化）することを課題とする。
【課題を解決するための手段】
【００１０】
この発明に係る液晶表示装置は、アレイ基板の表示領域内において互いに交差するゲート配線とソース配線と、前記表示領域内にあって、前記ゲート配線と前記ソース配線と接続するスイッチング素子を少なくとも１つと、画素電極とを有する画素と、前記画素電極と絶縁膜を介して対向する対向電極と、を有する液晶表示装置であって、前記画素電極と前記対向電極の少なくとも一方にはスリットが形成されており、前記画素は第１画素と第２画素とを含み、第１の画素のスリットの面積が、第２の画素のスリットの面積の１０％未満であることを特徴とする液晶表示装置である。
【発明の効果】
【００１１】
この発明によれば、切断や短絡をすることなく、輝点欠陥を黒点欠陥に変換することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。
【図２】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。
【図３】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。
【図４】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。
【図５】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。
【図６】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。
【図７】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図８】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図９】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１０】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１１】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１２】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１３】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１４】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１５】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１６】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１７】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１８】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１９】実施の形態１変形例に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２０】実施の形態１変形例に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２１】実施の形態１変形例に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２２】実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２３】実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２４】実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２５】実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２６】実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２７】実施の形態２変形例に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２８】実施の形態２変形例に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図２９】実施の形態２変形例に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図３０】実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図３１】実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図３２】実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図３３】実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図３４】実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図３５】実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図３６】輝点欠陥を引き起こす不良モードを示した断面図である。
【図３７】輝点欠陥を引き起こす不良モードを示した断面図である。
【図３８】輝点欠陥を引き起こす不良モードを示した断面図である。
【図３９】輝点欠陥を引き起こす不良モードを示した断面図である。
【図４０】輝点欠陥を引き起こす不良モードを示した断面図である。
【図４１】輝点欠陥を引き起こす不良モードを示した断面図である。
【図４２】輝点欠陥を引き起こす不良モードを示した断面図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００１４】
初めに、液晶表示装置について説明する。液晶表示装置は、後述する通り、液晶表示パネル、駆動回路、バックライト（光源）等を筺体内に組み込むことにより構成される。液晶表示パネルは、アレイ基板と対向基板とがその内部に液晶材料を封入するようにして貼り合わされることにより構成される。本実施の形態に係る液晶表示装置は、画素電極と対向電極（共通電極）の両方がアレイ基板に形成されたＦＦＳモードの液晶表示装置である。アレイ基板上では通常、スイッチング素子として薄膜トランジスタが用いられるため、ＴＦＴアレイ基板と呼ぶことがある。
【００１５】
図１は、当該液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。このＴＦＴアレイ基板は、ガラス等の基板１を用いて形成されている。基板１の領域は、表示領域４１と、それを囲む額縁領域４２とに区分される。表示領域４１は表示装置の表示部に相当する領域である。まず、表示領域４１について説明する。
【００１６】
表示領域４１内には、複数のゲート配線（走査信号線）４３と、複数のソース配線（表示信号線）４４とが形成されている。また、ゲート配線４３と平行に、複数の共通配線４３ａも形成されており、複数の共通配線４３ａは互いに接続する。複数のゲート配線４３はそれぞれ平行に設けられ、複数のソース配線４４もそれぞれ平行に設けられ、複数のゲート配線４３と複数のソース配線４４とは交差するように設けられる。図１では一例として、隣り合う１組のゲート配線４３と１組のソース配線４４とで囲まれた領域を画素４７としている。従って、表示領域４１には、画素４７がマトリクス状に配列することになる。
【００１７】
各画素４７には、スイッチング素子であるＴＦＴ５０が少なくとも１つ形成されている。ＴＦＴ５０は、ゲート配線４３とソース配線４４との交差点近傍に配置され、ゲート配線４３に接続したゲート電極と、ソース配線４４に接続したソース電極と、画素電極（不図示）に接続したドレイン電極とを有している。
【００１８】
ＴＦＴ５０は、ゲート配線４３から供給されるゲート信号に応じてオンし、このときソース配線４４に供給されている表示電圧（表示データ）を画素電極に印加する。画素電極は、スリットを有する対向電極と絶縁膜を介して対向配置されており、画素電極と対向電極との間に、表示電圧に応じたフリンジ電界が生じる。なお、図示は省略するが、基板１の表面（液晶との対向面）には配向膜が形成されている。画素４７の詳細な構成については、後述する。
【００１９】
次に、額縁領域４２について説明する。基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。詳細には図示していないが、ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部に形成されたゲート端子を介して、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部に形成されたソース端子を介して、表示信号駆動回路４６と接続される。図示しないが、ゲート端子とソース端子には透明導電膜等からなるゲート端子パッドとソース端子パッドとが各々形成されている。
【００２０】
図示しないが、走査信号駆動回路４５と表示信号駆動回路４６は共通配線４３ａとも接続し、共通配線４３ａを共通電位となるように維持する。また、基板１の走査信号駆動回路４５の近傍には外部配線４８が接続され、表示信号駆動回路４６の近傍には外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２１】
走査信号駆動回路４５および表示信号駆動回路４６には、外部からの各種信号が外部配線４８、４９を介して供給される。走査信号駆動回路４５は、外部からの制御信号に基づいて、ゲート信号（走査信号）を各ゲート配線４３に供給する。これにより、ゲート配線４３が順次選択される。表示信号駆動回路４６は、外部からの制御信号や表示データに基づいて、表示信号を各ソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
【００２２】
液晶表示装置においては、以上説明したＴＦＴアレイ基板の前面側（視認側）に対向基板が対向するように配置される。対向基板は、カラーフィルタ、ブラックマトリクス（ＢＭ）および配向膜等が形成された、いわゆる「カラーフィルタ基板」であってもよい。ＴＦＴアレイ基板と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、および位相差板等が設けられる。また、液晶表示パネルの背面側（反視認側）には、バックライトユニット等が配設される。
【００２３】
ここで、本実施の形態に係る液晶表示装置に適用されるＦＦＳ方式においては、ＴＦＴアレイ基板と対向基板との間の液晶は、画素電極と対向電極との間に生じるフリンジ電界によって駆動される。つまり、フリンジ電界によって液晶の配向方向が変化し、バックライトから発せされて液晶層を通過する光の偏光状態が変化する。より具体的には、バックライトユニットからの光は、アレイ基板側（背面側）の偏光板によって直線偏光になり、この直線偏光が液晶層を通過すると、その偏光状態が変化する。
【００２４】
対向基板側（視認側）の偏光板を通過する光量は、液晶層を通過した光の偏光状態によって変化する。光の変更状態は液晶の配向方向によって決まり、液晶の配向方向は、画素電極に印加されてフリンジ電界を発生させる表示電圧に応じて変化する。従って、表示電圧を制御することにより、視認側の偏光板を通過する光量を変化させることができる。よって、画素ごとに表示電圧を変えることにより、所望の画像を表示できるのである。
【００２５】
続いて、液晶表示装置を構成するＴＦＴアレイ基板の画素構成について、図２〜図５に基づいて説明する。図２、図３は、本実施の形態に係るＴＦＴアレイ基板の画素構成を示した平面図である。図４（ａ）と図５（ａ）とは、当該ＴＦＴアレイ基板におけるＴＦＴから画素電極および対向電極の一部にかけての形成領域（以下「ＴＦＴ〜画素電極部」）の断面図であり、各々、図２と図３のＡ１−Ａ２線に沿った断面に対応している。図４（ｂ）と図５（ｂ）とは、当該ＴＦＴアレイ基板におけるソース配線と画素電極および対向電極の一部（以下「ソース配線・画素電極部」）の断面図であり、各々、図２と図３のＢ１−Ｂ２線に沿った断面に対応している。図６は、当該ＴＦＴアレイ基板における共通配線と対向電極とのコンタクトホールの形成領域（以下「コンタクトホール部」）の断面図であり、図２または図３のＣ１−Ｃ２線に沿った断面に対応している。
【００２６】
ここで、図２において中央に示す画素４７ａと図４で示す画素が本実施の形態に係る画素であり、すなわち輝点欠陥を黒点欠陥に変換するリペアを行った画素と対応する。一方で、図２において中央以外に配置されている画素、すなわち上記リペアを行わない画素を示したのが図３と図５である。本実施の形態においては、上記リペアをした画素とリペアを行わない画素が表示領域内で混在しているため、以降においては、両方の構造で共通する内容については特に対比すること無く説明を行い、相違点についてはその対比について説明を行う。また、図２において中央に示す画素４７ａを第１画素と呼び、図３に示す画素４７ｂを第２画素と呼ぶことがある。
【００２７】
図２〜図５において示すように、例えばガラス基板などの絶縁性材料よりなる基板１の上に、ＴＦＴ５０のゲート電極に接続するゲート配線４３が複数個形成される。本実施の形態では、ゲート配線４３の一部がＴＦＴ５０のゲート電極として機能する。複数のゲート配線４３は、平行にそれぞれ直線的に配設される。また基板１上には、ゲート配線４３と同じ配線層を用いて形成された複数の共通配線４３ａが平行に形成されている。共通配線４３ａは、ゲート配線４３間に、ゲート配線４３とほぼ平行に配設される。
【００２８】
これらゲート配線４３（ゲート電極）および共通配線４３ａを構成する第１の金属膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。
【００２９】
ゲート配線４３および共通配線４３ａ上には、第１の絶縁膜であるゲート絶縁膜１１が形成される。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。
【００３０】
ゲート絶縁膜１１の上には半導体膜２が形成される。図４に示すように、半導体膜２は、ソース配線４４の下にも配設され、ソース電極４４の形成領域に合わせて、ゲート配線４３と交差する直線状に形成される。ソース配線４４下の半導体膜２のパターンは、ゲート配線４３に直交している。半導体膜２は、非晶質シリコンや多結晶シリコンやＩｎ−Ｇａ−Ｚｎ−Ｏのような酸化物半導体材料などにより形成される。
【００３１】
この直線状の半導体膜２は、ソース配線４４の冗長配線としても機能する。即ち、ソース配線４４が断線した場合でも、半導体膜２がソース配線４４に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。後述のオーミックコンタクト膜３と併せて冗長配線として機能する場合もある。
【００３２】
また、直線状の半導体膜２の一部は、ゲート配線４３との交差部で分岐し、ゲート配線４３に沿って延び、さらに画素４７内へと延設される。ＴＦＴ５０は、ゲート配線４３との交差部から分岐した半導体膜２の部分を用いて形成される。即ち、分岐した半導体膜２のうち、ゲート配線４３（ゲート電極）と重複する部分が、ＴＦＴ５０を構成する活性領域となる。半導体膜２は、例えば、非晶質シリコン、多結晶ポリシリコン、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体材料等により形成される。
【００３３】
半導体膜２の上には、導電性不純物がドーピングされたオーミックコンタクト膜３が形成される。オーミックコンタクト膜３は、半導体膜２上のほぼ全面に形成されるが、ＴＦＴ５０のチャネル領域となる部分（ソース電極４とドレイン電極５との間の領域）の上では除去されている。オーミックコンタクト膜３は、例えば、リン（Ｐ）などの不純物が高濃度にドーピングされたｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成される。なお、半導体膜２が酸化物半導体材料から成る場合は、オーミックコンタクト膜の形成は不要でもよい。
【００３４】
半導体膜２のゲート配線４３と重複する部分のうち、オーミックコンタクト膜３が形成された領域は、ソース・ドレイン領域となる。図４を参照すると、半導体膜２において、ゲート配線４３と重複する左側のオーミックコンタクト膜３の下の領域がソース領域となり、ゲート配線４３と重複する右側のオーミックコンタクト膜３の下の領域がドレイン領域となる。そして、半導体膜２におけるソース領域とドレイン領域とに挟まれた領域がチャネル領域５１となる。
【００３５】
オーミックコンタクト膜３の上には、ソース配線４４、ソース電極４およびドレイン電極５が、同一の配線層を用いて形成される。ＴＦＴ部においては、図４に示すように、ＴＦＴ５０のソース領域側のオーミックコンタクト膜３上にソース電極４が形成され、ドレイン領域側のオーミックコンタクト膜３上にドレイン電極５が形成される。このような構成のＴＦＴ５０は「チャネルエッチ型ＴＦＴ」と呼ばれる。ソース配線・画素電極部では、図４のように、ソース配線４４が、半導体膜２の上にオーミックコンタクト膜３を介して形成され、ゲート配線４３と交差する方向に直線的に延在するように配設される。
【００３６】
ＴＦＴ５０のソース電極４とドレイン電極５は分離しているが、ソース電極４はソース配線４４と繋がっている。即ち、ソース配線４４は、ゲート配線４３との交差部で分岐してゲート配線４３に沿って延設され、その延設された部分がソース電極４となる。ソース配線４４、ソース電極４およびドレイン電極５を構成する導電膜は、オーミックコンタクト膜３と同様に、半導体膜２上のほぼ全面に形成されるが、ＴＦＴ５０のチャネル領域５１となる部分の上では除去されている。
【００３７】
本実施の形態では、ソース配線４４、ソース電極４およびドレイン電極５を構成する第２の導電膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。
【００３８】
以上の説明から分かるように、半導体膜２は、ソース配線４４、ソース電極４およびドレイン電極５の下のほぼ全領域と、ゲート配線４３上に位置するソース電極４とドレイン電極５の間のチャネル領域５１に配設されている。また、オーミックコンタクト膜３は、ソース配線４４、ソース電極４およびドレイン電極５と半導体膜２との間にそれぞれ配設されている。
【００３９】
ドレイン電極５は、画素４７の領域（ソース配線４４とゲート配線４３とに囲まれた領域）のほぼ全面に形成された画素電極６に電気的に接続される。画素電極６は、ＩＴＯ（Indium Tin Oxide）などの透明導電膜によって形成される。
【００４０】
図２〜図５に示すように、画素電極６は、ドレイン電極５上に直接重ねられた部分を有している。即ち、その部分では、画素電極６の下面が、ドレイン電極５の上面に直接接触する。また、画素電極６は、ドレイン電極５上のほぼ全面を覆っている。但し、画素電極６のチャネル領域側の端部は、ドレイン電極５のチャネル領域側の端部とほぼ同じ位置に配置される。よって、ドレイン電極５のチャネル領域側の端面は、画素電極６に覆われない。
【００４１】
このように、画素電極６の一部を、絶縁膜を介さずに、ドレイン電極５に直接重ねる構成をとることにより、画素電極６とドレイン電極５と電気的に接続するためのコンタクトホールが不要になり、写真製版工程を減らすことができる。また、当該コンタクトホールを配置するエリアを確保する必要がなくなるため、画素４７の開口率を高くできるという利点もある。
【００４２】
また、図２〜図５に示すように、画素電極６と同層である第１の透明導電膜パターン６ａは、ソース電極４およびソース配線４４上のほぼ全面にも直接重ねて形成される。ソース電極４上の第１の透明導電膜パターン６ａにおけるチャネル領域側の端部は、ソース電極４のチャネル領域側の端部とほぼ同じ位置に配置される。よって、ソース電極４のチャネル領域側の端部は、第１の透明導電膜パターン６ａには覆われていない。
【００４３】
このように画素電極６と同層の第１の透明導電膜パターン６ａは、第１の金属膜を用いて形成したソース配線４４、ソース電極４およびドレイン電極５上のほぼ全面に形成されている。特に、ソース配線４４上の第１の透明導電膜パターン６ａは、ソース配線４４の冗長配線としても機能する。即ち、ソース配線４４が断線した場合でも、第１の透明導電膜パターン６ａがソース配線４４に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。
【００４４】
画素電極６（第１の透明導電膜パターン６ａ）の上は、第２の絶縁膜である層間絶縁膜１２で覆われる。層間絶縁膜１２は、窒化シリコン、酸化シリコン等により形成される。層間絶縁膜１２上には、ＩＴＯ等の第２の透明導電膜からなる対向電極８が形成される。層間絶縁膜１２は、ＴＦＴ５０の保護膜として機能すると共に、画素電極６と対向電極８との間の層間絶縁膜としても機能する。対向電極８は、スリット８ａを除いて、少なくともＴＦＴアレイ基板の表示領域４１内の全面にわたって形成される。そのため、対向電極８は、膜厚方向において層間絶縁膜１２を介して画素電極６と対向する。
【００４５】
ここで、対向電極８は本実施の形態において重要な要素であるため、詳細は後で説明することとして、先に対向電極８と共通配線４３ａとの接続構造を説明する。図６に示すように、対向電極８は、層間絶縁膜１２およびゲート絶縁膜１１を貫通するコンタクトホール１３を介して、共通電位が供給される共通配線４３ａと電気的に接続されている。
【００４６】
以降では、従来の画素である第２の画素の構造と本実施の形態にかかる第１の画素の構造とを比較して説明する。図３、図５に示すように、従来の画素である第２の画素４７ｂにおいて、対向電極８は、層間絶縁膜１２を介して画素電極６に対向配置され、画素電極６との間でフリンジ電界を発生させるためのスリット８ａが設けられている。スリット８ａの近傍では画素電極６と対向電極８との間にフリンジ電界が生じるため、液晶の配向方向や偏光状態が制御されることにより、正常な表示が行われる。
【００４７】
一方、図２の画素４７ａに示すように、本実施の形態に係る第１の画素においては、対向電極８にスリット８ａが形成されていない。製造方法については後に説明するが、これは予め検査により輝点欠陥が生じることが判明している画素について、スリットが無い構造としたものである。
【００４８】
このように意図的にスリット８ａを設けず対向電極８をプレート形状に残存させることで、ＴＦＴ５０がゲート配線４３から供給されたゲート信号に応じてオンし、ソース配線４４に供給されている表示電圧（表示データ）を画素電極６に印加したときであっても、対向電極８と画素電極６との間でフリンジ電界が発生しないようになる。
【００４９】
このため、バックライトユニットからの光は、アレイ基板側（背面側）の偏光板でも直線編光にならないため液晶層を通過せず、その偏光状態が変化しない。
【００５０】
また、対向基板側（視認側）の偏光板を通過する光量も、第１の画素においてはフリンジ電界が発生しないため変化はしない。ここで、本実施の形態に係る液晶表示パネルは、フリンジ電界が生じない場合には黒点表示となるノーマリーブラックである。すなわち、第１の画素４７は黒表示画素となる。このような構造により、輝点欠陥を生じるはずだった画素を黒点欠陥へとリペアすることが可能となる。
【００５１】
本実施の形態では、対向電極のスリットが無い構造について図示して説明したがスリットが全く無い構造には限定されない。スリットを部分的に無くすことにより、第２の画素に比べてスリットの面積を小さくした場合でも、その限りにおいて輝点を黒点とすることができる。なお、輝点欠陥を黒点欠陥に変換するためには、スリット面積としてその９０％以上を減らすことが望ましい。
【００５２】
また、本実施の形態１では、対向電極が画素電極よりも上層にある構造について説明したが、逆に画素電極の方が対向電極よりも上層にある構造にも適用できる。この場合、スリットの形成を行わない対象は、対向電極では無く画素電極となる。
【００５３】
また、図２、３において、対向電極８が表示領域４１内の全面で繋がった構成を示したが、対向電極８の形状はこれに限定されるものではない。図２、３に示すように各画素４７の対向電極８が、コンタクトホール１３を介して共通配線４３ａと電気的に接続されているので、共通配線４３ａのそれぞれに同じ信号（電圧）を印加すれば、ゲート配線４３を挟んで隣り合う画素４７の対向電極８が互いに離間されていてもよい。また、対向電極８は画素ごとに離間されていてもよい。
【００５４】
また、対向電極８のスリットの方向は任意の方向でよい。さらに、各対向電極８ごとにスリットの長さ方向が異なっていてもよい。対向電極８の形状は、例えば櫛歯状など、画素電極６との間でフリンジ電界を発生させることができるものであればよい。
【００５５】
また本発明の適用は、ＴＦＴを有するＴＦＴアレイ基板に限定されるものではなく、各画素のＴＦＴのドレイン電極上に画素電極が直接重なり形成される構成を有するＴＦＴアレイ基板に対して広く適用可能である。さらに、ＴＦＴのドレイン電極と画素電極とが絶縁膜を介して異なるレイヤーに形成されて、両者が当該絶縁膜に開口するコンタクトホールを介して接続するようなＦＦＳ型のＴＦＴアレイ基板においても、本実施の形態を適用することは可能である。
【００５６】
製造方法
続いて、液晶表示装置の製造方法、特にＴＦＴアレイ基板の製造方法について説明する。図７〜図１８は、ＴＦＴアレイ基板の製造工程図である。図７〜図１８の各図には、各工程におけるＴＦＴ〜画素電極部の断面（図２のＡ１−Ａ２断面）およびソース配線・画素電極部の断面を示す。本発明の特徴をよりわかりやすく説明するために、ソース配線・画素電極部の断面図としては、画素の構造における説明と同様、図２のＢ１−Ｂ２で示した箇所での断面図を示す。
【００５７】
まず、ガラス等の透明な絶縁性の基板１を洗浄し、その全面にＣｒ、Ag、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第１の金属膜を、例えばスパッタ法や蒸着法などにより成膜する。
【００５８】
次に、第１の金属膜上にレジスト（図示せず）を塗布し、当該レジストをフォトマスク上から露光し、レジストを感光させる。感光させたレジストを現像してパターニングし、レジストパターンを形成する。そして、このレジストパターンをマスクとするエッチングにより第１の金属膜をパターニングしてゲート配線４３（ゲート電極）および共通配線４３ａを形成し、その後、レジストパターンを除去する。この時点の構造を図７に示す。
【００５９】
以下では、このようなパターン形成プロセスにおける、レジストパターンを形成するための一連の工程を「フォトリソグラフィ工程」と称し、レジストパターンを用いたパターニングの工程を「エッチング工程」と称し、レジストパターンを除去する工程を「レジスト除去工程」と称する。上記の第１のフォトリソグラフィ工程、第１のエッチング工程および第１のレジスト除去工程により、図７のように、第１の金属膜からなるゲート配線４３（ゲート電極）および共通配線４３ａが、基板１上に形成される。
【００６０】
次に、ゲート配線４３および共通配線４３ａを覆うように、ゲート絶縁膜１１となる第１の絶縁膜と、半導体膜２と、オーミックコンタクト膜３とをこの順に成膜する。これらは、プラズマＣＶＤ（Chemical Vapor Deposition）、常圧ＣＶＤ、減圧ＣＶＤなどにより、基板１の全面に成膜する。
【００６１】
ゲート絶縁膜１１としては、窒化シリコン、酸化シリコン等を用いることができる。ゲート絶縁膜１１は、ピンホールなどの膜欠損発生による短絡を防止する目的で、複数回に分けて成膜することが好ましい。半導体膜２としては、非晶質シリコン、多結晶ポリシリコンなどを用いることができる。また、オーミックコンタクト膜３としては、リン（Ｐ）などの不純物を高濃度に添加したｎ型非晶質シリコンやｎ型多結晶シリコンなどを用いることができる。半導体膜２としてはＩｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体膜をスパッタ法で成膜してもよい。この場合、オーミックコンタクト膜は不要でもよい。
【００６２】
さらに、オーミックコンタクト膜３の上に、Ｃｒ、Ag、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第２の金属膜を、例えば、スパッタ法や蒸着法などで成膜する。
【００６３】
次に、第２のフォトリソグラフィ工程によりレジストパターンを形成し、それをマスクにする第２のエッチング工程により、第２の金属膜、オーミックコンタクト膜３、オーミックコンタクト膜３を順次エッチングする。この時点の構造を図８に示す。
【００６４】
この第２のエッチング工程では、第２の金属膜は、ソース配線４４と、当該ソース配線４４から分岐してＴＦＴ５０の形成領域へと延在する金属膜４０とからなる形状にパターニングされる。ソース配線４４から分岐した金属膜４０は、後の工程で２つに分離されて、ソース電極４およびドレイン電極５となる。即ち、この時点では、ＴＦＴ５０のチャネル領域５１となる部分には第２の金属膜（金属膜４０）が残存しており、ソース電極４とドレイン電極５とが繋がった状態となっている。つまり、第２のエッチング工程では、互いに繋がった状態のソース電極４およびドレイン電極５と、ソース電極４に接続するソース配線４４とが形成される。
【００６５】
また、オーミックコンタクト膜３および半導体膜２も、第２の金属膜のパターニングと同じマスクを用いてエッチングされる（実質的には、パターニングされた第２の金属膜がマスクとなる）。これにより、オーミックコンタクト膜３および半導体膜２が、第２の金属膜と同じ形状にパターニングされる。
【００６６】
このように、第２の金属膜のパターニングと、オーミックコンタクト膜３および半導体膜２のパターニングは、同じマスクを用いるため、１回のエッチング工程（第２のエッチング工程）に統合できる。その後、第２のフォトリソグラフィ工程で形成したレジストパターンを除去する第２のレジスト除去工程を行う。
【００６７】
次に、画素電極６となる第１の透明導電膜６０を、スパッタ法などにより基板１の全面に成膜する。この時点の構造を図９に示す。第１の透明導電膜６０としては、ＩＴＯ等を用いることができる。
【００６８】
そして、第３のフォトリソグラフィ工程により、第１の透明導電膜パターン６ａと画素電極６を形成するようにレジスト膜（図示せず）で覆い、第３のエッチング工程により当該パターンを形成する。
【００６９】
なお、第３のエッチング工程においては、上記のレジスト膜で覆われていない第１の透明導電膜６０と第２の金属膜４０とをエッチング除去した後に、チャネル領域５１において露出するオーミックコンタクト膜３も除去する。さらに図示しないが実際には、オーミックコンタクト膜３が部分的に残存することにより輝点欠陥不良を引き起こすことがあるため、半導体膜２の表面も若干エッチング除去することが多い。この時点の構造を図１０に示す。
【００７０】
なお、上記説明では、第３のエッチング工程において、第１の透明導電膜６０、第２の金属膜４０、オーミックコンタクト膜３および半導体膜２のエッチングの際に、第３のフォトリソグラフィ工程で形成したレジストパターンがエッチングマスクとなるように説明した。しかし、第２の金属膜４０、オーミックコンタクト膜３および半導体膜２のエッチングは、当該パターニング後であって上記レジストパターンが除去された状態での第１の透明導電膜パターン６ａ（画素電極６を含む）をマスクにして行われてもよい。
【００７１】
続いて、層間絶縁膜１２となる第２の絶縁膜を成膜する。この時点の構造を図１１に示す。層間絶縁膜１２は、例えば窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法やスピンオングラス（ＳＯＧ：Ｓｐｉn−ｏｎ  ｇｌａｓｓ）などにより基板１全面に成膜する。これにより、画素電極６および第１の透明導電膜パターン６ａが、層間絶縁膜１２に覆われる。また、半導体膜２のチャネル領域５１が層間絶縁膜１２に覆われる。
【００７２】
次に、第４のフォトリソグラフィ工程および第４のエッチング工程により、層間絶縁膜１２およびゲート絶縁膜１１を貫通するコンタクトホール１３を形成する。コンタクトホール１３は、図６に示したように、共通配線４３ａに達するように形成される。
【００７３】
図示は省略するが、額縁領域４２には、ゲート配線４３を走査信号駆動回路４５に接続させるための端子（ゲート端子）と、ソース配線４４を表示信号駆動回路４６に接続させるための端子（ソース端子）とが、ゲート配線４３と同層の配線層（第１の金属膜）またはソース配線４４と同層の配線層（第２の金属膜）を用いて形成されている。第４のフォトリソグラフィ工程および第４のエッチング工程では、それらの端子に達するコンタクトホールも形成される。
【００７４】
その後、第４のレジスト除去工程により、第４のフォトリソグラフィ工程で形成したレジストパターンを除去する。
【００７５】
次に、層間絶縁膜１２の上に、対向電極８となる第２の透明電極膜８０をスパッタ法等により基板１全面に成膜する。
【００７６】
第２の透明導電膜８０としては、ａ-ＩＴＯ（非晶質ＩＴＯ膜）膜等の非晶質な透明導電膜を用いることができる。実施形態１においては、後に述べるがａ-ＩＴＯ膜に熱を加えることで、エッチングさせない膜（エッチング阻害層）を形成する。従って、透明導電膜であり且つエッチング工程後に熱処置を加える性質の膜であることとする。
【００７７】
そして、第２の画素においては後で説明するように、第５のフォトリソグラフィ工程により、第２の透明導電膜をパターニングして、図３、図５に示したようにスリット８ａを有する対向電極８を形成する。一方、第１の画素においては後で説明するように、図２、図４に示したようにスリット８ａを有さない対向電極８を形成する。また、図６に示したように、対向電極８は、共通配線４３ａに接続するように、コンタクトホール１３の内側にも形成される。
【００７８】
このとき、額縁領域４２では図示はしないが、コンタクトホールを介してゲート端子と接続するパッド（ゲート端子パッド）と、コンタクトホールを介してソース端子と接続するパッド（ソース端子パッド）とが形成される。
【００７９】
このように本実施の形態では輝点欠陥が生じる第１の画素の対向電極のみにスリットを設けない構造を特徴としている。以下、対向電極８の製造方法につき、第１の画素と第２の画素とを対比させながら説明を行う。
【００８０】
対向電極のパターニング方法について以下、断面図を用いて説明を行う。図１２（ａ）と図１２（ｂ）は、各々、第１画素と第２画素におけるＴＦＴ〜画素電極部の断面図である。図１３（ａ）、図１３（ｂ）以降も同様である。なお、ＴＦＴ〜画素電極部の断面図は、図２または図３のＡ１−Ａ２線に沿った断面に対応している。また、図１２（ａ）は第１の画素に対応し、図１２（ｂ）は第２の画素に対応する。図１３（ａ）、図１３（ｂ）以降の図も同様である。
【００８１】
図１２（ａ）、図１２（ｂ）では、層間絶縁膜１２の上に、対向電極８となる第２の透明電極膜８０をスパッタ法等により基板１全面に成膜した状況を示している。この時点においては、いずれの図も同じ状態である。
【００８２】
次に、あらかじめ光学式欠陥検査装置等により輝点欠陥を生じる画素として特定された第１の画素における第２の透明導電膜８０にレーザー光の照射ＬＲを行う。この状況を示したのが、図１３（ａ）である。一方、図１３（ｂ）に対応する第２の画素にはレーザー光を照射しないため、図１３（ｂ）は図１２（ｂ）から変化していない。なお、輝点欠陥を生じる画素を特定する方法については後で代表的な欠陥不良モードを挙げて説明する。
【００８３】
このレーザー光の照射により、第１の画素における第２の透明導電膜８０の一部は結晶化した透明導電膜８０ａに変化する。この状況を示したのが、図１４（ａ）である。一方、図１４（ｂ）に対応する第２の画素にはレーザー光を照射していないため、図１４（ｂ）は図１２（ｂ）から変化していない。
【００８４】
ここで、レーザー光を照射する領域としては、第１の画素全体でもよいが、画素電極６と重畳する領域のみでもよい。フリンジ電界の発生を抑制するにはそれでも十分だからである。
【００８５】
レーザー光の波長は、透明導電膜が光透過しない波長が適しており、例えば２６６ｎｍでもよい。レーザー光のパワーは強すぎると、第２の透明導電膜８０を破壊することがあり、逆に弱すぎると第２の透明導電膜８０を十分結晶化できないため、適宜調整が必要である。
【００８６】
レーザー光照射装置としては、例えばＣＶＤリペアレーザー装置のレーザー光を用いてもよい。他の装置でも第１の画素のみ局所的に熱処理を加えることができる装置なら、このような処理は可能である。
【００８７】
次に、図１５（ａ）、図１５（ｂ）に示すように第５のフォトリソグラフィ工程により、レジストパターンＰＲを形成する。この工程は、引き続き行われるエッチングにより対向電極８とスリット８ａとを形成するための工程であるが、第２の画素だけでなく第１の画素に対しても同様に行われる。
【００８８】
次に、第５のエッチングを行った状態の断面図を図１６（ａ）、図１６（ｂ）に示す。このエッチング工程においては蓚酸のように、結晶化した透明導電膜よりも非晶質の透明導電膜のエッチング速度が著しく高いエッチング液（エッチャント）を用いる。
【００８９】
そのようなエッチング液を用いることによって、第２の画素の対向電極８で露出する第２の透明導電膜８０がエッチング除去されるのに対して、レーザー光を照射した第１の画素における結晶化した透明導電膜８０ａはエッチング除去されない。すなわち、図２や図４で示すように、第１の画素においてはスリットが形成されていない対向電極８が形成される。
【００９０】
一方、第２の画素においては、図３や図５で示すように、スリット８ａを有する対向電極８が形成される。このような差は、第１の画素における第２の透明導電膜８０が、結晶化した透明導電膜８０ａというエッチング阻害層に変化したことにより生じたものともいえる。
【００９１】
そして、レジストパターンＰＲを除去する。この状況を示したのが、図１７である。この状態において、第１の画素における第２の透明導電膜は結晶化しているが、レーザー光を照射していない第２の画素における第２の透明導電膜は非晶質のままである。
【００９２】
その後の工程においてアニール装置等で基板全面に熱処理を加えることで、上記の非晶質膜を結晶化させてもよい。すなわち、アレイ基板上に形成された第２の透明導電膜８０の全てを結晶化した透明導電膜８０ａに変化させてもよい。この状況を示したのが、図１８である。
【００９３】
（変形例）
本実施の形態にかかる製造方法においては、第２の透明導電膜８０の成膜後（図１２にて図示）に、レーザー光を照射する製造方法について説明した。レーザー光を照射する工程としては、第５のフォトリソグラフィ工程でレジストパターンを形成した後（図１５にて図示）でもよい。以降ではこの製造方法についてもＴＦＴ〜画素電極部の断面図を用いて説明する。
【００９４】
図１９（ａ）と図１９（ｂ）は、各々、第１画素と第２画素におけるソース配線・画素電極部の断面図である。両図とも、第５のフォトリソグラフィ工程後にレーザー光の照射ＬＲを行なっている状況を示している。レーザー光を照射する前においては、第１画素における第２の透明導電膜８０は非晶質のままである。
【００９５】
このレーザー光の照射により、第１の画素における第２の透明導電膜８０は、レジストＰＲで覆われていない領域において、結晶化した透明導電膜８０ａに変化する。この状況を示したのが、図２０（ａ）である。一方、図２０（ｂ）に対応する第２の画素にはレーザー光を照射していないため、図２０（ｂ）は図１９（ｂ）から変化していない。
【００９６】
レーザー光の波長やパワーの選定については第１の実施の形態において説明した通りであるが、本変形例においてはレジストＰＲへのダメージが無いように配慮する必要もある。
【００９７】
次に、第５のエッチングを行い、レジストＰＲを除去した状態の断面図を図２１（ａ）、図２１（ｂ）に示す。このエッチング工程においても蓚酸のように、結晶化した透明導電膜よりも非晶質の透明導電膜のエッチング速度が著しく高いエッチング液（エッチャント）を用いる。
【００９８】
そのようなエッチング液を用いることによって、第２の画素の対向電極８で露出する第２の透明導電膜８０がエッチング除去されるのに対して、レーザー光を照射した第１の画素における結晶化した透明導電膜８０ａはエッチング除去されない。すなわち、図２や図４で示すように、第１の画素においてはスリットが形成されていない対向電極８が形成される。一方、第２の画素においては、スリット８ａを有する対向電極８が形成される。
【００９９】
図２１以降の工程については実施の形態１と同様である。図２１（ａ）に示す第１の画素における対向電極８は、本来あるはずのスリット部のみ結晶化した透明導電膜８０ａが形成されているが、液晶表示装置の表示特性には影響しない。また、アニール装置等で基板全面に熱処理を加えることで、アレイ基板上に形成された第２の透明導電膜８０の全てを結晶化した透明導電膜８０ａに変化させた場合、図１８に示したような状態になる。
【０１００】
以上の工程を経て、ＴＦＴアレイ基板が完成する。このように、少なくとも５回のフォトリソグラフィ工程を用いて、ＦＦＳモードの液晶表示装置に適用するアレイ基板となる。
【０１０１】
このように作製したＴＦＴアレイ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上にも配向膜を同様に形成する。そして、各配向膜の液晶との接触面に、ラビングなどの手法を用いて一方向にミクロな傷をつける配向処理を施す。その後、基板周縁部にシール材を塗布して、ＴＦＴアレイ基板と対向基板とを、互いの配向膜が向き合うように所定の間隔で貼り合わせる。ＴＦＴアレイ基板と対向基板とを貼り合わせた後、真空注入法等により、ＴＦＴアレイ基板と対向基板との間に液晶を注入し、その注入口を封止する。それにより、液晶セルが完成する。
【０１０２】
そして、液晶セルの両面に偏光板を貼り付け、駆動回路を接続した後、バックライトユニットを取り付けることで、液晶表示装置が完成する。
【０１０３】
また、本実施の形態１においては、半導体膜の成膜と第２の金属膜の成膜との間にフォトリソグラフィ工程を含まない製造方法について説明したが、フォトリソグラフィ工程を含んでいてもよい。すなわち、フォトリソグラフィ工程の総数は１工程増加してしまうが、半導体膜やオーミックコンタクト膜をパターニングした後に第２の金属膜を成膜するような製造方法であってもよい。
【０１０４】
実施形態２
実施の形態１においては、輝点欠陥を生じると判定された画素において、共通電極を構成する透明導電膜を結晶化させることにより、後続するエッチング工程でエッチングされないエッチング阻害層を形成する製法について説明した。しかし、透明導電膜の中でも例えばＩＺＯ（Indium Zinc Oxide）のように、かかる結晶化が困難な材料も存在する。
【０１０５】
ＩＺＯ膜はエッチングしたときの残渣が少ないため、残渣上に絶縁膜を成膜した時に生じる白濁を防止できるという利点を有する。しかし、ＩＺＯは結晶化が困難な材料であるため、実施の形態１に係る製造方法への適用は最適では無い。本実施の形態２は、エッチング阻害層を新たに成膜することにより形成することを特徴としており、結晶化が困難な透明導電膜であっても同様の効果を奏するものである。
【０１０６】
層間絶縁膜１２となる第２の絶縁膜を形成し、第４のフォトリソグラフィ工程によりコンタクトホール１３を形成する工程までは、実施の形態１に係る製造方法と同じであるため、説明を省略する。以降は、断面図を用いて説明する。
【０１０７】
図２２（ａ）と図２２（ｂ）は、各々、第１画素と第２画素におけるＴＦＴ〜画素電極部の断面図である。図２３（ａ）、図２３（ｂ）以降も同様である。なお、ＴＦＴ〜画素電極部の断面図は、図２または図３のＡ１−Ａ２線に沿った断面に対応している。また、図２２（ａ）は第１の画素に対応し、図２２（ｂ）は第２の画素に対応する。図２３（ａ）、図２３（ｂ）以降の図も同様である。
【０１０８】
図２２において、層間絶縁膜１２の上に、対向電極８となる第２の透明電極膜８０をスパッタ法等により基板１全面に成膜する。この状況を示したのが、図２２である。第２の透明電極膜８０の材質としては、第１の実施の形態で説明したような結晶化が困難な材質
でもよく、たとえばＩＺＯでもよい。
【０１０９】
図２３（ａ）において、あらかじめ光学式欠陥検査装置等により輝点欠陥を生じる画素として特定された第１の画素に、エッチング阻害層５２となる膜をデポする。例えば、絶縁膜を用いてもよい。絶縁膜は、画素４７で通常時使用される透明な膜にかぎらず不透明膜でも良い。また、絶縁膜に限らず導電膜でも良い。すなわち、後で説明するエッチング工程で第２の透明導電膜８０が除去されなくするための阻害層であることが重要である。一方で、第２の画素においては、図２３（ｂ）に示すようにこのようなエッチング阻害層は設けない。
【０１１０】
ここで、エッチング阻害層５２を形成する領域としては、第１の画素全体でもよいが、画素電極６と重畳する領域のみでもよい。フリンジ電界の発生を抑制するにはそれでも十分だからである。また、第２の画素のみに局所的にエッチング阻害層を形成する装置としては、大気圧プラズマＣＶＤ装置等を用いてもよい。
【０１１１】
次に、図２４に示すように第５のフォトリソグラフィ工程により、レジストパターンＰＲを形成する。この工程は、引き続き行われるエッチングにより対向電極８とスリット８ａとを形成するための工程であるが、第２の画素だけでなく第１の画素に対しても行われる。
【０１１２】
次に、第５のエッチングを行った状態の断面図を図２５（ａ）、図２５（ｂ）に示す。この第５のエッチング工程においては、エッチング阻害層５２よりも第２の透明導電膜８０のエッチング速度が著しく高いエッチング液（エッチャント）を用いる。例えば、エッチング阻害層５２が酸化珪素、窒化珪素等の絶縁物である場合、エッチング液としては蓚酸以外に王水等を使用してもよい。
【０１１３】
そのようなエッチング液を用いることによって、第２の画素の対向電極８で露出する第２の透明導電膜８０がエッチング除去されるのに対して、第１の画素においてエッチング阻害層５２で覆われた第２の透明導電膜８０はエッチング除去されない。すなわち、図２や図４で示すように、第１の画素においてはスリットが形成されていない対向電極８が形成される。
【０１１４】
一方、第２の画素においては、図３や図５で示すように、スリット８ａを有する対向電極８が形成される。このような差は、第１画素においてエッチング阻害層５２を形成したことにより生じたものともいえる。
【０１１５】
そして、レジストパターンＰＲを除去する。この状況を示したのが、図２６である。このように、実施の形態２においては、第２の透明導電膜として結晶化が困難な材料を用いた場合でも、輝点欠陥を生じる画素として特定された第１の画素のみ対向電極にスリットを形成しない構造を製造することができる。これにより、輝点欠陥を黒点欠陥にリペアすることが可能である。
【０１１６】
なお、第２の透明導電膜として非晶質のＩＴＯ膜を用いた場合は、その後の工程においてアニール装置等で基板全面に熱処理を加えることで、非晶質膜を結晶化させてもよい。すなわち、アレイ基板上に形成された第２の透明導電膜８０の全てを結晶化してもよい。
【０１１７】
また、エッチング阻害層５２として、光を透過しない材料を用いた場合には、第５のエッチング後やレジストパターンを除去した後に、そのエッチング阻害層５２を除去してもよい。
（変形例）
【０１１８】
実施の形態２においては、エッチング阻害層を形成する工程は第２の透明導電膜の形成後であったが、第５のフォトリソグラフィ工程でレジストパターンＰＲを形成した後（図２４にて図示）でもよい。以降ではこの製造方法についてもＴＦＴ〜画素電極部の断面図を用いて説明する。
【０１１９】
図２７（ａ）と図２７（ｂ）は、各々、第１画素と第２画素におけるＴＦＴ〜画素電極部の断面図である。第１の画素と対応する図２７（ａ）においては、第５フォトリソグラフィ工程後にエッチング阻害層５２を形成した状況を示している。一方、第２の画素と対応する図２７（ｂ）にはかかる阻害層を形成しない。なお、エッチング阻害層５２の形成の際は、レジストパターンＰＲに物理的・化学的なダメージや変質を与えないように配慮する必要がある。
【０１２０】
次に、エッチングを行った状態の断面図を図２８（ａ）、図２８（ｂ）に示す。この第５のエッチング工程においても、エッチング阻害層５２よりも第２の透明導電膜８０のエッチング速度が著しく高いエッチング液（エッチャント）を用いるとよい。
【０１２１】
そのようなエッチング液を用いることによって、第２の画素の対向電極８で露出する第２の透明導電膜８０がエッチング除去されるのに対して、第１の画素においてエッチング阻害層５２に覆われた透明導電膜８０ａはエッチング除去されない。すなわち、図２や図４で示すように、第１の画素においてはスリットが形成されていない対向電極８が形成される。一方、第２の画素においては、スリット８ａを有する対向電極８が形成される。そして、レジストパターンＰＲを除去する。この状態を図２９に示す。これ以降の状態については、実施の形態２と同様であるため、説明を省略する。
【０１２２】
本変形例においても、実施の形態２と同様の効果を奏することが可能である。なお、本実施の形態においては、第２の透明導電膜の材質として結晶化が困難なＩＺＯを適用する例について説明したが、結晶化しやすいＩＴＯを適用することも可能である。ＩＴＺＯを使用してもよい。
【０１２３】
実施形態３
実施の形態１，２に係る製造方法においては、対向電極を構成する透明導電膜を局所的に結晶化させたり、新たな成膜を行ったりすることにより、輝点欠陥を黒点欠陥へとリペアしている。実施の形態３は、かかる新たな工程を追加することなく、同様の効果を奏する製造方法を提供するものである。
【０１２４】
実施形態１、２での第５のフォトリソグラフィ工程における写真製版装置の感光性レジストはポジレジストを使用した製造方法について説明しており、基板全面に感光性レジストを塗布し、当該感光性レジストをフォトマスク上から露光し、感光させたレジスト部分は現像液で除去されパターニングし、レジストパターンを形成するというものであった。一方、ポジレジストの代わりにネガレジストを使用した場合は、感光させたレジスト部分が現像液に晒しても除去されずに残る一方で、感光させなかったレジスト部分が現像液により除去されることにより、レジストパターンを形成するという製造方法になる。
【０１２５】
実施形態３では、第５のフォトリソグラフィ工程においてネガレジストを塗布し、当該レジストを感光させた後に、予め輝点欠陥が生じる画素として特定された第１の画素のレジストのみ追加で感光させる方法を特徴とする。以降は、断面図を用いて説明する。
【０１２６】
図３０（ａ）と図３０（ｂ）は、各々、第１画素と第２画素におけるＴＦＴ〜画素電極部の断面図である。図３１（ａ）、図３１（ｂ）以降も同様である。なお、ＴＦＴ〜画素電極部の断面図は、図２または図３のＡ１−Ａ２線に沿った断面に対応している。また、図３０（ａ）は第１の画素に対応し、図３０（ｂ）は第２の画素に対応する。図３１（ａ）、図３１（ｂ）以降の図も同様の対応関係を有する。
【０１２７】
図３０（ａ）、図３０（ｂ）は、第２の透明導電膜８０上に第５のフォトリソグラフィ工程のためのネガ型の感光性レジストＮＰＲを塗布した状況を示した断面図である。この状況においては、図３０（ａ）も図３０（ｂ）も同じである。
【０１２８】
次に、図３１（ａ）、図３１（ｂ）に示すように、第５のフォトリソグラフィ工程により当該感光性レジストＮＰＲに露光を行う。この時の露光パターンマスクＰＭ１は第１の画素、第２の画素に関わらず、対向電極８にスリット８ａを形成するためのものである。具体的には、対向電極８においてスリット８ａを形成する領域に相当するネガ型のレジストＮＰＲには露光の光が照射されないように透光部ＰＭＴではなく遮光部ＰＭＤが形成されているマスクである。露光後の状況を図３２（ａ）、図３２（ｂ）に示す。
【０１２９】
図３２において、露光が完了した領域にはレジストＰＲが形成され、露光がなされなかった領域にはレジストＮＰＲが残存する。ここで、レジストＮＰＲは露光前のレジストであって、レジストＰＲは露光後のレジストとも言い換えられる。なお、この状況においても、図３２（ａ）と図３２（ｂ）とは同じ状況を示している。
【０１３０】
次に、あらかじめ光学式欠陥検査装置等により輝点欠陥を生じる画素として特定された第１の画素にのみ、追加で露光照射を行う。ここで、露光を照射する領域としては、第１の画素全体でもよいが、画素電極６と重畳する領域のみでもよい。フリンジ電界の発生を抑制するにはそれでも十分だからである。露光後の状況を図３３（ａ）に示す。図３２（ａ）においてはレジストＮＰＲとレジストＰＲとが混在していたが、図３３（ａ）においてレジストＮＰＲは追加露光によりレジストＰＲへと変化したことになる。なお、図３３（ｂ）は比較のための図であって、図３２（ｂ）と同じである。
【０１３１】
このように第１の画素のレジストのみに追加露光を行う場合、あらかじめ光学式欠陥検査装置等により輝点欠陥を生じる画素として特定された画素に関する位置情報を露光装置に取り込む必要がある。そして、その位置情報に応じて局所的に露光できる装置がのぞましい。例えば、直接描画方式の露光装置や直接描画方式の露光機能を有する露光装置を用いてもよい。また、露光装置の中に光学式欠陥検査装置を組み込んで、輝点欠陥となる第１の画素を検出した後に引き続いて追加露光できる装置でも良い。
【０１３２】
次に、現像を行う。ネガ型感光レジストにおいては、露光されたレジストであるレジストＰＲが残存し、露光されていないレジストであるレジストＮＰＲが除去される。現像後の状況を図３４に示す。第１の画素を示す図３４（ａ）では、レジストＰＲが画素電極６を覆うように残存しているのに対し、第２の画素を示す図３４（ｂ）では、スリット８ａに相当する領域のレジストが除去されている。
【０１３３】
次に第２の透明導電膜のエッチングを行った後、レジストＰＲを除去した状況を図３５に示す。実施の形態３に係る製造方法を用いた場合でも、輝点欠陥を生じる画素として特定された第１の画素のみ対向電極にスリットを形成しない構造を製造することができる。これにより、輝点欠陥を黒点欠陥にリペアすることが可能である。
【０１３４】
本実施の形態３では、透明導電膜を局所的に結晶化させたり、新たな成膜を行ったりといった新たな工程を追加することなく、写真製版工程の露光方法を変更するだけで、実施の形態１、２と同様に輝点欠陥を黒点欠陥にリペアできるという効果を奏する。また、新たな工程を追加すると別の不良を引き起こす可能性があるが、本実施の形態３ではそのような可能性は著しく低いという点で優れている。
【０１３５】
輝点欠陥が生じる画素の特定方法
実施の形態１〜４において、輝点欠陥を生じる画素である第１の画素がリペアの前にあらかじめ特定されており、当該第１の画素のみ局所的にリペアすることにより黒点欠陥とする製造方法を説明した。以降では、かかる第１の画素を特定する方法について説明する。
【０１３６】
上記の輝点となる第１の画素４７を特定する手法として、パターン欠陥検査装置又は光学検査装置もしくは電気的検査装置により、輝点となる画素を特定するために特徴的な欠陥を抽出するのが一般的である。輝点欠陥を引き起こし得る欠陥のモードは複数存在するが、ソース配線とドレイン電極とが導電膜により電気的に短絡する欠陥がほとんどである。
【０１３７】
ソース配線とドレイン電極とは通常、薄膜トランジスタのチャネル部を介してのみ接続するが、輝点欠陥を引き起こし得る画素においては、チャネル部あるいはチャネル部以外において両者を電気的に短絡する別の経路が生じている。なお、ドレイン電極と画素電極とは通常、電気的に接続されているため、例えばソース配線と画素電極とが短絡しても輝点不良を引き起こし得るという点では同じである。そして、当該経路としては、主にオーミックコンタクト層、画素電極、ソース配線を構成する導電膜がありうる。以下、欠陥モード別に説明する。
【０１３８】
アレイ工程で主に輝点画素となる欠陥モードを図３６〜図４２まで示す。図３６〜図３８は、ソース電極４とドレイン電極５が電気的に繋がってしまうモードである。図３９〜図４２は、ソース配線４４と画素電極６間が繋がってしまうモードである。図３６〜図３８は、ＴＦＴ〜画素電極部の断面図であり、図２または図３のＡ１−Ａ２線に沿った断面に対応している。図３９〜図４２は、ソース配線・画素電極部の断面図であり、図２または図３のＢ１−Ｂ２線に沿った断面に対応している。
【０１３９】
輝点モード１
ソース電極４とドレイン電極５間の半導体２が適正量エッチングされずに残存した場合に輝点となる画素４７となる（図３６）。図３６に示すこのモードにおいてソース配線４４とドレイン電極５とを電気的に短絡する経路としては、チャネル部５１に部分的に残存するオーミックコンタクト層と考えられる。かかる経路を通じて、ソース配線からドレイン電極を経て画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード１を例えば光学式欠陥検査装置で検出する際には、チャネル領域５１で変色等が無いかという観点で検出するとよい。
【０１４０】
輝点モード２
ソース電極４とドレイン電極５間のオーミックコンタクト膜３が残存した場合に輝点となる画素４７となる（図３７）図３７に示すこのモードにおいてソース配線とドレイン電極とを電気的に短絡する経路としては、チャネル部５１に残存するオーミックコンタクト層である。かかる経路を通じて、ソース配線からドレイン電極を経て画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード２を例えば光学式欠陥検査装置で検出する際には、チャネル領域５１で変色等が無いかという観点で検出するとよい。
【０１４１】
輝点モード３
ソース電極４とドレイン電極５間のメタル膜が繋がった場合に輝点となる画素４７となる（図３８）図３８において、パターン異常部５３はソース電極４とドレイン電極５との間であって、ソース電極４とドレイン電極５と一体となって形成されている。図３８に示すこのモードにおいてソース配線とドレイン電極とを電気的に短絡する経路としては、パターン異常部５３であって、具体的にはチャネル部に残存するメタル膜である。実施の形態１においては、第２の金属膜が相当する。
【０１４２】
かかる経路を通じて、ソース配線からドレイン電極を経て画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード３を例えば光学式欠陥検査装置で検出する際には、チャネル領域５１においてソース電極４とドレイン電極５に亘って第２の金属膜４０のパターンが無いかという観点で検出するとよい。
【０１４３】
輝点モード４
ソース配線４４の下層にある半導体２が画素電極６と繋がった場合に輝点となる画素４７となる（図３９）図３９において、パターン異常部５３は半導体層２と画素電極６との間であって、半導体層２と一体となって形成されている。図３９に示すこのモードにおいてソース配線と画素電極とを電気的に短絡する経路としては、半導体膜である。具体的には珪素膜や酸化物半導体膜である。実施の形態１においては、半導体膜２が相当する。
【０１４４】
通常、半導体膜２は高い抵抗を有しているため、ただ単に接続しているだけではソース配線から画素電極に表示電圧が印加されるとは限らない。しかし、表示装置として組み込まれてバックライトからの光がかかる半導体膜に照射され、光キャリアの発生により半導体膜の導電率が増大した場合、半導体膜を介してソース配線から画素電極に表示電圧が常に印加されることになるため、この場合にも輝点欠陥が生じることになる。言い換えれば、光透過部に半導体膜が形成されている場合には当該半導体膜も、輝点欠陥を引き起こす短絡経路を構成する導電膜となりえる。この輝点モード４を例えば光学式欠陥検査装置で検出する際には、画素電極６とソース配線４４との間に亘って半導体膜２のパターンが無いかという観点で検出するとよい。
【０１４５】
輝点モード５
ソース配線４４の下層にあるオーミックコンタクト３が画素電極６と繋がった場合に輝点となる画素４７となる（図４０）図４０において、パターン異常部５３は、半導体層２とオーミックコンタクト層３との積層と画素電極６との間であって、半導体層２とオーミックコンタクト層３との積層と一体となって形成されている。図４０に示すこのモードにおいてソース配線と画素電極とを電気的に短絡する経路としては、主にオーミックコンタクト層である。
【０１４６】
オーミックコンタクト層は導電膜であるため、かかる経路を通じて、ソース配線から画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード５を例えば光学式欠陥検査装置で検出する際には、画素電極６とソース配線４４との間に亘ってオーミックコンタクト膜３のパターンが無いかという観点で検出するとよい。
【０１４７】
輝点モード６
ソース配線４４と画素電極６が繋がった場合に輝点となる画素４７となる（図４１）図４１ではソース配線４４のパターン異常部５３を示している。このモードにおいてソース配線と画素電極とを電気的に短絡する経路としては、ソース配線と一体として形成される第２の金属膜である。かかる経路を通じて、ソース配線から画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード６を例えば光学式欠陥検査装置で検出する際には、画素電極６とソース配線４４との間に亘って第２の金属膜のパターンが無いかという観点で検出するとよい。
【０１４８】
輝点モード７
ソース配線４４の上層にある画素電極６ａと画素電極６が繋がった場合に輝点となる画素４７となる（図４２）図４２においても図４１と同様に、ソース配線のパターン異常部５３を示している。ただし、このモードにおいてソース配線と画素電極とを電気的に短絡する経路は金属膜では無く、ソース配線と一体として形成される透明導電膜６ａである。実施の形態１においては、第１の透明導電膜パターン６ａが相当する。かかる経路を通じて、ソース配線から画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード７を例えば光学式欠陥検査装置で検出する際には、画素電極６とソース配線４４との間に亘って第２の透明導電膜８０のパターンが無いかという観点で検出するとよい。
【０１４９】
上記輝点となる画素（第１の画素）を検出する工程としては、実施の形態１〜３を実施する前までであれば特定することが可能である。しかし、輝点を引き起こす導電膜が形成されていない場合は検出することはできない。検出に望ましい工程は、画素電極６のパターン形成後もしくは、層間絶縁膜１２のパターン形成後がよい。輝点モード１〜７の全モードを検出できるからである。
【符号の説明】
【０１５０】
１  基板、２  半導体膜、３  オーミックコンタクト膜、
４  ソース電極、５  ドレイン電極、６  画素電極、６ａ  第１の透明導電膜パターン、８  対向電極、８ａ  スリット、
１１  ゲート絶縁膜、１２  層間絶縁膜、
１３  コンタクトホール、
４１  表示領域、４２  額縁領域、
４３  ゲート配線、４３ａ  共通配線、４４  ソース配線、
４５  走査信号駆動回路、４６  表示信号駆動回路、
４７  画素、４７ａ  第１の画素、４７ｂ  第２の画素、
４８，４９  外部配線、５０  ＴＦＴ、
５１  チャネル、５２  エッチング阻害層、５３  パターン異常部、
６０  第１の透明導電膜、
８０  第２の透明導電膜、８０ａ  結晶化した透明導電膜、
ＬＲ  レーザー照射、ＮＰＲ  ネガ型感光性レジスト、ＰＭ  フォトマスク、
ＰＭＤ  遮光部、ＰＲ  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019184698.tif 000009
【図８】
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【図９】
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【図１０】
2019184698.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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