(57)【要約】【課題】信頼性の高い半導体装置を提供する。【解決手段】半導体装置は、窒化物半導体の上側に第１膜が積層され、前記第１膜の上側に第２膜が積層され、前記第２膜の上側に第３膜が積層され、前記第３膜の上側にゲート電極が積層されている絶縁ゲート構造を備えている。第１膜は、窒化物半導体との界面にできる界面トラップが少ない膜である。第２膜は、多結晶体であり、抵抗値が１×１０９（Ωｃｍ）以上である。第３膜は、破壊電界強度が６（ＭＶ／ｃｍ）以上の絶縁体である。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体の上側に第１膜が積層され、前記第１膜の上側に第２膜が積層され、前記第２膜の上側に第３膜が積層され、前記第３膜の上側にゲート電極が積層されている絶縁ゲート構造を備えた半導体装置であって、
前記第１膜は、前記窒化物半導体との界面にできる界面トラップが少ない膜であり、
前記第２膜は、多結晶体であり、抵抗値が１×１０９（Ωｃｍ）以上であり、
前記第３膜は、破壊電界強度が６（ＭＶ／ｃｍ）以上の絶縁体である、半導体装置。
【請求項２】
前記第１膜は、前記界面トラップの量が３．５×１０１２ｃｍ−２ｅＶ−１以下の膜である、請求項１に記載の半導体装置。
【請求項３】
前記第１膜は、シリコン酸化膜、または、酸化ガリウム膜、または、酸化ガリウム膜とシリコン酸化膜の積層膜、または、酸窒化アルミニウム、または、シリコン窒化膜である、請求項１または２に記載の半導体装置。
【請求項４】
前記第１膜の厚さは４ｎｍ以下である、請求項３に記載の半導体装置。
【請求項５】
前記第２膜は酸化アルミニウムである、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第３膜はシリコン酸化膜である、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
窒化物半導体の表面に、前記窒化物半導体との界面にできる界面トラップが少ない第１膜を形成する工程と、
前記第１膜の表面に、抵抗値が１×１０９（Ωｃｍ）以上の第２膜を形成する工程と、
８００℃以上の温度で熱処理することで、前記第２膜を多結晶化する熱処理工程と、
多結晶化した前記第２膜の表面に、破壊電界強度が６（ＭＶ／ｃｍ）以上の絶縁体である第３膜を形成する工程と、
前記第３膜の表面にゲート電極を形成する工程と、
を備える、半導体装置の製造方法。
【請求項８】
前記熱処理工程は、前記第２膜を形成する工程と前記第３膜を形成する工程の間に行われ、
前記第３膜を形成する工程では、多結晶化した前記第２膜の表面に、前記第３膜を形成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記熱処理工程は、前記第２膜を形成する工程と前記ゲート電極を形成する工程の間に行われる、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、窒化物半導体上に３層構造のゲート絶縁膜を備えた絶縁ゲート構造が開示されている。ゲート絶縁膜は、下から順に、シリコン酸化膜（第１膜）、アルミニウムリッチなアモルファスの酸化アルミニウム（第２膜）、シリコン酸化膜（第３膜）、である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−６６６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、第２膜の膜構造は、アモルファスである。アモルファスは、結晶体に比して、化学組成が化学量論的組成からずれているため、膜中の欠陥や不純物が結晶体に比して多い。欠陥や不純物が膜中電荷量の変動を引き起こしてしまう結果、ゲートしきい値電圧の制御性や再現性が低下してしまう。本明細書は、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書で開示する半導体装置の一実施形態は、窒化物半導体の上側に第１膜が積層され、前記第１膜の上側に第２膜が積層され、前記第２膜の上側に第３膜が積層され、前記第３膜の上側にゲート電極が積層されている絶縁ゲート構造を備えた半導体装置である。第１膜は、窒化物半導体との界面にできる界面トラップが少ない膜である。第２膜は、多結晶体であり、抵抗値が１×１０９（Ωｃｍ）以上である。第３膜は、破壊電界強度が６（ＭＶ／ｃｍ）以上の絶縁体である。
【０００６】
上記実施形態の半導体装置では、第２膜の膜構造は、多結晶体である。よって、アモルファスに比して、膜中の欠陥や不純物を低減することができる。膜中電荷量の変動が抑制できる結果、ゲートしきい値電圧の制御性や再現性を高めることが可能となる。
【０００７】
第１膜は、界面トラップの量が３．５×１０１２ｃｍ−２ｅＶ−１以下の膜であってもよい。効果の詳細は実施例で説明する。
【０００８】
第１膜は、シリコン酸化膜、または、酸化ガリウム膜、または、酸化ガリウム膜とシリコン酸化膜の積層膜、または、酸窒化アルミニウム、または、シリコン窒化膜であってもよい。効果の詳細は実施例で説明する。
【０００９】
第１膜の厚さは４ｎｍ以下であってもよい。効果の詳細は実施例で説明する。
【００１０】
第２膜は酸化アルミニウムであってもよい。効果の詳細は実施例で説明する。
【００１１】
第３膜はシリコン酸化膜であってもよい。効果の詳細は実施例で説明する。
【００１２】
本明細書が開示する半導体装置の製造方法は、窒化物半導体の表面に、窒化物半導体との界面にできる界面トラップが少ない第１膜を形成する工程を備える。第１膜の表面に、抵抗値が１×１０９（Ωｃｍ）以上の第２膜を形成する工程を備える。８００℃以上の温度で熱処理することで、第２膜を多結晶化する熱処理工程を備える。多結晶化した第２膜の表面に、破壊電界強度が６（ＭＶ／ｃｍ）以上の絶縁体である第３膜を形成する工程を備える。第３膜の表面にゲート電極を形成する工程を備える。効果の詳細は実施例で説明する。
【００１３】
熱処理工程は、第２膜を形成する工程と第３膜を形成する工程の間に行われてもよい。第３膜を形成する工程では、多結晶化した第２膜の表面に、第３膜を形成してもよい。効果の詳細は実施例で説明する。
【００１４】
熱処理工程は、第２膜を形成する工程とゲート電極を形成する工程の間に行われてもよい。
【図面の簡単な説明】
【００１５】
【図１】実施例１の半導体装置の要部断面図を模式的に示す。
【図２】オン時間とゲートしきい値電圧の相関図である。
【図３】ゲートしきい値電圧と第１膜の膜厚の相関図である。
【図４】実施例１の半導体装置の製造方法を示すフローチャートである。
【図５】実施例１の半導体装置の製造工程を示す図である。
【図６】実施例１の半導体装置の製造工程を示す図である。
【図７】実施例１の半導体装置の等価回路を示す図である。
【図８】実施例１の半導体装置の比較例を示す図である。
【図９】実施例２の半導体装置の要部断面図を模式的に示す。
【図１０】酸化アルミニウムおよび酸化シリコンの界面トラップ量の比較図である。
【発明を実施するための形態】
【実施例１】
【００１６】
（半導体装置１の構造）
図１の要部断面図に示されるように、半導体装置１は、縦型のＭＯＳＦＥＴである。半導体装置１は、トレンチゲート型である。半導体装置１は、ドレイン電極２２、ｎ+型のドレイン領域１１、ｎ-型のドリフト領域１２、ｐ型のボディ領域１３が積層している構造を備える。ドレイン領域１１は、ＧａＮ基板である。ドリフト領域１２は、ＧａＮのエピ成長層であり、Ｓｉ濃度が１×１０１６ｃｍ−３である。ボディ領域１３は、ＧａＮのエピ成長層であり、Ｍｇ濃度が１×１０１７ｃｍ−３である。ボディ領域１３の表面の一部には、ｎ+型のソース領域１５が形成されている。ソース領域１５は、Ｓｉイオンを注入することで形成された領域である。
【００１７】
半導体装置１の表層部には、トレンチ型の絶縁ゲート部３０が形成されている。絶縁ゲート部３０は、トレンチ３０Ｔ内に設けられている。トレンチ３０Ｔは、シリコン酸化膜の絶縁層１６、ソース領域１５、およびボディ領域１３を貫通してドリフト領域１２の一部に到達している。絶縁ゲート部３０は、ゲート絶縁膜３２およびゲート電極３４を有する。
【００１８】
ゲート絶縁膜３２は、トレンチ３０Ｔ内において、第１膜３２ａの上側に第２膜３２ｂが積層され、第２膜３２ｂの上側に第３膜３２ｃが積層された構造を有する。すなわち、絶縁ゲート部３０は、ドリフト領域１２やボディ領域１３などのＧａＮ表面に、第１膜３２ａ、第２膜３２ｂ、第３膜３２ｃ、ゲート電極３４がこの順に積層されている構造を備えている。
【００１９】
第１膜３２ａは、第１膜３２ａとＧａＮとの界面に形成される界面トラップ（界面準位ともいう）が少ない膜である。ここで「界面トラップが少ない」とは、酸化アルミニウムとＧａＮとの界面に形成される界面トラップの密度よりも、第１膜３２ａとＧａＮとの界面に形成される界面トラップの密度が低い、という意味である。このような特性を有する第１膜３２ａの一例としては、シリコン酸化膜、シリコン窒化膜、酸化ガリウム膜、酸化ガリウム膜とシリコン酸化膜の積層膜、酸窒化アルミニウム、シリコン窒化膜などが挙げられる。ここで、「酸化ガリウム膜とシリコン酸化膜の積層膜」における酸化ガリウム膜は、第１膜３２ａがシリコン酸化膜である場合に、当該シリコン酸化膜とＧａＮとの界面に生成された反応層であってもよい。本実施例では、第１膜３２ａはシリコン酸化膜である。また、第１膜３２ａの厚さは４ｎｍ以下である。
【００２０】
第２膜３２ｂは、多結晶体であり、抵抗値が１×１０９（Ωｃｍ）以上の膜である。抵抗値が１×１０９（Ωｃｍ）以上あれば、ゲート絶縁膜３２を流れるリーク電流を防ぐことができる。換言すると、第２膜３２ｂは、結晶構造を有し、かつバンドギャップエネルギーが大きい材料である。このような材料の一例としては、酸化アルミニウム（Ａｌ２Ｏ３）、ダイヤモンド、ＡｌＮ、ＨｆＯ２、ＧａＯ、などが挙げられる。本実施例では、第２膜３２ｂは酸化アルミニウムである。
【００２１】
第３膜３２ｃは、破壊電界強度が６（ＭＶ／ｃｍ）以上の絶縁体である。このような特性を有する第３膜３２ｃの一例としては、シリコン酸化膜やシリコン窒化膜が挙げられる。本実施例では、第３膜３２ｃはシリコン酸化膜である。
【００２２】
ソース領域１５の表面の一部には、ソース電極２４が配置されている。ソース電極２４とゲート電極３４とは、絶縁層１７によって絶縁されている。ゲート電極３４は、ボロンがドープされたポリシリコンである。絶縁層１７はシリコン酸化膜である。ゲート電極３４およびソース電極２４の表面には、Ａｌ配線２５が配置されている。
【００２３】
ボディ領域１３内の領域であって、ボディ領域１３とゲート絶縁膜３２との界面の近傍の領域には、チャネルが形成されている。ゲート電極３４にゲートしきい値電圧以上の正電圧が印加されると、チャネルには反転層が形成され、ソース電極２４とドレイン電極２２とが導通する。よって半導体装置１はオン状態になる。
【００２４】
（第２膜３２ｂの効果）
前述した特許文献１では、アモルファスの酸化アルミニウムをゲート絶縁層の中間層に用いている。アモルファスの酸化アルミニウムの化学組成は、化学量論的組成からずれているため、膜中の欠陥や不純物が結晶体に比して多い。そのため、キャリアが捕獲されてしまうエネルギー準位（欠陥準位、不純物準位ともいう）が形成されてしまう。準位に正孔がトラップされた場合、空乏状態や反転状態になっても正孔がトラップされた状態が維持されてしまう場合がある（正固定電荷ともいう）。すなわち、膜中電荷量が変動してしまう。これにより、膜中電荷量の影響を打ち消すために空乏層が変動したり、反転層の電荷量が変動してしまう。すなわち、ゲートしきい値電圧が低下したり、しきい値の再現性が低下してしまう。一方、本実施例の第２膜３２ｂは、多結晶の酸化アルミニウムである。多結晶は、アモルファスに比して、化学組成を化学量論的組成に近づけることができるため、膜中の欠陥や不純物をアモルファスに比して低減することができる。よって、膜中電荷量の変動を抑制できるため、ゲートしきい値電圧を高くすることや、しきい値の再現性を向上させることが可能となる。
【００２５】
本実施例の第２膜３２ｂは、結晶化した酸化アルミニウムである。酸化アルミニウムは、結晶化させることで、誘電率を上昇させることができる。誘電率が大きいと、ゲート駆動能力を大きくすることができるため、チャネル抵抗を低減することが可能となる。加えて、ゲート絶縁膜の誘電率が大きくなることで、ゲート絶縁膜中の実効電界強度を低くすることができ、ゲート絶縁膜の破壊電圧を向上させることが可能になる。
【００２６】
（第１膜３２ａの効果）
酸化アルミニウムとＧａＮの界面の界面準位密度は、酸化シリコンとＧａＮの界面の界面準位密度よりも高い。界面準位密度が高くなると、キャリアがトラップされやすくなる。よって例えば、第２膜３２ｂ（酸化アルミニウム）をＧａＮ表面に直接形成すると、図２のグラフＧ１に示すように、オン時間に対するゲートしきい値電圧の変動が大きくなってしまう。そこで本実施例の半導体装置１では、第１膜３２ａ（酸化シリコン）を介して第２膜３２ｂをＧａＮ表面に形成している。これにより、ＧａＮ表面近傍の界面準位密度を低減できるため、図２のグラフＧ２に示すように、オン時間に対するゲートしきい値電圧の変動を抑制することが可能となる。
【００２７】
図１０に、ＧａＮ上に第２膜３２ｂ（酸化アルミニウム）および第１膜３２ａ（酸化シリコン）を成膜した場合における、伝導帯から０．１ｅＶの位置にある界面トラップ量の比較を示す。第２膜３２ｂ（酸化アルミニウム）をＧａＮ表面に直接形成すると、図１０のグラフＧ１に示すように、界面トラップ量が３．５×１０１２ｃｍ−２ｅＶ−１よりも大きくなることが分かる。一方、本実施例の半導体装置１のように、第１膜３２ａ（酸化シリコン）をＧａＮ表面に形成した場合には、図１０のグラフＧ２に示すように、界面トラップ量を０．９×１０１２ｃｍ−２ｅＶ−１程度まで低減することができることが分かる。換言すると、酸化シリコンを介して酸化アルミニウムをＧａＮ表面に形成することで、ＧａＮ表面近傍の界面トラップの量を３．５×１０１２ｃｍ−２ｅＶ−１以下に低減することができる。
【００２８】
図３に、ゲートしきい値電圧と、シリコン酸化膜である第１膜３２ａの膜厚との相関を示す。図３に示すように、ゲートしきい値電圧は第１膜３２ａの厚さに比例している。すなわち、第１膜３２ａが薄くなるほど、ゲートしきい値電圧が高くなる。これは以下の理由による。ＧａＮ上にシリコン酸化膜の第１膜３２ａを形成した場合、界面反応によって、界面に２．５×１０１２ｃｍ−２の正の固定電荷が発生する。この正の固定電荷により、ゲートしきい値電圧が低下してしまう。一方、第１膜３２ａを薄くするほど、膜中の正の固定電荷量の影響を抑制できるためである。ここで、半導体装置１を車載用デバイスに搭載する場合を考える。車載用デバイスでは、一般に、１Ｖ以上のゲートしきい値電圧が要求される。すると、図３に示すように、第１膜３２ａの厚さは４ｎｍ以下であることが好ましいことが分かる。
【００２９】
（第３膜３２ｃの効果）
本実施例の第２膜３２ｂは、結晶化した酸化アルミニウムである。結晶化した酸化アルミニウム膜は、アモルファスの酸化アルミニウム膜に比して、絶縁破壊電圧が低下する。これは、結晶化した酸化アルミニウムの結晶粒界が、導電性のパスとして機能するためと考えられる。そこで本実施例の半導体装置１では、第２膜３２ｂとゲート電極３４の間に、酸化シリコンの第３膜３２ｃを配置している。これにより、絶縁破壊電圧を維持することが可能となる。
【００３０】
（半導体装置１の製造方法）
図４〜図８を参照して、半導体装置１の製造方法について説明する。図４のフローチャートのステップＳ１において、ソース領域形成工程が行われる。具体的には、ドレイン領域１１、ドリフト領域１２、ボディ領域１３が積層している基板を用意する。  周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、ソース領域１５が開口しているマスクを加工する。マスクを介してＳｉイオンを注入することで、ｎ+型のソース領域１５を形成する。
【００３１】
ステップＳ２において、ソース領域１５およびボディ領域１３の表面に、２００ｎｍ程度の絶縁層１６を成膜する。周知のフォトリソグラフィー技術およびドライエッチング加工により、絶縁層１６、ソース領域１５、ボディ領域１３を突き抜けてドリフト領域１２に到達するトレンチ３０Ｔを加工する。これにより、図５に示す構造が形成される。
【００３２】
ステップＳ３において、トレンチ３０Ｔ内および絶縁層１６の表面に、第１膜３２ａ（シリコン酸化膜）を形成する。第１膜３２ａは、ＬＰ−ＣＶＤ（low pressure CVD）法やＰＥ−ＣＶＤ（plasma-enhanced CVD）法で成膜する。ＬＰ−ＣＶＤ法では、例えば、ＳｉＨ４とＮ２Ｏの原料ガスを用いて、８００℃付近で成膜する。ＰＥ−ＣＶＤ法では、例えば、ＴＥＯＳ（tetraethoxysilane）の原料ガスとＯ２プラズマを用いて、４００℃付近で成膜する。
【００３３】
ステップＳ４において、第１膜３２ａの表面に、抵抗値が１×１０９（Ωｃｍ）以上の第２膜３２ｂを形成する。本実施例では、第２膜３２ｂは、アモルファスの酸化アルミニウムである。酸化アルミニウムは、ＡＬＤ（Atomic Layer Deposition）法を用いて成膜できる。原料ガスには、ＴＭＡ（Trimethylaluminum）を用いることができる。Ｏ２プラズマ、Ｈ２Ｏ、Ｏ３の何れかを用いて、３００℃付近で成膜することができる。
【００３４】
ステップＳ５において、窒素中で８００℃以上の温度で熱処理する。好ましくは、９５０℃以上の温度で熱処理する。これにより、アモルファスの第２膜３２ｂを多結晶化することができる。
【００３５】
ステップＳ６において、多結晶化した第２膜３２ｂの表面に、破壊電界強度が６（ＭＶ／ｃｍ）以上の絶縁体である第３膜３２ｃ（シリコン酸化膜）を形成する。これにより、図６に示す構造が形成される。
【００３６】
すなわち、熱処理工程（ステップＳ５）は、第２膜３２ｂを形成する工程（ステップＳ４）と、第３膜３２ｃを形成する工程（ステップＳ６）の間に行われる。これにより、第２膜３２ｂが露出している状態で熱処理を行うことができるため、第２膜３２ｂの多結晶化を促進することが可能となる。
【００３７】
ステップＳ７において、第３膜３２ｃの表面にゲート電極３４を形成する。具体的には、ボロンをドープしたポリシリコンをＬＰ−ＣＶＤ法で成膜する。ポリシリコンの膜厚は、トレンチ３０Ｔが十分に埋まる程度であればよい。ボロン活性化のために、窒素中で９００℃以上の熱処理を行ってもよい。周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、トレンチ３０Ｔ周囲のポリシリコンを除去する。これにより、図７に示す構造が形成される。
【００３８】
ステップＳ８において、ソース電極２４を形成する。具体的には、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、ソース電極２４を形成する領域の絶縁層１６およびゲート絶縁膜３２を除去する。次に、２０ｎｍのＴｉ層および２００ｎｍのＡｌ層の積層膜を成膜する。周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、Ｔｉ層およびＡｌ層を、ソース電極２４に加工する。ソースのオーミック化のために、窒素中で６５０℃の熱処理を行ってもよい。これにより、図８に示す構造が形成される。
【００３９】
ステップＳ９において、Ａｌ配線を形成する。具体的には、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、絶縁層１７を形成する。次に、Ａｌ層を２マイクロメートル積層する。周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、Ａｌ層をＡｌ配線２５に加工する。ステップＳ１０において、ドレイン電極２２を形成する。具体的には、ドレイン領域１１を形成するＧａＮ基板の裏面に、２０ｎｍのＴｉ層および２００ｎｍのＡｌ層を成膜する。その後、窒素中で４００℃の熱処理を行う。これにより、図１に示す半導体装置１が完成する。
【実施例２】
【００４０】
図９に、実施例２に係る半導体装置１００の要部断面図を示す。実施例２に係る半導体装置１００は、横型のＧａＮデバイスである。具体的には、ＨＥＭＴ（High Electron Mobility Transistor）である。半導体装置１００は、裏面電極１２２、Ｓｉ基板１１１、ＧａＮバッファ層１１２、高抵抗ＧａＮ層１４１、アンドープＧａＮ層１４２、ＡｌＧａＮ層１４３が積層している構造を備える。Ｓｉ基板１１１は、表面が（１１１）面である。高抵抗ＧａＮ層１４１は、炭素のドープ濃度が１×１０１９ｃｍ−３である。ＡｌＧａＮ層１４３は、Ａｌ比が２５％であり、厚さが２５ｎｍ程度である。
【００４１】
半導体装置１００の表層部には、トレンチ型の絶縁ゲート部１３０が形成されている。絶縁ゲート部１３０は、トレンチ１３０Ｔ内に設けられている。トレンチ１３０Ｔは、シリコン窒化膜の絶縁層１１６およびＡｌＧａＮ層１４３を貫通してアンドープＧａＮ層１４２の一部に到達している。絶縁ゲート部１３０は、ゲート絶縁膜１３２およびゲート電極１３４を有する。ゲート電極１３４は、ボロンがドープされたポリシリコンである。
【００４２】
ゲート絶縁膜１３２は、トレンチ１３０Ｔ内において、第１膜１３２ａの上側に第２膜１３２ｂが積層され、第２膜１３２ｂの上側に第３膜１３２ｃが積層された構造を有する。なお、実施例２の第１膜１３２ａ、第２膜１３２ｂ、第３膜１３２ｃの膜種類、機能および膜厚などは、前述した実施例１の第１膜３２ａ、第２膜３２ｂ、第３膜３２ｃの各々と同様であるため、説明を省略する。
【００４３】
ＡｌＧａＮ層１４３の表面の一部には、ソース電極１２４およびドレイン電極１４４が配置されている。ソース電極１２４、ドレイン電極１４４、ゲート電極１３４は、シリコン酸化膜の絶縁層１１７によって互いに絶縁されている。ソース電極１２４、ドレイン電極１４４、ゲート電極１３４の表面には、Ａｌ配線１２５が配置されている。
【００４４】
（半導体装置１００の製造方法）
実施例２の半導体装置１００の製造方法を、図４のフローチャートを用いて説明する。図４のフローチャートにおいて、実施例２の半導体装置１００を製造するために改変が必要な部分を説明する。実施例１の半導体装置１の製造方法と共通する部分については、説明を省略する。
【００４５】
まず、Ｓｉ基板１１１、ＧａＮバッファ層１１２、高抵抗ＧａＮ層１４１、アンドープＧａＮ層１４２、ＡｌＧａＮ層１４３、絶縁層１１６が積層している基板を用意する。図４のフローチャートのソース領域形成工程（ステップＳ１）はスキップし、ステップＳ２のトレンチ形成工程へ進む。ステップＳ２では、周知のフォトリソグラフィー技術およびドライエッチング加工により、絶縁層１１６およびＡｌＧａＮ層１４３を貫通してアンドープＧａＮ層１４２に到達するトレンチ１３０Ｔを加工する。以後のステップＳ３〜Ｓ１０の処理内容は、実施例１と同様であるため、説明を省略する。また、実施例２に係る半導体装置１００の効果は、前述した実施例１に係る半導体装置１と同様である。
【００４６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００４７】
（変形例）
本実施例では、第１膜３２ａがシリコン酸化膜である場合を説明したが、この形態に限られない。例えば、第１膜３２ａは酸窒化アルミニウムであってもよい。酸窒化アルミニウムは、ＧａＮとの界面の界面準位密度を、シリコン酸化膜と同程度に低くすることができる膜である。第１膜３２ａを酸窒化アルミニウムにすることで追加的に得られる効果を説明する。例えば、第１膜３２ａにシリコン酸化膜を用いた場合には、ＧａＮとシリコン酸化膜とが接触した状態で８５０℃以上の高温熱処理を実施すると、第１膜３２ａであるシリコン酸化膜中へＧａが拡散してしまい、その結果ゲートしきい値が低下してしまう場合がある。一方、第１膜３２ａに酸窒化アルミニウムを用いると、８５０℃以上の高温熱処理を実施しても、第１膜３２ａである酸窒化アルミニウム膜中へのＧａ拡散を抑制することができる。これは、シリコン酸化膜に比して酸窒化アルミニウム膜の方が膜を緻密にすることができるためである。第１膜３２ａを酸窒化アルミニウムにすることで、ゲートしきい値の低下を抑制することが可能となる。
【００４８】
第１膜３２ａとして酸窒化アルミニウムを形成する場合には、図４のステップＳ３において、ＡＬＤ（Atomic Layer Deposition）法を用いて窒化アルミニウム膜と酸化アルミニウム膜とを交互に成膜すればよい。窒化アルミニウムの窒素源としてはＮＨ３を用いることができ、アルミニウム源としてはＴＭＡ（Trimethylaluminum）を用いることができる。酸化アルミニウムの酸素源としてはＨ２ＯまたはＯ３を用いることができ、アルミニウム源としてはＴＭＡを用いることができる。また成膜温度は４００〜５００℃を用いることができる。窒化アルミニウム膜と酸化アルミニウム膜とを積層する割合は、１：１に限られない。酸窒化アルミニウム中の酸素原子と窒素原子との比率が所望の比率となるように、積層の割合を自由に設定することが可能である。
【００４９】
第１膜３２ａは、シリコン窒化膜であってもよい。シリコン窒化膜は、ＧａＮとの界面の界面準位密度が、シリコン酸化膜と同程度に低い膜である。またシリコン窒化膜は、シリコン酸化膜に比して緻密な膜である。従って、第１膜３２ａをシリコン窒化膜にすることによっても、ゲートしきい値の低下を抑制することが可能となる。
【００５０】
図４の熱処理工程（ステップＳ５）を実行するタイミングは、ステップＳ４とＳ６の間に限られない。第２膜３２ｂを形成する工程（ステップＳ４）と、ゲート電極形成工程（ステップＳ７）の間であれば、どの段階で熱処理工程を行ってもよい。
【００５１】
ステップＳ３において酸窒化アルミニウムを成膜する方法や、ステップＳ４において酸化アルミニウムを成膜する方法は、ＡＬＤ法に限られない。ＭＯＣＶＤ法、スパッタリング法などを用いてもよい。
【００５２】
第２膜３２ｂおよび１３２ｂは、多結晶体であって抵抗値が１×１０９（Ωｃｍ）以上の膜であればよく、酸化アルミニウムに限られない。例えば、第２膜３２ｂおよび１３２ｂは、ダイヤモンド、ＡｌＮ、ＨｆＯ２、ＢＮなどであってもよい。ダイヤモンドは、マイクロ波プラズマＣＶＤ法により成膜してもよい。原料にメタンを用いてもよい。ＡｌＮは、ＡＬＤ法で成膜してもよい。原料ガスにＴＭＡを用い、ＮＨ３プラズマを用いて３００℃付近で成膜してもよい。ＨｆＯ２は、ＡＬＤ法で成膜してもよい。原料ガスにＴＥＭＡＨ（tetrakis(ethylmethylamino)hafnium）を用いてもよい。Ｏ２プラズマ、Ｈ２Ｏ、Ｏ３の何れかを用いて、３００℃付近で成膜してもよい。ＢＮはマイクロ波プラズマＣＶＤ法で成膜してもよい。原料ガスにＴＭＢ（Trimethyl Borate）を用い、Ｎ２プラズマを用いて成膜してもよい。
【００５３】
ゲート絶縁膜３２は、本明細書に記載の構造に限定されない。例えば、第４膜をさらに備えるなど、４層以上の積層構造でもよい。また、第１膜から第３膜の間の何れかの位置に、他の膜が介在している構造であってもよい。
【００５４】
第２膜３２ｂおよび１３２ｂに用いる酸化アルミニウム、ＡｌＮ、ダイヤモンド、ＢＮなどは、すでに結晶化している膜を、ＣＶＤ法やスパッタリング法で成膜してもよい。この場合、第２膜の結晶化のための熱処理を不要にすることができる。
【００５５】
半導体装置１および１００の材料は、ＧａＮに限られない。ＳｉＣ、Ｓｉ、ＧａＡｓなどの材料であってもよい。
【符号の説明】
【００５６】
１および１００：半導体装置、１３：ボディ領域、１５：ソース領域、３０：絶縁ゲート部、３０Ｔ：トレンチ、３２：ゲート絶縁膜、３２ａおよび１３２ａ：第１膜、３２ｂおよび１３２ｂ：第２膜、３２ｃおよび１３２ｃ：第３膜、３４：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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