(57)【要約】 【課題】電子移動度の低下を改善することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、絶縁層と導電層とが交互に積層された積層体と、積層体を貫通する凹部内に設けられた第１膜と、第１膜の表面に設けられた第２膜と、第２膜の表面に設けられた第３膜と、第３膜の表面に設けられた第４膜と、を備える。第３膜および第４膜における単位面積当たりのフッ素の平均濃度は、第３膜と第４膜との界面における単位面積当たりのフッ素の平均濃度よりも低い。【選択図】  図２
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【特許請求の範囲】
【請求項１】
絶縁層と導電層とが交互に積層された積層体と、
前記積層体を貫通する凹部内に設けられた第１膜と、
前記第１膜の表面に設けられた第２膜と、
前記第２膜の表面に設けられた第３膜と、
前記第３膜の表面に設けられた第４膜と、を備え、
前記第３膜および前記第４膜における単位面積当たりのフッ素の平均濃度は、前記第３膜と前記第４膜との界面における単位面積当たりのフッ素の平均濃度よりも低い、半導体装置。
【請求項２】
前記界面から前記第３膜側への前記平均濃度の減少量は、前記界面から前記第４膜側への前記平均濃度の減少量よりも少ない、請求項１に記載の半導体装置。
【請求項３】
前記第４膜の表面に設けられた第５膜と、
前記第５膜の表面に設けられた第６膜と、をさらに備える、請求項１に記載の半導体装置。
【請求項４】
前記第５膜および前記第６膜が、絶縁膜である、請求項３に記載の半導体装置。
【請求項５】
前記第１膜が、第１シリコン酸化膜であり、
前記第２膜が、シリコン窒化膜であり、
前記第３膜が、前記シリコン窒化膜の表面に設けられたシリコン酸窒化膜と、前記シリコン酸窒化膜の表面に設けられた第２シリコン酸化膜と、を有し、
前記第４膜が、ポリシリコン膜である、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
絶縁層と導電層とが交互に積層された積層体を形成し、
前記積層体を貫通する凹部を形成し、
前記凹部内に第１膜を形成し、
前記第１膜の表面に第２膜を形成し、
前記第２膜の表面に第３膜を形成し、
前記第３膜に対して、フッ素を含むガスを用いたアニール処理を実行し、
前記第３膜の表面に第４膜を形成する、
半導体装置の製造方法。
【請求項７】
絶縁層と導電層とが交互に積層された積層体を形成し、
前記積層体を貫通する凹部を形成し、
前記凹部内に第１膜を形成し、
前記第１膜の表面に第２膜を形成し、
前記第２膜の表面に第３膜を形成し、
前記第３膜の表面に第４膜を形成し、
前記第４膜の表面に第５膜を形成し、
前記第５膜に対して、フッ素を含むガスを用いたアニール処理を実行し、
前記第５膜から前記第３膜と前記第４膜との界面へ前記フッ素を拡散する、
半導体装置の製造方法。
【請求項８】
前記第５膜の表面に、前記第５膜の形成温度よりも高い温度で第６膜を形成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記アニール処理の後、前記第５膜を除去し、
前記第４膜の表面に、前記第５膜の形成温度よりも高い温度で第６膜を形成する、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記ガスが、Ｆ２ガス、ＮＦ３（三フッ化窒素）ガス、ＳＦ６（六フッ化硫黄）ガス、Ｃ４Ｆ６（ヘキサフルオロ−１，２−ブタジエン）ガス、Ｃ４Ｆ８（オクタフルオロ−１，２−ブテン）ガスのいずれかである、請求項６から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の一例として、三次元半導体メモリが知られている。三次元半導体メモリは、絶縁層と導電層が交互に積層された積層体を有する。また、メモリホールが、この積層体を貫通している。このメモリホール内には、ブロック絶縁膜、電荷蓄積層、トンネル絶縁膜、チャネル等が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２０４４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記三次元半導体メモリでは、トンネル絶縁膜とチャネルとの界面に結晶欠陥が生じると、チャネル抵抗が増加し、電子移動度が低下する。
【０００５】
本発明の実施形態は、電子移動度の低下を改善することが可能な半導体装置、およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態に係る半導体装置は、絶縁層と導電層とが交互に積層された積層体と、積層体を貫通する凹部内に設けられた第１膜と、第１膜の表面に設けられた第２膜と、第２膜の表面に設けられた第３膜と、第３膜の表面に設けられた第４膜と、を備える。第３膜および第４膜における単位面積当たりのフッ素の平均濃度は、第３膜と第４膜との界面における単位面積当たりのフッ素の平均濃度よりも低い。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】図１に示す領域Ａを拡大した断面図である。
【図３】積層体の形成工程を示す断面図である。
【図４】メモリホールの形成工程を示す断面図である。
【図５】第１実施形態に係るメモリセル膜の形成工程の一部を示す断面図である。
【図６】第１実施形態のアニール処理を示す断面図である。
【図７】チャネルの形成工程を示す断面図である。
【図８】第１実施形態のメモリセル膜におけるフッ素の濃度プロファイルを示すグラフである。
【図９】第２実施形態に係る半導体装置のメモリセル膜の一部を拡大した断面図である。
【図１０】第２実施形態に係るメモリセル膜の形成工程の一部を示す断面図である。
【図１１】第２実施形態のアニール処理を示す断面図である。
【図１２】ＲＴＡ処理を示す断面図である。
【図１３】第２実施形態のメモリセル膜におけるフッ素の濃度プロファイルを示すグラフである。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の断面図である。図１に示す半導体装置１は、三次元半導体メモリである。この半導体装置１は、基板１０と、下地層２０と、積層体３０と、メモリセル膜４０と、を備える。
【００１０】
基板１０は、例えばシリコン基板である。なお、基板１０には、トランジスタ（不図示）や、このトランジスタを駆動するための電極（不図示）などが形成されていてもよい。以下、基板１０に平行な方向をＸ方向、基板１０に直交する方向をＺ方向とそれぞれ称する場合がある。
【００１１】
下地層２０は、メモリセル膜４０に通電するための配線として機能する。下地層２０では、金属ソース線２１が基板１０上に設けられている。金属ソース線２１上には、リン（Ｐ）ドープポリシリコン層２２が設けられている。リンドープポリシリコン層２２上には、ノンドープポリシリコン層２３が設けられている。ノンドープポリシリコン層２３上には、ノンドープポリシリコン層２４が設けられている。ノンドープポリシリコン層２４上には、リンドープポリシリコン層２５が設けられている。なお、実施形態においてドープされている不純物はリン限定されない。
【００１２】
積層体３０は、リンドープポリシリコン層２５上に設けられている。なお、下地層２０が不要な場合、積層体３０は、基板１０上に直接設けられていてもよい。積層体３０では、絶縁層３１と導電層３２とがＺ方向で交互に積層されている。絶縁層３１は、例えばシリコン窒化物（ＳｉＯ２）を含んでいる。また、導電層３２は、例えばタングステン（Ｗ）等の金属を含んでいる。導電層３２は、メモリセル膜４０の電極として機能する。
【００１３】
メモリセル膜４０は、積層体３０を貫通し、その底部は、リンドープポリシリコン層２２まで達している。図１には、２つのメモリセル膜４０がＸ方向に並んでいるが、メモリセル膜４０の数は特に制限されない。ここで、図２を参照してメモリセル膜４０の断面構造について説明する。
【００１４】
図２は、図１に示す領域Ａを拡大した断面図である。図２に示すように、メモリセル膜４０は、ブロック膜４１と、電荷蓄積層４２と、トンネル絶縁膜４３、４４と、チャネル４５と、コア４６と、を有する。
【００１５】
ブロック膜４１は、第１シリコン酸化膜として形成される第１膜の例である。または、シリコン酸化膜とHigh-k膜との積層膜でも良い。ブロック膜４１は、後述するメモリホールの内周面を構成する絶縁層３１および導電層３２のそれぞれと接している。
【００１６】
電荷蓄積層４２は、シリコン窒化膜（ＳｉＮ）として形成される第２膜の例である。電荷蓄積層４２は、ブロック膜４１の表面、より具体的には内周面に設けられている。
【００１７】
トンネル絶縁膜４３、４４は、第３膜の例である。トンネル絶縁膜４３は、電荷蓄積層４２の表面、より具体的には内周面にシリコン酸窒化膜（ＳｉＯＮ）として形成される。また、トンネル絶縁膜４４は、このシリコン酸窒化膜の表面に第２シリコン酸化膜として形成される。なお、本実施形態では、電子および正孔の注入効率を向上させるために、トンネル絶縁膜は２層であるが、１層であってもよい。
【００１８】
チャネル４５は、ポリシリコンとして形成される第４膜の例である。チャネル４５に通電することによって、チャネル４５とトンネル絶縁膜４４との界面にチャネルが形成される。チャネル４５とトンネル絶縁膜４４との界面には、図２に示すように、欠陥終端元素が含まれている。欠陥終端元素は、例えばフッ素（Ｆ）を含む。
【００１９】
コア４６は、チャネル４５の表面に設けられている。コア４６は、例えばシリコン酸化膜として形成される。
【００２０】
本実施形態の半導体装置は、チャネル４５とトンネル絶縁膜４４との界面に欠陥終端元素を含む。これにより、結晶欠陥、例えばシリコン原子の未結合手（ダンリングボンド）がこの界面で発生しても、未結合手が欠陥終端元素と結合することによって、結晶欠陥が終端して、化学的に安定する。
【００２１】
以下、図３〜図７を参照して、本実施形態に係る半導体装置１の製造方法を説明する。
【００２２】
まず、図３に示すように、下地層２０を基板１０上に形成し、続いて、および積層体３０ａを下地層２０上に形成する。積層体３０ａは、絶縁層３１と絶縁層３２ａとをＺ方向で交互に積層をすることによって形成される。絶縁層３２ａは、例えばシリコン窒化物を含んでいる。下地層２０および積層体３０ａは、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成される。
【００２３】
次に、図４に示すように、例えばＲＩＥ（Reactive Ion Etching）法を用いてメモリホール５０を形成する。メモリホール５０は、積層体３０ａを貫通する凹部の例である。メモリホール５０の底部は、リンドープポリシリコン層２２まで達している。
【００２４】
次に、図５に示すように、メモリホール５０内に、ブロック膜４１と、電荷蓄積層４２と、トンネル絶縁膜４３、４４を順次に形成する。各膜は、例えばＣＶＤ法またはＡＬＤ法を用いて形成される。
【００２５】
次に、図６に示すように、トンネル絶縁膜４４に対して、フッ素を含むガス１００を用いたアニール処理を実行する。ガス１００には、例えば、Ｆ２（フッ素）ガス、ＮＦ３（三フッ化窒素）ガス、ＳＦ６（六フッ化硫黄）ガス、Ｃ４Ｆ６（ヘキサフルオロ−１，２−ブタジエン）ガス、Ｃ４Ｆ８（オクタフルオロ−１，２−ブテン）ガスを適用することができる。
【００２６】
このアニール処理では、ガス１００は、例えば５００〜６００℃の温度条件で約１０分間導入される。これにより、フッ素原子が、トンネル絶縁膜４４へ吸着および／またはトンネル絶縁膜４３へ拡散する。
【００２７】
上記アニール処理後、図７に示すように、トンネル絶縁膜４４の表面にチャネル４５を形成する。続いて、図２に示すように、チャネル４５の表面にコア４６を形成する。これにより、メモリホール５０がメモリセル膜４０で充填される。チャネル４５およびコア４６は、例えばＣＶＤ法またはＡＬＤ法を用いて形成される。
【００２８】
コア４６の形成後、絶縁層３２ａが例えば図示しないスリット等を介して高温のリン酸溶液で除去される。続いて、導電層３２が、例えばＣＶＤ法またはＡＬＤ法を用いて絶縁層３２ａの除去箇所に形成される。このようにして、絶縁層３２ａが導電層３２に置換（リプレイス）される。
【００２９】
図８は、本実施形態のメモリセル膜４０におけるフッ素の濃度プロファイルを示すグラフである。図８において、横軸はコア４６からのＸ方向の深さを示し、縦軸は単位面積あたりのフッ素の平均濃度を示す。また、この濃度プロファイルは、５５０℃の温度条件でフッ素を含むガスを１０分間導入したアニール処理によって得られた。
【００３０】
図８に示すように、フッ素の平均濃度は、トンネル絶縁膜４４とチャネル４５との界面に近づくにつれて高くなっている。換言すると、平均濃度のピーク値がこの界面に存在する。そのため、本実施形態によれば、フッ素によって、この界面で発生するポリシリコンの結晶欠陥を大幅に終端することができる。これにより、チャネル抵抗の増加が抑制されるので、チャネル４５における電子移動度の低下を改善することが可能となる。
【００３１】
また、本実施形態では、トンネル絶縁膜４３、４４に対して直接的にガス１００を導入している。より具体的には、トンネル絶縁膜４４がメモリホール５０内に露出した状態でガス１００を導入している。そのため、フッ素の平均濃度に関し、上記界面からトンネル絶縁膜４３、４４側への減少量ΔＣ１は、上記界面からチャネル４５側への減少量ΔＣ２よりも少ない。図８によれば、減少量ΔＣ１は、（１×１０）２／３ｃｍ−２未満である。これは、フッ素がトンネル絶縁膜４３、４４の全体に含まれていることを意味する。これにより、メモリセル膜４０の信頼性を向上させることが可能となる。
【００３２】
（第２実施形態）
図９は、第２実施形態に係る半導体装置のメモリセル膜４０の一部を拡大した断面図である。第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３３】
図９に示すメモリセル膜４０には、キャップ膜４７がチャネル４５とコア４６との間に設けられている。キャップ膜４７は第５膜の例であり、コア４６は第６膜の例である。キャップ膜４７は、例えばシリコン酸化膜として形成される。
【００３４】
以下、図１０〜図１２を参照して、本実施形態に係る半導体装置の製造方法を説明する。本実施形態では、積層体３０ａおよびメモリホール５０は、第１実施形態と同様の方法で形成されるので、説明を省略し、メモリセル膜４０の製造方法を説明する。
【００３５】
第１実施形態では、トンネル絶縁膜４４を形成した後、チャネル４５を形成する前に、フッ素を含むガス１００を用いたアニール処理を実行する（図６参照）。一方、本実施形態では、図１０に示すように、トンネル絶縁膜４４の形成に続いて、チャネル４５およびキャップ膜４７を順次にメモリホール５０内に形成する。キャップ膜４７は、例えば、低温のＡＬＤ法を用いて形成される。
【００３６】
次に、図１１に示すように、キャップ膜４７に対して、ガス１００を用いたアニール処理を実行する。このアニール処理によって、キャップ膜４７は、単位面積当たりの平均濃度が（１×１０２１）２／３ｃｍ−２程度のフッ素原子を均一に含んだ膜に変質される。また、このアニール処理時に、フッ素がキャップ膜４７を介してチャネル４５にも導入される。その結果、チャネル４５は、その表面側から（１×１０２０）２／３ｃｍ−２から（５×１０１７）２／３ｃｍ−２程度のフッ素の濃度プロファイルを有する。
【００３７】
次に、ＲＴＡ（Rapid Thermal Anneal）処理を実行する。この処理により、図１２に示すように、フッ素が、キャップ膜４７からチャネル４５とトンネル絶縁膜４４との界面まで拡散される。
【００３８】
続いて、図９に示すように、キャップ膜４７の表面にコア４６を形成する。コア４６は、キャップ膜４７の成膜温度よりも高い成膜温度で形成される。なお、キャップ膜４７を除去した後、チャネル４５の表面にコア４６を形成してもよい。その後、第１実施形態と同様に、絶縁層３２ａが導電層３２に置換される。
【００３９】
図１３は、本実施形態のメモリセル膜４０におけるフッ素の濃度プロファイルを示すグラフである。図１３において、横軸はキャップ膜４７からのＸ方向の深さを示し、縦軸は単位面積あたりのフッ素の平均濃度を示す。また、この濃度プロファイルは、５５０℃の温度条件でフッ素を含むガスを１０分間導入したアニール処理によって得られた。
【００４０】
図１３に示すように、本実施形態も、図８に示す第１実施形態と同様に、フッ素の平均濃度が、トンネル絶縁膜４４とチャネル４５との界面に近づくにつれて高くなっている。すなわち、この界面における欠陥終端元素の濃度が高くなる。これにより、チャネル抵抗の増加が抑制されるので、チャネル４５における電子移動度の低下を改善することが可能となる。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４２】
３０  積層体、３１  絶縁層、３２  導電層、４１  ブロック絶縁膜（第１膜）、４２  電荷蓄積層（第２膜）、４３，４４  トンネル絶縁膜（第３膜）、４５  チャネル（第４膜）、４６  コア（第６膜）、４７  キャップ膜（第５膜）、５０  メモリホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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