(57)【要約】【課題】リンギングの発生を抑止したドライバ回路を提供する。【解決手段】ドライバ回路ＤＲＶ１は、出力ノード（外部端子Ｔ３）を共有するプルアップ回路ＰＵ１とプルダウン回路ＰＤ１を有する。プルアップ回路ＰＵ１に入力される信号ＤＩ１（ＤＩ２）及びプルダウン回路ＰＤ１に入力される信号ＤＩ３は相補的に選ばれ、これらの信号の開閉動作に応じて信号ＤＩ１（ＤＩ２）及びＤＩ３の立ち上がり及び立ち下がりの時間が調整された出力信号が出力ノードから出力する。立ち上がり時間はトランジスタＭ１，Ｍ２及び抵抗Ｒ１によって、立ち下がり時間はトランジスタＭ３，Ｍ４，Ｍ５及び抵抗Ｒ２によってそれぞれ調整される。【選択図】図１
2019134622.tif 000002
【特許請求の範囲】
【請求項１】
出力ノードを共有し、相補的な入力信号の開閉動作により前記出力ノードから出力信号を出力するプルアップ回路及びプルダウン回路を含み、前記プルアップ回路及び前記プルダウン回路は電源端子と基準電位との間に前記出力ノードを介して直列に結合され、前記プルアップ回路及び前記プルダウン回路の少なくとも一方は前記入力信号の立ち上がり及び立下がりのそれぞれに第１の応答及び第２の応答をもって応答するドライバ回路。
【請求項２】
前記第２の応答に要する時間は、前記第１の応答に要する時間よりも長く設定される請求項１に記載のドライバ回路。
【請求項３】
前記プルアップ回路または前記プルダウン回路は、主導電路同士が並列に接続されるＭＯＳ型の第１のトランジスタ及び第２トランジスタを備え、前記第１の応答は前記第１のトランジスタによって行われ、前記第２の応答は前記第２のトランジスタによって行われる請求項２に記載のドライバ回路。
【請求項４】
前記第２のトランジスタの主導電路に介在する抵抗成分は、前記第１のトランジスタの主導電路に介在する抵抗成分よりも値が大きい請求項３に記載のドライバ回路。
【請求項５】
前記第２のトランジスタの主導電路に流れる電流は、前記第１のトランジスタの主導電路に流れる電流よりも小さい請求項３に記載のドライバ回路。
【請求項６】
前記第２のトランジスタのチャネル長Ｌとチャネル幅Ｗとの比Ｗ／Ｌは、前記第１のトランジスタのそれらの比よりも小さく設定される請求項４または５に記載のドライバ回路。
【請求項７】
前記第１の応答と前記第２の応答との切り替わるレベルは、前記第１のトランジスタのゲート・ソース間の閾値電圧である請求項３に記載のドライバ回路。
【請求項８】
ダイオード接続されるダイオード接続トランジスタ又はダイオードを備え、
前記ダイオード接続トランジスタ又はダイオードは前記第１のトランジスタと直列に接続されて前記第１トランジスタの主導電路を成し、前記第１の応答と前記第２の応答との切り替わるレベルは前記ダイオード接続トランジスタのゲート・ソース間の閾値電圧又は前記ダイオードの閾値電圧である請求項３に記載のドライバ回路。
【請求項９】
前記第１のトランジスタと前記第２のトランジスタは、互いに逆導電型である請求項３〜８のいずれか一項に記載のドライバ回路。
【請求項１０】
前記ダイオード接続トランジスタ、前記第１のトランジスタ、及び前記第２のトランジスタは、同じ導電型である請求項８に記載のドライバ回路。
【請求項１１】
第３のトランジスタを備え、前記第３のトランジスタの主導電路は前記第１のトランジスタ及び前記第２のトランジスタの主導電路と並列に接続され、前記第１の応答及び前記第２の応答に遅れて前記第３のトランジスタによる第３の応答を行う請求項３に記載のドライバ回路。
【請求項１２】
前記プルアップ回路または前記プルダウン回路は、主導電路同士が並列に接続されるバイポーラ型の第１のトランジスタ及び第２トランジスタを備え、前記第１の応答は前記第１のトランジスタによって行われ、前記第２の応答は前記第２のトランジスタによって行われる請求項２に記載のドライバ回路。
【請求項１３】
前記第１の応答と前記第２の応答との切り替わるレベルは、ベース・エミッタ間の順方向電圧である請求項１２に記載のドライバ回路。
【請求項１４】
前記プルアップ回路と前記プルダウン回路との動作の切り替わり時に両者の動作がオフするデッドタイムが設定される請求項１〜１３のいずれか一項に記載のドライバ回路。
【請求項１５】
スイッチングトランジスタと、前記スイッチングトランジスタのオン／オフ制御により電流が供給されるインダクタと、前記インダクタに蓄積された電磁エネルギーを平滑するキャパシタと、を備え、前記スイッチングトランジスタのオン／オフ制御は請求項１〜１４のいずれか一項に記載のドライバ回路で制御されるスイッチングレギュレータ。
【請求項１６】
前記スイッチングレギュレータは、降圧型、昇圧型、昇降圧、及び反転型のいずれか１つである請求項１５に記載のスイッチングレギュレータ。
【請求項１７】
前記スイッチングレギュレータは、ＤＣ／ＤＣコンバータまたはＤＣ／ＡＣインバータである請求項１６に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路及びスイッチングレギュレータに関する。
【背景技術】
【０００２】
ドライバ回路は、例えばＤＣ−ＤＣコンバータやＤＣ−ＡＣインバータ等のスイッチングレギュレータの出力段を駆動するゲートドライバとして用いられる。
【０００３】
特許文献１は、ゲート抵抗を不要とし、かつ消費電力を削減するゲートドライバを提供する。特許文献１のゲートドライバは、駆動制御部とゲート駆動部とを備える。駆動制御部は、パワートランジスタを導通状態へ切り替える制御信号を受けると、駆動信号を第１のレベルから第２のレベルへ切り替え、駆動信号を第１の期間経過後に第１のレベルを切り替え、さらに第２の期間経過後に第２のレベルに切り替えるように制御する。パワートランジスタを遮断状態へ切り替える制御信号を受けると、駆動信号を第２のレベルから第１のレベルへ切り替え、駆動信号を第３の期間経過後に第２のレベルへ切り替え、さらに第４の期間経過後に第１のレベルへ切り替えるように制御する。ゲート駆動部は、駆動信号を増幅して出力する。
【０００４】
特許文献２は、省電力化を実現しつつスイッチ素子のリンギングノイズを低減できる電源装置及びその制御方法を提供する。特許文献２の電源装置は、駆動電力の電力源となる電池と、ハイ電圧レベルとロー電圧レベルとの間で電圧が変化するスイッチング制御電圧によりオンオフスイッチ動作する。電池からの入力電圧を所定電圧へ変圧するためにスイッチ動作が制御される第１のスイッチ素子と、ハイ電圧レベルとロー電圧レベルとの間で電圧が変化するスイッチング制御電圧によりオンオフスイッチ動作し、第１のスイッチ素子の出力を整流して駆動電力を生成するためにスイッチ動作が制御される第２のスイッチ素子と、スイッチング制御電圧を第１，第２のスイッチ素子へ出力することで第１，第２のスイッチ素子をオンオフスイッチ動作させる制御部とを有する。制御部は、第１，第２のスイッチ素子へのスイッチング制御電圧のうち少なくとも一つのスイッチング制御電圧について、ハイ電圧レベルとロー電圧レベルとの間で電圧レベルが変化する時間、いわゆるスルーレートを可変制御する。
【０００５】
特許文献３は、エッジ速度を選択できるＣＭＯＳ出力バッファ回路を開示する。特許文献３は、出力バッファ回路から発生する電磁的干渉／ラジオ周波数干渉（ＥＭＩ／ＲＦＩ）雑音を減少させることを目的とする。このために、低電位レベル及び高電位レベル間の出力信号遷移の異なる立ち上がり時間及び立ち下がり時間を選択する。立ち上がり・立ち下がり時間は、ディジタル的に選択する。特許文献３では、出力プルダウンドライバのターンオンを低速化するように選択された抵抗値を有する少なくとも１個のプルダウンプリドライバ抵抗器を備える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１７−１２１０６８号公報
【特許文献２】特開２０１６−７３０６９号公報
【特許文献３】特開平６−２９６１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１は、リンギングの抑止については考慮されていない。特許文献２は、リンギングの抑止については考慮されているが、スルーレートを可変制御するために設定テーブルの中から設定値を選択しなければならず、自動で制御することは難しい。さらに、電子機器と駆動制御部との間で通信するための通信部が必要となるため、回路規模が大きくなるという問題が生じる。また、特許文献３は、立ち上がり／立ち下がりの時間をディジタル的に選択するため、回路構成がやや複雑になるという問題が生じる。
【０００８】
本発明は、上記のような問題を克服するためになされたものであり、スルーレートをディジタル的に制御するのではなく、極めて簡単な回路構成であるにも関わらず少なくともスルーレートを２段階に切り換えることができるドライバ回路及びそれを用いたスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明に係るドライバ回路は、出力ノードを共有し、相補的な入力信号の開閉動作により前記出力ノードから出力信号を出力するプルアップ回路及びプルダウン回路を含み、前記プルアップ回路及びプルダウン回路は電源端子と基準電位との間に前記出力ノードを介して直列に結合される。前記プルアップ回路及び前記プルダウン回路の少なくとも一方は、前記入力信号の立ち上がり及び立下りにそれぞれに第１の応答及び第２の応答をもって応答する。前記第１の応答と前記第２の応答の切り替わりレベルはＭＯＳトランジスタのゲート・ソース間の閾値電圧またはバイポーラトランジスタのベース・エミッタ間の順方向電圧を用いる。
【発明の効果】
【００１０】
本発明に係るドライバ回路は、入力信号に対して第１のスルーレートをもった第１の応答と第２のスルーレートをもった第２の応答との間に回路動作上一義的に生じるＭＯＳトランジスタ等の閾値電圧を介在させるようにして応答速度をやや緩やかにしたので、リンギングの発生を抑止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るドライバ回路の第１実施形態の回路図である。
【図２】本発明に係るドライバ回路の第２実施形態の回路図である。
【図３】本発明に係るドライバ回路を適用したスイッチングレギュレータの第１実施形態の回路図である。
【図４】図３のスイッチングレギュレータにおけるハイサイドドライバ回路のタイミングチャートである。
【図５】図３のスイッチングレギュレータにおけるローサイドドライバ回路のタイミングチャートである。
【図６】本発明に係るドライバ回路を適用したスイッチングレギュレータの第２実施形態の回路図である。
【図７】図６のスイッチングレギュレータにおけるハイサイドドライバ回路のタイミングチャートである。
【図８】図６のスイッチングレギュレータにおけるローサイドドライバ回路のタイミングチャートである。
【図９】本発明に係るドライバ回路を適用したスイッチングレギュレータの第３実施形態の回路図である。
【図１０】本発明に係るドライバ回路を適用したスイッチングレギュレータの第４実施形態の回路図である。
【発明を実施するための形態】
【００１２】
（ドライバ回路の第１実施形態）
図１は、本発明に係るドライバ回路の第１実施形態を示す。ドライバ回路ＤＲＶ１は、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を有する。プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１は、外部端子Ｔ３（出力ノード）を共有し、ドライバの電源電圧ＶＤＤＤＲＶが供給される外部端子Ｔ２とドライバの基準電位ＶＳＳＤＲＶに固定される外部端子Ｔ４との間に接続される。プルアップ回路ＰＵ１は、外部端子Ｔ３の電位を外部端子Ｔ２の電位まで持ち上げる。また、プルダウン回路ＰＤ１は、外部端子Ｔ３の電位を外部端子Ｔ４の電位まで引き込む。
【００１３】
プルアップ回路ＰＵ１は、例えばＮＭＯＳ型のトランジスタＭ１、ＰＭＯＳ型のトランジスタＭ２、及び抵抗Ｒ１を有する。トランジスタＭ１，Ｍ２は、省電力化からみるとＭＯＳ型が好ましい。しかし、トランジスタＭ１はバイポーラトランジスタのＮＰＮ型に、トランジスタＭ２はバイポーラトランジスタのＰＮＰ型にそれぞれ置き換えてもよい。信号ＤＩ１は、インバータＩＮＶ２の入力側及びトランジスタＭ２の制御電極（ゲート）に入力される。インバータＩＮＶ２の出力側は、トランジスタＭ１の制御電極（ゲート）に接続される。トランジスタＭ１の第１主電極（ドレイン）は外部端子Ｔ２に接続され、第２主電極（ソース）は外部端子Ｔ３に接続される。トランジスタＭ２の第１主電極（ドレイン）は抵抗Ｒ１の一端に接続され、第２主電極（ソース）はトランジスタＭ１の第１主電極と共通接続されて外部端子Ｔ２に接続される。抵抗Ｒ１の他端は、トランジスタＭ１の第２主電極と共通接続されて外部端子Ｔ３に接続される。したがって、トランジスタＭ２の主導電路（ソース・ドレイン間）と抵抗Ｒ１は、外部端子Ｔ２と外部端子Ｔ３との間に直列に接続される。
【００１４】
抵抗Ｒ１は、トランジスタＭ２の主導電路に介在する抵抗成分の大きさをトランジスタＭ１のそれよりも大きくする機能を有する。抵抗Ｒ１を用いない別の方法として、トランジスタＭ２のチャネル長Ｌとチャネル幅Ｗとの比Ｗ／Ｌを小さくする方法がある。主導電路の抵抗成分の大きさは、比Ｗ／Ｌを小さくすると大きくなり、比Ｗ／Ｌを大きくすると小さくなる。なお、抵抗Ｒ１は、トランジスタＭ２の主導電路の一部としてみることができる。そうすると、トランジスタＭ１の主導電路及びトランジスタＭ２の主導電路は、外部端子Ｔ２と外部端子Ｔ３との間に並列に接続されることとなる。
【００１５】
信号ＤＩ１がプルアップ回路ＰＵ１に入力されると、信号ＤＩ１が反転された信号ＤＩ２がトランジスタＭ１のゲートに入力される。信号ＤＩ２のレベルがトランジスタＭ１のゲート・ソース間の閾値電圧を上回ると、トランジスタＭ１はターンオンする。また、信号ＤＩ１は、トランジスタＭ２のゲートにも入力される。信号ＤＩ１のレベルが下がり、トランジスタＭ２のゲート・ソース間電圧がトランジスタＭ２の閾値電圧Ｖｔ＿Ｍ２を下回ると、トランジスタＭ２もターンオンする。トランジスタＭ２はプルアップ回路ＰＵ１のスイッチとして機能し、抵抗Ｒ１はスルーレート調整手段として機能する。
【００１６】
トランジスタＭ１，Ｍ２のターンオンのタイミングは、マクロ的にみるとほぼ同時である。しかし、トランジスタＭ１，Ｍ２のターンオン後の外部端子Ｔ３の電位変化に着目すると、トランジスタＭ１，Ｍ２のターンオン状態の深さによって変化が生じる。即ち、外部端子Ｔ３の電位は、抵抗Ｒ１の影響を受けないトランジスタＭ１のターンオンのタイミングに依存する。したがって、外部端子Ｔ３の電位は、ドライバの電源電圧ＶＤＤＤＲＶよりもトランジスタＭ１の閾値電圧Ｖｔ＿Ｍ１だけ低い電圧まで急激に上昇する。即ち、トランジスタＭ１によって、信号ＤＩ１（ＤＩ２）に対して第１のスルーレートをもった第１の応答が行われる。その後、トランジスタＭ１の主導電路に電流が流れなくなるためトランジスタＭ２の主導電路を通して電流が流れ、外部端子Ｔ２に供給されるドライバの電源電圧ＶＤＤＤＲＶがトランジスタＭ２及び抵抗Ｒ１を介して入力されることで、外部端子Ｔ３の電位は電源電圧ＶＤＤＤＲＶの近くの電位まで上昇する。このときの上昇の傾きは、抵抗Ｒ１の大きさに反比例し、やや緩やかとなる。
【００１７】
プルダウン回路ＰＤ１は、例えばＮＭＯＳ型のトランジスタＭ３〜Ｍ５及び抵抗Ｒ２を有する。したがって、同じ導電型のトランジスタを採用する。トランジスタＭ３〜Ｍ５は、省電力化からみるとＭＯＳ型が好ましいが、バイポーラトランジスタのＮＰＮ型に置き換えてもよい。信号ＤＩ３は、トランジスタＭ４，Ｍ５の制御電極（ゲート）に入力される。トランジスタＭ５の第１主電極（ドレイン）は抵抗Ｒ２の一端に接続され、第２主電極（ソース）は外部端子Ｔ４に接続される。抵抗Ｒ２の他端は、外部端子Ｔ３に接続される。トランジスタＭ４の第１主電極（ドレイン）はトランジスタＭ３の第２主電極（ソース）に接続され、第２主電極（ソース）はトランジスタＭ５の第２主電極と共通接続されて外部端子Ｔ４に接続される。トランジスタＭ３は、ダイオード接続される。トランジスタＭ３の第１主電極（ドレイン）及び制御電極（ゲート）は、抵抗Ｒ２の他端と共通接続されて外部端子Ｔ３に接続される。外部端子Ｔ４は、ドライバの基準電位ＶＳＳＤＲＶに固定される。なお、トランジスタＭ３は、トランジスタではなくダイオードに置き換えてもよい。その場合は、ダイオードのアノードを外部端子Ｔ３に接続し、カソードをトランジスタＭ４の第１主電極（ドレイン）に接続する。ドライバの基準電位ＶＳＳＤＲＶは、例えば接地電位ＧＮＤであるが、外部端子Ｔ３の電位より低い電位に設定することができる。
【００１８】
抵抗Ｒ２は、トランジスタＭ５の主導電路に介在する抵抗成分の大きさをトランジスタＭ４のそれよりも大きくする機能を有する。抵抗Ｒ２を用いない別の方法として、トランジスタＭ５のチャネル長Ｌとチャネル幅Ｗとの比Ｗ／Ｌを小さくする方法がある。主導電路の抵抗成分の大きさは、比Ｗ／Ｌを小さくすると大きくなり、比Ｗ／Ｌを大きくすると小さくなる。なお、抵抗Ｒ２は、トランジスタＭ５の主導電路の一部としてみることができる。そうすると、トランジスタＭ５の主導電路及びトランジスタＭ４の主導電路は、外部端子Ｔ３と外部端子Ｔ４との間に並列に接続されることとなる。
【００１９】
信号ＤＩ３がプルダウン回路ＰＤ１に入力され、信号ＤＩ３のレベルがＭ４，Ｍ５のゲート・ソース間の閾値電圧を上回ると、トランジスタＭ４，Ｍ５はそれぞれターンオンする。トランジスタＭ５はプルダウン回路ＰＤ１のスイッチとして機能し、抵抗Ｒ２はスルーレート時間調整手段として機能する。
【００２０】
外部端子Ｔ３の電位は、トランジスタＭ４のドレイン・ソース間電圧を無視すると、まずはトランジスタＭ３のゲート・ソース間の閾値電圧Ｖｔ＿Ｍ３とほぼ等しくなる。即ち、トランジスタＭ４によって、信号ＤＩ３に対して第１のスルーレートをもった第１の応答が行われる。その後、トランジスタＭ４の主導電路に電流が流れなくなるため、トランジスタＭ５の主導電路を通して電流が流れ、外部端子Ｔ３の電位は外部端子Ｔ４の電位まで下降する。このときの下降する傾きは、抵抗Ｒ２の大きさに反比例し、やや緩やかとなる。即ち、トランジスタＭ５によって、信号ＤＩ３に対して第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった第２の応答が行われる。第２の応答に要する時間を第１のそれよりも長くすることで、リンギング発生を抑止することができる。なお、トランジスタＭ３をダイオードに置き換える場合は、ダイオードの順方向電圧を閾値電圧と称する。
【００２１】
ここで、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１に入力される信号ＤＩ１〜ＤＩ３及び外部端子Ｔ３から出力される信号ＨＧ１について簡単に説明する。信号ＤＩ１は、例えば時刻ｔ１で立ち上がり、時刻ｔ６で立ち下がる。信号ＤＩ２は、信号ＤＩ１の極性が反転した信号であるから、例えば時刻ｔ１で立ち下がり、時刻ｔ６で立ち上がる。信号ＤＩ３は、例えば時刻ｔ１より遅い時刻ｔ２で立ち上がり、時刻６より早い時刻ｔ５で立ち下がる。時刻ｔ１〜ｔ２及び時刻ｔ５〜ｔ６の区間は、デッドタイム区間として設定される。こうした信号がプルアップ回路ＰＵ１及びプルダウン回路ＰＤ１に入力されると、外部端子Ｔ３から信号ＨＧ１が出力される。
【００２２】
信号ＨＧ１は、信号ＤＩ３が立ち上がる時刻ｔ２で下降を開始し、トランジスタＭ３の閾値電圧Ｖｔ＿Ｍ３に達する時刻ｔ３まで急激に下降する。時刻ｔ３〜ｔ４の区間は、抵抗Ｒ２の効果によって、ドライバの基準電位ＶＳＳＤＲＶまで徐々に下降する。したがって、時刻ｔ１〜ｔ４の区間におけるドライバ回路ＤＲＶ１の挙動は、プルダウン回路ＰＤ１によって決定される。
【００２３】
信号ＨＧ１は、信号ＤＩ１が立ち下がり、信号ＤＩ２が立ち上がる時刻ｔ６で上昇を開始し、ドライバの電源電圧ＶＤＤＤＲＶよりもトランジスタＭ１の閾値電圧Ｖｔ＿Ｍ１だけ低い電圧に達する時刻ｔ７まで急激に上昇する。時刻ｔ７〜ｔ８の区間は、抵抗Ｒ１の効果によって、ドライバの電源電圧ＶＤＤＤＲＶまで徐々に上昇する。したがって、時刻ｔ５〜ｔ８におけるドライバ回路ＤＲＶ１の挙動は、プルアップ回路ＰＵ１によって決定される。
【００２４】
ここで、ドライバ回路ＤＲＶ１の特徴を要約すると次のとおりである。トランジスタＭ１，Ｍ２及び抵抗Ｒ１で構成されたプルアップ回路ＰＵ１は、入力信号の立ち下がりに応じてトランジスタＭ１による第１の応答とトランジスタＭ２による第２の応答の２段階で応答する。第１の応答と第２の応答とが切り替わるタイミングは、外部端子Ｔ２と外部端子Ｔ３との電圧差がトランジスタＭ１の閾値電圧Ｖｔ＿Ｍ１に達したときである。第２の応答、即ちトランジスタＭ２及び抵抗Ｒ１で設定される応答に要する時間は、第１の応答に要する時間よりも長く設定される。また、プルダウン回路ＰＤ１も、第１の応答と第２の応答の２段階で応答する。さらに、第１の応答と第２の応答とが切り替わるタイミングは、外部端子Ｔ３と外部端子Ｔ４との電圧差がトランジスタＭ３の閾値電圧Ｖｔ＿Ｍ３に達したときである。
【００２５】
ドライバ回路ＤＲＶ１の特徴を別の視点から要約すると次のとおりである。ドライバ回路ＤＲＶ１は、外部端子Ｔ３を共有し、かつ相補的な信号ＤＩ１，ＤＩ２と信号ＤＩ３の開閉動作に応じて、外部端子Ｔ３から信号ＨＧ１を出力するプルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を有する。ここで、「相補的な信号」とは、デッドタイム区間を除いて、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の一方がオン状態のときに他方がオフ状態となる信号同士を指す。また、「開閉動作」とは、「相補的な信号」によって、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１をオン状態またはオフ状態に置くことを指す。プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１は、外部端子Ｔ３を介して、外部端子Ｔ２と外部端子Ｔ４との間に直列に接続される。プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の少なくとも一方は、信号ＤＩ１（ＤＩ２），ＤＩ３の立ち上がり及び立ち下がりのそれぞれに時刻ｔ２〜ｔ３（または時刻ｔ６〜ｔ７）の第１の応答及び時刻ｔ３〜ｔ４（または時刻ｔ７〜ｔ８）の第２の応答をもって応答する。
【００２６】
（ドライバ回路の第２実施形態）
図２は、本発明に係るドライバ回路の第２実施形態を示す。ドライバ回路ＤＲＶ２は、プルアップ回路ＰＵ２及びプルダウン回路ＰＤ２を有する。プルアップ回路ＰＵ２及びプルダウン回路ＰＤ２は、外部端子Ｔ５（出力ノード）を共有し、ドライバの電源電圧ＶＤＤＤＲＶが供給される外部端子Ｔ８とドライバの基準電位ＶＳＳＤＲＶとの間に接続される。プルアップ回路ＰＵ２は、外部端子Ｔ５の電位をドライバの電源電圧ＶＤＤＤＲＶまで持ち上げる。また、プルダウン回路ＰＤ２は、外部端子Ｔ５の電位をドライバの嬉ｚｙ７運電位ＶＳＳＤＲＶまで引き込む。
【００２７】
プルアップ回路ＰＵ２及びプルダウン回路ＰＤ２は、出力ノード（外部端子Ｔ５）を共有し、外部端子Ｔ８（ドライバの電源電圧ＶＤＤＤＲＶ）とドライバの基準電位ＶＳＳＤＲＶとの間に直列に接続される。
【００２８】
プルアップ回路ＰＵ２は、例えばＰＭＯＳ型のトランジスタＭ６〜Ｍ８及び抵抗Ｒ３を備える。したがって、同じ導電型のトランジスタを採用する。トランジスタＭ６〜Ｍ８は、省電力化からみるとＭＯＳ型が好ましいが、例えばＰＮＰ型のバイポーラトランジスタに置き換えてもよい。入力信号ＤＩ４は、トランジスタＭ７，Ｍ８の制御電極（ゲート）に入力される。トランジスタＭ７の第１主電極（ソース）は外部端子Ｔ８に接続され、第２主電極（ドレイン）はトランジスタＭ６の第１主電極（ソース）に接続される。トランジスタＭ６はダイオード接続され、第２主電極（ドレイン）及び制御電極（ゲート）は共通接続されて外部端子Ｔ５に接続される。トランジスタＭ８の第１主電極（ソース）はトランジスタＭ７の第１主電極と共通接続されて外部端子Ｔ８に接続され、第２主電極（ドレイン）は抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は、外部端子Ｔ５に接続される。トランジスタＭ７，Ｍ８は、ほぼ同時にターンオンする。外部端子Ｔ５の電位は、トランジスタＭ７のソース・ドレイン間の電圧を無視すると、まずトランジスタＭ６の閾値電圧Ｖｔ＿Ｍ９とほぼ等しくなる。その後、トランジスタＭ７の主導電路に電流が流れなくなるため、トランジスタＭ８の主導電路を通して電流が流れ、外部端子Ｔ５の電位はドライバの電源電圧ＶＤＤＤＲＶまで上昇する。したがって、トランジスタＭ８はプルアップ回路ＰＵ２のスイッチとして機能し、抵抗Ｒ３はスルーレート調整手段として機能する。
【００２９】
プルダウン回路ＰＤ２は、例えばＮＭＯＳ型のトランジスタＭ１０、ＰＭＯＳ型のトランジスタＭ９、及び抵抗Ｒ４を有する。したがって、逆導電型のトランジスタを採用する。トランジスタＭ９，Ｍ１０は、省電力化からみるとＭＯＳ型が好ましい。しかし、トランジスタＭ９をＰＮＰ型のバイポーラトランジスタに、トランジスタＭ１０をＮＰＮ型のバイポーラトランジスタにそれぞれ置き換えてもよい。入力信号ＤＩ５は、トランジスタＭ１０の制御電極（ゲート）及びインバータＩＮＶ６の入力側に入力される。トランジスタＭ１０の第１主電極（ドレイン）は抵抗Ｒ４の一端に接続され、第２主電極（ソース）はドライバの基準電位ＶＳＳＤＲＶに接続される。抵抗Ｒ４の他端は、外部端子Ｔ５に接続される。インバータＩＮＶ６の出力側は、トランジスタＭ９の制御電極（ゲート）に接続される。トランジスタＭ９の第１主電極（ソース）は抵抗Ｒ４の他端と共通接続されて外部端子Ｔ５に接続され、第２主電極（ドレイン）はトランジスタＭ１０の第２主電極と共通接続されてドライバの基準電位ＶＳＳＤＲＶに接続される。
【００３０】
信号ＤＩ５のレベルがトランジスタＭ１０のゲート・ソース間の閾値電圧を上回ると、トランジスタＭ１０はターンオンする。また、インバータＩＮＶ６によって信号ＤＩ５を反転させた信号ＤＩ６のレベルがトランジスタＭ９のゲート・ソース間の閾値電圧を下回ると、トランジスタＭ９はターンオンする。
【００３１】
ここで、プルアップ回路ＰＵ２及びプルダウン回路ＰＤ２に入力される信ＤＩ４〜ＤＩ６及び外部端子Ｔ５から出力される信号ＬＧ１について簡単に説明する。信号ＤＩ５は、例えば時刻ｔ１で立ち下がり、時刻ｔ６で立ち上がる。信号ＤＩ６は、信号ＤＩ５の極性が反転した信号であるから、例えば時刻ｔ１で立ち上がり、時刻ｔ６で立ち下がる。信号ＤＩ４は、時刻ｔ１より遅い時刻ｔ２で立ち下がり、時刻６より早い時刻ｔ５で立ち上がる。時刻ｔ１〜ｔ２及び時刻ｔ５〜ｔ６の区間は、デッドタイム区間として設定される。こうした信号がプルアップ回路ＰＵ２及びプルダウン回路ＰＤ２に入力されると、外部端子Ｔ５から信号ＬＧ１が出力される。
【００３２】
信号ＬＧ１は、信号ＤＩ４が立ち下がる時刻ｔ２で上昇を開始し、ドライバの電源電圧ＶＤＤＤＲＶよりもトランジスタＭ９の閾値電圧Ｖｔ＿Ｍ９だけ低い電圧に達する時刻ｔ３まで急激に上昇する。時刻ｔ３〜ｔ４の区間は、抵抗Ｒ４の効果によって、ドライバの電源電圧ＶＤＤＤＲＶまで徐々に上昇する。したがって、時刻ｔ１〜ｔ４の区間におけるドライバ回路ＤＲＶ２の挙動は、プルダウン回路ＰＤ２によって決定される。
【００３３】
信号ＬＧ１は、信号ＤＩ５が立ち上がり、信号ＤＩ６が立ち下がる時刻ｔ６で下降を開始し、トランジスタＭ９の閾値電圧Ｖｔ＿Ｍ９に達する時刻ｔ７まで急激に下降する。時刻ｔ７〜ｔ８の区間は、抵抗Ｒ３の効果によって、接地電位ＧＮＤまで徐々に下降する。したがって、時刻ｔ５〜ｔ８におけるドライバ回路ＤＲＶ２の挙動は、プルアップ回路ＰＵ２によって決定される。
【００３４】
以上の説明から明らかになるように、図２は図１と同様に、プルアップ回路ＰＵ２及びプルダウン回路ＰＤ２は、入力信号（信号ＤＩ４〜ＤＩ６）に応じて第１の応答と第２の応答の２段階で応答する。また、プルアップ回路ＰＵ２及びプルダウン回路ＰＤ２の少なくとも一方に第１の応答または第２の応答をもって応答させるようにしてもよい。即ち、例えばプルアップ回路ＰＵ２のみに第１の応答と第２の応答の２段階で応答させるようにしてもよい。
【００３５】
要約すると、図２のドライブ回路の特徴は、図１のそれとほぼ同じである。即ち、第１の応答と第２の応答が連続的に、かつこの順で行われるが、両者が切り替わるレベルをＭＯＳトランジスタの閾値電圧またはバイポーラトランジスタのベース・エミッタ間の順方向電圧で一義的に決めることになる。
【００３６】
ドライバ回路として、図１のドライバ回路ＤＲＶ１を採用するか、若しくは図２のドライバ回路ＤＲＶ２を採用するかは、設計的事項の１つであり、ドライバ回路の前段または後段の回路構成に応じて適宜決定すればよい。例えば、ドライバ回路に入力される入力信号の極性やドライバ回路の後段に接続されるスイッチングレギュレータの回路構成に応じて適宜選択すればよい。
【００３７】
ここで、図１及び図２のドライバ回路の共通点をまとめると次のとおりである。両者のドライバ回路ＤＲＶ１，ＤＲＶ２とも、外部端子Ｔ３，Ｔ５（出力ノード）を共有し、相補的な入力信号の開閉動作により出力ノードから信号ＨＧ１，ＬＧ１を出力するプルアップ回路（ＰＵ１，ＰＵ２）及びプルダウン回路（ＰＤ１，ＰＤ２）有する。さらに、プルアップ回路及びプルダウン回路は、ドライバの電源電圧ＶＤＤＤＲＶとドライバの基準電位ＶＳＳＤＲＶとの間に出力ノードを介して直列に結合される。さらに、プルアップ回路及びプルダウン回路の少なくとも一方は、入力信号の立ち上がり／立ち下がりのそれぞれに第１の応答と第２の応答の２段階をもって応答させる。
【００３８】
図１及び図２のドライバ回路は、一般的には出力信号に発生するノイズ、リンギング等を低減する回路や、各種インターフェース回路、一般的な波形整形回路、メモリやマイクロプロセッサ等に用いるデータバッファ回路、出力インピーダンス調整回路、さらには各形式のスイッチングレギュレータに適用することができる。
【００３９】
（スイッチングレギュレータの第１実施形態）
図３は、図1のドライバ回路を適用したスイッチングレギュレータの第１実施形態の回路図であり、ブートストラップ回路付の降圧型ＤＣ／ＤＣコンバータを示す。図３のスイッチングレギュレータ３００は、半導体装置３０、ハイサイドトランジスタＰＮ１、ローサイドトランジスタＰＮ２、ブートストラップキャパシタＣ１１、ブートストラップダイオードＤ１、インダクタＬ１１、キャパシタＣ１２、負荷ＲＬを有する。インダクタＬ１１は、半導体装置３０のドライバ回路ＨＤＲＶ１及び外部端子Ｔ３を介してハイサイドトランジスタＰＮ１をオンし、電流が供給されると電磁エネルギーを蓄える。キャパシタＣ１２は、蓄えられた電磁エネルギーを平滑する。さらに、半導体装置３０は、少なくとも外部端子Ｔ１〜Ｔ７を有する。外部端子Ｔ１は、ドライバの電源電圧ＶＲＥＧが印加される電源端子である。外部端子Ｔ２は、ブートストラップ電圧入力端子である。外部端子Ｔ３は、ハイサイド駆動端子である。外部端子Ｔ４は、スイッチングレギュレータのインダクタ接続端子である。外部端子Ｔ５は、ローサイド駆動端子である。外部端子Ｔ６は、帰還端子である。外部端子Ｔ７は、接地電位ＧＮＤに固定された接地端子である。
【００４０】
半導体装置３０は、図１で示したドライバ回路をハイサイドドライバとして用いたドライバ回路ＨＤＲＶ１及びローサイドドライバとして用いたドライバ回路ＬＤＲＶ１を有する。ドライバ回路ＨＤＲＶ１（ハイサイドドライバ回路）は、プルアップ回路ＨＰＵ１及びプルダウン回路ＨＰＤ１を有する。ドライバ回路ＬＤＲＶ１（ローサイドドライバ回路）は、プルアップ回路ＬＰＵ１及びプルダウン回路ＬＰＤ１を有する。
【００４１】
ドライバ回路ＨＤＲＶ１は外部端子Ｔ３を介してハイサイドトランジスタＰＮ１を駆動し、ドライバ回路ＬＤＲＶ１は外部端子Ｔ５を介してローサイドトランジスタＰＮ２を駆動する。
【００４２】
ドライバ回路ＨＤＲＶ１，ＬＤＲＶ１の具体的な回路動作については、図１で既に説明済みであるので、ここでの説明は割愛する。
【００４３】
ハイサイドトランジスタＰＮ１及びローサイドトランジスタＰＮ２は、第１主電極（ドレイン）、第２主電極（ソース）、及び制御電極（ゲート）を有する。ハイサイドトランジスタＰＮ１及びローサイドトランジスタＰＮ２がバイポーラトランジスタの場合、第１主電極、第２主電極、及び制御電極は、それぞれコレクタ、エミッタ、及びベースに相当する。
【００４４】
ハイサイドトランジスタＰＮ１及びローサイドトランジスタＰＮ２は、半導体装置３０からそれぞれ入力されるハイサイドゲート信号ＨＧ１及びローサイドゲート信号ＬＧ１によってオン／オフ制御される。ハイサイドトランジスタＰＮ１のドレインはスイッチングレギュレータの入力電圧ＶＩＮに接続され、ソースはスイッチングノードＳＷに接続される。ローサイドトランジスタＰＮ２のドレインはスイッチングノードＳＷに接続され、ソースは接地電位ＧＮＤに接続される。ハイサイドトランジスタＰＮ１のゲートとドレインとの間には寄生キャパシタＣＰＨＧＤが介在し、ゲートとソースとの間には寄生キャパシタＣＰＨＧＳが介在する。さらに、ローサイドトランジスタＰＮ２のゲートとドレインとの間には寄生キャパシタＣＰＬＧＤが介在し、ゲートとソースとの間には寄生キャパシタＣＰＬＧＳが介在する。こうした寄生キャパシタは、後述する寄生インダクタンスとともに不所望な共振回路を形成することになり、リンギング発生や異常発振の元となる。本発明は、こうした問題点を克服したドライバ回路及びスイッチングレギュレータを提供する。
【００４５】
さて、スイッチングノードＳＷは、コイルＬ１１の一端に接続される。コイルＬ１１の他端は、抵抗Ｒ１１の一端、キャパシタＣ１２の一端、及び負荷ＲＬの一端に接続される。抵抗Ｒ１１の他端は、抵抗Ｒ１２の一端に接続される。抵抗Ｒ１２の他端は、接地電位ＧＮＤに接続される。抵抗Ｒ１１及びＲ１２の接続点には、フィードバック電圧ＶＦＢが生じる。フィードバック電圧ＶＦＢは、外部端子Ｔ６を介して半導体装置３０のエラーアンプＥＲＲに帰還される。
【００４６】
外部端子Ｔ３とハイサイドトランジスタＰＮ１のゲートとの間には、寄生抵抗ＲＰＨＧと寄生インダクタンスＬＰＨＧが直列に介在する。こうした寄生成分は、外部端子Ｔ３からハイサイドトランジスタＰＮ１のゲートまでの配線距離や、ハイサイドトランジスタＰＮ１の物理的なサイズによって異なる。寄生抵抗ＲＰＨＧと寄生インダクタンスＬＰＨＧが最も小さくなるのは、ハイサイドトランジスタＰＮ１を半導体装置３０の内部に作り込む場合である。配線材料にもよるが、逆にこれらの寄生成分が無視できなくなるのは、外部端子Ｔ３からハイサイドトランジスタＰＮ１までの配線距離が長い場合である。特に、ハイサイドトランジスタＰＮ１を個別部品で構成した場合は、こうした寄生成分の影響が大きくなる。こうした寄生成分は、前述した寄生キャパシタとともに不所望な信号を生じさせる。本発明は、こうした寄生成分の影響を受けないように、ドライバ回路ｈＤＲＶ１から駆動信号ＨＧ１を出力する。
【００４７】
外部端子Ｔ５とローサイドトランジスタＰＮ２のゲートとの間には、寄生抵抗ＲＰＬＧと寄生インダクタンスＬＰＬＧが直列に介在する。こうした寄生成分は、外部端子Ｔ５からローサイドトランジスタＰＮ２のゲートまでの配線距離や、ローサイドトランジスタＰＮ２の物理的なサイズによって異なる。寄生抵抗ＲＰＬＧと寄生インダクタンスＬＰＬＧが最も小さくなるのは、ローサイドトランジスタＰＮ２を半導体装置３０の内部に作り込む場合である。配線材料にもよるが、逆にこれらの寄生成分が無視できなくなるのは、外部端子Ｔ５からローサイドトランジスタＰＮ２までの配線距離が長い場合である。特に、ローサイドトランジスタＰＮ２を個別部品で構成した場合は、こうした寄生成分の影響が大きくなる。いずれにしても、本発明は、こうした寄生成分の影響を受けないように、ドライバ回路ＬＤＲＶ１から駆動信号ＬＧ１を出力する。
【００４８】
ハイサイドトランジスタＰＮ１及びローサイドトランジスタＰＮ２の各ゲート側に存在する寄生成分は、不所望なリンギングを生じさせる因子となる。しかし、本発明では図１及び図２において既に説明したように、ハイサイドゲート信号ＨＧ１とローサイドゲート信号ＬＧ１の立ち上がり及び立下りの少なくともいずれか一方にスルーレートが異なる少なくとも２つの勾配を持たせたので、こうしたリンギングの発生を抑止することができる。
【００４９】
半導体装置３０は、ドライバ回路ＨＤＲＶ１，ＬＤＲＶ１の他にエラーアンプ回路ＥＲＲ、ランプ回路ＲＡＭＰ、パルス幅変調コンパレータＰＷＭ、論理回路ＬＯＧＩＣ、及びレベルシフト回路ＬＳを備える。さらに、遅延回路ＨＨＤＬＹ１，ＨＤＬＹ２，ＬＤＬＹ１，ＬＤＬＹ２及びインバータＨＩＮＶ１，ＨＩＮＶ３，ＬＩＮＶ１，ＬＩＮＶ３を備える。
【００５０】
エラーアンプＥＲＲの反転入力端子（−）にはフィードバック電圧ＶＦＢが入力され、非反転入力端子（＋）には参照電圧ＶＲＥＦが入力される。エラーアンプＥＲＲは、両者の電圧差を比較して誤差電圧ＶＥＲＲを出力する。誤差電圧ＶＥＲＲは、パルス幅変調コンパレータＰＷＭの反転入力端子（−）に入力される。
【００５１】
パルス幅変調コンパレータＰＷＭは、ランプ回路ＲＡＭＰから出力されたランプ電圧ＶＲＡＭＰとエラーアンプ回路ＥＲＲの出力電圧ＶＥＲＲとを比較し、誤差電圧ＶＥＲＲに応じたパルス幅変調信号ＶＰＷＭを出力し、論理回路ＬＯＧＩＣに入力する。
【００５２】
論理回路ＬＯＧＩＣには、例えばＤＣ／ＤＣコンバータを駆動するに用いる信号を生成するために発振器やＲＳフリップフロップ等が内蔵される。論理回路ＬＯＧＩＣは、信号ＤＨ１，ＤＬを出力する。信号ＤＨ１はドライバ回路ＨＤＲＶ１を駆動する信号源（初期信号）となり、信号ＤＬはドライバ回路ＤＲＶ１を駆動する信号源となる。
【００５３】
レベルシフト回路ＬＳは、信号ＤＨ１をレベルシフトした信号ＤＨ２を生成する。信号ＤＨ２は、ドライバ回路ＨＤＲＶ１を駆動するためにブートストラップ電圧ＶＢＯＯＴとスイッチングノードＳＷとの間の電位にレベルシフトされた信号である。
【００５４】
信号ＤＨ２は、ドライバ回路ＨＤＲＶ１を駆動させる初期の信号となり、遅延回路ＨＤＬＹ１，ＨＤＬＹ２に入力される。遅延回路ＨＤＬＹ１は、信号ＤＨ２の例えば立ち上がりのタイミングを検知して遅延信号ＤＨＤ１を生成する。この結果、遅延信号ＤＨＤ１の立ち下がりのタイミングは信号ＤＨ２の立ち下がりのタイミングとほぼ同じとなるが、立ち上がりのタイミングは信号ＤＨ２の立ち上がりのタイミングよりも遅れる。
【００５５】
遅延回路ＨＤＬＹ２は、遅延回路ＨＤＬＹ１とは異なり、信号ＤＨ２の例えば立ち下がりのタイミングを検知して遅延信号ＤＨＤ２を生成する。この結果、遅延信号ＤＨＤ２の立ち上がりのタイミングは信号ＤＨ２の立ち上がりのタイミングとほぼ同じであるが、立ち下がりのタイミングは信号ＤＨ２の立ち下がりのタイミングよりも遅れる。
【００５６】
以上説明したように、遅延回路ＨＤＬＹ１は信号ＤＨ２の立ち上がりのタイミングを、遅延回路ＨＤＬＹ２は信号ＤＨ２の立下りのタイミングをそれぞれ検知して遅延信号を生成する。これは、後段のプルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の動作切替時にデッドタイムをもたせ、外部端子Ｔ２（ブートストラップ電圧入力端子）からプルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を介して外部端子Ｔ４（スイッチングレギュレータの出力端子）に向かって流れる貫通電流を抑止するためである。
【００５７】
信号ＤＬは、ドライバ回路ＬＤＲＶ１を駆動させる初期の信号となり、遅延回路ＬＤＬＹ１，ＬＤＬＹ２に入力される。遅延回路ＬＤＬＹ１は、信号ＤＬの例えば立ち上がりのタイミングを検知して遅延信号ＤＬＤ１を生成する。遅延回路ＨＤＬＹ２は、遅延回路ＨＤＬＹ１とは異なり、信号ＤＬの例えば立ち下がりのタイミングを検知して遅延信号ＤＬＤ２を生成する。信号ＤＬＤ１はインバータＬＩＮＶ１に入力され、遅延信号ＤＬＤ２はインバータＬＩＮＶ３に入力される。インバータＬＩＮＶ１の出力信号ＤＬＩ１及びインバータＬＩＮＶ３の出力信号ＤＬＩ３は、入力信号としてドライバ回路ＬＤＲＶ１に入力される。
【００５８】
遅延回路ＨＤＬＹ１，ＨＤＬＹ２，ＬＤＬＹ１，ＬＤＬＹ２は、プルアップ回路ＰＵ１とプルダウン回路ＰＤ１との動作切替時にデッドタイムをもたせるために備えられる。
【００５９】
図４は、図３のスイッチングレギュレータ３００におけるドライバ回路ＨＤＲＶ１のタイミングチャートである。
【００６０】
（ａ）ＤＨ１は、ドライバ回路ＨＤＲＶ１を駆動するための初期信号であり、論理回路ＬＯＧＩＣから出力される。信号ＤＨ１は、例えば時刻ｔ１で立ち下がり、時刻ｔ７で立ち上がる。
【００６１】
（ｂ）ＤＨ２は、レベルシフト回路ＬＳの出力信号である。信号ＤＨ２は、例えば時刻ｔ１で立ち下がり、時刻ｔ７で立ち上がる。信号ＤＨ２は、信号ＤＨ１と同論理であり、信号ＤＨ１の電位をブートストラップ電圧ＶＢＯＯＴとスイッチングノードＳＷとの間の電位に電圧変換したものである。
【００６２】
（ｃ）ＤＨＤ１は、遅延回路ＨＤＬＹ１の出力信号であり、信号ＤＨ２を遅延回路ＨＤＬＹ１によって遅延させた信号である。遅延回路ＨＤＬＹ１は、例えば信号ＤＨ２の立ち上がりのみを遅延させる。したがって、信号ＤＨＤ１は、例えば時刻ｔ１で立ち下がり、時刻ｔ８で立ち上がる。また、（ｃ）ＤＨＩ２は、インバータＨＩＮＶ２の出力信号であり、信号ＤＨＩ１をインバータＨＩＮＶ２によって反転させた信号である。信号ＤＨＩ２は、結果的に信号ＤＨＤ１とほぼ同じとなる。
【００６３】
（ｄ）ＤＨＩ１は、インバータＨＩＮＶ１の出力信号であり、信号ＤＨＤ１をインバータＨＩＮＶ１によって反転させた信号である。信号ＤＨＩ１は、信号ＤＨＤ１とは異なり、例えば時刻ｔ１で立ち上がり、時刻ｔ８で立ち下がる。
【００６４】
（ｅ）ＨＭ１，ＨＭ２は、トランジスタＨＭ１，ＨＭ２のオン／オフ状態を示す。トランジスタＨＭ１のオン／オフ状態は、信号ＤＨＩ２のハイレベル／ローレベルに依存し、信号ＤＨＩ２がハイレベルのときにオンとなり、ローレベルのときにオフとなる。トランジスタＨＭ２のオン／オフ状態は、信号ＤＨＩ１のローレベル／ハイレベルに依存し、信号ＤＨＩ１がローレベルのときにオンとなり、ハイレベルのときにオフとなる。したがって、トランジスタＨＭ１，ＨＭ２は、同じ区間でオンとなり、オン以外の区間でオフとなる。トランジスタＨＭ１，ＨＭ２は、例えば時刻ｔ１〜ｔ８の区間はオフとなり、その他の区間はオンとなる。
【００６５】
（ｆ）ＤＨＤ２は、遅延回路ＨＤＬＹ２の出力信号であり、信号ＤＨ２を遅延回路ＨＤＬＹ２によって遅延させた信号である。遅延回路ＨＤＬＹ２は、例えば信号ＤＨ２の立ち下がりのみを遅延させる。したがって、信号ＤＨＤ２は、例えば時刻ｔ２で立ち下がり、時刻ｔ７で立ち上がる。
【００６６】
（ｇ）ＤＨＩ３は、インバータＨＩＮＶ３の出力信号であり、信号ＤＨＤ２をインバータＨＩＮＶ３によって反転させた信号である。したがって、信号ＤＨＩ３は、信号ＤＨＤ２とは異なり、例えば時刻ｔ２で立ち上がり、時刻ｔ７で立ち下がる。
【００６７】
（ｈ）ＨＭ４，ＨＭ５は、トランジスタＨＭ４，ＨＭ５のオン／オフ状態を示す。トランジスタＨＭ４，ＨＭ５のオン／オフ状態は、共に信号ＤＨＩ３のハイレベル／ローレベルに依存し、信号ＤＨＩ３がハイレベルのときにオンとなり、ローレベルのときにオフとなる。したがって、トランジスタＨＭ４，ＨＭ５は、例えば時刻ｔ２〜ｔ７の区間はオンとなり、その他の区間はオフとなる。
【００６８】
（ｉ）ＨＧ１は、ドライバ回路ＨＤＲＶ１の外部端子Ｔ３から出力されるハイサイドゲート信号である。ハイサイドゲート信号ＨＧ１は、プルダウン回路ＨＰＤ１がオン、即ちトランジスタＨＭ４，ＨＭ５がオンとなる時刻ｔ２まではハイレベルを維持する。ハイサイドゲート信号ＨＧ１は、時刻ｔ２から第１のスルーレート（傾き）をもった下降を開始し、トランジスタＨＭ３の閾値電圧Ｖｔ＿ＨＭ３に達する時刻ｔ３まで急激に下降する。時刻ｔ３以降は、トランジスタＨＭ３，ＨＭ４には殆ど電流が流れず、トランジスタＨＭ５には抵抗ＨＲ２によって制限された電流が流れる。そのため、ハイサイドゲート信号ＨＧ１は、時刻ｔ３から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった下降を開始し、トランジスタＰＮ１の閾値電圧Ｖｔ＿ＰＮ１に達する時刻ｔ４まで徐々に下降する。ハイサイドゲート信号ＨＧ１は、トランジスタＰＮ１がオンからオフに切り替わる時刻ｔ４〜ｔ５は一定のレベルを維持する。時刻ｔ４〜ｔ５の区間は、抵抗ＨＲ２の大きさ、即ちトランジスタＨＭ５に流れる電流の大きさとトランジスタＰＮ１のゲート・ドレイン容量ＣＰＨＧＤ、ゲート・ソース容量ＣＰＨＧＳによって一義的に決められる。ハイサイドゲート信号ＨＧ１は、トランジスタＰＮ１のオン／オフ遷移が完了する時刻ｔ５から再び第２のスルーレートをもった下降を開始し、ドライバの基準電位であるスイッチング電圧ＶＳＷに達する時刻ｔ６まで徐々に下降する。したがって、ハイサイドゲート信号ＨＧ１の挙動は、時刻ｔ２〜ｔ３の区間はおもにトランジスタＨＭ３，ＨＭ４によって決定され、時刻ｔ３〜時刻ｔ６の区間はトランジスタＨＭ５によって決定される。
【００６９】
（ｉ）ハイサイドゲート信号ＨＧ１は、時刻ｔ６にドライバの基準電位であるスイッチング電圧ＶＳＷに達し、プルアップ回路ＨＰＵ１がオン、即ちトランジスタＨＭ１，ＨＭ２がオンとなる時刻ｔ８までローレベルを維持する。ハイサイドゲート信号ＨＧ１は、時刻ｔ８から第１のスルーレート（傾き）をもった上昇を開始し、ドライバ回路の電源電圧よりもトランジスタＨＭ１の閾値電圧Ｖｔ＿ＨＭ１だけ低い電圧に達する時刻ｔ９まで急激に上昇する。時刻ｔ９以降は、トランジスタＨＭ１には殆ど電流が流れず、トランジスタＨＭ２には抵抗ＨＲ１によって制限された電流が流れる。そのため、ハイサイドゲート信号ＨＧ１は、時刻ｔ９から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった上昇を開始し、トランジスタＰＮ１の閾値電圧Ｖｔ＿ＰＮ１に達する時刻ｔ１０まで徐々に上昇する。ハイサイドゲート信号ＨＧ１は、トランジスタＰＮ１がオフからオンに切り替わる時刻ｔ１０〜ｔ１１は一定のレベルを維持する。時刻ｔ１０〜ｔ１１の区間は、抵抗ＨＲ１の大きさ、即ちトランジスタＨＭ２に流れる電流の大きさとトランジスタＰＮ１のゲート・ドレイン容量ＣＰＨＧＤ、ゲート・ソース容量ＣＰＨＧＳによって一義的に決められる。ハイサイドゲート信号ＨＧ１は、トランジスタＰＮ１のオフ／オン遷移が完了する時刻ｔ１１から再び第２のスルーレートをもった上昇を開始し、ドライバの電源電圧であるブートストラップ電圧ＶＢＯＯＴに達する時刻ｔ１２まで徐々に上昇する。したがって、ハイサイドゲート信号ＨＧ１の挙動は、時刻ｔ８〜ｔ９の区間はおもにトランジスタＨＭ１によって決定され、時刻ｔ９〜時刻ｔ１２の区間はトランジスタＨＭ２によって決定される。
【００７０】
また、（ｉ）ＨＧ２は、寄生抵抗ＲＰＨＧ及び寄生インダクタンスＬＰＨＧの影響を受けたハイサイドゲート信号である。即ち、ハイサイドトランジスタＰＮ１のゲートにはハイサイドゲート信号ＨＧ２が入力される。ハイサイドゲート信号ＨＧ２は、抵抗及びインダクタの寄生成分を受けたにも関わらず、ハイサイドゲート信号ＨＧ１とほぼ同じ信号波形になることを示す。これは、ドライバ回路から出力されるハイサイドゲート信号ＨＧ１の立ち下がり／立ち上がりにある程度の勾配をもたせることで、こうした寄生成分の影響が抑止されることを示す。
【００７１】
（ｊ）ＰＮ１は、ハイサイドトランジスタＰＮ１のオン／オフ状態を示す。ハイサイドトランジスタＰＮ１のオン／オフ状態は、ハイサイドゲート信号ＨＧ２に依存し、ハイサイドゲート信号ＨＧ２がハイサイドトランジスタＰＮ１の閾値電圧Ｖｔ＿ＰＮ１よりも高いときにオンとなり、低いときにオフとなる。したがって、ハイサイドトランジスタＰＮ１は、例えば時刻ｔ４以前の区間はオンとなり、時刻ｔ４〜ｔ５の区間はオンからオフに切り替わり、時刻ｔ５〜ｔ１０の区間はオフとなる。さらに、時刻ｔ１０〜ｔ１１の区間はオフからオンに切り替わり、時刻ｔ１１以降の区間はオンとなる。
【００７２】
（ｋ）ＶＤＳ＿ＰＮ１は、ハイサイドトランジスタＰＮ１のドレイン・ソース間の電圧である。ドレイン・ソース間電圧ＶＤＳ＿ＰＮ１は、ハイサイドトランジスタＰＮ１のオン／オフにほぼ依存する。したがって、ドレイン・ソース間電圧ＶＤＳ＿ＰＮ１は、時刻ｔ４以前の区間はローレベル（ハイサイドトランジスタＰＮ１がオン）となり、時刻ｔ４〜ｔ５の区間はローレベルからハイレベルに切り替わり、時刻ｔ５〜ｔ１０の区間はハイレベル（ハイサイドトランジスタＰＮ１がオフ）となる。さらに、時刻ｔ１０〜ｔ１１の区間はハイレベルからローレベルに切り替わり、時刻ｔ１１以降の区間はローレベルとなる。
【００７３】
図５は、図３のスイッチングレギュレータ３００におけるドライバ回路ＬＤＲＶ１のタイミングチャートである。
【００７４】
（ａ）ＤＬは、ローサイドドライバ回路ＬＤＲＶ１を駆動するための初期信号であり、論理回路ＬＯＧＩＣから出力される。信号ＤＬは、例えば時刻ｔ１で立ち上がり、時刻ｔ７で立ち下がる。なお、立ち上がり／立ち下がりのタイミングは設計的事項に過ぎず、時刻ｔ１で立ち下がり、時刻ｔ７で立ち上がるようにしてもかまわない。
【００７５】
（ｂ）ＤＬＤ１は、遅延回路ＬＤＬＹ１の出力信号であり、信号ＤＬを遅延回路ＬＤＬＹ１によって遅延させた信号である。遅延回路ＬＤＬＹ１は、例えば信号ＤＬの立ち上がりのみを遅延させる。したがって、信号ＤＬＤ１は、例えば時刻ｔ２で立ち上がり、時刻ｔ７で立ち下がる。また、（ｂ）ＤＬＩ２は、インバータＬＩＮＶ２の出力信号であり、信号ＤＬＩ１をインバータＬＩＮＶ２によって反転させた信号である。信号ＤＬＩ２は、結果的に信号ＤＬＤ１とほぼ同じとなる。
【００７６】
（ｃ）ＤＬＩ１は、インバータＬＩＮＶ１の出力信号であり、信号ＤＬＤ１をインバータＬＩＮＶ１によって反転させた信号である。信号ＤＬＩ１は、例えば時刻ｔ２で立ち下がり、時刻ｔ７で立ち上がる。
【００７７】
（ｄ）ＬＭ１，ＬＭ２は、トランジスタＬＭ１，ＬＭ２のオン／オフ状態を示す。トランジスタＬＭ１のオン／オフ状態は、信号ＤＬＩ２のハイレベル／ローレベルに依存し、信号ＤＬＩ２がハイレベルのときにオンとなり、ローレベルのときにオフとなる。トランジスタＬＭ２のオン／オフ状態は、信号ＤＬＩ１のローレベル／ハイレベルに依存し、信号ＤＬＩ１がローレベルのときにオンとなり、ハイレベルのときにオフとなる。したがって、トランジスタＬＭ１，ＬＭ２は同じ区間でオンとなり、オン以外の区間でオフとなる。トランジスタＬＭ１，ＬＭ２は、例えば時刻ｔ２〜ｔ７の区間はオンとなり、その他の区間はオフとなる。
【００７８】
（ｅ）ＤＬＤ２は、遅延回路ＬＤＬＹ２の出力信号であり、信号ＤＬを遅延回路ＬＤＬＹ２によって遅延させた信号である。遅延回路ＬＤＬＹ２は、例えば信号ＤＬの立ち下がりのみを遅延させる。したがって、信号ＤＬＤ２は、例えば時刻ｔ１で立ち上がり、時刻ｔ８で立ち下がる。
【００７９】
（ｆ）ＤＬＩ３は、インバータＬＩＮＶ３の出力信号であり、信号ＤＬＤ２をインバータＬＩＮＶ３によって反転させた信号である。したがって、信号ＤＬＩ３は、例えば時刻ｔ１で立ち下がり、時刻ｔ８で立ち上がる。
【００８０】
（ｇ）ＬＭ４，ＬＭ５は、トランジスタＬＭ４，ＬＭ５のオン／オフ状態を示す。トランジスタＬＭ４，ＬＭ５のオン／オフ状態は、共に信号ＤＬＩ３のハイレベル／ローレベルに依存し、信号ＤＬＩ３がハイレベルのときにオンとなり、ローレベルのときにオフとなる。したがって、トランジスタＬＭ４，ＬＭ５は、例えば時刻ｔ１〜ｔ８の区間はオフとなり、その他の区間はオンとなる。
【００８１】
（ｈ）ＬＧ１は、ドライバ回路ＬＤＲＶ１の外部端子Ｔ５から出力されるローサイドゲート信号である。ローサイドゲート信号ＬＧ１は、プルアップ回路ＬＰＵ１がオン、即ちトランジスタＬＭ１，ＬＭ２がオンとなる時刻ｔ２まではローレベルを維持する。ローサイドゲート信号ＬＧ１は、時刻ｔ２から第１のスルーレート（傾き）をもった上昇を開始し、ドライバ回路の電源電圧よりもトランジスタＬＭ１の閾値電圧Ｖｔ＿ＬＭ１だけ低い電圧に達する時刻ｔ３まで急激に上昇する。時刻ｔ３以降は、トランジスタＬＭ１には殆ど電流が流れず、トランジスタＬＭ２には抵抗ＬＲ１によって制限された電流が流れる。そのため、ローサイドゲート信号ＬＧ１は、時刻ｔ３から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった上昇を開始し、トランジスタＰＮ２の閾値電圧Ｖｔ＿ＰＮ２に達する時刻ｔ４まで徐々に上昇する。ローサイドゲート信号ＬＧ１は、トランジスタＰＮ２がオフからオンに切り替わる時刻ｔ４〜ｔ５は一定のレベルを維持する。時刻ｔ４〜ｔ５の区間は、抵抗ＬＲ１の大きさ、即ちトランジスタＬＭ５に流れる電流の大きさとトランジスタＰＮ２のゲート・ドレイン容量ＣＰＬＧＤ、ゲート・ソース容量ＣＰＬＧＳによって一義的に決められる。ローサイドゲート信号ＬＧ１は、トランジスタＰＮ２のオフ／オン遷移が完了する時刻ｔ５から再び第２のスルーレートをもった上昇を開始し、ドライバの電源電圧ＶＲＥＧに達する時刻ｔ６まで徐々に上昇する。したがって、ローサイドゲート信号ＬＧ１の挙動は、時刻ｔ２〜ｔ３の区間はおもにトランジスタＬＭ１によって決定され、時刻ｔ３〜時刻ｔ６の区間はトランジスタＬＭ２によって決定される。
【００８２】
（ｈ）ローサイドゲート信号ＬＧ１は、時刻ｔ６にドライバの電源電圧ＶＲＥＧに達し、プルダウン回路ＬＰＤ１がオン、即ちトランジスタＬＭ４，ＬＭ５がオンとなる時刻ｔ８までハイレベルを維持する。ローサイドゲート信号ＬＧ１は、時刻ｔ８から第１のスルーレート（傾き）をもった下降を開始し、トランジスタＬＭ３の閾値電圧Ｖｔ＿ＬＭ３に達する時刻ｔ９まで急激に下降する。時刻ｔ９以降は、トランジスタＬＭ３，ＬＭ４には殆ど電流が流れず、トランジスタＬＭ５には抵抗ＬＲ２によって制限された電流が流れる。そのため、ローサイドゲート信号ＬＧ１は、時刻ｔ９から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった下降を開始し、トランジスタＰＮ２の閾値電圧Ｖｔ＿ＰＮ２に達する時刻ｔ１０まで徐々に下降する。ローサイドゲート信号ＬＧ１は、トランジスタＰＮ２がオンからオフに切り替わる時刻ｔ１０〜ｔ１１は一定のレベルを維持する。時刻ｔ１０〜ｔ１１の区間は、抵抗ＬＲ２の大きさ、即ちトランジスタＬＭ５に流れる電流の大きさとトランジスタＰＮ２のゲート・ドレイン容量ＣＰＬＧＤ、ゲート・ソース容量ＣＰＬＧＳによって一義的に決められる。ローサイドゲート信号ＬＧ１は、トランジスタＰＮ２のオン／オフ遷移が完了する時刻ｔ１１から再び第２のスルーレートをもった下降を開始し、ドライバの基準電位である接地電位ＧＮＤに達する時刻ｔ１２まで徐々に下降する。したがって、ローサイドゲート信号ＬＧ１の挙動は、時刻ｔ８〜ｔ９の区間はおもにトランジスタＬＭ３，ＬＭ４によって決定され、時刻ｔ９〜時刻ｔ１２の区間はトランジスタＬＭ５によって決定される。
【００８３】
また、（ｈ）ＬＧ２は、寄生抵抗ＲＰＬＧ及び寄生インダクタンスＬＰＬＧの影響を受けたローサイドゲート信号である。即ち、ローサイドトランジスタＰＮ２のゲートにはローサイドゲート信号ＬＧ２が入力される。ローサイドゲート信号ＬＧ２は、抵抗及びインダクタの寄生成分を受けたにも関わらず、ローサイドゲート信号ＬＧ１とほぼ同じ信号波形になることを示す。これは、ドライバ回路ＬＤＲＶ１から出力されるローサイドゲート信号ＬＧ１の立ち上がり／立ち下がりにある程度の勾配をもたせることで、こうした寄生成分の影響が抑止されることを示す。
【００８４】
（ｉ）ＰＮ２は、ローサイドトランジスタＰＮ２のオン／オフ状態を示す。ローサイドトランジスタＰＮ２のオン／オフ状態は、ローサイドゲート信号ＬＧ２に依存し、ローサイドゲート信号ＬＧ２がローサイドトランジスタＰＮ２の閾値電圧Ｖｔ＿ＰＮ２よりも高いときにオンとなり、低いときにオフとなる。したがって、ローサイドトランジスタＰＮ２は、例えば時刻ｔ４以前の区間はオフとなり、時刻ｔ４〜ｔ５の区間はオフからオンに切り替わり、時刻ｔ５〜ｔ１０の区間はオンとなる。さらに、時刻ｔ１０〜ｔ１１の区間はオンからオフに切り替わり、時刻ｔ１１以降の区間はオフとなる。
【００８５】
（ｊ）ＶＤＳ＿ＰＮ２は、ローサイドトランジスタＰＮ２のドレイン・ソース間の電圧である。ドレイン・ソース間電圧ＶＤＳ＿ＰＮ２は、ローサイドトランジスタＰＮ２のオン／オフにほぼ依存する。したがって、ドレイン・ソース間電圧ＶＤＳ＿ＰＮ２は、時刻ｔ４以前の区間はハイレベル（ローサイドトランジスタＰＮ２がオフ）となり、時刻ｔ４〜ｔ５の区間はハイレベルからローレベルに切り替わり、時刻ｔ５〜ｔ１０の区間はローレベル（ローサイドトランジスタＰＮ２がオン）となる。さらに、時刻ｔ１０〜ｔ１１の区間はローレベルからハイレベルに切り替わり、時刻ｔ１１以降の区間はハイレベルとなる。
【００８６】
以上、図４及び図５のタイミングチャートを用いて、図３のスイッチングレギュレータ３００のおもなノードの信号波形について説明した。スイッチングレギュレータ３００で発生するリンギングの抑止は、半導体装置３０に内蔵したドライバ回路ＨＤＲＶ１，ＬＤＲＶ１から出力されるゲート信号の立ち上がり／立ち下がりの少なくとも一方に第１のスルーレート及び第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもたせるようにし、かつこれら２つのスルーレートが切り替わるレベルをＭＯＳトランジスタの閾値電圧を利用して一義的に設定することで、比較的簡易な回路構成で達成することができる。
【００８７】
（スイッチングレギュレータの第２実施形態）
図６は、本発明に係るドライバ回路を適用したスイッチングレギュレータの第２実施形態の回路図である。図６の半導体装置６０は、図３に示した半導体装置３０と次の２点で大きく相違する。１つ目はドライバ回路の回路構成である。図６においては、図３に示したドライバ回路ＨＤＲＶ１をドライバ回路ＨＤＲＶ１Ａに置き換え、ドライバ回路ＬＤＲＶ１をドライブ回路ＬＤＲＶ１Ａに置き換える。さらに、ドライバ回路ＨＤＲＶ１Ａはプルアップ回路ＨＰＵ１Ａ及びプルダウン回路ＨＰＤ１Ａを備え、ドライバ回路ＬＤＲＶ１Ａはプルアップ回路ＬＰＵ１Ａ及びプルダウン回路ＬＰＤ１Ａを備える。これらの回路は、図３のものと比較するとトランジスタを１つ追加している点で相違する。例えば、プルアップ回路ＨＰＵ１Ａは図３のプルアップ回路ＨＰＵ１よりもトランジスタＨＭ１１が追加される。また、プルダウン回路ＨＰＤ１Ａは、図３のプルダウン回路ＨＰＤ１よりもトランジスタＨＭ１２が追加される。トランジスタＨＭ１１は、トランジスタＨＭ１，ＨＭ２及び抵抗ＨＲ１によるプルアップ動作のスルーレートを所定のタイミングで大きくする機能を有する。また、トランジスタＨＭ１２は、トランジスタＨＭ３〜ＨＭ５及び抵抗ＨＲ２によるプルダウン動作のスルーレートを所定のタイミングで大きくする機能を有する。
【００８８】
図６の半導体装置６０と図３の半導体装置３０との相違点の２つ目は、遅延回路の段数にある。例えば、図６の半導体装置６０は、プルアップ回路ＨＰＵ１ＡのトランジスタＨＭ１１のゲート側とインバータＨＩＮＶ１の出力側との間に遅延回路ＨＤＬＹ３を有する。遅延回路ＨＤＬＹ３は、信号ＤＨＩ１の例えば立ち下がりのみを遅延させる。遅延した信号ＤＨＤ３によって、トランジスタＨＭ１，ＨＭ２がオンした後にトランジスタＨＭ１１をオンさせる機能を有する。トランジスタＨＭ１１は、スイッチとしての機能の他に、第３のスルーレートを設定する機能を有する。この第３のスルーレートの傾きは、トランジスタＨＭ２による第２のスルーレートよりも大きい。こうした機能をトランジスタＨＭ１１にもたせるために、遅延回路ＨＤＬＹ３が用意される。また、プルダウン回路ＨＰＤ１ＡのトランジスタＨＭ１２のゲート側とインバータＨＩＮＶ３の出力側との間に遅延回路ＨＤＬＹ４を有する。遅延回路ＨＤＬＹ４は、信号ＤＨＩ３の例えば立ち上がりのみを遅延させる。遅延した信号ＤＨＤ４によって、トランジスタＨＭ４，ＨＭ５がオンした後にトランジスタＨＭ１２をオンさせる機能を有する。トランジスタＨＭ１２は、スイッチとしての機能の他に、第３のスルーレートを設定する機能を有する。この第３のスルーレートの傾きは、トランジスタＨＭ２による第２のスルーレートよりも大きい。こうした機能をトランジスタＨＭ１２にもたせるために、遅延回路ＨＤＬＹ４が用意される。
【００８９】
以上、図６と図３との相違点について説明した。なお、ドライバ回路ＬＤＲＶ１Ａの具体的な回路構成については、ドライバ回路ＨＤＲＶ１Ａの回路構成とほぼ同じであるので詳細な説明は割愛する。
【００９０】
図７は、図６のスイッチングレギュレータ６００におけるドライバ回路ＨＤＲＶ１Ａのタイミングチャートである。図７の（ａ）〜（ｈ）の信号ＤＨ１，ＤＨ２，ＤＨＤ１，ＤＨＤ２，ＤＨＩ１，ＤＨＩ２，ＤＨＩ３，ＨＭ１，ＨＭ２，ＨＭ４，及びＨＭ５の立ち上がり／立ち下がりは、実質的には図４の（ａ）〜（ｈ）とそれぞれほぼ同じである。したがって、これらの信号についての説明は割愛し、相違する（ｉ）〜（ｏ）について説明する。
【００９１】
（ｉ）ＤＨＤ３は、遅延回路ＨＤＬＹ３の出力信号であり、信号ＤＨＩ１を遅延回路ＨＤＬＹ３によって遅延させた信号である。遅延回路ＨＤＬＹ３は、例えば信号ＤＨＩ１の立ち下がりのみを遅延させる。したがって、信号ＤＨＤ３は、例えば時刻ｔ１で立ち上がり、時刻ｔ１４で立ち下がる。
【００９２】
（ｊ）ＨＭ１１は、トランジスタＨＭ１１のオン／オフ状態を示す。トランジスタＨＭ１１のオン／オフ状態は、信号ＤＨＤ３のローレベル／ハイレベルに依存する。したがって、トランジスタＨＭ１１は、例えば時刻ｔ１〜ｔ１４の区間はオフとなり、その他の区間はオンとなる。
【００９３】
（ｋ）ＤＨＤ４は、遅延回路ＨＤＬＹ４の出力信号であり、信号ＤＨＩ３を遅延回路ＨＤＬＹ４によって遅延させた信号である。遅延回路ＨＤＬＹ４は、例えば信号ＤＨＩ３の立ち上がりのみを遅延させる。したがって、信号ＤＨＤ４は、例えば時刻ｔ６で立ち上がり、時刻ｔ９で立ち下がる。
【００９４】
（ｌ）ＨＭ１２は、トランジスタＨＭ１２のオン／オフ状態を示す。トランジスタＨＭ１２のオン／オフ状態は、信号ＤＨＤ４のハイレベル／ローレベルに依存する。したがって、トランジスタＨＭ１２は、例えば時刻ｔ６〜ｔ９の区間はオンとなり、その他の区間はオフとなる。
【００９５】
（ｍ）ＨＧ１はドライバ回路ＨＤＲＶ１Ａから出力されるハイサイドゲート信号であり、（ｍ）ＨＧ２はハイサイドトランジスタＰＮ１のゲートに入力されるハイサイドゲート信号である。ハイサイドゲート信号ＨＧ１，ＨＧ２の波形は、ほぼ同じとなる。即ち、寄生抵抗ＲＰHＧ及び寄生インダクタンスＬＰＨＧの影響を受ける前と受けた後のハイサイドゲート信号の波形はほぼ同じであることを示す。これは、ドライバ回路ＨＤＲＶ１Ａから出力されるハイサイドゲート信号ＨＧ１の立ち下がり／立ち上がりにある程度の勾配をもたせることで、こうした寄生成分の影響が抑止されることを示す。
【００９６】
ハイサイドゲート信号ＨＧ１，ＨＧ２は、プルダウン回路ＨＰＤ１Ａがオン、即ちトランジスタＨＭ４，ＨＭ５がオンとなる時刻ｔ２まではハイレベルを維持する。ハイサイドゲート信号ＨＧ１，ＨＧ２は、時刻ｔ２から第１のスルーレート（傾き）をもった下降を開始し、トランジスタＨＭ３の閾値電圧Ｖｔ＿ＨＭ３に達する時刻ｔ３まで急激に下降する。時刻ｔ３以降は、トランジスタＨＭ３，ＨＭ４には殆ど電流が流れず、トランジスタＨＭ５には抵抗ＨＲ２によって制限された電流が流れる。そのため、ハイサイドゲート信号ＨＧ１，ＨＧ２は、時刻ｔ３から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった下降を開始し、トランジスタＰＮ１の閾値電圧Ｖｔ＿ＰＮ１に達する時刻ｔ４まで徐々に下降する。ハイサイドゲート信号ＨＧ１は、トランジスタＰＮ１がオンからオフに切り替わる時刻ｔ４〜ｔ５は一定のレベルを維持する。時刻ｔ４〜ｔ５の区間は、抵抗ＨＲ２の大きさ、即ちトランジスタＨＭ５に流れる電流の大きさとトランジスタＰＮ１のゲート・ドレイン容量ＣＰＨＧＤ、ゲート・ソース容量ＣＰＨＧＳによって一義的に決められる。ハイサイドゲート信号ＨＧ１，ＨＧ２は、トランジスタＰＮ１のオン／オフ遷移が完了する時刻ｔ５から再び第２のスルーレートをもった下降を開始し、トランジスタＨＭ１２がオンとなる時刻ｔ６まで徐々に下降する。ハイサイドゲート信号ＨＧ１，ＨＧ２は、時刻ｔ６から再び急激な下降を開始し、ドライバの基準電位であるスイッチング電圧ＶＳＷに達する時刻ｔ７まで急激に下降する。したがって、ハイサイドゲート信号ＨＧ１，ＨＧ２の挙動は、時刻ｔ２〜ｔ３の区間はおもにトランジスタＨＭ３，ＨＭ４によって決定され、時刻ｔ３〜時刻ｔ６の区間はトランジスタＨＭ５によって決定され、時刻ｔ６〜ｔ７の区間はトランジスタＨＭ１２によって決定される。なお、トランジスタＨＭ１２が存在しない場合は、ハイサイドゲート信号ＨＧ１，ＨＧ２がドライバの基準電位であるスイッチング電圧ＶＳＷに達するまでに要する時間は時刻ｔ８まで延びることになる。即ち、ドライバ回路ＤＲＶＨＤＲＶ１Ａを用いることで、プルダウンに要する時間を短縮することができる。トランジスタＨＭ１２をオンさせることによるリンギングの発生が懸念されるが、ハイサイドトランジスタＰＮ１はトランジスタＨＭ１２がオンとなる前に既にオフ状態であるのでスイッチングレギュレータ６００全体としてはリンギングの影響は殆ど受けない。
【００９７】
ハイサイドゲート信号ＨＧ１，ＨＧ２は、時刻ｔ７にドライバの基準電位であるスイッチング電圧ＶＳＷに達し、プルアップ回路ＨＰＵ１Ａがオン、即ちトランジスタＨＭ１，ＨＭ２がオンとなる時刻ｔ１０までローレベルを維持する。ハイサイドゲート信号ＨＧ１，ＨＧ２は、時刻ｔ１０から第１のスルーレート（傾き）をもった上昇を開始し、ドライバ回路の電源電圧よりもトランジスタＨＭ１の閾値電圧Ｖｔ＿ＨＭ１だけ低い電圧に達する時刻ｔ１１まで急激に上昇する。時刻ｔ１１以降は、トランジスタＨＭ１には殆ど電流が流れず、トランジスタＨＭ２には抵抗ＨＲ１によって制限された電流が流れる。そのため、ハイサイドゲート信号ＨＧ１，ＨＧ２は、時刻ｔ１１から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった上昇を開始し、トランジスタＰＮ１の閾値電圧Ｖｔ＿ＰＮ１に達する時刻ｔ１２まで徐々に上昇する。ハイサイドゲート信号ＨＧ１，ＨＧ２は、トランジスタＰＮ１がオフからオンに切り替わる時刻ｔ１２〜ｔ１３は一定のレベルを維持する。時刻ｔ１２〜ｔ１３の区間は、抵抗ＨＲ１の大きさ、即ちトランジスタＨＭ２に流れる電流の大きさとトランジスタＰＮ１のゲート・ドレイン容量ＣＰＨＧＤ、ゲート・ソース容量ＣＰＨＧＳによって一義的に決められる。ハイサイドゲート信号ＨＧ１，ＨＧ２は、トランジスタＰＮ１のオフ／オン遷移が完了する時刻ｔ１３から再び第２のスルーレートをもった上昇を開始し、トランジスタＨＭ１１がオンとなる時刻ｔ１４まで徐々に上昇する。ハイサイドゲート信号ＨＧ１，ＨＧ２は、時刻ｔ１４から再び急激な上昇を開始し、ドライバの電源電圧であるブートストラップ電圧ＶＢＯＯＴに達する時刻ｔ１５まで急激に上昇する。したがって、ハイサイドゲート信号ＨＧ１の挙動は、時刻ｔ９〜ｔ１０の区間はおもにトランジスタＭ１によって決定され、時刻ｔ１０〜時刻ｔ１４の区間はトランジスタＭ２によって決定され、時刻ｔ１４〜ｔ１５の区間はトランジスタＨＭ１１によって決定される。なお、トランジスタＨＭ１１が存在しない場合は、ハイサイドゲート信号ＨＧ１，ＨＧ２がドライバの電源電圧であるブートストラップ電圧ＶＢＯＯＴに達するまでに要する時間は時刻ｔ１６まで延びることになる。即ち、ドライバ回路ＨＤＲＶ１Ａを用いることで、プルアップに要する時間を短縮することができる。トランジスタＨＭ１１をオンさせることによるリンギングの発生が懸念されるが、ハイサイドトランジスタＰＮ１はトランジスタＨＭ１１がオンとなる前に既にオン状態であるのでスイッチングレギュレータ６００全体としてはリンギングの影響は殆ど受けない。
【００９８】
（ｎ）ＰＮ１は、ハイサイドトランジスタＰＮ１のオン／オフ状態を示す。ハイサイドトランジスタＰＮ１のオン／オフ状態は、ハイサイドゲート信号ＨＧ２に依存し、ハイサイドゲート信号ＨＧ２がハイサイドトランジスタＰＮ１の閾値電圧Ｖｔ＿ＰＮ１よりも高いときにオンとなり、低いときにオフとなる。したがって、ハイサイドトランジスタＰＮ１は、例えば時刻ｔ４以前の区間はオンとなり、時刻ｔ４〜ｔ５の区間はオンからオフに切り替わり、時刻ｔ５〜ｔ１２の区間はオフとなる。さらに、時刻ｔ１２〜ｔ１３の区間はオフからオンに切り替わり、時刻ｔ１３以降の区間はオンとなる。
【００９９】
（ｎ）ＶＤＳ＿ＰＮ１は、ハイサイドトランジスタＰＮ１のドレイン・ソース間の電圧である。ドレイン・ソース間電圧ＶＤＳ＿ＰＮ１は、ハイサイドトランジスタＰＮ１のオン／オフにほぼ依存する。したがって、ドレイン・ソース間電圧ＶＤＳ＿ＰＮ１は、時刻ｔ４以前の区間はローレベル（ハイサイドトランジスタＰＮ１がオン）となり、時刻ｔ４〜ｔ５の区間はローレベルからハイレベルに切り替わり、時刻ｔ５〜ｔ１２の区間はハイレベル（ハイサイドトランジスタＰＮ１がオフ）となる。さらに、時刻ｔ１２〜ｔ１３の区間はハイレベルからローレベルに切り替わり、時刻ｔ１３以降の区間はローレベルとなる。
【０１００】
図８は、図６のスイッチングレギュレータ６００におけるドライバ回路ＬＤＲＶ１Ａのタイミングチャートである。図８の（ａ）〜（ｇ）の信号ＤＬ，ＤＬＤ１，ＤＬＤ２，ＤＬＩ１，ＤＬＩ２，ＤＬＩ３，ＬＭ１，ＬＭ２，ＬＭ４，及びＬＭ５の立ち上がり／立ち下がりは、実質的には図５の（ａ）〜（ｇ）とそれぞれほぼ同じである。したがって、これらの信号についての説明は割愛し、相違する（ｈ）〜（ｎ）について説明する。
【０１０１】
（ｈ）ＤＬＤ３は、遅延回路ＬＤＬＹ３の出力信号であり、信号ＤＬＩ１を遅延回路ＬＤＬＹ３によって遅延させた信号である。遅延回路ＬＤＬＹ３は、信号ＤＬＩ１の立ち下がりのみを遅延させる。したがって、信号ＤＬＤ３は、例えば時刻ｔ６で立ち下がり、時刻ｔ９で立ち上がる。
【０１０２】
（ｉ）ＬＭ１１は、トランジスタＬＭ１１のオン／オフ状態を示す。トランジスタＬＭ１１のオン／オフ状態は、信号ＤＬＤ３のローレベル／ハイレベルに依存する。したがって、トランジスタＬＭ１１は、例えば時刻ｔ６〜ｔ９の区間はオンとなり、その他の区間はオフとなる。
【０１０３】
（ｊ）ＤＬＤ４は、遅延回路ＬＤＬＹ４の出力信号であり、信号ＤＬＩ２を遅延回路ＬＤＬＹ４によって遅延させた信号である。遅延回路ＬＤＬＹ４は、信号ＤＬＩ２の立ち上がりのみを遅延させる。したがって、信号ＤＬＤ４は、例えば時刻ｔ１で立ち下がり、時刻ｔ１４で立ち上がる。
【０１０４】
（ｋ）ＬＭ１２は、トランジスタＬＭ１２のオン／オフ状態を示す。トランジスタＬＭ１２のオン／オフ状態は、信号ＤＬＤ４のハイレベル／ローレベルに依存する。したがって、トランジスタＬＭ１２は、例えば時刻ｔ１〜ｔ１４の区間はオフとなり、その他の区間はオンとなる。
【０１０５】
（ｌ）ＬＧ１はドライバ回路ＬＤＲＶ１Ａから出力されるローサイドゲート信号であり、（ｍ）ＬＧ２はローサイドトランジスタＰＮ２のゲートに入力されるローサイドゲート信号である。ローサイドゲート信号ＬＧ１，ＬＧ２の波形は、ほぼ同じとなる。即ち、寄生抵抗ＲＰＬＧ及び寄生インダクタンスＬＰＬＧの影響を受ける前と受けた後のローサイドゲート信号の波形はほぼ同じであることを示す。これは、ドライバ回路ＬＤＲＶ１Ａから出力されるローサイドゲート信号ＬＧ１の立ち上がり／立ち下がりにある程度の勾配をもたせることで、こうした寄生成分の影響が抑止されることを示す。
【０１０６】
ローサイドゲート信号ＬＧ１，ＬＧ２は、プルアップ回路ＬＰＵ１Ａがオン、即ちトランジスタＬＭ１，ＬＭ２がオンとなる時刻ｔ２まではローレベルを維持する。ローサイドゲート信号ＬＧ１，ＬＧ２は、時刻ｔ２から第１のスルーレート（傾き）をもった上昇を開始し、ドライバ回路の電源電圧よりもトランジスタＬＭ１の閾値電圧Ｖｔ＿ＬＭ１だけ低い電圧に達する時刻ｔ３まで急激に上昇する。時刻ｔ３以降は、トランジスタＬＭ１には殆ど電流が流れず、トランジスタＬＭ２には抵抗ＬＲ１によって制限された電流が流れる。そのため、ローサイドゲート信号ＬＧ１，ＬＧ２は、時刻ｔ３から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった上昇を開始し、トランジスタＰＮ２の閾値電圧Ｖｔ＿ＰＮ２に達する時刻ｔ４まで徐々に上昇する。ローサイドゲート信号ＬＧ１，ＬＧ２は、トランジスタＰＮ２がオフからオンに切り替わる時刻ｔ４〜ｔ５は一定のレベルを維持する。時刻ｔ４〜ｔ５の区間は、抵抗ＬＲ１の大きさ、即ちトランジスタＬＭ２に流れる電流の大きさとトランジスタＰＮ２のゲート・ドレイン容量ＣＰＬＧＤ、ゲート・ソース容量ＣＰＬＧＳによって一義的に決められる。ローサイドゲート信号ＬＧ１，ＬＧ２は、トランジスタＰＮ２のオフ／オン遷移が完了する時刻ｔ５から再び第２のスルーレートをもった上昇を開始し、トランジスタＬＭ１１がオンとなる時刻ｔ６まで徐々に上昇する。ローサイドゲート信号ＬＧ１，ＬＧ２は、時刻ｔ６から再び急激な上昇を開始し、ドライバの電源電圧ＶＲＥＧに達する時刻ｔ７まで急激に上昇する。したがって、ローサイドゲート信号ＬＧ１，ＬＧ２の挙動は、時刻ｔ２〜ｔ３の区間はおもにトランジスタＬＭ１によって決定され、時刻ｔ３〜時刻ｔ６の区間はトランジスタＬＭ２によって決定され、時刻ｔ６〜ｔ７の区間はトランジスタＬＭ１１によって決定される。なお、トランジスタＬＭ１１が存在しない場合は、ローサイドゲート信号ＬＧ１，ＬＧ２がドライバの電源電圧ＶＲＥＧに達するまでに要する時間は時刻ｔ８まで延びることになる。即ち、ドライバ回路ＬＤＲＶ１Ａを用いることで、プルアップに要する時間を短縮することができる。トランジスタＬＭ１１をオンさせることによるリンギングの発生が懸念されるが、ローサイドトランジスタＰＮ２はトランジスタＬＭ１１がオンとなる前に既にオン状態であるのでスイッチングレギュレータ６００全体としてはリンギングの影響は殆ど受けない。
【０１０７】
ローサイドゲート信号ＬＧ１，ＬＧ２は、時刻ｔ７にドライバの電源電圧ＶＲＥＧに達し、プルダウン回路ＬＰＤ１Ａがオン、即ちトランジスタＬＭ４，ＬＭ５がオンとなる時刻ｔ１０までハイレベルを維持する。ローサイドゲート信号ＬＧ１，ＬＧ２は、時刻ｔ１０から第１のスルーレート（傾き）をもった下降を開始し、トランジスタＬＭ３の閾値電圧Ｖｔ＿ＬＭ３に達する時刻ｔ１１で急激に下降する。時刻ｔ１１以降は、トランジスタＬＭ３，ＬＭ４には殆ど電流が流れず、トランジスタＬＭ５には抵抗ＬＲ２によって制限された電流が流れる。そのため、ローサイドゲート信号ＬＧ１，ＬＧ２は、時刻ｔ１１から第１のスルーレートよりも勾配が緩やかな第２のスルーレートをもった下降を開始し、トランジスタＰＮ２の閾値電圧Ｖｔ＿ＰＮ２に達する時刻ｔ１２まで徐々に下降する。ローサイドゲート信号ＬＧ１，ＬＧ２は、トランジスタＰＮ２がオンからオフに切り替わる時刻ｔ１２〜ｔ１３は一定のレベルを維持する。時刻ｔ１２〜ｔ１３の区間は、抵抗ＬＲ２の大きさ、即ちトランジスタＬＭ５に流れる電流の大きさとトランジスタＰＮ２のゲート・ドレイン容量ＣＰＬＧＤ、ゲート・ソース容量ＣＰＬＧＳによって一義的に決められる。ローサイドゲート信号ＬＧ１，ＬＧ２は、トランジスタＰＮ２のオン／オフ遷移が完了する時刻ｔ１３から再び第２のスルーレートをもった下降を開始し、トランジスタＬＭ１２がオンとなる時刻ｔ１４まで徐々に下降する。ローサイドゲート信号ＬＧ１，ＬＧ２は、時刻ｔ１４から再び急激な下降を開始し、ドライバの基準電位である接地電位ＧＮＤに達する時刻ｔ１５まで急激に下降する。したがって、ローサイドゲート信号ＬＧ１，ＬＧ２の挙動は、時刻ｔ１０〜ｔ１１の区間はおもにトランジスタＬＭ３，ＬＭ４によって決定され、時刻ｔ１１〜時刻ｔ１４の区間はトランジスタＬＭ５によって決定され、時刻ｔ１４〜ｔ１５の区間はトランジスタＬＭ１２によって決定される。なお、トランジスタＬＭ１２が存在しない場合は、ローサイドゲート信号ＬＧ１，ＬＧ２がドライバの基準電位である接地電位ＧＮＤに達するまでに要する時間は時刻ｔ１６まで延びることになる。即ち、ドライバ回路ＬＤＲＶ１Ａを用いることで、プルダウンに要する時間を短縮することができる。トランジスタＬＭ１２をオンさせることによるリンギングの発生が懸念されるが、ローサイドトランジスタＰＮ２はトランジスタＬＭ１２がオンとなる前に既にオフ状態であるのでスイッチングレギュレータ６００全体としてはリンギングの影響は殆ど受けない。
【０１０８】
（ｍ）ＰＮ２は、ローサイドトランジスタＰＮ２のオン／オフ状態を示す。ローサイドトランジスタＰＮ２のオン／オフ状態は、ローサイドゲート信号ＬＧ２に依存し、ローサイドゲート信号ＬＧ２がローサイドトランジスタＰＮ２の閾値電圧Ｖｔ＿ＰＮ２よりも高いときにオンとなり、低いときにオフとなる。したがって、ローサイドトランジスタＰＮ２は、例えば時刻ｔ４以前の区間はオフとなり、時刻ｔ４〜ｔ５の区間はオフからオンに切り替わり、時刻ｔ５〜ｔ１２の区間はオンとなる。さらに、時刻ｔ１２〜ｔ１３の区間はオンからオフに切り替わり、時刻ｔ１３以降の区間はオフとなる。
【０１０９】
（ｎ）ＶＤＳ＿ＰＮ２は、ローサイドトランジスタＰＮ２のドレイン・ソース間の電圧である。ドレイン・ソース間電圧ＶＤＳ＿ＰＮ２は、ローサイドトランジスタＰＮ２のオン／オフにほぼ依存する。したがって、ドレイン・ソース間電圧ＶＤＳ＿ＰＮ２は、時刻ｔ４以前の区間はハイレベル（ローサイドトランジスタＰＮ２がオフ）となり、時刻ｔ４〜ｔ５の区間はハイレベルからローレベルに切り替わり、時刻ｔ５〜ｔ１２の区間はローレベル（ローサイドトランジスタＰＮ２がオン）となる。さらに、時刻ｔ１２〜ｔ１３の区間はローレベルからハイレベルに切り替わり、時刻ｔ１３以降の区間はハイレベルとなる。
【０１１０】
（スイッチングレギュレータの第３実施形態）
図９は、本発明に係るスイッチングレギュレータの第３実施形態を示す回路図である。図９は、前述したスイッチングレギュレータ３００（図３）及びスイッチングレギュレータ６００（図６）とは異なり、ブートストラップ回路を用いない同期整流方式の降圧型ＤＣ／ＤＣコンバータである。
【０１１１】
図９と図６との相違点は、次のとおりである。第１にハイサイドトランジスタをＮＭＯＳ型のトランジスタＰＮ１からＰＭＯＳ型のトランジスタＰＰ１に置き換えること、第２に半導体装置９０にレベルシフト回路ＬＳを用いないこと、第３にドライバ回路ＬＤＲＶ１Ａを図２に示したドライバ回路ＤＲＶ２をベースとした回路構成に置き替えることである。なお、図９のドライバ回路ＬＤＲＶ２Ａは、図２のドライバ回路ＤＲＶ２とは異なり、プルアップ回路ＬＰＵ２ＡにトランジスタＬＭ１３が追加され、プルダウン回路ＬＰＤ２ＡにトランジスタＬＭ１４が追加される。その他の回路構成はほぼ同じであるので、詳細な説明は割愛する。本発明に係るドライバ回路はスイッチングレギュレータの形式に関わらず適用することが可能となる。
【０１１２】
（スイッチングレギュレータの第４実施形態）
図１０は、本発明に係るスイッチングレギュレータの第４実施形態を示す回路図である。図１０は、前述したスイッチングレギュレータ３００（図３）、スイッチングレギュレータ６００（図６）、及びスイッチングレギュレータ９００（図９）のような同期整流形式とは異なり、ダイオード（非同期型）整流方式の降圧型ＤＣ／ＤＣコンバータである。スイッチングレギュレータ１０００は、ローサイドドライバが不要となるので、ドライバ回路構成はシンプルとなり、ハイサイド側のドライバ回路ＨＤＲＶ１Ｂを用意すれば足りる。ドライバ回路ＨＤＲＶ１Ｂは、プルアップ回路ＨＰＵ１Ｂとプルダウン回路ＨＰＤ１Ｂを有する。なお、図９のプルアップ回路ＨＰＵ１Ａとプルダウン回路ＨＰＤ１Ａと比較して明らかなように、図１０のプルアップ回路ＨＰＵ１Ｂ及びプルダウン回路ＨＰＤ１Ｂには抵抗ＨＲ１，ＨＲ２に替えて定電流源ＨＣＣ１，ＨＣＣ２を用いる。定電流源ＨＣＣ１，ＨＣＣ２の大きさを設定することで抵抗ＨＲ１，ＨＲ２と等価な抵抗をもたせることができる。定電流源ＨＣＣ１，ＨＣＣ２の電流値を小さくすればするほど主導電路に介在する抵抗成分は大きくなる。逆に定電流源ＨＣＣ１，ＨＣＣ２の電流値を小さくすればするほど抵抗成分は小さくなる。
【０１１３】
以上、本発明に係るスイッチングレギュレータについては降圧型のＤＣ／ＤＣコンバータを例示して説明した。しかし、本発明に係るドライバ回路は、降圧型だけではなく、昇圧型、昇降圧型、反転型のスイッチングレギュレータに適用することもできる。さらに、直流電圧を交流電圧に変換するＤＣ／ＡＣインバータのドライバ回路としても適用することもできる。さらに加えて、本発明に係るドライバ回路は、出力波形に発生するノイズを低減することができるインターフェース回路として、また、波形整形回路として、またメモリ、マイクロプロセッサ等のデータ出力バッファ回路としても適用することできる。
【産業上の利用可能性】
【０１１４】
以上説明したように、本発明に係るドライバ回路は、広い分野に亘り適用することができるので産業上の利用可能性は極めて高い。
【符号の説明】
【０１１５】
３０，６０，９０，１００  半導体装置
３００，６００，９００，１０００  スイッチングレギュレータ
Ｃ１１  ブートストラップキャパシタ
Ｃ１２  キャパシタ
ＣＰＨＧＤ，ＣＰＨＧＳ，ＣＰＬＧＤ，ＣＰＬＧＳ  寄生キャパシタ
Ｄ１，Ｄ２  ダイオード
ＤＨ，ＤＨ１，ＤＨ２，ＤＨＤ１〜ＤＨＤ４，ＤＨＩ１〜ＤＨＩ３，ＤＩ１〜ＤＩ５，ＤＬ，ＤＬＤ１〜ＤＬＤ４，ＤＬＩ１〜ＤＬＩ３  信号
ＤＲＶ１，ＤＲＶ２，ＨＤＲＶ１，ＨＤＲＶ１Ａ，ＨＤＲＶ１Ｂ，ＬＤＲＶ１，ＬＤＲＶ１Ａ，ＬＤＲＶ２Ａ  ドライバ回路
ＥＲＲ  エラーアンプ
ＧＮＤ  接地電位
ＨＣＣ１，ＨＣＣ２  定電流源
ＨＤＬＹ１〜ＨＤＬＹ４，ＬＤＬＹ１〜ＬＤＬＹ４  遅延回路
ＨＧ１，ＨＧ２  ハイサイドゲート信号（信号）
ＨＭ１〜ＨＭ４、ＨＭ１１，ＨＭ１２，ＬＭ１〜ＬＭ１４，Ｍ１〜Ｍ１０  トランジスタ
ＨＲ１，ＨＲ２，ＬＲ１〜ＬＲ４，Ｒ１〜Ｒ４  抵抗
Ｌ１１  インダクタ
ＬＧ１，ＬＧ２  ローサイドゲート信号（信号）
ＬＯＧＩＣ  論理回路
ＬＰＨＧ，ＬＰＬＧ  寄生インダクタンス
ＬＳ  レベルシフト回路
ＰＤ１，ＰＤ２、ＨＰＤ１，ＨＰＤ１Ａ，ＨＰＤ１Ｂ，ＬＰＤ１，ＬＰＤ１Ａ，ＬＰＤ２Ａ  プルダウン回路
ＰＮ１，ＰＰ１  ハイサイドトランジスタ
ＰＮ２  ローサイドトランジスタ
ＰＵ１，ＰＵ２、ＨＰＵ１，ＨＰＵ１Ａ，ＨＰＵ１Ｂ，ＬＰＵ１，ＬＰＵ１Ａ，ＬＰＵ２Ａ  プルアップ回路
ＰＷＭ  パルス幅変調コンパレータ
ＲＡＭＰ  ランプ回路
ＲＬ  負荷
ＲＰＨＧ，ＲＰＬＧ  寄生抵抗
ＳＷ  スイッチングノード
Ｔ１〜Ｔ８  外部端子
ＶＢＯＯＴ  ブートストラップ電圧
ＶＤＤＤＲＶ，ＶＲＥＧ  電源電圧
ＶＥＲＲ  誤差電圧
ＶＦＢ  フィードバック電圧
ＶＰＷＭ  パルス幅変調信号
ＶＲＡＭＰ  ランプ電圧
ＶＲＥＦ  参照電圧
ＶＩＮ  入力電圧
ＶＳＳＤＲＶ  基準電位
ＶＳＷ  スイッチング電圧
ＶＤＳ＿ＰＮ１，ＶＤＳ＿ＰＮ２  ドレイン・ソース間電圧
Ｖｔ＿Ｍ１，Ｖｔ＿Ｍ３，Ｖｔ＿Ｍ６，Ｖｔ＿Ｍ９，Ｖｔ＿ＨＭ１，Ｖｔ＿ＨＭ３，Ｖｔ＿ＰＮ１，Ｖｔ＿ＰＮ２  閾値電圧
【図１】
2019134622.tif 000003
【図２】
2019134622.tif 000004
【図３】
2019134622.tif 000005
【図４】
2019134622.tif 000006
【図５】
2019134622.tif 000007
【図６】
2019134622.tif 000008
【図７】
2019134622.tif 000009
【図８】
2019134622.tif 000010
【図９】
2019134622.tif 000011
【図１０】
2019134622.tif 000012