(57)【要約】【課題】高性能で、かつ、信頼性の高いパワー半導体装置を提供する。【解決手段】第１導電型の半導体基板と、半導体基板の裏面側に形成されたドレイン電極と、半導体基板上に形成された第１導電型のドリフト層と、第２導電型のボディ層と、ボディ層に挟まれた第１導電型のＪＦＥＴ領域と、ソース電極に接続し、ボディ層内に形成された第１導電型のソース領域と、ソース領域に接続し、ソース領域より低濃度な第１導電型の第１電流拡散層と、第１電流拡散層上に形成された第２導電型の第１電界緩和層と、ＪＦＥＴ領域に接続し、第１電流拡散層と等しい濃度の第１導電型の第２電流拡散層と、第２電流拡散層上に形成された第２導電型の第２電界緩和層と、第１電流拡散層、第１電界緩和層、ボディ層、第２電流拡散層、及び第２電界緩和層に延在し、ボディ層よりも浅く、底面がボディ層に接しているトレンチと、トレンチの内壁に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。【選択図】図２
2019207906.tif 000002
【特許請求の範囲】
【請求項１】
第１不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板の裏面側に形成されている裏面電極と、
前記半導体基板上に形成されている前記第１不純物濃度よりも低い第２不純物濃度の前記第１導電型の第１領域と、
前記第１導電型の第１領域内に形成され、前記半導体基板表面側に形成されている前記第１導電型とは反対の第２導電型の第２領域と、
隣り合う複数の前記第２領域に挟まれ、前記第１導電型の第３領域と、
前記第２導電型の第２領域内に形成されている前記第１導電型の第４領域と、
前記第１導電型の第４領域と隣り合い、電気的に接続し、前記第１導電型の第４領域より低濃度の前記第１導電型の第５領域と、
前記第３領域と電気的に接続し、前記第１導電型の第５領域と等しい濃度である前記第１導電型の第６領域と、
前記第５領域と、前記第２領域と、および前記第６領域とに延在し、前記第２領域よりも浅く、底面が前記第２領域に接しているトレンチと、
前記トレンチの内壁に形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されているゲート電極とを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型の第５領域上に形成され、前記第２導電型の第２領域と電気的に接続している前記第２導電型の第７領域と、
前記第１導電型の第６領域上に形成され、前記第２導電型の第２領域と電気的に接続し、前記第７領域と等しい濃度である前記第２導電型の第８領域とを更に有することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１導電型の第４領域の不純物濃度が１×１０１９ｃｍ−３から１×１０２１ｃｍ−３の範囲であり、
前記第１導電型の第５領域と前記第１導電型の第６領域の不純物濃度が等しく、該不純物濃度が５×１０１６ｃｍ−３から５×１０１８ｃｍ−３の範囲であることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２導電型の第７領域と、前記第２導電型の第８領域の不純物濃度が等しく、該不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の範囲であることを特徴とする半導体装置。
【請求項５】
第１導電型のエピタキシャル層が形成されている前記第１導電型の炭化珪素半導体基板を準備し、
前記エピタキシャル層内に前記第１導電型とは反対の第２導電型のボディ層を形成し、
隣り合う複数の前記ボディ層に挟まれた前記第１導電型のＪＦＥＴ領域を形成し、
前記第２導電型のボディ層内に前記第１導電型のソース領域を形成し、
前記第１導電型のソース領域と隣り合い、電気的に接続し、前記第１導電型のソース領域より低濃度に前記第１導電型の第１電流拡散層を形成し、
前記ＪＦＥＴ領域と電気的に接続し、一のマスクを用いて前記第１導電型の第１電流拡散層と前記第１導電型の第２電流拡散層を形成し、
前記ボディ層より浅く、底面が前記ボディ層に接し、前記第１電流拡散層、前記ボディ層、および前記第２電流拡散層に側面が接して延在するトレンチを形成し、
前記トレンチの内壁に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１導電型の第１電流拡散層と前記第１導電型の第２電流拡散層の形成工程は、同一のフォトマスクで同時に露光して形成したレジストマスクを介して第１導電型不純物をイオン注入して同時に形成する工程であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記第１導電型の第１電流拡散層上に、前記第２導電型のボディ層と電気的に接続するように前記第２導電型の第１電界緩和層を形成し、
前記第１導電型の第２電流拡散層上に、前記第２導電型のボディ層と電気的に接続し、前記第１電界緩和層と等しい濃度に、前記第２導電型の第２電界緩和層を更に形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第２導電型の第１電界緩和層と前記第２導電型の第２電界緩和層の形成工程は、同一のフォトマスクで同時に露光して形成したレジストマスクを介して第１導電型不純物をイオン注入して、同時に前記第１電流拡散層と前記第２電流拡散層を形成した後、前記レジストマスクを介して第２導電型不純物をイオン注入して、同時に前記第１電界緩和層と前記第２電界緩和層を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項２に記載の半導体装置において、
前記第１導電型の第３領域が、前記第１導電型の第１領域の不純物濃度より高濃度に形成された前記第１導電型の第９領域であり、
前記第２導電型の第８領域が、前記第１導電型の第６領域から前記第１導電型の第３領域に延在するように形成され、前記第２導電型の第２領域と電気的に接続した前記第２導電型の第１０領域であることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記トレンチが、前記第５領域と、前記第２領域と、および前記第６領域とに加えて、前記第４領域までに延在し、前記第２領域よりも浅く、底面が前記第２領域に接しているトレンチであることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１導電型の第５領域上に形成され、前記第２導電型の第２領域と電気的に接続している前記第２導電型の第７領域と、
前記第１導電型の第６領域上に形成され、前記第２導電型の第２領域と電気的に接続し、前記第７領域と等しい濃度である前記第２導電型の第８領域とを更に有することを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記半導体基板の材質は炭化珪素であることを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置をスイッチング素子として有する電力変換装置。
【請求項１４】
請求項１３に記載の電力変換装置で直流電力を交流電力に変換し、３相モータを駆動する３相モータシステム。
【請求項１５】
請求項１４に記載の３相モータシステムで車輪を駆動する自動車。
【請求項１６】
請求項１４に記載の３相モータシステムで車輪を駆動する鉄道車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のパワー半導体デバイスにより構成されるパワー半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車、ならびに鉄道車両に関する。
【背景技術】
【０００２】
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
【０００３】
しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
【０００４】
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
【０００５】
ＳｉＣパワーＭＩＳＦＥＴにおいて、４Ｈ−ＳｉＣ基板の基板表面をチャネルとして用いるＤＭＯＳ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が一般的に用いられている（特許文献１）。一般に、ＳｉＣ  ＤＭＯＳにおいてチャネル面として用いられているＳｉ（０００１）面のチャネル移動度は、Ｓｉ  ＭＩＳＦＥＴと比較すると１／５程度と極めて低い。したがって、チャネル寄生抵抗が大きく、大きな課題であった。このチャネル寄生抵抗を下げるための有効な手段として、高チャネル移動度が得られる（１１−２０）面や（１−１００）面の利用が検討されている。（１１−２０）面や（１−１００）面などの高チャネル移動度の面を利用するためには、（０００１）面の基板にトレンチ型構造のＭＯＳを形成する必要がある。
【０００６】
特許文献２によれば、耐圧を支えるｐ＋型のボディ層を貫くように、ドリフト層までトレンチを形成し、チャネル電流が基板に対して縦方向に流れる構造が提案されている。ただし、ＳｉＣの絶縁破壊強度はＳｉと比較して約７倍と大きく、ブロッキング時には、トレンチ下部に形成されているゲート絶縁膜に印加される電界もＳｉの７倍となる。その結果、ゲート絶縁膜の絶縁耐圧を越え、絶縁破壊に至る。このブロッキング時のゲート絶縁膜破壊を回避するため、特許文献２によれば、ゲート絶縁膜電界を緩和するような構造が提案されている。ただし、特許文献２のような構造は、ドレイン電流経路を狭窄するため、寄生抵抗が大きくなり、十分な性能を得ることができない。
【０００７】
そこで、特許文献３では、トレンチがｐ＋型のボディ層から露出することなく、内部に形成する構造が開示されている。この場合、チャネル電流は基板に対して平行に流れる。ただし、ソース電極とつながるｎ＋＋型の高濃度ソース拡散層がトレンチを挟んでｐ＋型のボディ層からｐ＋型のボディ層外のＪＦＥＴ領域まで同一層として形成されているため、高い静電ポテンシャルが、ｐ＋型のボディ層から露出しているＪＦＥＴ領域側のｎ＋＋型の高濃度ソース拡散層を介して、トレンチ側面まで到達する。その結果、ブロッキング時にトレンチ側のゲート絶縁膜に絶縁破壊を超える高い電界が印加され、破壊に至る。
【０００８】
特許文献４では、特許文献３同様にトレンチがｐ＋型のボディ層から露出することなく、内部に形成する構造が開示されている。ただし、ソース電極とつながるｎ＋＋型の高濃度ソース拡散層とは別に、トレンチを挟んでｐ＋型のボディ層からｐ＋型のボディ層外のｎ型のＪＦＥＴ領域まで、高濃度ソース拡散層よりも濃度が薄いｎ＋型の電流拡散層が形成されている。さらに、ｎ＋型の電流拡散層上部には、電界を緩和するｐ＋型の電界緩和層がｐ＋型のボディ層をつながるように形成されている。このｐ＋型の電界緩和層により、ｎ＋型の電流拡散層が寄生抵抗とならない程度に高濃度化することが可能となる。つまり、このｐ＋型の電界緩和層により、静電ポテンシャルのｎ＋型の電流拡散層内への侵入を抑制し、ブロッキング時にトレンチ側のゲート絶縁膜に印加されるゲート絶縁膜電界を低減することができる。結果として、低オン抵抗と高信頼性を両立することができる。
【０００９】
特許文献４では、ドレイン端部のｎ＋型の電流拡散層上にｐ＋型の電界緩和層を設置している。一方、特許文献５では、ソース端部でｎ型のソース拡散層上にｐ型の層を設置している。しかし、特許文献５では、耐圧を支えるｐ型のボディ層を貫くように、ドリフト層までトレンチが形成されており、特許文献３および４のようにトレンチをｐ型のボディ層で覆う構造とはなっておらず、ブロッキング時にドレイン側のトレンチ端部でゲート絶縁膜に絶縁破壊を超える高い電界が印加され、破壊に至る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第６１６８７３２号公報
【特許文献２】特開２００９−２６０２５３号公報
【特許文献３】特開２０１５−３２８１３号公報
【特許文献４】国際公開第２０１６／１１６９９８号公報
【特許文献５】国際公開第２０１６／１２９０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献４に開示されている技術では、チャネル長は、ｎ＋＋型の高濃度ソース拡散層とｎ＋型の電流拡散層の位置で決まり、露光時の２層の合わせずれによるチャネル長のばらつきが問題となる。チャネル長のばらつきは、チップ間のしきい値電圧やオン抵抗のばらつきとなり、パワーモジュール内に設置されるチップ間の性能ばらつきとなる。パワーモジュール内のチップ間で性能がばらついた場合、性能の劣るチップで高負荷が生じ、パワーモジュール内で局所的な発熱が発生し、パワーモジュールの信頼性を損なわせる。
【００１２】
また、露光時の２層の合わせでチャネル長を決めるため、チャネル長に大きなマージンを与える必要がある。その結果、短チャネル化によるチャネル抵抗の低減が困難となる。
さらに、オン時にはソース側のトレンチ上部エッジ部分に電界が集中するため、しきい値電圧が低下し、オフリークの問題が生じる。
そこで本願発明者等は、上記の問題を解決するために、ｎ＋型の電流拡散層及びｐ＋型の電界緩和層、さらにはその周辺構造を検討した。
【００１３】
本発明の目的は、チャネル長ばらつきを抑制し、短チャネル化が可能な構造とすることで、高性能かつ高信頼性を期待できるパワー半導体装置およびその製造方法を提供することにある。ひいては、当該半導体装置を用いた小型・高性能・高信頼化した電力変換装置、および当該電力変換装置を用いた３相モータシステムを提供する。さらには、当該３相モータシステムを用いた自動車および鉄道車両の軽量・高性能・高信頼化を提供する。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の好ましい例では、第１不純物濃度を有する第１導電型の半導体基板と、前記半導体基板の裏面側に形成されている裏面電極と、前記半導体基板上に形成されている前記第１不純物濃度よりも低い第２不純物濃度の前記第１導電型の第１領域と、前記第１導電型の第１領域内に形成され、前記半導体基板表面側に形成されている前記第１導電型とは反対の第２導電型の第２領域と、隣り合う複数の前記第２領域に挟まれ、前記第１導電型の第３領域と、前記第２導電型の第２領域内に形成されている前記第１導電型の第４領域と、前記第１導電型の第４領域と隣り合い、電気的に接続し、前記第１導電型の第４領域より低濃度の前記第１導電型の第５領域と、前記第３領域と電気的に接続し、前記第１導電型の第５領域と等しい濃度である前記第１導電型の第６領域と、前記第５領域と、前記第２領域と、および前記第６領域とに延在し、前記第２領域よりも浅く、底面が前記第２領域に接しているトレンチと、前記トレンチの内壁に形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されているゲート電極とを有することを特徴とする。
ここで等しい濃度とは、その差が±10%以内に収まることを言い、第１電流拡散層の濃度と第２電流拡散層の濃度が等しいとは、第１電流拡散層の断面でみた中央の位置における濃度と、第２電流拡散層の断面でみた中央の位置における濃度の差が、±10%以内に収まることを言う
【００１５】
また、本発明の半導体装置の製造方法の好ましい例では、第１導電型のエピタキシャル層が形成されている前記第１導電型の炭化珪素半導体基板を準備し、前記エピタキシャル層内に前記第１導電型とは反対の第２導電型のボディ層を形成し、隣り合う複数の前記ボディ層に挟まれた前記第１導電型のＪＦＥＴ領域を形成し、前記第２導電型のボディ層内に前記第１導電型のソース領域を形成し、前記第１導電型のソース領域と隣り合い、電気的に接続し、前記第１導電型のソース領域より低濃度に前記第１導電型の第１電流拡散層を形成し、前記ＪＦＥＴ領域と電気的に接続し、一のフォトマスクを用いて前記第１導電型の第１電流拡散層と前記第１導電型の第２電流拡散層を形成し、前記ボディ層より浅く、底面が前記ボディ層に接し、前記第１電流拡散層、前記ボディ層、および前記第２電流拡散層に側面が接して延在するトレンチを形成し、前記トレンチの内壁に絶縁膜を形成し、前記絶縁膜上にゲート電極を形成する各工程を有することを特徴とする。
【００１６】
すなわち、製造方法の特徴としては、前記第１導電型の第１電流拡散層と前記第１導電型の第２電流拡散層の形成工程は、同一のフォトマスクで同時に露光して形成したレジストマスクを介して第１導電型不純物をイオン注入して同時に形成する工程である。
【発明の効果】
【００１７】
本発明によれば、高性能かつ高信頼性のパワー半導体装置を提供することができる。ひいては、電力変換装置、３相モータシステム、自動車、および鉄道車両の高性能化を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１による複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図である。
【図２】本発明の実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。
【図３】実施の形態１における半導体装置の製造方法を説明する工程図である。
【図４】本発明の実施の形態１による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図５】図４に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図６】図５に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図７】図６に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図８】図７に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図９（ａ）】図８に続く、炭化珪素半導体装置の製造工程中の要部上面図である。
【図９（ｂ）】図８に続く、炭化珪素半導体装置の製造工程中の図９(ａ)の切断線ＡＡ’の要部断面図である。
【図９（ｃ）】図８に続く、炭化珪素半導体装置の製造工程中の図９(ａ)の切断線ＢＢ’の要部断面図である。
【図１０】図９(ａ)〜(ｃ)に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１１】図１０に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１２】図１１に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１３】図１２に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１４】図１３に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１５】図１４に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１６】図１５に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１７】図１６に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１８】本発明の実施の形態２によるＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。
【図１９】本発明の実施の形態２によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図２０】本発明の実施の形態２による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図２１】本発明の実施の形態３によるＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。
【図２２（ａ）】図２１に続く、炭化珪素半導体装置の製造工程中の要部上面図である。
【図２２（ｂ）】図２１に続く、炭化珪素半導体装置の製造工程中の図２２(ａ)の切断線ＡＡ’の要部断面図である。
【図２２（ｃ）】図２１に続く、炭化珪素半導体装置の製造工程中の図２２(ａ)の切断線ＢＢ’の要部断面図である。
【図２３（ａ）】本発明の実施の形態３による図２２(ａ)の切断線ＡＡ’位置の炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図２３（ｂ）】本発明の実施の形態３による図２２（ａ）の切断線ＢＢ’位置の炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図２４】本発明の実施の形態４による実施の形態１〜３何れかを搭載した電力変換装置（インバータ）の回路図である。
【図２５】本発明の実施の形態５による実施の形態１〜３何れかを搭載した電力変換装置（インバータ）の回路図である。
【図２６】本発明の実施の形態６による実施の形態４，５何れかを搭載した電気自動車の構成図である。
【図２７】本発明の実施の形態６による実施の形態４，５何れかを搭載した昇圧コンバータの回路図である。
【図２８】本発明の実施の形態７による実施の形態４，５何れかを搭載した鉄道車両の構成図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【実施例１】
【００２１】
≪炭化珪素半導体装置≫
本発明の実施の形態１による炭化珪素半導体装置の構造について図１および図２を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図、図２はＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。炭化珪素半導体装置を構成するのはＳｉＣパワーＭＩＳＦＥＴである。
【００２２】
図１に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたソース配線用電極２の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視において上記アクティブ領域を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｌｉｍｉｔｅｄ  Ｒｉｎｇ：ＦＬＲ）３と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング３を囲むように形成されたｎ＋＋型のガードリング４が形成されている。
【００２３】
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋＋型のソース領域、ｎ＋型の第１電流拡散層、ｐ＋型の第１電界緩和層、ｎ＋型の第２電流拡散層、ｐ＋型の第２電界緩和層、ｐ＋型のボディ層、トレンチ、およびトレンチ側面のチャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
【００２４】
複数のｐ型のフローティング・フィールド・リミッティング・リング３をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のフローティング・フィールド・リミッティング・リング３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング４は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００２５】
アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴ６は、平面視においてストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極８と電気的に接続している。
【００２６】
また、複数のＳｉＣパワーＭＩＳＦＥＴはソース配線用電極２に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴのソースおよびボディ層の電位固定層はソース配線用電極２に接続されている。ソース配線用電極２は絶縁膜に設けられているソース開口部７を通じて外部配線と接続されている。ゲート配線用電極８は、ソース配線用電極２と離間して形成されており、それぞれのＳｉＣパワーＭＩＳＦＥＴのゲート電極と接続されている。ゲート配線用電極８は、ゲート開口部５を通じて外部配線と接続されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極（図示せず）と電気的に接続している。
【００２７】
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構造を、図２を用いて説明する。
図示は省略するが、炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板１０７の表面（第１主面）上に、ｎ＋型のＳｉＣ基板よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のエピタキシャル層１０１が形成されている。ｎ−型のエピタキシャル層１０１はドリフト層として機能する。ｎ−型のエピタキシャル層１０１の厚さは、例えば５〜５０μｍ程度である。
【００２８】
エピタキシャル層１０１の表面から所定の深さを有して、エピタキシャル層１０１内にはｐ＋型のボディ層（ウェル領域）１０２が形成されている。隣接するｐ＋型のボディ層１０２の間にはｎ−型のＪＦＥＴ領域１２４が形成されている。
図示は省略するが、ｐ＋＋型のボディ層電位固定領域１０９が形成されている。
さらに、エピタキシャル層１０１の表面から所定の深さを有して、ｐ＋型のボディ層１０２内には窒素を不純物とするｎ＋＋型のソース領域１０３が形成されている。
【００２９】
ｐ＋型のボディ層１０２には、ｎ＋型の第１電流拡散層１２２と、ｎ＋型の第１電流拡散層１２２と同じ深さを有してｎ＋型の第２電流拡散層１０５が形成されている。ｎ＋型の第１電流拡散層１２２はｎ＋＋型のソース領域１０３と隣接し、ｎ＋型の第２電流拡散層１０５の一部はｐ＋型のボディ層１０２に隣接するｎ−型のＪＦＥＴ領域１２４へ延在している。
【００３０】
ｎ＋型の第１電流拡散層１２２上には、ｐ＋型の第１電界緩和層１２３が形成され、ｎ＋型の第２電流拡散層１０５上には、ｐ＋型の第２電界緩和層１１９が形成されている。ｐ＋型の第１電界緩和層１２３とｐ＋型の第２電界緩和層１１９は同じ深さを有している。
【００３１】
ｎ＋型の第１電流拡散層１２２から、ｐ＋型のボディ層１０２を渡って、ｎ＋型の第２電流拡散層１０５にかかるように延在するトレンチ１０６が形成されている。トレンチ１０６の底面はｐ＋型のボディ層１０２に接している。トレンチ１０６の表面には、ゲート絶縁膜１１０（図２では図示せず。）が形成されている。ゲート絶縁膜１１０上には、ゲート電極１１１（図２では図示せず。）が形成されている。
【００３２】
ｐ＋型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋＋型のソース領域１０３のエピタキシャル層１０１の表面からの深さ（第３深さ）は、例えば０．１〜１μｍ程度である。ｎ＋型の第１電流拡散層１２２のエピタキシャル層１０１の表面からの深さ（第４深さ）は、例えば０．１〜１μｍ程度である。ｎ＋型の第２電流拡散層１０５のエピタキシャル層１０１の表面からの深さは、ｎ＋型の第１電流拡散層１２２と同一（第４深さ）である。ｐ＋型の第１電界緩和層１２３のエピタキシャル層１０１の表面からの深さ（第５深さ）は、例えば０．０１〜０．５μｍ程度である。ｐ＋型の第２電界緩和層１１９のエピタキシャル層１０１の表面からの深さは、ｐ＋型の第１電界緩和層１２３と同一（第５深さ）である。
【００３３】
トレンチ１０６のエピタキシャル層１０１の表面からの深さ（第６深さ）は、ｐ＋型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さ）よりも浅く、例えば０．１〜１．５μｍ程度である。トレンチのチャネル長に並行な方向の長さ（トレンチ長さ）は、例えば１〜３μｍ程度である。トレンチの基板に平行な方向のチャネル幅に並行な方向の長さ（トレンチ幅）は、例えば０．１〜２μｍ程度である。前記チャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜２μｍ程度である。図示は省略するがｐ＋＋型のボディ層電位固定領域１０９（図８参照）のエピタキシャル層１０１の表面からの深さ（第２深さ）は、例えば０．１〜０．５μｍ程度である。
【００３４】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
【００３５】
図示は省略するが、ｎ＋型のＳｉＣ基板１０７の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３である。ｎ−型のエピタキシャル層１０１の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。ｐ＋型のボディ層１０２の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋＋型のソース領域１０３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３である。ｎ＋型の第１電流拡散層１２２およびｎ＋型の第２電流拡散層１０５の不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。ｐ＋型の第１電界緩和層１２３およびｐ＋型の第２電界緩和層１１９の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０１９ｃｍ−３である。ｎ−型のＪＦＥＴ領域１２４の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。図示は省略するがｐ＋＋型のボディ層電位固定領域１０９の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。チャネル領域はトレンチ１０６の表面およびトレンチ１０６にはさまれたｐ＋型のボディ層１０２の表面である。ｎ−型のＪＦＥＴ領域１２４はｎ＋型の第２電流拡散領域１０５とｐ型のボディ層１０２の各対にはさまれた領域である。
【００３６】
図示は省略するがチャネル領域上にはゲート絶縁膜１１０が形成され、ゲート絶縁膜１１０上にはゲート電極１１１が形成されている。
【００３７】
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、前述の図２を用いて説明する。
前述の図２に示すように、トレンチ１０６の側面がチャネル領域となるため、ＳｉＣエピタキシャル層１０１の表面のチャネル領域と比較して高いチャネル移動度が期待できる。また、チャネル長を同一のマスクを用いて形成するｎ＋型の第１電流拡散層１２２とｎ＋型の第２電流拡散層１０５によって決めるため、特許文献４にあるような、ｎ＋＋型の高濃度ソース拡散層と高濃度ソース拡散層よりも濃度が薄いｎ＋型の電流拡散層の位置合わせで決まる構造と比較して、チャネル長のばらつきが小さい。その結果、チップ間のしきい値電圧やオン抵抗のばらつきが小さくすることができる。さらに、チャネル長が１層で決まるため、２層で決まる場合と比較して、チャネル長に大きなマージンを与える必要がない。その結果、短チャネル化によるチャネル抵抗の低減が可能となる。また、ｎ＋型の第２電流拡散層１０５上だけではなく、ｎ＋型の第１電流拡散層１２２上にもｐ＋型の第１電界緩和層１２３が存在するため、ソース側トレンチ上部のエッジはｐ＋型の第１電界緩和層１２３で覆われている。したがって、オン時にトレンチ上部エッジ部分に電界が集中しても、しきい値電圧の低下が生じず、オフリークを抑制することが出来る。
【００３８】
以上より、同一マスクでチャネル長を規定するように、ｎ＋型の第１電流拡散層１２２とｎ＋型の第２電流拡散層１０５を形成し、さらにｐ＋型の第１電界緩和層１２３とｐ＋型の第２電界緩和層１１９を形成することで、チャネル長ばらつきを低減し、短チャネル化することが可能となる。また、オン時にトレンチ上部エッジ部分に電界が集中しても、しきい値電圧の低下が生じず、オフリークの問題が生じない。したがって、特許文献４にある構造と比較して、パワーモジュール内のチップ間性能ばらつきが生じず、パワーモジュール内で局所的な発熱が発生しない。さらには、しきい値電圧を高くすることができるため、スイッチング時に生じる誤点弧の問題も生じない。
【００３９】
≪炭化珪素半導体装置の製造方法≫
本発明の実施の形態１による炭化珪素半導体装置の製造方法について図３〜図１７を用いて工程順に説明する。図３は実施の形態１における半導体装置の製造方法を説明する工程図である。図４〜図８、図９（ｂ）〜図１７は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部を拡大して示す要部断面図である。図９（ａ）はＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図である。
【００４０】
＜工程Ｐ１＞
まず、図４に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０７を用意する。ｎ＋型のＳｉＣ基板１０７には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１０７はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１０７の表面はＳｉ面またはＣ面のどちらでもよい。
【００４１】
次に、ｎ＋型のＳｉＣ基板１０７の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のエピタキシャル層１０１を形成する。ｎ−型のエピタキシャル層１０１には、ｎ＋型のＳｉＣ基板１０７の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０１の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０１の厚さは、例えば５〜５０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０７およびｎ−型のエピタキシャル層１０１からなるＳｉＣエピタキシャル基板１０４が形成される。
【００４２】
＜工程Ｐ２＞
次に、ｎ＋型のＳｉＣ基板１０７の裏面（第２主面）から所定の深さ（第７深さ）を有して、ｎ＋型のＳｉＣ基板１０７の裏面にｎ＋型のドレイン領域１０８を形成する。ｎ＋型のドレイン領域１０８の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００４３】
次に、図５に示すように、ｎ−型のエピタキシャル層１０１の表面上に、マスクＭ１１を形成する。マスクＭ１１の厚さは、例えば１．０〜３．０μｍ程度である。素子形成領域におけるマスクＭ１の幅は、例えば１．０〜５．０μｍ程度である。マスク材料としては無機材料のＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜や有機材料のレジスト膜、ポリイミド膜を用いることができる。
【００４４】
次に、マスクＭ１１越しに、ｎ−型のエピタキシャル層１０１にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０１の素子形成領域にｐ＋型のボディ層１０２を形成する。また、隣接するｐ＋型のボディ層１０２間にはマスクＭ１１でイオン注入を遮蔽することでＪＦＥＴ領域１２４を形成する。なお、図示は省略するが、同時に素子形成領域周辺にｐ＋型のフローティング・フィールド・リミッティング・リング３を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）構造であってもよい。
【００４５】
ｐ＋型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ＋型のボディ層１０２の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ｐ＋型のボディ層１０２の最大不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３の範囲である。
【００４６】
次に、図６に示すように、マスクＭ１１を除去した後、マスクＭ１２を形成する。マスクＭ１２は例えば、レジスト膜で形成する。マスクＭ１２は、特に、同一のフォトマスクで各パターンを同時に露光することでレジスト膜に描画して形成する。マスクＭ１２の厚さは、例えば１．０〜３．０μｍ程度である。マスクＭ１２の長さでチャネル長が決まり、例えば、０．１〜２μｍ程度である。
【００４７】
次に、マスクＭ１２越しに、ｎ−型のエピタキシャル層１０１およびｐ＋型のボディ層１０２にｎ型不純物、例えば窒素原子（Ｎ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０１の素子形成領域及びｐ＋型のボディ層１０２にｎ＋型の第１電流拡散層１２２およびｎ＋型の第２電流拡散層１０５を形成する。
【００４８】
ｎ＋型の第１電流拡散層１２２およびｎ＋型の第２電流拡散層１０５の表面からの深さ（第４深さ）は、例えば０．１〜１．０μｍ程度である。また、ｎ＋型の第１電流拡散層１２２およびｎ＋型の第２電流拡散層１０５の不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。
【００４９】
続いて、マスクＭ１２越しに、ｎ＋型の第１電流拡散層１２２およびｎ＋型の第２電流拡散層１０５の表面にｐ型不純物、例えば、Ａｌ原子をイオン注入する。これにより、ｎ＋型の第１電流拡散層１２２およびｎ＋型の第２電流拡散層１０５表面にｐ＋型の第１電界緩和層１２３およびｐ＋型の第２電界緩和層１１９を形成する。
【００５０】
ｐ＋型の第１電界緩和層１２３およびｐ＋型の第２電界緩和層１１９の表面からの深さ（第５深さ）は、例えば、０．０１〜０．５μｍ程度である。また、ｐ＋型の第１電界緩和層１２３およびｐ＋型の第２電界緩和層１１９の不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３の範囲である。
【００５１】
次に、図７に示すように、マスクＭ１２を除去した後、マスクＭ１３を形成する。マスクＭ１３は例えば、レジスト膜で形成する。マスクＭ１３の厚さは、例えば、１〜４μｍ程度である。マスクＭ１３は、ｎ＋型の第１電流拡散層１２２に隣接するｎ＋＋型のソース領域１０３形成部を開口する。また、図示は省略するが、マスクＭ１３には、フローティング・フィールド・リミッティング・リング３の外周にガードリング４が形成される領域にも開口部が設けられている。マスクＭ１３越しに、ｐ＋型のボディ層１０２にｎ型不純物、例えば窒素原子（Ｎ）やリン原子（Ｐ）をイオン注入して、ｎ＋＋型のソース領域１０３を形成し、図示は省略するが、周辺形成領域にｎ＋＋型のガードリング４を形成する。
【００５２】
ｎ＋＋型のソース領域１０３の表面からの深さ（第３深さ）は、例えば０．１〜１μｍ程度である。また、ｎ＋＋型のソース領域１０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００５３】
次に、図８に示すように、マスクＭ１３を除去し、マスク１４を形成する。マスクＭ１４は例えば、レジスト膜で形成する。マスクＭ１４の厚さは、例えば、０．５〜３μｍ程度である。マスクＭ１４はｐ＋＋型のボディ層の電位固定領域１０９形成部のみ開口する。マスクＭ１４越しに、ｐ型のボディ層１０２にｐ型不純物をイオン注入して、ｐ＋＋型のボディ層の電位固定領域１０９を形成する。ｐ＋＋型のボディ層電位固定領域１０９のｐ＋型のボディ層１０２の表面からの深さ（第２深さ）は、例えば０．１〜０．５μｍ程度である。ｐ＋＋型のボディ層の電位固定領域１０９の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００５４】
＜工程Ｐ３＞
次に、マスクＭ１４を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分間程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
【００５５】
＜工程Ｐ４＞
次に、図９（ａ）〜（ｃ）に示すように、トレンチ加工用ハードマスク及びフィールド酸化膜として兼用するマスク１２５Ａを形成する。マスク１２５Ａは例えば、二酸化珪素（ＳｉＯ２）膜で形成する。
【００５６】
図９（ａ）は要部上面図、図９（ｂ）は図９（ａ）の切断線ＡＡ’位置の要部断面図、図９（ｃ）は図９（ａ）の切断線ＢＢ’位置の要部断面図である。マスク１２５Ａの厚さは、例えば０．５〜３μｍ程度である。マスク１２５Ａには、後の工程においてトレンチ１０６が形成される領域に開口部分が設けられている。
【００５７】
次に、図９（ｃ）に示す様に、ドライエッチングプロセスを用いてｎ＋型の第１電流拡散層１２２とｐ＋型の第１電界緩和層１２３と、ｐ＋型のボディ層１０２と、ｎ＋型の第２電流拡散層１０５とｐ＋型の第２電界緩和層１１９と、に延在するトレンチ１０６を形成する。
形成するトレンチの深さは、ｐ＋型のボディ層１０２の深さよりも浅い。形成するトレンチの深さは、例えば０．１〜１．５μｍ程度である。トレンチのチャネル長方向に並行な方向の長さＸ（図９（ａ）参照）は、例えば１〜３μｍ程度である。トレンチのチャネル長方向に直交する方向の長さである幅Ｙ１は、例えば０．１〜２μｍ程度である。チャネル長方向に直交する方向のトレンチ間の間隔Ｙ２は、例えば０．１〜２μｍ程度である。
【００５８】
＜工程Ｐ５＞
次に、図１０に示すように、フィールド酸化膜１２５を残したまま、エピタキシャル層１０１の表面およびトレンチ１０６表面にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
【００５９】
次に、図１１に示すように、ゲート絶縁膜１１０上に、ｎ型またはｐ型の多結晶珪素（Ｓｉ）膜１１１Ａを形成する。ｎ型またはｐ型の多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
【００６０】
次に、図１２に示すように、マスクＭ１７（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜１１１Ａをドライエッチング法により加工して、ゲート電極１１１を形成する。
【００６１】
＜工程Ｐ６＞
次に、図１３に示すように、ｎ−型のエピタキシャル層１０１の表面上に、ゲート電極１１１およびゲート絶縁膜１１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１２を形成する。
【００６２】
次に、図１４に示すように、マスクＭ１８（ホトレジスト膜）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９に達する開口部ＣＮＴ＿Ｓを形成する。
【００６３】
次に、図１５に示すように、マスクＭ１８を除去した後、開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９のそれぞれの表面に金属シリサイド層１１３を形成する。
【００６４】
まず、図示は省略するが、エピタキシャル層１０１の表面上に、層間絶縁膜１１２および開口部ＣＮＴ＿Ｓの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜として、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴ＿Ｓの底面において第１金属膜とエピタキシャル層１０１とを反応させて、金属シリサイド層１１３として、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００６５】
次に、図示は省略するが、マスク（ホトレジスト膜）を用いて、層間絶縁膜１１２を加工して、ゲート電極１１１に達する開口部ＣＮＴ＿Ｇを形成する。
【００６６】
次に、図１６に示すように、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９のそれぞれの表面に形成された金属シリサイド層１１３に達する開口部ＣＮＴ＿Ｓ、ならびにゲート電極１１１に達する開口部ＣＮＴ＿Ｇ（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜１１４、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜１１４を加工することにより、ＣＮＴ＿Ｓ内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９と電気的に接続するソース配線用電極２と、ゲート電極１１１と開口部ＣＮＴ＿Ｇを通して電気的に接続するゲート配線用電極８と、を形成する。
【００６７】
次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極８およびソース配線用電極２を覆うように堆積させる。
【００６８】
次に、図示は省略するが、パッシベーション膜を加工してパッシベーションを形成する。その際に、ソース電極開口部７とゲート電極開口部５を形成する。
【００６９】
次に、図示は省略するが、ｎ＋型のドレイン領域１０８に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
【００７０】
次に、図１７に示すように、レーザーシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のドレイン領域１０８と反応させて、ｎ＋型のドレイン領域１０８を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６にはＴｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜を０．５〜１μｍ堆積させて形成する。
【００７１】
その後、ソース配線用電極２、ゲート配線用電極８、およびドレイン配線用電極１１６に、それぞれ外部配線が電気的に接続される。
【００７２】
このように、本実施の形態１によれば、図６に示すように、マスクＭ１２で形成したｎ＋型の第１電流拡散層１２２とｎ＋型の第２電流拡散層１０５間でチャネル長を規定している。したがって、特許文献４にある構造と比較して、チャネル長ばらつきを低減し、短チャネル化することが可能となる。また、図６に示すように、マスクＭ１２でｎ＋型の第１電流拡散層１２２とｎ＋型の第２電流拡散層１０５表面にｐ＋型の第１電界緩和層１２３とｐ＋型の第２電界緩和層１１９を形成している。したがって、ソース側トレンチ上部エッジはｐ＋型の第１電界緩和層１２３となるため、オン時にトレンチ上部エッジ部分に電界が集中しても、しきい値電圧の低下が生じず、オフリークの問題が生じない。したがって、パワーモジュール内のチップ間性能ばらつきが生じず、パワーモジュール内で局所的な発熱が発生しない。さらには、しきい値電圧を高くすることができるため、スイッチング時に生じる誤点弧の問題も生じない。
【実施例２】
【００７３】
本実施の形態２と前述した実施の形態１との相違点は、図１８のＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図に示すように、ｎ型のＪＦＥＴ領域２２４を高濃度化し、ｐ＋型の第２電界緩和層をＪＦＥＴ領域２２４の上部まで延在させたｐ＋型の第２電界緩和層２１９を形成している点である。ｎ型のＪＦＥＴ領域２２４の濃度を高濃度化することにより、寄生抵抗となるＪＦＥＴ抵抗を下げることができる。ただし、ＪＦＥＴ領域２２４の濃度を高濃度化させると、ＪＦＥＴ上部の電界が高くなる。そこで、ｐ＋型の第２電界緩和層をＪＦＥＴ領域２２４の上部まで延在させたｐ＋型の第２電界緩和層２１９を形成することにより、ＪＦＥＴ領域２２４上部の酸化膜を保護する。その結果、オン抵抗を低減しながら、高い信頼性を得ることが可能となる。
【００７４】
≪炭化珪素半導体装置の製造方法≫
本実施の形態２による炭化珪素半導体装置の製造方法について図１９及び２０を用いて説明する。図１９及び２０に、本実施の形態の炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部を拡大して示す。
【００７５】
前述した実施の形態１とｐ＋＋型のボディ層電位固定領域２０９形成工程までは同様である。図１９は、ｎ型のＪＦＥＴ領域２２４とｐ＋型の第２電界緩和層をＪＦＥＴ領域２２４の上部まで延在させたｐ＋型の第２電界緩和層２１９の形成工程である。図１９に示すように、マスクＭ２０を形成する。マスクＭ２０は例えば、レジスト膜で形成する。マスクＭ２０の厚さは、例えば、１〜４μｍ程度である。マスクＭ２０はｎ型のＪＦＥＴ領域形成部を開口する。マスクＭ２０越しに、ｎ−型のエピタキシャル層２０１にｎ型不純物、例えば窒素原子（Ｎ）やリン原子（Ｐ）をイオン注入して、ｎ型のＪＦＥＴ領域２２４を形成する。
【００７６】
ｎ型のＪＦＥＴ領域２２４の表面からの深さ（第７深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ型のＪＦＥＴ領域２２４の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。
【００７７】
次にマスクＭ２０越しにｎ型のＪＦＥＴ領域２２４の表面にｐ型不純物、例えばＡｌ原子をイオン注入する。これにより、ｎ型のＪＦＥＴ領域２２４表面にｐ＋型の第２電界緩和層をＪＦＥＴ領域２２４の上部まで延在させたｐ＋型の第２電界緩和層２１９を形成する。
【００７８】
ｐ＋型の第２電界緩和層２１９の表面からの深さ（第７深さ）は、例えば、０．０１〜０．５μｍ程度である。また、ｐ＋型の第２電界緩和層２１９の不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３の範囲である。
【００７９】
残りの工程は前述した実施の形態１と同様であり、残りの工程を行うことで、図２０の要部断面図に示す本実施の形態２が完成する。
【００８０】
このように、本実施の形態２によれば、実施の形態１と同様に、特許文献４にある構造と比較して、チャネル長ばらつきを低減し、短チャネル化することが可能となる。また、ソース側トレンチ上部エッジはｐ＋型の第１電界緩和層２２３となるため、オン時にトレンチ上部エッジ部分に電界が集中しても、しきい値電圧の低下が生じず、オフリークの問題が生じない。したがって、パワーモジュール内のチップ間性能ばらつきが生じず、パワーモジュール内で局所的な発熱が発生しない。さらには、しきい値電圧を高くすることができるため、スイッチング時に生じる誤点弧の問題も生じない。加えて、ｎ型のＪＦＥＴ領域２２４が高濃度であるため、寄生抵抗であるＪＦＥＴ抵抗を低減することができる。また、ｐ＋型の第２電界緩和層をＪＦＥＴ領域２２４の上部まで延在させたｐ＋型の第２電界緩和層２１９があるため、ｎ型のＪＦＥＴ領域２２４が高濃度であっても、ブロッキング時にＪＦＥＴ上部のフィールド酸化膜２２５に絶縁破壊に至る高電界が印加されることはない。したがって、より高性能で高信頼な炭化珪素半導体装置を提供することができる。
【実施例３】
【００８１】
本実施の形態３と前述した実施の形態１との相違点は、図２１のＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図に示すように、トレンチ３０６がｎ＋型の第１電流拡散層３２２とｐ＋型の第１電界緩和層３２３を貫いてｎ＋＋型の高濃度ソース領域３０３まで届いている点である。トレンチ３０６がｎ＋＋型の高濃度ソース領域３０３まで届いていることにより、ＳｉＣパワーＭＩＳＦＥＴがオン状態のときには、ｎ＋型の第１電流拡散層３２２表面が蓄積層となり、高濃度ソース領域３０３より低濃度なｎ＋型の第１電流拡散層３２２の寄生抵抗が無視できるほど小さくなる。したがって、よりオン抵抗を低減することが可能となる。
【００８２】
≪炭化珪素半導体装置の製造方法≫
本実施の形態３による炭化珪素半導体装置の製造方法について図２２（ａ）〜図２３（ｂ）を用いて説明する。図２２、２３に、本実施の形態の炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部を拡大して示す。
【００８３】
前述した実施の形態１と不純物の活性化工程Ｐ３までは同様である。次に、図２２（ａ）〜（ｃ）に示すように、トレンチ加工用ハードマスク及びフィールド酸化膜として兼用するマスク３２５Ａを形成する。マスク３２５Ａは例えば、二酸化珪素（ＳｉＯ２）膜で形成する。
【００８４】
図２２（ａ）は要部上面図、図２２（ｂ）は図２２（ａ）の切断線ＡＡ’位置の要部断面図、図２２（ｃ）は図２２（ａ）の切断線ＢＢ’位置の要部断面図である。マスク３２５Ａの厚さは、例えば０．５〜３μｍ程度である。マスク３２５Ａには、後の工程においてトレンチ３０６が形成される領域に開口部分が設けられている。実施の形態１との違いは、図２２（ｃ）に示すように、開口部分がｎ＋型の第１電流拡散層３２２とｐ＋型の第１電界緩和層３２３を貫いてｎ＋＋型の高濃度ソース領域３０３まで届いている点である。
【００８５】
次にドライエッチングプロセスを用いてトレンチ３０６が、ｎ＋型の第１電流拡散層３２２とｐ＋型の第１電界緩和層３２３とを貫きｎ＋＋型の高濃度ソース領域３０３まで延在し、さらに、ｐ＋型のボディ層３０２と、ｎ＋型の第２電流拡散層３０５とｐ＋型の第２電界緩和層３１９とまで延在する。
【００８６】
形成するトレンチの深さは、ｐ＋型のボディ層３０２の深さよりも浅い。形成するトレンチの深さは、例えば０．１〜１．５μｍ程度である。トレンチのチャネル長方向に並行な方向の長さＸ（トレンチ長さ）は、例えば１〜４μｍ程度である。トレンチの基板に平行なチャネル幅方向に並行な方向の長さＹ１（トレンチ幅）は、例えば０．１〜２μｍ程度である。基板に平行なチャネル幅方向に並行な方向のトレンチ間隔Ｙ２は、例えば０．１〜２μｍ程度である。
【００８７】
残りの工程は前述した実施の形態１と同様であり、残りの工程を行うことで、図２２（ａ）の切断線ＡＡ’位置に対応する図２３（ａ）および、図２２（ａ）の切断線ＢＢ’位置に対応する図２３（ｂ）の要部断面図に示す本実施の形態３が完成する。
【００８８】
このように、本実施の形態３によれば、実施の形態１と同様に、特許文献４にある構造と比較して、チャネル長ばらつきを低減し、短チャネル化することが可能となる。また、ソース側トレンチ上部エッジはｐ＋型の第１電界緩和層３２３となるため、オン時にトレンチ上部エッジ部分に電界が集中しても、しきい値電圧の低下が生じず、オフリークの問題が生じない。したがって、パワーモジュール内のチップ間性能ばらつきが生じず、パワーモジュール内で局所的な発熱が発生しない。さらには、しきい値電圧を高くすることができるため、スイッチング時に生じる誤点弧の問題も生じない。加えて、図２３（ｂ）に示すように、トレンチ３０６がｎ＋＋型の高濃度ソース領域３０３まで届いていることにより、ＳｉＣパワーＭＩＳＦＥＴがオン状態のときには、高濃度ソース領域３０３より低濃度なｎ＋型の第１電流拡散層３２２表面が蓄積層となり、ｎ＋型の第１電流拡散層３２２の寄生抵抗が無視できるほど小さくなる。したがって、より高性能な炭化珪素半導体装置を提供することができる。
【実施例４】
【００８９】
前述の実施の形態１から３において説明したＳｉＣパワーＭＩＳＦＥＴを有する半導体装置は電力変換装置に用いることができる。実施の形態４における電力変換装置について図２４を用いて説明する。図２４は実施の形態４における電力変換装置（インバータ）の一例を示す回路図である。
【００９０】
図２４に示すように、インバータ８０２はスイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ８０４と、ダイオード８０５とを有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）８０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されており（上アーム）、負荷８０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ素子８０４とダイオード８０５とが逆並列に接続されている（下アーム）。つまり、負荷８０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ８０４と２つのダイオード８０５が設けられており、３相で６つのスイッチング素子８０４と６つのダイオード８０５が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ８０４のゲート電極には制御回路８０３が接続されており、この制御回路８０３によってＳｉＣパワーＭＩＳＦＥＴ８０４が制御されている。従って、制御回路８０３でインバータ８０２を構成するＳｉＣパワーＭＩＳＦＥＴ８０４を流れる電流を制御することにより、負荷８０１を駆動することができる。
【００９１】
インバータ８０２を構成するＳｉＣパワーＭＩＳＦＥＴ８０４の機能について以下に説明する。負荷８０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷８０１に入力する必要がある。制御回路８０３はＳｉＣパワーＭＩＳＦＥＴ８０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣパワーＭＩＳＦＥＴ８０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
【００９２】
このように、実施の形態４によれば、ＳｉＣパワーＭＩＳＦＥＴ８０４に、前述の実施の形態１から実施の形態３において説明した半導体装置を用いることにより、例えば、ＳｉＣパワーＭＩＳＦＥＴ８０４が高性能な分、インバータなどの電力変換装置を高性能化することができる。また、ＳｉＣパワーＭＩＳＦＥＴ８０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
【００９３】
また、電力変換装置は、３相モータシステムを用いることができる。前述の図２４に示した負荷８０１は３相モータであり、インバータ８０２に、前述の実施の形態１から実施の形態３において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
【実施例５】
【００９４】
前述の実施の形態１から３において説明したＳｉＣパワーＭＩＳＦＥＴを有する半導体装置は、電力変換装置に用いることができる。実施の形態５における電力変換装置について図２５を用いて説明する。図２５は実施の形態５における電力変換装置（インバータ）の一例を示す回路図である。
【００９５】
図２５に示すように、インバータ９０２はスイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ９０４を有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）９０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ９０４が接続されており（上アーム）、負荷９０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ素子９０４が接続されている（下アーム）。つまり、負荷９０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ９０４が設けられており、３相で６つのスイッチング素子９０４が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ９０４のゲート電極には制御回路９０３が接続されており、この制御回路９０３によってＳｉＣパワーＭＩＳＦＥＴ９０４が制御されている。従って、制御回路９０３でインバータ９０２を構成するＳｉＣパワーＭＩＳＦＥＴ９０４を流れる電流を制御することにより、負荷９０１を駆動することができる。
【００９６】
インバータ９０２を構成するＳｉＣパワーＭＩＳＦＥＴ９０４の機能について以下に説明する。本実施の形態でも、ＳｉＣパワーＭＩＳＦＥＴの機能の１つとして、実施の形態４と同様にパルス幅変調動作を行うための矩形波を作り出す機能を有している。さらに、本実施の形態では、ＳｉＣパワーＭＩＳＦＥＴは実施の形態４のダイオード８０５の役割も担う。インバータ９０２において、例えばモータのように負荷９０１にインダクタンスを含む場合、ＳｉＣパワーＭＩＳＦＥＴ９０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。実施の形態４ではダイオード８０５がこの役割を担う。一方、実施の形態５ではこの役割をＳｉＣパワーＭＩＳＦＥＴ９０４が担う。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣパワーＭＩＳＦＥＴ９０４のゲートをオンし、ＳｉＣパワーＭＩＳＦＥＴ９０４を逆導通させる方法である。
【００９７】
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣパワーＭＩＳＦＥＴ９０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣパワーＭＩＳＦＥＴが共にオフとなる不動作時間が必要となる。この不動作時間の間はＳｉＣパワーＭＩＳＦＥＴ９０４のドリフト層とｐ型ボディ層によって形成される内蔵ＰＮダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さい。例えば、実施の形態４のダイオード８０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
【００９８】
このように、実施の形態５によれば、ＳｉＣパワーＭＩＳＦＥＴ９０４に、前述の実施の形態１から実施の形態３において説明した半導体装置を用いることにより、例えば、ＳｉＣパワーＭＩＳＦＥＴ９０４が高性能な分、還流時の損失も小さくできる。また、ダイオードを使わないため、インバータなどの電力変換装置を小型化することができる。さらに、ＳｉＣパワーＭＩＳＦＥＴ９０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
【００９９】
また、電力変換装置は、３相モータシステムに用いることができる。前述の図２５に示した負荷９０１は３相モータであり、インバータ９０２に、前述の実施の形態１から実施の形態３において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
【実施例６】
【０１００】
前述の実施の形態４または前述の実施の形態５において説明した３相モータシステムはハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。実施の形態６における３相モータシステムを用いた自動車を図２６および図２７を用いて説明する。図２６は、実施の形態６における電気自動車の構成の一例を示す概略図であり、図２７は、実施の形態６における昇圧コンバータの一例を示す回路図である。
【０１０１】
図２６に示すように、電気自動車は、駆動輪１００１ａおよび駆動輪１００１ｂが接続された駆動軸１００２に動力を入出力可能とする３相モータ１００３と、３相モータ１００３を駆動するためのインバータ１００４と、バッテリ１００５と、を備える。さらに、該電気自動車は、昇圧コンバータ１００８と、リレー１００９と、電子制御ユニット１０１０と、を備え、昇圧コンバータ１００８は、インバータ１００４が接続された電力ライン１００６と、バッテリ１００５が接続された電力ライン１００７とに接続されている。
【０１０２】
３相モータ１００３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ１００４には、前述の実施の形態４または前述の実施の形態５において説明したインバータを用いることができる。
【０１０３】
昇圧コンバータ１００８は、図２７に示すように、インバータ１０１３に、リアクトル１０１１および平滑用コンデンサ１０１２が接続された構成からなる。インバータ１０１３は、例えば、前述の実施の形態５において説明したインバータと同様であり、インバータ内の素子構成も同じである。実施の形態６では、例えば実施の形態５と同じようにＳｉＣパワーＭＩＳＦＥＴ１０１４で構成された図で示している。
【０１０４】
図２６の電子制御ユニット１０１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１００３のロータ位置を検出するセンサからの信号、またはバッテリ１００５の充放電値などを受信する。そして、インバータ１００４、昇圧コンバータ１００８、およびリレー１００９を制御するための信号を出力する。
【０１０５】
このように、実施の形態６によれば、電力変換装置であるインバータ１００４および昇圧コンバータ１００８に、前述の実施の形態４および前述の実施の形態５において説明した電力変換装置を用いることができる。また、３相モータ１００３、およびインバータ１００４などからなる３相モータシステムに、前述の実施の形態４または前述の実施の形態５において説明した３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化、省スペース化を図ることができる。
【０１０６】
なお、実施の形態６では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ１００５が燃料電池スタックとなった燃料電池自動車にも同様に、上述の各実施の形態の３相モータシステムを適用することができる。
【実施例７】
【０１０７】
前述の実施の形態４および前述の実施の形態５において説明した３相モータシステムは、鉄道車両に用いることができる。実施の形態７における３相モータシステムを用いた鉄道車両を図２８を用いて説明する。図２８は、実施の形態７における鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
【０１０８】
図２８に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス１１０９を介して電圧が１．５ｋＶまで降圧され、コンバータ１１０７で交流から直流に変換される。さらに、キャパシタ１１０８を介してインバータ１１０２で直流から交流に変換されて、負荷１１０１である３相モータを駆動する。コンバータ１１０７内の素子構成は前述の実施の形態４のようにＳｉＣパワーＭＩＳＦＥＴおよびダイオードを併用してもよく、また前述の実施の形態５のようにＳｉＣパワーＭＩＳＦＥＴ単独でもよい。実施の形態７では、例えば、実施の形態５のようにＳｉＣパワーＭＩＳＦＥＴ１１０４で構成された図を示している。なお、図２８では、前述の実施の形態４または前述の実施の形態５において説明した制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示す。
【０１０９】
このように実施の形態７によればコンバータ１１０７に、前述の実施の形態４または前述の実施の形態５において説明した電力変換装置を用いることができる。また、負荷１１０１、インバータ１１０２、および制御回路からなる３相モータシステムに、前述の実施の形態４または前述の実施の形態５において説明した３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、床下部品の小型化および軽量化を図ることができる。
【０１１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１１】
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
【符号の説明】
【０１１２】
１：半導体チップ、２：ソース配線用電極（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）、３：ｐ型のフローティング・フィールド・リミッティング・リング、４：ｎ＋＋型のガードリング、５：ゲート開口部、６：ＳｉＣパワーＭＩＳＦＥＴ、７：ソース開口部、８：ゲート配線用電極、１０１，２０１，３０１：ｎ−型のエピタキシャル層、１０２，２０２，３０２：ｐ＋型のボディ層、１０３，２０３，３０３：ｎ＋＋型のソース領域、１２２，２２２，３２２：ｎ＋型の第１電流拡散層、１２３，２２３，３２３：ｐ＋型の第１電界緩和層、１１９，２１９，３１９：ｐ＋型の第２電界緩和層、１０５，２０５，３０５：ｎ＋型の第２電流拡散層、１２４，２２４，３２４：ｎ−型のＪＦＥＴ領域、１０６，２０６，３０６：トレンチ、１０７，２０７，３０７：ｎ＋型のＳｉＣ基板、１０８，２０８，３０８：ｎ＋型のドレイン領域、１０９，２０９，３０９：ｐ＋＋型のボディ層電位固定領域、１１０，２１０，３１０：ゲート絶縁膜、１１１，２１１，３１１：ゲート電極、１１２，２１２，３１２：層間絶縁膜、１１３，２１３，３１３：金属シリサイド層、１１４，２１４，３１４：第３金属膜、１１５，２１５，３１５：金属シリサイド層、１１６，２１６，３１６：ドレイン配線用電極、８０１：負荷、８０２：インバータ、８０３：制御回路、８０４：ＳｉＣＭＩＳＦＥＴ、８０５：ダイオード、９０１：負荷、９０２：インバータ、９０３：制御回路、９０４：ＳｉＣＭＩＳＦＥＴ、９０５：、１００１ａ，１００１ｂ：駆動輪、１００２：駆動軸、１００３：３相モータ、１００４：インバータ、１００５：バッテリ、１００６：電力ライン、１００７：電力ライン、１００８：昇圧コンバータ、１００９：リレー、１０１０：電子制御ユニット、１０１１：リアクトル、１０１２：平滑用コンデンサ、１０１３：インバータ、１０１４：ＳｉＣＭＩＳＦＥＴ、１１０１：負荷、１１０２：インバータ、１１０４：ＳｉＣＭＩＳＦＥＴ、１１０７：コンバータ、１１０８：キャパシタ、１１０９：トランス、ＯＷ：架線ＯＷ、ＲＴ：線路、ＷＨ：車輪、Ｖｃｃ:電源電圧、ＧＮＤ：接地電位。
【図１】
2019207906.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019207906.tif 000009
【図８】
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【図９（ａ）】
2019207906.tif 000011
【図９（ｂ）】
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【図９（ｃ）】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２（ａ）】
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【図２２（ｂ）】
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【図２２（ｃ）】
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【図２３（ａ）】
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【図２３（ｂ）】
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【図２４】
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【図２５】
2019207906.tif 000032
【図２６】
2019207906.tif 000033
【図２７】
2019207906.tif 000034
【図２８】
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