(57)【要約】【課題】回路規模の小さい負電圧生成回路を提供する。【解決手段】負電圧生成回路２００は、昇圧型のスイッチ出力段１０を駆動する上側ドライバ２０及び下側ドライバ３０にそれぞれ第１負電圧ＶＣ１及び第２負電圧ＶＣ２を供給するものであって、カソードがスイッチ出力段１０の出力ノードＮ１に接続されてアノードが第１負電圧ＶＣ１の出力端に接続された第１ダイオード２０２と、第１端が第１負電圧ＶＣ１の出力端に接続されて第２端がスイッチ出力段１０のスイッチノードＮ２に接続された第１キャパシタ２０４と、カソードが第１負電圧ＶＣ１の出力端に接続されてアノードが第２負電圧ＶＣ２の出力端に接続された第２ダイオード２０３と、第１端が第２負電圧ＶＣ２の出力端に接続されて第２端がスイッチ出力段１０の接地ノードＮ３に接続された第２キャパシタ２０５と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
昇圧型のスイッチ出力段を駆動する上側ドライバ及び下側ドライバにそれぞれ第１負電圧及び第２負電圧を供給する負電圧生成回路であって、
カソードが前記スイッチ出力段の出力ノードに接続されてアノードが前記第１負電圧の出力端に接続された第１ダイオードと、
第１端が前記第１負電圧の出力端に接続されて第２端が前記スイッチ出力段のスイッチノードに接続された第１キャパシタと、
カソードが前記第１負電圧の出力端に接続されてアノードが前記第２負電圧の出力端に接続された第２ダイオードと、
第１端が前記第２負電圧の出力端に接続されて第２端が前記スイッチ出力段の接地ノードに接続された第２キャパシタと、
を有することを特徴とする負電圧生成回路。
【請求項２】
降圧型のスイッチ出力段を駆動する下側ドライバに負電圧を供給する負電圧生成回路であって、
カソードが前記スイッチ出力段のスイッチノードに接続されてアノードが前記負電圧の出力端に接続されたダイオードと、
第１端が前記負電圧の出力端に接続されて第２端が前記スイッチ出力段の接地ノードに接続されたキャパシタと、
を有することを特徴とする負電圧生成回路。
【請求項３】
第１ノードと第２ノードとの間に接続された第１スイッチ素子及び前記第２ノードと第３ノードとの間に接続された第２スイッチ素子を含むスイッチ出力段と、
一端が前記第２ノードに接続されたインダクタンスと、
を有し、
前記インダクタンスの他端または前記第１ノードに供給される入力電圧を出力電圧に変換して前記第１ノードまたは前記インダクタンスの他端に接続される負荷に供給する電力変換装置であって、
前記第１スイッチ素子のスイッチング動作の制御を行う第１ドライバと、
前記第２スイッチ素子のスイッチング動作の制御を行う第２ドライバと、
前記第１ドライバ及び前記第２ドライバそれぞれに駆動電圧を供給する電源回路と、
を有し、
前記電源回路は、請求項１または請求項２に記載の負電圧生成回路を含むことを特徴とする電力変換装置。
【請求項４】
第１ノードと第２ノードとの間に接続された第１スイッチ素子及び前記第２ノードと第３ノードとの間に接続された第２スイッチ素子を含むスイッチ出力段と、
前記第１スイッチ素子のスイッチング制御を行う第１ドライバと、
前記第２スイッチ素子のスイッチング制御を行う第２ドライバと、
前記第１ドライバ及び前記第２ドライバにそれぞれ第１正電圧及び第２正電圧を供給する正電圧生成回路と、
前記第１ドライバ及び前記第２ドライバにそれぞれ第１負電圧及び第２負電圧を供給する負電圧生成回路と、
を有し、
前記正電圧生成回路は、
正極端が前記第２正電圧の出力端に接続された直流電圧源と、
アノードが前記直流電圧源の正極端に接続された第１ダイオードと、
第１端が前記第１正電圧の出力端に接続されて第２端が前記第２ノードに接続された第１キャパシタと、
を含み、
前記負電圧生成回路は、
第１端が前記第１ダイオードのカソードに接続された第２キャパシタと、
アノードが前記第１ダイオードのカソードに接続されてカソードが前記第１ノードに接続された第２ダイオードと、
アノードが前記第１ダイオードのカソードに接続されてカソードが前記第１正電圧の出力端に接続された第３ダイオードと、
カソードが前記第２キャパシタの第２端に接続されてアノードが前記第１負電圧の出力端に接続された第４ダイオードと、
第１端が前記第１負電圧の出力端に接続されて第２端が前記第２ノードに接続された第３キャパシタと、
アノードが前記第２キャパシタの第２端に接続されてカソードが前記第２ノードに接続された第５ダイオードと、
カソードが前記第１負電圧の出力端に接続されてアノードが前記第２負電圧の出力端に接続された第６ダイオードと、
第１端が前記第２負電圧の出力端に接続されて第２端が前記第３ノードに接続された第４キャパシタと、
を含むことを特徴とする電力変換装置。
【請求項５】
前記第１ダイオード、前記第２ダイオード、及び、前記第６ダイオードは、前記第１ノードと前記第３ノードとの電位差にも耐え得る高耐圧素子であることを特徴とする請求項４に記載の電力変換装置。
【請求項６】
前記負電圧生成回路は、前記第３キャパシタの両端間電圧を制限するクランパをさらに含むことを特徴とする請求項４または請求項５に記載の電力変換装置。
【請求項７】
前記クランパは、アノードが前記第１負電圧の出力端に接続されてカソードが前記第２ノードに接続されたツェナダイオードであることを特徴とする請求項６に記載の電力変換装置。
【請求項８】
前記第２キャパシタの容量値は、前記第３キャパシタの容量値よりも小さいことを特徴とする請求項４〜請求項７のいずれか一項に記載の電力変換装置。
【請求項９】
前記第２キャパシタの容量値は、前記第３キャパシタの容量値の１／１００であることを特徴とする請求項８に記載の電力変換装置。
【請求項１０】
前記第２ダイオードと前記第４ダイオードの少なくとも一方は、他のダイオードよりも順方向降下電圧が大きく設定されていることを特徴とする請求項４〜請求項９のいずれか一項に記載の電力変換装置。
【請求項１１】
前記第２ダイオードと前記第４ダイオードの少なくとも一方は、多段構成とされていることを特徴とする請求項１０に記載の電力変換装置。
【請求項１２】
前記第１スイッチ素子及び前記第２スイッチ素子は、ＳｉＣによるＮＭＯＳＦＥＴであることを特徴とする請求項３〜請求項１１のいずれか一項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、負電圧生成回路およびこれを用いた電力変換装置に関する。
【背景技術】
【０００２】
従来より、スイッチ素子のターンオフを高速化するために、スイッチ素子のターンオフ時に負電圧を印加する手法が知られている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６６９６３号公報（例えば図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、スイッチ素子に正極が接続された電源（図１の第一電源１１１ｂ）を用いて負電圧が生成されており、その回路構成について更なる改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、回路規模の小さい負電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示された負電圧生成回路は、昇圧型のスイッチ出力段を駆動する上側ドライバ及び下側ドライバにそれぞれ第１負電圧及び第２負電圧を供給するものであって、カソードが前記スイッチ出力段の出力ノードに接続されてアノードが前記第１負電圧の出力端に接続された第１ダイオードと、第１端が前記第１負電圧の出力端に接続されて第２端が前記スイッチ出力段のスイッチノードに接続された第１キャパシタと、カソードが前記第１負電圧の出力端に接続されてアノードが前記第２負電圧の出力端に接続された第２ダイオードと、第１端が前記第２負電圧の出力端に接続されて第２端が前記スイッチ出力段の接地ノードに接続された第２キャパシタを有する構成（第１の構成）とされている。
【０００８】
また、本明細書中に開示されている負電圧生成回路は、降圧型のスイッチ出力段を駆動する下側ドライバに負電圧を供給するものであって、カソードが前記スイッチ出力段のスイッチノードに接続されてアノードが前記負電圧の出力端に接続されたダイオードと、第１端が前記負電圧の出力端に接続されて第２端が前記スイッチ出力段の接地ノードに接続されたキャパシタと、を有する構成（第２の構成）とされている。
【０００９】
また、本明細書中に開示されている電力変換装置は、第１ノードと第２ノードとの間に接続された第１スイッチ素子及び前記第２ノードと第３ノードとの間に接続された第２スイッチ素子を含むスイッチ出力段と、一端が前記第２ノードに接続されたインダクタンスと、を有し、前記インダクタンスの他端または前記第１ノードに供給される入力電圧を出力電圧に変換して前記第１ノードまたは前記インダクタンスの他端に接続される負荷に供給するものであって、前記第１スイッチ素子のスイッチング動作の制御を行う第１ドライバと、前記第２スイッチ素子のスイッチング動作の制御を行う第２ドライバと、前記第１ドライバ及び前記第２ドライバそれぞれに駆動電圧を供給する電源回路と、を有し、前記電源回路は、上記第１または第２の構成から成る負電圧生成回路を含む構成（第３構成）とされている。
【００１０】
また、本明細書中に開示されている電力変換装置は、第１ノードと第２ノードとの間に接続された第１スイッチ素子及び前記第２ノードと第３ノードとの間に接続された第２スイッチ素子を含むスイッチ出力段と、前記第１スイッチ素子のスイッチング制御を行う第１ドライバと、前記第２スイッチ素子のスイッチング制御を行う第２ドライバと、前記第１ドライバ及び前記第２ドライバにそれぞれ第１正電圧及び第２正電圧を供給する正電圧生成回路と、前記第１ドライバ及び前記第２ドライバにそれぞれ第１負電圧及び第２負電圧を供給する負電圧生成回路と、を有し、前記正電圧生成回路は、正極端が前記第２正電圧の出力端に接続された直流電圧源と、アノードが前記直流電圧源の正極端に接続された第１ダイオードと、第１端が前記第１正電圧の出力端に接続されて第２端が前記第２ノードに接続された第１キャパシタと、を含み、前記負電圧生成回路は、第１端が前記第１ダイオードのカソードに接続された第２キャパシタと、アノードが前記第１ダイオードのカソードに接続されてカソードが前記第１ノードに接続された第２ダイオードと、アノードが前記第１ダイオードのカソードに接続されてカソードが前記第１正電圧の出力端に接続された第３ダイオードと、カソードが前記第２キャパシタの第２端に接続されてアノードが前記第１負電圧の出力端に接続された第４ダイオードと、第１端が前記第１負電圧の出力端に接続されて第２端が前記第２ノードに接続された第３キャパシタと、アノードが前記第２キャパシタの第２端に接続されてカソードが前記第２ノードに接続された第５ダイオードと、カソードが前記第１負電圧の出力端に接続されてアノードが前記第２負電圧の出力端に接続された第６ダイオードと、第１端が前記第２負電圧の出力端に接続されて第２端が前記第３ノードに接続された第４キャパシタと、を含む構成（第４の構成）とされている。
【００１１】
なお、上記第４の構成から成る電力変換装置において、前記第１ダイオード、前記第２ダイオード、及び、前記第６ダイオードは、前記第１ノードと前記第３ノードとの電位差にも耐え得る高耐圧素子である構成（第５の構成）にするとよい。
【００１２】
また、上記第４または第５の構成から成る電力変換装置において、前記負電圧生成回路は、前記第３キャパシタの両端間電圧を制限するクランパを更に含む構成（第６の構成）にするとよい。
【００１３】
なお、上記第６の構成から成る電力変換装置において、前記クランパは、アノードが前記第１負電圧の出力端に接続されてカソードが前記第２ノードに接続されたツェナダイオードである構成（第７の構成）にするとよい。
【００１４】
また、上記第４〜第７いずれかの構成から成る電力変換装置において、前記第２キャパシタの容量値は、前記第３キャパシタの容量値よりも小さい構成（第８の構成）にするとよい。
【００１５】
なお、第８の構成から成る電力変換装置において、前記第２キャパシタの容量値は、例えば前記第３キャパシタの容量値の１／１００である構成（第９の構成）にするとよい。
【００１６】
また、上記第４〜第９いずれかの構成から成る電力変換装置において、前記第２ダイオードと前記第４ダイオードの少なくとも一方は、他のダイオードよりも順方向降下電圧が大きく設定されている構成（第１０の構成）にするとよい。
【００１７】
なお、上記第１０の構成から成る電力変換装置において、前記第２ダイオードと前記第４ダイオードの少なくとも一方は、多段構成とされている構成（第１１の構成）にするとよい。
【００１８】
また、上記第３〜第１１いずれかの構成から成る電力変換装置において、前記第１スイッチ素子及び前記第２スイッチ素子は、ＳｉＣによるＮＭＯＳＦＥＴである構成（第１２の構成）にするとよい。
【発明の効果】
【００１９】
本明細書中に開示されている発明によれば、回路規模の小さい負電圧生成回路を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】スイッチング電源装置の第１実施形態を示す図
【図２】第１実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図
【図３】スイッチング電源装置の第２実施形態を示す図
【図４】第２実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図
【図５】スイッチング電源装置の第３実施形態を示す図
【図６】第３実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図
【図７】スイッチング電源装置の第４実施形態を示す図
【図８】スイッチング電源装置の第５実施形態を示す図
【図９】第５実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図
【図１０】スイッチング電源装置の第６実施形態を示す図
【図１１】第５実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図
【発明を実施するための形態】
【００２１】
＜第１実施形態＞
図１は、スイッチング電源装置の第１実施形態を示す図である。本実施形態のスイッチング電源装置１は、直流電圧源２から入力される入力電圧Ｖｉｎを昇圧して所望の出力電圧Ｖｏｕｔ（及び出力電流Ｉｏｕｔ）を生成し、これを負荷３に供給する電力変換装置であり、スイッチ出力段１０と、上側ドライバ２０と、下側ドライバ３０と、正電圧生成回路１００と、負電圧生成回路２００と、を有する。
【００２２】
スイッチ出力段１０は、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］１１及び１２（それぞれ上側スイッチ及び下側スイッチに相当）と、インダクタ１３と、キャパシタ１４と、を含む。
【００２３】
ＮＭＯＳＦＥＴ１１のドレインは、スイッチ出力段１０のノードＮ１（＝出力電圧Ｖｏｕｔが印加される出力ノード）に接続されている。ＮＭＯＳＦＥＴ１１のソース及びバックゲートとＮＭＯＳＦＥＴ１２のドレインは、スイッチ出力段１０のノードＮ２（＝矩形波状の上側ソース電圧Ｖｓ＿ｈｉｇｈが印加されるスイッチノード）に接続されている。ＮＭＯＳＦＥＴ１２のソース及びバックゲートは、スイッチ出力段１０のノードＮ３（＝接地レベルの下側ソース電圧Ｖｓ＿ｌｏｗが印加される接地ノード）に接続されている。
【００２４】
インダクタ１３の第１端は、ノードＮ２に接続されている。インダクタ１３の第２端は直流電圧源２の正極端（＝入力電圧Ｖｉｎの印加端）に接続されている。キャパシタ１４は、負荷３に並列接続されている。
【００２５】
上側ドライバ２０は、不図示のスイッチコントローラから入力される上側制御信号ＧＨに応じて上側ゲート電圧Ｖｇ＿ｈｉｇｈを生成し、これをＮＭＯＳＦＥＴ１１のゲートに出力する回路ブロックであり、ｎｐｎ型バイポーラトランジスタ２１と、ｐｎｐ型バイポーラトランジスタ２２と、抵抗２３及び２４と、を含む。トランジスタ２１及び２２としては、バイポーラトランジスタに代えて、例えば、ＭＯＳＦＥＴを用いても構わない。
【００２６】
トランジスタ２１のコレクタは、正電圧Ｖｇ１の印加端に接続されている。トランジスタ２１及び２２それぞれのベースは、互いに接続されており、その接続ノードは、抵抗２３を介して上側制御信号ＧＨの印加端に接続されている。トランジスタ２１及び２２それぞれのエミッタは、互いに接続されており、その接続ノードは、抵抗２４を介してＮＭＯＳＦＥＴ１１のゲートに接続されている。トランジスタ２２のコレクタは、負電圧ＶＣ１の印加端に接続されている。
【００２７】
なお、上側制御信号ＧＨがハイレベルであるときには、トランジスタ２１がオンしてトランジスタ２２がオフする。従って、上側ゲート電圧Ｖｇ＿ｈｉｇｈがハイレベル（＝Ｖｇ１）となるので、ＮＭＯＳＦＥＴ１１がオンする。一方、上側制御信号ＧＨがローレベルであるときには、トランジスタ２１がオフしてトランジスタ２２がオンする。従って、上側ゲート電圧Ｖｇ＿ｈｉｇｈがローレベル（＝ＶＣ１）となるので、ＮＭＯＳＦＥＴ１１がオフする。
【００２８】
下側ドライバ３０は、不図示のスイッチコントローラから入力される下側制御信号ＧＬに応じて下側ゲート電圧Ｖｇ＿ｌｏｗを生成し、これをＮＭＯＳＦＥＴ１２のゲートに出力する回路ブロックであり、ｎｐｎ型バイポーラトランジスタ３１と、ｐｎｐ型バイポーラトランジスタ３２と、抵抗３３及び３４と、を含む。トランジスタ３１及び３２としては、バイポーラトランジスタに代えて、例えば、ＭＯＳＦＥＴを用いても構わない。
【００２９】
トランジスタ３１のコレクタは、正電圧Ｖｇ２の印加端に接続されている。トランジスタ３１及び３２それぞれのベースは、互いに接続されており、その接続ノードは、抵抗３３を介して下側制御信号ＧＬの印加端に接続されている。トランジスタ３１及び３２それぞれのエミッタは、互いに接続されており、その接続ノードは、抵抗３４を介してＮＭＯＳＦＥＴ１２のゲートに接続されている。トランジスタ３２のコレクタは、負電圧ＶＣ２の印加端に接続されている。
【００３０】
なお、下側制御信号ＧＬがハイレベルであるときには、トランジスタ３１がオンしてトランジスタ３２がオフする。従って、下側ゲート電圧Ｖｇ＿ｌｏｗがハイレベル（＝Ｖｇ２）となるので、ＮＭＯＳＦＥＴ１２がオンする。一方、下側制御信号ＧＬがローレベルであるときには、トランジスタ３１がオフしてトランジスタ３２がオンする。従って、下側ゲート電圧Ｖｇ＿ｌｏｗがローレベル（＝ＶＣ２）となるので、ＮＭＯＳＦＥＴ１２がオフする。
【００３１】
正電圧生成回路１００は、上側ドライバ２０及び下側ドライバ３０にそれぞれ正電圧Ｖｇ１及びＶｇ２を供給する回路ブロックであり、直流電圧源１０１と、ダイオード１０２と、キャパシタ１０３と、を含む。
【００３２】
直流電圧源１０１の正極端（＝直流電圧Ｖ１の出力端）は、トランジスタ３１のコレクタと、ダイオード１０２のアノードに接続されている。直流電圧源１０１の負極端は、接地されている。ダイオード１０２のカソードとキャパシタ１０３の第１端は、正電圧Ｖｇ１の出力端（＝トランジスタ２１のコレクタ）に接続されている。キャパシタ１０３の第２端は、ノードＮ２（＝上側ソース電圧Ｖｓ＿ｈｉｇｈの印加端）に接続されている。
【００３３】
上記構成の正電圧生成回路１００は、正側ブートストラップ回路として機能し、上側ソース電圧Ｖｓ＿ｈｉｇｈよりも常にキャパシタ１０３の両端間電圧だけ高い正電圧Ｖｇ１（＝Ｖｓ＿ｈｉｇｈ＋Ｖ１−Ｖｆ１０２、ただし、Ｖｆ１０２はダイオード１０２の順方向降下電圧）を生成する。
【００３４】
負電圧生成回路２００は、ＮＭＯＳＦＥＴ１１の電圧降下を利用して、上側ドライバ２０及び下側ドライバ３０にそれぞれ負電圧ＶＣ１及びＶＣ２を供給する回路ブロックであり、ダイオード２０２及び２０３と、キャパシタ２０４及び２０５を含む。なお、負電圧ＶＣ１は、Ｖｓ＿ｈｉｇｈ基準の負電圧（＝上側ソース電圧Ｖｓ＿ｈｉｇｈを基準電位として負電位となる電圧）である。一方、負電圧ＶＣ２は、Ｖｓ＿ｌｏｗ基準の負電圧（＝下側ソース電圧Ｖｓ＿ｌｏｗ（＝ＧＮＤ）を基準電位として負電位となる電圧）である。
【００３５】
ダイオード２０２のカソードは、ノードＮ１（＝出力電圧Ｖｏｕｔの印加端）に接続されている。ダイオード２０２のアノードとキャパシタ２０４の第１端は、ノードＮ４（＝負電圧ＶＣ１の出力端に相当）に接続されている。キャパシタ２０４の第２端は、ノードＮ２（＝上側ソース電圧Ｖｓ＿ｈｉｇｈの印加端）に接続されている。
【００３６】
また、ダイオード２０３のカソードは、ノードＮ４に接続されている。ダイオード２０３のアノードとキャパシタ２０５の第１端は、ノードＮ５（＝負電圧ＶＣ２の出力端）に接続されている。キャパシタ２０５の第２端は、ノードＮ３（＝下側ソース電圧Ｖｓ＿ｌｏｗの印加端）に接続されている。
【００３７】
上記構成の負電圧生成回路２００は、負側ブートストラップ回路として機能し、上側ソース電圧Ｖｓ＿ｈｉｇｈよりも常にキャパシタ２０４の両端間電圧だけ低い負電圧ＶＣ１（＝Ｖｆ２０２−Ｖｏｆｆ＿ｈｉｇｈ、ただし、Ｖｆ２０２はダイオード２０２の順方向降下電圧、Ｖｏｆｆ＿ｈｉｇｈはＮＭＯＳＦＥＴ１１のオフ期間におけるドレイン・ソース間での降下電圧、Ｖｆ２０２＜Ｖｏｆｆ＿ｈｉｇｈ）と、下側ソース電圧Ｖｓ＿ｌｏｗよりも常にキャパシタ２０５の両端間電圧だけ低い負電圧ＶＣ２（＝ＶＣ１＋Ｖｆ２０３＋Ｖｏｎ＿ｌｏｗ、ただし、Ｖｆ１０２はダイオード１０２の順方向降下電圧、Ｖｏｎ＿ｌｏｗはＮＭＯＳＦＥＴ１２のオン期間におけるドレイン・ソース間での降下電圧）をそれぞれ生成する。
【００３８】
このように、上記構成の負電圧生成回路２００を用いれば、ＮＭＯＳＦＥＴ１１のオフ期間におけるドレイン・ソース間での降下電圧Ｖｏｆｆ＿ｈｉｇｈ（特に、ＮＭＯＳＦＥＴ１１及び１２の同時オフ期間において、ＮＭＯＳＦＥＴ１１のボディダイオードに出力電流Ｉｏｕｔが流れることで生じる電圧降下）を利用することにより、上側ドライバ２０と下側ドライバ３０のそれぞれに負電圧ＶＣ１及びＶＣ２を供給することができる。
【００３９】
また、上記構成の負電圧生成回路２００を用いれば、ドライバ回路用の負電圧生成用の直流電圧源が不要になるので、スイッチ出力段１０の相数が増えても、回路の大型化を招かずに済む。
【００４０】
図２は、第１実施形態における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｉｏｕｔ＝２０Ａであるときのシミュレーション結果）を示す図である。
【００４１】
本図から、上側ドライバ２０と下側ドライバ３０のそれぞれに正しく負電圧ＶＣ１及びＶＣ２が供給されており、ＮＭＯＳＦＥＴ１１及び１２それぞれのオフ期間において、ＮＭＯＳＦＥＴ１１及び１２それぞれのゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗが負電圧ＶＣ１及びＶＣ２まで低下していることを確認できる。
【００４２】
＜第２実施形態＞
図３は、スイッチング電源装置の第２実施形態を示す図である。本実施形態のスイッチング電源装置１では、第１実施形態（図１）をベースとしつつ、スイッチ出力段１０が昇圧型から降圧型に変更されている。また、負電圧生成回路２００は、ＮＭＯＳＦＥＴ１２の還流時に生じる電圧降下を利用して、下側ドライバ３０のみに負電圧ＶＣ２を供給する構成に変更されている。そこで、既出の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分（＝第１実施形態からの変更点）について、重点的に説明する。
【００４３】
まず、スイッチ出力段１０が昇圧型から降圧型に変更されたことに伴い、ノードＮ１が直流電圧源２の正極端に接続されている。すなわち、ノードＮ１は、スイッチ出力段１０の入力ノード（＝入力電圧Ｖｉｎの入力端）として機能する。また、インダクタ１３の第２端は、出力電圧Ｖｏｕｔの出力端として、負荷３に接続されている。
【００４４】
また、負電圧生成回路２００が負電圧ＶＣ２のみを生成する構成に変更されたことに伴い、ダイオード２０２とキャパシタ２０４が取り除かれるとともに、ダイオード２０３のカソードがノードＮ２に直接接続されている。
【００４５】
上記構成の負電圧生成回路２００は、先と同様、負側ブートストラップ回路として機能し、下側ソース電圧Ｖｓ＿ｌｏｗよりも常にキャパシタ２０５の両端間電圧だけ低い負電圧ＶＣ２（＝Ｖｆ２０３−Ｖｏｆｆ＿ｌｏｗ、ただし、Ｖｆ１０２はダイオード１０２の順方向降下電圧、Ｖｏｆｆ＿ｌｏｗはＮＭＯＳＦＥＴ１２のオフ期間におけるドレイン・ソース間での降下電圧、Ｖｆ２０３＜Ｖｄｓ＿ｌｏｗ）をそれぞれ生成する。
【００４６】
このように、上記構成の負電圧生成回路２００であれば、ＮＭＯＳＦＥＴ１２のオフ期間におけるドレイン・ソース間での降下電圧Ｖｏｆｆ＿ｌｏｗ（特に、ＮＭＯＳＦＥＴ１２のオフ期間において、ＮＭＯＳＦＥＴ１１のボディダイオードに還流電流が流れることで生じる電圧降下）を利用することにより、下側ドライバ３０に負電圧ＶＣ２を供給することができる。
【００４７】
また、上記構成の負電圧生成回路２００であれば、先の第１実施形態（図１）と同様、負電圧生成用の直流電圧源が不要なので、スイッチ出力段１０の相数が増えても、回路の大型化を招かずに済む。
【００４８】
図４は、第２実施形態における充電電圧ＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｉｏｕｔ＝２０Ａであるときのシミュレーション結果）を示す図である。
【００４９】
本図から、下側ドライバ３０に正しく負電圧ＶＣ２が供給されており、ＮＭＯＳＦＥＴ１２のオフ期間において、ＮＭＯＳＦＥＴ１２のゲート・ソース間電圧Ｖｇｓ＿ｌｏｗが負電圧ＶＣ２まで低下していることを確認できる。
【００５０】
＜第３実施形態＞
図５は、スイッチング電源装置の第３実施形態を示す図である。本実施形態のスイッチング電源装置１は、第２実施形態（図３）をベースとしつつ、正電圧生成回路１００の直流電圧源１０１を流用して、負電圧生成回路２００から上側ドライバ２０及び下側ドライバ３０にそれぞれ負電圧ＶＣ１及びＶＣ２を供給する構成とされている。
【００５１】
より具体的に述べると、負電圧生成回路２００には、第１実施形態（図１）のダイオード２０２に相当するショットキーバリアダイオード２０２とキャパシタ２０４が取り除かれることなく設けられており、さらには、新たな構成要素として、キャパシタ２３０とショットキーバリアダイオード２３１〜２３３が追加されている。
【００５２】
そこで、既出の構成要素については、図１及び図３と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分（キャパシタ２３０とダイオード２３１〜２３３）について、重点的に説明する。
【００５３】
キャパシタ２３０の第１端は、ダイオード１０２のカソードに接続されている。キャパシタ２３０の第２端は、ダイオード２０２のカソードとダイオード２３３のアノードに接続されている。ダイオード２３１のカソードは、ノードＮ１に接続されている。ダイオード２３１及び２３２それぞれのアノードは、ダイオード１０２のカソードに接続されている。ダイオード２３２のカソードは、キャパシタ１０３の第１端（＝正電圧Ｖｇ１の出力端）に接続されている。ダイオード２０２のアノードとキャパシタ２０４の第１端は、ノードＮ４（＝負電圧ＶＣ１の出力端）に接続されている。キャパシタ２０４の第２端とダイオード２３３のカソードは、ノードＮ２に接続されている。
【００５４】
また、ダイオード２０３のカソードは、ノードＮ４（＝負電圧ＶＣ１の出力端）に接続されている。ダイオード２０３のアノードとキャパシタ２０５の第１端は、いずれもノードＮ５（＝負電圧ＶＣ２の出力端）に接続されている。キャパシタ２０５の第２端は、ノードＮ３に接続されている。
【００５５】
上記複数のダイオードのうち、ダイオード１０２、ダイオード２３１、及び、ダイオード２０３としては、ノードＮ１とノードＮ３との電位差（例えばＶｉｎ＝４００〜１２００Ｖ）にも耐え得る高耐圧素子を用いることが望ましい。一方、ダイオード２３２、ダイオード２０２、及び、ダイオード２３３については、上記の高耐圧素子よりも耐圧の低い低耐圧素子を用いることが可能であり、例えば、順方向降下電圧の低いショットキーバリアダイオードを好適に用いることができる。
【００５６】
なお、本図中の太い実線矢印は、ＮＭＯＳＦＥＴ１１のオン期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１１のオン期間には、キャパシタ２３０が直流電圧源となり、キャパシタ２３０、ダイオード２３１、ＮＭＯＳＦＥＴ１１、キャパシタ２０４、ダイオード２０２を介する閉回路に電流が流れる。
【００５７】
一方、本図中の太い小破線矢印は、ＮＭＯＳＦＥＴ１２のオン期間における第１電流経路を示している。このように、ＮＭＯＳＦＥＴ１２のオン期間には、キャパシタ２０４が直流電圧源となり、キャパシタ２０４、ＮＭＯＳＦＥＴ１２、キャパシタ２０５、ダイオード２０３を介する閉回路に電流が流れる。
【００５８】
また、本図中の太い大破線矢印は、ＮＭＯＳＦＥＴ１２のオン期間における第２電流経路を示している。このように、ＮＭＯＳＦＥＴ１２のオン期間には、直流電圧源１０１、ダイオード１０２、ダイオード２３２とキャパシタ１０３、及び、キャパシタ２３０とダイオード２３３、並びに、ＮＭＯＳＦＥＴ１２を介する閉回路にも電流が流れる。
【００５９】
なお、上記構成の正電圧生成回路１００は、正側ブートストラップ回路として機能し、上側ソース電圧Ｖｓ＿ｈｉｇｈよりも常にキャパシタ１０３の両端間電圧だけ高い正電圧Ｖｇ１（＝Ｖｓ＿ｈｉｇｈ＋Ｖ１−Ｖｆ１０２−Ｖｆ２３２、ただし、Ｖｆ１０２及びＶｆ２３２はダイオード１０２及び２３２の順方向降下電圧）を生成する。
【００６０】
また、上記構成の負電圧生成回路２００は、負側ブートストラップ回路として機能し、上側ソース電圧Ｖｓ＿ｈｉｇｈよりも常にキャパシタ２０４の両端間電圧だけ低い負電圧ＶＣ１（＝−ＶＣ３−Ｖｆ２３１＋Ｖｆ２０２＋Ｖｏｎ＿ｈｉｇｈ、ただし、Ｖｆ２０２及びＶｆ２３１はダイオード２０２及び２３１の順方向降下電圧、Ｖｏｎ＿ｈｉｇｈはＮＭＯＳＦＥＴ１１のオン期間におけるドレイン・ソース間での降下電圧、ＶＣ３はキャパシタ２３０の両端間電圧）と、下側ソース電圧Ｖｓ＿ｌｏｗよりも常にキャパシタ２０５の両端間電圧だけ低い負電圧ＶＣ２（＝ＶＣ１＋Ｖｆ２０３＋Ｖｏｎ＿ｌｏｗ、ただし、Ｖｆ１０２はダイオード１０２の順方向降下電圧、Ｖｏｎ＿ｌｏｗはＮＭＯＳＦＥＴ１２のオン期間におけるドレイン・ソース間での降下電圧）をそれぞれ生成する。
【００６１】
このように、上記構成の負電圧生成回路２００であれば、正電圧生成回路１００の直流電圧源１０１を流用することにより、上側ドライバ２０と下側ドライバ３０のそれぞれに負電圧ＶＣ１及びＶＣ２を供給することができる。
【００６２】
また、上記構成の負電圧生成回路２００であれば、負電圧生成用の直流電圧源が不要なので、スイッチ出力段１０の相数が増えても、回路の大型化を招かずに済む。
【００６３】
特に、上記構成の負電圧生成回路２００であれば、不定電位（＝上側ソース電圧Ｖｓ＿ｈｉｇｈ）を基準電位に取るＮＭＯＳＦＥＴ１１のゲート駆動を行うためのフローティング電源（＝キャパシタ２３０）を簡易な回路構成で実現することが可能であり、かつ、基準電位の不定に関わらず、負電圧ＶＣ１及びＶＣ２も同時に供給することが可能となる。
【００６４】
従って、本実施形態のスイッチング電源装置１であれば、単一の直流電圧源１０１を用いて、スイッチ出力段１０の駆動に必要な正負電圧を全て生成することができるので、従来と比べて回路規模を縮小することが可能となる。
【００６５】
図６は、第３実施形態における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｉｏｕｔ＝２０Ａ、Ｃ２３０＝Ｃ２０４＝１０μＦであるときのシミュレーション結果、ただし、Ｃ２３０及びＣ２０４はキャパシタ２３０及び２０４の容量値）を示す図である。
【００６６】
本図から、上側ドライバ２０と下側ドライバ３０のそれぞれに正しく負電圧ＶＣ１及びＶＣ２が供給されており、ＮＭＯＳＦＥＴ１１及び１２それぞれのオフ期間において、ＮＭＯＳＦＥＴ１１及び１２それぞれのゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗが負電圧ＶＣ１及びＶＣ２まで低下していることを確認できる。
【００６７】
ただし、本実施形態のスイッチング電源装置１において、負電圧ＶＣ１及びＶＣ２の絶対値は、正電圧Ｖｇ１及びＶｇ２の絶対値と同程度の大きさになる。以下では、直流電圧源１０１を流用して生成される負電圧ＶＣ１及びＶＣ２の絶対値を任意に調整するための手法について、具体例を挙げながら詳細に説明する。
【００６８】
＜第４実施形態＞
図７は、スイッチング電源装置の第４実施形態を示す図である。本実施形態のスイッチング電源装置１は、第３実施形態（図５）をベースとしつつ、負電圧生成回路２００の構成要素として、ツェナダイオード２０６が追加されている。そこで、既出の構成要素については、図５と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
【００６９】
ツェナダイオード２０６のアノードは、キャパシタ２０４の第１端（＝負電圧ＶＣ１の出力端であるノードＮ４）に接続されている。ツェナダイオード２０６のカソードは、キャパシタ２０４の第２端（＝ノードＮ２）に接続されている。
【００７０】
なお、ツェナダイオード２０６は、キャパシタ２０４の両端間電圧を所定の上限値以下に制限するクランパとして機能する。ただし、クランパは、ツェナダイオード２０６に限定されるものではなく、これと同様の作用効果を奏する素子や回路を用いても構わない。
【００７１】
本実施形態のスイッチング電源装置１であれば、ツェナダイオード２０６の働きによって、正電圧Ｖｇ１及びＶｇ２の絶対値に依存することなく、負電圧ＶＣ１及びＶＣ２の絶対値を任意に調整することができる。ただし、ツェナダイオード２０６の電流電圧特性により、負電圧ＶＣ１に多少の電圧変動が生じる点には留意が必要である。
【００７２】
また、ツェナダイオードに代えてレギュレータを用いることにより、負電圧ＶＣ１及びＶ２をそれぞれ任意の電圧値に安定化することも可能である。
【００７３】
＜第５実施形態＞
図８は、スイッチング電源装置の第５実施形態を示す図である。本実施形態のスイッチング電源装置１は、第３実施形態（図５）をベースとしつつ、キャパシタ２３０の容量値がキャパシタ２０４の容量値よりも小さく設定されている（Ｃ２３０＜Ｃ２０４であり、例えば、Ｃ２３０：Ｃ２０４＝１：１００）。
【００７４】
図９は、第５実施形態における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｉｏｕｔ＝２０Ａ、Ｃ２３０＝０．１μＦ、Ｃ２０４＝１０μＦ（＝Ｃ２３０×１００）であるときのシミュレーション結果）を示す図である。
【００７５】
本図から、キャパシタ２３０及び２０４それぞれの容量値を適宜設定することにより、正電圧Ｖｇ１及びＶｇ２の絶対値に依存することなく、負電圧ＶＣ１及びＶＣ２の絶対値が任意に調整されていることが確認できる。
【００７６】
＜第６実施形態＞
図１０は、スイッチング電源装置の第６実施形態を示す図である。本実施形態のスイッチング電源装置１は、第３実施形態（図５）をベースとしつつ、ダイオード２０２が多段構成とされている。すなわち、ダイオード２０２の順方向降下電圧が他のダイオードよりも大きく設定されている。
【００７７】
図１１は、第６実施形態における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｉｏｕｔ＝２０Ａ、ダイオード２０２が３段構成であるときのシミュレーション結果）を示す図である。
【００７８】
本図から、ダイオード２０２の順方向降下電圧を高めることにより、正電圧Ｖｇ１及びＶｇ２の絶対値に依存することなく、負電圧ＶＣ１及びＶＣ２の絶対値が任意に調整されていることが確認できる。
【００７９】
なお、ダイオード２０２以外でも、例えば、ダイオード２３１の順方向降下電圧を高めることにより、上記と同様の作用効果を奏することが可能である。
【００８０】
また、これまでに説明してきた第４実施形態〜第６実施形態については、これらを適宜組み合わせて実施することも可能である。
【００８１】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００８２】
例えば、上記実施形態では、スイッチ出力段が２段構成（＝２つのＮＭＯＳＦＥＴを直列に接続した構成）である場合を例を挙げたが、スイッチ出力段が多段構成（３段以上）である場合においても、これまでに説明してきた負電圧生成回路を適用可能であることは言うまでもない。
【００８３】
すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更を含むと理解されるべきである。
【００８４】
また、上記実施形態では、スイッチ素子としてＮＭＯＳＦＥＴを用いた場合のみを説明したが、Ｓｉにより形成されたＪＦＥＴ［junction field effect transistor］やＩＧＢＴ［insulated gate bipolar transistor］は勿論のこと、ＳｉＣやＧａＮにより形成された半導体スイッチをスイッチ素子として用いることができる。
【００８５】
また、上記実施形態では、従来に比べて、スイッチ素子のターンオフを高速化するだけでなく、スイッチング損失の低減や誤点弧と呼ばれる誤動作の防止効果もある。
【産業上の利用可能性】
【００８６】
本明細書中に開示されている負電圧生成回路は、例えば、スイッチング電源装置などの電力変換装置全般に利用することが可能である。
【符号の説明】
【００８７】
１    スイッチング電源装置（電力変換装置）
２    直流電圧源
３    負荷
１０    スイッチ出力段
１１    ＮＭＯＳＦＥＴ（上側スイッチ）
１２    ＮＭＯＳＦＥＴ（下側スイッチ）
１３    インダクタ
１４    キャパシタ
２０    上側ドライバ
２１    ｎｐｎ型バイポーラトランジスタ
２２    ｐｎｐ型バイポーラトランジスタ
２３、２４    抵抗
３０    下側ドライバ
３１    ｎｐｎ型バイポーラトランジスタ
３２    ｐｎｐ型バイポーラトランジスタ
３３、３４    抵抗
１００    正電圧生成回路
１０１    直流電圧源
１０２    ダイオード
１０３    キャパシタ
２００    負電圧生成回路
２０２、２０３    ダイオード
２０４、２０５    キャパシタ
２０６    ツェナダイオード（クランパ）
２３０    キャパシタ
２３１、２３２、２３３    ダイオード（ショットキーバリアダイオード）
Ｎ１    第１ノード（出力ノードまたは入力ノード）
Ｎ２    第２ノード（スイッチノード）
Ｎ３    第３ノード（接地ノード）
Ｎ４    第４ノード（第１負出力ノード）
Ｎ５    第５ノード（第２負出力ノード）
【図１】
2019134521.tif 000003
【図２】
2019134521.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019134521.tif 000009
【図８】
2019134521.tif 000010
【図９】
2019134521.tif 000011
【図１０】
2019134521.tif 000012
【図１１】
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