(57)【要約】【課題】メイン半導体素子と同一の半導体基板に設けられたポリシリコン層からなる回路部のコンタクト不良を抑制することができる半導体装置を提供すること。【解決手段】メイン半導体素子１１のソースパッド２１ａは、バリアメタル４４ａを介してｎ+型ソース領域３５ａに電気的に接続されている。温度センス部１３は、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである。温度センス部１３は、メイン半導体素子１１と同一の半導体基板１０のおもて面上にフィールド絶縁膜８０を介して設けられている。アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に直に接している。ソースパッド２１ａ、アノードパッド２３ａおよびカソードパッド２３ｂは、アルミニウム合金膜である。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の第１主面の表面層に設けられた第２導電型領域と、
前記第２導電型領域をベース領域とする絶縁ゲート型電界効果トランジスタと、
前記半導体基板の第１主面に、絶縁層を介して設けられた第２導電型ポリシリコン層と、
前記半導体基板の第１主面に、前記絶縁層を介して設けられ、前記第２導電型ポリシリコン層に接する第１導電型ポリシリコン層と、
前記第２導電型ポリシリコン層と前記第１導電型ポリシリコン層とのｐｎ接合で形成されたダイオードと、
前記第２導電型領域に電気的に接続された、前記絶縁ゲート型電界効果トランジスタのソースパッドと、
前記第２導電型ポリシリコン層に電気的に接続された、前記ダイオードのアノードパッドと、
前記第１導電型ポリシリコン層に電気的に接続された、前記ダイオードのカソードパッドと、
を備え、
前記ソースパッドは、アルミニウムを主成分とする金属膜であり、バリアメタルを介して前記第２導電型領域に電気的に接続され、
前記アノードパッドは、アルミニウムを主成分とする金属膜であり、前記第２導電型ポリシリコン層に直に接することを特徴とする半導体装置。
【請求項２】
前記カソードパッドは、アルミニウムを主成分とする金属膜であり、前記第１導電型ポリシリコン層に直に接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソースパッドは、前記第１導電型ポリシリコン層に直に接して前記カソードパッドを構成することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソースパッドは、前記バリアメタルを介して前記第１導電型ポリシリコン層に接続され前記カソードパッドを構成することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記カソードパッドと前記第１導電型ポリシリコン層との間に部分的に前記バリアメタルが配置され、
前記カソードパッドと前記第１導電型ポリシリコン層とは、一部で前記バリアメタルを介して接続され、残りの部分で直に接することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記バリアメタルは、チタン膜または窒化チタン膜、もしくはチタン膜および窒化チタン膜の積層膜であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記カソードパッドは接地され、
前記ダイオードの温度特性を利用して、前記絶縁ゲート型電界効果トランジスタの温度を検出することを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の第１主面の表面層に設けられた第２導電型領域と、
前記第２導電型領域をベース領域とする絶縁ゲート型電界効果トランジスタと、
前記半導体基板に設けられた、前記絶縁ゲート型電界効果トランジスタを保護または制御するための１つ以上の回路部と、
前記半導体基板の第１主面に、絶縁層を介して設けられ、前記回路部を構成するポリシリコン層と、
前記第２導電型領域に電気的に接続された、前記絶縁ゲート型電界効果トランジスタのソースパッドと、
前記ポリシリコン層に電気的に接続された電極パッドと、
を備え、
前記ソースパッドは、アルミニウムを主成分とする金属膜であり、バリアメタルを介して前記第２導電型領域に電気的に接続され、
前記電極パッドは、アルミニウムを主成分とする金属膜であり、前記ポリシリコン層に直に接することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として注目を集めている。また、従来、ワイドバンドギャップ半導体を用いたパワー半導体装置では、スイッチングデバイスである縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）においてトレンチゲート構造が採用されている。
【０００３】
トレンチゲート構造では、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。
【０００４】
また、デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。
【０００５】
デバイスの信頼性をさらに向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造を有する炭化珪素半導体装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、メイン半導体素子である縦型ＭＯＳＦＥＴのチャネルにキャリアを供給するために形成される半導体部と電極パッドとのコンタクト（電気的接触部）のコンタクト不良（接触不良）や信頼性低下を抑制するために、半導体部と電極パッドとの間に、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜等のバリアメタルが形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１７−０７９３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した高機能構造を有する半導体装置では、電流センス部、温度センス部および過電圧保護部等の高機能部の各コンタクトにも、それぞれ、メイン半導体素子と同様にバリアメタルが形成される。しかしながら、温度センス部として機能するダイオードを半導体基板上に堆積したポリシリコン（ｐｏｌｙ−Ｓｉ）層で構成する場合、温度センス部を構成するポリシリコン層とバリアメタルとの密着性が悪く、温度センス部においてコンタクト不良が発生する虞がある。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、メイン半導体素子と同一の半導体基板に設けられたポリシリコン層からなる回路部を備えた半導体装置であって、コンタクト不良を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の第１主面の表面層に、第２導電型領域が設けられている。絶縁ゲート型電界効果トランジスタは、前記第２導電型領域をベース領域とする。前記半導体基板の第１主面に、絶縁層を介して、第２導電型ポリシリコン層が設けられている。前記半導体基板の第１主面に、前記絶縁層を介して、第１導電型ポリシリコン層が設けられている。前記第１導電型ポリシリコン層は、前記第２導電型ポリシリコン層に接する。ダイオードは、前記第２導電型ポリシリコン層と前記第１導電型ポリシリコン層とのｐｎ接合で形成されている。前記絶縁ゲート型電界効果トランジスタのソースパッドは、前記第２導電型領域に電気的に接続されている。前記ダイオードのアノードパッドは、前記第２導電型ポリシリコン層に電気的に接続されている。前記ダイオードのカソードパッドは、前記第１導電型ポリシリコン層に電気的に接続されている。前記ソースパッドは、アルミニウムを主成分とする金属膜であり、バリアメタルを介して前記第２導電型領域に電気的に接続されている。前記アノードパッドは、アルミニウムを主成分とする金属膜であり、前記第２導電型ポリシリコン層に直に接する。
【００１０】
また、この発明にかかる半導体装置は、上述した発明において、前記カソードパッドは、アルミニウムを主成分とする金属膜であり、前記第１導電型ポリシリコン層に直に接することを特徴とする。
【００１１】
また、この発明にかかる半導体装置は、上述した発明において、前記ソースパッドは、前記第１導電型ポリシリコン層に直に接して前記カソードパッドを構成することを特徴とする。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記ソースパッドは、前記バリアメタルを介して前記第１導電型ポリシリコン層に接続され前記カソードパッドを構成することを特徴とする。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記カソードパッドと前記第１導電型ポリシリコン層との間に部分的に前記バリアメタルが配置されている。前記カソードパッドと前記第１導電型ポリシリコン層とは、一部で前記バリアメタルを介して接続され、残りの部分で直に接することを特徴とする。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、チタン膜または窒化チタン膜、もしくはチタン膜および窒化チタン膜の積層膜であることを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記カソードパッドは接地されている。前記ダイオードの温度特性を利用して、前記絶縁ゲート型電界効果トランジスタの温度を検出することを特徴とする。
【００１６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の第１主面の表面層に、第２導電型領域が設けられている。絶縁ゲート型電界効果トランジスタは、前記第２導電型領域をベース領域とする。前記半導体基板に、前記絶縁ゲート型電界効果トランジスタを保護または制御するための１つ以上の回路部が設けられている。前記半導体基板の第１主面に、絶縁層を介して、ポリシリコン層が設けられている。前記ポリシリコン層は、前記回路部を構成する。前記絶縁ゲート型電界効果トランジスタのソースパッドは、前記第２導電型領域に電気的に接続されている。電極パッドは、前記ポリシリコン層に電気的に接続されている。前記ソースパッドは、アルミニウムを主成分とする金属膜であり、バリアメタルを介して前記第２導電型領域に電気的に接続されている。前記電極パッドは、アルミニウムを主成分とする金属膜であり、前記ポリシリコン層に直に接する。
【発明の効果】
【００１７】
本発明にかかる半導体装置によれば、メイン半導体素子と同一の半導体基板に設けられたポリシリコン層からなる回路部を備えた半導体装置であって、回路部を構成するポリシリコン層と電極パッドとの密着性を向上させることができるため、回路部のコンタクト不良を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図２】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図３】図１，２の切断線ＸＹ−ＸＹ’における断面構造を示す断面図である。
【図４】実施の形態１にかかる半導体装置の等価回路を示す回路図である。
【図５】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図１２】実施の形態２にかかる半導体装置の等価回路を示す回路図である。
【図１３】実施の形態３にかかる半導体装置の構造を示す断面図である。
【図１４】図１３の一部を拡大して示す平面図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２０】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を半導体材料として用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１，２は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図１，２には、それぞれ、半導体基板（半導体チップ）１０に配置された各素子の電極パッドのレイアウトの異なる一例を示す。
【００２１】
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる同一の半導体基板１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子１１は、オン状態で縦方向（半導体基板１０の深さ方向Ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セル（機能単位：不図示）で構成され、主動作を行う。メイン半導体素子１１を保護・制御するための回路部としては、例えば、電流センス部１２、温度センス部１３、過電圧保護部１４および演算回路部（不図示）等の高機能部が挙げられる。
【００２２】
活性領域１は、メイン半導体素子１１のオン時に主電流が流れる領域であり、その周囲をエッジ終端領域２に囲まれている。エッジ終端領域２は、活性領域１と半導体基板１０の側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域２には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
【００２３】
活性領域１において、半導体基板１０のおもて面上には、メイン半導体素子１１のソースパッド（電極パッド）２１ａおよび当該メイン半導体素子１１を保護・制御するための回路部の各電極パッドが互いに離して設けられている。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、活性領域１の、ソースパッド２１ａ以外の電極パッドを配置した領域を除く領域のほぼ全面を覆う。ソースパッド２１ａの平面レイアウトは、要求される仕様に応じて種々変更可能であり、例えばメイン半導体素子１１の電流容量などにより決定される。
【００２４】
例えば、ソースパッド２１ａ以外の電極パッドを活性領域１の中央部に直線状に１列に配置した場合、ソースパッド２１ａ以外のすべての電極パッドを挟んで対向するように２つのソースパッド２１ａを配置してもよい（図１）。例えば、ソースパッド２１ａ以外の電極パッドを活性領域１の、エッジ終端領域２との境界に沿って直線状に一列に配置した場合、活性領域１の、ソースパッド２１ａ以外の電極パッドを配置した領域を除く領域のほぼ全面に、１つのソースパッド２１ａを配置してもよい（図２）。メイン半導体素子１１のソースパッド２１ａは、例えば矩形状の平面形状を有する。
【００２５】
電流センス部１２は、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ  Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個〜２０個程度）で備えた縦型ＭＯＳＦＥＴである。電流センス部１２は、メイン半導体素子１１と同じ条件で動作する。電流センス部１２は、例えば、メイン半導体素子１１の一部の単位セルを用いて構成されてもよい。電流センス部１２の電極パッド（以下、ＯＣパッドとする）２２は、活性領域１内の有効領域（ＭＯＳゲートとして機能する領域）に配置される。
【００２６】
温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。例えば、温度センス部１３のｐ型アノード領域（不図示）は活性領域１の中央部に略円形状の平面形状で配置され、ｎカソード領域（不図示）はｐ型アノード領域の周囲を囲む略環状の平面形状を有する。過電圧保護部１４は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ  Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部１４は演算回路部により制御され、これらの出力信号に基づいてメイン半導体素子１１が制御される。
【００２７】
ソースパッド２１ａおよびＯＣパッド２２以外の電極パッドは、活性領域１内の無効領域（ＭＯＳゲートとして用いない領域）に配置されてもよい。ソースパッド２１ａおよびＯＣパッド２２以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、温度センス部１３の電極パッド（以下、アノードパッドおよびカソードパッドとする）２３ａ，２３ｂ、過電圧保護部１４の電極パッド（以下、ＯＶパッドとする）２４、および演算回路部の電極パッド（以下、演算部パッドとする：不図示）である。メイン半導体素子１１のゲートパッド２１ｂは、エッジ終端領域２に配置されてもよい。
【００２８】
ＯＶパッド２４、アノードパッド２３ａおよびカソードパッド２３ｂは、過電圧保護部１４の素子構造および温度センス部１３の素子構造とともにエッジ終端領域２に配置されてもよい。好ましくは、アノードパッド２３ａおよびカソードパッド２３ｂは、メイン半導体素子１１の電流量の多い領域付近（例えば活性領域１の中央部）に配置されることがよい。図１，２には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＶパッド２４を、それぞれＳ、Ｇ、ＯＣ、Ａ、ＫおよびＯＶと付した矩形状の平面形状に図示する。
【００２９】
演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ））回路など複数の半導体素子で構成される。このため、演算回路部は、演算回路部を構成する複数の半導体素子のおもて面電極（ソース電極等：不図示）の他に演算部パッドを備える。メイン半導体素子１１と同一の半導体基板１０に演算回路部を配置する場合、演算回路部を構成する複数の半導体素子の素子構造（おもて面電極も含む）が活性領域１の有効領域に配置されていればよい。演算部パッドは、活性領域１の有効領域および無効領域のいずれに配置してもよいし、エッジ終端領域２に配置してもよい。
【００３０】
次に、上述したメイン半導体素子１１、電流センス部１２および温度センス部１３の断面構造の一例について説明する。これらメイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部は、ピン状の配線部材（後述する端子ピン４８ａ〜４８ｄ）を用いた同一構成の配線構造を有する。図３は、図１，２の切断線ＸＹ−ＸＹ’における断面構造を示す断面図である。図３には、図１の活性領域１のソースパッド２１ａから、カソードパッド２３ｂおよびアノードパッド２３ａを通ってＯＣパッド２２に至る切断線ＸＹ−ＸＹ’における断面構造を示す。
【００３１】
メイン半導体素子１１は、半導体基板１０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板３１上にｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順にエピタキシャル成長させてなるエピタキシャル基板である。メイン半導体素子１１のＭＯＳゲートは、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成される。
【００３２】
メイン半導体素子１１のＭＯＳゲートの各部は、活性領域１におけるメイン半導体素子１１の形成領域に設けられている。トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向にｐ型炭化珪素層７２を貫通してｎ-型炭化珪素層７１に達する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。メイン半導体素子１１が配置された領域において、ｐ型炭化珪素層７２の、隣り合うトレンチ３７ａ間に挟まれた部分がｐ型ベース領域３４ａである。
【００３３】
トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行で、かつ電極パッド２１ｂ，２３ｂ，２３ａ，２２，２４が並ぶ方向（図１参照：以下、第１方向とする）Ｘ、または、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状に配置されている（不図示）。トレンチ３７ａは、例えば、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。
【００３４】
トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。１つのトレンチ３７ａの内部に配置されたゲート電極３９ａと、当該ゲート電極３９ａを挟んで隣り合うトレンチ３７ａ間に挟まれた領域（メサ領域）と、でメイン半導体素子１１の１つの単位セルが構成される。図３には、メイン半導体素子１１の複数の単位セルのうちの隣接する２つの単位セルのみを示す（図１１，１３においても同様）。
【００３５】
ｎ-型炭化珪素層７１のソース側（ソースパッド２１ａ側）の表面層には、ｎ型領域（以下、ｎ型電流拡散領域とする）３３ａが設けられている。ｎ型電流拡散領域３３ａは、ｐ型ベース領域３４ａに接する。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３ａは、例えば、トレンチ３７ａの内壁を覆うように、半導体基板１０のおもて面に平行な方向に一様に設けられている。
【００３６】
ｎ型電流拡散領域３３ａは、ｐ型ベース領域３４ａとの界面から、トレンチ３７ａの底面よりもドレイン側（ドレイン電極５１側）に深い位置に達する。ｎ型電流拡散領域３３ａの内部に、互いに離して第１，２ｐ+型領域６１ａ，６２ａがそれぞれ選択的に設けられていてもよい。第１，２ｐ+型領域６１ａ，６２ａにより、トレンチ３７ａの底面に沿った部分でゲート絶縁膜３８ａに高電界が印加されることを防止することができる。
【００３７】
第１ｐ+型領域６１ａは、トレンチ３７ａの底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ３７ａの底面コーナー部とは、トレンチ３７ａの底面と側壁との境界である。また、第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａとｎ型電流拡散領域３３ａとの界面よりもドレイン側に深い位置に、ｐ型ベース領域３４ａと離して配置されている。第２ｐ+型領域６２ａは、隣り合うトレンチ３７ａ間（メサ領域）に、第１ｐ+型領域６１ａおよびトレンチ３７ａと離して設けられ、かつｐ型ベース領域３４ａに接する。
【００３８】
第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合は、トレンチ３７ａの底面よりもドレイン側に深い位置に形成されている。ｎ-型炭化珪素層７１の、ｎ型電流拡散領域３３ａ、第１，２ｐ+型領域６１ａ，６２ａ、後述するｎ型電流拡散領域３３ｂ、後述する第１ｐ+型領域６１ｂ、後述する第２ｐ+型領域６２ｂおよび第３ｐ+型領域６２ｃ以外の部分がｎ-型ドリフト領域３２である。
【００３９】
ｎ型電流拡散領域３３ａを設けずに、第１，２ｐ+型領域６１ａ，６２ａがｎ-型ドリフト領域３２の内部に設けられていてもよい。第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合がトレンチ３７ａの底面よりもドレイン側へ深い位置になっていればよく、第１，２ｐ+型領域６１ａ，６２ａの深さ位置は設計条件に合わせて種々変更可能である。
【００４０】
ｐ型炭化珪素層７２の内部には、互いに接するようにｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁のゲート絶縁膜３８ａに接し、当該ゲート絶縁膜３８ａを介してゲート電極３９ａに対向する。メイン半導体素子１１が配置された領域において、ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ以外の部分がｐ型ベース領域３４ａである。
【００４１】
層間絶縁膜４０は、半導体基板１０のおもて面全面に設けられている。メイン半導体素子１１のすべてのゲート電極３９ａは、層間絶縁膜４０に覆われており、図示省略する部分でゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。メイン半導体素子１１が配置された領域において、層間絶縁膜４０には、層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０のおもて面に達する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａが露出される。
【００４２】
第１コンタクトホール４０ａの内部において、半導体基板１０のおもて面は、ニッケルシリサイド（ＮｉＳｉ）膜４１ａで覆われている。ＮｉＳｉ膜４１ａは、半導体基板１０の、第１コンタクトホール４０ａに露出する部分上にのみ設けられている。ＮｉＳｉ膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）にオーミック接触している。ＮｉＳｉ膜４１ａに代えて、半導体基板１０にオーミック接触する例えばチタンシリサイド（ＴｉＳｉ）膜が設けられていてもよい。
【００４３】
また、メイン半導体素子１１の形成領域には、層間絶縁膜４０の表面上からＮｉＳｉ膜４１ａの表面上にわたってバリアメタル４４ａが設けられている。バリアメタル４４ａは、例えば、チタン（Ｔｉ）膜４２ａおよび窒化チタン（ＴｉＮ）膜４３ａを順に積層した積層構造を有する。Ｔｉ膜４２ａは、メイン半導体素子１１が配置された領域において層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全面を覆う。ＴｉＮ膜４３ａは、例えばＴｉ膜４２ａの表面全面を覆う。バリアメタル４４ａは、バリアメタルを構成する各金属膜間またはバリアメタルを挟んで対向する領域間での相互反応を防止する機能を有する。
【００４４】
ソースパッド（ソース電極）２１ａは、第１コンタクトホール４０ａを埋め込むように、ＴｉＮ膜４３ａの表面全面に設けられている。ソースパッド２１ａは、第１コンタクトホール４０ａ内において、バリアメタル４４ａを介して半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）に電気的に接続されている。また、ソースパッド２１ａは、バリアメタル４４ａを介して層間絶縁膜４０に対向する。ソースパッド２１ａおよびバリアメタル４４ａは、層間絶縁膜４０によりゲート電極３９ａと電気的に絶縁されている。
【００４５】
ソースパッド２１ａは、電気伝導性に優れ、かつ化学的安定性を有するアルミニウムを主成分とするアルミニウム（Ａｌ）合金膜である。具体的には、ソースパッド２１ａは、例えば、シリコンを全体の５％以下程度含むアルミニウム−シリコン（Ａｌ−Ｓｉ）膜であってもよいし、シリコンを全体の５％以下程度および全体の銅を５％以下程度含むアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜であってもよいし、銅を全体の５％以下程度含むアルミニウム−銅（Ａｌ−Ｃｕ）膜であってもよい。ソースパッド２１ａは、アルミニウムのみを成分としたアルミニウム膜であってもよい。ソースパッド２１ａ上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。
【００４６】
端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体チップ（半導体基板１０）を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。すなわち、端子ピン４８ａは、例えばソースパッド２１ａの電位を外部に取り出す外部接続用端子となる。端子ピン４８ａは所定直径を有する丸棒状（円柱状）の配線部材であり、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。ソースパッド２１ａは、端子ピン４８ａを介して接地されている。
【００４７】
めっき膜４７ａは、高温度条件下（例えば２００℃〜３００℃）においてもソースパッド２１ａとの密着性が高く、ワイヤボンディングに比べて剥離しにくい。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は、第１保護膜４９ａで覆われている。すなわち、第１保護膜４９ａはソースパッド２１ａを覆うように設けられ、ソースパッド２１ａの、第１保護膜４９ａの開口部に露出する部分にめっき膜４７ａおよびはんだ層を介して端子ピン４８ａが接合されている。めっき膜４７ａと第１保護膜４９ａとの境界は、第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは、例えばポリイミド膜である。
【００４８】
ドレイン電極５１は、半導体基板１０の裏面（ｎ+型ドレイン領域であるｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、図示省略するドレインパッド（電極パッド）が設けられている。ドレインパッドは、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体基板１０で発生した熱が、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される両面冷却構造が構成されている。
【００４９】
また、活性領域１において、電流センス部１２の形成領域には、半導体基板１０のおもて面の表面層に、電流センス部１２のｐ型ベース領域３４ｂが選択的に設けられている。電流センス部１２のｐ型ベース領域３４ｂ、メイン半導体素子１１のｐ型ベース領域３４ａ、および、後述する温度センス部１３の直下の第３ｐ+型領域６２ｃは、それぞれ、ｐ型炭化珪素層７２を深さ方向Ｚに貫通してｎ-型炭化珪素層７１に達するｎ-型領域３２ａによって分離されている。
【００５０】
電流センス部１２は、メイン半導体素子１１の対応する各部と同様の構成を有するｐ型ベース領域３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂおよびゲート電極３９ｂからなるＭＯＳゲートを有する。電流センス部１２のＭＯＳゲートの各部は、活性領域１における電流センス部１２の形成領域に設けられている。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂを有していてもよい。
【００５１】
電流センス部１２のすべてのゲート電極３９ｂは、層間絶縁膜４０に覆われており、図示省略する部分でゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。電流センス部１２の形成領域において、層間絶縁膜４０には、層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０のおもて面に達する第２コンタクトホール４０ｂが設けられている。第２コンタクトホール４０ｂには、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂが露出される。
【００５２】
第２コンタクトホール４０ｂの内部において、半導体基板１０のおもて面は、ＮｉＳｉ膜４１ｂで覆われている。ＮｉＳｉ膜４１ｂは、半導体基板１０の、第２コンタクトホール４０ｂに露出する部分上にのみ設けられている。ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０（ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂ）にオーミック接触している。ＮｉＳｉ膜４１ｂに代えて、半導体基板１０にオーミック接触する例えばＴｉＳｉ膜が設けられていてもよい。
【００５３】
また、電流センス部１２の形成領域には、層間絶縁膜４０の表面上からＮｉＳｉ膜４１ｂの表面上にわたってバリアメタル４４ｂが設けられている。バリアメタル４４ｂは、例えば、Ｔｉ膜４２ｂおよびＴｉＮ膜４３ｂを順に積層した積層構造を有する。Ｔｉ膜４２ｂは、電流センス部１２の形成領域において層間絶縁膜４０およびＮｉＳｉ膜４１ｂの表面全面を覆う。ＴｉＮ膜４３ｂは、例えばＴｉ膜４２ｂの表面全面を覆う。バリアメタル４４ｂは、バリアメタルを構成する各金属膜間またはバリアメタルを挟んで対向する領域間での相互反応を防止する機能を有する。
【００５４】
ＯＣパッド（ソース電極）２２は、第２コンタクトホール４０ｂを埋め込むように、ＴｉＮ膜４３ｂの表面全面に設けられている。ＯＣパッド２２は、第２コンタクトホール４０ｂ内において、バリアメタル４４ｂを介して半導体基板１０（ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂ）に電気的に接続されている。また、ＯＣパッド２２は、バリアメタル４４ｂを介して層間絶縁膜４０に対向する。ＯＣパッド２２およびバリアメタル４４ｂは、層間絶縁膜４０によりゲート電極３９ｂと電気的に絶縁されている。ＯＣパッド２２の材料は、ソースパッド２１ａと同様である。
【００５５】
ＯＣパッド２２上には、ソースパッド２１ａ上の端子ピン４８ａと同様に、めっき膜４７ｂおよびはんだ層（不図示）を介して、端子ピン４８ｂの一方の端部が接合されている。端子ピン４８ｂの他方の端部は、ソースパッド２１ａ上の端子ピン４８ａと同様に、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。すなわち、端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子となる。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。ＯＣパッド２２は、端子ピン４８ｂおよび外部の抵抗体１５（図４参照）を介して接地されている。
【００５６】
ＯＣパッド２２の表面のめっき膜４７ｂ以外の部分は、ソースパッド２１ａと同様に第１保護膜４９ｂで覆われている。すなわち、第１保護膜４９ｂはＯＣパッド２２を覆うように設けられ、ＯＣパッド２２の、第１保護膜４９ｂの開口部に露出する部分にめっき膜４７ｂおよびはんだ層を介して端子ピン４８ｂが接合されている。めっき膜４７ｂと第１保護膜４９ｂとの境界は、第２保護膜５０ｂで覆われている。めっき膜４７ｂおよび第１，２保護膜４９ｂ，５０ｂの材料は、それぞれ、めっき膜４７ａおよび第１，２保護膜４９ａ，５０ａと同様である。
【００５７】
温度センス部１３は、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、温度センス部１３の形成領域においてフィールド絶縁膜８０上に設けられている。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の直下において、半導体基板１０のおもて面の表面層には、第３ｐ+型領域６２ｃが選択的に設けられている。第３ｐ+型領域６２ｃの内部には、ｐ型領域３４ｃが選択的に設けられている。
【００５８】
第３ｐ+型領域６２ｃおよびｐ型領域３４ｃは、フィールド絶縁膜８０を挟んでｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に対向する。フィールド絶縁膜８０、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を覆うように、層間絶縁膜８３が設けられている。層間絶縁膜８３には、層間絶縁膜８３を深さ方向Ｚに貫通して、半導体基板１０のおもて面に達する第３，４コンタクトホール８３ａ，８３ｂが設けられている。第３コンタクトホール８３ａにはアノードパッド２３ａが露出され、第４コンタクトホール８３ｂにはカソードパッド２３ｂが露出されている。
【００５９】
アノードパッド２３ａは、第３コンタクトホール８３ａにおいてｐ型ポリシリコン層８１に直に接する。カソードパッド２３ｂは、第４コンタクトホール８３ｂにおいてｎ型ポリシリコン層８２に直に接する。すなわち、アノードパッド２３ａとｐ型ポリシリコン層８１との間、および、カソードパッド２３ｂとｎ型ポリシリコン層８２との間、にはバリアメタルは設けられていない。これにより、アノードパッド２３ａとｐ型ポリシリコン層８１、および、カソードパッド２３ｂとｎ型ポリシリコン層８２との密着性を向上させることができる。アノードパッド２３ａおよびカソードパッド２３ｂの材料は、ソースパッド２１ａと同様である。
【００６０】
アノードパッド２３ａおよびカソードパッド２３ｂには、メイン半導体素子１１のソースパッド２１ａと同様に、それぞれめっき膜４７ｃ，４７ｄおよびはんだ層（不図示）を介して端子ピン４８ｃ，４８ｄが接合されている。アノードパッド２３ａおよびカソードパッド２３ｂの表面のめっき膜４７ｃ，４７ｄ以外の部分は、ソースパッド２１ａと同様に第１保護膜４９ｃで覆われている。すなわち、第１保護膜４９ｃは、アノードパッド２３ａおよびカソードパッド２３ｂを覆うように設けられている。
【００６１】
アノードパッド２３ａの、第１保護膜４９ｃの開口部に露出する部分に、めっき膜４７ｃおよびはんだ層を介して端子ピン４８ｃが接合されている。カソードパッド２３ｂの、第１保護膜４９ｃの開口部に露出する部分に、めっき膜４７ｄおよびはんだ層を介して端子ピン４８ｄが接合されている。カソードパッド２３ｂは、端子ピン４８ｄを介して接地されている。めっき膜４７ｃと第１保護膜４９ｃとの境界は、第２保護膜５０ｃで覆われている。めっき膜４７ｃおよび第１，２保護膜４９ｃ，５０ｃの材料は、それぞれ、めっき膜４７ａおよび第１，２保護膜４９ａ，５０ａと同様である。
【００６２】
実施の形態１にかかる半導体装置の動作について説明する。図４は、実施の形態１にかかる半導体装置の等価回路を示す回路図である。図４に示すように、電流センス部１２は、メイン半導体素子１１を構成する複数のＭＯＳＦＥＴの単位セルのうちの一部の単位セルで構成されている。メイン半導体素子１１に流れるメイン電流に対する電流センス部１２に流れるセンス電流の比率（以下、電流センス比率とする）は、予め設定されている。電流センス比率は、例えば、メイン半導体素子１１と電流センス部１２とで単位セルの個数を変更する等により設定可能である。電流センス部１２には、電流センス比率に応じてメイン半導体素子１１を流れるメイン電流よりも小さいセンス電流が流れる。メイン半導体素子１１のソースは、接地点ＧＮＤに接続されている。電流センス部１２のソースと接地点ＧＮＤとの間には、外部部品である抵抗体１５が接続されている。
【００６３】
メイン半導体素子１１のドレインからソースへ向かってメイン電流が流れたときに、電流センス部１２のセンス電流は、電流センス部１２のドレインからソースへ向かって流れ、抵抗体１５を通って接地点ＧＮＤへと流れる。このため、電流センス部１２のセンス電流により抵抗体１５で電圧降下が生じる。メイン半導体素子１１に過電流が流れた場合、メイン半導体素子１１に過電流の大きさに応じて電流センス部１２のセンス電流も若干大きくなるため、抵抗体１５での電圧降下も大きくなっていく。したがって、抵抗体１５での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知することができる。抵抗体１５での電圧降下が所定値以上となったときに、演算回路部によりメイン半導体素子１１のゲートに印加するゲート電圧を徐々に下げていき遮断することで、メイン半導体素子１１が破壊に至ることを防止することができる。
【００６４】
温度センス部１３のアノードおよびカソードは、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。温度センス部１３のアノード・カソード間電圧（順方向電圧Ｖｆ）の温度依存性は、予め取得され、例えば図示省略する記憶手段等に記憶されている。温度センス部１３には常にアノード・カソード間電圧に一定の電圧が印加される。温度センス部１３のアノード・カソード間電圧（順方向電圧Ｖｆ）の変化値を監視することで、温度センス部１３のアノード・カソード間電圧の変化値と温度依存性とに基づいて、半導体装置の温度上昇を検知することができる。このため、温度センス部１３でのアノード・カソード間電圧の変化値が所定値以上となった場合に、演算回路部によりメイン半導体素子１１のゲートに印加するゲート電圧を徐々に下げていき遮断することで、メイン半導体素子１１が破壊に至ることを防止することができる。
【００６５】
次に、実施の形態にかかる半導体装置の製造方法について説明する。図５〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図５〜１０には、同一の半導体基板１０に作製（製造）されるすべての素子のうち、メイン半導体素子１１のみを示す。ここでは、メイン半導体素子１１の各部の形成については図１〜３，５〜１０を参照して説明し、電流センス部１２および温度センス部１３の各部の形成については図１〜３を参照して説明する。
【００６６】
まず、図５に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。ｎ+型出発基板３１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。ｎ-型炭化珪素層７１の厚さｔ１は、ｎ-型ドリフト領域３２の厚さに相当し、耐圧３３００Ｖクラスである場合には例えば３０μｍ程度であってもよい。
【００６７】
次に、図６に示すように、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物のイオン注入により、メイン半導体素子１１の形成領域において、ｎ-型炭化珪素層７１の表面層に、第１ｐ+型領域６１ａおよびｐ+型領域（以下、ｐ+型部分領域とする）９１をそれぞれ選択的に形成する。このｐ+型部分領域９１は、第２ｐ+型領域６２ａの一部である。第１ｐ+型領域６１ａとｐ+型部分領域９１とは、ｎ+型出発基板３１のおもて面に平行な方向（例えば図１，２の第１方向Ｘまたは第２方向Ｙ）に交互に繰り返し配置される。
【００６８】
第１ｐ+型領域６１ａおよびｐ+型部分領域９１は、例えば図１，２の第２方向Ｙまたは第１方向Ｘに延びるストライプ状に配置される。隣り合う第１ｐ+型領域６１ａとｐ+型部分領域９１との間の距離ｄ２は、例えば１．５μｍ程度であってもよい。第１ｐ+型領域６１ａおよびｐ+型部分領域９１の深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。そして、第１ｐ+型領域６１ａおよびｐ+型部分領域９１の形成に用いたイオン注入用マスクを除去する。
【００６９】
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、ｎ-型炭化珪素層７１の表面層にｎ型領域（以下、ｎ型部分領域とする）９２を形成する。ｎ型部分領域９２の不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。このｎ型部分領域９２は、ｎ型電流拡散領域３３ａの一部である。このとき、第１ｐ+型領域６１ａおよびｐ+型部分領域９１の深さｄ１に対してｎ型部分領域９２の深さｄ３を種々変更することで、ｎ型電流拡散領域３３ａに対する第１，２ｐ+型領域６１ａ，６２ａの深さが決まる。
【００７０】
例えば、第１，２ｐ+型領域６１ａ，６２ａの深さをｎ型電流拡散領域３３ａよりも深い位置で終端させる場合、ｎ型部分領域９２の深さｄ３を、第１ｐ+型領域６１ａおよびｐ+型部分領域９１の深さよりも浅い０．４μｍ程度としてもよい。ｎ-型炭化珪素層７１の、ｎ型部分領域９２よりもドレイン側の部分がｎ-型ドリフト領域３２となる。そして、ｎ型部分領域９２の形成に用いたイオン注入用マスクを除去する。ｎ型部分領域９２と、第１ｐ+型領域６１ａおよびｐ+型部分領域９１と、の形成順序を入れ替えてもよい。
【００７１】
次に、図７に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。ｎ-型炭化珪素層７１の不純物濃度は、厚さを増した部分（ｎ-型炭化珪素層７１の表面層）７１ａからｎ+型出発基板３１との境界に至るまで深さ方向に一様に例えば３．０×１０15／ｃｍ3程度であってもよい。
【００７２】
次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａの、深さ方向にｐ+型部分領域９１に対向する部分に、ｐ+型部分領域９１に達する深さでｐ+型部分領域９３を選択的に形成する。ｐ+型部分領域９１，９３同士が深さ方向に連結されることで、第２ｐ+型領域６２ａが形成される。ｐ+型部分領域９３の幅および不純物濃度は、例えばｐ+型部分領域９１と略同じである。そして、ｐ+型部分領域９３の形成に用いたイオン注入用マスクを除去する。
【００７３】
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型部分領域９２に達する深さでｎ型部分領域９４を形成する。ｎ型部分領域９４の不純物濃度は、ｎ型部分領域９２と略同じである。ｎ型部分領域９２，９４同士が深さ方向に連結されることで、ｎ型電流拡散領域３３ａが形成される。ｐ+型部分領域９３とｎ型部分領域９４との形成順序を入れ替えてもよい。そして、ｎ型部分領域９４の形成に用いたイオン注入用マスクを除去する。
【００７４】
次に、図８に示すように、ｎ-型炭化珪素層７１上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板３１上にｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。
【００７５】
次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、ｎ+型ソース領域３５ａを選択的に形成する。そして、ｎ+型ソース領域３５ａの形成に用いたイオン注入用マスクを除去する。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、ｐ++型コンタクト領域３６ａを選択的に形成する。そして、ｐ++型コンタクト領域３６ａの形成に用いたイオン注入用マスクを除去する。
【００７６】
次に、フォトリソグラフィおよび例えばリン等のｎ型不純物のイオン注入により、ｐ型炭化珪素層７２を深さ方向Ｚに貫通してｎ-型炭化珪素層７１に達するｎ-型領域３２ａを形成する。そして、ｎ-型領域３２ａの形成に用いたイオン注入用マスクを除去する。ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、およびｎ-型領域３２ａの形成順序を入れ替えてもよい。メイン半導体素子１１の形成領域において、ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａおよびｎ-型領域３２ａ以外の部分がｐ型ベース領域３４ａとなる。
【００７７】
上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。次に、イオン注入で形成したすべての拡散領域（第１，２ｐ+型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａおよびｎ-型領域３２ａ）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
【００７８】
次に、図９に示すように、フォトリソグラフィおよび例えばドライエッチングにより、ｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通して、ｎ型電流拡散領域３３ａの内部の第１ｐ+型領域６１ａに達するトレンチ３７ａを形成する。トレンチ３７ａを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。
【００７９】
次に、図１０に示すように、半導体基板１０の表面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａとなる酸化膜を形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理により半導体基板１０の表面およびトレンチ３７ａの内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜３８ａは、高温酸化（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
【００８０】
次に、トレンチ３７ａに埋め込むように、ゲート絶縁膜３８ａ上に例えばリンドープのポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極３９ａとなる部分をそれぞれトレンチ３７ａの内部に残す。このとき、半導体基板１０のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を半導体基板１０のおもて面より内側に残すようにエッチングしてもよい。
【００８１】
また、上述したメイン半導体素子１１以外の半導体基板１０に配置されるすべての素子（例えば電流センス部１２や、過電圧保護部１４となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ））の拡散領域は、ｎ-型領域３２ａによって分割された領域にそれぞれ形成すればよい。また、半導体基板１０に配置される各素子は、メイン半導体素子１１の導電型、不純物濃度および拡散深さの同じ拡散領域と同時に形成すればよい。また、半導体基板１０に配置されるすべての素子のゲートトレンチ、ゲート絶縁膜およびゲート電極は、それぞれメイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａと同時に形成すればよい。
【００８２】
例えば、電流センス部１２のｎ型電流拡散領域３３ｂ、ｐ型ベース領域３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂは、それぞれ、メイン半導体素子１１のｎ型電流拡散領域３３ａ、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａおよび第１，２ｐ+型領域６１ａ，６２ａと同時に形成すればよい。電流センス部１２のトレンチ３７ｂ、ゲート絶縁膜３８ｂおよびゲート電極３９ｂは、それぞれメイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａと同時に形成される。
【００８３】
温度センス部１３の直下に形成される第３ｐ+型領域６２ｃは、その一部をメイン半導体素子１１の第２ｐ+型領域６２ａ（ｐ+型部分領域９１，９３）と同時に形成すればよい。そして、ｐ型炭化珪素層７２の、第３ｐ+型領域６２ｃの一部となるｐ+型部分領域９１，９３に深さ方向に対向する部分に、ｐ+型部分領域９３に達する深さで、かつ内部にｐ型領域３４ｃとなるｐ型炭化珪素層７２の一部が残るようにｐ+型部分領域を形成すればよい。これによって、温度センス部１３の直下に、ｐ型領域３４ｃを内部に有する第３ｐ+型領域６２ｃが形成される。
【００８４】
次に、温度センス部１３の形成領域において、半導体基板１０のおもて面上にフィールド絶縁膜８０を形成する。次に、フィールド絶縁膜８０上に、ｎ型ポリシリコン層８２となる例えばリンドープのポリシリコン層を堆積する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、当該ポリシリコン層の一部をｐ型領域にする。このポリシリコン層のｐ型領域にした部分がｐ型ポリシリコン層８１となる。次に、当該ポリシリコン層をパターニングしてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２となる部分を残す。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン半導体素子１１および電流センス部１２のゲート電極３９ａ，３９ｂと異なる工程で形成される。
【００８５】
次に、半導体基板１０のおもて面全面に、ゲート電極３９ａ，３９ｂおよびｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を覆うように、例えば１μｍ程度の厚さで層間絶縁膜４０，８３を形成する。層間絶縁膜４０，８３は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）であってもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０およびゲート絶縁膜３８ａ，３８ｂを選択的に除去して、層間絶縁膜４０に第１，２コンタクトホール４０ａ，４０ｂを形成し、ｎ+型ソース領域３５ａ，３５ｂおよびｐ++型コンタクト領域３６ａ，３６ｂを露出させる。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。
【００８６】
次に、例えばスパッタリングにより層間絶縁膜４０，８３の表面から、半導体基板１０の、第１，２コンタクトホール４０ａ，４０ｂに露出する部分の表面にわたってニッケル（Ｎｉ）膜を成膜し、例えば半導体基板１０の、第１，２コンタクトホール４０ａ，４０ｂに露出する部分上にのみ残す。そして、熱処理により当該ニッケル（Ｎｉ）膜の残部をシリサイド化することで、第１，２コンタクトホール４０ａ，４０ｂの内部において半導体基板１０のおもて面にオーミック接触するＮｉＳｉ膜４１ａ，４１ｂを形成する。また、例えばスパッタリングにより半導体基板１０の裏面全面に成膜したＮｉ膜をシリサイド化することで、半導体基板１０の裏面にオーミック接触するドレイン電極５１となるＮｉＳｉ膜を形成する。
【００８７】
次に、例えばスパッタリングにより、半導体基板１０のおもて面に沿って、層間絶縁膜４０，８３の表面およびＮｉＳｉ膜４１ａ，４１ｂの表面にわたって、Ｔｉ膜４２ａ，４２ｂおよびＴｉＮ膜４３ａ，４３ｂを順に成膜してなるバリアメタル４４ａ，４４ｂを形成する。ＮｉＳｉ膜４１ａ，４１ｂおよびバリアメタル４４ａ，４４ｂの形成時、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は層間絶縁膜８３で覆われている。このため、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の表面に、ＮｉＳｉ膜４１ａ，４１ｂの材料となるＮｉ膜、および、バリアメタル４４ａ，４４ｂは形成されない。
【００８８】
次に、バリアメタル４４ａ，４４ｂをパターニングして、メイン半導体素子１１の形成領域および電流センス部１２の形成領域に残す。バリアメタル４４ａ，４４ｂは、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に直に接しないように形成されていればよく、温度センス部１３の形成領域において層間絶縁膜８３上にまで延在していてもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜８３を選択的に除去して第３，４コンタクトホール８３ａ，８３ｂを形成し、第３，４コンタクトホール８３ａ，８３ｂにそれぞれｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。次に、熱処理により層間絶縁膜８３を平坦化する。
【００８９】
次に、例えばスパッタリングにより、第１〜４コンタクトホール４０ａ，４０ｂ，８３ａ，８３ｂの内部に埋め込むように、層間絶縁膜４０，８３の表面に、電極パッドとなるＡｌ合金膜を形成する。このＡｌ合金膜の厚さは、例えば５μｍ程度であってもよい。Ａｌ合金膜に代えて、Ａｌ膜を形成してもよい。次に、フォトリソグラフィおよびエッチングにより当該Ａｌ合金膜をパターニングして、Ａｌ合金膜の、第１〜４コンタクトホール４０ａ，４０ｂ，８３ａ，８３ｂの内部に埋め込まれた部分を、それぞれソースパッド２１ａ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂとして残す。
【００９０】
これによって、ソースパッド２１ａは、ＮｉＳｉ膜４１ａおよびバリアメタル４４ａを介してｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａに電気的に接続される。ＯＣパッド２２は、ＮｉＳｉ膜４１ｂおよびバリアメタル４４ｂを介してｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂに電気的に接続される。アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に直に接して電気的に接続される。ソースパッド２１ａおよびＯＣパッド２２とともに、ソースパッド２１ａおよびＯＣパッド２２と同じ積層構造でゲートパッド２１ｂおよび過電圧保護部１４のＯＶパッド２４を形成してもよい。
【００９１】
次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。次に、電極パッド（ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＶパッド２４）を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第１保護膜４９ａ〜４９ｃを形成するとともに、これら第１保護膜４９ａ〜４９ｃを開口する。図３では、ゲートパッド２１ｂおよびＯＶパッド２４と、ゲートパッド２１ｂおよびＯＶパッド２４の第１，２保護膜、めっき膜および端子ピンと、を図示省略する。
【００９２】
次に、一般的なめっき前処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４の、第１保護膜４９ａ〜４９ｃの開口部に露出する部分をめっきに適した清浄な状態にする。次に、めっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４の、第１保護膜４９ａ〜４９ｃの開口部に露出する部分にめっき膜４７ａ〜４７ｃを形成する。このとき、第１保護膜４９ａ〜４９ｃは、めっき膜４７ａ〜４７ｃの濡れ広がりを抑制するマスクとして機能する。めっき膜４７ａ〜４７ｃの厚さは、例えば５μｍ程度であってもよい。
【００９３】
次に、めっき膜４７ａ〜４７ｃと第１保護膜４９ａ〜４９ｃとの各境界を覆う第２保護膜５０ａ〜５０ｃを形成する。次に、めっき膜４７ａ〜４７ｃ上に、それぞれはんだ層（不図示）により端子ピン４８ａ〜４８ｃを接合する。このとき、第２保護膜５０ａ〜５０ｃは、はんだ層の濡れ広がりを抑制するマスクとして機能する。その後、半導体基板１０（半導体ウェハ）をダイシング（切断）して個々のチップ状に個片化することで、図１，２に示す半導体装置が完成する。
【００９４】
以上、説明したように、実施の形態１によれば、温度センス部を構成するポリシリコン層（ｐ型ポリシリコン層およびｎ型ポリシリコン層）とアルミニウムからなる電極パッド（アノードパッドおよびカソードパッド）とをバリアメタルを介さずに直に接触させる。これにより、炭化珪素を半導体材料とするメイン半導体素子が２００℃〜２５０℃程度に発熱した場合においても、温度センス部を構成するポリシリコン層と電極パッドとの密着性を向上させることができる。したがって、温度センス部においてコンタクト不良が発生することを抑制することができる。また、実施の形態１によれば、ｐ型ポリシリコン層のｐ型不純物量を高くすることで、ｐ型ポリシリコン層とアノードパッドとのオーミック性が改善され、ｐ型ポリシリコン層とアノードパッドとのコンタクト抵抗を低くすることができる。
【００９５】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１１は、実施の形態２にかかる半導体装置の構造を示す断面図である。図１２は、実施の形態２にかかる半導体装置の等価回路を示す回路図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、メイン半導体素子１１のソースパッド２１ａと温度センス部１３のカソードパッド２３ｂ’とが直に接する点である。すなわち、メイン半導体素子１１のソースと接地点ＧＮＤとの間に、温度センス部１３のカソードが接続されている（図１２参照）。
【００９６】
具体的には、図１１に示すように、メイン半導体素子１１のソースパッド２１ａは、メイン半導体素子１１が配置された領域から温度センス部１３が配置された領域にまで延在し、第４コンタクトホール８３ｂの内部に埋め込まれ、ｎ型ポリシリコン層８２に直に接している。すなわち、メイン半導体素子１１のソースパッド２１ａは、温度センス部１３のカソードパッド２３ｂ’を兼ねる。ソースパッド２１ａを覆う第１保護膜４９ａは、メイン半導体素子１１が配置された領域から温度センス部１３が配置された領域にまで延在し、ソースパッド２１ａの、カソードパッド２３ｂ’を兼ねる部分を覆う。
【００９７】
以上、説明したように、実施の形態２によれば、メイン半導体素子の、Ａｌ合金膜またはＡｌ膜からなるソースパッドのみが温度センス部のｎ型ポリシリコン層に直に接してカソードパッドを兼ねる。このため、温度センス部のｎ型ポリシリコン層と、ソースパッドの、カソードパッドを兼ねる部分と、の密着性を向上させることができる。したがって、半導体基板が高温度に発熱した場合においても、温度センス部のｎ型ポリシリコン層とカソードパッドとの密着性を確保することができ、実施の形態１と同様の効果を得ることができる。
【００９８】
また、実施の形態２によれば、メイン半導体素子のソースパッドと温度センス部のカソードパッドとが接続されることで、温度センス部のカソード電位である接地点の電位を安定化させることができる。これにより、温度センスが例えば半導体基板の中央部に配置されることで、温度センスのｐ型ポリシリコン層およびｎ型ポリシリコン層をそれぞれアノードパッドおよびカソードパッドに電気的に接続するための配線層を半導体基板のおもて面上に長く引き回したレイアウトになったとしても、温度センスの動作を安定化させることができる。
【００９９】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１３は、実施の形態３にかかる半導体装置の構造を示す断面図である。図１４は、図１３の一部を拡大して示す平面図である。図１４には、図１３の第４コンタクトホール８３ｂを拡大して示す。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、温度センス部１３のｎ型ポリシリコン層８２とカソードパッド２３ｂ’との間にバリアメタル４４ｃが設けられている点である。温度センス部１３のｐ型ポリシリコン層８１とアノードパッド２３ａとの間にはバリアメタルは設けられておらず、ｐ型ポリシリコン層８１とアノードパッド２３ａとは、実施の形態１と同様に直に接している。
【０１００】
具体的には、図１３に示すように、メイン半導体素子１１のバリアメタル４４ａは、メイン半導体素子１１が配置された領域から温度センス部１３が配置された領域にまで延在し、第４コンタクトホール８３ｂの内部において温度センス部１３のｎ型ポリシリコン層８２に接する。すなわち、第４コンタクトホール８３ｂの内部において、ｎ型ポリシリコン層８２上に、Ｔｉ膜４２ｃおよびＴｉＮ膜４３ｃを順に成膜してなるバリアメタル４４ｃが形成されている。このバリアメタル４４ｃを介してｎ型ポリシリコン層８２とカソードパッド２３ｂ’とが電気的に接続されている。バリアメタル４４ｃを介してｎ型ポリシリコン層８２とカソードパッド２３ｂ’とが電気的に接続されることにより、温度センス部１３のカソード電位である接地点ＧＮＤの電位をさらに安定化させることができる。
【０１０１】
また、温度センス部１３のｎ型ポリシリコン層８２とカソードパッド２３ｂ’との間に部分的にバリアメタル４４ｃが設けられていてもよい。すなわち、温度センス部１３のｎ型ポリシリコン層８２とカソードパッド２３ｂ’とが、その一部でバリアメタル４４ｃを介して電気的に接続され、残りの部分で直に接していてもよい。この場合、例えば、図１４に示すように、円形状の平面形状の第４コンタクトホール８３ｂの側壁（太線の円）に沿ってＴｉ膜４２ｃを配置し、Ｔｉ膜４２ｃの内側に同心円状にＴｉＮ膜４３ｃを配置してもよい。これによって、第４コンタクトホール８３ｂの側壁に沿った部分でｎ型ポリシリコン層８２とカソードパッド２３ｂ’とがバリアメタル４４ｃを介して電気的に接続され、ＴｉＮ膜４３ｃの内側でｎ型ポリシリコン層８２とカソードパッド２３ｂ’とが直に接する。このように、第４コンタクトホール８３ｂの内部に部分的にバリアメタル４４ｃを配置することで、ｎ型ポリシリコン層８２とカソードパッド２３ｂ’とがバリアメタル４４ｃを介して電気的に接続された部分で接地点ＧＮＤの電位を安定化させることができる。かつ、ｎ型ポリシリコン層８２とカソードパッド２３ｂ’とが直に接する部分で、ｎ型ポリシリコン層８２とカソードパッド２３ｂ’との密着性を向上させることができる。
【０１０２】
以上、説明したように、実施の形態３によれば、温度センス部のｎ型ポリシリコン層とカソードパッドとをバリアメタルを介して電気的に接続することで、温度センス部のカソード電位である接地点の電位をさらに安定化させることができる。
【０１０３】
以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、バリアメタルをＴｉ膜およびＴｉＮ膜の２層構造とした場合を例に説明しているが、バリアメタルを構成する金属や積層数は種々変更可能である。また、メイン半導体素子をトレンチゲート型ＭＯＳＦＥＴとした場合に限らず、プレーナゲート型ＭＯＳＦＥＴとした場合においても本発明を適用可能である。
【０１０４】
また、上述した実施の形態では、出発基板上に炭化珪素層をエピタキシャル成長させたエピタキシャル基板を用いているが、これに限らず、炭化珪素からなる半導体基板に半導体装置を構成するすべての領域を例えばイオン注入等により形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【０１０５】
以上のように、本発明にかかる半導体装置は、メイン半導体素子と同一の半導体基板にポリシリコン層からなる回路部を備えた半導体装置に有用であり、特にポリシリコン層からなる回路部としてポリシリコンダイオードからなる温度センスを備えた半導体装置に適している。
【符号の説明】
【０１０６】
１  活性領域
２  エッジ終端領域
１０  半導体基板
１１  メイン半導体素子
１２  電流センス部
１３  温度センス部
１４  過電圧保護部
１５  抵抗体
２１ａ  ソースパッド
２１ｂ  ゲートパッド
２２  ＯＣパッド
２３ａ  アノードパッド
２３ｂ，２３ｂ'  カソードパッド
２４  ＯＶパッド
３１  ｎ+型出発基板
３２  ｎ-型ドリフト領域
３２ａ  ｎ-型領域
３３ａ，３３ｂ  ｎ型電流拡散領域
３４ａ，３４ｂ  ｐ型ベース領域
３４ｃ  ｐ型領域
３５ａ，３５ｂ  ｎ+型ソース領域
３６ａ，３６ｂ  ｐ++型コンタクト領域
３７ａ，３７ｂ  トレンチ
３８ａ，３８ｂ  ゲート絶縁膜
３９ａ，３９ｂ  ゲート電極
４０，８３  層間絶縁膜
４０ａ，４０ｂ，８３ａ，８３ｂ  コンタクトホール
４１ａ，４１ｂ  ＮｉＳｉ膜
４２ａ〜４２ｃ  Ｔｉ膜
４３ａ〜４３ｃ  ＴｉＮ膜
４４ａ〜４４ｃ  バリアメタル
４７ａ〜４７ｄ  めっき膜
４８ａ〜４８ｄ  端子ピン
４９ａ〜４９ｃ  第１保護膜
５０ａ〜５０ｃ  第２保護膜
５１  ドレイン電極
６１ａ，６１ｂ  第１ｐ+型領域
６２ａ，６２ｂ  第２ｐ+型領域
６２ｃ  第３ｐ+型領域
７１  ｎ-型炭化珪素層
７１ａ  ｎ-型炭化珪素層の厚さを増した部分
７２  ｐ型炭化珪素層
８０  フィールド絶縁膜
８１  ｐ型ポリシリコン層
８２  ｎ型ポリシリコン層
９１，９３  ｐ+型部分領域
９２，９４  ｎ型部分領域
ｄ１  第１ｐ+型領域およびｐ+型部分領域の深さ
ｄ２  隣り合う第１ｐ+型領域とｐ+型部分領域との間の距離
ｄ３  ｎ型部分領域の深さ
ｔ１  ｎ-型炭化珪素層の厚さ
ｔ２  ｎ-型炭化珪素層を増した部分の厚さ
ｔ３  ｐ型炭化珪素層の厚さ
ＧＮＤ  接地点
Ｘ  半導体基板のおもて面に平行な方向（第１方向）
Ｙ  半導体基板のおもて面に平行な方向で、かつ第１方向と直交する方向（第２方向）
Ｚ  深さ方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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