(57)【要約】【課題】  ソースシンクロナス方式、およびエンベデッドクロック方式で送信されたデータを処理可能であり、かつ、ソースシンクロナス方式で伝送された高速のデータを処理可能な受信装置を提供することを目的とする。【解決手段】  本発明の受信装置２００は、シリアルデータを受信するデータ受信部２０１と、送信クロックを受信するクロック受信部２０２と、再生クロックＣＬＫ＿Ｒｅを生成するＣＤＲ回路と、再生クロックＣＬＫ＿Ｒｅを用いてシリアルデータをキャプチャするパラレル変換部２０３と、を備え、ＣＤＲ回路は、シリアルデータが、ソースシンクロナス方式のデータである場合に、送信クロックに基づいて、再生クロックＣＬＫ＿Ｒｅを生成し、シリアルデータが、エンベデッドクロック方式のデータである場合に、シリアルデータに基づいて、再生クロックＣＬＫ＿Ｒｅを生成することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリアルデータを受信するデータ受信手段と、
前記シリアルデータに対応するクロックを受信するクロック受信手段と、
再生クロックを生成するＣＤＲ回路と、
前記再生クロックを用いて前記シリアルデータを処理する処理手段と、
を備え、
前記ＣＤＲ回路は、
前記シリアルデータが、ソースシンクロナス方式のデータである場合に、前記クロック受信手段が受信した前記クロックに基づいて、前記再生クロックを生成し、
前記シリアルデータが、エンベデッドクロック方式のデータである場合に、前記シリアルデータに基づいて、前記再生クロックを生成する
ことを特徴とする受信装置。
【請求項２】
前記ＣＤＲ回路は、前記クロックに基づいて生成された前記再生クロックの位相を調整することを特徴とする請求項１に記載の受信装置。
【請求項３】
前記処理手段は、
前記再生クロックのタイミングで前記シリアルデータを取得してパラレルデータに変換するパラレル変換部と、
前記パラレル変換部で取得された前記パラレルデータが所定のデータであるか否かを判定する判定手段と、
を備え、
前記ＣＤＲ回路は、前記クロック受信手段が受信した前記クロックに基づいて生成した前記再生クロックの位相をシフトし、
前記判定手段は、位相がシフトされた前記再生クロックのタイミングで取得されたパラレルデータが前記所定のデータと一致するか否かを判定し、
前記ＣＤＲ回路は、前記判定手段の判定結果に応じて、前記再生クロックの位相を調整することを特徴とする請求項２に記載の受信装置。
【請求項４】
前記ＣＤＲ回路は、
再生クロックを生成するフラクショナルＰＬＬ回路と、
前記再生クロックの位相と前記シリアルデータの位相とを比較した結果に基づく比較データを出力するＰＤ回路と、
前記フラクショナルＰＬＬ回路が生成する再生クロックの周波数を制御する制御信号を出力するループフィルタと、
を備えることを特徴とする請求項３に記載の受信装置。
【請求項５】
前記ループフィルタは、
前記シリアルデータと前記再生クロックの位相が同期している場合に前記ＰＤ回路が出力する比較データに対応する第１出力値を出力する第１出力手段と、
前記第１出力値に所定のオフセット値を加算した第２出力手段と、
入力されたデータ値に応じた制御信号を出力する第３出力手段と、
前記第３出力手段の入力と、前記ＰＤ回路、前記第１出力手段、および前記第２出力手段のいずれかの出力とが接続するように、切り換えるセレクタと、
を備え、
前記ＣＤＲ回路は、所定の制御期間だけ前記第２出力手段の出力と前記第３出力手段の入力とを接続したのちに、所定の判定期間だけ前記第１出力手段の出力と前記第３出力手段の入力とを接続するように切り換えて、前記再生クロックの位相を制御し、
前記判定手段は、前記判定期間に取得した前記パラレルデータが前記所定のデータと一致するか否かを判定することを特徴とする請求項４に記載の受信装置。
【請求項６】
前記シリアルデータがエンベデッドクロック方式のデータである場合に、ＣＤＲ回路は、所定の基準クロックと前記シリアルデータとに基づいて、前記再生クロックを生成することを特徴とする請求項１乃至請求項５のいずれか１項に記載の受信装置。
【請求項７】
前記シリアルデータは、画像データに基づいて生成されたデータであって、
前記処理手段は、前記再生クロックを用いて前記シリアルデータから変換された画像データを処理する画像処理手段を備えることを特徴とする請求項１乃至請求項６のいずれか１項に記載の受信装置。
【請求項８】
シリアルデータを受信するデータ受信手段と、
前記シリアルデータに対応するクロックを受信するクロック受信手段と、
再生クロックを生成するＣＤＲ回路と、
前記再生クロックを用いて前記シリアルデータを処理する処理手段と、
を備える受信装置と、
前記受信装置に少なくとも前記シリアルデータを送信する送信装置と、
を含む伝送システムであって、
前記ＣＤＲ回路は、
前記送信装置がソースシンクロナス方式で前記シリアルデータと前記クロックとを送信する場合に、前記クロック受信手段が受信した前記クロックに基づいて、前記再生クロックを生成し、
前記送信装置がエンベデッドクロック方式で前記シリアルデータを送信する場合に、前記シリアルデータに基づいて、前記再生クロックを生成することを特徴とする伝送システム。
【請求項９】
前記ＣＤＲ回路は、前記クロックに基づいて生成された前記再生クロックの位相を調整することを特徴とする請求項８に記載の伝送システム。
【請求項１０】
前記処理手段は、
前記再生クロックのタイミングで前記シリアルデータを取得してパラレルデータに変換するパラレル変換部と、
前記パラレル変換部で取得された前記パラレルデータが所定のデータであるか否かを判定する判定手段と、
を備え、
前記ＣＤＲ回路は、前記クロック受信手段が受信した前記クロックに基づいて生成した前記再生クロックの位相をシフトし、
前記判定手段は、位相がシフトされた前記再生クロックのタイミングで取得されたパラレルデータが前記所定のデータと一致するか否かを判定し、
前記ＣＤＲ回路は、前記判定手段の判定結果に応じて、前記再生クロックの位相を調整することを特徴とする請求項９に記載の伝送システム。
【請求項１１】
前記ＣＤＲ回路は、
再生クロックを生成するフラクショナルＰＬＬ回路と、
前記再生クロックの位相と前記シリアルデータの位相とを比較した結果に基づく比較データを出力するＰＤ回路と、
前記フラクショナルＰＬＬ回路が生成する再生クロックの周波数を制御する制御信号を出力するループフィルタと、
を備えることを特徴とする請求項１０に記載の伝送システム。
【請求項１２】
前記ループフィルタは、
前記シリアルデータと前記再生クロックの位相が同期している場合に前記ＰＤ回路が出力する比較データに対応する第１出力値を出力する第１出力手段と、
前記第１出力値に所定のオフセット値を加算した第２出力手段と、
入力されたデータ値に応じた制御信号を出力する第３出力手段と、
前記第３出力手段の入力と、前記ＰＤ回路、前記第１出力手段、および前記第２出力手段のいずれかの出力とが接続するように、切り換えるセレクタと、
を備え、
前記ＣＤＲ回路は、所定の制御期間だけ前記第２出力手段の出力と前記第３出力手段の入力とを接続したのちに、所定の判定期間だけ前記第１出力手段の出力と前記第３出力手段の入力とを接続するように切り換えて、前記再生クロックの位相を制御し、
前記判定手段は、前記判定期間に取得した前記パラレルデータが前記所定のデータと一致するか否かを判定することを特徴とする請求項１１に記載の伝送システム。
【請求項１３】
前記シリアルデータがエンベデッドクロック方式のデータである場合に、前記ＣＤＲ回路は、所定の基準クロックと前記シリアルデータとに基づいて、前記再生クロックを生成することを特徴とする請求項８乃至請求項１２のいずれか１項に記載の伝送システム。
【請求項１４】
前記シリアルデータは、画像データに基づいて生成されたデータであって、
前記処理手段は、前記再生クロックを用いて前記シリアルデータから変換された画像データを処理する画像処理手段を疎なることを特徴とする請求項８乃至請求項１３のいずれか１項に記載の伝送システム。
【請求項１５】
前記送信装置は、被写体から得られた光学像に基づいて画像データを出力する撮像センサであって、
前記受信装置は、前記画像データを取得して、前記画像データを処理する画像処理プロセッサであることを特徴とする請求項８乃至請求項１４のいずれか１項に記載の伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースシンクロナス方式で伝送されたデータを受信可能な受信装置および受信装置を含む伝送システムに関する。
【背景技術】
【０００２】
撮像センサからプロセッサＩＣに画像信号を送信する場合等、モジュール間の通信には様々な方式がある。例えば、データとクロックとをそれぞれ異なる伝送路で送信するソースシンクロナス方式や、予めクロックをデータに埋め込んで１つの伝送路で送信可能なエンベデッドクロック方式がある。
【０００３】
ソースシンクロナス方式は、データの位相とクロックの位相とが伝送路の経路長の差等の要因によってずれてしまう場合があった。高速でデータの伝送を行う場合、データとクロックとの位相差は、伝送エラーの要因となる。また、エンベデッドクロック方式は、データにクロックが埋め込まれているため、ソースシンクロナス方式に見られるような、データとクロックとの位相差に起因する問題は解消される。一方で、データとクロックとを１つの伝送路で伝送するための回路が必要となり、モジュールの回路コストが高くなる。
【０００４】
データの送信にどちらの方式を使うかは、モジュール間の通信および受信側のモジュールの処理においてどれだけの伝送帯域が要求されるか、または、それぞれのモジュールのコストや回路規模に依存する。したがって、一つのプロセッサＩＣが様々なモジュールと接続する場合、ソースシンクロナス方式とエンベデッドクロック方式のどちらにも対応できることが望ましい。
【０００５】
特許文献１には、ソースシンクロナス方式で高速伝送を行う場合に、データを受信した受信装置がデータとクロックとの位相調整を行うための専用の回路を備えるデータ受信装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２１６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のデータ受信装置は、位相調整のための専用データを処理する回路を必要とする。また、エンベデッドクロック方式で伝送されたデータを処理するためには、さらに回路を必要とすることから、受信装置の回路規模が増大するという課題があった。
【０００８】
本発明の目的は、ソースシンクロナス方式、およびエンベデッドクロック方式で送信されたデータを処理可能であり、かつ、ソースシンクロナス方式で伝送された高速のデータを処理可能な受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る受信装置の第１の形態は、シリアルデータを受信するデータ受信部と、前記シリアルデータに対応するクロックを受信するクロック受信部と、再生クロックを生成するＣＤＲ回路と、前記再生クロックを用いて前記シリアルデータを処理する処理部と、を備え、前記ＣＤＲ回路は、前記シリアルデータが、ソースシンクロナス方式のデータである場合に、前記クロック受信手段が受信した前記クロックに基づいて、前記再生クロックを生成し、前記シリアルデータが、エンベデッドクロック方式のデータである場合に、前記シリアルデータに基づいて、前記再生クロックを生成することを特徴とする。
【００１０】
本発明に係る伝送システムの１の形態は、シリアルデータを受信するデータ受信部と、前記シリアルデータに対応するクロックを受信するクロック受信部と、再生クロックを生成するＣＤＲ回路と、前記再生クロックを用いて前記シリアルデータを処理する処理部と、を備える受信装置と、前記受信装置に少なくとも前記シリアルデータを送信する送信装置と、を含む伝送システムであって、前記ＣＤＲ回路は、前記送信装置がソースシンクロナス方式で前記シリアルデータと前記クロックとを送信する場合に、前記クロック受信手段が受信した前記クロックに基づいて、前記再生クロックを生成し、前記送信装置がエンベデッドクロック方式で前記シリアルデータを送信する場合に、前記シリアルデータに基づいて、前記再生クロックを生成することを特徴とする。
【発明の効果】
【００１１】
上述した本発明によれば、エンベデッドクロック方式のデータからクロックを再生する回路を用いてソースシンクロナス方式で伝送されたクロックの位相を調整することが可能となる。したがって、エンベデッドクロック方式で伝送されデータを処理可能な回路に、ソースシンクロナス方式で伝送された高速のデータを処理するための回路の追加を抑制することが可能となる。
【００１２】
したがって、ソースシンクロナス方式、およびエンベデッドクロック方式で送信されたデータを処理可能であり、かつ、ソースシンクロナス方式で伝送された高速のデータを処理可能となる。
【図面の簡単な説明】
【００１３】
【図１】受信装置を含む伝送システムの構成を示す模式図である。
【図２】フラクショナルＰＬＬ回路の機能ブロックを示すブロック図である。
【図３】ループフィルタの機能ブロックを示すブロック図である。
【図４】位相調整動作モードにおける再生クロックの位相調整フローを示すフローチャートである。
【図５】位相調整動作モードにおける制御信号、および、再生クロックの位相とシリアルデータの位相との差を示す模式図である。
【図６】シリアルデータに対する再生クロックの位置を示す模式図である。
【図７】シリアルデータのＥＹＥパターンと各位相における判定結果を示す模式図である。
【図８】シリアルデータのＥＹＥパターンの例を示す模式図である。
【図９】送信装置が画像データを送信する前にあらかじめ定められたトレーニングパターンデータを送信する場合の、各装置における処理を示す模式図である。
【図１０】データ送信の中断前後におけるデータ送信部とクロック送信部とから出力されるデータを示す模式図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態について説明する。以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。
【００１５】
図１は、受信装置を含む伝送システムの構成を示す模式図である。受信装置２００は、送信装置１００から、データを受信する受信装置である。例えば、送信装置１００は、被写体を撮影して得られる光学データを画像データに変換して出力する撮像センサであるとする。また、受信装置２００は、送信装置１００（撮像センサ）から受信した画像データを処理する画像処理プロセッサであるとする。送信装置１００と受信装置２００とは、それぞれ異なる集積回路チップとして構成される。送信装置１００と受信装置２００との間で画像データを伝送するために、送信装置１００は、画像データをパラレル形式のデータからシリアル形式のデータに変換して出力する。また、受信装置２００は、送信装置１００からのシリアル形式のデータを、再生クロックを用いてパラレル形式のデータに変換して画像データを取得して処理を行う。
【００１６】
送信装置１００は、ソースシンクロナス方式でデータを送信する送信回路である。送信装置１００は、撮像素子１０１、変調器１０２、ＰＬＬ回路１０３、シリアル変換器１０４、分周期１０５、データ送信部１０６、およびクロック送信部１０７を備える。
【００１７】
撮像素子１０１は、入力した光の強度に応じたデータを出力する光電素子を複数有する。複数の光電素子は、マトリクス状に配置される。撮像素子１０１は、例えば、水平方向に４０９６個、垂直方向に２１６０個（４０９６×２１６０）の所謂４Ｋ解像度以上で配置されるとする。撮像素子１０１は、光学像に基づいて取得した画像データを順次、変調器１０２に出力する。撮像素子１０１は、１画素がＮビット、例えば、１２ビットのデジタル画像データを、パラレル形式のデータとして出力する。
【００１８】
変調器１０２は、撮像素子１０１から取得した画像データを、データの遷移の頻度が所定よりも高くなるように変換する変調回路である。変調器１０２は、シリアル変換器１０４にデータを出力する。なお、変調器１０２が出力するデータはパラレル形式のデータである。例えば、変調器１０２は、スクランブラー回路である。後述するように、受信装置２００が入力したデータを用いてクロックを再生する場合、送信装置１００から出力するデータが高周波でＨｉｇｈとＬｏｗとの状態を遷移するデータであることが望ましい。画像データは、撮影した被写体によってその遷移の状態が決まる。したがって、例えば同じ画像データを出力することが連続した場合等、高周波で状態が遷移しない場合がある。このような場合でも、変調器１０２によって画像データにスクランブル処理を施すことにより、高周波で遷移するデータを出力することが可能となる。
【００１９】
ＰＬＬ回路１０３は、入力した基準クロックＣＬＫ＿Ｒ１に基づいて、逓倍クロックＣＬＫ＿ＴＸを生成してシリアル変換器１０４と分周期１０５とに出力するＰｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ回路（ＰＬＬ回路）である。ＰＬＬ回路１０３が、基準クロックＣＬＫ＿Ｒ１から逓倍クロックＣＬＫ＿Ｔｘを生成する方法は、従来のＰＬＬ回路構成等を用いることが可能であるため、詳細な説明を省略する。なお、基準クロックＣＬＫ＿Ｒ１は、送信装置１００の外部に設けた基準クロック発振器３０１から入力するとする。
【００２０】
シリアル変換器１０４は、変調器１０２から取得したパラレル形式のデータをＰＬＬ回路１０３から取得した逓倍クロックＣＬＫ＿Ｔｘを用いてシリアル形式のデータ（シリアルデータ）に変換する。シリアル変換器１０４は、シリアルデータをデータ送信部１０６に出力する。
【００２１】
分周器１０５は、ＰＬＬ回路１０３から入力された逓倍クロックＣＬＫ＿ＴＸを、分周して送信クロックＣＬＫを生成する。分周器１０５は、送信クロックＣＬＫをクロック送信部１０７に出力する。例えば、ＰＬＬ回路１０３が生成する逓倍クロックＣＬ＿Ｔｘの周波数は２ＧＨｚであるとする。分周期１０５は、逓倍クロックＣＬＫ＿ＴＸを１／２に分周し、周波数が１ＧＨｚである送信クロックＣＬＫを生成するとする。ソースシンクロナス方式でデータを伝送する場合、ＣＬＫはＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）で送信されることが多いため、ここでは２ＧＨｚの２分周の１ＧＨｚとした。これは、一般にソースシンクロナスデータを受ける受信機は、送信されたソースシンクロナスのＣＬＫでソースシンクロナスデータを直接サンプリングするためである。ただし、後述の説明にあるように、分周比は必ずしも２分周に限定されるものでは無い、より多分周したＣＬＫでも良い。
【００２２】
データ送信部１０６は、シリアルデータを外部に送信する差動ドライバ回路である。クロック送信部１０７は、送信クロックを外部に送信する差動ドライバ回路である。各差動ドライバ回路は、高速の小振幅差動信号を用いて、それぞれのデータを送信する。
【００２３】
次に、受信装置２００について説明する。受信装置２００は、ソースシンクロナス方式のデータおよびエンベデッドクロック方式のデータのいずれも受信して処理が可能な受信回路である。受信装置２００は、データ受信部２０１、クロック受信部２０２、パラレル変換器２０３、復調器２０４、および判定回路２０５、を含む。さらに受信装置２００は、分周器２０６、セレクタ２０７、ＰＬＬ回路２０８、フラクショナルＰＬＬ回路２２０、ＰＤ回路２０９、タイマー２１０、ループフィルタ２３０、メモリ２４０およびＣＰＵ２５０を含む。また、受信装置２００は、受信した画像データを処理する処理回路２６０を含む。
【００２４】
データ受信部２０１は、送信装置１００から送信されたシリアルデータを受信する差動レシーバ回路である。データ受信部２０１は、受信したシリアルデータをパラレル変換器２０３に出力する。
【００２５】
クロック受信部２０２は、送信装置１００から送信された送信クロックＣＬＫを受信する差動レシーバ回路である。クロック受信部２０２は、受信した送信クロックＣＬＫを、分周器２０６に出力する。
【００２６】
データ受信部２０１とクロック受信部２０２とはそれぞれ、小振幅差動信号を受信し、デジタル２値信号を出力する。図示しないが、データ受信部２０１とクロック受信部２０２とは、差動終端抵抗を内蔵している。なお、送信装置１００のデータ送信部１０６と受信装置２００のデータ受信部２０１とが一対となる場合について説明するが、それぞれ複数備えていてもよい。
【００２７】
パラレル変換器２０３は、データ受信部２０１から入力されたシリアルデータを、フラクショナルＰＬＬ回路２２０から入力された再生クロックＣＬＫ＿Ｒｅを用いてパラレル形式のデータ（パラレルデータ）に変換するシリアルパラレル変換回路である。パラレル変換器２０３は、再生クロックＣＬＫ＿Ｒｅのタイミングにおけるシリアルデータの状態をキャプチャすることにより、シリアルデータをパラレルデータに変換する。パラレル変換器２０３は、取得したパラレルデータを復調器２０４に出力する。
【００２８】
復調器２０４は、入力されたパラレルデータを復調する復調回路である。復調器２０４は、送信装置の変調器１０２に対応して、データを復調するデスクランブル回路であるとする。復調器２０４は、復調したパラレルデータを判定回路２０５および画像処理回路２６０に出力する。なお、復調部２０４が出力するパラレルデータは、送信装置１００の撮像素子１０１が出力したパラレル形式の画像データに対応するデータである。
【００２９】
判定回路２０５は、入力されたパラレルデータと、メモリ２４０から取得した期待値とを比較して、フラクショナルＰＬＬ回路２２０が生成した再生クロックＣＬＫ＿Ｒｅのタイミングで、正しくデータをキャプチャしているか否かを判定する。判定回路２０５の判定方法は、後述する。判定回路２０５は、ＣＰＵ２５０に判定結果を出力する。
【００３０】
分周器２０６は、クロック受信部２０２から入力された送信クロックＣＬＫを分周して入力クロックＣＬＫ＿Ｉを生成して、セレクタ２０７に出力する。後述するＰＬＬ回路２０８は、高い周波数のクロックを処理できない場合がある。これは、従来のＰＬＬ回路は、水晶発振器等の基準クロックを生成する回路から、クロックを入力することを想定しているためである。上述したように、送信クロックＣＬＫの周波数が１ＧＨｚである場合、ＰＬＬ回路の入力可能なクロック周波数の範囲を外れる場合があった。このような場合には、分周器２０６を用いて、入力可能なクロック周波数の範囲に含まれるように、送信クロックＣＬＫの周波数を下げる（分周する）。したがって、送信クロックＣＬＫの周波数が、ＰＬＬ回路２０８に入力可能なクロック周波数の範囲に含まれる場合は、分周器２０６を設けずに送信クロックＣＬＫを入力クロックＣＬＫ＿Ｉとして処理することが可能である。
【００３１】
セレクタ２０７は、分周器２０６から入力された入力クロックＣＬＫ＿Ｉと、入力クロックＣＬＫ＿Ｉとは異なる基準クロックＣＬＫ＿Ｒ２と、のいずれかをＰＬＬ回路２０８に入力するクロックとして選択する選択回路である。なお、基準クロックＣＬＫ＿Ｒ２は、送信装置１００の外部に設けた基準クロック発振器３０２から入力するとする。セレクタ２０７は、受信装置２００がソースシンクロナス方式のデータを受信する場合、入力クロックＣＬＫ＿ＩをＰＬＬ回路２０８に入力するクロックとして選択する。また、セレクタ２０７は、受信装置２００がエンベデッドクロック方式のデータを受信する場合、基準クロックＣＬＫ＿Ｒ２をＰＬＬ回路２０８に入力するクロックとして選択する。
【００３２】
セレクタ２０７のどちらのクロックをＰＬＬ回路２０８に出力するかは、入力されるデータの形式に応じて、ＣＰＵ２５０が制御するとする。また、伝送システムを構成する段階で、送信装置１００の送信するデータの形式に応じて、予め対応するクロックを出力するように設定されていてもよい。
【００３３】
ＰＬＬ回路２０８は、入力ＣＬＫの周波数を整数倍の周波数の逓倍クロックＣＬＫ＿ＲＸを生成して、フラクショナルＰＬＬ回路２２０に出力する。ＰＬＬ回路２０８は、逓倍クロックＣＬＫ＿ＲＸの周波数が、送信装置１００の逓倍クロックＣＬＫ＿Ｔｘの周波数と同じになるように、逓倍クロックＣＬＫ＿ＲＸを生成する。
【００３４】
フラクショナルＰＬＬ回路２２０は、逓倍クロックＣＬＫ＿ＲＸの周波数を少数倍して再生クロックＣＬＫ＿Ｒｅを生成する。フラクショナルＰＬＬ回路２２０は、ループフィルタ２３０から入力された制御信号に基づいて、逓倍クロックＣＬＫ＿ＲＸの周波数と再生クロックＣＬＫ＿Ｒｅの周波数との変換倍率を制御する。つまり、フラクショナルＰＬＬ回路２２０は、ループフィルタ２３０から入力された制御信号に基づいて、再生クロックＣＬＫ＿Ｒｅの周波数を制御する。フラクショナルＰＬＬ回路２２０の制御については、後述する。
【００３５】
ＰＤ回路２０９は、データ受信部２０１から出力されたシリアルデータと、フラクショナルＰＬＬ回路２２０が生成した再生ＣＬＫ＿Ｒｅとの位相差を検出する位相検出器（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ、ＰＤ）である。ＰＤ回路２０９は、例えば、Ｂａｎｇ−Ｂａｎｇ−Ｐｈａｓｅ−Ｄｅｔｅｃｔｏｒであるとする。ＰＤ回路２０９は、検出した位相差を示すデータをループフィルタ２３０に出力する。
【００３６】
シリアルデータの位相に対し再生ＣＬＫ＿Ｒｅの位相が進んでいる場合、ＰＤ回路２０９は正の値を出力する。また、シリアルデータの位相に対し再生ＣＬＫ＿Ｒｅの位相が遅れている場合、ＰＤ回路２０９は負の値を出力する。シリアルデータの位相に対する再生ＣＬＫの位相が同じである場合、ＰＤ回路２０９は０を出力するとする。なお、ＰＤ回路２０９が位相のずれを検出するための閾値にマージンを設けることも可能である。
【００３７】
タイマー２１０は、位相調整動作がＣＰＵ１３０から指示された場合に、所定のタイミングで、ループフィルタ２３０の制御が変更するように、指示を出力する。
【００３８】
ループフィルタ２３０は、フラクショナルＰＬＬ回路２２０に制御信号を出力する。制御回路である。ループフィルタ２３０は、検出された位相差に応じて、再生クロックＣＬＫ＿Ｒｅの位相がデータ受信部２０１から出力されたシリアルデータの位相と同期するように、制御信号を出力することができる。また、後述する位相調整動作において、シリアルデータの位相と同期した再生クロックＣＬＫ＿Ｒｅの位相を調整するための制御信号を出力することが可能である。ループフィルタ２３０の詳細な制御については、後述する。
【００３９】
ここで、フラクショナルＰＬＬ回路２２０、ＰＤ回路２０９、およびループフィルタ２３０は、エンベデッドクロック方式のデータから再生クロックを生成するためのＣｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ（ＣＤＲ）回路を構成する。メモリ２４０は、判定回路２０５が用いる期待値を示すデータや、ＣＰＵ２５０が各回路の制御に用いるプログラムを記憶する記憶媒体である。
【００４０】
ＣＰＵ２５０は、受信装置２００の機能を実行するためのプロセッサである。例えば、ＣＰＵ２５０は、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＣＰＵ）であり、メモリ２４０からプログラムを読出して実行することにより、受信装置２００の各回路の機能を制御する。ＣＰＵ２５０は、受信装置２００の動作モードを制御する。具体的にはＣＰＵ２５０は、受信装置２００をクロック位相調整モードと、画像処理モードとで制御する。また、ＣＰＵ２５０は、各回路との間で制御信号の受け渡しを行う。例えば、各回路の制御レジスターへの読み書き、制御状態の読み出しである。
【００４１】
処理回路２６０は、復調部２０４から入力された画像データを処理する画像処理回路である。処理回路２６０は、入力された画像データの現像処理、色変換処理、および記憶処理等、種々の画像処理を実行することが可能である。処理回路２６０は、不図示の記憶媒体に画像データを記憶させる処理を含んでいてもよい。処理回路２６０は、ＣＰＵ２５０が受信装置２００を画像処理モードで動作させている場合に、上述の処理を実行するとする。なお、クロック位相調整モードで動作させている場合にも、上述の処理を実行してもよい。
【００４２】
次にフラクショナルＰＬＬ回路２２０の動作について、説明する。図２は、フラクショナルＰＬＬ回路２２０の機能ブロックを示すブロック図である。フラクショナルＰＬＬ回路２２０は、分周器２２１、分周器２２２、ＰＦＤ２２３、アナログフィルタ２２４、およびＶＣＯ２２５を備える。
【００４３】
分周器２２１は、ＰＬＬ回路２０８から入力された逓倍クロックＣＬＫ＿ＲＸをＭ分周する分周器である。Ｍは、小数である。例えば、Ｍは８．５であるとする。８．５分周を実現するために、分周器２２１は、８分周の分周器と９分周の分周器とを備える。入力される逓倍クロックＣＬＫ＿ＲＸに同期して、８分周と９分周が１周期毎に交互に切り替わるように動作することで平均的に逓倍クロックＣＬＫ＿ＲＸを８．５分周したクロックを出力することが可能となる。なお、分周器２２１の動作は、平均的にＭ分周が実現されれば良く、その実現方法は上述の方法に限定されない。
【００４４】
分周器２２２は、ループフィルタ２３０から取得した制御信号に基づいて、ＶＣＯ２２５からの再生クロックＣＬＫ＿Ｒｅを分周する分周器である。例えば、分周器２２２は、８分周の分周器と９分周の分周器とを備えるとする。ループフィルタ２３０からの制御信号がＬｏｗの場合、分周器２２２は、８分周の分周器を用いてクロックを出力し、ループフィルタ２３０からの制御信号がＨｉｇｈの場合、分周器２２２は、９分周の分周器を用いてクロックを出力する。ループフィルタ２３０から出力する制御信号のＬｏｗとＨｉｇｈとの比率を制御することによって、分周器２２２が出力するクロックの周波数を、制御することが可能となる。
【００４５】
なお、分周器２２２の分周比や、分周の極性は上述の構成に限定されない。ＣＤＲ回路がネガティブフィードバックで制御されるように構成すればよいことから、ループフィルタ２３０からの制御信号に対し、制御信号がＬＯＷの場合は９分周、ＨＩＧＨの場合は８分周動作と逆の特性でもシステムは組むことが可能である。また、分周比も８．５分周を例に説明したが、他の分周比（４．５分周）でも実現可能である。
【００４６】
ＰＦＤ２２３は、分周器２２１から出力されたクロックと、分周器２２２から出力されたクロックとの位相および周波数を比較する位相周波数検出器（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ（ＰＦＤ））である。
【００４７】
アナログフィルタ２２４は、例えば、ラグリードフィルタである。ＶＣＯ２２５は、アナログＶＣＯである。
【００４８】
ループフィルタ２３０について説明する。図３は、ループフィルタ２３０の機能ブロックを示すブロック図である。ループフィルタ２３０は、フィルタ２３１、記憶素子２３２、記憶素子２３３、セレクタ２３４、および変調器２３５を備える。
【００４９】
フィルタ２３１は、ＰＤ回路２０９が出力する位相差を示すデータの量子化ノイズ（高周波成分）を除去するフィルタ回路である。また、フィルタ２３１は、ＰＤ回路２０９の位相検出信号にゲインを与えることも可能である。また、フィルタ２３１は、ＣＤＲ回路のループの安定性を保つための位相保証の機能も含む。
【００５０】
記憶素子２３２、２３３は、出力値をＣＰＵ２５０によって制御可能な記憶素子である。例えば、記憶素子２３２、２３３は、ＲＡＭ等の記憶素子で構成することが可能である。記憶素子２３２は、ＰＤ回路２０９が、位相が揃っていると判定した場合に出力するデータ値と対応する値を出力する。例えば、記憶素子２３２からは０が出力さる。記憶素子２３３は、記憶素子２３２が出力する値に対して所定のオフセット値を加算した値を出力する。記憶素子２３３からはあらかじめ定められた正の値が出力されるとする。なお、オフセット値は負の値でもよい。記憶素子２３２、２３３は、それぞれ所定の値を出力可能な出力素子であれば、記憶素子に限らない。
【００５１】
セレクタ２３４は、タイマー２１０の制御に応じて、フィルタ２３１、記憶素子２３２、および記憶素子２３３、いずれかを選択して、変調部２３５に出力する選択回路である。
【００５２】
変調器２３５は、入力されたデータ値に応じたＨｉｇｈ信号とＬｏｗ信号との比率で１ｂｉｔ信号を出力するΔΣ変調器である。変調器２３５は、入力されたデータにΔΣ変調を施して出力する。具体的には、変調器２３５の入力が正の値の場合、その出力は平均的にＨＩＧＨが多く出力される。変調器２３５の入力が負の値の場合、その出力は平均的にＬＯＷが多く出力される。変調器２３５の入力が０の場合、その出力は平均的にＨＩＧＨとＬＯＷが同数出力される。なお、ΔΣ変調により、ノイズシェーピングされた高域の量子化ノイズはフラクショナルＰＬＬ回路２２０が持つＬＰＦ特性により除去される。変調器２３５が出力する信号は、フラクショナルＰＬＬ回路２２０の制御信号である。
【００５３】
図４、図５、図６および図７を用いて、位相調整動作モードにおける再生クロックＣＬＫ＿Ｒｅの位相調整フローについて説明する。図４は、位相調整動作モードにおける再生クロックＣＬＫ＿Ｒｅの位相調整フローを示すフローチャートである。図５は、位相調整動作モードにおけるループフィルタ２３０から出力される制御信号、および、位相調整動作モードにおける再生クロックＣＬＫ＿Ｒｅの位相とシリアルデータの位相との差を示す模式図である。
【００５４】
ＣＰＵ２５０が、位相調整動作モードでの動作を指示したことに応じて、位相調整フローが開始される。ＣＰＵ２５０は、受信装置２００が起動したタイミング、送信装置１００からデータの受信を開始したタイミング、および送信装置１００から位相調整用のデータの受信を開始したタイミングの少なくともいずれかで、位相調整動作モードでの動作を指示する。ＣＰＵ２５０は、タイマー２１０に位相調整動作モードでの動作を指示する。
【００５５】
Ｓ９０１で、ＣＰＵ２５０は、再生クロックＣＬＫ＿Ｒｅの位相が、シリアルデータの位相に対して半波長（１８０ｄｅｇ）だけシフトした状態で、再生クロックＣＬＫ＿Ｒｅがシリアルデータに同期するように、再生クロックＣＬＫ＿Ｒｅを生成する。具体的には、タイマー２１０は、セレクタ２３４をフィルタ２３１が変調器２３５に接続するように制御する。この場合、ＣＤＲ回路により、逓倍クロックＣＬＫ＿ＲＸの位相をデータ受信部２０１から入力されたシリアルデータの位相と同期するように変換した再生クロックＣＬＫ＿Ｒｅを生成する。具体的には、ＰＤ回路２０９、フラクショナルＰＬＬ回路２２０、およびループフィルタ２３０によるＣＤＲ回路の制御ループを用いて、ＣＤＲが追従して、再生クロックＣＬＫ＿Ｒｅを生成する。
【００５６】
図５（ａ）は、ループフィルタ２３０から出力される制御信号を示す模式図である。Ｓ９０１は、セレクタ２３４がフィルタ２３１を選択しているＴ３０１の期間に対応する。ＣＤＲ回路の制御により、シリアルデータの位相と再生クロックＣＬＫ＿Ｒｅの位相とが同期状態に制御される。この時、シリアルデータの位相に対して再生クロックＣＬＫ＿Ｒｅの位相は進み／遅れどちらにもない状態である。したがって、フィルタ２３１の出力は０となるため、ノイズによるレベル変動はあるものの、変調器２３５の平均的な入力レベルはＬＶ＿Ａ（０）となる。
【００５７】
なお、変調器２３５の入力が０である場合、変調器２３５は、平均的にＨＩＧＨとＬＯＷとが同数出力される制御信号を出力する。したがって、フラクショナルＰＬＬ回路２２０の分周器２２２は、８．５分周で分周制御する。
【００５８】
図５（ｂ）は、位相調整動作モードにおける再生クロックＣＬＫ＿Ｒｅの位相とシリアルデータの位相との差を示す模式図である。Ｔ３０１において、再生クロックＣＬＫ＿Ｒｅの位相は、シリアルデータの位相に対して１８０ｄｅｇである。すなわち、シリアルデータの中央（１８０ｄｅｇ）の位置に再生クロックＣＬＫ＿Ｒｅの立上りのタイミングが位置するように制御される。
【００５９】
タイマー２１０は、上述のように、再生クロックＣＬＫ＿Ｒｅの位相がシリアルデータの位相と同期するように制御するための期間（Ｔ１０１）があらかじめ記憶されており、当該期間が経過したのちに、処理をＳ９０２に進める。
【００６０】
Ｓ９０２で、ＣＰＵ２５０は、所定の判定期間の間、再生クロックＣＬＫ＿Ｒｅの位相を固定する。具体的には、タイマー２１０がＣＰＵ２５０に設定された期間情報に基づいて、セレクタ２３４が記憶素子２３２の出力が変調器２３５の入力と接続するように制御する。上述したように、記憶素子２３２は、ＬＡ＿Ａと同等の値（０）を出力する。したがって、変調器２３５は、Ｓ９０１における期間Ｔ１０１と同様に、平均的にＨＩＧＨとＬＯＷとが同数出力される制御信号を出力する。
【００６１】
この時、セレクタ２３４が記憶素子２３２を選択している間（期間Ｔ３０２）、シリアルデータと再生ＣＬＫの位相関係は、直前の期間（期間Ｔ３０１）での位相関係が維持される。ＰＬＬ回路１０３をソース源として、ＰＬＬ回路２０８が逓倍クロックＣＬＫ−ＲＸを生成しているため、ＰＬＬ回路１０３とＰＬＬ回路２０８とが出力するクロックの周波数が同一となることから、期間Ｔ３０２において、直前の期間の位相関係が維持される。
【００６２】
Ｓ９０３で、判定回路２０５は、シリアルデータの位相に対して半波長だけシフトした再生クロックＣＬＫ＿Ｒｅで、シリアルデータをキャプチャした結果を判定する。ＣＰＵ２５０は、判定回路２０５の出力を読み込む。図６は、シリアルデータに対する再生クロックＣＬＫ＿Ｒｅの位置を示す模式図である。図６（ａ）は、シリアルデータの波形を示す。図６（ｂ）は、Ｓ９０１で調整された再生クロックＣＬＫ＿Ｒｅの波形を示す。パラレル変換部２０３は、再生クロックＣＬＫ＿Ｒｅの立上りエッジの位置で、シリアルデータをキャプチャするとする。
【００６３】
図６（ｂ）に示すように、Ｓ９０１において、再生クロックＣＬＫ＿Ｒｅの立上りエッジは、シリアルデータの中央（１８０ｄｅｇ）に位置するように制御され、Ｓ９０２においてその位相状態が維持される。したがって、パラレル変換部２０３では、受信したシリアルデータの値を取得する。判定回路２０５は、復調部２０４で復調処理されたパラレルデータを、メモリ２４０から読み出した期待値と比較する。判定回路２０５は、復調部２０４で復調処理されたパラレルデータが、メモリ２４０から読み出した期待値と同等である場合はＯＫを出力し、同じでない場合はＮＧを出力する。処理は、Ｓ９０４に進む。
【００６４】
Ｓ９０４で、ＣＰＵ２５０は、期間Ｔ３０２における判定結果がＯＫであるか否かを判定する。期間Ｔ３０２における判定結果がＯＫである場合、Ｓ９０５に進む。また、期間Ｔ３０２における判定結果がＮＧである場合、位相調整処理を終了する。
【００６５】
なお、期間Ｔ３０２において、シリアルデータと再生クロックＣＬＫ＿Ｒｅの位相状態は、シリアルデータの中央（１８０ｄｅｇ）の位置に再生クロックＣＬＫ＿Ｒｅの立上りエッジが位置するように制御される。したがって、Ｓ９０４でＮｏと判定される場合は、送信されるシリアルデータや、比較する期待値の読出し等においてエラーが発生していると考えられる。また、例えば、Ｓ９０１において、シリアルデータに追従した再生クロックＣＬＫ＿Ｒｅが生成できていない場合が想定される。したがって、Ｓ９１３で、ＣＰＵ２５０は、位相調整フローを終了する。また、Ｓ９０１に戻って、再度ＣＤＲ制御ループの引き込みをやり直す等のシステムエラー処理を行ってもよい。
【００６６】
Ｓ９０５で、ＣＰＵ２５０は、再生クロックＣＬＫ＿Ｒｅの位相をΔΦだけシフトさせる。具体的には、タイマー２１０がＣＰＵ２５０に設定された期間情報に基づいて、セレクタ２３４を記憶素子２３３と変調器２３５とを接続するように制御して、再生クロックＣＬＫ＿Ｒｅの位相をΔΦだけシフトさせる。図５（ａ）の期間Ｔ３０３で、セレクタ２３４は、記憶素子２３３と変調器２３５とを接続する。上述したように、記憶素子２３３は、正の値（ＬＶ＿Ｂ）を出力するように予め定められている。タイマー２１０は、予め定められた期間ΔＴだけ、セレクタ２３４を記憶素子２３３と変調器２３５とを接続するように制御する。この期間において、変調器２３５は、平均的にＨｉｇｈの回数がＬｏｗの回数より多く出力される。
【００６７】
その結果、分周器２２２は８分周より９分周が多く選択される。よって、分周器２２２の分周比Ｎは、分周器２２１の分周比Ｍよりも大きくなる。分周器２２２の分周比が大きくなったことを補償するように、フラクショナルＰＬＬ回路２２０内の制御ループが動作するため、ＶＣＯ２２５が出力する再生クロックＣＬＫ＿Ｒｅの周波数が上昇する。期間Ｔ３０２における再生クロックＣＬＫ＿Ｒｅの周波数と、期間Ｔ３０３経過後の期間に比べて、Ｔ３０３の期間はΔｆだけ周波数が高い。Ｓ９０５の処理によって、シリアルデータと再生クロックＣＬＫ＿Ｒｅの位相はΔΦ（＝Δｆ×ΔＴ）だけシフトする。
【００６８】
期間ΔＴが経過したのち、タイマー２１０は、セレクタ２３４を記憶素子２３２と変調器２３５とを接続するように制御する（Ｓ９０６）。Ｓ９０６は、Ｓ９０２と同様に、所定の判定期間の間、再生クロックＣＬＫ＿Ｒｅの位相を固定する処理である。記憶素子２３２と変調器２３５とが接続されることにより、変調器２３５からは、平均的にＨｉｇｈの回数がＬｏｗの回数が同等の制御信号が出力される。したがって、位相関係はセレクタ２３４の接続が切り替わる直前の状態を維持する。処理は、Ｓ９０７に進む。
【００６９】
Ｓ９０７で、判定回路２０５は、Ｓ９０５でΔΦだけ位相をシフトした再生クロックＣＬＫ＿Ｒｅで、シリアルデータをキャプチャした結果を判定する。ＣＰＵ１３０は判定回路２０５の出力を読み込む。Ｓ９０７の処理は、図５（ａ）における期間Ｔ３０４で実行される。図６（ｃ）は、Ｓ９０７で位相がシフトされた調整された再生クロックＣＬＫ＿Ｒｅの波形を示す。位相シフトにより、再生クロックＣＬＫ＿Ｒｅは、ΔΦだけ位相がシフトする。判定回路２０５は、位相がシフトした再生クロックＣＬＫ＿Ｒｅの立上りエッジでシリアルデータをキャプチャしたパラレルデータに基づいて、判定処理を行い、判定結果をメモリ２４０に出力する。
【００７０】
Ｓ９０８で、ＣＰＵ２５０は、シリアルデータと再生クロックＣＬＫ＿Ｒｅの位相関係が３６０ｄｅｇ以上、シフトしたか否かを判定する。１回の位相シフト処理で再生クロックＣＬＫ＿Ｒｅの位相をΔΦ（ｄｅｇ）だけシフトする場合、Ｓ９０５〜Ｓ９０７の処理をＮ（Ｎ＝３６０／ΔΦ）回以上実行した場合、シリアルデータと再生クロックＣＬＫ＿Ｒｅの位相関係が３６０ｄｅｇ以上シフトする。このような場合、ＣＰＵ２５０は、シリアルデータと再生クロックＣＬＫ＿Ｒｅの位相関係が３６０ｄｅｇ以上、シフトしたと判定する。
【００７１】
シリアルデータと再生クロックＣＬＫ＿Ｒｅの位相関係において、３６０ｄｅｇ以上の範囲で位相シフトを行うことにより、シリアルデータのＥＹＥパターン１周期の範囲において判定結果を得ることが可能となる。シリアルデータと再生クロックＣＬＫ＿Ｒｅの位相関係が３６０ｄｅｇ以上、シフトした場合、処理は、Ｓ９０９に進む。そうでない場合、処理はＳ９０５に戻る。
【００７２】
Ｓ９０５からＳ９０８の処理は、位相調整ループを形成する。位相調整ループを一回進めるごとに、再生クロックＣＬＫ＿Ｒｅは、ΔΦずつ位相がシフトし、それぞれの位相における判定結果がメモリ２４０に蓄積される。例えば、２回目の位相調整ループでは、図５（ａ）に示す期間Ｔ３０５で、Ｓ９０６の処理が実行される。つまり、再び、再生クロックＣＬＫ＿Ｒｅの位相がΔΦだけシフトする。さらに、期間Ｔ３０６で、Ｓ９０８の処理が実行され、判定結果がメモリ２４０に蓄積される。位相調整ループを、少なくとも位相が３６０ｄｅｇにわたってシフトされるまで継続することにより、少なくとも１周期分において、ΔΦごとに判定結果を得る。
【００７３】
位相調整ループにより得られる再生クロックＣＬＫ＿Ｒｅの位相と、判定結果とについて説明する。図７は、シリアルデータのＥＹＥパターンと各位相における判定結果を示す模式図である。ＥＹＥパターンは、複数のシリアルデータを重畳して表示した波形である。シリアルパターンは周期ごとに、データの遷移タイミングや遷移期間にばらつきを生じする。ＥＹＥパターンにおいて、遷移状態が重なっている領域は、シリアルデータを安定してキャプチャすることができないタイミングであるといえる。
【００７４】
複数回の位相調整ループにおいて、それぞれ（Ａ）から（Ｇ）の矢印の位置に、再生クロックＣＬＫ＿Ｒｅの立上りエッジが位置するように位相がシフトされることを示す。図７において、各位相位置の下に示したＯＫまたはＮＧは、各再生クロックＣＬＫ＿Ｒｅの立上りエッジにおいて、判定回路２０５の判定結果を示す。
【００７５】
シリアルデータに対し、再生クロックＣＬＫ＿Ｒｅの立上りエッジの位置が、（Ａ），（Ｂ），（Ｆ），（Ｇ）の位置にある場合、再生クロックＣＬＫ＿Ｒｅの立上りエッジがシリアルデータの遷移期間に重なる。この場合、パラレル変換器２０３はシリアルデータの示す値をキャプチャすることができない。したがって、判定回路２０５に入力されたパラレルデータは、期待値と異なるため、判定回路２０５はＮＧと判定し、判定結果をメモリ２４０に出力する。
【００７６】
また、シリアルデータに対し、再生クロックＣＬＫ＿Ｒｅの立上りエッジの位置が、（Ｃ），（Ｄ），（Ｅ）の位置にある場合、再生クロックＣＬＫ＿Ｒｅの立上りエッジがシリアルデータの遷移期間に重ならない。この場合、パラレル変換器２０３はシリアルデータの示す値をキャプチャすることができる。したがって、判定回路２０５に入力されたパラレルデータは、期待値と一致することから、判定回路２０５はＯＫと判定し、判定結果をメモリ２４０に出力する。
【００７７】
Ｓ９０９で、ＣＰＵ２５０は、ＯＫと判定された位相のうち、最もタイミングマージンが取れる特定位相を判定する。最もタイミングマージンが取れる特定位相とは、位相のずれが発生してもキャプチャへの影響が少ない位相である。図７（ｂ）に示すように、（Ａ）から（Ｇ）でシフトを調整した場合、（Ｃ），（Ｄ），（Ｅ）の位相で、シリアルデータをキャプチャすることが可能である場合、最もタイミングマージンが取れる特定位相は、（Ｄ）の位相位置であると、判断する。この場合、特定位相は、シリアルデータの立上りに対して１８０ｄｅｇだけ位相がシフトした状態である。この時、シリアルデータのＥＹＥパターンの中央に再生クロックＣＬＫ＿Ｒｅが生成される。
【００７８】
Ｓ９１０で、ＣＰＵ２５０は、再生クロックＣＬＫ＿Ｒｅの位相が特定位相になるように、制御する。具体的には、ＣＰＵ２５０は、特定位相に応じた期間だけ、セレクタ２３４が記憶素子２３３と変調器２３５とを接続するように、タイマー２１０を制御する。上述のように制御することにより、再生クロックＣＬＫ＿Ｒｅの立上りエッジが、（Ｄ）に位置するように制御される。以上の処理を持って、位相調整フローが終了する。なお、位相調整後に、記憶素子２３２と変調器２３５とを接続するようにセレクタ２３４を切換え、調整した位相差を固定する。
【００７９】
ＣＰＵ２５０は、記憶素子２３２、２３３が出力する値を制御することによりΔｆを制御することが可能である。また、ＣＰＵ２５０は、タイマー２１０を制御することにより制御期間ΔＴを制御することが可能である。したがって、ＣＰＵ２５０は、ΔｆとΔＴとにより決定される再生クロックＣＬＫ＿Ｒｅの位相シフト量ΔΦを制御することが可能となる。ΔｆとΔＴとの組合せによってΔΦは細かく制御することが可能となる。
【００８０】
上述の処理によれば、エンベデッドクロック方式のデータを受信可能な受信装置であって、ソースシンクロナス方式でデータとクロックとを受信した場合に、ＣＤＲ回路を用いて、再生クロックの位置を調整することが可能となる。したがって、ソースシンクロナス方式で送信されたデータを、専用のクロック調整回路を備えることなく、処理することが可能となる。したがって、ソースシンクロナス方式で高速のデータが送信された場合においても、受信したデータを処理することが可能となる。
【００８１】
なお、ＣＰＵ２５０は、Δｆ、ΔＴどちらか、あるいは、両方を用いて位相調整をしてもかまわない。また、Δｆ、ΔＴを動的に変えることで、位相シフト量ΔΦを位相調整ループごとに変更することも可能である。例えば、ＮＧ領域を細かく把握するために、直前の判定結果がＮＧであった場合にΔΦをそうでない場合よりも小さい値（ΔΦｓ）になるように制御することも可能である。また、その逆で制御することも可能である。また、記憶素子の数は３以上あってもよい。
【００８２】
なお、上述に示した例では、シリアルデータのＥＹＥパターンの中央に、期間Ｔ３０１で調整された再生クロックＣＬＫ＿Ｒｅが生成されたが、特定位相は必ずしも期間Ｔ３０１で調整された位相に限らない。図８は、シリアルデータのＥＹＥパターンの例を示す模式図である。図８（ａ）は、シリアルデータの立ち上がりエッジと立ち下がりエッジのスルーレートが異なる場合のＥＹＥパターンを示す。また、図８（ｂ）は、シリアルデータのＤＵＴＹ比率が５０％からずれた場合のＥＹＥパターンを示す。
【００８３】
図８に示したようなシリアルデータでは、必ずしも、期間Ｔ３０１で調整された再生クロックＣＬＫ＿Ｒｅが、特定位相とはならない。したがって、位相調整フローにより、再生クロックＣＬＫ＿Ｒｅの位相を特定位相にシフトする処理は有効となる。また、デタミニスティックジッター等の固定ジッターをシリアルデータが有した場合でも同様である。
【００８４】
なお、位相調整フローを行うためのデータは、予め送信装置１００と受信装置２００とで決められたデータの形式、または、タイミングに基づいて実行されてもよい。図９は、送信装置１００が画像データを送信する前にあらかじめ定められたトレーニングパターンデータを送信する場合の、各装置における処理を示す模式図である。
【００８５】
図９（ａ）は、送信装置１００の処理を示す模式図である。また、図９（ｂ）は、受信装置２００の処理を示す模式図である。送信装置１００は、画像データを送る前に、トレーニングパターンデータを送信する。トレーニングパターンデータは、データの遷移が保障されたデータである。例えば、送信装置１００は、受信装置２００に、システムで用意されたパケットヘッダーコード等の特定コードを連続して送付することで、トレーニングパターンデータを送付することができる。なお、予め位相調整のために、データの遷移が保証されたトレーニングパターンデータを送付することが可能である場合、送信装置１００の変調回路１０２および受信装置２００の復調回路２０４を不要とすることができる。
【００８６】
受信装置２００は、トレーニングパターンデータを受信したことに応じて、位相調整フローを開始する。送信装置１００は、トレーニングパターンデータを、あらかじめ定められた位相調整フローを完了するために必要な期間よりも長い期間にわたって送信する。トレーニングパターンの送信期間が終わり、位相調整フローが完了したことに応じて、送信装置１００が連続して送信する画像データを取得し、処理を行う。この時、画像データは、データの遷移が保証されたデータである必要はない。これは、位相調整フローにて、一旦位相を調整することにより、送信装置１００から送信されるクロックの周波数が変動しても、シリアルデータと再生クロックＣＬＫ＿Ｒｅとの位相関係が保たれるからである。
【００８７】
通常のクロックデータリカバリシステムにおいては、基準クロック発生器３０１、３０２は別々の水晶発振器である。この場合、個々の水晶発振器が温度や電圧変化に応じてドリフトする。水晶発振器の周波数変動に対し、クロックデータリカバリシステムが追従し、安定的に再生ＣＬＫを生成するためには、シリアルデータのデータ遷移が常に供給されていなければならない。
【００８８】
しかし、本実施形態のように、ソースシンクロナス方式でデータを送信する場合、温度や電圧変化に応じてドリフトする水晶発振器は、送信装置１００の基準クロック発生器３０１のみである。そのため、一度、受信装置２００のクロックデータリカバリ回路が再生クロックＣＬＫ＿Ｒｅを生成した後は、送信クロックＣＬＫが送信装置１００から供給されている限り、シリアルデータと再生クロックＣＬＫ＿Ｒｅとの位相関係は安定した状態を維持する。これは、データ受信部２０１から出力されるシリアルデータとクロック受信部２０２で受信する送信クロックＣＬＫとは、送信装置１００のＰＬＬ回路１０３がクロックのソースとなっており、必ず同期関係にあることからも言える。したがって、送信装置１００から送信されるクロックの周波数が変動しても、シリアルデータと再生クロックＣＬＫ＿Ｒｅとの位相関係が保たれる。
【００８９】
また、送信装置１００が、省電のためにデータ送信を一時的に中断する場合について説明する。例えば、静止画の撮影の間に撮影を行わない期間、データの送信は停止する。このような期間においてデータ（ブランクデータ）の出力を継続すると電力を消費することから、送信装置１００はデータ送信の動作を停止させる。従来であれば、送信装置１００からのデータの送信が一時的に中断されると、再生クロックＣＬＫ＿Ｒｅの生成も一時的に中断することから、データ送信の再開時に改めて再生クロックＣＬＫ＿Ｒｅを安定的に生成するための待ち時間が必要であった。
【００９０】
図１０は、データ送信の中断前後におけるデータ送信部１０６とクロック送信部１０７とからそれぞれ出力されるデータを示す模式図である。図１０（ａ）は、データ送信の中断前後におけるデータ送信部１０６から出力されるデータを示す模式図である。図１０（ｂ）は、データ送信の中断前後におけるクロック送信部１０７から出力されるデータを示す模式図である。図１０（ａ）において、期間Ａと期間Ｃとはそれぞれ有効なデータ（静止画の画像データ）が出力される期間である。期間Ｂは、有効なデータの送信期間の間であって、データ装置部１０６からのＬＯＷデータが出力される期間である。期間Ｂは実質的に有効なデータが送信されず、データ送信が中断する期間である。
【００９１】
図１０（ｂ）に示すように、期間Ａ，期間Ｂ，および期間Ｃにおいて、クロック送信部１０７は、送信クロックの送信を継続する。すなわち、期間Ｂにおいて、クロック送信部１０７は、送信クロックの送信を停止しない。
【００９２】
受信装置２００のクロックデータリカバリシステムは、送信装置１００から受信した送信クロックに基づいて、再生クロックＣＬＫ＿Ｒｅを生成するため、期間Ａでのシリアルデータと再生クロックＣＬＫ＿Ｒｅの位相関係は、期間Ｂの間も保持される。そして、期間Ｃになった直後からシリアルデータに対して再生クロックＣＬＫ＿Ｒｅの位相が安定する。したがって、期間Ｃになった直後から、シリアルデータを受信装置２００は正しく受けることができる。
【００９３】
次に、受信装置２００が、エンベデッドクロック方式で伝送された信号を受信する場合の処理について、説明する。
【００９４】
エンベデッドクロック方式で伝送された信号を受信する場合、クロック受信部２０２は、送信クロックＣＬＫを受信しない。したがって、セレクタ２０７には、入力クロックＣＬＫ＿Ｉが入力されない。セレクタ２０７は、入力クロックＣＬＫ＿Ｉが入力されない場合、基準クロック発振器３０２から取得した基準クロックＣＬＫ＿Ｒ２をＰＬＬ回路２０８に出力する。基準クロックＣＬＫ＿Ｒ２は、基準クロックＣＬＫ＿Ｒ１よりも高い周波数である。
【００９５】
ＰＬＬ回路２０８は、基準クロックＣＬＫ＿Ｒ２の周波数の整数倍の周波数の逓倍クロックＣＬＫ＿ＲＸ２を生成して、フラクショナルＰＬＬ回路２２０に出力する。逓倍クロックＣＬＫ＿ＲＸ２は、フラクショナルＰＬＬ回路２２０の分周器２２１に入力される。
【００９６】
フラクショナルＰＬＬ回路２２０は、逓倍クロックＣＬＫ＿ＲＸ２を用いて、再生クロックＣＬＫ＿Ｒｅ２を生成する。フラクショナルＰＬＬ回路２２０の分周器２２２を制御するための制御信号は、ループフィルタ２３０の変調器２３５から入力される。
【００９７】
エンベデッドクロック方式で伝送されたデータ信号の再生クロックＣＬＫ＿Ｒｅ２を生成する場合、ループフィルタ２３０のセレクタ２３４は、フィルタ２３１と変調器２３５とが接続した状態で固定する。すなわち、ＰＤ回路２０９において、データ信号と再生クロックＣＬＫ＿Ｒｅ２との位相を比較した結果を用いて、分周器２２２の制御信号を生成する。
【００９８】
いま、分周器２２１が８．５分周に制御しており、分周器２２２が変調器２３５により制御されて、平均的に８．５分周で動作している場合、ＶＣＯ２２５が出力する再生ＣＬＫ＿Ｒｅ２の周波数は逓倍クロックＣＬＫ＿ＲＸ２と等しくなる。
【００９９】
次に、変調器２３５により、分周器２２２の分周比において、８分周と９分周との切り替えが平均的に見て５０％からずれた場合を考える。例えば８分周が６０％、９分周が４０％になるように制御した場合、分周器２２２の分周比は、１／８．４分周に見える。
【０１００】
この場合、ＶＣＯ２２５が出力する再生クロックＣＬＫ＿Ｒｅ２の周波数は、逓倍クロックＣＬＫ＿ＲＸ２の周波数の（８．４／８．５）倍となる。つまり、変調器６２５により、ＶＣＯ２２５が出力する再生クロックＣＬＫ＿Ｒｅ２の周波数を変化させることができる。
【０１０１】
フラクショナルＰＬＬ回路２２０、ＰＤ回路２０９、およびループフィルタ２３０からなる制御ループによって、再生クロックＣＬＫ＿Ｒｅ２の周波数を変化させながらデータ信号との位相差を調整する。
【０１０２】
これにより、エンベデッドクロック方式で伝送されたデータ信号に対応する再生クロックＣＬＫ＿Ｒｅ２を生成することが可能となる。
【０１０３】
なお、エンベデッドクロック方式で伝送されたデータ信号に対応する再生クロックＣＬＫ＿Ｒｅ２に対しても、上述したソースシンクロナス方式と同様に再生クロックＣＬＫ＿Ｒｅ２の更なる位相調整を実行してもよい。
【０１０４】
以上、本発明を好ましい実施例により説明したが、本発明は上述した実施例に限ることなくクレームに示した範囲で種々の変更が可能である。例えば、送信装置１００および受信装置２００の各機能ブロックの機能の一部もしくはすべてを、ＣＰＵが実行するソフトウェアで実行することが可能である。
【符号の説明】
【０１０５】
１００  送信装置
２００  受信装置
２０１  データ受信部
２０２  クロック受信部
２０３  パラレル変換器
２０５  判定回路
２０９  ＰＤ回路
２２０  フラクショナルＰＬＬ回路
２３０  ループフィルタ
２４０  メモリ
２５０  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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