(57)【要約】【課題】様々なテストを自己で実施できるようにした自己診断機能を備える半導体装置を提供する。【解決手段】Ａ／Ｄ変換器３は、一対の差動入力端子３ａ及び３ｂに差動信号を入力しデジタルコードを出力する。マルチプレクサ５，６は、一対の差動入力端子３ａ及び３ｂに入力される差動信号の入力経路をハイインピーダンス切替可能にする。短絡切替部７は、一対の差動入力端子３ａ及び３ｂの間を開放／短絡切替可能にする。そして、ロジック回路９は、短絡切替部７により一対の差動入力端子３ａ及び３ｂの間を開放又は短絡し、マルチプレクサ５及び６により差動信号の入力経路をハイインピーダンスに切替えた状態にて、テスト信号を一対の差動入力端子に入力させる。ＤＳＰ２は、Ａ／Ｄ変換器３が出力するデジタルコードに基づいて自己診断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
正側の第１入力端子及び負側の第２入力端子を有する一対の差動入力端子に差動信号を入力しデジタルコードを出力するＡ／Ｄ変換器（３）と、
前記一対の差動入力端子に入力される差動信号の入力経路をハイインピーダンス切替可能にするハイインピーダンス切替部（５，６；２０８）と、
前記一対の差動入力端子の間を開放／短絡切替可能にする短絡切替部（７）と、
テスト信号を生成するテスト信号生成部（４；１０４；２０４；３０４）と、
前記短絡切替部により前記一対の差動入力端子の間を開放又は短絡し、前記ハイインピーダンス切替部により差動信号の入力経路をハイインピーダンスに切替えた状態にて、前記テスト信号を前記一対の差動入力端子に入力させ前記Ａ／Ｄ変換器が出力する前記デジタルコードに基づいて自己診断する自己診断部（９，２）と、
を備えることを特徴とする半導体装置。
【請求項２】
前記テスト信号生成部は、前記Ａ／Ｄ変換器の出力デジタルコードを最大コードとして出力させることが想定される電圧を前記テスト信号として生成して前記第２入力端子に印加し、前記自己診断部は、前記短絡切替部により前記一対の差動入力端子の間を開放した状態において、前記テスト信号生成部の生成電圧を前記第２入力端子に入力させて自己診断し、
前記テスト信号生成部は、前記Ａ／Ｄ変換器の出力デジタルコードを最小コードとして出力させることが想定される電圧を前記テスト信号として生成して前記第１入力端子に印加し、前記自己診断部は、前記短絡切替部により前記一対の差動入力端子の間を開放した状態において、前記テスト信号生成部の生成電圧を前記第１入力端子に入力させて自己診断する請求項１記載の半導体装置。
【請求項３】
前記テスト信号生成部（４；１０４；３０４）は、一対の任意電圧を前記テスト信号として生成し、前記自己診断部は、前記短絡切替部により前記一対の差動入力端子の間を開放した状態にて、前記テスト信号生成部の一対の任意の生成電圧をそれぞれ前記一対の差動入力端子に印加して、前記Ａ／Ｄ変換器の出力デジタルコードによりシグナルレベルを取得し、
前記テスト信号生成部（４；１０４；３０４）は、前記Ａ／Ｄ変換器に入力される中間電圧を前記テスト信号として生成し、前記自己診断部は、前記短絡切替部により前記一対の差動入力端子の間を短絡した状態にて、前記テスト信号生成部が生成した前記中間電圧を印加して、前記Ａ／Ｄ変換器の出力デジタルコードによりノイズレベルを取得し、前記シグナルレベル及び前記ノイズレベルを用いて所定の演算を行うことでＳ／Ｎを自己診断する請求項１記載の半導体装置。
【請求項４】
前記自己診断部は、前記シグナルレベルの計算時には前記デジタルコードの平均値を算出し、前記ノイズレベルの計算時には前記デジタルコードの分散値を算出する請求項３記載の半導体装置。
【請求項５】
前記テスト信号生成部は、前記Ａ／Ｄ変換器に入力される中間電圧を前記テスト信号として生成し、前記自己診断部は、前記短絡切替部により前記一対の差動入力端子の間を短絡した状態にて、前記テスト信号生成部が生成した前記中間電圧を印加して、前記Ａ／Ｄ変換器の出力デジタルコードによりノイズレベルを取得し、
前記テスト信号生成部は、前記ノイズレベルを取得するときの前記テスト信号として前記中間電圧を生成するときに、前記Ａ／Ｄ変換器の前段に接続される前段回路（８；２０８）と同一のコモンモード電圧を前記中間電圧として生成する請求項１記載の半導体装置。
【請求項６】
前記Ａ／Ｄ変換器がオーバーサンプリング型であるときには、前記Ａ／Ｄ変換器の後段にデシメーションフィルタ（１３）を備え、
前記自己診断部は、前記ノイズレベルの計算時には前記Ａ／Ｄ変換器によりＡ／Ｄ変換され前記デシメーションフィルタによりデシメーションされた前記デジタルコードを用いて分散値を算出する請求項３から５の何れか一項に記載の半導体装置。
【請求項７】
前記ハイインピーダンス切替部は、前記テスト信号生成部のテスト信号と前記差動信号とを切替えて出力するマルチプレクサ（５，６）により構成され、前記テスト信号を出力するときには前記テスト信号の側に入力を切替えると同時に前記差動信号の入力経路を前記ハイインピーダンスに切替える請求項１記載の半導体装置。
【請求項８】
前記ハイインピーダンス切替部は、前記Ａ／Ｄ変換器の前段に構成され、入力段、中間段、出力段を有する演算増幅器を備えたＡＤＣ駆動バッファ（２０８）に構成され、
前記演算増幅器は、前記出力段において高電源線及び低電源線の間にＰＭＯＳトランジスタ（Ｍｐ）とＮＭＯＳトランジスタ（Ｍｎ）を直列接続して構成され、
前記ＰＭＯＳトランジスタのゲートを高電源線に接続し、前記ＮＭＯＳトランジスタのゲートを低電源線にバイアス制御することで前記差動信号の入力経路を前記ハイインピーダンスに切替える請求項１記載の半導体装置。
【請求項９】
前記テスト信号生成部（４；２０４）と前記Ａ／Ｄ変換器（３）とには同一電源が供給されている請求項１から８の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部の回路を自己診断する半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、出荷時や出荷後の試験に要するコストを低減するため、その内部において自己完結的に試験を行う自己診断機能（ＢＩＳＴ（Built-In-Self Test））を設けることがある。半導体装置の内部にはＡ／Ｄ変換器が構成されることがあるが、このＡ／Ｄ変換器が正常に動作しているかを自己診断するための提案がなされている（例えば、特許文献１参照）。この特許文献１には、Ａ／Ｄ変換動作を中断することなく、バックグラウンドで異常検出する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３００４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の技術によれば、Ａ／Ｄ変換器への入力経路を含むシステムの動作を判定することには適するものの、内部回路の判定処理は、基準値より高いか低いかの２通りの判定となっているため、例えば精度を判定するための用途に使用することができず、限られた形態でしか自己診断できない。
本発明の目的は、様々なテストを自己で実施できるようにした自己診断機能を備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の発明によれば、Ａ／Ｄ変換器は、第１及び第２の入力端子を有する一対の差動入力端子に差動信号を入力しデジタルコードを出力するように構成されており、ハイインピーダンス切替部は、一対の差動入力端子に入力される差動信号の入力経路をハイインピーダンス切替可能にしている。短絡切替部は、一対の差動入力端子の間を開放／短絡切替可能にしている。自己診断部は、短絡切替部により一対の差動入力端子の間を開放又は短絡し、ハイインピーダンス切替部により差動信号の入力経路をハイインピーダンスに切替えた状態にて、テスト信号生成部が生成したテスト信号を一対の差動入力端子に入力させ、Ａ／Ｄ変換器が出力するデジタルコードに基づいて自己診断するようにしている。
【０００６】
自己診断部は、差動信号の入力経路をハイインピーダンス切替部によりハイインピーダンスに切替えた状態でテスト信号をＡ／Ｄ変換器の一対の差動入力端子に入力させることができ、差動信号の入力経路の影響を受けることなく、Ａ／Ｄ変換器にテスト信号を入力させることができる。
【０００７】
また自己診断部は、短絡切替部により一対の差動入力端子の間を開放又は短絡できるため、一対の差動入力端子に互いに異なるテスト信号を入力させたり、互いに同一のテスト信号を入力できるようになり、Ａ／Ｄ変換器の出力するデジタルコードに基づいて自己診断することで、様々なテストを半導体装置の内部で実施できるようになる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態における半導体装置の電気的構成図
【図２Ａ】テスト信号生成回路の電気的構成例のその１
【図２Ｂ】テスト信号生成回路の電気的構成例のその２
【図２Ｃ】テスト信号生成回路の電気的構成例のその３
【図３】ビット固着診断処理の内容を示すフローチャート
【図４】「０」固着テスト時におけるテスト信号の印加電位レベル
【図５】「１」固着テスト時におけるテスト信号の印加電位レベル
【図６】Ｓ／Ｎ診断処理の内容を示すフローチャート
【図７】Ｓ／Ｎ診断処理時におけるテスト信号の印加電位レベル
【図８】フルスケール信号を入力したときにＡ／Ｄ変換器が出力するデジタルコード
【図９】中点電圧を入力したときにＡ／Ｄ変換器が出力するデジタルコード
【図１０】第２実施形態における半導体装置の電気的構成図
【図１１】ＡＤＣ駆動バッファの出力段の電気的構成例
【図１２】第３実施形態における半導体装置の電気的構成図
【発明を実施するための形態】
【０００９】
以下、半導体装置の幾つかの実施形態について、図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して、必要に応じて説明を省略する。なお、下記の実施形態において同一又は類似する構成には、符号の十の位と一の位とに同一符号を付して説明を行っている。
【００１０】
（第１実施形態）
図１から図９は、第１実施形態の説明図を示している。図１に示すように、この半導体装置１は、ＤＳＰ（Digital Signal Processor)２、Ａ／Ｄ変換器３、テスト信号生成部としてのテスト信号生成回路４、第１マルチプレクサ５、第２マルチプレクサ６、短絡切替部７、前段回路８、ロジック回路９及びレジスタバンク１０を主に備える。ＤＳＰ２及びロジック回路９は、所定の処理をハードウェア的に実行するための自己診断部に相当する構成である。
【００１１】
Ａ／Ｄ変換器３は、２本の電源線Ｎ１及びＮ２の間に与えられる電源電圧ＶＤＤ（例えば、１．８Ｖ）が供給されることで動作する。このＡ／Ｄ変換器３は、正側の第１入力端子３ａ、及び、負側の第２入力端子３ｂを有する一対の差動入力端子３ａ，３ｂを備え、これらの一対の差動入力端子３ａ，３ｂにアナログ信号電圧を入力し、アナログ−デジタル変換し、変換後のデジタルコードをＤＳＰ２に出力する。ＤＳＰ２は、このデジタルコードを入力し、各種のデジタル信号処理を実行するようになっている。
【００１２】
テスト信号生成回路４は、Ａ／Ｄ変換器３の動作電源と同一電源が供給されることで動作するもので、第１〜第３出力端子４ａ〜４ｃを備える。テスト信号生成回路４は、自己診断処理時において、ロジック回路９による制御に基づいて例えば任意の直流電圧によるテスト信号を生成し、第１〜第３出力端子４ａ〜４ｃの何れか少なくとも一つ以上の端子からテスト信号を出力可能になっている。
【００１３】
また前段回路８は、例えば演算増幅器を備えたＡＤＣ駆動バッファ（後述第２実施形態等参照）により構成され、プラス側の出力端子８ａ及びマイナス側の出力端子８ｂを備えるアナログフロントエンドである。この前段回路８は、例えばその前段から入力される微弱な差動信号を増幅して増幅した差動信号をマルチプレクサ５及び６を通じてＡ／Ｄ変換器３に出力するように構成される。
【００１４】
第１及び第２マルチプレクサ５及び６は、それぞれ、複数（例えば３つ）入力−単一出力の構成であり、制御用のロジック回路９によりその入力信号を選択制御可能になっている。これらの第１及び第２マルチプレクサ５及び６は、Ａ／Ｄ変換器３の差動信号の入力経路をハイインピーダンス切替可能にするハイインピーダンス切替部として機能するものである。
【００１５】
第１マルチプレクサ５の複数（例えば３つ）の入力端子５ａ〜５ｃには、それぞれ、前段回路８のプラス側の出力端子８ａ、テスト信号生成回路４の第１出力端子４ａ及び第２出力端子４ｂが接続されている。また、第２マルチプレクサ６の複数（例えば３つ）の入力端子６ａ〜６ｃには、それぞれ、テスト信号生成回路４の第１出力端子４ａ、第２出力端子４ｂ、及び前段回路８のマイナス側の出力端子８ｂが接続されている。
【００１６】
Ａ／Ｄ変換器３の第１入力端子３ａには第１マルチプレクサ５の出力端子５ｄが接続されており、Ａ／Ｄ変換器３の第２入力端子３ｂには第２マルチプレクサ６の出力端子６ｄが接続されている。
【００１７】
また、Ａ／Ｄ変換器３の一対の差動入力端子３ａ及び３ｂの間には、短絡切替部７が構成されている。この短絡切替部７は、一対の差動入力端子３ａ及び３ｂの間に例えば２つの直列接続されたスイッチ１１，１２により構成される。これらのスイッチ１１，１２は、ロジック回路９によりオン・オフ制御可能に構成されており、これによりＡ／Ｄ変換器３の一対の差動入力端子３ａ及び３ｂの間を開放／短絡切替可能にしている。これらのスイッチ１１，１２の共通接続点は、テスト信号生成回路４の第３出力端子４ｃに接続されている。
【００１８】
テスト信号生成回路４は、第１出力端子４ａの出力直流電圧が第２出力端子４ｂの出力直流電圧よりも高い条件を満たすようにテスト信号を出力する。また、テスト信号生成回路４は、第３出力端子４ｃの出力直流電圧が第１出力端子４ａの出力直流電圧よりも低く第２出力端子４ｂの出力直流電圧よりも高い条件を満たすようにテスト信号を出力する。
【００１９】
図２Ａ〜図２Ｃは、図１のテスト信号生成回路４の電気的構成の具体例を示すものであり、それぞれテスト信号生成回路１０４、２０４、３０４として示している。図２Ａに示すテスト信号生成回路１０４は、電源線Ｎ１及びＮ２の間に複数の抵抗Ｒ１〜Ｒ４を直列接続すると共に、複数の隣接する抵抗Ｒ１−Ｒ２、Ｒ２−Ｒ３、Ｒ３−Ｒ４、…の間の共通接続点Ｎ３〜Ｎ６…から直流分圧電圧を出力する分圧直流電圧切替回路により構成されている。
【００２０】
この図２Ａに示すテスト信号生成回路１０４は、複数の隣接する抵抗Ｒ１−Ｒ２、Ｒ２−Ｒ３、Ｒ３−Ｒ４、…の間の共通接続点Ｎ３〜Ｎ６…にそれぞれスイッチＳＷ１〜ＳＷ４…が接続されており、ロジック回路９がこれらのスイッチＳＷ１〜ＳＷ４…を１又は複数個オンすることで、幾つかの直流分圧電圧を出力可能になっている。このテスト信号生成回路４の抵抗Ｒ１〜Ｒ４を構成するときには、半導体装置１の内部にポリシリコン抵抗を用いて構成すると良く、この場合、各抵抗Ｒ１〜Ｒ４のポリシリコン抵抗の線幅を均一にして構成すると良い。すると、抵抗Ｒ１〜Ｒ４の抵抗値を同一にすることができ、製造ばらつきにより出力直流電圧に誤差を生じる虞を極力なくすことができる。
【００２１】
また図２Ｂに示すテスト信号生成回路２０４は、電源線Ｎ１及びＮ２の間に複数の抵抗Ｒ５及びＲ６を接続すると共に、これらの抵抗Ｒ５及びＲ６の間の共通接続点Ｎ７から分圧直流電圧を出力する抵抗分圧回路により構成されている。このテスト信号生成回路２０４を用いた場合には、出力を１本としているため、図２Ａに示したスイッチＳＷ１〜ＳＷ４を設けなくても良くなる。図２Ａに示したスイッチＳＷ１〜ＳＷ４は、正確な測定処理が要求されるときにはノイズ源となる。このため、精密な測定結果を必要とするときには、この図２Ｂの構成を用いると良く、例えば後述するようにＡ／Ｄ変換器３のノイズレベルを測定するためには、この図２Ｂに示すテスト信号生成回路２０４を用いることが望ましい。
【００２２】
また図２Ｃに示すテスト信号生成回路３０４は、ＬＤＯ（Low Dropout）方式による定電圧リニアレギュレータを用いて構成されている。このテスト信号生成回路３０４は、定電圧リニアレギュレータにより出力される定電圧を、スイッチＳＷ５〜ＳＷ８をオン・オフすることにより選択出力するように構成されている。
【００２３】
このテスト信号生成回路３０４は、オペアンプＯＰ１と、Ｐチャネル型のＭＯＳトランジスタＭ１と、抵抗Ｒ７〜Ｒ１０とを図示形態に備える。オペアンプＯＰ１の反転入力端子には、参照電圧ＶＲＥＦが入力されており、オペアンプＯＰ１の出力端子には、ＭＯＳトランジスタＭ１のゲートが接続されている。
【００２４】
ＭＯＳトランジスタＭ１のソースは電源線Ｎ１に接続されており、ドレインは複数の抵抗Ｒ７〜Ｒ１０を通じてグランドの電源線Ｎ２に接続されており、隣接する抵抗Ｒ７−Ｒ８の間の共通接続点Ｎ８が、オペアンプＯＰ１の非反転入力端子にフィードバック入力されている。そして、複数の隣接する抵抗Ｒ７−Ｒ８、Ｒ８−Ｒ９、Ｒ９−Ｒ１０の間の共通接続点Ｎ８〜Ｎ１１には、スイッチＳＷ５〜ＳＷ８がそれぞれ接続されている。ロジック回路９が、スイッチＳＷ５〜ＳＷ８をオンすることで、直流電圧を出力可能になっている。このようなテスト信号生成回路３０４を用いることで安定した直流電圧を出力できるようになり、出力電圧精度が所定以上に必要な場合の自己診断処理に好適な構成となる。
【００２５】
これらのうち、図２Ａ、図２Ｃのテスト信号生成回路１０４、３０４の何れかの構成を、出力端子数を調整した上で、図１に示すテスト信号生成回路４に適用すると良い。またテスト信号生成回路２０４の構成は、テスト信号生成回路４の第３出力端子４ｃから直流電圧を出力するために用いることが望ましい。テスト信号生成回路４は、この図２Ａ〜図２Ｃの構成を組み合わせて構成しても良い。この結果、テスト信号生成回路４は、テスト信号として任意の直流電圧を各出力端子４ａ〜４ｃから出力できるようになる。また、テスト信号生成回路４の電源電圧ＶＤＤを、Ａ／Ｄ変換器３の電源電圧ＶＤＤと共通化しているため、電源電圧ＶＤＤの変動に伴うコモンモード電圧の変動を抑制できる。
【００２６】
上記構成の作用について説明する。
通常動作中、図１において、ロジック回路９は、第１及び第２マルチプレクサ５及び６を制御することで、当該第１及び第２マルチプレクサ５及び６の入力を前段回路８の出力側に切り替えている。この結果、第１及び第２マルチプレクサ５及び６は、前段回路８のプラス側及びマイナス側の出力を差動信号として、そのままＡ／Ｄ変換器３の一対の差動入力端子３ａ及び３ｂに入力させる。これにより、Ａ／Ｄ変換器３は、前段回路８が出力する差動信号を入力しアナログデジタル変換してデジタルコードとして出力する。すなわち、通常動作中には、Ａ／Ｄ変換器３は、その一対の差動入力端子３ａ及び３ｂに前段回路８が出力する差動信号を入力し、この差動信号をアナログデジタル変換してデジタルコードを出力することになる。
【００２７】
このときテスト信号生成回路４とＡ／Ｄ変換器３とは互いに切り離されているため、テスト信号生成回路４がどのような信号を出力していたとしても、Ａ／Ｄ変換器３によるＡ／Ｄ変換動作に影響が与えられることはない。
【００２８】
例えば、外部のＭＣＵ（Micro Control Unit）など（図示せず）が自己診断指令を半導体装置１のロジック回路９に与えると、ロジック回路９及びＤＳＰ２は自己診断処理を実行する。本実施形態では、ロジック回路９及びＤＳＰ２は、自己診断処理としてビット固着診断処理、Ｓ／Ｎの診断処理を実行する。
【００２９】
＜ビット固着診断処理＞
図３は、ビット固着診断処理の内容をフローチャートにより示している。このビット固着診断処理では、Ａ／Ｄ変換器３の各出力ビットが「１」または「０」に張り付いたままの状態、すなわち固着していないかどうかを診断する。Ａ／Ｄ変換器３が、オフセットバイナリ形式のフォーマットにより１２ビットデータを出力する場合の例を説明する。
【００３０】
例えば、Ａ／Ｄ変換器３の全１２ビット出力のうち、あるビット出力が「０」に固着していることを判定する方法としては、ロジック回路９が、テスト信号生成回路４により、プラス側の出力が最大コード、すなわち全ての出力ビットが「１」となることが想定される直流電圧以上の電圧をテスト信号としてＡ／Ｄ変換器３に入力させると良い。この場合、ＤＳＰ２は、Ａ／Ｄ変換器３の出力デジタルコードの何れかのビットが「０」となっている場合に、当該ビットが「０」に固着していると判定すると良い。
【００３１】
逆に、Ａ／Ｄ変換器３の全１２ビット出力のうち、あるビット出力が「１」に固着していることを判定する方法としては、ロジック回路９が、テスト信号生成回路４により、マイナス側の出力が最大コード、すなわち全ての出力ビットが「０」となることが想定される直流電圧以上の電圧をテスト信号としてＡ／Ｄ変換器３に入力させると良い。この場合、ＤＳＰ２は、Ａ／Ｄ変換器３の出力デジタルコードの何れかのビットが「１」となっている場合に、当該ビットが「１」に固着していると判定すると良い。このようにロジック回路９が、テスト信号生成回路４を用いて２回の直流電圧をＡ／Ｄ変換器３に入力させることで、「０」及び「１」のビット固着の双方を自己診断できるようになる。
【００３２】
以下、図３を用いてこの処理の詳細を説明する。まず、図３のＳ０〜Ｓ８においてビット固着「０」を判定する。ロジック回路９は、Ａ／Ｄ変換器３の一対の差動入力端子３ａ及び３ｂの間に接続されるスイッチ１１及び１２を開放し（Ｓ０）、前段回路８からＡ／Ｄ変換器３への入力経路をハイインピーダンスにして分離し（Ｓ１）、第１及び第２マルチプレクサ５及び６を切替制御する（Ｓ２）。これにより、ロジック回路９は、テスト信号生成回路４の第１出力端子４ａをＡ／Ｄ変換器３の第１入力端子３ａに接続すると共に、テスト信号生成回路４の第２出力端子４ｂをＡ／Ｄ変換器３の第２入力端子３ｂに接続する。
【００３３】
すなわち自己診断処理中には、ロジック回路９は、第１及び第２マルチプレクサ５及び６の入力を前段回路８の側からテスト信号生成回路４の側に切り替えている。本実施形態では、第１及び第２マルチプレクサ５及び６の入力が、テスト信号生成回路４の出力テスト信号の側に切替えられることで、これと同時に、前段回路８から入力される差動信号の入力経路をハイインピーダンスに切替えている。すなわちロジック回路９が、Ｓ２において第１及び第２マルチプレクサ５及び６の切替制御を実行することで、ステップＳ１とＳ２の処理を同時に実現している。
【００３４】
その後、ロジック回路９は、テスト信号生成回路４からテスト信号を出力させる（Ｓ３）。これにより、ロジック回路９は、Ａ／Ｄ変換器３の第１入力端子３ａに比較的高い電圧を入力させると共に第２入力端子３ｂに比較的低い電圧を入力させることができる。
【００３５】
図４には、ビット固着「０」の固着診断処理において、Ａ／Ｄ変換器３の第１及び第２入力端子３ａおよび３ｂに印加するテスト信号の電位レベルを示している。ビット固着「０」を判定するため、ロジック回路９は、テスト信号生成回路４を用いて、Ａ／Ｄ変換器３の正常時の最大出力デジタルコードである12'hFFF（＝12'b111111111111）を出力させるための差動直流電圧をＡ／Ｄ変換器３に入力させる。
【００３６】
このとき、図４に示すように、Ａ／Ｄ変換器３の第１入力端子３ａには中点電位（０．９Ｖ）＋０．２５Ｖ＝１．１５Ｖ以上で電源電圧ＶＤＤ（＝１．８Ｖ）以下、第２入力端子３ｂには中点電位（０．９Ｖ）−０．２５Ｖ＝０．６５Ｖ以下でグランド電位０Ｖ以上の電位を入力させると良い。但し、このテスト信号は、ビット固着「０」を判定するための電圧であるため、Ａ／Ｄ変換器３のフルスケール電圧（例えば、１Ｖp-p）の仕様を超える直流電圧とする。この場合、Ａ／Ｄ変換器３の入力がトランジスタにより構成されていれば、この入力トランジスタの定格入力を超えない範囲で入力させると良い。
【００３７】
次に、Ａ／Ｄ変換器３が、入力電圧をＡ／Ｄ変換処理することでデジタルコードとしてＤＳＰ２に出力する（Ｓ４）。ＤＳＰ２は、例えばある一定期間中に、所定のサンプル数だけデジタルコードを取得し、これらのデジタルコードを例えば平均化して演算処理する（Ｓ５）。
テスト信号生成回路４が、例えばプラス側の出力が最大コード、すなわち全ての出力ビットが「１」となることが想定される直流閾値電圧を大幅に超える電圧をＡ／Ｄ変換器３に入力させれば、ＤＳＰ２がＡ／Ｄ変換器３の出力デジタルコードを取得したとしても全てのサンプルにおいて出力ビットが「１」となるため、デジタルコードを平均化して演算処理しても全ての出力デジタルコードは原則的に「１」になる。
【００３８】
ＤＳＰ２は、この平均化処理された処理結果と第１基準値（すなわち、最大デジタルコード12'hFFF）と比較し、一致するか否かを判定する（Ｓ６）。ＤＳＰ２は、処理結果がこの第１基準値と一致していればテストを正常と判定し（Ｓ７）、Ｓ９に処理を移行させるが、第１基準値に不一致であればテストを故障と判定し（Ｓ８）、例えば「０」に固着したビットを外部に報知した上で終了する。
このＳ３〜Ｓ８の処理では、直流閾値電圧を大幅に超える電圧をＡ／Ｄ変換器３に入力させる形態を示したが、これに限らず、直流閾値電圧付近の電圧をＡ／Ｄ変換器３に入力させるようにしても良い。例えば、テスト信号生成回路４が、プラス側の出力が最大コード、すなわち全ての出力ビットが「１」となることが想定される直流閾値電圧に一致、又は、この直流閾値電圧をわずかに超える微妙な電圧をＡ／Ｄ変換器３に入力させると、入力信号のノイズやＡ／Ｄ変換器３の内部ノイズにより出力デジタルコードが変動し平均化して演算処理すると最大コードよりもわずかに低下することがある。このときＤＳＰ２は、テスト信号生成回路４が生成するテスト信号とＡ／Ｄ変換器３が出力するデジタルコードとを照合し、全ての出力デジタルコードが「１」になっているか否か、又は、その平均処理された処理結果が許容範囲（特に、下位側のビットが「０」）となっているか否かを判定すると良い。
【００３９】
次に、Ｓ９〜Ｓ１４においてビット固着「１」を判定する。ロジック回路９は、Ｓ９において第１及び第２マルチプレクサ５及び６を切替制御することで、テスト信号生成回路４の第２出力端子４ｂをＡ／Ｄ変換器３の第１入力端子３ａに接続させると共に、テスト信号生成回路４の第１出力端子４ａをＡ／Ｄ変換器３の第２入力端子３ｂに接続させる。
この自己診断処理中にも、ロジック回路９は、第１及び第２マルチプレクサ５及び６の入力をテスト信号生成回路４の出力側に切り替えることになり、テスト信号生成回路４はテスト信号を出力し続ける。これにより、Ａ／Ｄ変換器３の第１入力端子３ａに低い電圧を入力させると共に第２入力端子３ｂに高い電圧を入力させることができる。
【００４０】
図５には、ビット固着「１」の固着診断処理において、Ａ／Ｄ変換器３の第１及び第２入力端子３ａ及び３ｂに印加するテスト信号の電位レベルを示している。ビット固着「１」を判定するため、Ａ／Ｄ変換器３の正常時に、最小出力デジタルコード12'hFFFを出力させるための直流電圧をＡ／Ｄ変換器３に入力させる。
このとき、図５に示すように、Ａ／Ｄ変換器３の第１入力端子３ａには中点電位（０．９Ｖ）−０．２５Ｖ＝０．６５Ｖ以下、第２入力端子３ｂには中点電位（０．９Ｖ）＋０．２５Ｖ＝１．１５Ｖ以上の電圧を入力させると良い。この場合も同様に、Ａ／Ｄ変換器３の入力がトランジスタにより構成されていれば、この入力トランジスタの定格入力を超えない範囲で入力させると良い。
【００４１】
次に、Ａ／Ｄ変換器３が、Ａ／Ｄ変換処理することでデジタルコードとしてＤＳＰ２に出力し（Ｓ１０）、ＤＳＰ２は、このデジタルコードを用いて例えばある一定期間中に所定のサンプル数取得して平均化処理して演算処理する（Ｓ１１）。そして、ＤＳＰ２は、この平均化処理された値を第２基準値（すなわち、最小デジタルコード12'h000）と比較し（Ｓ１２）、この第２基準値と一致していればテストを正常と判定する（Ｓ１３）。
【００４２】
この場合、ＤＳＰ２は、Ｓ１３において最大デジタルコード及び最小デジタルコードが何れも一致しているため、正常と判定して処理を終了する。また、ＤＳＰ２は、平均化処理された値が第２基準値と不一致であればテスト結果を故障と判定し（Ｓ１４）、例えば「１」に固着しているビットを外部に報知した上で終了する。このようにしてビット固着診断処理が行われる。
【００４３】
＜Ｓ／Ｎの診断処理＞
次に、Ｓ／Ｎ診断処理の説明を行う。図６は、Ｓ／Ｎ診断処理のフローチャートを示している。本実施形態では、Ａ／Ｄ変換器３に直流電圧を入力させることによりＳ／Ｎ診断処理を実行する。このときのシグナルレベル（以下、Ｓレベルと称す）は任意の直流電圧を用いて処理し、ノイズレベル（以下、Ｎレベルと称す）は、Ａ／Ｄ変換器３の内部で生じる熱ノイズを考慮し、これらの比を計算することでＳ／Ｎとする。以下、Ｓ／Ｎ診断処理を詳細に説明する。
【００４４】
ロジック回路９は、Ａ／Ｄ変換器３の一対の差動入力端子３ａ及び３ｂの間に接続されるスイッチ１１、１２を開放し（Ｓ２０）、前段回路８からＡ／Ｄ変換器３への差動信号の入力経路をハイインピーダンスにして分離し（Ｓ２１）、第１及び第２マルチプレクサ５及び６を切替制御する（Ｓ２２）ことで、テスト信号生成回路４の第１出力端子４ａをＡ／Ｄ変換器３の第１入力端子３ａに接続させると共に、テスト信号生成回路４の第２出力端子４ｂをＡ／Ｄ変換器３の第２入力端子３ｂに接続させる。
【００４５】
すなわちＳ／Ｎ診断処理中においても、ロジック回路９は、第１及び第２マルチプレクサ５及び６の入力をテスト信号生成回路４の出力側に切り替える。本実施形態では、第１及び第２マルチプレクサ５及び６の入力が、テスト信号生成回路４のテスト信号の出力側に切替えられることで、これと同時に差動信号の入力経路をハイインピーダンスに切替えることができる。
【００４６】
すなわち、ロジック回路９がＳ２２の第１及び第２マルチプレクサ５及び６の切替制御を実行することで、ステップＳ２１とＳ２２の処理を同時に実現できる。その後、ロジック回路９は、テスト信号生成回路４からテスト信号を出力させる（Ｓ２３）。これにより、Ａ／Ｄ変換器３の第１入力端子３ａに高い電圧を入力させると共に第２入力端子３ｂに低い電圧を入力させることができる。
【００４７】
図７は、Ｓ／Ｎ診断処理時における印加電位を示している。Ｓレベルのテスト時には、固着診断処理時の例と同様に、Ａ／Ｄ変換器３のフルスケール電圧、すなわちＡ／Ｄ変換器３が最大デジタルコードを出力することが想定される電圧を印加する。ここでは、テスト信号生成回路４は、例えば、１．４ＶをＡ／Ｄ変換器３の第１入力端子３ａに印加し、０．４ＶをＡ／Ｄ変換器３の第２入力端子３ｂに印加する。なお、テスト信号生成回路４は、Ａ／Ｄ変換器３の使用条件により定められる一対の任意電圧をテスト信号として一対の差動入力端子３ａ及び３ｂに印加入力させればよい。
【００４８】
次に、Ａ／Ｄ変換器３が、Ａ／Ｄ変換処理することでデジタルコードとしてＤＳＰ２に出力する（Ｓ２４）。ＤＳＰ２は、このデジタルコードを用いて例えばある一定期間中に所定のサンプル数（例えば１０００）だけ取得して平均化処理して演算処理する（Ｓ２５）。そして、ＤＳＰ２は、この結果をＳレベルとして取得し、内部のレジスタバンク１０に保存する（Ｓ２６）。
【００４９】
次に、ロジック回路９は、第１及び第２マルチプレクサ５及び６を切替制御し（Ｓ２７）、当該マルチプレクサ５の出力端子５ｄ及びマルチプレクサ６の出力端子６ｄとＡ／Ｄ変換器３の各差動入力端子３ａ及び３ｂとを分離する。そして、ロジック回路９は、Ａ／Ｄ変換器３の差動入力端子３ａ及び３ｂの間のスイッチ１１及び１２をオンすることで一対の差動入力端子３ａ及び３ｂの間を短絡するように切り替える（Ｓ２８）。
このようにして、ロジック回路９が一対の差動入力端子３ａ及び３ｂの間をスイッチ１１及び１２を用いて短絡することで、差動入力端子３ａ及び３ｂの間の電位差を極力低くでき、この結果、マルチプレクサ５及び６からＡ／Ｄ変換器３に入力される入力信号、又は、入力経路のオフセットの影響に基づく誤差を除去できる。
図１に示す構成では、一対の差動入力端子３ａ及び３ｂの間を短絡するスイッチ１１及び１２は、プラス側とマイナス側とに２つ設けているため、これにより、一対の差動入力端子３ａ及び３ｂの入力電圧の対称性を確保できる。
【００５０】
そしてロジック回路９は、第１及び第２マルチプレクサ５及び６を切替制御する（Ｓ２９）ことで、テスト信号生成回路４の第３出力端子４ｃをこのスイッチ１１及び１２の共通接続点を通じて差動入力端子３ａ及び３ｂに接続する。
【００５１】
このＮレベルのテスト時において、テスト信号生成回路４が、一対の差動入力端子３ａ及び３ｂに印加する電位も図７に示している。このとき、テスト信号生成回路４は、例えば電源電圧ＶＤＤ（＝１．８Ｖ）の中間電圧をスイッチ１１及び１２間の短絡点に印加すると良く、例えば中点電圧（例えば、電源電圧１．８Ｖ／２＝０．９Ｖ）を印加することが望ましい。さらに望ましくは、例えば前段回路８により入力無信号時に出力される電圧（コモンモード電圧と称す）と同じ電圧を印加することが望ましく、この場合、実環境に合わせたＮレベルをテストできるようになる。
【００５２】
次に、Ａ／Ｄ変換器３が、Ａ／Ｄ変換処理し（Ｓ３０）、ＤＳＰ２がこれらのデジタルコードを分散演算することで演算処理し、Ｎレベルの電力を算出する。そして、ＤＳＰ２は、この結果をノイズレベルとして取得しレジスタバンク１０に保存する（Ｓ３２）。そして、ＤＳＰ２は、Ｓレベル及びＮレベルを用いて所定の演算を行うことでＳ／Ｎを自己診断する。
【００５３】
そしてＤＳＰ２が、算出されたＳ／Ｎと、故障判定用に予め規定されている基準値と比較し（Ｓ３４）、正常範囲であればテストを正常判定し（Ｓ３５）、異常範囲であればテストを故障判定する（Ｓ３６）。
【００５４】
＜Ｓ／Ｎの数的説明と計算処理の具体例＞
以下、Ｓ／Ｎの数的説明と計算処理の具体例を説明すると共に、Ａ／Ｄ変換器３の精度について例示する。一般に、Ａ／Ｄ変換器３の有効ビット数（Effective number of bits：ＥＮＯＢ)とＳ／Ｎ（ＳＮＤＲ；Signal-to-Noise and Distortion Ratio、信号対ノイズ歪み比）との関係は、次の（１）式を用いて表現できる。なお、この演算処理は下記の（１）式に限られるものではない。
ＥＮＯＢ［bits］＝（ＳＮＤＲ  −  １．７６）  ／６．０２  …（１）
またＳ／Ｎは、次の（２）式を用いて表現できる。なお、この演算処理は下記の（２）式に限られるものではない。
ＳＮＤＲ［ｄＢ］  ＝  １０・ｌｏｇ10（Ｓレベル／帯域内のＮレベル）  …（２）
【００５５】
したがってＤＳＰ２が、ＳレベルとＮレベルとを算出し、（１）式と（２）式を用いることで有効ビット数ＥＮＯＢを計算できる。高速フーリエ変換（ＦＦＴ）の演算処理機能を必要としないため、回路規模を削減できる。
【００５６】
例えば１２ビットのＡ／Ｄ変換器３がフルスケール信号を入力すると、図８に示すように、時間的にサンプル数を増したとしても、12'hFFF（１０進数４０９５）の一定のデジタルコードを出力する。このとき、振幅成分の２乗を電力とすれば（３）式のように求めることができる。
（４０９５−２０４８）＾２＝４１９０２０９  …（３）
このためＤＳＰ２は、信号電力のＳレベルに対応、相当する数値を得ることができる。
【００５７】
次に、Ｎレベルに対応、相当する数値の具体例を説明する。
図９には、テスト信号生成回路４が、中点電圧（例えば、０．９Ｖ）をＡ／Ｄ変換器３に入力させ、時間的にサンプル数を増したときに得られるＡ／Ｄ変換器３の出力デジタルコードを示している。この図９に示すように、Ａ／Ｄ変換器３が、テスト信号生成回路４により生成した中点電圧を両方の差動入力端子３ａ，３ｂに入力させると、出力デジタルコードは、２０４８付近、すなわち、フルスケール４０９６の２分の１の付近に出現する。ＤＳＰ２は、これらのデジタルコードをＳ３１にて分散処理を実行する。この場合、ＤＳＰ２が、出力デジタルデータの分散値を０．９３３４８と得たと仮定する。
このときＤＳＰ２は、（２）式を用いた所定の演算により、以下のようにＳ／Ｎを計算できる。なお、この演算処理は下記の（４）式に限られるものではない。
１０×ｌｏｇ10（  ４１９０２０９  ／  ０．９３３４８  ）
≒    ６６．５  ［ｄＢ］                  …（４）
【００５８】
一方、高速フーリエ変換（ＦＦＴ）で算出したＳ／Ｎは６３．８ｄＢである。
この結果を（４）式と比較すると、２．７ｄＢの差を生じていることがわかる。しかし、半導体装置１の内部にてＮレベルのサンプル数を少なくして得ている結果であることを考慮すれば、大きな誤差とはなっていないことが確認されている。したがって、半導体装置１の内部にてＡ／Ｄ変換器３のＳ／Ｎの自己診断を実行するには、十分に実用に適する範囲であることを確認できた。
【００５９】
以上説明したように、本実施形態によれば、Ａ／Ｄ変換器３の差動信号の入力経路がハイインピーダンスに切替えられた状態で、テスト信号生成回路４がテスト信号をＡ／Ｄ変換器３の一対の差動入力端子３ａ及び３ｂに入力させることができ、Ａ／Ｄ変換器３の差動信号の入力経路の影響を受けることなく、Ａ／Ｄ変換器３にテスト信号を入力させることができる。
【００６０】
また、短絡切替部７が一対の差動入力端子３ａ及び３ｂの間を開放又は短絡できるため、一対の差動入力端子３ａ及び３ｂに互いに異なるテスト信号を入力させたり、互いに同一のテスト信号を入力できるようになり、ＤＳＰ２が、Ａ／Ｄ変換器３から出力されるデジタルコードに基づいて自己診断することで様々なテストを半導体装置１の内部で実施できるようになる。例えば、ビット固着診断処理やＳ／Ｎ診断処理を実施できるようになる。
【００６１】
また、「０」へのビット固着診断処理においては、テスト信号生成回路４が、Ａ／Ｄ変換器３の出力デジタルコードを最大コードとして出力させることが想定される電圧をテスト信号として生成して第２入力端子３ｂに印加し、ロジック回路９は、短絡切替部７により一対の差動入力端子３ａ及び３ｂの間を開放した状態において、テスト信号生成回路４の生成電圧を第２入力端子３ｂに入力させ、これによりＤＳＰ２が「０」へのビット固着診断処理する。また、「１」へのビット固着診断処理においては、テスト信号生成回路４が、Ａ／Ｄ変換器３の出力デジタルコードを最小コードとして出力させることが想定される電圧をテスト信号として生成して第１入力端子３ａに印加し、ロジック回路９は、短絡切替部７により一対の差動入力端子３ａ及び３ｂの間を開放した状態において、テスト信号生成回路４部の生成電圧を第１入力端子３ａに入力させ、これによりＤＳＰ２が「１」へのビット固着診断処理する。これにより、Ａ／Ｄ変換器３のビット固着診断処理を信頼性良く実行できる。
【００６２】
また、Ｓ／Ｎ診断処理においては、テスト信号生成回路４が、一対の任意電圧をテスト信号として生成し、ロジック回路９は、短絡切替部７により一対の差動入力端子３ａ及び３ｂの間を開放した状態にて、テスト信号生成回路４の一対の任意の生成電圧をそれぞれＡ／Ｄ変換器３の一対の差動入力端子３ａ及び３ｂに印加する。そして、ＤＳＰ２は、Ａ／Ｄ変換器３の出力デジタルコードによりＳレベルを取得する。そして、テスト信号生成回路４は、Ａ／Ｄ変換器３に入力される中間電圧をテスト信号として生成し、短絡切替部７により一対の差動入力端子３ａ及び３ｂの間を短絡した状態にて、テスト信号生成回路４が生成した中間電圧を印加して、Ａ／Ｄ変換器３の出力デジタルコードによりＮレベルを取得し、Ｓレベル及びＮレベルを用いて所定の演算を行うことでＳ／Ｎを自己診断するようにしている。このため、Ａ／Ｄ変換器３のＳ／Ｎ診断処理を精度良く実行できる。
【００６３】
またテスト信号生成回路４が、Ｎレベルを出力するときのテスト信号として、前段回路８が出力するコモンモード電圧と同一の電圧を中間電圧として生成しているため、前段回路８に合わせたＮレベルを取得できるようになり、実環境に合わせたＮレベルを取得できる。
【００６４】
Ｓレベルの計算時には、Ａ／Ｄ変換器３の出力デジタルコードの平均値を算出し、Ｎレベルの計算時にはデジタルコードの分散値を算出しているため、多数のサンプリング値を用いてＳ／Ｎ診断処理を実行できるようになりＳ／Ｎの算出精度が上がる。
【００６５】
マルチプレクサ５及び６は、テスト信号生成回路４のテスト信号と前段回路８が出力する差動信号とを切替えて出力するように構成されており、テスト信号を出力するときにはテスト信号生成回路４の側に入力を切替えると同時に前段回路８により出力される差動信号の入力経路をハイインピーダンスに切替えるようにしている。このため、差動信号の入力経路の影響を受けることなくテストを実施できる。
【００６６】
またテスト信号生成回路４とＡ／Ｄ変換器３とには同一電源が供給されているため、電源電圧ＶＤＤがたとえ変動したとしてもテスト信号生成回路４が生成するテスト信号、すなわち直流電圧は電源電圧ＶＤＤに依存して変化するようになり、Ａ／Ｄ変換器３の入力範囲もまた電源電圧ＶＤＤに依存して変化するようになる。このため、電源電圧ＶＤＤの変動によるテスト環境の変化を極力抑制できる。
【００６７】
（第２実施形態）
図１０及び図１１は、第２実施形態の追加説明図を示している。本実施形態では、第１及び第２マルチプレクサ５及び６を削除しつつ、前段回路８に代わるＡＤＣ駆動バッファ（前段回路相当）２０８の構成に特徴を備えた形態を説明する。第１実施形態と同一部分には同一符号を付して説明を省略して異なる部分を説明する。
【００６８】
図１０に示すように、本実施形態の半導体装置２０１は、ＤＳＰ２、Ａ／Ｄ変換器３、テスト信号生成回路２０４、短絡切替部７、ロジック回路９、及びレジスタバンク１０を備えるが、マルチプレクサ５及び６を設けていない。代わりに、この半導体装置２０１は、前段回路８に代わる前段回路としてのＡＤＣ駆動バッファ２０８の構成を用いてＡ／Ｄ変換器３に信号を入力させるように構成されている。
【００６９】
ＡＤＣ駆動バッファ２０８は、その２つの差動出力端子２０８ａ及び２０８ｂがＡ／Ｄ変換器３の第１及び第２入力端子３ａ及び３ｂにそれぞれ直接接続されている。第１実施形態の構成では、前段回路８とＡ／Ｄ変換器３との間にマルチプレクサ５及び６を設けることで、Ａ／Ｄ変換器３の入力経路をハイインピーダンスに切り替えていたが、Ａ／Ｄ変換器３の入力経路に直列にマルチプレクサ５又は６、すなわちスイッチを設けると、当該スイッチが歪みの要因や負荷となる場合がある。この要因を無視できる場合には、第１実施形態の構成においても十分に実用に適するが、この無視できない場合には、本実施形態のようにＡＤＣ駆動バッファ２０８の出力をＡ／Ｄ変換器３の差動入力端子３ａ及び３ｂに直接入力して構成することが望ましい。
【００７０】
以下では、ＡＤＣ駆動バッファ２０８の出力ノイズの伝搬を阻止するための構成を説明する。ＡＤＣ駆動バッファ２０８は、出力をハイインピーダンスに制御可能に構成されている。
【００７１】
図１１は、このＡＤＣ駆動バッファ２０８の出力段の構成例を示している。
ＡＤＣ駆動バッファ２０８は、入力段、中間段、出力段を備える演算増幅器を用いて構成されており、プラス側の差動出力端子２０８ａ、マイナス側の差動出力端子２０８ｂにそれぞれ出力段を備える。
【００７２】
図１１には、プラス側の差動出力端子２０８ａに接続される出力段２０８ｃの電気的構成を詳細に示している。なお、マイナス側の差動出力端子２０８ｂに接続される出力段の電気的構成も同様の構成であるため、図示を省略している。ＡＤＣ駆動バッファ２０８の入力段、中間段は、通常時には前段から入力されるアナログ差動信号をバッファして出力する一般的な構成であり、出力段２０８ｃにて最終的に波形整形して出力するようになっている。このため、ＡＤＣ駆動バッファ２０８の入力段、中間増幅段の構成説明を省略する。
【００７３】
出力段２０８ｃは、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｍｐ、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｍｎ、及びスイッチＳｗｐ１、Ｓｗｐ２、Ｓｗｎ１、Ｓｗｎ２を備える。この出力段２０８ｃはハイインピーダンス切替部として構成され、Ａ／Ｄ変換器３の差動信号の入力経路をハイインピーダンス切替可能に構成されている。
【００７４】
スイッチＳｗｐ２は、ＡＤＣ駆動バッファ２０８の中間部とＰＭＯＳトランジスタＭｐのゲートとの間に接続されており、スイッチＳｗｐ１は、ＡＤＣ駆動バッファ２０８の中間部とＮＭＯＳトランジスタＭｎのゲートとの間に接続されている。
【００７５】
またＰＭＯＳトランジスタＭｐのソースは電源電圧ＶＤＤの電源線Ｎ１に接続されており、ＮＭＯＳトランジスタＭｎのソースはグランドの電源線Ｎ２に接続されている。すなわち、ＰＭＯＳトランジスタＭｐのソースドレイン間とＮＭＯＳトランジスタＭｎのドレインソース間とは、高電源線Ｎ１と低電源線Ｎ２との間に直列接続されている。
【００７６】
さらにＭＯＳトランジスタＭｐのゲートソース間には、スイッチＳｗｐ１が接続されており、ＭＯＳトランジスタＭｎのゲートソース間にはスイッチＳｗｎ１が接続されている。ＭＯＳトランジスタＭｐ及びＭｎのドレインは互いに共通接続されており、これらの共通接続点は差動出力端子２０８ａを介して直接Ａ／Ｄ変換器３の第１入力端子３ａに接続されている。ロジック回路９は、これらのスイッチＳｗｐ１、Ｓｗｐ２、Ｓｗｎ１、Ｓｗｎ２をオン・オフ制御可能になっている。
【００７７】
通常動作中には、ロジック回路９は、ＭＯＳトランジスタＭｐ及びＭｎのゲート入力のスイッチＳｗｐ２、Ｓｗｎ２をオン制御し、各ＭＯＳトランジスタＭｐ及びＭｎのゲートソース間に接続されたスイッチＳｗｐ１、Ｓｗｎ１をオフに制御する。するとＭＯＳトランジスタＭｐ及びＭｎは、入力信号を波形整形して出力することになる。
【００７８】
自己診断処理時には、逆に、ロジック回路９がＭＯＳトランジスタＭｐ及びＭｎのゲート入力のスイッチＳｗｐ２、Ｓｗｎ１をオフ制御し、各ＭＯＳトランジスタＭｐ及びＭｎのゲートソース間に接続されたスイッチＳｗｐ１、Ｓｗｎ１をオン制御する。すると、ＭＯＳトランジスタＭｐ及びＭｎが共にオフし、ＭＯＳトランジスタＭｐ及びＭｎのドレインに共通接続された信号線がハイインピーダンスになる。したがって、Ａ／Ｄ変換器３の入力経路をハイインピーダンスにできる。なお、ＡＤＣ駆動バッファ２０８の出力段２０８ｃの電気的構成は、図１１に示した出力段２０８ｃの構成に限られるものではなく、Ａ／Ｄ変換器３への差動信号の入力経路をハイインピーダンスにできれば、どのような回路構成を用いても良い。
【００７９】
また、図１０に示すように、テスト信号生成回路２０４は、第１実施形態にて説明した第１及び第２出力端子４ａ及び４ｂを備えておらず、第３出力端子４ｃだけ備えている。このため、テスト信号生成回路２０４は、Ａ／Ｄ変換器３の第１及び第２入力端子３ａ，３ｂに直接与えるテスト信号を生成することなく、Ｎレベルの検出時にスイッチ１１及び１２の共通接続点に与えるテスト信号だけを生成して出力するように構成されている。すると、特にＳ／Ｎの計算のうちのＮレベルの自己診断処理を高精度に実現できる。この結果、第１実施形態に比較して、より小規模な回路を用いてＮレベルの計算を実行できるようになり、コストダウンを図ることができる。
【００８０】
以上説明したように、本実施形態によれば、ＡＤＣ駆動バッファ２０８は、Ａ／Ｄ変換器３の前段に構成され、演算増幅器を備えており、演算増幅器は、その出力段において電源線Ｎ１及びＮ２の間にＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎを直列接続して構成され、Ｎレベルの計算をするときには、ＰＭＯＳトランジスタＭｐのゲートを高電源線Ｎ１に接続し、ＮＭＯＳトランジスタＭｎのゲートを低電源線Ｎ２にバイアス制御することでＡ／Ｄ変換器３の差動信号の入力経路をハイインピーダンスに切替えている。これにより、Ｓ／Ｎの計算のうちのＮレベルの自己診断処理を高精度に実現できる。しかも、より小規模な回路を用いてＮレベルの計算を実行できるようになり、コストダウンを図ることができる。
【００８１】
（第３実施形態）
図１２は、第３実施形態の追加説明図を示している。この図１２に示すように、半導体装置３０１は、Ａ／Ｄ変換器３に代わるＡ／Ｄ変換器３０３を備えると共に、Ａ／Ｄ変換器３０３の後段にデシメーションフィルタ１３を備えている。このデシメーションフィルタ１３の出力データはＤＳＰ２に出力されるようになっている。
【００８２】
Ａ／Ｄ変換器３０３は、例えばΔΣ型のＡ／Ｄ変換器により構成されている。このＡ／Ｄ変換器３０３は、例えば微分器、積分器、比較器、遅延回路、Ｄ／Ａコンバータを備えた一般的なΔΣ変調器（何れも図示せず）を備えたオーバーサンプリング型のＡ／Ｄ変換器であり、入力アナログ信号をオーバーサンプリングし、オーバーサンプリング処理により標本化した電圧と、出力デジタルコードを遅延回路により１サンプリング遅延した後にＤ／Ａ変換して得られるＤ／Ａコンバータの出力電圧との差を積分器を用いて積分し、比較器がこの積分値を基準電圧との差を比較することで、パルス列に変換してデジタルコードとして出力する。
【００８３】
ＤＳＰ２が、このΔΣ型のＡ／Ｄ変換器３０３の出力デジタルコードをそのまま用いて特にＮレベルの分散値を計算すると、ノイズシェーピングされた高周波ノイズ成分まで含むことになるため、Ｓ／Ｎを正確に検出できない虞を生じる。このような場合には、図１２に示すように、デシメーションフィルタ１３を用いて周波数をデシメーションし高周波をカットすることで、極力正確な出力結果を得ることができる。
【００８４】
すなわち、本実施形態によれば、ＤＳＰ２がＮレベルを算出するときには、Ａ／Ｄ変換器３０３によりＡ／Ｄ変換され、デシメーションフィルタ１３によりデシメーションされたデジタルコードを用いて分散値を算出しているため、Ｓ／Ｎを極力正確に求めることができる。
【００８５】
（他の実施形態）
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
【００８６】
Ｓ／Ｎの自己診断処理において、Ｓレベル（信号強度）の計算処理、Ｎレベル（ノイズ）の計算処理、Ｓ／Ｎの計算処理は、必要とされるアプリケーションにより実施すれば良く、必要に応じて処理を省略しても良い。
【００８７】
短絡切替部７のスイッチ１１，１２の間に例えば抵抗などの他の素子を接続しても良い。差動入力端子３ａ及び３ｂの間を短絡するためのスイッチ１１，１２の数は、二つに限定されず、性能とコストのバランスを考慮して一つであっても構わない。また、テスト信号生成回路４の出力信号経路に位置して、高調波を逃がすキャパシタをグランド接地するよう設置することでノイズフィルタリングするように構成しても良い。
【００８８】
第１〜第３実施形態の構成は、Ａ／Ｄ変換器３、３０３の方式、例えば逐次比較型、デルタシグマ型、パイプライン型、及び、その他の方式、に依存することなく汎用的に利用することができる。
【００８９】
前述実施形態に説明した診断機能を利用するのは、例えば半導体装置１、２０１、３０１等のシステム起動時や稼働時にも実施できるし、例えば出荷検査時に実行することができ、この場合、出荷検査時の簡易化・低コスト化も可能である。
【００９０】
テスト信号生成回路４、１０４、２０４、３０４、ＤＳＰ２及びロジック回路９により自己診断部としての機能を実現する形態を示したが、ハードウェアを利用したソフトウェアを用いて自己診断部に対応する方法を実行しても良い。
【００９１】
ＤＳＰ２及びロジック回路９が提供する手段および／または機能は、実体的なメモリ装置に記録されたソフトウェアおよびそれを実行するコンピュータ、ハードウェア、あるいはそれらの組合せによって提供することができる。
【００９２】
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
【００９３】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【００９４】
図面中、１、２０１、３０１は半導体装置、２はＤＳＰ（自己診断部）、３はＡ／Ｄ変換器、４，１０４，２０４，３０４はテスト信号生成回路（テスト信号生成部）、５，６はマルチプレクサ（ハイインピーダンス切替部）、７は短絡切替部、８は前段回路、２０８はＡＤＣ駆動バッファ（前段回路，ハイインピーダンス切替部）、９はロジック回路（自己診断部）、１３はデシメーションフィルタ、を示す。
【図１】
2019193067.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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