(57)【要約】【課題】アクティブマトリクス基板に設けられるＥＳＤ保護回路のダイオード素子の破壊や特性シフトに起因する表示品位等の低下を好適に防止する。【解決手段】アクティブマトリクス基板は、第１半導体層を有する薄膜トランジスタと、２本の配線に電気的に接続されたＥＳＤ保護回路とを備える。ＥＳＤ保護回路はダイオード素子を含む。ダイオード素子は、ゲートメタル層に含まれる第１電極と、第１半導体層と同層に形成され第１電極に絶縁層を介して重なる第２半導体層と、ソースメタル層に含まれ第２半導体層に電気的に接続された第２電極および第３電極とを有する。ダイオード素子の第１電極と第２電極とは互いに電気的に接続されている。ＥＳＤ保護回路は予備ダイオード構造体をさらに含む。予備ダイオード構造体は、ゲートメタル層に含まれ電気的にフローティング状態である第４電極と、第１および第２半導体層と同層に形成され、第４電極に絶縁層を介して重なる第３半導体層とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた複数の配線であって、複数のゲート配線および複数のソース配線を含む複数の配線と、
前記基板に支持された複数の薄膜トランジスタであって、ゲート電極、ソース電極、ドレイン電極および第１半導体層をそれぞれが有する複数の薄膜トランジスタと、
それぞれが前記複数の配線のうちの２本の配線に電気的に接続された複数のＥＳＤ保護回路と、
前記複数のゲート配線および前記複数の薄膜トランジスタの前記ゲート電極を含むゲートメタル層と、
前記複数のソース配線、前記複数の薄膜トランジスタの前記ソース電極および前記ドレイン電極を含むソースメタル層と、
を備えたアクティブマトリクス基板であって、
前記複数のＥＳＤ保護回路のそれぞれは、少なくとも１つのダイオード素子を含み、
前記少なくとも１つのダイオード素子のそれぞれは、
前記ゲートメタル層に含まれる第１電極と、
前記第１半導体層と同層に形成され、前記第１電極に絶縁層を介して少なくとも部分的に重なる第２半導体層と、
前記ソースメタル層に含まれる第２電極および第３電極であって、前記第２半導体層に電気的に接続された第２電極および第３電極と、
を有し、
前記少なくとも１つのダイオード素子の前記第１電極と前記第２電極とは、互いに電気的に接続されており、
前記複数のＥＳＤ保護回路のそれぞれは、少なくとも１つの予備ダイオード構造体をさらに含み、
前記少なくとも１つの予備ダイオード構造体のそれぞれは、
前記ゲートメタル層に含まれる第４電極であって、電気的にフローティング状態である第４電極と、
前記第１半導体層および前記第２半導体層と同層に形成され、前記第４電極に前記絶縁層を介して少なくとも部分的に重なる第３半導体層と、
を含む、アクティブマトリクス基板。
【請求項２】
前記少なくとも１つの予備ダイオード構造体のそれぞれは、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含む、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記少なくとも１つのダイオード素子は、前記２本の配線間に順方向が互いに逆になるように並列接続された２つのダイオード素子であり、
前記少なくとも１つの予備ダイオード構造体は、２つの予備ダイオード構造体である、請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記２本の配線を第１配線および第２配線と呼び、前記２つのダイオード素子を第１ダイオード素子および第２ダイオード素子と呼ぶとき、
前記第１ダイオード素子の前記第１電極および前記第２電極は、前記第１配線に電気的に接続されており、前記第１ダイオード素子の前記第３電極は、前記第２配線に電気的に接続されており、
前記第２ダイオード素子の前記第１電極および前記第２電極は、前記第２配線に電気的に接続されており、前記第２ダイオード素子の前記第３電極は、前記第１配線に電気的に接続されている、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記２つの予備ダイオード構造体のそれぞれは、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含み、
前記第４電極は、前記第５電極および前記第６電極のいずれにも電気的に接続されておらず、
前記第５電極は、前記第４電極に前記絶縁層を介して少なくとも部分的に重なっており、
前記２つの予備ダイオード構造体を第１予備ダイオード構造体および第２予備ダイオード構造体と呼ぶとき、
前記第１予備ダイオード構造体の前記第５電極は、前記第１ダイオード素子の前記第３電極に電気的に接続されており、前記第１予備ダイオード構造体の前記第６電極は、前記第２配線に電気的に接続されており、
前記第２予備ダイオード構造体の前記第５電極は、前記第２ダイオード素子の前記第３電極に電気的に接続されており、前記第２予備ダイオード構造体の前記第６電極は、前記第１配線に電気的に接続されており、
前記複数のＥＳＤ保護回路のそれぞれは、前記第１ダイオード素子の前記第３電極と前記第２配線とを電気的に接続するための第１接続配線と、前記第２ダイオード素子の前記第３電極と前記第１配線とを電気的に接続するための第２接続配線と、を含む、請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記２つの予備ダイオード構造体のそれぞれは、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含み、
前記第５電極は、前記第４電極に電気的に接続されており、
前記複数のＥＳＤ保護回路のそれぞれは、前記２つの予備ダイオード構造体のそれぞれの前記第５電極から延設された第１接続電極であって、前記第４電極および前記第３半導体層に重ならない部分を含む第１接続電極をさらに含み、
前記２つの予備ダイオード構造体を第１予備ダイオード構造体および第２予備ダイオード構造体と呼ぶとき、
前記第１予備ダイオード構造体の前記第５電極は、前記第１配線に電気的に接続されておらず、前記第１予備ダイオード構造体の前記第６電極は、前記第２配線に電気的に接続されており、
前記第２予備ダイオード構造体の前記第５電極は、前記第２配線に電気的に接続されておらず、前記第２予備ダイオード構造体の前記第６電極は、前記第１配線に電気的に接続されており、
前記複数のＥＳＤ保護回路のそれぞれは、前記第１ダイオード素子の前記第３電極と前記第２配線とを電気的に接続するための第１接続配線と、前記第２ダイオード素子の前記第３電極と前記第１配線とを電気的に接続するための第２接続配線と、を含む、請求項４に記載のアクティブマトリクス基板。
【請求項７】
前記複数のＥＳＤ保護回路のそれぞれは、前記ゲートメタル層に含まれる第２接続電極であって、前記第１接続電極に電気的に接続された第２接続電極をさらに含み、
前記第１予備ダイオード構造体の前記第５電極から延設された前記第１接続電極に接続されている前記第２接続電極は、前記第１接続配線に前記絶縁層を介して少なくとも部分的に重なっており、
前記第２予備ダイオード構造体の前記第５電極から延設された前記第１接続電極に接続されている前記第２接続電極は、前記第２接続配線に前記絶縁層を介して少なくとも部分的に重なっている、請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記少なくとも１つのダイオード素子は、前記２本の配線間に接続された１つのダイオード素子であり、
前記少なくとも１つの予備ダイオード構造体は、１つの予備ダイオード構造体である、請求項１に記載のアクティブマトリクス基板。
【請求項９】
前記２本の配線を第１配線および第２配線と呼ぶとき、
前記ダイオード素子の前記第１電極および前記第２電極は、前記第１配線に電気的に接続されており、前記ダイオード素子の前記第３電極は、前記第２配線に電気的に接続されている、請求項８に記載のアクティブマトリクス基板。
【請求項１０】
前記予備ダイオード構造体は、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含み、
前記第４電極は、前記第５電極および前記第６電極のいずれにも電気的に接続されておらず、
前記第５電極は、前記第４電極に前記絶縁層を介して少なくとも部分的に重なっており、
前記予備ダイオード構造体の前記第５電極は、前記第１配線に電気的に接続されておらず、前記予備ダイオード構造体の前記第６電極は、前記第２配線に電気的に接続されており、
前記複数のＥＳＤ保護回路のそれぞれは、前記ダイオード素子の前記第３電極と前記第２配線とを電気的に接続する接続配線と、前記ダイオード素子の前記第２電極から延設され、前記予備ダイオード構造体の前記第４電極に前記絶縁層を介して少なくとも部分的に重なる接続電極とを含む、請求項９に記載のアクティブマトリクス基板。
【請求項１１】
前記少なくとも１つの予備ダイオード構造体の個数は、前記少なくとも１つのダイオード素子の個数よりも多い、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
【請求項１２】
前記基板の法線方向から見たときに、前記第２半導体層および前記第３半導体層に重なる遮光層であって、前記第２半導体層および前記第３半導体層に対して前記第１電極および前記第４電極とは反対側に配置された遮光層をさらに備える、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
【請求項１３】
前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれは、酸化物半導体層である、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１３に記載のアクティブマトリクス基板。
【請求項１５】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１４に記載のアクティブマトリクス基板。
【請求項１６】
請求項１から１５のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
【請求項１７】
請求項５に記載のアクティブマトリクス基板の欠陥修正方法であって、
前記複数のＥＳＤ保護回路のうち、前記２つのダイオード素子の少なくとも１つが静電破壊されたＥＳＤ保護回路を特定する工程と、
特定された前記ＥＳＤ保護回路において、前記第１接続配線および前記第２接続配線の少なくとも一方を所定の箇所でレーザ光の照射によって切断する工程と、
特定された前記ＥＳＤ保護回路において、前記２つの予備ダイオード構造体のそれぞれの前記第４電極と前記第５電極とが重なっている部分にレーザ光を照射することによって、前記第４電極と前記第５電極とを接続する工程と、
を包含する、欠陥修正方法。
【請求項１８】
請求項７に記載のアクティブマトリクス基板の欠陥修正方法であって、
前記複数のＥＳＤ保護回路のうち、前記２つのダイオード素子の少なくとも１つが静電破壊されたＥＳＤ保護回路を特定する工程と、
特定された前記ＥＳＤ保護回路において、前記第１接続配線および前記第２接続配線の少なくとも一方を所定の箇所でレーザ光の照射によって切断する工程と、
特定された前記ＥＳＤ保護回路において、前記第１予備ダイオード構造体の前記第２接続電極と前記第１接続配線とが重なっている部分、および、前記第２予備ダイオード構造体の前記第２接続電極と前記第２接続配線とが重なっている部分にレーザ光を照射することによって、前記第１予備ダイオード構造体の前記第２接続電極と前記第１接続配線とを接続するとともに、前記第２予備ダイオード構造体の前記第２接続電極と前記第２接続配線とを接続する工程と、
を包含する、欠陥修正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関する。また、本発明は、表示装置およびアクティブマトリクス基板の欠陥修正方法にも関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）が設けられている。ＴＦＴとしては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【０００３】
最近では、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。そのため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
【０００４】
アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化（狭額縁化）や、実装工程の簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Chip on Glass）方式で実装される場合がある。モノリシックに形成されたゲートドライバ回路は、ＧＤＭ（Gate Driver Monolithic）回路と呼ばれる。特許文献１には、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板上にＧＤＭ回路が形成された液晶表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１４／０６１５７４号
【特許文献２】特開平１１−１７４９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＧＤＭ回路を備えた液晶表示装置において、ゲート配線の延びる方向に沿って線状の輝度ムラ（以下では「水平ラインムラ」と呼ぶ）が発生することがある。この水平ラインムラの原因は、以下の通りである。
【０００７】
ＧＤＭ回路に信号を供給する配線（ＧＤＭ配線）の間に、静電気放電（ＥＳＤ）からＧＤＭ回路を保護するための保護回路（本願明細書では「ＥＳＤ保護回路」と称する）として、ダイオードリングが設けられることがある。ダイオードリングは、２本の配線間に順方向が互いに逆になるように並列接続された２つのダイオード素子から構成される。
【０００８】
このようなダイオードリングを設けることにより、ＧＤＭ回路をＥＳＤから保護することが可能となる。ただし、ダイオードリング自体が、外部からの静電気等によって破壊されたり、その特性がシフトしたりして、ダイオードリングの抵抗が低くなることがある。その場合、ＧＤＭ配線間のリーク電流が大きくなるので、ＧＤＭ回路からゲート配線への出力が正常ではなくなる。
【０００９】
例えば、ＧＤＭ配線のうち、クロック信号線と低電位配線との間の抵抗が低くなると、ゲート信号の波形の鈍り方が異なるようになる。あるダイオードリングで低抵抗化が生じると、そのダイオードリングとＧＤＭ配線との位置関係に依存して、対応するゲート配線の波形の鈍り方が異なることになるので、輝度ムラとなる。
【００１０】
特許文献２には、２つの非線形素子（ダイオード素子）を直列に接続した回路（特許文献２では「直列体」と呼ばれている）を静電気防止構造として用いることが開示されている。また、特許文献２には、２個の直列体を配線間で逆方向に並列接続する構成（いわば２連のダイオードリングである）も開示されている。２連のダイオードリングとすることで、直列体を構成する２つのダイオード素子の一方が静電破壊されたときに、他方のダイオード素子がその機能を担保し得る。しかしながら、この構成では、当然ながら、ダイオードリング全体の抵抗が高くなる（電流が流れにくい）傾向となる。そのため、静電気からの保護という本来の機能が劣ってしまう。
【００１１】
本発明は、上記問題に鑑みてなされたものであり、その目的は、アクティブマトリクス基板に設けられるＥＳＤ保護回路のダイオード素子の破壊や特性シフトに起因する表示品位等の低下を好適に防止することにある。
【課題を解決するための手段】
【００１２】
本発明の実施形態によるアクティブマトリクス基板は、基板と、前記基板上に設けられた複数の配線であって、複数のゲート配線および複数のソース配線を含む複数の配線と、前記基板に支持された複数の薄膜トランジスタであって、ゲート電極、ソース電極、ドレイン電極および第１半導体層をそれぞれが有する複数の薄膜トランジスタと、それぞれが前記複数の配線のうちの２本の配線に電気的に接続された複数のＥＳＤ保護回路と、前記複数のゲート配線および前記複数の薄膜トランジスタの前記ゲート電極を含むゲートメタル層と、前記複数のソース配線、前記複数の薄膜トランジスタの前記ソース電極および前記ドレイン電極を含むソースメタル層と、を備えたアクティブマトリクス基板であって、前記複数のＥＳＤ保護回路のそれぞれは、少なくとも１つのダイオード素子を含み、前記少なくとも１つのダイオード素子のそれぞれは、前記ゲートメタル層に含まれる第１電極と、前記第１半導体層と同層に形成され、前記第１電極に絶縁層を介して少なくとも部分的に重なる第２半導体層と、前記ソースメタル層に含まれる第２電極および第３電極であって、前記第２半導体層に電気的に接続された第２電極および第３電極と、を有し、前記少なくとも１つのダイオード素子の前記第１電極と前記第２電極とは、互いに電気的に接続されており、前記複数のＥＳＤ保護回路のそれぞれは、少なくとも１つの予備ダイオード構造体をさらに含み、前記少なくとも１つの予備ダイオード構造体のそれぞれは、前記ゲートメタル層に含まれる第４電極であって、電気的にフローティング状態である第４電極と、前記第１半導体層および前記第２半導体層と同層に形成され、前記第４電極に前記絶縁層を介して少なくとも部分的に重なる第３半導体層と、を含む。
【００１３】
ある実施形態において、前記少なくとも１つの予備ダイオード構造体のそれぞれは、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含む。
【００１４】
ある実施形態において、前記少なくとも１つのダイオード素子は、前記２本の配線間に順方向が互いに逆になるように並列接続された２つのダイオード素子であり、前記少なくとも１つの予備ダイオード構造体は、２つの予備ダイオード構造体である。
【００１５】
ある実施形態において、前記２本の配線を第１配線および第２配線と呼び、前記２つのダイオード素子を第１ダイオード素子および第２ダイオード素子と呼ぶとき、前記第１ダイオード素子の前記第１電極および前記第２電極は、前記第１配線に電気的に接続されており、前記第１ダイオード素子の前記第３電極は、前記第２配線に電気的に接続されており、前記第２ダイオード素子の前記第１電極および前記第２電極は、前記第２配線に電気的に接続されており、前記第２ダイオード素子の前記第３電極は、前記第１配線に電気的に接続されている。
【００１６】
ある実施形態において、前記２つの予備ダイオード構造体のそれぞれは、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含み、前記第４電極は、前記第５電極および前記第６電極のいずれにも電気的に接続されておらず、前記第５電極は、前記第４電極に前記絶縁層を介して少なくとも部分的に重なっており、前記２つの予備ダイオード構造体を第１予備ダイオード構造体および第２予備ダイオード構造体と呼ぶとき、前記第１予備ダイオード構造体の前記第５電極は、前記第１ダイオード素子の前記第３電極に電気的に接続されており、前記第１予備ダイオード構造体の前記第６電極は、前記第２配線に電気的に接続されており、前記第２予備ダイオード構造体の前記第５電極は、前記第２ダイオード素子の前記第３電極に電気的に接続されており、前記第２予備ダイオード構造体の前記第６電極は、前記第１配線に電気的に接続されており、前記複数のＥＳＤ保護回路のそれぞれは、前記第１ダイオード素子の前記第３電極と前記第２配線とを電気的に接続するための第１接続配線と、前記第２ダイオード素子の前記第３電極と前記第１配線とを電気的に接続するための第２接続配線と、を含む。
【００１７】
ある実施形態において、前記２つの予備ダイオード構造体のそれぞれは、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含み、前記第５電極は、前記第４電極に電気的に接続されており、前記複数のＥＳＤ保護回路のそれぞれは、前記２つの予備ダイオード構造体のそれぞれの前記第５電極から延設された第１接続電極であって、前記第４電極および前記第３半導体層に重ならない部分を含む第１接続電極をさらに含み、前記２つの予備ダイオード構造体を第１予備ダイオード構造体および第２予備ダイオード構造体と呼ぶとき、前記第１予備ダイオード構造体の前記第５電極は、前記第１配線に電気的に接続されておらず、前記第１予備ダイオード構造体の前記第６電極は、前記第２配線に電気的に接続されており、前記第２予備ダイオード構造体の前記第５電極は、前記第２配線に電気的に接続されておらず、前記第２予備ダイオード構造体の前記第６電極は、前記第１配線に電気的に接続されており、前記複数のＥＳＤ保護回路のそれぞれは、前記第１ダイオード素子の前記第３電極と前記第２配線とを電気的に接続するための第１接続配線と、前記第２ダイオード素子の前記第３電極と前記第１配線とを電気的に接続するための第２接続配線と、を含む。
【００１８】
ある実施形態において、前記複数のＥＳＤ保護回路のそれぞれは、前記ゲートメタル層に含まれる第２接続電極であって、前記第１接続電極に電気的に接続された第２接続電極をさらに含み、前記第１予備ダイオード構造体の前記第５電極から延設された前記第１接続電極に接続されている前記第２接続電極は、前記第１接続配線に前記絶縁層を介して少なくとも部分的に重なっており、前記第２予備ダイオード構造体の前記第５電極から延設された前記第１接続電極に接続されている前記第２接続電極は、前記第２接続配線に前記絶縁層を介して少なくとも部分的に重なっている。
【００１９】
ある実施形態において、前記少なくとも１つのダイオード素子は、前記２本の配線間に接続された１つのダイオード素子であり、前記少なくとも１つの予備ダイオード構造体は、１つの予備ダイオード構造体である。
【００２０】
ある実施形態において、前記２本の配線を第１配線および第２配線と呼ぶとき、前記ダイオード素子の前記第１電極および前記第２電極は、前記第１配線に電気的に接続されており、前記ダイオード素子の前記第３電極は、前記第２配線に電気的に接続されている。
【００２１】
ある実施形態において、前記予備ダイオード構造体は、前記ソースメタル層に含まれる第５電極および第６電極であって、前記第３半導体層に電気的に接続された第５電極および第６電極をさらに含み、前記第４電極は、前記第５電極および前記第６電極のいずれにも電気的に接続されておらず、前記第５電極は、前記第４電極に前記絶縁層を介して少なくとも部分的に重なっており、前記予備ダイオード構造体の前記第５電極は、前記第１配線に電気的に接続されておらず、前記予備ダイオード構造体の前記第６電極は、前記第２配線に電気的に接続されており、前記複数のＥＳＤ保護回路のそれぞれは、前記ダイオード素子の前記第３電極と前記第２配線とを電気的に接続する接続配線と、前記ダイオード素子の前記第２電極から延設され、前記予備ダイオード構造体の前記第４電極に前記絶縁層を介して少なくとも部分的に重なる接続電極とを含む。
【００２２】
ある実施形態において、前記少なくとも１つの予備ダイオード構造体の個数は、前記少なくとも１つのダイオード素子の個数よりも多い。
【００２３】
ある実施形態において、前記基板の法線方向から見たときに、前記第２半導体層および前記第３半導体層に重なる遮光層であって、前記第２半導体層および前記第３半導体層に対して前記第１電極および前記第４電極とは反対側に配置された遮光層をさらに備える。
【００２４】
ある実施形態において、前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれは、酸化物半導体層である。
【００２５】
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００２６】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。
【００２７】
本発明の実施形態による表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板を備える。
【００２８】
本発明の実施形態による欠陥修正方法は、前記アクティブマトリクス基板の欠陥修正方法であって、前記複数のＥＳＤ保護回路のうち、前記２つのダイオード素子の少なくとも１つが静電破壊されたＥＳＤ保護回路を特定する工程と、特定された前記ＥＳＤ保護回路において、前記第１接続配線および前記第２接続配線の少なくとも一方を所定の箇所でレーザ光の照射によって切断する工程と、特定された前記ＥＳＤ保護回路において、前記２つの予備ダイオード構造体のそれぞれの前記第４電極と前記第５電極とが重なっている部分にレーザ光を照射することによって、前記第４電極と前記第５電極とを接続する工程と、を包含する。
【００２９】
本発明の実施形態による他の欠陥修正方法は、前記アクティブマトリクス基板の欠陥修正方法であって、前記複数のＥＳＤ保護回路のうち、前記２つのダイオード素子の少なくとも１つが静電破壊されたＥＳＤ保護回路を特定する工程と、特定された前記ＥＳＤ保護回路において、前記第１接続配線および前記第２接続配線の少なくとも一方を所定の箇所でレーザ光の照射によって切断する工程と、特定された前記ＥＳＤ保護回路において、前記第１予備ダイオード構造体の前記第２接続電極と前記第１接続配線とが重なっている部分、および、前記第２予備ダイオード構造体の前記第２接続電極と前記第２接続配線とが重なっている部分にレーザ光を照射することによって、前記第１予備ダイオード構造体の前記第２接続電極と前記第１接続配線とを接続するとともに、前記第２予備ダイオード構造体の前記第２接続電極と前記第２接続配線とを接続する工程と、を包含する。
【発明の効果】
【００３０】
本発明の実施形態によると、アクティブマトリクス基板に設けられるＥＳＤ保護回路のダイオード素子の破壊や特性シフトに起因する表示品位等の低下を好適に防止することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態によるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。
【図２】アクティブマトリクス基板１００のＧＤＭ配線ＭＬ近傍を示す平面図である。
【図３】アクティブマトリクス基板１００が備えるＥＳＤ保護回路１０を模式的に示す平面図である。
【図４】ＥＳＤ保護回路１０の等価回路図である。
【図５】図３中の５Ａ−５Ａ’線に沿った断面図である。
【図６】図３中の６Ａ−６Ａ’線に沿った断面図である。
【図７】レーザ光の照射によりメルト接続を行う様子を模式的に示す図である。
【図８】レーザ光の照射による切断およびメルト接続が行われる箇所を示す図である。
【図９】レーザ光の照射による切断およびメルト接続が行われる箇所を示す図である。
【図１０】参考例のＥＳＤ保護回路９１０を示す平面図である。
【図１１】参考例のＥＳＤ保護回路９１０の等価回路図である。
【図１２】本発明の実施形態によるアクティブマトリクス基板２００のＥＳＤ保護回路１０近傍を模式的に示す平面図である。
【図１３】図１２中の１３Ａ−１３Ａ’線に沿った断面図である。
【図１４】本発明の実施形態によるアクティブマトリクス基板３００ＡのＥＳＤ保護回路１０近傍を模式的に示す平面図である。
【図１５】本発明の実施形態によるアクティブマトリクス基板３００ＢのＥＳＤ保護回路１０近傍を模式的に示す平面図である。
【図１６】ソースメタル層用のマスクパターンの変更のみでアクティブマトリクス基板３００Ａおよび３００Ｂを改変して得られるアクティブマトリクス基板３００’を示す図である。
【図１７】本発明の実施形態によるアクティブマトリクス基板４００のＥＳＤ保護回路１０近傍を模式的に示す平面図である。
【図１８】アクティブマトリクス基板４００のＥＳＤ保護回路１０の等価回路図である。
【図１９】本発明の実施形態によるアクティブマトリクス基板５００のＥＳＤ保護回路１０近傍を模式的に示す平面図である。
【図２０】本発明の実施形態によるアクティブマトリクス基板６００のＥＳＤ保護回路１０’近傍を模式的に示す平面図である。
【図２１】アクティブマトリクス基板６００のＥＳＤ保護回路１０’の等価回路図である。
【図２２】ＥＳＤ保護回路１０の適用例を示す図である。
【図２３】ＥＳＤ保護回路１０の適用例を示す図である。
【図２４】ＥＳＤ保護回路１０の適用例を示す図である。
【図２５】ＥＳＤ保護回路１０の適用例を示す図である。
【図２６】チャネルエッチ型のＴＦＴ２の例を示す図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００３３】
（実施形態１）
図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００を説明する。図１は、アクティブマトリクス基板１００の平面構造の一例を示す概略図である。アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、周辺領域ＦＲとを有する。
【００３４】
表示領域ＤＲは、マトリクス状に配列された複数の画素領域Ｐによって規定される。画素領域Ｐは、表示装置の画素に対応する領域である。
【００３５】
周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、表示に寄与しない領域であり、「非表示領域」または「額縁領域」と呼ばれることもある。
【００３６】
アクティブマトリクス基板１００の構成要素は、基板１によって支持されている。基板１は、例えばガラス基板である。
【００３７】
基板１上には、複数のゲート配線ＧＬおよび複数のソース配線ＳＬを含む複数の配線が設けられている。複数のゲート配線ＧＬは、それぞれ行方向に沿って延びている。複数のソース配線ＳＬは、それぞれ列方向に沿って延びている。
【００３８】
典型的には、隣接する２本のゲート配線ＧＬと隣接する２本のソース配線ＳＬとによって囲まれる領域が、画素領域Ｐである。図１中の左上には、１つの画素領域Ｐの等価回路が示されている。この等価回路に示されているように、各画素領域Ｐは、薄膜トランジスタ２および画素電極３を含む。
【００３９】
薄膜トランジスタ２は、「画素ＴＦＴ」とも呼ばれる。画素ＴＦＴ２は、基板１に支持されており、ゲート電極、ソース電極、ドレイン電極および半導体層を有する。ここでは、画素ＴＦＴ２は、ボトムゲート型であるが、これに限定されるものではない。
【００４０】
画素ＴＦＴ２のゲート電極は、ゲート配線ＧＬと同層に形成されている。つまり、ゲート電極は、ゲート配線ＧＬと同一の導電膜（ゲートメタル膜）から形成されている。本願明細書では、ゲートメタル膜から形成された電極や配線を包括して「ゲートメタル層」と呼ぶ。従って、ゲートメタル層は、複数のゲート配線ＧＬと、複数の画素ＴＦＴ２のゲート電極とを含む。
【００４１】
画素ＴＦＴ２のソース電極およびドレイン電極は、ソース配線ＳＬと同層に形成されている。つまり、ソース電極およびドレイン電極は、ソース配線ＳＬと同一の導電膜（ソースメタル膜）から形成されている。本願明細書では、ソースメタル膜から形成された電極や配線を包括して「ソースメタル層」と呼ぶ。従って、ソースメタル層は、複数のソース配線ＳＬと、複数の画素ＴＦＴ２のソース電極およびドレイン電極とを含む。
【００４２】
また、以下では、画素ＴＦＴ２の半導体層を「第１半導体層」と呼ぶこともある。本実施形態では、画素ＴＦＴ２は、酸化物半導体ＴＦＴである。つまり、画素ＴＦＴ２の半導体層（第１半導体層）は、酸化物半導体層である。
【００４３】
画素ＴＦＴ２のゲート電極およびソース電極は、それぞれ対応するゲート配線ＧＬおよび対応するソース配線ＳＬに接続されている。また、画素ＴＦＴ２のドレイン電極は、画素電極３に接続されている。アクティブマトリクス基板１００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に用いる場合には、アクティブマトリクス基板１００に、複数の画素領域Ｐに対して共通の電極（共通電極）４が設けられる。アクティブマトリクス基板１００を縦電界モードの液晶表示装置に適用する場合には、共通電極４は、アクティブマトリクス基板１００に液晶層を介して対向するように配置される対向基板に設けられる。
【００４４】
周辺領域ＦＲには、ゲート配線ＧＬを駆動するゲートドライバ（走査線駆動回路）５と、ソース配線ＳＬを駆動するソースドライバ（信号線駆動回路）６とが配置されている。本実施形態では、ゲートドライバ５は、基板１上に一体的（モノリシック）に形成されたＧＤＭ回路である。また、ソースドライバ６は、基板１上に実装（例えばＣＯＧ実装）されている。
【００４５】
図示している例では、表示領域ＤＲに対して左側および右側に、ゲートドライバ５が配置されており、表示領域ＤＲに対して下側に、ソースドライバ６が配置されている。ゲートドライバ５が有する複数の出力端子のそれぞれに、ゲート配線ＧＬのそれぞれが接続されている。ソースドライバ６が有する複数の出力端子のそれぞれに、ソース配線ＳＬのそれぞれが接続されている。
【００４６】
また、周辺領域ＦＲにおいて、基板１上に、ゲートドライバ（ＧＤＭ回路）５に信号を供給するための複数の配線（以下では「ＧＤＭ配線」と呼ぶ）ＭＬが設けられている。複数のＧＤＭ配線ＭＬは、例えば、クロック信号（ＣＫ）を供給する複数のクロック信号線、ゲート信号の低電位側の電源電圧（ＶＳＳ）を供給する低電位配線、シフトレジスタの開始段に開始信号（ＧＳＰ）を与えるスタートパルス配線、ＧＤＭ回路５内の特定のノードを定電位にリセットするためのリセット配線等を含む。図示している例では、周辺領域ＦＲには、表示領域ＦＲを取り囲むように、共通電圧（コモン電圧）を供給するためのコモン配線ＣＬも設けられている。
【００４７】
図２に、ＧＤＭ配線ＭＬ近傍を拡大して示す。図２に示すように、本実施形態のアクティブマトリクス基板１００は、周辺領域ＦＲに配置された複数のＥＳＤ保護回路１０を備える。各ＥＳＤ保護回路１０は、複数のＧＤＭ配線ＭＬのうちの２本（より具体的には互いに隣接する２本）のＧＤＭ配線ＭＬに電気的に接続されている。ＥＳＤ保護回路１０は、静電気放電（ＥＳＤ）からＧＤＭ回路５を保護する。
【００４８】
以下、図３および図４を参照しながら、ＥＳＤ保護回路１０の具体的な構成を説明する。図３は、ＥＳＤ保護回路１０を模式的に示す平面図であり、図４は、ＥＳＤ保護回路１０の等価回路図である。
【００４９】
図３および図４に示すように、ＥＳＤ保護回路１０は、２つのダイオード素子２０Ａおよび２０Ｂを含む。ダイオード素子２０Ａおよび２０Ｂは、２本のＧＤＭ配線ＭＬ間に順方向が互いに逆になるように並列接続されている。以下では、２本のＧＤＭ配線ＭＬの一方ＭＬ１を「第１ＧＤＭ配線」、他方ＭＬ２を「第２ＧＤＭ配線」とも呼び、２つのダイオード素子２０Ａおよび２０Ｂの一方２０Ａを「第１ダイオード素子」、他方２０Ｂを「第２ダイオード素子」とも呼ぶ。
【００５０】
また、本実施形態のＥＳＤ保護回路１０は、２つの予備ダイオード構造体３０Ａおよび３０Ｂをさらに含む。予備ダイオード構造体３０Ａおよび３０Ｂのそれぞれは、そのままではダイオード素子として機能しない構造体であり、後述するような一連の工程が実行されることによってダイオード素子として機能し得る。以下では、２つの予備ダイオード構造体３０Ａおよび３０Ｂの一方３０Ａを「第１予備ダイオード構造体」、他方３０Ｂを「第２予備ダイオード構造体」とも呼ぶ。
【００５１】
ここで、さらに図５および図６も参照しながら、ダイオード素子２０Ａおよび２０Ｂと、予備ダイオード構造体３０Ａおよび３０Ｂの構造を説明する。図５および図６は、それぞれ図３中の５Ａ−５Ａ’線および６Ａ−６Ａ’線に沿った断面図である。
【００５２】
ダイオード素子２０Ａおよび２０Ｂのそれぞれは、図３および図５に示すように、第１電極２１、第２電極２２および第３電極２３と、第２半導体層２４とを有する。
【００５３】
第１電極２１は、ゲートメタル層に含まれる。つまり、第１電極２１は、ゲートメタル膜から形成されており、さらに言い換えると、ゲート配線ＧＬや画素ＴＦＴ２のゲート電極と同層に形成されている。ゲートメタル層は、例えば、チタン（Ｔｉ）層および銅（Ｃｕ）層がこの順で積層された積層構造を有する。
【００５４】
第２半導体層２４は、第１半導体層（画素ＴＦＴ２の半導体層）と同層に形成されている。つまり、第２半導体層２４は、第１半導体層と同じ酸化物半導体膜から形成されている。第２半導体層２４は、第１電極２１にゲート絶縁層７を介して少なくとも部分的に重なる。第２半導体層２４は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である。ゲート絶縁層７は、例えば、窒化シリコン（ＳｉＮｘ）層と酸化シリコン（ＳｉＯ２）層とがこの順で積層された積層構造を有する。
【００５５】
第２電極２２および第３電極２３は、ソースメタル層に含まれる。つまり、第２電極２２および第３電極２３は、ソースメタル膜から形成されており、さらに言い換えると、ソース配線ＳＬや画素ＴＦＴ２のソース電極およびドレイン電極と同層に形成されている。第２電極２２および第３電極２３は、第２半導体層２４に電気的に接続されている。ソースメタル層は、例えば、チタン（Ｔｉ）層および銅（Ｃｕ）層がこの順で積層された積層構造を有する。
【００５６】
ダイオード素子２０Ａおよび２０Ｂのそれぞれの第１電極２１と第２電極２２とは、互いに電気的に接続されている。図示している例では、ゲート絶縁層７に、第１電極２１の一部を露出させるコンタクトホールＣＨが形成されており、第２電極２２は、このコンタクトホールＣＨにおいて第１電極２１に接続されている。
【００５７】
このように、ダイオード素子２０Ａおよび２０Ｂは、画素ＴＦＴ２と同じ構造のＴＦＴのゲート電極とソース電極（またはドレイン電極）とを短絡させた構成を有する。つまり、ダイオード素子２０Ａおよび２０Ｂは、ＴＦＴ型ダイオードである。ダイオード素子２０Ａおよび２０Ｂのチャネル幅Ｗおよびチャネル長は、例えばそれぞれ４μｍおよび６０μｍであるが、駆動電圧や配線容量等に応じて適宜変更され得る。
【００５８】
ダイオード素子２０Ａおよび２０Ｂは、第１の層間絶縁層８と、第１の層間絶縁層８上に設けられた第２の層間絶縁層９によって覆われている。第１の層間絶縁層８は、例えば、ＳｉＯ２層と、有機絶縁層（またはＳｉＮｘ層）とがこの順で積層された積層構造を有する。第２の層間絶縁層９は、例えば、ＳｉＮｘ層である。ここでは、アクティブマトリクス基板１００は、ＦＦＳモードの液晶表示装置用であり、画素電極３および共通電極４の一方が第１の層間絶縁層８上（第１の層間絶縁層８と第２の層間絶縁層９との間）に設けられ、他方が第２の層間絶縁層９上に設けられる。
【００５９】
既に説明したように、ダイオード素子２０Ａおよび２０Ｂは、第１ＧＤＭ配線ＭＬ１および第２ＧＤＭ配線ＭＬ２間に、順方向が互いに逆になるように並列接続されている。具体的には、第１ダイオード素子２０Ａの第１電極２１および第２電極２２は、第１ＧＤＭ配線ＭＬ１に電気的に接続されており、第１ダイオード素子２０Ａの第３電極２３は、第２ＧＤＭ配線ＭＬ２に電気的に接続されている。また、第２ダイオード素子２０Ｂの第１電極２１および第２電極２２は、第２ＧＤＭ配線ＭＬ２に電気的に接続されており、第２ダイオード素子２０Ｂの第３電極２３は、第１ＧＤＭ配線ＭＬ１に電気的に接続されている。
【００６０】
予備ダイオード構造体３０Ａおよび３０Ｂのそれぞれは、図３および図６に示すように、第４電極３１、第５電極３２および第６電極３３と、第３半導体層３４とを有する。
【００６１】
第４電極３１は、ゲートメタル層に含まれる。つまり、第４電極３１は、ゲートメタル膜から形成されており、さらに言い換えると、ゲート配線ＧＬや画素ＴＦＴ２のゲート電極、ダイオード素子２０Ａおよび２０Ｂの第１電極２１と同層に形成されている。
【００６２】
第３半導体層３４は、第１半導体層および第２半導体層２４と同層に形成されている。つまり、第３半導体層３４は、第１半導体層および第２半導体層２４と同じ酸化物半導体膜から形成されている。第３半導体層３４は、第４電極３１にゲート絶縁層７を介して少なくとも部分的に重なる。
【００６３】
第５電極３２および第６電極３３は、ソースメタル層に含まれる。つまり、第５電極３２および第６電極３３は、ソースメタル膜から形成されており、さらに言い換えると、ソース配線ＳＬや画素ＴＦＴ２のソース電極およびドレイン電極、ダイオード素子２０Ａおよび２０Ｂの第２電極２２および第３電極２３と同層に形成されている。第５電極３２および第６電極３３は、第３半導体層３４に電気的に接続されている。
【００６４】
第５電極３２および第６電極３３のそれぞれは、第４電極３１にゲート絶縁層７を介して少なくとも部分的に重なっている。ただし、第４電極３１は、第５電極３２および第６電極３３のいずれにも電気的に接続されておらず、電気的にフローティング状態である。
【００６５】
第１予備ダイオード構造体３０Ａの第５電極３２は、第１ダイオード素子２０Ａの第３電極２３に電気的に接続されており、第１予備ダイオード構造体３０Ａの第６電極３３は、第２ＧＤＭ配線ＭＬ２に電気的に接続されている。
【００６６】
第２予備ダイオード構造体３０Ｂの第５電極３２は、第２ダイオード素子２０Ｂの第３電極２３に電気的に接続されており、第２予備ダイオード構造体３０Ｂの第６電極３３は、第１ＧＤＭ配線ＭＬ１に電気的に接続されている。
【００６７】
ＥＳＤ保護回路１０は、図４に示すように、第１ダイオード素子２０の第３電極２３と第２ＧＤＭ配線ＭＬ２とを電気的に接続するための配線（以下では「第１接続配線」と称する）ｃｌ１と、第２ダイオード素子２０Ｂの第３電極２３と第１ＧＤＭ配線ＭＬ１とを電気的に接続するための配線（以下では「第２接続配線」と称する）ｃｌ２とを含む。
【００６８】
なお、配線や電極、絶縁層等の材料は、上記の説明で例示したものに限定されない。
【００６９】
アクティブマトリクス基板１００では、複数のＧＤＭ配線ＭＬのいずれかに外部から静電気が入ると、ＧＤＭ配線ＭＬに電気的に接続されたダイオード素子２０Ａおよび２０Ｂのゲートが開き、隣接するＧＤＭ配線ＭＬに向かって順に電荷が拡散していく。その結果、すべてのＧＤＭ配線ＭＬが等電位となるので、静電気によってＧＤＭ回路５がダメージを受けることを抑制できる。
【００７０】
また、本実施形態のアクティブマトリクス基板１００では、ＥＳＤ保護回路１０が上述した構成を有していることにより、ダイオード素子２０Ａおよび２０Ｂ自体が静電破壊された場合には、以下に説明するような一連の工程を実行することにより、予備ダイオード構造体３０Ａおよび３０Ｂを代替のダイオード素子として機能させ得る。つまり、ダイオード素子２０Ａおよび２０Ｂの静電破壊に起因する欠陥（表示品位等の低下）を修正することができる。欠陥修正は、具体的には、ＥＳＤ保護回路１０の所定の箇所へのレーザ光の照射による切断とメルト接続とにより行うことができる。以下、図７、図８および図９を参照しながら、アクティブマトリクス基板１００の欠陥修正方法を説明する。図７は、レーザ光の照射によりメルト接続を行う様子を模式的に示す図である。図８および図９は、レーザ光の照射による切断およびメルト接続が行われる箇所を示す図である。
【００７１】
まず、複数のＥＳＤ保護回路１０のうち、２つのダイオード素子２０Ａおよび２０Ｂの少なくとも１つが静電破壊されたＥＳＤ保護回路１０を特定する（特定工程）。静電破壊が生じたＥＳＤ保護回路１０は、例えば、水平ラインムラの発生状況から特定され得る。
【００７２】
次に、特定されたＥＳＤ保護回路１０において、第１接続配線ｃｌ１および第２接続配線ｃｌ２を所定の箇所（以下では「カット部」と呼ぶ）ＣＡおよびＣＢでレーザ光の照射によって切断する（カット工程）。
【００７３】
続いて、特定されたＥＳＤ保護回路１０において、図７、図８および図９に示すように、２つの予備ダイオード構造体３０Ａおよび３０Ｂのそれぞれの第４電極３１と第５電極３２とが重なっている部分（以下では「メルト部」と呼ぶ）ＭＡおよびＭＢにレーザ光ＬＬを照射することによって、第４電極３１と第５電極３２とを接続する（メルト接続工程）。レーザ光ＬＬの照射は、例えば図７に示すように、アクティブマトリクス基板１００の背面側から行われる。
【００７４】
上述したメルト接続工程において、予備ダイオード構造体３０Ａおよび３０Ｂの第４電極３１と第５電極３２とが接続されることにより、予備ダイオード構造体３０Ａおよび３０ＢがＴＦＴ型ダイオードとして機能するようになる。また、カット工程において、第１接続配線ｃｌ１および第２接続配線ｃｌ２が切断されることにより、第１ＧＤＭ配線ＭＬ１と第２ＧＤＭ配線ＭＬ２との間に、第１ダイオード素子２０Ａのみを経由する電流経路や第２ダイオード素子２０Ｂのみを経由する電流経路が存在しなくなる。
【００７５】
なお、カット工程とメルト接続工程とは、どちらが先に行われてもよい。カット工程を先に（つまりメルト接続工程の前に）行う場合、以下の利点がある。カット工程を先に行い、メルト接続工程を行う前に、パネルの検査を再度実施して水平ラインムラが発生していないことを確認することで、修正するべき対象となるＥＳＤ保護回路１０が間違っていないことを確認することができる。
【００７６】
また、２つのダイオード素子２０Ａおよび２０Ｂのうち、静電破壊が生じた（抵抗異常などの不良が生じた）のが一方のみであると特定できる場合には、切断箇所は１箇所でよい。具体的には、第１ダイオード素子２０Ａのみに不良が生じている場合には、第１接続配線ｃｌ１のカット部ＣＡのみで切断を行えばよく、第２ダイオード素子２０Ｂのみに不良が生じている場合には、第２接続配線ｃｌ２のカット部ＣＢのみで切断を行えばよい。
【００７７】
上述したように、本実施形態のアクティブマトリクス基板１００によれば、ＥＳＤ保護回路１０のダイオード素子２０Ａおよび２０Ｂの破壊や特性シフトに起因する表示品位等の低下を防止することができる。また、本実施形態のＥＳＤ保護回路１０は、上述したような一種の冗長構造を備えているが、ダイオードリング全体としての抵抗が高くなって静電気からの保護という本来の機能が低下するおそれもない。以下、この点を、図１０および図１１に示す参考例のＥＳＤ保護回路９１０と比較して説明を行う。図１０は、参考例のＥＳＤ保護回路９１０を示す平面図であり、図１１は、参考例のＥＳＤ保護回路９１０の等価回路図である。
【００７８】
参考例のＥＳＤ保護回路９１０は、本実施形態のＥＳＤ回路１０における予備ダイオード構造体３０Ａおよび３０Ｂを、第３ダイオード素子２０Ｃおよび第４ダイオード素子２０Ｄで置換したものに相当する。第３ダイオード素子２０Ｃおよび第４ダイオード素子２０Ｄは、第１ダイオード素子２０Ａおよび第２ダイオード素子２０Ｂと同じ構造のＴＦＴ型ダイオードである。図１０および図１１に示すように、第３ダイオード素子２０Ｃは、第１ダイオード素子２０Ａに対して直列に接続されており、第４ダイオード素子２０Ｄは、第２ダイオード素子２０Ｂに対して直列に接続されている。このように、参考例のＥＳＤ保護回路９１０の４つのダイオード素子２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄは、いわば２連のダイオードリングを構成している。
【００７９】
参考例のＥＳＤ保護回路９１０では、第１ダイオード素子２０Ａおよび第３ダイオード素子２０Ｃの一方が静電破壊されたとしても、他方によってダイオードリングとしての機能が担保される。同様に、第２ダイオード素子２０Ｂおよび第４ダイオード素子２０Ｄの一方が静電破壊されたとしても、他方によってダイオードリングとしての機能が担保される。しかしながら、参考例のＥＳＤ保護回路９１０では２つのダイオード素子が直列に接続されているので、ダイオード素子の静電破壊が生じていない状態では、ダイオードリング全体の抵抗が高く（つまり電流が流れにくく）なる。そのため、静電気からの保護という本来の機能が低下してしまう。
【００８０】
これに対し、本実施形態のＥＳＤ保護回路１０では、予備ダイオード構造体３０Ａおよび３０Ｂは、そのままではダイオード素子として機能しないものであり、参考例のＥＳＤ保護回路９１０とは異なり、予備ダイオード構造体３０Ａおよび３０Ｂがダイオードリング全体の抵抗を高くすることはない。そのため、静電気からの保護という本来の機能が低下することはない。
【００８１】
上述したように、本実施形態によれば、ＥＳＤ保護回路のダイオード素子の破壊や特性シフトに起因する表示品位等の低下を、ＥＳＤ保護回路の本来の機能を損なうことなく好適に防止することができる。
【００８２】
なお、アクティブマトリクス基板１００を液晶表示装置に用いる場合、周辺領域ＦＲに配置されたＥＳＤ保護回路１０は、対向基板（カラーフィルタ基板）の対応する領域に形成された遮光層（ブラックマトリクス）によって遮光され得る。そのため、ダイオード素子２０Ａおよび２０Ｂの第２半導体層２４や予備ダイオード構造体３０Ａおよび３０Ｂの第３半導体層３４への外光の入射によるダイオード特性のシフトを防止することができる。
【００８３】
ここでは、横電界モード（具体的にはＦＦＳモード）の液晶表示装置用のアクティブマトリクス基板１００を例示したが、本発明の実施形態によるアクティブマトリクス基板は、ＴＮ（Twisted Nematic）モードやＶＡ（Vertical Alignment）モードなどの縦電界モードの液晶表示装置用であってもよいし、有機ＥＬ（ＯＬＥＤ）表示装置用や、ＥＰＤ（電気泳動ディスプレイ）用であってもよい。アクティブマトリクス基板がＦＦＳモードの液晶表示装置以外に用いられる場合には、第２の層間絶縁層９が設けられないこともある。
【００８４】
（実施形態２）
図１２および図１３を参照しながら、本実施形態のアクティブマトリクス基板２００を説明する。図１２は、本実施形態のアクティブマトリクス基板２００のＥＳＤ保護回路１０近傍を示す平面図である。図１３は、図１２中の１３Ａ−１３Ａ’線に沿った断面図である。
【００８５】
アクティブマトリクス基板２００は、図１２および図１３に示すように、遮光層４０をさらに備える点において、実施形態１におけるアクティブマトリクス基板１００と異なっている。
【００８６】
遮光層４０は、基板１の法線方向から見たときに、ダイオード素子２０Ａおよび２０Ｂの第２半導体層２４と、予備ダイオード構造体３０Ａおよび３０Ｂの第３半導体層３４に重なる。また、遮光層４０は、第２半導体層２４および第３半導体層３４に対して基板１とは反対側に（つまり第１電極２１や第４電極３１とは反対側であって、第２半導体層２４および第３半導体層３４の上層に）配置されている。図１３に示す例では、遮光層４０は、第１の層間絶縁層８上に形成されている。
【００８７】
本実施形態のアクティブマトリクス基板２００は、上述したような遮光層４０を備えることにより、第２半導体層２４や第３半導体層３４に外光が入射することによるダイオード特性のシフトを防止することができる。
【００８８】
実施形態１において説明したように、第２半導体層２４や第３半導体層３４への外光の入射によるダイオード特性のシフトは、対向基板に形成したブラックマトリクスによっても防止することができるが、本実施形態のように、アクティブマトリクス基板２００が遮光層４０を備えることにより、ＥＳＤ保護回路１０を、対向基板のブラックマトリクスに対応した位置に配置する必要がなくなる。そのため、対向基板のブラックマトリクスに重ならない位置にも（さらには対向基板自体に重ならない位置にも）ＥＳＤ保護回路１０を配置することができるようになるので、レイアウトの自由度が向上し、狭額縁化を図ることができる。
【００８９】
また、対向基板のブラックマトリクスやカラーフィルタに重なる位置にＥＳＤ保護回路１０を配置して、レーザ光の照射を伴うカット工程やメルト接続工程を行った場合、ブラックマトリクスやカラーフィルタが破損して光抜けが生じたり、破損した部材が液晶層に拡散して表示不良を生じさせるおそれがある。本実施形態の構成を採用すると、このような２次不良を抑制または回避することができる。
【００９０】
遮光層４０を、例えば、ＦＦＳモードの液晶表示装置の共通電極４を低抵抗化するための金属配線や、タッチパネル内蔵型の表示装置のタッチパネル用の配線と同層に（つまりこれらと同一の導電膜から）形成することにより、製造工程を増加させることなく遮光層４０を設けることができる。遮光層４０の材料としては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等を用いることができる。遮光層４０は、透明電極と積層されていてもよい。
【００９１】
なお、本実施形態のように遮光層４０を備える構成は、後述する実施形態のアクティブマトリクス基板に適用されてもよい。
【００９２】
（実施形態３）
図１４および図１５を参照しながら、本実施形態におけるアクティブマトリクス基板３００Ａおよび３００Ｂを説明する。図１４および図１５は、それぞれアクティブマトリクス基板３００Ａおよび３００ＢのＥＳＤ保護回路１０近傍を示す平面図である。
【００９３】
図１４および図１５に示すアクティブマトリクス基板３００Ａおよび３００Ｂでは、ＥＳＤ保護回路１０の予備ダイオード構造体３０Ａおよび３０Ｂは、第１ＧＤＭ配線ＭＬ１および第２ＧＤＭ配線ＭＬ２のいずれにも電気的に接続されていない。また、予備ダイオード構造体３０Ａおよび３０Ｂは、ダイオード素子２０Ａおよび２０Ｂのいずれにも電気的に接続されていない。
【００９４】
さらに、図１５に示すアクティブマトリクス基板３００Ｂでは、予備ダイオード構造体３０Ａおよび３０Ｂは、第５電極３２および第６電極３３（つまりソースメタル層に含まれ、且つ、第３半導体層３４に電気的に接続された電極）を有していない。
【００９５】
このように、アクティブマトリクス基板３００Ａおよび３００Ｂでは、予備ダイオード構造体３０Ａおよび３０Ｂは、ダイオード素子２０Ａおよび２０Ｂから電気的に独立しているといえる。
【００９６】
本実施形態のアクティブマトリクス基板３００Ａおよび３００Ｂにおいても、ＥＳＤ保護回路１０は、２つのダイオード素子２０Ａおよび２０Ｂを有しているので、ＧＤＭ回路５を保護する機能を奏する。
【００９７】
また、本実施形態のアクティブマトリクス基板３００Ａおよび３００Ｂでは、マスクパターンのわずかな変更（具体的にはソースメタル層用のマスクパターンの変更のみ）で、ＥＳＤ保護回路１０を図１０に示した参考例のＥＳＤ保護回路９１０と同じ構成（２連ダイオードリング）に改変することができる。
【００９８】
さらに、アクティブマトリクス基板３００Ａおよび３００Ｂは、マスクパターンのわずかな変更で、実施形態１と同様の構成に改変することもできる。図１６に、ソースメタル層用のマスクパターンの変更のみでアクティブマトリクス基板３００Ａおよび３００Ｂを改変して得られるアクティブマトリクス基板３００’を示す。図１６に示すアクティブマトリクス基板３００’の予備ダイオード構造体３０Ａおよび３０Ｂは、実施形態１における予備ダイオード構造体３０Ａおよび３０Ｂと同様のカット工程およびメルト接続工程により、ダイオード素子として機能させることができる。なお、ソースメタル層用のマスクパターンの変更のみの場合、図１６に示すように、ゲート絶縁層７に形成される開口部７’（コンタクトホールＣＨ形成のための開口部である）がそのまま存在するので、予備ダイオード構造体３０Ａおよび３０Ｂの第５電極３２は、その開口部７’に重ならないように配置される必要がある。
【００９９】
このように、本実施形態のアクティブマトリクス基板３００Ａおよび３００Ｂは、マスクパターンのわずかな変更のみ（具体的にはソースメタル層用のマスクパターンの変更のみ）で、実施形態１や参考例と同様の構成に改変可能である。そのため、例えば静電耐圧、ドライバの駆動電圧、光学フィルム、表示品位などの種々の仕様変更に応じて上述した問題（ＥＳＤ保護回路のダイオード素子の静電破壊に起因する問題）が生じた場合や、あるいは、上記の仕様が変更されたマイナチェンジモデルを平行生産する場合に、低コストで対策することが可能となる。
【０１００】
（実施形態４）
図１７および図１８を参照しながら、本実施形態におけるアクティブマトリクス基板４００を説明する。図１７は、アクティブマトリクス基板４００のＥＳＤ保護回路１０近傍を示す平面図である。図１８は、アクティブマトリクス基板４００のＥＳＤ保護回路１０の等価回路図である。以下では、アクティブマトリクス基板４００が実施形態１のアクティブマトリクス基板１００と異なる点を中心に説明を行う。
【０１０１】
本実施形態のアクティブマトリクス基板４００では、図１７および図１８に示すように、予備ダイオード構造体３０Ａおよび３０Ｂの第５電極３２は、第４電極３１に電気的に接続されている。具体的には、第５電極３２は、ゲート絶縁層７に形成されたコンタクトホールＣＨにおいて、第４電極３１に接続されている。
【０１０２】
また、ＥＳＤ保護回路１０は、図１７に示すように、予備ダイオード構造体３０Ａおよび３０Ｂのそれぞれに対応して設けられた第１接続電極３５および第２接続電極３６をさらに含む。
【０１０３】
第１接続電極３５は、第５電極３２から延設されている。つまり、第１接続電極３５は、ソースメタル層に含まれる。第１接続電極３５は、第４電極３１および第３半導体層３４に重ならない部分を含む。
【０１０４】
第２接続電極３６は、ゲートメタル層に含まれる。つまり、第２接続電極３６は、第１接続電極３５とは別層に形成されている。ただし、第２接続電極３６は、第１接続電極３５に電気的に接続されている。具体的には、第２接続電極３６は、ゲート絶縁層７に形成されたコンタクトホールＣＨにおいて、第１接続電極３５に接続されている。
【０１０５】
第１予備ダイオード構造体３０Ａの第５電極３２は、第１ＧＤＭ配線ＭＬ１に電気的に接続されておらず、第１予備ダイオード構造体３０Ａの第６電極３３は、第２ＧＤＭ配線ＭＬ２に電気的に接続されている。
【０１０６】
第２予備ダイオード構造体３０Ｂの第５電極３２は、第２ＧＤＭ配線ＭＬ２に電気的に接続されておらず、第２予備ダイオード構造体３０Ｂの第６電極３３は、第１ＧＤＭ配線ＭＬ１に電気的に接続されている。
【０１０７】
ＥＳＤ保護回路１０は、第１ダイオード素子２０Ａの第３電極２３と第２ＧＤＭ配線ＭＬ２とを電気的に接続するための第１接続配線ｃｌ１と、第２ダイオード素子２０Ｂの第３電極２３と第１ＧＤＭ配線ＭＬ１とを電気的に接続するための第２接続配線ｃｌ２とを含む。
【０１０８】
第１予備ダイオード構造体３０Ａに対応する第２接続電極３６は、第１接続配線ｃｌ１にゲート絶縁層７を介して少なくとも部分的に重なっている。また、第２予備ダイオード構造体３０Ｂに対応する第２接続電極３６は、第２接続配線ｃｌ２にゲート絶縁層７を介して少なくとも部分的に重なっている。
【０１０９】
図１７および図１８中には、カット工程におけるカット部ＣＡおよびＣＢと、メルト接続工程におけるメルト部ＭＡおよびＭＢを示している。図１７および図１８に示しているように、メルト部ＭＡおよびＭＢは、第１予備ダイオード構造体３０Ａの第２接続電極３６と第１接続配線ｃｌ１とが重なっている部分と、第２予備ダイオード構造体３０Ｂの第２接続電極３６と第２接続配線ｃｌ２とが重なっている部分である。
【０１１０】
本実施形態のアクティブマトリクス基板４００では、メルト部ＭＡおよびＭＢを、予備ダイオード構造体３０Ａおよび３０Ｂからある程度離れた所に位置させ得る。そのため、予備ダイオード構造体３０Ａおよび３０Ｂに（つまりダイオード素子として機能する部分）にレーザ光を照射する必要がない。そのため、レーザ光の照射に起因する２次不良が生じにくい。
【０１１１】
（実施形態５）
図１９を参照しながら、本実施形態におけるアクティブマトリクス基板５００を説明する。図１９は、アクティブマトリクス基板５００のＥＳＤ保護回路１０近傍を示す平面図である。以下では、アクティブマトリクス基板５００が実施形態４のアクティブマトリクス基板４００と異なる点を中心に説明を行う。
【０１１２】
本実施形態のアクティブマトリクス基板５００は、ＥＳＤ保護回路１０が、第３予備ダイオード構造体３０Ｃおよび第４予備ダイオード構造体３０Ｄを含む点において、実施形態４のアクティブマトリクス基板４００と異なっている。つまり、アクティブマトリクス基板５００のＥＳＤ保護回路１０は、４つの予備ダイオード構造体３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄを有する。さらに言い換えると、ＥＳＤ保護回路１０が有する予備ダイオード構造体の個数が、ダイオード素子の個数よりも多い。
【０１１３】
図示している例では、第３予備ダイオード構造体３０Ｃは、第１ダイオード素子２０Ａおよび第２ダイオード素子２０Ｂに対し、第１予備ダイオード構造体３０Ａと同様に接続されている。また、第３予備ダイオード構造体３０Ｃは、第１ダイオード素子２０Ａおよび第２ダイオード素子２０Ｂに対し、第１予備ダイオード構造体３０Ａと同様に接続されている。
【０１１４】
本実施形態のアクティブマトリクス基板５００では、予備ダイオード構造体の個数がダイオード素子の個数よりも多いので、冗長性をいっそう高くすることができる。例えば、第１ダイオード素子２０Ａの不良に対し、カット部ＣＡでの切断およびメルト部ＭＡおよびＭＢでのメルト接続により修正を行ったとしても、第１予備ダイオード構造体３０Ａから得られたダイオード素子が不良である（抵抗が低い）可能性がある。その場合には、カット部ＣＣでの切断およびメルト部ＭＣおよびＭＤでのメルト接続を行うことにより、第３予備ダイオード構造体３０Ｃを利用した修正を実行することができる。同様に、第２ダイオード素子２０Ｂの不良に対し、カット部ＣＢでの切断およびメルト部ＭＡおよびＭＢでのメルト接続により修正を行ったときに、第２予備ダイオード構造体３０Ｂから得られたダイオード素子が不良である（抵抗が低い）場合には、カット部ＣＤでの切断およびメルト部ＭＣおよびＭＤでのメルト接続を行うことにより、第４予備ダイオード構造体３０Ｄを利用した修正を実行することができる。
【０１１５】
なお、本実施形態のアクティブマトリクス基板５００は、実施形態４のアクティブマトリクス基板４００の予備ダイオード構造体の個数を増やした形態と言えるが、実施形態１、および２のアクティブマトリクス基板１００および２００についても、予備ダイオード構造体の個数をダイオード素子の個数よりも多くすることにより、同様の効果を得ることができる。また、実施形態３のアクティブマトリクス基板３００Ａおよび３００Ｂについても、予備ダイオード構造体の個数をダイオード素子の個数よりも多くしておくことにより、マスクパターンの変更による改変（実施形態１の構成や参考例の構成への改変）を行った場合に、冗長性をさらに高くする効果が得られる。
【０１１６】
（実施形態６）
図２０および図２１を参照しながら、本実施形態におけるアクティブマトリクス基板６００を説明する。図２０は、アクティブマトリクス基板６００のＥＳＤ保護回路１０’近傍を示す平面図である。図２１は、アクティブマトリクス基板６００のＥＳＤ保護回路１０’の等価回路図である。
【０１１７】
本実施形態のアクティブマトリクス基板６００が備えるＥＳＤ保護回路１０’は、１つのダイオード素子２０と、１つの予備ダイオード構造体３０とを含む。
【０１１８】
ダイオード素子２０は、２本のＧＤＭ配線ＭＬ間に接続されている。具体的には、ダイオード素子２０の第１電極２１および第２電極２２は、第１ＧＤＭ配線ＭＬ１に電気的に接続されており、ダイオード素子２０の第３電極２３は、第２ＧＤＭ配線ＭＬ２に電気的に接続されている。
【０１１９】
予備ダイオード構造体３０の第４電極３１は、第５電極３２および第６電極３３のいずれにも電気的に接続されていない。第５電極３２は、第４電極３１にゲート絶縁層７を介して少なくとも部分的に重なっている。
【０１２０】
予備ダイオード構造体３０の第５電極３２は、第１ＧＤＭ配線ＭＬ１に電気的に接続されておらず、第６電極３３は、第２ＧＤＭ配線ＭＬ２に電気的に接続されている。
【０１２１】
ＥＳＤ保護回路１０’は、ダイオード素子２０の第３電極２３と第２ＧＤＭ配線ＭＬ２とを電気的に接続する接続配線ｃｌと、ダイオード素子２０の第２電極２２から延設され、予備ダイオード構造体３０の第４電極３１にゲート絶縁層７を介して少なくとも部分的に重なる接続電極２５とを含む。
【０１２２】
本実施形態のアクティブマトリクス基板６００の場合、以下のようにして欠陥修正を行うことができる。
【０１２３】
まず、複数のＥＳＤ保護回路１０のうち、ダイオード素子２０が静電破壊されたＥＳＤ保護回路１０を特定する（特定工程）。
【０１２４】
次に、特定されたＥＳＤ保護回路１０において、接続配線ｃｌを所定の箇所（カット部Ｃ）でレーザ光の照射によって切断する（カット工程）。
【０１２５】
続いて、特定されたＥＳＤ保護回路１０において、予備ダイオード構造体３０の第４電極３１と第５電極３２とが重なっている部分（メルト部）Ｍ１と、予備ダイオード構造体３０の第４電極３１と接続電極２５とが重なっている部分（メルト部）Ｍ２とにレーザ光ＬＬを照射することによって、第４電極３１と第５電極３２とを接続するとともに、第４電極と接続電極２５とを接続する（メルト接続工程）。
【０１２６】
このように、本実施形態のアクティブマトリクス基板６００においても、予備ダイオード構造体３０を用いた欠陥修正を行うことができる。
【０１２７】
（ＧＤＭ配線以外への適用例）
これまでの説明では、ＥＳＤ保護回路１０（１０’）が、ＧＤＭ配線ＭＬ間に接続される例を挙げたが、本発明の実施形態は、これに限定されるものではない。ＥＳＤ保護回路１０（１０’）は、他の配線間に接続されてもよい。以下、図２２から図２５を参照しながら、ＧＤＭ配線ＭＬ以外への適用例を説明する。
【０１２８】
図２２に示す例では、ゲート配線ＧＬ間にＥＳＤ保護回路１０が設けられているとともに、ソース配線ＳＬ間にもＥＳＤ保護回路１０が設けられている。ゲート配線ＧＬ間やソース配線ＳＬ間にＥＳＤ保護回路１０を設けることにより、画素回路（画素ＴＦＴ２）の静電破壊を防止することができる。
【０１２９】
図２３に示す例では、周辺領域ＦＲに、複数の検査用ＴＦＴ５０と、複数の検査用ＴＦＴ５０に信号を供給する複数の検査用配線ＴＬとが設けられており、検査用配線ＴＬ間にもＥＳＤ保護回路１０が設けられている。
【０１３０】
複数の検査用配線ＴＬは、検査用ゲート配線ＴＬ１と、検査用ソース配線ＴＬ２とを含む。検査用ＴＦＴ５０のゲート電極は、検査用ゲート配線ＴＬ１に電気的に接続されている。検査用ＴＦＴ５０のソース電極は、検査用ソース配線ＴＬ２に電気的に接続されている。検査用ＴＦＴ５０のドレイン電極は、複数のソース配線ＳＬのいずれかに電気的に接続されている。
【０１３１】
検査用配線ＴＬ間にＥＳＤ保護回路１０を設けることにより、検査用ＴＦＴ５０の静電破壊を防止することができる。
【０１３２】
なお、検査用配線ＴＬが設けられる領域は、対向基板に対向しないので、実施形態２のような遮光層４０を備える構成が採用されることが好ましい。
【０１３３】
図２４に示す例では、周辺領域ＦＲに、表示領域ＤＲを取り囲むように共通線（ショートバー）ＳＢが設けられている。ゲート配線ＧＬとショートバーＳＢとの間、ソース配線ＳＬとショートバーＳＢとの間、および、コモン配線ＣＬとショートバーＳＢとの間に、ＥＳＤ保護回路１０が設けられている。図２５に示す例では、ソースドライバ６に接続された電源配線ＶＬ間にＥＳＤ保護回路１０が設けられている。
【０１３４】
このように、各種配線間にＥＳＤ保護回路１０を設けることにより、ＥＳＤによる表示品位等の低下を抑制できる。
【０１３５】
＜酸化物半導体について＞
酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１３６】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【０１３７】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１３８】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ−ＯＳ−ＴＦＴ」と呼ぶことがある。
【０１３９】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１４０】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１４１】
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層２ａは、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【０１４２】
なお、酸化物半導体ＴＦＴは、「チャネルエッチ型のＴＦＴ」であってもよいし、「エッチストップ型のＴＦＴ」であってもよい。
【０１４３】
図２６に、チャネルエッチ型のＴＦＴの例を示す。図２６に示すＴＦＴ２は、ゲート電極２ｇと、ゲート電極２ｇを覆うゲート絶縁層７と、ゲート絶縁層７上に設けられた酸化物半導体層２ｃと、酸化物半導体層２ｓに電気的に接続されたソース電極２ｓおよびドレイン電極２ｄとを有する。
【０１４４】
チャネルエッチ型のＴＦＴ２では、例えば図３に示されるように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
【０１４５】
一方、チャネル領域上にエッチストップ層が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
【０１４６】
なお、上記の説明では、酸化物半導体ＴＦＴがボトムゲート型である場合を例示したが、酸化物半導体ＴＦＴはトップゲート型であってもよい。また、ＴＦＴとして、酸化物半導体ＴＦＴ以外のＴＦＴを用いてもよい。
【産業上の利用可能性】
【０１４７】
本発明の実施形態によると、アクティブマトリクス基板に設けられるＥＳＤ保護回路のダイオード素子の破壊や特性シフトに起因する表示品位等の低下を好適に防止することができる。
【符号の説明】
【０１４８】
１    基板
２    薄膜トランジスタ（画素ＴＦＴ）
３    画素電極
４    共通電極
５    ゲートドライバ（ＧＤＭ回路）
６    ソースドライバ
７    ゲート絶縁層
８    第１の層間絶縁層
９    第２の層間絶縁層
１０、１０’    ＥＳＤ保護回路
２０、２０Ａ、２０Ｂ    ダイオード素子
２１    第１電極
２２    第２電極
２３    第３電極
２４    第２半導体層
３０、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ    予備ダイオード構造体
３１    第４電極
３２    第５電極
３３    第６電極
３４    第３半導体層
３５    第１接続電極
３６    第２接続電極
４０    遮光層
５０    検査用ＴＦＴ
１００、２００、３００Ａ、３００Ｂ、３００’    アクティブマトリクス基板
４００、５００    アクティブマトリクス基板
Ｐ    画素領域
Ｃ、ＣＡ、ＣＢ、ＣＣ、ＣＤ    カット部
ＭＡ、ＭＢ、ＭＣ、ＭＤ、Ｍ１、Ｍ２    メルト部
ｃｌ１    第１接続配線
ｃｌ２    第２接続配線
ＤＲ    表示領域
ＦＲ    周辺領域
ＧＬ    ゲート配線
ＳＬ    ソース配線
ＭＬ    ＧＤＭ配線
ＣＬ    コモン配線
ＴＬ    検査用配線
ＳＢ    共通線（ショートバー）
ＶＬ    電源配線
【図１】
2019184938.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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