(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置ＳＡは、半導体基板１上に形成されたパッド電極ＰＡと、パッド電極ＰＡ上に形成された導体柱１３と、導体柱１３上に形成され、ニッケル膜からなるキャップ膜１４と、配線基板ＷＢ内に形成された端子ＴＡと、端子ＴＡ上に形成され、リンを含有するニッケル膜からなる金属膜１８と、キャップ膜１４と金属膜１８との間に介在し、錫を主成分とする半田層２０と、半田層２０と金属膜１８との間に介在し、錫と銅とを含む合金層２１と、を有する。【選択図】図１５
2019134007.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたパッド電極と、
前記パッド電極上に形成された導体柱と、
前記導体柱上に形成され、ニッケル膜からなるキャップ膜と、
配線基板内に形成された端子と、
前記端子上に形成され、リンを含有するニッケル膜からなる第１金属膜と、
前記キャップ膜と前記第１金属膜との間に介在し、錫を主成分とする半田層と、
前記半田層と前記第１金属膜との間に介在し、錫と銅とを含む第１合金層と、
を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
さらに、
前記キャップ膜と前記半田層との間に介在し、銅膜からなる第２金属膜、
を有する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
さらに、
前記第２金属膜と前記半田層との間に介在し、錫と銅とを含む第２合金層、
を有する、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２金属膜の幅は、前記キャップ膜の幅よりも狭い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
さらに、
前記第１金属膜と前記第１合金層との間に介在し、銅膜からなる第３金属膜、
を有する、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記導体柱の膜厚は、前記半田層の膜厚よりも厚い、半導体装置。
【請求項７】
（ａ）半導体基板上に形成されたパッド電極と、前記パッド電極上に形成された導体柱と、前記導体柱上に形成され、ニッケル膜からなるキャップ膜と、前記キャップ膜上に形成され、銅膜からなる第１金属膜と、前記第１金属膜上に形成され、錫を主成分とする第１半田層と、を含む半導体チップを準備する工程、
（ｂ）端子と、前記端子上に形成され、リンを含有するニッケル膜からなる第２金属膜と、前記第２金属膜上に形成され、錫を主成分とする第２半田層と、を含む配線基板を準備する工程、
（ｃ）前記第１半田層と前記第２半田層とを接触させた状態で、前記半導体チップおよび前記配線基板に熱処理を施し、前記第１半田層と前記第２半田層とを溶融して第３半田層を形成する工程、
を有し、
前記（ｃ）工程では、前記第２金属膜と前記第３半田層との間に、錫と銅とを含む第１合金層が形成される、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１金属膜と前記第３半田層との間に、錫と銅とを含む第２合金層が形成される、半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記（ａ）工程では、前記第１金属膜の幅は、前記キャップ膜の幅よりも狭く、
前記（ｃ）工程では、前記第３半田層は、前記第１金属膜の側壁を覆うように形成される、半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法において、
さらに、
（ｄ）前記半導体チップと前記配線基板との間に、封止材を注入する工程、
を有し、前記封止材は、前記導体柱、前記キャップ膜、前記第１金属膜、および、前記第３半田層の側壁を覆っている、半導体装置の製造方法。
【請求項１１】
請求項７に記載の半導体装置の製造方法において、
さらに、
（ｅ）前記配線基板の前記端子と反対側の面に形成されたランドに、半田ボールを接続する工程、
を有する、半導体装置の製造方法。
【請求項１２】
（ａ）半導体基板上に形成されたパッド電極と、前記パッド電極上に形成された導体柱と、前記導体柱上に形成され、ニッケル膜からなるキャップ膜と、前記キャップ膜上に形成され、錫を主成分とする第１半田層と、を含む半導体チップを準備する工程、
（ｂ）端子と、前記端子上に形成され、リンを含有するニッケル膜からなる第１金属膜と、前記第１金属膜上に形成され、銅膜からなる第２金属膜と、前記第２金属膜上に形成され、錫を主成分とする第２半田層と、を含む配線基板を準備する工程、
（ｃ）前記第１半田層と前記第２半田層とを接触させた状態で、前記半導体チップおよび前記配線基板に熱処理を施し、前記第１半田層と前記第２半田層とを溶融して第３半田層を形成する工程、
を有し、
前記（ｃ）工程では、前記第２金属膜と前記第３半田層との間に、錫と銅とを含む第１合金層が形成される、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記キャップ膜と前記第３半田層との間に、錫と銅とを含む第２合金層が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、バリアメタル仕様の配線基板を用いた半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１３−２１１５１１号公報（特許文献１）には、半導体チップＳＣの電極パッドＰＡＤと配線基板ＩＮＴの接続端子ＴＥＲとの間を、ＣｕピラーＰＩＬとハンダ層ＳＯＬとからなるバンプ電極で接続した構造が開示されている。また、エレクトロマイグレーションにより、ＣｕピラーＰＩＬからＳｎ系のハンダ層ＳＯＬにＣｕが拡散するのを防止する為に、ＣｕピラーＰＩＬとハンダ層ＳＯＬとの間にＮｉ層ＮＩＬを介在させることが開示されている。
【０００３】
特開２０１４−５３６０８号公報（特許文献２）には、めっき法を用いたバリアメタル仕様の配線基板が開示されている。つまり、配線基板の回路パターン（前述の「接続端子」）の表面は、ニッケル層／金層の積層膜またはニッケル層／パラジウム層／金層の積層膜で覆われている。そして、めっき法としては、ＥＮＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ  Ｎｉｃｋｅｌ  Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ：無電解ニッケル／置換金）、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ  Ｎｉｃｋｅｌ  Ｅｌｅｃｔｒｏｌｅｓｓ  Ｐａｌｌａｄｉｕｍ  Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ：無電解ニッケル／無電解パラジウム／置換金）などの無電解金めっき系列の表面処理が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２１１５１１号公報
【特許文献２】特開２０１４−５３６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、特許文献１の半導体チップを、特許文献２の配線基板に実装した半導体装置を検討している。本願発明者の検討によれば、このような半導体装置において、半導体チップの電極パッドと配線基板の接続端子とを接続するバンプ電極のエレクトロマイグレーション寿命が短くなることが判明した。言い換えると、半導体チップと配線基板との接続構造において、エレクトロマイグレーション寿命が短くなり、半導体装置の信頼性が確保できないことが判明した。
【０００６】
つまり、バリアメタル仕様の配線基板を用いた半導体装置において、その信頼性向上が求められている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、半導体基板上に形成されたパッド電極と、パッド電極上に形成された導体柱と、導体柱上に形成され、ニッケル膜からなるキャップ膜と、配線基板内に形成された端子と、端子上に形成され、リンを含有するニッケル膜からなる金属膜と、キャップ膜と金属膜との間に介在し、錫を主成分とする半田層と、半田層と金属膜との間に介在し、錫と銅とを含む合金層と、を有する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態における半導体装置の上面図である。
【図２】本実施の形態における半導体装置の下面図である。
【図３】本実施の形態における半導体装置の部分断面図である。
【図４】本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図５】本実施の形態の半導体装置の製造工程中の要部断面図である。
【図６】図５のＡ部の構成を示す要部断面図である。
【図７】本実施の形態の半導体チップの構成を示す要部断面図である。
【図８】本実施の形態の半導体チップの製造工程中の要部断面図である。
【図９】図８に続く、半導体チップの製造工程中の要部断面図である。
【図１０】図９に続く、半導体チップの製造工程中の要部断面図である。
【図１１】図１０に続く、半導体チップの製造工程中の要部断面図である。
【図１２】本実施の形態の半導体装置の製造工程中の要部断面図である。
【図１３】図１２のＢ部の構成を示す要部断面図である。
【図１４】本実施の形態の半導体装置の製造工程中の要部断面図である。
【図１５】図１４のＣ部の構成を示す要部断面図である。
【図１６】本実施の形態の半導体装置の製造工程中の要部断面図である。
【図１７】本実施の形態の半導体装置の製造工程中の要部断面図である。
【図１８】本実施の形態の半導体装置の効果を示す図面である。
【図１９】比較例である半導体装置の要部断面図である。
【図２０】図１９のＤ部の構成を示す断面図である。
【図２１】変形例１における半導体装置の製造工程中の要部断面図である。
【図２２】変形例１における半導体装置の製造工程中の要部断面図である。
【図２３】変形例２における半導体装置の製造工程中の要部断面図である。
【図２４】変形例２における半導体装置の製造工程中の要部断面図である。
【図２５】変形例２における半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態）
＜半導体装置の構造＞
図１は、本実施の形態における半導体装置の上面図である。図２は、本実施の形態における半導体装置の下面図である。図３は、本実施の形態における半導体装置の部分断面図である。
【００１７】
図１に示すように、本実施の形態における半導体装置ＳＡは、例えば、正方形の配線基板ＷＢを有し、この配線基板ＷＢの主面の中央部に封止材（アンダーフィル）ＵＦを介して、例えば、長方形の半導体チップＣＨＰが搭載されている。図１に示すように、半導体チップＣＨＰのサイズは、配線基板ＷＢのサイズよりも小さくなっている。なお、配線基板ＷＢは、長方形であっても良く、半導体チップＣＨＰは、正方形であっても良い。
【００１８】
続いて、図２に示すように、配線基板ＷＢの裏面には、複数の半田ボールＳＢがアレイ状に配置されている。図２では、例えば、配線基板ＷＢの外周部（外縁部）に沿って、４列に半田ボールＳＢが配置されている例が示されている。これらの半田ボールＳＢは、半導体装置ＳＡを外部機器と接続するための外部接続端子として機能する。すなわち、半田ボールＳＢは、半導体装置ＳＡを、例えば、マザーボードに代表される回路基板に搭載する際に使用される。半田ボールＳＢは、配線基板ＷＢの裏面の全域にわたって、マトリックス状に配置することも出来る。
【００１９】
図３は、本実施の形態における半導体装置ＳＡの部分断面図である。配線基板ＷＢは、多層配線構造を有するが、図３では、コア層ＣＬと、コア層ＣＬの主面側の配線ＷＬ１と裏面側の配線ＷＬ２を、それぞれ一層のみ示している。配線ＷＬ１およびＷＬ２は、銅（Ｃｕ）膜で構成されている。コア層ＣＬの主面側に形成された配線ＷＬ１は、その上面および側面をソルダレジスト膜ＳＲ１で被覆されている。配線ＷＬ１の一部に形成された端子ＴＡは、ソルダレジスト膜ＳＲ１に設けられた開口部で、ソルダレジスト膜ＳＲ１から露出しており、その開口部で、バンプ電極ＢＥ２に接続されている。コア層ＣＬの裏面側に形成された配線ＷＬ２は、その下面および側面をソルダレジスト膜ＳＲ２で被覆されている。配線ＷＬ２の一部に形成されたランドＬＮＤは、ソルダレジスト膜ＳＲ２に設けられた開口部で、ソルダレジスト膜ＳＲ２から露出しており、その開口部で、半田ボールＳＢがランドＬＮＤに接続されている。主面の配線ＷＬ１は、コア層ＣＬを貫通するヴィア内に設けられた配線ＷＬ３によって、裏面の配線ＷＬ２と接続されている。ソルダレジスト膜ＳＲ１およびＳＲ２は、絶縁性の樹脂からなる絶縁膜であり、コア層ＣＬは、例えば、ガラスエポキシ樹脂などの絶縁性樹脂基板からなる。
【００２０】
配線基板ＷＢ上には、半導体チップＣＨＰが搭載されており、半導体チップＣＨＰの主面に形成されたパッド電極ＰＡに接続しているバンプ電極ＢＥ２は、ソルダレジスト膜ＳＲ１から露出した端子ＴＡと接続されている。そして、半導体チップＣＨＰと配線基板ＷＢとの隙間には封止材（アンダーフィル）ＵＦが充填されている。つまり、半導体チップＣＨＰの主面が配線基板ＷＢの主面と対向するように、半導体チップＣＨＰは、バンプ電極ＢＥ２を介して、配線基板ＷＢの主面上に搭載されている。そして、半導体チップＣＨＰの主面と配線基板ＷＢの主面との間は、封止材ＵＦで完全に埋められており、複数のバンプ電極ＢＥ２間も封止材ＵＦで完全に埋められている。つまり、バンプ電極ＢＥ２の側壁（側面、表面）は、全周囲において、封止材ＵＦに接触している。封止材ＵＦは、たとえば、バンプ電極ＢＥ２と端子ＴＡの接合部にかかる応力を緩和するために設けられており、たとえば、エポキシ樹脂などの絶縁性樹脂膜からなる。
【００２１】
＜半導体装置の製造方法＞
次に、図４〜図１７を用いて、本実施の形態の半導体装置の製造方法を説明する。図４は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図５は、本実施の形態の半導体装置の製造工程中の要部断面図であり、半導体チップの概略的な断面図を示している。図６は、図５のＡ部の構成を示す要部断面図であり、図７は、本実施の形態の半導体チップの構成を示す要部断面図である。さらに、図８から図１１は、半導体チップの製造工程中の要部断面図である。図１２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図１３は、図１２のＢ部の構成を示す要部断面図である。図１４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図１５は、図１４のＣ部の構成を示す要部断面図である。図１６および図１７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【００２２】
図４に示すように、本実施の形態の半導体装置の製造方法は、半導体チップ準備工程、配線基板準備工程、半導体チップ接続工程、封止材注入工程および半田ボール形成工程を有する。そして、半導体チップ準備工程と配線基板準備工程とを実施した後に、順に、半導体チップ接続工程、封止材注入工程および半田ボール形成工程を実施する。
【００２３】
まず、図４の半導体チップ準備工程を実施する。図５に示すように、半導体チップＣＨＰは、複数のパッド電極ＰＡと、各パッド電極ＰＡ上に形成されたバンプ電極ＢＥ１を有する。図６に示すように、バンプ電極ＢＥ１は、シード層１２、導体柱１３、キャップ膜１４、金属膜１５および半田層１６が順に積層された構成を有する。なお、図６では、半導体チップＣＨＰの主面を下側に表示している。
【００２４】
図６に示すように、半導体基板１上には、パッド電極ＰＡが形成されている。半導体基板１上には、パッド電極ＰＡを覆うように、無機絶縁膜からなる表面保護膜（保護膜、絶縁膜）１０が形成されている。表面保護膜１０は、例えば、酸化シリコン膜と窒化シリコン膜との積層構造で構成され、後述する半導体素子および配線を機械的に保護している。また、表面保護膜１０上には、例えば、ポリイミド樹脂膜からなる保護膜（有機絶縁膜）１１が形成されている。表面保護膜１０は、開口１０ａを有し、開口１０ａからパッド電極ＰＡが露出している。また、保護膜１１は、開口１０ａよりも小さい径の開口１１ａを有し、開口１１ａからパッド電極ＰＡが露出している。そして、開口１１ａを介して、バンプ電極ＢＥ１がパッド電極ＰＡに接続している。
【００２５】
図６に示すように、バンプ電極ＢＥ１と半導体チップＣＨＰとの間には、保護膜１１が介在しているため、バンプ電極ＢＥ１に加わる応力が半導体チップＣＨＰに伝播するのを抑制し、半導体チップＣＨＰにクラックが発生するのを防止することができる。
【００２６】
図７に示すように、半導体チップＣＨＰは、半導体基板１に形成されたｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）等の半導体素子、ならびに、半導体基板１上に形成された第１層Ｃｕ配線５、第２層Ｃｕ配線７、および、第３層Ａｌ配線９を含む。
【００２７】
図７に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１にはｐ型ウエル２Ｐ、ｎ型ウエル２Ｎおよび素子分離溝３が形成されており、素子分離溝３の内部には、例えば酸化シリコン膜からなる素子分離膜３ａが埋め込まれている。
【００２８】
上記ｐ型ウエル２Ｐ内にはｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成されている。ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、素子分離溝３で規定された活性領域に形成され、ｐ型ウエル２Ｐ内に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル２Ｐ上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。また、上記ｎ型ウエル２Ｎ内にはｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成されており、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）は、ソース領域ｐｓおよびドレイン領域ｐｄと、ｎ型ウエル２Ｎ上にゲート絶縁膜ｐｉを介して形成されたゲート電極ｐｇとを有している。
【００２９】
上記ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の上部には、これらの半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図７には、多層配線の一例として、銅合金を主体とする金属膜で構成された２層の配線層（第１層Ｃｕ配線５、第２層Ｃｕ配線７）とＡｌ合金を主体とする金属膜で構成された１層の配線層（第３層Ａｌ配線９）が示されている。配線層とは、各配線層で形成された複数の配線を纏めて表す場合に使用する。配線層の膜厚は、第２層の配線層は第１層の配線層より厚く、第３層の配線層は第２層の配線層よりも厚い。
【００３０】
ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）と第１層Ｃｕ配線５との間、第１層Ｃｕ配線５と第２層Ｃｕ配線７との間、および、第２層Ｃｕ配線７と第３層Ａｌ配線９との間には、それぞれ酸化シリコン膜などからなる層間絶縁膜４、６、８と、３層の配線間を電気的に接続するプラグｐ１、ｐ２、ｐ３が形成されている。
【００３１】
上記層間絶縁膜４は、例えば半導体素子を覆うように、半導体基板１上に形成され、第１層Ｃｕ配線５は、この層間絶縁膜４上の絶縁膜５ａ内に形成される。第１層Ｃｕ配線５は、例えば層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のソース領域ｎｓ、ドレイン領域ｎｄ、ゲート電極ｎｇに電気的に接続される。また、第１層Ｃｕ配線５は、層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のソース領域ｐｓ、ドレイン領域ｐｄ、ゲート電極ｐｇに電気的に接続される。ゲート電極ｎｇ、ｐｇと第１層Ｃｕ配線５との接続は図示していない。プラグｐ１、ｐ２、ｐ３は金属膜、例えばＷ（タングステン）膜で構成される。第１層Ｃｕ配線５は、絶縁膜５ａの配線溝にダマシン法で形成されており、第１層Ｃｕ配線５は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする導体膜は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、または、アクチノイド系金属などの合金）から形成される。
【００３２】
第２層Ｃｕ配線７は、例えば層間絶縁膜６に形成されたプラグｐ２を介して第１層Ｃｕ配線５に電気的に接続される。第３層Ａｌ配線９は、例えば層間絶縁膜８に形成されたプラグｐ３を介して第２層Ｃｕ配線７に電気的に接続される。プラグｐ３は金属膜、例えばＷ（タングステン）膜で構成される。
【００３３】
第２層Ｃｕ配線７は、プラグｐ２と一体に層間絶縁膜６に形成されており、第２層Ｃｕ配線７およびプラグｐ２は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。そして、バリア導体膜と銅を主体とする導体膜は、第１層Ｃｕ配線５と同様の材料からなる。
【００３４】
また、第１層Ｃｕ配線５と層間絶縁膜６との間、および、第２層Ｃｕ配線７と層間絶縁膜８との間には、層間絶縁膜６または８への銅の拡散を防止するバリア絶縁膜を設けるのが好適であり、バリア絶縁膜は、ＳｉＣＮ膜またはＳｉＣＮとＳｉＣＯ膜との積層膜を用いることができる。
【００３５】
また、第３層Ａｌ配線９は、アルミニウム合金膜（例えば、ＳｉおよびＣｕを添加したＡｌ膜）からなるが、Ｃｕ配線としても良い。
【００３６】
また、層間絶縁膜４は、酸化シリコン膜（ＳｉＯ２）からなるが、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成してよいことは勿論である。
【００３７】
多層配線の最上層の配線層である上記第３層Ａｌ配線９の上部には、前述の表面保護膜１０が形成されている。そして、この表面保護膜１０に形成された開口（パッド開口）１０ａの底部に露出した最上層の配線層である第３層Ａｌ配線９は、パッド電極（パッド、電極パッド）ＰＡを構成している。
【００３８】
次に、図８から図１１を用いて、バンプ電極ＢＥ１の製造方法を説明する。
【００３９】
図８に示すように、半導体基板１上に、パッド電極ＰＡの一部を露出する開口１１ａを有する保護膜１１を形成する。
【００４０】
次に、図９に示すように、保護膜１１上に、銅膜からなるシード層１２を形成する。シード層１２は、例えば、スパッタリング法を用いて形成し、その膜厚を１００〜５００ｎｍとする。シード層１２は、開口１１ａにおいて、パッド電極ＰＡと接触している。なお、パッド電極ＰＡとシード層１２との間に、パッド電極ＰＡとシード層１２との反応を防止するために、バリア層を介在させるのが好ましい。バリア層は、例えば、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層構造とし、その膜厚は、１０ｎｍ、５０ｎｍとする。次に、シード層１２上にレジスト層ＰＲを形成する。レジスト層ＰＲは、バンプ電極ＢＥ１を形成する領域に開口ＰＲａを有する。
【００４１】
次に、図１０に示すように、電解メッキ法を用いて、開口ＰＲａ内に、順に、導体柱１３、キャップ膜１４、金属膜１５および半田層１６を形成する。導体柱１３は、例えば、銅（Ｃｕ）膜からなり、その膜厚は、およそ５０μｍである。キャップ膜１４は、例えば、ニッケル（Ｎｉ）膜からなり、その膜厚は、０．１〜１０μｍである。金属膜１５は、銅（Ｃｕ）膜からなり、その膜厚は、およそ３〜５μｍである。半田層１６は、錫（Ｓｎ）を主成分とするＳｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｚｎ、Ｓｎ−Ａｇ−ＢｉおよびＳｎ−Ａｇ−Ｉｎ系などを用いることができ、その膜厚は、例えば５〜２０μｍとする。
【００４２】
次に、図１１に示すように、レジスト層ＰＲを除去し、導体柱１３、キャップ膜１４、金属膜１５および半田層１６から露出した領域のシード層１２を除去する。次に、半田層１６に、その融点以上の熱処理を施し、図６に示すように半田層１６の形状を略半球状とする。こうして、図６に示すように、パッド電極ＰＡ上に、シード層１２、導体柱１３、キャップ膜１４、金属膜１５および半田層１６とで構成されたバンプ電極ＢＥ１が形成される。
【００４３】
次に、図４の配線基板準備工程を実施する。図１２に示すように、その主面側に複数の端子ＴＡを有し、その裏面側に複数のランドＬＮＤを有する配線基板ＷＢを準備する。図１３に示すように、銅（Ｃｕ）膜からなる端子ＴＡは、ソルダレジスト膜ＳＲ１で覆われているが、端子ＴＡの上面の一部は、開口ＳＲ１ａから露出している。本実施の形態のバリアメタル仕様の配線基板ＷＢでは、開口ＳＲ１ａにおいて、端子ＴＡは、順に、金属膜１８およびバリア層１９で覆われており、バリア層１９上に半田層１７が形成されている。ここで、金属膜１８は、無電解めっき法で形成されたＮｉ膜からなる。無電解めっき法で形成されたＮｉ膜は、還元剤としてリン（Ｐ）を含有しており、Ｎｉ−Ｐと表示される。金属膜１８は、リン（Ｐ）を含有するニッケル（Ｎｉ）膜である。バリア層１９は、無電解めっき法で形成したパラジウム（Ｐｄ）膜および浸漬めっき法で形成した金（Ａｕ）膜の積層構造膜、または、浸漬めっき法で形成した金（Ａｕ）膜の単層膜で構成されている。また、半田層１７は、前述の半田層１６と同様である。なお、図示していないが、配線基板ＷＢのランドＬＮＤの上にも、前述の金属膜１８およびバリア層１９が、形成されている。
【００４４】
次に、図４の半導体チップ接続工程を実施する。図１４に示すように、図６に示す半田層１６を、図１３に示す半田層１７と接触させ、半田層１６および１７の融点以上の温度（例えば、２２０〜２６０℃）でリフロー（熱処理）工程を実施する。そして、半田層１６および１７を溶融し、両者が一体となった半田層２０を形成して、パッド電極ＰＡと端子ＴＡを電気的に接続する。具体的には、図１５に示すように、図６に示す半田層１６と図１３に示す半田層１７とが一体となり、半田層２０が形成される。また、リフロー工程で、金属膜１５に含まれる銅（Ｃｕ）が半田層２０に拡散し、金属膜１５と半田層２０との界面および金属膜１８と半田層２０との界面に、それぞれ、銅（Ｃｕ）と錫（Ｓｎ）からなる合金層２１が形成される。なお、図１３に示したバリア層１９は、リフロー工程で、半田層２０内に拡散するため、図１５には示していない。
【００４５】
なお、図１５に示すように、パッド電極ＰＡと端子ＴＡとを接続する積層構造の導体層をバンプ電極ＢＥ２と呼ぶ。つまり、バンプ電極ＢＥ２は、順に、シード層１２、導体柱１３、キャップ膜１４、金属膜１５、合金層２１、半田層２０、合金層２１、および、金属膜１８で構成されている。ここで、導体柱１３は、バンプ電極ＢＥ２の高さを確保するために設けられており、その膜厚は、バンプ電極ＢＥ２を構成する他の導体膜の各々の膜厚よりも厚くするのが好ましい。また、キャップ膜１４は、リフロー工程において、半田層２０が導体柱１３の側壁に這い上がるのを防止する効果がある。
【００４６】
次に、図４の封止材注入工程を実施する。図１６に示すように、半導体チップＣＨＰと配線基板ＷＢとの隙間に絶縁性樹脂膜からなる封止材ＵＦを注入し、その後、加熱処理して、封止材ＵＦを硬化させる。
【００４７】
次に、図４の半田ボール形成工程を実施する。図１７に示すように、配線基板ＷＢのランドＬＮＤに半田ボールＳＢを接着する。こうして、本実施の形態の半導体装置ＳＡが完成する。
【００４８】
なお、本実施の形態では、図１５に示すように、金属膜１８と半田層２０との界面に、銅（Ｃｕ）と錫（Ｓｎ）からなる合金層２１が形成されていることが肝要である。リフロー工程において、金属膜１８と半田層２０との界面に、合金層２１を設けたことで、半導体装置の動作時に、金属膜１８から半田層２０へニッケル（Ｎｉ）が拡散するのを防止することができる。後述するが、金属膜１８内に脆弱層２２が形成されるのを防止することができ、端子ＴＡと半田層２０との間に発生する断線を防止することができる。
【００４９】
この点について、比較例を用いて説明する。図１９は、比較例である半導体装置の要部断面図であり、図２０は、図１９のＤ部の構成を示す断面図である。図１９に示すように、比較例の半導体装置では、上記実施の形態とは異なり、金属膜１５が形成されていない。
【００５０】
図１９に示すように、比較例の半導体装置において、動作加速試験を実施すると、端子ＴＡと半田層２０との界面に脆弱層２２が形成され、この脆弱層２２にクラックが発生し、端子ＴＡとパッド電極ＰＡとの接続が断線することが判明した。動作加速試験において、脆弱層２２の形成には電流方向依存性が存在し、パッド電極ＰＡから端子ＴＡに向かって電流を流した場合にのみ、脆弱層２２が形成されることが判明した。
【００５１】
図２０は、動作加速試験において、動作時間の異なる３つの状態（ａ）〜（ｃ）を示している。状態（ａ）、（ｂ）、（ｃ）の順に、動作時間が長くなっている。動作時間が経過するとともに、金属膜１８に脆弱層２２で形成され、金属膜１８中にクラックが発生することが判明した。パッド電極ＰＡから端子ＴＡに向かって電流を流した場合、図２０に示すように、電子は端子ＴＡからパッド電極ＰＡに向かって流れる。この時、エレクトロマイグレーションにより、無電解Ｎｉ−Ｐからなる金属膜１８中のニッケル（Ｎｉ）が半田層２０内に拡散する。ニッケル（Ｎｉ）が抜けた領域にはスジ状のボイド２３を多く含むＮｉ３Ｐ層からなる脆弱層２２が形成され、脆弱層２２と端子ＴＡとの界面にクラックが発生する。なお、端子ＴＡからパッド電極ＰＡに向かって電流を流した場合には、キャップ膜１４内に前述の脆弱層２２は形成されなかった。キャップ膜１４は、電界めっきで形成された膜であり、Ｐを含有しないため、エレクトロマイグレーションのストレス下でＮｉが半田層２０内に拡散してもＮｉ３Ｐ層からなる脆弱層は形成されないと言える。
【００５２】
比較例に対し、本実施の形態では、半導体体装置ＳＡの製造工程であるリフロー工程において、図１５に示すように、金属膜１８と半田層２０との界面に合金層２１を形成しているため、半導体装置ＳＡの動作時に、金属膜１８から半田層２０中にニッケル（Ｎｉ）が拡散するのを防止することができる。つまり、図１９に示す脆弱層２２の形成を防止することが出来る。
【００５３】
従って、合金層２１は、金属膜１８と半田層２０との界面において、開口ＳＲ１ａの全域に所望の厚さ以上に形成されていることが好ましい。リフロー工程の後に、所望の膜厚の合金層２１が、金属膜１８と半田層２０との界面に形成されていれば、金属膜１５は、必ずしも残っている必要はない。ただし、金属膜１８と半田層２０との界面に所望の膜厚の合金層２１を形成するためには、図１５に示すように、リフロー工程後に、キャップ膜１４と合金層２１との間に金属膜１５が残っていることが好適である。金属膜１８と半田層２０との界面に形成する合金層２１の膜厚は、リフロー温度および時間で制御するのが好適であるためである。つまり、リフロー後に、金属膜１５が残る程度の膜厚としておくことが肝要となる。そのためには、図１１における金属膜１５の膜厚は、例えば、３μｍ以上とすることが好ましい。また、金属膜１５の膜厚を厚くし過ぎると、リフロー中に金属膜１５の残膜の側壁に半田層２０が這い上がり、バンプ電極ＢＥ２の高さを制御することが難しくなる可能性がある。この点を考慮すると、金属膜１５の膜厚は、５μｍ以下とするのが好ましい。
【００５４】
図１８は、本実施の形態の半導体装置の効果を示す図面である。横軸は、故障時間ｔｔｆ（Ｔｉｍｅ  Ｔｏ  Ｆａｉｌｕｒｅ）、縦軸は、累積故障確率（Ｃｕｍｕｌａｔｉｖｅ  Ｆａｉｌｕｒｅ）を示している。グラフ（Ａ）が本実施の形態の半導体装置、グラフ（Ｂ）が比較例の半導体装置である。本実施の形態の半導体装置では、比較例に対して、ｔ０．１寿命（累積故障確率０．１％におけるＥＭ（ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ）寿命）が４倍程度改善していること確認された。
【００５５】
＜変形例１＞
図２１および図２２は、変形例１における半導体装置の製造工程中の要部断面図である。上記実施の形態と共通する構成には同様の符号を付している。図２１および図２２は、それぞれ、上記実施の形態の図６および図１５に対応している。
【００５６】
図２１に示すように、金属膜１５ａの幅Ｗ１は、キャップ膜１４の幅Ｗ２よりも小さい。つまり、金属膜１５ａの側壁は、その全周において半田層１６で覆われている。そして、図２２に示すように、リフロー工程を経ると、上記実施の形態と同様に、金属膜１５ａと半田層２０との界面、および、金属膜１８と半田層２０との界面に合金層２１ａがそれぞれ形成されている。
【００５７】
このような構成としたことで、図２２に示すように、半田層２０が導体柱１３の側壁に這い上がる確率を低減することができる。上記実施の形態の図１５の場合、金属膜１５の側壁に半田層２０が這い上がることが想定され、それがキャップ膜１４を超えて、導体柱１３の側壁に這い上がる危険性がある。図２２では、金属膜１５ａの端部がキャップ膜１４の端部よりも内側に位置しているため、半田層２０が導体柱１３の側壁に這い上がる確率を低減することができる。
【００５８】
＜変形例２＞
図２３から図２５は、変形例２における半導体装置の製造工程中の要部断面図である。上記実施の形態と共通する構成には同様の符号を付している。図２３は、上記実施の形態の図１３に、図２４は、上記実施の形態の図６に、図２５は、上記実施の形態の図１５に、それぞれ対応している。
【００５９】
図２３に示すように、配線基板ＷＢの端子ＴＡ上には、順に、金属膜１８、バリア層１９および金属膜１５ｂが形成されており、金属膜１５ｂ上に半田層１７が形成されている。ここで、金属膜１５ｂは、銅（Ｃｕ）膜からなる。
【００６０】
変形例２では、金属膜１５ｂを配線基板ＷＢ側に設けたので、図２４に示すように、半導体チップＣＨＰ側のキャップ膜１４と半田層１６との間には、銅（Ｃｕ）膜からなる金属膜は設けられていない。半田層１６は、キャップ膜１４に接触している。そして、図２５に示すように、リフロー工程を経ると、上記実施の形態と同様に、キャップ膜１４と半田層２０との界面、および、金属膜１５ｂと半田層２０との界面に合金層２１ｂがそれぞれ形成されている。
【００６１】
合金層２１ｂが形成されているため、半導体装置ＳＡの動作時において、金属膜１８から半田層２０中にニッケル（Ｎｉ）が拡散するのを防止することができる。つまり、図１９に示す脆弱層２２の形成を防止することが出来る。
【００６２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００６３】
１  半導体基板
２Ｐ  ｐ型ウエル
２Ｎ  ｎ型ウエル
３  素子分離溝
３ａ  素子分離膜
４、６、８  層間絶縁膜
５  第１層Ｃｕ配線
５ａ  絶縁膜
７  第２層Ｃｕ配線
９  第３層Ａｌ配線
１０  表面保護膜（保護膜、絶縁膜）
１０ａ  開口
１１  保護膜（有機絶縁膜）
１１ａ  開口
１２  シード層
１３  導体柱
１４  キャップ膜
１５、１５ａ、１５ｂ  金属膜
１６  半田層
１７  半田層
１８  金属膜
１９  バリア層
２０  半田層
２１、２１ａ、２１ｂ  合金層
２２  脆弱層
２３  ボイド
ＢＥ１、ＢＥ２  バンプ電極
ＣＨＰ  半導体チップ
ＣＬ  コア層
ＬＮＤ  ランド
ｐ１、ｐ２、ｐ３  プラグ
ＰＡ  パッド電極
ＰＲ  レジスト層
ＰＲａ  開口
Ｑｎ  ｎチャネル型ＭＩＳトランジスタ
Ｑｐ  ｐチャネル型ＭＩＳトランジスタ
ＳＡ  半導体装置
ＳＢ  半田ボール
ＳＲ１、ＳＲ２  ソルダレジスト膜
ＳＲ１ａ  開口
ＴＡ  端子
ＵＦ  封止材（アンダーフィル）
ＷＢ  配線基板
ＷＬ１、ＷＬ２、ＷＬ３  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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