(57)【要約】【課題】ノイズを増やすことなく階調が滑らかな画像を生成することができるようにする。【解決手段】撮像装置は、第１の期間では、光電変換に基づく信号と、固定信号とを比較し、第２の期間では、光電変換に基づく信号と、レベルが時間とともに変化する第１の参照信号とを比較する第１の比較器と、第２の期間では、第１のカウント値のカウントを行うカウンタと、第２の期間の第１の比較器の比較結果に応じたカウンタの第１のカウント値を保持する第１のメモリと、複数の画素のうちの一の画素の光電変換に基づく信号と、複数の画素のうちの他の画素の光電変換に基づく信号とを比較する第２の比較器と、第１の参照信号の傾きに応じて、第１のメモリに保持された第１のカウント値をビットシフトするビットシフト手段と、ビットシフト手段によりビットシフトされた第１のカウント値に対して、第２の比較器の比較結果に応じた値を加算する加算器とを有する。【選択図】図１
2019193006.tif 000002
【特許請求の範囲】
【請求項１】
各々が光電変換に基づく信号を出力する行列状に配置された複数の画素と、
第１の期間では、前記光電変換に基づく信号と、固定信号とを比較し、第２の期間では、前記光電変換に基づく信号と、レベルが時間とともに変化する第１の参照信号とを比較する第１の比較器と、
前記第２の期間では、第１のカウント値のカウントを行うカウンタと、
前記第２の期間の前記第１の比較器の比較結果に応じた前記カウンタの第１のカウント値を保持する第１のメモリと、
前記複数の画素のうちの一の画素の前記光電変換に基づく信号と、前記複数の画素のうちの他の画素の前記光電変換に基づく信号とを比較する第２の比較器と、
前記第１の参照信号の傾きに応じて、前記第１のメモリに保持された第１のカウント値をビットシフトするビットシフト手段と、
前記ビットシフト手段によりビットシフトされた第１のカウント値に対して、前記第２の比較器の比較結果に応じた値を加算する加算器とを有し、
前記第１の参照信号は、前記光電変換に基づく信号が前記固定信号より高輝度である場合には第１の傾きであり、前記光電変換に基づく信号が前記固定信号より低輝度である場合には前記第１の傾きより傾きが小さい第２の傾きであり、
前記第１の参照信号が第１の傾きである場合には、前記ビットシフト手段は、前記第１のメモリに保持された第１のカウント値に対してビットシフトを行い、前記加算器は、前記ビットシフト手段によりビットシフトされた第１のカウント値に対して、前記第２の比較器の比較結果に応じた値を加算することを特徴とする撮像装置。
【請求項２】
前記第２の比較器は、前記一の画素の前記光電変換に基づくアナログ信号と、前記他の画素の前記光電変換に基づくアナログ信号とを比較することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第２の比較器は、前記一の画素の出力信号と、前記他の画素の出力信号とを比較することを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記第２の比較器は、前記一の画素の前記光電変換に基づくデジタル信号と、前記他の画素の前記光電変換に基づくデジタル信号とを比較することを特徴とする請求項１に記載の撮像装置。
【請求項５】
前記第２の比較器は、前記一の画素についての前記第１のメモリに保持された第１のカウント値と、前記他の画素についての前記第１のメモリに保持された第１のカウント値とを比較することを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記第２の比較器は、前記一の画素の前記光電変換に基づく信号と、前記一の画素に対して同色の隣接する他の画素の前記光電変換に基づく信号とを比較することを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記第２の比較器は、前記一の画素の前記光電変換に基づく信号と、前記一の画素に対して同じ列の同色の隣接する他の行の画素の前記光電変換に基づく信号とを比較することを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記第２の比較器は、前記一の画素の前記光電変換に基づく信号と、前記一の画素に対して同じ行の同色の隣接する他の列の画素の前記光電変換に基づく信号とを比較することを特徴とする請求項６に記載の撮像装置。
【請求項９】
前記画素は、第３の期間では、リセット解除に基づく信号を出力し、
前記第１の比較器は、前記第３の期間では、前記リセット解除に基づく信号と、レベルが時間とともに変化する第２の参照信号とを比較し、
前記カウンタは、前記第３の期間では、第２のカウント値のカウントを行い、
前記第３の期間の前記第１の比較器の比較結果に応じた前記カウンタの第２のカウント値を保持する第２のメモリをさらに有することを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
【請求項１０】
前記第１のメモリに保持された第１のカウント値と前記第２のメモリに保持された第２のカウント値の差分を出力する差分手段をさらに有することを特徴とする請求項９に記載の撮像装置。
【請求項１１】
各々が光電変換に基づく信号を出力する行列状に配置された複数の画素を有する撮像装置の制御方法であって、
第１の比較器により、第１の期間では、前記光電変換に基づく信号と、固定信号とを比較するステップと、
前記第１の比較器により、第２の期間では、前記光電変換に基づく信号が前記固定信号より高輝度である場合には、前記光電変換に基づく信号と、第１の傾きを有する第１の参照信号とを比較し、前記光電変換に基づく信号が前記固定信号より低輝度である場合には、前記光電変換に基づく信号と、前記第１の傾きより傾きが小さい第２の傾きを有する第１の参照信号とを比較するステップと、
カウンタにより、前記第２の期間では、第１のカウント値のカウントを行うステップと、
第１のメモリにより、前記第２の期間の前記第１の比較器の比較結果に応じた前記カウンタの第１のカウント値を保持するステップと、
第２の比較器により、前記複数の画素のうちの一の画素の前記光電変換に基づく信号と、前記複数の画素のうちの他の画素の前記光電変換に基づく信号とを比較するステップと、
ビットシフト手段により、前記第１の参照信号が第１の傾きである場合には、前記第１のメモリに保持された第１のカウント値に対してビットシフトを行うステップと、
加算器により、前記第１の参照信号が第１の傾きである場合には、前記ビットシフト手段によりビットシフトされた第１のカウント値に対して、前記第２の比較器の比較結果に応じた値を加算するステップと
を有することを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および撮像装置の制御方法に関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルビデオカメラ等の撮像装置には、ＣＭＯＳイメージセンサ等の撮像素子が使用されている。撮像素子は、行列状に配列された画素の列毎にアナログデジタル（ＡＤ）変換を行うＡＤ変換器を備えることで、高速に信号を読み出すことができる。そのＡＤ変換の一つの方法として、列毎に配置された比較器で画素信号と時間的に変化するスロープ信号を比較し、画素信号のレベルに応じたＡＤ変換結果を取得する方法が知られている。
【０００３】
特許文献１では、この方法を用いた更なる高速化として、ＡＤ変換を行う信号が高輝度信号か低輝度信号であるかを判定し、その判定結果に適した傾きのスロープ信号を比較処理に使用する。このような方法では、ＡＤ変換時間を延ばさずに、高速なＡＤ変換を行うことができる。このＡＤ変換の特徴として、高輝度信号のＡＤ変換を行う場合、傾きの大きいスロープ信号を用いている。また、ＡＤ変換されたデジタル信号は、そのスロープ信号の傾きの大きさに応じて、最上位ビット側へビットシフトされる。
【０００４】
しかし、デジタル信号をビットシフトすると、本来は滑らかに変動する階調部分が階段状に見える。よって、ビットシフトにより階調の離散化が発生し、画質が低下することになる。ビットシフトによる階調の離散化を防ぐ方法として、特許文献２では、ビットシフトをした信号に対して、下位ビットにランダムビットを付加することで、階調を滑らかに再現する印象を与える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−９０８７号公報
【特許文献２】特開２００８−５３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献２では、デジタル信号にランダムビットを付加するため、ノイズを増やしていることになり、画質の低下につながる。
【０００７】
本発明の目的は、光電変換に基づく信号をＡＤ変換し、ノイズを増やすことなく、階調が滑らかな画像を生成することができるようにすることである。
【課題を解決するための手段】
【０００８】
本発明の撮像装置は、各々が光電変換に基づく信号を出力する行列状に配置された複数の画素と、第１の期間では、前記光電変換に基づく信号と、固定信号とを比較し、第２の期間では、前記光電変換に基づく信号と、レベルが時間とともに変化する第１の参照信号とを比較する第１の比較器と、前記第２の期間では、第１のカウント値のカウントを行うカウンタと、前記第２の期間の前記第１の比較器の比較結果に応じた前記カウンタの第１のカウント値を保持する第１のメモリと、前記複数の画素のうちの一の画素の前記光電変換に基づく信号と、前記複数の画素のうちの他の画素の前記光電変換に基づく信号とを比較する第２の比較器と、前記第１の参照信号の傾きに応じて、前記第１のメモリに保持された第１のカウント値をビットシフトするビットシフト手段と、前記ビットシフト手段によりビットシフトされた第１のカウント値に対して、前記第２の比較器の比較結果に応じた値を加算する加算器とを有し、前記第１の参照信号は、前記光電変換に基づく信号が前記固定信号より高輝度である場合には第１の傾きであり、前記光電変換に基づく信号が前記固定信号より低輝度である場合には前記第１の傾きより傾きが小さい第２の傾きであり、前記第１の参照信号が第１の傾きである場合には、前記ビットシフト手段は、前記第１のメモリに保持された第１のカウント値に対してビットシフトを行い、前記加算器は、前記ビットシフト手段によりビットシフトされた第１のカウント値に対して、前記第２の比較器の比較結果に応じた値を加算する。
【発明の効果】
【０００９】
本発明によれば、光電変換に基づく信号をＡＤ変換し、ノイズを増やすことなく、階調が滑らかな画像を生成することができる。
【図面の簡単な説明】
【００１０】
【図１】撮像素子の構成例を示すブロック図である。
【図２】画素部の等価回路図である。
【図３】撮像処理の流れを説明するタイミングチャートである。
【図４】画素部のＳ信号の階調を示すグラフである。
【図５】出力部の処理の手順を示すフローチャートである。
【図６】撮像素子の構成例を示すブロック図である。
【図７】撮像処理の流れを説明するタイミングチャートである。
【図８】画素部のＳ信号の階調を示すグラフである。
【図９】撮像素子の構成例を示すブロック図である。
【図１０】撮像処理の流れを説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態による撮像素子１００の構成例を示すブロック図である。撮像素子１００は、受光した被写体像を光電変換し、電気信号をデジタル信号として出力する。撮像素子１００は、画素部１０１、垂直走査回路１０２、スロープ信号生成回路１０３、第１の比較器１０４、選択回路１０５、ラッチ回路１０６、第１のメモリ部１０７、出力部１０８および水平走査回路１０９を有する。さらに、撮像素子１００は、出力線１１１、タイミング生成部１１２、第２の比較器１１３、カウンタ部１１４、スイッチ１１５、１１６、１１７、容量１１８、判定値生成部１１９および第２のメモリ部１２０を有する。出力部１０８は、ビットシフト回路１２１、加算器１２２および減算器１２３を有する。
【００１２】
画素部１０１は、行方向および列方向に２次元行列状に配置されている複数の画素１１０を有する。複数の画素１１０の各々は、光を電気に変換する光電変換素子を含み、光電変換により画素信号を生成する。複数の画素１１０には、ベイヤー配列のカラーフィルタが配置されている。Ｒの画素１１０は、赤のカラーフィルタが設けられた画素である。Ｇｒの画素１１０は、緑のカラーフィルタが設けられた画素である。Ｂの画素１１０は、青のカラーフィルタが設けられた画素である。Ｇｂの画素１１０は、緑のカラーフィルタが設けられた画素である。Ｒの画素１１０とＧｒの画素１１０は、同じ行に配置される。Ｂの画素１１０とＧｂの画素１１０は、同じ行に配置される。Ｒの画素１１０とＧｂの画素１１０は、同じ列に配置される。Ｂの画素１１０とＧｒの画素１１０は、同じ列に配置される。画素１１０の構成については後述する。画素部１０１は、画素１１０の各列の色毎に１本の出力線１１１を有し、画素部１０１の上下側に色毎の画素信号を出力する。Ｒの画素１１０は、出力線１１１を介して、画素信号を下側に出力する。Ｇｂの画素１１０は、出力線１１１を介して、画素信号を上側に出力する。Ｂの画素１１０は、出力線１１１を介して、画素信号を上側に出力する。Ｇｒの画素１１０は、出力線１１１を介して、画素信号を下側に出力する。画素部１０１の上側の回路部１２４は、画素部１０１の下側の回路と同様の回路を有する。
【００１３】
垂直走査回路１０２は、制御信号を複数の画素１１０に供給し、画素信号の出力を制御する。スロープ信号生成回路１０３は、図３に示すように、スロープ信号ＶＬ、基準信号ＶＲＥＦおよびスロープ信号ＶＨを生成する。基準信号ＶＲＥＦは、固定信号である。スロープ信号ＶＬおよびＶＨは、時間とともにレベルが変化する参照信号である。基準信号ＶＲＥＦは、Ｓ信号のレベルを判定するための信号である。Ｓ信号は、画素１１０の光電変換に基づく信号である。スロープ信号ＶＬは、Ｎ信号または低輝度のＳ信号と比較するための信号である。Ｎ信号は、画素１１０のリセット解除に基づく信号である。スロープ信号ＶＨは、高輝度のＳ信号と比較するための信号である。スロープ信号生成回路１０３は、スロープ信号ＶＬ、基準信号ＶＲＥＦおよびスロープ信号ＶＨを選択回路１０５に出力する。
【００１４】
選択回路１０５は、スロープ信号ＶＬ、基準信号ＶＲＥＦおよびスロープ信号ＶＨのうちのいずれか１つの信号を比較器１０４に出力する。比較器１０４は、選択回路１０５の出力信号と出力線１１１の画素信号を比較し、その比較結果をラッチ回路１０６に出力する。比較器１０４は、Ｓ信号と基準信号ＶＲＥＦを比較することにより、Ｓ信号が高輝度信号と低輝度信号のいずれであるかを判定する。選択回路１０５は、その判定結果に適した傾きのスロープ信号ＶＬまたはＶＨを比較器１０４に出力する。比較器１０４は、Ｓ信号とスロープ信号ＶＬまたはＶＨとを比較する。
【００１５】
カウンタ部１１４は、スロープ信号ＶＬまたはＶＨの立ち上がりから、スロープ信号ＶＬまたはＶＨが一定のレベルに達するまでカウント動作を行う。また、カウンタ部１１４は、カウント動作によって生成されるカウント値をラッチ回路１０６に随時出力する。ラッチ回路１０６は、メモリであり、比較器１０４の比較結果が反転した時に、カウンタ部１１４から供給されるカウント値をラッチ（保持）する。撮像素子１００は、カウント動作およびラッチを行うことによって、画素１１０から出力されたアナログ信号をデジタル信号に変換することができる。また、ラッチ回路１０６は、このラッチしたカウント値をＡＤ変換結果のデジタル信号としてメモリ部１０７に転送する。メモリ部１０７は、供給されたデジタル信号を保持する。メモリ部１０７は、各画素１１０のデジタルのＮ信号とデジタルのＳ信号を保持する。また、メモリ１０７は、Ｓ信号と基準信号ＶＲＥＦの比較結果をＪデータとして保持する。
【００１６】
スイッチ１１６は、出力線１１１と比較器１１３の第１の入力端子とを接続する。スイッチ１１７は、出力線１１１と容量１１８とを接続する。スイッチ１１５は、容量１１８と比較器１１３の第２の入力端子とを接続する。比較器１１３は、第１の入力端子と第２の入力端子の信号を比較し、その比較結果を判定値生成部１１９に出力する。判定値生成部１１９は、比較器１１３の比較結果に応じた判定値を出力する。メモリ部１２０は、判定値生成部１１９が出力する判定値を保持する。
【００１７】
水平走査回路１０９は、水平走査により、メモリ部１０７に保持されているＮ信号、Ｓ信号およびＪデータと、メモリ部１２０に保持されている判定値とを出力部１０８へ転送する。ビットシフト回路１２１は、Ｊデータに応じて、Ｓ信号をビットシフトする。加算器１２２は、メモリ部１２０の判定値およびＪデータに応じて、ビットシフト回路１２１が出力するＳ信号に対して、所定値を加算する。減算器１２３は、加算器１２２が出力するＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。すなわち、減算器１２３は、加算器１２２が出力するＳ信号と、メモリ部１０７のＮ信号との差分を出力する。タイミング生成部１１２は、撮像素子１００の駆動を行うための制御信号を生成する。
【００１８】
図２は、画素１１０の構成例を示す等価回路図である。画素１１０は、フォトダイオード２００、転送スイッチ２０１、リセットスイッチ２０２、蓄積容量２０３、ソースフォロワトランジスタ２０４および行選択スイッチ２０５を有する。フォトダイオード２００は、光電変換を行う光電変換素子であり、照射された光に応じた電荷を生成して蓄積する。転送スイッチ２０１は、信号ＰＴＸに応じて、フォトダイオード２００に蓄積されている電荷を蓄積容量２０３へ転送する。信号ＰＴＸは、垂直走査回路１０２により生成される。蓄積容量２０３は、転送スイッチ２０１により転送された電荷を蓄積する。リセットスイッチ２０２は、信号ＰＲＥＳに応じて、フォトダイオード２００または蓄積容量２０３に蓄積されている電荷をリセットする。信号ＰＲＥＳは、垂直走査回路１０２により生成される。ソースフォロワトランジスタ２０４は、蓄積容量２０３に蓄積されている電荷を増幅して電圧に変換する。リセットスイッチ２０２と、蓄積容量２０３と、ソースフォロワトランジスタ２０４とは、フローディングディフュージョンアンプを構成している。行選択スイッチ２０５は、信号ＰＳＥＬに応じて、ソースフォロワトランジスタ２０４の出力ノードと出力線１１１とを接続する。信号ＰＳＥＬは、垂直走査回路１０２により生成される。垂直走査回路１０２は、同じ行の画素１１０には、共通の信号ＰＴＸ，ＰＲＥＳ，ＰＳＥＬを出力する。
【００１９】
図３は、撮像素子１００の動作例を示すタイミングチャートである。撮像素子１００は、画素１１０の行毎に順に処理を行う。以下、図１を参照し、画素部１０１のｎ行目に配置された画素１１０に対するＡＤ変換結果動作の例を説明する。なお、図３のスイッチ１１５、１１６、１１７、比較器１１３出力のタイミングチャートの説明は、後述する。
【００２０】
時刻ｔ３００の前では、垂直走査回路１０２は、ｎ行目の信号ＰＲＥＳをハイレベルにする。すると、ｎ行目では、リセットスイッチ２０２は、蓄積容量２０３に蓄積されている不要電荷をリセットする。フォトダイオード２００は、露光期間では、光を電荷に変換して蓄積する。
【００２１】
時刻ｔ３００では、垂直走査回路１０２は、ｎ行目の信号ＰＳＥＬをハイレベルにする。すると、ｎ行目では、行選択スイッチ２０５は、ソースフォロワトランジスタ２０４の出力ノードと出力線１１１とを接続する。
【００２２】
時刻ｔ３０１では、ｎ行目の信号ＰＲＥＳをローレベルにする。すると、ｎ行目では、リセットスイッチ２０２がオフになり、蓄積容量２０３のリセットが解除される。ソースフォロワトランジスタ２０４は、蓄積容量２０３のリセット解除に基づく信号をＮ信号として出力線１１１に出力する。
【００２３】
時刻ｔ３０２では、スロープ信号生成回路１０３は、スロープ信号ＶＬのレベル変化を開始する。選択回路１０５は、スロープ信号ＶＬを比較器１０４に出力する。比較器１０４は、Ｎ信号とスロープ信号ＶＬとの比較を開始する。カウンタ部１１４は、カウント値のカウント動作を開始する。
【００２４】
時刻ｔ３０３では、スロープ信号ＶＬがＮ信号より大きくなる。すると、比較器１０４の出力信号がハイレベルからローレベルに反転する。ラッチ回路１０６は、比較器１０４の出力信号が反転すると、カウンタ部１１４のカウント値をラッチする。このカウント値がＮ信号のＡＤ変換結果のデジタル信号となる。ラッチ回路１０６は、そのラッチしたカウント値をデジタルのＮ信号としてメモリ部１０７に転送する。メモリ部１０７は、デジタルのＮ信号を保持する。
【００２５】
時刻ｔ３０４では、スロープ信号生成回路１０３は、スロープ信号ＶＬをリセットする。比較器１０４は、Ｎ信号とスロープ信号ＶＬとの比較を終了する。カウンタ部１１４は、カウント値のカウント動作を停止し、カウント値をリセットする。
【００２６】
時刻ｔ３０５では、垂直走査回路１０２は、ｎ行目の信号ＰＴＸをハイレベルにする。すると、ｎ行目では、転送スイッチ２０１は、フォトダイオード２００に蓄積されている電荷を蓄積容量２０３に転送する。ソースフォロワトランジスタ２０４は、蓄積容量２０３の電荷を増幅し、光電変換に基づく信号をＳ信号として出力線１１１に出力する。Ｓ信号は、Ｎ信号の成分を含む。
【００２７】
時刻ｔ３０６では、垂直走査回路１０２は、ｎ行目の信号ＰＴＸをローレベルにする。すると、ｎ行目では、転送スイッチ２０１がオフになり、フォトダイオード２００から蓄積容量２０３への電荷の転送が終了する。
【００２８】
時刻ｔ３０７〜ｔ３０８では、スロープ信号生成回路１０３は、基準信号ＶＲＥＦを出力する。選択回路１０５は、基準信号ＶＲＥＦを比較器１０４に出力する。比較器１０４は、Ｓ信号と基準信号ＶＲＥＦとを比較する。比較器１０４は、Ｓ信号が基準信号ＶＲＥＦより大きい（高輝度である）場合にはハイレベルの出力信号（Ｊデータ＝１）を出力し、Ｓ信号が基準信号ＶＲＥＦより小さい（低輝度である）場合にはローレベルの出力信号（Ｊデータ＝０）を出力する。図３の例では、Ｓ信号は基準信号ＶＲＥＦよりも大きいので、Ｊデータが１になる。比較器１０４は、Ｊデータを、選択回路１０５と、ラッチ回路１０６を介してメモリ部１０７に供給する。メモリ部１０７は、Ｊデータを保持する。
【００２９】
時刻ｔ３０９では、スロープ信号生成回路１０３は、スロープ信号ＶＬおよびＶＨのレベル変化を開始する。スロープ信号ＶＨは、スロープ信号ＶＬより傾きが大きい。選択回路１０５は、Ｊデータが１である場合にはスロープ信号ＶＨを比較器１０４に出力し、Ｊデータが０である場合にはスロープ信号ＶＬを比較器１０４に出力する。選択回路１０５がスロープ信号ＶＨを出力する場合には、比較器１０４は、Ｓ信号とスロープ信号ＶＨとの比較を開始する。Ｓ信号が高輝度信号である場合には、傾きが大きいスロープ信号ＶＨを用いることにより、高速なＡＤ変換を行うことができる。選択回路１０５がスロープ信号ＶＬを出力する場合には、比較器１０４は、Ｓ信号とスロープ信号ＶＬとの比較を開始する。Ｓ信号が低輝度信号である場合には、傾きが小さいスロープ信号ＶＬを用いることにより、高分解能のＡＤ変換を行うことができる。カウンタ部１１４は、カウント値のカウント動作を開始する。
【００３０】
時刻ｔ３１３では、選択回路１０５がスロープ信号ＶＨを出力する場合には、スロープ信号ＶＨがＳ信号より大きくなると、比較器１０４の出力信号がハイレベルからローレベルに反転する。また、選択回路１０５がスロープ信号ＶＬを出力する場合には、スロープ信号ＶＬがＳ信号より大きくなると、比較器１０４の出力信号がハイレベルからローレベルに反転する。ラッチ回路１０６は、比較器１０４の出力信号が反転すると、カウンタ部１１４のカウント値をラッチする。このカウント値がＳ信号のＡＤ変換結果のデジタル信号となる。ラッチ回路１０６は、そのラッチしたデジタルのＳ信号をメモリ部１０７に転送する。メモリ部１０７は、そのデジタルのＳ信号を保持する。
【００３１】
時刻ｔ３１４では、スロープ信号生成回路１０３は、スロープ信号ＶＬおよびＶＨをリセットする。比較器１０４は、Ｓ信号とスロープ信号ＶＬまたはＶＨとの比較を終了する。カウンタ部１１４は、カウント値のカウント動作を停止し、カウント値をリセットする。また、垂直走査回路１０２は、ｎ行目の信号ＰＳＥＬをローレベルにし、ｎ行目の信号ＰＲＥＳをハイレベルにする。ｎ行目では、行選択スイッチ２０５は、ソースフォロワトランジスタ２０４の出力ノードを出力線１１１から切り離す。また、ｎ行目では、リセットスイッチ２０２は、蓄積容量２０３をリセット状態にする。
【００３２】
時刻ｔ３１５では、水平走査回路１０９は、水平走査信号を各列のメモリ部１０７および１２０に出力する。すると、各列のメモリ部１０７は、Ｎ信号、Ｓ信号およびＪデータを出力部１０８に順に出力する。各列のメモリ部１２０は、判定値を出力部１０８に順に出力する。ビットシフト回路１２１は、画素１１０毎に、Ｊデータが１である場合には、スロープ信号ＶＨおよびＶＬの傾きに比に応じたビット数だけ、Ｓ信号を最上位ビット側へビットシフトする。また、ビットシフト回路１２１は、画素１１０毎に、Ｊデータが０である場合には、Ｓ信号をそのまま出力する。加算器１２２は、ビットシフト回路１２１が出力するＳ信号に対して、メモリ部１２０の判定値に応じた値を加算する。減算器１２３は、加算器１２２が出力するＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。
【００３３】
ここで、ビットシフト回路１２１が傾きに応じたビットシフトを行う理由について説明する。例えば、スロープ信号ＶＨの傾きは、スロープ信号ＶＬの傾きの４倍の大きさである。すると、低輝度信号と高輝度信号のＡＤ変換では、１カウント当たりのＳ信号の電圧幅が異なることになる。スロープ信号ＶＬを用いたＡＤ変換は、高分解能のＡＤ変換を行うことができる。スロープ信号ＶＨを用いたＡＤ変換は、低分解能ではあるが、高速なＡＤ変換を行うことができる。例えば、スロープ信号ＶＬを用いたＡＤ変換の分解能が１４ビットであった場合、スロープ信号ＶＨを用いたＡＤ変換は、分解能が２ビット低下した１２ビットとなるが、ＡＤ変換速度が４倍になる。
【００３４】
このスロープ信号ＶＬおよびＶＨの傾きの違いを考慮するために、ビットシフト回路１２１を設ける。ビットシフト回路１２１は、Ｊデータが１である場合には、Ｓ信号を２ビット分、ビットシフトさせる。これにより、ビットシフト回路１２１は、Ｓ信号を４倍することができる。また、ビットシフト回路１２１は、Ｊデータが０である場合には、Ｓ信号をビットシフトしない。
【００３５】
以上のように、ビットシフト回路１２１は、Ｓ信号が高輝度信号である場合には、Ｓ信号をビットシフトすることにより、Ｓ信号の階調の離散化を防ぎ、階調を滑らかに表現することができる。スロープ信号ＶＬを用いたＡＤ変換の分解能は、１４ビットである。スロープ信号ＶＨを用いたＡＤ変換の分解能は、１２ビットである。撮像素子１００の出力信号のビット数は、１４ビットである。
【００３６】
図４（ａ）および（ｂ）は、画素部１１１のｎ行目に配置された画素１１０のスロープ信号ＶＨを用いてＡＤ変換されたＳ信号の階調を示すグラフである。図４（ａ）および（ｂ）では、ｎ−２行目、ｎ行目およびｎ＋２行目の同じ列の同じ色のカラーフィルタの画素１１０のデジタルのＳ信号の画素値［ＬＳＢ］を示す。ＬＳＢは、最下位ビットである。同じ列において、ｎ−２行目の画素１１０は、ｎ行目の画素１１０に対して、同色のカラーフィルタが設けられた上に隣接する他の行の画素である。また、同じ列において、ｎ＋２行目の画素１１０は、ｎ行目の画素１１０に対して、同色のカラーフィルタが設けられた下に隣接する他の行の画素である。なお、図中のαは、任意の値である。図４（ａ）において、画素値の４ＬＳＢの差は、スロープ信号ＶＨを用いたＡＤ変換の場合に、ビットシフト回路１２１が２ビットシフト（４倍）することが原因で発生する最小の段差である。以下、図４（ａ）および（ｂ）を用いて、比較器１１３のＳ信号の比較方法について説明する。
【００３７】
まず、比較器１１３は、ｎ行目の画素１１０のＳ信号と、ｎ行目の画素１１０の上に隣接する同色のｎ−２行目の画素１１０のＳ信号とを比較する。なお、比較器１１３は、ＡＤ変換する前のアナログのＳ信号の比較を行う。ｎ行目のＳ信号がｎ−２行目のＳ信号より小さい場合には、加算器１２２は、ビットシフト回路１２１がビットシフトしたｎ行目のＳ信号の下位２ビットに“１０”を加算する。すると、ｎ行目のＳ信号は、図４（ｂ）のようになる。
【００３８】
次に、比較器１１３は、ｎ＋２行目の画素１１０のＳ信号と、ｎ＋２行目の画素１１０の上に隣接する同色のｎ行目の画素１１０のＳ信号とを比較する。図４（ａ）では、ｎ行目とｎ＋２行目のデジタルのＳ信号が同値となっている。しかし、比較器１１３は、アナログのＳ信号の比較を行うため、ｎ行目とｎ＋２行目のどちらか一方が大きいと判定される。比較器１１３がｎ＋２行目のＳ信号がｎ行目のＳ信号より大きいと判定した場合には、加算器１２２は、ビットシフト回路１２１がビットシフトしたｎ＋２行目のＳ信号の下位２ビットに“００”を加算する。すると、ｎ＋２行目のＳ信号は、図４（ｂ）のようになる。
【００３９】
図４（ｂ）に示すように、加算器１２２は、ｎ行目のＳ信号には２ＬＳＢを加算し、ｎ＋２行目のＳ信号には０ＬＳＢを加算する。ビットシフト回路１２１がＳ信号をビットシフトしても、加算器１２２の加算により、Ｓ信号の階調を滑らかに再現することができる。なお、図４（ｂ）では、加算器１２２は、ｎ行目のＳ信号の下位２ビットに“１０”を加算したが、“１０”である必要はなく、他の値を加算してもよい。
【００４０】
次に、図１と図３を参照しながら、上記で説明した処理の動作例を説明する。例として、画素部１０１のｎ行目とｎ−２行目のそれぞれのＳ信号の比較処理の流れについて説明する。図４（ａ）および（ｂ）で説明した処理を実現するため、改めて図１に示した撮像素子１００の構成について説明する。比較器１１３は、出力線１１１のＳ信号と容量１１８のＳ信号とを比較し、その比較結果を出力する。スイッチ１１５、１１６、１１７は、タイミング生成部１１２の制御の下、比較器１１３に入力されるＳ信号のタイミングを制御する。なお、スイッチ１１５〜１１７は、オン状態においてＳ信号を通過させ、オフ状態においてＳ信号を通過させない。容量１１８は、出力線１１１のＳ信号を蓄積する。判定値生成部１１９は、比較器１１３から出力された比較結果に応じて、１ビットの判定値を生成して出力する。メモリ部１２０は、判定値生成部１１９から出力された判定値を保持する。
【００４１】
図３に示したタイミングチャートを説明するにあたって、前サイクルの処理により、容量１１８には、ｎ−２行目のＳ信号が蓄積されている。時刻ｔ３００から時刻ｔ３０８までの処理は、前述したため、説明を省略する。
【００４２】
時刻ｔ３０９〜ｔ３１０では、スイッチ１１５は、タイミング生成部１１２の制御の下、オン状態になる。すると、比較器１１３の第２の入力端子は、容量１１８に蓄積されているｎ−２行目のＳ信号を入力する。
【００４３】
時刻ｔ３１１〜ｔ３１２では、スイッチ１０３および１０４は、タイミング生成部１１２の制御の下、オン状態になる。すると、比較器１１３の第１の入力端子は、出力線１１１のｎ行目のＳ信号を入力する。比較器１１３は、ｎ−２行目のＳ信号とｎ行目のＳ信号との比較を開始する。また、容量１１８は、出力線１１１のｎ行目のＳ信号を蓄積する。これにより、次サイクルでは、比較器１１３は、ｎ行目のＳ信号とｎ＋２行目のＳ信号との比較を行うことができる。
【００４４】
時刻ｔ３１３では、比較器１１３は、時刻ｔ３１３時点での比較結果を判定値生成部１１９に出力する。判定値生成部１１９は、比較器１１３の比較結果に応じて判定値を生成し、判定値をメモリ部１２０に出力する。メモリ部１２０は、その判定値を保持する。比較器１１３において第１の入力端子のＳ信号が第２の入力端子のＳ信号より大きい場合、すなわち、ｎ行目のＳ信号がｎ−２行目のＳ信号より大きい場合には、判定値は“１”になる。また、比較器１１３において第１の入力端子のＳ信号が第２の入力端子のＳ信号より小さい場合、すなわち、ｎ行目のＳ信号がｎ−２行目のＳ信号より小さい場合には、判定値は“０”になる。例えば、図４（ａ）の場合、ｎ行目のＳ信号がｎ−２行目のＳ信号より小さいため、判定値は“０”になる。
【００４５】
時刻ｔ３１５では、水平走査回路１０９は、水平走査信号を各列のメモリ部１０７および１２０に出力する。すると、各列のメモリ部１０７は、Ｎ信号、Ｓ信号およびＪデータを出力部１０８に順に出力する。各列のメモリ部１２０は、判定値を出力部１０８に順に出力する。ビットシフト回路１２１は、画素１１０毎に、Ｊデータが１である場合には、スロープ信号ＶＨおよびＶＬの傾きに比に応じたビット数だけ、Ｓ信号を最上位ビット側へビットシフトする。また、ビットシフト回路１２１は、画素１１０毎に、Ｊデータが０である場合には、Ｓ信号をそのまま出力する。加算器１２２は、Ｊデータが１であり、かつ判定値が０である場合には、ビットシフト回路１２１がビットシフトしたＳ信号に対して、“１０”を加算する。また、加算器１２２は、Ｊデータが１であり、かつ判定値が１である場合には、ビットシフト回路１２１がビットシフトしたＳ信号に対して、“００”を加算する。また、加算器１２２は、Ｊデータが０である場合には、メモリ部１０７のＳ信号をそのまま減算器１２３に出力する。減算器１２３は、Ｊデータが１である場合には、加算器１２２が出力するＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。また、減算器１２３は、Ｊデータが０である場合には、メモリ部１０７のＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。
【００４６】
図５は、出力部１０８の処理の手順を示すフローチャートである。ステップＳ５００では、ビットシフト回路１２１は、メモリ部１０７のJデータが１であるか否かを判定し、Ｊデータが１である場合にはステップＳ５０１に進み、Ｊデータが０である場合にはステップＳ５０５に進む。Ｊデータの０である場合、ステップＳ５０５では、減算器１２３は、メモリ部１０７のＳ信号からメモリ部１０７のＮ信号を減算し、図５の処理を終了する。減算器１２３は、減算により、ノイズ成分が除去された画素信号を出力する。
【００４７】
ステップＳ５０１では、ビットシフト回路１２１は、スロープ信号ＶＨを用いて１２ビットの分解能でデジタル化されたＳ信号に対して、最上位ビット側へ２ビット分のビットシフトを行う。
【００４８】
ステップＳ５０２では、加算器１２２は、メモリ部１２０の判定値が０であるか否かを判定し、判定値が０である場合にはステップＳ５０３に進み、判定値が１である場合にはステップＳ５０４に進む。
【００４９】
ステップＳ５０３では、加算器１２２は、ビットシフト回路１２１がビットシフトした１４ビットのＳ信号の下位２ビットに“１０”を加算し、ステップＳ５０５に進む。この場合、ステップＳ５０５では、減算器１２３は、加算器１２２が出力するＳ信号から、メモリ部１０７のＮ信号を減算し、図５の処理を終了する。加算器１２２の処理により、ビットシフトが原因で発生するＳ信号の階調の離散化を防ぎ、階調を滑らかに再現することができる。
【００５０】
ステップＳ５０４では、加算器１２２は、ビットシフト回路１２１がビットシフトした１４ビットのＳ信号の下位２ビットに“００”を加算し、ステップＳ５０５に進む。この場合、ステップＳ５０５では、減算器１２３は、加算器１２２が出力するＳ信号から、メモリ部１０７のＮ信号を減算し、図５の処理を終了する。
【００５１】
以上のように、撮像素子１００は、画素信号を高速にＡＤ変換しつつ高画質な画像を生成することができる。特に、撮像素子１００は、高輝度信号のＡＤ変換時において、ノイズを増やすことなく、ビットシフトによる階調の離散化を防ぎ、階調を滑らかに再現する画像を生成することができる。
【００５２】
なお、比較器１１３がアナログのＳ信号を比較し、判定値生成部１１９が比較器１１３の比較結果を基に判定値を生成する。しかし、図４（ａ）および（ｂ）を用いて説明したように、ＡＤ変換後のＳ信号が同値である場合、比較器１１３の性能によっては比較結果がばらついてしまう可能性がある。そこで、判定値生成部１１９は、時刻ｔ３１２から時刻ｔ３１４の間に、比較器１１３の比較結果を複数回取得し、複数回の比較結果を基に判定値を生成してもよい。この処理を行うことで、比較器１１３の比較結果の正確性を向上させることができる。
【００５３】
（第２の実施形態）
図６は、本発明の第２の実施形態による撮像素子６００の構成例を示すブロック図である。図６の撮像素子６００が図１の撮像素子１００と異なる点を説明する。撮像素子６００は、撮像素子１００に対して、比較器１１３、スイッチ１１５〜１１７、容量１１８、判定値生成部１１９およびメモリ部１２０が削除されている。また、撮像素子６００は、撮像素子１００に対して、比較器６０１、スイッチ６０２，６０３、判定値生成部６０４およびメモリ部６０５が追加されている。
【００５４】
スイッチ６０２は、タイミング生成部１１２の制御の下、メモリ部１０７に保持されているＳ信号の出力端子と比較器６０１の第１の入力端子とを接続する。スイッチ６０３は、タイミング生成部１１２の制御の下、ラッチ回路１０６の出力端子と比較器６０１の第２の入力端子とを接続する。比較器６０１は、図１の比較器１１３に対応し、メモリ部１０７に保持されているデジタルのＳ信号と、ラッチ回路１０６が出力するデジタルのＳ信号とを比較する。例えば、比較器６０１は、メモリ部１０７のｎ−２行目のデジタルのＳ信号と、ラッチ回路１０６のｎ行目のデジタルのＳ信号とを比較する。また、比較器６０１は、メモリ部１０７のｎ行目のデジタルのＳ信号と、ラッチ回路１０６のｎ＋２行目のデジタルのＳ信号とを比較する。判定値生成部６０４は、図１の判定値生成部１１９に対応し、比較器６０１の比較結果に基づき、２ビットの判定値を生成して出力する。メモリ部６０５は、図１のメモリ部１２０に対応し、判定値生成部６０４から出力された判定値を保持する。
【００５５】
図７は、撮像素子６００の動作例を示すタイミングチャートである。以下、図７が図３と異なる点を説明する。前サイクルの処理により、メモリ部１０７には、ｎ−２行目のデジタルのＮ信号、Ｓ信号およびＪデータが保持されている。時刻ｔ３００から時刻ｔ３０８までの処理は、図３の処理と同じであるため、説明を省略する。
【００５６】
時刻ｔ３０９では、スイッチ６０２は、タイミング生成部１１２の制御の下、オンする。時刻ｔ７０１では、スイッチ６０２は、タイミング生成部１１２の制御の下、オフする。時刻ｔ３０９〜ｔ７０１では、メモリ部１０７は、ｎ−２行目のデジタルのＳ信号を比較器６０１の第１の入力端子に出力する。
【００５７】
時刻ｔ３１３では、スイッチ６０３は、タイミング生成部１１２の制御の下、オンする。時刻ｔ７０２では、スイッチ６０３は、タイミング生成部１１２の制御の下、オフする。時刻ｔ３１３〜ｔ７０２では、ラッチ回路１０６は、ｎ行目のデジタルのＳ信号を比較器６０１の第２の入力端子に出力する。比較器６０１は、ｎ行目のデジタルのＳ信号と、ｎ−２行目のデジタルのＳ信号とを比較する。
【００５８】
時刻ｔ７０２〜ｔ７０３では、比較器６０１は、ｎ行目のデジタルのＳ信号と、ｎ−２行目のデジタルのＳ信号との比較結果を判定値生成部６０４に出力する。判定値生成部６０４は、比較器６０１の比較結果に応じて、２ビットの判定値を生成し、その判定値をメモリ部６０５に出力する。メモリ部６０５は、その判定値を保持する。例えば、ｎ行目のデジタルのＳ信号がｎ−２行目のデジタルのＳ信号よりも大きい場合には、判定値は“００”になる。また、ｎ行目のデジタルのＳ信号がｎ−２行目のデジタルのＳ信号よりも小さい場合には、判定値は“１０”になる。また、ｎ行目のデジタルのＳ信号がｎ−２行目のデジタルのＳ信号と同じ場合には、判定値は“０１”になる。
【００５９】
時刻ｔ３１５では、水平走査回路１０９は、水平走査信号を各列のメモリ部１０７および６０５に出力する。すると、各列のメモリ部１０７は、Ｎ信号、Ｓ信号およびＪデータを出力部１０８に順に出力する。各列のメモリ部１２０は、判定値を出力部１０８に順に出力する。なお、次サイクルでは、比較器６０１がｎ行目とｎ＋２行目のＳ信号を比較する。そのため、メモリ部１０７は、ｎ行目のデジタルのＳ信号を保持し続ける。ビットシフト回路１２１は、Ｊデータが１である場合には、Ｓ信号を最上位ビット側へ２ビットシフトする。また、ビットシフト回路１２１は、Ｊデータが０である場合には、Ｓ信号をそのまま出力する。加算器１２２は、Ｊデータが１である場合には、ビットシフト回路１２１がビットシフトしたＳ信号に対して、メモリ部６０５の判定値を加算する。また、加算器１２２は、Ｊデータが０である場合には、メモリ部１０７のＳ信号をそのまま減算器１２３に出力する。減算器１２３は、Ｊデータが１である場合には、加算器１２２が出力するＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。また、減算器１２３は、Ｊデータが０である場合には、メモリ部１０７のＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。
【００６０】
図８（ａ）および（ｂ）は、画素部１１１のｎ行目に配置された画素１１０のスロープ信号ＶＨを用いてＡＤ変換されたＳ信号の階調を示すグラフである。図８（ａ）は、図４（ａ）と同じであるので、その説明を省略する。
【００６１】
まず、比較器６０１は、ｎ行目の画素１１０のデジタルのＳ信号と、ｎ行目の画素１１０の上に隣接する同色のｎ−２行目の画素１１０のＳ信号とを比較する。ｎ行目のデジタルのＳ信号がｎ−２行目のデジタルのＳ信号より小さい場合には、加算器１２２は、ビットシフト回路１２１がビットシフトしたｎ行目のＳ信号の下位２ビットに“１０”（１０進数で“２”）を加算する。すると、ｎ行目のＳ信号は、図８（ｂ）のようになる。
【００６２】
次に、比較器６０１は、ｎ＋２行目の画素１１０のデジタルのＳ信号と、ｎ＋２行目の画素１１０の上に隣接する同色のｎ行目の画素１１０のデジタルのＳ信号とを比較する。図８（ａ）では、ｎ＋２行目のデジタルのＳ信号がｎ行目のデジタルのＳ信号と同じであるので、加算器１２２は、ビットシフト回路１２１がビットシフトしたｎ＋２行目のＳ信号の下位２ビットに“０１”（１０進数で“１”）を加算する。すると、ｎ＋２行目のＳ信号は、図８（ｂ）のようになる。
【００６３】
図８（ｂ）に示すように、加算器１２２は、ｎ行目のＳ信号には２ＬＳＢを加算し、ｎ＋２行目のＳ信号には１ＬＳＢを加算する。ｎ行目のＳ信号の下位２ビットに“１０”を加算することにより、ｎ行目とｎ−２行目のＳ信号の差が２ＬＳＢになる。また、ｎ＋２行目のＳ信号の下位２ビットに“０１”を加算することにより、ｎ行目とｎ＋２行目のＳ信号の差が１ＬＳＢとなる。ビットシフト回路１２１がＳ信号をビットシフトしても、加算器１２２の加算により、Ｓ信号の階調を滑らかに再現することができる。本実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６４】
なお、加算器１２２が加算する下位２ビットの値は、一例であって、他の値でもよい。また、上記では、撮像素子６００がｎ−２行目とｎ行目のｎ＋２行目の画素１１０の信号を処理する例を説明したが、撮像素子６００は、それと同様に、ｎ−２列目とｎ列目のｎ＋２列目の画素１１０の信号を処理するようにしてもよい。第１の実施形態も同様である。
【００６５】
（第３の実施形態）
図９は、本発明の第３の実施形態による撮像素子９００の構成例を示すブロック図である。図９の撮像素子９００が図６の撮像素子６００と異なる点を説明する。撮像素子９００は、撮像素子６００に対して、スイッチ６０２および６０３を削除し、スイッチ９０１および９０２を追加したものである。
【００６６】
１列目と３列目の間には、スイッチ９０１，９０２と、比較器６０１と、判定値生成部６０４とメモリ部６０５とを含む第１の組みが設けられる。第１の組みでは、スイッチ９０１は、タイミング生成部１１２の制御の下、１列目のラッチ回路１０６の出力端子と、比較器６０１の第１の入力端子とを接続する。スイッチ９０２は、タイミング生成部１１２の制御の下、３列目のラッチ回路１０６の出力端子と、比較器６０１の第２の入力端子とを接続する。比較器６０１は、１列目のラッチ回路１０６のデジタルのＳ信号と、３列目のデジタルのＳ信号とを比較する。判定値生成部６０４およびメモリ部６０５は、第２の実施形態と同様である。
【００６７】
また、３列目と５列目の間には、スイッチ９０１，９０２と、比較器６０１と、判定値生成部６０４とメモリ部６０５とを含む第３の組みが設けられる。第３の組みでは、スイッチ９０１は、タイミング生成部１１２の制御の下、３列目のラッチ回路１０６の出力端子と、比較器６０１の第１の入力端子とを接続する。スイッチ９０２は、タイミング生成部１１２の制御の下、５列目のラッチ回路１０６の出力端子と、比較器６０１の第２の入力端子とを接続する。比較器６０１は、３列目のラッチ回路１０６のデジタルのＳ信号と、５列目のデジタルのＳ信号とを比較する。判定値生成部６０４およびメモリ部６０５は、第２の実施形態と同様である。上記と同様に、奇数行の間には、スイッチ９０１，９０２と、比較器６０１と、判定値生成部６０４とメモリ部６０５とを含む組みが設けられ、２つの奇数列のＳ信号を比較する。
【００６８】
また、画素部１０１の上側の回路部１２４において、２列目と４列目の間には、スイッチ９０１，９０２と、比較器６０１と、判定値生成部６０４とメモリ部６０５とを含む第２の組みが設けられる。第２の組みでは、スイッチ９０１は、タイミング生成部１１２の制御の下、２列目のラッチ回路１０６の出力端子と、比較器６０１の第１の入力端子とを接続する。スイッチ９０２は、タイミング生成部１１２の制御の下、４列目のラッチ回路１０６の出力端子と、比較器６０１の第２の入力端子とを接続する。比較器６０１は、２列目のラッチ回路１０６のデジタルのＳ信号と、４列目のデジタルのＳ信号とを比較する。判定値生成部６０４およびメモリ部６０５は、第２の実施形態と同様である。上記と同様に、偶数行の間には、スイッチ９０１，９０２と、比較器６０１と、判定値生成部６０４とメモリ部６０５とを含む組みが設けられ、２つの偶数列のＳ信号を比較する。
【００６９】
第２の実施形態では、ｎ行目の画素１１０のＳ信号とその行の上に隣接する同色のｎ−２行目の画素１１０のＳ信号とを比較した。これに対し、第３の実施形態では、ｎ行目のｍ列目の画素１１０のＳ信号と、その画素１１０の左に隣接する同色のｎ行目のｍ−２列目の画素１１０のＳ信号とを比較する。
【００７０】
同じ行において、ｍ−２列目の画素１１０は、ｍ列目の画素１１０に対して、同色のカラーフィルタが設けられた左に隣接する他の列の画素である。また、同じ行において、ｍ＋２列目の画素１１０は、ｍ列目の画素１１０に対して、同色のカラーフィルタが設けられた右に隣接する他の列の画素である。
【００７１】
図１０は、撮像素子９００の動作例を示すタイミングチャートである。以下、図９が図７と異なる点を説明する。以下、画素部１０１のｎ行目のｍ列目とｍ−２列目の各Ｓ信号の比較処理について説明する。時刻ｔ３００から時刻ｔ３１４までの処理は、スイッチ６０２，６０３および比較器６０１の処理を除き、図７の処理と同じであるため、説明を省略する。
【００７２】
時刻ｔ１００１では、スイッチ９０１および９０２は、タイミング生成部１１２の制御の下、オンする。時刻ｔ１００２では、スイッチ９０１および９０２は、タイミング生成部１１２の制御の下、オフする。時刻ｔ１００１〜ｔ１００２では、ｍ−２列目のラッチ回路１０６は、ｍ−２列目のデジタルのＳ信号を比較器６０１の第１の入力端子に出力する。２列目のラッチ回路１０６は、ｍ列目のデジタルのＳ信号を比較器６０１の第２の入力端子に出力する。
【００７３】
時刻ｔ１００２〜ｔ３１５では、比較器６０１は、ｍ−２列目のデジタルのＳ信号と、ｍ列目のデジタルのＳ信号との比較結果を判定値生成部６０４に出力する。判定値生成部６０４は、比較器６０１の比較結果に応じて、２ビットの判定値を生成し、その判定値をメモリ部６０５に出力する。メモリ部６０５は、その判定値を保持する。例えば、ｍ列目のデジタルのＳ信号がｍ−２列目のデジタルのＳ信号よりも大きい場合には、判定値は“００”になる。また、ｍ列目のデジタルのＳ信号がｍ−２列目のデジタルのＳ信号よりも小さい場合には、判定値は“１０”になる。また、ｍ列目のデジタルのＳ信号がｍ−２列目のデジタルのＳ信号と同じ場合には、判定値は“０１”になる。上記では、ｍ−２列目とｍ列目の例を説明したが、他の列も同様に、順に処理を行う。
【００７４】
時刻ｔ３１５では、水平走査回路１０９は、水平走査信号を各列のメモリ部１０７および６０５に出力する。すると、各列のメモリ部１０７は、Ｎ信号、Ｓ信号およびＪデータを出力部１０８に順に出力する。各列のメモリ部１２０は、判定値を出力部１０８に順に出力する。ビットシフト回路１２１は、Ｊデータが１である場合には、Ｓ信号を最上位ビット側へ２ビットシフトする。また、ビットシフト回路１２１は、Ｊデータが０である場合には、Ｓ信号をそのまま出力する。加算器１２２は、Ｊデータが１である場合には、ビットシフト回路１２１がビットシフトしたＳ信号に対して、メモリ部６０５の判定値を加算する。また、加算器１２２は、Ｊデータが０である場合には、メモリ部１０７のＳ信号をそのまま減算器１２３に出力する。減算器１２３は、Ｊデータが１である場合には、加算器１２２が出力するＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。また、減算器１２３は、Ｊデータが０である場合には、メモリ部１０７のＳ信号から、メモリ部１０７のＮ信号を減算し、その減算結果を画素信号として撮像素子１００の外部に出力する。
【００７５】
以上のように、加算器１２２は、ｍ列目のＳ信号に対して、ｍ−２列目とｍ列目のＳ信号との比較結果に応じた判定値を加算する。なお、加算器１２２は、ｍ列目のＳ信号に対して、ｍ−２列目とｍ列目のＳ信号との比較結果と、ｍ列目とｍ＋２列目のＳ信号との比較結果とに応じた判定値を加算してもよい。また、第１の実施形態も、本実施形態と同様に、ｎ行目の処理の代わりに、ｍ列目の処理を行ってもよい。本実施形態は、第２の実施形態と同様の効果を得ることができる。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。なお、撮像素子は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ等に適用可能である。
【符号の説明】
【００７７】
１００  撮像素子、１０１画素部、１０２  垂直走査回路、１０３  スロープ信号生成回路、１０４  第１の比較器、１０５  選択回路、１０６  ラッチ回路、１０７  第１のメモリ部、１０８  出力部、１０９  水平走査回路、１１０  画素、１１１  出力線、１１２  タイミング生成部、１１３  第２の比較器、１１４  カウンタ部、１１５、１１６、１１７  スイッチ、１１８  容量、１１９  判定値生成部、１２０  第２のメモリ部、１２１  ビットシフト部、１２２  加算器、１２３  減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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