(57)【要約】【課題】接続部内に空洞が形成される場合でも、配線信頼性の高い半導体装置を実現する。【解決手段】第１絶縁膜１９，２０に形成された第１開口２３ａを第１導電材料２６で埋め込み、第１開口２３ａを埋め込む第１導電材料２６の上面から、第１導電材料内に形成された空洞２７を露出させ、第１絶縁膜１９，２０上に第２絶縁膜２８を形成し、第２絶縁膜２８に第１開口２３ａと連通する第２開口２３ｂを形成し、スパッタ法により、第２導電材料２９で第２開口２３ｂの内壁面を覆って空洞２７上を閉塞し、第２開口内２３ｂを、第２導電材料２９を介して第３導電材料３１で埋め込む。【選択図】図６
2019134116.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁膜に形成された第１開口を第１導電材料で埋め込む工程と、
前記第１開口を埋め込む前記第１導電材料の上面から、前記第１導電材料内に形成された空洞を露出させる工程と、
前記第１絶縁膜上に第２絶縁膜を形成し、前記第２絶縁膜に前記第１開口と連通する第２開口を形成する工程と、
スパッタ法により、第２導電材料で前記第２開口の内壁面を覆って前記空洞上を閉塞する工程と、
前記第２開口内を、前記第２導電材料を介して第３導電材料で埋め込む工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
スパッタターゲットのスパッタリング面に対して、平面視で前記第２開口の底面の一部が露出する角度に前記底面を傾斜させて、前記底面を当該底面内で回転させながらスパッタリングし、前記第２導電材料を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２導電材料は、前記第２開口の前記底面において、中央部から端部に向かうほど漸減する厚みに形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２開口は、前記第１開口よりもアスペクト比が小さいことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１絶縁膜に形成された第１開口を埋め込み、内部に空洞を有する第１導電材料と、
前記第１絶縁膜上の第２絶縁膜に形成され、前記第１開口と連通する第２開口の内壁面を覆って前記空洞上を閉塞する第１導電材料と、
前記第２開口内を前記第２導電材料を介して埋め込む第３導電材料と
を備えたことを特徴とする半導体装置。
【請求項６】
前記第２導電材料は、前記第２開口の底面において、中央部から端部に向かうほど漸減する厚みとされていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２開口は、前記第１開口よりもアスペクト比が小さいことを特徴とする請求項５又は６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近時では、半導体装置の高集積化に伴う微細化の要請により、狭くて深い、即ちアスペクト比の大きなコンタクトホールやビアホール（以下、これらを総称して接続孔と言う。）が形成されるようになってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−７４７１０号公報
【特許文献２】特開２００１−２２３３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
接続孔の内部に導電材料の埋め込みを行った際に、導電材料の成長速度が接続孔の入り口近傍で底部よりも速いために、導電材料の埋め込みが不十分なまま接続孔の入り口近傍が導電材料で閉塞され、接続孔内に空洞（ボイド：所謂「ス」）が形成されてしまう。以降の工程で接続孔の入り口を露出させるために化学機械研磨（Chemical Mechanical Polish：ＣＭＰ）等を行って余分な導電材料を除去すると、上記の空洞が露出する場合がある。この空洞を持つ接続孔上に、別の接続孔や配線を形成すると、コンタクト不良が生じたり、空洞の上部から配線材料が空洞内に入り込んだりすることがあり、配線信頼性が低下するという問題がある。
【０００５】
本発明は、開口内の導電材料に空洞が形成される場合でも、配線信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの態様では、半導体装置の製造方法は、第１絶縁膜に形成された第１開口を第１導電材料で埋め込む工程と、前記第１開口を埋め込む前記第１導電材料の上面から、前記第１導電材料内に形成された空洞を露出させる工程と、前記第１絶縁膜上に第２絶縁膜を形成し、前記第２絶縁膜に前記第１開口と連通する第２開口を形成する工程と、スパッタ法により、第２導電材料で前記第２開口の内壁面を覆って前記空洞上を閉塞する工程と、前記第２開口内を、前記第２導電材料を介して第３導電材料で埋め込む工程とを備えている。
【０００７】
一つの態様では、半導体装置は、第１絶縁膜に形成された第１開口を埋め込み、内部に空洞を有する第１導電材料と、前記第１絶縁膜上の第２絶縁膜に形成され、前記第１開口と連通する第２開口の内壁面を覆って前記空洞上を閉塞する第１導電材料と、前記第２開口内を前記第２導電材料を介して埋め込む第３導電材料とを備えている。
【発明の効果】
【０００８】
一つの側面では、開口内の導電材料に空洞が形成される場合でも、配線信頼性の高い半導体装置を実現できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図４】コンタクトプラグの部分を拡大して、第１の実施形態における主要工程を示す概略断面図である。
【図５】図４に引き続き、コンタクトプラグの部分を拡大して、第１の実施形態における主要工程を示す概略断面図である。
【図６】図５に引き続き、コンタクトプラグの部分を拡大して、第１の実施形態における主要工程を示す概略断面図である。
【図７】上部ビアホールのアスペクト比と最大許容角度との関係を示す図である。
【図８】第２の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図９】コンタクトプラグの部分を拡大して、第２の実施形態における主要工程を示す概略断面図である。
【図１０】図９に引き続き、コンタクトプラグの部分を拡大して、第２の実施形態における主要工程を示す概略断面図である。
【図１１】図１０に引き続き、コンタクトプラグの部分を拡大して、第２の実施形態における主要工程を示す概略断面図である。
【発明を実施するための形態】
【００１０】
以下、半導体装置及びその製造方法の諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、強誘電体キャパシタを備えた半導体装置を例示し、その構造について製造方法と共に説明する。
【００１１】
［第１の実施形態］
図１〜図３は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。なお、各図面において同一又は等価な構成部材等には同一の参照符号を付与している。
【００１２】
先ず、図１（ａ）に示すように、半導体基板１に素子分離領域２を形成した後、ゲート絶縁膜３及びゲート電極４を形成する。
詳細には、先ず、例えばＰ型の半導体基板１の表層部分に、例えばＳＴＩ（shallow trench isolation）技術を用いて、素子分離領域２を形成する。
次に、素子分離領域２で画定された半導体基板１の素子形成領域に、ウェル及びチャネルストップ拡散層等を形成するためのイオン注入を行う。
【００１３】
次に、例えば熱酸化法により、半導体基板１の表面にゲート絶縁膜となるＳｉＯ2膜を形成し、例えばＣＶＤ法により、ＳｉＯ2膜上にゲート電極となるポリシリコン膜を形成する。
【００１４】
次に、リソグラフィー及びエッチングによりＳｉＯ2膜及びポリシリコン膜をパターニングする。以上により、素子形成領域上にゲート絶縁膜３を介したゲート電極４が形成される。
【００１５】
続いて、図１（ｂ）に示すように、ＬＤＤ領域５、サイドウォール絶縁膜６、ソース／ドレイン領域７、及びシリサイド層８を形成する。
詳細には、先ず、ＬＤＤ（lightly doped drain）領域を形成するため、ゲート電極４をマスクとして用いて、半導体基板１の素子形成領域におけるゲート電極４の両側にＰ，Ａｓ等のＮ型不純物を比較的浅くイオン注入する。
【００１６】
次に、例えばＣＶＤ法により、ゲート電極４を覆うようにＳｉＯ2等の絶縁物を半導体基板１上に堆積した後、この絶縁物の全面をエッチバックしてゲート絶縁膜３及びゲート電極４の側面のみに絶縁物を残す。以上により、ゲート絶縁膜３及びゲート電極４の側面にサイドウォール絶縁膜６が形成される。
【００１７】
次に、ソース／ドレイン領域を形成するため、サイドウォール絶縁膜６をマスクとして用いて、半導体基板１の素子形成領域におけるサイドウォール絶縁膜６の両側にＰ，Ａｓ等のＮ型不純物を比較的深くイオン注入する。そして、半導体基板１を熱処理し、導入されたＮ型不純物を活性化させる。以上により、ＬＤＤ領域５及びこれと一部重畳するソース／ドレイン領域７が形成される。
【００１８】
次に、サリサイドプロセスを行う。スパッタ法等により、半導体基板１の全面にシリサイド金属、例えばＷやＴｉ等を堆積し、半導体基板１を熱処理し、ゲート電極４の上面及びソース／ドレイン領域７の上面とシリサイド金属とを反応させる。所定のウェット処理により未反応のシリサイド金属を除去する。以上により、ゲート電極４の上面及びソース／ドレイン領域７の上面にシリサイド層８が形成される。シリサイド層８を形成することにより、ゲート電極４及びソース／ドレイン領域７のコンタクト抵抗を低減させることができる。
以上により、半導体基板１上にＭＯＳトランジスタが形成される。
【００１９】
続いて、図１（ｃ）に示すように、カバー膜９、層間絶縁膜１０、及びコンタクトプラグ１１Ａ，１１Ｂを形成する。
詳細には、先ず、例えばＣＶＤ法により、半導体基板１の全面にＳｉ3Ｎ4等の絶縁物を堆積し、例えば７０ｎｍ程度の厚みのカバー膜９を形成する。
次に、例えばＣＶＤ法により、カバー膜９上にＳｉＯ2等の絶縁物を堆積し、その表面を例えばＣＭＰ法により平坦化する。以上により、層間絶縁膜１０が形成される。
【００２０】
次に、リソグラフィー及びエッチングにより層間絶縁膜１０をパターニングし、各ソース／ドレイン領域７の表面の一部を露出させるコンタクトホール１１ａを形成する。
次に、コンタクトホール１１ａの内壁面（側面及び底面）を覆うように、層間絶縁膜１０上にバリア導電材料である例えばＴｉＮ又はＴａＮ等を堆積し、バリア膜１１ｂを形成する。
【００２１】
次に、例えばＣＶＤ法により、バリア膜１１ｂを介してコンタクトホール１１ａ内を埋め込むように、バリア膜１１ｂ上に高融点金属、例えばＷ（タングステン）１１ｃを堆積する。
【００２２】
次に、例えばＣＭＰ法により、層間絶縁膜１０の表面上に存する余剰のバリア膜１１ｂ及びＷ１１ｃを研磨除去する。以上により、コンタクトホール１１ａ内をバリア膜１１ｂを介してＷ１１ｃで充填するコンタクトプラグ１１Ａ，１１Ｂが形成される。
【００２３】
続いて、図１（ｄ）に示すように、酸化防止膜１２及び緩衝膜１３を形成する。
詳細には、先ず、例えばＣＶＤ法により、層間絶縁膜１０上にＳｉ3Ｎ4等の絶縁物を堆積し、例えば１００ｎｍ程度の厚みの酸化防止膜１２を形成する。
次に、例えばＣＶＤ法により、酸化防止膜１２上にＳｉＯ2等の絶縁物を堆積し、例えば１３０ｎｍ程度の厚みの緩衝膜１３を形成する。
【００２４】
続いて、図２（ａ）に示すように、強誘電体キャパシタを形成する。
詳細には、先ず、緩衝膜１３上に密着層となる例えばＡｌ2Ｏ3膜を形成する。次に、Ａｌ2Ｏ3膜上に下部電極となる例えばＰｔ膜を形成する。次に、Ｐｔ膜上に強誘電体膜となる例えばＰＺＴ膜を形成する。その後、強誘電体膜に対して急速加熱処理を行う。これにより、強誘電体膜が結晶化される。次に、強誘電体膜上に上部電極となるＩｒＯ2膜を形成する。そして、リソグラフィー及びエッチングにより、ＰＺＴ膜及びＩｒＯ2膜と、Ａｌ2Ｏ3膜及びＰｔ膜とをそれぞれパターニングする。以上により、緩衝膜１３上に密着層１４を介して、下部電極１５及び上部電極１７で強誘電体膜１６を挟持する強誘電体キャパシタが形成される。
【００２５】
続いて、図２（ｂ）に示すように、水素バリア膜１８及び層間絶縁膜１９，２０を形成する。
詳細には、先ず、例えばＣＶＤ法により、強誘電体キャパシタの上面及び側面を覆うようにＡｌ2Ｏ3等の絶縁物を堆積し、例えば５０ｎｍ程度の厚みの水素バリア膜１８を形成する。水素バリア膜の材料として、例えばＴｉＯ2を用いることも可能である。
【００２６】
次に、例えばＴＥＯＳ（Tetraethyl Orthosilicate）、酸素及びヘリウムを含む混合ガスを用いたプラズマＣＶＤ法を用いて、水素バリア膜１８上にＳｉＯ2を主として含む、例えば１４００ｎｍ程度の厚みの層間絶縁膜１９を形成する。層間絶縁膜１９の成膜は、強誘電体キャパシタの特性劣化を防ぐため、層間絶縁膜１９中の水素及び水分を排除し得る条件で行うことが好ましい。具体的には、成膜温度を高くする、ガス圧を高くする、酸素流量を増やす等の施策によって実現可能である。層間絶縁膜１９の成膜後、例えばＣＭＰ法を用いて層間絶縁膜１９の表面を平坦化する。その後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜１９に対して熱処理を行う。この熱処理により、層間絶縁膜１９の内部に含まれる水分が除去されると共に、層間絶縁膜１９の膜質が変化し、層間絶縁膜１９の内部への水素及び水分の進入が抑制される。
【００２７】
次に、シラン、Ｎ2Ｏガス又はＮ2を含む混合ガスを用いたプラズマＣＶＤ法を用いて、層間絶縁膜１９上にＳｉＯ2を主として含む２５０ｎｍ程度の厚みの層間絶縁膜２０を形成する。成膜後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜２０の熱処理を行うことが好ましい。この熱処理により、層間絶縁膜２０の内部に含まれる水分が除去されると共に層間絶縁膜２０の膜質が変化し、層間絶縁膜２０の内部への水素及び水分の侵入が抑制される。
【００２８】
続いて、図２（ｃ）に示すように、下部ビアホール２１ａ，２２ａ，２３ａ，２４ａを形成する。
詳細には、先ず、リソグラフィー及びエッチングにより、水素バリア膜１８及び層間絶縁膜１９，２０をパターニングする。これにより、強誘電体キャパシタの上部電極１７の表面の一部及び下部電極１５の表面の一部をそれぞれ露出させる下部ビアホール２１ａ，２２ａが形成される。
次に、リソグラフィー及びエッチングにより、酸化防止膜１２、緩衝膜１３、水素バリア膜１８、及び層間絶縁膜１９，２０を形成する。これにより、コンタクトプラグ１１Ａ，１１Ｂの各表面を露出させる下部ビアホール２３ａ，２４ａが形成される。
【００２９】
続いて、図３（ａ）に示すように、強誘電体キャパシタの上部電極１７と接続されるコンタクトプラグ２１、下部電極１５と接続されるコンタクトプラグ２２、及びＭＯＳトランジスタのソース／ドレイン領域１７a，１７ｂと接続されるコンタクトプラグ２３及び２４を形成する。これらのコンタクトプラグのうち、例えばコンタクトプラグ２３，２４は、強誘電体キャパシタを有する層間絶縁膜１９等に形成されるため、そのアスペクト比は他のコンタクトプラグよりも格段に大きい。そのため、下部ビアホールの例えばＷによる埋め込みが不十分となり、内部に空洞が形成される。本実施形態では、以下で説明するように、この空洞を効果的に覆い、コンタクト不良を抑止する。
【００３０】
コンタクトプラグ２３は、アスペクト比の大きい下部コンタクトプラグ２３Ａと、これよりもアスペクト比の小さい上部コンタクトプラグ２３Ｂとのvia to via構造とされている。同様に、コンタクトプラグ２４は、アスペクト比の大きい下部コンタクトプラグ２４Ａと、これよりもアスペクト比の小さい上部コンタクトプラグ２４Ｂとのvia to via構造とされている。コンタクトプラグ２３と適合させるべく、コンタクトプラグ２１も同様に、下部及び上部コンタクトプラグ２１Ａ，２１Ｂから構成されている。コンタクトプラグ２２も同様に、下部及び上部コンタクトプラグ２２Ａ，２２Ｂから構成されている。
【００３１】
図４〜図６は、コンタクトプラグ２３の部分を拡大して、本実施形態における主要工程を示す概略断面図である。以下、コンタクトプラグ２３の形成工程を説明するが、コンタクトプラグ２４もコンタクトプラグ２３と同様に形成される。コンタクトプラグ２１，２２には内部に空洞が形成されない場合を想定しており、この場合でもコンタクトプラグ２３と同じ形成工程で形成される。
【００３２】
図４（ａ）に示すように、バリア膜２５及びＷ（タングステン）２６を形成する。
詳細には、先ず、例えばＣＶＤ法により、下部ビアホール２３ａの内壁面（側面及び底面）を覆うように、層間絶縁膜２０上にバリア導電材料である例えばＴｉＮ又はＴａＮ等を堆積し、バリア膜２５を形成する。下部ビアホール２１ａ，２２ａ，２４ａについても同様である。
次に、バリア膜２５を介して下部ビアホール２３ａ内を埋め込むように、バリア膜２５上に高融点金属、例えばＷ２６を堆積する。このとき、下部ビアホール２１ａ，２２ａはＷ２６で良好に充填されるが、下部ビアホール２３ａ，２４ａはアスペクト比が下部ビアホール２１ａ，２２ａよりも大きいために、内部に空洞２７が生成される。
【００３３】
続いて、図４（ｂ）に示すように、例えばＣＭＰ法により、層間絶縁膜２０の表面上に存する余剰のバリア膜２５及びＷ２６を研磨除去する。以上により、コンタクトプラグ２３Ａが形成される。コンタクトプラグ２３Ａでは、ＣＭＰの研磨により、空洞２７がＷ２６の上面から露出した状態となる。同様に、空洞２７がＷ２６の上面から露出した内部に空洞を有するコンタクトプラグ２４Ａと、ここでは内部に空洞が生じないコンタクトプラグ２１Ａ，２２Ａとが形成される。
【００３４】
続いて、図４（ｃ）に示すように、層間絶縁膜２８を形成する。
詳細には、シラン、Ｎ2Ｏガス又はＮ2を含む混合ガスを用いたプラズマＣＶＤ法を用いて、層間絶縁膜２０上にＳｉＯ2を主として含む層間絶縁膜２８を形成する。層間絶縁膜２８は、例えば２００ｎｍ程度の厚みに成膜される。成膜後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜２８の熱処理を行うことが好ましい。この熱処理により、層間絶縁膜２８の内部に含まれる水分が除去されると共に層間絶縁膜２８の膜質が変化し、層間絶縁膜２８の内部への水素及び水分の侵入が抑制される。
【００３５】
続いて、図５（ａ）に示すように、上部ビアホール２３ｂを形成する。
詳細には、先ず、リソグラフィー及びエッチングにより、層間絶縁膜２８をパターニングする。これにより、下部ビアホール２３ａと連通してコンタクトプラグ２３Ａの上面を露出させる上部ビアホール２３ｂが形成される。上部ビアホール２３ｂは、下部ビアホール２３ａよりも小さなアスペクト比に形成される。同様に、上部ビアホール２１ｂ，２２ｂ，２４ｂが形成される。
【００３６】
続いて、図５（ｃ）に示すように、バリア膜２９を形成する。
詳細には、スパッタ法により、バリア導電材料として例えばＴｉＮを用いて、図５（ｂ）に示すように、半導体基板１をスパッタターゲット３０のスパッタリング面３０ａ（の法線方向）に対して傾斜させて配置し、半導体基板１を回転させながら、スパッタ成膜を行う。この場合、スパッタリング面に対して、平面視で上部ビアホール２３ｂの底面の一部が露出する角度（底面の全てが見える角度よりも大きく、底面が全く見えなくなる角度よりも小さい角度）に当該底面を傾斜させる。この傾斜角度は、上部ビアホールのアスペクト比によって変化する。上部ビアホール２３ｂの底面の一部がスパッタリング面３０ａから見えるように配置するには、以下の式で規定される最大許容角度よりも小さい必要がある。
【００３７】
θ＝（π／２）−arctan（ａ／ｂ）
φ＝θ×（１８０／π）
θ：水平面（スパッタリング面）からの最大許容角度（ラジアン）
φ：水平面（スパッタリング面）からの最大許容角度（°）
ａ：上部ビアホール深さ
ｂ：上部ビアホール径
ａ／ｂ：アスペクト比
【００３８】
図７は、上部ビアホールのアスペクト比と最大許容角度との関係を示す図（（ａ）：表、（ｂ）：グラフ）である。
本実施形態では、半導体基板１のスパッタリング面３０ａに対する傾斜角度αを、
０°＜α≦φ
とする必要がある。スパッタリング面３０ａに対して上部ビアホール２３ｂの底面が見える状態でなければ、上部ビアホール２３ｂの底面にバリア膜が形成されず、次工程のＷの成膜において埋め込み不良が生じ易くなる。そのため、上部ビアホール２３ｂの底面は必ずスパッタリング面３０ａから見える角度に設定する必要がある。
【００３９】
また、スパッタリングにおけるスパッタリング粒子の直進性は問わないが、アスペクト比が大きい上部ビアホールに対しては、直進性のあるスパッタリング手法の方が好ましい。一方、アスペクト比の低い上部ビアホールに対しては、直進性の希薄なスパッタリング手法の方が好ましい。
【００４０】
当該スパッタリングにより、図５（ｂ）のように、ＴｉＮのスパッタリング粒子３０ｂが上部ビアホール２３ｂの内壁面（側面及び底面）を覆うように堆積され、バリア膜２９が形成される。ここで、上部ビアホール２３ｂの底面については、スパッタリング粒子３０ｂが空洞２７内に入り込むことなく底面のＷ２６の上面を覆って空洞２７上が閉塞される。バリア膜２９は、上部ビアホール２３ｂの底面では、中央部から端部に向かうほど漸減する厚みに形成されており、例えば中央部の最も厚い部位で空洞２７上を閉塞している。
【００４１】
バリア膜２９は、上部ビアホール２１ｂ，２２ｂ，２４ｂにも、これらの内壁面（側面及び底面）を覆うように形成される。なお、上部ビアホール２１ｂ，２２ｂを覆い上部ビアホール２３ｂ，２４ｂを開口するマスクを形成して上記のスパッタリングを行い、上部ビアホール２３ｂ，２４ｂのみにバリア膜を形成することも可能である。この場合、上部ビアホール２１ｂ，２２ｂには、傾斜角度を設けない通常のスパッタリングにより側面及び底面に略均一な厚みのバリア膜を形成することができる。
【００４２】
続いて、図６（ａ）に示すように、例えばＣＶＤ法により、バリア膜２９を介して上部ビアホール２３ｂ内を埋め込むように、バリア膜２９上に高融点金属、例えばＷ３１を堆積する。同様に、上部ビアホール２１ｂ，２２ｂ，２４ｂも、バリア膜２９を介してＷ３１で埋め込まれる。上部ビアホール２３ｂは、下部ビアホール２３ａに比べてアスペクト比が小さいため、Ｗ３１で完全に充填されて内部に空洞が生じることはない。上部ビアホール２１ｂ，２２ｂ，２４ｂも同様である。
【００４３】
続いて、図６（ｂ）に示すように、例えばＣＭＰ法により、層間絶縁膜２８の表面上に存する余剰のバリア膜２９及びＷ３１を研磨除去する。これにより、上部ビアホール２３ｂ内をバリア膜２９を介してＷ３１で充填する上部コンタクトプラグ２３Ｂが形成される。同様に、上部ビアホール２１ｂ，２２ｂ，２４ｂ内をバリア膜２９を介してＷ３１で充填する上部コンタクトプラグ２１Ｂ，２２Ｂ，２４Ｂが形成される。以上により、コンタクトプラグ２１，２２，２３，２４が形成される。
【００４４】
そして、図３（ｂ）に示すように、各配線３５を形成する。
詳細には、先ず、コンタクトプラグ２１〜２４上を覆うように、層間絶縁膜２８上の全面にＴｉ膜３２ａ及びＴｉＮ膜３２ｂを含む下部バリア膜３２、アルミニウム銅合金膜３３、及びＴｉ膜３４ａ及びＴｉＮ膜３４ｂを含む上部バリア膜３４を順次積層する。
下部バリア膜３２、アルミニウム銅合金膜３３、及び上部バリア膜３４をリソグラフィー及びエッチングによりパターニングする。以上により、コンタクトプラグ２１〜２４と接続されてなる各配線３５が形成される。
しかる後、更なる層間絶縁膜や上層配線の形成等を経て、本実施形態による半導体装置が形成される。
【００４５】
本実施形態では、上部コンタクトプラグ２３Ｂ，２４Ｂでは、空洞２７はバリア膜２９によりその上部が確実に閉塞されている。コンタクトプラグ２１〜２４の配線３５との接続部分である上部コンタクトプラグ２１Ｂ〜２４Ｂには空洞が生じていない（図６（ｃ）にコンタクトプラグ２３の周辺のみを示す。）。そのため、配線３５は、配線材料が空洞内に落ち込むことなく上部コンタクトプラグ２１Ｂ〜２４Ｂ上で良好な状態で保持される。このように、本実施形態によれば、コンタクトプラグ２３，２４内に空洞２７が形成される場合でも、配線信頼性の高い半導体装置が実現する。
【００４６】
［第２の実施形態］
本実施形態では、第１の実施形態と同様に、強誘電体キャパシタを備えた半導体装置を例示するが、コンタクトプラグの構成が異なる点で第１の実施形態と相違する。図８〜図９は、第２の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。なお、第１の実施形態と同様の構成部材については同じ参照符号を付し、詳しい説明を省略する。
【００４７】
先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の諸工程を行う。このとき、強誘電体キャパシタを覆う水素バリア膜１８及び層間絶縁膜１９，２０が形成される。
【００４８】
続いて、図８（ａ）に示すように、下部線状溝４１ａ，４２ａ，４３ａ，４４ａを形成する。
詳細には、先ず、リソグラフィー及びエッチングにより、水素バリア膜１８及び層間絶縁膜１９，２０をパターニングする。当該パターニングでは、例えば図８（ａ）の奥行き方向に伸びる線状の溝が形成される。これにより、強誘電体キャパシタの上部電極１７の表面の一部及び下部電極１５の表面の一部をそれぞれ露出させる下部線状溝４１ａ，４２ａが形成される。
次に、リソグラフィー及びエッチングにより、酸化防止膜１２、緩衝膜１３、水素バリア膜１８、及び層間絶縁膜１９，２０を形成する。これにより、コンタクトプラグ１１Ａ，１１Ｂの各表面を露出させる下部線状溝４３ａ，４４ａが形成される。
【００４９】
本実施形態では、下部線状溝４１ａ，４２ａ，４３ａ，４４ａを形成する場合を例示するが、これらのうちのいずれかを下部線状溝とし、他のものを第１の実施形態と同様の下部ビアホールとすることも考えられる。また、これらの下部線状溝（及び下部ビアホール）と共に、例えば図８（ａ）の奥行き方向に伸びる、所謂ガードリングとなる環状の溝を形成しても良い。
【００５０】
続いて、図８（ｂ）に示すように、強誘電体キャパシタの上部電極１７と接続されるコンタクト構造４１、下部電極１５と接続されるコンタクト構造４２、及びＭＯＳトランジスタのソース／ドレイン領域１７a，１７ｂと接続されるコンタクト構造４３及び４４を形成する。これらのコンタクト構造のうち、例えばコンタクト構造４３，４４は、強誘電体キャパシタを有する層間絶縁膜１９等に形成されるため、そのアスペクト比は他のコンタクト構造よりも格段に大きい。そのため、下部線状溝の例えばＷによる埋め込みが不十分となり、内部に空洞が形成される。本実施形態では、以下で説明するように、この空洞を効果的に覆い、コンタクト不良を抑止する。
【００５１】
コンタクト構造４３は、アスペクト比の大きい下部コンタクト構造４３Ａと、これよりもアスペクト比の小さい上部コンタクト構造４３Ｂとが接続されてなる。同様に、コンタクト構造４４は、アスペクト比の大きい下部コンタクト構造４４Ａと、これよりもアスペクト比の小さい上部コンタクト構造４４Ｂとが接続されてなる。コンタクト構造４３と適合させるべく、コンタクト構造４１も同様に、下部及び上部コンタクト構造４１Ａ，４１Ｂから構成されている。コンタクト構造４２も同様に、下部及び上部コンタクト構造４２Ａ，４２Ｂから構成されている。
【００５２】
図９〜図１１は、コンタクト構造４３の部分を拡大して、本実施形態における主要工程を示す概略断面図である。以下、コンタクト構造４３の形成工程を説明するが、コンタクト構造４４もコンタクト構造４３と同様に形成される。コンタクト構造４１，４２には内部に空洞が形成されない場合を想定しており、この場合でもコンタクト構造４３と同じ形成工程で形成される。
【００５３】
図９（ａ）に示すように、バリア膜４５及びＷ（タングステン）４６を形成する。
詳細には、先ず、例えばＣＶＤ法により、下部線状溝４３ａの内壁面（側面及び底面）を覆うように、層間絶縁膜２０上にバリア導電材料である例えばＴｉＮ又はＴａＮ等を堆積し、バリア膜４５を形成する。下部線状溝４１ａ，４２ａ，４４ａについても同様である。
次に、バリア膜４５を介して下部線状溝４３ａ内を埋め込むように、バリア膜４５上に高融点金属、例えばＷ４６を堆積する。このとき、下部線状溝４１ａ，４２ａはＷ４６で良好に充填されるが、下部線状溝４３ａ，４４ａはアスペクト比が下部線状溝４１ａ，４２ａよりも大きいために、内部に空洞４７が生成される。
【００５４】
続いて、図９（ｂ）に示すように、例えばＣＭＰ法により、層間絶縁膜２０の表面上に存する余剰のバリア膜４５及びＷ４６を研磨除去する。以上により、コンタクト構造４３Ａが形成される。コンタクト構造４３Ａでは、ＣＭＰの研磨により、空洞４７がＷ４６の上面から露出した状態となる。同様に、空洞４７がＷ４６の上面から露出した内部に空洞を有するコンタクト構造４４Ａと、ここでは内部に空洞が生じないコンタクト構造４１Ａ，４２Ａとが形成される。
【００５５】
続いて、図９（ｃ）に示すように、層間絶縁膜４８を形成する。
詳細には、シラン、Ｎ2Ｏガス又はＮ2を含む混合ガスを用いたプラズマＣＶＤ法を用いて、層間絶縁膜２０上にＳｉＯ2を主として含む層間絶縁膜４８を形成する。層間絶縁膜４８は、例えば２００ｎｍ程度の厚みに成膜される。成膜後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜４８の熱処理を行うことが好ましい。この熱処理により、層間絶縁膜４８の内部に含まれる水分が除去されると共に層間絶縁膜４８の膜質が変化し、層間絶縁膜４８の内部への水素及び水分の侵入が抑制される。
【００５６】
続いて、図１０（ａ）に示すように、上部線状溝４３ｂを形成する。
詳細には、先ず、リソグラフィー及びエッチングにより、層間絶縁膜４８をパターニングする。これにより、下部線状溝４３ａと連通してコンタクト構造４３Ａの上面を露出させる上部線状溝４３ｂが形成される。上部線状溝４３ｂは、下部線状溝４３ａよりも小さなアスペクト比に形成される。同様に、上部線状溝４１ｂ，４２ｂ，４４ｂが形成される。
【００５７】
続いて、図１０（ｃ）に示すように、バリア膜４９を形成する。
詳細には、スパッタ法により、バリア導電材料として例えばＴｉＮを用いて、図１０（ｂ）に示すように、半導体基板１をスパッタターゲット３０のスパッタリング面３０ａ（の法線方向）に対して傾斜させて配置し、半導体基板１を回転させながら、スパッタ成膜を行う。この場合、スパッタリング面に対して、平面視で上部線状溝４３ｂの底面の一部が露出する角度（底面の全てが見える角度よりも大きく、底面が全く見えなくなる角度よりも小さい角度）に当該底面を傾斜させる。この傾斜角度は、上部ビアホールのアスペクト比によって変化する。上部線状溝４３ｂの底面の一部がスパッタリング面３０ａから見えるように配置するには、以下の式で規定される最大許容角度よりも小さい必要がある。
【００５８】
θ＝（π／２）−arctan（ａ／ｂ）
φ＝θ×（１８０／π）
θ：水平面（スパッタリング面）からの最大許容角度（ラジアン）
φ：水平面（スパッタリング面）からの最大許容角度（°）
ａ：上部ビアホール深さ
ｂ：上部ビアホール径
ａ／ｂ：アスペクト比
【００５９】
本実施形態では、半導体基板１のスパッタリング面３０ａに対する傾斜角度αを、
０°＜α≦φ
とする必要がある。スパッタリング面３０ａに対して上部線状溝４３ｂの底面が見える状態でなければ、上部線状溝４３ｂの底面にバリア膜が形成されず、次工程のＷの成膜において埋め込み不良が生じ易くなる。そのため、上部線状溝４３ｂの底面は必ずスパッタリング面３０ａから見える角度に設定する必要がある。
【００６０】
また、スパッタリングにおけるスパッタリング粒子の直進性は問わないが、アスペクト比が大きい上部ビアホールに対しては、直進性のあるスパッタリング手法の方が好ましい。一方、アスペクト比の低い上部ビアホールに対しては、直進性の希薄なスパッタリング手法の方が好ましい。
【００６１】
当該スパッタリングにより、図１０（ｂ）のように、ＴｉＮのスパッタリング粒子３０ｂが上部線状溝４３ｂの内壁面（側面及び底面）を覆うように堆積され、バリア膜４９が形成される。ここで、上部線状溝４３ｂの底面については、スパッタリング粒子３０ｂが空洞２７内に入り込むことなく底面のＷ２６の上面を覆って空洞４７上が閉塞される。バリア膜４９は、上部線状溝４３ｂの底面では、中央部から端部に向かうほど漸減する厚みに形成されており、例えば中央部の最も厚い部位で空洞４７上を閉塞している。
【００６２】
バリア膜４９は、上部線状溝４１ｂ，４２ｂ，４４ｂにも、これらの内壁面（側面及び底面）を覆うように形成される。なお、上部線状溝４１ｂ，４２ｂを覆い上部線状溝４３ｂ，４４ｂを開口するマスクを形成して上記のスパッタリングを行い、上部線状溝４３ｂ，４４ｂのみにバリア膜を形成することも可能である。この場合、上部線状溝４１ｂ，４２ｂには、傾斜角度を設けない通常のスパッタリングにより側面及び底面に略均一な厚みのバリア膜を形成することができる。
【００６３】
続いて、図１１（ａ）に示すように、例えばＣＶＤ法により、バリア膜４９を介して上部線状溝４３ｂ内を埋め込むように、バリア膜４９上に高融点金属、例えばＷ５１を堆積する。同様に、上部線状溝４１ｂ，４２ｂ，４４ｂも、バリア膜４９を介してＷ５１で埋め込まれる。上部線状溝４３ｂは、下部線状溝４３ａに比べてアスペクト比が小さいため、Ｗ５１で完全に充填されて内部に空洞が生じることはない。上部線状溝４１ｂ，４２ｂ，４４ｂも同様である。
【００６４】
続いて、図１１（ｂ）に示すように、例えばＣＭＰ法により、層間絶縁膜４８の表面上に存する余剰のバリア膜４９及びＷ５１を研磨除去する。これにより、上部線状溝４３ｂ内をバリア膜４９を介してＷ５１で充填する上部コンタクト構造４３Ｂが形成される。同様に、上部線状溝４１ｂ，４２ｂ，４４ｂ内をバリア膜４９を介してＷ５１で充填する上部コンタクト構造４１Ｂ，４２Ｂ，４４Ｂが形成される。以上により、コンタクト構造４１，４２，４３，４４が形成される。
【００６５】
そして、図８（ｃ）に示すように、各配線５５を形成する。
詳細には、先ず、コンタクト構造４１〜４４上を覆うように、層間絶縁膜４８上の全面にＴｉ膜５２ａ及びＴｉＮ膜５２ｂを含む下部バリア膜３２、アルミニウム銅合金膜５３、及びＴｉ膜５４ａ及びＴｉＮ膜５４ｂを含む上部バリア膜５４を順次積層する。
下部バリア膜５２、アルミニウム銅合金膜５３、及び上部バリア膜５４をリソグラフィー及びエッチングによりパターニングする。以上により、コンタクト構造４１〜４４と接続されてなる各配線５５が形成される。
しかる後、更なる層間絶縁膜や上層配線の形成等を経て、本実施形態による半導体装置が形成される。
【００６６】
本実施形態では、上部コンタクト構造４３Ｂ，４４Ｂでは、空洞４７はバリア膜４９によりその上部が確実に閉塞されている。コンタクト構造４１〜４４の配線５５との接続部分である上部コンタクト構造４１Ｂ〜４４Ｂには空洞が生じていない（図１１（ｃ）にコンタクト構造４３の周辺のみを示す。）。そのため、配線５５は、配線材料が空洞内に落ち込むことなく上部コンタクト構造４１Ｂ〜４４Ｂ上で良好な状態で保持される。このように、本実施形態によれば、コンタクト構造４３，４４内に空洞４７が形成される場合でも、配線信頼性の高い半導体装置が実現する。
【符号の説明】
【００６７】
１  半導体装置
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  ＬＤＤ領域
６  サイドウォール
７  ソース／ドレイン領域
８  シリサイド層
９  カバー膜
１０，１９，２０，２８，４８  層間絶縁膜
１１ａ  コンタクトホール
１１ｂ，２５，２９，４５，４９  バリア膜
１１ｃ，２６，３１，４６，５１  Ｗ（タングステン）
１１Ａ，１１Ｂ  コンタクトプラグ
１２  酸化防止膜
１３  緩衝膜
１４  密着層
１５  下部電極
１６  強誘電体膜
１７  上部電極
１８  水素バリア膜
２１，２２，２３，２４  コンタクトプラグ
２１Ａ，２２Ａ，２３Ａ，２４Ａ  下部コンタクトプラグ
２１Ｂ，２２Ｂ，２３Ｂ，２４ｂ  上部コンタクトプラグ
２１ａ，２２ａ，２３ａ，２４ａ  下部ビアホール
２１ｂ，２２ｂ，２３ｂ，２４ｂ  上部ビアホール
２７，４７  空洞
３０  スパッタターゲット
３０ａ  スパッタリング面
３０ｂ  スパッタリング粒子
３２，５２  下部バリア膜
３４，５４  上部バリア膜
３２ａ，３４ａ，５２ａ，５４ａ  Ｔｉ膜
３２ｂ，３４ｂ，５２ｂ，５４ｂ  ＴｉＮ膜
３３，５３  アルミニウム銅合金膜
３５，５５  配線
４１，４２，４３，４４  コンタクト構造
４１Ａ，４２Ａ，４３Ａ，４４Ａ  下部コンタクト構造
４１Ｂ，４２Ｂ，４３Ｂ，４４ｂ  上部コンタクト構造
４１ａ，４２ａ，４３ａ，４４ａ  下部線状溝
４１ｂ，４２ｂ，４３ｂ，４４ｂ  上部線状溝
【図１】
2019134116.tif 000003
【図２】
2019134116.tif 000004
【図３】
2019134116.tif 000005
【図４】
2019134116.tif 000006
【図５】
2019134116.tif 000007
【図６】
2019134116.tif 000008
【図７】
2019134116.tif 000009
【図８】
2019134116.tif 000010
【図９】
2019134116.tif 000011
【図１０】
2019134116.tif 000012
【図１１】
2019134116.tif 000013