(57)【要約】【課題】半導体製品を試験するパターンデータのデータ量が増加しても、価格の上昇を抑制することが可能な半導体製品試験装置を提供する。【解決手段】半導体製品２を試験するテストパターンを、半導体製品２に供給する半導体製品試験装置は、テストパターンの一部を格納するパターンメモリ８を備える。半導体製品試験装置が備えるパターンメモリ８に格納されているテストパターンの一部で、半導体製品２の試験が行われている期間に、パターンメモリ８の書き換えが行われる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体製品を試験するテストパターンを、前記半導体製品に供給する半導体製品試験装置であって、
前記テストパターンの一部を格納するパターンメモリを備え、
前記パターンメモリに格納されているテストパターンの一部を、一部のテストパターンとして、前記半導体製品の試験が行われている期間に、前記パターンメモリの書き換えを行う、半導体製品試験装置。
【請求項２】
請求項１に記載の半導体製品試験装置において、
前記パターンメモリは、第１アドレス領域と、前記第１アドレス領域とは異なる第２アドレス領域を備え、
前記テストパターンは、複数のテストパターン部を含み、
前記第１アドレス領域に格納されている第１テストパターン部が、前記一部のテストパターンとして、前記半導体製品に供給され、前記半導体製品の試験が行われている期間に、前記第１テストパターン部とは異なる第２テストパターン部が、前記第２アドレス領域に書き込まれることによって、前記パターンメモリの書き換えが行われる、半導体製品試験装置。
【請求項３】
請求項２に記載の半導体製品試験装置において、
前記第１アドレス領域に格納されている第１テストパターン部よる前記半導体製品の試験が終了したあと、前記第１アドレス領域には、第３テストパターン部が書き込まれる、半導体製品試験装置。
【請求項４】
請求項３に記載の半導体製品試験装置において、
前記パターンメモリは、前記第１アドレス領域および前記第２アドレス領域とは異なる第３アドレス領域を備え、
前記第３アドレス領域には、前記第１テストパターン部の次に、前記半導体製品に供給される第４テストパターン部が格納され、
前記第３アドレス領域に格納されている前記第４テストパターン部が、前記半導体製品に供給され、前記半導体製品の試験が行われている期間に、前記第１アドレス領域に、前記第第３テストパターン部の書き込みが行われる、半導体製品試験装置。
【請求項５】
請求項３に記載の半導体製品試験装置において
前記第１テストパターン部および前記第２テストパターン部のそれぞれは、前記半導体製品に供給されるパターンデータ部と、期待値パターンデータ部を含み、
前記半導体製品試験装置は、
前記パターンデータ部に応じて前記半導体製品から出力される出力データと前記期待値パターンデータ部とに基づいたパターン比較データ部を出力する比較ユニットと、
前記比較ユニットから出力されるパターン比較データ部によって、書き換えが行われるフェイルメモリと、
を備える、半導体製品試験装置。
【請求項６】
請求項５に記載に半導体製品試験装置において、
前記フェイルメモリは、互い異なる第１アドレス領域および第２アドレス領域を備え、
前記フェイルメモリの前記第１アドレス領域に格納されている前記パターン比較データ部が出力されている期間に、前記フェイルメモリの前記第２アドレス領域に、前記比較ユニットから出力されている前記パターン比較データ部が書き込まれる、半導体製品試験装置。
【請求項７】
請求項６に記載の半導体製品試験装置において、
前記第１テストパターン部および前記第２テストパターン部は、前記半導体製品試験装置に結合されたサーバーから、前記半導体製品試験装置に供給され、前記フェイルメモリから出力される前記パターン比較データ部は、順次、前記サーバーに供給される、半導体製品試験装置。
【請求項８】
請求項７に記載の半導体製品試験装置において、
前記半導体製品試験装置と前記サーバーとの間の結合は、無線である、半導体製品試験装置。
【請求項９】
半導体製品を試験するテストパターンを、複数のテストパターン部に分割し、パターンメモリに格納するテストパターン部格納工程と、
前記パターンメモリに格納されたテストパターン部を、前記半導体製品に供給するテストパターン部供給工程と、
を備え、
前記テストパターン部供給工程において、前記パターンメモリに格納されている第１テストパターン部を前記半導体製品に供給している期間に、前記第１テストパターン部より後で供給された第２テストパターン部によって、前記パターンメモリの書き換えが行われる、半導体製品試験方法。
【請求項１０】
請求項９に記載の半導体製品試験方法において、
前記パターンメモリは、第１アドレス領域と、前記第１アドレス領域とは異なる第２アドレス領域を備え、
前記テストパターン部供給工程においては、
前記第１アドレス領域に格納されているテストパターン部を、前記第１テストパターン部として前記半導体製品に供給している期間に、前記第２アドレス領域に、前記第２テストパターン部が書き込まれ、
前記半導体製品に、前記第１テストパターン部の供給が終了すると、前記第１アドレス領域に、前記第１テストパターン部および前記第２テストパターン部とは異なる第３テストパターン部の書き込みが行われる、半導体製品試験方法。
【請求項１１】
請求項１０に記載の半導体製品試験方法において、
前記第１テストパターン部、前記第３テストパターン部および前記第２テストパターン部は、前記半導体製品に供給されるパターンデータ部と、期待値パターンデータ部とを備え、
前記パターンデータ部に応じて前記半導体製品から出力される出力データと、前記期待値パターンデータ部とに基づいたパターン比較データ部を出力するパターン比較データ出力工程を、さらに備える、半導体製品試験方法。
【請求項１２】
請求項１１に記載の半導体製品試験方法において、
前記パターン比較データ出力工程は、前記パターン比較データ部で、フェイルメモリを書き換えるフェイルメモリ書き換え工程を含み、
前記フェイルメモリ書き換え工程は、前記フェイルメモリに格納されている前記パターン比較データ部を出力している期間に、前記フェイルメモリに前記パターン比較データ部の書き込みを行う、半導体製品試験方法。
【請求項１３】
請求項１２に記載の半導体製品試験方法において、
前記フェイルメモリは、第１アドレス領域と、前記第１アドレス領域とは異なる第２アドレス領域を備え、
前記第１アドレス領域に格納されている前記パターン比較データ部が出力されている期間に、前記第２アドレス領域に、前記パターン比較データ部の書き込みが行われる、半導体製品試験方法。
【請求項１４】
請求項１３に記載の半導体製品試験方法において、
前記テストパターンの前記分割は、サーバーにおいて実行され、前記パターン比較データ出力工程で出力された前記パターン比較データ部は、前記サーバーに供給される、半導体製品試験方法。
【請求項１５】
請求項１４に記載の半導体製品試験方法において、
前記複数のテストパターン部は、無線によって、前記パターンメモリおよび前記フェイルメモリを備えた試験装置に供給され、前記パターン比較データ出力工程で出力される前記パターン比較データ部は、無線によって、前記試験装置から前記サーバーに供給される、半導体製品試験方法。
【請求項１６】
請求項９の半導体製品試験方法によって試験された半導体製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製品試験装置、半導体製品試験方法および半導体製品に関し、例えば自動車、産業用途で用いられる高信頼性が要求される半導体製品を試験する半導体製品試験装置、半導体製品試験方法に関する。
【背景技術】
【０００２】
半導体製品を試験する半導体製品試験装置は、例えばパターンメモリとフェイルメモリを備えている。ここで、パターンメモリは、試験の際に半導体製品に入力されるパターンデータと、パターンデータが半導体製品に入力されたとき、半導体製品から出力されることが期待されている期待値パターンデータを格納する。また、フェイルメモリは、パターンデータが半導体製品に入力され、半導体製品から出力された出力データと期待値パターンデータとを比較することにより得られたパターン比較データが格納される。
【０００３】
半導体製品に故障箇所がなければ、半導体製品は、パターンデータが入力されると、期待値パターンデータと同じ出力データを出力することになる。そのため、フェイルメモリに格納されているパターン比較データを確認することにより、半導体製品における故障の有無および故障箇所を把握することができる。
【０００４】
半導体製品を試験する試験システムは、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１４９１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
所謂ムーアの法則に従って、半導体製品を製造する半導体製造プロセスの微細化が進んでいる。微細化に従って、半導体製品に搭載されるトランジスタ数は増大を続けている。トランジスタ数が増大しても、半導体製品の故障検出率を一定に維持するためには、パターンデータと期待値パターンデータのデータ量も増加させることになる。その結果、パターンデータと期待値パターンデータを格納するパターンメモリのデータ容量も、大きくすることが必要となる。パターンメモリは、半導体製品の試験に要する試験時間を短くするために、高速のスタティック型メモリ（以下、ＳＲＡＭとも称する）で構成されるが、高速のＳＲＡＭは高価であるため、パターンメモリのデータ容量の増加は、半導体製品試験装置の価格を上昇させることになる。
【０００７】
また、パターンデータと期待値パターンデータのデータ量は、半導体製品の故障検出率に依存する。すなわち、故障検出率を高めると、パターンデータと期待値パターンデータのデータ量は増加する。例えば、一般民生用途向けの半導体製品に比べ、自動車や産業用途向けの半導体製品は、より高信頼性が要求される。そのため、自動車や産業用途向けの半導体製品に対しては、高い故障検出率の試験が行われる。この場合、一般民生用途向け半導体製品に対して行う試験に比べ、パターンデータと期待値パターンデータのデータ量は、約１桁以上も大きくなる。従って、高信頼性が要求される半導体製品を対象とした半導体試験装置においては、さらにパターンメモリのデータ容量が増加することになり、半導体試験装置の価格はさらに上昇することになる。
【０００８】
試験時間の短縮化を図ると言う観点で考えた場合、試験の際に、半導体製品に供給するパターンデータの転送速度を上げ、半導体製品を通常の場合に比べて動作を高速化させることが考えられる。この場合、高速化により、半導体製品の消費電力が増加し、発熱量も増えることになる。そのため、半導体製品を構成するトランジスタの特性の安定性を保証することが可能な温度限界値に基づいて、半導体製品の動作可能な速度は制限されることになる。すなわち、パターンデータの転送速度（クロック周波数）には、半導体製品の温度限界値に基づいた一定の上限が存在する。例えば、現状の半導体製品試験装置では、数１０メガヘルツ〜数１００メガヘルツの転送速度のパターンデータしか用いることができない。
【０００９】
また、試験のとき、パターンデータおよび半導体製品の出力データは、半導体製品の有限な数の入出力ピンを介して、半導体製品試験装置と半導体製品内との間を伝送することになる。半導体製品の大きさによって、その半導体製品に配置可能な入出力ピンの数が定まるが、価格を抑制するためには、半導体製品を小型にすることが望ましい。半導体製品を小型に抑制した状況で、パターンデータまたは／および出力データのデータ量が増えると、パターンデータまたは／および出力データが、半導体製品試験装置と半導体製品内との間で伝送するのに時間が掛かり、試験時間も長くなる。
【００１０】
パターンデータと期待値パターンデータのデータ量の増加に対しては、例えば、半導体製品試験装置に設けられているパターンメモリを増設することが考えられる。しかしながら、この場合には、パターンメモリのデータ容量が、パターンデータと期待値パターンデータのデータ量の増加を上回る容量値となるように、高価な高速ＳＲＡＭを増設することが必要となる。そのため、半導体製品試験装置の費用が増大し、半導体製品試験に掛かるコストが高くなると言う課題が生じる。
【００１１】
パターンデータを圧縮し、試験の際には圧縮したパターンデータを半導体製品に入力することも考えられる。この場合、半導体製品試験装置にも圧縮されたパターンデータが供給されるようにすれば、パターンデータを格納するパターンメモリのデータ容量を抑制することが可能である。また、半導体製品試験装置と半導体製品内との間で伝送されるデータ量を抑制することも可能である。しかしながら、この場合には、半導体製品内に、入力した圧縮パターンデータを伸張する伸張回路あるいは圧縮パターンデータに基づいてパターンデータを発生する自己発生回路を設けることが必要とされる。そのため、半導体製品のコストが高くなると言う課題が生じる。
【００１２】
さらに、１個のパターンデータを複数のパターンデータ部に分割し、分割したパターンデータ部を、半導体製品に入力して、パターンデータ部毎に、半導体製品が試験されるようにすることも考えられる。この場合、半導体製品試験装置のパターンメモリが、パターンデータ部を格納することが可能なデータ容量を備えていれば、パターンデータ部に基づいた試験を実行することが可能であるため、パターンメモリのデータ容量の増加を抑制することが可能である。しかしながら、複数のパターンデータ部に対して、それぞれのパターンデータ部に基づいた試験を半導体製品に対して行う場合には、複数回の試験を行うことになり、複数回の試験の間に、半導体製品試験をセットアップするための試験セットアップ時間が必要となる。そのため、試験時間が長くなり、生産性が低下すると言う課題が生じる。
【００１３】
ここで述べている試験セットアップ時間は、例えば、複数の半導体製品を同時に試験する場合、パターンデータ部に基づく試験で不良の半導体製品を抽出したときに生じる。すなわち、不良の半導体製品が存在する場合、不良の半導体製品を複数の半導体製品から取り除く処理が行われ、残った半導体製品に対して、新たなパターンデータ部を入力させることになる。そのため、不良の半導体製品の取り出し、残った半導体製品に新たなパターンテータ部を入力すると言った処理は発生する。このような不良の半導体製品の取り出しに掛かる時間、新たなパターンデータ部の入力に掛かる時間と言った時間が、試験セットアップ時間である。
【００１４】
特許文献１には、ホストコンピュータと複数のテスト装置を備えた半導体集積回路の試験システムが示されている。しかしながら、特許文献１では、上記した課題は認識されていない。
【００１５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態に係わる半導体製品試験装置を述べると、次のとおりである。
【００１７】
すなわち、半導体製品を試験するテストパターンを、半導体製品に供給する半導体製品試験装置は、テストパターンの一部を格納するパターンメモリを備え、パターンメモリに格納されているテストパターンの一部で、半導体製品の試験を行っている期間に、パターンメモリの書き換えが行われる。
【発明の効果】
【００１８】
一実施の形態によれば、パターンデータのデータ量が増加しても、価格の上昇を抑制することが可能な半導体製品試験装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係わる半導体製品試験装置の構成を示すブロック図である。
【図２】実施の形態１に係わる試験システムの構成を示す模式図である。
【図３】実施の形態１に係わる試験装置の動作を説明するための説明図である。
【図４】実施の形態１に係わる試験システムの構成を示すブロック図である。
【図５】実施の形態１に係わる試験ボードの構成を示すブロック図である。
【図６】実施の形態１に係わる試験ボードの要部ブロック図である。
【図７】実施の形態１に係わるパターンメモリの状態遷移を示す図である。
【図８】実施の形態１に係わるパターンメモリの状態遷移を示す図である。
【図９】実施の形態１に係わるパターンメモリの状態遷移を示す図である。
【図１０】実施の形態１に係わる試験前シーケンスを示すフローチャート図である。
【図１１】実施の形態１に係わる試験実行シーケンスおよびパターンデータ書き換えシーケンスを示すフローチャート図である。
【図１２】実施の形態１に係わる試験実行シーケンスおよび試験完了シーケンスを示すフローチャート図である。
【図１３】実施の形態１に係わる試験装置の効果を説明するための図である。
【図１４】実施の形態２に係わる試験装置の動作を示すフローチャート図である。
【図１５】実施の形態３に係わる試験装置の動作を示すフローチャート図である。
【図１６】実施の形態４に係わる試験装置の動作を示すフローチャート図である。
【発明を実施するための形態】
【００２０】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００２１】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００２２】
（実施の形態１）
＜半導体製品試験装置の構成＞
図１は、実施の形態１に係わる半導体製品試験装置の構成を示すブロック図である。説明の都合上、同図には半導体製品試験装置（以下、単に試験装置とも称する）１で試験される半導体製品２が描かれているが、当該半導体製品２を除いた構成が試験装置１である。
【００２３】
試験装置１は、後で図２を用いて説明するが、試験用サーバーと接続され、試験用サーバーと試験装置１との間で各種データの送受信が行われる。試験用サーバーから試験装置１に供給されるデータとしては、パターンデータおよび期待値パターンデータがある。以下、本明細書では、パターンデータと期待値パターンデータを合わせて、テストパターンとも称する。また、特に制限されないが、試験用サーバーから試験装置１には、試験装置１を制御するための制御データも供給される。一方、試験装置１から試験用サーバーへ供給されるデータとしては、パターン比較データがある。
【００２４】
試験装置１は、図１に示すように、ピンエレクトロニクス３、波形整形ユニット４、論理比較ユニット５、タイミングコントローラ６、テストパターン発生ユニット７、パターンメモリ８、フェイルメモリ９およびテスト用プロセッサ１０を備えている。図示しない試験用サーバーから供給されたテストパターンは、パターンメモリ８に格納され、フェイルメモリ９に格納されたパターン比較データが、試験装置１から試験用サーバーに供給される。また、試験用サーバーからの制御データは、テスト用プロセッサ１０に供給される。テスト用プロセッサ１０は、供給された制御データに従って試験装置１が動作するように、ピンエレクトロニクス３、テストパターン発生ユニット７、パターンメモリ８およびフェイルメモリ９を制御する。
【００２５】
パターンメモリ８に格納されたテストパターンは、テストパターン発生ユニット７に供給される。テストパターン発生ユニット７は、供給されたテストパターンに基づいて、パターンデータと期待値パターンデータを発生する。また、テストパターン発生ユニット７は、タイミングコントローラ６を制御する制御データを発生する。タイミングコントローラ６は、テストパターン発生ユニット７からの制御データに従って、波形整形ユニット４、論理比較ユニット５およびテストパターン発生ユニット７を動作させるタイミング信号を出力する。
【００２６】
テストパターン発生ユニット７が発生したパターンデータは、波形整形ユニット４に供給される。波形整形ユニット４は、供給されたパターンデータの波形を整形し、整形されたパターンデータをピンエレクトロニクス３に供給する。また、テストパターン発生ユニット７が発生した期待値パターンデータは、論理比較ユニット５に供給される。論理比較ユニット５は、ピンエレクトロニクス３から出力される出力データと期待値パターンデータとの間で、論理的な比較（論理値の比較）を行い、比較により得られたパターン比較データをフェイルメモリ９に供給する。フェイルメモリ９は、この供給されたパターン比較データを格納する。
【００２７】
ピンエレクトロニクス３は、供給されたパターンデータを、半導体製品２に供給し、半導体製品２を、パターンデータに従って動作させる。半導体製品２は、入力されたパターンデータに応じて動作することにより、パターンデータに対応した出力データを形成し、ピンエレクトロニクス３に出力する。ピンエレクトロニクス３は、供給された出力データを、論理比較ユニット５へ供給する。
【００２８】
論理比較ユニット５において、期待値パターンデータと半導体製品２からの出力データとの間の論理的な比較が行われ、その結果がパターン比較データとしてフェイルメモリ９に格納される。半導体製品２に故障があれば、試験用サーバーにおいて、フェイルメモリ９から供給されているパターン比較データを参照することにより、故障箇所を把握することができる。
【００２９】
なお、半導体製品２としては、特に制限されないが、信頼性が要求される自動車や産業用途に用いられる半導体製品である。例えば、自動車に用いられるプロセッサが半導体製品２として試験装置１により、試験される。
【００３０】
＜試験用サーバーと試験装置＞
次に、試験用サーバーと試験装置１との関係を説明する。ここでは、試験用サーバーと試験装置１とによって試験システムが構成されているものとして説明する。図２は、実施の形態１に係わる試験システムの構成を示す模式図である。ここでは、半導体製品を製造する半導体工場における試験システム２０を例にして説明するが、勿論これに限定されるものではない。
【００３１】
図２において、２１は、半導体工場に設置された試験用サーバーを示している。試験用サーバー２１は、半導体工場に設置された複数の試験装置と接続され、複数の試験装置との間で各種データの送受信を行い、複数の試験装置を制御する。すなわち、複数の試験装置は、共通の試験用サーバー２１によって制御されている。また、特に制限されないが、試験用サーバー２１と複数の試験装置との間は、有線と無線とによって接続されている。勿論、有線のみまたは無線のみによって、試験用サーバー２１と複数の試験装置との間を接続するようにしてもよい。図２では、複数の試験装置のうちの１つの試験装置が例として示されている。
【００３２】
図２に示す試験装置１は、複数の半導体チップ（半導体製品）が形成されている半導体ウェハを試験する試験装置である。すなわち、試験装置１は、半導体ウェハに形成されている複数の半導体チップを試験する。図２において、３０は、マニピュレーターウェハプローバ（Ｍａｎｉｐｕｌａｔｏｒ  Ｗａｆｅｒ  Ｐｒｏｂｅｒ）の設置台を示している。マニピュレーターウェハプローバにおいては、設置台３０に破線で示した設置部３２が取り付けられ、設置部３２と蓋部３１とが、回転式の可動部３３によって連結している。可動部３３は、矢印付きの破線３４で示す方向に回転することにより、蓋部３１は、設置台３０の主面３０Ｓに対して開いた状態または閉じた状態となる。試験装置１は、蓋部３１に設置されている。設置台３０の主面３０Ｓに半導体ウェハ（図示しない）を配置し、蓋部３１を閉じることにより、試験装置１は、半導体ウェハに形成された複数の半導体チップと電気的に接触する。実施の形態１に係わる試験装置１は、試験対象の半導体チップと電気的に接触するため、テストヘッド部と見なすこともできる。
【００３３】
試験装置１は、無線用アンテナ１１を備えている。特に制限されないが、上記したテストパターンは、無線信号１２として無線用アンテナ１１で受信され、試験装置１内のパターンメモリ８（図１）に供給される。また、フェイルメモリ９（図１）に格納されたパターン比較データは、無線信号１３に変換され、無線用アンテナ１１によって送信される。
【００３４】
試験用サーバー２１は、試験用メモリサーバー２２と、試験装置コントローラ２３を備えている。試験用メモリサーバー２２は、無線用アンテナ２４を備えている。実施の形態１に係わる試験用メモリサーバー２２には、テストパターンが格納されており、格納されているテストパターンは、無線信号１２に変換され、無線用アンテナ２４によって送信される。一方、無線用アンテナ２４によって受信したパターン比較データの無線信号１３は、デジタル信号に変換され、試験用メモリサーバー２２に格納される。すなわち、上記したテストパターンおよびパターン比較データは、無線で、試験装置１と試験用メモリサーバー２２との間で送受信される。
【００３５】
一方、試験装置１内のテスト用プロセッサ１０（図１）は、図２に破線で示した有線のバス１４によって、試験装置コントローラ２３との間でデータの送受信を行う。勿論、テスト用プロセッサ１０と試験装置コントローラ２３との間のデータの送受信も無線で行うようにしてもよい。また、無線信号１２、１３の代わりに、有線信号でテストパターンおよびパターン比較データが、試験用メモリサーバー２２と試験装置１との間で送受信されるようにしてもよい。
【００３６】
しかしながら、テストパターンおよびパターン比較データを無線で送受信するようにすれば、試験用メモリサーバー２２と試験装置１との間を接続する有線配線（ケーブル）の数を減らすことができる。その結果、試験装置１の重量が、ケーブルによって増加するのを防ぐことが可能である。試験装置１の重量を低減することにより、蓋部３１の開閉が容易となる。また、試験装置１の重量を低減することにより、半導体ウェハに加わる荷重を減らすことが可能であり、半導体ウェハまたは／および試験装置１に故障が発生するのを低減することが可能である。
【００３７】
図２において、無線信号１２および１３のそれぞれに付されている複数の〜符号は、それぞれの無線信号が複数のチャンネルであることを示している。すなわち、テストパターンは、複数のチャンネルによって、試験用メモリサーバー２２から試験装置１に並列的に送信される。同様に、パターン比較データも、複数のチャンネルによって、試験装置１から試験用メモリサーバー２２へ送信される。
【００３８】
実施の形態１に係わる試験用メモリサーバー２２は、１個のテストパターンを、複数のテストパターン部に分割して、送信する。このとき、試験用メモリサーバー２２は、分割したテストパターン部の時間的な順番を示す順番情報と、特に制限されないが分割した個数を示す分割数情報を、パターン情報として送信する。例えば、１個のテストパターンを７個のテストパターン部に分割する場合、試験用メモリサーバー２２は、１個のテストパターンにおいて、時間的に最も早いテストパターン部を、テストパターン部（１）とし、時間的に次のテストパターン部をテストパターン部（２）とし、以降同様にして、時間的に最も遅いテストパターン部をテストパターン部（７）として分割する。このとき、テストパターン部に付加されている数値（１）〜（７）が、順番情報である。また、試験用メモリサーバー２２は、分割した数７を分割数情報として送信する。上記したように、本明細書では、パターンデータと期待値パターンデータを纏めて、テストパターンと称している。そのため、テストパターン部のそれぞれが、パターンデータ部と期待値パターンデータ部を備えていることになる。例えば、テストパターン部（１）は、パターンデータ部（１）と期待値パターンデータ部（１）を備え、テストパターン部（２）は、パターンデータ部（２）と期待値パターンデータ部（２）を備えていることになる。
【００３９】
同様に、試験装置１は、１個のパターン比較データを、複数のパターン比較データ部に分割して、送信する。この場合、試験装置１は、時間的な順番を示す順番情報を送信する。実施の形態１では、時間的に最も早いパターン比較データ部をパターン比較データ部（１）とし、次のパターン比較データ部をパターン比較データ部（２）とし、以降同様にして、パターン比較データ部の後に順番情報を付加して、試験装置１は送信する。
【００４０】
勿論、上記した順番情報および分割数情報は、一例であって、これに限定されるものではない。次に、分割されたテストパターン部とパターン比較データ部を用いた試験装置１の動作を、図面を用いて説明する。
【００４１】
＜試験装置の動作＞
図３は、実施の形態１に係わる試験装置の動作を説明するための説明図である。実施の形態１に係わる試験装置１においては、パターンメモリ８およびフェイルメモリ９のそれぞれは、複数のアドレス領域に分けられる。ここでは、パターンメモリ８およびフェイルメモリ９のそれぞれが、３個のアドレス領域に分けられている場合を例にして説明する。
【００４２】
同図において、８−１は、パターンメモリ８において、所定の大きさを備えたアドレス領域（以下、第１アドレス領域とも称する）を示している。また、８−２は、パターンメモリ８において、アドレス領域８−１とは異なり、所定の大きさを備えたアドレス領域（以下、第２アドレス領域とも称する）を示し、８−３は、パターンメモリ８において、アドレス領域８−１および８−２とは異なり、所定の大きさを備えたアドレス領域（以下、第３アドレス領域とも称する）を示している。
【００４３】
アドレス領域８−１〜８−３のそれぞれの大きさは、分割された１個のテストパターン部（パターンデータ部と期待値パターンデータ部）を格納することが可能な大きさ（所定の大きさ）となっている。
【００４４】
また、図３において、９−１は、フェイルメモリ９において、所定の大きさを備えたアドレス領域（以下、第１アドレス領域とも称する）を示している。また、９−２は、フェイルメモリ９において、アドレス領域９−１とは異なり、所定の大きさを備えたアドレス領域（以下、第２アドレス領域とも称する）を示し、９−３は、フェイルメモリ９において、アドレス領域９−１および９−２とは異なり、所定の大きさを備えたアドレス領域（以下、第３アドレス領域とも称する）を示している。アドレス領域９−１〜９−３のそれぞれの大きさは、分割された１個のパターン比較データ部を格納することが可能な大きさ（所定の大きさ）となっている。
【００４５】
試験用メモリサーバー２２は、説明の都合上、テストパターンを格納しているパターンメモリサーバー２２−Ｐとパターン比較データを格納するフェイルメモリサーバー２２−Ｆを備えているものとする。パターンメモリサーバー２２−Ｐは、格納しているテストパターンを分割し、分割により得られたテストパターン部を、分割した時間的順番で、無線により送信する。無線で送信されたテストパターン部は、インターネット、クラウド等の無線網を介して、試験装置１の無線アンテナ１１−Ｒにより受信される。試験装置１では、受信したテストパターン部が、外部インタフェースユニット１５−Ｒによって、２値論理信号に変換され、出力される。図３では、外部インタフェースユニット１５−Ｒから出力されるテストパターン部が、パターンデータ部ＩＰＰ＿Ｉと期待値パターンデータ部ＥＰＰ＿Ｉとして示されている。
【００４６】
テスト用プロセッサ１０（図１）は、３個のアドレス領域８−１〜８−３を、アクティブ領域（Ａｃｔｉｖｅ）、レディー領域（Ｒｅａｄｙ）およびアイドル領域（Ｉｄｌｉｎｇ）として管理する。ここで、アクティブ領域は、格納されているパターンデータ部および期待値パターンデータ部を、パターンデータ部ＩＰＰ＿Ｏおよび期待値パターンデータ部ＥＰＰ＿Ｏとして出力しているアドレス領域である。このアクティブ領域からの、格納しているパターンデータ部および期待値パターンデータ部の出力が終わると、テスト用プロセッサ１０は、アクティブ領域をアイドル領域へ遷移させる。
【００４７】
レディー領域は、パターンデータ部および期待値パターンデータ部を格納している領域であり、アクティブ領域がアイドル領域へ遷移すると、テスト用プロセッサ１０は、レディー領域をアクティブ領域へ遷移させ、格納しているパターンデータ部および期待値パターンデータ部を、パターンデータ部ＩＰＰ＿Ｏおよび期待値パターンデータ部ＥＰＰ＿Ｏとして出力させる。
【００４８】
また、アイドル領域は、パターンデータ部ＩＰＰ＿Ｉおよび期待値パターンデータ部ＥＰＰ＿Ｉの書き込みが行われている領域であり、書き込みが終了すると、テスト用プロセッサ１０は、このアイドル領域をレディー領域へ遷移させる。
【００４９】
テスト用プロセッサ１０は、順番情報を参照して、時間的に早いテストパターン部から順番に、テストパターン発生ユニット７および論理比較ユニット５に供給されるように、上記したアドレス領域８−１〜８−３を管理する。
【００５０】
同図では、アドレス領域８−１がアクティブ領域、アドレス領域８−３がレディー領域、アドレス領域８−２がアイドル領域の状態が示されている。この場合、アクティブ領域となっているアドレス領域８−１に格納されているテストパターン部が、パターンデータ部ＩＰＰ＿０および期待値パターンデータ部ＥＰＰ＿Ｏとして、テストパターン発生ユニット７および論理比較ユニット５に供給される。アドレス領域８−１に格納されているテストパターン部が出力されている期間において、アイドル領域であるアドレス領域８−２には、外部インタフェースユニット１５−Ｒから出力されているパターンデータ部ＩＰＰ＿Iおよび期待値パターンデータ部ＥＰＰ＿Iが供給され、アドレス領域８−２にテストパターン部が格納される。この期間、レディー領域であるアドレス領域８−３は、次に出力するテストパターン部を保持した状態で、待機している。
【００５１】
テストパターン発生ユニット７は、パターンデータ部ＩＰＰ＿Ｏが供給されることにより、供給されたパターンデータ部ＩＰＰ＿Ｏに応じた入力データを、ピンエレクトロニクス３に供給する。ピンエレクトロニクス３は、供給された入力データに基づいたデータを半導体製品２に入力する。半導体製品２は、入力したデータに応じたデータをピンエレクトロニクス３に出力する。ピンエレクトロニクス３は、半導体製品２からのデータに基づいた出力データを、論理比較ユニット５に出力する。
【００５２】
論理比較ユニット５は、供給された出力データと、アドレス領域８−１から供給されている期待値パターンデータ部ＥＰＰ＿Ｏとを比較し、比較の結果をパターン比較データ部ＰＣＤ＿Ｉとして、フェイルメモリ９に出力する。
【００５３】
テスト用プロセッサ１０は、フェイルメモリ９におけるアドレス領域９−１〜９−３も、パターンメモリ８と同様に、アクティブ領域、レディー領域およびアイドル領域として管理する。ここで、アクティブ領域は、パターン比較データ部ＰＣＤ＿Ｉの書き込みが行われているアドレス領域である。このアクティブ領域への、パターン比較データ部ＰＣＤ＿Ｉの書き込みが終わると、テスト用プロセッサ１０は、アクティブ領域をアイドル領域へ遷移させる。
【００５４】
レディー領域は、パターン比較データ部を出力した領域であり、パターン比較データ部の書き込みを待機しているアドレス領域である。アクティブ領域がアイドル領域へ遷移すると、テスト用プロセッサ１０は、レディー領域をアクティブ領域へ遷移させる。
【００５５】
アイドル領域は、格納しているパターン比較データ部を、パターン比較データ部ＰＣＤ＿Ｏとして出力しているアドレス領域である。アイドル領域に格納されているパターン比較データ部を出力し終えると、テスト用プロセッサ１０は、アイドル領域をレディー領域へ遷移させる。このアイドル領域に格納されているパターン比較データ部が、パターン比較データ部ＰＣＤ＿Ｏとして出力されている期間において、アクティブ領域にパターン比較データ部ＰＣＤ＿Ｉの書き込みが行われる。
【００５６】
なお、テスト用プロセッサ１０は、フェイルメモリ９に供給された時間的な順番で、パターン比較データ部ＰＣＤ＿Ｏに順番情報を付加する。
【００５７】
同図では、アドレス領域９−２がアクティブ領域、アドレス領域９−３がレディー領域、アドレス領域９−１がアイドル領域の状態が示されている。この場合、アイドル領域となっているアドレス領域９−１に格納されているパターン比較データ部が、パターン比較データ部ＰＣＤ＿Ｏとして、外部インタフェースユニット１５−Ｓに供給されている。アドレス領域９−１に格納されているパターン比較データ部が出力されている期間において、アドレス領域９−２に、論理比較ユニット５からのパターン比較データ部ＰＣＤ＿Ｉが供給され、アドレス領域９−２にパターン比較データ部が格納される。このとき、アドレス領域９−３は、レディー領域として待機している。
【００５８】
外部インタフェースユニット１５−Ｓは、供給されたパターン比較データ部ＰＣＤ＿Ｏを無線信号に変換して、無線アンテナ１１−Ｓから送信する。送信されたパターン比較データ部ＰＣＤ＿Ｏは、インターネット、クラウド等の無線網を介して、フェイルメモリサーバー２２−Ｆに受信される。
【００５９】
このように、実施の形態１に係わる半導体製品試験装置１では、パターンメモリ８は、格納しているテストパターン部を出力している期間において、パターンメモリサーバー２２−Ｐからの新たなテストパターン部によって書き換えられる。同様に、フェイルメモリ９は、パターン比較データ部を出力している期間において、論理比較ユニット５からのパターン比較データ部によって書き換えられる。そのため、テストパターンおよびパターン比較データのデータ量が増加しても、小容量のパターンメモリおよびフェイルメモリで、半導体製品を試験することが可能である。なお、テストパターン部を受信する場合と、パターン比較データ部を送信する場合で、異なる外部インタフェースユニット１５−Ｒ、１５−Ｓを用いる例を示したが、共通の外部インタフェースユニットを用いるようにしてもよい。この場合、無線アンテナ１１−Ｒおよび１１−Ｓは共通にすることができる。
【００６０】
＜試験装置の具体的な構成＞
次に、試験装置１のより具体的な構成を説明する。
【００６１】
＜＜試験システム＞＞
図４は、実施の形態１に係わる試験システムの構成を示すブロック図である。試験システム２０の模式的な構成は、図２を用いて既に説明している。ここでは、試験システム２０を構成する試験用メモリサーバー２２と試験装置１との関係をより具体的に説明する。
【００６２】
図４において、ＩＯＳは、試験用メモリサーバー２２および試験装置コントローラ２３に接続された入出力装置を示している。操作者は、入出力装置ＩＯＳを用いて、試験用メモリサーバー２２および試験装置コントローラ２３を操作するとともに、試験の状態を確認する。
【００６３】
試験用メモリサーバー２２は、互いに異なる複数の無線チャンネルＣＨ１〜ＣＨ８を用いて、試験装置１との間で、複数のテストパターン部および複数のパターン比較データ部の送受信を行う。同図には、試験用メモリサーバー２２から、試験装置１に無線送信されるテストパターン部の一例が、２値論理列「０１０１・・」として示されている。
【００６４】
試験装置１は、複数のピンエレクトロニクスボード（以下、試験ボードとも称する）ＰＥＢ１〜ＰＥＢ８を備えている。試験ボードＰＥＢ１〜ＰＥＢ８は、後で図５を用いて説明するが、それぞれが、図１に示した試験装置１の機能と、図３で説明した外部インタフェースユニット１５−Ｒ、１５−Ｓの機能を備えている。試験ボードＰＥＢ１〜ＰＢＥ８のそれぞれには、無線チャンネルＣＨ１〜ＣＨ８が割り当てられており、割り当てられた無線チャンネルを用いて、試験ボードと試験用メモリサーバー２２との間で無線によるデータ伝送が行われる。例えば、試験ボードＰＥＢ１には無線チャンネルＣＨ１が割り当てられて、無線チャンネルＣＨ１を用いて、試験ボードＰＥＢ１と試験用メモリサーバー２２との間でデータ伝送が行われる。
【００６５】
試験ボードＰＥＢ１〜ＰＥＢ８のそれぞれは、特に制限されないが、対応する１個の半導体製品を試験する。すなわち、試験ボードＰＥＢ１〜ＰＥＢ８のそれぞれは、割り当てられた無線チャンネルにより伝送されたテストパターン部におけるパターンデータ部に基づいた入力データを対応する半導体製品に出力する。また、試験ボードＰＥＢ１〜ＰＥＢ８のそれぞれは、対応する半導体製品から出力された出力データと、伝送されたテストパターン部における期待値パターンデータ部とを比較した結果を、パターン比較データ部として、割り当てられた無線チャンネルを用いて、試験用メモリサーバー２２へ送信する。
【００６６】
無線チャンネルの数を増やすとともに、試験ボードの個数を増やすことにより、例えば同時に試験を実行する半導体製品の個数を増やすことが可能である。また、半導体製品に対して、１つの無線チャンネルを割り当てることになるため、無線チャンネルにおける単位時間当たりのデータ転送量を増やすことにより、半導体製品２と試験ボードとの間のデータ転送量も容易に増やすことが可能である。なお、図４において、２Ｇは、試験ボードＰＥＢ１〜ＰＥＢ８によって試験される複数の半導体製品を示している。
【００６７】
＜＜試験ボード＞＞
図５は、実施の形態１に係わる試験ボードの構成を示すブロック図である。試験ボードＰＥＢ１〜ＰＥＢ８は、互いに同じ構成であるため、ここでは、試験ボードＰＥＢ１を例にして説明する。
【００６８】
試験ボードＰＥＢ１においては、パターンメモリが、図１に示したパターンメモリ８およびテストパターン発生ユニット７の両方の機能を備えている。そのため、図５では、パターンメモリの符号が、両方の符号を合わせた７＿８となっている。パターンメモリ７＿８は、格納したテストパターン部（パターンデータ部と期待値パターンデータ部）を、テストパターン発生ユニット７の出力として、パターン出力バスＰＯＢを介して、波形整形ユニット４へ供給する。
【００６９】
パターンメモリ７＿８は、３個のＳＲＡＭアレーＰ−ＳＡＹ１〜Ｐ−ＳＡＹ３を備えている。ここでは、３個のＳＲＡＭアレーを備えている例を説明するが、勿論、この個数に制限されるものではない。複数のＳＲＡＭアレーは、アレー状に配置された複数のＳＲＡＭセルを備えている。ＳＲＡＭアレーＰ−ＳＡＹ１〜Ｐ−ＳＡＹ３のそれぞれは、同図において○で示した複数のスイッチＭＳＷを介して、テストパターンバスＰＢＳとパターン出力バスＰＯＢに接続されている。
【００７０】
図５には、１個のスイッチＭＳＷの具体的な構成が、吹き出しで示されている。スイッチＭＳＷは、ＳＲＡＭセル（ＳＲＡＭ  Ｃｅｌｌ）の入出力ノードとテストパターンバスＰＢＳとの間に接続されたスイッチＳＷ−Ａと入出力ノードとパターン出力バスＰＯＢとの間に接続されたスイッチＳＷ−Ｂを備えている。テスト用プロセッサ１０は、パターンメモリ７＿８にテストパターン部を格納するとき、スイッチＭＳＷ内のスイッチＳＷ−Ａをオン状態にし、スイッチＳＷ−Ｂをオフ状態にする。これに対して、パターンメモリ７＿８に格納されているテストパターン部を、パターンデータ部と期待値パターンデータ部として出力するとき、テスト用プロセッサ１０は、スイッチＳＷ−Ａをオフ状態にし、スイッチＳＷ−Ｂをオン状態にする。
【００７１】
これにより、パターンメモリ７＿８にテストパターン部を格納するときには、スイッチＳＷ−Ａを介して、ＳＲＡＭセルの入出力ノードは、テストパターンバスＰＢＳに接続され、テストパターンバスＰＢＳを介して供給されるテストパターン部が、ＳＲＡＭセルに書き込まれる。これに対して、スイッチＳＷ−Ｂがオン状態にされると、ＳＲＡＭセルの入出力ノードは、パターン出力バスＰＯＢに接続されるため、パターン出力バスＰＯＢを介して、パターンメモリ７＿８に格納されたテストパターン部は、パターンデータ部と期待値パターンデータ部として、波形整形ユニット４に出力される。
【００７２】
テスト用プロセッサ１０は、パターンメモリ７＿８に対して、ＳＲＡＭセルを選択するために、アドレス信号、チップ選択信号等を、パターンメモリ選択信号ＰＡＣとして出力する。パターンメモリ選択信号ＰＡＣによって、３個のＳＲＡＭアレーＰ−ＳＡＹ１〜Ｐ−ＳＡＹ３から、１個のＳＲＡＭアレーが選択され、選択されたＳＲＡＭアレーから、複数のＳＲＡＭセルが選択される。パターンメモリ７＿８にテストパターン部を格納するときには、選択されたＳＲＡＭセルの入出力ノードが、スイッチＭＳＷを介してテストパターンバスＰＢＳに接続される。また、パターンメモリ７＿８からパターンデータ部と期待値パターンデータ部を出力するときには、選択されたＳＲＡＭセルの入出力ノードがスイッチＭＳＷを介してパターン出力バスＰＯＢに接続される。
【００７３】
テストパターンバスＰＢＳには、外部インタフェースユニット１５−Ｒが接続されている。外部インタフェースユニット１５−Ｒは、特に制限されないが、高周波の無線信号と２値論理信号との間で変換を行う変換部ＲＴＵと、変換部ＲＴＵによって変換された２値論理信号をテストパターン部としてテストパターンバスＰＢＳに供給するインタフェース部ＲＣＮとを備えている。これにより、無線アンテナ１１−Ｒで受信した無線信号のテストパターン部は、２値論理信号に変換され、テストパターンバスＰＢＳに供給される。
【００７４】
パターン出力バスＰＯＢには、上記したように、パターンメモリ７＿８から、パターンデータ部と期待値パターンデータ部が供給される。波形整形ユニット４は、パターン出力バスＰＯＢを介して供給されたパターンデータ部と期待値パターンデータ部の波形を整形するだけでなく、供給されたパターンデータ部と期待値パターンデータ部を分離する機能を備えている。波形整形ユニット４に供給されているデータが、パターンデータ部であるか期待値パターンデータ部であるかは、テスト用プロセッサ１０が指定する。すなわち、テスト用プロセッサ１０は、選択信号ＳＥＬによって、パターンデータ部であるか期待値パターンデータ部であるかを、波形整形ユニット４に通知する。
【００７５】
波形整形ユニット４は、選択信号ＳＥＬによって、パターンデータ部であると通知されると、供給されているデータを、パターンデータ部として、論理比較ユニット３＿５に供給する。一方、選択信号ＳＥＬによって、供給されているデータは、期待値パターンデータ部であると通知されると、波形整形ユニット４は、供給されているデータを、期待値パターンデータ部として、論理比較ユニット３＿５に供給する。
【００７６】
論理比較ユニット３＿５は、図１に示したピンエレクトロニクス３と論理比較ユニット５の両方の機能を備えている。この論理比較ユニットは、特に制限されないが、パターン出力バスＰＯＢにおける並列信号の個数と同じ個数のドライバーＤＯ１〜ＤＯｎと比較回路ＤＩ１〜ＤＩｎを備えている。
【００７７】
波形整形ユニット４から、パターンデータ部として供給されたデータは、ドライバーＤＯ１〜ＤＯｎの入力ノードに供給される。ドライバーＤＯ１〜ＤＯｎの出力ノードは、半導体製品２の外部端子に電気的に接触している。これにより、半導体製品２には、パターンデータ部が供給され、半導体製品２は、供給されたパターンデータ部に従って動作する。半導体製品２が動作することにより、半導体製品２の外部端子から出力された出力データは、比較回路ＤＩ１〜ＤＩｎの第１入力ノードに供給される。
【００７８】
論理比較ユニット３＿５は、期待値パターンデータ部として供給されたデータを、比較回路ＤＩ１〜ＤＩｎの第２入力ノード（図示せず）に供給する。比較回路ＤＩ１〜ＤＩｎは、半導体製品２からの出力データと期待値パターンデータとの間で、論理的な比較を行い、比較の結果をパターン比較データ部として、フェイル入力バスＦＩＢに出力する。また、論理比較ユニット３＿５は、比較回路ＤＩ１〜ＤＩｎのいずれかにおいて、第１入力ノードと第２入力ノードにおける論理値に不一致が発生した場合、故障が発生していることを、フェイル信号ＦＲＴによって、テスト用プロセッサ１０に通知する。なお、同図には、半導体製品２の入力に係わる外部端子と出力に係わる外部端子とが共通の外部端子の場合が示されているが、これに限定されるものではない。
【００７９】
特に制限されないが、テスト用プロセッサ１０は、フェイル信号ＦＲＴによって、故障が発生していることが通知されると、有線のバス１４を介して、試験装置コントローラ２３に、故障の発生を通知する。この通知は、例えば、図４に示した入出力装置ＩＯＳに表示され、操作者に知らされる。
【００８０】
一方、フェイル入力バスＦＩＢに供給されたパターン比較データ部は、フェイルメモリ９に格納される。特に制限されないが、フェイルメモリ９も、パターンメモリ７＿８と同様に、３個のＳＲＡＭアレーＦ−ＳＡＹ１〜Ｆ−ＳＡＴ３を備えている。勿論、この個数に限定されるものではない。また、ＳＲＡＭアレーでなく、ダイナミック型メモリ（ＤＲＡＭ）を用いたアレーであってもよい。
【００８１】
ＳＲＡＭアレーＦ−ＳＡＹ１〜Ｆ−ＳＡＹ３を構成するＳＲＡＭセルの入出力ノードは、ＳＲＡＭアレーＰ−ＳＡＹ１〜Ｐ−ＳＡＹ３と同様に、スイッチＭＳＷを介して、フェイル入力バスＦＩＢとフェイルメモリバスＦＢＳに接続されている。スイッチＭＳＷの構成は既に説明しているので、省略する。テスト用プロセッサ１０は、ＳＲＡＭアレーＦ−ＳＡＹ１〜Ｆ−ＳＡＹ３から、ＳＲＡＭアレーを指定するチップセレクト信号、指定したＳＲＡＭアレーから複数のＳＲＡＭセルを指定するアドレス信号等を、フェイルメモリ選択信号ＦＡＣとして出力する。
【００８２】
テスト用プロセッサ１０は、フェイルメモリ９に、パターン比較データ部を格納するとき、フェイルメモリ選択信号ＦＡＣによって、ＳＲＡＭアレーＦ−ＳＡＹ１〜Ｆ−ＳＡＹ３から、複数のＳＲＡＭセルを選択する。このとき、テスト用プロセッサ１０は、フェイル入力バスＦＩＢが、選択された複数のＳＲＡＭセルの入出力ノードに接続されるように、スイッチＭＳＷを制御する。これに対して、フェイルメモリ９から、パターン比較データ部を出力する場合、テスト用プロセッサ１０は、選択した複数のＳＲＡＭセルの入出力ノードが、フェイルメモリバスＦＢＳに接続されるように、スイッチＭＳＷを制御する。
【００８３】
フェイルメモリバスＦＢＳには、外部インタフェースユニット１５−Ｓが接続されている。この外部インタフェースユニット１５−Ｓは、外部インタフェースユニット１５−Ｒと同様に、変換部ＳＴＵとインタフェース部ＳＣＮを備えている。インタフェース部ＳＣＵは、フェイルメモリバスＦＢＳを介して供給されたパターン比較データ部を変換部ＳＴＮに供給する。変換部ＳＴＵは、供給されたパターン比較データ部を、高周波の無線信号に変換し、無線アンテナ１１−Ｓを用いて送信する。
【００８４】
送信されたパターン比較データ部は、試験用メモリサーバー２２に格納される。操作者は、例えば故障の発生が入出力装置ＩＯＳに表示されたとき、試験用メモリサーバー２２に格納されている、パターン比較データ部を参照することにより、故障箇所等を把握することができる。
【００８５】
また、テスト用プロセッサ１０は、制御信号ＲＣＴおよびＳＣＴによって、外部インタフェースユニット１５−Ｒおよび１５−Ｓを制御する。さらに、テスト用プロセッサ１０は、外部インタフェースユニット１５−Ｒおよび１５−Ｓを用いて、試験用メモリサーバー２２との間で、データの送受信が可能となっている。勿論、これに限定されず、テスト用プロセッサ１０は、外部インタフェースユニット１５−Ｓおよび１５−Ｓのいずれか１つを用いて、試験用メモリサーバー２２との間で、データの送受信を行ってもよい。
【００８６】
テスト用プロセッサ１０は、プログラムを実行することにより、上記した各信号を出力する。テスト用プロセッサ１０が、実行するプログラムは、例えば有線のバス１４を介して、試験装置コントローラ２３（図２）から供給される。
【００８７】
＜＜パターンメモリおよびフェイルメモリの動作＞＞
次に、テスト用プロセッサ１０によって制御されるパターンメモリ７＿８およびフェイルメモリ９の動作を説明する。
【００８８】
＜＜＜パターンメモリの動作＞＞＞
図６は、実施の形態１に係わる試験ボードの要部ブロック図である。同図には、試験ボードＰＥＢ１において、パターンメモリ７＿８に関連する部分のみが示されている。同図では、図５に示したＳＲＡＭアレーＰ−ＳＡＹ１〜Ｐ−ＳＡＹ３のそれぞれが、１個のＳＲＡＭ３０−１〜３０−３によって構成されている。ＳＲＡＭ３０−１〜３０−３は、互いに同じ構成であり、複数の入出力端子Ｉ／Ｏ、複数のアドレス端子Ａ０〜Ａｎ、ライトイネーブル端子／ＷＥ、出力イネーブル端子／ＯＥおよびチップイネーブル端子／ＣＳを備えている。
【００８９】
図６において、ＭＳＷ１〜ＭＳＷ３は、ＳＲＡＭ３０−１〜３０−３に対応するスイッチ群を示している。スイッチ群ＭＳＷ１〜ＭＳＷ３は、図５で説明したスイッチＭＳＷによって構成されている。すなわち、スイッチ群ＭＳＷ１〜ＭＳＷ３は、対応するＳＲＡＭ３０−１〜３０−３の入出力端子Ｉ／ＯとテストパターンバスＰＢＳとパターン出力バスＰＯＢとの間に接続された複数のスイッチＭＳＷによって構成されている。
【００９０】
スイッチ群ＭＳＷ１〜ＭＳＷ３は、テスト用プロセッサ１０からのスイッチ選択信号ＭＳＷ−ＣＮＴによって制御される。スイッチ群ＭＳＷ１を例にして述べると、テスト用プロセッサ１０からのスイッチ選択信号ＭＳＷ−ＣＮＴによって、スイッチ群ＭＳＷ１を構成する複数のスイッチＭＳＷが、ＳＲＡＭ３０−１の複数の入出力端子Ｉ／Ｏを、同じバスに接続する。すなわち、ＳＲＡＭ３０−１の複数の入出力端子Ｉ／Ｏを、一括して、テストパターンバスＰＢＳまたはパターン出力バスＰＯＢに接続する。他のスイッチ群ＭＳＷ２、ＭＳＷ３も同様である。なお、特に制限されないが、テスト用プロセッサ１０は、各スイッチ群ＭＳＷ１〜ＭＳＷ３の状態を確認できるように、スイッチ選択信号ＭＳＷ−ＣＮＴはテスト用プロセッサ１０の入力ともなる。
【００９１】
テスト用プロセッサ１０が出力するパターンメモリ選択信号ＰＡＣは、ＳＲＡＭ３０−１〜３０−３のアドレス端子Ａ０〜Ａｎに共通に供給されるアドレス信号と、ＳＲＡＭ３０−１〜３０−３のそれぞれに対応したチップ選択信号以外に、ライトイネーブル信号および出力イネーブル信号を含んでいる。テスト用プロセッサ１０は、それぞれのＳＲＡＭ３０−１〜３０−３に対応したライトイネーブル信号および出力イネーブル信号を出力する。以下の説明では、チップ選択信号、ライトイネーブル信号および出力イネーブル信号の符号として、対応する端子と同じ符号を用いる。
【００９２】
図６に示すように、外部インタフェースユニット１５−Ｒにおけるインタフェース部ＲＣＮは、パラレルのテストパターン部を、テストパターンバスＰＢＳに出力する。
【００９３】
テスト用プロセッサ１０は、スイッチ選択信号ＭＳＷ−ＣＮＴとパターンメモリ選択信号ＰＡＣによって、ＳＲＡＭ３０−１〜３０−３を、レディー状態、アクティブ状態またはアイドル状態のいずれかにする。
【００９４】
すなわち、テスト用プロセッサ１０は、スイッチ選択信号ＭＳＷ−ＣＮＴによって、ＳＲＡＭの入出力端子Ｉ／Ｏをパターン出力バスＰＯＢに接続し、チップ選択信号／ＣＳによりＳＲＡＭを活性状態にし、出力イネーブル信号／ＯＥによって出力を有効にし、ライトイネーブル信号／ＷＥによって読み出しを指定することにより、ＳＲＡＭを、アクティブ状態にする。また、テスト用プロセッサ１０は、スイッチ選択信号ＭＳＷ−ＣＮＴによって、ＳＲＡＭの入出力端子Ｉ／ＯをテストパターンバスＰＢＳに接続し、チップ選択信号／ＣＳによりＳＲＡＭを活性状態にし、出力イネーブル信号／ＯＥによって出力を無効にし、ライトイネーブル信号／ＷＥによって書き込みを指定することにより、ＳＲＡＭを、アイドル状態にする。さらに、テスト用プロセッサ１０は、スイッチ選択信号ＭＳＷ−ＣＮＴによって、ＳＲＡＭの入出力端子Ｉ／Ｏをパターン出力バスＰＯＢに接続し、チップ選択信号／ＣＳによりＳＲＡＭを非活性状態にし、出力イネーブル信号／ＯＥによって出力を無効にすることにより、ＳＲＡＭを、レディー状態にする。
【００９５】
パターンメモリ７＿８のアドレス領域において、ＳＲＡＭ３０−１〜３０−３のそれぞれのアドレス領域は、互いに異なるように割り当てられている。そのため、レディー状態にされたＳＲＡＭのアドレス領域が、上記したレディー領域に相当し、アクティブ状態にされたＳＲＡＭのアドレス領域が、上記したアクティブ領域に相当し、アイドル状態にされたＳＲＡＭのアドレス領域が、上記したアイドル領域に相当する。
【００９６】
図６は、テスト用プロセッサ１０によって、ＳＲＡＭ３０−１がアイドル状態にされ、ＳＲＡＭ３０−２がレディー状態にされ、ＳＲＡＭ３０−３がアクティブ状態にされた場合を示している。
【００９７】
ＳＲＡＭ３０−１は、活性状態で、書き込みが指定されているため、テスト用プロセッサ１０から供給されるアドレス信号により選択される複数のＳＲＡＭセルに、テストパターンバスＰＢＳにおけるテストパターン部が、スイッチ群ＭＳＷ１を介して供給され、選択されたＳＲＡＭセルに、テストパターン部が格納される。このとき、ＳＲＡＭ３０−３は、活性状態で、読み出しが指定されているため、テスト用プロセッサから供給されるアドレス信号により選択された複数のＳＲＡＭセルから、格納されているテストパターン部が、パターンデータ部および期待値パターンデータ部として、スイッチ群ＭＳＷ３を介してパターン出力バスＰＯＢに読み出される。読み出されたパターンデータ部および期待値パターンデータ部は波形整形ユニット４に供給される。
【００９８】
ＳＲＡＭ３０−１に対してパターンデータ部の書き込みが行われ、ＳＲＡＭ３０−３からパターンデータ部および期待値パターンデータ部の読み出しが行われているとき、ＳＲＡＭ３０−２は、非活性状態となっているため、書き込みおよび読み出しの動作は行われない。
【００９９】
これにより、図３で説明したように、アクティブ領域からテストパターン部（パターンデータ部および期待値パターンデータ部）が読み出されているときに、アイドル領域に対してテストパターン部を格納することができる。すなわち、パターンメモリ７＿８からパターンデータ部を読み出している期間において、パターンメモリ７＿８を、テストパターン部によって書き換えることができる。
【０１００】
ＳＲＡＭ３０−１に格納されているテストパターン部の読み出しと、ＳＲＡＭ３０−３へのテストパターン部の書き込みが完了すると、テスト用プロセッサ１０は、ＳＲＡＭ３０−１をアイドル状態にし、ＳＲＡＭ３０−２をアクティブ状態にし、ＳＲＡＭ３０−３をレディー状態にする。これにより、ＳＲＡＭ３０−２に格納されているテストパターン部が、パターンデータ部および期待値パターンデータ部として読み出され、読み出しが行われている期間に、ＳＲＡＭ３０−１に新たなテストパターン部が書き込まれる。テストパターンにおいて、時間的に最後のテストパターン部に対応するパターンデータ部および期待値パターンデータ部を、波形整形ユニット４に供給するまで、テスト用プロセッサ１０は、ＳＲＡＭ３０−１〜３０−３の状態を変えならが、繰り返す。これにより、分割された複数のテストパターン部が、順次、波形整形ユニット４に供給され、半導体製品２の試験が実施されることになる。
【０１０１】
図７は、実施の形態１に係わるパターンメモリの状態遷移を示す図である。試験用メモリサーバー２２と試験ボードＰＥＢ１との間のデータ転送速度（以下、サーバー・試験ボード間転送速度とも称する）と、試験ボードＰＥＢ１と半導体製品２との間のデータ転送速度（以下、試験ボード・製品間転送速度とも称する）とが、同じ場合、テスト用プロセッサ１０は、図７に示すように、ＳＲＡＭ３０−１〜３０−３の状態を遷移させる。図７において、□で囲んだ符号Ｒは、ＳＲＡＭをレディー状態にすることを表し、□で囲んだ符号Ａは、ＳＲＡＭをアクティブ状態にすることを表し、□で囲んだ符号Ｉは、ＳＲＡＭをアイドル状態にすることを表している。
【０１０２】
テストパターンは、試験用メモリサーバー２２で、複数のテストパターン部に分割され、分割により得られた複数のテストパターン部が、無線で、順次、試験ボードＰＥＢ１へ送信されるものとする。半導体製品２の試験は、図７に示す試験スタートで開始し、試験終了で終了するものとする。また、試験スタートの前から、ＳＲＡＭ３０−１〜３０−３には、それぞれテストパターン部が格納されているものとする。特に制限されないが、１個のテストパターン部は、１２８ビットの並列ビットによって構成されているものとする。
【０１０３】
試験スタートにより、テスト用プロセッサ１０は、ＳＲＡＭ３０−１をアクティブ状態にし、ＳＲＡＭ３０−２をレディー状態にする。これにより、ＳＲＡＭ３０−１に格納されているテストパターン部におけるパターンデータ部が、半導体製品２に出力され、半導体製品２の試験が行われる。ＳＲＡＭ３０−１に格納されているテストパターン部の出力が終わると、テスト用プロセッサ１０は、ＳＲＡＭ３０−１をアイドル状態にし、ＳＲＡＭ３０−２をアクティブ状態にし、ＳＲＡＭ３０−３をレディー状態にする。これにより、ＳＲＡＭ３０−２に格納されているテストパターン部におけるパターンデータ部が、半導体製品２に出力され、半導体製品２の試験が行われる。このとき、ＳＲＡＭ３０−１はアイドル状態となっているため、ＳＲＡＭ３０−１には、試験用メモリサーバー２２からのテストパターン部が書き込まれる。
【０１０４】
次に、テスト用プロセッサ１０は、ＳＲＡＭ３０−１をレディー状態にし、ＳＲＡＭ３０−２をアイドル状態にし、ＳＲＡＭ３０−３をアクティブ状態にする。これにより、ＳＲＡＭ３０−３からパターンデータ部が出力され、ＳＲＡＭ３０−２には、試験用メモリサーバー２２からのテストパターン部が書き込まれる。
【０１０５】
さらに、次には、テスト用プロセッサ１０は、ＳＲＡＭ３０−１をアクティブ状態にし、ＳＲＡＭ３０−２をレディー状態にし、ＳＲＡＭ３０−３をアイドル状態にする。このときの状態が、図６に示されており、このときには、ＳＲＡＭ３０−１からパターンデータ部が出力され、ＳＲＡＭ３０−３には、試験用メモリサーバー２２からのテストパターン部が書き込まれる。
【０１０６】
このように、テスト用プロセッサ１０が、ＳＲＡＭ３０−１〜３０−３の状態を変化させることにより、パターンメモリに格納されているテストパターン部に基づいたパターンデータ部と期待値パターンデータ部が、パターンメモリから出力されている期間において、新たなテストパターン部によってパターンメモリ７＿８を書き換えることが可能である。
【０１０７】
テスト用プロセッサ１０は、試験用メモリサーバー２２から時間的に最後に受信したテストパターン部に基づいた試験が終了したところで、試験終了と判断する。
【０１０８】
図８は、実施の形態１に係わるパターンメモリの状態遷移を示す図である。図８には、サーバー・試験ボード間転送速度に比べて、試験ボード・製品間転送速度が速い場合を示している。さらに、図８では、パターンメモリ７＿８に、ＳＲＡＭ３０−４が追加されている。図８に示した□内の符号Ａ、Ｒ、Ｉは、図７と同じであり、図８に示した□内の符号Ｓは、ＳＲＡＭを用いないストップ状態を示している。
【０１０９】
試験ボード・製品間転送速度が速いため、ＳＲＡＭ３０−１をアクティブにした後、テスト用プロセッサ１０は、ＳＲＡＭ３０−４をアクティブ状態にすることも可能であるが、実施の形態１に係わるテスト用プロセッサ１０は、ＳＲＡＭ３０−４ではなく、ＳＲＡＭ３０−１をアクティブ状態にする。これにより、試験ボード・製品間転送速度が速い場合も、テスト用プロセッサ１０の処理を変更しなくても済む。見方を変えると、パターンメモリ７＿８には、テストパターン部を格納しないＳＲＡＭが設けられていてもよい。
【０１１０】
図９は、実施の形態１に係わるパターンメモリの状態遷移を示す図である。図９には、サーバー・試験ボード間転送速度に比べて、試験ボード・製品間転送速度が遅い場合を示している。この場合、テスト用プロセッサ１０は、２個のＳＲＡＭ３０−１、３０−２の状態を変化させる。試験スタートの前に、テスト用プロセッサ１０は、それぞれのＳＲＡＭにテストパターン部を格納し、ＳＲＡＭ３０−１をレディー状態にしている。試験スタートにより、テスト用プロセッサ１０は、ＳＲＡＭ３０−１をアクティブ状態にし、ＳＲＡＭ３０−２をレディー状態にする。これにより、ＳＲＡＭ３０−１に格納されているテストパターン部に基づいて、半導体製品２の試験が実行される。次に、テスト用プロセッサ１０は、ＳＲＡＭ３０−２をアクティブ状態にし、ＳＲＡＭ３０−１をアイドル状態にする。以降、テスト用プロセッサ１０は、ＳＲＡＭ３０−１と３０−２を交互に、アクティブ状態とアイドル状態にする。これにより、パターンメモリ７＿８において、ＳＲＡＭ３０−２または３０−１からパターンデータ部および期待値パターンデータ部が出力されている期間において、パターンメモリの書き換えが可能である。
【０１１１】
＜＜＜フェイルメモリの動作＞＞＞
フェイルメモリ９を構成するＳＲＡＭアレーＦ−ＳＡＹ１〜Ｆ−ＳＡＹ３も、パターンメモリ７＿８と同様に、それぞれ１個のＳＲＡＭ（便宜上、図示しないが、３１−１〜３１−３とする）によって構成されている。フェイルメモリ選択信号ＦＡＣは、パターンメモリ選択信号ＰＡＣと同様に、アドレス信号、チップイネーブル信号、出力イネーブル信号およびライトイネーブル信号を含んでいる。また、テスト用プロセッサ１０は、ＳＲＡＭ３１−１〜３１−３に対応するスイッチ群を制御するスイッチ選択信号を出力する。
【０１１２】
テスト用プロセッサ１０は、スイッチ選択信号とフェイルメモリ選択信号ＦＡＣによって、ＳＲＡＭ３１−１〜３１−３を、アクティブ状態、レディー状態、アイドル状態のいずれかにする。すなわち、テスト用プロセッサは、スイッチ選択信号でＳＲＡＭセルの入出力ノードをフェイル入力バスＦＩＢに接続させ、チップ選択信号で活性状態にし、出力イネーブル信号で出力を無効にし、ライトイネーブル信号で書き込みを指定することにより、ＳＲＡＭをアクティブ状態にする。また、テスト用プロセッサは、スイッチ選択信号でＳＲＡＭセルの入出力ノードをフェイルメモリバスＦＢＳに接続させ、チップ選択信号で活性状態にし、出力イネーブル信号で出力を有効にし、ライトイネーブル信号で読み出しを指定することにより、ＳＲＡＭをアイドル状態にする。さらに、テスト用プロセッサ１０は、チップ選択信号で非活性状態にし、出力イネーブル信号で出力を無効にすることで、ＳＲＡＭをレディー状態にする。
【０１１３】
これにより、アクティブ状態のＳＲＡＭ（例えば３１−２：アクティブ領域）においては、テスト用プロセッサ１０からのアドレス信号によって選択された複数のＳＲＡＭセルに、パターン比較データ部が格納される。この格納が行われているときに、アイドル状態のＳＲＡＭ（例えば、３１−１：アイドル領域）から、格納されているパターン比較データ部が、フェイルメモリバスＦＢＳに読み出される。読み出されたパターン比較データ部は、無線送信される。アクティブ状態のＳＲＡＭ３１−２へのパターン比較データの格納とアイドル状態のＳＲＡＭ３１−１からのパターン比較データの読み出しが完了すると、テスト用プロセッサ１０は、ＳＲＡＭ３１−２をアイドル状態にし、ＳＲＡＭ３１−１をレディー状態にし、ＳＲＡＭ３１−３をアクティブ状態にする。テスト用プロセッサ１０は、１つのテストパターンに基づく試験が終了するまで、ＳＲＡＭ３１−１〜３１−３の状態を変えながら、繰り返す。
【０１１４】
以上の動作で、フェイルメモリ９において、アイドル領域（アイドル状態のＳＲＡＭ）に格納されているパターン比較データが出力されている期間において、アクティブ領域（アクティブ状態のＳＲＡＭ）には、新たなパターン比較データ部が書き込まれることになる。すなわち、フェイルメモリ９からパターン比較データ部が出力されている期間に、フェイルメモリ９を、新たなパターン比較データ部で書き換えることが可能である。
【０１１５】
＜試験方法＞
次に、具体的な試験方法を説明する。図５および図６では、説明を容易にするために、試験ボードＰＥＢ１が、パターンメモリ７＿８およびフェイルメモリ９のそれぞれが、３個のＳＲＡＭアレーを備えている例を説明した。パターンメモリ７＿８は、上記したように、パターンデータ部と期待値パターンデータ部の両方を格納する。そのため、一般的に、パターンメモリ７＿８は、フェイルメモリ９よりもデータ容量が大きい。
【０１１６】
そのため、具体的な試験方法としては、フェイルメモリ９が、図５に示したように３個のＳＲＡＭアレーを備え、パターンメモリ７＿８が６個のＳＲＡＭアレーＰ−ＳＡＹ１〜Ｐ−ＳＡＹ６を備えているものとして、説明する。図６で述べるならば、パターンメモリ７＿８は、ＳＲＡＭ３０−１〜３０−６を備えている。以下の説明では、６個のＳＲＡＭアレーＰ−ＳＡＹ１〜Ｐ−ＳＡＹ６は、単にメモリアレイ＜１＞〜＜６＞とも称する。同様にフェイルメモリ９を構成するＳＲＡＭアレーＦ−ＳＡＹ１〜Ｆ−ＳＡＹ３は、単にフェイルアレイ［１］〜［３］またはフェイルアレイとも称する。
【０１１７】
試験方法は、大別すると、４つのシーケンスによって実行される。すなわち、試験を開始する前の試験前シーケンス、試験実行シーケンス、パターンデータ書き換えシーケンスおよび試験完了シーケンスを実行することにより、半導体製品の試験が行われる。これら４つのシーケンスを、図１０〜図１２を用いて説明する。
【０１１８】
図１０は、実施の形態１に係わる試験前シーケンスを示すフローチャート図である。半導体製品２の試験をステップＳＰ０でスタートすると、試験前ステップＳＰが開始する。ステップＳＰ１において、テスト用プロセッサ１０が、バス１４を介して、試験装置コントローラ２３からテストプログラムを読み込む。読み込んだテストプログラムによって、テスト用プロセッサ１０は、４つのシーケンスを実行する。
【０１１９】
ここでは、半導体製品２を試験するテストパターンが多く、試験用メモリサーバー２２が、テストパターンを７個のテストパターン部（１）〜（７）に分割し、この順番で、試験ボードＰＥＢ１へ無線送信する場合を説明する。なお、試験用メモリサーバー２２は、無線で分割数情報として“７”も、試験ボードＰＥＢ１へ送信する。説明を容易にするために、ここでは、分割されたテストパターン部（１）〜（７）のデータ容量は、互いに同じであり、６個のＳＲＡＭアレーのそれぞれのデータ容量は、１個のテストパターン部のデータ容量と同じであるとする。そのため、試験前ステップＳＰにおいて、６個のテストパターン部（１）〜（６）を、パターンメモリ７＿８に格納し、試験実行シーケンスへ移行する。具体的に、試験前ステップＳＰを説明すると、次の通りである。
【０１２０】
ステップＳＰ２において、テスト用プロセッサ１０は、制御信号ＲＣＴにより外部インタフェースユニット１５−Ｒを制御して、試験用メモリサーバー２２から送信された最初のテストパターン部（１）を受信し、テストパターンバスＰＢＳへ出力させる。次に、ステップＳＰ３において、テスト用プロセッサ１０は、パターンメモリ選択信号ＰＡＣによって、メモリアレイ＜１＞を選択し、スイッチ選択信号ＭＳＷ−ＣＮＴによって、メモリアレイ＜１＞に対応するスイッチ群ＭＳＷ１によって、メモリアレイ＜１＞におけるＳＲＡＭセルが、テストパターンバスＰＢＳに接続されるようにする。このとき、テスト用プロセッサ１０は、パターンメモリ選択信号ＰＡＣにおけるライトイネーブル信号／ＷＥにより、メモリアレイ＜１＞に対して書き込みを指定する。これにより、テストパターン部（１）は、ステップＳＰ３において、メモリアレイ＜１＞に書き込まれる。
【０１２１】
次に、テスト用プロセッサ１０は、ステップＳＰ４において、試験用メモリサーバー２２から次に送信されたテストパターン部（２）を、受信し、テストパターンバスＰＢＳへ出力するように、外部インタフェースユニット１５−Ｒを制御する。また、テスト用プロセッサ１０は、ステップＳＰ５において、パターンメモリ選択信号ＰＡＣによりメモリアレイ＜２＞を選択し、スイッチ選択信号ＭＳＷ−ＣＮＴにより、メモリアレイ＜２＞に対応するスイッチ群ＭＳＷ２がメモリアレイ＜２＞をテストパターンバスＰＢＳに接続するように制御する。これにより、上記したステップＳＰ３と同様に、テストパターン部（２）が、メモリアレイ＜２＞に書き込まれる。以降ステップＳＰ２とＳＰ３と同様なステップＳＰ６〜ＳＰ１３を交互に繰り返す。これにより、ステップＳＰ１３が終了すると、パターンメモリ７＿８を構成するメモリアレイ＜１＞〜＜６＞にテストパターン部（１）〜（６）が格納された状態となる。
【０１２２】
パターンメモリ７＿８を構成する６個のメモリアレイが、テストパターン部（１）〜（６）によって埋められると、テスト用プロセッサ１０は、パターンメモリ７＿８は、更なるテストパターン部を格納するメモリアレイを備えていないと判断する。また、試験用メモリサーバー２２から通知されている分割数情報が７であることから、テスト用プロセッサ１０は、パターンデータ書き換えシーケンスを１回実行することが必要であると判断し、次に試験実行シーケンスのための試験実行ステップＳＥを開始する。
【０１２３】
図１１は、実施の形態１に係わる試験実行シーケンスおよびパターンデータ書き換えシーケンスを示すフローチャート図である。また、図１２は、実施の形態１に係わる試験実行シーケンスおよび試験完了シーケンスを示すフローチャート図である。テスト用プロセッサ１０は、図１１と図１２にまたがって、試験実行シーケンスの試験実行ステップＳＥを実行する。また、テスト用プロセッサ１０は、図１１において、パターンデータ書き換えシーケンスのステップＳＲを実行する。
【０１２４】
試験実行ステップＳＥにおいて、先ず、テスト用プロセッサ１０は、パターンメモリ選択信号ＰＡＣによりメモリアレイ＜１＞を選択し、スイッチ選択信号ＭＳＷ−ＣＮＴにより、メモリアレイ＜１＞におけるＳＲＡＭセルが、パターン出力バスＰＯＢに接続されるように、対応するスイッチ群ＭＳＷ１を制御する。このとき、テスト用プロセッサ１０は、メモリアレイ＜１＞に対して、ライトイネーブル信号／ＷＥによりリードを指定する。これにより、メモリアレイ＜１＞に格納されているテストパターン部（１）が、パターン出力バスＰＯＢに出力され、波形整形ユニット４に供給される。波形整形ユニット４に供給されているテストパターン部（１）は、パターンデータ部（１）と期待値パターンデータ部（１）を含んでいるため、波形整形ユニット４は、テスト用プロセッサ１０からの選択信号ＳＥＬに従って、テストパターン部（１）からパターンデータ部（１）を切り出して、論理比較ユニット３＿５を介して、半導体製品２に出力する。
【０１２５】
半導体製品２は、ステップＳＥ１で供給されたパターンデータ部（１）に従った動作を、ステップＳＥ２で実行する。この実行により、半導体製品２は、パターンデータ部（１）に応じた出力データを論理比較ユニット３＿５に出力する。また、波形整形ユニット４は、テストパターン部（１）から切り出した期待値パターンデータ部（１）を、論理比較ユニット３＿５に供給する。論理比較ユニット３＿５において、半導体製品２から出力された出力データと、期待値パターンデータ部（１）との間で論理的な比較が行われる。論理比較ユニット３＿５は、比較の結果を、パターン比較データ部（１）として、フェイル入力バスＦＩＢへ出力する。すなわち、ステップＳＥ２において、テストパターン部（１）に基づいた試験が実行される。
【０１２６】
テスト用プロセッサ１０は、ステップＳＥ３において、フェイルメモリ選択信号ＦＡＣによって、フェイルメモリ９からフェイルアレイを選択し、選択したフェイルアレイにおけるＳＲＡＭセルが、フェイル入力バスＦＩＢに接続されるように、選択したフェイルアレイに対応するスイッチ群を、スイッチ選択信号によって制御する。これにより、パターン比較データ部（１）が、フェイルメモリ９に書き込まれる。
【０１２７】
テスト用プロセッサ１０は、メモリアレイ＜１＞に格納されたテストパターン部（１）の読み出しが終了したことから、メモリアレイ＜１＞をアイドル領域として用いることが可能であると判断し、パターンデータ書き換えシーケンスを実行する。この場合、テスト用プロセッサ１０は、試験実行シーケンスとパターンデータ書き換えシーケンスを、時間的に並列に実行する。すなわち、メモリアレイ＜２＞に格納されているテストパターン部（２）に基づく試験の実行と、メモリアレイ＜１＞に対するテストパターン部（７）の書き込みを、実質的に同時に実行する。この場合、メモリアレイ＜１＞に対するテストパターン部（７）の書き込みが、パターンメモリ７＿８に対する書き換えとなる。
【０１２８】
具体的に述べると、ステップＳＥ４において、テスト用プロセッサ１０は、パターンメモリ選択信号ＰＡＣによって、メモリアレイ＜２＞を選択する。また、テスト用プロセッサ１０は、スイッチ選択信号ＭＳＷ−ＣＮＴによって、メモリアレイ＜２＞に対応するスイッチ群ＭＳＷ２が、メモリアレイ＜２＞におけるＳＲＡＭセルを、パターン出力バスＰＯＢに接続するように制御する。このとき、テスト用プロセッサ１０は、メモリアレイ＜２＞に対するライトイネーブル信号／ＷＥによって、リードを指定する。これにより、メモリアレイ＜２＞から、パターン出力バスＰＯＢにパターンデータ部（２）が出力される。
【０１２９】
次のステップＳＥ５においては、上記したステップＳＥ２のときと同様に、波形整形ユニット４が、テストパターン部（２）からパターンデータ部（２）を切り出して、論理比較ユニット３＿５を介して半導体製品２に供給する。半導体製品２は、パターンデータ部（２）に応じた出力データを論理比較ユニット３＿５に出力する。論理比較ユニット３＿５には、波形整形ユニット４から期待値パターンデータ部（２）が供給されているため、論理比較ユニット３＿５は、期待値パターンデータ部（２）と半導体製品２からの出力データとの間で論理的な比較を行い、比較結果として、パターン比較データ部（２）を、フェイル入力バスＦＩＢに出力する。
【０１３０】
ステップＳＥ６では、ステップＳＥ３と同様に、テスト用プロセッサ１０は、フェイルメモリ９からフェイルアレイを選択するフェイルメモリ選択信号ＦＡＣを出力する。また、テスト用プロセッサ１０は、フェイルメモリ９から選択するフェイルアレイに対応するスイッチ群に対して、選択したフェイルアレイにおけるＳＲＡＭセルをフェイル入力バスＦＩＢに接続させるようなスイッチ選択信号を出力する。これにより、フェイルメモリ９に、パターン比較データ部（２）が書き込まれる。
【０１３１】
上記したステップＳＥ４〜ＳＥ６が実行されている期間において、テスト用プロセッサ１０は、パターン書き換えシーケンスのステップＳＲを実行する。すなわち、ステップＳＲ１において、テスト用プロセッサ１０は、制御信号ＳＣＴにより、試験用メモリサーバー２２に対してリクエストを発行する。このリクエストは、テストパターンを構成する残りの１個のテストパターン部（７）を、試験用メモリサーバー２２に対して送信するように要求するものである。このリクエストは、外部インタフェースユニット１５−Ｓによって、無線信号に変換され、送信される。
【０１３２】
試験用メモリサーバー２２は、このリクエストを受信すると、ステップＳＲ２において、テストパターン部（７）を送信する。テストパターン部（７）は、無線アンテナ１１−Ｒによって受信され、外部インタフェースユニット１５−Ｒによって変換されて、テストパターンバスＰＢＳに出力される。
【０１３３】
テスト用プロセッサ１０は、ステップＳＲ３において、パターンメモリ選択信号ＰＡＣによって、メモリアレイ＜１＞を選択する。また、テスト用プロセッサ１０は、メモリアレイ＜１＞におけるＳＲＡＭセルが、テストパターンバスＰＢＳに接続されるように、メモリアレイ＜１＞に対応するスイッチ群ＭＳＷ１をスイッチ選択信号ＭＳＷ−ＣＮＴによって制御する。これにより、メモリアレイ＜１＞に、新たなテストパターン部（７）が格納されることになる。
【０１３４】
ステップＳＥ６を実行した後、上記したステップＳＥ１〜ＳＥ３と同様なステップＳＥ７〜ＳＥ９を、メモリアレイ＜３＞に関して実行する。これにより、テストパターン部（３）に基づいた試験が、半導体製品２に対して実行され、実行の結果は、パターン比較データ部（３）として、フェイルメモリ９に書き込まれる。
【０１３５】
また、ステップＳＥ９を実行した後、上記したステップＳＥ１〜ＳＥ３と同様なステップＳＥ１０〜ＳＥ１２を、メモリアレイ＜４＞に関して実行する。これにより、テストパターン部（４）に基づいた試験が、半導体製品２に対して実行され、実行の結果は、パターン比較データ部（４）として、フェイルメモリ９に書き込まれる。
【０１３６】
図１２に示すように、上記したステップＳＥ１〜ＳＥ３と同様なステップＳＥ１３〜ＳＥ１５が、メモリアレイ＜５＞に関して実行される。これにより、テストパターン部（５）に基づいた試験が、半導体製品２に対して実行され、実行の結果は、パターン比較データ部（５）として、フェイルメモリ９に書き込まれる。さらに、上記したステップＳＥ１〜ＳＥ３と同様なステップＳＥ１６〜ＳＥ１８が、メモリアレイ＜６＞に関して実行される。これにより、テストパターン部（６）に基づいた試験が、半導体製品２に対して実行され、実行の結果は、パターン比較データ部（６）として、フェイルメモリ９に書き込まれる。
【０１３７】
以上で、試験前シーケンスにおいてメモリアレイ＜１＞〜＜６＞に格納したテストパターン部（１）〜（６）に係わる試験は、終了する。しかしながら、テスト用プロセッサ１０は、パターンデータ書き換えシーケンスを実行して、メモリアレイ＜１＞にパターンデータ部（７）が格納されているのを把握しているため、テスト用プロセッサ１０は、再度メモリアレイ＜１＞に対して、上記したステップＳＥ１と同様なステップＳＥ１９を実行する。これにより、ステップＳＲ３において、メモリアレイ＜１＞に書き込んだテストパターン部（７）が、メモリアレイ＜１＞からパターン出力バスＰＯＢに出力される。次に、上記したステップＳＥ２と同様なステップＳＥ２０が実行される。すなわち、半導体製品２は、テストパターン部（７）に含まれるパターンデータ部（７）に応じた出力データを出力し、論理比較ユニット３＿５は、テストパターン部（７）に含まれる期待値パターンデータ部（７）と、半導体製品２からの出力データとの間で論理的な比較を実施し、パターン比較データ部（７）を出力する。また、テスト用プロセッサ１０は、上記したステップＳＥ３と同様なステップＳＥ２１を実行する。これにより、テストパターン部（７）に対応するパターン比較データ部（７）が、フェイルメモリ９に書き込まれる。
【０１３８】
次に、テスト用プロセッサ１０は、試験完了シーケンスのステップＳＣを実行する。ステップＳＣ１において、テスト用プロセッサ１０は、フェイルメモリ選択信号ＦＡＣにより、フェイルメモリ９からフェイルアレイを選択する。また、テスト用プロセッサ１０は、選択するフェイルアレイに対応するスイッチ群が、選択するフェイルアレイのＳＲＡＭセルとフェイルメモリバスＦＢＳとを接続するように制御する。このとき、特に制限されないが、テスト用プロセッサ１０は、フェイルメモリ９に格納されたパターン比較データ部（１）〜（７）が、この順番で、フェイルメモリバスＦＢＳに出力されるように、フェイルアレイおよびＳＲＡＭセルを選択する。
【０１３９】
ステップＳＣ２において、テスト用プロセッサ１０は、制御信号ＳＣＴにより、外部インタフェースユニット１５−Ｓを制御して、フェイルメモリバスＦＢＳに出力されているパターン比較データ部（１）〜（７）を無線で送信するように指示をする。これにより、外部インタフェースユニット１５−Ｓは、無線アンテナ１１−Ｓを用いて、パターン比較データ部（１）〜（７）を、試験用メモリサーバー２２に送信する。
【０１４０】
ステップＳＣ３は、試験用メモリサーバー２２を用いた、操作者の操作である。操作者は、入出力装置ＩＯＳ（図４）を操作して、試験用メモリサーバー２２に格納されたパターン比較データ部（１）〜（７）を参照して、故障の判定・解析を行い、ステップＳＣ４で、半導体製品２の試験は終了する。なお、パターン比較データ部（１）〜（７）を纏めて、フェイルデータとも称する。
【０１４１】
＜パターンメモリのデータ容量＞
図１３は、実施の形態１に係わる試験装置の効果を説明するための図である。同図において、横軸は、試験に要する時間を示し、縦軸は、試験に要するテストパターン（パターンデータおよび期待値パターンデータ）のデータ量を示している。
【０１４２】
半導体製品２を試験するために要するテストパターンのデータ量が、Ｖ１であったとする。そのため、試験をスタートする時刻ｔ＝０では、同図に示すように、テストパターンのデータ量は、Ｖ１である。試験が進行することにより、データ量は、傾きαの破線に従って減少し、試験が終了する時刻ｔ＝ｔｅｎｄで、０となる。この場合、パターンメモリとしては、時刻ｔ＝０のときのデータ量Ｖ１を格納することができるだけのデータ容量が必要となる。従って、大容量のパターンメモリが必要なる。
【０１４３】
これに対して、実施の形態１によれば、例えば図７で説明したように、テストパターンを半導体製品２に出力している期間において、パターンメモリの書き換えが行われる。そのため、試験をスタートする時刻ｔ＝０のときに、パターンメモリに格納するデータ量は、データ量Ｖ１よりも少なくて済む。図１３では、試験をスタートするときに、パターンメモリに格納するデータ量が、Ｖ１よりも少ないＶｐとして示されている。パターンメモリに格納されているテストパターンのデータ量は、試験の進行に伴って、データ量Ｖｐから、傾きαの一点鎖線で示すように減少する。一方、書き換えにより、新たなテストパターン部のデータ量が増加する。この書き換えにより増加するデータ量が、同図では、傾きβの二点鎖線で示されている。パターンメモリに要求されるデータ容量は、一点鎖線で示されるデータ量と二点鎖線で示されるデータ量との和となる。図１３では、一点鎖線で示されるデータ量と二点鎖線で示されるデータ量との和が、実線で示されている。図１３に示すように、実施の形態１に係わる試験装置では、試験の進行に伴って減少する単位時間当たりのデータ量α１（実線）は、破線の場合に比べて少ないが、試験に要する試験時間が長くなるのを防ぎながら、パターンメモリに要求されるデータ量を小さくすることが可能である。
【０１４４】
（実施の形態２）
実施の形態２では、フェイルメモリ９に要求されるデータ量を削減する技術が提供される。図１４は、実施の形態２に係わる試験装置の動作を示すフローチャート図である。実施の形態２に係わる試験装置１の構成は、実施の形態１で説明した試験装置と同じであるため、説明は省略する。実施の形態２においても、実施の形態１と同様に、テスト用プロセッサ１０は、パターンメモリからテストパターン部を出力している期間において、パターンメモリの書き換えを行う。
【０１４５】
実施の形態２では、図５に示したように、フェイルメモリ９が、３個のフェイルアレイＦ−ＳＡＹ１〜Ｆ−ＳＡＹ３を備えているものとする。また、パターン比較データ部は、フェイルアレイＦ−ＳＡＹ１からＦ−ＳＡＹ３の順に書き込まれるものとする。すなわち、パターン比較データ部は、先ず、フェイルアレイＦ−ＳＡＹ１に書き込まれ、フェイルアレイＦ−ＳＡＹ１がパターン比較データ部によって満杯となったとき、次のフェイルアレイＦ−ＳＡＹ２にパターン比較データ部が書き込まれるものとする。
【０１４６】
実施の形態２においては、テスト用プロセッサ１０は、２個のフェイルアレイが、パターン比較データ部によって満杯になったとき、満杯になっているフェイルアレイに格納されているパターン比較データ部を、試験用メモリサーバー２２へ送信するように制御する。このとき、テスト用プロセッサ１０は、新たなパターン比較データ部を、別のフェイルアレイに書き込むように制御する。すなわち、フェイルメモリ９に格納されているパターン比較データ部を出力している期間において、新たなパターン比較データ部でフェイルメモリ９を書き換えるように、テスト用プロセッサ１０は動作する。
【０１４７】
以下、具体的に説明する。ステップＳＦ１において、テスト用プロセッサ１０は、フェイルアレイＦ−ＳＡＹ１（フェイルアレイ［１］）にパターン比較データ部を書き込むように、フェイルメモリ選択信号ＦＡＣにより、フェイルアレイ［１］を選択する。また、テスト用プロセッサ１０は、フェイルアレイ［１］に対応するスイッチ群が、フェイルアレイ［１］におけるＳＲＡＭセルをフェイル入力バスＦＩＢに接続するように、スイッチ選択信号によりスイッチ群を制御する。これにより、フェイルアレイ［１］に、パターン比較データ部が書き込まれる。
【０１４８】
次に、テスト用プロセッサ１０は、ステップＳＦ２において、フェイルアレイ［１］が、パターン比較データ部によって満杯になっているか否を検出する。フェイルアレイ［１］が満杯になっていた場合、テスト用プロセッサ１０は、満杯メモリ数を更新（＋１加算）する。
【０１４９】
ステップＳＦ３において、テスト用プロセッサ１０は、更新された満杯メモリ数が、２よりも大きいか否かを判定する。ここでは、フェイルアレイ［１］が、パターン比較データ部によって満杯となっているが、更新された満杯メモリ数は２よりも小さいと判定されたものとして説明する。
【０１５０】
ステップＳＦ３の後で、新たなパターン比較データ部をフェイルメモリ９に書き込む場合、テスト用プロセッサ１０は、ステップＳＦ４を実行する。ステップＳＦ４では、テスト用プロセッサ１０は、ステップＳＦ１のときと同様に、フェイルメモリ９内のフェイルアレイＦ−ＳＡＹ２（フェイルアレイ［２］）にパターン比較データ部を書き込む。すなわち、テスト用プロセッサ１０は、フェイルアレイ［１］が満杯となっているため、フェイルアレイ［２］に、パターン比較データ部を書き込むように、フェイルメモリ選択信号ＦＡＣおよびスイッチ群に対するスイッチ選択信号を出力する。
【０１５１】
次に、テスト用プロセッサ１０は、ステップＳＦ５において、フェイルアレイ［２］がパターン比較データ部によって満杯になったか否かを検出する、満杯になっていれば、ステップＳＦ２と同様に、満杯メモリ数を更新する。ステップＳＦ６において、テスト用プロセッサ１０は、ステップＳＦ３と同様に、更新された満杯メモリ数が２よりも大きいか否かを判定する。更新された満杯メモリ数が２よりも小さい場合、新たなパターン比較データ部をフェイルメモリ９に書き込むときには、テスト用プロセッサ１０は、ステップＳＦ４〜ＳＦ６を繰り返す。
【０１５２】
新たなパターン比較データをフェイルアレイ［２］に書き込むことにより、フェイルアレイ［２］が満杯となり、ステップＳＦ６において、更新された満杯メモリ数が２よりも大きくなったと判定された場合、テスト用プロセッサ１０は、ステップＳＦ７において、ステップＳＦ１と同様にして、フェイルアレイＦ−ＳＡＹ３（フェイルアレイ［３］）にパターン比較データ部を書き込む。また、テスト用プロセッサ１０は、ステップＳＦ８において、ステップＳＦ２と同様に、フェイルアレイ［３］が満杯になっているか否かを検出し、満杯になっている場合には、満杯メモリ数を更新する。
【０１５３】
また、ステップＳＦ６において、更新された満杯メモリ数が２よりも大きい場合、テスト用プロセッサ１０は、ステップＳＦ７およびＳＦ８と時間的に平行して、ステップＳＦ９〜ＳＦ１２を実行する。ステップＳＦ９において、テスト用プロセッサ１０は、制御信号ＳＣＴにより外部インタフェースユニット１５−Ｓを制御して、試験用メモリサーバー２２に対して、パターン比較データ部を送信するためのフェイルメモリ送信リクエストを、送信させる。このフェイルメモリ送信リクエストに対して、試験用メモリサーバー２２が、許可しているか否かを、テスト用プロセッサ１０は、ステップＳＦ１０で検出する。試験用メモリサーバー２２が許可するまで、テスト用プロセッサ１０は、ステップＳＦ１１を実行する。このステップＳＦ１１は、ウェイト処理であるため、テスト用プロセッサ１０は、ステップＳＦ１０およびＳＦ１１によって、フェイルメモリ送信リクエストに対する試験用メモリサーバー２２からの許可を待機することになる。
【０１５４】
ステップＳＦ１０において、試験用メモリサーバー２２からの許可を検出すると、テスト用プロセッサ１０は、ステップＳＦ１２を実行する。ステップＳＦ１２において、テスト用プロセッサ１０は、フェイルメモリ選択信号ＦＡＣによって、フェイルアレイ［１］を選択する。また、フェイルアレイ［１］に対応するスイッチ群が、フェイルアレイ［１］におけるＳＲＡＭセルとフェイルメモリバスＦＢＳとを接続するように、スイッチ選択信号によってスイッチ群を制御する。さらに、テスト用プロセッサ１０は、制御信号ＳＣＴによって、外部インタフェースユニット１５−Ｓが、フェイルアレイ［１］からフェイルメモリバスＦＢＳに出力されているパターン比較データ部を、無線で送信するように制御する。これにより、フェイルアレイ［１］に格納されているパターン比較データ部が、試験用メモリサーバー２２に送信され、試験用メモリサーバー２２に格納される。
【０１５５】
また、テスト用プロセッサ１０は、特に制限されないが、ステップＳＦ１２において、満杯メモリ数を減算（−１加算）する。
【０１５６】
上記したステップＳＦ７〜ＳＦ１２により、フェイルメモリ９に格納されているパターン比較データ部が試験用メモリサーバー２２に出力されるとともに、フェイルメモリ９が新たなパターン比較データ部によって書き換えられることになる。
【０１５７】
次に、テスト用プロセッサ１０は、ステップＳ１３おいて、満杯メモリ数が２よりも大きいか否かを判定する。この場合、ステップＳＦ１２において、満杯メモリ数が減算されているため、更新された満杯メモリ数が２よりも小さくなっている。従って、ステップＳＦ１４において、新たなパターン比較データ部は、フェイルアレイ［１］に書き込まれることになる。ステップＳＦ１４の後は、ステップＳＦ２が実行される。これにより、パターン比較データ部の書き込みと言う観点で見た場合、フェイルメモリ９を構成するフェイルアレイ［１］〜［３］は、リング状に結合されていることになる。すなわち、フェイルアレイ［３］が満杯になった場合には、再びフェイルアレイ［１］に、新たなパターン比較データ部が書き込まれることになる。
【０１５８】
ここでは、フェイルアレイ［１］が満杯になり、満杯メモリ数が２より大きくなったときを例に説明したが、他の組合せで、２個のフェイルアレイが満杯になり、満杯メモリ数が２よりも大きくなった場合にも同様に、満杯になったフェイルアレイからパターン比較データ部が、試験用メモリサーバー２２へ送信される。勿論、フェイルメモリ９を構成するフェイルアレイの数は、３個に限定されるものではない。また、満杯メモリ数は２に限定されず、任意の数で、フェイルメモリからパターン比較データ部を送信することが可能である。
【０１５９】
以上述べたように、実施の形態２においては、満杯メモリ数が２よりも大きくなったとき、フェイルメモリ９に格納されているパターン比較データ部が、試験用メモリサーバー２２へ送信される。パターン比較データ部が送信されている期間に、フェイルメモリ９は、新たなパターン比較データ部によって書き換えられる。そのため、フェイルメモリ９のデータ容量を低減することが可能である。
【０１６０】
（実施の形態３）
図１５は、実施の形態３に係わる試験装置の動作を示すフローチャート図である。実施の形態３においては、分割により形成されたテストパターン部に従って、半導体製品が試験されているときに、故障が発見された場合、試験用メモリサーバー２２からの新たなテストパターン部の送信を停止する技術が提供される。これにより、半導体製品に故障がある場合には、試験用メモリサーバー２２からの無駄なテストパターン部の送信を削減することが可能である。実施の形態３に係わる試験装置の構成は、実施の形態１で述べたもの同じであるため、説明は省略する。次に、図１５を用いて、具体例を説明する。
【０１６１】
ステップＳＡ１−０は、図１０に示した試験前ステップＳＰに相当する。すなわち、ステップＡＳ１−０において、パターンメモリを構成するメモリアレイＰ−ＳＡＹ１（メモリアレイ＜１＞）に、テストパターン部（１）を格納し、メモリアレイＰ−ＳＡＹ２（メモリアレイ＜２＞）に、テストパターン部（２）を格納する。このステップＳＡ１−０が終了すると、半導体製品２の試験が開始する。
【０１６２】
ステップＳＡ１−１１において、テスト用プロセッサ１０は、メモリアレイ＜１＞から、テストパターン部（１）を出力させ、テストパターン部（１）のパターンデータ部（１）と期待値パターンデータ部（１）を波形整形ユニット４に出力させる。ステップＳＡ１−１２において、半導体製品２は、パターンデータ部（１）に応じた出力データを出力し、論理比較ユニット３＿５は、半導体製品２からの出力データと期待値パターンデータ部（１）との間で論理的な比較を行う。論理比較ユニット３＿５は、比較の結果として、パターン比較データ部（１）をフェイルメモリ９に出力し、フェイル信号ＦＲＴをテスト用プロセッサ１０に出力する。すなわち、ステップＳＡ１−１２において、テストパターン部（１）に基づいた試験が実行される。テスト用プロセッサ１０は、ステップＳＡ１−１３において、フェイル信号ＦＲＴに基づいて、故障が発見されたか否かを判定する。例えば、出力データと期待値パターンデータ部（１）との間で、論理的な不一致があることが、フェイル信号ＦＲＴによって通知された場合、テスト用プロセッサ１０は、故障が発見されたと判定する。
【０１６３】
故障と判定した場合（フェイル）、テスト用プロセッサ１０は、ステップＳＡ１−１４を実行し、故障は無いと判定した場合（パス）、ステップＳＡ１−２１を実行する。
【０１６４】
一方、テスト用プロセッサ１０は、上記したステップＳＡ１−１〜ＳＡ１−１３と時間的に平行して、ステップＳＡ１−１５〜ＳＡ１−１７を実行する。ステップＳＡ１−１５において、テスト用プロセッサ１０は、試験用メモリサーバー２２に対して、テストパターン部（３）を送信するように、テストパターン送信リクエスト（送信リクエスト）を送信する。この送信リクエストを受信すると、試験用メモリサーバー２２は、テストパターン部（３）を送信する。テスト用プロセッサ１０は、ステップＳＡ１−１６において、外部インタフェースユニット１５−Ｒに対しテストパターン部（３）を受信するように制御する。また、テスト用プロセッサ１０は、ステップＳＡ１−１７において、ステップＳＡ１−１６で受信したテストパターン部（３）を、メモリアレイ＜３＞に書き込む。
【０１６５】
ステップＳＡ１−１３において、故障は無いと判定した場合、メモリアレイ＜３＞に、テストパターン部（３）が格納されて、ステップＳＡ１−２１が実行される。これに対して、ステップＳＡ１−１３において、故障と判定した場合には、ステップＳＡ１−１４において、テスト用プロセッサ１０は、外部インタフェースユニット１５−Ｓを制御して、テストパターン送信停止リクエストを送信し、テスト用プロセッサ１０は、故障に対応した故障対応処理（フェイル処理）を実行する。試験用メモリサーバー２２は、テストパターン送信停止リクエストを受信すると、テストパターン部の送信を停止する。
【０１６６】
例えば、試験用メモリサーバー２２は、テストパターン送信停止リクエストを受信すると、新たなテストパターン送信リクエストを受信しない限り、テストパターン部（３）以降の新たなテストパターン部の送信を行わない。
【０１６７】
ステップＡＳ１−１３において、故障は無いと判定した場合、テスト用プロセッサ１０は、ステップＳＡ１−２１〜ＳＡ１−２７を実行する。ステップＳＡ１−２１〜ＳＡ１−２７は、上記したステップＳＡ１−１１〜ＳＡ１−１７と類似している。すなわち、上記したステップＳＡ１−１１〜ＳＡ１−１４は、メモリアレイ＜１＞に格納されたテストパターン部（１）に基づく試験であるのに対して、ステップＳＡ１−２１〜ＳＡ１−２４は、メモリアレイ＜２＞に格納されたテストパターン部（２）に基づく試験であることが異なっている。また、上記したステップＳＡ１−１５〜ＳＡ１−１７は、メモリアレイ＜３＞にテストパターン部（３）を格納する処理であるのに対して、ステップＳＡ１−２５〜ＳＡ１−２７は、メモリアレイ＜１＞にテストパターン部（４）を格納する処理であることが異なっている。
【０１６８】
以降、ステップＳＡ１−１１〜ＳＡ１−１７と類似したステップ、例えばステップＳＡ１−３１〜ＳＡ１−３７が、繰り返される。
【０１６９】
実施の形態３においては、テストパターン部ごとの試験により、故障があるか否かの判定が行われ、故障と判定した場合、試験装置１は、試験用メモリサーバー２２に、テストパターン部の送信を停止するリクエストを発行する。これにより、無駄な送信を低減することが可能である。また、故障と判定した半導体製品に対して試験を中止することができる。
【０１７０】
ステップＳＡ１−１４において、テストパターン送信停止リクエストを送信する例を説明したが、これに限定されるものではない。例えば、ステップＳＡ１−１４における故障対応処理の実行により、故障が回復した場合、試験用メモリサーバー２２に対して、パターンデータ部の送信を再開させるようにしてもよい。この再開は、例えばステップＳＡ１−１４において、テスト用プロセッサ１０によって、テストパターン送信リクエストが送信されるようにすることで、実現可能である。あるいは、ステップＳＡ１−１４における故障対応処理の実行により、故障が回復した場合、故障は無いと判定した場合と同様に、テスト用プロセッサが、継続して、ステップＳＡ１−２１およびＳＡ１−２５を実施するようにしてもよい。
【０１７１】
（実施の形態４）
図１６は、実施の形態４に係わる試験装置の動作を示すフローチャート図である。経験則として、テストパターンの一部で半導体製品を試験したときに、欠陥とならない場合、テストパターンの他の部分で半導体製品を試験したときにも、欠陥とならないことが知られている。実施の形態４においては、この経験則が応用される。
【０１７２】
試験用メモリサーバー２２は、半導体製品２を試験するためのテストパターンをテストパターン部（１）〜テストパターン部（Ｎ＋４）に分割して、形成する。テストパターン部（１）〜テストパターン部（Ｎ＋４）は、この順番で、時間的に連続したテストパターンである。試験用メモリサーバー２２は、テストパターン部（１）〜（Ｎ＋４）のうち、試験装置によってリクエストされたパターンデータ部を送信する。ここでは、上記した経験則により、テストパターン部（１）によって半導体製品２を試験したときに、欠陥が検出されない場合、テストパターン部（２）〜テストパターン部（Ｎ）においては、欠陥が検出されない場合を例として説明する。勿論、これは例であって、これに限定されるものではない。
【０１７３】
図１６は、図１５に類似しているので、相異点を主に説明する。図１６に示したステップＳＡ２−０は、ステップＳＡ１−０と同様に試験前シーケンスのステップである。ステップＳＡ１−０では、時間的に連続したテストパターン部（１）および（２）を、メモリアレイ＜１＞および＜２＞に格納していた。これに対して、ステップＳＡ２−０では、時間的に離散したテストパターン部（１）および（Ｎ＋１）を、メモリアレイ＜１＞および＜２＞に格納する。
【０１７４】
ステップＳＡ２−１１〜ＳＡ２−１４は、ステップＳＡ１−１１〜ＳＡ１−１４と同じである。ステップＳＡ２−１１〜ＳＡ２−１４が実行されることにより、メモリアレイ＜１＞に格納されていたテストパターン部（１）に基づいて、半導体製品２が試験される。試験の結果、故障があれば、ステップＳＡ２−１４においてテストパターン送信停止リクエストが送信され、故障対応処理が実行される。一方、故障がなければ、ステップＳＡ２−２１が実行される。
【０１７５】
ステップＳＡ２−２１では、テストパターン部（２）ではなく、時間的に離散したテストパターン部（Ｎ＋１）が、メモリアレイ＜２＞から出力され、テストパターン部（Ｎ＋１）のパターンデータ部（Ｎ＋１）が、半導体製品２に出力される。また、ステップＳＡ２−２２では、テストパターン部（Ｎ＋１）に応じた半導体製品２の出力データと期待値パターンデータ部（Ｎ＋１）との間で論理的な比較が行われる。比較の結果に基づいて、テスト用プロセッサ１０が、ステップＳＡ２−２３において、故障の有無を判定する。この判定結果に従って、テスト用プロセッサ１０は、ステップＳＡ２−２４またはステップＳＡ２−３１、ＳＡ２−３５を実行する。
【０１７６】
一方、ステップＳＡ２−１１〜ＳＡ２−１３と時間的に平行して実行されるステップＳＡ２−１５〜ＳＡ２−１７において、テスト用プロセッサ１０は、テストパターン部（１）とは離散し、テストパターン部（Ｎ＋１）とは連続したテストパターン部（Ｎ＋２）の送信リクエストを、試験用メモリサーバー２２へ送信することで、テストパターン部（Ｎ＋２）の送信を要求する。この要求により、試験用メモリサーバー２２から送信されたテストパターン部（Ｎ＋２）を受信し、受信したテストパターン部（Ｎ＋２）が、メモリアレイ＜３＞に書き込まれる。
【０１７７】
また、ステップＳＡ２−２１〜ＳＡ２−２３と時間的に平行して実行されるステップＳＡ２−２５〜ＳＡ２−２７において、テスト用プロセッサ１０は、テストパターン部（Ｎ＋２）と連続したテストパターン部（Ｎ＋３）の送信を、試験用メモリサーバー２２に要求し、受信したテストパターン部（Ｎ＋３）を、メモリアレイ＜１＞に書き込む。
【０１７８】
以上の動作を、例えばステップＳＡ２−３１〜ＳＡ２−３７に示すように、繰り返すことにより、半導体製品２の試験が実施される。
【０１７９】
実施の形態４によれば、パターンメモリからテストパターン部が出力されている期間において、新たなテストパターン部でパターンメモリを書き換えることができるため、パターンメモリに必要とされるデータ容量を低減することが可能である。さらに、テストパターン部（１）に基づいた試験において、故障は無いと判定された場合、パターンメモリに格納されるテストパターン部を減らすことが可能であるため、試験に要する時間を短縮化することが可能である。
【０１８０】
上記した実施の形態による効果を列記すれば、次の通りである。
【０１８１】
１）試験装置が備えるパターンメモリ等の搭載メモリのデータ容量の増加を抑制することが可能である。これにより、試験の対象である半導体製品に搭載されるトランジスタ数が増大しても、搭載メモリのデータ容量の増加を抑制することが可能であり、試験装置の価格が上昇するのを抑制することが可能である。その結果、試験に係わるコストを抑制しながら、高機能・高性能の半導体製品を提供することが可能である。
【０１８２】
２）搭載メモリのデータ容量の増加を抑制しながら、故障検出率を向上させることが可能であるため、試験に係わるコストを抑制しながら、高品質・高信頼性の半導体製品を提供することが可能である。
【０１８３】
３）試験のために、半導体製品に搭載する回路（伸張回路、自己発生回路等）を少なくすることが可能であるため、半導体チップの面積増加を抑制することが可能である。その結果、半導体製品のコスト上昇を抑制することが可能である。
【０１８４】
４）試験の際に、試験セットアップ時間の削減もしくは短縮化を図ることが可能である。そのため、試験に要する時間の短縮化を図ることが可能である。また、半導体製品試験装置の稼働率を向上することが可能である。
【０１８５】
５）搭載メモリのデータ容量を小さくすることが可能であるため、試験装置の価格を抑制することが可能となり、試験に要するコストの低減を図ることが可能である。
【０１８６】
６）搭載メモリのデータ容量を小さくすることが可能であるため、試験装置であるテストヘッドの重量と体積を小さくすることが可能である。これにより、試験の際に、半導体製品に加わる荷重の低減を図ることが可能である。
【０１８７】
また、図２に示したように、試験装置（テストヘッド）を可動可能とする場合、テストヘッドの軽量化を図ることが可能であるため、人手でテストヘッドをハンドリングすることも可能となり、大型のマニピュレーターを設置しなくても済むようになり、工場の現場床面積当たりの生産効率を向上させることが可能である。
【０１８８】
例えば、テストヘッドの重量を約０．５ｔから４０ｋｇ程度に低減することが可能であり、プローバの占有面積の約半分を占める回転部を３分の１程度に縮小することが可能であり、プローバの占有面積を約３分の２まで縮小して、現場床面積当たりの生産効率を向上させることも可能である。
【０１８９】
実施の形態１〜４では、分割されたパターンデータ部およびパターン比較データ部を、無線により、診断用メモリサーバーと試験装置との間で伝送していたが、これに限定されるものではない。すなわち、光ファイバーあるいは有線で、パターンデータ部およびパターン比較データ部が伝送されるようにしてもよい。しかしながら、無線であれば、複数のチャンネルを用いて、実質的に同時に、複数の試験ボードとの間でデータ部の伝送を行うことが可能であり、試験に要する時間の短縮化を図ることが可能である。また、テストヘッドの重量が、光ファイバーあるいは有線配線と、それを試験装置に接続するコネクタとによって増加するのを防ぐことが可能であるため、テストヘッドのハンドリングをさらに容易にすることが可能であり、現場床面積当たりの生産効率をさらに向上させることも可能である。
【０１９０】
なお、言うまでもないが、実施の形態１〜４で説明した試験により、故障が検出されなかった半導体製品が、製品として出荷される。
【０１９１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１９２】
１  半導体製品試験装置
２  半導体製品
３  ピンエレクトロニクス
４  波形整形ユニット
５、３＿５  論理比較ユニット
６  タイミングコントローラ
７  テストパターン発生ユニット
７＿８、８  パターンメモリ
９  フェイルメモリ
１０  テスト用プロセッサ
２１  試験用サーバー
２２  試験用メモリサーバー
【図１】
2019184411.tif 000003
【図２】
2019184411.tif 000004
【図３】
2019184411.tif 000005
【図４】
2019184411.tif 000006
【図５】
2019184411.tif 000007
【図６】
2019184411.tif 000008
【図７】
2019184411.tif 000009
【図８】
2019184411.tif 000010
【図９】
2019184411.tif 000011
【図１０】
2019184411.tif 000012
【図１１】
2019184411.tif 000013
【図１２】
2019184411.tif 000014
【図１３】
2019184411.tif 000015
【図１４】
2019184411.tif 000016
【図１５】
2019184411.tif 000017
【図１６】
2019184411.tif 000018