(57)【要約】【課題】均一な電界強度分布を得ることで均一動作が可能なアバランシェフォトダイオードを提供する。【解決手段】アバランシェフォトダイオードは、第１導電型の半導体基板(１)内に形成された第１導電型半導体層(２)と、基板平面視において第１導電型半導体層(２)を間隔をあけて囲むように形成された第１の第２導電型半導体層(３)と、第１導電型半導体層(２)よりも深い位置に、第１導電型半導体層(２)の底部に接するように形成された第２の第２導電型半導体層(５)と、第２の第２導電型半導体層(５)よりも深い位置に、第２の第２導電型半導体層(５)の底部に接するように形成された第３の第２導電型半導体層(６)を有する。第１導電型半導体層(２)と第２の第２導電型半導体層(５)とでアバランシェ接合を形成する。半導体基板(１)と第１導電型半導体層(２)とが電気的に分離されるように第１,第３の第２導電型半導体層(３,６)を接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に形成された第１導電型半導体層と、
上記半導体基板の基板平面視において上記第１導電型半導体層を間隔をあけて囲むように、上記半導体基板内に形成された第１の第２導電型半導体層と、
上記半導体基板内の上記第１導電型半導体層よりも深い位置に、上記第１導電型半導体層の底部の少なくとも一部に接するように形成された第２の第２導電型半導体層と、
上記半導体基板内の上記第２の第２導電型半導体層よりも深い位置に、上記第２の第２導電型半導体層の底部に接するように形成された第３の第２導電型半導体層と
を有し、
上記第１導電型半導体層と上記第２の第２導電型半導体層とでアバランシェ接合を形成し、
上記半導体基板と上記第１導電型半導体層とが電気的に分離されるように、上記第１の第２導電型半導体層と上記第３の第２導電型半導体層とが接続されていることを特徴とするアバランシェフォトダイオード。
【請求項２】
請求項１に記載のアバランシェフォトダイオードにおいて、
上記第２の第２導電型半導体層は、上記半導体基板の基板平面視において大きさが上記第１導電型半導体層の底部よりも小さいことを特徴とするアバランシェフォトダイオード。
【請求項３】
請求項１または２に記載のアバランシェフォトダイオードにおいて、
上記第１の第２導電型半導体層と上記第３の第２導電型半導体層との間に、上記第１の第２導電型半導体層の底部の少なくとも一部に接するように形成された第４の第２導電型半導体層を有し、
上記第４の第２導電型半導体層によって、上記第１の第２導電型半導体層と上記第３の第２導電型半導体層とを電気的に接続していることを特徴とするアバランシェフォトダイオード。
【請求項４】
請求項３に記載のアバランシェフォトダイオードにおいて、
上記第１導電型半導体層と上記第１の第２導電型半導体層を分離するように形成された酸化膜を有し、
上記第４の第２導電型半導体層は、上記酸化膜よりも上記第１導電型半導体層側に向かって延在していることを特徴とするアバランシェフォトダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アバランシェフォトダイオードに関し、詳しくは、エッジブレイクダウンを防止しながら、均一な電界分布を有する構造のアバランシェフォトダイオードに関する。
【背景技術】
【０００２】
近年、携帯電話のカメラのオートフォーカスやロボット掃除機等の自動ロボットの位置検知や距離検知のために測距センサが使用されているが、暗視野下での距離検知が可能であることや小型化が可能であることなどの理由のため、ガイガーモードで動作するアバランシェフォトダイオードを使用したＴＯＦセンサ(Time Of Flight)等の光センサが活用されている。
【０００３】
アバランシェフォトダイオードは、アバランシェ降伏が生じる状態で使用するＰＮダイオードの一種である。このアバランシェフォトダイオードのガイガーモード動作は、耐圧以上の電圧を印加してアバランシェ降伏を高確率で発生させることによって、入射した光キャリアに対して１０,０００〜１,０００,０００倍もの高い増幅率を実現して、単一光子を検出できるほど高感度であることが特徴である。そのため、暗視野下でも光検出ができ、暗闇でもカメラのオートフォーカスや自動ロボットの位置検知が可能である。これらの目的に必要な検知距離は数十ｃｍから数ｍである。
【０００４】
一般的にアバランシェフォトダイオードは、超高感度であるがゆえに数μｍ程度の小さいフォトダイオードであるが、均一なデバイス動作のためには均一な電界強度分布を有する必要がある。従って、一般的なアバランシェフォトダイオードは、平面的なデザインとして円形もしくは角を丸めた形状であることがしばしばである。その理由は、例えば四角形の場合、電圧印加時に角の部分で均一に空乏層が広がることができず、その結果、電界強度が局所的に強くなり、角の部分で先にブレイクダウンをするためである。
【０００５】
また、平面的に円形で、同じ拡散構造で形成されたＰＮ接合でも底面に比べて側面のエッジ部は曲率が大きいため、電界強度が強くなり、同じ電圧を印加してもエッジ部が先にブレイクダウンする(エッジブレイクダウンという)。
【０００６】
例えば、特許文献１(特開平７−１６９９９１号公報)には、図８に示すように、Ｐ型拡散層１０１６内に高濃度のＮ＋拡散層１０１９を形成したアバランシェフォトダイオードが説明されている。図８において、１０１２は受光面反射防止膜、１０１３はＮ＋電極、１０１４は表面保護層、１０１５はチャネルカット、１０１７はＰ＋Ｓｉ基板、１０１８はＰ＋層、１０２０は表面電極である。
【０００７】
このアバランシェフォトダイオードでは、高濃度のＮ＋拡散層１０１９とＰ型拡散層１０１６とでアバランシェ降伏を生じさせるＰＮ接合を形成しているが、エッジブレイクダウンを防止するためにエッジ部を低濃度のＮ型ガードリング層１０１１で覆っている。上記高濃度のＮ＋拡散層１０１９とＰ型拡散層１０１６の接合耐圧よりＰ型拡散層１０１６とＮ型ガードリング層１０１１の接合耐圧の方が高いため、エッジブレイクダウンを防止できる。
【０００８】
また、極性は逆になるが、図９にて再度上記エッジブレイクダウンを防止するガードリング構造について説明する。図９において、１１０５はカソード拡散層となる高濃度のＮ型拡散層、１１０７は高濃度のＰ型拡散層、１１１１ゲート酸化膜は、１１１２は酸化膜、Ａはアノード電極Ａ、カソード電極Ｃは、Ｓは基板電極である。
【０００９】
図９に示すように、Ｐ型半導体基板１１０１内にＮ型拡散層１１０２を形成する。次に、アノード拡散層となる高濃度のＰ型拡散層１１０３を形成し、アバランシェ降伏を生じさせるため、高濃度のＮ型拡散層１１０４を形成する。そして、エッジブレイクダウンを防止するため、高濃度のＰ型拡散層１１０３のエッジ部分にＰウェル拡散層１１０６を形成する。これにより、高濃度のＰ型拡散層１１０３と高濃度のＮ型拡散層１１０４との接合耐圧よりも、Ｎ型拡散層１１０２とＰウェル拡散層１１０６との接合耐圧の方が高いため、エッジブレイクダウンは生じない。
【００１０】
上記特許文献１のアバランシェフォトダイオードの構造では、エッジブレイクダウンについては対策されているが、さらに高性能化を図るためにはアバランシェ接合自身の接合濃度を低くする必要がある。その理由は、接合濃度が高いと、接合を形成するＰ型拡散層とＮ型拡散層のバンドの曲がりが大きくなり、バンド間トンネルモード(band-to-band tunneling mode)のノイズ成分が発生し、ダークカウントノイズが増加するためである。
【００１１】
これについて、図１０を用いて説明する。図１０において、１２０１はＰ型半導体基板、１２０２はＮ型拡散層、１２０５はカソード拡散層となる高濃度のＮ型拡散層、１２１１ゲート酸化膜は、１２１２は酸化膜、Ａはアノード電極Ａ、カソード電極Ｃは、Ｓは基板電極である。
【００１２】
前述の図９では、アバランシェ接合は高濃度のＰ型拡散層１１０３と高濃度のＮ型拡散層１１０４で形成されている。通常、上記Ｐ型拡散層１１０３は、ＭＯＳのソース／ドレイン拡散層と共通で形成されることが一般的で、１.０Ｅ＋１５ｃｍ−２程度イオン注入にて形成されるため、接合濃度は高濃度になる。
【００１３】
一方、図１０では、アバランシェ接合はＰウェル拡散層１２０６と高濃度のＮ型拡散層１２０４とで形成されている。このＰウェル拡散層１２０６はＰ型拡散層１２０３より低濃度であるため、上記トンネルモード(tunneling mode)のノイズ成分は低減できる。図９の場合、ガードリングとしてＰウェル拡散層１１０６を使用していたが、このようなガードリングを図１０の構造では使用できないため、エッジブレイクダウンについて別の構造で対応する必要がある。
【００１４】
これに対して、非特許文献１(“A Low Dark Count Single Photon Avalanche Diode Structure Compatible with Standard Nanometer Scale CMOS Technology”)には、ＰウェルとＮ型拡散層とでアバランシェ接合を形成して接合濃度を低減しながら、エッジブレイクダウン対策も講じた構造のアバランシェフォトダイオードが提示されている。
【００１５】
当該アバランシェフォトダイオードについて、図１１を用いて具体的に説明する。図１１において、１３０３はＰ型拡散層、１３０６はＮ型拡散層、１３０７は低濃度のＰ型拡散層、１３０８はゲートポリシリコン、１３１０は選択酸化膜ＳＴＩ、１３１１ゲート酸化膜は、１３１２は酸化膜、１３２０は高濃度のＰ型拡散層、Ａはアノード電極Ａ、カソード電極Ｃは、Ｓは基板電極である。
【００１６】
図１１に示すアバランシェフォトダイオードの場合、まずＰ型半導体基板１３０１内に、低濃度のＰ型ウェル拡散層１３０２、高濃度のＰ型拡散層１３０３、Ｎ型ウェル拡散層１３０４を形成する。この際、Ｐ型ウェル拡散層１３０２とＮ型ウェル拡散層１３０４との間にはいずれの拡散も形成しない領域１３０９(仮想ガードリング(Virtual Guardring))を設けている。また、Ｐ型ウェル拡散層１３０２の底面部およびＮ型ウェル拡散層１３０４の底面部の一部(Ｐ型ウェル拡散層１３０２側)とつながるように高濃度のＮ型埋込拡散層１３０５を設けている。
【００１７】
これにより、Ｐ型ウェル拡散層１３０２と高濃度のＮ型埋込拡散層１３０５とでアバランシェ接合が形成され、Ｐ型ウェル拡散層１３０２と低濃度の領域１３０９(仮想ガードリング(Virtual Guardring))でエッジ部が形成される。
【００１８】
図１０のアバランシェフォトダイオードの接合耐圧に比べて図１１のアバランシェフォトダイオードの接合耐圧の方が高いため、エッジブレイクダウンも防止できる構造となっている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平７−１６９９９１号公報
【非特許文献】
【００２０】
【非特許文献１】ジャスティン・エー・リチャードソン(Justin A. Richardson)著、外3名、"A Low Dark Count Single Photon Avalanche DiodeStructure Compatible with Standard Nanometer Scale CMOS Technology"、［online］、２００９ インターナショナル・イメージ・センサ・ワークショップ(2009 International Image Sensor Workshop)、［平成28年9月5日検索］、インターネット〈URL：http://www.imagesensors.org/Past%20Workshops/2009%20Workshop/2009%20Papers/063_paper_richardson_spad.pd〉
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかし、上記非特許文献１の図１１に示す構造のアバランシェフォトダイオードには、次のような問題がある。
【００２２】
上記アバランシェフォトダイオードは、カソード拡散層としてＰ型ウェル拡散層１３０２とＮ型埋込拡散層１３０５が形成されており、アバランシェフォトダイオードのガイガーモードでの動作時には、カソード電極Ｃに耐圧以上の高電圧が印加される。この時、上記Ｎ型埋込拡散層１３０５の深さ方向の幅が狭いため、カソード抵抗が高くなっている。カソード電極Ｃに耐圧以上の高電圧が印加されると、電流がカソード電極Ｃとアノード電極Ａとの間で流れるが、直列に接続されたクエンチング抵抗やＭＯＳ抵抗に電流が流れることで電圧降下し、アバランシェフォトダイオードのアバランシェ接合部分に実質的に印加される電圧が下がる。
【００２３】
これにより、アバランシェフォトダイオードに流れる電流は抑制される(クエンチング機構)。従って、ガイガーモード動作時に大きな電流がカソード電極Ｃとアノード電極Ａとの間に流れるが、カソード抵抗などの内部抵抗によっても電位降下するため、アバランシェ接合位置では十分に高い電圧が印加されていない。また、アバランシェ接合の内、カソード電極Ｃに近い側ではポテンシャルが高く、カソード電極Ｃより離れた中心付近ではポテンシャルは低くなっている。従って、電界強度分布もアバランシェ接合の中心で相対的に弱く、エッジ部分の方が相対的に強くなり、アバランシェフォトダイオードがアバランシェ接合の全領域において均一に動作しない。
【００２４】
本発明は、上記のようなエッジブレイクダウンやトンネルモード(tunneling mode)でのノイズ発生を回避しながら、均一な電界強度分布を得ることでアバランシェ接合の全領域において均一に動作させることが可能なアバランシェフォトダイオードの構造を提案するものである。
【課題を解決するための手段】
【００２５】
上記課題を解決するため、本発明のアバランシェフォトダイオードは、
第１導電型の半導体基板内に形成された第１導電型半導体層と、
上記半導体基板の基板平面視において上記第１導電型半導体層を間隔をあけて囲むように、上記半導体基板内に形成された第１の第２導電型半導体層と、
上記半導体基板内の上記第１導電型半導体層よりも深い位置に、上記第１導電型半導体層の底部の少なくとも一部に接するように形成された第２の第２導電型半導体層と、
上記半導体基板内の上記第２の第２導電型半導体層よりも深い位置に、上記第２の第２導電型半導体層の底部に接するように形成された第３の第２導電型半導体層と
を有し、
上記第１導電型半導体層と上記第２の第２導電型半導体層とでアバランシェ接合を形成し、
上記半導体基板と上記第１導電型半導体層とが電気的に分離されるように、上記第１の第２導電型半導体層と上記第３の第２導電型半導体層とが接続されていることを特徴とする。
【発明の効果】
【００２６】
以上より明らかなように、本発明によれば、エッジブレイクダウンや、高濃度のアバランシェ接合によるトンネルモード(tunneling mode)のノイズ発生を回避しながら、均一な電界強度分布を得ることでアバランシェ接合の全領域において均一に動作させることが可能なアバランシェフォトダイオードを実現することができる。
【図面の簡単な説明】
【００２７】
【図１】図１は本発明の第１実施形態によるアバランシェフォトダイオードの断面図である。
【図２Ａ】図２Ａは従来のアバランシェフォトダイオードの断面図(シミュレーション)である。
【図２Ｂ】図２Ｂは従来のアバランシェフォトダイオードの電界強度分布(シミュレーション)である。
【図２Ｃ】図２Ｃは従来のアバランシェフォトダイオードのＡ−Ａ‘部の電界強度分布(シミュレーション)である。
【図３Ａ】図３Ａは本発明の第１実施形態によるアバランシェフォトダイオードの断面図(シミュレーション)である。
【図３Ｂ】図３Ｂは本発明の第１実施形態によるアバランシェフォトダイオードの電界強度分布(シミュレーション)である。
【図３Ｃ】図３Ｃは本発明の第１実施形態によるアバランシェフォトダイオードのＡ−Ａ‘部の電界強度分布(シミュレーション)である。
【図４】図４は本発明の第２実施形態によるアバランシェフォトダイオードの断面図である。
【図５】図５は本発明の第３実施形態によるアバランシェフォトダイオードの断面図である。
【図６】図６は本発明の第４実施形態によるアバランシェフォトダイオードの断面図である。
【図７】図７は本発明の第５実施形態によるアバランシェフォトダイオードの断面図である。
【図８】図８は特許文献１に記載のアバランシェフォトダイオードの断面図である。
【図９】図９は従来のアバランシェフォトダイオードの構造を説明する断面図である。
【図１０】図１０は従来のアバランシェフォトダイオードの構造を説明する断面図である。
【図１１】図１１は従来のアバランシェフォトダイオードの構造を説明する断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明のアバランシェフォトダイオードを図示の実施の形態により詳細に説明する。なお、以下の第１〜第５実施形態では、第１導電型をＰ型、第２導電型をＮ型としている。
【００２９】
〔第１実施形態〕
本発明の第１実施形態によるアバランシェフォトダイオードについて図１を用いて具体的に説明する。
【００３０】
図１は、本発明の第１実施形態によるアバランシェフォトダイオードの断面図を示している。このアバランシェフォトダイオードは、例えば面方位(１００),比抵抗１０Ωｃｍ程度のＰ型のシリコン半導体基板１内にアバランシェ接合のＰ型拡散層となる低濃度のＰ型拡散層２を形成する。この低濃度のＰ型拡散層２は、ボロン(１１Ｂ＋)をイオン注入法で形成する。例えば、次の３段階のイオン注入条件でボロン(１１Ｂ＋)の注入が行なわれる。
[イオン注入エネルギー]      [ドーズ量]
２００ｋｅＶ      ２.５Ｅ＋１２ｃｍ−２
５０ｋｅＶ      ２.５Ｅ＋１２ｃｍ−２
３５ｋｅＶ      １.０Ｅ＋１３ｃｍ−２
【００３１】
なお、上記ドーズ量は、指数底１０を記号Ｅで表す浮動小数点形式の表現であり、例えば、１.０Ｅ＋１２は１.０×１０１２を表す。
【００３２】
上記シリコン半導体基板１は、第１導電型の半導体基板の一例であり、低濃度のＰ型拡散層２は、第１導電型半導体層の一例である。
【００３３】
次に、上記シリコン半導体基板１の基板平面視において間隔を空けて低濃度のＰ型拡散層２を囲むように、カソード拡散層(Ｎウェル)となる低濃度のＮ型拡散層３をシリコン半導体基板１内に形成する。上記間隔は約１.０〜３.０μｍ程度で設定するのが望ましい。上記Ｎ型拡散層３は選択酸化膜ＳＴＩ(Shallow Trench Isolation)１１で分離されているが、ＳＴＩは一般的に欠陥を含んでおり、上記Ｐ型拡散層２からの空乏層が欠陥層に接触するとノイズ特性が悪化するためである。この低濃度のＮ型拡散層３もイオン注入法で形成される。例えば、次の２段階のイオン注入条件でリン(３１Ｐ＋)の注入が行なわれる。
[イオン注入エネルギー]      [ドーズ量]
４４０ｋｅＶ      １.５Ｅ＋１３ｃｍ−２
１５０ｋｅＶ      ５.０Ｅ＋１２ｃｍ−２
【００３４】
上記低濃度のＮ型拡散層３は、第１の第２導電型半導体層の一例である。
【００３５】
次に、上記シリコン半導体基板１の基板平面視において間隔を空けて低濃度のＮ型拡散層３を囲むように、シリコン半導体基板１内にＰウェルとなる低濃度のＰ型拡散層４を形成する。この低濃度のＰ型拡散層４は、イオン注入法によりボロン(１１Ｂ＋)を注入して形成する。
【００３６】
次に、アバランシェ接合のＮ型拡散層となる高濃度のＮ型埋込拡散層５を形成する。例えば、リン(３１Ｐ＋)をイオン注入エネルギー５４０ｋｅＶ、ドーズ量６.０Ｅ＋１２ｃｍ−２でイオン注入することでＮ型埋込拡散層５を形成する。この例では、上記の低濃度のＰ型拡散層２とこのＮ型埋込拡散層５とでアバランシェ接合が形成される。このＰ型拡散層２がウェル拡散程度の低濃度であるため、トンネルモード(tunneling mode)のノイズは発生しない。
【００３７】
上記Ｎ型埋込拡散層５は、低濃度のＰ型拡散層２(第１導電型半導体層)の底部に接するように形成された第２の第２導電型半導体層の一例である。
【００３８】
次に、Ｎ型埋込拡散層５よりも深い位置にかつ低濃度のＮ型拡散層３とつながるように、高濃度のＮ型埋込拡散層６を形成する。これにより、低濃度のＰ型拡散層２で形成されるアノード部とＰ型半導体基板１とを電気的に分離することができる。このＮ型埋込拡散層６は、例えばリン(３１Ｐ＋)をイオン注入エネルギー１.５ＭｅＶ、ドーズ量６.０Ｅ＋１２ｃｍ−２でイオン注入した後、８００℃〜９００℃のアニール等の熱処理をすることにより形成される。
【００３９】
上記Ｎ型埋込拡散層６は、第３の第２導電型半導体層の一例である。
【００４０】
次に、シリコン半導体基板１の表面側に、アノードとカソードとの間、カソードとシリコン半導体基板１との間、フォトダイオード間を電気的に絶縁して素子分離を行うための選択酸化膜ＳＴＩ(Shallow Trench Isolation)１１を形成する。
【００４１】
次に、シリコン半導体基板１上にゲート酸化膜１２を形成する。また、上記ゲート酸化膜１２上に、低濃度のＰ型拡散層２と低濃度のＮ型拡散層３との間を覆うようにゲートポリシリコン９を形成する。
【００４２】
その後、アノード電極Ａをオーミック接続できるように、低濃度のＰ型拡散層２の上部に高濃度のＰ型拡散層７を形成する。また、基板電極Ｓをオーミック接続できるように、低濃度のＰ型拡散層４の上部に高濃度のＰ型拡散層２０を形成する。また、カソード電極Ｃをオーミック接続できるように、低濃度のＮ型拡散層３の上部に高濃度のＮ型拡散層８を形成する。この際、低濃度のＰ型拡散層２と低濃度のＮ型拡散層３との間は、ゲートポリシリコン９で覆われているため、いずれの拡散もせず高濃度のＰ型拡散層７やＮ型拡散層８は形成されない。従って、低濃度のＰ型拡散層２と低濃度のＮ型拡散層３との間に仮想ガードリング(Virtual Guardring)１０が形成され、エッジブレイクダウンが防止できる構造となっている。
【００４３】
次に、ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)やＣＭＰ(Chemical Mechanical Polish; 化学的機械研磨)等でフィールド膜となるシリコン酸化膜１３を形成し、その後、シリコン酸化膜１３に、アノード電極Ａやカソード電極Ｃおよび基板電極Ｓを形成するためのコンタクトホールや金属膜を厚さ５００ｎｍ程度のＡｌＣｕにて形成する。これを何回か繰り返した後、パッシベーション膜(図示せず)を形成することにより、図１に示すアバランシェフォトダイオード構造が得られる。なお、ゲートポリシリコン９は、アノード電極Ａと短絡され、アノード電極Ａを介してクエンチング抵抗へ接続される。
【００４４】
本構造のアバランシェフォトダイオードの特徴は、アバランシェ接合を形成するＮ型埋込拡散層５と、カソード拡散層となるＮ型埋込拡散層６とを別々に形成し、しかもＮ型埋込拡散層６をＮ型埋込拡散層５よりも深く形成したことにある。
【００４５】
従来の図１１に示すアバランシェフォトダイオードの構造の場合のデバイスシミュレーション結果を図２Ａ〜図２Ｃに示している。図２Ａは、アバランシェフォトダイオードの要部の断面におけるＰ型とＮ型の不純物濃度分布を示している。また、図２Ｂは、そのアバランシェフォトダイオードの断面の電界強度分布を２次元的に示している。図２Ａ,図２Ｂにおいて、横軸は水平方向の長さ[μｍ]を表し、縦軸は基板平面から深さ方向の長さ[μｍ]を表す。
【００４６】
また、図２Ｂ中の水平方向Ａ−Ａ部の電界強度を示したものが図２Ｃである。図２Ｃにおいて、横軸は水平方向の長さ[μｍ]を表し、縦軸は電界強度[Ｖ／ｃｍ]を表す。
【００４７】
この図２Ｃでは、ちょうどＮ型埋込拡散層３０５とＰ型拡散層３０４の接合の内、Ｐ型拡散層３０４のエッジ付近で電界強度強くなっている部分が存在することがわかる。
【００４８】
一方、本発明のアバランシェフォトダイオードの構造のデバイスシミュレーション結果を図３Ａ〜図３Ｃに示している。図３Ａは、アバランシェフォトダイオードの要部の断面におけるＰ型とＮ型の不純物濃度分布を示している。また、図３Ｂは、そのアバランシェフォトダイオードの断面の電界強度分布を２次元的に示している。図３Ａ,図３Ｂにおいて、横軸は水平方向の長さ[μｍ]を表し、縦軸は基板平面から深さ方向の長さ[μｍ]を表す。図３Ｂ中の水平方向Ｂ−Ｂ部の電界強度を示したものが図３Ｃである。
【００４９】
本発明の第１実施形態によるアバランシェフォトダイオードでは、図３Ｃに示すように、エッジブレイクダウンや、高濃度のアバランシェ接合によるトンネルモード(tunneling mode)のノイズを回避しながら、均一な電界強度分布が得られていることが分かる。
【００５０】
これは、従来の図１１に示すアバランシェフォトダイオードが、アバランシェ接合を形成するＮ型埋込拡散層３０５がカソード電極Ｃよりそのままつながる構造であるため、カソード抵抗が高いことにより生じた電位降下分がそのまま電界強度差となったものである(電界強度はポテンシャル差と距離で決まるが、距離が変わらず、ポテンシャルの高い個所が局所的に生じる)。
【００５１】
これに対して、本発明のアバランシェフォトダイオードの構造では、図１に示すように、カソード電極ＣからＮ型埋込拡散層６とアバランシェ接合を形成するＮ型埋込拡散層５を別々に形成することにより、カソード電極Ｃからの電位降下によって、低濃度のＰ型拡散層２のエッジ付近でポテンシャルが高くなるが、Ｎ型埋込拡散層６をＮ型埋込拡散層５よりも深い位置に形成することで、Ｎ型埋込拡散層６を電位の低いアノード拡散層(Ｐ型拡散層２)より遠ざけて電界強度を低くし、電界強度分布が均一になるようにしている。
【００５２】
なお、本発明のアバランシェフォトダイオードにおいて、ポテンシャルが高い個所は、同様に生じるが、そのポテンシャルが高い個所の位置を深くすることにより距離を離し、電界強度として高くならないようにしている。
【００５３】
本発明の第１実施形態では、Ｎ型埋込拡散層５をリン(３１Ｐ＋)の５４０ｋｅＶのイオン注入で形成し、Ｎ型埋込拡散層６はリン(３１Ｐ＋)を１.５ＭｅＶのイオン注入で形成しているが、Ｎ型埋込拡散層６を形成する際のイオン注入エネルギーがＮ型埋込拡散層５を形成する際のイオン注入エネルギーと近いと上記のポテンシャルが高い個所を深くして距離を離す効果が小さくなり、電界強度が強くなってしまう。
【００５４】
従って、リン(３１Ｐ＋)でＮ型埋込拡散層５を５４０ｋｅＶのイオン注入エネルギーで形成する場合、Ｎ型埋込拡散層６をリン(３１Ｐ＋)で形成する際のイオン注入エネルギーは、少なくとも１ＭｅＶ以上とすることが好ましい。
【００５５】
また、逆にＮ型埋込拡散層６を形成する際のイオン注入エネルギーが高すぎると、低濃度のＰ型拡散層２とＰ型半導体基板１との電気的な分離が不十分になるため、３ＭｅＶ以下とするのが好ましい。
【００５６】
上記の本発明の第１実施形態では、低濃度のＰ型拡散層２と高濃度のＮ型埋込拡散層５および高濃度のＮ型埋込拡散層６から成るアバランシェフォトダイオード構造について説明したが、当然極性は逆でも同様の結果が得られる。しかし、ボロン(１１Ｂ＋)とリン(３１Ｐ＋)では、イオン注入エネルギーによる入射深さが異なるため、イオン注入エネルギーやドーズ量の最適化が必要であることは言うまでもない。
【００５７】
〔第２実施形態〕
図４を用いて本発明の第２実施形態によるアバランシェフォトダイオードについて説明する。基本的な構成は第１実施形態と同じである。この第２実施形態のアバランシェフォトダイオードは、Ｎ型埋込拡散層２５を除いて第１実施形態のアバランシェフォトダイオードと同一の構成をしている。
【００５８】
この第２実施形態のアバランシェフォトダイオードは、アバランシェ接合を形成するＮ型埋込拡散層２５が、基板平面視において低濃度のＰ型拡散層２の底部よりも小さく形成されている。
【００５９】
第１実施形態のように、アバランシェ接合を形成するＮ型埋込拡散層５が低濃度のＰ型拡散層２より大きく形成されていても、Ｎ型拡散層３と実質的に接続されなければ、ポテンシャルがそのまま高くなることはないので、基本的に上記で述べてきた効果には変わりはない。しかしながら、低濃度のＰ型拡散層２と同じ大きさのＮ型埋込拡散層が接合してアバランシェ接合を形成している構成の場合、拡散エッジでは曲率が高くなる分だけ電界強度分布がエッジ部で高くなり、エッジブレイクダウンが発生することが懸念される。
【００６０】
従って、本発明の第３実施形態のアバランシェフォトダイオードのように、基板平面視においてＮ型埋込拡散層２５を低濃度のＰ型拡散層２の底部よりも小さく形成することにより、上記の懸念をも払拭することができ、より完全な構成のアバランシェフォトダイオードを得ることができる。
【００６１】
もちろん、この第２実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様、極性は逆でも同様の結果が得られることは言うまでもない。
【００６２】
〔第３実施形態〕
図５を用いて本発明の第３実施形態によるアバランシェフォトダイオードについて説明する。基本的な構成は、第１実施形態と同じである。第１実施形態のアバランシェフォトダイオードと異なっているのは、カソード拡散層となるＮ型拡散層３とＮ型埋込拡散層６の間にも高濃度のＮ型埋込拡散層３５が形成されていることである。このＮ型埋込拡散層３５は、第４の第２導電型半導体層の一例である。
【００６３】
第１実施形態の最後に述べたように、Ｎ型埋込拡散層６を形成する際のイオン注入エネルギーが高くて深く位置に形成されると、Ｎ型拡散層３とＮ型埋込拡散層６の接触濃度が低くなって、低濃度のＰ型拡散層２とＰ型半導体基板１の分離耐性が不十分になり、リークが生じる他、カソード抵抗も高くなるため、より効率的にカソード電極Ｃに印加した電圧がアバランシェ接合へ印加できないという問題が生じる。
【００６４】
アバランシェフォトダイオードは、耐圧以上に印加して動作させるデバイスであるため、少なくとも１０〜２０Ｖ程度の高電圧を印加させる必要があり、これらの電圧はＩＣの内部回路で通常発生させているため、印加した電圧をより効率的にアバランシェ接合へ印加することは、より高性能なアバランシェフォトダイオード特性を引き出すことに繋がる。一般的にアバランシェフォトダイオードの重要な特性の一つであるフォトン検出効率を示すＰＤＥ(Photon Detection Efficiency)は、耐圧より電圧を多く印加するほど高くなるため、より高感度なデバイスを提供できることに繋がる。
【００６５】
そこで、本発明の第３実施形態によるアバランシェフォトダイオードの構成では、Ｎ型埋込拡散層３５をＮ型拡散層３とＮ型埋込拡散層６の間に形成することで、コストや手番を増やすことなく上記の課題を解決することができる。
【００６６】
もちろん、この第３実施形態のアバランシェフォトダイオードは、第１実施形態と同様、極性は逆でも同様の結果が得られることは言うまでもない。
【００６７】
〔第４実施形態〕
図６を用いて本発明の第４実施形態によるアバランシェフォトダイオードについて説明する。基本的には、本発明の第２実施形態と第３実施形態の組合せとなる。
【００６８】
アバランシェ接合を形成するＮ型埋込拡散層２５を、基板平面視において低濃度のＰ型拡散層２の底部よりも小さく形成することによって、拡散エッジで曲率が高くなり、電界強度分布がエッジ部で高くなるので、エッジブレイクダウンが発生するのを防止できる。
【００６９】
もちろん、この第４実施形態のアバランシェフォトダイオードは、既に述べた第１〜第３実施形態と同様、極性は逆でも同様の結果が得られることは言うまでもない。
【００７０】
〔第５実施形態〕
図７を用いて本発明の第５実施形態によるアバランシェフォトダイオードについて説明する。図７は本発明の第５実施形態によるアバランシェフォトダイオードの断面図を示しており、この第５実施形態のアバランシェフォトダイオードは、カソード拡散層となるＮ型拡散層３とＮ型埋込拡散層６の間に形成されたＮ型埋込拡散層５５を除いて第４実施形態のアバランシェフォトダイオードと同一の構成をしている。
【００７１】
基本的には、本発明の第４実施形態に加えてＳＴＩ(Shallow Trench Isolation)部の欠陥による影響を低減できる構造である。一般的に微細プロセスでは微細な拡散分離としてＳＴＩを採用する。しかし、ＳＴＩは、Ｓｉをエッチングして酸化膜で埋め込みを行なうため、どうしても欠陥を内蔵する。
【００７２】
この第５実施形態のアバランシェフォトダイオードは、カソード拡散層となるＮ型拡散層３とＮ型埋込拡散層６との間の高濃度のＮ型埋込拡散層５５を、選択酸化膜ＳＴＩ１１よりも低濃度のＰ型拡散層２(第１導電型半導体層)側すなわち受光領域側に向かって延在するように形成している。このＮ型埋込拡散層５５は、第４の第２導電型半導体層の一例である。
【００７３】
このように、Ｎ型埋込拡散層５５のはい上がりでＰＮ接合を選択酸化膜ＳＴＩ１１に形成しないことにより、選択酸化膜ＳＴＩ１１による欠陥の影響を受けない構造とするアバランシェフォトダイオード構造を得ることができる。
【００７４】
一般的に、イオン注入で拡散層を形成すると、注入エネルギー応じた深さにピークをもつ濃度プロファイルとなり、熱処理により上記ピーク位置を中心に浅い側、深い側へ拡散して広がっていき、浅い側へ広がることを「はい上がり」という。ここで、選択酸化膜ＳＴＩに対して外側にＮ型埋込拡散層がある場合、はい上がりがあっても上側にはＳＴＩで止まり、ＳＴＩをＰ型拡散層とＮ型拡散層が跨ぐ(ＰＮ接合で形成される)形となる。本来、ＰＮ接合が欠陥を含むＳＴＩを跨ぐこと(横切ること)は、リーク発生の要因となり好ましいことではない。そこで、上記第５実施形態のようにＳＴＩより内側までＮ型拡散層を形成することにより、Ｎ型拡散層の「はい上がり」部分でＳＴＩを覆う形となってＳＴＩがＮ型拡散層中に存在することになるため、リーク発生を防ぎ、ひいてはノイズ特性の悪化を防止することができる。
【００７５】
もちろん、この第５実施形態のアバランシェフォトダイオードは、既に述べた第１〜第４実施形態と同様、極性は逆でも同様の結果が得られることは言うまでもない。
【００７６】
以上のように、本発明のアバランシェフォトダイオードでは、エッジブレイクダウン、高濃度のアバランシェ接合によるトンネルモード(tunneling mode)を回避しながら均一な電界強度分布を得ることができる。また、同時にＮ型埋込拡散層をカソードＮウェル拡散層の下にも形成することにより、カソード抵抗の増大をコストアップや手番を増加することなく、回避することができ、カソード電極Ｃに印加した電圧をアバランシェ接合へロスを少なくして印加することができるため、よりアバランシェ検出確率を増加させた高性能なアバランシェフォトダイオードを得ることができる。
【００７７】
なお、上記第１〜第５実施形態において、第１導電型をＰ型、第２導電型をＮ型としたのは代表的な例であり、導電型が逆の場合でもデバイスを構成できる。
【００７８】
また、上記第１〜第５実施形態では、第１導電型の半導体基板としてシリコン半導体基板１を用いたアバランシェフォトダイオードについて説明したが、第１導電型の半導体基板はこれに限らず、ＩｎＰなどの他の材料からなる基板を用いてもよい。
【００７９】
本発明の具体的な実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内で種々変更して実施することができる。例えば、上記第１〜第５実施形態で記載した内容を適宜組み合わせたものを、本発明の一実施形態としてもよい。
【００８０】
本発明および実施形態をまとめると、次のようになる。
【００８１】
本発明のアバランシェフォトダイオードは、
第１導電型の半導体基板１内に形成された第１導電型半導体層２と、
上記半導体基板１の基板平面視において上記第１導電型半導体層２を間隔をあけて囲むように、上記半導体基板１内に形成された第１の第２導電型半導体層３と、
上記半導体基板１内の上記第１導電型半導体層２よりも深い位置に、上記第１導電型半導体層２の底部の少なくとも一部に接するように形成された第２の第２導電型半導体層５,２５と、
上記半導体基板１内の上記第２の第２導電型半導体層５,２５よりも深い位置に、上記第２の第２導電型半導体層５,２５の底部に接するように形成された第３の第２導電型半導体層６と
を有し、
上記第１導電型半導体層２と上記第２の第２導電型半導体層５,２５とでアバランシェ接合を形成し、
上記半導体基板１と上記第１導電型半導体層２とが電気的に分離されるように、上記第１の第２導電型半導体層３と上記第３の第２導電型半導体層６とが接続されていることを特徴とする。
【００８２】
上記構成によれば、例えば第１導電型をＰ型、第２導電型をＮ型とした場合、カソード側の第３の第２導電型半導体層６と、アバランシェ接合を形成する第２の第２導電型半導体層５,２５とを別々に形成することにより、カソード側からの電位降下によって、アノード側の第１導電型半導体層２のエッジ付近でポテンシャルが高くなっても、第３の第２導電型半導体層６を第２の第２導電型半導体層５,２５よりも深い位置に形成することで、第３の第２導電型半導体層６を第１導電型半導体層２より遠ざけて電界強度を低くし、電界強度分布が均一になる。
【００８３】
また、半導体基板１と第１導電型半導体層２とが電気的に分離されるように、第１の第２導電型半導体層３と第３の第２導電型半導体層６とを接続していることによって、第１導電型半導体層２と第１の第２導電型半導体層３との間に仮想ガードリング(Virtual Guard ring)が形成され、エッジブレイクダウンを防止することができる。
【００８４】
また、上記第２の第２導電型半導体層５,２５とでアバランシェ接合を形成する第１導電型半導体層２を低濃度とすることによって、トンネルモード(tunneling mode)のノイズを回避できる。
【００８５】
したがって、エッジブレイクダウンやトンネルモード(tunneling mode)のノイズを回避しながら、均一な電界強度分布を得ることでアバランシェ接合の全領域において均一に動作させることができる。
【００８６】
また、一実施形態のアバランシェフォトダイオードでは、
上記第２の第２導電型半導体層２５は、上記半導体基板１の基板平面視において大きさが上記第１導電型半導体層２の底部よりも小さい。
【００８７】
上記実施形態によれば、半導体基板１の基板平面視において、第２の第２導電型半導体層２５の大きさを第１導電型半導体層２の底部よりも小さくしたことによって、電界強度分布がエッジ部で高くならないので、エッジブレイクダウンをより確実に回避できる。
【００８８】
また、一実施形態のアバランシェフォトダイオードでは、
上記第１の第２導電型半導体層３と上記第３の第２導電型半導体層６との間に、上記第１の第２導電型半導体層３の底部の少なくとも一部に接するように形成された第４の第２導電型半導体層３５,５５を有し、
上記第４の第２導電型半導体層３５,５５によって、上記第１の第２導電型半導体層３と上記第３の第２導電型半導体層６とを電気的に接続している。
【００８９】
上記実施形態によれば、第１の第２導電型半導体層３と第３の第２導電型半導体層６との間に、第１の第２導電型半導体層３の底部の少なくとも一部に接するように形成され、第１の第２導電型半導体層３と第３の第２導電型半導体層６とを電気的に接続する第４の第２導電型半導体層３５,５５によって、第１の第２導電型半導体層３と第３の第２導電型半導体層６間の抵抗を低減して、アバランシェ接合へ均一な電位を与えることができる。
【００９０】
また、一実施形態のアバランシェフォトダイオードでは、
上記第１導電型半導体層２と上記第１の第２導電型半導体層３を分離するように形成された酸化膜１１を有し、
上記第４の第２導電型半導体層５５は、上記酸化膜１１よりも上記第１導電型半導体層２側に向かって延在している。
【００９１】
上記実施形態によれば、第１導電型半導体層２と第１の第２導電型半導体層３を分離するように形成された酸化膜１１よりも、第４の第２導電型半導体層５５が第１導電型半導体層２側に向かって延在していることによって、第４の第２導電型半導体層５５のはい上がりよりＰＮ接合が酸化膜１１に形成されることがなく、酸化膜１１に起因する欠陥の影響を受けない構造を実現できる。
【符号の説明】
【００９２】
１…シリコン半導体基板(第１導電型の半導体基板)
２…低濃度のＰ型拡散層(第１導電型半導体層)
３…低濃度のＮ型拡散層(第１の第２導電型半導体層)
４…低濃度のＰ型拡散層
５,２５…Ｎ型埋込拡散層(第２の第２導電型半導体層)
６…Ｎ型埋込拡散層(第３の第２導電型半導体層)
７…高濃度のＰ型拡散層
８…高濃度のＮ型拡散層
９…ゲートポリシリコン
１０…仮想ガードリング
１１…選択酸化膜ＳＴＩ(酸化膜)
１２…ゲート酸化膜
１３…シリコン酸化膜
Ａ…アノード電極
Ｃ…カソード電極
Ｓ…基板電極
３５,５５…Ｎ型埋込拡散層(第４の第２導電型半導体層)
【図１】
2019207898.tif 000003
【図２Ａ】
2019207898.tif 000004
【図２Ｂ】
2019207898.tif 000005
【図２Ｃ】
2019207898.tif 000006
【図３Ａ】
2019207898.tif 000007
【図３Ｂ】
2019207898.tif 000008
【図３Ｃ】
2019207898.tif 000009
【図４】
2019207898.tif 000010
【図５】
2019207898.tif 000011
【図６】
2019207898.tif 000012
【図７】
2019207898.tif 000013
【図８】
2019207898.tif 000014
【図９】
2019207898.tif 000015
【図１０】
2019207898.tif 000016
【図１１】
2019207898.tif 000017