(57)【要約】【課題】位置ずれの誤差を抑制でき、かつ位置ずれの検出にかかる時間を抑制できる半導体装置の製造方法、位置ずれ検出方法および半導体装置を提供する。【解決手段】位置ずれ検出部ＴＥ１、ＴＥ２は、それぞれ導電層ＣＬ１、ＣＬ２と、配線層ＩＮ１Ａ１、ＩＮ１Ａ２とを有する。導電層ＣＬ１、ＣＬ２の各々は、第１部分ＦＰと、その第１部分ＦＰの第１端部Ｅ１および第２端部Ｅ２の間に接続されて第１部分ＦＰから突出する第２部分ＳＰとを有している。１対の導電層ＣＬ１、ＣＬ２の第２部分ＳＰのそれぞれには、第３端部Ｅ３と第４端部Ｅ４とを有する配線層ＩＮ１Ａ１、ＩＮ１Ａ２が接続されている。位置ずれ検出部ＴＥ１、ＴＥ２の少なくとも一方にて、第１端部Ｅ１と第３端部Ｅ３との間に電流が流され、第２端部Ｅ２と第４端部Ｅ４との間の電圧値が測定され、その電流値と電圧値とから得られる電気抵抗値に基づいて位置ずれが検出される。【選択図】図１３
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【特許請求の範囲】
【請求項１】
第１端部および第２端部を有する第１部分と、平面視において、前記第１端部および前記第２端部の間において前記第１部分に接続され、かつ前記第１部分から突出している第２部分とを、それぞれが有する一対の第１導電部を形成する工程と、
前記一対の第１導電部を覆うように、前記一対の第１導電部の少なくとも一方の前記第２部分に達する少なくとも１つの第１コンタクトホールを有する絶縁層を形成する工程と、
前記少なくとも１つの第１コンタクトホール内に少なくとも１つの第１コンタクト導電層を形成する工程と、
第３端部および第４端部を有し、前記第３端部および前記第４端部の間において前記少なくとも１つの第１コンタクト導電層に接続された第１配線層を前記絶縁層上に形成する工程と、を備えた、半導体装置の製造方法。
【請求項２】
前記一対の第１導電部を形成する工程では、それぞれが前記第１部分および前記第２部分を有する第１導電パターンおよび第２導電パターンを互いに別体となるように形成し、
前記絶縁層を形成する工程では、前記第１導電パターンの前記第２部分に達する第１貫通孔と、前記第２導電パターンの前記第２部分に達する第２貫通孔とを前記少なくとも１つの第１コンタクトホールとして有する前記絶縁層を形成し、
前記少なくとも１つの第１コンタクト導電層を形成する工程では、前記第１貫通孔内の第１導電層と、前記第２貫通孔内の第２導電層とを前記少なくとも１つの第１コンタクト導電層として形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１配線層を形成する工程では、
それぞれが前記第３端部および前記第４端部を有する第１配線パターンおよび第２配線パターンを互いに別体となるように形成し、
ここで、
前記第１配線パターンは、前記第１配線パターンの前記第３端部および前記第４端部の間において前記第１導電層に接続されるように形成され、かつ
前記第２配線パターンは、前記第２配線パターンの前記第３端部および前記第４端部の間において前記第２導電層に接続されるように形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１配線層を形成する工程では、それぞれが前記第３端部および前記第４端部を有する第１配線パターンおよび第２配線パターンを互いに一体となるように形成し、
ここで、
前記第１配線パターンは、前記第１配線パターンの前記第３端部および前記第４端部の間において前記第１導電層に接続されるように形成され、かつ
前記第２配線パターンは、前記第２配線パターンの前記第３端部および前記第４端部の間において前記第２導電層に接続されるように形成される、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記一対の第１導電部を形成する工程では、それぞれが前記第１部分および前記第２部分を有する第１導電パターンおよび第２導電パターンを、前記第１導電パターンの前記第２部分と前記第２導電パターンの前記第２部分とで、前記第１導電パターンおよび前記第２導電パターンが一体となるように形成し、
前記絶縁層を形成する工程では、一体とされた前記第１導電パターンの前記第２部分と前記第２導電パターンの前記第２部分とに達する１つの貫通孔を前記少なくとも１つの第１コンタクトホールとして有する前記絶縁層を形成し、
前記少なくとも１つの第１コンタクト導電層を形成する工程では、前記貫通孔内の導電層を前記少なくとも１つの第１コンタクト導電層として形成する、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記一対の第１導電部を形成する工程では、それぞれが前記第１部分および前記第２部分を有する第１導電パターンおよび第２導電パターンを形成し、
前記第１導電パターンの前記第２部分が前記第１導電パターンの前記第１部分から突出する第１方向と、前記第２導電パターンの前記第２部分が前記第２導電パターンの前記第１部分から突出する第２方向とは、互いに反対方向である、請求項１に記載の半導体装置の製造方法。
【請求項７】
第５端部および第６端部を有する第３部分と、平面視において、前記第５端部および前記第６端部の間において前記第３部分に接続され、かつ前記第３部分から前記第１方向に垂直な方向に向かって突出している第４部分とを、それぞれが有する一対の第２導電部を形成する工程を備え、
前記絶縁層を形成する工程では、前記一対の第２導電部を覆うように、前記一対の第２導電部の少なくとも一方の前記第４部分に達する少なくとも１つの第２コンタクトホールを有するように前記絶縁層を形成し、
前記少なくとも１つの第２コンタクトホール内に少なくとも１つの第２コンタクト導電層を形成する工程と、
第７端部および第８端部を有し、前記第７端部および前記第８端部の間において前記少なくとも１つの第２コンタクト導電層に接続された第２配線層を前記絶縁層上に形成する工程と、をさらに備えた、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記一対の第１導電部を形成する工程では、それぞれが前記第１部分および前記第２部分を有する第１導電パターンおよび第２導電パターンを形成し、
前記第１導電パターンの前記第２部分が前記第１導電パターンの前記第１部分から突出する方向と、前記第２導電パターンの前記第２部分が前記第２導電パターンの前記第１部分から突出する方向とは、互いに垂直方向に沿っている、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記一対の第１導電部のうち一方の前記第２部分および前記少なくとも１つの第１コンタクト導電層を介して、前記一対の第１導電部の前記一方の前記第１端部および前記第３端部の間に、第１電流値の電流を流した状態において、前記一対の第１導電部の前記一方の前記第２端部および前記第４端部の間の電圧値を測定する工程と、
前記第１電流値と前記電圧値とから得られる電気抵抗値に基づいて、前記一対の第１導電部のうち前記一方に対する前記少なくとも１つの第１コンタクト導電層の位置ずれを検出する工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項１０】
第１端部および第２端部を有する第１導電部を形成する工程と、
前記第１導電部を覆うように、前記第１導電部の前記第１端部および前記第２端部の間の部分に達する少なくとも１つの第１コンタクトホールを有する絶縁層を形成する工程と、
前記少なくとも１つの第１コンタクトホール内に少なくとも１つの第１コンタクト導電層を形成する工程と、
第３端部および第４端部を有する第１部分と、平面視において、前記第３端部および前記第４端部の間において前記少なくとも１つの第１コンタクト導電層に接続され、かつ前記第１部分から突出している第２部分とをそれぞれが有する一対の第１配線層を前記絶縁層上に形成する工程と、
を備え、
前記一対の第１配線層の少なくとも一方の前記第２部分が前記少なくとも１つの第１コンタクト導電層に接続されている、半導体装置の製造方法。
【請求項１１】
前記絶縁層を形成する工程では、前記第１導電部に達する第１貫通孔と第２貫通孔とを前記少なくとも１つの第１コンタクトホールとして有する前記絶縁層を形成し、
前記少なくとも１つの第１コンタクト導電層を形成する工程では、前記第１貫通孔内の第１導電層と、前記第２貫通孔内の第２導電層とを前記少なくとも１つの第１コンタクト導電層として形成し、
前記一対の第１配線層を形成する工程では、それぞれが前記第１部分および前記第２部分を有する第１配線パターンおよび第２配線パターンを互いに別体となるように形成し、
ここで、
前記第１配線パターンは、前記第１配線パターンの前記第２部分において前記第１導電層に接続されるように形成され、かつ
前記第２配線パターンは、前記第２配線パターンの前記第２部分において前記第２導電層に接続されるように形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記一対の第１配線層を形成する工程では、それぞれが前記第１部分および前記第２部分を有する第１配線パターンおよび第２配線パターンを形成し、
前記第１配線パターンの前記第２部分が前記第１配線パターンの前記第１部分から突出する方向と、前記第２配線パターンの前記第２部分が前記第２配線パターンの前記第１部分から突出する方向とは、互いに反対方向である、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記一対の第１配線層を形成する工程では、それぞれが前記第１部分および前記第２部分を有する第１配線パターンおよび第２配線パターンを形成し、
前記第１配線パターンの前記第２部分が前記第１配線パターンの前記第１部分から突出する方向と、前記第２配線パターンの前記第２部分が前記第２配線パターンの前記第１部分から突出する方向とは、互いに垂直方向に沿っている、請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記一対の第１配線層の一方の前記第２部分および前記少なくとも１つの第１コンタクト導電層を介して、前記一対の第１配線層のうち前記一方の前記第１端部および前記第３端部の間に、第１電流値の電流を流した状態において、前記一対の第１配線層のうち前記一方の前記第４端部および前記第２端部の間の電圧値を測定する工程と、
前記第１電流値と前記電圧値とから得られる電気抵抗値に基づいて、前記一対の第１配線層のうち前記一方に対する前記少なくとも１つの第１コンタクト導電層の位置ずれを検出する工程をさらに備えた、請求項１０に記載の半導体装置の製造方法。
【請求項１５】
半導体装置におけるコンタクトプラグの位置ずれを検出するための位置ずれ検出方法であって、
第１端部および第２端部を有する第１部分と、平面視において、前記第１端部および前記第２端部の間において前記第１部分に接続され、かつ前記第１部分から突出している第２部分とを、それぞれが有する一対の第１導電部と、前記一対の第１導電部の少なくとも一方の前記第２部分に接続された少なくとも１つの第１コンタクト導電層と、第３端部および第４端部を有し、前記第３端部および前記第４端部の間において前記少なくとも１つの第１コンタクト導電層に接続された第１配線層と、を有する半導体ウェハを準備する工程と、
前記一対の第１導電部のうち一方の前記第１端部および前記第３端部の間に第１電流値の電流を流した状態において、前記一対の第１導電部のうち前記一方の前記第２端部および前記第４端部の間の第１電圧値を測定する工程と、
前記第１電流値と前記第１電圧値とから得られる電気抵抗値に基づいて、前記一対の第１導電部のうち前記一方に対する前記少なくとも１つの第１コンタクト導電層の位置ずれを検出する工程とを備えた、位置ずれ検出方法。
【請求項１６】
前記第１電圧値を測定する工程では、前記一対の第１導電部のうち他方の前記第１端部および前記第３端部の間に第２電流値の電流を流した状態において、前記一対の第１導電部の前記他方の前記第２端部および前記第４端部の間の第２電圧値をさらに測定し、
前記位置ずれを検出する工程では、前記第２電流値と前記第２電圧値とから得られる電気抵抗値に基づいて、前記一対の第１導電部のうち前記他方に対する前記少なくとも１つの第１コンタクト導電層の位置ずれをさらに検出する、請求項１５に記載の位置ずれ検出方法。
【請求項１７】
前記半導体装置を準備する工程では、第５端部および第６端部を有する第３部分と、平面視において前記第５端部および前記第６端部の間において前記第３部分に接続され、かつ前記一対の第１導電部のうち前記一方の前記第１部分から前記第２部分が突出する方向に垂直な方向に向かって前記第３部分から突出している第４部分とを、それぞれが有する一対の第２導電部と、前記一対の第２導電部の少なくとも一方の前記第４部分に接続された少なくとも１つの第２コンタクト導電層と、第７端部および第８端部を有し、前記第７端部および前記第８端部の間において前記少なくとも１つの第２コンタクト導電層に接続された第２配線層と、をさらに有するように前記半導体ウェハを準備し、
前記第１電圧値を測定する工程では、前記一対の第２導電部のうち一方の前記第５端部および前記第７端部の間に第２電流値の電流を流した状態において、前記一対の第２導電部のうち前記一方の前記第６端部および前記第８端部の間の第２電圧値をさらに測定し、
前記位置ずれを検出する工程では、前記第２電流値と前記第２電圧値とから得られる電気抵抗値により前記一対の第２導電部のうち前記一方に対する前記少なくとも１つの第２コンタクト導電層の位置ずれをさらに検出する、請求項１５に記載の位置ずれ検出方法。
【請求項１８】
前記第１電圧値を測定する工程では、前記一対の第２導電部のうち他方の前記第５端部および前記第７端部の間に第３電流値の電流を流した状態において、前記一対の第２導電部のうち前記他方の前記第６端部および前記第８端部の間の第３電圧値をさらに測定し、
前記位置ずれを検出する工程では、前記第３電流値と前記第３電圧値とから得られる電気抵抗値により前記一対の第２導電部のうち前記他方に対する前記少なくとも１つの第２コンタクト導電層の位置ずれをさらに検出する、請求項１７に記載の位置ずれ検出方法。
【請求項１９】
第１端部および第２端部を有する第１部分と、平面視において、前記第１端部および前記第２端部の間において前記第１部分に接続され、かつ前記第１部分から突出している第２部分とを、それぞれが有する一対の第１導電部と、
前記一対の第１導電部の少なくとも一方の前記第２部分に接続された少なくとも１つの第１コンタクト導電層と、
第３端部および第４端部を有し、前記第３端部および前記第４端部の間において前記少なくとも１つの第１コンタクト導電層に接続された第１配線層と、を備えた、半導体装置。
【請求項２０】
第５端部および第６端部を有する第３部分と、平面視において前記第５端部および前記第６端部の間において前記第３部分に接続され、かつ前記一対の第１導電部のうち前記一方の前記第１部分から前記第２部分が突出する方向に垂直な方向に向かって前記第３部分から突出している第４部分とを、それぞれが有する一対の第２導電部と、
前記一対の第２導電部の少なくとも一方の前記第４部分に接続された少なくとも１つの第２コンタクト導電層と、
第７端部および第８端部を有し、前記第７端部および前記第８端部の間において前記少なくとも１つの第２コンタクト導電層に接続された第２配線層と、をさらに備えた、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、位置ずれ検出方法および半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置においては、積層された複数の層状のパターンが精度よく位置決めされていることが重要である。上下のパターンの重ね合せの位置ずれを検出する方法は、たとえば特開２００６−１４７８９８号公報（特許文献１）に開示されている。
【０００３】
この公報には、デバイスの下層パターンと上層パターンとの重ね合せずれ状態を電気抵抗により求める方法が記載されている。具体的には、下層のビアパターンと上層の配線パターンとのオーバーラップ面積の変化が抵抗値として測定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４７８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら上記公報に記載の方法では、測定された抵抗値には配線の抵抗成分が含まれる。このため配線の抵抗成分にばらつきが生じた場合、重ね合せずれ量にも誤差が生じる。
【０００６】
また上記公報に記載の方法では、重ね合せずれ量を求めるために、複数のパターンを測定する必要がある。このため、位置ずれの検出に時間がかかる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態の半導体装置の製造方法は、以下の工程を備える。
第１端部および第２端部を有する第１部分と、平面視において、第１端部および第２端部の間において第１部分に接続され、かつ第１部分から突出している第２部分とを、それぞれが有する一対の第１導電部が形成される。一対の第１導電部を覆うように、一対の第１導電部の少なくとも一方の第２部分に達する少なくとも１つの第１コンタクトホールを有する絶縁層が形成される。少なくとも１つの第１コンタクトホール内に少なくとも１つの第１コンタクト導電層が形成される。第３端部および第４端部を有し、第３端部および第４端部の間において少なくとも１つの第１コンタクト導電層に接続された第１配線層が絶縁層上に形成される。
【０００９】
他の実施の形態の半導体装置の製造方法は、以下の工程を備える。
第１端部および第２端部を有する第１導電部が形成される。第１導電部を覆うように、第１導電部の第１端部および第２端部の間の部分に達する少なくとも１つの第１コンタクトホールを有する絶縁層が形成される。少なくとも１つの第１コンタクトホール内に少なくとも１つの第１コンタクト導電層が形成される。第３端部および第４端部を有する第１部分と、平面視において、第３端部および第４端部の間において第１コンタクト導電層に接続され、かつ第１部分から突出している第２部分とをそれぞれが有する一対の第１配線層が絶縁層上に形成される。一対の第１配線層の少なくとも一方の第２部分が少なくとも１つの第１コンタクト導電層に接続されている。
【００１０】
一実施の形態の位置ずれ検出方法は、半導体装置におけるコンタクトプラグの位置ずれを検出するための位置ずれ検出方法であって、以下の工程を備える。
【００１１】
一対の第１導電部と、少なくとも１つの第１コンタクト導電層と、第１配線層と、を有する半導体ウェハが準備される。一対の第１導電部のそれぞれは、第１端部および第２端部を有する第１部分と、平面視において、第１端部および第２端部の間において第１部分に接続され、かつ第１部分から突出している第２部分と有するように形成される。少なくとも１つの第１コンタクト導電層は、一対の第１導電部の少なくとも一方の第２部分に接続されるように形成される。第１配線層は、第３端部および第４端部を有し、第３端部および第４端部の間において少なくとも１つの第１コンタクト導電層に接続されるように形成される。一対の第１導電部のうち一方の第１端部および第３端部の間に第１電流値の電流を流した状態において、一対の第１導電部のうち一方の第２端部および第４端部の間の第１電圧値が測定される。第１電流値と第１電圧値とから得られる電気抵抗値に基づいて、一対の第１導電部のうち一方に対する少なくとも１つの第１コンタクト導電層の位置ずれが検出される。
【００１２】
一実施の形態の半導体装置は、一対の第１導電部と、少なくとも１つの第１コンタクト導電層と、第１配線層とを備えている。一対の第１導電部のそれぞれは、第１端部および第２端部を有する第１部分と、平面視において、第１端部および第２端部の間において第１部分に接続され、かつ第１部分から突出している第２部分とを有している。少なくとも１つの第１コンタクト導電層は、一対の第１導電部の少なくとも一方の第２部分に接続されている。第１配線層は、第３端部および第４端部を有し、第３端部および第４端部の間において少なくとも１つの第１コンタクト導電層に接続されている。
【発明の効果】
【００１３】
前記実施の形態によれば、位置ずれの誤差を抑制でき、かつ位置ずれの検出にかかる時間を抑制できる半導体装置の製造方法、位置ずれ検出方法および半導体装置を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本開示の半導体装置における位置ずれ検出部の構成を示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】本開示の半導体装置の製造方法の第１工程を示す、図２に対応した断面図（Ａ）と図３に対応した断面図（Ｂ）である。
【図５】本開示の半導体装置の製造方法の第２工程を示す、図２に対応した断面図（Ａ）と図３に対応した断面図（Ｂ）である。
【図６】本開示の半導体装置の製造方法の第３工程を示す、図２に対応した断面図（Ａ）と図３に対応した断面図（Ｂ）である。
【図７】本開示の位置ずれ検出方法を説明するための半導体装置の模式図である。
【図８】図７の回路図である。
【図９】位置ずれ量ＣＴshiftと電気抵抗値との関係を示す図である。
【図１０】実施の形態１における半導体装置の構成を示す平面図である。
【図１１】図１０の領域ＲＡを拡大して示す拡大平面図である。
【図１２】実施の形態１における半導体装置の第１の例の構成を示す平面図である。
【図１３】図１２の位置ずれ検出部の構成を拡大して示す拡大平面図である。
【図１４】実施の形態１における半導体装置の第２の例の構成を示す平面図である。
【図１５】実施の形態１における半導体装置の第３の例の構成を示す平面図である。
【図１６】図１５に示す構成において位置ずれ検出部とともにパッド電極を示す平面図である。
【図１７】図１５の回路図である。
【図１８】位置ずれ量ＣＴshiftと電気抵抗値との関係を示す図である。
【図１９】実施の形態１における半導体装置の第４の例の構成を示す平面図である。
【図２０】図１９のＸＸ−ＸＸ線に沿う概略断面図である。
【図２１】実施の形態１における半導体装置の第５の例の構成を示す平面図である。
【図２２】実施の形態２における半導体装置の構成を示す平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う概略断面図である。
【図２４】図２２のＸＸＩＶ−ＸＸＩＶ線に沿う概略断面図である。
【図２５】図２２の回路図である。
【図２６】位置ずれ量ＣＴshiftと電気抵抗値との関係を示す図である。
【図２７】実施の形態３における半導体装置の構成を示す平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う概略断面図である。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線に沿う概略断面図である。
【図３０】実施の形態３における半導体装置の製造方法の第１工程を示す、図２８に対応した断面図（Ａ）と図２９に対応した断面図（Ｂ）である。
【図３１】実施の形態３における半導体装置の製造方法の第２工程を示す、図２８に対応した断面図（Ａ）と図２９に対応した断面図（Ｂ）である。
【発明を実施するための形態】
【００１５】
以下、実施の形態について図に基づいて説明する。
（本開示の半導体装置）
まず本開示の半導体装置における位置ずれ検出部ＴＥの平面構成について説明する。
【００１６】
図１に示されるように、本開示の半導体装置は、位置ずれ検出部ＴＥを有している。位置ずれ検出部ＴＥは、導電層ＣＬと、コンタクトプラグ導電層ＣＣＬ１〜ＣＣＬ３と、配線層ＩＮ１Ａとを主に有している。
【００１７】
導電層ＣＬは、たとえば不純物がドープされた多結晶シリコン（以下、「ドープドポリシリコン」と称する）よりなっている。導電層ＣＬは、平面視においてＴ字形状を有している。導電層ＣＬは、第１部分ＦＰと、第２部分ＳＰとを有している。第１部分ＦＰは、平面視において直線状に延び、かつ第１端部Ｅ１および第２端部Ｅ２を有している。第２部分ＳＰは、平面視において第１端部Ｅ１および第２端部Ｅ２の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。第２部分ＳＰは、平面視において第１部分ＦＰに対してたとえば垂直方向に突き出している。
【００１８】
ただし第２部分ＳＰが第１部分ＦＰに対して突き出す方向は垂直方向に限定されない。第２部分ＳＰは、平面視において第１部分ＦＰに対して交差する方向に突き出していればよい。
【００１９】
導電層ＣＬの大きさは、特に限定されず、平面視において、後述のコンタクトプラグ導電層ＣＣＬ１〜ＣＣＬ３と導電層ＣＬとが互いに重なっていればよい。たとえば、導電層ＣＬの幅は、２００〜５００ｎｍである。
【００２０】
導電層ＣＬの第１端部Ｅ１には、コンタクトプラグ導電層ＣＣＬ２を介在して配線層ＩＮ１Ｂが電気的に接続されている。この配線層ＩＮ１Ｂには、ビアプラグ導電層ＶＣＬ１を介在してパッド電極ＰＤ１が電気的に接続されている。導電層ＣＬの第２端部Ｅ２には、コンタクトプラグ導電層ＣＣＬ３を介在して配線層ＩＮ１Ｃが電気的に接続されている。この配線層ＩＮ１Ｃには、ビアプラグ導電層ＶＣＬ２を介在してパッド電極ＰＤ２が電気的に接続されている。
【００２１】
配線層ＩＮ１Ａは、導電層ＣＬの上方に配置されている。配線層ＩＮ１Ａは、たとえば金属よりなっている。配線層ＩＮ１Ａは、たとえば直線状に延び、かつ第３端部Ｅ３および第４端部Ｅ４を有している。配線層ＩＮ１Ａは、平面視において、たとえば第２部分ＳＰが第１部分ＦＰから突き出す方向（第１部分ＦＰの延在方向に垂直な方向）に沿って延在している。配線層ＩＮ１Ａは、第３端部Ｅ３および第４端部Ｅ４の間において、コンタクトプラグ導電層ＣＣＬ１を介在して、導電層ＣＬの第２部分ＳＰに電気的に接続されている。
【００２２】
コンタクトプラグ導電層ＣＣＬ１〜ＣＣＬ３の大きさは、特に限定されず、平面視において、後述のコンタクトプラグ導電層ＣＣＬ１〜ＣＣＬ３と導電層ＣＬとが互いに重なっていればよい。たとえば、コンタクトプラグ導電層ＣＣＬ１〜ＣＣＬ３の幅（径）は、９０〜１５０ｎｍである。
【００２３】
配線層ＩＮ１Ａ〜ＩＮ１Ｃの大きさは、特に限定されず、平面視において、後述のコンタクトプラグ導電層ＣＣＬ１〜ＣＣＬ３と配線層ＩＮ１Ａ〜ＩＮ１Ｃとが互いに重なっていればよい。たとえば、配線層ＩＮ１Ａ〜ＩＮ１Ｃの幅は、２００〜１０００ｎｍである。
【００２４】
配線層ＩＮ１Ａの第３端部Ｅ３には、ビアプラグ導電層ＶＣＬ３を介在してパッド電極ＰＤ３が電気的に接続されている。配線層ＩＮ１Ａの第４端部Ｅ４には、ビアプラグ導電層ＶＣＬ４を介在してパッド電極ＰＤ４が電気的に接続されている。
【００２５】
次に本開示の半導体装置における位置ずれ検出部ＴＥの断面構成について説明する。
図２および図３に示されるように、半導体基板ＳＢの主表面ＭＳ上に絶縁層ＦＬが配置されている。この絶縁層ＦＬ上に導電層ＣＬが配置されている。この導電層ＣＬを覆うように絶縁層ＦＬ上に層間絶縁層ＩＬ１が配置されている。
【００２６】
層間絶縁層ＩＬ１には、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３が配置されている。コンタクトホールＣＨ１は、図２に示されるように、層間絶縁層ＩＬ１の上面から導電層ＣＬの第２部分ＳＰに達している。コンタクトホールＣＨ１の内部には、コンタクトプラグ導電層ＣＣＬ１が配置されている。
【００２７】
コンタクトホールＣＨ２は、図３に示されるように、層間絶縁層ＩＬ１の上面から第１部分ＦＰの第１端部Ｅ１に達している。コンタクトホールＣＨ２の内部には、コンタクトプラグ導電層ＣＣＬ２が配置されている。
【００２８】
コンタクトホールＣＨ３は、図３に示されるように、層間絶縁層ＩＬ１の上面から第１部分ＦＰの第２端部Ｅ２に達している。コンタクトホールＣＨ３の内部には、コンタクトプラグ導電層ＣＣＬ３が配置されている。
【００２９】
層間絶縁層ＩＬ１の上には、配線層ＩＮ１Ａ、ＩＮ１Ｂ、ＩＮ１Ｃが配置されている。配線層ＩＮ１Ａは、図２に示されるように、コンタクトプラグ導電層ＣＣＬ１を介在して導電層ＣＬの第２部分ＳＰに電気的に接続されている。配線層ＩＮ１Ｂは、図３に示されるように、コンタクトプラグ導電層ＣＣＬ２を介在して第１部分ＦＰの第１端部Ｅ１に電気的に接続されている。配線層ＩＮ１Ｃは、図３に示されるように、コンタクトプラグ導電層ＣＣＬ３を介在して第１部分ＦＰの第２端部Ｅ２に電気的に接続されている。
【００３０】
配線層ＩＮ１Ａ、ＩＮ１Ｂ、ＩＮ１Ｃを覆うように層間絶縁層ＩＬ１上には層間絶縁層ＩＬ２が配置されている。層間絶縁層ＩＬ２には、ビアホールＶＨ１、ＶＨ２、ＶＨ３、ＶＨ４が配置されている。
【００３１】
ビアホールＶＨ１は、図３に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ｂに達している。ビアホールＶＨ１の内部には、ビアプラグ導電層ＶＣＬ１が配置されている。
【００３２】
ビアホールＶＨ２は、図３に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ｃに達している。ビアホールＶＨ２の内部には、ビアプラグ導電層ＶＣＬ２が配置されている。
【００３３】
ビアホールＶＨ３は、図２に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ａの第３端部Ｅ３に達している。ビアホールＶＨ３の内部には、ビアプラグ導電層ＶＣＬ３が配置されている。
【００３４】
ビアホールＶＨ４は、図２に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ａの第４端部Ｅ４に達している。ビアホールＶＨ４の内部には、ビアプラグ導電層ＶＣＬ４が配置されている。
【００３５】
層間絶縁層ＩＬ２の上には、パッド電極ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４が配置されている。パッド電極ＰＤ１は、図３に示されるように、ビアプラグ導電層ＶＣＬ１を介在して配線層ＩＮ１Ｂに電気的に接続されている。パッド電極ＰＤ２は、図３に示されるように、ビアプラグ導電層ＶＣＬ２を介在して配線層ＩＮ１Ｃに電気的に接続されている。
【００３６】
パッド電極ＰＤ３は、図２に示されるように、ビアプラグ導電層ＶＣＬ３を介在して配線層ＩＮ１Ａの第３端部Ｅ３に電気的に接続されている。パッド電極ＰＤ４は、図２に示されるように、ビアプラグ導電層ＶＣＬ４を介在して配線層ＩＮ１Ａの第４端部Ｅ４に電気的に接続されている。
【００３７】
パッド電極ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４を覆うように層間絶縁層ＩＬ２上には保護層ＩＬ３が配置されている。保護層ＩＬ３には、開口ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４が配置されている。開口ＯＰ１からはパッド電極ＰＤ１の表面が露出している。開口ＯＰ２からはパッド電極ＰＤ２の表面が露出している。開口ＯＰ３からはパッド電極ＰＤ３の表面が露出している。開口ＯＰ４からはパッド電極ＰＤ４の表面が露出している。
【００３８】
上記における位置ずれ検出部ＴＥは、たとえばＭＯＳ（Metal  Oxide  Semiconductor）トランジスタにおけるゲート電極とそのゲート電極に達するコンタクトホールとの位置ずれの検出に適用され得る。この場合、図１における導電層ＣＬは、ゲート電極と同じ層から同時に形成される。またコンタクトホールＣＨ１〜ＣＨ３は、ゲート電極に達するコンタクトホールと同時に形成される。またこの場合、絶縁層ＦＬはたとえばＬＯＣＯＳ（Local  Oxidation  of  Silicon）、ＳＴＩ（Shallow  Trench  Isolation）などの素子分離絶縁層に対応する。
【００３９】
なお上記位置ずれ検出部ＴＥの用途は、ＭＯＳトランジスタにおけるゲート電極とそのゲート電極に達するコンタクトホールとの位置ずれに限定されるものではない。
【００４０】
なお上記における平面視とは、半導体基板ＳＢの主表面ＭＳに対して直交する方向から見た視点を意味する。
【００４１】
次に、本開示の半導体装置における位置ずれ検出部ＴＥの製造方法について説明する。
図４（Ａ）、（Ｂ）に示されるように、半導体基板ＳＢの主表面ＭＳ上に絶縁層ＦＬが形成される。この絶縁層ＦＬ上に導電層ＣＬが形成される。この導電層ＣＬは、公知の写真製版技術およびエッチング技術によりパターニングされる。これにより導電層ＣＬは、図１に示されるように、平面視においてＴ字形状を有するように形成される。
【００４２】
具体的には導電層ＣＬは、第１部分ＦＰと、第２部分ＳＰとを有するように形成される。第１部分ＦＰは、平面視において直線状に延び、かつ第１端部Ｅ１および第２端部Ｅ２を有するように形成される。第２部分ＳＰは、平面視において第１端部Ｅ１および第２端部Ｅ２の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出するように形成される。第２部分ＳＰは、第１部分ＦＰに対してたとえば垂直方向に突き出すように形成される。
【００４３】
図５（Ａ）、（Ｂ）に示されるように、この導電層ＣＬを覆うように絶縁層ＦＬ上に層間絶縁層ＩＬ１が形成される。層間絶縁層ＩＬ１には、公知の写真製版技術およびエッチング技術により、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３が形成される。コンタクトホールＣＨ１は、層間絶縁層ＩＬ１の上面から導電層ＣＬの第２部分ＳＰに達するように形成される。コンタクトホールＣＨ２は、層間絶縁層ＩＬ１の上面から第１部分ＦＰの第１端部Ｅ１に達するように形成される。コンタクトホールＣＨ３は、層間絶縁層ＩＬ１の上面から第１部分ＦＰの第２端部Ｅ２に達するように形成される。
【００４４】
コンタクトホールＣＨ１、ＣＨ２、ＣＨ３の各々を埋め込むようにプラグ用導電層が形成される。この後、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３以外のプラグ用導電層が除去される。これによりコンタクトホールＣＨ１、ＣＨ２、ＣＨ３のそれぞれの内部には、コンタクトプラグ導電層ＣＣＬ１、コンタクトプラグ導電層ＣＣＬ２、コンタクトプラグ導電層ＣＣＬ３がプラグ用導電層から形成される。
【００４５】
図６（Ａ）、（Ｂ）に示されるように、層間絶縁層ＩＬ１の上に配線層用導電層が形成される。この配線層用導電層は、公知の写真製版技術およびエッチング技術によりパターニングされる。これにより配線層用導電層から、配線層ＩＮ１Ａ、ＩＮ１Ｂ、ＩＮ１Ｃが形成される。
【００４６】
配線層ＩＮ１Ａは、たとえば直線状に延び、かつ第３端部Ｅ３および第４端部Ｅ４を有するように形成される。配線層ＩＮ１Ａは、第３端部Ｅ３および第４端部Ｅ４の間において、コンタクトプラグ導電層ＣＣＬ１を介在して導電層ＣＬの第２部分ＳＰに電気的に接続するように形成される。
【００４７】
配線層ＩＮ１Ｂは、コンタクトプラグ導電層ＣＣＬ２を介在して第１部分ＦＰの第１端部Ｅ１に電気的に接続するように形成される。配線層ＩＮ１Ｃは、コンタクトプラグ導電層ＣＣＬ３を介在して第１部分ＦＰの第２端部Ｅ２に電気的に接続するように形成される。
【００４８】
図２および図３に示されるように、配線層ＩＮ１Ａ、ＩＮ１Ｂ、ＩＮ１Ｃを覆うように層間絶縁層ＩＬ１上に層間絶縁層ＩＬ２が形成される。層間絶縁層ＩＬ２には、公知の写真製版技術およびエッチング技術により、ビアホールＶＨ１、ＶＨ２、ＶＨ３、ＶＨ４が形成される。
【００４９】
ビアホールＶＨ１は、図３に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ｂに達するように形成される。ビアホールＶＨ２は、図３に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ｃに達するように形成される。ビアホールＶＨ３は、図２に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ａの第３端部Ｅ３に達するように形成される。ビアホールＶＨ４は、図２に示されるように、層間絶縁層ＩＬ２の上面から配線層ＩＮ１Ａの第４端部Ｅ４に達するように形成される。
【００５０】
ビアホールＶＨ１、ＶＨ２、ＶＨ３、ＶＨ４の各々の内部には、ビアプラグ導電層ＶＣＬ１、ＶＣＬ２、ＶＣＬ３、ＶＣＬ４が形成される。
【００５１】
層間絶縁層ＩＬ２の上には、パッド電極用導電層が形成される。パッド電極用導電層は、公知の写真製版技術およびエッチング技術によりパターニングされる。これにより、パッド電極用導電層から、パッド電極ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４が形成される。
【００５２】
パッド電極ＰＤ１は、図３に示されるように、ビアプラグ導電層ＶＣＬ１を介在して配線層ＩＮ１Ｂに電気的に接続される。パッド電極ＰＤ２は、図３に示されるように、ビアプラグ導電層ＶＣＬ２を介在して配線層ＩＮ１Ｃに電気的に接続される。パッド電極ＰＤ３は、図２に示されるように、ビアプラグ導電層ＶＣＬ３を介在して配線層ＩＮ１Ａの第３端部Ｅ３に電気的に接続される。パッド電極ＰＤ４は、図２に示されるように、ビアプラグ導電層ＶＣＬ４を介在して配線層ＩＮ１Ａの第４端部Ｅ４に電気的に接続される。
【００５３】
パッド電極ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４を覆うように層間絶縁層ＩＬ２上には保護層ＩＬ３が形成される。保護層ＩＬ３には、公知の写真製版技術およびエッチング技術により、開口ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４が形成される。開口ＯＰ１からはパッド電極ＰＤ１の表面が露出し、開口ＯＰ２からはパッド電極ＰＤ２の表面が露出する。開口ＯＰ３からはパッド電極ＰＤ３の表面が露出し、開口ＯＰ４からはパッド電極ＰＤ４の表面が露出する。
【００５４】
上記工程後に、後述する位置ずれ量が検出されることにより本開示の半導体装置が製造される。
【００５５】
次に、本開示におけるコンタクトプラグ導電層の位置ずれ量の検出方法について説明する。
【００５６】
図７に示されるように、位置ずれ検出を行う際には、第１部分ＦＰの第１端部Ｅ１と配線層ＩＮ１Ａの第３端部Ｅ３との間に電源ＰＳと電流計ＣＭとが直列に接続される。電源ＰＳのプラス側は第１端部Ｅ１に電気的に接続され、マイナス側は第３端部Ｅ３に電気的に接続される。また第１部分ＦＰの第２端部Ｅ２と配線層ＩＮ１Ａの第４端部Ｅ４との間に電圧計ＶＭが接続される。この電圧計ＶＭとしては、インピーダンスの高いものが選択される。これにより図８に示されるような電気回路が構成される。
【００５７】
図７および図８に示されるように、上記電気回路において、第１部分ＦＰの第１端部Ｅ１には抵抗Ｒｇ１が、第２端部Ｅ２には抵抗Ｒｇ２が配置されることになる。また第１部分ＦＰに対する第２部分ＳＰの付け根からコンタクトホールＣＨ１までの部分に抵抗Ｒｋが配置されることになる。また配線層ＩＮ１ＡにおけるコンタクトホールＣＨ１から第３端部Ｅ３までの部分には抵抗Ｒｍ１が、コンタクトホールＣＨ１から第４端部Ｅ４までの部分には抵抗Ｒｍ２がそれぞれ配置されることになる。またコンタクトプラグ導電層ＣＣＬ１には抵抗Ｒｃｔが配置されることになる。
【００５８】
導電層ＣＬとコンタクトプラグ導電層ＣＣＬ１との間に位置ずれが生じると、導電層ＣＬの第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１の位置がシフトする。たとえば図７において実線で示されたコンタクトホールＣＨ１が破線で示された位置へシフトする。このときの第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１の位置のシフト量がＣＴshiftとされる。このコンタクトホールＣＨ１の位置のシフトにより、コンタクトプラグ導電層ＣＣＬ１と第１部分ＦＰとの間の第２部分ＳＰの抵抗Ｒｋの値が変動する。
【００５９】
なお上記におけるコンタクトホールＣＨ１のコンタクト径はたとえば１２０ｎｍであり、第２部分ＳＰの幅はたとえば２５０ｎｍである。またコンタクトプラグ導電層ＣＣＬ１が導電層ＣＬに接する位置から第１部分ＦＰまでの距離はたとえば５００ｎｍ程度である。
【００６０】
図８に示されるように、上記の電気回路において、電源ＰＳにより第１電流値Ｉ１の電流を流した状態で、電圧計ＶＭにより電圧値が測定される。第１電流値Ｉ１の電流は、抵抗Ｒｍ１、Ｒｃｔ、Ｒｋ、Ｒｇ１を流れる。このとき第１電流値Ｉ１の電流は、電圧計ＶＭが高インピーダンスのため電圧計ＶＭ側には流れない。このような回路では、電圧計ＶＭによりＡ１とＡ２との間の電位差Ｖ１が検出される。
【００６１】
ここでＶ１／Ｉ１＝Ｒｃｔ＋Ｒｋの関係になっている。つまり上記電気回路を用いることにより、導電層ＣＬの第１部分ＦＰの抵抗Ｒｇ１、Ｒｇ２および配線層ＩＮ１Ａの抵抗Ｒｍ１、Ｒｍ２の影響を受けることなく、抵抗（Ｒｃｔ＋Ｒｋ）の値を知ることができる。
【００６２】
この抵抗（Ｒｃｔ＋Ｒｋ）から抵抗Ｒｃｔを差し引くことにより、抵抗Ｒｋを求めることができる。ここで抵抗Ｒｃｔのみの値は、公知のケルビン抵抗パターンで測定することができる。つまり図７において、導電層ＣＬが第１部分ＦＰのみから構成され、かつ第１部分ＦＰの第１端部Ｅ１と第２端部Ｅ２との間にコンタクトプラグ導電層ＣＣＬ１が接続された構成を有するパターンで抵抗Ｒｃｔを測定することができる。このようにして測定した抵抗Ｒｃｔを上記抵抗値（Ｒｃｔ＋Ｒｋ）から差し引くことにより、抵抗Ｒｋを求めることができる。
【００６３】
たとえば図７においてコンタクトホールＣＨ１が第１部分ＦＰから離れる方向にずれた場合には抵抗Ｒｋは増大する。一方、コンタクトホールＣＨ１が第１部分ＦＰに近づく方向にずれた場合には抵抗Ｒｋは減少する。このため抵抗Ｒｋを測定することにより、導電層ＣＬに対するコンタクトホールＣＨ１の位置ずれ量を知ることができる。
【００６４】
図９は、上記シフト量ＣＴshiftの変化による電気抵抗値（Ｒｋ＋Ｒｃｔ）の変化をグラフ化したものがである。また図９には、シフト量ＣＴshiftの変化による電気抵抗値Ｒｋの変化も示されている。図９に示されるように、シフト量ＣＴshiftの変化に応じて電気抵抗値（Ｒｋ＋Ｒｃｔ）および抵抗値Ｒｋが直線的に変化する。
【００６５】
上記において求められた抵抗Ｒｋから、図９に示される電気抵抗値Ｒｋとシフト量ＣＴshiftとの関係に基づいて、第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１の位置のシフト量ＣＴshiftを求めることができる。
【００６６】
上記のように本開示によれば、図７に示されるようにＴ字形状の導電層ＣＬと配線層ＩＮ１Ａとに電源ＰＳ、電流計ＣＭおよび電圧計ＶＭが電気的に接続されることで、導電層ＣＬの第２部分ＳＰにおける抵抗Ｒｋのみを検出することができる。このため配線層ＩＮ１Ａの抵抗などの影響を受けることなく、第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１の位置のシフト量（位置ずれ量）を正確に求めることが可能となる。なお、導電層ＣＬの形状が、Ｔ字形状の場合について説明したが、導電層ＣＬが分岐部を有していればよい。たとえば、導電層ＣＬの形状は、Ｙ字形状であってもよい。
【００６７】
（実施の形態１）
次に、上記の位置ずれ検出部ＴＥを用いた実施の形態１の半導体装置の構成について説明する。まず半導体装置の全体の構成について説明する。
【００６８】
＜全体の構成＞
図１０に示されるように、本実施の形態の半導体装置は、たとえば半導体ウエハＷＦである。このウエハ状態の半導体装置は、表面に複数のショット領域ＳＨを有している。ショット領域ＳＨとは、縮小投影露光装置において１回で露光できる領域である。このショット領域ＳＨには、１つのチップ領域（ダイシング後にチップとなる領域）のみが配置されていてもよく、複数のチップ領域が配置されていてもよい。互いに隣り合うショット領域ＳＨの間にはダイシングライン領域ＤＬＲが配置されている。
【００６９】
図１１に示されるように、ダイシングライン領域ＤＬＲには、図１に示される位置ずれ検出部ＴＥが複数個配置されている。よって、位置ずれ検出部ＴＥに含まれる複数のパッド電極ＰＤもダイシングライン領域ＤＬＲに配置されている。なお図１１においては、図示の簡略化のためダイシングライン領域ＤＬＲにはパッド電極ＰＤのみが示されており、位置ずれ検出部ＴＥは示されていない。
【００７０】
なお上記においては本実施の形態の半導体装置として半導体ウエハＷＦについて説明したが、ダイシング後のチップ状態においても位置ずれ検出部ＴＥが残っている場合には、本実施の形態の半導体装置はチップ状態であってもよく、またチップを樹脂封止したパッケージ状態であってもよい。
【００７１】
＜第１の例＞
図１２および図１３には、実施の形態１における半導体装置の第１の例の平面構成が示されている。図１２に示されるように、第１の例においては、１対の位置ずれ検出部ＴＥ１、ＴＥ２がたとえばＴＥＧ（Test  Element  Group）としてダイシングライン領域に配置されている。１対の位置ずれ検出部ＴＥ１、ＴＥ２の各々は、図１に示す構成と同様の構成を有している。具体的には以下のとおりである。
【００７２】
図１３に示されるように、位置ずれ検出部ＴＥ１は、導電層ＣＬ１（第１導電部、第１導電パターン）と、コンタクトプラグ導電層ＣＣＬ１１（第１コンタクト導電層、第１導電層）と、配線層ＩＮ１Ａ１（第１配線パターン）とを有している。導電層ＣＬ１は、第１部分ＦＰと、第２部分ＳＰとを有している。導電層ＣＬ１の第１部分ＦＰは、第１端部Ｅ１および第２端部Ｅ２を有している。導電層ＣＬ１の第２部分ＳＰは、平面視において、第１端部Ｅ１および第２端部Ｅ２の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。
【００７３】
位置ずれ検出部ＴＥ２も、位置ずれ検出部ＴＥ１と同様に、導電層ＣＬ２（第１導電部、第２導電パターン）と、コンタクトプラグ導電層ＣＣＬ１２（第１コンタクト導電層、第２導電層）と、配線層ＩＮ１Ａ２（第２配線パターン）とを有している。導電層ＣＬ２は、第１部分ＦＰと、第２部分ＳＰとを有している。導電層ＣＬ２の第１部分ＦＰは、第１端部Ｅ１および第２端部Ｅ２を有している。導電層ＣＬ２の第２部分ＳＰは、平面視において、第１端部Ｅ１および第２端部Ｅ２の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。
【００７４】
導電層ＣＬ１、ＣＬ２（１対の第１導電部）を覆うように層間絶縁層ＩＬ１（絶縁層：図２、図３）が配置されている。この層間絶縁層ＩＬ１は、コンタクトホールＣＨ１１、ＣＨ１２（少なくとも１つの第１コンタクトホール）を有している。コンタクトホールＣＨ１１（第１貫通孔）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ１の第２部分ＳＰに達している。コンタクトホールＣＨ１２（第２貫通孔）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ２の第２部分ＳＰに達している。
【００７５】
コンタクトホールＣＨ１１、ＣＨ１２の各々には、コンタクトプラグ導電層ＣＣＬ１１、ＣＣＬ１２（少なくとも１つの第１コンタクト導電層）が配置されている。コンタクトプラグ導電層ＣＣＬ１１はコンタクトホールＣＨ１１内に配置され、かつ導電層ＣＬ１の第２部分ＳＰに電気的に接続されている。コンタクトプラグ導電層ＣＣＬ１２はコンタクトホールＣＨ１２内に配置され、かつ導電層ＣＬ２の第２部分ＳＰに電気的に接続されている。
【００７６】
層間絶縁層ＩＬ１上には、配線層ＩＮ１Ａ１、ＩＮ１Ａ２（第１配線層）が配置されている。配線層ＩＮ１Ａ１は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１１に接続されている。配線層ＩＮ１Ａ２は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１２に接続されている。
【００７７】
この例においては、導電層ＣＬ１（第１導電パターン）および導電層ＣＬ２（第２導電パターン）は、互いに別体となるように構成されている。導電層ＣＬ１の第１部分ＦＰと導電層ＣＬ２の第１部分ＦＰとは、平面視において互いに交差する方向、たとえば垂直な方向に延びている。平面視において、導電層ＣＬ１の第２部分ＳＰが第１部分ＦＰから突き出す方向と導電層ＣＬ２の第２部分ＳＰが第１部分ＦＰから突き出す方向とは、互いに垂直な方向に延びている。
【００７８】
配線層ＩＮ１Ａ１（第１配線パターン）および配線層ＩＮ１Ａ２（第２配線パターン）は、互いに別体となるように構成されている。配線層ＩＮ１Ａ１と配線層ＩＮ１Ａ２とは、互いに交差する方向、たとえば垂直な方向に延びている。
【００７９】
図１２に示されるように、導電層ＣＬ１の第１端部Ｅ１はパッド電極ＰＤ１に電気的に接続され、導電層ＣＬ１の第２端部Ｅ２はパッド電極ＰＤ２に電気的に接続されている。配線層ＩＮ１Ａ１の第３端部Ｅ３はパッド電極ＰＤ３に電気的に接続され、配線層ＩＮ１Ａ１の第４端部Ｅ４はパッド電極ＰＤ４に電気的に接続されている。
【００８０】
また導電層ＣＬ２の第１端部Ｅ１はパッド電極ＰＤ１に電気的に接続され、導電層ＣＬ２の第２端部Ｅ２はパッド電極ＰＤ２に電気的に接続されている。配線層ＩＮ１Ａ２の第３端部Ｅ３はパッド電極ＰＤ３に電気的に接続され、配線層ＩＮ１Ａ２の第４端部Ｅ４はパッド電極ＰＤ４に電気的に接続されている。複数のパッド電極ＰＤ１〜ＰＤ４は、等間隔で直線状に配置されている。
【００８１】
次に、第１の例の製造方法について説明する。
第１の例の製造方法は、図４（Ａ）、（Ｂ）〜図６（Ａ）、（Ｂ）、図２および図３に示す製造方法と同様の工程を経る。具体的には以下のとおりである。
【００８２】
図４（Ａ）、（Ｂ）に示されるように、半導体基板ＳＢの主表面ＭＳ上に絶縁層ＦＬが形成される。この絶縁層ＦＬ上に、図１３に示される導電層ＣＬ１、ＣＬ２が形成される。導電層ＣＬ１および導電層ＣＬ２は、互いに別体となるように形成される。
【００８３】
導電層ＣＬ１および導電層ＣＬ２の各々は、第１部分ＦＰと、第２部分ＳＰとを有するように形成される。導電層ＣＬ１および導電層ＣＬ２の各々の第１部分ＦＰは、第１端部Ｅ１および第２端部Ｅ２を有するように形成される。導電層ＣＬ１および導電層ＣＬ２の各々の第２部分ＳＰは、平面視において、第１端部Ｅ１および第２端部Ｅ２の間にて第１部分ＦＰに接続され、かつ第１部分ＦＰから突出するように形成される。
【００８４】
導電層ＣＬ１の第１部分ＦＰと導電層ＣＬ２の第１部分ＦＰとは、平面視において互いに交差する方向、たとえば垂直な方向に延びるように形成される。また平面視において、導電層ＣＬ１の第２部分ＳＰが第１部分ＦＰから突き出す方向と導電層ＣＬ２の第２部分ＳＰが第１部分ＦＰから突き出す方向とは、互いに垂直な方向に延びるように導電層ＣＬ１、ＣＬ２は形成される。
【００８５】
図５（Ａ）、（Ｂ）に示されるように、導電層ＣＬ１および導電層ＣＬ２を覆うように絶縁層ＦＬ上に層間絶縁層ＩＬ１が形成される。層間絶縁層ＩＬ１には、図１３に示されるコンタクトホールＣＨ１１、ＣＨ１２を含む複数のコンタクトホールが形成される。
【００８６】
コンタクトホールＣＨ１１は、層間絶縁層ＩＬ１の上面から導電層ＣＬ１の第２部分ＳＰに達するように形成される。コンタクトホールＣＨ１２は、層間絶縁層ＩＬ１の上面から導電層ＣＬ２の第２部分ＳＰに達するように形成される。
【００８７】
この後、コンタクトホールＣＨ１１、ＣＨ１２を含む複数のコンタクトホールの各々の内部にコンタクトプラグ導電層が形成される。特に、コンタクトホールＣＨ１１内にはコンタクトプラグ導電層ＣＣＬ１１が形成され、コンタクトホールＣＨ１２内にはコンタクトプラグ導電層ＣＣＬ１２が形成される。コンタクトプラグ導電層ＣＣＬ１１は、導電層ＣＬ１の第２部分ＳＰに電気的に接続するように形成される。コンタクトプラグ導電層ＣＣＬ１２は、導電層ＣＬ２の第２部分ＳＰに電気的に接続するように形成される。
【００８８】
図６（Ａ）、（Ｂ）に示されるように、層間絶縁層ＩＬ１の上に、図１３に示される配線層ＩＮ１Ａ１、ＩＮ１Ａ２が形成される。配線層ＩＮ１Ａ１は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１１に接続するように形成される。配線層ＩＮ１Ａ２は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１２に接続するように形成される。
【００８９】
配線層ＩＮ１Ａ１および配線層ＩＮ１Ａ２は、互いに別体となるように形成される。配線層ＩＮ１Ａ１と配線層ＩＮ１Ａ２とは、互いに交差する方向、たとえば垂直な方向に延びるように形成される。
【００９０】
この後、図２および図３を用いて説明したのと同様に、層間絶縁層ＩＬ２、ビアホール、ビアプラグ導電層、パッド電極、保護層ＩＬ３などが形成される。この後に、後述する位置ずれ量が検出されることにより第１の例の半導体装置が製造される。
【００９１】
次に、第１の例における位置ずれ量の検出方法について説明する。
まず図１０〜図１３に示される半導体ウエハＷＦが準備される。この後、図７に示されるように位置ずれ検出部ＴＥ１、ＴＥ２の各々に電源ＰＳ、電流計ＣＭ、電圧計ＶＭが接続される。これにより、図７で説明したのと同じ方法により、位置ずれ検出部ＴＥ１、ＴＥ２の各々について位置ずれ検出を行なうことができる。
【００９２】
次に、第１の例の効果について説明する。
この第１の例によれば、図７に示されるように位置ずれ検出部ＴＥ１、ＴＥ２の各々に電源ＰＳ、電流計ＣＭ、電圧計ＶＭが接続されることにより、位置ずれ検出部ＴＥ１、ＴＥ２の各々について位置ずれ検出を行なうことができる。この位置ずれ検出においては、導電層ＣＬ１、ＣＬ２の各々の第２部分ＳＰにおける抵抗Ｒｋのみを検出することができる。このため配線層ＩＮ１Ａ１、ＩＮ１Ａ２の抵抗などの影響を受けることなく、第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１１、ＣＣＬ１２の位置のシフト量を求めることができる。よって第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１、ＣＣＬ１２の位置ずれを正確に測定することが可能となる。
【００９３】
また第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１１の位置のシフト量によりＹ方向の位置ずれを検出することができる。また第２部分ＳＰに対するコンタクトプラグ導電層ＣＣＬ１１、ＣＣＬ１２の位置のシフト量によりＸ方向の位置ずれを検出することができる。よってＸ方向およびＹ方向の２つの方向の位置ずれを同時に検出することが可能となる。
【００９４】
＜第２の例＞
図１４には、実施の形態１における半導体装置の第２の例の平面構成が示されている。図１４に示されるように、この例は、第１の例と比較して、配線層ＩＮ１Ａ１と配線層ＩＮ１Ａ２とが、互いに一体となるように構成されている点において異なっている。
【００９５】
配線層ＩＮ１Ａ１の第４端部Ｅ４と配線層ＩＮ１Ａ２の第４端部Ｅ４とが、互いに接続されている。配線層ＩＮ１Ａ１と配線層ＩＮ１Ａ２とは互いに交差している。配線層ＩＮ１Ａ１と配線層ＩＮ１Ａ２との交差方向は、平面視においてたとえば垂直方向であるが、これに限定されるものではなく、配線層ＩＮ１Ａ１と配線層ＩＮ１Ａ２とはある角度を持って傾斜していればよい。
【００９６】
また配線層ＩＮ１Ａ１の第４端部Ｅ４と配線層ＩＮ１Ａ２の第４端部Ｅ４とが互いに接続されているため、配線層ＩＮ１Ａ１、ＩＮ１Ａ２の一体化された第４端部Ｅ４には単一のパッド電極ＰＤ４が電気的に接続されている。
【００９７】
なお上記以外の第２の例の構成は、第１の例の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９８】
第２の例の製造方法は、第１の例の製造方法と比較して、配線層ＩＮ１Ａ１と配線層ＩＮ１Ａ２とが、互いに接続するように形成される点において異なっている。また配線層ＩＮ１Ａ１、ＩＮ１Ａ２の一体化された第４端部Ｅ４には単一のパッド電極ＰＤ４が電気的に接続されるように形成される。
【００９９】
なお上記外の第２の例の製造方法は、第１の例の製造方法と同様であるため、その説明を繰り返さない。
【０１００】
第２の例においても、第１の例と同様に、位置ずれの検出を行なうことができる。
第２の例においては、第１の例と同じ効果を得ることができる。また第２の例においては、第１の例と比較して、配線層ＩＮ１Ａ１、ＩＮ１Ａ２が一体化されているため、配線数を削減することができる。
【０１０１】
＜第３の例＞
図１５には、実施の形態１における半導体装置の第３の例の平面構成が示されている。図１５に示されるように、この例においては、Ｙ方向に１対の位置ずれ検出部ＴＥ１、ＴＥ２がダイシングライン領域に配置されている。またＸ方向に１対の位置ずれ検出部ＴＥ３、ＴＥ４がダイシングライン領域に配置されている。
【０１０２】
位置ずれ検出部ＴＥ１、ＴＥ２、ＴＥ３、ＴＥ４の各々は、図１に示す構成と同様の構成を有している。具体的には以下のとおりである。
【０１０３】
図１５に示されるように、位置ずれ検出部ＴＥ１は、導電層ＣＬ１（第１導電部）と、コンタクトプラグ導電層ＣＣＬ１１（第１コンタクト導電層）と、配線層ＩＮ１Ａ１（第１配線層）とを有している。導電層ＣＬ１は、第１部分ＦＰと、第２部分ＳＰとを有している。導電層ＣＬ１の第１部分ＦＰは、第１端部Ｅ１および第２端部Ｅ２を有している。導電層ＣＬ１の第２部分ＳＰは、平面視において、第１端部Ｅ１および第２端部Ｅ２の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。
【０１０４】
位置ずれ検出部ＴＥ２は、導電層ＣＬ２（第１導電部）と、コンタクトプラグ導電層ＣＣＬ１２（第１コンタクト導電層）と、配線層ＩＮ１Ａ２（第１配線層）とを有している。導電層ＣＬ２は、第１部分ＦＰと、第２部分ＳＰとを有している。導電層ＣＬ２の第１部分ＦＰは、第１端部Ｅ１および第２端部Ｅ２を有している。導電層ＣＬ２の第２部分ＳＰは、平面視において、第１端部Ｅ１および第２端部Ｅ２の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。
【０１０５】
導電層ＣＬ１の第１部分ＦＰと導電層ＣＬ２の第１部分ＦＰとは互いに同じ方向に延びている。導電層ＣＬ１の第２部分ＳＰが第１部分ＦＰから突出する第１方向と、導電層ＣＬ２の第２部分ＳＰが第１部分ＦＰから突出する第２方向とは、互いに反対方向である。
【０１０６】
位置ずれ検出部ＴＥ３は、導電層ＣＬ３（第２導電部）と、コンタクトプラグ導電層ＣＣＬ１３（第２コンタクト導電層）と、配線層ＩＮ１Ａ３（第２配線層）とを有している。導電層ＣＬ３は、第３部分ＴＰと、第４部分ＦＯＰとを有している。導電層ＣＬ３の第３部分ＴＰは、第５端部Ｅ５および第６端部Ｅ６を有している。導電層ＣＬ３の第４部分ＦＯＰは、平面視において、第５端部Ｅ５および第６端部Ｅ６の間において第３部分ＴＰに接続され、かつ第３部分ＴＰから突出している。
【０１０７】
位置ずれ検出部ＴＥ４は、導電層ＣＬ４（第２導電部）と、コンタクトプラグ導電層ＣＣＬ１４（第２コンタクト導電層）と、配線層ＩＮ１Ａ４（第２配線層）とを有している。導電層ＣＬ４は、第３部分ＴＰと、第４部分ＦＯＰとを有している。導電層ＣＬ４の第３部分ＴＰは、第５端部Ｅ５および第６端部Ｅ６を有している。導電層ＣＬ４の第４部分ＦＯＰは、平面視において、第５端部Ｅ５および第６端部Ｅ６の間において第３部分ＴＰに接続され、かつ第３部分ＴＰから突出している。
【０１０８】
導電層ＣＬ３、ＣＬ４の各々の第３部分ＴＰは、平面視において導電層ＣＬ１、ＣＬ２の各々の第１部分ＦＰとは、互いに交差する方向、たとえば垂直な方向に延びている。導電層ＣＬ３の第３部分ＴＰと導電層ＣＬ４の第３部分ＴＰとは互いに同じ方向に延びている。導電層ＣＬ３の第４部分ＦＯＰが第３部分ＴＰから突出する方向は上記第１方向と垂直な方向である。また導電層ＣＬ４の第４部分ＦＯＰが第３部分ＴＰから突出する方向は上記第１方向と垂直な方向である。導電層ＣＬ３の第４部分ＦＯＰが第３部分ＴＰから突出する方向と、導電層ＣＬ４の第４部分ＦＯＰが第３部分ＴＰから突出する方向とは、互いに反対方向である。
【０１０９】
導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４を覆うように層間絶縁層ＩＬ１（図２、図３）が配置されている。この層間絶縁層ＩＬ１は、コンタクトホールＣＨ１１、ＣＨ１２、ＣＨ１３、ＣＨ１４を有している。コンタクトホールＣＨ１１（第１コンタクトホール）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ１の第２部分ＳＰに達している。コンタクトホールＣＨ１２（第１コンタクトホール）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ２の第２部分ＳＰに達している。
【０１１０】
コンタクトホールＣＨ１３（第２コンタクトホール）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ３の第２部分ＳＰに達している。コンタクトホールＣＨ１４（第２コンタクトホール）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ４の第２部分ＳＰに達している。
【０１１１】
コンタクトホールＣＨ１１、ＣＨ１２、ＣＨ１３、ＣＨ１４のそれぞれには、コンタクトプラグ導電層ＣＣＬ１１、ＣＣＬ１２、ＣＣＬ１３、ＣＣＬ１４が配置されている。コンタクトプラグ導電層ＣＣＬ１１はコンタクトホールＣＨ１１内に配置され、かつ導電層ＣＬ１の第２部分ＳＰに電気的に接続されている。コンタクトプラグ導電層ＣＣＬ１２はコンタクトホールＣＨ１２内に配置され、かつ導電層ＣＬ２の第２部分ＳＰに電気的に接続されている。コンタクトプラグ導電層ＣＣＬ１３はコンタクトホールＣＨ１３内に配置され、かつ導電層ＣＬ３の第２部分ＳＰに電気的に接続されている。コンタクトプラグ導電層ＣＣＬ１４はコンタクトホールＣＨ１４内に配置され、かつ導電層ＣＬ４の第２部分ＳＰに電気的に接続されている。
【０１１２】
層間絶縁層ＩＬ１上には、配線層ＩＮ１Ａ１、ＩＮ１Ａ２、ＩＮ１Ａ３、ＩＮ１Ａ４が配置されている。配線層ＩＮ１Ａ１は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１１に接続されている。配線層ＩＮ１Ａ２は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１２に接続されている。
【０１１３】
配線層ＩＮ１Ａ３は、第７端部Ｅ７および第８端部Ｅ８を有し、第７端部Ｅ７および第８端部Ｅ８の間においてコンタクトプラグ導電層ＣＣＬ１３に接続されている。配線層ＩＮ１Ａ４は、第７端部Ｅ７および第８端部Ｅ８を有し、第７端部Ｅ７および第８端部Ｅ８の間においてコンタクトプラグ導電層ＣＣＬ１４に接続されている。
【０１１４】
この例においては、導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４は、互いに別体となるように構成されている。配線層ＩＮ１Ａ１、ＩＮ１Ａ２、ＩＮ１Ａ３、ＩＮ１Ａ４は、互いに一体となるように構成されている。配線層ＩＮ１Ａ１の第４端部Ｅ４と、配線層ＩＮ１Ａ２の第４端部Ｅ４と、配線層ＩＮ１Ａ３の第８端部Ｅ８と、配線層ＩＮ１Ａ４の第８端部Ｅ８とがそれぞれ接続されている。一体化された配線層ＩＮ１Ａ１、ＩＮ１Ａ２、ＩＮ１Ａ３、ＩＮ１Ａ４は、平面視においてたとえば十字形状を有している。
【０１１５】
図１６に示されるように、第３の例における位置ずれ検出部ＴＥ１の第１端部Ｅ１、第２端部Ｅ２、第３端部Ｅ３には、それぞれパッド電極ＰＤ１、ＰＤ２、ＰＤ３が電気的に接続されている。位置ずれ検出部ＴＥ２の第１端部Ｅ１、第２端部Ｅ２、第３端部Ｅ３には、それぞれパッド電極ＰＤ１、ＰＤ２、ＰＤ３が電気的に接続されている。
【０１１６】
位置ずれ検出部ＴＥ３の第５端部Ｅ５、第６端部Ｅ６、第７端部Ｅ７には、それぞれパッド電極ＰＤ５、ＰＤ６、ＰＤ７が電気的に接続されている。位置ずれ検出部ＴＥ４の第５端部Ｅ５、第６端部Ｅ６、第７端部Ｅ７には、それぞれパッド電極ＰＤ５、ＰＤ６、ＰＤ７が電気的に接続されている。
【０１１７】
図１５、図１６の構成から、図１７に示されるような電気回路が構成される。
次に、第３の例の製造方法について説明する。
【０１１８】
第３の例の製造方法は、図４（Ａ）、（Ｂ）〜図６（Ａ）、（Ｂ）、図２および図３に示す製造方法と同様の工程を経る。具体的には以下のとおりである。
【０１１９】
図４（Ａ）、（Ｂ）に示されるように、半導体基板ＳＢの主表面ＭＳ上に絶縁層ＦＬが形成される。この絶縁層ＦＬ上に、図１５に示される導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が形成される。導電層ＣＬ１、ＣＬ２の各々は、第１部分ＦＰと、第２部分ＳＰとを有するように形成される。導電層ＣＬ１、ＣＬ２の各々の第１部分ＦＰは、第１端部Ｅ１および第２端部Ｅ２を有するように形成される。導電層ＣＬ１、ＣＬ２の各々の第２部分ＳＰは、平面視において、第１端部Ｅ１および第２端部Ｅ２の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出するように形成される。
【０１２０】
導電層ＣＬ３、ＣＬ４の各々は、第３部分ＴＰと、第４部分ＦＯＰとを有するように形成される。導電層ＣＬ３、ＣＬ４の各々の第３部分ＴＰは、第５端部Ｅ５および第６端部Ｅ６を有するように形成される。導電層ＣＬ３、ＣＬ４の各々の第４部分ＦＯＰは、平面視において、第５端部Ｅ５および第６端部Ｅ６の間において第３部分ＴＰに接続され、かつ第３部分ＴＰから突出するように形成される。
【０１２１】
導電層ＣＬ１の第２部分ＳＰが第１部分ＦＰから突出する方向と、導電層ＣＬ２の第２部分ＳＰが第１部分ＦＰから突出する方向とは、互いに反対方向である。また導電層ＣＬ３の第４部分ＦＯＰが第３部分ＴＰから突出する方向は、上記第１方向（導電層ＣＬ１の第２部分ＳＰが第１部分ＦＰから突出する方向）と垂直な方向である。また導電層ＣＬ４の第４部分ＦＯＰが第３部分ＴＰから突出する方向は上記第１方向と垂直な方向である。導電層ＣＬ３の第４部分ＦＯＰが第３部分ＴＰから突出する方向と、導電層ＣＬ４の第４部分ＦＯＰが第３部分ＴＰから突出する方向とは、互いに反対方向である。
【０１２２】
平面視において、位置ずれ検出部ＴＥ１における第２部分ＳＰが第１部分ＦＰから突出す方向は、位置ずれ検出部ＴＥ２に向かう方向である。平面視において、位置ずれ検出部ＴＥ２における第２部分ＳＰが第１部分ＦＰから突出す方向は、位置ずれ検出部ＴＥ１に向かう方向である。
【０１２３】
平面視において、位置ずれ検出部ＴＥ３における第４部分ＦＯＰが第３部分ＴＰから突出す方向は、位置ずれ検出部ＴＥ４に向かう方向である。平面視において、位置ずれ検出部ＴＥ４における第４部分ＦＯＰが第３部分ＴＰから突出す方向は、位置ずれ検出部ＴＥ３に向かう方向である。
【０１２４】
導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４は、互いに別体となるように形成される。
図５（Ａ）、（Ｂ）に示されるように、絶縁層ＦＬ上に層間絶縁層ＩＬ１が形成される。層間絶縁層ＩＬ１は、図１５に示される導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４を覆う。この層間絶縁層ＩＬ１には、コンタクトホールＣＨ１１、ＣＨ１２、ＣＨ１３、ＣＨ１４を含む複数のコンタクトホールが形成される。
【０１２５】
コンタクトホールＣＨ１１は、層間絶縁層ＩＬ１の上面から導電層ＣＬ１の第２部分ＳＰに達するように形成される。コンタクトホールＣＨ１２は、層間絶縁層ＩＬ１の上面から導電層ＣＬ２の第２部分ＳＰに達するように形成される。
【０１２６】
コンタクトホールＣＨ１３は、層間絶縁層ＩＬ１の上面から導電層ＣＬ３の第４部分ＦＯＰに達するように形成される。コンタクトホールＣＨ１４は、層間絶縁層ＩＬ１の上面から導電層ＣＬ４の第４部分ＦＯＰに達するように形成される。
【０１２７】
この後、コンタクトホールＣＨ１１、ＣＨ１２、ＣＨ１３、ＣＨ１４を含む複数のコンタクトホールの各々の内部にコンタクトプラグ導電層が形成される。コンタクトホールＣＨ１１内にはコンタクトプラグ導電層ＣＣＬ１１が形成され、コンタクトホールＣＨ１２内にはコンタクトプラグ導電層ＣＣＬ１２が形成される。コンタクトホールＣＨ１３内にはコンタクトプラグ導電層ＣＣＬ１３が形成され、コンタクトホールＣＨ１４内にはコンタクトプラグ導電層ＣＣＬ１４が形成される。
【０１２８】
コンタクトプラグ導電層ＣＣＬ１１は、導電層ＣＬ１の第２部分ＳＰに電気的に接続するように形成される。コンタクトプラグ導電層ＣＣＬ１２は、導電層ＣＬ２の第２部分ＳＰに電気的に接続するように形成される。コンタクトプラグ導電層ＣＣＬ１３は、導電層ＣＬ３の第４部分ＦＯＰに電気的に接続するように形成される。コンタクトプラグ導電層ＣＣＬ１４は、導電層ＣＬ４の第４部分ＦＯＰに電気的に接続するように形成される。
【０１２９】
図６（Ａ）、（Ｂ）に示されるように、層間絶縁層ＩＬ１の上に、図１５に示される配線層ＩＮ１Ａ１、ＩＮ１Ａ２、ＩＮ１Ａ３、ＩＮ１Ａ４が形成される。配線層ＩＮ１Ａ１は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１１に接続するように形成される。配線層ＩＮ１Ａ２は、第３端部Ｅ３および第４端部Ｅ４を有し、第３端部Ｅ３および第４端部Ｅ４の間においてコンタクトプラグ導電層ＣＣＬ１２に接続するように形成される。
【０１３０】
配線層ＩＮ１Ａ３は、第７端部Ｅ７および第８端部Ｅ８を有し、第７端部Ｅ７および第８端部Ｅ８の間においてコンタクトプラグ導電層ＣＣＬ１３に接続するように形成される。配線層ＩＮ１Ａ４は、第７端部Ｅ７および第８端部Ｅ８を有し、第７端部Ｅ７および第８端部Ｅ８の間においてコンタクトプラグ導電層ＣＣＬ１４に接続するように形成される。
【０１３１】
配線層ＩＮ１Ａ１、ＩＮ１Ａ２、ＩＮ１Ａ３、ＩＮ１Ａ４は、互いに一体となるように形成される。配線層ＩＮ１Ａ１の第４端部Ｅ４と、配線層ＩＮ１Ａ２の第４端部Ｅ４と、配線層ＩＮ１Ａ３の第８端部Ｅ８と、配線層ＩＮ１Ａ４の第８端部Ｅ８とがそれぞれ接続されるように形成される。一体化された配線層ＩＮ１Ａ１、ＩＮ１Ａ２、ＩＮ１Ａ３、ＩＮ１Ａ４は、平面視においてたとえば十字形状を有するように形成される。
【０１３２】
この後、図２および図３を用いて説明したのと同様に、層間絶縁層ＩＬ２、ビアホール、ビアプラグ導電層、パッド電極、保護層ＩＬ３などが形成される。この後に、後述する位置ずれ量が検出されることにより第３の例の半導体装置が製造される。
【０１３３】
この第３の例によれば、図７に示されるように位置ずれ検出部ＴＥ１〜ＴＥ４の各々に電源ＰＳ、電流計ＣＭ、電圧計ＶＭが接続される。これにより、位置ずれ検出部ＴＥ１〜ＴＥ４の各々について位置ずれ検出を行なうことができる。この位置ずれ検出においては、上記のとおり、位置ずれ検出部ＴＥ１〜ＴＥ４の各々について、図１７に示される抵抗Ｒｋのみを検出することができる。このため配線層ＩＮ１Ａ１〜ＩＮ１Ａ４の抵抗などの影響を受けることなく、導電層ＣＬ１〜ＣＬ４に対するコンタクトプラグ導電層ＣＣＬ１１〜ＣＣＬ１４の位置のシフト量を求めることができる。よって導電層ＣＬ１〜ＣＬ４に対するコンタクトプラグ導電層ＣＣＬ１１〜ＣＣＬ１４の位置ずれを正確に測定することが可能となる。
【０１３４】
また位置ずれ検出部ＴＥ１またはＴＥ２によりＹ方向の位置ずれを検出することができる。また位置ずれ検出部ＴＥ３またはＴＥ４によりＸ方向の位置ずれを検出することができる。よってＸ方向およびＹ方向の２つの方向の位置ずれを同時に検出することができる。
【０１３５】
第３の例においても、第１の例と同様に、位置ずれの検出を行なうことができる。具体的には、以下のとおりである。
【０１３６】
第３の例においては、図１５に示されるように、Ｙ方向に１対の位置ずれ検出部ＴＥ１、ＴＥ２が配置されている。この位置ずれ検出部ＴＥ１における第２部分ＳＰが第１部分ＦＰから突き出す方向と、位置ずれ検出部ＴＥ２における第２部分ＳＰが第１部分ＦＰから突き出す方向とが互いに反対方向である。この構成においてコンタクトホールＣＨ１１、ＣＨ１２が矢印Ａ１方向にずれた場合、図１７に示されるように、位置ずれ検出部ＴＥ１の抵抗Ｒｋはシフト量ＣＴshiftの抵抗分Ｒｓだけ減少する（Ｒｋ−Ｒｓ）。一方、位置ずれ検出部ＴＥ２の抵抗Ｒｋはシフト量ＣＴshiftの抵抗分Ｒｓだけ増加する（Ｒｋ＋Ｒｓ）。よって１対の位置ずれ検出部ＴＥ１、ＴＥ２における測定値の差分を２で割るとＲｓが求められる（Ｒｓ＝｛（Ｒｃｔ＋Ｒｋ＋Ｒｓ）−（Ｒｃｔ＋Ｒｋ−Ｒｓ）｝／２）。このため上記で得られた抵抗値Ｒｓから、図１８に示されるシフト量ＣＴshiftの変化に対する抵抗値Ｒｓの変化のグラフに基づいてシフト量ＣＴshiftを求めることができる。
【０１３７】
第３の例においては、第１の例と同じ効果を得ることができる。
また第３の例においては、図１５に示されるように、位置ずれ検出部ＴＥ１における第２部分ＳＰが第１部分ＦＰから突き出す方向と、位置ずれ検出部ＴＥ２における第２部分ＳＰが第１部分ＦＰから突き出す方向とが互いに反対方向である。このため上記のとおり、１対の位置ずれ検出部ＴＥ１、ＴＥ２における測定値の差分を２で割るとＲｓを求めることができる。よって、コンタクトプラグ導電層ＣＣＬ１１、ＣＣＬ１２に基づく抵抗Ｒｃｔを別途に求めることなく、シフト量ＣＴshiftを求めることができる。これにより抵抗値の測定回数を減らすことができ、より少ない測定回数で位置ずれ検出を行なうことが可能となる。
【０１３８】
またＸ方向とＹ方向との各々においてコンタクトプラグ導電層ＣＣＬ１１、ＣＣＬ１２に基づく抵抗Ｒｃｔを別途に求めることなく、シフト量ＣＴshiftを求めることができる。
【０１３９】
＜第４の例＞
図１９には、実施の形態１における半導体装置の第４の例の平面構成が示されている。図１９に示されるように、この例においては、上記第３の例と同様、Ｙ方向に１対の位置ずれ検出部ＴＥ１、ＴＥ２がダイシングライン領域に配置されている。またＸ方向に１対の位置ずれ検出部ＴＥ３、ＴＥ４がダイシングライン領域に配置されている。
【０１４０】
第４の例の構成は、第３の例の構成と比較して、位置ずれ検出部ＴＥ１、ＴＥ２の各々の第２部分ＳＰの突出し方向と、位置ずれ検出部ＴＥ３、ＴＥ４の各々の第４部分ＦＯＰの突出し方向とにおいて異なっている。
【０１４１】
具体的には、平面視において、位置ずれ検出部ＴＥ１における第２部分ＳＰが第１部分ＦＰから突出す方向は、位置ずれ検出部ＴＥ１から位置ずれ検出部ＴＥ２に向かう方向とは反対側の方向である。平面視において、位置ずれ検出部ＴＥ２における第２部分ＳＰが第１部分ＦＰから突出す方向は、位置ずれ検出部ＴＥ２から位置ずれ検出部ＴＥ１に向かう方向とは反対側の方向である。
【０１４２】
また位置ずれ検出部ＴＥ１において第２部分ＳＰが第１部分ＦＰから突出す方向と、位置ずれ検出部ＴＥ２において第２部分ＳＰが第１部分ＦＰから突出す方向とは、互いに反対方向である。
【０１４３】
平面視において、位置ずれ検出部ＴＥ３における第４部分ＦＯＰが第３部分ＴＰから突出す方向は、位置ずれ検出部ＴＥ３から位置ずれ検出部ＴＥ４に向かう方向とは反対側の方向である。平面視において、位置ずれ検出部ＴＥ４における第４部分ＦＯＰが第３部分ＴＰから突出す方向は、位置ずれ検出部ＴＥ４から位置ずれ検出部ＴＥ３に向かう方向とは反対側の方向である。
【０１４４】
また位置ずれ検出部ＴＥ３において第２部分ＳＰが第１部分ＦＰから突出す方向と、位置ずれ検出部ＴＥ４において第２部分ＳＰが第１部分ＦＰから突出す方向とは、互いに反対方向である。位置ずれ検出部ＴＥ３において第２部分ＳＰが第１部分ＦＰから突出す方向と、位置ずれ検出部ＴＥ４において第２部分ＳＰが第１部分ＦＰから突出す方向とは、位置ずれ検出部ＴＥ１において第２部分ＳＰが第１部分ＦＰから突出す方向に対して垂直な方向である。
【０１４５】
図１９におけるＩＩＩ−ＩＩＩ線に沿う断面は、図３に示す構成と同様の構成を有している。導電層ＣＬ１の第１端部Ｅ１および第２端部Ｅ２の各々には、パッド電極ＰＤ１、ＰＤ２が電気的に接続されている。図１９における導電層ＣＬ２の第１端部Ｅ１および第２端部Ｅ２の各々にも同様に、パッド電極が電気的に接続されている。また導電層ＣＬ３、ＣＬ４の第５端部Ｅ５および第６端部Ｅ６の各々にも同様に、パッド電極が電気的に接続されている。
【０１４６】
図１９におけるＸＸ−ＸＸ線に沿う断面は、図２０に示す構成を有している。図２０に示されるように、配線層ＩＮ１Ａ１の第４端部Ｅ４および配線層ＩＮ１Ａ２の第４端部Ｅ４の各々には、パッド電極ＰＤ４が電気的に接続されている。図１９における配線層ＩＮ１Ａ３の第８端部Ｅ８および配線層ＩＮ１Ａ４の第８端部Ｅ８の各々にも同様に、パッド電極が電気的に接続されている。
【０１４７】
図２０に示されるように、これらのパッド電極は層間絶縁層ＩＬ２上に形成されている。これらのパッド電極上には保護層ＩＬ３が形成されており、保護層ＩＬ３にはこれらのパッド電極の各々の一部表面を露出する開口ＯＰ４が設けられている。
【０１４８】
なお第４の例の上記以外の構成は、第３の例の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１４９】
第４の例においても、第３の例と同様の効果を得ることができる。
＜第５の例＞
図２１に示されるように、第５の例の構成は、第３の例の構成と比較して、位置ずれ検出部ＴＥ１、ＴＥ２、ＴＥ３、ＴＥ４の各々の配線層ＩＮ１Ａ１、ＩＮ１Ａ２、ＩＮ１Ａ３、ＩＮ１Ａ４が互いに別体として構成されている点において異なっている。
【０１５０】
位置ずれ検出部ＴＥ１の第１端部Ｅ１、第２端部Ｅ２、第３端部Ｅ３には、それぞれパッド電極ＰＤ１、ＰＤ２、ＰＤ３が電気的に接続されている。位置ずれ検出部ＴＥ２の第１端部Ｅ１、第２端部Ｅ２、第４端部Ｅ４には、それぞれパッド電極ＰＤ１、ＰＤ２、ＰＤ４が電気的に接続されている。
【０１５１】
位置ずれ検出部ＴＥ３の第５端部Ｅ５、第６端部Ｅ６、第８端部Ｅ８には、それぞれパッド電極ＰＤ５、ＰＤ６、ＰＤ８が電気的に接続されている。位置ずれ検出部ＴＥ４の第５端部Ｅ５、第６端部Ｅ６、第７端部Ｅ７には、それぞれパッド電極ＰＤ５、ＰＤ６、ＰＤ７が電気的に接続されている。
【０１５２】
位置ずれ検出部ＴＥ１の第４端部Ｅ４、位置ずれ検出部ＴＥ２の第３端部Ｅ３、位置ずれ検出部ＴＥ３の第７端部Ｅ７および位置ずれ検出部ＴＥ４の第８端部Ｅ８の各々には、共通のパッド電極ＰＤ１０が電気的に接続されている。
【０１５３】
なお第５の例の上記以外の構成は、第３の例の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１５４】
第５の例においても、第３の例と同様の効果を得ることができる。
（実施の形態２）
図２２に示されるように、本実施の形態の構成は、図１５に示される第３の例の構成と比較して、導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が互いに一体に構成されている点、配線層ＩＮ２Ａが十字形状ではなく一直線上に延びている点などにおいて異なっている。
【０１５５】
本実施の形態では、導電層ＣＬ１の第２部分ＳＰと、導電層ＣＬ２の第２部分ＳＰと、導電層ＣＬ３の第４部分ＦＯＰと、導電層ＣＬ４の第４部分ＦＯＰとが互いに接続されている。導電層ＣＬ１の第２部分ＳＰと、導電層ＣＬ２の第２部分ＳＰと、導電層ＣＬ３の第４部分ＦＯＰと、導電層ＣＬ４の第４部分ＦＯＰとは一体化されて、平面視において十字形状を有している。
【０１５６】
配線層ＩＮ２Ａは、上述のとおり一直線状に延びた形状を有している。配線層ＩＮ２Ａは、平面視において導電層ＣＬ３、ＣＬ４の各々の第３部分ＴＰ、第４部分ＦＯＰの双方と重畳するように配置されている。配線層ＩＮ２Ａは、１つのコンタクトプラグ導電層ＣＣＬ１を介在して、一体化された導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４に電気的に接続されている。コンタクトプラグ導電層ＣＣＬ１は、導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４の全てが接続された十字形状の中心部（交差部）に接続されている。
【０１５７】
図２３に示されるように、コンタクトプラグ導電層ＣＣＬ１は、層間絶縁層ＩＬ１のコンタクトホールＣＨ１内に配置されている。層間絶縁層ＩＬ１上には、配線層ＩＮ２Ａが配置されている。
【０１５８】
図２４に示されるように、層間絶縁層ＩＬ１には、導電層ＣＬ１の第１端部Ｅ１に達するコンタクトホールＣＨ２と、導電層ＣＬ２の第２端部Ｅ２に達するコンタクトホールＣＨ３とが設けられている。コンタクトホールＣＨ２内にはコンタクトプラグ導電層ＣＣＬ２が配置されている。コンタクトホールＣＨ３内にはコンタクトプラグ導電層ＣＣＬ３が配置されている。
【０１５９】
層間絶縁層ＩＬ１上には、配線層ＩＮ２Ａ以外に、配線層ＩＮ２Ｂ、ＩＮ２Ｃなどを含む複数の配線層が配置されている。なお図２２には図の簡略化のため、配線層ＩＮ２Ｂ、ＩＮ２Ｃなどの図示は省略されている。
【０１６０】
配線層ＩＮ２Ｂは、コンタクトプラグ導電層ＣＣＬ２を介在して導電層ＣＬ１の第１端部Ｅ１に電気的に接続されている。配線層ＩＮ２Ｃは、コンタクトプラグ導電層ＣＣＬ３を介在して導電層ＣＬ２の第２端部Ｅ２に電気的に接続されている。
【０１６１】
また図示はされていないが、導電層ＣＬ１の第２端部Ｅ２と、導電層ＣＬ２の第１端部Ｅ１と、導電層ＣＬ３の第５端部Ｅ５および第６端部Ｅ６と、導電層ＣＬ４の第５端部Ｅ５および第６端部Ｅ６との各々にも配線層が電気的に接続されている。
【０１６２】
図２２に示されるように、位置ずれ検出部ＴＥ１の第１端部Ｅ１、第２端部Ｅ２には、それぞれパッド電極ＰＤ１、ＰＤ２が電気的に接続されている。位置ずれ検出部ＴＥ２の第１端部Ｅ１、第２端部Ｅ２には、それぞれパッド電極ＰＤ１、ＰＤ２が電気的に接続されている。
【０１６３】
位置ずれ検出部ＴＥ３の第５端部Ｅ５、第６端部Ｅ６には、それぞれパッド電極ＰＤ５、ＰＤ６が電気的に接続されている。位置ずれ検出部ＴＥ４の第５端部Ｅ５、第６端部Ｅ６には、それぞれパッド電極ＰＤ５、ＰＤ６が電気的に接続されている。
【０１６４】
配線層ＩＮ２Ａの第１端部Ｅ１１、第２端部Ｅ１２には、それぞれパッド電極ＰＤ１１、ＰＤ１２が電気的に接続されている。
【０１６５】
上記の各パッド電極は、図２４で示すような配線層を介在して、導電層の各端部と電気的に接続されている。
【０１６６】
なお実施の形態２の上記以外の構成は、第３の例の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１６７】
図２２の構成から、図２５に示されるような電気回路が構成される。
次に、本実施の形態の製造方法について説明する。
【０１６８】
本実施の形態の製造方法は、図４（Ａ）、（Ｂ）〜図６（Ａ）、（Ｂ）、図２および図３に示す製造方法と同様の工程を経る。具体的には以下のとおりである。
【０１６９】
図４（Ａ）、（Ｂ）に示されるように、半導体基板ＳＢの主表面ＭＳ上に絶縁層ＦＬが形成される。この絶縁層ＦＬ上に、図２２に示される導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が一体化されて形成される。具体的には、導電層ＣＬ１の第２部分ＳＰと、導電層ＣＬ２の第２部分ＳＰと、導電層ＣＬ３の第４部分ＦＯＰと、導電層ＣＬ４の第４部分ＦＯＰとが互いに接続されるように導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が形成される。
【０１７０】
図５（Ａ）、（Ｂ）に示されるように、導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４を覆うように絶縁層ＦＬ上に層間絶縁層ＩＬ１が形成される。層間絶縁層ＩＬ１には、図２２〜図２４に示されるコンタクトホールＣＨ１、ＣＨ２、ＣＨ３を含む複数のコンタクトホールが形成される。特にコンタクトホールＣＨ１は、層間絶縁層ＩＬ１の上面から一体化された導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４に達するように形成される。
【０１７１】
この後、コンタクトホールＣＨ１を含む複数のコンタクトホールの各々の内部にコンタクトプラグ導電層が形成される。特に、コンタクトホールＣＨ１内にはコンタクトプラグ導電層ＣＣＬ１が形成される。
【０１７２】
コンタクトプラグ導電層ＣＣＬ１は、一体化された導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４に電気的に接続するように形成される。
【０１７３】
図６（Ａ）、（Ｂ）に示されるように、層間絶縁層ＩＬ１の上に配線層が形成される。この配線層としては、図２２〜図２４に示される配線層ＩＮ２Ａ、ＩＮ２Ｂ、ＩＮ２Ｃを含む複数の配線層が形成される。特に配線層ＩＮ２Ａは、第１端部Ｅ１１および第２端部Ｅ１２を有し、第１端部Ｅ１１および第２端部Ｅ１２の間においてコンタクトプラグ導電層ＣＣＬ１に接続するように形成される。
【０１７４】
この後、図２および図３を用いて説明したのと同様に、層間絶縁層ＩＬ２、ビアホール、ビアプラグ導電層、パッド電極、保護層ＩＬ３などが形成される。この後に、後述する位置ずれ量が検出されることにより本実施の形態の半導体装置が製造される。
【０１７５】
本実施の形態によれば、上述した実施の形態１の第３の例と同様にして、位置ずれの検出を行なうことができる。具体的には、以下のとおりである。
【０１７６】
本実施の形態においては、図２２に示されるように、Ｙ方向に１対の位置ずれ検出部ＴＥ１、ＴＥ２が配置されている。この位置ずれ検出部ＴＥ１における第２部分ＳＰが第１部分ＦＰから突き出す方向と、位置ずれ検出部ＴＥ２における第２部分ＳＰが第１部分ＦＰから突き出す方向とが互いに反対方向である。この構成において、コンタクトホールＣＨ１１、ＣＨ１２が矢印Ａ１方向にずれた場合、図２５に示されるように、位置ずれ検出部ＴＥ１の抵抗Ｒｋはシフト量ＣＴshiftの抵抗分Ｒｓだけ減少する（Ｒｋ−Ｒｓ）。一方、位置ずれ検出部ＴＥ２の抵抗Ｒｋはシフト量ＣＴshiftの抵抗分Ｒｓだけ増加する（Ｒｋ＋Ｒｓ）。よって１対の位置ずれ検出部ＴＥ１、ＴＥ２における測定値の差分を２で割るとＲｓが求められる（Ｒｓ＝｛（Ｒｃｔ＋Ｒｋ＋Ｒｓ）−（Ｒｃｔ＋Ｒｋ−Ｒｓ）｝／２）。このため上記で得られた抵抗値Ｒｓから、図２６に示されるシフト量ＣＴshiftの変化に対する抵抗値Ｒｓの変化のグラフに基づいてシフト量ＣＴshiftを求めることができる。
【０１７７】
本実施の形態においては、第３の例と同じ効果を得ることができる。
また導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が一体化されているため、導電層の数を削減することができる。
【０１７８】
（実施の形態３）
図２７に示されるように、本実施の形態の構成は、図１５に示す第３の例の構成と比較して、下層の導電層の形状と上層の配線層の形状とを入れ替えた点において異なっている。具体的には以下のとおりである。
【０１７９】
位置ずれ検出部ＴＥ１、ＴＥ２、ＴＥ３、ＴＥ４の各々が配置されている。位置ずれ検出部ＴＥ１は、導電層ＣＬ１（第１導電部）と、コンタクトプラグ導電層ＣＣＬ１（第１コンタクト導電層、第１導電層）と、配線層ＩＮ３Ａ（第１配線層、第１配線パターン）とを有している。導電層ＣＬ１は、平面視において直線状に延びており、第１端部Ｅ２１および第２端部Ｅ２２を有している。
【０１８０】
位置ずれ検出部ＴＥ２は、導電層ＣＬ２（第１導電部）と、コンタクトプラグ導電層ＣＣＬ２（第１コンタクト導電層、第２導電層）と、配線層ＩＮ３Ｂ（第１配線層、第２配線パターン）とを有している。導電層ＣＬ２は、平面視において直線状に延びており、第１端部Ｅ２１および第２端部Ｅ２２を有している。導電層ＣＬ２は、導電層ＣＬ１と同じ方向に延びている。
【０１８１】
位置ずれ検出部ＴＥ３は、導電層ＣＬ３（第１導電部）と、コンタクトプラグ導電層ＣＣＬ３（第１コンタクト導電層、第２導電層）と、配線層ＩＮ３Ｃ（第１配線層、第２配線パターン）とを有している。導電層ＣＬ３は、平面視において直線状に延びており、第１端部Ｅ２１および第２端部Ｅ２２を有している。導電層ＣＬ３は、導電層ＣＬ１、Ｃｌ２の延びる方向と交差する方向、たとえば垂直な方向に延びている。
【０１８２】
位置ずれ検出部ＴＥ４は、導電層ＣＬ４（第１導電部）と、コンタクトプラグ導電層ＣＣＬ４（第１コンタクト導電層、第２導電層）と、配線層ＩＮ３Ｄ（第１配線層、第２配線パターン）とを有している。導電層ＣＬ４は、平面視において直線状に延びており、第１端部Ｅ２１および第２端部Ｅ２２を有している。導電層ＣＬ４は、導電層ＣＬ１、Ｃｌ２の延びる方向と交差する方向、たとえば垂直な方向に延びている。また導電層ＣＬ４は、導電層ＣＬ３と同じ方向に延びている。
【０１８３】
導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４は、互いに一体に構成されている。具体的には導電層ＣＬ１の第２端部Ｅ２２と、導電層ＣＬ２の第２端部Ｅ２２と、導電層ＣＬ３の第２端部Ｅ２２と、導電層ＣＬ４の第２端部Ｅ２２とが、互いに接続されている。これにより一体化された導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４（第１導電部）は、平面視において十字形状を有している。
【０１８４】
導電層ＣＬ１、ＣＬ２が一体に構成される場合、導電層ＣＬ１と導電層ＣＬ２とは一直線に延びる形状を構成する。この場合、導電層ＣＬ１の第１端部Ｅ２１を一体化された一直線形状の導電層ＣＬ１、ＣＬ２の第１端部とみなし、導電層ＣＬ２の第１端部Ｅ２１を一体化された一直線形状の導電層ＣＬ１、ＣＬ２の第２端部とみなすこともできる。
【０１８５】
また導電層ＣＬ３、ＣＬ４が一体に構成される場合、導電層ＣＬ３と導電層ＣＬ４とは一直線に延びる形状を構成する。この場合、上記と同様に、導電層ＣＬ３の第１端部Ｅ２１を一体化された一直線形状の導電層ＣＬ３、ＣＬ４の第１端部とみなし、導電層ＣＬ４の第１端部Ｅ２１を一体化された一直線形状の導電層ＣＬ３、ＣＬ４の第２端部とみなすこともできる。
【０１８６】
導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４を覆うように層間絶縁層ＩＬ１（図２８、図２９）が配置されている。この層間絶縁層ＩＬ１は、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４を有している。コンタクトホールＣＨ１（第１コンタクトホール、第１貫通孔）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ１の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達している。コンタクトホールＣＨ２（第１コンタクトホール、第２貫通孔）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ２の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達している。
【０１８７】
コンタクトホールＣＨ３（第１コンタクトホール、第２貫通孔）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ３の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達している。コンタクトホールＣＨ４（第１コンタクトホール、第２貫通孔）は、層間絶縁層ＩＬ１の上面から導電層ＣＬ４の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達している。
【０１８８】
コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４の各々には、コンタクトプラグ導電層ＣＣＬ１、ＣＣＬ２、ＣＣＬ３、ＣＣＬ４が配置されている。コンタクトプラグ導電層ＣＣＬ１はコンタクトホールＣＨ１内に配置され、かつ導電層ＣＬ１の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続されている。コンタクトプラグ導電層ＣＣＬ２はコンタクトホールＣＨ２内に配置され、かつ導電層ＣＬ２の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続されている。
【０１８９】
コンタクトプラグ導電層ＣＣＬ３はコンタクトホールＣＨ３内に配置され、かつ導電層ＣＬ３の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続されている。コンタクトプラグ導電層ＣＣＬ４はコンタクトホールＣＨ４内に配置され、かつ導電層ＣＬ４の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続されている。
【０１９０】
層間絶縁層ＩＬ１上には、配線層ＩＮ３Ａ、ＩＮ３Ｂ、ＩＮ３Ｃ、ＩＮ３Ｄが配置されている。配線層ＩＮ３Ａ、ＩＮ３Ｂ、ＩＮ３Ｃ、ＩＮ３Ｄの各々は、互いに別体となるように構成されている。
【０１９１】
配線層ＩＮ３Ａは、第１部分ＦＰと、第２部分ＳＰとを有している。配線層ＩＮ３Ａの第１部分ＦＰは、第３端部Ｅ２３および第４端部Ｅ２４を有している。配線層ＩＮ３Ａの第２部分ＳＰは、平面視において、第３端部Ｅ２３および第４端部Ｅ２４の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。配線層ＩＮ３Ａは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ１と接続されている。
【０１９２】
配線層ＩＮ３Ｂは、第１部分ＦＰと、第２部分ＳＰとを有している。配線層ＩＮ３Ｂの第１部分ＦＰは、第３端部Ｅ２３および第４端部Ｅ２４を有している。配線層ＩＮ３Ｂの第２部分ＳＰは、平面視において、第３端部Ｅ２３および第４端部Ｅ２４の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。配線層ＩＮ３Ｂは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ２と接続されている。
【０１９３】
配線層ＩＮ３Ａの第１部分ＦＰと配線層ＩＮ３Ｂの第１部分ＦＰとは互いに同じ方向に延びている。配線層ＩＮ３Ａの第２部分ＳＰが第１部分ＦＰから突出する第１方向と、配線層ＩＮ３Ｂの第２部分ＳＰが第１部分ＦＰから突出する第２方向とは、互いに反対方向である。
【０１９４】
配線層ＩＮ３Ｃは、第１部分ＦＰと、第２部分ＳＰとを有している。配線層ＩＮ３Ｃの第１部分ＦＰは、第３端部Ｅ２３および第４端部Ｅ２４を有している。配線層ＩＮ３Ｃの第２部分ＳＰは、平面視において、第３端部Ｅ２３および第４端部Ｅ２４の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。配線層ＩＮ３Ｃは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ３と接続されている。
【０１９５】
配線層ＩＮ３Ｄは、第１部分ＦＰと、第２部分ＳＰとを有している。配線層ＩＮ３Ｄの第１部分ＦＰは、第３端部Ｅ２３および第４端部Ｅ２４を有している。配線層ＩＮ３Ｄの第２部分ＳＰは、平面視において、第３端部Ｅ２３および第４端部Ｅ２４の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出している。配線層ＩＮ３Ｄは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ４と接続されている。
【０１９６】
配線層ＩＮ３Ｃ、ＩＮ３Ｄの第１部分ＦＰの各々は、平面視において配線層ＩＮ３Ａ、ＩＮ３Ｂの第１部分ＦＰと交差する方向、たとえば垂直な方向に延びている。配線層ＩＮ３Ｃの第１部分ＦＰと配線層ＩＮ３Ｄの第１部分ＦＰとは互いに同じ方向に延びている。
【０１９７】
配線層ＩＮ３Ｃの第２部分ＳＰが第１部分ＦＰから突出する方向は、配線層ＩＮ３Ａの第２部分ＳＰが第１部分ＦＰから突出する方向と垂直な方向である。また配線層ＩＮ３Ｄの第２部分ＳＰが第１部分ＦＰから突出する方向は、配線層ＩＮ３Ａの第２部分ＳＰが第１部分ＦＰから突出する方向と垂直な方向である。配線層ＩＮ３Ｃの第２部分ＳＰが第１部分ＦＰから突出する方向と、配線層ＩＮ３Ｄの第２部分ＳＰが第１部分ＦＰから突出する方向とは、互いに反対方向である。
【０１９８】
また本実施の形態においては、図１６に示される第３の例と同様、位置ずれ検出部ＴＥ１、ＴＥ２、ＴＥ３、ＴＥ４の第１端部Ｅ２１、第２端部Ｅ２２、第３端部Ｅ２３には、それぞれパッド電極が電気的に接続されている。
【０１９９】
なお実施の形態３の上記以外の構成は、第３の例の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０２００】
図２７の構成から、図１７と同様の電気回路が構成される。
次に、本実施の形態の製造方法について説明する。
【０２０１】
図３０（Ａ）、（Ｂ）に示されるように、半導体基板ＳＢの主表面ＭＳ上に絶縁層ＦＬが形成される。この絶縁層ＦＬ上に、導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が一体化されて形成される。具体的には、導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４の各々は、平面視において直線状に延びるように形成され、かつ第１端部Ｅ２１および第２端部Ｅ２２を有するように形成される。
【０２０２】
導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４は、互いに一体となるよう形成される。具体的には導電層ＣＬ１の第２端部Ｅ２２と、導電層ＣＬ２の第２端部Ｅ２２と、導電層ＣＬ３の第２端部Ｅ２２と、導電層ＣＬ４の第２端部Ｅ２２とが、互いに接続される。これにより一体化された導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４（第１導電部）は、平面視において十字形状を有するように形成される。
【０２０３】
図３１（Ａ）、（Ｂ）に示されるように、導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４を覆うように絶縁層ＦＬ上に層間絶縁層ＩＬ１が形成される。層間絶縁層ＩＬ１には、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４を含む複数のコンタクトホールが形成される。
【０２０４】
コンタクトホールＣＨ１は、層間絶縁層ＩＬ１の上面から一体化された導電層ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４に達するように形成される。コンタクトホールＣＨ１は、層間絶縁層ＩＬ１の上面から導電層ＣＬ１の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達するように形成される。コンタクトホールＣＨ２は、層間絶縁層ＩＬ１の上面から導電層ＣＬ２の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達するように形成される。
【０２０５】
コンタクトホールＣＨ３は、層間絶縁層ＩＬ１の上面から導電層ＣＬ３の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達するように形成される。コンタクトホールＣＨ４は、層間絶縁層ＩＬ１の上面から導電層ＣＬ４の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に達するように形成される。
【０２０６】
コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４の各々の内部には、コンタクトプラグ導電層ＣＣＬ１、ＣＣＬ２、ＣＣＬ３、ＣＣＬ４が形成される。コンタクトプラグ導電層ＣＣＬ１はコンタクトホールＣＨ１内に形成され、かつ導電層ＣＬ１の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続するように形成される。コンタクトプラグ導電層ＣＣＬ２はコンタクトホールＣＨ２内に形成され、かつ導電層ＣＬ２の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続するように形成される。
【０２０７】
コンタクトプラグ導電層ＣＣＬ３はコンタクトホールＣＨ３内に形成され、かつ導電層ＣＬ３の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続するように形成される。コンタクトプラグ導電層ＣＣＬ４はコンタクトホールＣＨ４内に形成され、かつ導電層ＣＬ４の第１端部Ｅ２１と第２端部Ｅ２２との間の部分に電気的に接続するように形成される。
【０２０８】
図２８および図２９に示されるように、層間絶縁層ＩＬ１の上に配線層ＩＮ３Ａ、ＩＮ３Ｂ、ＩＮ３Ｃ、ＩＮ３Ｄが形成される。
【０２０９】
配線層ＩＮ３Ａ、ＩＮ３Ｂ、ＩＮ３Ｃ、ＩＮ３Ｄの各々は、第３端部Ｅ２３および第４端部Ｅ２４を有する第１部分ＦＰと、平面視において、第３端部Ｅ２３および第４端部Ｅ２４の間において第１部分ＦＰに接続され、かつ第１部分ＦＰから突出する第２部分ＳＰとを有するように形成される。
【０２１０】
配線層ＩＮ３Ａは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ１と接続されるように形成される。配線層ＩＮ３Ｂは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ２と接続されるように形成される。配線層ＩＮ３Ｃは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ３と接続されるように形成される。配線層ＩＮ３Ｄは、第２部分ＳＰにおいてコンタクトプラグ導電層ＣＣＬ４と接続されるように形成される。
【０２１１】
配線層ＩＮ３Ａの第１部分ＦＰと配線層ＩＮ３Ｂの第１部分ＦＰとは互いに同じ方向に延びるように形成される。配線層ＩＮ３Ａの第２部分ＳＰが第１部分ＦＰから突出する第１方向と、配線層ＩＮ３Ｂの第２部分ＳＰが第１部分ＦＰから突出する第２方向とは、互いに反対方向である。
【０２１２】
配線層ＩＮ３Ｃ、ＩＮ３Ｄの第１部分ＦＰの各々は、平面視において配線層ＩＮ３Ａ、ＩＮ３Ｂの第１部分ＦＰと交差する方向、たとえば垂直な方向に延びるように形成される。配線層ＩＮ３Ｃの第１部分ＦＰと配線層ＩＮ３Ｄの第１部分ＦＰとは互いに同じ方向に延びている。
【０２１３】
配線層ＩＮ３Ｃの第２部分ＳＰが第１部分ＦＰから突出する方向は、配線層ＩＮ３Ａの第２部分ＳＰが第１部分ＦＰから突出する方向と垂直な方向である。また配線層ＩＮ３Ｄの第２部分ＳＰが第１部分ＦＰから突出する方向は、配線層ＩＮ３Ａの第２部分ＳＰが第１部分ＦＰから突出する方向と垂直な方向である。配線層ＩＮ３Ｃの第２部分ＳＰが第１部分ＦＰから突出する方向と、配線層ＩＮ３Ｄの第２部分ＳＰが第１部分ＦＰから突出する方向とは、互いに反対方向である。
【０２１４】
この後、図２および図３を用いて説明したのと同様に、層間絶縁層ＩＬ２、ビアホール、ビアプラグ導電層、パッド電極、保護層ＩＬ３などが形成される。この後に、第３の例で説明したのと同様の方法で位置ずれ量が検出されることにより本実施の形態の半導体装置が製造される。
【０２１５】
本実施の形態においては、第３の例と同じ効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２１６】
ＣＣＬ１〜ＣＣＬ４，ＣＣＬ１１〜ＣＣＬ１４  コンタクトプラグ導電層、ＣＨ１〜ＣＨ４，ＣＨ１１〜ＣＨ１４  コンタクトホール、ＣＬ，ＣＬ１〜ＣＬ４  導電層、ＤＬＲ  ダイシングライン領域、Ｅ１，Ｅ１１，Ｅ２１  第１端部、Ｅ２，Ｅ１２，Ｅ２２  第２端部、Ｅ３，Ｅ２３  第３端部、Ｅ４，Ｅ２４  第４端部、Ｅ５  第５端部、Ｅ６  第６端部、Ｅ７  第７端部、Ｅ８  第８端部、ＦＬ  絶縁層、ＦＯＰ  第４部分、ＦＰ  第１部分、ＩＬ１，ＩＬ２  層間絶縁層、ＩＬ３  保護層、ＩＭ  電流計、ＩＮ１Ａ１〜ＩＮ１Ａ４，ＩＮ１Ａ〜ＩＮ１Ｃ，ＩＮ２Ａ〜ＩＮ２Ｃ，ＩＮ３Ａ〜ＩＮ３Ｄ  配線層、ＭＳ  主表面、ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４  開口、ＰＤ，ＰＤ１〜ＰＤ８，ＰＤ１０〜ＰＤ１２  パッド電極、ＰＳ  電源、ＳＢ  半導体基板、ＳＨ  ショット領域、ＳＰ  第２部分、ＴＥ，ＴＥ１〜ＴＥ４  位置ずれ検出部、ＴＰ  第３部分、ＶＣＬ１〜ＶＣＬ４  ビアプラグ導電層、ＶＨ１〜ＶＨ４  ビアホール、ＶＭ  電圧計、ＷＦ  半導体ウエハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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