(57)【要約】【課題】低電源電圧で使用が可能な電源電圧監視回路を提供する。【解決手段】電源電圧監視回路は、入力端子と、出力端子と、接地端子と、入力端子に印加される電源電圧から分圧電圧を生成する抵抗を含む分圧回路と、電源電圧に基づき、参照電圧を生成する参照電圧源と、電源電圧に基づき、参照電圧よりも大きいレギュレータ電圧を生成するレギュレータ電圧源と、レギュレータ電圧を駆動源とし、参照電圧と分圧電圧とを比較して第１の二値化出力信号を生成するコンパレータと、コンパレータに応動する第１スイッチング手段と、参照電圧を駆動源とし、分圧電圧に応動する第２の二値変換手段と、を有する。第１スイッチング手段は、第１の二値化出力信号と第２の二値化出力信号との論理演算で生成された論理演算出力信号に基づき、電源電圧の大きさを監視した二値の電源電圧監視出力信号を出力端子に出力する。【選択図】図１
2019184333.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
接地端子と、
前記入力端子に印加される電源電圧から第１分圧電圧及び第２分圧電圧を生成する分圧回路と、
前記電源電圧に基づき、参照電圧を生成する参照電圧源と、
前記電源電圧に基づき、前記参照電圧よりも大きいレギュレータ電圧を生成するレギュレータ電圧源と、
前記レギュレータ電圧を駆動源とし、前記参照電圧と前記第１分圧電圧とを比較し、第１の二値化出力信号を生成するコンパレータと、
その主導電路が前記出力端子と前記接地端子との間に接続され、前記第１の二値化出力信号に応動する第１スイッチング手段と、
前記参照電圧を駆動源とし、前記第２分圧電圧に応動して第２の二値化出力信号を生成する第２の二値変換手段と、を有し、
前記第１の二値化出力信号と前記第２の二値化出力信号の論理演算に応じて、前記電源電圧の大きさを監視する二値の電源電圧監視出力信号を生成する電源電圧監視回路。
【請求項２】
前記電源電圧監視出力信号は、前記第１の二値化出力信号と前記第２の二値化出力信号との論理和演算、否定論理和演算、論理積演算、及び否定論理積演算のうち少なくともいずれか１つの論理演算に基づき生成される請求項１に記載の電源電圧監視回路。
【請求項３】
その主導電路が前記第１スイッチング手段の主導電路と並列に接続され、前記第２の二値化出力信号に応動する第２スイッチング手段を有し、前記電源電圧監視出力信号は、前記第１スイッチング手段と前記第２スイッチング手段のワイヤードＯＲ演算に基づき生成される請求項１に記載の電源電圧監視回路。
【請求項４】
前記第２の二値変換手段はインバータを有し、前記インバータは入力側に印加される前記第２分圧電圧に応動して出力側から前記第２の二値化出力信号を出力し、前記第２スイッチング手段の入力側に前記第２二値化出力信号が印加される請求項３に記載の電源電圧監視回路。
【請求項５】
前記第２の二値化出力信号は、前記第１の二値化出力信号が遷移するときの電源電圧よりも低い電源電圧で遷移する請求項１に記載の電源電圧監視回路。
【請求項６】
前記第２分圧電圧は、前記第１分圧電圧よりも高電位に設定される請求項１に記載の電源電圧監視回路。
【請求項７】
前記分圧回路は、前記入力端子から前記接地端子に向かって直列に接続される第１抵抗、第２抵抗、及び第３抵抗を有し、
前記第１分圧電圧は前記第２抵抗と前記第３抵抗との接続点に生じ、前記第２分圧電圧は前記第１抵抗と前記第２抵抗との接続点に生じる請求項１に記載の電源電圧監視回路。
【請求項８】
前記分圧回路は、前記入力端子から前記接地端子に向かって直列に接続される第１抵抗、第２抵抗、第３抵抗、及び第４抵抗を有し、
前記第３抵抗と前記第４抵抗との接続点に前記第１の二値化出力信号に応動する第３スイッチング手段の出力が接続され、前記第３スイッチング手段のオン／オフ動作によって前記第１の分圧電圧が２つの値をもつ請求項７に記載の電源電圧監視回路。
【請求項９】
前記参照電圧源または前記レギュレータ電圧源は、リニアレギュレータ、デプレッション型電圧源、及びバンドギャップレファレンス回路から選ばれる請求項１に記載の電源電圧監視回路。
【請求項１０】
前記参照電圧源及び前記レギュレータ電圧源は、ともにリニアレギュレータである請求項９に記載の電源電圧監視回路。
【請求項１１】
前記参照電圧源は、デプレッション型電圧源及びバンドギャップレファレンス回路から選ばれる請求項９に記載の電源電圧監視回路。
【請求項１２】
前記参照電圧源はデプレッション型電圧源であり、前記レギュレータ電圧源はリニアレギュレータである請求項９に記載の電源電圧監視回路。
【請求項１３】
前記出力端子とプルアップ電圧との間にプルアップ抵抗が接続される請求項１〜１２のいずれか一項に記載の電源電圧監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧が所定の電圧よりも高いか低いかを監視する電源電圧監視回路に関する。
【背景技術】
【０００２】
電源電圧監視回路は、電源電圧が所定の電圧よりも例えば低い場合に外部に電源電圧監視出力信号を出力する。この電源電圧監視出力信号は、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などのイネーブル信号として用いられる。
【０００３】
特許文献１は、電源電圧検出精度の悪化を伴うことなく低い電源電圧まで動作可能な電源監視回路を提供する。特許文献１の電源監視回路は、所定の電圧基準値を発生する定電圧発生手段が動作不定に陥る低電源電圧領域において、定電圧発生手段出力と電源電圧の抵抗分割値とを比較するコンパレータのこれら２入力のうちいずれか一方を、制御手段を用いて別個の確実な所定電位に切り替えることにより、コンパレータ入力の不定による電源監視出力の誤りを防止する。また、特許文献１の図７は、電源電圧を定電圧回路の出力と比較して、電源電圧が定電圧回路の出力以下に低下した時に外部に監視信号を出力する電源監視回路の一般的な回路構成である。特許文献１は、図７の電源監視回路では、定電圧回路が正常機能するためにはある一定値以上の電源電圧を必要とするため、この一定値以下の低電源電圧領域では正常機能できず、電圧基準値、即ちコンパレータの入力状態が定まらないことにより電源監視出力が誤出力となる可能性が生じることを示唆する。
【０００４】
特許文献２は、ヒステリシス電圧の調整可能な電圧検出回路を提供する。特許文献２の電圧検出回路は、第１の電源と第２の電源の間に直列に接続された第１の抵抗、第２の抵抗、及び第３の抵抗を有し、第１の抵抗と第２の抵抗の接続点である出力端子から第１の電源と第２の電源の間の電位差の分圧値を出力する電圧分割回路を有する。さらに、基準電圧を発生させる基準電圧回路と、電圧分割回路の出力と基準電圧回路の出力に基づいた信号を受けて、電圧検出回路の出力として信号を出力するコンパレータと、を有する。さらに、第２の抵抗と第２の電源の間に、第３の抵抗と並列に接続されたスイッチと、コンパレータの出力に基づいた信号を受けて、スイッチを制御する信号を出力するヒステリシス電圧制御回路と、を有する。さらに、ヒステリシス電圧制御回路は、コンパレータの出力がリセット状態から初めて反転した場合は、スイッチをオンする信号を出力し、スイッチがＯＦＦの状態でコンパレータの出力が２回目以降で反転した場合は、スイッチをオンする信号を出力する。さらに、ヒステリシス電圧制御回路は、コンパレータの出力が入力される入力端子と、ヒステリシス電圧制御回路をリセット状態にするリセット信号が入力されるリセット入力端子と、スイッチ回路を制御する信号を出力する出力端子と、を有する。
【０００５】
特許文献３は、プロセスやばらつきや温度変化に対して依存性が小さく、ばらつきが小さい基準電圧を発生できる基準電圧発生回路及びそれを用いた電源装置を提供する。特許文献３の基準電圧発生回路は、ＮＭＯＳデプレッショントランジスタを定電流源とし、ＮＭＯＳデプレッショントランジスタとは閾値電圧が異なるＮＭＯＳトランジスタをＮＭＯＳデプレッショントランジスタに直列に結線することによって構成され、ＮＭＯＳデプレッショントランジスタのドレインが電源電圧に、ゲートとソースが出力電圧端子に、基板がＧＮＤ電位に接続されており、かつ、ＮＭＯＳトランジスタのドレインとゲートが出力電圧端子に、ソースと基板がＧＮＤ電位に接続された回路構成をもち、ＮＭＯＳデプレッショントランジスタは、出力電圧端子の電圧変化分と実質的に同じ大きさの電圧変化を閾値に与える基板バイアス係数をもち、かつエンハラスメント型にならない程度の閾値電圧をもつ。
【０００６】
特許文献４は、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供する。特許文献４の電源装置は、出力トランジスタと、出力トランジスタを用いて電源電圧から出力電圧を生成する電源回路と、デプレッション型トランジスタを用いて出力トランジスタのリーク電流を吸収するリーク電流吸収回路と、を有する。また、特許文献４は、回路規模縮小と低消費電流化とのトレードオフを解消することのできる基準電流生成回路を提供する。特許文献４の基準電流生成回路は、デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、基準電圧から基準電流を生成する電圧／電流変換部と、を有する。さらに、特許文献４の電源装置は、電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、出力電圧に応じた帰還電圧と参照電圧とが一致するように電源電圧から出力電圧を生成する電源ブロックと、を有するものであって、内部電源電圧生成ブロックは、基準電流生成回路と、基準電流を用いて内部電源電圧を生成する内部電源電圧生成回路と、を含む。
【０００７】
特許文献５は、定電圧回路を不要とすることで、電源電圧を低電圧まで監視することが可能な電源電圧監視回路を提供する。特許文献５の電源電圧監視回路は、電源電圧を分圧する分圧手段と、分圧された分圧電圧とゼロ電圧を入力し、かつ両電圧を比較して比較結果を出力するコンパレータと、コンパレータの出力により監視信号を出力する出力トランジスタ手段とを備えており、コンパレータは、入力段差動アンプを構成するトランジスタ対に面積比を持たせ、当該面積比から得られるオフセット電圧と分圧電圧とを比較する構成である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許３１７９４４４号公報
【特許文献２】特開２００４−１９８３３５号公報
【特許文献３】特許４３９７２１１号公報
【特許文献４】特許５７６７８４７号公報
【特許文献５】特開２００１−３０６１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の各特許文献に開示される技術分野に関わり、例えば電源電圧が比較的低い場合でも、電源電圧が所定の電圧よりも高いか低いかを監視することができる電源電圧監視回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
入力端子と、
出力端子と、
接地端子と、
前記入力端子に印加される電源電圧から第１分圧電圧及び第２分圧電圧を生成する分圧回路と、
前記電源電圧に基づき、参照電圧を生成する参照電圧源と、
前記電源電圧に基づき、前記参照電圧よりも大きいレギュレータ電圧を生成するレギュレータ電圧源と、
前記レギュレータ電圧を駆動源とし、前記参照電圧と前記第１分圧電圧とを比較し、第１の二値化出力信号を生成するコンパレータと、
その主導電路が前記出力端子と前記接地端子との間に接続され、前記第１の二値化出力信号に応動する第１スイッチング手段と、
前記参照電圧を駆動源とし、前記第２分圧電圧に応動して第２の二値化出力信号を生成する第２の二値変換手段と、を有し、
前記第１の二値化出力信号と前記第２の二値化出力信号の論理演算に応じて、前記電源電圧の大きさを監視する二値の電源電圧監視出力信号を生成する電源電圧監視回路。
【００１１】
本発明に係る一態様の電源電圧監視回路において、前記電源電圧監視出力信号は、前記第１の二値化出力信号と前記第２の二値化出力信号との論理和演算、否定論理和演算、論理積演算、及び否定論理積演算のうち少なくともいずれか１つの論理演算に基づき生成される請求項１に記載の電源電圧監視回路。
【００１２】
本発明に係る一態様の電源電圧監視回路において、その主導電路が前記第１スイッチング手段の主導電路と並列に接続され、前記第２の二値化出力信号に応動する第２スイッチング手段を有し、前記電源電圧監視出力信号は、前記第１スイッチング手段と前記第２スイッチング手段のワイヤードＯＲ演算に基づき生成される請求項１に記載の電源電圧監視回路。
【００１３】
本発明に係る一態様の電源電圧監視回路において、前記第２の二値変換手段はインバータを有し、前記インバータは入力側に印加される前記第２分圧電圧に応動して出力側から前記第２の二値化出力信号を出力し、前記第２スイッチング手段の入力側に前記第２二値化出力信号が印加される請求項３に記載の電源電圧監視回路。
【００１４】
本発明に係る一態様の電源電圧監視回路において、前記第２の二値化出力信号は、前記第１の二値化出力信号が遷移するときの電源電圧よりも低い電源電圧で遷移する請求項１に記載の電源電圧監視回路。
【００１５】
本発明に係る一態様の電源電圧監視回路において、前記第２分圧電圧は、前記第１分圧電圧よりも高電位に設定される請求項１に記載の電源電圧監視回路。
【００１６】
本発明に係る一態様の電源電圧監視回路において、前記分圧回路は、前記入力端子から前記接地端子に向かって直列に接続される第１抵抗、第２抵抗、及び第３抵抗を有し、
前記第１分圧電圧は前記第２抵抗と前記第３抵抗との接続点に生じ、前記第２分圧電圧は前記第１抵抗と前記第２抵抗との接続点に生じる請求項１に記載の電源電圧監視回路。
【００１７】
本発明に係る一態様の電源電圧監視回路において、前記分圧回路は、前記入力端子から前記接地端子に向かって直列に接続される第１抵抗、第２抵抗、第３抵抗、及び第４抵抗を有し、
前記第３抵抗と前記第４抵抗との接続点に前記第１の二値化出力信号に応動する第３スイッチング手段の出力が接続され、前記第３スイッチング手段のオン／オフ動作によって前記第１の分圧電圧が２つの値をもつ請求項７に記載の電源電圧監視回路。
【００１８】
本発明に係る一態様の電源電圧監視回路において、前記参照電圧源または前記レギュレータ電圧源は、リニアレギュレータ、デプレッション型電圧源、及びバンドギャップレファレンス回路から選ばれる請求項１に記載の電源電圧監視回路。
【００１９】
本発明に係る一態様の電源電圧監視回路において、前記参照電圧源及び前記レギュレータ電圧源は、ともにリニアレギュレータである請求項９に記載の電源電圧監視回路。
【００２０】
本発明に係る一態様の電源電圧監視回路において、前記参照電圧源は、デプレッション型電圧源及びバンドギャップレファレンス回路から選ばれる請求項９に記載の電源電圧監視回路。
【００２１】
本発明に係る一態様の電源電圧監視回路において、前記参照電圧源はデプレッション型電圧源であり、前記レギュレータ電圧源はリニアレギュレータである請求項９に記載の電源電圧監視回路。
【００２２】
本発明に係る一態様の電源電圧監視回路において、前記出力端子とプルアップ電圧との間にプルアップ抵抗が接続される請求項１〜１２のいずれか一項に記載の電源電圧監視回路。
【発明の効果】
【００２３】
本発明に係る電源電圧監視回路は、コンパレータが正常な回路動作に入るまでの電源電圧が比較的低い領域において、コンパレータの回路動作よりも先行して低電源電圧で動作する回路部を有し、この回路部で電源電圧監視出力信号を所定の値に維持するようにしたので、低電源電圧でも正常な回路動作を実行することができる
【図面の簡単な説明】
【００２４】
【図１】本発明に係る電源電圧監視回路の第１実施形態を示す回路図である。
【図２】本発明に係る電源電圧監視回路の第２実施形態を示す回路図である。
【図３】図２の電源電圧監視回路のタイミングチャートを示す。
【図４】本発明に係る電源電圧監視回路の第３実施形態を示す回路図である。
【図５】図４の電源電圧監視回路のタイミングチャートを示す。
【図６】本発明に係る電源電圧監視回路の第４実施形態を示す回路図である。
【図７】図６の電源電圧監視回路のタイミングチャートを示す。
【図８】本発明に係る参照電圧源またはレギュレータ電圧源に用いられるデプレッション型電圧源の回路構成を示す。
【図９】本発明に係る参照電圧源またはレギュレータ電圧源に用いられるデプレッション型電圧源の別の回路構成を示す。
【図１０】本発明に係る参照電圧源またはレギュレータ電圧源に用いられるバンドギャップレファレンス回路の回路構成を示す。
【図１１】本発明に係る参照電圧源またはレギュレータ電圧源に用いられるリニアレギュレータ回路の回路構成を示す。
【発明を実施するための形態】
【００２５】
（第１実施形態）
図１は、本発明に係る電源電圧監視回路の第１実施形態を示す。電源電圧監視回路１０は、入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、及び接地端子Ｔｇを有する。入力端子Ｔｉｎは、電源電圧ＶＩＮに接続される。出力端子Ｔｏｕｔは、プルアップ抵抗ＲＬを介してプルアップ電圧ＶＤＤにプルアップされる。接地端子Ｔｇは、接地電位ＧＮＤに接続される。したがって、電源電圧監視回路１０は、入力端子Ｔｉｎに印加される電源電圧ＶＩＮが小堤の電圧より高い場合や低い場合に、出力端子Ｔｏｕｔから電源電圧監視出力信号ＶＯＵＴ１０を出力する。電源電圧監視出力信号ＶＯＵＴ１０は、例えば図示しないＣＰＵやＤＳＰのイネーブル信号やディスエーブル信号として利用される。電源電圧ＶＩＮは、例えば０〜６０Ｖであり、ＣＰＵやＤＳＰの電源電圧として併用してもよい。
【００２６】
電源電圧監視回路１０は、参照電圧ＲＥＦ、レギュレータ電圧源ＲＥＧ、抵抗Ｒ１１〜Ｒ１４、コンパレータＣＯＭＰ、トランジスタＭ１，Ｍ２、インバータＩＮＶ１、及びダイオードを有する。コンパレータＣＯＭＰは本発明に係る第１の二値変換手段として作用し、インバータＩＮＶ１及びトランジスタＭ２は本発明に係る第２の二値変換手段として作用する。また、トランジスタＭ１は第１スイッチング手段として作用し、トランジスタＭ２は第２スイッチング手段として作用する。
【００２７】
参照電圧源ＲＥＦは、電源電圧ＶＩＮが所定の値を超えると参照電圧ＶＲＥＦを生成する。参照電圧ＶＲＥＦは、例えば０．９Ｖ〜１．２Ｖであり、コンパレータＣＯＭＰの参照電圧として、さらに後述するインバータＩＮＶ１及び論理回路ＬＯＧＩＣの駆動電圧としてそれぞれ用いられる。参照電圧源ＲＥＦは、デプレッション型電圧源、バンドギャップレファレンス回路、リニアレギュレータ回路等で構成されるが、その回路構成については後述する。
【００２８】
レギュレータ電圧源ＲＥＧは、電源電圧ＶＩＮが所定の値を超えるとレギュレータ電圧ＶＲＥＧを生成する。レギュレータ電圧ＶＲＥＧは例えば３〜５Ｖであり、例えば０．９〜１．２Ｖである参照電圧ＶＲＥＦよりも高い。レギュレータ電圧ＶＲＥＧは、コンパレータＣＯＭＰの駆動電圧であり、コンパレータＣＯＭＰの回路構成によって決められる。コンパレータＣＯＭＰが低電圧素子で構成できる場合は、レギュレータ電圧ＶＲＥＧを３Ｖ以下に低くすることも可能である。レギュレータ電圧源ＲＥＧの具体的な回路構成は、前述したようにリニアレギュレータ、デプレッション型電圧源、及びバンドギャップレファレンス回路のいずれか１つを採用することができるが、参照電圧ＶＲＥＦよりも高いレギュレータ電圧ＶＲＥＧを生成するためにはリニアレギュレータが特に好ましい。
【００２９】
抵抗Ｒ１１，Ｒ１２は、入力端子Ｔｉｎと接地端子Ｔｇとの間に、この順で直列に接続される。したがって、抵抗Ｒ１１〜，Ｒ１２は、電源電圧ＶＩＮから所定の分圧電圧を生成する分圧回路を構成する。抵抗Ｒ１１と抵抗Ｒ１２の接続点から出力される分圧電圧Ｖ１１２は、Ｖ１１２＝ＶＩＮ・Ｒ１２／（Ｒ１１＋Ｒ１２）であり、コンパレータＣＯＭＰの反転入力端子（−）に印加される。
【００３０】
コンパレータＣＯＭＰは、第１の二値変換手段として作用する。したがって、コンパレータＣＯＭＰは、非反転入力端子（＋）に印加される参照電圧ＶＲＥＦと反転入力端子（−）に印加される分圧電圧Ｖ１１２を比較し、ＶＲＥＦ＞Ｖ１１２の場合に出力するハイレベルとＶＲＥＦ＜Ｖ１１２の場合に出力するローレベルの二値をもつ第１の二値化出力信号（コンパレータ出力信号）ＶＣＯＭＰを出力する。コンパレータ出力信号ＶＣＯＭＰは、電源電圧ＶＩＮが所定の電圧よりも高いか低いかを表す監視信号の１つである。
【００３１】
コンパレータＣＯＭＰから出力されるコンパレータ出力信号ＶＣＯＭＰは、第１スイッチング手段を構成するトランジスタＭ１のゲートに印加される。トランジスタＭ１は、例えばＮＭＯＳトランジスタを含む。トランジスタＭ１のドレインは出力端子Ｔｏｕｔに接続され、ソースは接地端子Ｔｇに接続される。したがって、トランジスタＭ１の主導電路は、出力端子Ｔｏｕｔと接地端子Ｔｇとの間に接続される。なお、トランジスタＭ１は、ＮＭＯＳトランジスタに換えてバイポーラ型のＮＰＮトランジスタを用いてもよい。
【００３２】
ここで、本発明に係る電源電圧監視回路１０が理想とする入出力特性、即ち電源電圧ＶＩＮと出力電圧ＶＯＵＴ１０（電源電圧監視出力信号）との関係について説明する。電源電圧ＶＩＮが比較的低い場合は、出力電圧ＶＯＵＴ１０は常にローレベルであるとする。電源電圧監視回路１０において、電源電圧ＶＩＮが比較的低い場合は、参照電圧ＶＲＥＦが分圧電圧Ｖ１１２よりも高いため、コンパレータＣＯＭＰのコンパレータ出力信号ＶＣＯＭＰはハイレベルとなる。したがって、出力電圧ＶＯＵＴ１０はローレベルとなるため、電源電圧監視回路１０は理想的な入出力特性を満たすことになり、何ら不具合は存在しないように思える。
【００３３】
しかし、上述の理想的な入出力特性が得られる状態は、電源電圧ＶＩＮが比較的低い場合でもコンパレータＣＯＭＰが正常の回路動作を実行することを前提とする。しかし、実態は、コンパレータＣＯＭＰの駆動電圧であるレギュレータ電圧ＶＲＥＧは電源電圧ＶＩＮに基づき生成されるので、コンパレータＣＯＭＰが正常の回路動作を実行する電源電圧ＶＩＮは比較的高くせざるを得ない。こうした不具合を解消するには、コンパレータＣＯＭＰの回路構成をなるべく簡素化するとともに、低電圧で動作できる、いわゆる閾値電圧の小さな素子を採用すればよい。しかし、コンパレータＣＯＭＰに低電圧素子を採用すると素子耐圧が低下し、高電源電圧の監視回路には適用できなくなり、電源電圧を広くカバーすることができなくなってしまう。
【００３４】
こうした不具合を解消するために、本発明に係る電源電圧監視回路の第１実施形態は、トランジスタＭ２、インバータＩＮＶ１、抵抗Ｒ１３，Ｒ１４を有する。トランジスタＭ２のドレインは出力端子Ｔｏｕｔに接続され、ソースは接地端子Ｔｇに接続される。しやがって、トランジスタＭ２の主導電路は、トランジスタＭ１のそれと並列に接続される。トランジスタＭ２は、例えばトランジスタＭ１と同様にＮＭＯＳトランジスタである。
【００３５】
抵抗Ｒ１３，Ｒ１４は、抵抗Ｒ１１，Ｒ１２と同様に、電源電圧ＶＩＮから所定の電圧を生成する分圧回路を構成する。抵抗Ｒ１３の一端は入力端子Ｔｉｎに接続され、その他端は抵抗Ｒ１４の一端に接続される。抵抗Ｒ１４の他端は、接地端子Ｔｇに接続される。抵抗Ｒ１３と抵抗Ｒ１４の接続点には分圧電圧Ｖ１３４が生じる。分圧電圧Ｖ１３４は、比較的低い電圧源である参照電圧ＶＲＥＦを駆動電圧とするインバータＩＮＶ１の入力側に入力される。分圧電圧Ｖ１３４は、コンパレータＣＯＭＰの反転入力端子（−）に印加される分圧電圧Ｖ１１２よりも高くなるように設定される。これによって、コンパレータＣＯＭＰが正常に動作する電源電圧ＶＩＮよりも低い電源電圧ＶＩＮの領域において、インバータＩＮＶ１によって電源電圧ＶＩＮの遷移を検知することができる。比較的低い電圧源で駆動されるインバータＩＮＶ１は、コンパレータＣＯＭＰの動作に比べて低電源電圧で動作するので、インバータＩＮＶ１の出力電圧ＶＩＮＶ１をハイレベルに維持でき、出力端子Ｔｏｕｔの電位を電源電圧ＶＩＮが低レベルのときであっても目標とするローレベルＬに維持することができる。すなわち、トランジスタＭ１がオンする前にトランジスタＭ２をオンさせることができるので、出力端子Ｔｏｕｔを目標とするローレベルに維持することができる。
【００３６】
ダイオードＤは、電源電圧ＶＩＮが上昇することで分圧電圧Ｖ１３４、即ちインバータＩＮＶ１の入力側に印加される電圧が上昇し、インバータＩＮＶ１の耐圧を超える可能性がある場合に、その電圧をクランプするために用いられる。したがって、こうした不具合が生じない場合や対策が既に講じられている場合において、ダイオードＤは必須の構成要件ではない。ダイオードＤのアノード及びカソードは、それぞれ接地端子Ｔｇ及びインバータＩＮＶ１の入力側に接続される。
【００３７】
電源電圧監視回路１０の特徴の１つは、出力端子Ｔｏｕｔに電源電圧監視出力信号ＶＯＵＴ１０を出力するにあたり、第１スイッチング手段を構成するトランジスタＭ１の出力であるドレインと、第２スイッチング手段を構成するトランジスタＭ２のドレインとを電源電圧監視回路１０の内部で共通に接続し、ワイヤードＯＲ（負論理）回路を構成することにある。さらに、第２スイッチング手段が、第１スイッチング手段が動作する電源電圧よりも低い電源電圧で動作するような回路構成であることによって、コンパレータＣＯＭＰの出力から電源電圧監視出力信号を出力する方式に比べて低電源電圧での動作を実現する。
【００３８】
図２は、本発明に係る電源電圧監視回路の第２実施形態を示す。電源電圧監視回路２０と図１の電源電圧監視回路１０の相違点は、コンパレータＣＯＭＰ及びインバータＩＮＶ１の入力側に印加する分圧電圧の生成部にある。
【００３９】
すなわち、電源電圧監視回路２０は、分圧回路を入力端子Ｔｉｎと接地端子Ｔｇとの間に抵抗Ｒ２１，Ｒ２２，及びＲ２３をこの順で直列に接続して構成する。すなわち、コンパレータＣＯＭＰ及びインバータＩＮＶ１に入力する分圧電圧を３つの抵抗で生成している。言い換えれば、インバータＩＮＶ１の入力側に入力する分圧電圧とコンパレータＣＯＭＰの一方の入力端に入力する分圧電圧を１つの分圧回路で生成する。抵抗Ｒ２１とＲ２２の接続点に生じる分圧電圧Ｖ２１２をインバータＩＮＶ１の入力側に入力し、抵抗Ｒ２２とＲ２３の接続点に生じる分圧電圧Ｖ２２３をコンパレータＣＯＭＰの反転入力端子（−）に入力する。分圧電圧Ｖ２２３を分圧電圧Ｖ２１２よりも大きく選ぶことは、前述したように重要である。こうした回路構成によって回路構成の簡素化を図り、分圧電圧Ｖ２１２とＶ２２３の相対比の精度を高めることができる。その他の回路構成は、図１の電源電圧監視回路１０と同じであるので詳細な説明は割愛する。
【００４０】
図３は、図２の電源電圧監視回路のタイミングチャートを示す。縦軸は、主なノードの信号や電圧を模式的に示す。横軸は電源電圧ＶＩＮの遷移を示し、右から左に向かって高くなる。
【００４１】
ここで、電源電圧ＶＩＮの所定の電圧を示す電圧Ｖ１〜Ｖ５について説明する。電圧Ｖ１は、参照電圧ＶＲＥＦが安定した電圧ＶＲＥＦ０に達するときの電源電圧ＶＩＮに相当する。電圧Ｖ２は、インバータＩＮＶ１のインバータ出力信号ＶＩＮＶ１がトランジスタＭ２の閾値電圧Ｖｔ２に達する、すなわちトランジスタＭ２がオフからオンに遷移するときの電源電圧ＶＩＮに相当する。したがって、電圧Ｖ２は、電源電圧監視出力信号ＶＯＵＴ２０がハイレベルＨからローレベルＬに遷移するときの電源電圧ＶＩＮに相当する。電圧Ｖ３は、コンパレータＣＯＭＰのコンパレータ出力信号ＶＣＯＭＰがトランジスタＭ１の閾値電圧Ｖｔ１に達する、すなわちトランジスタＭ１がオフからオンに切り替わるときの電源電圧ＶＩＮに相当する。電圧Ｖ４は、分圧電圧Ｖ２１２がインバータＩＮＶ１の閾値電圧Ｖｔ＿ＩＮＶ１に達する、すなわちインバータＩＮＶ１の出力信号ＶＩＮＶ１がハイレベルからローレベルに遷移するときの電源電圧ＶＩＮに相当する。したがって、電圧Ｖ４は、トランジスタＭ２がオンからオフに切り替わるときの電源電圧ＶＩＮにも相当する。電圧Ｖ５は、分圧電圧Ｖ２２３が参照電圧ＶＲＥＦに達する、すなわちコンパレータＣＯＭＰのコンパレータ出力信号ＶＣＯＭＰがハイレベルからローレベルに遷移するときの電源電圧ＶＩＮに相当する。したがって、電圧Ｖ５は、トランジスタＭ１がオンからオフに切り替わる、すなわち電源電圧監視出力信号ＶＯＵＴ２０がローレベルＬからハイレベルＨに遷移するときの電源電圧ＶＩＮにも相当する。
【００４２】
（ａ）ＶＲＥＦは、参照電圧源ＲＥＦによって生成される参照電圧である。参照電圧ＶＲＥＦは電源電圧ＶＩＮに基づき生成されるが、参照電圧源ＲＥＦに例えばデプレッション型電圧源やバンドギャップレファレンス回路を採用することで０．９Ｖ〜１．２Ｖの比較的低い電圧として生成することができる。すなわち、電源電圧ＶＩＮが比較的低いときであっても安定した所望するレベルに維持することができる。なお、図３（ａ）において、符号ＶＲＥＦ０は、電源電圧ＶＩＮが電圧Ｖ２よりも低い電源電圧で既に所定の大きさである０．９Ｖ〜１．２Ｖに到達している状態を示す。こうした設定によって、インバータＩＮＶ１の回路動作を比較的低い電源電圧で実行することができる。なお、後述する図５及び図７においても同様である。
【００４３】
（ｂ）Ｖ２１２は、抵抗Ｒ２１と抵抗Ｒ２２の接続点から出力され、インバータＩＮＶ１の入力側に印加される分圧電圧である。分圧電圧Ｖ２１２は、Ｖ２１２＝ＶＩＮ・（Ｒ２２＋Ｒ２３）／（Ｒ２１＋Ｒ２２＋Ｒ２３）であり、電源電圧ＶＩＮの大きさに比例して増加する。符号Ｖｔ＿ＩＮＶ１は、インバータＩＮＶ１の閾値電圧を示す。
【００４４】
（ｃ）Ｖ２２３は、抵抗Ｒ２２と抵抗Ｒ２３の接続点から出力され、コンパレータＣＯＭＰの反転入力端子（−）に印加される分圧電圧である。分圧電圧Ｖ２２３は、Ｖ２２３＝ＶＩＮ・Ｒ２３／（Ｒ２１＋Ｒ２２＋Ｒ２３）であり、電源電圧ＶＩＮの大きさに比例して増加する。分圧電圧Ｖ２２３の上昇勾配は、分圧電圧２１２の上昇勾配よりも緩やかである。
【００４５】
（ｄ）ＶＲＥＧは、レギュレータ電圧源ＲＥＧによって生成されるレギュレータ電圧源である。レギュレータ電圧ＶＲＥＧは、前述した参照電圧ＶＲＥＦの立ち上がりよりも比較的遅く立ち上がる。レギュレータ電圧ＶＲＥＧの大きさは、電源電圧ＶＩＮがＶ５で示す例えば３．５Ｖ以上に達すると、例えば３．０Ｖ程度に維持される。しかし、参照電圧ＶＲＥＦは、電源電圧ＶＩＮが１．２Ｖ程度に達すると、ほぼ０．９Ｖ程度の安定したレベルに維持される。したがって、レギュレータ電圧が安定する電源電圧ＶＩＮは、参照電圧ＶＲＥＦが安定する電源電圧ＶＩＮよりも高くなる。
【００４６】
（ｅ）ＶＣＯＭＰは、コンパレータＣＯＭＰによって生成されるコンパレータ出力信号である。コンパレータ出力信号ＶＣＯＭＰは、参照電圧ＶＲＥＦと分圧電圧Ｖ２２３とを比較した比較結果である。したがって、コンパレータ出力信号ＶＣＯＭＰは、参照電圧ＶＲＥＦが分圧電圧Ｖ２２３よりも大きい区間（電源電圧ＶＩＮ≦Ｖ５）はハイレベルとなり、小さい区間（電源電圧ＶＩＮ≧Ｖ５）はローレベルとなる。なお、コンパレータＣＯＭＰの駆動電圧源はレギュレータ電圧ＶＲＥＧであるため、コンパレータ出力信号ＶＣＯＭＰ１のハイレベルの大きさはレギュレータ電圧ＶＲＥＧに追随して直線的に増加する特性となる。
【００４７】
（ｆ）Ｍ１は、トランジスタＭ１のオン／オフ状態を示す。トランジスタＭ１のオン／オフ状態は、そのゲートに印加されるコンパレータ出力信号ＶＣＯＭＰに依存する。したがって、トランジスタＭ１は、コンパレータ出力信号ＶＣＯＭＰがトランジスタＭ１の閾値電圧Ｖｔ１よりも大きい区間（電源電圧Ｖ３≦ＶＩＮ≦Ｖ５）はオンとなり、小さい区間（電源電圧ＶＩＮ≦Ｖ３，ＶＩＮ≧Ｖ５）はオフとなる。
【００４８】
（ｇ）ＶＩＮＶ１は、インバータＩＮＶ１によって生成されるインバータ出力電圧である。インバータ出力電圧ＶＩＮＶ１は、分圧電圧Ｖ２１２及びインバータＩＮＶ１の閾値電圧Ｖｔ＿ＩＮＶ１に依存する。したがって、インバータ出力電圧ＶＩＮＶ１は、分圧電圧Ｖ２１２がインバータＩＮＶ１の閾値電圧Ｖｔ＿ＩＮＶ１よりも小さい区間（電源電圧ＶＩＮ≦Ｖ４）はハイレベルとなり、大きい区間（電源電圧ＶＩＮ≧Ｖ４）はローレベルとなる。
【００４９】
（ｈ）Ｍ２は、トランジスタＭ２のオン／オフ状態を示す。トランジスタＭ２のオン／オフ状態は、そのゲートに印加されるインバータ出力電圧ＶＩＮＶ１に依存する。したがって、トランジスタＭ２は、インバータ出力電圧ＶＩＮＶ１がトランジスタＭ２の閾値電圧Ｖｔ２よりも大きい区間（電源電圧Ｖ１≦ＶＩＮ≦Ｖ４）はオンとなり、小さい区間（電源電圧ＶＩＮ≦Ｖ１，ＶＩＮ≧Ｖ４）はオフとなる。
【００５０】
（ｉ）ＶＯＵＴ２０は、出力端子Ｔｏｕｔから出力される出力電圧であり、電源電圧ＶＩＮが所定の電圧よりも高いか低いかを表す電源電圧監視出力信号である。電源電圧監視出力信号ＶＯＵＴ２０（実線）は本発明に係る電源電圧監視回路２０の特性を示し、電源電圧監視出力信号ＶＯＵＴ（破線）は従来の電源電圧監視回路の特性を示す。なお、電源電圧監視回路において、電源電圧監視出力信号ＶＯＵＴ２０，ＶＯＵＴがハイレベルＨからローレベルＬに遷移するときの電源電圧ＶＩＮが低ければ低いほど低電源電圧の用途に向いていることになる。
【００５１】
電源電圧監視出力信号ＶＯＵＴ２０（実線）は、トランジスタＭ１，Ｍ２のオン／オフによって生成される。したがって、電源電圧監視出力信号ＶＯＵＴ２０は、少なくともトランジスタＭ１，Ｍ２のいずれか一方がオンである区間（電源電圧Ｖ２≦ＶＩＮ≦Ｖ５）はローレベルＬ（接地電位ＧＮＤ）となり、トランジスタＭ１，Ｍ２の両方がオフである区間（電源電圧ＶＩＮ≦Ｖ２，ＶＩＮ≧Ｖ５）はハイレベルＨ（プルアップ電圧ＶＤＤ）となる。言い換えると、電源電圧監視出力信号ＶＯＵＴ２０は、トランジスタＭ１とトランジスタＭ２の否定論理和演算によって生成される。トランジスタＭ１，Ｍ２のオン状態をそれぞれ論理値“１”とし、トランジスタＭ１，Ｍ２のオフ状態をそれぞれ“０”とすると、電源電圧監視出力信号ＶＯＵＴ２０は、少なくともトランジスタＭ１，Ｍ２のいずれか一方の論理値が“１”である場合はローレベルＬを示す論理値“０”となり、トランジスタＭ１，Ｍ２の両者の論理値が“０”である場合はハイレベルＨを示す論理値“１”となる。電源電圧監視回路２０は、トランジスタＭ２及びインバータＩＮＶ１によって、電源電圧ＶＩＮが比較的低い電圧Ｖ２であっても、電源電圧監視出力信号ＶＯＵＴ２０をハイレベルＨからローレベルＬに遷移させることができる。
【００５２】
電源電圧監視出力信号ＶＯＵＴ（破線）は、図１の電源電圧監視回路１０及び図２の電源電圧監視回路２０において、トランジスタＭ２やインバータＩＮＶ１等を有さず、コンパレータＣＯＭＰ及びトランジスタＭ１の回路動作に基づいて電源電圧監視出力信号を生成する場合を示す。電源電圧監視出力信号ＶＯＵＴは、トランジスタＭ１のオン／オフによって生成される。したがって、電源電圧監視出力信号ＶＯＵＴは、トランジスタＭ１がオンである区間（電源電圧Ｖ３≦ＶＩＮ≦Ｖ５）はローレベルＬとなり、オフである区間（電源電圧ＶＩＮ≦Ｖ３，ＶＩＮ≧Ｖ５）はハイレベルＨとなる。電源電圧監視出力信号ＶＯＵＴがハイレベルＨからローレベルＬに遷移するときの電源電圧ＶＩＮは電圧Ｖ３であり、電圧Ｖ２よりも高くなるので、従来の電源電圧監視回路は必ずしも低電源電圧の用途に好適とは言えない。
【００５３】
以上の説明で明らかになるように、本発明に係る電源電圧監視回路１０，２０は、従来の電源電圧監視回路に比べて低電源電圧の用途に向いている。
【００５４】
（第３実施形態）
図４は、本発明に係る電源電圧監視回路の第３実施形態を示す。電源電圧監視回路４０は、図２の電源電圧監視回路２０のバイアス電圧生成回路を構成する３本の抵抗Ｒ２１〜Ｒ２３を４本の抵抗Ｒ４１〜Ｒ４４で構成し、さらにトランジスタＭ３を追加したことで相違する。その他の回路構成は同じであるので、ここでは相違する箇所について説明する。
【００５５】
電源電圧監視回路４０は、抵抗Ｒ４１，Ｒ４２，Ｒ４３及び，Ｒ４４を入力端子Ｔｉｎと接地端子Ｔｇとの間にこの順で直列に接続される。トランジスタＭ３はＮＭＯＳトランジスタであり、トランジスタＭ３のドレインは抵抗Ｒ４３とＲ４４との共通接続点に接続される。トランジスタＭ３のソースは、接地端子Ｔｇに接続される。トランジスタＭ３のゲートはコンパレータＣＯＭＰの出力に接続される。トランジスタＭ３は、コンパレータＣＯＭＰのコンパレータ出力信号ＶＣＯＭＰによってオンまたはオフとなる。トランジスタＭ３のオン／オフによってコンパレータＣＯＭＰの反転入力端子（−）の電位が切り換わり、参照電圧ＶＲＥＦとの比較電位が切り換わる、いわゆるヒステリシス特性がコンパレータＣＯＭＰに与えられる。こうした電源電圧監視回路において、コンパレータＣＯＭＰにヒステリシス特性を持たせ、電源電圧監視出力信号ＶＯＵＴ４０の安定化を図ることは、例えば特許文献２に開示されているようによく知られている。したがって、ヒステリシス特性についての詳細な説明は省略する。
【００５６】
トランジスタＭ３がオフの場合にインバータＩＮＶ１の入力側に印加される分圧電圧Ｖ４１２はＶ４１２＝ＶＩＮ・（Ｒ４２＋Ｒ４３＋Ｒ４４）／（Ｒ４１＋Ｒ４２＋Ｒ４３＋Ｒ４４）となる。一方、トランジスタＭ３がオンの場合にはＶ４１２＝ＶＩＮ・（Ｒ４２＋Ｒ４３）／（Ｒ４１＋Ｒ４２＋Ｒ４３）となる。
【００５７】
トランジスタＭ３がオフの場合にコンパレータＣＯＭＰの反転入力端子（−）に印加される分圧電圧Ｖ４２３はＶ４２３＝ＶＩＮ・（Ｒ４３＋Ｒ４４）／（Ｒ４１＋Ｒ４２＋Ｒ４３＋Ｒ４４）となる。一方、トランジスタＭ３がオンの場合にはＶ４２３＝ＶＩＮ・Ｒ４３／（Ｒ４１＋Ｒ４２＋Ｒ４３）となる。
【００５８】
図５は、図４の電源電圧監視回路のタイミングチャートを示す。縦軸は、主なノードの信号や電圧を模式的に示す。横軸は電源電圧ＶＩＮの遷移を示し、右から左に向かって高くなる。なお、図５の（ａ），（ｄ），（ｈ），（ｉ）については、ヒステリシス機能による影響を受けず、それぞれ図３の（ａ），（ｄ），（ｇ），（ｈ）と同様となるため、詳細な説明は省略する。
【００５９】
ここで、電源電圧ＶＩＮの所定の電圧を示す電圧Ｖ１〜Ｖ７について説明する。なお、図５の電圧Ｖ１，Ｖ２，Ｖ４，Ｖ５については、それぞれ図３の電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４と同様となるため詳細な説明は省略する。電圧Ｖ３は、コンパレータＣＯＭＰのコンパレータ出力信号ＶＣＯＭＰがトランジスタＭ３の閾値電圧Ｖｔ３に達する、すなわちトランジスタＭ３がオフからオンに切り替わるときの電源電圧ＶＩＮに相当する。電圧Ｖ６は、ヒステリシス電圧が下限値に達するときの電源電圧ＶＩＮに相当する。電圧Ｖ７は、ヒステリシス電圧が上限値に達するときの電源電圧ＶＩＮに相当する。
【００６０】
（ｂ）Ｖ４１２は、抵抗Ｒ４１と抵抗Ｒ４２の接続点から出力され、インバータＩＮＶ１の入力側に印加される分圧電圧である。分圧電圧ＶＲ４１２は、トランジスタＭ３のオン／オフ状態に依存する。したがって、分圧電圧Ｖ４１２は、トランジスタＭ３がオンの場合にＶ４１２＝ＶＩＮ・（Ｒ４２＋Ｒ４３）／（Ｒ４１＋Ｒ４２＋Ｒ４３）となり、オフの場合にＶ４１２＝ＶＩＮ・（Ｒ４２＋Ｒ４３＋Ｒ４４）／（Ｒ４１＋Ｒ４２＋Ｒ４３＋Ｒ４４）となる。この２つの値の幅は、いわゆるヒステリシス幅である。
【００６１】
（ｃ）Ｖ４２３は、抵抗Ｒ４２と抵抗Ｒ４３の接続点から出力され、コンパレータＣＯＭＰの反転入力端子（−）に印加される分圧電圧である。分圧電圧Ｖ４２３は、分圧電圧Ｖ４１２と同様に、トランジスタＭ３のオン／オフ状態に依存する。したがって、分圧電圧Ｖ４２３は、トランジスタＭ３がオンの場合にＶ４２３＝ＶＩＮ・Ｒ４３／（Ｒ４１＋Ｒ４２＋Ｒ４３）となり、オフの場合にＶ４２３＝ＶＩＮ・（Ｒ４３＋Ｒ４４）／（Ｒ４１＋Ｒ４２＋Ｒ４３＋Ｒ４４）となる。
【００６２】
（ｅ）ＶＣＯＭＰは、コンパレータＣＯＭＰによって生成されるコンパレータ出力信号である。コンパレータ出力信号ＶＣＯＭＰは、参照電圧ＶＲＥＦと分圧電圧Ｖ４２３とを比較した比較結果である。したがって、コンパレータ出力信号ＶＣＯＭＰは、参照電圧ＶＲＥＦが分圧電圧Ｖ４２３よりも大きい区間はハイレベルとなり、小さい区間はローレベルとなる。分圧電圧Ｖ４２３は、上述のように、トランジスタＭ３のオン／オフに応じて２つの値をとる。電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ７、すなわち参照電圧ＶＲＥＦが分圧電圧Ｖ４２３＝ＶＩＮ・Ｒ４３／（Ｒ４１＋Ｒ４２＋Ｒ４３）に達するときの電源電圧に達すると、コンパレータ出力信号ＶＣＯＭＰはハイレベルからローレベルに遷移する。電源電圧ＶＩＮが上昇から下降に切り替わり、電源電圧ＶＩＮが電圧Ｖ６、すなわち参照電圧ＶＲＥＦが分圧電圧Ｖ４２３＝ＶＩＮ・（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）に達するときの電源電圧に達すると、コンパレータ出力信号ＶＣＯＭＰはローレベルからハイレベルに遷移する。したがって、電源電圧ＶＩＮが上昇から下降に変わった場合に、コンパレータ出力信号ＶＣＯＭＰが電圧Ｖ７ではなく、電圧Ｖ７よりも低い電圧Ｖ６で遷移する様子がヒステリシス特性である。なお、コンパレータＣＯＭＰの駆動電圧源はレギュレータ電圧ＶＲＥＧであるため、コンパレータ出力信号ＶＣＯＭＰ１のハイレベルの大きさはレギュレータ電圧ＶＲＥＧに追随して直線的に増加する特性となる。
【００６３】
（ｆ）Ｍ３は、トランジスタＭ３のオン／オフ状態を示す。トランジスタＭ３のオン／オフ状態は、そのゲートに印加されるコンパレータ出力信号ＶＣＯＭＰに依存する。したがって、トランジスタＭ３は、コンパレータ出力信号ＶＣＯＭＰがトランジスタＭ３の閾値電圧Ｖｔ３よりも大きい区間はオンとなり、小さい区間はオフとなる。電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ３、すなわちコンパレータ出力信号ＶＣＯＭＰがトランジスタＭ３の閾値電圧Ｖｔ３に達するときの電源電圧に達すると、トランジスタＭ３はオフからオンに遷移する。さらに、電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ７、すなわちコンパレータ出力信号ＶＣＯＭＰがハイレベルからローレベルに遷移するときの電源電圧に達すると、トランジスタＭ３はオンからオフに遷移する。電源電圧ＶＩＮが上昇から下降に切り替わり、電源電圧ＶＩＮが電圧Ｖ６、すなわちコンパレータ出力信号ＶＣＯＭＰがローレベルからハイレベルに遷移するときの電圧に達すると、トランジスタＭ３はオフからオンに遷移する。さらに、電源電圧ＶＩＮの下降において、電源電圧ＶＩＮが電圧Ｖ３に達すると、トランジスタＭ３はオンからオフに遷移する。したがって、電源電圧ＶＩＮが上昇から下降に変わった場合に、トランジスタＭ３が電圧Ｖ７ではなく、電圧Ｖ７よりも低い電圧Ｖ６で遷移する様子がヒステリシス特性である。
【００６４】
（ｇ）Ｍ１は、トランジスタＭ１のオン／オフ状態を示す。トランジスタＭ１のオン／オフ状態は、そのゲートに印加されるコンパレータ出力信号ＶＣＯＭＰに依存する。したがって、トランジスタＭ１は、コンパレータ出力信号ＶＣＯＭＰがトランジスタＭ１の閾値電圧Ｖｔ１よりも大きい区間はオンとなり、小さい区間はオフとなる。電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ４、すなわちコンパレータ出力信号ＶＣＯＭＰがトランジスタＭ１の閾値電圧Ｖｔ１に達するときの電源電圧に達すると、トランジスタＭ１はオフからオンに遷移する。さらに、電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ７、すなわちコンパレータ出力信号ＶＣＯＭＰがハイレベルからローレベルに遷移するときの電源電圧に達すると、トランジスタＭ１はオンからオフに遷移する。電源電圧ＶＩＮが上昇から下降に切り替わり、電源電圧ＶＩＮが電圧Ｖ６、すなわちコンパレータ出力信号ＶＣＯＭＰがローレベルからハイレベルに遷移するときの電圧に達すると、トランジスタＭ１はオフからオンに遷移する。さらに、電源電圧ＶＩＮの下降において、電源電圧ＶＩＮが電圧Ｖ４に達すると、トランジスタＭ１はオンからオフに遷移する。したがって、電源電圧ＶＩＮが上昇から下降に変わった場合に、トランジスタＭ１が電圧Ｖ７ではなく、電圧Ｖ７よりも低い電圧Ｖ６で遷移する様子がヒステリシス特性である。
【００６５】
（ｊ）ＶＯＵＴ４０は、出力端子Ｔｏｕｔから出力される出力電圧であり、電源電圧ＶＩＮが所定の電圧より高いか低いかを表す電源電圧監視出力信号である。電源電圧監視出力信号ＶＯＵＴ４０（実線）は本発明に係る電源電圧監視回路４０の特性を示し、電源電圧監視出力信号ＶＯＵＴ（破線）は従来の電源電圧監視回路の特性を示す。電源電圧監視出力信号ＶＯＵＴ４０は、図３の電源電圧監視出力信号ＶＯＵＴ２０とは異なり、ヒステリシス特性をもつ。なお、電源電圧監視回路において、電源電圧監視出力信号ＶＯＵＴ４０，ＶＯＵＴがハイレベルＨからローレベルＬに遷移するときの電源電圧ＶＩＮが低ければ低いほど低電源電圧の用途に向いていることになる。
【００６６】
電源電圧監視出力信号ＶＯＵＴ４０（実線）は、トランジスタＭ１，Ｍ２のオン／オフによって生成される。したがって、電源電圧監視出力信号ＶＯＵＴ４０は、少なくともトランジスタＭ１，Ｍ２のいずれか一方がオンである区間はローレベルＬ（接地電位ＧＮＤ）となり、トランジスタＭ１，Ｍ２の両方がオフである区間はハイレベルＨ（プルアップ電圧ＶＤＤ）となる。電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ２、すなわちトランジスタＭ２がオフからオンに遷移するときの電源電圧に達すると、電源電圧監視出力信号ＶＯＵＴ４０はハイレベルＨからローレベルＬに遷移する。さらに、電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ７、すなわちトランジスタＭ１，Ｍ２の両方がオフとなるときの電源電圧に達すると、電源電圧監視出力信号ＶＯＵＴ４０はローレベルＬからハイレベルＨに遷移する。電源電圧ＶＩＮが上昇から下降に切り替わり、電源電圧ＶＩＮが電圧Ｖ６、すなわちトランジスタＭ１がオフからオンに遷移するときの電源電圧に達すると、電源電圧監視出力信号ＶＯＵＴ４０はハイレベルＨからローレベルＬに遷移する。さらに、電源電圧ＶＩＮの下降において、電源電圧ＶＩＮが電圧Ｖ２に達すると、電源電圧監視出力信号ＶＯＵ４０はローレベルＬからハイレベルＨに遷移する。
【００６７】
また、言い換えると、電源電圧監視出力信号ＶＯＵＴ４０は、トランジスタＭ１とトランジスタＭ２の否定論理和演算によって生成される。トランジスタＭ１，Ｍ２のオン状態をそれぞれ論理値“１”とし、トランジスタＭ１，Ｍ２のオフ状態をそれぞれ“０”とすると、電源電圧監視出力信号ＶＯＵＴ４０は、少なくともトランジスタＭ１，Ｍ２のいずれか一方の論理値が“１”である場合はローレベルＬを示す論理値“０”となり、トランジスタＭ１，Ｍ２の両者の論理値が“０”である場合はハイレベルＨを示す論理値“１”となる。電源電圧監視回路４０は、トランジスタＭ２及びインバータＩＮＶ１によって、電源電圧ＶＩＮが比較的低い電圧Ｖ２であっても、電源電圧監視出力信号ＶＯＵＴ４０をハイレベルＨからローレベルＬに遷移させることができる。
【００６８】
電源電圧監視出力信号ＶＯＵＴ（破線）は、ヒステリシス特性をもつ従来の電源電圧監視回路の特性を示す。電源電圧監視出力信号ＶＯＵＴは、トランジスタＭ１のオン／オフによって生成される。したがって、電源電圧監視出力信号ＶＯＵＴは、トランジスタＭ１がオンである区間はローレベルＬ（接地電位ＧＮＤ）となり、トランジスタＭ１がオフである区間はハイレベルＨ（プルアップ電圧ＶＤＤ）となる。電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ４、すなわちトランジスタＭ１がオフからオンに遷移するときの電源電圧に達すると、電源電圧監視出力信号ＶＯＵＴはハイレベルＨからローレベルＬに遷移する。さらに、電源電圧ＶＩＮの上昇において、電源電圧ＶＩＮが電圧Ｖ７、すなわちトランジスタＭ１がオフとなるときの電源電圧に達すると、電源電圧監視出力信号ＶＯＵＴはローレベルＬからハイレベルＨに遷移する。電源電圧ＶＩＮが上昇から下降に切り替わり、電源電圧ＶＩＮが電圧Ｖ６、すなわちトランジスタＭ１がオフからオンに遷移するときの電源電圧に達すると、電源電圧監視出力信号ＶＯＵＴはハイレベルＨからローレベルＬに遷移する。さらに、電源電圧ＶＩＮの下降において、電源電圧ＶＩＮが電圧Ｖ４に達すると、電源電圧監視出力信号ＶＯＵはローレベルＬからハイレベルＨに遷移する。
【００６９】
以上の説明で明らかになるように、本発明に係る電源電圧監視回路４０は、図１の電源電圧監視回路１０及び図２の電源電圧監視回路２０と同様の効果をもつ。
【００７０】
（第４実施形態）
図６は、本発明に係る電源電圧監視回路の第４実施形態を示す。電源電圧監視回路６０は図２の電源電圧監視回路２０とは異なり、トランジスタＭ２を有していないが、論理回路ＬＯＧＩＣを有する。論理回路ＬＯＧＩＣは、本発明に係る第２の二値化変換手段に相当する。また、論理回路ＬＯＧＩＣは、内部に第２の二値化信号を出力し、さらに第１の二値化信号（ＶＣＯＭＰ）と第２の二値化信号に基づき論理演算を実行する手段でもある。論理回路ＬＯＧＩＣは、例えば否定論理積回路ＮＡＮＤ及びインバータＩＮＶ２を含む。論理回路ＬＯＧＩＣの駆動電圧は、参照電圧源ＲＥＦで生成した参照電圧ＶＲＥＦを用いる。参照電圧ＶＲＥＦは前述したようにレギュレータ電圧ＶＲＥＧよりも低い電源電圧ＶＩＮで生成されるので、コンパレータ出力信号ＶＣＯＭＰよりも低い電源電圧ＶＩＮの領域で所定の回路動作を実行することになる。言い換えれば、論理回路ＬＯＧＩＣの正常な回路動作は、コンパレータＣＯＭＰのそれよりも先行する。論理回路ＬＯＧＩＣは、論理積回路ＡＮＤで構成することも可能である。また、これらと図示しないインバータ、論理和回路、否定論理和回路等を組み合わせて構成してもよい。図６の電源電圧監視回路６０は、図１、図２、及び図４に示した比較的物理的サイズが大きくなるトランジスタＭ２を用いないので、小面積化が測れる。図６は、図２と比べてと上記の点で相違する。ここでは相違点について説明する。
【００７１】
コンパレータＣＯＭＰから出力されるコンパレータ出力信号ＶＣＯＭＰは、極性を揃えるために用意したインバータＩＮＶ２の入力側に印加される。インバータＩＮＶ２の出力ＶＩＮＶ２は否定論理積回路ＮＡＮＤの一方の入力端子に印加する。否定論理積回路ＮＡＮＤの他方の入力端子には抵抗Ｒ２１とＲ２２の接続点に発生した分圧電圧Ｖ２１２を印加する。分圧電圧Ｖ２１２は、分圧電圧Ｖ２２３よりも高電位側にあるのでコンパレータＣＯＭＰの積の回路動作よりも低い電源電圧で動作する。これによって、論理回路ＬＯＧＩＣの論理演算はコンパレータ出力信号ＶＣＯＭＰのレベルではなく、分圧電圧Ｖ２１２によって支配することができる。言い換えれば、低い電源電圧ＶＩＮで発生するコンパレータＣＯＭＰの回路動作の不安定を排除することができる。
【００７２】
トランジスタＭ４は、そのゲートに印加される論理演算出力信号ＶＮＡＮＤによってオン／オフ制御される。トランジスタＭ４のドレインは出力端子Ｔｏｕｔに接続され、ソースは接地端子Ｔｇに接続される。トランジスタＭ４は、例えばＮＭＯＳ型を用いるが、バイポーラＮＰＮ型トランジスタを用いてもよい。
【００７３】
図７は、図６の電源電圧監視回路のタイミングチャートを示す。縦軸は、主なノードの信号や電圧を模式的に示す。横軸は電源電圧ＶＩＮの遷移を示し、右から左に向かって高くなる。なお、図７の（ａ），（ｂ），（ｃ），（ｄ），（ｅ）については、論理回路ＬＯＧＩＣの有無に関わらず、それぞれ図３の（ａ），（ｂ），（ｃ），（ｄ），（ｅ）と同様となるため、詳細な説明は省略する。
【００７４】
ここで、電源電圧ＶＩＮの所定の電圧を示す電圧Ｖ１〜Ｖ６について説明する。なお、図７あの電圧Ｖ１，Ｖ４，Ｖ６については、それぞれ図３の電圧Ｖ１，Ｖ３，Ｖ５と同様となるため詳細な説明は省略する。電圧Ｖ２は、否定論理積回路ＮＡＮＤの論理演算出力信号ＶＮＡＮＤがトランジスタＭ４の閾値電圧Ｖｔ４に達する、すなわちトランジスタＭ４がオフからオンに遷移するときの電源電圧ＶＩＮに相当する。したがって、電圧Ｖ２は、電源電圧監視出力信号ＶＯＵＴ６０がハイレベルＨからローレベルＬに遷移するときの電源電圧ＶＩＮに相当する。電圧Ｖ３は、コンパレータＣＯＭＰのコンパレータ出力信号ＶＣＯＭＰがインバータＩＮＶ２の閾値電圧Ｖｔ＿ＩＮＶ２に達する、すなわちインバータＩＮＶ２のインバータ出力信号ＶＩＮＶ２がハイレベルからローレベルに遷移するときの電源電圧ＶＩＮに相当する。電圧Ｖ５は、分圧電圧Ｖ２１２が否定論理積回路ＮＡＮＤお閾値電圧Ｖｔ＿ＮＡＮＤに達するときの電源電圧ＶＩＮに相当する。
【００７５】
（ｆ）ＶＩＮＶ２は、インバータＩＮＶ２によって生成されるインバータ出力電圧である。インバータ出力電圧ＶＩＮＶ２は、コンパレータ出力信号ＶＣＯＭＰ及びインバータＩＮＶ２の閾値電圧Ｖｔ＿ＩＮＶ２に依存する。したがって、インバータ出力電圧ＶＩＮＶ２は、コンパレータ出力信号ＶＣＯＭＰがインバータＩＮＶ２の閾値電圧Ｖｔ＿ＩＮＶ２よりも小さい区間（電源電圧ＶＩＮ≦Ｖ３，ＶＩＮ≧Ｖ６）はハイレベルとなり、大きい区間（電源電圧Ｖ３≦ＶＩＮ≦Ｖ６）はローレベルとなる。
【００７６】
（ｇ）ＶＮＡＮＤは、否定論理積回路ＮＡＮＤによって生成される論理演算出力信号である。論理演算出力信号ＶＮＡＮＤは、第１入力端子に印加されるインバータ出力電圧ＶＩＮＶ２及び第２入力端子に印加される分圧電圧Ｖ２１２に基づき論理演算を行う。したがって、論理演算出力信号ＶＮＡＮＤは、少なくとも第１の二値化出力信号ＶＣＯＭＰと等価なインバータ出力電圧ＶＩＮＶ２及び分圧電圧Ｖ２１２のいずれか一方がローレベルである区間（ＶＩＮ≦Ｖ６）はハイレベルとなり、インバータ出力電圧ＶＩＮＶ２及び分圧電圧Ｖ２１２の両方がハイレベルである区間（ＶＩＮ≧Ｖ６）はローレベルとなる。
【００７７】
（ｈ）Ｍ４は、トランジスタＭ４のオン／オフ状態を示す。トランジスタＭ４のオン／オフ状態は、そのゲートに印加される論理演算出力信号ＶＮＡＮＤに依存する。したがって、トランジスタＭ４は、論理演算出力信号ＶＮＡＮＤがトランジスタＭ４の閾値電圧Ｖｔ４よりも大きい区間（電源電圧Ｖ２≦ＶＩＮ≦Ｖ６）はオンとなり、小さい区間（電源電圧ＶＩＮ≦Ｖ２，ＶＩＮ≧Ｖ６）はオフとなる。
【００７８】
（ｉ）ＶＯＵＴ６０は、出力端子Ｔｏｕｔから出力される出力電圧であり、電源電圧ＶＩＮが所定の電圧よりも高いか低いかを表す電源電圧監視出力信号である。電源電圧監視出力信号ＶＯＵＴ６０（実線）は本発明に係る電源電圧監視回路６０の特性を示し、電源電圧監視出力信号ＶＯＵＴ（破線）は従来の電源電圧監視回路の特性を示す。なお、電源電圧監視回路において、電源電圧監視出力信号ＶＯＵＴ６０，ＶＯＵＴがハイレベルＨからローレベルＬに遷移するときの電源電圧ＶＩＮが低ければ低いほど低電源電圧の用途に向いていることになる。
【００７９】
電源電圧監視出力信号ＶＯＵＴ６０（実線）は、トランジスタＭ４のオン／オフによって生成される。したがって、電源電圧監視出力信号ＶＯＵＴ６０は、トランジスタＭ４がオンである区間（電源電圧Ｖ２≦ＶＩＮ≦Ｖ６）はローレベルＬ（接地電位ＧＮＤ）となり、トランジスタＭ４がオフである区間（電源電圧ＶＩＮ≦Ｖ２，ＶＩＮ≧Ｖ６）はハイレベルＨ（プルアップ電圧ＶＤＤ）となる。したがって、電源電圧監視回路６０は、電源電圧ＶＩＮが比較的低い電圧Ｖ２であっても、電源電圧監視出力信号ＶＯＵＴ６０をハイレベルＨからローレベルＬに遷移させることができる。
【００８０】
電源電圧監視出力信号ＶＯＵＴ（破線）については、図３の電源電圧監視出力信号ＶＯＵＴ(破線)と同様であるので、詳細な説明は省略する。
【００８１】
以上より、電源電圧監視回路６０は、従来の電源電圧監視回路に比べて低電源電圧の用途に向いている。
【００８２】
図８は、本発明に係る参照電圧源またはレギュレータ電圧源に用いられるデプレッション型電圧源の回路構成を示す。電圧生成回路ＲＥＦ８は、デプレッション型電圧源であり、特許文献３の図１に開示される基準電圧発生回路とほぼ同じである。
【００８３】
電圧生成回路ＲＥＦ８は、電源電圧ＶＩＮの入力に応じて出力電圧ＶＲＥＦ８を生成し、出力端子ＴＲＥＦ８から出力電圧ＶＲＥＦ８を出力する。電圧生成回路ＲＥＦ８は、ＮＭＯＳデプレッション型のトランジスタＭ８１及びＮＭＯＳエンハンスメント型のトランジスタＭ８２を有する。トランジスタＭ８１のドレインは電源電圧ＶＩＮに接続され、バックゲートは接地電位ＧＮＤに接続される。トランジスタＭ８１のゲート及びソースは、トランジスタＭ８２のドレイン及びゲートと共通に接続されて出力端子ＴＲＥＦ８に接続される。トランジスタＭ８２のソース及びバックゲートは、接地電位ＧＮＤに接続される。出力電圧ＶＲＥＦ８は、トランジスタＭ８１の閾値電圧Ｖｔ８１とトランジスタＭ８２の閾値電圧Ｖｔ８２の差分、即ちＶＲＥＦ８＝Ｖｔ８２−Ｖｔ８１となり、例えば０．５〜１．５Ｖである。
【００８４】
電圧生成回路ＲＥＦ８は、比較的小さい出力電圧を生成するのに好適である。一般的な電圧生成回路は、電圧制御の精度を上げるためにアンプと帰還回路とを組み合わせた回路構成を採用することが少なくない。電圧生成回路ＲＥＦ８は、こうした回路構成を採用せずに、デプレッション型トランジスタ及びエンハンスメント型トランジスタを直列に接続するだけの単純な回路構成を採用することにより、電源電圧ＶＩＮが低い場合でも高速に所定の出力電圧を生成することができる。
【００８５】
図９は、本発明に係る参照電圧源ＲＥＦまたはレギュレータ電圧源ＲＥＧに用いる電圧生成回路を示す。電圧生成回路ＲＥＦ９は、特許文献４の図５に開示される基準電流生成回路とほぼ同じである。
【００８６】
電圧生成回路ＲＥＦ９は、電源電圧ＶＩＮの入力に応じて出力電圧ＶＲＥＦ９を生成し、出力端子ＴＲＥＦ９から出力電圧ＶＲＥＦ９を出力する。電圧生成回路ＲＥＦ９は、電流源回路ＩＣＣ９及び電圧源回路ＶＲＲを有する。
【００８７】
電流源回路ＩＣＣ９は、ＮＭＯＳデプレッション型のトランジスタＭ９１〜Ｍ９５を有する。トランジスタＭ９１のドレインは電源電圧ＶＩＮに接続され、ソース及びゲートはトランジスタＭ９２のドレインに接続される。トランジスタＭ９２のソース及びゲートは、トランジスタＭ９３のドレインに接続される。トランジスタＭ９３のソース及びゲートは、トランジスタＭ９４のドレインに接続される。トランジスタＭ９４のソース及びゲートは、トランジスタＭ９５のドレインに接続される。トランジスタＭ９５のソース及びゲートは、電圧源回路ＶＲＲのトランジスタＭ９６のドレイン及びトランジスタＭ９９のドレインに接続される。
【００８８】
電流源回路ＩＣＣ９は、トランジスタＭ９１〜Ｍ９５の５つのトランジスタを直列に接続して構成したが、これは１つの実施形態に過ぎない。一般的にデプレッション型のＭＯＳトランジスタの耐圧は構造的に高くできないことが知られている。このため電流源回路ＩＣＣ９は、５つのトランジスタを直列に接続し、それぞれに印加される電圧を分散して電流源回路ＩＣＣ９全体の素子耐圧を高めている。したがって、電流源回路ＩＣＣ９に用いるトランジスタの段数は設計的事項に過ぎなく、個々のトランジスタの素子耐圧が高くできれば１つまたは２つであってもよい。また、微細化等によってトランジスタの耐圧が十分に高くできない場合には６つ以上必要になることもありうる。電流源回路ＩＣＣ９で生成される電流ｉｃｃ９は、電圧源回路ＶＲＲの駆動電圧となる。
【００８９】
電圧源回路ＶＲＲは、ＮＭＯＳデプレッション型のトランジスタＭ９６、ＮＭＯＳエンハンスメント型のトランジスタＭ９７，Ｍ９８、及び高耐圧のＰＭＯＳエンハンスメント型のトランジスタＭ９９を有する。トランジスタＭ９６のソース及びゲートは、トランジスタＭ９７のドレイン及びゲートとトランジスタＭ９９のゲートと共通に接続されて出力端子ＴＲＥＦ９に接続される。トランジスタＭ９７のソースは、トランジスタＭ９８のドレイン及びゲートに接続される。トランジスタＭ９８，Ｍ９９のソースは、それぞれ接地電位ＧＮＤに接続される。トランジスタＭ９８は、高い出力電圧ＶＲＥＦ９を生成するために用いられ、必須の構成要件ではない。トランジスタＭ９９は、トランジスタＭ９６のドレイン電圧Ｖ９６が所定のレベルを超えないように制限する。
【００９０】
こうした回路構成において、トランジスタＭ９６〜Ｍ９８の主導電路、すなわちドレイン−ソース間は直列に接続されている。言い換えれば、デプレッション型のＭＯＳトランジスタとエンハンスメント型のＭＯＳトランジスタの閾値電圧が減算された電圧を取り出すことができる。
【００９１】
すなわち、トランジスタＭ９９の閾値電圧をＶＧＳ９９とすると、トランジスタＭ９６のドレイン電圧は、参照電圧ＶＲＥＦ＋ＶＧＳ９９を上限となるように制限することができるので、トランジスタＭ９６〜Ｍ９８の低耐圧化が図れる。特に、高耐圧化に困難が伴うデプレッションＭＯＳ型のトランジスタＭ９７の低耐圧化が図れる。
【００９２】
以上説明したように図９に示した参照電圧源ＲＥＦ９は、図８に示した参照電圧源ＲＥＦ８と同様にデプレッション型のＭＯＳトランジスタとエンハンスメント型のＭＯＳトランジスタとを直列に接続して所定の電圧源を生成する。なお、図９において参照電圧ＶＲＥＦ９をさらに高くしたい場合にはトランジスタＭ９８のソースと接地電位ＧＮＤとの間に例えばエンハンスメントＮＭＯＳ型のトランジスタを所定段数だけ直列に接続すればよい。
【００９３】
図１０は、本発明に係る参照電圧生成回路またはレギュレータ電圧源に用いられる電圧生成回路を示す。電圧生成回路ＲＥＦ１０は、バンドギャップレファレンス回路であり、出力電圧ＶＲＥＦ１０を１．２Ｖ前後に設定するとその温度依存性を抑えることができる。
【００９４】
電圧生成回路ＲＥＦ１０は、電源電圧ＶＩＮの入力に応じて出力電圧ＶＲＥＦ１０を生成し、出力端子ＴＲＥＦ１０から出力電圧ＶＲＥＦ１０を出力する。電圧生成回路ＲＥＦ１０は、トランジスタＱ１０１，Ｑ１０２，Ｑ１０３、抵抗Ｒ１０１，Ｒ１０２，Ｒ１０３、及び定電流源ＩＣＣ１０を有する。定電流源ＩＣＣ１０の一端は電源電圧ＶＩＮに接続され、他端は抵抗Ｒ１０１，Ｒ１０２の一端、トランジスタＱ１０３のドレイン、出力端子ＴＲＥＦ１０に接続される。抵抗Ｒ１０１の他端は、ダイオード接続されるトランジスタＱ１０１のコレクタ及びベース、及びトランジスタＭ１０２のベースに接続される。トランジスタＱ１０１のエミッタは、接地電位ＧＮＤに接続される。抵抗Ｒ１０２の他端は、トランジスタＱ１０２のコレクタ及びトランジスタＱ１０３のベースに接続される。トランジスタＭ１０２のエミッタは、抵抗Ｒ１０３の一端に接続される。抵抗Ｒ１０３の他端及びトランジスタＱ１０３のエミッタは、接地電位ＧＮＤに接続される。出力電圧ＶＲＥＦ１０は、抵抗Ｒ１０２の両端での電圧降下によって決定される。抵抗Ｒ１０２での電圧降下は、トランジスタＱ１０２に流れるコレクタ電流ｉ１０２と抵抗Ｒ１０２の抵抗値によって決定される。コレクタ電流ｉ１０２は、抵抗Ｒ１０３の抵抗値を適宜選択することによって調整できる。トランジスタＱ１０３のベース・エミッタ間の順方向電圧をＶＢＥ１０３とすると、出力電圧ＶＲＥＦ１０はＶＲＥＦ１０＝ＶＢＥ１０３＋Ｒ１０２・ｉ１０２となる。
【００９５】
電圧生成回路ＲＥＦ１０から取り出す参照電圧ＶＲＥＦ１０は、電子の電荷をｑ、ボルツマン定数をｋ、絶対温度をＴ、トランジスタＱ１０１に流れるコレクタ電流をｉ１０１、トランジスタＱ１０２に流れるコレクタ電流をｉ１０２、トランジスタＱ１０３のベース・エミッタ間順方向電圧をＶＢＥ１０３とし、抵抗Ｒ１０１，Ｒ１０２，及びＲ１０３の抵抗値をそれぞれｒ１０１，ｒ１０２，及びｒ１０３とすると、次式で表すことができる。
ＶＲＥＦ１０＝ＶＢＥ１０３＋（ｒ１０２／ｒ１０３）・（ｋＴ／ｑ）・ｌｎ（ｉ１０１／ｉ１０２）
【００９６】
上記の式に基づき、例えばｉ１０１／ｉ１０２＝１０に固定し、ｒ１０２／ｒ１０３の抵抗比を、計算の便宜上、５，１０，４０の３通りに設定し、ＶＢＥ１０３＝０．６５Ｖ、ｋＴ／ｑ＝２６ｍＶとして計算してみると、ｒ１０２／ｒ１０３＝５のときは、ＶＲＥＦ１０＝０．９５Ｖとなる。また、ｒ１０２／ｒ１０３＝１０に設定してみるとＶＲＥＦ１０＝１．２５Ｖとなる。また、ｒ１０２／ｒ１０３＝４０に設定するとＶＲＥＦ１０＝３．０４Ｖとなる。なお、上記は計算の便宜上、ｉ１０１／ｉ１０２＝１０に固定したが、抵抗比ｒ１０２／ｒ１０３を固定し、ｉ１０１／ｉ１０２をパラメータとして算出してもよい。
【００９７】
なお、出力電圧ＶＲＥＦ１０の温度依存性を排除するためには、ＶＲＥＦ１０＝１．２Ｖ程度に設定することが好ましいことが知られている。
【００９８】
図１１は、本発明に係るレギュレータ電圧源に用いられる電圧生成回路を示す。電圧生成回路ＲＥＧ１１は、リニアレギュレータの基本的な回路構成であり、特許文献３の図７に開示される定電圧発生回路とほぼ同じである。
【００９９】
電圧生成回路ＲＥＧ１１は、電源電圧ＶＩＮの入力に応じて出力電圧ＶＲＥＧ１１を生成し、出力端子ＴＲＥＧ１１から出力電圧ＶＲＥＧ１１を出力する。電圧生成回路ＲＥＧ１１は、ＰＭＯＳエンハンスメント型のトランジスタＭ１１１、抵抗Ｒ１１１，Ｒ１１２、アンプＡＭＰ、及び参照電圧Ｖｒｅｆを有する。トランジスタＭ１１１のソースは、電源電圧ＶＩＮに接続される。抵抗Ｒ１１１，Ｒ１１２は、トランジスタＭ１１１のドレインと接地電位ＧＮＤとの間に直列に接続される。アンプＡＭＰの反転入力端子（−）は参照電圧Ｖｒｅｆを介して接地電位ＧＮＤに接続され、非反転入力端子（＋）は抵抗Ｒ１１１と抵抗Ｒ１１２との間に接続される。
【０１００】
基準電圧Ｖｒｅｆは例えば０．９Ｖ〜１．２Ｖ程度であり、図８〜図１０の参照電圧生成回路で生成した参照電圧を利用することができる。トランジスタＭ１１１のドレインから電圧ＶＲＥＧ１１を取り出すことになるが、電圧ＶＲＥＧ１１の大きさは例えば３Ｖ〜５Ｖに設定することができる。電圧ＶＲＥＧ１１は、抵抗Ｒ１１１と抵抗Ｒ１１２との抵抗比を調整することで所定の大きさに設定される。いま、抵抗Ｒ１１１，Ｒ１１２の抵抗比をαとし、α＝Ｒ１１２／（Ｒ１１１＋Ｒ１１２）とすると、電圧ＶＲＥＧ１１は、ＶＲＥＧ１１＝Ｖｒｅｆ／αとなり、αの値に反比例する。したがって、例えば参照電圧Ｖｒｅｆ＝０．９Ｖとし、α＝１に設定すると、電圧ＶＲＥＧ１１＝０．９Ｖとなる。また。α＝０．３に設定すると電圧ＶＲＥＧ１１＝３．０Ｖとなる。またα＝０．１８に設定すると電圧ＶＲＥＧ１１＝５．０Ｖとなる。
【０１０１】
以上説明したように、電圧生成回路ＲＥＧ１１は、参照電圧Ｖｒｅｆを固定し、帰還回路を構成する抵抗Ｒ１１１，Ｒ１１２の抵抗比を調整することで所望の出力電圧ＶＲＥＧ１１を生成することができる。したがって、電圧生成回路ＲＥＧ１１は、本発明に係る参照電圧源ＲＥＦにも、レギュレータ電圧源ＲＥＧにも適用することができる。
【０１０２】
本発明に係る参照電圧源ＲＥＦは、図８〜図１１の電圧生成回路のいずれか１つを適用することができるが、１Ｖ前後の比較的低電圧源を生成するのであれば帰還系を有しない図８〜図１０の電圧生成回路のいずれか１つを採用することが好ましい。これによって、例えば図１において、電源端子Ｔｉｎに供給される電源電圧ＶＩＮが比較的低いレベルのときからトランジスタＭ２（第２スイッチング手段）をオン状態に設定でき、出力端子Ｔｏｕｔから取り出す電源電圧監視出力信号ＶＯＵＴのレベルをローレベル（Ｌ）に維持することができる。
【産業上の利用可能性】
【０１０３】
以上説明したように、本発明に係る電源電圧監視回路は、高電源電圧での使用はもちろんのこと、低電源電圧での使用も可能であるので産業上の利用可能性は極めて高い。
【符号の説明】
【０１０４】
１０，２０，４０，６０  電源電圧監視回路
１００，２００，４００，６００  電源電圧監視装置
ＡＭＰ  アンプ
ＢＥ１０３  順方向電圧
ＣＯＭＰ  コンパレータ
Ｄ  ダイオード
ＧＮＤ  接地電位
ｉ１０１，ｉ１０２  コレクタ電流
ｉｃｃ９  電流
ＩＣＣ９，ＩＣＣ１０  電流源回路
ＩＮＶ１，ＩＮＶ２  インバータ
ＬＯＧＩＣ  論理回路
Ｍ１〜Ｍ４，Ｍ８１，Ｍ８２，Ｍ９１〜Ｍ９９，Ｍ１１１，Ｑ１０１〜Ｑ１０３  トランジスタ
ＮＡＮＤ  否定論理積回路
Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２３，Ｒ４１〜Ｒ４４，Ｒ１０１〜Ｒ１０３，Ｒ１１１，Ｒ１１２  抵抗
ＲＥＦ  参照電圧源
ＲＥＦ８〜ＲＥＦ１０，ＲＥＧ１１  電圧生成回路
ＲＥＧ  レギュレータ電圧源
ＲＬ  プルアップ抵抗
Ｔｇ  接地端子
Ｔｉｎ  入力端子
Ｔｏｕｔ，ＴＲＥＦ８〜ＴＲＥＦ１０，ＴＲＥＧ１１  出力端子
Ｖ１〜Ｖ７  電圧
Ｖ９６  ドレイン電圧
Ｖ１１２，Ｖ１３４，Ｖ２１２，Ｖ２２３，Ｖ４１２，Ｖ４２３  分圧電圧
ＶＣＯＭＰ  コンパレータ出力信号
ＶＤＤ  プルアップ電圧
ＶＩＮ  電源電圧
ＶＩＮＶ１，ＶＩＮＶ２  インバータ出力電圧
ＶＮＡＮＤ  論理演算出力信号
ＶＯＵＴ２，ＶＯＵＴ４，ＶＯＵＴ６，ＶＯＵＴ１０，ＶＯＵＴ２０，ＶＯＵＴ４０，ＶＯＵＴ６０  電源電圧監視出力信号
Ｖｒｅｆ，ＶＲＥＦ，参照電圧  参照電圧
ＶＲＥＦ８〜ＶＲＥＦ１０，ＶＲＥＧ１１  出力電圧
ＶＲＥＧ  レギュレータ電圧
ＶＲＲ  電圧源回路
Ｖｔ１〜Ｖｔ４，Ｖｔ＿ＩＮＶ１，Ｖｔ＿ＩＮＶ２，Ｖｔ＿ＮＡＮＤ  閾値電圧
【図１】
2019184333.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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