(57)【要約】【課題】高速動作に適した出力回路を備える半導体装置を提供する。【解決手段】半導体装置は、第１の電源電圧および第１の電源電圧よりも低い第２電源電圧と接続される半導体装置であって、第２の電源電圧の供給を受けて動作する回路の出力信号の入力を受け、電圧レベルをシフトした信号を出力するドライバ回路と、ドライバ回路の出力信号の入力を受ける出力回路とを備える。出力回路は、第１の電源電圧と出力ノードとの間に設けられた第１のトランジスタと、出力ノードと接地電圧との間に設けられた第２のトランジスタとを含む。ドライバ回路は、出力信号の入力を受けて中間電圧の電圧レベルに変換する中間電圧生成回路と、中間電圧生成回路で生成された中間電圧に従って第１のトランジスタを駆動する駆動信号を出力する信号生成回路とを含む。【選択図】図４
2019213122.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧および前記第１の電源電圧よりも低い第２電源電圧と接続される半導体装置であって、
前記第２の電源電圧の供給を受けて動作する回路の出力信号の入力を受け、電圧レベルをシフトした信号を出力するドライバ回路と、
前記ドライバ回路の出力信号の入力を受ける出力回路とを備え、
前記出力回路は、
前記第１の電源電圧と出力ノードとの間に設けられた第１のトランジスタと、
前記出力ノードと接地電圧との間に設けられた第２のトランジスタとを含み、
前記ドライバ回路は、
前記出力信号の入力を受けて中間電圧の電圧レベルに変換する中間電圧生成回路と、
前記中間電圧生成回路で生成された中間電圧に従って前記第１のトランジスタを駆動する駆動信号を出力する信号生成回路とを含む、半導体装置。
【請求項２】
前記中間電圧生成回路は、所定の定電流を供給する第１定電流源を含む、請求項１記載の半導体装置。
【請求項３】
前記信号生成回路は、所定の定電流を供給する第２定電流源を含む、請求項２記載の半導体装置。
【請求項４】
前記出力回路は、
前記第１のトランジスタと前記出力ノードとの間に耐圧確保用の第３のトランジスタと、
前記出力ノードと前記第２のトランジスタとの間に耐圧確保用の第４のトランジスタとをさらに含む、請求項１記載の半導体装置。
【請求項５】
前記第１〜第４のトランジスタは、前記第１の電源電圧に対応する低耐圧トランジスタである、請求項４記載の半導体装置。
【請求項６】
前記第３および第４のトランジスタのゲートには、クランプ電圧が入力される、請求項４記載の半導体装置。
【請求項７】
前記中間電圧生成回路は、
前記第２の電源電圧と接続された第１の抵抗素子と、
前記第１の抵抗素子と直列に接続された第５のトランジスタと、
前記第１の抵抗素子と並列に前記第２の電源電圧と接続された第２の抵抗素子と、
前記第２の抵抗素子と直列に接続された第６のトランジスタとを含み、
前記第５および第６のトランジスタは、前記第１定電流源と接続され、
前記第５および第６のトランジスタのゲートは、前記出力信号およびその反転出力信号の入力をそれぞれ受け、
前記信号生成回路は、
前記第２の電源電圧と接続された第３の抵抗素子と、
前記第３の抵抗素子と直列に接続された第７のトランジスタと、
前記第３の抵抗素子と並列に前記第２の電源電圧と接続された第４の抵抗素子と、
前記第４の抵抗素子と直列に接続された第８のトランジスタとを含み、
前記第７および第８のトランジスタは、前記第２定電流源と接続され、
前記第７および第８のトランジスタのゲートは、前記第１の抵抗素子と前記第５のトランジスタの接続ノードおよび前記第２の抵抗素子と前記第６のトランジスタの接続ノードからの信号の入力をそれぞれ受け、
前記第１のトランジスタは、前記第３の抵抗素子と前記第７のトランジスタとの接続ノードあるいは前記第４の抵抗素子と前記第８のトランジスタとの接続ノードからの前記中間電圧の入力を受ける、請求項３記載の半導体装置。
【請求項８】
前記第５〜第８のトランジスタは、低耐圧トランジスタである、請求項７記載の半導体装置。
【請求項９】
前記第１、第３、第５及び第６のトランジスタは、第１導電型のトランジスタであり、
前記第２、第４、第７および第８のトランジスタは、第２導電型のトランジスタである、請求項７記載の半導体装置。
【請求項１０】
基準電流を生成する基準電流生成回路をさらに備え、
前記第１および第２定電流源は、前記基準電流生成回路により生成されるミラー電圧の入力をゲートに受けるトランジスタを含む、請求項３記載の半導体装置。
【請求項１１】
前記中間電圧生成回路は、所定の電流量に設定するための抵抗素子を含む、請求項１記載の半導体装置。
【請求項１２】
前記中間電圧生成回路は、前記第２電源電圧と前記第１および第２の抵抗素子との間に動作停止時に電流の供給を停止するための第９のトランジスタをさらに含む、請求項７記載の半導体装置。
【請求項１３】
前記中間電圧生成回路は、前記動作停止時に前記接続ノードを中間の電位に設定するための保護回路をさらに含む、請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、出力回路を含む半導体装置に関する。
【背景技術】
【０００２】
一般的に、複数の電圧レベルの出力電圧も生成可能な半導体装置は、高電圧条件にも耐えられるように、厚いゲート酸化膜厚のＭＯＳトランジスタにより構成される。
【０００３】
しかしながら、半導体装置は、厚いゲート酸化膜厚のＭＯＳトランジスタで構成された場合、動作速度が低下したり、回路規模が増大したりする問題がある。そのため、半導体装置は、できるだけ薄いゲート酸化膜厚のＭＯＳトランジスタで構成されることにより、動作速度を向上させ、回路規模の増大を抑制する必要がある。
【０００４】
この点で、特許文献１には、高電圧条件にも耐えられるように耐圧調整することにより薄いゲート酸化膜厚のＭＯＳトランジスタで構成される出力回路を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２１１８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、当該出力回路では、耐圧調整する際の中間電圧を生成する回路の動作電流を確保することが難しく高速動作に適さない可能性があるという課題がある。
【０００７】
本開示は、上記の課題を解決するためになされたものであって、高速動作に適した出力回路を備える半導体装置を提供する。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本開示のある局面に従う半導体装置は、第１の電源電圧および第１の電源電圧よりも低い第２電源電圧と接続される半導体装置であって、第２の電源電圧の供給を受けて動作する回路の出力信号の入力を受け、電圧レベルをシフトした信号を出力するドライバ回路と、ドライバ回路の出力信号の入力を受ける出力回路とを備える。出力回路は、第１の電源電圧と出力ノードとの間に設けられた第１のトランジスタと、出力ノードと接地電圧との間に設けられた第２のトランジスタとを含む。ドライバ回路は、出力信号の入力を受けて中間電圧の電圧レベルに変換する中間電圧生成回路と、中間電圧生成回路で生成された中間電圧に従って第１のトランジスタを駆動する駆動信号を出力する信号生成回路とを含む。
【発明の効果】
【００１０】
一実施例によれば、本開示の半導体装置は、出力回路を高速動作させることが可能である。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に従う液晶パネルシステム１００の構成を概念的に説明する図である。
【図２】実施形態１に基づくマイコン２０の一部を説明する図である。
【図３】実施形態１に基づくマイコン２０の出力回路４０の一例について説明する図である。
【図４】実施形態１に基づくドライバ６１の回路構成を説明する図である。
【図５】実施形態１に基づくクランプ電圧生成回路６３の回路構成図である。
【図６】実施形態１に基づくドライバ６１の電位を説明する図である。
【図７】実施形態１の変形例に基づくドライバ６１＃の構成について説明する図である。
【図８】実施形態２に基づくドライバ６１Ａの構成について説明する図である。
【発明を実施するための形態】
【００１２】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１３】
（実施形態１）
図１は、実施形態１に従う液晶パネルシステム１００の構成を概念的に説明する図である。
【００１４】
図１を参照して、液晶パネルシステム１００は、液晶パネル１０と、液晶パネル１０にデータを伝送するマイコン２０とを含む。
【００１５】
マイコン２０は、液晶パネル１０に対してＬＶＤＳ（Low voltage differential signaling）方式に基づいてデータを伝送する。ＬＶＤＳは、小振幅で低消費電力の比較的高速の差動インタフェースである。
【００１６】
液晶パネル１０側は、伝送されたデータをタイミングコントローラで受信する。タイミングコントローラは、当該データをカラムドライバに出力する。カラムドライバは、液晶ディスプレイ（ＬＣＤ）を駆動する。これにより所望のデータをＬＣＤに表示する。
【００１７】
図２は、実施形態１に基づくマイコン２０の一部を説明する図である。
図２を参照して、マイコン２０は、種々の電源供給を受けて動作する。
【００１８】
一例といてマイコン２０には、コア領域３０と、出力回路４０とが設けられている。コア領域は、電源電圧ＶＤＤ２が接続されて当該電圧供給を受けて動作する。
【００１９】
出力回路４０は、電源電圧ＶＤＤ１が接続されて当該電圧供給を受けて動作する。
本例においては、電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２よりも高い電圧である。
【００２０】
例えば、電源電圧ＶＤＤ１は、１．８Ｖ、電源電圧ＶＤＤ２は、１．０Ｖとする。
また、本例においては、出力回路４０から差動出力信号が液晶パネル１０に対して出力される場合が示されている。
【００２１】
図３は、実施形態１に基づくマイコン２０の出力回路４０の一例について説明する図である。
【００２２】
図３を参照して、出力回路４０は、最終段回路６２と、最終段回路６２を駆動するドライバ６１と、クランプ電圧を生成するクランプ電圧生成回路６３とを含む。
【００２３】
また、出力回路４０は、コア領域３０からの信号の入力を受ける。
コア領域３０は、電源電圧ＶＤＤ２が接続されて当該電圧供給を受けて動作する。
【００２４】
本例においては、インバータ（ＩＮＶ）からの信号の入力を受ける場合が示されている。具体的には、コア領域３０からインバータ（ＩＮＶ）を介して信号Ｓ０，／Ｓ０および信号Ｓ１，／Ｓ１が出力回路４０に入力される場合が示されている。
【００２５】
ドライバ６１は、信号Ｓ０，／Ｓ０の入力に従って最終段回路６２のトランジスタを駆動する駆動信号を出力する。
【００２６】
クランプ電圧生成回路６３は、耐圧確保用に用いられるクランプ電圧を生成する。
最終段回路６２は、ＰチャネルＭＯＳトランジスタＭＰ２Ｐ，ＭＰ２Ｎ，ＭＰ３Ｐ，ＭＰ３Ｎと、ＮチャネルＭＯＳトランジスタＭＮ２Ｐ，ＭＮ２Ｎ，ＭＮ３Ｐ，ＭＮ３Ｎとを含む。
【００２７】
ＰチャネルＭＯＳトランジスタＭＰ２Ｐ，ＭＰ２Ｎ，ＭＰ３Ｐ，ＭＰ３Ｎと、ＮチャネルＭＯＳトランジスタＭＮ２Ｐ，ＭＮ２Ｎ，ＭＮ３Ｐ，ＭＮ３Ｎとは、低耐圧用のＭＯＳトランジスタである。具体的には、電源電圧ＶＤＤ２に対応して設けられるＭＯＳトランジスタである。電源電圧ＶＤＤ２に対応して設けられるＭＯＳトランジスタは、電源電圧ＶＤＤ１に対応して設けられるＭＯＳトランジスタと比較してゲート酸化膜厚の薄いＭＯＳトランジスタである。
【００２８】
ＰチャネルＭＯＳトランジスタＭＰ２Ｐ，ＭＰ３Ｐと、ＮチャネルＭＯＳトランジスタＭＮ２Ｐ，ＭＮ３Ｐとは電源電圧ＶＤＤ１と接地電圧ＧＮＤとの間に直列に接続される。
【００２９】
ＰチャネルＭＯＳトランジスタＭＰ２Ｐ，ＭＰ３Ｐと、ＮチャネルＭＯＳトランジスタＭＮ２Ｐ，ＭＮ３Ｐと並列に、ＰチャネルＭＯＳトランジスタＭＰ２Ｎ，ＭＰ３Ｎと、ＮチャネルＭＯＳトランジスタＭＮ２Ｎ，ＭＮ３Ｎは電源電圧ＶＤＤ１と接地電圧ＧＮＤとの間に直列に接続される。
【００３０】
ＰチャネルＭＯＳトランジスタＭＰ３ＰとＮチャネルＭＯＳトランジスタＭＮ３Ｐとの間の接続ノードからデータ信号ＰＡＤ０が出力される。
【００３１】
ＰチャネルＭＯＳトランジスタＭＰ３ＮとＮチャネルＭＯＳトランジスタＭＮ３Ｎとの間の接続ノードからデータ信号ＰＡＤ１が出力される。
【００３２】
データ信号ＰＡＤ０，ＰＡＤ１は、差動出力信号として液晶パネル１０に出力される。
ＰチャネルＭＯＳトランジスタＭＰ２Ｐ，ＭＰ２Ｎは、ドライバ６１からの信号ＰＳＷ＿Ｐ，ＰＳＷ＿Ｎの入力を受ける。
【００３３】
信号ＰＳＷ＿Ｐ，ＰＳＷ＿Ｎは、互いに相補の関係にある。
ＰチャネルＭＯＳトランジスタＭＰ３Ｐ，ＭＰ３Ｎは、クランプ電圧生成回路６３からのクランプ電圧ＣｌａｍｐＰをゲートにともに受ける。
【００３４】
ＮチャネルＭＯＳトランジスタＭＮ３Ｐ，ＭＮ３Ｎは、クランプ電圧生成回路６３からのクランプ電圧ＣｌａｍｐＮをゲートにともに受ける。
【００３５】
ＮチャネルＭＯＳトランジスタＭＮ２Ｐ，ＭＮ２Ｎは、コア領域３０からの信号Ｓ１，／Ｓ１の入力を受ける。
【００３６】
クランプ電圧ＣｌａｍｐＰ，ＣｌａｍｐＮの入力により、ＭＯＳトランジスタの耐圧が確保され、低耐圧ＭＯＳトランジスタを用いて最終段回路６２を構成することが可能である。一例として、クランプ電圧ＣｌａｍｐＰは、０．４５×電源電圧ＶＤＤ１（１．８Ｖ）に設定する。また、クランプ電圧ＣｌａｍｐＮは、０．５５×電源電圧ＶＤＤ１（１．８Ｖ）に設定する。なお、当該クランプ電圧は、一例であり、当該値に限定されるものではない。
【００３７】
図４は、実施形態１に基づくドライバ６１の回路構成を説明する図である。
図４を参照して、ドライバ６１は、信号Ｓ０，／Ｓ０を中間電圧の電圧レベルに変換する中間電圧生成回路２と、中間電圧生成回路２からの信号を受けて駆動信号を出力する信号生成回路１とを含む。
【００３８】
中間電圧生成回路２は、抵抗素子Ｒ１，Ｒ２と、ＰチャネルＭＯＳトランジスタＭＰ１Ｐ，ＭＰ１Ｎと、ＮチャネルＭＯＳトランジスタＭＮ２とを含む。
【００３９】
抵抗素子Ｒ１は、電源電圧ＶＤＤ１と内部ノードＮ０との間に設けられる。
抵抗素子Ｒ２は、抵抗素子Ｒ１と並列に電源電圧ＶＤＤ１と内部ノードＮ１との間に設けられる。
【００４０】
ＰチャネルＭＯＳトランジスタＭＰ１Ｐは、内部ノードＮ０と内部ノードＮ２との間に接続され、そのゲートは、信号Ｓ０の入力を受ける。
【００４１】
ＰチャネルＭＯＳトランジスタＭＰ１Ｎは、内部ノードＮ１と内部ノードＮ２との間に接続され、そのゲートは、信号／Ｓ０の入力を受ける。
【００４２】
ＮチャネルＭＯＳトランジスタＭＮ２は、内部ノードＮ２と接地電圧ＧＮＤとの間に接続され、そのゲートは、基準電流生成回路５０からのミラー電圧の入力を受ける。
【００４３】
基準電流生成回路５０は、基準電流Ｉｒｅｆ２を生成し、当該基準電流を供給するためのミラー電圧が生成される。
【００４４】
当該基準電流生成回路５０は、出力回路４０の内部に設けられていても良いし、別の回路に設けられていていもよい。
【００４５】
ＮチャネルＭＯＳトランジスタＭＮ２は、ミラー電圧をゲートに受けて定電流源の機能を実現する。本例においては、一定の定電流Ｉｒｅｆ２を接地電圧ＧＮＤ側に供給する場合が示されている。当該ミラー電圧は、一定の定電流Ｉｒｅｆ２を供給するようにＭＯＳトランジスタの製造ばらつきや、温度条件に従って変化させるようにしても良い。
【００４６】
中間電圧生成回路２の内部ノードＮ０，Ｎ１から信号生成回路１に対して信号Ｓ０，／Ｓ０の電圧レベルをシフトさせた中間電圧の信号ＮＰ，ＮＮが出力される。
【００４７】
信号生成回路１は、抵抗素子Ｒ３，Ｒ４と、ＮチャネルＭＯＳトランジスタＭＮ１Ｐ，ＭＮ１Ｎと、ＭＮ１とを含む。
【００４８】
抵抗素子Ｒ３は、電源電圧ＶＤＤ１と内部ノードＮ３との間に設けられる。
抵抗素子Ｒ４は、抵抗素子Ｒ３と並列に電源電圧ＶＤＤ１と内部ノードＮ４との間に設けられる。
【００４９】
ＮチャネルＭＯＳトランジスタＭＮ１Ｐは、内部ノードＮ３と内部ノードＮ５との間に接続され、そのゲートは、信号ＮＰの入力を受ける。
【００５０】
ＮチャネルＭＯＳトランジスタＭＮ１Ｎは、内部ノードＮ４と内部ノードＮ５との間に接続され、そのゲートは、信号ＮＮの入力を受ける。
【００５１】
ＮチャネルＭＯＳトランジスタＭＮ１は、内部ノードＮ５と接地電圧ＧＮＤとの間に接続され、そのゲートは基準電流生成回路５０からのミラー電圧の入力を受ける。
【００５２】
基準電流生成回路５０は、基準電流Ｉｒｅｆ１を生成し、当該基準電流を供給するためのミラー電圧が生成される。
【００５３】
ＮチャネルＭＯＳトランジスタＭＮ１は、ミラー電圧をゲートに受けて定電流源の機能を実現する。本例においては、一定の定電流Ｉｒｅｆ１を接地電圧ＧＮＤ側に供給する場合が示されている。当該ミラー電圧は、一定の定電流Ｉｒｅｆ１を供給するようにＭＯＳトランジスタの製造ばらつきや、温度条件に従って変化させるようにしても良い。
【００５４】
信号生成回路１の内部ノードＮ３，Ｎ４から最終段回路６２に対して信号ＰＳＷ＿Ｐ，ＰＳＷ＿Ｎが出力される。
【００５５】
信号ＰＳＷ＿Ｐ，ＰＳＷ＿Ｎは、相補の信号であり、最終段回路６２のＰチャネルＭＯＳトランジスタＭＰ２Ｐ，ＭＰ２Ｎを駆動する駆動信号である。
【００５６】
図５は、実施形態１に基づくクランプ電圧生成回路６３の回路構成図である。
図５を参照して、クランプ電圧生成回路６３は、一例として抵抗素子Ｒ５〜Ｒ８を含む。
【００５７】
抵抗素子Ｒ５〜Ｒ８は、電源電圧ＶＤＤ１と接地電圧ＧＮＤとの間に直列に接続される。
【００５８】
クランプ電圧は、抵抗素子Ｒ５〜Ｒ８の抵抗分割により生成される。
抵抗素子Ｒ５と抵抗素子Ｒ６との接続ノードからクランプ電圧ＣｌａｍｐＮが出力される。
【００５９】
抵抗素子Ｒ６と抵抗素子Ｒ７との接続ノードからクランプ電圧ＣｌａｍｐＰ５０が出力される。
【００６０】
抵抗素子Ｒ７と抵抗素子Ｒ８との接続ノードからクランプ電圧ＣｌａｍｐＰが出力される。
【００６１】
当該クランプ電圧ＣｌａｍｐＰ，ＣｌａｍｐＮが最終段回路６２のＭＯＳトランジスタのゲートに入力される。
【００６２】
なお、クランプ電圧生成回路６３は、一例として抵抗素子Ｒ５〜Ｒ８を含む構成として説明したが特に当該構成に限られず、他の構成を採用することも可能である。
【００６３】
図６は、実施形態１に基づくドライバ６１の電位を説明する図である。
図６に示されるように、ドライバ６１の電位の一例が示されている。
【００６４】
信号Ｓ０，／Ｓ０の電圧が１．０Ｖと０Ｖである場合について説明する。
具体的には、電源電圧ＶＤＤ１は、１．８Ｖ、電源電圧ＶＤＤ２は、１．０Ｖとする。
【００６５】
また、抵抗素子Ｒ１，Ｒ２は、１．５ｋΩとする。抵抗素子Ｒ３，Ｒ４は、２５０Ωとする。
【００６６】
また、定電流源に流れる定電流Ｉｒｅｆ１は５ｍＡに設定される。また、定電流Ｉｒｅｆ２は、１ｍＡに設定される。
【００６７】
中間電圧生成回路２について説明する。
この場合に、ノードＮ１，Ｎ０の電位は、信号ＮＮおよびＮＰが「Ｌ」レベル、「Ｈ」レベルの場合は次のようになる。
【００６８】
ノードＮ１の「Ｌ」レベル側の電位は、１．８Ｖ‐（Ｉｒｅｆ２／２＋ΔＩｄｓ）×１．５ｋΩ
ノードＮ０の「Ｈ」レベル側の電位は、１．８Ｖ‐（Ｉｒｅｆ２／２−ΔＩｄｓ）×１．５ｋΩ
ΔＩｄｓは、ＰチャネルＭＯＳトランジスタのドレイン電流の変化であり、ＰチャネルＭＯＳトランジスタのＧＭ（＝ΔＩｄｓ／ΔＶｇｓ）で決まる変化分を示す。
【００６９】
ΔＶｇｓは低電位系(例えば１Ｖ系)の電源電圧Ｖｄｄ２の電圧レベルで駆動する信号によって与えられる。
【００７０】
本例においては、一例としてΔＩｄｓとして０．３ｍＡとした場合について説明する。
この場合、ノードＮ１の電位は、０．６Ｖに設定される。また、ノードＮ０の電位は、１．５Ｖに設定される。
【００７１】
次に、信号生成回路１について説明する。
ノードＮ０，Ｎ１に設定された「Ｈ」レベルおよび「Ｌ」レベルの信号に基づいて信号生成回路１のＮチャネルＭＯＳトランジスタが動作する。
【００７２】
具体的には、「Ｌ」レベルの場合には、信号生成回路１のＮチャネルＭＯＳトランジスタはオフであり、「Ｈ」レベルの場合にはＮチャネルＭＯＳトランジスタがオンする。
【００７３】
当該ＮチャネルＭＯＳトランジスタの動作に基づいてノードＮ３，Ｎ４の電位は次のように設定される。
【００７４】
ノードＮ４の「Ｈ」レベル側の電位は、１．８Ｖ
ノードＮ３の「Ｌ」レベル側の電位は、１．８Ｖ−Ｉｒｅｆ１×２５０Ω
ノードＮ３の電位は、０．５５Ｖに設定される。
【００７５】
これらドライバ６１の各ＭＯＳトランジスタの耐圧は、１．２７Ｖに設定されているものとする。
【００７６】
本例においては、一例としてＰチャネルＭＯＳトランジスタＭＰ１Ｐ，ＭＰ１ＮおよびＮチャネルＭＯＳトランジスタＭＮ１Ｐ，ＭＮ１Ｎと、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のサイズを調整する。定電流源のソース電圧（ノードＮ２）は、０．６Ｖに設定される。また、定電流源のソース電圧（ノードＮ５）は、０．５５Ｖに設定される。
【００７７】
上記に基づけば、信号生成回路１のＮチャネルＭＯＳトランジスタＭＮ１Ｐのゲートソース間電圧Ｖｇｓ、ゲートバックバイアス電圧Ｖｇｂ、ゲートドレイン電圧Ｖｄｇは、次式の如く表わされる。
【００７８】
Ｖｇｓ＝ノードＮ０の「Ｈ」レベル側の電位−定電流源のソース電圧＝０．９５Ｖ
Ｖｇｂ＝Ｖｇｓ
Ｖｄｇ＝ノードＮ０の「Ｈ」レベル側の電位−ノードＮ３の「Ｌ」レベル側の電位＝０．９５Ｖ
また、ＰチャネルＭＯＳトランジスタＭＰ１Ｐのゲートソース間電圧Ｖｓｇ、ゲートドレイン間電圧Ｖｇｄ、ゲートバックバイアス電圧Ｖｂｇは、次式の如く表わされる。
【００７９】
Ｖｓｇ＝ノードＮ０の「Ｈ」レベル側の電位−信号Ｓ０の電位＝０．５Ｖ
Ｖｇｄ＝信号Ｓ０の電位−定電流源のソース電圧＝０．４Ｖ
Ｖｂｇ＝Ｖｓｇ
また、ＮチャネルＭＯＳトランジスタＭＮ１Ｎのゲートソース間電圧Ｖｇｓ、ゲートバックバイアス電圧Ｖｇｂ、ゲートドレイン電圧Ｖｄｇは、次式の如く表わされる。
【００８０】
Ｖｇｓ＝ノードＮ１の「Ｌ」レベル側の電位−定電流源のソース電圧＝０．０５Ｖ
Ｖｇｂ＝Ｖｇｓ
Ｖｄｇ＝ノードＮ４の「Ｈ」レベル側の電位−ノードＮ１の「Ｌ」レベル側の電位＝１．２Ｖ
また、ＮチャネルＭＯＳトランジスタＭＰ１Ｎのゲートソース間電圧Ｖｇｓ、ゲートバックバイアス電圧Ｖｇｂ、ゲートドレイン電圧Ｖｄｓは、次式の如く表わされる。
【００８１】
Ｖｇｓ＝信号／Ｓ０の電位−ノードＮ１の「Ｌ」レベル側の電位＝−０．６Ｖ
Ｖｓｄ＝信号／Ｓ０の電位−定電流源のソース電圧＝−０．６Ｖ
Ｖｇｂ＝Ｖｇｓ
したがって、各ＭＯＳトランジスタの耐圧１．２７Ｖ以下であるためＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの耐圧を確保することが可能である。
【００８２】
なお、信号Ｓ０，／Ｓ０の電圧が１．０Ｖと０Ｖである場合について説明したが、信号Ｓ０，／Ｓ０の電圧が反転した場合についても電位関係が入れ替わるのみであり基本的に同様である。
【００８３】
実施形態１に従うドライバ６１によれば、信号生成回路１と、中間電圧生成回路２がそれぞれ独立の回路として動作する。
【００８４】
信号生成回路１および中間電圧生成回路２は、独立の定電流源を有する。
具体的には、信号生成回路１は、定電流Ｉｒｅｆ１で動作する。中間電圧生成回路２は、定電流Ｉｒｅｆ２で動作する。
【００８５】
従来回路は、動作電流の確保が難しく、高速動作に適さない可能性があったが、実施形態１に基づく構成は、動作電流が安定的に供給されるため高速動作が可能である。
【００８６】
なお、本例においては、差動出力信号を出力する差動インタフェースについて説明したが、特に当該構成に限られず、シングルエンド型の出力回路にすることも可能である。
【００８７】
例えば、最終段回路６２の互いに並列に設けられている他方側のＭＯＳトランジスタを除いた構成である。具体的には、ＰチャネルＭＯＳトランジスタＭＰ２Ｎ，ＭＰ３Ｎと、ＮチャネルＭＯＳトランジスタＭＮ２Ｎ，ＭＮ３Ｎとを除いた構成としても良い。あるいは、ＰチャネルＭＯＳトランジスタＭＰ２Ｐ，ＭＰ３Ｐと、ＮチャネルＭＯＳトランジスタＭＮ２Ｐ，ＭＮ３Ｐとを除いた構成としても良い。
【００８８】
（実施形態１の変形例）
図７は、実施形態１の変形例に基づくドライバ６１＃の構成について説明する図である。
【００８９】
図７を参照して、ドライバ６１＃は、中間電圧生成回路２の定電流源を抵抗素子Ｒ１０に変更した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
【００９０】
当該構成にすることにより回路を簡易にすることが可能となるとともに面積を縮小することが可能である。
【００９１】
（実施形態２）
図８は、実施形態２に基づくドライバ６１Ａの構成について説明する図である。
【００９２】
図８を参照して、実施形態２に基づくドライバ６１Ａは、動作停止時の保護機能を有している。
【００９３】
具体的には、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３をさらに設けた構成である。
【００９４】
具体的には、ＰチャネルＭＯＳトランジスタＰＴ３は、電源電圧ＶＤＤ１と抵抗素子Ｒ１，Ｒ２との間に設けられ、そのゲートはドライバ６１Ａの動作停止時にオフする制御信号の入力を受ける。一方で、制御信号は、動作時にはＰチャネルＭＯＳトランジスタＰＴ３を導通させる。
【００９５】
また、ＰチャネルＭＯＳトランジスタＰＴ１は、ソース側としてクランプ電圧ＣｌａｍｐＰ５０の入力を受ける。また、ドレイン側は、ノードＮ０と接続される。
【００９６】
ゲートはドライバ６１Ａの動作停止時に、ＰチャネルＭＯＳトランジスタＰＴ１が導通するための制御信号の入力を受ける。
【００９７】
ＰチャネルＭＯＳトランジスタＰＴ２は、ソース側としてクランプ電圧ＣｌａｍｐＰ５０の入力を受ける。また、ドレイン側は、ノードＮ１と接続される。
【００９８】
ゲートはドライバ６１Ａの動作停止時に、ＰチャネルＭＯＳトランジスタＰＴ２が導通するための制御信号の入力を受ける。
【００９９】
ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２が導通することによりノードＮ０，Ｎ１にクランプ電圧ＣｌａｍｐＰ５０が供給される。一例として、クランプ電圧ＣｌａｍｐＰＰ５０は、０．５×電源電圧ＶＤＤ１（１．８Ｖ）＝０．９Ｖに設定する。
【０１００】
また、ＰチャネルＭＯＳトランジスタＰＴ３は、オフする。
これによりドライバ６１Ａの内部ノードの電圧を中間電圧に維持することが可能となり、ＭＯＳトランジスタの耐圧以上の電圧が各ＭＯＳトランジスタにかかるのを防止することが可能である。
【０１０１】
なお、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２は、耐圧の関係上、ゲート酸化膜厚の薄いＭＯＳトランジスタではなく、ゲート酸化膜厚の厚いＭＯＳトランジスタで構成することも可能である。
【０１０２】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０３】
１  信号生成回路、２  中間電圧生成回路、１０  液晶パネル、２０  マイコン、３０  コア領域、４０  出力回路、５０  基準電流生成回路、６１，６１Ａ  ドライバ、６２  最終段回路、６３  クランプ電圧生成回路、１００  液晶パネルシステム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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