(57)【要約】【課題】回路特性の劣化を防止しつつ、回路の保護を実現すること。【解決手段】実装構造体は、ＭＭＩＣに配置された回路と、回路の上部を覆い、回路の上部との間に空間を有するように配置され、ポリイミド発泡体で形成されたカバーと、カバーの上部を覆うポッティング材と、を備える。【選択図】図１
2019061999.tif 000002
【特許請求の範囲】
【請求項１】
ＭＭＩＣ（Monolithic Microwave Integrated Circuit）に配置された回路と、
前記回路の上部を覆い、前記回路との間に空間を有するように配置され、ポリイミド発泡体で形成されたカバーと、
前記カバーの上部を覆うポッティング材と、
を備える、実装構造体。
【請求項２】
前記カバーは凹部を含んで構成され、
前記カバーは、前記凹部が前記回路の上面に対向し、前記回路の上部を覆うように配置される、請求項１に記載の実装構造体。
【請求項３】
前記カバーは、前記ＭＭＩＣの上面に固着される、請求項１又は２に記載の実装構造体。
【請求項４】
前記カバーは、熱硬化型の部材を介して、前記ＭＭＩＣの上面に固着する、請求項３に記載の実装構造体。
【請求項５】
前記ポッティング材は、前記回路と前記回路の上位回路間を接続するボンディングワイヤを覆い、前記カバーの上部を覆うように配置される、請求項１乃至４のいずれか一に記載の実装構造体。
【請求項６】
前記ポッティング材は、熱硬化型樹脂である、請求項１乃至５のいずれか一に記載の実装構造体。
【請求項７】
前記ＭＭＩＣは、化合物半導体を含む、請求項１乃至６のいずれか一に記載の実装構造体。
【請求項８】
請求項１乃至７のいずれか一に記載の実装構造体を含んで構成される、配線基板。
【請求項９】
ＭＭＩＣ（Monolithic Microwave Integrated Circuit）に配置された回路の上部を覆い、前記回路との間に空間を有するように、ポリイミド発泡体で形成されたカバーを配置する工程と、
前記カバーの上部を、熱硬化型のポッティング材で覆う工程と、
加熱して、前記ポッティング材を硬化させる工程と、
を含む、実装構造体の製造方法。
【請求項１０】
前記回路を覆うように、前記カバーを配置した場合に、前記回路の上面と前記カバーとが接触する、前記カバーの面に、熱硬化型のポッティング材を塗布又は転写する工程と、
前記回路の上部を覆うように、前記カバーを配置後、加熱して、前記ＭＭＩＣの上面に前記カバーを固着する工程と、
をさらに含む、請求項９に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装構造体、その製造方法、及び実装構造体を用いた配線基板に関する。
【背景技術】
【０００２】
半導体、及び接続に用いられるボンディングワイヤ等を、吸湿から保護、機械的な破損等から保護するために、シリコン（Ｓｉ）系材料から形成されるポッティング材が一般的に用いられている。
【０００３】
しかし、ポッティング材の比誘電率は、３〜４程度である。そのため、ポッティング材を用いて半導体、及びボンディングワイヤを保護する場合、高周波数領域においては、保護対象である半導体、ボンティングワイヤ等の高周波特性が変化したり、高周波特性が劣化する場合がある。
【０００４】
図２は、Ｓｉ系のＭＯＳ（Metal Oxide Semiconductor）構造の一例を示す断面図である。図２においては、配線基板１０１に、ソース（ＧＮＤ（Ground））１０２として機能する端子を形成し、形成した端子上に、絶縁層１０６ａを形成する。また、配線基板１０１に、ゲート１０３として機能する端子を形成し、信号線１０５ａを接続し、信号線１０５ａを、絶縁層１０６ａ上に積層する。信号線１０５ａ上には、絶縁層１０６ｂを積層する。また、配線基板１０１に、ドレイン１０４として機能する端子を形成し、信号線１０５ｂを接続し、信号線１０５ｂを、絶縁層１０６ｂ上に積層する。信号線１０５ｂ上には、絶縁層１０６ｃを積層する。絶縁層１０６ａ〜１０６ｃは、例えば、酸化膜、窒化膜を用いて形成する。
【０００５】
図２に示すＳｉ系のＭＯＳ構造においては、ゲート１０３、ドレイン１０４が、複数の絶縁層（絶縁層１０６ａ〜１０６ｃ）で覆われているが、信号のグランドとなるソース（ＧＮＤ）１０２とは物理的な距離が近いため、絶縁体（誘導体）の影響を受けにくい。また、信号線１０５ａ、１０５ｂ上に、絶縁層１０６ｂ、１０６ｃが存在するが、信号線１０５ａ、１０５ｂに高周波信号を通す場合において、電界は、信号線１０５ａとソース（ＧＮＤ）間に集中するため、絶縁体（誘導体）の影響を受けにくい。従って、図２に示すようなシリコン系のＭＯＳ構造においては、半導体素子の上部をポッティング材等の誘電体で覆って、半導体素子を保護した場合であっても、ポッティング材等の誘電体が、高周波特性の変化、高周波特性の劣化に対して与える影響は小さい。
【０００６】
図３は、ＧａＡｓ、ＧａＮ等の化合物半導体の構造の一例を示す断面図である。図３においては、配線基板２０１の一面に、ＧＮＤ２０２が形成される。配線基板２０１には、配線基板２０１を貫通する２以上のビアホール２０３が形成される。
【０００７】
配線基板２０１の上部の面（ＧＮＤ２０２が形成された面の裏側）上であって、ビアホール２０３の開口部間に、ゲート２０４、２０５として機能する端子を形成する。そして、ゲート２０４、２０５間に、ドレイン２０６として機能する端子を形成する。また、ゲート２０５として機能する端子と、ゲート２０７として機能する端子とが、一のビアホール２０３の開口部を挟むように、ゲートとして機能する端子を形成する。また、ゲート２０７として機能する端子の隣に、ドレイン２０８として機能する端子を形成する。また、配線基板２０１の上部の面（ＧＮＤ２０２が形成された面の裏側）に、各ビアホール２０３の開口部の一方を塞ぎ、ゲート２０４、２０５、ドレイン２０６を跨ぐように、ソース２０９として機能する信号線を配線する（エアブリッジ配線）。
【０００８】
図３に示すＧａＡｓ、ＧａＮ等の化合物半導体の構造においては、図２に示すＳｉ系のＭＯＳ構造に比べ、配線とＧＮＤ２０２との距離が遠い。そのため、図３に示すＧａＡｓ、ＧａＮ等の化合物半導体の構造においては、配線に高周波信号を通す場合、図２に示すＳｉ系のＭＯＳ構造に比べ、半導体素子の上部へ漏れ出す電界は強くなる。
【０００９】
また、図３に示すＧａＡｓ、ＧａＮ等の化合物半導体の構造においては、保護材としての絶縁膜を覆う場合、デバイスの高周波特性を劣化させるので、一般的に、薄く覆われる。そのため、図３に示すＧａＡｓ、ＧａＮ等の化合物半導体の構造においては、半導体素子をポッティング材で覆うと、信号線路の実効誘導率が変わることで、信号線路の特性インピーダンスも変化する。また、結合線路等を用いる場合、半導体素子をポッティング材で覆うと、結合量も変動する。さらに、結合線路等を用いる場合、半導体素子の入出力間の容量性結合が大きくなるので、配線に高周波信号を通すと、増幅率が低下する。従って、Ｓｉ系のＩＣ（Integrated Circuit）に比べて、ＧａＡｓ、ＧａＮの素材を用いたＩＣの方が、半導体素子をポッティング材で覆った場合に、高周波特性の変化、高周波特性の劣化に対して与える影響は大きい。
【００１０】
よって、ＧａＡｓ、ＧａＮの素材を用いた化合物半導体の場合には、図４、図５に示すように、中空構造のパッケージを用いることが多い。
【００１１】
図４、図５は、中空構造を用いて化合物半導体を保護する構造の一例を示す断面図である。
【００１２】
図４においては、配線基板３０１の一面に、ＧＮＤ３０２が形成される。配線基板３０１の上部の面（ＧＮＤ３０２が形成された面の裏側）に、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）３０３が配置される。ＭＭＩＣ３０３は、ボンディングワイヤ３０４を介して、ＲＦ（Radio Frequency）信号線３０５に接続する。さらに、図４に示すＧａＡｓ、ＧａＮ等の化合物半導体の構造においては、モールド樹脂３０６ａで、配線基板３０１、ＧＮＤ３０２を覆う。さらに、ＭＭＩＣ３０３との間に空間を有するように、モールド樹脂３０６ｂで、ＭＭＩＣ３０３、ボンディングワイヤ３０４を覆う。
【００１３】
図５においては、凹構造のセラミックパッケージ４０１を、凹部が下向きになるように配置する。そして、凹構造のセラミックパッケージ４０１を、凹部が下向きになるように配置した場合に、セラミックパッケージ４０１の底面を貫通するように、スルーホール４０２を形成する。
【００１４】
セラミックパッケージ４０１の底面に形成された、スルーホール４０２の開口部の一部を塞ぐように、ＧＮＤ層４０９を形成する。また、セラミックパッケージ４０１の底面に形成された、スルーホール４０２の他の開口部を塞ぐように、ＲＦ端子４０３を配置する。また、ＧＮＤ層４０９が塞ぐ開口部に対して、反対の開口部を塞ぐように、配線基板４０４を配置する。配線基板４０４の上部には、ＭＭＩＣ４０５を積層する。また、ＲＦ端子４０３が塞ぐ開口部に対して、反対の開口部を塞ぐように、ＲＦ端子４０６を配置する。ＭＭＩＣ４０５は、ボンディングワイヤ４０７を介して、ＲＦ端子４０６と接続する。
【００１５】
さらに、図５に示すＧａＡｓ、ＧａＮ等の化合物半導体の構造においては、ＭＭＩＣ４０５との間に空間を有するように、セラミックパケージ４０８で、セラミックパッケージ４０１の開口部を封止する。
【００１６】
図４、図５に示すように、中空構造を用いて、半導体素子を封止することで、吸湿から保護、機械的な破損等から半導体素子を保護する方法が利用されている。
【００１７】
特許文献１においては、永久レジスト等を用いたパターニングによって、チップ上部に膜を形成し、形成された膜及びチップを、樹脂を用いて封止する技術が記載されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１１−０１８６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【００２０】
上述の通り、図４、図５に示すように、中空構造を用いて、半導体素子を封止することで、吸湿から保護、機械的な破損等から半導体素子を保護する方法が利用されている。しかし、図４、図５に示す構造を利用する場合、高周波数領域においては、保護対象である半導体、ボンティングワイヤ等の高周波特性が変化したり、高周波特性が劣化する恐れがある。
【００２１】
また、特許文献１に記載された技術においては、高周波数領域においては、保護対象である半導体、ボンティングワイヤ等の高周波特性が変化したり、高周波特性が劣化する恐れがある。
【００２２】
そこで、本発明は、回路特性の劣化を防止しつつ、回路を保護することを実現することに貢献する実装構造体、その製造方法、及び実装構造体を用いた配線基板を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の第１の視点によれば、実装構造体が提供される。前記実装構造体は、ＭＭＩＣに配置された回路と、前記回路の上部を覆い、前記回路との間に空間を有するように配置され、ポリイミド発泡体で形成されたカバーと、前記カバーの上部を覆うポッティング材とを備える。
【００２４】
本発明の第２の視点によれば、配線基板が提供される。前記配線基板は、ＭＭＩＣに配置された回路と、前記回路の上部を覆い、前記回路との間に空間を有するように配置され、ポリイミド発泡体で形成されたカバーと、前記カバーの上部を覆うポッティング材とを備える実装構造体を含んで構成される。
【００２５】
本発明の第３の視点によれば、実装構造体の製造方法が提供される。前記製造方法は、ＭＭＩＣに配置された回路の上部を覆い、前記回路との間に空間を有するように、ポリイミド発泡体で形成されたカバーを配置する工程を含む。
さらに、前記製造方法は、前記カバーの上部を、熱硬化型のポッティング材で覆う工程を含む。
さらに、前記製造方法は、加熱して、前記ポッティング材を硬化させる工程を含む。
【発明の効果】
【００２６】
本発明の各視点によれば、回路特性の劣化を防止しつつ、回路を保護することを実現することに貢献する実装構造体、その製造方法、及び実装構造体を用いた配線基板が提供される。
【図面の簡単な説明】
【００２７】
【図１】一実施形態の概要を説明するための図である。
【図２】Ｓｉ系のＭＯＳ構造の一例を示す断面図である。
【図３】化合物半導体の一例を示す断面図である。
【図４】中空構造を用いて化合物半導体を保護する構造の一例を示す断面図である。
【図５】中空構造を用いて化合物半導体を保護する構造の一例を示す断面図である。
【図６】第１の実施形態に係る実装構造体の一例を示す断面図である。
【図７】カバー５０７の一例を示す図である。
【図８】ＭＭＩＣ５０４の上面図の一例を示す図である。
【図９】第１の実施形態に係る実装構造体の製造方法の一例を示す図である。
【発明を実施するための形態】
【００２８】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。また、各ブロック図のブロック間の接続線は、双方向及び単方向の双方を含む。
【００２９】
上述の通り、回路特性の劣化を防止しつつ、回路を保護することを実現することに貢献する実装構造体が望まれる。
【００３０】
そこで、一例として、図１に示す実装構造体１０００を提供する。実装構造体１０００は、ＭＭＩＣに配置された回路１００１と、カバー１００２と、ポッティング材１００３とを備える。カバー１００２は、回路１００１の上部を覆い、回路１００１との間に空間を有するように配置され、ポリイミド発泡体で形成される。ポッティング材１００３は、カバー１００２の上部を覆う。
【００３１】
ここで、カバー１００２を形成するポリイミド発泡体の発泡率を、回路特性に影響がない比誘電率とすることで、実装構造体１０００は、回路１００１の高周波特性の劣化を防止できる。また、ポリイミド発泡体で形成されたカバー１００２の上部を、ポッティング材１００３で覆うことにより、カバー１００２の強度を向上できる。従って、実装構造体１０００は、回路特性の劣化を防止しつつ、回路を保護することを実現することに貢献する。
【００３２】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００３３】
図６は、本実施形態に係る実装構造体５の一例を示す断面図である。本実施形態に係る実装構造体５においては、配線基板５０３の一面に、ＧＮＤ５０１が形成される。配線基板５０３には、配線基板５０３を貫通する２以上のスルーホール５０２が形成される。
【００３４】
ＭＭＩＣ５０４は、スルーホール５０２の開口部の一方を塞ぎ、配線基板５０３の上部の面（ＧＮＤ５０１が形成された面の裏側）に配置される。また、ＭＭＩＣ５０４は、ボンディングワイヤ５０６を介して、ＲＦ端子５０５に接続する。なお、ＭＭＩＣ５０４は、ＧａＡｓ、ＧａＮ等の素材を用いた化合物半導体を含むものとする。
【００３５】
カバー５０７は、ＭＭＩＣ５０４の上部を覆い、ＭＭＩＣ５０４に配置された回路との間に空間を有するように配置される。具体的には、カバー５０７は凹部を含んで構成される。カバー５０７は、カバー５０７の凹部がＭＭＩＣ５０４の上面に対向し、ＭＭＩＣ５０４の上部を覆うように配置される。
【００３６】
また、カバー５０７は、ポリイミド発泡体で形成される。ここで、回路特性に影響がない比誘電率となるように、カバー５０７を形成するポリイミド発泡体の発泡率が決定されているものとする。
【００３７】
さらに、ＭＭＩＣ５０４に配置された回路を覆うように、カバー５０７を配置した場合に、配線基板５０３の上面とカバー５０７とが接触する、カバー５０７の面に、熱硬化型の部材を塗布又は転写する。例えば、図７に示すように、配線基板５０３の上面とカバー５０７とが接触する、カバー５０７の面に、熱硬化型のポッティング材６０１が、塗布又は転写される。
【００３８】
カバー５０７は、ＭＭＩＣ５０４に固着される。具体的には、カバー５０７は、カバー５０７に塗布又は転写された熱硬化型の部材を介して、ＭＭＩＣ５０４の上面に固着される。なお、カバー５０７と基板５０３とが接触する部分に、ＭＭＩＣ５０４に配置された回路、エアブリッジ配線、ボンディングパッド等が存在しないように、ＭＭＩＣ５０４のレイアウトが設計されているものとする。
【００３９】
図８は、ＭＭＩＣ５０４の上面図の一例を示す図である。図８に示すＭＭＩＣ５０４上には、回路７０３が配置される。回路７０３を挟んで、ＲＦ入力端子７０１とＲＦ出力端子７０２とが配置される。また、ＲＦ入力端子７０１及びＲＦ出力端子７０２と交差する方向に、回路７０３を挟んで、ゲート端子７０４とドレイン端子７０５とが配置される。
【００４０】
そして、回路７０３を内包する領域であって、ＲＦ入力端子７０１、ＲＦ出力端子７０２、ゲート端子７０４、ドレイン端子７０５を含まない領域（図８に破線で示す領域７０６）を覆うように、カバー５０７が配置される。
【００４１】
さらに、ポッティング材５０８が、カバー５０７の上部を覆うように配置される。具体的には、ポッティング材５０８は、ＭＭＩＣ５０４とＭＭＩＣ５０４の上位回路間を接続するボンディングワイヤ５０６を覆い、カバー５０７の上部を覆うように配置される。例えば、ポッティング材５０８は、熱硬化型樹脂であってもよい。
【００４２】
次に、図９を参照しながら、本実施形態に係る実装構造体５の製造方法について説明する。
【００４３】
まず、図９（ａ）に示すように、ＧＮＤ５０１に配線基板５０３を積層し、配線基板５０３の上面にＭＭＩＣ５０４を配置し、ＭＭＩＣ５０４とＲＦ端子５０５とを、ボンディングワイヤ５０６を介して接続して実装する。
【００４４】
次に、ＭＭＩＣ５０４に配置された回路を覆うように、カバー５０７を配置した場合に、ＭＭＩＣ５０４の上面とカバー５０７とが接触する、カバー５０７の面に、熱硬化型のポッティング材を塗布又は転写する。ここで、ＭＭＩＣ５０４に配置された回路を覆うように、カバー５０７を配置した場合に、カバー５０７の面に塗布又は転写したポッティング材が、ＭＭＩＣ５０４に配置された回路に流れないように、塗布するポッティング材の粘度及び塗布量を調整する。
【００４５】
そして、図９（ｂ）に示すように、ＭＭＩＣ５０４に配置された回路の上部を覆い、ＭＭＩＣ５０４に配置された回路との間に空間を有するように、ポリイミド発泡体で形成されたカバー５０７を配置する。そして、加熱して、ＭＭＩＣ５０４の上面にカバー５０７を固着する。
【００４６】
次に、カバー５０７の上部に、熱硬化型のポッティング材５０８を盛る。そして、図９（ｃ）に示すように、カバー５０７全体と、ボンディングワイヤ５０６とを、ポッティング材５０８で覆う。そして、加熱して、ポッティング材５０８を硬化させる。
【００４７】
以上のように、本実施形態に係る実装構造体５においては、ポリイミド発泡体で形成されたカバー５０７を用いて、回路を保護する。従って、本実施形態に係る実装構造体５は、回路特性の劣化を防止しつつ、回路を保護することを実現することに貢献する。
【００４８】
また、本実施形態に係る実装構造体５は、パッケージ、リードフレーム等を用いて、回路を保護する場合に比べ、安価で、回路を保護することができる。
【００４９】
また、カバー５０７が、ＭＭＩＣ５０４に配置された回路の上部を覆い、ＭＭＩＣ５０４に配置された回路との間に空間を有するように配置される。さらに、回路特性に影響がない比誘電率となるように、カバー５０７を形成するポリイミド発泡体の発泡率を決定するものとする。それにより、本実施形態に係る実装構造体５は、回路の高周波特性の劣化を防止することに貢献する。
【００５０】
また、ポリイミド発泡体で形成されたカバー５０７の上部及びボンディングワイヤ５０６を、ポッティング材５０８で覆うことにより、カバー５０７の強度を向上するとともに、ボンディングワイヤ５０６を保護できる。
【００５１】
上述の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００５２】
（付記１）上記第１の視点に係る実装構造体の通りである。
【００５３】
（付記２）前記カバーは凹部を含んで構成され、
前記カバーは、前記凹部が前記回路の上面に対向し、前記回路の上部を覆うように配置される、付記１に記載の実装構造体。
【００５４】
（付記３）前記カバーは、前記ＭＭＩＣの上面に固着される、付記１又は２に記載の実装構造体。
【００５５】
（付記４）前記カバーは、熱硬化型の部材を介して、前記ＭＭＩＣの上面に固着する、付記３に記載の実装構造体。
【００５６】
（付記５）前記ポッティング材は、前記回路と前記回路の上位回路間を接続するボンディングワイヤを覆い、前記カバーの上部を覆うように配置される、付記１乃至４のいずれか一に記載の実装構造体。
【００５７】
（付記６）前記ポッティング材は、熱硬化型樹脂である、付記１乃至５のいずれか一に記載の実装構造体。
【００５８】
（付記７）前記ＭＭＩＣは、化合物半導体を含む、付記１乃至６のいずれか一に記載の実装構造体。
【００５９】
（付記８）付記１乃至７のいずれか一に記載の実装構造体を含んで構成される、配線基板。
【００６０】
（付記９）上記第３の視点に係る製造方法の通りである。
【００６１】
（付記１０）前記回路を覆うように、前記カバーを配置した場合に、前記回路の上面と前記カバーとが接触する、前記カバーの面に、熱硬化型のポッティング材を塗布又は転写する工程と、前記回路の上部を覆うように、前記カバーを配置後、加熱して、前記ＭＭＩＣの上面に前記カバーを固着する工程と、をさらに含む、付記９に記載の製造方法。
【００６２】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００６３】
５、１０００  実装構造体
１０１、２０１、３０１、４０４、５０３  配線基板
１０２  ソース（ＧＮＤ）
１０３、２０４、２０５、２０７  ゲート
１０４、２０６、２０８  ドレイン
１０５ａ、１０５ｂ  信号線
１０６ａ、１０６ｂ、１０６ｃ  絶縁層
２０２、３０２、５０１  ＧＮＤ
２０３  ビアホール
２０９  ソース
３０３、４０５、５０４  ＭＭＩＣ
３０４、４０７、５０６  ボンディングワイヤ
３０５  ＲＦ信号線
３０６ａ、３０６ｂ  モールド樹脂
４０１、４０８  セラミックパッケージ
４０２、５０２  スルーホール
４０３、４０６、５０５  ＲＦ端子
４０９  ＧＮＤ層
５０７、１００２  カバー
５０８、６０１、１００３  ポッティング材
７０１  ＲＦ入力端子
７０２  ＲＦ出力端子
７０３、１００１  回路
７０４  ゲート端子
７０５  ドレイン端子
７０６  領域
【図１】
2019061999.tif 000003
【図２】
2019061999.tif 000004
【図３】
2019061999.tif 000005
【図４】
2019061999.tif 000006
【図５】
2019061999.tif 000007
【図６】
2019061999.tif 000008
【図７】
2019061999.tif 000009
【図８】
2019061999.tif 000010
【図９】
2019061999.tif 000011