(57)【要約】【課題】従来よりも広帯域な多段増幅回路を提供する。【解決手段】多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２と、後段の増幅回路Ａ１の正側電源端子ＰＴと正側電源線ＰＬとの間、および増幅回路Ａ１の負側電源端子ＮＴと負側電源線ＮＬとの間の少なくとも一方に挿入された受動回路１，２とを備える。受動回路１，２の特性は、増幅回路Ａ２の利得が初段の増幅回路Ａ１の遮断周波数よりも高い周波数で上昇するように設定される。【選択図】  図１
2019213055.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数の増幅回路と、
初段以外の１つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の１つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された受動回路とを備え、
前記受動回路の特性は、この受動回路が挿入された１つ以上の前記増幅回路の利得が初段の前記増幅回路の遮断周波数よりも高い周波数で上昇するように設定されることを特徴とする多段増幅回路。
【請求項２】
請求項１記載の多段増幅回路において、
前記受動回路は、
初段以外の１つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の１つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された抵抗と、
この抵抗と並列に設けられた容量とから構成されることを特徴とする多段増幅回路。
【請求項３】
請求項１記載の多段増幅回路において、
前記受動回路は、
初段以外の２つの前記増幅回路のうち第１の増幅回路の正側電源端子と正側電源線との間、および前記第１の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第１の抵抗と、
初段以外の２つの前記増幅回路のうち前記第１の増幅回路と異なる第２の増幅回路の正側電源端子と正側電源線との間、および前記第２の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第２の抵抗と、
一端が前記第１の抵抗の第１の増幅回路側の端子に接続され、他端が前記第２の抵抗の第２の増幅回路側の端子に接続された容量とから構成され、
初段以外の２つの前記増幅回路は、反転増幅回路であることを特徴とする多段増幅回路。
【請求項４】
請求項２または３記載の多段増幅回路において、
ＭＯＳトランジスタのゲートとソース間の容量を、前記受動回路の容量として用いることを特徴とする多段増幅回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の多段増幅回路において、
初段以外の前記増幅回路は、ソース接地増幅回路であることを特徴とする多段増幅回路。
【請求項６】
請求項１乃至４のいずれか１項に記載の多段増幅回路において、
初段以外の前記増幅回路は、インバータ増幅回路であることを特徴とする多段増幅回路。
【請求項７】
請求項１乃至６のいずれか１項に記載の多段増幅回路において、
初段の前記増幅回路は、入力端子と出力端子との間に挿入された帰還抵抗を有するトランスインピーダンス増幅回路であることを特徴とする多段増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号の増幅に利用される多段増幅回路に関する技術であって、特に広帯域化や、低消費電力化、省面積化、低雑音化が可能な技術に関するものである。
【背景技術】
【０００２】
従来の多段増幅回路は、図１９に示すように同程度の利得と帯域とを持つ複数の増幅回路Ａ１，Ａ２を直列に接続することで構成される。図１９のＩＮは信号入力端子、ＯＵＴは信号出力端子、ＰＬは正側電源線、ＮＬは負側電源線である。１段の増幅回路と多段増幅回路で同等の利得・帯域を実現した場合、多段増幅回路の方が消費電力が低くなるという特徴を持つ（非特許文献１参照）。
【０００３】
従来の多段増幅回路で例えばＴＩＡ（Transimpedance Amplifier）を実現した場合、同程度の周波数特性の複数の増幅回路を直列に接続することから、減衰傾度が大きくなり、−３ｄＢ帯域が狭くなるという課題があった。
【０００４】
図２０（Ａ）は増幅回路Ａ１の周波数特性を示す図、図２０（Ｂ）は増幅回路Ａ２の周波数特性を示す図、図２０（Ｃ）は増幅回路Ａ１，Ａ２を直列に接続した多段増幅回路の周波数特性を示す図である。増幅回路Ａ１，Ａ２の利得をＧ、遮断周波数をｆ-3dBとすると、多段増幅回路の利得Ｇ’は、増幅回路Ａ１，Ａ２の利得Ｇよりも大きくなる。一方、多段増幅回路の遮断周波数ｆ’-3dBは、増幅回路Ａ１，Ａ２の遮断周波数ｆ-3dBよりも低くなってしまう。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】C.-H.Wu，C.-H.Lee，W.-S.Chen，and S.-I.Liu，“CMOS wideband amplifiers using multiple inductive-series peaking technique”，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL. 40， NO. 2，2005
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記課題を解決するためになされたもので、従来よりも広帯域な多段増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の多段増幅回路は、縦続接続された複数の増幅回路と、初段以外の１つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の１つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された受動回路とを備え、前記受動回路の特性は、この受動回路が挿入された１つ以上の前記増幅回路の利得が初段の前記増幅回路の遮断周波数よりも高い周波数で上昇するように設定されることを特徴とするものである。
【０００８】
また、本発明の多段増幅回路の１構成例（第１〜第５の実施例）において、前記受動回路は、初段以外の１つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の１つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された抵抗と、この抵抗と並列に設けられた容量とから構成されることを特徴とするものである。
また、本発明の多段増幅回路の１構成例（第６〜第１０の実施例）において、前記受動回路は、初段以外の２つの前記増幅回路のうち第１の増幅回路の正側電源端子と正側電源線との間、および前記第１の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第１の抵抗と、初段以外の２つの前記増幅回路のうち前記第１の増幅回路と異なる第２の増幅回路の正側電源端子と正側電源線との間、および前記第２の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第２の抵抗と、一端が前記第１の抵抗の第１の増幅回路側の端子に接続され、他端が前記第２の抵抗の第２の増幅回路側の端子に接続された容量とから構成され、初段以外の２つの前記増幅回路は、反転増幅回路であることを特徴とするものである。
【０００９】
また、本発明の多段増幅回路の１構成例（第３、第７、第９の実施例）は、ＭＯＳトランジスタのゲートとソース間の容量を、前記受動回路の容量として用いることを特徴とするものである。
また、本発明の多段増幅回路の１構成例（第１、第２の実施例）において、初段以外の前記増幅回路は、ソース接地増幅回路である。
また、本発明の多段増幅回路の１構成例（第４、第８〜第１０の実施例）において、初段以外の前記増幅回路は、インバータ増幅回路である。
また、本発明の多段増幅回路の１構成例（第１０の実施例）において、初段の前記増幅回路は、入力端子と出力端子との間に挿入された帰還抵抗を有するトランスインピーダンス増幅回路である。
【発明の効果】
【００１０】
本発明によれば、初段以外の１つ以上の増幅回路の正側電源端子と正側電源線との間、および初段以外の１つ以上の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に受動回路を挿入し、受動回路の特性を、この受動回路が挿入される１つ以上の増幅回路の利得が初段の増幅回路の遮断周波数よりも高い周波数で上昇するように設定することにより、高周波において利得を向上させることができるので、従来よりも広帯域な多段増幅回路を実現することができる。
【００１１】
また、本発明では、受動回路を抵抗と容量の並列回路から構成することにより、受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本発明では、受動回路をインダクタで実現する場合に比べて多段増幅回路の省面積化を実現することができる。
【００１２】
また、本発明では、受動回路を第１、第２の抵抗と容量とから構成することにより、受動回路を抵抗と容量の並列回路から構成する場合に比べて多段増幅回路の省面積化を実現することができる。
【００１３】
また、本発明では、ＭＯＳトランジスタのゲートとソース間の容量を、受動回路の容量として用いることにより、多段増幅回路の更なる省面積化が可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の多段増幅回路の構成を示すブロック図である。
【図２】図２は、本発明の多段増幅回路の周波数特性を説明する図である。
【図３】図３は、本発明の第１の実施例に係る多段増幅回路の構成を示す回路図である。
【図４】図４は、本発明の第１の実施例に係る多段増幅回路の周波数特性を説明する図である。
【図５】図５は、本発明の第２の実施例に係る多段増幅回路の構成を示す回路図である。
【図６】図６は、本発明の第３の実施例に係る多段増幅回路の構成を示す回路図である。
【図７】図７は、本発明の第４の実施例に係る多段増幅回路の構成を示す回路図である。
【図８】図８は、本発明の第５の実施例に係る多段増幅回路の構成を示す回路図である。
【図９】図９は、本発明の第５の実施例に係る多段増幅回路の周波数特性を説明する図である。
【図１０】図１０は、従来の多段増幅回路の構成を示す回路図である。
【図１１】図１１は、本発明の第４の実施例と第５の実施例を組み合わせた多段増幅回路の構成を示す回路図である。
【図１２】図１２は、図１１の各増幅回路の周波数特性および多段増幅回路の周波数特性を示す図である。
【図１３】図１３は、図１０と図１１の多段増幅回路の周波数特性を示す図である。
【図１４】図１４は、本発明の第６の実施例に係る多段増幅回路の構成を示す回路図である。
【図１５】図１５は、本発明の第７の実施例に係る多段増幅回路の構成を示す回路図である。
【図１６】図１６は、本発明の第８の実施例に係る多段増幅回路の構成を示す回路図である。
【図１７】図１７は、本発明の第９の実施例に係る多段増幅回路の構成を示す回路図である。
【図１８】図１８は、本発明の第１０の実施例に係る多段増幅回路の構成を示す回路図である。
【図１９】図１９は、従来の多段増幅回路の構成を示すブロック図である。
【図２０】図２０は、従来の多段増幅回路の周波数特性を説明する図である。
【発明を実施するための形態】
【００１５】
［発明の概要］
本発明では、多段増幅回路における初段以外の増幅回路と電源線との間に受動回路を挿入する。従来の技術では、増幅回路と電源線との間に、抵抗などの周波数によってインピーダンスが変動しない素子を挿入する。これに対して、本発明では、図１に示すように、後段の増幅回路Ａ２と電源線ＰＬ，ＮＬとの間に、周波数によってインピーダンスが変動する受動回路１，２を挿入する。図１のＰＴは増幅回路Ａ２の正側電源端子、ＮＴは増幅回路Ａ２の負側電源端子である。本発明により、信号が入力された際に、増幅回路Ａ２と電源線ＰＬ，ＮＬの電位差の変動に応じて利得を変動させ、高周波において利得を向上させることができる。
【００１６】
図２（Ａ）は図１の増幅回路Ａ１の周波数特性を示す図、図２（Ｂ）は図１の増幅回路Ａ２の周波数特性を示す図、図２（Ｃ）は増幅回路Ａ１，Ａ２を縦続接続した多段増幅回路の周波数特性を示す図である。受動回路１，２を挿入したことにより、図２（Ｂ）に示すように増幅回路Ａ２の周波数特性は高周波で利得が増大する特性となる。増幅回路Ａ１の利得をＧA1、遮断周波数をｆ-3dBとすると、多段増幅回路の利得Ｇ’は増幅回路Ａ１の利得ＧA1よりも大きくなり、多段増幅回路の遮断周波数ｆ’-3dBは増幅回路Ａ１の遮断周波数ｆ-3dBよりも高くなる。
【００１７】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図３は本発明の第１の実施例に係る多段増幅回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ａと、後段の増幅回路Ａ２ａの負側電源端子と負側電源線ＮＬとの間に挿入された受動回路２ａとから構成される。
【００１８】
増幅回路Ａ２ａは、ゲート（増幅回路Ａ２ａの入力端子）が増幅回路Ａ１の出力端子に接続され、ドレイン（増幅回路Ａ２ａの出力端子および正側電源端子）が多段増幅回路の信号出力端子ＯＵＴに接続されたｎＭＯＳトランジスタＱ１と、一端が正側電源線ＰＬに接続され、他端がｎＭＯＳトランジスタＱ１のドレインに接続された負荷抵抗Ｒ１とから構成される。増幅回路Ａ２ａは、ｎＭＯＳトランジスタＱ１と負荷抵抗Ｒ１とからなるソース接地増幅回路である。
【００１９】
受動回路２ａは、一端がｎＭＯＳトランジスタＱ１のソース（増幅回路Ａ２ａの負側電源端子）に接続され、他端が負側電源線ＮＬに接続された抵抗Ｒ２と、一端がｎＭＯＳトランジスタＱ１のソースに接続され、他端が負側電源線ＮＬに接続された容量Ｃ１とから構成される。このように本実施例の受動回路２ａは、抵抗Ｒ２と容量Ｃ１とからなる並列回路である。
【００２０】
受動回路２ａのインピーダンスは、入力周波数が０に近づくにつれてＲｓ（Ｒｓは抵抗Ｒ２の抵抗値）に近づき、入力周波数が無限大に近づくにつれて０に近づく。入力周波数が０の時の増幅回路Ａ２ａの利得は、Ｒｄ／Ｒｓ（Ｒｄは負荷抵抗Ｒ１の抵抗値）となる。ここで、増幅回路Ａ２ａのトランスコンダクタンスをｇｍとすると、Ｒｓ＞＞１／ｇｍとなることを仮定した。このことから、増幅回路Ａ２ａの低周波での利得は、負荷抵抗値がＲｄの一般的なソース接地増幅回路に比べ、低下する。
【００２１】
しかしながら、増幅回路Ａ２ａの高周波での利得は、受動回路２ａのインピーダンスが０となるため、負荷抵抗値がＲｄの一般的なソース接地増幅回路と同程度に復帰する。このことにより、図２（Ｂ）と同様に高周波で利得が増大する増幅回路Ａ２ａを実現することができる。
【００２２】
図４（Ａ）は図３の増幅回路Ａ１の周波数特性を示す図、図４（Ｂ）は図３の増幅回路Ａ２ａの周波数特性を示す図、図４（Ｃ）は増幅回路Ａ１，Ａ２ａを縦続接続した多段増幅回路の周波数特性を示す図である。本実施例では、初段の増幅回路Ａ１の遮断周波数をｆ1、後段の増幅回路Ａ２ａの利得が上昇するゼロ点の周波数をｆ2とすると、次式が成立するように設計すればよい。
ｆ1＜ｆ2                                                        ・・・（１）
【００２３】
このような周波数特性の設定を行うことにより、利得Ｇ’が増幅回路Ａ１の利得ＧA1よりも大きく、遮断周波数ｆ’-3dBが増幅回路Ａ１の遮断周波数ｆ1よりも高い多段増幅回路を実現することができる。本実施例の一般的な設計方法では、増幅回路Ａ２ａの高周波での利得が所望の値になるように、負荷抵抗Ｒ１の抵抗値Ｒｄと抵抗Ｒ２の抵抗値Ｒｓとを設定し、式（１）を満たすように容量Ｃ１の容量値を設定すればよい。
【００２４】
本実施例では、受動回路２ａを抵抗Ｒ２と容量Ｃ１とから構成することにより、受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて回路の省面積化を実現することができる。
【００２５】
［第２の実施例］
次に、本発明の第２の実施例について説明する。図５は本発明の第２の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ｂと、後段の増幅回路Ａ２ｂの正側電源端子と正側電源線ＰＬとの間に挿入された受動回路１ｂとから構成される。
【００２６】
増幅回路Ａ２ｂは、ゲート（増幅回路Ａ２ｂの入力端子）が増幅回路Ａ１の出力端子に接続され、ドレイン（増幅回路Ａ２ｂの出力端子および負側電源端子）が多段増幅回路の信号出力端子ＯＵＴに接続されたｐＭＯＳトランジスタＱ２と、一端がｐＭＯＳトランジスタＱ２のドレインに接続され、他端が負側電源線ＮＬに接続された負荷抵抗Ｒ３とから構成される。増幅回路Ａ２ｂは、ｐＭＯＳトランジスタＱ２と負荷抵抗Ｒ３とからなるソース接地増幅回路である。
【００２７】
受動回路１ｂは、一端が正側電源線ＰＬに接続され、他端がｐＭＯＳトランジスタＱ２のソース（増幅回路Ａ２ｂの正側電源端子）に接続された抵抗Ｒ４と、一端が正側電源線ＰＬに接続され、他端がｐＭＯＳトランジスタＱ２のソースに接続された容量Ｃ２とから構成される。受動回路１ｂは、抵抗Ｒ４と容量Ｃ２とからなる並列回路である。
【００２８】
受動回路１ｂのインピーダンスは、入力周波数が０に近づくにつれてＲｓ（Ｒｓは抵抗Ｒ４の抵抗値）に近づき、入力周波数が無限大に近づくにつれて０に近づく。入力周波数が０の時の増幅回路Ａ２ｂの利得は、Ｒｄ／Ｒｓ（Ｒｄは負荷抵抗Ｒ３の抵抗値）となる。第１の実施例と同様に、増幅回路Ａ２ｂのトランスコンダクタンスをｇｍとすると、Ｒｓ＞＞１／ｇｍとなることを仮定した。このことから、増幅回路Ａ２ｂの低周波での利得は、負荷抵抗値がＲｄの一般的なソース接地増幅回路に比べ、低下する。
【００２９】
しかしながら、増幅回路Ａ２ｂの高周波での利得は、受動回路１ｂのインピーダンスが０となるため、負荷抵抗値がＲｄの一般的なソース接地増幅回路と同程度に復帰する。このことにより、図４（Ｂ）と同様に高周波で利得が増大する増幅回路Ａ２ｂを実現することができる。
【００３０】
本実施例では、第１の実施例と同様に、初段の増幅回路Ａ１の遮断周波数をｆ1、後段の増幅回路Ａ２ｂの利得が上昇するゼロ点の周波数をｆ2とすると、式（１）が成立するように設計すればよい。これにより、図４（Ｃ）に示した第１の実施例の多段増幅回路と同様に、利得Ｇ’が増幅回路Ａ１の利得ＧA1よりも大きく、遮断周波数ｆ’-3dBが増幅回路Ａ１の遮断周波数ｆ1よりも高い多段増幅回路を実現することができる。本実施例の一般的な設計方法では、増幅回路Ａ２ｂの高周波での利得が所望の値になるように、負荷抵抗Ｒ３の抵抗値Ｒｄと抵抗Ｒ４の抵抗値Ｒｓとを設定し、式（１）を満たすように容量Ｃ２の容量値を設定すればよい。
【００３１】
本実施例では、受動回路１ｂを抵抗Ｒ４と容量Ｃ２とから構成することにより、受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて多段増幅回路の省面積化を実現することができる。
【００３２】
なお、第１、第２の実施例において、後段の増幅回路Ａ２ａ，Ａ２ｂはソース接地増幅回路以外の構成の増幅回路であってもよい。
【００３３】
［第３の実施例］
次に、本発明の第３の実施例について説明する。図６は本発明の第３の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ｂと、後段の増幅回路Ａ２ｂの正側電源端子ＰＴと正側電源線ＰＬとの間に挿入された受動回路１ｃとから構成される。
【００３４】
受動回路１ｃは、第２の実施例の容量Ｃ２の代わりに、ゲートが正側電源線ＰＬに接続され、ソースとドレインとボディとが増幅回路Ａ２ｂの正側電源端子ＰＴに接続されたｎＭＯＳトランジスタＱ３を用いたものである。微細プロセスのＭＯＳトランジスタはゲートとソース間に非常に薄い酸化膜を持つことから、図６に示したような構成をとることで、正側電源線ＰＬと増幅回路Ａ２ｂの正側電源端子ＰＴとの間に容量Ｃ２を挿入した場合と同様の振る舞いとなる。ｎＭＯＳトランジスタＱ３の代わりに、ゲートが正側電源線ＰＬに接続され、ソースとドレインとボディとが増幅回路Ａ２ｂの正側電源端子ＰＴに接続されたｐＭＯＳトランジスタを用いてもよい。
【００３５】
本実施例では、受動回路１ｃを第２の実施例に適用した例で説明しているが、第１の実施例の容量Ｃ１の代わりに、ゲートが負側電源線ＮＬに接続され、ソースとドレインとボディとが増幅回路Ａ２ａの負側電源端子に接続されたｎＭＯＳトランジスタまたはｐＭＯＳトランジスタを用いてもよい。
【００３６】
また、本実施例においてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの向きを反転させて、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのソースとドレインとボディとを正側電源線ＰＬまたは負側電源線ＮＬに接続し、ゲートを増幅回路Ａ２ｂの正側電源端子または増幅回路Ａ２ａの負側電源端子に接続するようにしてもよい。
また、上記で説明したとおり、後段の増幅回路Ａ２ａ，Ａ２ｂはソース接地増幅回路以外の構成の増幅回路であってもよい。
【００３７】
微細プロセスのＭＯＳトランジスタのゲートとソース間の酸化膜はＭＩＭ（Metal Insulator Metal）容量で使われる絶縁膜に比べて薄いため、本実施例では、第１、第２の実施例と同様の効果に加え、面積あたりの容量値を高くすることが可能となる。さらに、第１、第２の実施例のように容量Ｃ１，Ｃ２を配置する場合、不要な容量結合を避けるために容量Ｃ１，Ｃ２の直上に他の素子を配置することができないが、本実施例のようにＭＯＳトランジスタを容量として用いる場合には、ＭＯＳトランジスタの直上に他の素子を配置することができる。その結果、本実施例では、多段増幅回路の更なる省面積化が可能となる。
【００３８】
［第４の実施例］
次に、本発明の第４の実施例について説明する。図７は本発明の第４の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５、図６と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ｄと、後段の増幅回路Ａ２ｄの正側電源端子と正側電源線ＰＬとの間に挿入された受動回路１ｄと、増幅回路Ａ２ｄの負側電源端子と負側電源線ＮＬとの間に挿入された受動回路２ｄとから構成される。
【００３９】
増幅回路Ａ２ｄは、ゲート（増幅回路Ａ２ｄの入力端子）が増幅回路Ａ１の出力端子に接続され、ドレイン（増幅回路Ａ２ｄの出力端子）が多段増幅回路の信号出力端子ＯＵＴに接続されたｐＭＯＳトランジスタＱ４と、ゲート（増幅回路Ａ２ｄの入力端子）が増幅回路Ａ１の出力端子に接続され、ドレイン（増幅回路Ａ２ｄの出力端子）が多段増幅回路の信号出力端子ＯＵＴに接続されたｎＭＯＳトランジスタＱ５とから構成される。増幅回路Ａ２ｄは、ｐＭＯＳトランジスタＱ４とｎＭＯＳトランジスタＱ５とからなるインバータ増幅回路である。
【００４０】
受動回路１ｄは、一端が正側電源線ＰＬに接続され、他端がｐＭＯＳトランジスタＱ４のソース（増幅回路Ａ２ｄの正側電源端子）に接続された抵抗Ｒ５と、一端が正側電源線ＰＬに接続され、他端がｐＭＯＳトランジスタＱ４のソースに接続された容量Ｃ３とから構成される。このように本実施例の受動回路１ｄは、抵抗Ｒ５と容量Ｃ３とからなる並列回路である。
【００４１】
受動回路２ｄは、一端がｎＭＯＳトランジスタＱ５のソース（増幅回路Ａ２ｄの負側電源端子）に接続され、他端が負側電源線ＮＬに接続された抵抗Ｒ６と、一端がｎＭＯＳトランジスタＱ５のソースに接続され、他端が負側電源線ＮＬに接続された容量Ｃ４とから構成される。受動回路２ｄは、抵抗Ｒ６と容量Ｃ４とからなる並列回路である。
【００４２】
インバータ増幅回路では、入力信号の大きさによって、ｐＭＯＳトランジスタＱ４またはｎＭＯＳトランジスタＱ５のどちらか一方がオフ状態となり、負荷抵抗とみなせる。すなわち、ｐＭＯＳトランジスタＱ４がオフ状態の場合にはｐＭＯＳトランジスタＱ４がｎＭＯＳトランジスタＱ５の負荷抵抗となり、ｎＭＯＳトランジスタＱ５がオフ状態の場合にはｎＭＯＳトランジスタＱ５がｐＭＯＳトランジスタＱ４の負荷抵抗となる。さらに、ｐＭＯＳトランジスタＱ４がオフ状態の場合には、ｐＭＯＳトランジスタＱ４と抵抗Ｒ５とが直列に接続されるため、ｎＭＯＳトランジスタＱ５の負荷抵抗が大きくなる。さらに、ｎＭＯＳトランジスタＱ５がオフ状態の場合には、ｎＭＯＳトランジスタＱ５と抵抗Ｒ６とが直列に接続されるため、ｐＭＯＳトランジスタＱ４の負荷抵抗が大きくなる。
【００４３】
本実施例においても、初段の増幅回路Ａ１の遮断周波数をｆ1、後段の増幅回路Ａ２ｄの利得が上昇するゼロ点の周波数をｆ2とすると、式（１）を満たすように容量Ｃ３，Ｃ４の容量値を設定すればよい。
【００４４】
本実施例では、受動回路１ｄを抵抗Ｒ５と容量Ｃ３とから構成し、受動回路２ｄを抵抗Ｒ６と容量Ｃ４とから構成することにより、これら受動回路を能動素子で実現する場合に比べて回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて回路の省面積化を実現することができる。さらに、本実施例では、第１、第２の実施例のように片側の電源線に受動回路を設ける場合に比べて多段増幅回路の利得を向上させることができる。
【００４５】
なお、増幅回路Ａ２ｄとしてインバータ増幅回路を用いる場合に、増幅回路Ａ２ｄの正側電源端子と正側電源線ＰＬとの間、および負側電源端子と負側電源線ＮＬとの間のどちらか一方のみに受動回路を挿入するようにしてもよい。
【００４６】
［第５の実施例］
次に、本発明の第５の実施例について説明する。図８は本発明の第５の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５〜図７と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１〜Ａ３と、増幅回路Ａ２の負側電源端子ＮＴと負側電源線ＮＬとの間に挿入された受動回路２ｅと、増幅回路Ａ３の負側電源端子ＮＴと負側電源線ＮＬとの間に挿入された受動回路４ｅとから構成される。
【００４７】
受動回路２ｅは、一端が増幅回路Ａ２の負側電源端子ＮＴに接続され、他端が負側電源線ＮＬに接続された抵抗Ｒ７と、一端が増幅回路Ａ２の負側電源端子ＮＴに接続され、他端が負側電源線ＮＬに接続された容量Ｃ５とから構成される。
【００４８】
受動回路４ｅは、一端が増幅回路Ａ３の負側電源端子ＮＴに接続され、他端が負側電源線ＮＬに接続された抵抗Ｒ８と、一端が増幅回路Ａ３の負側電源端子ＮＴに接続され、他端が負側電源線ＮＬに接続された容量Ｃ６とから構成される。
【００４９】
図９（Ａ）は図８の増幅回路Ａ１の周波数特性を示す図、図９（Ｂ）は図８の増幅回路Ａ２の周波数特性を示す図、図９（Ｃ）は図８の増幅回路Ａ３の周波数特性を示す図、図９（Ｄ）は増幅回路Ａ１〜Ａ３を縦続接続した多段増幅回路の周波数特性を示す図である。増幅回路Ａ１〜Ａ３としてソース接地増幅回路を仮定した場合、増幅回路Ａ２と並列回路（受動回路２ｅ）の等価トランスコンダクタンスと等価出力抵抗より、２段目の増幅回路Ａ２の利得が上昇するゼロ点の周波数ｆ2は次式のようになる。
ｆ2＝１／（２πＲＣ）                                            ・・・（２）
【００５０】
式（２）のＲは受動回路２ｅの抵抗Ｒ７の抵抗値、Ｃは受動回路２ｅの容量Ｃ５の容量値である。受動回路４ｅの抵抗Ｒ８の抵抗値をＲ、受動回路４ｅの容量Ｃ６の容量値をＣとすれば、３段目の増幅回路Ａ３の利得が上昇するゼロ点の周波数ｆ3についても式（２）で表すことができる。初段の増幅回路Ａ１の遮断周波数をｆ1とすると、次の式（３）〜式（５）のいずれかが成立するように設計すればよい。
ｆ1＜ｆ2＜ｆ3                                                   ・・・（３）
ｆ1＜ｆ3＜ｆ2                                                   ・・・（４）
ｆ1＜ｆ2＝ｆ3                                                   ・・・（５）
【００５１】
このような周波数特性の設定を行うことにより、利得Ｇ’が増幅回路Ａ１の利得ＧA1よりも大きく、遮断周波数ｆ’-3dBが増幅回路Ａ１の遮断周波数ｆ1よりも高い多段増幅回路を実現することができる。本実施例の一般的な設計方法では、増幅回路Ａ２，Ａ３の高周波での利得が所望の値になるように、抵抗Ｒ７，Ｒ８の抵抗値を設定し、式（３）〜式（５）のいずれかを満たすように容量Ｃ５，Ｃ６の容量値を設定すればよい。
【００５２】
本実施例では、複数の増幅回路Ａ２，Ａ３に受動回路２ｅ，４ｅを設け、それぞれの増幅回路Ａ２，Ａ２の利得が上昇するゼロ点の周波数ｆ2，ｆ3を初段の増幅回路Ａ１の遮断周波数ｆ1よりも高くすることにより、第１〜第４の実施例と比較して多段増幅回路の−３ｄＢ帯域をさらに延伸させることができる。
【００５３】
本実施例では、受動回路２ｅを抵抗Ｒ７と容量Ｃ５とから構成し、受動回路４ｅを抵抗Ｒ８と容量Ｃ６とから構成することにより、これら受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて多段増幅回路の省面積化を実現することができる。また、本実施例では、後段の増幅回路Ａ２，Ａ３で帯域を延伸することができるので、初段の増幅回路Ａ１に設ける帰還抵抗をより大きくすることができ、さらにＳＮ比の良いＴＩＡを実現することができる。
【００５４】
なお、本実施例では、増幅回路Ａ２と受動回路２ｅ、および増幅回路Ａ３と受動回路４ｅのそれぞれの構成として、第１の実施例の増幅回路Ａ２ａと受動回路２ａに相当する構成を用いたが、これに限るものではなく、第２の実施例に相当する構成を用いてもよいし、第３の実施例に相当する構成を用いてもよいし、第４の実施例に相当する構成を用いてもよい。また、第４の実施例で説明したとおり、増幅回路Ａ２，Ａ３としてインバータ増幅回路を用いる場合、増幅回路Ａ２，Ａ３の正側電源端子と正側電源線ＰＬとの間、および負側電源端子と負側電源線ＮＬとの間のどちらか一方のみに受動回路を挿入するようにしてもよい。また、本実施例では、受動回路を挿入する増幅回路を２段としたが、３段以上としてもよいことは言うまでもない。
【００５５】
ここで、第４の実施例と第５の実施例を組み合わせた回路を非特許文献１に開示された従来の回路と比較し、本発明の帯域延伸効果を検証した。図１０に非特許文献１に開示された従来の多段増幅回路の構成を示し、図１１に第４の実施例と第５の実施例を組み合わせた多段増幅回路の構成を示す。
【００５６】
初段の増幅回路Ａ１ｆは、ｐＭＯＳトランジスタＱ６と、ｎＭＯＳトランジスタＱ７と、帰還抵抗Ｒ９とから構成される。２段目の増幅回路Ａ２ｆは、ｐＭＯＳトランジスタＱ８と、ｎＭＯＳトランジスタＱ９と、帰還抵抗Ｒ１０とから構成される。３段目の増幅回路Ａ３ｆは、ｐＭＯＳトランジスタＱ１０と、ｎＭＯＳトランジスタＱ１１と、帰還抵抗Ｒ１１とから構成される。
【００５７】
２段目の増幅回路Ａ２ｆと正側電源線ＰＬとの間に挿入された受動回路１ｆは、抵抗Ｒ１２と容量Ｃ７の並列回路からなる。増幅回路Ａ２ｆと負側電源線ＮＬとの間に挿入された受動回路２ｆは、抵抗Ｒ１３と容量Ｃ８の並列回路からなる。３段目の増幅回路Ａ３ｆと正側電源線ＰＬとの間に挿入された受動回路３ｆは、抵抗Ｒ１４と容量Ｃ９の並列回路からなる。増幅回路Ａ３ｆと負側電源線ＮＬとの間に挿入された受動回路４ｆは、抵抗Ｒ１５と容量Ｃ１０の並列回路からなる。
【００５８】
ここでは、帰還抵抗Ｒ９〜Ｒ１１の抵抗値を３００Ωとし、ｐＭＯＳトランジスタＱ６，Ｑ８，Ｑ１０のサイズを６０ｎｍ×５４μｍ、ｎＭＯＳトランジスタＱ７，Ｑ９，Ｑ１１のサイズを６０ｎｍ×３６μｍとした。また、抵抗Ｒ１２〜Ｒ１５の抵抗値を２０Ωとし、容量Ｃ７，Ｃ８の容量値を６ｐＦ、容量Ｃ９，Ｃ１０の容量値を３ｐＦとした。
【００５９】
図１２は図１１の各増幅回路Ａ１ｆ〜Ａ３ｆの周波数特性、および増幅回路Ａ１ｆ〜Ａ３ｆを縦続接続した多段増幅回路の周波数特性を示す図である。図１２の１２０は初段の増幅回路Ａ１ｆの周波数特性、１２１は２段目の増幅回路Ａ２ｆの周波数特性、１２２は３段目の増幅回路Ａ３ｆの周波数特性、１２３は多段増幅回路の周波数特性を示している。図１１の初段の増幅回路Ａ１ｆについては直流付近に利得のピークが現れ、２段目の増幅回路Ａ２ｆについては４ＧＨｚ付近に利得のピークが現れ、３段目の増幅回路Ａ３ｆについては１２ＧＨｚ付近に利得のピークが現れている。
【００６０】
図１３は図１０と図１１の多段増幅回路の周波数特性を示す図である。図１３の１３０は図１０の多段増幅回路の周波数特性、１３１は図１１の多段増幅回路の周波数特性を示している。図１１の構成によれば、図１０の従来の多段増幅回路と比較して９ＧＨｚ帯域が延伸していることが分かる。
【００６１】
［第６の実施例］
次に、本発明の第６の実施例について説明する。図１４は本発明の第６の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５〜図８と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ｇ，Ａ３ｇと、増幅回路Ａ２ｇ，Ａ３ｇの正側電源端子ＰＴと正側電源線ＰＬとの間に挿入された受動回路５ｇとから構成される。
【００６２】
本実施例の２つの増幅回路Ａ２ｇ，Ａ３ｇは反転増幅回路である。受動回路５ｇは、一端が正側電源線ＰＬに接続され、他端が増幅回路Ａ２ｇの正側電源端子ＰＴに接続された抵抗Ｒ１６と、一端が正側電源線ＰＬに接続され、他端が増幅回路Ａ３ｇの正側電源端子ＰＴに接続された抵抗Ｒ１７と、一端が抵抗Ｒ１６の増幅回路Ａ２ｇ側の端子に接続され、他端が抵抗Ｒ１７の増幅回路Ａ３ｇ側の端子に接続された容量Ｃ１１とから構成される。
【００６３】
容量Ｃ１１の容量値をＣ／２とすると、本実施例の多段増幅回路の利得向上効果は、第５の実施例の容量Ｃ５，Ｃ６の容量値が２つともＣであり、増幅器Ａ２，Ａ３が反転増幅回路である場合と等価になる。
本実施例においても、初段の増幅回路Ａ１の遮断周波数をｆ1、２段目の増幅回路Ａ２ｇの利得が上昇するゼロ点の周波数をｆ2、３段目の増幅回路Ａ３ｇの利得が上昇するゼロ点の周波数をｆ3とすれば、式（３）〜式（５）のいずれかが成立するように設計すればよい。
【００６４】
本実施例では、抵抗Ｒ１６とＲ１７にそれぞれ並列に２つの容量を挿入する場合に比べ、容量Ｃ１１の容量が半分で良いため、第５の実施例よりも狭い回路面積で同等の利得向上を得ることができる。よって、回路の省面積化が可能になる。
【００６５】
なお、本実施例では、反転増幅回路であるＡ２ｇ，Ａ３ｇが例えばｐＭＯＳトランジスタを用いたソース接地増幅回路の場合について示しているが、増幅回路Ａ２ｇ，Ａ３ｇが例えばｎＭＯＳトランジスタを用いたソース接地増幅回路であれば、増幅回路Ａ２ｇ，Ａ３ｇの負側電源端子ＮＴと負側電源線ＮＬとの間に受動回路５ｇと同様の回路を挿入すればよい。この場合、受動回路の容量は、増幅回路Ａ２ｇの負側電源端子ＮＴと負側電源線ＮＬとの間に挿入される抵抗の増幅回路Ａ２ｇ側の端子と、増幅回路Ａ３ｇの負側電源端子ＮＴと負側電源線ＮＬとの間に挿入される抵抗の増幅回路Ａ３ｇ側の端子との間に接続される。
【００６６】
［第７の実施例］
次に、本発明の第７の実施例について説明する。図１５は本発明の第７の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５〜図８、図１４と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ｇ，Ａ３ｇと、増幅回路Ａ２ｇ，Ａ３ｇの正側電源端子ＰＴと正側電源線ＰＬとの間に挿入された受動回路５ｈとから構成される。
【００６７】
受動回路５ｈは、第６の実施例の容量Ｃ１１の代わりに、ゲートが抵抗Ｒ１６の増幅回路Ａ２ｇ側の端子に接続され、ソースとドレインとボディとが抵抗Ｒ１７の増幅回路Ａ３ｇ側の端子に接続されたｎＭＯＳトランジスタＱ１２を用いたものである。第３の実施例で説明したとおり、微細プロセスのＭＯＳトランジスタはゲートとソース間に非常に薄い酸化膜を持つことから、図１５に示したような構成をとることで、抵抗Ｒ１６とＲ１７との間に容量Ｃ１１を挿入した場合と同様の振る舞いとなる。また、ｎＭＯＳトランジスタＱ１２の代わりに、ゲートが抵抗Ｒ１６の増幅回路Ａ２ｇ側の端子に接続され、ソースとドレインとボディとが抵抗Ｒ１７の増幅回路Ａ３ｇ側の端子に接続されたｐＭＯＳトランジスタを用いてもよい。
【００６８】
本実施例では、反転増幅回路であるＡ２ｇ，Ａ３ｇが例えばｐＭＯＳトランジスタを用いたソース接地増幅回路の場合について示しているが、増幅回路Ａ２ｇ，Ａ３ｇが例えばｎＭＯＳトランジスタを用いたソース接地増幅回路の場合には、増幅回路Ａ２ｇ，Ａ３ｇの負側電源端子ＮＴと負側電源線ＮＬとの間に挿入される受動回路の容量として、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタを用いてもよい。
【００６９】
また、容量として用いるｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの向きを反転させて、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのソースとドレインとボディとを抵抗Ｒ１６の増幅回路Ａ２ｇ側の端子に接続し、ゲートを抵抗Ｒ１７の増幅回路Ａ３ｇ側の端子に接続するようにしてもよい。
【００７０】
本実施例では、第６の実施例と同様の効果に加え、面積あたりの容量値を高くすることが可能となる。さらに、第６の実施例のように容量Ｃ１１を配置する場合、容量Ｃ１１の直上に他の素子を配置することができないが、本実施例のようにＭＯＳトランジスタを容量として用いる場合には、ＭＯＳトランジスタの直上に他の素子を配置することができる。その結果、本実施例では、多段増幅回路の省面積化が可能となる。
【００７１】
［第８の実施例］
次に、本発明の第８の実施例について説明する。図１６は本発明の第８の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５〜図８、図１４、図１５と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ｉ，Ａ３ｉと、増幅回路Ａ２ｉ，Ａ３ｉの正側電源端子ＰＴと正側電源線ＰＬとの間に挿入された受動回路５ｉと、増幅回路Ａ２ｉ，Ａ３ｉの負側電源端子ＮＴと負側電源線ＮＬとの間に挿入された受動回路６ｉとから構成される。
【００７２】
本実施例の２つの増幅回路Ａ２ｉ，Ａ３ｉはインバータ増幅回路である。受動回路５ｉは、一端が正側電源線ＰＬに接続され、他端が増幅回路Ａ２ｉの正側電源端子ＰＴに接続された抵抗Ｒ１８と、一端が正側電源線ＰＬに接続され、他端が増幅回路Ａ３ｉの正側電源端子ＰＴに接続された抵抗Ｒ１９と、一端が抵抗Ｒ１８の増幅回路Ａ２ｉ側の端子に接続され、他端が抵抗Ｒ１９の増幅回路Ａ３ｉ側の端子に接続された容量Ｃ１２とから構成される。
【００７３】
受動回路６ｉは、一端が増幅回路Ａ２ｉの負側電源端子ＮＴに接続され、他端が負側電源線ＮＬに接続された抵抗Ｒ２０と、一端が増幅回路Ａ３ｉの負側電源端子ＮＴに接続され、他端が負側電源線ＮＬに接続された抵抗Ｒ２１と、一端が抵抗Ｒ２０の増幅回路Ａ２ｉ側の端子に接続され、他端が抵抗Ｒ２１の増幅回路Ａ３ｉ側の端子に接続された容量Ｃ１３とから構成される。
【００７４】
容量Ｃ１２，Ｃ１３の容量値をＣ／２とすると、本実施例の多段増幅回路の利得向上効果は、図１１の容量Ｃ７〜Ｃ１０の容量値が全てＣであり、図１１の増幅器Ａ２ｆ，Ａ３ｆが反転増幅回路である場合と等価になる。
本実施例においても、初段の増幅回路Ａ１の遮断周波数をｆ1、２段目の増幅回路Ａ２ｉの利得が上昇するゼロ点の周波数をｆ2、３段目の増幅回路Ａ３ｉの利得が上昇するゼロ点の周波数をｆ3とすれば、式（３）〜式（５）のいずれかが成立するように設計すればよい。
【００７５】
本実施例では、第４の実施例と同様にオフ側のトランジスタと電源線との間の抵抗がオン側のトランジスタの負荷抵抗となるため、第６、第７の実施例のように片側の電源線に受動回路を設ける場合に比べて多段増幅回路の利得を向上させることができる。
【００７６】
また、本実施例では、図１１の抵抗Ｒ１２〜Ｒ１５にそれぞれ並列に容量Ｃ７〜Ｃ１０を挿入する場合に比べ、容量Ｃ１２，Ｃ１３の容量が半分で良いため、図１１の構成で増幅器Ａ２ｆ，Ａ３ｆを反転増幅回路とする場合よりも狭い回路面積で同等の利得向上を得ることができる。よって、多段増幅回路の省面積化が可能になる。
【００７７】
［第９の実施例］
次に、本発明の第９の実施例について説明する。図１７は本発明の第９の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５〜図８、図１４〜図１６と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１，Ａ２ｉ，Ａ３ｉと、増幅回路Ａ２ｉ，Ａ３ｉの正側電源端子ＰＴと正側電源線ＰＬとの間に挿入された受動回路５ｊと、増幅回路Ａ２ｉ，Ａ３ｉの負側電源端子ＮＴと負側電源線ＮＬとの間に挿入された受動回路６ｊとから構成される。
【００７８】
受動回路５ｊは、第８の実施例の容量Ｃ１２の代わりに、ソースとドレインとボディとが抵抗Ｒ１８の増幅回路Ａ２ｉ側の端子に接続され、ゲートが抵抗Ｒ１９の増幅回路Ａ３ｉ側の端子に接続されたｎＭＯＳトランジスタＱ１３を用いたものである。受動回路６ｊは、第８の実施例の容量Ｃ１３の代わりに、ソースとドレインとボディとが抵抗Ｒ２０の増幅回路Ａ２ｉ側の端子に接続され、ゲートが抵抗Ｒ２１の増幅回路Ａ３ｉ側の端子に接続されたｎＭＯＳトランジスタＱ１４を用いたものである。
【００７９】
なお、ｎＭＯＳトランジスタＱ１３の代わりに、ソースとドレインとボディとが抵抗Ｒ１８の増幅回路Ａ２ｉ側の端子に接続され、ゲートが抵抗Ｒ１９の増幅回路Ａ３ｉ側の端子に接続されたｐＭＯＳトランジスタを用いてもよい。同様に、ｎＭＯＳトランジスタＱ１４の代わりに、ソースとドレインとボディとが抵抗Ｒ２０の増幅回路Ａ２ｉ側の端子に接続され、ゲートが抵抗Ｒ２１の増幅回路Ａ３ｉ側の端子に接続されたｐＭＯＳトランジスタを用いてもよい。
【００８０】
また、容量として用いるｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの向きを反転させて、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのゲートを抵抗Ｒ１８，Ｒ２０の増幅回路Ａ２ｉ側の端子に接続し、ソースとドレインとボディとを抵抗Ｒ１９，Ｒ２１の増幅回路Ａ３ｉ側の端子に接続するようにしてもよい。
【００８１】
本実施例では、第８の実施例と同様の効果に加え、面積あたりの容量値を高くすることが可能となる。さらに、第８の実施例のように容量Ｃ１２，Ｃ１３を配置する場合、容量Ｃ１２，Ｃ１３の直上に他の素子を配置することができないが、本実施例のようにＭＯＳトランジスタを容量として用いる場合には、ＭＯＳトランジスタの直上に他の素子を配置することができる。その結果、本実施例では、多段増幅回路の省面積化が可能となる。
【００８２】
［第１０の実施例］
次に、本発明の第１０の実施例について説明する。図１８は本発明の第１０の実施例に係る多段増幅回路の構成を示す回路図であり、図１、図３、図５〜図８、図１４〜図１７と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路Ａ１ｋ，Ａ２ｉ，Ａ３ｉと、受動回路５ｊ，６ｊとから構成される。
【００８３】
本実施例の初段の増幅回路Ａ１ｋは、入力端子と出力端子との間に挿入された帰還抵抗Ｒ２２を有するトランスインピーダンス増幅回路である。
本実施例では、後段の増幅回路Ａ２ｉ，Ａ３ｉで帯域の補償ができることから、初段の増幅回路Ａ１ｋでは帰還抵抗Ｒ２２の値を大きくすることができる。これにより、本実施例では、トランスインピーダンス増幅回路の入力換算雑音を小さくすることができ、増幅回路Ａ１ｋ，Ａ２ｉ，Ａ３ｉの縦続接続によって低雑音・広帯域・低消費電力なトランスインピーダンス増幅回路を実現することができる。
【００８４】
なお、本実施例では、増幅回路Ａ１ｋを第９の実施例に適用する場合について説明したが、第１〜第８の実施例のいずれかに適用してもよい。
また、第８〜第１０の実施例のように、増幅回路Ａ２ｉ，Ａ３ｉとしてインバータ増幅回路を用いる場合に、増幅回路Ａ２ｉ，Ａ３ｉの正側電源端子ＰＴと正側電源線ＰＬとの間、および負側電源端子ＮＴと負側電源線ＮＬとの間のどちらか一方のみに受動回路を挿入するようにしてもよい。
【産業上の利用可能性】
【００８５】
本発明は、増幅回路に適用することができる。
【符号の説明】
【００８６】
１，１ｂ〜１ｄ，１ｆ，２，２ａ，２ｄ〜２ｆ，３ｆ，４ｅ，４ｆ，５ｇ〜５ｊ，６ｉ，６ｊ…受動回路、Ａ１，Ａ１ｆ，Ａ１ｋ，Ａ２，Ａ２ａ，Ａ２ｂ，Ａ２ｄ，Ａ２ｆ，Ａ２ｇ，Ａ２ｉ，Ａ３，Ａ３ｆ，Ａ３ｇ，Ａ３ｉ…増幅回路、Ｑ１〜Ｑ１４…トランジスタ、Ｒ１〜Ｒ２２…抵抗、Ｃ１〜Ｃ１３…容量、ＰＬ…正側電源線、ＮＬ…負側電源線、ＰＴ…正側電源端子、ＮＴ…負側電源端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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