(57)【要約】【課題】固体撮像装置に搭載されるでは、主に精度の良いシングルスロープ型が採用されているが、ビット数ｎが多くなると変換に必要なパルス数が２のｎ乗に比例し増加するため、変換にかかる時間が急激に長くなるという課題があった。【解決手段】光電変換部から出力される信号をAD変換するAD変換器が、少なくとも1つのビット以上の多値出力を持ち、さらにその多値出力を２値に変換する多値2値変換器を用いることにより変換時間が短く精度の良いシングルスロープ型のAD変換器を実現する。【選択図】図１
2019213173.tif 000002
【特許請求の範囲】
【請求項１】
ランプ波発生手段から出力される時間的に変化するランプ波電圧と信号電圧を比較する比較器と該比較器の出力を受け、エンコード信号をラッチするラッチ回路からなるシングルスロープ型AD変換器において、
2値レベルエンコード信号を前記比較器の出力によりラッチする２値レベルラッチ回路と３値以上の多値レベルエンコード信号発生器から出力される多値レベルエンコード信号を前記比較器の出力により保持する多値レベルエンコード信号保持回路と、該多値レベルエンコード信号保持回路の出力を2値レベルに変換する多値2値変換回路を有することを特徴とするシングルスロープ型AD変換器
【請求項２】
前記2値レベルエンコード信号がアップダウンカウンタにより生成されることを特徴とする請求項1記載のシングルスロープ型AD変換器
【請求項３】
前記２値レベルエンコード信号が2値レベルエンコード信号発生回路により生成され、前記2値レベルラッチ回路に入力されることを特徴とする請求項1記載のシングルスロープ型AD変換器
【請求項４】
前記多値レベルエンコード信号が多値バイナリーコード信号であることを特徴とする請求項1，2および３記載のシングルスロープAD変換器
【請求項５】
前記多値レベルエンコード信号が多値グレイコード信号であることを特徴とする請求項1，2および3記載のシングルスロープ型AD変換器
【請求項６】
前記多値レベルエンコード信号がバイナリーコードのこぎり波信号であることを特徴とする請求項1，2および3記載のシングルスロープ型AD変換器
【請求項７】
前記多値レベルエンコード信号がグレイコード三角波であることを特徴とする請求項1，2および３記載のシングルスロープ型AD変換器
【請求項８】
前記多値2値変換回路がシングルスロープ型のAD変換器であることを特徴とする請求項1，2，3，4，5，6、および７記載のシングルスロープがAD変換器
【請求項９】
前記多値2値変換回路がフラッシュ型のAD変換器であることを特徴とする請求項1，2，3，4，5，6、および７記載のシングルスロープがAD変換器
【請求項１０】
光電変換蓄積画素をラインカラム2次元状に配列した撮像部と、前記光電変換蓄積画素を駆動する光電変換蓄積画素駆動部と、光電変換蓄積画素からの出力を受けデジタル信号に変換する各カラムに設けられた複数のAD変換部と、該AD変換部を駆動するAD変換駆動部と、AD変換により得られたデジタル信号を読み出すデジタル信号読み出し部を設けた2次元固体撮像装置において、
前記AD変換部が、ランプ波発生手段から出力される時間的に変化するランプ波電圧と前記光電変換蓄積画素から出力される信号電圧を比較する比較器と該比較器の出力を受けエンコード信号をラッチするラッチ回路からなるシングルスロープ型AD変換器であって、該AD変換器が2値レベルエンコード信号を前記比較器の出力によりラッチする2値レベルラッチ回路と3値以上に多値レベルエンコード信号発生器から出力される多値レベルエンコード信号を前記比較器からの出力により保持する多値レベルエンコード信号保持回路と、該多値レベルエンコード保持回路の出力を2値レベルに変換する多値2値変換回路を有するシングルスロープ型AD変換器であることを特徴とする固体撮像装置
【請求項１１】
前記2値レベルエンコード信号がアップダウンカウンタにより生成されることを特徴とする請求項10記載の固体撮像装置
【請求項１２】
前記２値レベルエンコード信号が2値レベルエンコード信号発生回路により生成され、前記2値レベルラッチ回路に入力されることを特徴とする請求項10記載の固体撮像装置
【請求項１３】
前記多値レベルエンコード信号が多値バイナリーコード信号であることを特徴とする請求項10,11および12記載の固体撮像装置
【請求項１４】
前記多値レベルエンコード信号が多値グレイコード信号であることを特徴とする請求項10,11および12記載の固体撮像装置
【請求項１５】
前記多値レベルエンコード信号がバイナリーコードのこぎり波信号であることを特徴とする請求項10,11および12記載の固体撮像装置
【請求項１６】
前記多値レベルエンコード信号がグレイコード三角波であることを特徴とする請求項10,11および12記載の固体撮像装置
【請求項１７】
前記多値2値変換回路がシングルスロープ型のAD変換器であることを特徴とする請求項10、11、12、13、14、15および16記載の固体撮像装置
【請求項１８】
前記多値2値変換回路がフラッシュ型のAD変換器であることを特徴とする請求項10、11、12、13、14、15および16記載の固体撮像装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換器（AD変換器）に関するものであり、特にイメージセンサ等の複数のアナログ信号を並列にデジタル信号に変換する場合に好適なAD変換器を提供するものである。
【背景技術】
【０００２】
画素が二次元状に配列されたイメージセンサにおいて光電変換されて得られたアナログ信号をデジタル信号に変換する方法としては、カラムごとにAD変換器を設けて1ラインごとに並列にAD変換する方法が一般的である。その一つとしてシングルスロープ型のADがある。このAD変換器は精度が非常に良いという利点があるが、変換時間がビット数の指数に比例する[参考文献１]。  従来８ビットから１１ビット程度のものが、近年14ビットレベルのAD変換器が要求されている。単純にシングルスロープ型でAD変換すると２の１４乗＝１６３８４のクロックが必要になり、変換時間を１０μ秒とすると１．６GHｚのクロックが必要になる。カラムに１０００から２０００個のAD変換器を同時に動かさなければならない。ほぼ１ｃｍになる長い配線を１．６GHｚで動かすことは非常に難しいし、消費電力も激増する。
そこで、図２１（公知文献２の図１に対応）に示すように、２回に分けてシングルスロープ型でAD変換する方法がある。たとえば、１４ビットに変換するものを７ビットで２回で変換すると、２の７乗＝１２８が２回で２５６のクロックで実現できる。クロック周波数は２６MHｚとなり実現が可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３０３６４８
【特許文献２】特開２００２−２３２２９１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
公知文献２の構造の問題点は、１回目のシングルスロープAD変換に使ったComparison  Signal 1を容量C1と容量C2で分割したものとComparison Signal 2を加算したものを２回目のシングルスロープAD変換に使用していることである。Comparison  Signal１やComparison Signal2は画素から出力される信号と電圧レベルを比較しデジタル化信号を決定するため、非常に精度が高い電圧が用いられる。それがシングルスロープAD変換器の精度が高い理由である。しかし、２回目のシングルスロープAD変換に使う電圧はComparison  Signal２を容量C1と容量C2で分割して作られた電圧を含む。微細化された狭い領域に形成された容量C1と容量C2の値は精度がよくない。エリアイメージセンサの隣接するカラムのゲインは０．０１５％程度の誤差精度が要求される。この精度以下では現象的には再生画面縦方向に信号に比例する縦筋画像欠陥が見えてくる。０．０１５％以下の精度を出すためには、現在のLSI微細化技術を用いても一つの容量当たり２００μm２以上の大きな面積が必要である。そのためチップサイズが増加しコストアップの原因になるし、大きな容量を充電するので消費電力も増加する。
もう一つの問題は、下記のとおりである。Comparison Signal 1(Vc1)として、１回目のシングルスロープAD変換器のビット数をDA変換した矩形派の電圧が必要である。DA変換したレベルと画素出力電圧を比較することにより２回目のAD変換を行うため、この波形がなだらかになると２回目のAD変換で誤差が大きくなる。一般にシングルスロープ型ではComparison Signal の配線が長いため、なだらかな三角波の波形を使うことが多いがComparison  Signal  １（Vc1）として三角波を使うと２回目のAD変換の出力が毎回同一になり、まったく電圧レベルを解像しなくなるという問題が出てくる。
【課題を解決するための手段】
【０００５】
１回目のシングルスロープAD変換では、エンコード信号（図２１のCounter1の出力に対応）として上位NビットのN個の２値エンコード信号と下位Mビットの１個の多値エンコード信号とを用い、エンコード信号を画素出力信号と比較しカラムごとにあるラッチ回路でラッチすることにより上位N個の２値AD変換信号と下位Mビットの１個の多値変換信号をつくる。次に下位Mビットの１個の多値変換信号をM個の２値信号に変換（多値２値変換）し、下位Mビット信号とする。精度の悪い容量を用いずにN+Mビットの２値デジタル信号を作ることができる。
N個の２値エンコード信号とラッチ回路の代わりに参考文献１のようにアップダウンカウンター（U/D  CNT）を用いこともできる。下位Mビットの多値変換信号にグレイコードを用いたとき多値２値変換時にアップダウンカウンターはアップカウントとダウンカウントが切り替えられるので便利である。
【発明の効果】
【０００６】
第1の実施形態では上位ビット下位ビットそれぞれ2ビット2ビットのもので説明したが、NビットMビットに拡張するのは容易である。精度の悪い容量を用いずにN+Mビットの２値デジタル信号をつくるため、精度の良いデジタル信号が低消費電力で得られる。
１４ビットデジタル信号を得るために、７ビット＋７ビットの場合は１２８＋１２８＝２５６パルス、８ビット＋６ビットの場合は１５６＋６４＝３２０パルスとなるので、７ビット＋７ビットの方が有利である。
Comparison  Signalとしてなだらかな波形を用いることができるので、Comparison Signalの配線が長くても誤差がほとんどない。
【図面の簡単な説明】
【０００７】
【図１】本発明の第1の実施形態
【図２】光電変換蓄積画素の回路例
【図３】ラッチ回路の例
【図４】第1の実施形態のタイミングチャート
【図５】本発明の第2の実施形態
【図６】本発明の第3の実施形態
【図７】第3の実施形態のタイミングチャート
【図８】本発明の第4の実施形態
【図９】本発明の第5の実施形態
【図１０】フラッシュAD変換器の回路例
【図１１】第5の実施形態のタイミングチャート
【図１２】本発明の第6の実施形態
【図１３】第6の実施形態のタイミングチャート
【図１４】本発明の第7の実施形態
【図１５】本発明の第8の実施形態
【図１６】本発明の第9の実施形態
【図１７】第9の実施形態を画素領域と結合した構成
【図１８】従来技術の図（公知文献２の図1に対応）
【発明を実施するための形態】
【０００８】
[第１の実施形態]
第1の実施例を図1に示す。光電変換領域に2次元状に配列された光電変換蓄積画素１に蓄積された面素信号を垂直走査回路2からアドレス線3を制御し垂直信号線4に読み出す。第1のランプ波発生器5から発生する電圧が時間とともに徐々に変化する第1のランプ波と垂直信号線4に読み出された信号電圧を比較する第1の比較器6の出力は、第1のエンコード信号発生器7から出力される単数又は複数の上位エンコード信号をラッチする第1のラッチ回路8に入力される。第1のラッチ回路8内に格納されたデジタル信号が上位ビットデジタル信号となる。多値レベルエンコード信号発生器9から出力される多値エンコード信号は第1の比較器6の出力とともに多値レベル保持回路１０に入力される。多値レベル保持回路10の出力は、多値レベル転送スイッチ11を介して第2のランプ波発生回路12から出力される第2のランプ波とともに第2の比較器13に入力される。第2の比較器13の出力は、第2のエンコード信号発生器14から出力される単数又は複数の下位エンコード信号をラッチする第2のラッチ回路15に入力される。第2のラッチ回路15内に格納されたデジタル信号が下位ビットデジタル信号となる。水平走査回路18を駆動し、第1のラッチ回路8および第2のラッチ回路15の内部に格納された単数又は複数のデジタル信号はそれぞれ第1の水平信号線16および第2の水平信号線17より読み出される。
図2に光電変換蓄積画素1の回路例を示す。フォトダイオード19、転送トランジスタ20、リセットトランジスタ21、増幅トランジスタ22、および選択トランジスタ23からなる。
図3に第1のラッチ回路8および第2のラッチ回路1 5の回路例を示す。a)、b)およびc)の回路を用いることができる。多値レベル保持回路10としては、b)およびc)の回路を用いることができる。
【０００９】
第4図にタイミングチャートを示す。1Hは1水平期間の長さを示す。光電変換蓄積画素1の選択トランジスタ23に選択パルス24を印加すると、光電変換蓄積画素1の画素信号レベル25が垂直信号線4を通って第1の比較回路6に入力される。第1のランプ波発生器5から出力される第1のランプ波26と画素信号レベル25が交差する時刻t1で第1の比較器6の出力が"H"から"L"に変化し、第1のエンコード信号発生器7から出力される第1の上位エンコード信号27は、第1のラッチ回路8内部で" 1"レベルにラッチされる。第2の上位エンコード信号28は、第1のラッチ回路8内部で"0"レベルにラッチされる。多値レベルエンコード信号発生器9から出力される多値レベルエンコード信号29は、多値レベル保持回路10内部で多値信号レベル30として保持される。多値レベル転送スイッチ11に多値レベル転送パルス31を印加し、多値信号レベル30と第2のランプ波発生回路12から出力される第2のランプ波32を第2の比較器13に入力する。第2のランプ波32と多値信号レベル30が交差する時刻t2で第2の比較器13の出力が"H"から"L"に変化し、第2のエンコード信号発生器14から出力される第1の下位エンコード信号33は、第2のラッチ回路15内部で" 1"レベルにラッチされる。第2の下位エンコード信号34は、第2のラッチ回路15内部で"0"レベルにラッチされる。しかる後水平走査回路18を走査し水平走査パルス35で第1のラッチ回路8内部に格納された第1および第2の上位エンコード信号のレベルと第2のラッチ回路15内部に格納された第1および第2の下位エンコード信号のレベルを読み出す。この場合は、"1"、 "0"、 "1"、"0"のデジタル信号を読み出す。
【００１０】
第1のエンコード信号発生器7から出力される第1の上位エンコード信号27、第2の上位エンコード信号28、および第2のエンコード信号発生器14から出力される第1の下位エンコード信号33、第2の下位エンコード信号28は、バイナリーコードである。多値レベルエンコード信号29もそれに対応したバイナリーコードの多値信号である。
多値レベルエンコード信号発生器9から出力される多値レベルエンコード信号29は、階段状の波形を持つが、のこぎり波状の波形36でも良い。ここでは、「バイナリーコードのこぎり波36」と呼ぶ。
図4に用いられる2値化のコードはバイナリーコードと呼ばれるものである。イメージセンサによく用いられるものに2値化コードにグレイコードというものがある。グレイコードは上位ビットの信号とエクスクルーシブオア(XOR)をとると簡単 にバイナリーコードに変換できる。グレイコードの特徴は信号が最小単位分変化したときに変化するビットが一つであることである。例えばバイナリーコードで“011”の次は"100"となり3ビットすべてが変化している。グレイコードでは"011"の次は"010"となり変化分が一つだけである。
【００１１】
[第2の実施形態]
第2の実施例として、図5にグレイコードを用いたときのタイミングチャートを示す。第1のエンコード信号発生器7から出力される第1の上位グレイエンコード信号37は、第1のラッチ回路8内部で"1"レベルにラッチされる。第2の上位グレイエンコード信号38は、第1のラッチ回路8内部で"1"レベルにラッチされる。多値レベルエンコード信号発生器9から出力される多値レベルグレイエンコード信号39は、多値レベル保持回路10内部で多値信号レベル30として保持される。多値レベル転送スイッチ11に多値レベル転送パルス31を印加し、多値信号レベル30と第2のランプ波発生回路12から出力される第2のランプ波32を第2の比較器13に入力する。第2のランブ波32と多値信号レベル30が交差する時刻t2で第2の比較器13の出力が"H"から"L" に変化し、第2のエンコード信号発生器14から出力される第1の下位グレイエンコード信号40は、第2のラッチ回路15内部で"1"レベルにラッチされる。第2の下位グレイエンコード信号41は、第2のラッチ回路15内部で"1"レベルにラッチされる。しかる後水平走査回路18から発生する水平走査パルス35で走査し、第1のラッチ回路8内部に格納された第1および第2の上位グレイエンコード信号のレベルと第2のラッチ回路15内部に格納された第1および第2の下位グレイエンコード信号のレベルを読み出す。この場合は、"1"、"1", "1", "1"のデジタル信号を読み出す。
【００１２】
グレイコードをバイナリーに変換するには、グレイコードによる表現の最上位桁から順に最下位桁へ向かって隣の桁との排他的論理和(XOR)をとる。ただし最上位桁のみその値を適用する。例えば、グレイコードによる表現が「1111」であれば、最上位桁から「1」、その値(1)と次の桁(1)との排他的論理和(XOR)をとり「0」、その値(0)と次の桁(1)との排他的論理和(XOR)をとり「1」、その値(1)と次の桁(1)との排他的論理和(XOR)をとり「0」、と順次各桁を確定し、「1010」がバイナリーコードによる表現である。図4の第1の実施例により求めたバイナリーコードと同じになる。
多値レベルエンコード信号発生器9から出力される多値レベルグレイエンコード信号39は、階段状の波形を持つが、三角波状の波形42でも良い。ここでは、「グレイコード三角波」と呼ぶ。図4と図5を見れば、グレイコードのほうが周波数的には緩やかである。これは高速に動かすことが容易であることを示している。
特に図4のバイナリーコードのこぎり波３６の”H”から”L”に変化する部分が鋭く変化しておりその時刻に第1の比較器６が”H”から”L”にスイッチすると、エラーが起こりやすい。図5のグレイコードコード三角波４２ではそのようなエラーが起こりにくい。
【００１３】
[第3の実施形態]
第3の実施例を図6に示す。入射光を光電変換する撮像部は除いて、AD変換器の部分のみ示している。図1の第1の実施例の図と異なる点は、第1のラッチ回路8のデータを転送保持する上位ビット保持メモリ43と、第2のラッチ回路15のデータを転送保持する下位ビット保持メモリ44を新たに設けている。第１の実施例では第1のエンコード信号発生器7や第2のエンコード信号発生器14が動作しているAD変換期間は、第1のラッチ回路8や第2のラッチ回路15に保管されたデータを読み出すことができない。そこで、ラッチ回路で保持されたデータを別のメモリに移動させればAD変換期間中にも読み出しが可能になる。
図7にそのタイミングチャートを示す。メモリ移動パルス45により、AD変換器期間中水平走査パルス35を動かすことができる。ここではさらに、上位ビットのAD変換と下位ビットのAD変換も同時に行っている。上位ビットと下位ビットが1水平期間ずれて出力されてしまうが、後段の信号処理でこのズレをあわせることができるので問題はない。第1の実施例に比べて約3倍の高速化が実現できる。
【００１４】
[第4の実施形態]
図８に第4の実施形態を示す。第1の実施例と異なる点は、第1の比較器6と第2の比較器13を共通に使っている。第1の比較器6の入力部は光電変換蓄積画素１の出力と多値レベル保持回路１０の出力を切り替える比較器入力切替スイッチ４６に接続されている。第1の比較器6の出力は、第1のラッチ回路８と第2のラッチ回路１５の入力を切り替えるラッチ回路入力切替スイッチ４７に接続されている。ここでは、第1のランプ発生器５からは第1のランプ波26と第2のランプ波32の2つのランプ波を発生する。
【００１５】
[第5の実施形態]
第５の実施形態を図9に示す。多値信号レベル30を下位のデジタル信号に変換する回路にフラッシュAD変換器48を使用している。2ビットのフラッシュAD変換回路の一例を図10に示す。
タイミングチャートを図11に示す。1Hは1水平期間の長さを示す。光電変換蓄積画素1の選択トランジスタ23に選択パルス24を印加すると、光電変換蓄積画素1の画素信号レベル25が垂直信号線4を通って第1の比較回路6に入力される。第1のランプ波発生器5から出力される第1のランプ波26と画素信号レベル25が交差する時刻t1で第1の比較器6の出力が"H"から"L"に変化し、第1のエンコード信号発生器7から出力される第1の上位エンコード信号27は、第1のラッチ回路8内部で" 1"レベルにラッチされる。第2の上位エンコード信号28は、第1のラッチ回路8内部で"0"レベルにラッチされる。多値レベルエンコード信号発生器9から出力される多値レベルエンコード信号29は、多値レベル保持回路10内部で多値信号レベル30に保持される。多値レベル転送スイッチ11に多値レベル転送パルス31を印加し、多値信号レベル30をフラッシュAD変換器４８に入力する。フラッシュAD変換信号発生器49からフラッシュAD変換パルス５０をフラッシュAD変換器４８に入力し、多値信号レベル３０を2値のデジタル信号に変換する。図10の入力INに図11の多値信号レベル30（４レベルの中の3レベル目）の信号が入力される。図10の4つのコンパレータの出力は上位から“L”、”H”、”H”、”H”となる。これを2値コード化すると”1”,”0”となる。したがって、デジタル化された信号は、「1010」となる。図4の第1の実施形態により求めたバイナリーコードと同じになる。
【００１６】
[第６の実施例]
第6の実施形態を図12に示す。公知文献１のようにアップダウンカウンターを用いている。第1の実施形態の第1のエンコード信号発生器7、第1のラッチ回路8を第1のカウンタクロック回路５１、第1のアップダウンカウンタ回路５２に、第2のエンコード信号発生器14、第2のラッチ回路15を第2のカウンタクロック回路５３、第2のアップダウンカウンタ回路５４に置き換えている。
図13にタイミングチャートの一部を示す。第一のカウンタクロック５５によりアップカウントされ、第1のアップダウンカウンタ５２内部で第2の上位ビット信号５６、第1の上位ビット信号５７がカウントアップされる。
第1のランプ波26と画素信号レベル25が交差する時刻t1で第1の比較器6の出力が"H"から"L"に変化し、第1のアップダウンカウンタ５２が停止し第2の上位ビット５６が" 0"レベルで停止する。第１の上位ビット５７は"１"レベルで停止する。ここでは多値レベルエンコード信号発生器9からは「バイナリーのこぎり波」３６が出力され、多値レベル保持回路10内部で多値信号レベル30に保持される。下位ビットの動作については図４のエンコード信号の部分がアップダウンカウンタに置き換わっているだけなので説明を割愛する。
【００１７】
アップダウンカウンタには通常リップルカウンタが用いられる。リップルカウンタは基本的バイナリーコードである。したがって多値レベルエンコード信号にバイナリーコードのこぎり波３６を用いた場合下位ビットもアップダウンカウンタがバイナリーなのデジタル信号がバイナリーコードで出力されるので問題はない。
多値レベルエンコード信号にグレイコード三角波を用いると、下位ビットをバイナリーコードのアップダウンカウンタで作ると、グレイコードでもバイナリーコードでもないデジタル信号が出力される。これをバイナリーコードに変換するには、上位ビットの中の最下位ビット（第2の上位ビット５６）との排他的論理輪（XOR）をとればいい。
以上の説明では、アップダウンカウンターは、アップカウンターのみでも実現できる。アップダウンカウンターを使う理由は公知文献1に示すように雑音の抑圧である。雑音の抑圧は本特許の本質から外れるので説明を割愛するが、本特許の構成でも雑音抑圧に利用できる。
【００１８】
[第7の実施形態]
図14に第7の実施形態を示す。第6の実施形態と異なる点は、第1の比較器6と第2の比較器13を共通に使っている。第1の比較器６の入力部は光電変換蓄積画素１の出力と多値レベル保持回路10の出力を切り替える比較器入力切替スイッチ46に接続されている。第1の比較器6の出力は、第1のラッチ回路８と第２のラッチ回路１５の入力を切り替えるラッチ回路入力切替スイッチ４７に接続されている。ここでは、第１のランプ発生器５からは第１のランプ波26と第2のランプ波32の2つのランプ波を発生する。
【００１９】
[第8の実施形態]
これまでは複数の2値エンコード信号を出力するものを説明してきたが、第8の実施形態として、一つの2値エンコード信号を出力する構成を説明する。図15にその構成を示す。比較器58、ランプ波65を発生するランプ波発生器59、2値エンコード信号66を発生する2値エンコード信号発生器60、2値信号を保持するラッチ回路61、多値レベルエンコード信号67を発生する多値レベルエンコード信号発生器62、多値信号を保持する多値レベル保持回路63、ラッチ回路61の信号を転送記憶する1ビットメモリ64からなる。多値レベルエンコード信号として、「グレイコード三角波」67が有効が思われる。「バイナリーコードのこぎり波」68を使用することも可能である。
これはいわゆる1ビットAD変換器である。多値レベル保持回路63の出力を入力切り換えスイッチ69で比較器58にもどし次の下位ビットのデジタル信号を得ることができる。
この構成は、逐次比較型のAD変換器の構成と同じである。
【００２０】
[第9の実施形態]
第8の実施形態の形を直列に並べてパイプライン型にしたものを図16に示す。1段目に比べ、2段目、3段目と下位のビットがの出力が遅れてくるが遅延補正すれば問題はない。
それをエリア感光領域と結合したものを図17に示す。垂直信号線4から伝達された画素信号を本発明の1ビットAD変換器を3段直列にパイプライン型に結合した構成のAD変換器に入力し、3ビットのデジタル信号を得る構成である。
以上の説明では、一つの比較器の出力は一つの多値レベルエンコードを一つの多値レベル保持回路に書き込むことを制御していたが、本発明ではそれに限定しない。一つの比較器の出力が複数の多値レベルエンコードを複数の多値レベル保持回路に書き込むことを制御ものを含む。例としては、第１の実施例において上位ビットの２値のエンコード信号に多値レベルエンコード信号を用いその信号を多値レベル保持回路に保持する構成を考えることができる。また他の例としては、多値レベルエンコードに多値バイナリーコード信号と多値グレイコード信号の両方を使うことも可能である。同様にバイナリーのこぎり波信号やグレイコード三角波の両方を使うことも可能である。
【符号の説明】
【００２１】
1  光電変換蓄積画素
2  垂直走査回路
3  アドレス線
4  垂直信号線
5  第1のランプ波発生器
6  第1の比較器
7   第1のエンコード信号発生器
8  第1のラッチ回路
9  多値レベルエンコード信号発生器
10  多値レベル保持回路
11  多値レベル転送スイッチ
12  第2ランプ波発生回路
13  第2の比較器
14  第2のエンコード信号発生器
15  第2のラッチ回路
16  第1の水平信号線
17  第2の水平信号線
18  水平走査回路
19  フォトダイオード
20  転送トランジスタ
21  リセットトランジスタ
22  増幅トランジスタ
23  選択トランジスタ
24  選択パルス
25  画素信号レベル
26  第1のランプ波
27  第1の上位エンコード信号
28  第2の上位エンコード信号
29  多値レベルエンコード信号
30  多値信号レベル
31  多値レベル転送パルス
32  第2のランプ波
33  第1の下位エンコード信号
34  第2の下位エンコード信号
35  水平走査パルス
36  バイナリーコードのこぎり波
37  第1の上位グレイエンコード信号
38  第2の上位グレイエンコード信号
39  多値グレイエンコード信号
40  第1の下位グレイエンコード信号
41  第2の下位グレイエンコード信号
42  グレイコード三角波
43  上位ビット保持メモリ
44  下位ビット保持メモリ
45  メモリ移動パルス
46  比較器入力切替スイッチ
47  ラッチ回路入力切替スイッチ
48  フラッシュAD変換器
49  フラッシュAD変換信号発生器
50  フラッシュAD変換パルス
51  第1のカウンタクロック回路
52  第1のアップダウンカウンタ回路
53  第2のカウンタクロック回路
54  第2のアップダウンカウンタ回路
55  第１のカウンタクロック
56  第2の上位ビット信号
57  第1の上位ビット信号
58  比較器
59  ランプ波発生器
60  2値エンコード信号発生器
61  ラッチ回路
62  多値レベルエンコード信号発生器
63  多値レベル保持回路
64  1ビットメモリ
65  ランプ波
66  2値エンコード信号
67  多値レベルエンコード信号  グレイコード三角波
68  バイナリーコードのこぎり波
69  入力切替スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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