(57)【要約】【課題】輝度ムラを抑制することができる表示装置を提供する。【解決手段】表示装置は、複数の画素が第１方向及び第１方向とは異なる第２方向に並ぶ表示部と、制御部と、を有する。制御部は、駆動トランジスタのゲートに初期化電位を書き込んだ後、駆動トランジスタのゲートに映像信号に基づく映像書き込み電位の書き込みを行う。保持容量には、映像書き込み電位と初期化電位との差分に比例した電圧と駆動トランジスタのしきい値電圧とを加算した電圧が設定され、発光素子の発光期間において、映像書き込み電位と初期化電位との差分に比例した電圧に応じた電流が発光素子に流れる。制御部は、画素毎に、初期化電位を設定する。【選択図】図２
2019095692.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部と、制御部と、を有し、
前記画素は、電流を流すことにより発光する発光素子と、駆動トランジスタと、保持容量と、を有し、
前記発光素子の一方の端子は、前記駆動トランジスタのソースまたはドレインのいずれか一方に接続され、前記発光素子の他方の端子には、第１電位が供給され、
前記駆動トランジスタのソースまたはドレインのいずれか他方には、前記第１電位よりも高い第２電位が供給され、
前記保持容量は、前記駆動トランジスタのソースとゲートとの間に接続され、
前記制御部は、
前記駆動トランジスタのゲートに初期化電位を書き込んだ後、前記駆動トランジスタのゲートに映像信号に基づく映像書き込み電位の書き込みを行い、前記保持容量には、前記映像書き込み電位と前記初期化電位との差分に比例した電圧と前記駆動トランジスタのしきい値電圧とを加算した電圧が設定され、前記発光素子の発光期間において、前記映像書き込み電位と前記初期化電位との差分に比例した電圧に応じた電流が前記発光素子に流れ、前記画素毎に、前記初期化電位を設定する
表示装置。
【請求項２】
前記制御部は、
前記駆動トランジスタのドレインとソースとの間の電圧に応じて、前記初期化電位を設定する
請求項１に記載の表示装置。
【請求項３】
前記制御部は、
複数の前記画素に書き込む前記映像書き込み電位が同一である場合に、前記映像書き込み電位によって前記表示部に表示される画像の前記第２方向の輝度が略均一となるように、各前記画素ごとに供給する前記初期化電位を設定する
請求項１又は請求項２に記載の表示装置。
【請求項４】
前記制御部は、
複数の前記画素に書き込む前記映像書き込み電位が同一である場合に、前記映像書き込み電位によって前記表示部に表示される画像の前記第１方向の輝度が略均一となるように、各前記画素ごとに供給する前記初期化電位を設定する
請求項３に記載の表示装置。
【請求項５】
前記制御部は、
各前記画素ごとに個別の前記初期化電位を設定する
請求項３又は請求項４に記載の表示装置。
【請求項６】
前記制御部は、
前記第１方向に並ぶ前記画素に対し、同一の前記初期化電位を設定する
請求項３に記載の表示装置。
【請求項７】
前記制御部は、
前記表示部を複数の領域に分割した画素群ごとに含まれる前記画素に対し、同一の前記初期化電位を設定する
請求項３又は請求項４に記載の表示装置。
【請求項８】
前記映像信号を解析する画像解析部を備え、
前記制御部は、
前記画像解析部によって解析された前記映像信号が単色ラスターではない場合に、前記表示部に設けられた全ての前記画素に対し、同一の前記初期化電位を設定する
請求項１から請求項７の何れか一項に記載の表示装置。
【請求項９】
前記制御部は、
前記画像解析部によって解析された前記映像信号が単色ラスターである場合に、当該単色ラスターの階調に応じて、各前記画素ごとに供給する前記初期化電位を設定する
請求項８に記載の表示装置。
【請求項１０】
前記画素は、
前記映像書き込み電位及び前記初期化電位がそれぞれ異なる期間に印加される第１信号線を有する
請求項１から請求項９の何れか一項に記載の表示装置。
【請求項１１】
前記画素は、
前記映像書き込み電位が印加される第１信号線と、
前記初期化電位が印加される第２信号線と、
を有する
請求項１から請求項９の何れか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示パネルや有機エレクトロルミネッセンス発光を用いた有機ＥＬディスプレイパネル（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ  Ｄｉｓｐｌａｙ）を用いた表示装置の需要が高くなっている。
【０００３】
ＯＬＥＤの画素を構成する有機ＥＬ素子は容量性素子であり、ＯＬＥＤを用いた表示装置では、次フレームの画像を表示するまで前フレームの表示データに基づく輝度を保持するため、動画を表示する場合に動画ぼやけ等が発生し表示品質が低下する場合がある。このため、例えば、次フレームの表示データを書き込む前に黒画面を挿入し、前フレームにおいて書き込まれた電位をリセットするようにしている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−５７３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来技術では、ＯＬＥＤの画素に供給する電源の電位が変動すると、表示画面に輝度ムラを生じる可能性がある。
【０００６】
本発明は、輝度ムラを抑制することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る表示装置は、複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部と、制御部と、を有し、前記画素は、電流を流すことにより発光する発光素子と、駆動トランジスタと、保持容量と、を有し、前記発光素子の一方の端子は、前記駆動トランジスタのソースまたはドレインのいずれか一方に接続され、前記発光素子の他方の端子には、第１電位が供給され、前記駆動トランジスタのソースまたはドレインのいずれか他方には、前記第１電位よりも高い第２電位が供給され、前記保持容量は、前記駆動トランジスタのソースとゲートとの間に接続され、前記制御部は、前記駆動トランジスタのゲートに初期化電位を書き込んだ後、前記駆動トランジスタのゲートに映像信号に基づく映像書き込み電位の書き込みを行い、前記保持容量には、前記映像書き込み電位と前記初期化電位との差分に比例した電圧と前記駆動トランジスタのしきい値電圧とを加算した電圧が設定され、前記発光素子の発光期間において、前記前記映像書き込み電位と前記初期化電位との差分に比例した電圧に応じた電流が前記発光素子に流れ、前記画素毎に、前記初期化電位を設定する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態１に係る表示装置の概略構成を示す模式図である。
【図２】図２は、実施形態１に係る表示装置の表示部及び制御部の概略構成を示す模式的な回路図である。
【図３】図３は、図２に示す表示部に配列される画素の概略の等価回路図の一例である。
【図４】図４は、実施形態１に係る表示装置の駆動方法を説明するための概略タイミングチャートである。
【図５】図５は、実施形態１の比較例に係る表示装置の概略構成を示す模式図である。
【図６】図６は、図５に示す比較例において単色ラスター表示を行った場合に、表示部の画面上に輝度ムラが生じた例を示す図である。
【図７】図７は、実施形態１に係る表示装置の初期化信号発生回路によって生成される初期化電圧信号の一例を示す図である。
【図８】図８は、実施形態１に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【図９】図９は、表示部における画素配置例を示す図である。
【図１０】図１０は、画素ごとの補正係数値を含む補正係数値情報の一例を示す図である。
【図１１】図１１は、実施形態２に係る表示装置の表示部及び制御部の概略構成を示す模式的な回路図である。
【図１２】図１２は、図１１に示す表示部に配列される画素の概略の等価回路図の一例である。
【図１３】図１３は、実施形態２に係る表示装置の駆動方法を説明するための概略タイミングチャートである。
【図１４】図１４は、実施形態２に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【図１５】図１５は、実施形態２に係る表示装置の初期化信号発生回路によって生成される初期化電圧信号の一例を示す図である。
【図１６】図１６は、表示部における画素行配置例を示す図である。
【図１７】図１７は、画素行ごとの補正係数値を含む補正係数値情報の一例を示す図である。
【図１８】図１８は、実施形態３に係る表示装置の表示部及び制御部の概略構成を示す模式的な回路図である。
【図１９】図１９は、実施形態３に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【図２０】図２０は、表示部における画素群配置例を示す図である。
【図２１】図２１は、画素群ごとの補正係数値を含む補正係数値情報の一例を示す図である。
【図２２】図２２は、実施形態５に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【図２３】図２３は、実施形態５に係る初期化信号補正処理手順の一例を示すフローチャートである。
【図２４】図２４は、実施形態６に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【図２５】図２５は、複数の輝度範囲ごとの輝度補正係数値を含む輝度補正係数値情報の一例を示す図である。
【図２６】図２６は、実施形態６に係る初期化信号補正処理手順の一例を示すフローチャートである。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（実施形態１）
図１は、実施形態に係る表示装置の概略構成を示す模式図である。表示装置３０は、回路基板３２、表示基板３４及び接続基板３６を有する。本実施形態において、表示装置３０は、例えば有機ＥＬ素子（有機発光ダイオード）を発光素子として備えたアクティブマトリクス方式のＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ  Ｄｉｓｐｌａｙ）である。
【００１１】
表示基板３４には、表示画像の画素に対応する有機ＥＬ素子及び画素回路が配列された表示部３８が設けられている。表示部３８の動作を制御する制御部として、画素回路に各種信号を供給する駆動回路、及び駆動回路に供給するタイミング信号等を生成するコントローラが設けられる。制御部は、例えば、回路基板３２又は表示基板３４上に配置される。
【００１２】
例えば、表示基板３４上には表示部３８の走査信号線や映像信号線に信号を供給する駆動回路４０を配置することができる。駆動回路４０は、その主要部を一又は複数の半導体チップに集積し、当該チップを表示基板３４上に搭載される。また、駆動回路４０として、低温ポリシリコンからなる半導体層を用いたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等で構成された回路を表示基板３４上に設けることもできる。表示基板３４は、例えばガラス基板や、樹脂フィルムなどを用いたフレキシブルな材料で構成することができる。
【００１３】
回路基板３２には、制御部の他、例えば、各種の基準電位を発生する電源回路、映像信号を処理する信号処理回路及びフレームメモリなどを配置することができる。回路基板３２は、例えば、ガラスエポキシ基板等のリジッド基板によって構成される。
【００１４】
接続基板３６は、回路基板３２と表示基板３４とを接続する。接続基板３６は、フレキシブル配線基板で構成することができる。なお、駆動回路４０の一部又は全部を、接続基板３６上に配置することもできる。
【００１５】
図２は、実施形態１に係る表示装置の表示部及び制御部の概略構成を示す模式的な回路図である。表示部３８には、画素５０が図１に示すＸ方向（第１方向）及びＹ方向（第２方向）に並び、マトリクス状に配置される。また、図２では、制御部２０として、走査線駆動回路５２、映像線駆動回路５４、コントローラ５６、及び初期化信号発生回路８１を例示し、電源回路として、基準電位ＶＳＳを出力する基準電源ＰＶＳＳである電源回路５８、駆動電位ＶＤＤを出力する駆動電源ＰＶＤＤである電源回路６０、及びリセット電位ＶＲＳを出力するリセット電源ＰＶＲＳである電源回路６２を例示している。
【００１６】
走査線駆動回路５２は、表示部３８の画素５０のＸ方向（第１方向）の並び（以下、「画素行」とも称する）ごとに制御信号を出力する。具体的に、本実施形態では、表示部３８は、各画素５０の画素回路に２つのスイッチ（点灯スイッチ９４及び書き込みスイッチ９６）を備え、各画素行にリセットスイッチ６４を備える。これに対応して、各画素行にそれぞれ３本の制御信号線（点灯制御線６６、書き込み制御線６８及びリセット制御線７０）が設けられ、走査線駆動回路５２は、各画素行の制御線６６，６８，７０に上述した各スイッチのオン／オフを切り替える制御信号を供給する。
【００１７】
走査線駆動回路５２は、シフトレジスタ（不図示）を備え、表示部３８にて動作対象となる各画素行をＹ方向（第２方向）（例えば、図１に示す画面上側から下側への向き）に順番に選択し、当該選択した画素行に対する制御信号を生成し、制御線６６，６８，７０へ出力する。
【００１８】
映像線駆動回路５４は、選択された画素行の各画素５０の映像信号を表すデータ（画素値）が入力され、当該データをＤ／Ａ変換器でアナログ電圧に変換して画素値に応じた電圧信号を生成する。映像線駆動回路５４は、当該電圧信号を画素行ごとに生成する。表示部３８の画素５０のＹ方向（第２方向）の並び（以下、「画素列」とも称する）に対応して、それぞれ映像信号線（第１信号線）７２が設けられている。映像線駆動回路５４は、各画素５０へのデータの書き込み動作時に、選択された画素行の各画素５０の画素値を表す電圧信号（映像電圧信号）ＶＳＩＧを、各画素行ごとに順次出力する。
【００１９】
初期化信号発生回路８１は、各画素５０のデータ初期化時に各画素列の映像信号線（第１信号線）７２に供給する初期化電圧信号ＶＩＮＩのデータ値を生成し、映像線駆動回路５４に出力する。この初期化信号発生回路８１の構成及び動作の詳細については後述する。
【００２０】
電源回路５８は、上述したように基準電位ＶＳＳを生成する。基準電位ＶＳＳは、電源線７４を介して各画素５０に供給される。
【００２１】
電源回路６０は、上述したように駆動電位ＶＤＤを生成する。駆動電位ＶＤＤは、電源線７６を介して各画素５０に供給される。
【００２２】
電源回路６２は、上述したようにリセット電位ＶＲＳを生成する。リセット電位ＶＲＳは、各画素行に設けられたリセットスイッチ６４及びリセット線７８を介して、各画素５０に供給される。
【００２３】
図３は、図２に示す表示部に配列される画素の概略の等価回路図の一例である。
【００２４】
各画素５０は、発光素子として、有機発光ダイオード（有機ＥＬ素子）９０を有する。本実施形態において、有機発光ダイオード９０は、アノード電極と、カソード電極と、それらの電極の間に発光層等の有機材料層を有する。カソード電極は、表示部３８の複数の画素に亘って一体形成された共通電極とすることができる。なお、有機発光ダイオード９０の発光色は、例えば赤、緑、青等であっても良い。また、表示装置３０は、これら赤、緑、青等の各発光色を持つ有機発光ダイオード９０を備える画素５０が、表示部３８においてＸ方向（第１方向）又はＹ方向（第２方向）に規則的に並び、カラー表示が可能な構成であっても良い。
【００２５】
有機発光ダイオード９０のカソード電極は、電源線７４に接続される。また、有機発光ダイオード９０のアノード電極は、駆動トランジスタ９２と点灯スイッチ９４とを介して電源線７６に接続される。
【００２６】
上述したように、電源線７６は、駆動電源ＰＶＤＤ（電源回路６０）から駆動電位ＶＤＤとして所定の高電位が印加され、電源線７４は、基準電源ＰＶＳＳ（電源回路５８）から基準電位ＶＳＳとして所定の低電位が印加される。
【００２７】
有機発光ダイオード９０は、これら駆動電位ＶＤＤと基準電位ＶＳＳとの電位差（ＶＤＤ−ＶＳＳ）により順方向電流が供給され発光する。つまり、駆動電位ＶＤＤは、基準電位ＶＳＳに対し、有機発光ダイオード９０を発光させる電位差を有している。有機発光ダイオード９０は、等価回路として、アノード電極−カソード電極間に容量９１が並列接続されて構成される。なお、容量９１はアノード電極とカソード電極以外の基準電位に接続されてもよい。
【００２８】
本実施形態において、駆動トランジスタ９２及び点灯スイッチ９４は、それぞれｎ型ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）で構成される。駆動トランジスタ９２の２つの電流端子の一方（第１端子）であるソース電極は、有機発光ダイオード９０のアノード電極に接続され、他方（第２端子）であるドレイン電極は、点灯スイッチ９４のソース電極に接続される。点灯スイッチ９４のドレイン電極は、電源線７６に接続される。
【００２９】
また、駆動トランジスタ９２のドレイン電極は、リセットスイッチ６４を介してリセット電源ＰＶＲＳ（電源回路６２）にも接続される。既に述べたように、本実施形態では、画素行ごとにリセット線７８とリセットスイッチ６４とが設けられる。各リセット線７８は画素行に沿って延在され、当該画素行の駆動トランジスタ９２のドレイン電極に共通に接続される。リセットスイッチ６４は、例えば、画素行の端部に配置され、リセット線７８とリセット電源ＰＶＲＳ（電源回路６２）との間の継断、つまりそれらの間を接続するか遮断するかを切り替える。本実施形態において、リセットスイッチ６４は、駆動トランジスタ９２及び点灯スイッチ９４と同じくｎ型ＴＦＴで構成される。
【００３０】
駆動トランジスタ９２の制御端子であるゲート電極は、書き込みスイッチ９６を介して映像信号線（第１信号線）７２に接続され、駆動トランジスタ９２のゲート電極とソース電極との間には、保持容量９８が接続される。本実施形態において、書き込みスイッチ９６は、駆動トランジスタ９２、点灯スイッチ９４、及びリセットスイッチ６４と同じくｎ型ＴＦＴで構成される。
【００３１】
なお、本実施形態では、駆動トランジスタ９２、点灯スイッチ９４、リセットスイッチ６４、及び書き込みスイッチ９６がｎ型ＴＦＴで構成される回路例を示したが、これに限らない。例えば、駆動トランジスタ９２、点灯スイッチ９４、リセットスイッチ６４、及び書き込みスイッチ９６は、ｐ型ＴＦＴで構成された回路であっても良い。また、ｐ型ＴＦＴとｎ型ＴＦＴを組み合わせた回路構成としてもよい。以下では、駆動トランジスタ９２、点灯スイッチ９４、リセットスイッチ６４、及び書き込みスイッチ９６がｎ型ＴＦＴである場合について例示する。
【００３２】
上述したように、点灯スイッチ９４、書き込みスイッチ９６、リセットスイッチ６４は、画素行ごとに設けられた点灯制御線６６、書き込み制御線６８、リセット制御線７０を用いてオン／オフを制御される。ここで、点灯制御線６６及び書き込み制御線６８は画素行に沿って延在され、それぞれ当該画素行の点灯スイッチ９４、書き込みスイッチ９６のゲート電極に共通に接続される。
【００３３】
図４は、実施形態１に係る表示装置の駆動方法を説明するための概略タイミングチャートである。図４では、表示部３８の１つの画素行における画素値の書き込み動作及び発光動作での各種信号の変化を示している。
【００３４】
図４において、横軸は時間軸を示し、図中右向きが時間の経過方向である。図４では、各種信号として、映像線駆動回路５４から映像信号線（第１信号線）７２に供給される映像電圧信号ＶＰＸ、及び、書き込みスイッチ９６、点灯スイッチ９４、リセットスイッチ６４それぞれに対する書き込み制御信号ＳＧ、点灯制御信号ＢＧ、及びリセット制御信号ＲＧを示している。走査線駆動回路５２は各制御信号をＬレベルとＨレベルとのいずれかに設定する。本実施形態では、ｎ型ＴＦＴで構成される書き込みスイッチ９６、点灯スイッチ９４、リセットスイッチ６４は、それぞれＨレベルにてオンし、Ｌレベルにてオフする。
【００３５】
本実施形態では、表示部３８を構成する複数の画素行を、先頭行（例えば、図１中の表示部３８において、最上部に位置する画素行）から順番に選択し、選択した画素行の画素に映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を書き込み、有機発光ダイオード９０を発光させる動作が１フレーム（１Ｆ）の画像ごとに繰り返される。
【００３６】
本実施形態における書き込み動作は、詳細には、リセット動作、オフセットキャンセル動作、映像信号セット動作に分けられる。図４に示す例では、リセット期間ＰＲＳがリセット動作に対応する期間であり、オフセットキャンセル期間ＰＯＣがオフセットキャンセル動作に対応する期間であり、映像信号セット期間ＰＷＴが映像信号セット動作に対応する期間である。
【００３７】
リセット動作は、容量９１及び保持容量９８に保持された電圧をリセットする動作である。これにより、前フレームにて映像信号に応じて画素５０に書き込まれたデータがリセットされる。
【００３８】
具体的には、リセット動作では、点灯制御信号ＢＧをＬレベルとして点灯スイッチ９４をオフとし、リセット制御信号ＲＧをＨレベルとしてリセットスイッチ６４をオンとし、さらに各映像信号線（第１信号線）７２に初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を印加した状態で、書き込み制御信号ＳＧをＨレベルとして書き込みスイッチ９６をオンする。
【００３９】
これにより、駆動トランジスタ９２のゲート電位は、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）に対応する電位が印加され、有機発光ダイオード９０のアノード電極側には、リセット電位ＶＲＳに対応する電圧が印加される。これにより、駆動トランジスタ９２のソース電位は、リセット電位ＶＲＳに対応する電位にリセットされ、各画素５０の保持容量９８の端子間電圧は、（Ｖｉｎｉ−ＶＲＳ）に応じた電圧に設定される。有機発光ダイオード９０に印加される電圧は、（ＶＲＳ−ＶＳＳ）に応じた電圧となり、当該電圧が有機発光ダイオード９０の発光しきい値電圧（発光開始電圧）以下となるように、リセット電位ＶＲＳが設定される。ちなみに、発光しきい値電圧は、有機発光ダイオード９０に電流が流れ始める電圧、つまり順方向電圧降下ＶＦである。初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）は、例えば、１Ｖに設定することができる。また、例えば、基準電位ＶＳＳを−１Ｖとしたとき、リセット電位ＶＲＳは、例えば、−３Ｖに設定することができる。すなわち、リセット電位ＶＲＳは、リセット動作時において有機発光ダイオード９０に電流が流れないような電位に設定される。
【００４０】
オフセットキャンセル動作は、駆動トランジスタ９２のしきい値電圧Ｖｔｈのばらつきを補償する動作である。
【００４１】
具体的には、オフセットキャンセル動作では、リセット制御信号ＲＧをＬレベルとしてリセットスイッチ６４をオフとし、書き込み制御信号ＳＧ及び点灯制御信号ＢＧをＨレベルとして書き込みスイッチ９６及び点灯スイッチ９４をオンとし、また各映像信号線（第１信号線）７２には初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を印加する。
【００４２】
これにより、駆動トランジスタ９２のゲート電位は、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）に対応する電位に固定される。また、点灯スイッチ９４がオン状態であるので、駆動電源ＰＶＤＤから駆動トランジスタ９２に電流が流れ込み、駆動トランジスタ９２のソース電位は、リセット期間ＰＲＳに書き込まれたリセット電位ＶＲＳから上昇する。そして、ソース電位がゲート電位よりＶｔｈだけ低い電位（Ｖｉｎｉ−Ｖｔｈ）に達すると、駆動トランジスタ９２が非導通状態となり、駆動トランジスタ９２のソース電位は、（Ｖｉｎｉ−Ｖｔｈ）に固定され、保持容量９８の端子間電圧は、駆動トランジスタ９２のしきい値電圧Ｖｔｈに応じた電圧に設定される。この状態を基準として、映像信号セット動作にて点灯制御信号ＢＧをＬレベルとして点灯スイッチ９４をオフし、保持容量９８に映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた電圧を書き込むことで、発光動作にて駆動トランジスタ９２に流れる電流から画素５０間における駆動トランジスタ９２のしきい値電圧Ｖｔｈのばらつきによる影響がキャンセルされる。
【００４３】
映像信号セット動作は、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を画素５０に書き込む動作である。
【００４４】
映像信号セット期間ＰＷＴでは、オフセットキャンセル期間ＰＯＣから引き続いて、リセット制御信号ＲＧがＬレベルに維持されている。また、点灯制御信号ＢＧをＬレベルとして点灯スイッチ９４をオフし、駆動電源ＰＶＤＤ（電源回路６０）から駆動トランジスタ９２に流れ込む電流を阻止する。この状態で、各映像信号線（第１信号線）７２に映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を供給し、書き込み制御信号ＳＧをＨレベルとして書き込みスイッチ９６をオンとすることで、容量９１及び保持容量９８が充電され、駆動トランジスタ９２のゲート電位が初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）に応じた電位から映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた電位に上昇する。
【００４５】
書き込みスイッチ９６をオフして映像信号セット動作が終了すると、有機発光ダイオード９０の発光が可能な発光可能期間ＰＥＭ０に移行する。この発光可能期間ＰＥＭ０において、点灯制御信号ＢＧをＨレベルとして点灯スイッチ９４をオンすることで、有機発光ダイオード９０が映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた強度で発光する（発光期間ＰＥＭ）。すなわち、映像信号セット動作にて導通状態となった駆動トランジスタ９２は、書き込みスイッチ９６がオフしても保持容量９８に保持された電圧により導通状態に保たれ、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた駆動電流を有機発光ダイオード９０に供給する。これにより、有機発光ダイオード９０は、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた輝度で発光する。
【００４６】
上述した書き込み動作（リセット動作、オフセットキャンセル動作、映像信号セット動作）、及び発光動作は、表示部３８を構成する画素行ごとに順次行われる。画素行は、例えば、映像信号の１水平走査期間（１Ｈ）を周期として順次選択され、画素行ごとの書き込み動作及び発光動作は、１フレーム（１Ｆ）周期で繰り返される。
【００４７】
図４に示す例では、１水平走査期間（１Ｈ）ごとに、映像信号線（第１信号線）７２に初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を印加する期間（ＶＩＮＩ期間）と、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を印加する期間（ＶＳＩＧ期間）とが設けられている。
【００４８】
映像線駆動回路５４は、ＶＳＩＧ期間内に設定された映像信号セット期間ＰＷＴにおいて、映像電圧信号ＶＳＩＧを出力する。この場合、オフセットキャンセル期間ＰＯＣは、映像電圧信号ＶＳＩＧが出力されるＶＳＩＧ期間と同一の水平走査期間内のＶＩＮＩ期間に設定される。また、リセット期間ＰＲＳは、映像電圧信号ＶＳＩＧが出力されるＶＳＩＧ期間が設定される水平走査期間の１Ｈ前のＶＩＮＩ期間に設定される。
【００４９】
各画素行の有機発光ダイオード９０の発光期間ＰＥＭは、上述した映像信号セット動作の終了から次のフレームの画像の当該画素行の書き込み動作の開始までの期間（発光可能期間ＰＥＭ０）内に設定される。本実施形態の表示装置３０は、黒画面挿入動作として、発光可能期間ＰＥＭ０の一部において、点灯スイッチ９４を制御し、駆動電源ＰＶＤＤと、導通状態に保持されている駆動トランジスタ９２との間を遮断することで、有機発光ダイオード９０に供給される駆動電流を強制的に停止する非発光期間ＰＢＬを設けている。これにより、上述した動画ぼやけによる表示品質の低下が抑制される。
【００５０】
すなわち、発光期間ＰＥＭは、発光可能期間ＰＥＭ０のうち非発光期間ＰＢＬを除いた期間となる。なお、黒画面挿入による動画表示品質の低下抑制の効果は、所定フレームの画像で生じた網膜残像をキャンセルすることによるものであることから、非発光期間ＰＢＬは、発光可能期間ＰＥＭ０の先頭又はその近傍、若しくは末尾又はその近傍に設定することが好適である。例えば、図４では、通常、少なくとも数１００以上の水平走査期間からなる１フレーム期間（１Ｆ）のうちの大半を占める発光可能期間ＰＥＭ０内のほぼ先頭である３番目と４番目の水平走査期間を、非発光期間ＰＢＬとして設定した例を示している。なお、非発光期間ＰＢＬの長さは、基本的には発光可能期間ＰＥＭ０に比べて極めて短く設定できるので、黒画面挿入によって画像の明るさに与える影響は小さい。
【００５１】
上述のように、非発光期間ＰＢＬでは、点灯スイッチ９４によって駆動電源ＰＶＤＤと有機発光ダイオード９０との間が遮断される。具体的には、走査線駆動回路５２は、点灯制御信号ＢＧをＬレベルとし、点灯スイッチ９４をオフする。さらに、この非発光期間ＰＢＬにおいて、走査線駆動回路５２は、リセットスイッチ６４を制御し、非発光期間ＰＢＬを通じてリセット線７８をリセット電位ＶＲＳに設定する。すなわち、点灯スイッチ９４がオフする非発光期間ＰＢＬにおいて、リセット制御信号ＲＧがＨレベルとされることで、リセットスイッチ６４がオンし、リセット電源ＰＶＲＳ（電源回路６２）がリセット線７８に接続される。つまり、本実施形態では、リセットスイッチ６４と点灯スイッチ９４とが排他的にオンする。
【００５２】
これにより、リセット線７８と他の配線との間に高抵抗ショート等があった場合でも、駆動トランジスタ９２のドレインは、リセット電位ＶＲＳに応じた電位に維持される。換言すれば、ショートによる電流はリセット線７８からリセットスイッチ６４を介してリセット電源ＰＶＲＳ（電源回路６２）側に流れ、有機発光ダイオード９０には流れないので、リセット線７８に共通に接続された画素５０が当該電流で発光して表示部３８の画面上に横線欠け、横スジなどを生じる現象が防止される。
【００５３】
図５は、実施形態１の比較例に係る表示装置の概略構成を示す模式図である。図６は、図５に示す比較例において単色ラスター表示を行った場合に、表示部の画面上に輝度ムラが生じた例を示す図である。図６では、表示部３８の各画素５０に対し、図中の上部両側から駆動電位ＶＤＤ及び基準電位ＶＳＳを供給した例を示している。
【００５４】
図５に示す比較例では、図２に示す実施形態１に係る表示装置３０とは異なり、初期化信号発生回路８１を有していない。すなわち、図５に示す比較例では、各画素５０のデータ初期化時に映像線駆動回路５４が初期化電圧信号ＶＩＮＩを生成し、各画素列の映像信号線（第１信号線）７２に出力する構成である。
【００５５】
図３に示した画素構成における各画素５０の保持容量９８の端子間電圧、すなわち、駆動トランジスタ９２のゲート−ソース間電圧Ｖｇｓは、保持容量９８の容量値をＣｓ、容量９１の容量値をＣｅｌとすると、下記の（１）式で表せる。
【００５６】
Ｖｇｓ＝Ｖｓｉｇ−（Ｖｉｎｉ−Ｖｔｈ＋（Ｖｓｉｇ−Ｖｉｎｉ）＊Ｃｓ／（Ｃｓ＋Ｃｅｌ））
＝（Ｖｓｉｇ−Ｖｉｎｉ）＊（１−Ｃｓ／（Ｃｓ＋Ｃｅｌ）)＋Ｖｔｈ
・・・・（１）
【００５７】
上記（１）式で示されるように、駆動トランジスタ９２のゲート−ソース間電圧Ｖｇｓは、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）と初期化電圧信号の電位Ｖｉｎｉ（初期化電位）との電位差（Ｖｓｉｇ−Ｖｉｎｉ）に比例した電圧と各駆動トランジスタ９２固有のしきい値電圧Ｖｔｈを加算した値となる。このとき、各駆動トランジスタ９２には電位差（Ｖｓｉｇ−Ｖｉｎｉ）に比例した電圧に応じた電流が流れ、各駆動トランジスタ９２のしきい値電圧Ｖｔｈのばらつきには依存しない。この駆動電流が駆動トランジスタ９２を介して有機発光ダイオード９０に供給され、有機発光ダイオード９０が駆動電流に応じて発光することにより、各画素５０における濃淡表示が実現される。
【００５８】
一方、駆動電源ＰＶＤＤ（電源回路６０）から画素５０に駆動電位ＶＤＤを供給する電源線７６、及び、基準電源ＰＶＳＳ（電源回路５８）から画素５０に基準電位ＶＳＳを供給する電源線７４は、表示部３８の画素５０全てに電力を供給するため、他の配線よりも流れる電流量が大きくなる。このため、電源線７６及び電源線７４の配線抵抗の影響によって、駆動電位ＶＤＤ及び基準電位ＶＳＳが変動する。なお、基準電源ＰＶＳＳ（電源回路５８）から画素５０に基準電位ＶＳＳを供給する電源線７４は、一般に表示部３８の全領域に亘るベタ配線であることが多い。この場合には、電源線７４の配線抵抗によって基準電位ＶＳＳの変動に与える影響は、電源線７６の配線抵抗によって駆動電位ＶＤＤの変動に与える影響よりも小さい。
【００５９】
図５に示す比較例では、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）は、容量９１及び保持容量９６に電荷が蓄積された後は、当該配線には電流がほぼ流れなくなるため、全画素５０において一定の電位が供給される。一方、駆動電位ＶＤＤ及び基準電位ＶＳＳには大きな電流が流れるため配線抵抗により電圧降下が発生し、駆動電源ＰＶＤＤ（電源回路６０）および基準電源ＰＶＳＳ（電源回路５８）から離れた画素ほど駆動トランジスタ９２のドレイン―ソース間電圧Ｖｄｓが小さくなり、チャネル長変調効果により駆動トランジスタ９２に流れる電流は小さくなる。
【００６０】
このため、図６中の表示部３８の上部両側から駆動電位ＶＤＤ及び基準電位ＶＳＳを供給した場合に、表示部３８の画面上におけるＸ方向（第１方向）の中央部やＹ方向（第２方向）の図中下側では、駆動トランジスタ９２のゲート−ドレイン間電圧Ｖｄｓが相対的に小さくなる。
【００６１】
特に、表示部３８に単色（例えば、赤、緑、青、シアン、マゼンタ、白等）のラスター表示を行う場合には、駆動電位ＶＤＤ及び基準電位ＶＳＳの変動に起因する輝度ムラが視認され易くなる。具体的には、駆動電位ＶＤＤ及び基準電位ＶＳＳの給電位置に近い箇所の輝度に対し、駆動電位ＶＤＤ及び基準電位ＶＳＳの給電位置から遠い箇所では、相対的に輝度が低下する（図６参照）。
【００６２】
これに対し、本実施形態に係る表示装置３０では、図２に示すように、制御部２０として、初期化信号発生回路８１を備える構成としている。図７は、実施形態１に係る表示装置の初期化信号発生回路によって生成される初期化信号の一例を示す図である。図７に示す例では、初期化電圧信号ＶＩＮＩのピーク値を結ぶ線を破線で示している。
【００６３】
図７では、表示部３８の画面上におけるＸ方向（第１方向）及びＹ方向（第２方向）の輝度ムラを補正するための初期化電圧信号の一例を示している。すなわち、図７に示す例では、初期化電圧信号ＶＩＮＩを映像信号の１フレーム期間（１Ｆ）において徐々に低下させる信号と、映像信号の１水平走査期間（１Ｈ）の両端を高く、中央に向かうに従い低下させる信号とを重ね合わせた初期化電圧信号ＶＩＮＩを生成するようにしている。これにより、駆動電位ＶＤＤ及び基準電位ＶＳＳの給電位置に起因する、駆動電位ＶＤＤ及び基準電位ＶＳＳの電圧降下に伴う輝度ムラを抑制することができる。具体的には、駆動電源ＰＶＤＤ（電源回路６０）及び基準電源ＰＶＳＳ（電源回路５８）の給電部から遠い画素ほど初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を小さくする。これにより、駆動トランジスタ９２のドレイン―ソース間電圧Ｖｄｓが低い画素ほど供給する初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を低くし、駆動トランジスタ９２に供給される映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）と初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）との電位差（Ｖｓｉｇ−Ｖｉｎｉ）を大きくし駆動トランジスタ９２に流れる電流を補正するものである。
【００６４】
図８は、実施形態１に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【００６５】
図８に示すように、制御部２０の初期化信号発生回路８１には、コントローラ５６から、映像信号の垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃが入力される。初期化信号発生回路８１は、処理部８１１、及び記憶部８１２を備えている。
【００６６】
図９は、表示部における画素配置例を示す図である。図９では、Ｘ方向（第１方向）にｐ（ｐは、１以上の整数）の画素５０が並び、Ｙ方向（第２方向）にｑ（ｑは、１以上の整数）の画素５０が並ぶ例を示している。図１０は、画素ごとの補正係数値を含む補正係数値情報の一例を示す図である。
【００６７】
記憶部８１２には、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆのデータ値と共に、図９に示す画素５０ごとの補正係数値が、図１０に示す補正係数値情報８１２１として記憶されている。
【００６８】
補正係数値情報８１２１に記憶される画素５０ごとの補正係数値としては、例えば、表示装置３０の出荷検査時等において、画素５０に書き込む映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）が同一となる単色ラスターを表示し、表示部３８に表示される画像の輝度が略均一となるような値が予め設定されているものとする。なお、補正係数値情報８１２１に記憶される画素５０ごとの補正係数値を求める手法は、これに限定されない。また、画素５０ごとの各補正係数値は、数値データであっても良いし、デジタルデータ等の離散値であっても良い。
【００６９】
処理部８１１は、画素５０ごとの各補正係数値を記憶部８１２に記憶された補正係数値情報８１２１から読み出し、コントローラ５６から入力された垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに基づき、画素５０ごとに、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆのデータ値を補正して、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成する。なお、処理部８１１における画素５０ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）の算出手法により、本開示は限定されない。例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素５０ごとの各補正係数値を乗じて、画素５０ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。また、例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素５０ごとの各補正係数値を加算して、画素５０ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。
【００７０】
上述のようにして生成された初期化電圧信号ＶＩＮＩは、映像線駆動回路５４に出力される。映像線駆動回路５４は、リセット動作時及びオフセットキャンセル動作時において、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値をＤ／Ａ変換器でアナログ電圧に変換し、各画素行ごとに順次出力する。
【００７１】
以上説明したように、実施形態１に係る表示装置３０は、複数の画素５０がＸ方向（第１方向）及びＹ方向（第２方向）に並ぶ表示部３８と、制御部２０と、を有している。画素５０は、電流を流すことにより発光する発光素子（有機発光ダイオード９０）と、駆動トランジスタ９２と、保持容量９８と、を有している。発光素子（有機発光ダイオード９０）の一方の端子（アノード）は、駆動トランジスタ９２のソースまたはドレインのいずれか一方に接続されている。発光素子（有機発光ダイオード９０）の他方の端子（カソード）には、第１電位（基準電位ＶＳＳ）が供給されている。駆動トランジスタ９２のソースまたはドレインのいずれか他方には、第１電位（基準電位ＶＳＳ）よりも高い第２電位（駆動電位ＶＤＤ）が供給されている。保持容量９８は、駆動トランジスタ９２のソースとゲートとの間に接続されている。制御部２０は、駆動トランジスタ９２のゲートに初期化電位（初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ）を書き込んだ後、駆動トランジスタ９２のゲートに映像信号に基づく映像書き込み電位（映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ）の書き込みを行う。これにより、保持容量９８には、映像書き込み電位（映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ）と初期化電位（初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ）との差分に比例した電圧と駆動トランジスタ９２のしきい値電圧とを加算した電圧が設定される。発光素子（有機発光ダイオード９０）の発光期間ＰＥＭにおいて、映像書き込み電位（映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ）と初期化電位（初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ）との差分に比例した電圧に応じた電流が発光素子（有機発光ダイオード９０）に流れる。このような構成において、制御部２０は、画素５０毎に、初期化電位（初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ）を設定する。
【００７２】
具体的に、制御部２０は、駆動トランジスタ９２のドレインとソースとの間の電圧に応じて、初期化電位（初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ）を設定する。
【００７３】
より具体的に、制御部２０の初期化信号発生回路８１は、複数の画素５０に書き込む映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）が同一である場合に、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）によって表示部３８に表示される画像のＸ方向（第１方向）及びＹ方向（第２方向）の輝度が略均一となるように、各画素５０ごとに供給する電位Ｖｉｎｉ（初期化電位）を生成する。
【００７４】
このとき、初期化信号発生回路８１は、各画素５０ごとに個別の電位Ｖｉｎｉ（初期化電位）を供給する。
【００７５】
これにより、表示部３８の画面上におけるＸ方向（第１方向）及びＹ方向（第２方向）の輝度ムラを抑制することができる。
【００７６】
（実施形態２）
以下、上述した実施形態１と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態２の表示装置について実施形態１との相違点を中心に説明する。
【００７７】
図１１は、実施形態２に係る表示装置の表示部及び制御部の概略構成を示す模式的な回路図である。図１２は、図１１に示す表示部に配列される画素の概略の等価回路図の一例である。
【００７８】
図１１に示す実施形態２に係る表示装置３０ａは、映像電圧信号ＶＳＩＧと初期化電圧信号ＶＩＮＩとを別系統で供給する点で、図２に示す実施形態１とは異なっている。具体的には、各画素５０ａには、映像電圧信号ＶＳＩＧを供給する映像信号線（第１信号線）７２に加え、初期化電圧信号ＶＩＮＩを供給する初期化信号線１１０（第２信号線）が配線されている。
【００７９】
なお、本実施形態では、各画素行に初期化電圧信号ＶＩＮＩを供給する初期化信号線（第２信号線）１１０が共通化されている。
【００８０】
図１２に示す画素回路には、初期化スイッチ１１２が設けられている。初期化スイッチ１１２の一方の電流端子は、駆動トランジスタ９２のゲートに接続され、他方の電流端子は、初期化信号線（第２信号線）１１０に接続されている。初期化スイッチ１１２は、ゲート電極に走査線駆動回路５２ａから初期化制御信号ＩＧを印加され、駆動トランジスタ９２のゲート電極と初期化信号線（第２信号線）１１０との間の接続／切断を切り替える。なお、初期化制御信号ＩＧを供給する初期化制御線１１４は、画素行ごとに設けられ、各画素行の初期化スイッチ１１２を共通に制御する。初期化スイッチ１１２は、駆動トランジスタ９２、点灯スイッチ９４、リセットスイッチ６４、及び書き込みスイッチ９６と同じくｎ型ＴＦＴで構成される。
【００８１】
なお、本実施形態では、初期化スイッチ１１２がｎ型ＴＦＴで構成される例を示したが、これに限らない。例えば、初期化スイッチ１１２は、ｐ型ＴＦＴであっても良い。以下では、初期化スイッチ１１２がｎ型ＴＦＴである場合について例示する。
【００８２】
走査線駆動回路５２ａは、初期化制御線１１４に初期化制御信号ＩＧを供給する。
【００８３】
図１３は、実施形態２に係る表示装置の駆動方法を説明するための概略タイミングチャートである。図１３では、図４と同様に、表示部３８ａの１つの画素行における画素値の書き込み動作及び発光動作での各種信号の変化を示している。また、図１３では、各種信号として、図４に示したもの以外に、初期化制御信号ＩＧが示されている。
【００８４】
実施形態１と同様に、各画素５０ａは、書き込み動作で映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を書き込まれ、その後、当該映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた強度で有機発光ダイオード９０を発光させる発光動作が行われる。
【００８５】
具体的に、リセット動作では、点灯制御信号ＢＧをＬレベルとして点灯スイッチ９４をオフとし、リセット制御信号ＲＧをＨレベルとしてリセットスイッチ６４をオンとし、さらに各初期化信号線（第２信号線）１１０に初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を印加した状態で、初期化制御信号ＩＧをＨレベルとして初期化スイッチ１１２をオンする。
【００８６】
これにより、駆動トランジスタ９２のゲート電位は、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）に対応する電位が印加され、有機発光ダイオード９０のアノード電極側には、リセット電位に対応する電圧が印加される。これにより、駆動トランジスタ９２のソース電位は、リセット電位ＶＲＳに対応する電位にリセットされ、各画素５０の保持容量９８の端子間電圧は、（Ｖｉｎｉ−ＶＲＳ）に応じた電圧に設定される。有機発光ダイオード９０に印加される電圧は、（ＶＲＳ−ＶＳＳ）に応じた電圧となり、当該電圧が有機発光ダイオード９０の発光しきい値電圧（発光開始電圧）以下となるように、リセット電位ＶＲＳが設定される。
【００８７】
また、具体的に、オフセットキャンセル動作では、初期化スイッチ１１２のオン状態を維持した状態で、リセット制御信号ＲＧをＬレベルとしてリセットスイッチ６４をオフとし、点灯制御信号ＢＧをＨレベルとして点灯スイッチ９４をオンとする。
【００８８】
これにより、駆動トランジスタ９２のゲート電位は、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）に対応する電位に固定される。また、点灯スイッチ９４がオン状態であるので、駆動電源ＰＶＤＤから駆動トランジスタ９２に電流が流れ込み、駆動トランジスタ９２のソース電位は、リセット期間ＰＲＳに書き込まれたリセット電位ＶＲＳから上昇する。そして、ソース電位がゲート電位よりＶｔｈだけ低い電位（Ｖｉｎｉ−Ｖｔｈ）に達すると、駆動トランジスタ９２が非導通状態となり、駆動トランジスタ９２のソース電位は、（Ｖｉｎｉ−Ｖｔｈ）に固定され、保持容量９８の端子間電圧は、駆動トランジスタ９２のしきい値電圧Ｖｔｈに応じた電圧に設定される。
【００８９】
この状態を基準として、点灯制御信号ＢＧをＬレベルとして点灯スイッチ９４をオフし、駆動電源ＰＶＤＤから駆動トランジスタ９２に流れ込む電流を阻止する。また、初期化制御信号ＩＧをＬレベルとして初期化スイッチ１１２をオフし、さらに、各映像信号線（第１信号線）７２に映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を印加した状態で、書き込み制御信号ＳＧをＨレベルとして書き込みスイッチ９６をオンする。これにより、駆動トランジスタ９２のゲート電位が初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）に応じた電位から映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた電位に上昇する。
【００９０】
書き込みスイッチ９６をオフして映像信号セット動作が終了すると、発光可能期間ＰＥＭ０に移行する。表示装置３０ａは、発光期間ＰＥＭの他、発光可能期間ＰＥＭ０の一部において、非発光期間ＰＢＬを設ける。これにより、黒画面挿入動作が行われる。また、実施形態１と同様に、発光期間ＰＥＭにおいては点灯スイッチ９４がオンされ、リセットスイッチ６４がオフされる。また非発光期間ＰＢＬにおいて、点灯スイッチ９４がオフされ、リセットスイッチ６４がオンされる。なお、映像信号セット期間ＰＷＴにてＬレベルとされた初期化制御信号ＩＧは、発光可能期間ＰＥＭ０に入ってもＬレベルに維持される。
【００９１】
また、本実施形態においても、実施形態１と同様に、非発光期間ＰＢＬにおいてリセット制御信号ＲＧがＨレベルとされることで、リセットスイッチ６４がオンし、リセット電源ＰＶＲＳ（電源回路６２）がリセット線７８に接続される。
【００９２】
これにより、リセット線７８と他の配線との間に高抵抗ショート等があった場合でも、駆動トランジスタ９２のドレインは、リセット電位ＶＲＳに応じた電位に維持され、有機発光ダイオード９０の発光が防止される。従って、リセット線７８に共通に接続された画素５０ａが高抵抗ショートに起因して発光することによって表示部３８ａの画面上に横線欠け、横スジなどを生じる現象が防止される。
【００９３】
図１４は、実施形態２に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【００９４】
図１４に示すように、制御部２０ａの初期化信号発生回路８１ａには、実施形態１と同様に、コントローラ５６から、映像信号の垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃが入力される。初期化信号発生回路８１ａは、処理部８１１ａ、記憶部８１２ａ、及びＤ／Ａ変換部８１３を備えている。
【００９５】
上述したように、本実施形態では、各画素行に初期化電圧信号ＶＩＮＩを供給する初期化信号線（第２信号線）１１０が共通化されている。このため、本実施形態において、処理部８１１ａは、各画素行に共通の初期化電圧信号ＶＩＮＩを生成する。
【００９６】
図１５は、実施形態２に係る表示装置の初期化信号発生回路によって生成される初期化電圧信号の一例を示す図である。図１５に示す例では、図７に示した初期化電圧信号ＶＩＮＩのピーク値を結ぶ線を破線で示している。
【００９７】
図１５では、表示部３８ａの画面上におけるＸ方向（第１方向）及びＹ方向（第２方向）の輝度ムラのうち、Ｙ方向（第２方向）の輝度ムラを補正するための初期化電圧信号の一例を示している。すなわち、図１５に示す例では、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を映像信号の１フレーム期間（１Ｆ）において徐々に低下させる初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成するようにしている。これにより、駆動電位ＶＤＤ及び基準電位ＶＳＳの給電位置に起因する、駆動電位ＶＤＤ及び基準電位ＶＳＳの電圧降下に伴うＹ方向（第２方向）の輝度ムラを抑制することができる。
【００９８】
図１６は、表示部における画素行配置例を示す図である。図１６では、Ｙ方向（第２方向）にｑ（ｑは、１以上の整数）の画素行５１が並ぶ例を示している。図１７は、画素行ごとの補正係数値を含む補正係数値情報の一例を示す図である。
【００９９】
記憶部８１２ａには、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆと共に、図１６に示す画素行５１ごとの補正係数値が、図１７に示す補正係数値情報８１２１ａとして記憶されている。
【０１００】
補正係数値情報８１２１ａに記憶される画素行５１ごとの補正係数値としては、例えば、表示装置３０の出荷検査時等において、画素５０に書き込む映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）が同一となる単色ラスターを表示し、表示部３８ａに表示される画像のＹ方向（第２方向）の輝度が略均一となるような値が予め設定されているものとする。なお、補正係数値情報８１２１ａに記憶される画素行５１ごとの補正係数値を求める手法は、これに限定されない。また、画素行５１ごとの各補正係数値は、数値データであっても良いし、デジタルデータ等の離散値であっても良い。
【０１０１】
処理部８１１ａは、画素行５１ごとの各補正係数値を記憶部８１２ａに記憶された補正係数値情報８１２１ａから読み出し、コントローラ５６から入力された垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに基づき、画素行５１ごとに、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆのデータ値を補正して、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成する。なお、処理部８１１ａにおける画素行５１ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）の算出手法により、本開示は限定されない。例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素行５１ごとの各補正係数値を乗じて、画素行５１ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。また、例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素行５１ごとの各補正係数値を加算して、画素行５１ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。
【０１０２】
Ｄ／Ａ変換部８１３は、リセット動作時及びオフセットキャンセル動作時において、初期化電圧信号ＶＩＮＩのデータ値をアナログ電圧に変換し、初期化信号線（第２信号線）１１０に出力する。
【０１０３】
以上説明したように、実施形態２に係る制御部２０ａの初期化信号発生回路８１ａは、複数の画素５０ａに書き込む映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）が同一である場合に、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）によって表示部３８ａに表示される画像のＹ方向（第２方向）の輝度が略均一となるように、各画素５０ａごとに供給する電位Ｖｉｎｉ（初期化電位）を生成する。
【０１０４】
このとき、初期化信号発生回路８１ａは、Ｘ方向（第１方向）に並ぶ画素５０ａに対し、同一の電位Ｖｉｎｉ（初期化電位）を供給する。
【０１０５】
これにより、表示部３８ａの画面上におけるＸ方向（第１方向）及びＹ方向（第２方向）の輝度ムラのうち、Ｙ方向（第２方向）の輝度ムラを抑制することができる。
【０１０６】
なお、本実施形態では、画素５０ごとに補正係数値を設ける実施形態１よりも、補正係数値情報の情報量を減らすことができる。このため、実施形態１よりも記憶部８１２ａの記憶容量を小さくすることができる。
【０１０７】
また、本実施形態では、画素５０ごとに初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する実施形態１よりも、処理部８１１ａにおける処理を軽減することができる。
【０１０８】
なお、初期化スイッチ１１２を時分割でオンさせ、画素５０ごとに初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を供給することも可能である。
【０１０９】
（実施形態３）
以下、上述した実施形態１又は実施形態２と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態３の表示装置について実施形態１又は実施形態２との相違点を中心に説明する。
【０１１０】
図１８は、実施形態３に係る表示装置の表示部及び制御部の概略構成を示す模式的な回路図である。実施形態２では、各画素行に初期化電圧信号ＶＩＮＩを供給する初期化信号線（第２信号線）１１０が共通化されている例を示したが、本実施形態では、各画素行に初期化電圧信号ＶＩＮＩを供給する初期化信号線（第２信号線）１１０がそれぞれ独立している点で、実施形態２とは異なっている。これにより、本実施形態では、実施形態１と同様に、画素５０ａごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成としている。
【０１１１】
図１９は、実施形態３に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【０１１２】
図１９に示すように、実施形態３に係る表示装置３０ｂにおける制御部２０ｂの初期化信号発生回路８１ｂには、実施形態１及び実施形態２と同様に、コントローラ５６から、映像信号の垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃが入力される。初期化信号発生回路８１ｂは、処理部８１１、記憶部８１２、及びＤ／Ａ変換部８１３ａを備えている。
【０１１３】
Ｄ／Ａ変換部８１３ａは、リセット動作時及びオフセットキャンセル動作時において、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値をアナログ電圧に変換し、画素行ごとの初期化信号線（第２信号線）１１０にそれぞれ出力する。
【０１１４】
以上説明したように、実施形態３に係る制御部２０ｂの初期化信号発生回路８１ｂは、実施形態１と同様に、複数の画素５０ａに書き込む映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）が同一である場合に、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）によって表示部３８ａに表示される画像のＸ方向（第１方向）及びＹ方向（第２方向）の輝度が略均一となるように、各画素５０ａごとに供給する電位Ｖｉｎｉ（初期化電位）を生成する。
【０１１５】
このとき、初期化信号発生回路８１ｂは、実施形態１と同様に、各画素５０ａごとに個別の電位Ｖｉｎｉ（初期化電位）を供給する。
【０１１６】
これにより、実施形態１と同様に、表示部３８の画面上におけるＸ方向（第１方向）及びＹ方向（第２方向）の輝度ムラを抑制することができる。
【０１１７】
（実施形態４）
以下、上述した実施形態１から実施形態３と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態４の表示装置について実施形態１から実施形態３との相違点を中心に説明する。
【０１１８】
本実施形態では、図２に示す実施形態１に係る表示装置の表示部３８及び制御部２０の概略構成において、表示部３８を複数の領域に分割し、複数の領域における画素群ごとに補正係数値を設定する例について説明する。本実施形態では、図８に示す初期化信号発生回路８１において、処理部８１１における処理、及び、記憶部８１２に記憶される補正係数値情報が異なっている。
【０１１９】
図２０は、表示部における画素群配置例を示す図である。図２０では、Ｘ方向（第１方向）に複数の画素５０からなるｍ（ｍは、１以上の整数）の画素群３９が並び、Ｙ方向（第２方向）に複数の画素５０からなるｎ（ｎは、１以上の整数）の画素群３９が並ぶ例を示している。なお、図２０に示す例において、画素群３９は、Ｘ方向（第１方向）及びＹ方向（第２方向）にそれぞれ４の画素５０が並び構成されているが、画素群３９においてＸ方向（第１方向）及びＹ方向（第２方向）に並ぶ画素５０の数は、これに限定されない。図２１は、画素群ごとの補正係数値を含む補正係数値情報の一例を示す図である。
【０１２０】
記憶部８１２には、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆのデータ値と共に、図２０に示す画素群３９ごとの補正係数値が、図２１に示す補正係数値情報８１２１ｂとして記憶されている。
【０１２１】
補正係数値情報８１２１ｂに記憶される画素群３９ごとの補正係数値としては、例えば、表示装置３０の出荷検査時等において、画素５０に書き込む映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）が同一となる単色ラスターを表示し、表示部３８に表示される画像の輝度が略均一となるような値を求め、画素群３９ごとに、画素群３９に含まれる画素５０の補正係数値の平均値が予め設定されているものとする。なお、補正係数値情報８１２１ｂに記憶される画素群３９ごとの補正係数値を求める手法は、これに限定されない。例えば、補正係数値情報８１２１ｂに記憶される画素群３９ごとの補正係数値は、所定数の表示装置３０においてそれぞれ対応する画素群３９における補正係数値の平均値又は代表値であっても良い。また、画素群３９ごとの各補正係数値は、数値データであっても良いし、デジタルデータ等の離散値であっても良い。
【０１２２】
処理部８１１は、画素群３９ごとの各補正係数値を記憶部８１２に記憶された補正係数値情報８１２１ｂから読み出し、コントローラ５６から入力された垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに基づき、画素群３９ごとに、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆを補正して、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成する。なお、処理部８１１における画素群３９ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）の算出手法により、本開示は限定されない。例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素群３９ごとの各補正係数値を乗じて、画素群３９ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。また、例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素群３９ごとの各補正係数値を加算して、画素群３９ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。
【０１２３】
上述のようにして生成された初期化電圧信号ＶＩＮＩは、映像線駆動回路５４に出力される。映像線駆動回路５４は、リセット動作時及びオフセットキャンセル動作時において、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値をＤ／Ａ変換器でアナログ電圧に変換し、各画素行ごとに順次出力する。
【０１２４】
なお、本実施形態では、画素５０ごとに補正係数値を設ける実施形態１よりも、補正係数値情報の情報量を減らすことができる。このため、実施形態１よりも記憶部８１２の記憶容量を小さくすることができる。
【０１２５】
また、本実施形態では、画素５０ごとに初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する実施形態１よりも、処理部８１１における処理を軽減することができる。
【０１２６】
以上説明したように、実施形態４において、制御部２０の初期化信号発生回路８１は、複数の画素５０に書き込む映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）が同一である場合に、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）によって表示部３８に表示される画像のＸ方向（第１方向）及びＹ方向（第２方向）の輝度が略均一となるように、各画素５０ごとに供給する電位Ｖｉｎｉ（初期化電位）を生成する。
【０１２７】
このとき、初期化信号発生回路８１は、表示部３８を複数の領域に分割した画素群３９ごとに含まれる画素５０に対し、同一の電位Ｖｉｎｉ（初期化電位）を供給する。
【０１２８】
これにより、実施形態１よりも記憶部８１２の記憶容量を小さくしつつ、かつ処理部８１１における処理を軽減して、表示部３８ａの画面上におけるＸ方向（第１方向）及びＹ方向（第２方向）の輝度ムラを抑制することができる。
【０１２９】
（実施形態５）
以下、上述した実施形態１から実施形態４と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態５の表示装置について実施形態１から実施形態４との相違点を中心に説明する。
【０１３０】
本実施形態では、図２に示す実施形態１に係る表示装置の表示部３８及び制御部２０の概略構成において、初期化信号発生回路の構成が異なる例について説明する。
【０１３１】
図２２は、実施形態５に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【０１３２】
図２２に示すように、制御部２０の初期化信号発生回路８１ｃには、コントローラ５６から入力される映像信号の垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに加え、コントローラ５６から映像信号が入力される。初期化信号発生回路８１ｃは、処理部８１１ｂ、記憶部８１２、及び画像解析部８１４を備えている。
【０１３３】
画像解析部８１４は、入力された映像信号の画像解析を行う。画像解析部８１４における画像解析手法としては、例えば、ヒストグラム解析が例示される。画像解析部８１４における画像解析手法により本開示が限定されるものではない。
【０１３４】
図２３は、実施形態５に係る初期化信号補正処理手順の一例を示すフローチャートである。以下、図２３に示すフローチャートに従い、初期化信号発生回路８１ｃの動作について説明する。
【０１３５】
まず、画像解析部８１４は、入力された１フレーム（１Ｆ）分の映像信号を解析する（ステップＳ１０１）。
【０１３６】
画像解析部８１４は、画像解析結果に基づき、映像信号が単色ラスターを表示することを示す信号であるか否かを判定する（ステップＳ１０２）。
【０１３７】
映像信号が単色ラスターを表示することを示す信号ではない場合（ステップＳ１０２；Ｎｏ）、処理部８１１ｂは、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆを全画素５０に対する電位Ｖｉｎｉ（初期化電位）として、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成する（ステップＳ１０３）。
【０１３８】
映像信号が単色ラスターを表示することを示す信号である場合（ステップＳ１０２；Ｙｅｓ）、処理部８１１ｂは、画素５０ごとの各補正係数値を記憶部８１２に記憶された補正係数値情報８１２１から読み出し（ステップＳ１０４）、コントローラ５６から入力された垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに基づき、画素５０ごとに、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆを補正して、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成する（ステップＳ１０５）。
【０１３９】
映像信号が単色ラスターを表示することを示す信号ではない場合、例えば、映像信号が自然画を表示することを示す信号である場合には、表示部３８の画面上における輝度ムラが視認され難い。本実施形態では、映像信号が単色ラスターを表示することを示す信号ではない場合には、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆを全画素５０に対する電位Ｖｉｎｉ（初期化電位）として、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成する、すなわち、全画素５０に対し、同一の電位Ｖｉｎｉ（初期化電位）を供給するようにしている。
【０１４０】
（実施形態６）
以下、上述した実施形態１から実施形態５と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態６の表示装置について実施形態１から実施形態５との相違点を中心に説明する。
【０１４１】
本実施形態では、図２に示す実施形態１に係る表示装置の表示部３８及び制御部２０の概略構成において、初期化信号発生回路の構成が異なる例について説明する。
【０１４２】
図２４は、実施形態６に係る表示装置の初期化信号発生回路の概略ブロック構成の一例を示す図である。
【０１４３】
図２４に示すように、制御部２０の初期化信号発生回路８１ｄには、実施形態５と同様に、コントローラ５６から、映像信号、映像信号の垂直同期信号Ｖｓｙｎｃ、及び水平同期信号Ｈｓｙｎｃが入力される。初期化信号発生回路８１ｄは、処理部８１１ｃ、記憶部８１２ｂ、及び画像解析部８１４ａを備えている。
【０１４４】
図２５は、映像信号の階調範囲ごとの輝度補正係数値を含む輝度補正係数値情報の一例を示す図である。
【０１４５】
記憶部８１２ｂには、初期化電圧信号ＶＩＮＩにおける初期電位Ｖｉｎｆと、例えば図１０に示す補正係数値情報８１２１と共に、映像信号の階調範囲ごとの輝度補正係数値が、図２３に示す輝度補正係数値情報８１２２として記憶されている。
【０１４６】
図２５に示す例では、例えば映像信号の２５６階調を「ｒ（ｒは、１以上の整数）」の複数の階調範囲に分割し、各階調範囲における輝度補正係数値が予め設定されている例を示している。なお、輝度補正係数値情報８１２２に記憶される複数の階調範囲ごとの輝度補正係数値を求める手法については限定されない。また、複数の階調範囲ごとの輝度補正係数値は、数値データであっても良いし、デジタルデータ等の離散値であっても良い。
【０１４７】
図２６は、実施形態６に係る初期化信号補正処理手順の一例を示すフローチャートである。なお、本実施形態では、図２３に示すフローチャートとは異なる処理について説明し、それ以外の処理については、説明を省略する。
【０１４８】
映像信号が単色ラスターを表示することを示す信号である場合（ステップＳ１０２；Ｙｅｓ）、画像解析部８１４ａは、映像信号の階調を取得する（ステップＳ１０４ａ）。
【０１４９】
処理部８１１ｃは、画素５０ごとの各補正係数値を記憶部８１２ｂに記憶された補正係数値情報８１２１から読み出すと共に、画像解析部８１４ａによって取得された階調に応じた輝度補正係数を記憶部８１２ｂに記憶された輝度補正係数値情報８１２２から読み出し（ステップＳ１０４ｂ）、コントローラ５６から入力された垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに基づき、画素５０ごとに、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆを補正して、初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）のデータ値を生成する（ステップＳ１０５）。
【０１５０】
なお、処理部８１１ｃにおける画素５０ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）の算出手法により、本開示は限定されない。例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素５０ごとの各補正係数値及び輝度補正係数を乗じて、画素５０ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。また、例えば、初期化電圧信号ＶＩＮＩの初期電位Ｖｉｎｆに画素５０ごとの各補正係数値及び輝度補正係数を加算して、画素５０ごとの初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を算出する構成であっても良い。
【０１５１】
映像信号の階調によって、表示部３８の画面上において視認される輝度ムラの濃淡が異なることが考えられる。本実施形態では、映像信号が単色ラスターを表示することを示す信号である場合に、単色ラスターの階調に応じて、各画素５０ごとに供給する電位Ｖｉｎｉ（初期化電位）を生成することで、単色ラスターの階調に依らず、表示部３８の画面上におけるＸ方向（第１方向）及びＹ方向（第２方向）の輝度ムラを抑制することができる。
【０１５２】
なお、上述した各実施形態では、駆動電位ＶＤＤ及び基準電位ＶＳＳの給電位置に起因する輝度ムラを抑制することについて説明したが、補正係数値情報８１２１，８１２１ａ，８１２１ｂに記憶される補正係数値を、上述したように、例えば表示装置３０の出荷検査時等において単色ラスターを表示し、表示部３８，３８ａに表示される画像の輝度が、Ｙ方向（第２方向）、又は、Ｘ方向（第１方向）及びＹ方向（第２方向）の双方で略均一となるような値を求めることで、例えば、表示部３８，３８ａの製造プロセスにおいて発生する、有機発光ダイオード９０のしきい値電圧（順方向電圧降下ＶＦ）のバラツキや、光変換効率のバラツキ等による輝度ムラをも抑制可能である。
【０１５３】
また、上述した各実施形態では、画素行ごとにリセット線７８とリセットスイッチ６４とが設けられる構成を説明した。すなわち、当該画素行を構成する複数の画素がリセット線７８とリセットスイッチ６４を共有する。ここで、各画素行を複数区間に区切り、区間ごとにリセット線７８とリセットスイッチ６４を共有する構成とすることもできる。
【０１５４】
また、複数の画素行でリセットスイッチ６４を共有する構成とすることもできる。当該構成では複数の画素行それぞれにリセット線７８が設けられ、それら複数本のリセット線７８とリセット電源ＰＶＲＳとの接続を共通のリセットスイッチ６４で切り替える。
【０１５５】
また、例えば、隣接する２つの画素行など、比較的少数の画素行であれば、１本のリセット線７８を共用するレイアウトも可能である。具体的には、リセット線７８を１本の行方向に延在する幹線部分と、当該幹線部分から各列位置にて列方向に延びる支線部分とで構成する。
【０１５６】
また、上述した各実施形態では、駆動トランジスタ９２をｎ型ＴＦＴとした構成について説明したが、駆動トランジスタ９２をｐ型ＴＦＴとした構成とすることもできる。また、点灯スイッチ９４、リセットスイッチ６４、書き込みスイッチ９６、初期化スイッチ１１２についても、同様に、上述した各実施形態において説明したｎ型ＴＦＴとした構成に代えて、ｐ型ＴＦＴとした構成とすることができる。すなわち、上述した各実施形態において説明した図３及び図１２に示す回路構成は一例であり、ｐ型ＴＦＴのみで構成された回路あるいはｐ型ＴＦＴとｎ型ＴＦＴとを混載した回路等、各種の回路で構成しても良い。
【０１５７】
上述した実施形態により、輝度ムラを抑制することができる表示装置を提供することができる。
【０１５８】
上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【０１５９】
２０，２０ａ，２０ｂ  制御部
３０，３０ａ，３０ｂ  表示装置
３２  回路基板
３４  表示基板
３６  接続基板
３８，３８ａ  表示部
３９  画素群
４０  駆動回路
５０，５０ａ  画素
５１  画素列
５２，５２ａ  走査線駆動回路
５４  映像線駆動回路
５６  コントローラ
５８，６０，６２  電源回路
６４  リセットスイッチ
６６  点灯制御線
６８  書き込み制御線
７０  リセット制御線
７２  映像信号線（第１信号線）
７４，７６  電源線
７８  リセット線
８１，８１ａ，８１ｂ，８１ｃ，８１ｄ  初期化信号発生回路
９０  有機発光ダイオード（有機ＥＬ素子）
９１  容量
９２  駆動トランジスタ
９４  点灯スイッチ
９６  書き込みスイッチ
９８  保持容量
１１０  初期化信号線（第２信号線）
１１２  初期化スイッチ
１１４  初期化制御線
８１１，８１１ａ，８１１ｂ，８１１ｃ  処理部
８１２，８１２ａ，８１２ｂ  記憶部
８１３，８１３ａ  Ｄ／Ａ変換部
８１４，８１４ａ  画像解析部
８１２１，８１２１ａ，８１２１ｂ  補正係数値情報
８１２２  輝度補正係数値情報
【図１】
2019095692.tif 000003
【図２】
2019095692.tif 000004
【図３】
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【図４】
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【図５】
2019095692.tif 000007
【図６】
2019095692.tif 000008
【図７】
2019095692.tif 000009
【図８】
2019095692.tif 000010
【図９】
2019095692.tif 000011
【図１０】
2019095692.tif 000012
【図１１】
2019095692.tif 000013
【図１２】
2019095692.tif 000014
【図１３】
2019095692.tif 000015
【図１４】
2019095692.tif 000016
【図１５】
2019095692.tif 000017
【図１６】
2019095692.tif 000018
【図１７】
2019095692.tif 000019
【図１８】
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【図１９】
2019095692.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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