(57)【要約】      （修正有）【課題】表示品位の低下を抑制する。【解決手段】ドレイン電極ＤＥ２，ＤＥ３を有するスイッチング素子と、ドレイン電極まで貫通した第１貫通孔ＣＨ２１，ＣＨ３１を有し、有機絶縁材料によって形成された第１絶縁膜１４と、第１貫通孔においてドレイン電極に接し、金属材料によって形成された第１接続電極ＢＥ２，ＢＥ３と、第１絶縁膜の上に位置し、有機絶縁材料によって形成され、第１接続電極まで貫通した第２貫通孔を有する第２絶縁膜１５と、第１接続電極と電気的に接続された画素電極ＰＥ２，ＰＥ３と、を備えた表示装置。【選択図】図１１
2019095578.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン電極を有するスイッチング素子と、
前記ドレイン電極まで貫通した第１貫通孔を有し、有機絶縁材料によって形成された第１絶縁膜と、
前記第１貫通孔において前記ドレイン電極に接し、金属材料によって形成された第１接続電極と、
前記第１絶縁膜の上に位置し、有機絶縁材料によって形成され、前記第１接続電極まで貫通した第２貫通孔を有する第２絶縁膜と、
前記第１接続電極と電気的に接続された画素電極と、を備えた表示装置。
【請求項２】
さらに、前記第２貫通孔において前記第１接続電極に接し、透明な導電材料によって形成された第２接続電極と、
前記第２絶縁膜の上に位置し、前記第２接続電極まで貫通した第３貫通孔を有する第３絶縁膜と、を備え、
前記画素電極は、前記第３絶縁膜の上に位置し、前記第３貫通孔において前記第２接続電極に接している、請求項１に記載の表示装置。
【請求項３】
さらに、第１共通電極と、
前記第１共通電極から離間した第２共通電極と、
前記第１共通電極と前記第２共通電極とを接続するブリッジ部と、を備え、
前記第２接続電極は、第１端部と、前記第１端部とは反対側の第２端部とを有し、
平面視で、前記第１端部及び前記第２端部は、前記ドレイン電極よりも外側に位置し、前記ドレイン電極から前記第１端部までの幅は、前記ドレイン電極から前記第２端部までの幅より小さく、
前記ブリッジ部は、前記第１端部と隣接している、請求項２に記載の表示装置。
【請求項４】
前記第１貫通孔において、
前記ドレイン電極、前記第１接続電極、前記第２接続電極、前記第３絶縁膜、及び、前記画素電極がこの順に積層された第１積層体と、
前記ドレイン電極、前記第１接続電極、前記第２接続電極、及び、前記画素電極がこの順に積層された第２積層体と、が配置されている、請求項２に記載の表示装置。
【請求項５】
前記第２絶縁膜は、前記第１接続電極と前記第２接続電極との間に位置する端部を有し、
前記画素電極は、前記端部の直上で前記第２接続電極に接している、請求項２に記載の表示装置。
【請求項６】
さらに、前記第１絶縁膜と前記第２絶縁膜との間に位置し、前記第１接続電極と同一材料によって形成された金属配線と、
前記第２絶縁膜と前記第３絶縁膜との間に位置し、前記第２接続電極と同一材料によって形成され、前記金属配線と電気的に接続された共通電極と、を備えた請求項２に記載の表示装置。
【請求項７】
前記共通電極は、タッチセンシングモードにおいてタッチ駆動電圧が印加されるセンサ電極を形成する、請求項６に記載の表示装置。
【請求項８】
さらに、前記スイッチング素子と電気的に接続され、前記ドレイン電極と同一材料によって形成された信号線を備え、
前記金属配線は、前記信号線の直上に位置している、請求項７に記載の表示装置。
【請求項９】
前記ドレイン電極は、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体であり、
前記第１接続電極は、前記第３層に接した第４層、アルミニウム（Ａｌ）を含む第５層、及び、第６層がこの順に積層された積層体であり、
前記第４層及び前記第６層は、チタン（Ｔｉ）またはモリブデン（Ｍｏ）を含む、請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
近年、タッチセンサを内蔵した表示装置が種々提案されている。一例では、表示パネルに形成された複数の電極がタッチセンシングモードである場合にセンサ電極の役割を果たし、表示モードである場合に共通電極の役割を果たす表示装置が開示されている。タッチセンシング方式としては、相互容量方式及び自己容量方式のいずれかが適用される。タッチセンシングモードでは、タッチ駆動電圧が信号ラインを通じてセンサ電極に印加されることにより、センシングが行われるものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１２２０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
一実施形態によれば、  
ドレイン電極を有するスイッチング素子と、前記ドレイン電極まで貫通した第１貫通孔を有し、有機絶縁材料によって形成された第１絶縁膜と、前記第１貫通孔において前記ドレイン電極に接し、金属材料によって形成された第１接続電極と、前記第１絶縁膜の上に位置し、有機絶縁材料によって形成され、前記第１接続電極まで貫通した第２貫通孔を有する第２絶縁膜と、前記第１接続電極と電気的に接続された画素電極と、を備えた表示装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。
【図２】図２は、タッチセンサＴＳの一構成例を示す平面図である。
【図３】図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。
【図４】図４は、画素ＰＸの基本構成及び等価回路を示す図である。
【図５】図５は、画素レイアウトの一例を示す平面図である。
【図６】図６は、図５に示した画素レイアウトに対応した遮光層ＢＭを示す平面図である。
【図７】図７は、図５に示した画素の一例を示す平面図である。
【図８】図８は、図７に示したＡ−Ｂ線に沿った第１基板ＳＵＢ１の断面図である。
【図９】図９は、図７に示したＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。
【図１０】図１０は、第１方向Ｘに並んだ３つの画素ＰＢ１、ＰＲ１、ＰＧ１の一例を示す平面図である。
【図１１】図１１は、図１０に示したＥ−Ｆ線に沿った第１基板ＳＵＢ１の断面図である。
【図１２】図１２は、本実施形態による効果の１つを説明するための断面図である。
【図１３】図１３は、共通電極ＣＥ１及びＣＥ２、及び、第２接続電極ＲＥ１１乃至ＲＥ１６のレイアウトの一例を示す平面図である。
【図１４】図１４は、共通電極ＣＥ１及びＣＥ２、及び、第２接続電極ＲＥ１１乃至ＲＥ１６のレイアウトの他の例を示す平面図である。
【図１５】図１５は、端子部Ｔの一例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００８】
本実施形態においては、表示装置ＤＳＰの一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
【０００９】
図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。
【００１０】
ここでは、Ｘ−Ｙ平面における表示装置ＤＳＰの平面図を示している。表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、回路基板３と、を備えている。
【００１１】
表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、後述する液晶層ＬＣと、シールＳＥと、遮光層ＬＳと、スペーサＳＰ１乃至ＳＰ４と、を備えている。表示パネルＰＮＬは、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡとを備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。  
シールＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。遮光層ＬＳは、非表示部ＮＤＡに位置している。シールＳＥは、平面視で、遮光層ＬＳと重畳する位置に設けられている。図１において、シールＳＥが配置された領域と、遮光層ＬＳが配置された領域とでは、互いに異なる斜線で示し、シールＳＥと遮光層ＬＳとが重畳する領域はクロスハッチングで示している。遮光層ＬＳは、第２基板ＳＵＢ２に設けられている。
【００１２】
スペーサＳＰ１乃至ＳＰ４は、いずれも非表示部ＮＤＡに位置している。スペーサＳＰ１は、表示パネルＰＮＬの最外周に位置している。スペーサＳＰ２は、スペーサＳＰ１よりも表示部ＤＡ側に位置している。スペーサＳＰ１及びＳＰ２は、シールＳＥと重畳している。スペーサＳＰ３及びＳＰ４は、シールＳＥよりも表示部ＤＡ側に位置している。スペーサＳＰ１乃至ＳＰ４は、例えば第２基板ＳＵＢ２に設けられているが、第１基板ＳＵＢ１に設けられてもよい。
【００１３】
表示部ＤＡは、遮光層ＬＳによって囲まれた内側に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡは、第１方向Ｘに沿って延出した一対の辺Ｅ１及びＥ２と、第２方向Ｙに沿って延出した一対の辺Ｅ３及びＥ４と、４つのラウンド部Ｒ１乃至Ｒ４と、を有している。表示パネルＰＮＬは、第１方向Ｘに沿って延出した一対の辺Ｅ１１及びＥ１２と、第２方向Ｙに沿って延出した一対の辺Ｅ１３及びＥ１４と、４つのラウンド部Ｒ１１乃至Ｒ１４と、を有している。ラウンド部Ｒ１１乃至Ｒ１４は、それぞれラウンド部Ｒ１乃至Ｒ４の外側に位置している。ラウンド部Ｒ１１の曲率半径は、ラウンド部Ｒ１の曲率半径と同一であってもよいし、異なっていてもよい。
【００１４】
フレキシブルプリント回路基板１は、実装部ＭＡに実装され、回路基板３に接続されている。ＩＣチップ２は、フレキシブルプリント回路基板１に実装されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。また、図示した例では、ＩＣチップ２は、表示装置ＤＳＰへの物体の接近又は接触を検出するタッチセンシングモードを制御するタッチコントローラＴＣを内蔵している。図中において、ＩＣチップ２は一点鎖線で示し、ディスプレイドライバＤＤ及びタッチコントローラＴＣは点線で示している。
【００１５】
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。  
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
【００１６】
図２は、タッチセンサＴＳの一構成例を示す平面図である。ここでは、自己容量方式のタッチセンサＴＳについて説明するが、タッチセンサＴＳは相互容量方式であってもよい。タッチセンサＴＳは、複数のセンサ電極Ｒｘ（Ｒｘ１、Ｒｘ２…）と、複数のセンサ配線Ｌ（Ｌ１、Ｌ２…）と、を備えている。複数のセンサ電極Ｒｘは、表示部ＤＡに位置し、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。１つのセンサ電極Ｒｘは、１つのセンサブロックＢを構成している。センサブロックＢとは、タッチセンシングが可能な最小単位である。複数のセンサ配線Ｌは、表示部ＤＡにおいて、それぞれ第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。センサ配線Ｌの各々は、例えば後述する信号線Ｓと重畳する位置に設けられている。また、センサ配線Ｌの各々は、非表示部ＮＤＡに引き出され、フレキシブルプリント回路基板１を介してＩＣチップ２に電気的に接続されている。
【００１７】
ここで、第１方向Ｘに並んだセンサ配線Ｌ１乃至Ｌ３と、第２方向Ｙに並んだセンサ電極Ｒｘ１乃至Ｒｘ３との関係に着目する。センサ配線Ｌ１は、センサ電極Ｒｘ１乃至Ｒｘ３と重畳し、センサ電極Ｒｘ１と電気的に接続されている。  
センサ配線Ｌ２は、センサ電極Ｒｘ２及びＲｘ３と重畳し、センサ電極Ｒｘ２と電気的に接続されている。ダミー配線Ｄ２０は、センサ配線Ｌ２から離間している。ダミー配線Ｄ２０は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。センサ配線Ｌ２及びダミー配線Ｄ２０は、同一の信号線上に位置している。  
センサ配線Ｌ３は、センサ電極Ｒｘ３と重畳し、センサ電極Ｒｘ３と電気的に接続されている。ダミー配線Ｄ３１は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。ダミー配線Ｄ３２は、ダミー配線Ｄ３１及びセンサ配線Ｌ３から離間している。ダミー配線Ｄ３２は、センサ電極Ｒｘ２と重畳し、センサ電極Ｒｘ２と電気的に接続されている。センサ配線Ｌ３、ダミー配線Ｄ３１及びＤ３２は、同一の信号線上に位置している。
【００１８】
タッチセンシングモードにおいては、タッチコントローラＴＣは、センサ配線Ｌにタッチ駆動電圧を印加する。これにより、センサ電極Ｒｘにはタッチ駆動電圧が印加され、センサ電極Ｒｘでのセンシングが行われる。センサ電極Ｒｘでのセンシング結果に対応したセンサ信号は、センサ配線Ｌを介してタッチコントローラＴＣに出力される。タッチコントローラＴＣあるいは外部のホストは、センシング信号に基づいて、表示装置ＤＳＰへの物体の接近又は接触の有無及び物体の位置座標を検出する。  
なお、表示モードにおいては、センサ電極Ｒｘは、コモン電圧（Ｖｃｏｍ）が印加された共通電極ＣＥとして機能する。コモン電圧は、例えばディスプレイドライバＤＤに含まれる電圧供給部からセンサ配線Ｌを介して印加される。
【００１９】
図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。図３において、第２方向Ｙに対して反時計回りに鋭角に交差する方向を方向Ｄ１と定義し、第２方向Ｙに対して時計回りに鋭角に交差する方向を方向Ｄ２と定義する。なお、第２方向Ｙと方向Ｄ１とのなす角度θ１は、第２方向Ｙと方向Ｄ２とのなす角度θ２とほぼ同一である。
【００２０】
１つのセンサ電極Ｒｘは、複数の画素ＰＸに亘って配置されている。図示した例では、第２方向Ｙに沿って奇数行目に位置する画素ＰＸは、方向Ｄ１に沿って延出している。また、第２方向Ｙに沿って偶数行目に位置する画素ＰＸは、方向Ｄ２に沿って延出している。なお、ここでの画素ＰＸとは、画素信号に応じて個別に制御することができる最小単位を示し、副画素と称する場合がある。また、カラー表示を実現するための最小単位を主画素ＭＰと称する場合がある。主画素ＭＰは、互いに異なる色を表示する複数の副画素ＰＸを備えて構成されるものである。一例では、主画素ＭＰは、副画素ＰＸとして、赤色を表示する赤画素、緑色を表示する緑画素、及び、青色を表示する青画素を備えている。また、主画素ＭＰは、白色を表示する白画素を備えていてもよい。  
一例では、１つのセンサ電極Ｒｘには、第１方向Ｘに沿って６０〜７０個の主画素ＭＰが配置され、第２方向に沿って６０〜７０個の主画素ＭＰが配置されている。
【００２１】
図４は、画素ＰＸの基本構成及び等価回路を示す図である。複数本の走査線Ｇ１、Ｇ２…は、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓ１、Ｓ２…は、信号線駆動回路ＳＤに接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。
【００２２】
共通電極ＣＥは、センサブロックＢ毎にそれぞれ設けられている。共通電極ＣＥは、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。また、共通電極ＣＥは、それぞれ上記の通りタッチコントローラＴＣにも接続され、センサ電極Ｒｘとしても機能する。  
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
【００２３】
図５は、画素レイアウトの一例を示す平面図である。走査線Ｇ１乃至Ｇ３は、それぞれ第１方向Ｘに沿って直線的に延出し、第２方向Ｙに間隔を置いて並んでいる。信号線Ｓ１乃至Ｓ７は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに間隔をおいて並んでいる。
【００２４】
走査線Ｇ１及びＧ２の間には、赤画素ＰＲ１、緑画素ＰＧ１、青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１、及び、白画素ＰＷ１が第１方向Ｘに沿ってこの順に並んでいる。  
走査線Ｇ１及びＧ２の間において、信号線Ｓ１乃至Ｓ３は等しい間隔Ｗ１で配置され、信号線Ｓ４乃至Ｓ７は等しい間隔Ｗ１で配置され、信号線Ｓ３及びＳ４の間隔Ｗ２は間隔Ｗ１より大きい。青画素ＰＢ１は、信号線Ｓ３及びＳ４の間に位置している。なお、間隔Ｗ１及びＷ２は、いずれも第１方向Ｘに沿った長さである。  
赤画素ＰＲ１及び緑画素ＰＧ１には、それぞれ同一形状の画素電極ＰＥ１１が配置され、青画素ＰＢ１には、画素電極ＰＥ１１より大きな画素電極ＰＥ１２が配置され、白画素ＰＷ１には、画素電極ＰＥ１１より小さな画素電極ＰＥ１３が配置されている。第１方向Ｘに沿った長さＬｘについて、画素電極ＰＥ１１及びＰＥ１３は等しい長さＬｘ１を有し、画素電極ＰＥ１２は長さＬｘ１より長い長さＬｘ２を有している。第２方向Ｙに沿った長さＬｙについて、画素電極ＰＥ１１は長さＬｙ１を有し、画素電極ＰＥ１２は長さＬｙ１より長い長さＬｙ２を有し、画素電極ＰＥ１３は長さＬｙ１より短い長さＬｙ３を有している。画素電極ＰＥ１１及びＰＥ１３は、走査線Ｇ１及びＧ２の間に位置している。画素電極ＰＥ１２は、走査線Ｇ１及びＧ２の間に位置するとともに、走査線Ｇ２と交差している。  
画素電極ＰＥ１１乃至ＰＥ１３は、それぞれ方向Ｄ１に沿って延出した帯電極Ｐａ１乃至Ｐａ３を有している。図示した例では、帯電極Ｐａ１及びＰａ３は２本であり、帯電極Ｐａ２は３本である。帯電極Ｐａ１乃至Ｐａ３は、走査線Ｇ１及びＧ２の間に位置している。方向Ｄ１に沿った長さＬｄについて、帯電極Ｐａ１は長さＬｄ１を有し、帯電極Ｐａ２は長さＬｄ１より長い長さＬｄ２を有し、帯電極Ｐａ３は長さＬｄ１より短い長さＬｄ３を有している。
【００２５】
走査線Ｇ１及びＧ２の間には、赤画素ＰＲ２、緑画素ＰＧ２、白画素ＰＷ２、赤画素ＰＲ２、緑画素ＰＧ２、及び、青画素ＰＢ２が第１方向Ｘに沿ってこの順に並んでいる。赤画素ＰＲ１及びＰＲ２、緑画素ＰＧ１及びＰＧ２、青画素ＰＢ１及び白画素ＰＷ２、及び、白画素ＰＷ１及び青画素ＰＢ２は、それぞれ第２方向Ｙに並んでいる。  
走査線Ｇ２及びＧ３の間において、信号線Ｓ１乃至Ｓ６は等しい間隔Ｗ１で配置され、信号線Ｓ６及びＳ７の間隔Ｗ２は間隔Ｗ１より大きい。青画素ＰＢ２は、信号線Ｓ６及びＳ７の間に位置している。  
詳述しないが、赤画素ＰＲ２及び緑画素ＰＧ２には、それぞれ同一形状の画素電極ＰＥ２１が配置され、青画素ＰＢ２には、画素電極ＰＥ２１より大きな画素電極ＰＥ２２が配置され、白画素ＰＷ２には、画素電極ＰＥ２１より小さな画素電極ＰＥ２３が配置されている。画素電極ＰＥ２１乃至ＰＥ２３は、それぞれ方向Ｄ２に沿って延出した帯電極Ｐｂ１乃至Ｐｂ３を有している。画素電極ＰＥ２１乃至ＰＥ２３は、それぞれ画素電極ＰＥ１１乃至ＰＥ１３と同様の形状を有している。
【００２６】
図６は、図５に示した画素レイアウトに対応した遮光層ＢＭを示す平面図である。遮光層ＢＭは、格子状に形成され、平面視で、走査線Ｇ１乃至Ｇ３及び信号線Ｓ１乃至Ｓ７とそれぞれ重畳している。このような遮光層ＢＭは、赤画素ＰＲ１及びＰＲ２、緑画素ＰＧ１及びＰＧ２、青画素ＰＢ１及びＰＢ２、及び、白画素ＰＷ１及びＰＷ２をそれぞれ囲んでいる。
【００２７】
信号線Ｓ５は、赤画素ＰＲ１と緑画素ＰＧ１との間、及び、赤画素ＰＲ２と緑画素ＰＧ２との間に位置している。メインスペーサＭＳＰ及びサブスペーサＳＳＰは、いずれも信号線Ｓ５と重畳している。メインスペーサＭＳＰとは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とのセルギャップを形成するものであり、サブスペーサＳＳＰとは、メインスペーサＭＳＰの高さより低い高さを有するものである。  
遮光層ＢＭは、サブスペーサＳＳＰの周囲において、サブスペーサＳＳＰと略同心円状に拡張されている。また、遮光層ＢＭは、メインスペーサＭＳＰの周囲においても、メインスペーサＭＳＰと略同心円状に拡張されている。  
赤画素ＰＲ１及びＰＲ２には赤色のカラーフィルタＣＦＲが配置され、緑画素ＰＧ１及びＰＧ２には緑色のカラーフィルタＣＦＧが配置され、青画素ＰＢ１及びＰＢ２には青色のカラーフィルタＣＦＢが配置されている。
【００２８】
図７は、図５に示した画素の一例を示す平面図である。ここでは、図５に示した走査線Ｇ１及びＧ２と信号線Ｓ５及びＳ６とで囲まれた緑画素ＰＧ１に着目して、主要部について説明する。
【００２９】
スイッチング素子ＳＷは、走査線Ｇ２及び信号線Ｓ６と電気的に接続されている。図示した例のスイッチング素子ＳＷは、ダブルゲート構造を有している。スイッチング素子ＳＷは、半導体層ＳＣと、ドレイン電極ＤＥと、を備えている。なお、スイッチング素子ＳＷにおいて、ドレイン電極ＤＥはソース電極と称される場合がある。半導体層ＳＣは、その一部分が信号線Ｓ６と重なるように配置され、他の部分が信号線Ｓ５及びＳ６の間に延出し、略Ｕ字状に形成されている。半導体層ＳＣは、信号線Ｓ６と重なる領域、及び、信号線Ｓ５及びＳ６の間において、それぞれ走査線Ｇ２と交差している。走査線Ｇ２において、半導体層ＳＣと重畳する領域がそれぞれゲート電極ＧＥ１及びＧＥ２として機能する。半導体層ＳＣは、その一端部ＳＣＡにおいてコンタクトホールＣＨ１を通じて信号線Ｓ６と電気的に接続され、また、その他端部ＳＣＢにおいてコンタクトホールＣＨ２を通じてドレイン電極ＤＥと電気的に接続されている。ドレイン電極ＤＥは、島状に形成され、信号線Ｓ５及びＳ６の間に配置されている。  
画素電極ＰＥ１１は、複数の帯電極Ｐａ１と一体の基部ＢＳを備えている。基部ＢＳは、ドレイン電極ＤＥと重畳している。基部ＢＳは、ドレイン電極ＤＥと電気的に接続される。画素電極ＰＥ１１とスイッチング素子ＳＷとを接続する接続部については後述する。
【００３０】
図８は、図７に示したＡ−Ｂ線に沿った第１基板ＳＵＢ１の断面図である。  
第１基板ＳＵＢ１は、絶縁基板１０、絶縁膜１１乃至１６、半導体層ＳＣ、走査線Ｇ２、信号線Ｓ６、金属配線ＭＬ６、共通電極ＣＥ、配向膜ＡＬ１などを備えている。
【００３１】
絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁膜１１は、絶縁基板１０の上に位置している。半導体層ＳＣは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されていてもよい。  
走査線Ｇ２の一部であるゲート電極ＧＥ１は、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。なお、図示しない他の走査線も、走査線Ｇ２と同一層に位置している。走査線Ｇ２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、走査線Ｇ２は、モリブデン−タングステン合金によって形成されている。  
信号線Ｓ６は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。なお、図示しない他の信号線Ｓ２、信号線Ｓ６と同一層に位置している。信号線Ｓ６は、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、信号線Ｓ６は、チタン（Ｔｉ）を含む第１層Ｌ１１、アルミニウム（Ａｌ）を含む第２層Ｌ１２、及び、チタン（Ｔｉ）を含む第３層Ｌ１３がこの順に積層された積層体である。信号線Ｓ６は、絶縁膜１２及び絶縁膜１３を貫通するコンタクトホールＣＨ１を通じて半導体層ＳＣにコンタクトしている。  
金属配線ＭＬ６は、絶縁膜１４の上に位置し、絶縁膜１５によって覆われている。金属配線ＭＬ６は、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、金属配線ＭＬ６は、チタン（Ｔｉ）を含む第４層Ｌ２１、アルミニウム（Ａｌ）を含む第５層Ｌ２２、及び、チタン（Ｔｉ）を含む第６層Ｌ２３がこの順に積層された積層体、あるいは、モリブデン（Ｍｏ）を含む第４層Ｌ２１、アルミニウム（Ａｌ）を含む第５層Ｌ２２、及び、モリブデン（Ｍｏ）を含む第６層Ｌ２３がこの順に積層された積層体である。
【００３２】
共通電極ＣＥは、絶縁膜１５の上に位置し、絶縁膜１６によって覆われている。共通電極ＣＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。共通電極ＣＥは、絶縁膜１５を貫通するコンタクトホールＣＨ３を通じて金属配線ＭＬ６にコンタクトしている。配向膜ＡＬ１は、絶縁膜１６の上に位置している。
【００３３】
絶縁膜１１乃至１３、及び、絶縁膜１６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成された無機絶縁膜であり、単層構造であってもよいし、多層構造であってもよい。絶縁膜１４及び１５は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁膜である。なお、絶縁膜１５は、無機絶縁膜であってもよい。
【００３４】
上記の通り、共通電極ＣＥはセンサ電極Ｒｘとしても機能し、金属配線ＭＬ６はセンサ電極Ｒｘと電気的に接続されるセンサ配線Ｌとしても機能する。
【００３５】
図９は、図７に示したＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。
【００３６】
第１基板ＳＵＢ１において、信号線Ｓ５及びＳ６は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。金属配線ＭＬ５及びＭＬ６は、それぞれ信号線Ｓ５及びＳ６の直上に位置している。画素電極ＰＥ１１は、絶縁膜１６の上に位置し、配向膜ＡＬ１によって覆われている。画素電極ＰＥ１１は、ＩＴＯやＩＺＯなどの透明な導電材料によって形成された透明電極である。
【００３７】
第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦＧ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。  
絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦＧは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。カラーフィルタＣＦＧは、画素電極ＰＥ１１と対向する位置に配置され、その一部が遮光層ＢＭに重なっている。オーバーコート層ＯＣは、カラーフィルタＣＦＧを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。他のカラーフィルタＣＦＲ及びＣＦＢも、カラーフィルタＣＦＧと同様に、それぞれ画素電極ＰＥと対向する位置に配置され、オーバーコート層ＯＣによって覆われている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
【００３８】
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及び配向膜ＡＬ２が対向するように配置されている。図示しないが、上記のメインスペーサＭＳＰ及びサブスペーサＳＳＰは、樹脂材料によって形成され、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に配置されている。メインスペーサＭＳＰは、配向膜ＡＬ１と配向膜ＡＬ２との間に所定のセルギャップを形成する。セルギャップは、例えば２〜５μｍである。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシール材によって接着されている。  
液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
【００３９】
偏光板ＰＬ１を含む光学素子ＯＤ１は、絶縁基板１０に接着されている。偏光板ＰＬ２を含む光学素子ＯＤ２は、絶縁基板２０に接着されている。なお、光学素子ＯＤ１及び光学素子ＯＤ２は、必要に応じて位相差板、散乱層、反射防止層などを備えていてもよい。
【００４０】
このような表示パネルＰＮＬにおいては、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、配向膜ＡＬ１及び配向膜ＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、照明装置ＩＬから表示パネルＰＮＬに向けて照射された光は、光学素子ＯＤ１及び光学素子ＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、照明装置ＩＬからの光の一部は、光学素子ＯＤ１及び光学素子ＯＤ２を透過し、明表示となる。
【００４１】
図１０は、第１方向Ｘに並んだ３つの青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１の一例を示す平面図である。ここでは、説明上、３つの青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１にそれぞれ配置される画素電極及びドレイン電極について参照符号を変えて区別する。
【００４２】
青画素ＰＢ１は、画素電極ＰＥ１と、ドレイン電極ＤＥ１と、第１接続電極ＢＥ１と、第２接続電極ＲＥ１とを備えている。第１接続電極ＢＥ１及び第２接続電極ＲＥ１は、基部ＢＳ１及びドレイン電極ＤＥ１と重畳し、画素電極ＰＥ１とドレイン電極ＤＥ１とを電気的に接続する接続部ＣＮ１を構成している。接続部ＣＮ１は、走査線Ｇ２及びＧ３の間に位置している。  
赤画素ＰＲ１も青画素ＰＢ１と同様に、画素電極ＰＥ２と、ドレイン電極ＤＥ２と、接続部ＣＮ２とを備え、接続部ＣＮ２は、第１接続電極ＢＥ２及び第２接続電極ＲＥ２によって構成されている。緑画素ＰＧ１も青画素ＰＢ１と同様に、画素電極ＰＥ３と、ドレイン電極ＤＥ３と、接続部ＣＮ３とを備え、接続部ＣＮ３は、第１接続電極ＢＥ３及び第２接続電極ＲＥ３によって構成されている。接続部ＣＮ２及びＣＮ３は、走査線Ｇ１及びＧ２の間に位置している。
【００４３】
共通電極ＣＥ１は、青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１に亘って配置されている。共通電極ＣＥ１は、青画素ＰＢ２において、走査線Ｇ２に近接する側に突出している。共通電極ＣＥ２は、共通電極ＣＥ１から離間している。共通電極ＣＥ２は、白画素ＰＷ２、赤画素ＰＲ２、緑画素ＰＧ２に亘って配置されている。共通電極ＣＥ２は、白画素ＰＷ２において、走査線Ｇ２から離間する側にくぼんでいる。図示した例では、共通電極ＣＥ１及びＣＥ２は、互いに電気的に絶縁されている。なお、後述するが、共通電極ＣＥ１及びＣＥ２は、ブリッジ部を介して互いに電気的に接続される場合もある。接続部ＣＮ１乃至ＣＮ３は、共通電極ＣＥ１及びＣＥ２の間に位置している。  
金属配線ＭＬ３乃至ＭＬ６は、それぞれ信号線Ｓ３乃至Ｓ６と重畳している。
【００４４】
ドレイン電極ＤＥ１乃至ＤＥ３は、信号線Ｓ３等と同一層に位置し、信号線Ｓ３と同一材料によって形成されている。第１接続電極ＢＥ１乃至ＢＥ３は、金属配線ＭＬ３等と同一層に位置し、金属配線ＭＬ３と同一材料によって形成されている。第２接続電極ＲＥ１乃至ＲＥ３は、共通電極ＣＥ１等と同一層に位置し、共通電極ＣＥ１と同一材料によって形成されている。
【００４５】
図１１は、図１０に示したＥ−Ｆ線に沿った第１基板ＳＵＢ１の断面図である。なお、図示した第１基板ＳＵＢ１において、絶縁膜１３より下方及び配向膜ＡＬ１の図示を省略している。また、図１１には、断面と対応する接続部ＣＮ２及びＣＮ３の主要部の平面図も示している。
【００４６】
信号線Ｓ４乃至Ｓ６、ドレイン電極ＤＥ２及びＤＥ３は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。ドレイン電極ＤＥ２及びＤＥ３は、信号線Ｓ４乃至Ｓ６と同一材料によって形成されている。例えば、図中に拡大して示したドレイン電極ＤＥ２は、図８に示した信号線Ｓ６と同様に、チタン（Ｔｉ）を含む第１層Ｌ１１、アルミニウム（Ａｌ）を含む第２層Ｌ１２、及び、チタン（Ｔｉ）を含む第３層Ｌ１３がこの順に積層された積層体である。絶縁膜１４は、ドレイン電極ＤＥ２及びＤＥ３までそれぞれ貫通した貫通孔ＣＨ２１及びＣＨ３１を有している。  
金属配線ＭＬ４乃至ＭＬ６、第１接続電極ＢＥ２及びＢＥ３は、絶縁膜１４の上に位置し、絶縁膜１５によって覆われている。第１接続電極ＢＥ２は、貫通孔ＣＨ２１においてドレイン電極ＤＥ２に接している。同様に、第１接続電極ＢＥ３は、貫通孔ＣＨ３１においてドレイン電極ＤＥ３に接している。第１接続電極ＢＥ２及びＢＥ３は、金属配線ＭＬ４乃至ＭＬ６と同一材料によって形成されている。例えば、図中に拡大して示した第１接続電極ＢＥ２は、第３層Ｌ１３に接した第４層Ｌ２１、アルミニウム（Ａｌ）を含む第５層Ｌ２２、及び、第６層Ｌ２３がこの順に積層された積層体である。第４層Ｌ２１及び第６層Ｌ２３は、いずれもチタン（Ｔｉ）を含む層であるか、または、いずれもモリブデン（Ｍｏ）を含む層である。金属配線ＭＬ４乃至ＭＬ６は、それぞれ信号線Ｓ４乃至Ｓ６の直上に位置している。  
絶縁膜１５は、第１接続電極ＢＥ２及びＢＥ３までそれぞれ貫通した貫通孔ＣＨ２２及びＣＨ３２を有している。平面視で、貫通孔ＣＨ２２は貫通孔ＣＨ２１より大きく、貫通孔ＣＨ３２は貫通孔ＣＨ３１より大きい。
【００４７】
第２接続電極ＲＥ２及びＲＥ３は、絶縁膜１５の上に位置し、絶縁膜１６によって覆われている。第２接続電極ＲＥ２は、貫通孔ＣＨ２２において第１接続電極ＢＥ２に接している。同様に、第２接続電極ＲＥ３は、貫通孔ＣＨ３２において第１接続電極ＢＥ３に接している。第２接続電極ＲＥ２及びＲＥ３は、図１０に示した共通電極ＣＥ１及びＣＥ２と同一材料によって形成された透明電極である。例えば、図中に拡大して示した第２接続電極ＲＥ２は、第６層Ｌ２３に接している。  
図示した例では、第２接続電極ＲＥ２は、図の右側あるいは信号線Ｓ５及び金属配線ＭＬ５に近接する側に片寄っている。すなわち、第２接続電極ＲＥ２は、端部ＲＥ２Ａと、端部ＲＥ２Ａとは反対側の端部ＲＥ２Ｂとを有している。平面視で、端部ＲＥ２Ａ及びＲＥ２Ｂは、いずれもドレイン電極ＤＥ２よりも外側に位置している。また、端部ＲＥ２Ａは第１接続電極ＢＥ２と重畳する一方で、端部ＲＥ２Ｂは第１接続電極ＢＥ２より外側に位置している。ドレイン電極ＤＥ２から端部ＲＥ２Ａまでの幅Ｗ２Ａは、ドレイン電極ＤＥ２から端部ＲＥ２Ｂまでの幅Ｗ２Ｂより小さい。  
同様に、第２接続電極ＲＥ３は、図の左側あるいは信号線Ｓ５及び金属配線ＭＬ５に近接する側に片寄っている。すなわち、第２接続電極ＲＥ３の端部ＲＥ３Ａ及びＲＥ３Ｂは、いずれもドレイン電極ＤＥ３よりも外側に位置している。端部ＲＥ３Ｂは、端部ＲＥ２Ｂと対向する側に位置している。ドレイン電極ＤＥ３から端部ＲＥ３Ａまでの幅Ｗ３Ａは、ドレイン電極ＤＥ３から端部ＲＥ３Ｂまでの幅Ｗ３Ｂより小さい。  
絶縁膜１６は、第２接続電極ＲＥ２及びＲＥ３までそれぞれ貫通した貫通孔ＣＨ２３及びＣＨ３３を有している。平面視で、貫通孔ＣＨ２３は図の右側に片寄り、貫通孔ＣＨ３３は図の左側に片寄っている。
【００４８】
画素電極ＰＥ２の基部ＢＳ２は、絶縁膜１６の上に位置し、図示しない配向膜ＡＬ１によって覆われている。画素電極ＰＥ２は、貫通孔ＣＨ２３おいて第２接続電極ＲＥ２に接している。同様に、画素電極ＰＥ３は、貫通孔ＣＨ３３において第２接続電極ＲＥ３に接している。なお、画素電極ＰＥ２及びＰＥ３は、それぞれ第１接続電極ＢＥ２及びＢＥ３と互いに電気的に接続されていればよく、第２接続電極ＲＥ２及びＲＥ３が省略されてもよい。
【００４９】
貫通孔ＣＨ２１に着目すると、積層体ＳＢ１及びＳＢ２が配置されている。積層体ＳＢ１は、ドレイン電極ＤＥ２、第１接続電極ＢＥ２、第２接続電極ＲＥ２、絶縁膜１６、及び、画素電極ＰＥ２がこの順に積層されたものである。積層体ＳＢ２は、ドレイン電極ＤＥ２、第１接続電極ＢＥ２、第２接続電極ＲＥ２、及び、画素電極ＰＥ２がこの順に積層されたものである。図示した例では、積層体ＳＢ１は、図の左側あるいは信号線Ｓ４及び金属配線ＭＬ４に近接する側に位置し、積層体ＳＢ２は、図の右側あるいは信号線Ｓ５及び金属配線ＭＬ５に近接する側に位置している。
【００５０】
絶縁膜１５は、信号線Ｓ５及び金属配線ＭＬ５と貫通孔ＣＨ２２との間において、第１接続電極ＢＥ２と第２接続電極ＲＥ２との間に位置する端部１５Ｅ２を有している。画素電極ＰＥ２は、端部１５Ｅ２の直上で第２接続電極ＲＥ２に接している。同様に、絶縁膜１５は、信号線Ｓ５及び金属配線ＭＬ５と貫通孔ＣＨ３２との間において、第１接続電極ＢＥ３と第２接続電極ＲＥ３との間に位置する端部１５Ｅ３を有している。画素電極ＰＥ３は、端部１５Ｅ３の直上で第２接続電極ＲＥ３に接している。
【００５１】
図１１に示した例において、絶縁膜１４は第１絶縁膜に相当し、絶縁膜１５は第２絶縁膜に相当し、絶縁膜１６は第３絶縁膜に相当する。貫通孔ＣＨ２１は第１貫通孔に相当し、貫通孔ＣＨ２２は第２貫通孔に相当し、貫通孔ＣＨ２３は第３貫通孔に相当する。第２接続電極ＲＥ２において、端部ＲＥ２Ａは第１端部に相当し、端部ＲＥ２Ｂは第２端部に相当する。積層体ＳＢ１は第１積層体に相当し、積層体ＳＢ２は第２積層体に相当する。
【００５２】
図１２は、本実施形態による効果の１つを説明するための断面図である。ここでは、ドレイン電極ＤＥ２及び絶縁膜１４よりも下方、及び、第２接続電極ＲＥ２及び絶縁膜１６よりも上方の図示を省略している。
【００５３】
図中の（Ａ）は第１接続電極を省略した比較例に相当する。この比較例では、ドレイン電極ＤＥ２は、第２接続電極ＲＥ２と直接コンタクトする。このような比較例において、貫通孔ＣＨ２２が貫通孔ＣＨ２１に対して図の左側にずれた場合、貫通孔ＣＨ２１及びＣＨ２２から露出するドレイン電極ＤＥ２の幅が小さくなってしまう。より具体的には、貫通孔ＣＨ２１から露出したドレイン電極ＤＥ２のうち、右側の領域は、絶縁膜１５によって覆われてしまう。このため、絶縁膜１５の上に形成される第２接続電極ＲＥ２は、貫通孔ＣＨ２１及びＣＨ２２から露出したドレイン電極ＤＥ２の左側の領域でコンタクトしている。つまり、貫通孔ＣＨ２１及びＣＨ２２にずれが生じた際には、ドレイン電極ＤＥ２と第２接続電極ＲＥ２との接触面積が減少し、接触抵抗の増加を招く。
【００５４】
図中の（Ｂ）は本実施形態に相当する。本実施形態によれば、ドレイン電極ＤＥ２と第２接続電極ＲＥ２との間に第１接続電極ＢＥ２が介在している。すなわち、第１接続電極ＢＥ２は、ドレイン電極ＤＥ２のうち、貫通孔ＣＨ２１から露出した領域の全体でコンタクトしている。第２接続電極ＲＥ２は、第１接続電極ＢＥ２のうち、貫通孔ＣＨ２２から露出した領域でコンタクトしている。このため、たとえ貫通孔ＣＨ２２が貫通孔ＣＨ２１に対してずれたとしても、ドレイン電極ＤＥ２と第１接続電極ＢＥ２との接触面積、及び、第１接続電極ＢＥ２と第２接続電極ＲＥ２との接触面積の減少を招くことはない。したがって、ドレイン電極ＤＥ２と第２接続電極ＲＥ２との接触抵抗の増加を抑制することができる。これにより、接触抵抗の増加に起因した表示品位の低下を抑制することができる。  
また、貫通孔の位置ずれ等を考慮して貫通孔を拡大する必要がなく、貫通孔の拡大に起因した表示品位の低下を抑制することができる。  
また、有機絶縁膜である絶縁膜１４は、貫通孔ＣＨ２１に向かって傾斜した斜面１４Ｓを有するが、この斜面１４Ｓは、遮光性の金属材料によって形成された第１接続電極ＢＥ２によって覆われている。このため、斜面１４Ｓでの光漏れを抑制することができる。  
なお、第１接続電極ＢＥ２は、図２に示したセンサ配線Ｌ、あるいは、図１１に示した金属配線ＭＬ４などと同一材料を用いて同一工程で形成されるものであり、第１接続電極ＢＥ２を追加するに際して別途の製造工程を追加する必要はない。
【００５５】
図１３は、共通電極ＣＥ１及びＣＥ２、及び、第２接続電極ＲＥ１１乃至ＲＥ１６のレイアウトの一例を示す平面図である。  
共通電極ＣＥ１は、走査線Ｇ１及びＧ２の間において、赤画素ＰＲ１、緑画素ＰＧ１、青画素ＰＢ１、及び、白画素ＰＷ１に亘って配置されている。共通電極ＣＥ２は、共通電極ＣＥ１から離間し、走査線Ｇ２及びＧ３の間において、赤画素ＰＲ２、緑画素ＰＧ２、青画素ＰＢ２、及び、白画素ＰＷ２に亘って配置されている。ブリッジ部ＢＲ１１及びＢＲ１２は、図中に斜線で示したように、共通電極ＣＥ１及びＣＥ２を接続するものであり、共通電極ＣＥ１及びＣＥ２と一体的に形成されている。
【００５６】
第２接続電極ＲＥ１１及びＲＥ１４は、図１１に示した第２接続電極ＲＥ３と同様に、それぞれドレイン電極ＤＥ１１及びＤＥ１４に対して図の左側にずれている。第２接続電極ＲＥ１２、ＲＥ１３、ＲＥ１５、ＲＥ１６は、図１１に示した第２接続電極ＲＥ２と同様に、それぞれドレイン電極ＤＥ１２、ＤＥ１３、ＤＥ１５、ＤＥ１６に対して図の右側にずれている。  
第２接続電極ＲＥ１１及びＲＥ１２に着目すると、第２接続電極ＲＥ１１及びＲＥ１２は、互いに離間する側にずれている。ブリッジ部ＢＲ１１は、第２接続電極ＲＥ１１及びＲＥ１２の間に位置している。つまり、ブリッジ部ＢＲ１１は、第２接続電極ＲＥ１１の端部ＲＥ１１Ａ、及び、第２接続電極ＲＥ１２の端部ＲＥ１２Ａと隣接している。  
同様に、第２接続電極ＲＥ１４及びＲＥ１５に着目すると、第２接続電極ＲＥ１４及びＲＥ１５は、互いに離間する側にずれている。ブリッジ部ＢＲ１２は、第２接続電極ＲＥ１４及びＲＥ１５の間に位置している。
【００５７】
このようなレイアウトによれば、共通電極ＣＥ１及びブリッジ部ＢＲ１１は、第２接続電極ＲＥ１１及びＲＥ１２と同一層に位置するものであるが、第２接続電極ＲＥ１１及びＲＥ１２が互いに離間する側にずれているため、ブリッジ部ＢＲ１１とのショートを抑制することができる。同様に、第２接続電極ＲＥ１４及びＲＥ１５とブリッジ部ＢＲ１２とのショートも抑制することができる。
【００５８】
図１４は、共通電極ＣＥ１及びＣＥ２、及び、第２接続電極ＲＥ１１乃至ＲＥ１６のレイアウトの他の例を示す平面図である。  
図１４に示したレイアウトは、図１３に示したレイアウトと比較して、ブリッジ部ＢＲ１１が第２接続電極ＲＥ１２及びＲＥ１３の間に位置し、ブリッジ部ＢＲ１２が第２接続電極ＲＥ１５及びＲＥ１６の間に位置する点で相違している。  
すなわち、第２接続電極ＲＥ１２及びＲＥ１５は、図１１に示した第２接続電極ＲＥ３と同様に、それぞれドレイン電極ＤＥ１２及びＤＥ１５に対して図の左側にずれている。第２接続電極ＲＥ１１、ＲＥ１３、ＲＥ１４、ＲＥ１６は、図１１に示した第２接続電極ＲＥ２と同様に、それぞれドレイン電極ＤＥ１１、ＤＥ１３、ＤＥ１４、ＤＥ１６に対して図の右側にずれている。  
このようなレイアウトにおいても、図１３に示したレイアウトと同様の効果が得られる。
【００５９】
図１５は、端子部Ｔの一例を示す断面図である。端子部Ｔは、例えば図１に示した実装部ＭＡに配置され、フレキシブルプリント回路基板１やＩＣチップ２を第１基板ＳＵＢ１に実装するためのものである。端子部Ｔは、導電層Ｔａ、導電層Ｔｂ、導電層Ｔｃ、導電層Ｔｄ、及び、導電層Ｔｅを備えている。なお、第１基板ＳＵＢ１のうち、端子部Ｔが配置される領域には、上記の絶縁膜１４及び１５は配置されていない。このため、絶縁膜１６は、絶縁膜１３の上に積層される。
【００６０】
導電層Ｔａは、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。導電層Ｔａは、図８の走査線Ｇ２と同一層に位置し、走査線Ｇ２と同一材料によって形成されている。絶縁膜１３は、導電層Ｔａまで貫通した貫通孔ＣＨ４１を有している。  
導電層Ｔｂは、絶縁膜１３の上に位置し、貫通孔ＣＨ４１において、露出した導電層Ｔａの上に積層されている。導電層Ｔｂは、図８の信号線Ｓ６と同一層に位置し、信号線Ｓ６と同一材料によって形成されている。  
導電層Ｔｃは、導電層Ｔｂ及び絶縁膜１３の上に積層され、導電層Ｔｂを覆っている。導電層Ｔｃは、図８の金属配線ＭＬ６と同一層に位置し、金属配線ＭＬ６と同一材料によって形成されている。  
導電層Ｔｄは、導電層Ｔｃ及び絶縁膜１３の上に積層され、導電層Ｔｃを覆っている。導電層Ｔｄは、図８の共通電極ＣＥと同一層に位置し、共通電極ＣＥと同一材料によって形成されている。導電層Ｔｄ及び絶縁膜１３は、絶縁膜１６によって覆われている。絶縁膜１６は、導電層Ｔｄまで貫通した貫通孔ＣＨ４２を有している。  
導電層Ｔｅは、絶縁膜１６の上に位置し、貫通孔ＣＨ４２において、露出した導電層Ｔｄの上に積層されている。導電層Ｔｅは、図９の画素電極ＰＥ１１と同一層に位置し、画素電極ＰＥ１１と同一材料によって形成されている。
【００６１】
このような端子部Ｔによれば、その下面側で積層された導電層Ｔａ、Ｔｂ、Ｔｃは、いずれも金属材料によって形成されている。このため、端子部Ｔにおける接触抵抗の増加を抑制することができる。また、端子部Ｔによれば、その上面側に位置する導電層Ｔｄ及びＴｅは、いずれもＩＴＯなどの酸化物導電体によって形成されている。このため、端子部Ｔの下面側に位置する金属材料の腐食を抑制することができる。
【００６２】
以上説明したように、本実施形態によれば、表示品位の低下を抑制することが可能な表示装置を提供することができる。
【００６３】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
ＤＳＰ…表示装置
ＴＳ…タッチセンサ  ＴＣ…タッチコントローラ
Ｒｘ…センサ電極  ＣＥ（ＣＥ１、ＣＥ２）…共通電極  ＢＲ…ブリッジ部
Ｌ…センサ配線  ＭＬ…金属配線
ＰＮＬ…表示パネル  ＤＡ…表示部  ＰＸ…画素
Ｇ…走査線  Ｓ…信号線
ＰＥ…画素電極  ＳＷ…スイッチング素子  ＤＥ…ドレイン電極
ＢＥ…第１接続電極  ＲＥ…第２接続電極  ＣＮ…接続部
ＳＢ…積層体
１４、１５、１６…絶縁膜
【図１】
2019095578.tif 000003
【図２】
2019095578.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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