(57)【要約】【課題】共通原因故障を排除可能なモニタ回路の２重化技術を提供することにある。【解決手段】半導体装置は、前記半導体装置の温度または電圧が正常動作範囲内であることを監視する第１モニタ回路と、前記第１モニタ回路の正常動作を監視する第２モニタ回路と、を有する。前記第１モニタと前記第２モニタとは、互いに異なる原理に基づいて温度または電圧の情報を生成する。【選択図】図１
2019095271.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
前記半導体装置の温度または電圧が正常動作範囲内であることを監視する第１モニタ回路と、
前記第１モニタ回路の正常動作を監視する第２モニタ回路と、を有し、
前記第１モニタ回路と前記第２モニタ回路とは、互いに異なる原理に基づいて温度または電圧の情報を生成する、半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第１モニタ回路は、バンドギャップを利用した温度センサであり、
前記第２モニタ回路は、リーク電流を利用した温度センサである、半導体装置。
【請求項３】
請求項１の半導体装置において、
前記第１モニタ回路は、アナログデジタル変換回路を利用した電圧センサであり、
前記第２モニタ回路は、電圧依存性を有するリングオシレータを利用した電圧センサである、半導体装置。
【請求項４】
請求項１の半導体装置において、
前記第２モニタ回路の生成する前記情報は、前記第１モニタ回路から生成される前記情報に基づく補正情報により、温度または電圧の情報へ補正される、半導体装置。
【請求項５】
請求項４の半導体装置において、
前記補正情報を格納する不揮発性記憶装置を有する、半導体装置。
【請求項６】
請求項１の半導体装置において、
前記第１モニタ回路は、前記第２モニタ回路と比較して、面積が大きい、半導体装置。
【請求項７】
請求項１の半導体装置において、
前記第２モニタ回路の生成する前記情報は、前記半導体装置の摩耗故障の監視に利用される、半導体装置。
【請求項８】
半導体装置と、
不揮発性記憶装置と、を含み、
前記半導体装置は、
前記半導体装置の温度または電圧に従う第1情報を生成する第１モニタ回路と、
第２モニタ回路と、
前記第２モニタ回路の生成する第２情報を、前記第1情報に従って、前記半導体装置の温度または電圧に従う第３情報へ補正するための補正情報を生成し、前記不揮発性記憶装置へ格納する補正回路と、
前記第１モニタ回路の前記第1情報と、前記第３情報とに基づいて、前記第１モニタ回路の正常動作を監視する確認回路と、を有し、
前記第１モニタ回路と前記第２モニタ回路とは、互いに異なる原理に基づいて第1情報および前記第２情報を生成する、半導体システム。
【請求項９】
請求項８の半導体システムにおいて、
前記第１モニタ回路は、バンドギャップを利用した温度センサであり、
前記第２モニタ回路は、リーク電流を利用した温度センサである、半導体システム。
【請求項１０】
請求項８の半導体システムにおいて、
前記第１モニタ回路は、アナログデジタル変換回路を利用した電圧センサであり、
前記第２モニタ回路は、電圧依存性を有するリングオシレータを利用した電圧センサである、半導体システム。
【請求項１１】
請求項８の半導体システムにおいて、
前記第１モニタ回路の面積は、前記第２モニタ回路の面積より大きい、半導体システム。
【請求項１２】
請求項８の半導体システムにおいて、
前記第３情報は、前記半導体装置が前記半導体システムに実装された後、前記不揮発性記憶装置へ格納される、半導体システム。
【請求項１３】
請求項８の半導体システムにおいて、
前記第２情報は、前記半導体装置の摩耗故障の監視に利用される、半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、高信頼の半導体集積回路装置およびそれを用いた半導体システムに適用可能である。
【背景技術】
【０００２】
自動車向けおよび産業向けの半導体装置は、高機能および高信頼性を要求されている。半導体装置の高機能に対する強い要求により、半導体装置の発熱による自身及び搭載システムの損傷に対する懸念が増大している。たとえば、電圧を一時的に昇圧して短期に高機能を実現するＤＶＦＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）では、高電圧に対する半導体素子のゲート絶縁膜の破壊に留意する必要がある。また、高機能化にともなう半導体装置の温度の上昇や電圧の上昇、その結果としての半導体装置の信頼性の低下の懸念に対処する必要がある。
【０００３】
高信頼性を有する半導体装置には、自身の温度または電圧を監視するためのモニタ回路を有するものがある。温度モニタ回路や電圧モニタ回路として、特開２００５−３４５４２６号公報(特許文献１)、特開２００４−２１２３８７号公報(特許文献２)、国際公開２００９／８４３５２号公報(特許文献３)、特開２０１１−８９９５０号公報(特許文献４)、特表２０１３−５００６０２号公報(特許文献５)などが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４５４２６号公報
【特許文献２】特開２００４−２１２３８７号公報
【特許文献３】国際公開２００９／８４３５２号公報
【特許文献４】特開２０１１−８９９５０号公報
【特許文献５】特表２０１３−５００６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、高信頼な半導体装置においては、自身の温度または自身の電圧を監視するためのモニタ回路の機能安全をも考慮する必要がある。すなわち、温度や電圧を監視するモニタ回路自身が正しく機能していることを保証することが必要である。
発明者らは、半導体装置の温度や電圧を監視する第１モニタ回路と、第１モニタ回路自身の機能安全を監視するための温度や電圧の第２モニタ回路とを、半導体装置に搭載することについて検討した。例えば、同じ温度または電圧のモニタ回路を、第１および第２モニタ回路として、単に２重化する場合、以下の課題があることに気づいた。
（１）２重化されたモニタ回路が設計時や出荷時には見過ごしていた機能不具合を有していた場合、モニタ回路を２重化しても、この不具合に起因した監視不全を防止できないという虞がある。すなわち、同じモニタ回路を単に２重化しても、共通原因故障（common cause failure）が内在する。
（２）また、半導体チップに占める２重化されたモニタ回路の面積増大、及び出荷前の２重化されたモニタ回路のテスト負荷増大により、半導体装置のコストが高くなってしまう虞がある。
本開示の課題は、共通原因故障を排除可能なモニタ回路の２重化技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、前記半導体装置の温度または電圧が正常動作範囲内であることを監視する第１モニタ回路と、前記第１モニタ回路の正常動作を監視する第２モニタ回路と、を有する。前記第１モニタ回路と前記第２モニタ回路とは、互いに異なる原理に基づいて温度または電圧の情報を生成する。
【発明の効果】
【０００７】
上記半導体装置によれば、共通原因故障を排除可能なモニタ回路の２重化技術を提供することが可能である。
【図面の簡単な説明】
【０００８】
【図１】実施例に係るモニタ部の構成例を説明する図である。
【図２】実施例に係る第1モニタ回路と第２モニタ回路とを説明する図である。
【図３】温度モニタとしての第1モニタ回路の構成例を示す図である。
【図４】電圧モニタとしての第1モニタ回路の構成例を示す図である。
【図５】温度モニタとしての第1モニタ回路の回路例を示す図である。
【図６】図５のバイポーラトランジスタの断面図である。
【図７】温度モニタとしての第２モニタ回路の構成例を示す図である。
【図８】電圧モニタとしての第２モニタ回路の構成例を示す図である。
【図９】図７の第２モニタ回路ＭＯＮ２Ｔの出力値の特性を説明する図である。
【図１０】実施例に係る半導体システムの全体構成を示すブロック図である。
【図１１】実施例に係る処理フローを説明する図である。
【図１２】ステップＳ１、Ｓ２の実施方法を説明する図である。
【図１３】ステップＳ５の実施方法を説明する図である。
【図１４】オンチップ確認回路の動作フローを説明する図である。
【図１５】オンチップ確認回路の動作フローを説明する図である。
【図１６】第１および第２モニタ回路が温度モニタ回路である場合の補正情報を説明する図である。
【図１７】他のフィッティング方法を説明する図である。
【図１８】第１および第２モニタ回路が電圧モニタ回路である場合の補正情報を説明する図である。
【図１９】補正情報の更新の判定基準を説明する図である。
【図２０】誤差Ｅｒｒの算出方法の一例を示す図である。
【図２１】変形例に係る第２モニタ回路の出力値に対する補正情報の取得方法を説明する図である。
【発明を実施するための形態】
【０００９】
以下、実施例、変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【実施例】
【００１０】
図１は、実施例に係るモニタ部の構成例を説明するための図である。モニタ部１は、半導体装置１００に内蔵されたオンチップモニタとして構成される。モニタ部１は、第１モニタ回路（ＭＯＮ１）１１と、第２モニタ回路（ＭＯＮ２）１２と、オンチップ補正回路（ＣＡＬ）１３と、不揮発性メモリ（ＮＶＭ）１４と、オンチップ確認回路（ＣＨＫ）１５と、を有する。
【００１１】
第1モニタ回路１１は、半導体装置１００の半導体チップの温度または電圧が正常動作範囲内であることを監視するオンチップモニタ回路である。第1モニタ回路１１の出力信号(第1情報)１１ｏは、監視結果を示す出力値(第1情報)である。第２モニタ回路１２は、第1モニタ回路１１の動作が正常か異常かを監視するために設けられたオンチップモニタ回路である。
【００１２】
オンチップ補正回路１３は、第２モニタ回路１２の出力値（第２情報）１２ａと第1モニタ回路１１の出力値１１ａ(第1情報)とに基づいて、第２モニタ回路１２の出力値１２ｂ（第３情報）の温度または電圧の絶対値を補正乃至校正するための補正情報乃至校正情報１３ａを生成する。オンチップ補正回路１３の生成した校正情報１３ａは、不揮発性メモリ（ＮＶＭ）１４に格納される。不揮発性メモリ（ＮＶＭ）１４に格納された校正情報１３ａは、校正情報１４ａとして第２モニタ回路１２に送付され、第２モニタ回路１２の出力値１２ａの温度または電圧の絶対値の補正乃至校正に利用される。
【００１３】
オンチップ確認回路（ＣＨＫ）１５は、第1モニタ回路１１の出力値１１ｂ(第1情報)と第２モニタ回路１２の出力値１２ｂ（第３情報）とを受け、第２モニタ回路１２の出力値１２ｂ（第３情報）に基づいて、第1モニタ回路１１の出力値１１ｂ(第1情報)が正常か否を確認するために設けられている。オンチップ確認回路（ＣＨＫ）１５は、第1モニタ回路１１の正常動作の保証を行う。オンチップ確認回路（ＣＨＫ）１５の出力信号１５ｏは、第1モニタ回路１１が正常動作と判断された場合、第1モニタ回路１１が正常動作であることを示す値、例えば、ロウレベルまたはハイレベルとされる。一方、第1モニタ回路１１または第２モニタ回路１２の一方または両方が異常動作であると判断された場合、出力信号１５ｏは、第1モニタ回路１１または第２モニタ回路１２が異常であることを示す値、例えば、ハイレベルまたはロウレベル、とされる。
【００１４】
第1モニタ回路１１と第２モニタ回路１２とは、好ましくは、異なる原理で、温度または電圧の情報を生成する。これにより、同じモニタ回路の単なる２重化による共通原因故障（common cause failure）の内在を防止することが可能となる。たとえば、第1モニタ回路１１がバンドキャップ回路を用いた温度モニタまたは温度センサの場合、第２モニタ回路１２はリーク電流を用いた温度モニタまたは温度センサとすることが出来る。また、たとえば、第1モニタ回路１１がアナログデジタル変換回路を用いた電圧モニタまたは電圧センサの場合、第２モニタ回路１２は電圧依存性を有するリングオシレータを用いた電圧モニタまたは電圧センサとすることが出来る。
【００１５】
オンチップ補正回路１３による校正情報１３ａの生成は、好ましくは、半導体装置１００が出荷され、半導体装置１００が半導体システムに実装された後に実施される。このとき得られる校正情報１３ａは、半導体装置１００の出荷後に半導体システムに実装された不揮発性メモリ（ＮＶＭ）１４に格納することが出来る。不揮発性メモリ（ＮＶＭ）１４は、半導体装置１００に内蔵されない、オフチップの不揮発記憶回路と見做すことが出来る。なお、不揮発性メモリ（ＮＶＭ）１４は、半導体装置１００に内蔵された、フラッシュメモリ等のオンチップの不揮発記憶回路とすることも可能である。
【００１６】
図２は、実施例に係る第1モニタ回路と第２モニタ回路１２とを説明する図である。第1モニタ回路１１は、高精度に温度または電圧をモニタできるように、半導体装置１００の設計時及び半導体装置１００の出荷前テスト時に調整されている。すなわち、第1モニタ回路１１は、高精度化補助回路１１１、絶対値精度獲得手段１１２を含む。これにより、第1モニタ回路１１は、半導体装置１００自身の温度または電圧の監視を高精度に行うことができる。
【００１７】
一方、第２モニタ回路１２は、半導体装置１００の出荷後に、半導体装置１００自身で取得する校正情報１３ａに基づいて温度または電圧の絶対値を出力するように構成されている。そのため、第２モニタ回路１２は、第1モニタ回路１１に設けられた高精度化補助回路１１１および絶対値精度獲得手段１１２のような絶対値の高精度化に関わる余分な回路を省略することが可能である。したがって、第２モニタ回路１２の半導体チップ上に占める面積Ｓ２は、第1モニタ回路１１の半導体チップ上に占める面積Ｓ１と比較して、小面積にできる。また、第２モニタ回路１２は温度または電圧の絶対値校正に関わる出荷前テストを省略することが可能である。
【００１８】
これにより、第１モニタの正常動作を監視する第２モニタ回路を安価に実現できる効果がある。
【００１９】
図３は、温度モニタとしての第1モニタ回路の構成例を示す図である。第1モニタ回路（ＭＯＮ１ａ）１１は、バンドギャップ温度モニタ（ＢＧＰＴ＿ＭＯＮ）１１０ａを有し、バンドギャップ温度モニタ（ＢＧＰＴ＿ＭＯＮ）１１０ａは、高精度化補助回路（ＨＰＡＣＫＴ）１１１ａと、絶対値精度獲得回路（ＡＶＰＣＫＴ）１１２ａと、を有する。第1モニタ回路（ＭＯＮ１ａ）１１は、デジタル回路向けの第1電源電圧とされる参照電位ＶＤＤと、アナログ回路向けの第２電源電位とされる参照電位ＶＤＤＡとに接続される。第1モニタ回路（ＭＯＮ１ａ）１１は、デジタル回路向けの第1接地電圧とされる参照電位ＶＳＳと、アナログ回路向けの第２接地電位とされる参照電位ＶＳＳＡとに接続される。このような構成により、第1モニタ回路（ＭＯＮ１ａ）１１は、たとえば、高精度な温度情報をデジタル値の出力信号（１１ｏ、１１ｂ）として出力することが出来る。
【００２０】
図４は、電圧モニタとしての第1モニタ回路の構成例を示す図である。第1モニタ回路（ＭＯＮ１ｂ）１１は、アナログデジタル変換回路（ＡＤＣ）１１０ｂと、高精度化補助回路（ＨＰＡＣＫＴ）１１１ｂと、絶対値精度獲得回路（ＡＶＰＣＫＴ）１１２ｂと、を有する。第1モニタ回路（ＭＯＮ１ｂ）１１は、デジタル回路向けの第1電源電圧とされる参照電位ＶＤＤと、アナログ回路向けの第２電源電位とされる参照電位ＶＤＤＡとに接続される。第1モニタ回路（ＭＯＮ１ａ）１１は、デジタル回路向けの第1接地電圧とされる参照電位ＶＳＳと、アナログ回路向けの第２接地電位とされる参照電位ＶＳＳＡとに接続される。
【００２１】
アナログデジタル変換回路（ＡＤＣ）１１０ｂの複数の入力端子内の１つの入力端子は、図示されるように、スイッチＳＷを介して、参照電位ＶＤＤとアナログ信号入力端子（ＡＤＣｉｎ）のいずれか一方に接続可能にされる。電圧モニタとして動作する場合、アナログデジタル変換回路（ＡＤＣ）１１０ｂは、スイッチＳＷを介して、参照電位ＶＤＤを入力として受け、参照電位ＶＤＤの電位をアナログデジタル変換する。このような構成により、第1モニタ回路（ＭＯＮ１ａ）１１は、たとえば、参照電位ＶＤＤに関する高精度な電圧情報をデジタル値の出力信号（１１ｏ、１１ｂ）として出力することが出来る。
【００２２】
図５は、温度モニタとしての第1モニタ回路の構成例を示す回路図である。図５に示される第１モニタ回路ＭＯＮ１ａは、バンドギャップを利用した温度モニタの一例である。なお、実施例は、図５の第1モニタ回路の構成に限定される訳ではなく、種々の温度モニタを採用可能である。
【００２３】
第１モニタ回路ＭＯＮ１ａは、基準電位Ｖｒｅｆを発生する基準電位発生回路ＶＢＧと、基準電位Ｖｒｅｆを受けて出力電位Ｖｏｕｔを発生する出力回路ＶＯを含む。基準電位発生回路ＶＢＧは、電流源とされる３つのＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３と、ダイオード接続された２つのＮＰＮバイポーラトランジスタＱ１、Ｑ２と、差動アンプの様な演算増幅器ＯＰ１と、抵抗素子Ｒ０、Ｒ１、Ｒ２、Ｒ３とを含む。抵抗素子Ｒ１、Ｒ２は、同一の値の抵抗素子である（Ｒ１＝Ｒ２）。出力回路ＶＯは、差動アンプの様な演算増幅器ＯＰ２、接続スイッチＳＷと、抵抗素子Ｒ４とを含む。
【００２４】
ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３の各々ソースはアナログ回路向けの電源電位ＶＣＣＡに接続され、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３の各々ゲートは共通接続される。ＰＭＯＳトランジスタＭ１のドレインは、ＮＰＮバイポーラトランジスタＱ１のコレクタＣに接続され、ＰＭＯＳトランジスタＭ２のドレインは、抵抗素子Ｒ０を介して、ＮＰＮバイポーラトランジスタＱ２のコレクタＣに接続される。
【００２５】
ＮＰＮバイポーラトランジスタＱ１のベースＢとコレクタＣとは接続されて、ダイオードが構成される。ＮＰＮバイポーラトランジスタＱ１のエミッタＥはアナログ回路向けの基準電位ＶＳＳＡに接続される。同様に、ＮＰＮバイポーラトランジスタＱ２のベースＢとコレクタＣとは接続されて、ダイオードが構成される。ＮＰＮバイポーラトランジスタＱ２のエミッタＥはアナログ回路向けの基準電位ＶＳＳＡに接続される。また、ＰＭＯＳトランジスタＭ１、Ｍ２のドレインは、抵抗素子Ｒ１、Ｒ２介して、基準電位ＶＳＳＡに接続される。基準電位ＶＳＳＡは、接地電位と見做すこともできる。
【００２６】
演算増幅器ＯＰ１の反転端子（−）はＰＭＯＳトランジスタＭ１のドレインに接続され、演算増幅器ＯＰ１の非反転端子（＋）はＰＭＯＳトランジスタＭ２のドレインに接続される。また、ＰＭＯＳトランジスタＭ３のドレインは、抵抗素子Ｒ３を介して、基準電位ＶＳＳＡに接続される。
【００２７】
演算増幅器ＯＰ２の非反転端子（＋）は、ＰＭＯＳトランジスタＭ３のドレインに接続され、基準電位Ｖｒｅｆを受ける。抵抗素子Ｒ４は直接接続された複数の抵抗素子から構成され、接続スイッチＳＷは、たとえば、複数のＭＯＳスイッチ素子から構成される。複数のＭＯＳスイッチ素子のソースドレイン経路のおのおのは、演算増幅器ＯＰ２の反転端子（−）と複数の抵抗素子の各々の接続点（ｋ１、ｋ２，・・・、ｋｎ）との間に設けられており、複数のＭＯＳスイッチ素子の1つをＯＮ状態とすることで、選択された1つの接続点を、演算増幅器ＯＰ２の反転端子（−）に接続する。これにより、ボルデージフォロワー回路が構成される。
【００２８】
図５において、２つのＮＰＮバイポーラトランジスタＱ１、Ｑ２及び抵抗素子Ｒ０が絶対値精度獲得手段ＡＶＰＣＫＴを構成し、接続スイッチＳＷが高精度化補助回路ＨＡＰＣＫＴを構成する。
【００２９】
基準電位発生回路ＶＢＧにおいて、ＮＰＮバイポーラトランジスタＱ１のエミッタＥの面積と、ＮＰＮバイポーラトランジスタＱ２のエミッタＥの面積とのエミッタ面積比は、１：Ｎとされている。この構成では、抵抗素子Ｒ０に絶対温度に比例する電流が流れる。演算増幅器ＯＰ１は、ＶＡとＶＢの電圧を同じ電圧（ＶＡ＝ＶＢ）とするので、抵抗素子Ｒ１、Ｒ２に流れる電流は、ベース・エミッタ間電圧ＶＢＥに比例する電流が流れる。また、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３に流れる電流は同じ（Ｉ１＝Ｉ２＝Ｉ３）になる。
【００３０】
ここで、熱電圧ＶＴ＝ｋＴ／ｑ（ｋはボルツマン定数、ｑは素電荷、Ｔは絶対温度）とするとき、エミッタ面積比１：Ｎの２つのダイオード接続されたＮＰＮバイポーラトランジスタＱ１、Ｑ２に同じ電流（Ｉ１、Ｉ２）を流すと、エミッタ-ベース間電圧差ΔＶＢＥ（この場合、接地電圧ＶＳＳＡに対するＱ１、Ｑ２のエミッタ-ベース間の電圧差）は、ＶＴ＊ｌｎ（Ｎ）となる。演算増幅器ＯＰ１の働きでＶＡとＶＢとは等しい。したがって、抵抗素子Ｒ０の両端の電圧はＶＴ＊ｌｎ（Ｎ）となる。
【００３１】
このようにして、絶対値精度獲得手段ＡＶＰＣＫはＶＴ＝ｋＴ／ｑ、すなわち温度に比例した電圧ＶＴ＊ｌｎ（Ｎ）を生成する。温度Ｔに対して正の依存性を持つこの電圧と、負の依存性を持つエミッタ-ベース間電圧ＶＢＥとの加算を利用して、出力電圧が温度依存性を持たないように、Ｎの値などを調整している。なお、同様な手法で任意の温度依存性を持つように構成することが可能となる。
【００３２】
次に、図５の高精度化補助手段ＨＡＰＣＫＴについて説明する。高精度化補助手段ＨＡＰＣＫＴの選択スイッチＳＷは抵抗素子Ｒ４の抵抗分割位置を指定して演算増幅器ＯＰ２の参照電圧とする。たとえば、選択スイッチＳＷがｋ１＊Ｖｏｕｔ （ｋ1＜1）の位置の電圧を指定したとすると、Ｖｒｅｆ＝ｋ１＊Ｖｏｕｔとなるように演算増幅器ＯＰ２は作用する。すなわち、Ｖｏｕｔ＝Ｖｒｅｆ/ｋ1であり、Ｖｒｅｆ＝ｋ２＊Ｔ（Ｔは絶対温度）だとすると、Ｖｏｕｔ＝（ｋ２/ｋ1）＊Ｖｒｅｆとなる。すなわち、選択スイッチＳＷによりｋ１を調整することにより、プロセスごとにばらつくｋ２を補正してＶｏｕｔの温度係数を一定にできる。選択スイッチＳＷの位置の指定はチップごとに出荷前テストで行うことが出来る。
【００３３】
以上の様に、高精度化補助回路（ＨＡＰＣＫＴ）は、複数のＭＯＳスイッチ素子により構成されるので、その面積は比較的大きい。
【００３４】
次に、絶対値精度獲得手段（ＡＶＰＣＫＴ）に採用されるＮＰＮバイポーラトランジスタＱ１、Ｑ２の構成を説明する。
【００３５】
図６は、バイポーラトランジスタの断面図である。絶対値精度獲得手段（ＡＶＰＣＫＴ）を構成するバイポーラトランジスタＱ１またはＱ２の概念的な断面図である。バイポーラトランジスタＱ１、Ｑ２は、ＣＭＯＳプロセスで形成されるＮＰＮバイポーラトランジスタとしてシリコン単結晶の様な半導体チップや半導体基板に形成される。ＮＰＮバイポーラトランジスタＱ１、Ｑ２は、コレクタ領域（Ｃ）とされる深いＮ型層６０と、Ｎ型層６０内に形成されたベース領域（Ｂ）とされるＰ型層６１と、Ｐ型層６１内に形成されたエミッタ領域（Ｅ）とされるＮ型層６２と、を有する。コレクタ領域６０において、半導体チップの表面側には、コレクタ電極とコレクタ領域６０とを低抵抗で接続するための不純物濃度の濃いＮ型層Ｃ（ｎ＋）が設けられる。同様に、ベース領域６１には、ベース電極とベース領域６１とを低抵抗で接続するための不純物濃度の濃いＰ型層Ｂ（ｐ＋）が設けられる。エミッタ領域６２には、エミッタ電極とエミッタ領域６２とを低抵抗で接続するための不純物濃度の濃いＮ型層Ｃ（ｎ＋）が設けられる。なお、６３は、素子分離または層分離として利用されるシリコン酸化膜（ＳｉＯ２）の様な絶縁膜である。
【００３６】
以上の様にバイポーラトランジスタＱ１またはＱ２の平面的な面積は、深いＮ型層６０とＰ型層６１とにより、一般的な、ＭＯＳトランジスタの平面的な面積と比較すると、大きくなる。さらに、図５で説明された様に、バイポーラトランジスタＱ２のエミッタ面積はバイポーラトランジスタＱ１のエミッタ面積のＮ倍（例えば、十数倍）とされているので、バイポーラトランジスタＱ２の平面のサイズまたは面積は、バイポーラトランジスタＱ１の平面のサイズまたは面積より大きい。したがって、絶対値精度獲得手段ＡＶＰＣＫＴの全体的な面積は比較的大きくなる。
【００３７】
図７は、温度モニタとしての第２モニタ回路の構成例を示す図である。温度モニタとしての第２モニタ回路ＭＯＮ２Ｔは、リングオシレータＲＯ１により構成される。リングオシレータＲＯ１では、ＰＭＯＳトランジスタＱＰ２１のオフリーク電流に比例した発振周波数Ｆｏｕｔを実現している。この結果、発振周波数Ｆｏｕｔは温度の逆数の指数に比例する。リングオシレータＲＯ１の発振周波数Ｆｏｕｔは、カウンタ回路１２１によりカウントされ、カウンタ回路１２１のカウント値は累積回路１２２内のレジスタに保持される。
【００３８】
リングオシレータＲＯ１は、遅延回路ＤＬと、安定化回路ＳＴと、インバータ遅延段ＩＮＶ２０と、を備える。遅延回路ＤＬはＰＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱＮ２１、ＱＮ２２と、を有する。安定化回路ＳＴは、基準電圧（Ｖｒｅｆ）を生成するＮＭＯＳトランジスタＱＮ２３、ＱＮ２４と、比較器ＣＭＰと、を備える。インバータ遅延段ＩＮＶ２０はインバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４を備える。
【００３９】
動作を以下に説明する。リセット信号（ｒｅｓｅｔ）がハイレベルになるとノードＮ２１はロウレベルにリセットされる。Ｖｒｅｆはハイレベル（Ｖｄ）とロウレベル（Ｖｓ）との中間電位であり、比較器（差動アンプ）ＣＭＰの出力のノードＮ２２はロウレベルとなる。その結果、ノードＮ２３はロウレベルとなり、ノードＮ２１はｒｅｓｅｔがロウレベルに戻った後にはロウレベルのフローティング状態となる。ＮＭＯＳトランジスタＱＮ２１及びＱＮ２２のしきい電圧絶対値はＰＭＯＳトランジスタＱＰ２１のしきい電圧絶対値より大きく設定すると、ＰＭＯＳトランジスタＱＰ２１のオフリーク電流が支配的であり、ノードＮ２１の電位はロウレベルからハイレベルに向かって徐々に上昇する。ＰＭＯＳトランジスタＱＰ２１はリーク型プルアップ素子である。ノードＮ２１の電位がＶｒｅｆ以上になると、ＡＭＰ比較器ＣＭＰの出力のノードＮ２２はロウレベルからハイレベルに変化して、インバータ遅延段ＩＮＶ２０（４段のインバータＩＮＶ２１〜ＩＮＶ２４）の遅延の後、ノードＮ２３はハイレベルとなる。この結果、ノードＮ２１はロウレベルに戻る。これを繰り返して発振する。
【００４０】
ノードＮ２１がロウレベルになってからハイレベルに遷移して再びロウレベルに戻るまでの時間は、ＰＭＯＳトランジスタＱＰ２１のオフリーク電流でノードＮ２１の電位がロウレベルからＶｒｅｆまで上昇する時間（ｔ１）と、ノードＮ２２がハイレベルとなりインバータ遅延段ＩＮＶ２０の遅延によりノードＮ２１がロウレベルに戻るまでの時間（ｔ２）との和にほぼ等しい。さらに言えば、ｔ１＞＞ｔ２なので、発振周波数ＦｏｕｔはＰＭＯＳトランジスタＱＰ２１のオフリーク電流にほぼ比例する。オフリーク電流は温度の逆数の指数（ｅｘｐ（−１／Ｔ））に依存するので、大きな温度依存性を有するリングオシレータを実現できる。
【００４１】
なお、図７に示すようにノードＮ２１を通常の論理回路ではなく比較器ＣＭＰで受けることにより安定して発振動作する効果が得られる。すなわち、ノードＮ２１のロウレベルからハイレベルへの変化は非常に緩やかであるため、論理回路で受けた場合、その論理しきい値前後の変化がフル振幅することなく伝搬し、十分フル振幅することなく論理しきい値付近に安定してしまう場合がある。比較器ＣＭＰの出力は、その入力しきい値前後で大きくロウレベルからハイレベルへ変化するので、安定してフル振幅で発振するリングオシレータが得られる。なお、インバータＩＮＶ２２の出力と入力との間に耐ノイズフィードバック素子ＡＮＦが挿入されている。耐ノイズフィードバック素子ＡＮＦはＰＭＯＳトランジスタＱＰ２２、ＱＰ２３、ＮＭＯＳトランジスタＱＮ２５、ＱＮ２６で構成されるインバータである。
【００４２】
図８は、電圧モニタとしての第２モニタ回路の構成例を示す図である。電圧モニタとしての第２モニタ回路ＭＯＮ２Ｖは、リングオシレータＲＯ２と、リングオシレータＲＯ２の電流源ＰＭＯＳトランジスタＡＰおよびＮＭＯＳトランジスタＡＮを制御する電流源制御回路Ｃ２と、温度依存の調整用の定電圧生成回路Ｃ１と、を有する。リングオシレータＲＯ２の発振周波数Ｆｏｕｔは、図７と同様に、カウンタ回路１２１によりカウントされ、カウンタ回路１２１のカウント値は累積回路１２２内のレジスタに保持される。
【００４３】
リングオシレータＲＯ２は、電流源で駆動される６個のインバータＩＮＶ１〜ＩＮＶ６と１つのＮＡＮＤゲートＮＡとのループ経路が、ＮＡＮＤゲートＮＡの一つの入力端子に印加される信号（enable）をHighとすることで発振する。電流源駆動のインバータＩＮＶ１〜ＩＮＶ６は、それぞれ電流源ＰＭＯＳトランジスタＡＰと電流源ＮＭＯＳトランジスタＡＮとＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮとを備える。電流源ＰＭＯＳトランジスタＡＰのソースは電源電位（Ｖｄ）が供給される電源線に接続され、電流源ＮＭＯＳトランジスタＡＮのソースは基準電位（Ｖｓ）が供給される基準線に接続される。ここで、Ｖｓ＝０Ｖとすると、電源線と基準線との間の電位差（電圧）はＶｄとなる。以下、電圧と表記する場合は基準線の電位（Ｖｓ＝０Ｖ）との電位差である。電流源駆動のインバータＩＮＶ１〜ＩＮＶ６は、次段をＬｏｗからＨｉｇｈに駆動する場合には、電流源ＰＭＯＳトランジスタＡＰの駆動電流にほぼ比例して信号遷移時間が決まる。次段をＨｉｇｈからＬｏｗに駆動する場合は、電流源ＮＭＯＳトランジスタＡＮの駆動電流にほぼ比例して信号遷移時間が決まる。電流源ＰＭＯＳトランジスタＡＰと電流源ＮＭＯＳトランジスタＡＮとに挟まれ、そのゲートが共通なＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮは、電流源ＰＭＯＳトランジスタＡＰと電流源ＮＭＯＳトランジスタＡＮのいずれかを、発振過渡状態に応じて選択するスイッチの働きをする。電流源ＰＭＯＳトランジスタＡＰのゲート電圧（Ｖｐ）と電流源ＮＭＯＳトランジスタＡＮのゲート電圧（Ｖｎ）は、出力Ｆｏｕｔの発振周波数が電圧依存性を有するように、電流源制御回路Ｃ２で、それぞれ制御される。
【００４４】
温度依存を有する定電圧生成回路Ｃ１は、電源電位（Ｖｄ）が供給される電源線に接続されたソースを有するダイオード接続されるＰＭＯＳトランジスタＱＰ１ａ及びＱＰ１ｂと、ＰＭＯＳトランジスタＱＰ１ｂのドレインと基準電位（Ｖｓ）が供給される基準線との間に接続されるＮＭＯＳトランジスタＱＮ１と、を備える。また、電圧生成回路Ｃ１は、基準電位（Ｖｓ）が供給される基準線に接続されたソースを有するダイオード接続されるＮＭＯＳトランジスタＱＮ２ａ及びＱＮ２ｂと、ＮＭＯＳトランジスタＱＮ２ｂのドレインと電源電位（Ｖｄ）が供給される電源線との間に接続されるＮＭＯＳトランジスタＱＰ２と、を備える。
【００４５】
ＮＭＯＳトランジスタＱＮ１は、長チャネルのトランジスタであり、ゲートに電位（Ｖｍｎ）が供給され、実効抵抗を構成する。ＰＭＯＳトランジスタＱＰ２は、長チャネルのトランジスタであり、ゲートに電位（Ｖｍｐ）が供給され、実効抵抗を構成する。電圧生成回路Ｃ１のノードＮ１１は電流源制御回路Ｃ２のＰＭＯＳトランジスタＱＰ１２のゲートに接続され、ゲート電圧（ＶＳｍｉｄ）を供給する。また、電圧生成回路Ｃ１のノードＮ１２は電流源制御回路Ｃ２のＮＭＯＳトランジスタＱＮ１１のゲートに接続され、ゲート電圧（ＶＤｍｉｄ）を供給する。
【００４６】
電流源制御回路Ｃ２は、電圧依存性を強調させるための回路であり、電源電位（Ｖｄ）が供給される電源線に接続されソースを有するダイオード接続されたＰＭＯＳトランジスタＱＰ１１と、ＰＭＯＳトランジスタＱＰ１１のドレイン（ノードＮ１）と基準電位（Ｖｓ）が供給される基準線との間に接続され、ゲートにゲート電圧（ＶＤｍｉｄ）を受けるＮＭＯＳトランジスタＱＮ１１と、を備える。また、電圧生成回路Ｃ２は、基準電位（Ｖｓ）が供給される基準線に接続されソースを有するダイオード接続されたＮＭＯＳトランジスタＱＮ１２と、ＮＭＯＳトランジスタＱＮ１２のドレイン（ノードＮ２）と電源電位（Ｖｄ）が供給される電源線との間に接続され、ゲートにゲート電圧（ＶＳｍｉｄ）を受けるＰＭＯＳトランジスタＱＰ１２と、を備える。ノードＮ１は、リングオシレータＲＯ２の電流源ＮＭＯＳトランジスタＡＮのゲートにゲート電圧（Ｖｎ）を供給する。ノードＮ２は、リングオシレータＲＯ２の電流源ＰＭＯＳトランジスタＡＰのゲートにゲート電圧（Ｖｐ）を供給する。
【００４７】
電流源制御回路Ｃ２の出力電圧Ｖｎは、電源電圧（Ｖｄ）をＰＭＯＳトランジスタＱＰ１１のダイオードの順方向電圧（ＶＢＥ）相当程度低い電圧にシフトした値となる。このＶｎを電流源ＮＭＯＳトランジスタＡＮのゲート電圧として与えると、電源電圧が例えば０．８Ｖ〜１．２Ｖに変化した時に、Ｖｎは０．２Ｖ〜０．５Ｖ（電源電圧の１／２以下）に変化するので、電流の電圧依存が強調される。この理由は、ゲート電圧の低い領域では電流の電圧依存性が大きくなるためである。また、電流源制御回路Ｃ２と電流源ＰＭＯＳトランジスタＡＰとの関係も同様である。電流源制御回路Ｃ２の出力電圧Ｖｐは、基準電圧（Ｖｓ）をＮＭＯＳトランジスタＱＮ１２のダイオードのＶＢＥ相当程度高い電圧にシフトした値となる。このＶｐ（電源線圧の１／２以上）を電流源ＰＭＯＳトランジスタＡＰのゲート電圧として与えると、電流の電圧依存が強調される。この理由は、ゲート電圧の高い領域では電流の電圧依存性が大きくなるためである。すなわち、リングオシレータＲＯ２は、電圧依存性を有するリングオシレータ、または、電圧依存性を強調した電流源制御のリングオシレータと見做すことが出来る。
【００４８】
電圧生成回路Ｃ１の出力電圧（ＶＳｍｉｄ）および出力電圧（ＶＤｍｉｄ）は温度依存性を持つ。ＶＳｍｉｄ、ＶＤｍｉｄの変調はそれぞれ長チャネルＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１１の実効抵抗値を変化させ、その結果、電源電圧の低電圧変換の程度を変化させる。出力電圧ＶＳｍｉｄ、ＶＤｍｉｄの温度依存性を電圧生成回路Ｃ１により調整することで、リングオシレータＲＯ２の発振周波数が、温度依存性を示さないように調整することが可能であり、リングオシレータＲＯ２の発振周波数の電圧依存性を所望の状態に調整することができる。すなわち、電圧生成回路Ｃ１が発生するゲート電圧ＶＳｍｉｄ及びＶＤｍｉｄは、リングオシレータＲＯ２の発振周波数が温度依存性を示さないよう調整するとともに、電流源制御回路Ｃ２の発生するゲート電圧Ｖｐ及びＶｎは温度に依存して調整する。
【００４９】
図９は、図７の第２モニタ回路ＭＯＮ２Ｔの出力値の特性を説明する図である。図９に示す通り、第２モニタ回路ＭＯＮ２Ｔは、所定の温度、電圧での出力値が半導体１００のプロセス仕上がりに依存する。すなわち、リーク電流が小さく、しきい値が高い半導体チップでは、その出力値は小さくなる。一方、リーク電流が大きく、しきい値が低い半導体チップでは、その出力値は大きくなる。図８に示す第２モニタ回路ＭＯＮ２Ｖの出力値の特性も、図９と同様の出力値の特性を有する。しかし、第２モニタ回路ＭＯＮ２ＴおよびＭＯＮ２Ｖの回路構成自体が簡単で小さな面積で実現できる。図７及び図８に示した構成例によれば、第１モニタ回路を監視する第２モニタ回路が小面積に実現でき、その結果、高信頼な半導体装置１００を低コストに実現できる効果がある。
【００５０】
図１０は、実施例に係る半導体システムの全体構成を示すブロック図である。半導体システムＳＹＳは、半導体装置１００と、オフチップ不揮発記憶１４と、を有する。図１０に示されるような構成により、図１のモニタ部１を半導体システムＳＹＳに設けることが可能である。
【００５１】
半導体装置１００は、デジタル回路部（ＤＣＫＴ）１０１、アナログ回路部（ＡＣＫＴ）１０２、半導体装置１００の入出回路とされる入出力回路部（Ｉ／ＯＣＫＴ）１０３、揮発性記憶装置（ＭＥＭ）１０４の各ブロックに加えて、第１モニタ回路（ＭＯＮ１）１１と、第１モニタ回路１１を含むオンチップ補正回路（ＣＡＬ）１３、第２モニタ回路（ＭＯＮ２）１２、オンチップ確認回路（ＣＨＫ）１５が設けられる。半導体装置１００内の各回路（１１、１２、１３、１５、１０１―１０３）は、バス１０５を介して相互に接続される。デジタル回路部（ＤＣＫＴ）１０１は、たとえば、中央処理装置ＣＰＵやデジタルシグナルプロセッサＤＳＰ等を含む。アナログ回路部（ＡＣＫＴ）１０２は、たとえば、アナログデジタル変換回路（ＡＤＣ）等を含む。揮発性記憶装置（ＭＥＭ）１０４は、たとえば、中央処理装置ＣＰＵやデジタルシグナルプロセッサＤＳＰ等のデータ処理装置の一時データ記憶領域として利用されるスタチックランダムアクセスメモリ（ＳＲＡＭ）を含む。
【００５２】
半導体装置１００内の各回路（１１、１２、１３、１５、１０１―１０３）は、電源電位ＶＤＤと参照電位ＶＳＳとを受ける様に構成されている。また、アナログ回路部１０２と第１モニタ１１とは、さらに、アナログ向けの電源電位ＶＣＣＡやアナログ向けの参照電位ＶＳＳＡを受ける様に構成されている。また、入出力回路部１０３は、入出力回路向けの電源電位ＶＣＣＱを受けるように構成される。
【００５３】
オフチップ不揮発記憶回路（ＮＶＭ）１４は、半導体装置１００に、入出力（Ｉ／Ｏ）回路部１０３を介して接続される。オフチップ不揮発記憶回路１４は、フラッシュメモリなどの不揮発性記憶装置などで構成される。
【００５４】
図１１は、実施例に係る処理フローを説明する図である。
【００５５】
半導体装置１００に対して、出荷前には、通常の品質保証テストが実施される（ステップＳ１）。必要に応じて、第１モニタ回路（ＭＯＮ１）の絶対値のトリミングを実施する（ステップＳ２）。第１モニタ回路（ＭＯＮ１）内蔵の絶対値精度獲得回路（ＡＶＰＣＫＴ）１１２で十分な絶対値精度が得られる場合、ステップＳ２のトリミングは不要である。
【００５６】
出荷後には、半導体装置１００はオフチップ不揮発記憶回路（ＮＶＭ）１４とともに、半導体システムＳＹＳに実装される。次に、第２モニタ回路（ＭＯＮ２）１２の絶対値の補正を実施か否かを判断する（ステップＳ４）。ステップＳ４において、第２モニタ回路（ＭＯＮ２）１２の絶対値の補正を実施する場合（Ｎｏ）、ステップＳ５へ遷移する。ステップＳ５において、第２モニタ回路（ＭＯＮ２）１２の絶対値の補正は、第１モニタ回路（ＭＯＮ１）の出力値１１ａを用いて行うため、補正に利用する補正情報１３ａが取得され、（ステップＳ５１）、取得された補正情報１３ａはオフチップ不揮発記憶回路（ＮＶＭ）１４に書き込まれる（ステップ５２）。
【００５７】
ステップＳ４において、第２モニタ回路（ＭＯＮ２）１２の絶対値の補正を実施しない場合（Ｙｅｓ）およびステップＳ５の実施後、以下の３つの動作が並列に行われる。
【００５８】
（１）半導体チップ１００の通常動作（ステップＳ６）
（２）第２モニタ回路（ＭＯＮ２）１２による第１モニタ回路（ＭＯＮ１）１１の正常動作の確認（ステップＳ７、ステップＳ９）
（３）第１モニタ回路（ＭＯＮ１）１１による半導体装置１００の温度または電圧の監視（ステップＳ８、ステップＳ１０）
上記（２）は、オンチップ確認回路（ＣＨＫ）１５によって行われ、その動作の頻度は低くてもよい。たとえば、半導体装置１００のリセット後に、一度実施するなどでよい。
【００５９】
上記（２）または（３）で異常が検知された場合（ステップＳ９、Ｓ１０においてＮｏの場合）は異常発生の外部への通知１５ｏなど、所定の処理を行う（ステップ１１）。ステップＳ９、Ｓ１０においてＹｅｓの場合、ステップＳ７、Ｓ８へ遷移する。
【００６０】
図１２はステップＳ１、Ｓ２の実施方法を説明する図であり、図１３はステップＳ５の実施方法を説明する図である。図１２に示すように、半導体装置１００の出荷前テスト時において、テスタＴＳＴを用いて、第１モニタ回路（ＭＯＮ１）１１の出力値の高精度な絶対値のトリミングを実施する。図１３に示すように、半導体装置１００の市場での実使用時において、第１モニタ回路（ＭＯＮ１）１１を含むオンチップ補正回路（ＣＡＬ）１３により、第２モニタ回路（ＭＯＮ２）１２の出力値の絶対値補正のための補正情報１３ａを取得して、出荷後に半導体システムＳＹＳに実装されるオフチップ不揮発記憶回路（ＮＶＭ）１４に、補正情報１３ａを書き込む。
【００６１】
図１４は、オンチップ確認回路の動作フローを説明する図である。図３の第１モニタ回路ＭＯＮ１ａと図７の第２モニタ回路ＭＯＮ２Ｔとを用いた場合のオンチップ確認回路１５の確認または判断フローである。ステップＳ２１では、オンチップ確認回路１５は、第２モニタ回路ＭＯＮ２Ｔにより温度Ｔ２を取得する。温度Ｔ２は、オフチップ不揮発記憶回路（ＮＶＭ）１４に格納された補正情報１３ａを用いて、第２モニタ回路ＭＯＮ２Ｔの出力値を温度に補正した値である。次に、オンチップ確認回路１５は、ステップＳ２１の実行から所定時間内（たとえば、１秒）に第１モニタ回路ＭＯＮ１ａにより温度Ｔ１を取得する(ステップＳ２２)。ステップＳ２２の後、オンチップ確認回路１５は、ステップＳ２３を実施する。ステップＳ２３では、ステップＳ２１，Ｓ２２で取得した温度Ｔ１、Ｔ２が所定の温度範囲内か否かを、次式に従って判断する。
【００６２】
−ＥｒｒＴ＜（（Ｔ２／Ｔ１）−１）＜ＥｒｒＴ
ここで、−ＥｒｒＴはあらかじめ決めた所定の温度の範囲の下限値を示す値である。ＥｒｒＴはあらかじめ決めた所定の温度の範囲の上限値を示す値である。
【００６３】
ステップＳ２３において、温度Ｔ１、Ｔ２が所定の温度範囲内にある場合（Ｙｅｓ）、第１モニタ回路ＭＯＮ１ａと第２モニタ回路ＭＯＮ２Ｔとも、正常な動作を行っていると判断する。一方、ステップＳ２３において、温度Ｔ１、Ｔ２が所定の温度範囲以外の場合（Ｎｏ）、第１モニタ回路ＭＯＮ１ａと第２モニタ回路ＭＯＮ２Ｔとのどちらか一方が異常であると判断する。
【００６４】
なお、ステップＳ２１−Ｓ２５は、専用の回路により構成しても良いし、ＣＰＵ等によるソフトウエアで実現しても良い。
【００６５】
図１５は、オンチップ確認回路の動作フローを説明する図である。図４の第１モニタ回路ＭＯＮ１ｂと図８の第２モニタ回路ＭＯＮ２Ｖとを用いた場合のオンチップ確認回路１５の確認または判断フローである。ステップＳ３１では、オンチップ確認回路１５は、第２モニタ回路ＭＯＮ２Ｖにより電圧Ｖ２を取得する。電圧Ｖ２は、オフチップ不揮発記憶回路（ＮＶＭ）１４に格納された補正情報１３ａを用いて、第２モニタ回路ＭＯＮ２Ｖの出力値を電圧に補正した値である。次に、オンチップ確認回路１５は、ステップＳ３１の実行から所定時間内（たとえば、１秒）に第１モニタ回路ＭＯＮ１ｂにより電圧Ｖ１を取得する(ステップＳ３２)。ステップＳ３２の後、オンチップ確認回路１５は、ステップＳ３３を実施する。ステップＳ３３では、ステップＳ３１，Ｓ３２で取得した電圧Ｖ１、Ｖ２が所定の電圧範囲内か否かを、次式に従って判断する。
【００６６】
−ＥｒｒＶ＜（（Ｖ２／Ｖ１）−１）＜ＥｒｒＶ
ここで、−ＥｒｒＶはあらかじめ決めた所定の電圧の範囲の下限値を示す値である。ＥｒｒＶはあらかじめ決めた所定の電圧の範囲の上限値を示す値である。
【００６７】
ステップＳ３３において、電圧Ｖ１、Ｖ２が所定の温度範囲内にある場合（Ｙｅｓ）、第１モニタ回路ＭＯＮ１ｂと第２モニタＭＯＮ２Ｖとも、正常な動作を行っていると判断する。一方、ステップＳ３３において、電圧Ｖ１、Ｖ２が所定の電圧範囲以外の場合（Ｎｏ）、第１モニタ回路ＭＯＮ１ｂと第２モニタ回路ＭＯＮ２Ｖとのどちらか一方が異常であると判断する。
【００６８】
なお、ステップＳ３１−Ｓ３５は、専用の回路により構成しても良いし、ＣＰＵ等によるソフトウエアで実現しても良い。
【００６９】
図１６は、第１および第２モニタ回路が温度モニタ回路である場合の補正情報を説明する図である。たとえば、図７に示す第２モニタ回路ＭＯＮ２Ｔの出力値Ｆｏｕｔ、すなわち、リングオシレータの発振周波数は、以下の式１に従う。
Ｆｏｕｔ = Ｃ１ * exp(−Ea/kT)        (式１)
ここで、Eaは温度依存性係数、kはボルツマン定数、Tは絶対温度である。Ｃ１は半導体チップごとにプロセス仕上がりに依存して異なる定数である。Eaは半導体チップに依らず、ほぼ一定の値を示す。図１６の（ａ）、（ｂ）、（ｃ）のグラフにおいて、横軸は第１モニタ回路ＭＯＮ１ａで得られた温度Ｔの逆数1/kTを示し、縦軸は第２モニタ回路ＭＯＮ２Ｔの出力値Ｆｏｕｔの対数（ｌｏｇ（Ｆｏｕｔ））を示している。また、領域Ｒは第２モニタ回路ＭＯＮ２Ｔの動作保証範囲以外の低温領域を示している。
【００７０】
図１６（ａ）は、第２モニタ回路ＭＯＮ２Ｔの絶対値の補正情報１３ａの取得の１回目の場合を示している。すなわち、第１モニタ回路ＭＯＮ１ａで得られた温度Ｔの逆数1/kTを横軸に、第２モニタ回路ＭＯＮ２Ｔの出力値Ｆｏｕｔの対数を縦軸として測定点１をプロットする。この測定点１を通過するように（式１）をフィッティングすることで、Ｃ１が得られる。線Ｌ１は、半導体装置１００の出荷時に想定した第２モニタ回路ＭＯＮ２Ｔの温度依存性exp(−Ea/kT)の傾きで、測定点１を通る線を示している。
【００７１】
図１６（ｂ）は、第２モニタ回路ＭＯＮ２Ｔの絶対値の補正情報１３ａの取得の２回目の場合を示している。図１６（ａ）と同様に、第１モニタ回路ＭＯＮ１ａで得られた温度Ｔの逆数1/kTを横軸に、第２モニタ回路ＭＯＮ２Ｔの出力値Ｆｏｕｔの対数を縦軸として測定点２をプロットする。測定点２を追加して、得られた測定点１と測定点２の２点に対して、誤差最小となるように（式１）をフィッティングすることで、新たなＣ１が得られる。すなわち、半導体装置１００の出荷時に想定した第２モニタ回路ＭＯＮ２Ｔの温度依存性exp(−Ea/kT)の傾きで測定点１、測定点２の誤差最小となる線Ｌ２を求める。これにより、図１６（ａ）よりも精度が高いＣ１が得られる。
【００７２】
同様にして、図１６（ｃ）に示すように、第２モニタ回路ＭＯＮ２Ｔの絶対値の補正情報の取得のＮ回目の実施時には、得られたＮ個の打点に対して誤差最小となるように（式１）をフィッティングすることで、さらに精度が高いＣ１が得られる。すなわち、半導体装置１００の出荷時に想定した第２モニタ回路ＭＯＮ２Ｔの温度依存性exp(−Ea/kT)の傾きで測定点１、測定点２、・・・、測定点Ｎに対し誤差最小となる線Ｌｎを求める。これにより、図１６（ｂ）よりもさらに精度が高いＣ１が得られる。
【００７３】
このようにして、正確なＣ１を求めることにより、第２モニタ回路ＭＯＮ２Ｔの出力値（Ｆｏｕｔ）から、その時点での半導体装置１００の温度（Ｔ２）を比較的正確に求めることが可能となる。したがって、図１４で説明されたオンチップ確認回路１５の動作フローを用いることにより、第２モニタ回路ＭＯＮ２を用いた第１モニタ回路ＭＯＮ１の動作の監視を行うことが出来る。
【００７４】
図１７は、他のフィッティング方法を説明する図である。横軸および縦軸は、図１６と同様である。図１６では、Ｃ１を正確に求める方法を説明した。図１７では、第２モニタ回路ＭＯＮ２Ｔの絶対値の補正情報の取得のＮ回目実施時において、Ｃ１だけでなく、温度依存性係数Eaもフィッティング変数として、Ｎ個の打点に対して誤差最小となるように（式１）のフィッティングを行う。すなわち、測定点１から測定点Ｎに対し誤差最小となる線Ｌｎを求める。これにより、第２モニタ回路ＭＯＮ２Ｔの出力値（Ｆｏｕｔ）に対するより正確な補正情報１３ａを得ることが可能である。
【００７５】
図１８は、第１および第２モニタ回路が電圧モニタ回路である場合の補正情報を説明する図である。たとえば、図８に示す第２モニタ回路ＭＯＮ２Ｖの出力値Ｆｏｕｔ、すなわち、リングオシレータの発振周波数は、以下の式２に従う。
【００７６】
Ｆｏｕｔ = Ｄ１ * V^n          （式２）
ここで、Ｄ１は半導体チップごとにプロセス仕上がりに依存して異なる定数である。Vは電圧であり、V^nは、Vのｎ乗を示す。
【００７７】
図１６で説明された様に、式１のＣ１をフィッティングから得るのと同様に、式２のＤ１をフィッティングから得ることができる。図１８（ａ）、（ｂ）、（ｃ）の横軸は第１モニタ回路ＭＯＮ１ｂで得られた電圧Ｖの対数を示し、縦軸は第２モニタ回路ＭＯＮ２Ｖの出力値Ｆｏｕｔの対数（ｌｏｇ（Ｆｏｕｔ））を示している。
【００７８】
図１８（ａ）は、第２モニタ回路ＭＯＮ２Ｖの絶対値の補正情報１３ａの取得の１回目の場合を示している。すなわち、第１モニタ回路ＭＯＮ１ｂで得られた電圧Ｔの対数を横軸に、第２モニタ回路ＭＯＮ２Ｖの出力値Ｆｏｕｔの対数を縦軸として測定点１をプロットする。この測定点１を通過するように（式２）をフィッティングすることで、Ｄ１が得られる。線Ｌ１ｖは、半導体装置１００の出荷時に想定した第２モニタ回路ＭＯＮ２Ｖの電圧依存性V^nの傾きで、測定点１を通る線を示している。
【００７９】
図１８（ｂ）は、第２モニタ回路ＭＯＮ２Ｖの絶対値の補正情報１３ａの取得の２回目の場合を示している。図１８（ａ）と同様に、第１モニタ回路ＭＯＮ１ｂで得られた電圧Ｖの対数を横軸に、第２モニタ回路ＭＯＮ２Ｖの出力値Ｆｏｕｔの対数を縦軸として測定点２をプロットする。測定点２を追加して、得られた測定点１と測定点２の２点に対して、誤差最小となるように（式２）をフィッティングすることで、新たなＤ１が得られる。すなわち、半導体装置１００の出荷時に想定した第２モニタ回路ＭＯＮ２Ｖの電圧依存性V^nの傾きで測定点１、測定点２の誤差最小となる線Ｌ２ｖを求める。これにより、図１８（ａ）よりも精度が高いＤ１が得られる。
【００８０】
同様にして、図１８（ｃ）に示すように、第２モニタ回路ＭＯＮ２Ｖの絶対値の補正情報の取得のＮ回目の実施時には、得られたＮ個の打点に対して誤差最小となるように（式２）をフィッティングすることで、さらに精度が高いＤ１が得られる。すなわち、半導体装置１００の出荷時に想定した第２モニタ回路ＭＯＮ２Ｖの電圧依存性V^nの傾きで測定点１、測定点２、・・・、測定点Ｎに対し誤差最小となる線Ｌｎｖを求める。これにより、図１８（ｂ）よりもさらに精度が高いＤ１が得られる。
【００８１】
このようにして、正確なＤ１を求めることにより、第２モニタ回路ＭＯＮ２Ｖの出力値（Ｆｏｕｔ）から、その時点での半導体装置１００の電圧（Ｖ２）を比較的正確に求めることが可能となる。したがって、図１５で説明されたオンチップ確認回路１５の動作フローを用いることにより、第２モニタ回路ＭＯＮ２を用いた第１モニタ回路ＭＯＮ１の動作の監視を行うことが出来る。
【００８２】
図１９は、補正情報の更新の判定基準を説明する図である。図１９は、図１６及び図１８で説明した方法により定められる式１または式２と、新たに実施された第２モニタ回路ＭＯＮ２の絶対値の補正のための第１モニタ回路ＭＯＮ１の温度測定または電圧測定及び第２モニタ回路ＭＯＮ２の出力値の測定で得られた測定点との誤差Ｅｒｒに基づく判断基準を示している。図１９において、縦軸は前回までの近似線からの新たな測定点の誤差Ｅｒｒの値を示し、横軸は測定回数を示している。
【００８３】
前回までの近似線からの新たな測定点の誤差Ｅｒｒの値に対する判断は、例えば、クライテリアＣｒＡ及びクライテリアＣｒＢにより判断することが出来る。誤差Ｅｒｒの絶対値がクライテリアＣｒＡより小さい場合、例えば、測定回数がＮ−２，Ｎ−１、Ｎの場合、図１６及び図１８で求めた近似線式１または近似式２の更新を行わない事とする。これにより、不要に式の更新を実施することがなくなる効果がある。
【００８４】
一方、誤差Ｅｒｒの絶対値がクライテリアＣｒＢより大きい場合、例えば、測定回数がＮ＋１の場合、第１モニタ回路ＭＯＮ１または第２モニタ回路ＭＯＮ２の故障を疑う。ただし、近似線がほぼ安定した後に、この判断を行うのが良い。たとえば、過去に近似線式１または式２の更新を行わない回が所定回数あった後に、クライテリアＢを有効とする等である。これにより、定量的に第１モニタ回路ＭＯＮ１または第２モニタ回路ＭＯＮ２の故障判断を行うことができる効果がある。
【００８５】
図２０は、誤差Ｅｒｒの算出方法の一例を示す図である。図２０（ａ）、（ｂ）は、図１６で説明された、第１および第２モニタ回路が温度モニタ回路である場合を例として、誤差Ｅｒｒの算出方法を説明する。図２０（ａ）、（ｂ）において、図１６と同様に、横軸は第１モニタ回路ＭＯＮ１ａで得られた温度Ｔの逆数1/kTを示し、縦軸は第２モニタ回路ＭＯＮ２Ｔの出力値Ｆｏｕｔの対数（ｌｏｇ（Ｆｏｕｔ））を示している。
【００８６】
図２０（ａ）は、Ｎ−１回目までの近似線Ｌｎ−１に対して、Ｎ回目の測定点Ｎの誤差Ｅｒｒが小さい場合を示している。この場合、測定点Ｎが近似線Ｌｎ−１上にほぼ一致しており、誤差Ｅｒｒがほぼゼロの状態である。一方、図２０（ｂ）は、誤差Ｅｒｒが大きい場合を示している。この場合、第２モニタ回路ＭＯＮ２Ｔの出力値のＮ回目の測定点Ｎは、Ｎ−１回目までの近似線Ｌｎ−１から誤差Ｅｒｒの距離だけ離れている状態である。すなわち、誤差Ｅｒｒは、測定点ＮとＮ−１回目までの近似線Ｌｎ−１との間のかい離している距離として定義されている。
【００８７】
以上で説明された様に、温度または電圧の第２モニタ回路ＭＯＮ２の出力値に対する補正情報１３ａによる高精度化は、半導体装置１００及び半導体システムＳＹＳの出荷後において、半導体装置１００及び半導体システムＳＹＳの内部で行うことが出来るという効果がある。したがって、半導体装置１００の出荷前テスト時の第２モニタ回路ＭＯＮ２の出力値の絶対値の補正は不要であり、第２モニタ回路ＭＯＮ２の出力値の絶対値の補正についてのテストコストが低減できる。また、第１モニタ回路ＭＯＮ１1または第２モニタ回路ＭＯＮ２の故障判断を定量的に行うことが可能である。
【００８８】
（変形例）
図２１は、変形例に係る第２モニタ回路の出力値に対する補正情報の取得方法を説明する図である。図７に示した第２モニタ回路ＭＯＮ２Ｔは、ＰＭＯＳトランジスタＱＰ２のリーク電流の温度依存性を利用した温度モニタである。第２モニタ回路ＭＯＮ２Ｔの出力値において、温度の低い領域（図１６の領域Ｒ参照）の精度が得られないという課題がある。
【００８９】
図２１（ａ）は、縦軸にリーク電流（Ｉｌｅａｋ）とし、横軸に温度Ｔの逆数1/kTとして、ＰＭＯＳトランジスタＱＰ２のリーク電流（ＩＬ（ＧＰ２１）の特性を示している。なお、図２１（ａ）において、Ｔ（Ｌｏｗ）は低い温度、Ｔ（Ｈｉｇｈ）は高い温度、Ｒａは温度モニタに適した領域を示している。
【００９０】
図２１（ａ）に示されるように、第２モニタ回路ＭＯＮ２Ｔとしては、温度依存性が大きいサブスレッシュホールド電流Ｉｓｕｂを利用しているが、ＰＭＯＳトランジスタＱＰ２のリーク電流（ＩＬ（ＱＰ２１）は温度にほとんど依存しないオフセット電流Ｉｏｆも持っている。オフセット電流Ｉｏｆは、例えば、ゲート電流、接合電流などである。従って、温度が低い領域(<温度Tcrit)では、温度とリーク電流との関係がexp(−Ea/kT)からかい離して、精度が得られない。温度Tcritは、サブスレッシュホールド電流Ｉｓｕｂが支配的となる決定的な温度(クリティカルな温度)または所定の温度などという事もできる。
【００９１】
変形例では、図２１（ｂ）に示すように、半導体装置１００のアクティビティ（ＡＣ）が比較的高い状態で第２モニタ回路ＭＯＮ２Ｔの絶対値の補正を行うものである。図２１（ｂ）において、縦軸は半導体装置１００の内部温度（Ｔａ）であり、横軸は半導体装置１００のアクティビティ（ＡＣ）に相関する動作電力Ｐ（リーク電力を含む半導体装置の所定動作時の全電力）であり、線Ｌ１００は半導体装置１００の内部温度（Ｔａ）と動作電力Ｐとの関係を示している。線Ｌ１００で示されるように、半導体装置１００のアクティビティ（ＡＣ）に相関する動作電力Ｐと、半導体装置１００の内部温度（Ｔａ）における環境温度（Ｔｃ）からの上昇量とは正の相関がある。そのため、温度Ｔｃｒｉｔより高くなるアクティビティ（ＡＣ）の状態（ＡＣＨ）で、第２モニタ回路ＭＯＮ２Ｔの絶対値の補正情報１３ａの取得を行うのが良い。温度Ｔｃｒｉｔ以上の状態（>Ｔｃｒｉｔ）であることは、第１モニタ回路ＭＯＮ１ａにより確認することができる。
【００９２】
変形例によれば、第２モニタ回路ＭＯＮ２の絶対値の補正情報を正しく得ることができるので、高精度の第２モニタ回路ＭＯＮ２を得られる効果がある。
【００９３】
（第２モニタ回路の他の利用例)
第２モニタ回路ＭＯＮ２は、半導体装置１００の摩耗故障をモニタする累積ストレスモニタ回路としても利用することが可能である。例えば、図７に示される第２モニタ回路ＭＯＮ２Ｔにおいて、ＰＭＯＳトランジスタＱＰ２１に比例した発振周波数Ｆｏｕｔを発生させている。ここで、ＰＭＯＳトランジスタＱＰ２１のオフリーク電流は、温度の逆数の指数（exp（−Ｅａ０／ｋＴ））に比例する（Ｆｏｕｔ∝exp（−Ｅａ０／ｋＴ））。Ｅａ０はオフリーク電流特有の係数である。Ｅａを摩耗故障因子特有の係数とすると発振周波数Ｆｏｕｔは、以下の関係を有する。
【００９４】
（第２モニタ回路ＭＯＮ２Ｔの発振周波数Ｆｏｕｔ）q ∝ exp（−Ｅａ／ｋＴ）
ここで、Ｅａ=ｑ*Ｅａ０である。
【００９５】
すなわち、第２モニタ回路ＭＯＮ２Ｔの発振周波数Ｆｏｕｔをカウントすることにより、半導体装置１００の摩耗故障を予測することが可能である。
【００９６】
このように、第２モニタ回路ＭＯＮ２は、第1モニタ回路ＭＯＮ１の正常動作の判定および半導体装置１００の摩耗故障をモニタする累積ストレスモニタ回路としても利用することが出来るので、第２モニタ回路ＭＯＮ２が半導体チップ上に占める面積は、オーバーヘッドとなることはない。
【００９７】
また、第1モニタ回路ＭＯＮ１と第２モニタ回路ＭＯＮ２とを用いた短期的な半導体装置１００の動作保証だけでなく、第２モニタ回路ＭＯＮ２を半導体装置１００の摩耗故障をモニタする累積ストレスモニタ回路としても利用し、長期的な半導体装置１００の動作保証を行うことが可能になる。
【００９８】
実施例によれば、以下の１または複数の効果を得ることか出来る。
【００９９】
（１）第１モニタ回路ＭＯＮ１と第２モニタ回路ＭＯＮ２とは、互いに異なる原理に基づいて、温度または電圧の情報を生成する。このため、半導体装置１００の設計時、半導体装置１００の出荷時には見過ごしていた機能不具合をいずれかのモニタ回路が有していた場合でも、ユーザに対して何らかの異常が発生したことを通知することができる。
【０１００】
（２）上記（１）により、高信頼な半導体装置ないし高信頼な半導体システムを提供することが可能になる。
【０１０１】
（３）第１モニタ回路は、高精度に温度または電圧をモニタできるように設計時及び出荷前テスト時に調整されているので、半導体装置自身の温度または電圧の監視を高精度に行うことができ、その結果、高信頼の半導体装置及びそれを用いた半導体システムが得られる。
【０１０２】
（４）第２モニタ回路の出力値（１２ｂ）は、半導体装置１００の出荷後に半導体装置１００自身で取得する補正乃至校正情報（１３ａ、１４ａ）に基づいて、温度または電圧の絶対値を出力するように構成されている。そのため、絶対値の高精度化に関わる余分な回路を省略して小面積にできるとともに、絶対値の校正に関わる出荷前テストを省略できる。
【０１０３】
（５）上記（４）により、第１モニタ回路の正常動作を監視する第２モニタ回路を安価に実現できるという効果がある。
【０１０４】
（６）また、半導体装置１００がオンチップの不揮発記憶回路を持たない場合でも、半導体システムに設けられるオフチップの不揮発記憶回路１４を利用することが出来る。したがって、第２モニタ回路の出力値の絶対値の校正は、オフチップの不揮発記憶回路１４に記憶させた補正乃至校正情報（１３ａ、１４ａ）に基づいて行うことが出来るので、第２モニタ回路の高精度化できるという効果がある。
【０１０５】
（７）第２モニタ回路ＭＯＮ２は、第1モニタ回路ＭＯＮ１の正常動作の判定および半導体装置１００の摩耗故障をモニタする累積ストレスモニタ回路としても利用することが出来るので、第２モニタ回路ＭＯＮ２が半導体チップ上に占める面積は、オーバーヘッドとなることはない。
【０１０６】
（８）また、第1モニタ回路ＭＯＮ１と第２モニタ回路ＭＯＮ２とを用いた短期的な半導体装置１００の動作保証だけでなく、第２モニタ回路ＭＯＮ２を半導体装置１００の摩耗故障をモニタする累積ストレスモニタ回路としても利用し、長期的な半導体装置１００の動作保証を行うことが可能になる。
【０１０７】
（９）上記（８）により、さらに高信頼な半導体装置ないし高信頼な半導体システムを提供することが可能になる。
【０１０８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【０１０９】
１：モニタ部、１１：第１モニタ回路（ＭＯＮ１）、１２：第２モニタ回路（ＭＯＮ２）、１３：オンチップ補正回路（ＣＡＬ）、１４：不揮発性メモリ（ＮＶＭ）、１５：オンチップ確認回路（ＣＨＫ）、１００：半導体装置、ＳＹＳ：半導体システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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