(57)【要約】      （修正有）【課題】グローバルシャッタ型画素の読み出し雑音を抑圧する固体撮像装置を提供する。【解決手段】トップ基板には、フォトダイオード１と、このフォトダイオードから信号電荷が転送されるフローティングディフュージョン部４に接続された読み出しトランジスタ５を、ボトム基板には、読み出しトランジスタの出力をゲート部に入力する時間電圧変換トランジスタ１１、１２と、電圧に変換された信号電圧を保持する信号蓄積部１３、１４とを有する。読み出しトランジスタ５のソースに第１のランプ電圧を印加しソース電圧がチャネル電圧より小さくなり電流が流れ始めドレイン電圧が変化するまでの変換時間を決定し、この変換時間を時間電圧変換トランジスタ１１、１２のソースに入力される第２のランプ電圧で電圧信号に戻す。【選択図】図１
2019213174.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に入射光を光電変換する光電変換手段とこの光電変換手段から出力される電圧信号を時間に変換する電圧時間変換手段とこの電圧時間変換手段により時間に変換された時間信号を電圧信号に戻す時間電圧変換手段とこの時間電圧変換手段により変換された電圧信号を保持する電圧保持手段とこの電圧保持手段に保持された電圧信号を読み出す信号読み出し手段を有する光電変換信号保持画素を持つことを特徴とする固体撮像装置
【請求項２】
前記光電変換信号保持画素を複数配列した画素領域を有する固体撮像装置において、電圧時間変換手段と時間電圧変換手段を前記複数の光電変換信号保持画素で同時に行うことを特徴とする請求項１に記載のグローバルシャッタ型の固体撮像装置
【請求項３】
前記光電変換手段から出力される電圧信号を増幅する増幅手段に、時間的に電圧が変化する第1のランプ電圧を入力する電圧時間変換手段を有することを特徴とする請求項1及び2記載の固体撮像装置
【請求項４】
第1のランプ電圧が複数配列された前記画素領域の外部より供給されることを特徴とする請求項2及び3記載の固体撮像装置
【請求項５】
前記電圧時間変換手段から出力される時間信号を第2のランプ電圧により電圧信号に変換する時間電圧変換手段を有することを特徴とする請求項1，2、3および4記載の固体撮像装置
【請求項６】
第2のランプ電圧が複数配列された前記画素領域の外部より供給されることを特徴とする請求項1，2，3、4及び5記載の固体撮像装置
【請求項７】
半導体基板上に入射光を光電変換する光電変換手段とこの光電変換手段から出力される電圧信号を時間に変換する電圧時間変換手段とこの電圧時間変換手段により時間に変換された時間信号をデジタル信号に変換する時間デジタル変換手段とこの時間デジタル変換手段により変換されたデジタル信号を保持するデジタル信号保持手段とこのデジタル信号保持手段に保持されたデジタル信号を読み出すデジタル信号読み出し手段を有する光電変換デジタル信号保持画素を持つことを特徴とする固体撮像装置
【請求項８】
前記光電変換デジタル信号保持画素を複数配列した画素領域を有する固体撮像装置において、電圧時間変換手段と時間デジタル変換手段を前記複数の光電変換デジタル信号保持画素で同時に行うことを特徴とする請求項１に記載のグローバルシャッタ型の固体撮像装置
【請求項９】
前記光電変換手段から出力される電圧信号を増幅する増幅手段に、時間的に電圧が変化する第1のランプ電圧を入力する電圧時間変換手段を有することを特徴とする請求項7及び8記載の固体撮像装置
【請求項１０】
第1のランプ電圧が複数配列された画素領域の外部より供給されることを特徴とする請求項7，8及び9記載の固体撮像装置
【請求項１１】
前記電圧時間変換手段から出力される時間信号を画素領域外部より供給されるエンコード信号によりデジタル信号に変換する時間デジタル変換手段を有することを特徴とする請求項7，8，9および10記載の固体撮像装置
【発明の詳細な説明】
【背景技術】
【０００１】
複数の画素が行列二次元上に配列されているCMOSイメージセンサは一般に、列(low)ごとに信号蓄積時間が異なるローリングシャッタ動作を行う。列の複数の画素信号を行（column）方向に配された垂直信号線を通し読み出すからである。ローリングシャッタ動作の問題点は、信号蓄積時間が列ごとに異なることによって生じる撮像面内の同時性がないことである。具体的には移動している物体を撮像すると再生画像に歪みが生じることである。特に高速に動く物体を捉えるときに問題になる。高速に回転する扇風機の羽根を撮像するときが良い例である。
撮像面内で信号蓄積時間が同じである動作をグローバルシャッタ動作という。グローバルシャッタ動作をするCMOSイメージセンサは下記のように過去にいくつか提案がある。
【０００２】
従来技術を図をもって説明する。図17は、公知文献1(P2002-344809A)の中に示されている図である。感光画素Aの部分は、フォトダイオードPDや読み出しトランジスタM4等を持ったローリングシャッタ型CMOSイメージセンサと同じ画素構成部分である。雑音信号電荷ホールド画素Bはグローバルシャッタ動作のための構成部分で、雑音電荷や信号電荷を一時保持するホールド容量CH1、CH2や読み出しトランジスタM10、M13等を持っている。ここでは、信号電荷だけでなく雑音電荷も一時保持するため、2つのホールド容量を持つ構成になっている。感光画素Aの部分の最大の雑音はリセットトランジスタM2のスイッチングで発生するリセットkTC雑音である。kはボルツマン定数、Tは絶対温度、Cは容量値である。電荷領域で√(kTCfd)、電圧領域で√(kT/Cfd)の雑音を発生する。Cfdは電荷を検出する部分の容量である。信号電荷と雑音電荷を２つのホールド容量に別々に蓄積し、画素は二次元上に配列されたセンサ面から外部に読み出したのち引き算することにより前記リセットkTC雑音を抑圧する。
グローバルシャッタ動作をするイメージセンサは感光画素Aと雑音信号電荷ホールド画素Bからなる画素を行列二次元上に配列する。リセットkTC雑音やフォトダイオードで光電変換され蓄積された信号電荷をほぼ同時刻に読み出しトランジスタM4を通して雑音/信号ホールド容量CH1、CH2に転送する。2次元状に配列された画素全部で信号電荷の蓄積時間が同じになる。このようにして二次元状に配列された複数の画素のフォトダイオードの感光時間が同じ時間になるグローバルシャッタ型センサを実現できる。その後順次、雑音/信号電荷ホールド容量の雑音／信号を列ごとに順次読みだしていく。なお、公知文献１では感光画素Aと雑音信号電荷ホールド画素Bは同一基板上に形成されている。
【０００３】
公知文献１のグローバルシャッタ型画素構成は下記の問題がある。
信号電荷や雑音電荷を一時蓄積するホールド容量CH1、CH2にも、わずかではあるが入射光が漏れて光感度があることである。入射光の光感度があるのはフォトダイオードのみでほかの部分は入射光に感度がないことが理想である。ホールド容量CH1、CH２とフォトダイオードPDとの感度の比をParaitic  Light  Sensitivity（PLS）という。PLSの最も要求の厳しい応用はデジタルカメラで目標値は-160dBである。感光画素Aと雑音信号電荷ホールド画素Bを同じ基板上に形成した場合はPLS-160dBは実現できない。
参考文献2( ITE Trans. on MTA Vol,4, No.2,pp129-135(2016))に上下2層の基板で画素を形成し、ローリングシャッタと同じ回路である感光画素Aと雑音信号電荷ホールド画素Bを別々の基板に作りこめばPLS-160dBは実現できることが示されている。図18にその構造図を示す。フォトダイオード、転送トランジスタ、読み出しトランジスタおよび選択トランジスタを含む上部基板（TopSubstrate）と、負荷トランジスタ、ホールド容量および外部出力回路等からなる下部基板（BottomSubstrate）をMicroBumpというコンタクト構造で画素ごとに感光画素Aと雑音信号電荷ホールド画素Bを電気的に接続している。上部基板の画素は裏面照射型である。上記の問題は2層の積層型画素構造で解決できる。
なお、公知文献２の画素は、一つの画素に4つのフォトダイオードを持つ構造で構成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】P2002-344809A
【非特許文献】
【０００５】
【非特許文献１】ITE Trans. on MTA Vol,4, No.2,pp129-135(2016)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来技術の課題は、ソースフォロア動作する読み出しトランジスタM4の読み出し雑音である。  読み出し雑音が読み出しトランジスタM4の熱雑音を全周波数帯域で積分したもので決まっているとすると、読み出し雑音は出力につながっている容量の平方根に反比例する。（熱雑音の発生源であるトランジスタM4の相互コンダクタンスgmの値には無関係になる。）ローリングシャッタ型のCMOSイメージセンサでは、読み出しトランジスタM4は垂直信号線に結線している。垂直信号線は、行方向に配列された画素すべてに接続いるため非常に大きな容量値を持っている。一方、グローバルシャッタ画素では、読み出しトランジスタM4は雑音/信号電荷ホールド容量CH1、CH2に接続している。グローバルシャッタ画素のCH1、CH2は一つの画素内にあるため小さな容量値となる。垂直信号線と信号蓄積容量CH1,CH2の容量値の差がローリングシャッタ型のCMOSセンサとグローバルシャッタ型のセンサの雑音の差になる。具体的な数字で比較する。垂直信号線の容量は画素数やイメージサイズに依存するが、1pF程度である。グローバルシャッタ画素のCH1,CH2の容量が画素サイズに依存するが、10fF程度である。その容量の違いは約100倍になる。雑音はその平方根に反比例するので、10倍の差になる。グローバルシャッタ画素にすると、読み出しトランジスタの読み出し雑音は従来のローリングシャッタ型CMOSセンサの約10倍になる。
【課題を解決するための手段】
【０００７】
前述（従来のソースフォロア構成では読み出しトランジスタの出力につながっている容量のみで雑音が決まるため雑音を小さくするためには大きな容量が必要になり小さい画素内部に作るには限界がある。
前記読み出しトランジスタのソースに第１のランプ電圧を印加しソース電圧がチャネル電圧より小さくなり電流が流れ始めドレイン電圧が変化するまでの変換時間を決める電圧時間変換回路と、前記変換時間を第2のランプ電圧で電圧信号に戻す時間電圧変換回路を用いることに前記読み出し雑音を抑圧することができる。
ソース電圧の変化分に対するドレイン電圧の変化分をゲインGとすると、雑音が1/√Gに抑圧されるからである。これを簡単に計算する。
抵抗（トランジスタの1/gmを含む）による熱雑音はそれに接続される容量Cによってのみ決まり電荷領域で√(kTC)、電圧領域で√(kT/C)になる。トランジスタの場合は強反転領域では2/3、弱反転領域は1/2の係数がつくがここではそれは重要ではない。電圧領域で雑音を抑えようとすると大きな容量が必要となるが、画素のような小さい領域には大きな容量を作ることはできない。
反転増幅回路の出力に負荷容量Cがついた回路を検討する。入力信号電圧Viとトランジスタの雑音電圧vnともに増幅されるので通常なら信号と雑音の比（S/N比）は増幅前と増幅後で変わることはない。しかし、CMOSイメージセンサの電荷検出部で状況が異なる。電荷検出期間の間は入力信号電圧は変化しない、すなわちDCの信号である。一方、トランジスタの雑音は単位帯域あたり√((8/3)kT/gm)の雑音を持っている。
出力電圧Voは  
Vo=Vi*(gm*RL)＋√((2/3)*gm*RL)*√(kT/C)
となる。
Vo/(gm*RL)=Vi＋√(2/3)√(kT/(C*gm*RL))
と変形すると、Viと雑音の関係は、負荷容量がC  →  C*gm*RLに増加していることになる。（ここでは√(2/3)の係数は重要ではないので無視している。）
増幅ゲインG=gm*RLとすればよくわかる。画素のように小さい領域で等価的に容量を大きくするには電圧増幅することが有力であることが判った。
前記時間電圧変換回路の代わりにシングルスロープ型のAD変換回路を使うことも有力である。
【発明の効果】
【０００８】
前記読み出しトランジスタのソースに第１のランプ電圧を印加しソース電圧がチャネル電圧より小さくなり電流が流れ始めドレイン電圧が変化するまでの変換時間を決める電圧時間変換回路と、前記変換時間を第2のランプ電圧で電圧信号に戻す時間電圧変換回路を用いることに前記読み出し雑音を抑圧することができる。
感光画素読み出しトランジスタ5をスイッチとして使い、FD容量4の電圧を第1のランプ電圧を用いることにより時間に変換する方法を用いると、感光画素読み出しトランジスタの雑音が抑圧できる。変換された時間を第2のランプ電圧で電圧信号に戻すことにより、雑音の小さいグローバルシャッタCMOSセンサが実現できる。
時間を電圧に戻すとき、雑音容量信号容量に電圧を書き込みOFFし、保持する時新たな雑音が発生するが、その前にゲインを上げるとその問題はなくなる。ゲインを上げる方法は、第2のランプ電圧の振幅を上げる、すなわち電圧変化を急にすることで実現できる。
また、
電圧を時間に変換後デジタル変換する方法なら、時価を電圧に変化する雑音は存在しなくなるので、有効である。
【図面の簡単な説明】
【０００９】
【図１】本発明の第1の実施例の回路図
【図２】本発明の第1の実施例のタイミングチャート
【図３】本発明に用いるセンサ基板構造
【図４】本発明に用いる感光画素の断面構造例
【図５】本発明の第2の実施例の回路図
【図６】本発明の第2の実施例のタイミングチャート
【図７】本発明の第3の実施例の回路図
【図８】本発明の第3に実施例のタイミングチャート
【図９】本発明の第4の実施例の回路図
【図１０】本発明の第5の実施例の上部基板回路
【図１１】本発明の第5の実施例の下部基板回路
【図１２】本発明の第5の実施例のタイミングチャート
【図１３】本発明の第6の実施例の回路図
【図１４】本発明の第6の実施例のタイミングチャート
【図１５】本発明の第7の実施例
【図１６】メモリのセンスアンプの一例
【図１７】公知文献１（P２００２ー３４４８０９A図１）
【図１８】公知文献２（ＩＴＥ  Ｔｒａｎｓ．  ｏｎ  ＭＴＡ  Ｖｏｌ，４，  Ｎｏ．２（２０１６）  Ｆｉｇ．２  ）
【実施例】
【００１０】
第1の実施例の回路構成を図1に示す。上部基板に形成される感光画素Aは、フォトダイオード１、電子シャッタトランジスタ２、転送トランジスタ３、FD容量４、リセットトランジスタ６、および感光画素読み出しトランジスタ５より構成されている。下部基板に形成される雑音信号電荷ホールド画素Bは、負荷スイッチトランジスタ７、画素読み出し容量８、雑音選択トランジスタ９、信号選択トランジスタ１０、雑音時間電圧変換トランジスタ１１、信号時間電圧変換トランジスタ１２、雑音ホールド容量１３、信号ホールド容量１４、雑音読み出しトランジスタ１５、信号読み出しトランジスタ１６、雑音アドレストランジスタ１７、信号アドレストランジスタ１８、垂直雑音線２９―１、垂直信号線２９―２から成る。
感光画素読み出しトランジスタ５と負荷スイッチトランジスタ７は、上部基板と下部基板を電気的に結合するマイクロバンプ２８で電気的に接続されている。
【００１１】
図2に第1の実施例の駆動タイミングチャートを示す。感光画素A、雑音信号電荷ホールド画素Bともに、０V〜＋Vddの電圧で動作している。トランジスタはｎ−ｃｈなので、タイミングチャート上、上方向が高電圧（ON）、下方向が低電圧（OFF）となる。
まず時刻t1で電子シャッタトランジスタ２のゲート2’に電子シャッタパルス１０１を印加ON/OFFしフォトダイオード１内の電荷を排出する。この時刻から入射光により光電変換された信号電荷がフォトダイオードに蓄積開始する。負荷スイッチトランジスタ７のゲート7’に第1の負荷パルス１０２を印加すると同時にリセットトランジスタ６のゲート６’にリセットパルス１０３を印加しFD容量４の電荷を排出する。リセットトランジスタ６をOFFするとこのときFD容量端にはリセットトランジスタ6のON/OFFにより熱雑音（リセットkTC雑音）が発生する。
もう一度負荷トランジスタ７のゲート7’に第2の負荷パルス１０４を印加し感光画素読み出しトランジスタ５のドレイン5’を高電圧にした後感光画素読み出しトランジスタ５のソース19に第1の雑音ランプ電圧１０５を印加する。同時に雑音選択トランジスタ９のソースにつながるランプ入力端子２０に第２の雑音ランプ電圧１０６を印加する。感光画素読み出しトランジスタ５のソース19のソース電圧が観光画素読み出しトランジスタ５のゲート下のチャネル電位より小さくなるとドレイン５’に電荷が注入されその電位が急激に小さくなり雑音時間電圧変換トランジスタ１１がOFFすると、雑音ホールド容量13にこの時刻t2の第２の雑音ランプ電圧が書き込まれる。それはリセットトランジスタ6の熱雑音（リセットkTC雑音）に対応する電圧であることは明らかである。
【００１２】
しかる後時刻t3に転送トランジスタ３のゲート3’に転送パルス１０７を印加しフォトダイオード１内の信号電荷をFD容量4に転送する。負荷トランジスタ７のゲート７’に第３の負荷パルス１０８を印加し感光画素読み出しトランジスタ５のドレイン5’をふたたび高電圧にした後、感光画素読み出しトランジスタ５のソース19に第1の信号ランプ電圧１０９を印加する。同時に信号選択トランジスタ１０のソース端につながるランプ入力端子２０に第２の信号ランプ電圧１１０を印加する。感光画素読み出しトランジスタ５のソース19のソース電圧が感光画素読み出しトランジスタ５のゲート下のチャネル電位より小さくなるとドレイン５’に電荷が注入されその電位が急激に小さくなり信号時間電圧変換トランジスタ１２がOFFすると、信号ホールド容量14にこの時刻t5の第２の信号ランプ電圧が書き込まれる。
もし、信号電荷がZEROの場合は、時刻t5が時刻t4と一致し、信号ホールド容量にも雑音と同じ電圧が書き込まれる。後段の信号処理で信号から雑音を差し引くので信号がZEROの場合は、差分もZEROになる。
雑音電圧と信号電圧の書き込みは、雑音選択トランジスタ９、信号選択トランジスタ１０のそれぞれのゲート9’および10’に印加される雑音選択パルス１１１および信号選択パルス１１２により制御される。
【００１３】
図２では第2の雑音ランプ電圧１０６および第2の信号ランプ電圧１１０がランプ電圧が低い電圧から高い電圧に変化している。信号が大きくなるにつれて電圧が高くなることを意味する。これは下部基板に形成される雑音信号電荷ホールド画素Bはn-chなので、信号が小さいときはpn接合の逆バイアスが小さくpn接合の暗電流が小さくS/N比が良い。これは再生画像の画質が良いことを意味している。
この信号を反転させる場合は、第2の雑音ランプ電圧１０６および第2の信号ランプ電圧１１０をランプ電圧が高い電圧から低い電圧に変化させればいい。
時刻t１と時刻t３の間が入射光が光電変換された信号が蓄積される電子シャッタ時間である。以上の動作は行列二次元上に配列された複数の感光画素A/雑音信号電荷ホールド画素Bで同時に行われる。したがって感光画素Aでの信号蓄積時間は行列二次元に配列された画素で同じなので、グローバルシャッタが実現できる。
そののち、雑音ホールド容量１３に保持された雑音は雑音読み出しトランジスタ１５、雑音アドレストランジスタ１７を通じて垂直雑音線２９―１に、信号ホールド容量１４に保持された信号は信号読み出しトランジスタ１６、信号アドレストランジスタ１８を通じて垂直信号線２９―２に、読み出される。垂直雑音線２９―１、垂直信号線２９―２は、行方向に配された雑音信号電荷ホールド画素Bに共通になっているので、行方向を同時に読み出すことができない。ローリングシャッタ型のCMOSセンサと同じように順次一列ずつに読み出す。この動作は従来のローリングシャッタ型のCMOSセンサと同じなのでこの部分のタイミングチャートは割愛する。
【００１４】
感光画素Aと雑音信号電荷ホールド画素Bをそれぞれ行列二次元上に配列し上部基板（TopSubstrate）と下部基板（BottomSubstrate）をマイクロバンプ２８で結線したセンサの構成を図3に示す。感光画素Aを列方向に駆動する上部基板列駆動回路３０ー1、３０―2、感光画素画素Aを行方向に駆動する上部基板行駆動回路３１ー1、３１―2、雑音信号電荷ホールド画素Bを列方向に駆動する下部基板列駆動回路３２ー1、３２―2、下部基板画素Bを行方向に駆動する下部基板行駆動回路３３ー1、３３―2からなる。第1の雑音ランプ電圧１０５、第2の雑音ランプ電圧１０６、第1の信号ランプ電圧１０９、第2の信号ランプ電圧１１０等はここで発生する。垂直雑音線２９―１、垂直信号線２９―２に読み出された雑音/信号は水平読み出し回路３４―１、３４―２を通して1画素ずつ読み出される。
【００１５】
図４は上部基板画素Aの断面構造を示す。トランジスタ等を形成するシリコン基板表面と反対側の裏面からシリコン基板を薄く削り取り入射光を裏面側から入射させる裏面照射型である。p型シリコン基板３６内部にｎ型フォトダイオード３７、その表面側に界面p型層３８を持つ埋め込みフォトダイオード構造としている。電子シャッタトランジスタゲート３９をONしてｎ型電子シャッタトランジスタドレイン４０に、ｎ型フォトダイオード３７内部の電荷を排出する。ｎ型フォトダイオード３７内の信号電荷は、転送トランジスタゲート４１をONしてFD拡散層４２に読み出される。
【００１６】
第2の実施例を図５で説明する。感光画素Aの構成は第1の実施例と同じである。
下部基板に形成される雑音信号電荷ホールド画素Bの画素読み出し容量８の端子43にパルス電圧を印加できるようにしたものである。読み出しトランジスタのソースの電圧変化分に比べドレインの電圧変化分を大きくすると読み出しトランジスタの雑音が小さくできる。画素読み出し容量８に外部よりパルス電圧を印加し感光画素読み出しトランジスタ５のドレイン5’  の電圧を容量結合により上昇させる。こうすることにより感光画素読み出しトランジスタ５のドレイン5’  の振幅を大きくとれ雑音が小さくできるようになる。
【００１７】
図６に第2の実施例の駆動タイミングチャートを示す。
第二の負荷パルス１０４を印加後、画素読み出し容量端子４３に第１のブートパルス１１３を印加すると、感光画素読み出しトランジスタ５のドレイン5’の電圧が増加する。第1の雑音ランプ電圧１０５により感光画素読み出しトランジスタ５のソース19からドレイン5’に電荷が注入されるとドレイン5’の電圧変化分１１４が大きくなる。それは雑音読み出し時の感光画素読み出しトランジスタ５の雑音が小さくなることを意味する。
同様に第3の負荷パルス１０８を印加後、画素読み出し容量端子４３に第２のブートパルス１１５を印加すると、信号読み出し時の感光画素読み出しトランジスタ５の雑音が小さくなる。
【００１８】
第3の実施例を図7に示す。感光画素Aの構成は第1および第2の実施例と同じである。
第1および第2の実施例では、下部基板に形成される雑音信号電荷ホールド画素Bにリセットトランジスタ６のON/OFFにより発生するリセットkTC雑音と信号とを別々に蓄積し別々に読み出し画素外部で差分を取ることによりリセットkTC雑音を抑圧する方法である。
第3の実施例は、クランプ＆サンプルホールドによって信号から雑音成分を差し引くものである。クランプ容量４９、クランプ電圧供給源44、クランプトランジスタ45、クランプ制御トランジスタ46、サンプルホールドトランジスタ47、サンプルホールド制御トランジスタ48、信号ホールド容量１４、信号読み出しトランジスタ１６、信号選択トランジスタ１８から成る。
【００１９】
第3の実施例の駆動タイミングチャートを図8に示す。
図8に駆動タイミングチャートを示す。感光画素A、雑音信号電荷ホールド画素Bともに、０V〜＋Vddの電圧で動作している。トランジスタはｎ−ｃｈなので、タイミングチャート上、上方向が高電圧（ON）、下方向が低電圧（OFF）となる。
まず時刻t1で電子シャッタトランジスタ２のゲート2’に電子シャッタパルス１０１を印加ON/OFFしフォトダイオード１内の電荷を排出する。この時刻から入射光により光電変換された信号電荷がフォトダイオードに蓄積開始する。負荷スイッチトランジスタ７のゲート7’  に第1の負荷パルス１０２を印加すると同時にリセットトランジスタ６のゲート６’にリセットパルス１０３を印加しFD容量４の電荷を排出する。リセットトランジスタ６をOFFするとこのときFD容量端にはリセットトランジスタ6の熱雑音（kTC雑音）が発生する。
もう一度負荷トランジスタ７のゲート7’  に第2の負荷パルス１０４を印加し感光画素読み出しトランジスタ５のドレイン5’を高電圧に設定する。それとほぼ同時にクランプ制御トランジスタ４６のゲート46’及びサンプルホールド制御トランジスタ４８のゲート48’にクランプ制御パルス116及びサンプルホールド制御パルス117を印加する。その後感光画素読み出しトランジスタ５のソース19に第1の雑音ランプ電圧１０５を印加する。同時にクランプ容量４９の一端子に結線されたランプ入力端子２０に第２の雑音ランプ電圧１０６を印加する。感光画素読み出しトランジスタ５のソース19のソース電圧がゲート下のチャネル電位より小さくなるとドレイン５’に電荷が注入されその電位が急激に小さくなりクランプトランジスタ４５がOFFすると、時刻t2にクランプ容量49の他端子にクランプ電圧供給源４４のクランプ電圧VCLが保持される。したがって、クランプ容量４９にはこの時刻t2の第２の雑音ランプ電圧とクランプ電圧供給源４４の電圧VCLの電圧差が保持される。
【００２０】
しかる後時刻t3に転送トランジスタ３のゲート3’に転送パルス１０７を印加しフォトダイオード１内の信号電荷をFD容量4に転送する。負荷トランジスタ７のゲート7’  に第３の負荷パルス１０８を印加し感光画素読み出しトランジスタ５のドレイン5’をふたたび高電圧にした後感光画素読み出しトランジスタ５のソース19に第1の信号ランプ電圧１０９を印加する。同時に信号選択トランジスタ１０のソース端につながるランプ入力端子２０に第２の信号ランプ電圧１１０を印加する。感光画素読み出しトランジスタ５のソース19のソース電圧がゲート下のチャネル電位より小さくなるとドレイン５’に電荷が注入されその電位が急激に小さくなり時刻t5にサンプルホールドトランジスタ４７がOFFすると、信号ホールド容量１４にクランプ電圧VCLと信号電荷により変化した雑音成分を持たない信号電圧を加算した電圧が保持される。この動作によりリセットkTC雑音が抑圧される。
もし、信号電荷がZEROの場合は、時刻t5が時刻t4と一致し、信号ホールド容量１４にはクランプ電圧VCLと同じ電圧が書き込まれる。これはリセットkTC雑音が抑圧されていることを意味する。クランプ容量49の他端の電圧はクランプ制御トランジスタ４６のゲート46’に印加されるクランプ制御パルス１１６と感光画素読み出しトランジスタ５のドレイン5’の電圧のANDで形成されるパルスにより制御される。信号ホールド容量14に書き込まれる電圧は、サンプルホールド制御トランジスタ48のゲート48’に印加されるサンプルホールド制御パルス１１７と感光画素読み出しトランジスタ５のドレイン5’の電圧のORで形成されるパルスにより制御される。
【００２１】
時刻t１と時刻t３の間が入射光が光電変換された信号が蓄積される電子シャッタ時間である。以上の動作は行列二次元上に配列された複数の感光画素A/雑音信号電荷ホールド画素Bで同時に行われる。したがって感光画素Aでの信号蓄積時間は行列二次元に配列された画素で同じなので、グローバルシャッタが実現できる。
そののち、信号ホールド容量１４に保持された信号は信号読み出しトランジスタ１６、信号選択トランジスタ１８を通じて垂直信号線２９に読み出される。垂直信号線２９は、行方向に配された雑音信号電荷ホールド画素Bに共通になっているので、行方向を同時に読み出すことができない。ローリングシャッタ型のCMOSセンサと同じように順次一列ずつに読み出す。この動作は従来のローリングシャッタ型のCMOSセンサと同じなのでこの部分のタイミングチャートは割愛する。
【００２２】
第4の実施例の回路図を図9に示す。上部基板に形成される感光画素Aのみ示す。第1、2および第3の実施例では、感光画素読み出しトランジスタ5のソース19にランプ電圧を印加していたが、第4の実施例では、FD容量4にランプ容量50を結合し、ランプ電圧を印加することにより、感光画素読み出しトランジスタ5のドレイン5’  に電荷を注入する。この場合は、第1、2および第3の実施例とは異なり低い電圧から高い電圧に徐々に変化するランプ電圧を印加する。
ランプ容量50に、第1、2および第3の実施例の感光画素読み出しトランジスタ5のソース19に印加したランプ電圧を反転させた電圧を印加するだけなので、タイミングチャートは割愛する。
【００２３】
感光画素読み出しトランジスタ5をソース接地回路で動作させているので、感光画素読み出しトランジスタ5の閾値電圧Vthを高くする必要がある。n-chトランジスタのゲート電極には通常ｎ型ポリシリコンが用いられるが、Vthを高くする方法の一つとしてｐ型ポリシリコンを用いることが有効である。
【００２４】
第5の実施例を図10および図11に示す。図10は上部基板に形成される感光画素を4x2画素配列したものである。第1、2、3および第4の実施例と異なるのは、電子シャッタトランジスタ2をもっていないことである。電子シャッタは転送トランジスタ3をONし、リセットトランジスタ6を通してフォトダイオード1の電荷を排出すれば電子シャッタトランジスタ２がなくても実現できる。
図11は、マイクロバンプ28を通して信号が伝達される下部基板の4x2画素分の回路図である。マイクロバンプ28、負荷スイッチトランジスタ7,書き込みトランジスタ51，検出トランジスタ52，アドレストランジスタ53からなる。書き込みトランジスタ51，検出トランジスタ52，アドレストランジスタ53は1ビットのデジタルのメモリセル５４を構成し、ここでは、3ビット分のメモリを描いている。1ビット目のビット線55，2ビット目のデータ線56，3ビット目のデータ線57からデータを書き込む。書き込まれたデータは、アドレス線58をONすることにより、検出トランジスタ52からアドレストランジスタ53を通して1ビット目のメモリ読み出し線59、2ビット目のメモリ読み出し線60、3ビット目のメモリ読み出し線61に読み出しされる。
【００２５】
実施例5の駆動タイミングチャートを図12に示す。負荷トランジスタ7のソース7＋＋、ゲート7＋  を高電圧にし、感光画素読み出しトランジスタ5のドレイン5＋、を高電圧に設定する。リセットトランジスタ6のゲート6＋  にリセットパルス103を印加ON/OFF後、転送トランジスタ3のゲート3＋  に転送パルス107を印加し、FD容量4に信号を読み出す。負荷トランジスタ7をOFF後感光画素読み出しトランジスタ5のソース19に第1の信号ランプ電圧109を印加すると同時に、ビット線55、56、57に、ここでは3ビットのエンコード信号を送り込む。エンコード信号は、図３の下部基板列駆動回路３２−１，３２−２より供給される。
感光画素読み出しトランジスタ5のソース9の電圧が信号電圧に対応する感光画素読み出しトランジスタのチャネル電位１１８よりも小さくなると、感光画素読み出しトランジスタ5のドレイン5＋、  に電荷が注入され、その電圧が急激に下がる。すると、書き込みトランジスタ51がOFFし、それぞれ3ビット分のデジタルデータが書き込まれる。図の場合は、下位ビットから  ０、1、1  のデータが書き込み保持される。画素レベルでAD変換が行われたことになる。
書き込まれたデータの読み出しは、アドレス線58をONすることにより、検出トランジスタ52からアドレストランジスタ53を通して1ビット目のメモリ読み出し線59、2ビット目のメモリ読み出し線60、3ビット目のメモリ読み出し線61に読み出しされる。
従来のアナログCMOSセンサと同じなのでタイミングチャートでの説明を割愛する。
【００２６】
実施例5では、信号のみAD変換することを説明したが、実施例1、2、3および4のようにリセットkTC雑音を抑圧する必要がある。
リセットkTC雑音を抑圧する下部基板の1画素分の回路図を図13（実施例６）に示す。雑音データを書き込み/保持読み出しするメモリセルを3つと信号データを書き込み保持読み出しするメモリセルを3つ持っていて、雑音選択トランジスタ9と信号選択トランジスタ10により切り替えられる構成になっている。
図14にその駆動タイミングチャートを示す。リセットパルス103と、転送パルス107の間に、雑音レベルをAD変換する第1の雑音ランプ電圧105と、3ビット分のエンコード信号が挿入されているだけなので、説明は割愛する。雑音と信号の切り替えは雑音選択トランジスタ9に印加する雑音選択パルス１１１と信号選択トランジスタ10に印加する信号選択パルス１１２により行なわれる。ここでは、雑音も信号も3ビットと同じビット数だが、実際は、例えば信号11ビット、雑音9ビット程度で、雑音のビット数の方が少ない。エンコード信号としては、グレイコードを使うのが一般的である。
【００２７】
実施例７を図１５に示す。実施例６ではメモリセル５４として3トランジスタ構成のものをつかったが、1トランジスタ1容量メモリセル６２のものを使うと集積度が上がる。図15にその構成を示す。ビット線が長すぎるとデータの検出ができなくなるので、分割ビット線を用いる。そこで、ここでは、6画素ごとにビット線を分割し、6画素ごとにセンスアンプ６６を設けている。１ビット目のビット線５５から１ビット目のビット線分割トランジスタ６３を用いて１ビット目の分割ビット線を作っている。２ビット目も３ビット目も同様である。
図16にNMOSのセンスアンプの回路図の一例を示す。
【符号の説明】
【００２８】
１  フォトダイオード
２  電子シャッタトランジスタ
２＋  電子シャッタトランジスタ２のゲート
３  転送トランジスタ
３＋  転送トランジスタ３のゲート
4    FD容量
５  感光画素読み出しトランジスタ
5＋  観光画素読み出しトランジスタ5のドレイン
６  リセットトランジスタ
6＋  リセットトランジスタ６のゲート
７  負荷スイッチトランジスタ
７＋  負荷スイッチトランジスタのゲート
7＋＋  負荷スイッチトランジスタのソース
８  画素読み出し容量
９  雑音選択トランジスタ
9＋  雑音選択トランジスタのゲート
１０  信号選択トランジスタ
１０＋  信号選択トランジスタのゲート
１１  雑音時間電圧変換トランジスタ
１２  信号時間電圧変換トランジスタ
１３  雑音ホールド容量
１４  信号ホールド容量
１５  雑音読み出しトランジスタ
１６  信号読み出しトランジスタ
１７  雑音アドレストランジスタ
１８  信号アドレストランジスタ
１９  観光画素読み出しトランジスタ５のソース
２０  ランプ入力端子
２８  マイクロバンプ
２９−１  垂直雑音線
２９−２  垂直信号線
３０-１，３０-２  上部基板列駆動回路
３１-１，３１-２  上部基板行駆動回路
３２-１，３２-２  下部基板列駆動回路
３３-１，３３-２  下部基板行駆動回路
３４-１，３４-２  水平読み出し回路
３６  p型シリコン基板
３７  n型フォトダイオード
３８  界面p型層
３９  電子シャッタトランジスタ
４０  n型電子シャッタトランジスタドレイン
４１  転送トランジスタ
４２  FD拡散容量
４３  画素読み出し容量８の端子
４４  クランプ電圧供給源
４５  クランプトランジスタ
４６  クランプ制御トランジスタ
４６＋  クランプ制御トランジスタ４６のゲート
４７  サンプルホールドトランジスタ
４８  サンプルホールド制御トランジスタ
４８＋  サンプルホールド制御トランジスタ４８のゲート
４９  クランプ容量
５０  ランプ容量
５１  書き込みトランジスタ
５２  検出トランジスタ
５３  アドレストランジスタ
５４  メモリセル
５５  1ビット目のビット線
５５＋  １ビット目の分割ビット線
５６  2ビット目のビット線
５６＋  ２ビット目の分割ビット線
５７  3ビット目のビット線
５７＋  ３ビット目の分割ビット線
５８  アドレス線
５９  1ビット目のメモリ読み出し線
６０  2ビット目のメモリ読み出し線
６１  3ビット目のメモリ読み出し線
６２  1トランジスタ1容量メモリセル
６３  1ビット目のビット線分割トランジスタ
６４  ２ビット目のビット線分割トランジスタ
６５  ３ビット目のビット線分割トランジスタ
１０１  電子シャッタパルス
１０２  第1の負荷パルス
１０３  リセットパルス
１０４  第2の負荷パルス
１０５  第1の雑音ランプ電圧
１０６  第2の雑音ランプ電圧
１０７  転送パルス
１０８  第3の負荷パルス
１０９  第1の信号ランプ電圧
１１０  第2の信号ランプ電圧
１１１  雑音選択パルス
１１２  信号選択パルス
１１３  第1のブートパルス
１１４  ドレイン5’の電圧変化分
１１５  第2のブートパルス
１１６  クランプ制御パルス
１１７  サンプルホールド制御パルス
１１８  感光画素読み出しトランジスタのチャネル電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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