(57)【要約】【課題】並列接続されたスイッチング素子を適切に短絡保護することができる駆動回路を提供すること【解決手段】駆動ＩＣ１０は、上下アーム回路の１つのアーム５ｂを構成し、ミラー期間が互いに異なり、並列接続された複数のスイッチング素子としてのＩＧＢＴ６及びＭＯＳＦＥＴ７を駆動させる。駆動ＩＣは、複数のスイッチング素子それぞれのセンス電圧と、他の１つのアームで短絡が生じたことを判定するための短絡保護用の閾値電圧とを比較するコンパレータ２６，３６と、電流が閾値を上回る状態が、所定のフィルタ期間終了後も続くことを条件として、条件を満たすスイッチング素子をオフさせる遮断部２７，３７を備える。そして、フィルタ期間がミラー期間の長さに応じて設定され、ミラー期間が短いスイッチング素子ほどフィルタ期間が短くされている。【選択図】図８
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【特許請求の範囲】
【請求項１】
上下アーム回路（５ａ）の１つのアーム（５ｂ）を構成し、ミラー期間が互いに異なり、並列接続された複数のスイッチング素子（６，７）を駆動させる駆動回路であって、
複数の前記スイッチング素子それぞれに流れる電流に相関する電流相関値と、前記上下アーム回路を構成する他の１つのアームで短絡が生じたことを判定するための閾値とを比較する比較部（２６，３６）と、
前記電流相関値が前記閾値を上回る状態が、所定のフィルタ期間の終了後も続くことを条件として、前記条件を満たす前記スイッチング素子をオフさせる遮断部（２７，３７）と、
を備え、
前記フィルタ期間が前記ミラー期間の長さに応じて設定され、前記ミラー期間が短い前記スイッチング素子ほど前記フィルタ期間が短くされている駆動回路。
【請求項２】
ゲート電極と高電位側の主電極との間の容量及び前記主電極間の容量が小さい前記スイッチング素子ほど、前記フィルタ期間が短くされている請求項１に記載の駆動回路。
【請求項３】
複数の前記スイッチング素子として、シリコンに形成された第１スイッチング素子と、シリコンカーバイドに形成された第２スイッチング素子を含み、
前記第２スイッチング素子の前記フィルタ期間が、前記第１スイッチング素子の前記フィルタ期間よりも短くされている請求項２に記載の駆動回路。
【請求項４】
前記スイッチング素子をオンさせるために、駆動電流によって前記スイッチング素子のゲート電極を充電するオン駆動部（２１，３１）を前記スイッチング素子ごとに備え、
前記駆動電流が大きい前記スイッチング素子ほど、前記フィルタ期間が短くされている請求項１〜３いずれか１項に記載の駆動回路。
【請求項５】
複数の前記スイッチング素子は、互いに短絡耐量が異なり、
前記短絡耐量が小さい前記スイッチング素子ほど、前記遮断部による遮断速度が速い請求項１〜４いずれか１項に記載の駆動回路。
【請求項６】
複数の前記スイッチング素子として、シリコンに形成された第１スイッチング素子と、シリコンカーバイドに形成された第２スイッチング素子を含み、
前記第２スイッチング素子の遮断速度のほうが、前記第１スイッチング素子の遮断速度よりも速い請求項５に記載の駆動回路。
【請求項７】
複数の前記スイッチング素子は、互いに短絡耐量が異なり、
前記遮断部は、前記短絡耐量が小さい前記スイッチング素子の前記電流相関値が前記閾値を上回った後に前記閾値以下になると、前記短絡耐量が大きい前記スイッチング素子をオフさせる請求項１〜６いずれか１項に記載の駆動回路。
【請求項８】
前記遮断部は、複数の前記スイッチング素子の少なくとも１つについて前記条件が成立すると、複数の前記スイッチング素子のすべてをオフさせる請求項１〜４いずれか１項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書における開示は、駆動回路に関する。
【背景技術】
【０００２】
特許文献１には、並列接続されたスイッチング素子の駆動回路が開示されている。特許文献１では、ＭＯＳＦＥＴとＩＧＢＴが並列接続されている。駆動回路は、負荷に流れる電流に応じてゲート電極に印加する電圧を変化させる。これにより、小電流域ではＭＯＳＦＥＴのみをオンさせ、大電流域ではＭＯＳＦＥＴとＩＧＢＴの両方をオンさせる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１６４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
並列接続されたスイッチング素子は、上下アーム回路の１つのアームを構成する。上下アーム回路の場合、たとえば上アームのスイッチング素子に短絡が生じると、下アームのスイッチング素子がオンのタイミングで下アームに大電流が流れる。
【０００５】
しかしながら、特許文献１に開示された駆動回路では、たとえば上アームに短絡が生じた場合に、下アーム側の並列接続されたスイッチング素子を適切に保護することができない。
【０００６】
本開示はこのような課題に鑑みてなされたものであり、並列接続されたスイッチング素子を適切に短絡保護することができる駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。
【０００８】
本開示のひとつは、上下アーム回路（５ａ）の１つのアーム（５ｂ）を構成し、ミラー期間が互いに異なり、並列接続された複数のスイッチング素子（６，７）を駆動させる駆動回路であって、
複数のスイッチング素子それぞれに流れる電流に相関する電流相関値と、上下アーム回路を構成する他の１つのアームで短絡が生じたことを判定するための閾値とを比較する比較部（２６，３６）と、
電流相関値が閾値を上回る状態が、所定のフィルタ期間の終了後も続くことを条件として、条件を満たすスイッチング素子をオフさせる遮断部（２７，３７）と、
を備え、
フィルタ期間がミラー期間の長さに応じて設定され、ミラー期間が短いスイッチング素子ほどフィルタ期間が短くされている。
【０００９】
フィルタ期間の短いスイッチング素子はミラー期間も短いため、通常スイッチング動作時には、電流相関値がフィルタ期間内に閾値以下になる。したがって、フィルタ期間を短くしても、短絡の誤検出を抑制することができる。
【００１０】
また、ミラー期間の短いスイッチング素子についてはフィルタ期間を短くしているため、他のアームに短絡が生じたときに、早くオフさせることができる。これにより、他のアームに短絡異常が発生した状態において、オンしてから遮断（オフ）するまでの短絡エネルギを小さくすることができる。
【００１１】
以上より、並列接続されたスイッチング素子を適切に短絡保護することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の駆動ＩＣが適用される電力変換装置の概略構成を示す図である。
【図２】Ｉ−Ｖ特性を示す図である。
【図３】ターンオン時におけるＳｉ−ＩＧＢＴの信号波形を示すタイミングチャートである。
【図４】ターンオン時におけるＳｉＣ−ＭＯＳＦＥＴの信号波形を示すタイミングチャートである。
【図５】ゲート電極の充電とミラー期間を説明するためのタイミングチャートである。
【図６】ゲート電極の充電とミラー期間を説明するための図である。
【図７】上下アーム回路の参考例を示す図である。
【図８】第１実施形態の駆動ＩＣを示す回路図である。
【図９】通常スイッチング動作時における信号波形を示すタイミングチャートである。
【図１０】短絡保護動作時における信号波形を示すタイミングチャートである。
【図１１】短絡エネルギと短絡耐量を示す模式的な図である。
【図１２】第２実施形態の駆動ＩＣを示す回路図である。
【図１３】第３実施形態の駆動ＩＣを示す回路図である。
【図１４】第４実施形態の駆動ＩＣを示す回路図である。
【図１５】第５実施形態の駆動ＩＣを示す回路図である。
【発明を実施するための形態】
【００１３】
図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。
【００１４】
（第１実施形態）
【００１５】
（電力変換装置の概略構成）
図１に示す電力変換装置１は、たとえば電気自動車やハイブリッド自動車に搭載される。電力変換装置１は、車両に搭載された直流電源２から供給される直流電圧を、三相交流に変換して、三相交流方式のモータ３に出力するように構成されている。モータ３は、車両の走行駆動源として機能する。電力変換装置１は、モータ３により発電された電力を、直流に変換して直流電源２に充電することもできる。このように、電力変換装置１は、双方向の電力変換が可能となっている。
【００１６】
電力変換装置１は、平滑コンデンサ４と、電力変換器であるインバータ５を備えている。平滑コンデンサ４の正極側端子は、直流電源２の高電位側の電極である正極に接続され、負極側端子は、直流電源２の低電位側の電極である負極に接続されている。インバータ５は、入力された直流電力を所定周波数の三相交流に変換し、モータ３に出力する。インバータ５は、モータ３により発電された交流電力を、直流電力に変換する。
【００１７】
インバータ５は、三相分の上下アーム回路５ａを備えて構成されている。各相の上下アーム回路５ａは、平滑コンデンサ４の正極側端子と負極側端子との間で、２つのアーム５ｂが直列に接続されてなる。インバータ５は、６つのアーム５ｂを有している。
【００１８】
各アーム５ｂは、ＩＧＢＴ６と、ＭＯＳＦＥＴ７を有している。ＩＧＢＴ６とＭＯＳＦＥＴ７は、互いに並列接続されている。ＩＧＢＴ６及びＭＯＳＦＥＴ７が、並列接続された複数のスイッチング素子に相当する。ＩＧＢＴ６は、シリコン基板に形成されている。ＩＧＢＴ６には、還流用のダイオードであるＦＷＤ８が逆並列に接続されている。本実施形態では、ＩＧＢＴ６として、ＦＷＤ８が一体的に形成されたＲＣ（Reverse Conducting）−ＩＧＢＴを採用している。以下、ＩＧＢＴ６をＳｉ−ＩＧＢＴとも示す。ＩＧＢＴ６が、第１スイッチング素子に相当する。
【００１９】
ＭＯＳＦＥＴ７は、シリコンカーバイド基板に形成されている。以下、ＭＯＳＦＥＴ７を、ＳｉＣ−ＭＯＳＦＥＴとも示す。ＭＯＳＦＥＴ７が、第２スイッチング素子に相当する。本実施形態では、ＩＧＢＴ６及びＭＯＳＦＥＴ７として、いずれもｎチャネル型を採用している。ＩＧＢＴ６は、主電流が流れる主電極として、コレクタ電極及びエミッタ電極を有している。ＭＯＳＦＥＴ７は、主電流が流れる主電極として、ドレイン電極及びソース電極を有している。
【００２０】
ハイサイド側のアーム５ｂである上アームにおいて、ＩＧＢＴ６のコレクタ電極及びＭＯＳＦＥＴ７のドレイン電極は、平滑コンデンサ４の正極側端子に接続されている。ローサイド側のアーム５ｂである下アームにおいて、ＩＧＢＴ６のエミッタ電極及びＭＯＳＦＥＴ７のソース電極は、平滑コンデンサ４の負極側端子に接続されている。下アームにおけるＩＧＢＴ６のコレクタ電極及びＭＯＳＦＥＴ７のドレイン電極は、上アームにおけるＩＧＢＴ６のエミッタ電極及びＭＯＳＦＥＴ７のソース電極に接続されている。各相の上下アーム回路５ａにおいて、上アームと下アームの接続点は、モータ３の対応する相のコイル（巻線）に接続されている。
【００２１】
電力変換装置１は、制御回路９と、駆動ＩＣ１０をさらに備えている。制御回路９は、インバータ５のスイッチング素子を動作させるための駆動指令を生成し、駆動ＩＣ１０に出力する。制御ＩＣ９は、たとえば、図示しない上位ＥＣＵから入力されるトルク要求、図示しない電流センサにより検出された相電流、図示しない回転角センサにより検出されたロータの回転角などに基づいて、駆動指令を生成する。具体的には、駆動指令として、ＰＷＭ信号を出力する。制御ＩＣ９は、たとえばマイコンを備えて構成されている。
【００２２】
駆動ＩＣ１０は、制御回路９からの駆動指令に基づいて駆動信号を生成する。駆動ＩＣ１０は、生成した駆動信号を、対応するアーム５ｂのＩＧＢＴ６及びＭＯＳＦＥＴ７に出力する。同じアームを構成するＩＧＢＴ６及びＭＯＳＦＥＴ７それぞれのゲート電極は、互いに同じ駆動ＩＣ１０に電気的に接続されている。
【００２３】
このように、駆動ＩＣ１０は、並列接続されたＩＧＢＴ６及びＭＯＳＦＥＴ７を駆動、すなわちオン駆動、オフ駆動させる。駆動ＩＣ１０が、駆動回路に相当する。駆動ＩＣ１０は、ドライバとも称される。本実施形態では、駆動ＩＣ１０が、インバータ５を構成する各アームに対して個別に設けられている。なお、本実施形態では、駆動回路として駆動ＩＣ１０を採用しているが、ＩＣ（１チップ）に限定されるものではない。
【００２４】
（スイッチング素子の特性）
図２は、駆動ＩＣ１０の駆動対象となるスイッチング素子のＩ−Ｖ特性を示している。図２の横軸Ｖは主電極間の電圧を示し、縦軸Ｉは主電極間を流れる電流、すなわち主電流を示している。電圧Ｖは、ＩＧＢＴ６においてコレクタ電圧Ｖｃｅ、ＭＯＳＦＥＴ７においてドレイン電圧Ｖｄｓである。電圧Ｖは、オン電圧とも称される。図２中の破線は、Ｓｉ−ＩＧＢＴのＩ−Ｖ特性を示している。実線は、ＳｉＣ−ＭＯＳＦＥＴのＩ−Ｖ特性を示している。
【００２５】
図２に示すように、小電流域では、ＳｉＣ−ＭＯＳＦＥＴのほうがＳｉ−ＩＧＢＴよりも電圧Ｖが低く、損失特性が良い。一方、大電流域では、Ｓｉ−ＩＧＢＴのほうがＳｉＣ−ＭＯＳＦＥＴよりも電圧Ｖが低く、損失特性が良い。本実施形態では、小電流域においてＳｉＣ−ＭＯＳＦＥＴのみがオンし、大電流域においてＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴの両方がオンするように、制御回路９及び駆動ＩＣ１０が、インバータ５を動作させる。並列接続されたスイッチング素子それぞれの損失特性に優れる領域を用いるため、全体として損失を低減することができる。
【００２６】
図２では、ＳｉＣ−ＭＯＳＦＥＴについて、ゲート電圧Ｖｇｓが異なる２水準を示している。ゲート電圧Ｖｇｓは、ゲート電極とソース電極との間の電圧を示す。高Ｖｇｓは、低Ｖｇｓよりも高い電圧を示す。たとえば低Ｖｇｓが１０Ｖ、高Ｖｇｓが２０Ｖである。
【００２７】
ＳｉＣ−ＭＯＳＦＥＴは、ゲート電圧Ｖｇｓが高いほど、飽和電流が高くなる特性を有している。このため、印加するゲート電圧Ｖｇｓを高くすると、より高い電流域まで、ＳｉＣ−ＭＯＳＦＥＴによって主電流を流すことができる。すなわち、ＳｉＣ−ＭＯＳＦＥＴによる損失低減効果の範囲を広げることができる。本実施形態の駆動ＩＣ１０は、図２に示す一点鎖線のようなＩ−Ｖ特性を示すように、Ｓｉ−ＩＧＢＴ及びＳｉＣ−ＭＯＳＦＥＴを駆動させる。
【００２８】
図３は、Ｓｉ−ＩＧＢＴのターンオン時における信号波形を示している。Ｖｇｅはゲート電極６ｇとエミッタ電極６ｅとの間のゲート電圧を示す。Ｉｃｅは、コレクタ電極６ｃとエミッタ電極６ｅとの間を流れるコレクタ電流を示し、Ｖｃｅはコレクタ電極６ｃとエミッタ電極６ｅとの間のコレクタ電圧を示している。Ｖｓｅは、電流センス用のセンス端子６ｓｔとエミッタ電極６ｅとの間のセンス電圧を示している。センス電圧Ｖｓｅは、コレクタ電流Ｉｃｅに比例した電圧である。このセンス電圧Ｖｓｅが、電流相関値に相当する。
【００２９】
図４は、ＳｉＣ−ＭＯＳＦＥＴのターンオン時における信号波形を示している。Ｖｇｓはゲート電極７ｇとソース電極７ｓとの間のゲート電圧を示す。Ｉｄｓは、ドレイン電極７ｄとソース電極７ｓとの間を流れるドレイン電流を示し、Ｖｄｓはドレイン電極７ｄとソース電極７ｓとの間のドレイン電圧を示している。Ｖｓｅは、電流センス用のセンス端子７ｓｔとソース電極７ｓとの間のセンス電圧を示している。センス電圧Ｖｓｅは、ドレイン電流Ｉｄｓに比例した電圧である。このセンス電圧Ｖｓｅも、電流相関値に相当する。
【００３０】
図３及び図４に示すように、ＩＧＢＴ６及びＭＯＳＦＥＴ７は、他アームの短絡による過電流から自身を保護するために、電流センス用のセンス端子６ｓｔ，７ｓｔをそれぞれ有している。センス電圧Ｖｓｅは、ターンオンの立ち上がり開始時において、電圧が持ち上がる特性を有している。センス電圧Ｖｓｅは、リカバリ電流発生時、及び、ミラー期間中において、電圧が持ち上がる。このように、少なくともミラー期間において、センス電圧Ｖｓｅが持ち上がる。
【００３１】
ミラー期間Ｔｍ１，Ｔｍ２は、ゲート電圧Ｖｇｅ，Ｖｇｓがフラットとなる期間である。ＩＧＢＴ６のミラー期間Ｔｍ１は、ゲート電極６ｇの充電中、具体的には、ゲート電極６ｇとコレクタ電極６ｃとの間の容量Ｃｇｃ、及び、コレクタ電極６ｃとエミッタ電極６ｅとの間の容量Ｃｃｅの充電中に発生する。なお、図３中の符号Ｃｇｅは、ゲート電極６ｇとエミッタ電極６ｅとの間の容量を示している。
【００３２】
ＭＯＳＦＥＴ７のミラー期間Ｔ２は、ゲート電極７ｇの充電中、具体的には、ゲート電極７ｇとドレイン電極７ｄとの間の容量Ｃｇｄ、及び、主電極であるドレイン電極７ｄとソース電極７ｓとの間の容量Ｃｄｓの充電中に発生する。なお、図４中の符号Ｃｇｓは、ゲート電極７ｇとソース電極７ｓとの間の容量を示している。ミラー期間Ｔ１，Ｔ２に関する容量Ｃｇｃ，Ｃｃｅ，Ｃｇｄ，Ｃｄｓは、少なくとも寄生容量によって構成されている。本実施形態では、寄生容量のみによって構成されている。
【００３３】
図５及び図６を用いて、ゲート電極の充電とミラー期間について詳細に説明する。ここでは、ＩＧＢＴ６について説明するが、ＭＯＳＦＥＴ７についても同様である。たとえば、図５に示す期間Ｔａが、図６（ａ）に対応する。
【００３４】
図５に示す期間Ｔａは、駆動開始前の期間である。期間Ｔａでは、図６（ａ）に示すように、ゲート電極６ｇへ駆動電流（充電電流）は流れていない。
【００３５】
図５に示す期間Ｔｂは、充電開始直後であり、ＩＧＢＴ６がオフ状態の期間である。充電開始により、ゲート電圧Ｖｇｅが上昇するも、コレクタ電極６ｃのほうがゲート電極６ｇより電位が高いため、図６（ｂ）に示すように、容量Ｃｇｅのみ充電される。容量Ｃｇｅ、換言すればゲート電極と低電位側の主電極との間の容量を、入力容量とも称する。
【００３６】
図５に示す期間Ｔｃは、ＩＧＢＴ６がオン状態となった期間である。オンにより、コレクタ電極６ｃのほうがゲート電極６ｇより電位が低くなるため、図６（ｃ）に示すように、容量Ｃｇｃ及び容量Ｃｃｅも充電される。容量Ｃｇｃ，Ｃｃｅに、ゲート閾値電圧分の電荷が充電されるまでは、ゲート閾値付近の電圧が維持される。よって、期間Ｔｃにおいて、ゲート電圧Ｖｇｅがフラットとなる。この期間Ｔｃが、ミラー期間Ｔｍ１に相当する。なお、容量Ｃｇｃ、換言すればゲート電極と高電位側の主電極との間の容量を、帰還容量とも称する。容量Ｃｃｅ、換言すれば主電極間の容量を出力容量とも称する。
【００３７】
図５に示す期間Ｔｄは、ゲート閾値電圧分の電荷が充電されてから、駆動ＩＣ１０の出力電圧に至るまでの期間である。図６（ｄ）に示すように、充電が継続され、ゲート電圧Ｖｇｅが上昇する。
【００３８】
図５に示す期間Ｔｅは、充電が完了した期間である。駆動ＩＣ１０の出力電圧まで充電が完了すると、図６（ｅ）に示すように、駆動電流はなくなる。
【００３９】
ここで、ミラー期間は、同じ基板から構成されたＩＧＢＴとＭＯＳＦＥＴでも異なる。特に本実施形態では、コスト低減のため、ＭＯＳＦＥＴ７の形成されるＳｉＣ基板のチップ面積を、ＩＧＢＴ６の形成されるＳｉ基板よりも小さくしている。一般的に、チップサイズを小さくすると放熱面積が減るため発熱に対して厳しくなるが、ＳｉＣはＳｉよりも熱定格が高い特性を有するため、チップサイズを小さくすることができる。
【００４０】
このように、ＳｉＣのチップサイズが小さいため、ＳｉＣのほうがＳｉよりも寄生容量が小さい。このため、ＳｉＣのほうが容量の充電にかかる時間が短い。このようなＳｉ，ＳｉＣの特性が大きく反映されて、ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとのミラー期間Ｔｍ１，Ｔｍ２が異なっている。具体的には、ＳｉＣ−ＭＯＳＦＥＴのミラー期間Ｔｍ２がＳｉ−ＩＧＢＴのミラー期間Ｔｍ１よりも短くされている。さらに、ミラー期間Ｔｍ２を含むＭＯＳＦＥＴ側のセンス電圧Ｖｓｅの持ち上がり期間が、ミラー期間Ｔｍ１を含むＩＧＢＴ側のセンス電圧Ｖｓｅの持ち上がり期間よりも短くなっている。
【００４１】
（短絡、短絡エネルギ、及び短絡耐量）
ＩＧＢＴ６及びＭＯＳＦＥＴ７が並列接続されてなるアーム５ｂは、上記したように上下アーム回路５ａを構成する。上下アーム回路５ａの場合、１つのアーム５ｂのスイッチング素子に短絡が生じると、他の１つのアーム５ｂに、そのオンタイミングにおいて大電流が流れてしまう。
【００４２】
図７は、上下アーム回路の参考例を示している。図７では、便宜上、ＭＯＳＦＥＴを省略して図示している。参考例では、本実施形態の関連する要素の符号に対し、末尾にｒを付与している。図７では、下アーム側のＩＧＢＴの信号波形を示している。
【００４３】
上下アーム回路５ａｒのうち、上アームに時刻ｔ１０で短絡が発生している。短絡発生後、時刻ｔ１１で下アームの駆動指令がオフからオンに切り替わる。これにより、ゲート電圧Ｖｇｅが立ち上がり、コレクタ電流Ｉｃｅとして大電流が流れる。コレクタ電流Ｉｃｅは、たとえば正常時において最大電流が数１００Ａ程度であるのに対し、短絡異常時において数１０００Ａ流れる。
【００４４】
下アーム側において、たとえば上アームで発生した短絡を検出できず、これによりＩＧＢＴ６ｒを強制的にオフ（遮断）できないと、コレクタ電流Ｉｃｅとして一点鎖線に示すように大電流が流れ続ける。すなわち、短絡エネルギも一点鎖線で示すように大きくなる。短絡エネルギとは、他のアーム５ｂｒに短絡が生じた状態で駆動開始してから遮断するまでの期間に、コレクタ電圧Ｖｃｅとコレクタ電流Ｉｃｅとの積を時間で積分したものである。なお、ＭＯＳＦＥＴの場合、ドレイン電圧Ｖｄｓとドレイン電流Ｉｄｓとの積を時間で積分したものとなる。
【００４５】
大電流が流れ続け、時刻ｔ１２で、短絡エネルギが下アーム側のＩＧＢＴ６ｒ（Ｓｉ−ＩＧＢＴ）の短絡耐量を超えると、下アーム側のＩＧＢＴ６ｒも故障してしまう。このように、上下アーム回路５ａｒでは、１つのアーム５ｂｒに短絡が生じると、他の１つのアーム５ｂｒがとも連れで故障する虞がある。本実施形態の駆動ＩＣ１０は、以下に示すように、とも連れ故障を抑制する構成となっている。
【００４６】
（駆動ＩＣ詳細）
図８に示すように、本実施形態の駆動ＩＣ１０は、ＩＧＢＴ６（Ｓｉ−ＩＧＢＴ）を駆動させるＩＧＢＴ駆動部２０と、ＭＯＳＦＥＴ７（ＳｉＣ−ＭＯＳＦＥＴ）を駆動させるＭＯＳ駆動部３０を有している。
【００４７】
ＩＧＢＴ駆動部２０は、通常スイッチング動作をさせる通常駆動回路として、オン駆動部２１と、オフ駆動部２２を有している。本実施形態では、オン駆動部２１としてｐチャネル型のＭＯＳＦＥＴを採用し、オフ駆動部２２としてｎチャネル型のＭＯＳＦＥＴを採用している。オン駆動部２１及びオフ駆動部２２は、電源とグランド（ＧＮＤ）との間で直列に接続されている。
【００４８】
オン駆動部２１及びオフ駆動部２２の接続点２３とオン駆動部２１との間には抵抗２４が設けられ、接続点２３とオフ駆動部２２との間には抵抗２５が設けられている。オン駆動部２１のドレイン電極は、抵抗２４、及び接続点２３を介して、ＩＧＢＴ６のゲート電極６ｇに接続されている。オフ駆動部２２のドレイン電極は、抵抗２５、及び接続点２３を介して、ＩＧＢＴ６のゲート電極６ｇに接続されている。
【００４９】
たとえば駆動指令（ＰＷＭ信号）がＬレベルにおいて、オン駆動部２１がオン、オフ駆動部２２がオフとなる。これにより、電源からゲート電極６ｇに駆動電流（充電電流）が流れてゲート電極６ｇが充電され、ＩＧＢＴ６がオンされる。一方、駆動指令がＨレベルにおいて、オン駆動部２１がオフ、オフ駆動部２２がオンとなる。これにより、ゲート電極６ｇの電荷がグランドに引き抜かれ、ＩＧＢＴ６がオフされる。
【００５０】
ＩＧＢＴ駆動部２０は、さらに短絡保護回路として、コンパレータ２６と、遮断部２７を有している。
【００５１】
コンパレータ２６は、ＩＧＢＴ６のセンス端子６ｓｔにより検出されるセンス電圧Ｖｓｅと、短絡保護用の閾値電圧Ｖｔｈとを比較し、比較結果を遮断部２７に出力する。すなわち、コンパレータ２６は、上下アーム回路５ａを構成する他のアーム５ｂに発生した短絡異常を検出する。コンパレータ２６が比較部に相当し、閾値電圧Ｖｔｈが閾値に相当する。コンパレータ２６は、たとえば、センス電圧Ｖｓｅが閾値電圧Ｖｔｈ以下においてＨレベルの信号を出力し、センス電圧Ｖｓｅが閾値電圧を超えるとＬレベルの信号を出力する。
【００５２】
遮断部２７は、フィルタ２７ａと、ソフト遮断部２７ｂを有している。ソフト遮断部２７ｂは、短絡異常が確定したときにＩＧＢＴ６を強制的にオフ（遮断）させる。本実施形態では、ソフト遮断部２７ｂとして、ｎチャネル型のＭＯＳＦＥＴを採用している。
【００５３】
フィルタ２７ａは、コンパレータ２６により短絡異常が検出されても、直ぐにソフト遮断部２７ｂによってＩＧＢＴ６がオフされないように、所定のフィルタ期間を設定する。フィルタ２７ａは、タイマカウンタによって構成されている。なお、タイマカウンタ以外にも、ＲＣフィルタなどを採用することもできる。
【００５４】
図９は、通常スイッチング動作時の信号波形を示している。図９は、ＩＧＢＴ６のターンオン時の信号波形を示している。通常スイッチング動作時にも、ミラー期間Ｔｍ１においてセンス電圧Ｖｓｅの持ち上がりが発生する。センス電圧Ｖｓｅの持ち上がりとは、閾値電圧Ｖｔｈよりも高い電圧を示す状態である。
【００５５】
フィルタ２７ａは、センス電圧Ｖｓｅの持ち上がりによる通常スイッチング動作時の短絡誤検出を防ぐために、所定のフィルタ期間Ｔｆ１を設定する。フィルタ期間Ｔｆ１は、ＩＧＢＴ６のオン開始の時刻ｔ２０から時刻ｔ２１までの期間である。フィルタ期間Ｔｆ１は、ミラー期間Ｔｍ１を含む持ち上がり期間よりも長く設定されている。オン開始直後においてセンス電圧Ｖｓｅが閾値電圧Ｖｔｈを超えるが、フィルタ期間Ｔｆ１内であるため、短絡異常を誤検出することはない。短絡異常が生じていなければ、フィルタ期間Ｔｆ１が終了した時点で、センス電圧Ｖｓｅは閾値電圧Ｖｔｈ以下になる。よって、ＩＧＢＴ６を通常駆動させることができる。
【００５６】
図１０は、短絡異常時の信号波形を示している。図１０も、ＩＧＢＴ６の信号波形を示している。短絡異常時には、コレクタ電流Ｉｃｅとして大電流が流れる。このため、センス電圧Ｖｓｅは、閾値電圧Ｖｔｈよりも高い値を示す。フィルタ期間Ｔｆ１が終了した時点で、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回っていると、短絡異常が確定し、フィルタ２７ａの出力によりソフト遮断部２７ｂがオンされる。フィルタ２７ａは、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回る状態が、フィルタ期間Ｔｆ１の終了後も続くと、短絡異常であることを確定し、Ｈレベルの信号を出力する。
【００５７】
ソフト遮断部２７ｂがオンされると、ゲート電極６ｇの電荷が、抵抗２７ｃ及びソフト遮断部２７ｂを介してグランドに引き抜かれ、ＩＧＢＴ６がオフされる。たとえば抵抗２５よりも抵抗２７ｃのほうが抵抗値が高いため、ソフト遮断部２７ｂによる遮断速度は、オフ駆動部２２の遮断速度よりも緩やかである。緩やかな遮断により、サージ電圧を低減することができる。
【００５８】
ＭＯＳ駆動部３０も、ＩＧＢＴ駆動部２０と同様に構成されている。ＭＯＳ駆動部３０は、通常スイッチング動作をさせる通常駆動回路として、オン駆動部３１と、オフ駆動部３２を有している。本実施形態では、オン駆動部３１としてｐチャネル型のＭＯＳＦＥＴを採用し、オフ駆動部３２としてｎチャネル型のＭＯＳＦＥＴを採用している。オン駆動部３１及びオフ駆動部３２は、電源とグランドとの間で直列に接続されている。
【００５９】
オン駆動部３１及びオフ駆動部３２の接続点３３とオン駆動部３１との間には抵抗３４が設けられ、接続点３３とオフ駆動部３２との間には抵抗３５が設けられている。オン駆動部３１のドレイン電極は、抵抗３４、及び接続点３３を介して、ＭＯＳＦＥＴ７のゲート電極７ｇに接続されている。オフ駆動部３２のドレイン電極は、抵抗３５、及び接続点３３を介して、ＭＯＳＦＥＴ７のゲート電極７ｇに接続されている。
【００６０】
たとえば駆動指令（ＰＷＭ信号）がＬレベルにおいて、オン駆動部３１がオン、オフ駆動部３２がオフとなる。これにより、電源からゲート電極７ｇに駆動電流（充電電流）が流れてゲート電極７ｇが充電され、ＭＯＳＦＥＴ７がオンされる。一方、駆動指令がＨレベルにおいて、オン駆動部３１がオフ、オフ駆動部３２がオンとなる。これにより、ゲート電極７ｇの電荷がグランドに引き抜かれ、ＭＯＳＦＥＴ７がオフされる。
【００６１】
ＭＯＳ駆動部３０は、さらに短絡保護回路として、コンパレータ３６と、遮断部３７を有している。
【００６２】
コンパレータ３６は、ＭＯＳＦＥＴ７のセンス端子７ｓｔにより検出されるセンス電圧Ｖｓｅと、短絡保護用の閾値電圧Ｖｔｈとを比較し、比較結果を遮断部３７に出力する。すなわち、コンパレータ３６は、上下アーム回路５ａを構成する他のアーム５ｂに発生した短絡異常を検出する。コンパレータ３６が比較部に相当し、閾値電圧Ｖｔｈが閾値に相当する。コンパレータ３６は、たとえば、センス電圧Ｖｓｅが閾値電圧Ｖｔｈ以下においてＨレベルの信号を出力し、センス電圧Ｖｓｅが閾値電圧を超えるとＬレベルの信号を出力する。
【００６３】
遮断部３７は、フィルタ３７ａと、ソフト遮断部３７ｂを有している。ソフト遮断部３７ｂは、短絡異常が検出されたときにＭＯＳＦＥＴ６を強制的にオフさせる。本実施形態では、ソフト遮断部３７ｂとして、ｎチャネル型のＭＯＳＦＥＴを採用している。
【００６４】
フィルタ３７ａは、コンパレータ３６により短絡異常が検出されても、直ぐにソフト遮断部３７ｂによってＭＯＳＦＥＴ７がオフされないように、所定のフィルタ期間を設定する。フィルタ３７ａは、タイマカウンタによって構成されている。なお、タイマカウンタ以外にも、ＲＣフィルタなどを採用することもできる。
【００６５】
フィルタ３７ａは、センス電圧Ｖｓｅの持ち上がりによる通常スイッチング動作時の短絡誤検出を防ぐために、図示しないフィルタ期間Ｔｆ２を設定する。フィルタ期間Ｔｆ２は、ＭＯＳＦＥＴ７のオン開始から所定の期間である。フィルタ期間Ｔｆ２は、ミラー期間Ｔｍ２を含む持ち上がり期間よりも長く設定されている。オン開始直後においてセンス電圧Ｖｓｅが閾値電圧Ｖｔｈを超えるが、フィルタ期間Ｔｆ２内であるため、短絡異常を誤検出することはない。短絡異常が生じていなければ、フィルタ期間Ｔｆ２が終了した時点で、センス電圧Ｖｓｅは閾値電圧Ｖｔｈ以下になる。よって、ＭＯＳＦＥＴ７を通常駆動させることができる。
【００６６】
一方、短絡異常時には、ドレイン電流Ｉｄｓとして大電流が流れる。このため、センス電圧Ｖｓｅは、閾値電圧Ｖｔｈよりも高い値を示す。フィルタ３７ａは、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回る状態が、フィルタ期間Ｔｆ２の終了後も続くと、短絡異常であることを確定し、Ｈレベルの信号を出力する。これにより、ソフト遮断部３７ｂがオンされる。
【００６７】
ソフト遮断部３７ｂがオンされると、ゲート電極７ｇの電荷が、抵抗３７ｃ及びソフト遮断部３７ｂを介してグランドに引き抜かれ、ＭＯＳＦＥＴ７がオフされる。たとえば抵抗３５よりも抵抗３７ｃのほうが抵抗値が高いため、ソフト遮断部３７ｂによる遮断速度は、オフ駆動部３２の遮断速度よりも緩やかである。緩やかな遮断により、サージ電圧を低減することができる。遮断部２７，３７が、遮断部に相当する。
【００６８】
本実施形態では、並列接続されたＩＧＢＴ６とＭＯＳＦＥＴ７とで、ミラー期間Ｔｍ１，Ｔｍ２の長さが異なっている。そして、フィルタ期間Ｔｆ１，Ｔｆ２は、ミラー期間Ｔｍ１，Ｔｍ２の長さに応じて設定されている。具体的には、図３及び図４に示すように、短いミラー期間Ｔｍ２を有するＭＯＳＦＥＴ７側のフィルタ期間Ｔｆ２が、長いミラー期間Ｔｍ１を有するＩＧＢＴ６側のフィルタ期間Ｔｆ１よりも短くされている。このように、ミラー期間が短いほど、フィルタ期間が短くされている。
【００６９】
ＭＯＳＦＥＴ７のミラー期間Ｔｍ２は、ＩＧＢＴ６のミラー期間Ｔｍ１よりも短いため、フィルタ期間Ｔｆ２を短くしても、通常スイッチング動作時において、センス電圧Ｖｓｅがフィルタ期間Ｔｆ２内に閾値電圧Ｖｔｈ以下になる。したがって、短絡の誤検出を抑制することができる。一方、長いミラー期間Ｔｍ１を有するＩＧＢＴ６については、フィルタ期間Ｔｆ１がフィルタ期間Ｔｆ２より長いため、短絡の誤検出を抑制することができる。
【００７０】
また、フィルタ期間Ｔｆ２を短くすることで、他のアーム５ｂに短絡が生じたときに、短いミラー期間Ｔｍ２のＭＯＳＦＥＴ７を早くオフさせることができる。これにより、短絡エネルギを小さくすることができる。したがって、短絡エネルギが短絡耐量を超え、ＭＯＳＦＥＴ７が破損するのを抑制することができる。
【００７１】
以上より、本実施形態の駆動ＩＣ１０によれば、並列接続されたＩＧＢＴ６及びＭＯＳＦＥＴ７を適切に短絡保護することができる。
【００７２】
本実施形態では、ゲート電極と高電位側の主電極との間の容量及び主電極間の容量が小さいほど、フィルタ期間が短くされている。具体的には、図８に示すように、ＩＧＢＴ６の容量Ｃｇｃ，Ｃｃｅの和Ｃ１よりも、ＭＯＳＦＥＴ７の容量Ｃｇｄ，Ｃｄｓの和Ｃ２ほうが小さくされている。そして、容量Ｃ２＜容量Ｃ１によって、フィルタ期間Ｔｆ２のほうがフィルタ期間Ｔｆ１よりも短くされている。スイッチング素子の容量が小さいほどミラー期間が短いため、上記した効果を奏することができる。
【００７３】
本実施形態では、ＩＧＢＴ６がＳｉ基板に形成され、ＭＯＳＦＥＴ７がＳｉＣ基板に形成されている。そして、ＳｉＣ−ＭＯＳＦＥＴのフィルタ期間Ｔｆ２が、Ｓｉ−ＩＧＢＴのフィルタ期間Ｔｆ１よりも短くされている。上記したように、ＳｉＣは、Ｓｉに較べて寄生容量が小さく、これにより容量の充電にかかる時間が短い。したがって、ＳｉＣ側のフィルタ期間Ｔｆ２を短くしても、短絡の誤検出を抑制することができる。一方、Ｓｉ側については、フィルタ期間Ｔｆ１が長いため、短絡の誤検出を抑制することができる。
【００７４】
また、図１１に示すように、ＳｉとＳｉＣでは短絡耐量が異なる。たとえばＳｉＣのチップサイズがＳｉよりも小さいため、ＳｉＣのほうが短絡耐量が小さい。図１１に示す破線位置が、Ｓｉ、ＳｉＣの短絡耐量を示している。短絡耐量が小さいＳｉＣ側のフィルタ期間Ｔｆ２を短くするため、短絡エネルギを小さくして、これにより短絡耐量を超えるのを抑制することができる。また、Ｓｉは、短絡耐量がＳｉＣよりも大きいため、フィルタ期間Ｔｆ１を長くしても、短絡エネルギが短絡耐量を超えるのを抑制することができる。
【００７５】
本実施形態では、寄生容量のみによって、ＭＯＳＦＥＴ７の容量Ｃｇｄ，Ｃｄｓ、ＩＧＢＴ６の容量Ｃｇｃ，Ｃｃｅが構成される例を示したが、これに限定されない。寄生容量を模擬して電極間に接続された容量、たとえば外付けの容量を含んでもよい。
【００７６】
ソフト遮断部２７ｂをオフ駆動部２２とを別に設ける例を示したが、共用とすることもできる。たとえばＯＲゲートに対して制御回路９からの駆動指令とフィルタ２７ａからの出力が入力され、共用のスイッチング素子のゲート電極に出力する構成としてもよい。ソフト遮断部３７ｂとオフ駆動部３２についても同様である。
【００７７】
（第２実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
【００７８】
図１２に示すように、本実施形態では、ゲート電極６ｇ，７ｇを充電する駆動電流Ｉ１，Ｉ２に応じて、フィルタ期間Ｔｆ１，Ｔｆ２が設定されている。駆動電流が大きいほうが、対応するゲート電極が早く充電される。すなわち、駆動電流が大きいほど、ミラー期間が短くなる。
【００７９】
具体的には、オン駆動部３１側の駆動電流Ｉ２を、オン駆動部２１側の駆動電流Ｉ１よりも大きくしている。オン駆動部２１，３１には、互いにほぼ等しい駆動電圧（電源電圧）が供給される。抵抗２４の抵抗値Ｒ１と抵抗３４の抵抗値Ｒ２を異ならせる、具体的には、抵抗値Ｒ２を抵抗値Ｒ１よりも小さくすることで、駆動電流Ｉ２を駆動電流Ｉ１よりも大きくしている。そして、駆動電流Ｉ２が流れるＭＯＳＦＥＴ７側のフィルタ期間Ｔｆ２が、駆動電流Ｉ１が流れるＩＧＢＴ６側のフィルタ期間Ｔｆ１よりも短くされている。それ以外の構成は、先行実施形態と同じである。
【００８０】
ＭＯＳＦＥＴ７のゲート電極７ｇには、駆動電流Ｉ１よりも大きい駆動電流Ｉ２が供給されるため、ミラー期間Ｔｍ２は、ＩＧＢＴ６のミラー期間Ｔｍ１よりも短くなる。したがって、ＭＯＳＦＥＴ７側のフィルタ期間Ｔｆ２を短くしても、短絡の誤検出を抑制することができる。
【００８１】
また、フィルタ期間Ｔｆ２を短くすることで、他のアーム５ｂに短絡が生じたときに、短いミラー期間Ｔｍ２のＭＯＳＦＥＴ７を早くオフさせることができる。これにより、短絡エネルギを小さくすることができる。したがって、短絡エネルギが短絡耐量を超え、ＭＯＳＦＥＴ７が破損するのを抑制することができる。
【００８２】
なお、駆動電圧により、駆動電流Ｉ１，Ｉ２を異ならせてもよい。具体的には、オン駆動部３１に供給する駆動電圧を、オン駆動部２１に供給する駆動電圧よりも高くすることで、駆動電流Ｉ２を駆動電流Ｉ１より大きくしてもよい。駆動電圧及び抵抗値の組み合わせにより、駆動電流Ｉ１，Ｉ２を異ならせてもよい。
【００８３】
並列接続されるスイッチング素子が同じ構成、換言すれば容量Ｃ１，Ｃ２が互いにほぼ等しい構成に、本実施形態に示した構成を組み合わせてもよい。
【００８４】
（第３実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
【００８５】
本実施形態では、ＩＧＢＴ６がＳｉ基板に形成され、ＭＯＳＦＥＴ７がＳｉＣ基板に形成されている。上記したように、ＳｉＣのほうが、Ｓｉよりも短絡耐量が小さい。駆動ＩＣ１０は、短絡耐量が小さいＳｉＣ−ＭＯＳＦＥＴのほうが、短絡耐量が大きいＳｉ−ＩＧＢＴよりも、短絡異常検出時の遮断速度が速くなるように構成されている。それ以外の構成は、第１実施形態と同じである。
【００８６】
具体的には、図１３に示すように、遮断部２７の抵抗２７ｃの抵抗値Ｒ３と、遮断部３７の抵抗３７ｃの抵抗値Ｒ４を異ならせている。抵抗値Ｒ４を抵抗値Ｒ３よりも小さくすることで、ＳｉＣ−ＭＯＳＦＥＴの遮断速度をＳｉ−ＩＧＢＴより速めている。
【００８７】
Ｓｉ−ＩＧＢＴのセンス電圧Ｖｓｅに基づくコンパレータ２６の短絡異常検出タイミングと、ＳｉＣ−ＭＯＳＦＥＴのセンス電圧Ｖｓｅに基づくコンパレータ３６の短絡異常検出タイミングは、ほぼ同じである。また、上記したように、抵抗値Ｒ４が抵抗値Ｒ３よりも小さいため、ゲート電極７ｇのほうが、ゲート電極６ｇよりも電荷を引き抜きやすい。したがって、ＳｉＣ−ＭＯＳＦＥＴを先に遮断させることができる。このように、短絡耐量の小さいスイッチング素子を先に遮断させることができる。これにより、短絡耐量の大きいＳｉ−ＩＧＢＴ側から短絡耐量の小さいＳｉＣ−ＭＯＳＦＥＴ側に主電流が流れ込むことを防止し、ひいてはＳｉＣ−ＭＯＳＦＥＴの短絡エネルギを小さくすることができる。
【００８８】
本実施形態に示した構成は、第１実施形態に示した構成との組み合わせに限定されない。第２実施形態に示した構成との組み合わせも可能である。
【００８９】
（第４実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
【００９０】
本実施形態の駆動ＩＣ１０は、第１実施形態に示した構成に加えて、短絡耐量が小さいスイッチング素子の電流相関値が閾値を上回った後に閾値以下になると、短絡耐量が大きいスイッチング素子をオフさせるように構成されている。
【００９１】
具体的には、図１４に示すように、遮断部２７が、ＡＮＤゲート２７ｄを有している。ＡＮＤゲート２７ｄには、フィルタ２７ａの出力と、コンパレータ３６の出力が入力される。そして、ＡＮＤゲート２７ｄの出力が、ソフト遮断部２７ｂのゲートに入力される。
【００９２】
上記したように、コンパレータ２６，３６は、センス電圧Ｖｓｅが閾値電圧Ｖｔｈ以下においてＨレベルの信号を出力し、センス電圧Ｖｓｅが閾値電圧を超えるとＬレベルの信号を出力する。フィルタ２７ａ，３７ａは、センス電圧Ｖｓｅが閾値電圧を上回る状態が、フィルタ期間終了後も続くと、短絡異常であることを確定し、Ｈレベルの信号を出力する。ＡＮＤゲート２７ｄは、フィルタ２７ａ及びコンパレータ３６の出力がともにＨレベルの場合に、Ｈレベルの信号を出力する。これにより、ソフト遮断部２７ｂを構成するＭＯＳＦＥＴがオンし、Ｓｉ−ＩＧＢＴが遮断（オフ）される。
【００９３】
このように、本実施形態では、短絡耐量が小さいＳｉＣ−ＭＯＳＦＥＴのセンス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回った後に閾値以下になってから、すなわち、コンパレータ３６による短絡異常検出が解除されてから、短絡耐量が大きいＳｉ−ＩＧＢＴの遮断を開始する。したがって、第３実施形態に示した構成よりも確実に、ＳｉＣ−ＭＯＳＦＥＴを先に遮断させることができる。これにより、ＳｉＣ−ＭＯＳＦＥＴの短絡エネルギをさらに小さくすることができる。
【００９４】
本実施形態では、抵抗３７ｃの抵抗値（Ｒ４）と抵抗２７ｃの抵抗値（Ｒ３）との関係については特に限定されない。たとえば抵抗値Ｒ３，Ｒ４を互いにほぼ等しくすることができる。このように、第３実施形態よりも抵抗値Ｒ４の値を大きくした場合、これによりサージ電圧を低減することができる。
【００９５】
本実施形態に示した構成は、第１実施形態に示した構成との組み合わせに限定されない。それ以外の先行実施形態である第２実施形態、第３実施形態に示した構成との組み合わせも可能である。
【００９６】
（第５実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
【００９７】
本実施形態では、第１実施形態に示した構成に加えて、遮断部２７，３７は、ＩＧＢＴ６及びＭＯＳＦＥＴ７の少なくとも１つのセンス電圧Ｖｓｅに基づいて他のアーム５ｂの短絡異常を確定すると、ＩＧＢＴ６及びＭＯＳＦＥＴ７のすべてを遮断させる。
【００９８】
具体的には、図１５に示すように、遮断部が配線部４０を有している。そして、配線部４０により、フィルタ２７ａ，３７ａの出力同士、換言すれば、ソフト遮断部２７ｂ，３７ｂを構成するＭＯＳＦＥＴのゲート電極同士が接続されている。たとえばフィルタ３７ａで短絡異常が確定すると、Ｈレベルの信号がソフト遮断部３７ｂだけでなく、ソフト遮断部２７ｂにも入力される。
【００９９】
したがって、短いフィルタ期間Ｔｆ２のＭＯＳＦＥＴ７だけでなく、ＩＧＢＴ６も同じタイミングで遮断される。これにより、長いフィルタ期間Ｔｆ１のＩＧＢＴ６についても、短絡エネルギを小さくすることができる。これによれば、最も早い短絡異常の確定に基づいて、すべてのスイッチング素子を遮断するため、すべてのスイッチング素子について短絡エネルギを小さくすることができる。
【０１００】
この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。
【０１０１】
駆動ＩＣ１０による駆動対象は、インバータ５の上下アーム回路５ａを構成するスイッチング素子に限定されない。それ以外の上下アーム回路を構成するスイッチング素子にも適用できる。たとえば、直流電源２から供給される直流電圧を昇圧する昇圧コンバータにおいて、上下アーム回路のスイッチング素子にも適用できる。
【０１０２】
並列接続されるスイッチング素子の構成は、上記したＳｉ−ＩＧＢＴ、ＳｉＣ−ＩＧＢＴの組み合わせに限定されない。並列接続されるスイッチング素子の数も２つに限定されない。並列接続される複数のスイッチング素子について、ミラー期間が互いに異なればよい。
【符号の説明】
【０１０３】
１…電力変換装置、２…直流電源、３…モータ、４…平滑コンデンサ、５…インバータ、５ａ…上下アーム回路、５ｂ…アーム、６…ＩＧＢＴ、７…ＭＯＳＦＥＴ、８…ＦＷＤ、９…制御回路、１０…駆動ＩＣ、２０…ＩＧＢＴ駆動部、２１…オン駆動部、２２…オフ駆動部、２３…接続点、２４，２５…抵抗、２６…コンパレータ、２７…遮断部、２７ａ…フィルタ、２７ｂ…ソフト遮断部、２７ｃ…抵抗、２７ｄ…ＡＮＤゲート、３０…ＭＯＳ駆動部、３１…オン駆動部、３２…オフ駆動部、３３…接続点、３４，３５…抵抗、３６…コンパレータ、３７…遮断部、３７ａ…フィルタ、３７ｂ…ソフト遮断部、３７ｃ…抵抗、４０…配線部
【図１】
2019213430.tif 000003
【図２】
2019213430.tif 000004
【図３】
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【図４】
2019213430.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2019213430.tif 000010
【図９】
2019213430.tif 000011
【図１０】
2019213430.tif 000012
【図１１】
2019213430.tif 000013
【図１２】
2019213430.tif 000014
【図１３】
2019213430.tif 000015
【図１４】
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【図１５】
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