(57)【要約】      （修正有）【課題】超高速変換動作時においても歪の少ないアナログ信号を生成するデジタル／アナログ変換器を提供する。【解決手段】デジタル／アナログ変換器１は、デジタル信号の複数の入力端子３０−１〜２と、アナログ信号の出力端子２０と、定電流源１１−１〜２と直列に接続された複数のスイッチ回路１２−１〜２と、出力端子に接続された負荷抵抗１３とを有し、デジタル信号に基づいて複数のスイッチ回路のそれぞれに電流を流すか否かを選択し、複数のスイッチ回路に流れる電流を負荷抵抗に流すことにより発生した電圧を出力端子からアナログ信号として出力するコア回路１０と、スイッチ回路にデジタル信号を入力するタイミングを調整する複数のタイミング調整回路４０−１〜２と、複数のスイッチ回路のそれぞれから出力端子までの信号の伝搬時間の差を相殺するように、複数のスイッチ回路にデジタル信号を入力するタイミングを調整する調整回路５０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数ビットのデジタル信号の複数の入力端子と、アナログ信号の出力端子と、複数の定電流源と前記複数の定電流源の各定電流源に直列に接続された複数のスイッチ回路と、前記出力端子に接続された負荷抵抗とを有し、前記複数ビットのデジタル信号に基づいて前記複数のスイッチ回路のそれぞれに電流を流すか否かを選択し、前記複数のスイッチ回路のそれぞれに流れる電流を前記負荷抵抗に流すことにより発生した電圧を前記出力端子からアナログ信号として出力するコア回路と、
前記複数の入力端子のそれぞれと前記複数のスイッチ回路のそれぞれの間に配置され、前記複数のスイッチ回路のそれぞれに前記デジタル信号を入力するタイミングを調整する複数のタイミング調整回路と、
前記複数のスイッチ回路のそれぞれから前記出力端子までの信号の伝搬時間の差を相殺するように、前記複数のスイッチ回路のそれぞれに前記デジタル信号を入力するタイミングを調整する調整回路とを備える
デジタル／アナログ変換器。
【請求項２】
前記複数のタイミング調整回路は、クロック信号に基づいて動作し、
前記調整回路は、前記複数のスイッチ回路のそれぞれから前記出力端子までの信号の伝搬時間の差を相殺するように、前記複数のタイミング調整回路に前記クロック信号を入力するタイミングを調整する
請求項１記載のデジタル／アナログ変換器。
【請求項３】
前記調整回路は、前記タイミング調整回路に前記クロック信号を入力するクロック信号配線である
請求項２記載のデジタル／アナログ変換器。
【請求項４】
前記調整回路は、前記クロック信号の入力端子と前記タイミング調整回路の間に設置された移相器である
請求項２記載のデジタル／アナログ変換器。
【請求項５】
前記調整回路は、前記タイミング調整回路と前記スイッチ回路の間の信号配線である
請求項１記載のデジタル／アナログ変換器。
【請求項６】
前記調整回路は、前記タイミング調整回路と前記スイッチ回路の間に設置された移相器である
請求項１記載のデジタル／アナログ変換器。
【請求項７】
前記複数のスイッチ回路のそれぞれは、前記複数の定電流源のそれぞれに２つのスイッチ素子を接続した差動スイッチ回路である
請求項１乃至６のいずれか１項に記載のデジタル／アナログ変換器。
【請求項８】
前記複数のタイミング調整回路のそれぞれは、Ｄフリップ・フロップ回路またはマルチプレクサ回路である
請求項１乃至７のいずれか１項に記載のデジタル／アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、デジタル信号をアナログ信号に変換するデジタル／アナログ変換器に関する。
【背景技術】
【０００２】
近年、通信の大容量化に向けてパルス振幅変調（PAM：Pulse Amplitude Modulation）等の多値変調技術の導入が精力的に進められている。そのような多値変調を用いる伝送システム用の送信器では、変調信号の生成に際して、デジタル／アナログ変換器と呼ばれる複数のデジタル信号（２値信号）を１つのアナログ信号（多値信号）に変換する機能回路が一般的に用いられる。
【０００３】
一般的なデジタル／アナログ変換器の構成例を、図１４および図１５に示す。ここでは説明の簡略化のため、２ビットのデジタル信号を４値のアナログ信号に変換可能なデジタル／アナログ変換器の構成例を示す。ただし、図１４および図１５に記載したスイッチ回路は、厳密にはトランジスタ差動対等で構成される。
【０００４】
図１４のデジタル／アナログ変換器では、２進の重み付けがなされた電流をデジタル信号によって負荷抵抗に流すか流さないかを選択的に切替え、電流の加算性を利用してデジタル信号に応じたアナログ信号電流を生成する。そして生成された電流を負荷抵抗での電圧降下を利用してアナログ電圧信号として取り出すものである。図１５は、同一値の電流をデジタル信号に応じてＲと２Ｒで構成された抵抗ラダーに流すか流さないかを選択的に切替え、Ｒ−２Ｒの抵抗ラダー部において２進の重みづけ加算を行い、最終的に出力端子からアナログ電圧信号を取り出す構成となっている。図１４、１５の回路のいずれも、電流の加算性を利用してデジタル信号からアナログ信号を生成するものであり、カレントステアリング型のデジタル／アナログ変換器と呼ばれる。
【０００５】
ここで、高速な変換が求められるようなアプリケーションの場合、これらの回路では、電流を選択的に切替えるタイミング、すなわち複数のデジタル信号の立上り・立下りのエッジのタイミングが時間的にそろっている必要があるためコア回路の直前にＤＦＦ（D flip-flop）などのリタイミング機能を有するタイミング調整回路を配置しクロック信号を用いて複数ビットのデジタル信号のタイミングを揃える処理がなされる。さらにレイアウト配置などに起因するクロック分配の配線長差等に配慮してタイミングをより厳密に揃えるための技術も報告されている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】M. Nagatani et al."Ultrahigh-Speed Low-Power DACs Using InP HBTs for Beyond-100-Gb/s/ch Optical Transmission Systems", IEEE JSSC, vol.46, No. 10, Oct. 2011
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、非常に高速な変換速度、例えば変換速度が１００ＧＳ／ｓを超えるような速度領域になると、デジタル信号の立上り・立下りエッジのタイミングをスイッチ回路の駆動ポイントで揃えたとしても、デジタル／アナログ変換器のコア回路内部において、回路レイアウト等に起因する各信号パスの伝搬遅延差の影響が顕在化し、最終的に出力するアナログ信号波形に歪が生じてしまうという問題があった。
【０００８】
本願発明は、このような課題に鑑みてなされたものであり、超高速変換動作時においても歪の少ないアナログ信号を生成することを可能とするデジタル／アナログ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本願発明のデジタル／アナログ変換器は、複数ビットのデジタル信号の複数の入力端子と、アナログ信号の出力端子と、複数の定電流源と前記複数の定電流源の各定電流源に直列に接続された複数のスイッチ回路と、前記出力端子に接続された負荷抵抗とを有し、前記複数ビットのデジタル信号に基づいて前記複数のスイッチ回路のそれぞれに電流を流すか否かを選択し、前記複数のスイッチ回路のそれぞれに流れる電流を前記負荷抵抗に流すことにより発生した電圧を前記出力端子からアナログ信号として出力するコア回路と、前記複数の入力端子のそれぞれと前記複数のスイッチ回路のそれぞれの間に配置され、前記複数のスイッチ回路のそれぞれに前記デジタル信号を入力するタイミングを調整する複数のタイミング調整回路と、前記複数のスイッチ回路のそれぞれから前記出力端子までの信号の伝搬時間の差を相殺するように、前記複数のスイッチ回路のそれぞれに前記デジタル信号を入力するタイミングを調整する調整回路とを備える。
【００１０】
また、前記複数のタイミング調整回路は、クロック信号に基づいて動作し、前記調整回路は、前記複数のスイッチ回路のそれぞれから前記出力端子までの信号の伝搬時間の差を相殺するように、前記複数のタイミング調整回路に前記クロック信号を入力するタイミングを調整してもよい。
【００１１】
また、前記調整回路は、前記タイミング調整回路に前記クロック信号を入力するクロック信号配線であってもよい。
【００１２】
また、前記調整回路は、前記クロック信号の入力端子と前記タイミング調整回路の間に設置された移相器であってもよい。
【００１３】
また、前記調整回路は、前記タイミング調整回路と前記スイッチ回路の間の信号配線であってもよい。
【００１４】
また、前記調整回路は、前記タイミング調整回路と前記スイッチ回路の間に設置された移相器であってもよい。
【００１５】
また、前記複数のスイッチ回路のそれぞれは、前記複数の定電流源のそれぞれに２つのスイッチ素子を接続した差動スイッチ回路であってもよい。
【００１６】
また、前記複数のタイミング調整回路のそれぞれは、Ｄフリップ・フロップ回路またはマルチプレクサ回路であってもよい。
【発明の効果】
【００１７】
本願発明によれば、超高速変換動作時においても歪の少ないアナログ信号を生成することを可能とするデジタル／アナログ変換器を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本願発明の第１の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。
【図２】図２は、本願発明の第１の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。
【図３】図３は、本願発明の第１の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。
【図４】図４は、本願発明の第１の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。
【図５】図５は、本願発明の第２の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。
【図６】図６は、本願発明の第２の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。
【図７】図７は、本願発明の第３の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。
【図８】図８は、本願発明の第３の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。
【図９】図９は、本願発明の第４の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。
【図１０】図１０は、本願発明の第４の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。
【図１１】図１１は、本願発明の第４の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。
【図１２】図１２は、本願発明の第４の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。
【図１３Ａ】図１３Ａは、従来のデジタル／アナログ変換器の構成例を示す図である。
【図１３Ｂ】図１３Ｂは、本願発明の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。
【図１３Ｃ】図１３Ｃは、本願発明の実施の形態に係るデジタル／アナログ変換器の波形歪の改善効果を示すシミュレーション結果の一例である。
【図１４】図１４は、従来のデジタル／アナログ変換器の構成例を示す図である
【図１５】図１５は、従来のデジタル／アナログ変換器の他の構成例を示す図である
【発明を実施するための形態】
【００１９】
以下、本願発明の実施の形態について図面を用いて説明する。但し、本願発明は多くの異なる態様で実施することが可能であり、以下に説明する本願発明の実施の形態に限定して解釈されるものではない。
【００２０】
＜第１の実施の形態＞
図１および図２に本願発明の第１の実施の形態に係るデジタル／アナログ変換器の構成例を示す。図１、図２は、２ビットのデジタル信号をアナログ信号に変換するデジタル／アナログ変換器の構成例である。なお、図１、２の構成例は、ぞれぞれ従来のデジタル／アナログ変換器の図１４、図１５の構成例に対応するものである。
【００２１】
本実施の形態のデジタル／アナログ変換器１は、２つの定電流源（１１−１、１１−２）と２つの定電流源の各定電流源に直列に接続された２つのスイッチ回路（１２−１、１２−２）と、２ビットのデジタル信号の複数の入力端子（３０−１、３０−２）と、アナログ信号の出力端子２０と、出力端子２０に接続された負荷抵抗１３とを有するコア回路１０と、２つの入力端子の各入力端子（３０−１、３０−２）と２つのスイッチ回路（１２−１、１２−２）の各スイッチ回路の間に配置され、各スイッチ回路へデジタル信号を入力するタイミングを調整する２つのタイミング調整回路（４０−１、４０−２）を備えている。本実施の形態では、タイミング調整回路（４０−１、４０−２）をＤフリップ・フロップ回路（ＤＦＦ）により構成している。
【００２２】
本実施の形態のデジタル／アナログ変換器１では、２ビットのデジタル信号に基づいて各スイッチ回路（１２−１、１２−２）に電流を流すか否かを選択し、各スイッチ回路に流れる電流を負荷抵抗１３に流すことにより発生した電圧を出力端子２０からアナログ信号として出力する点においては従来と同様であるが、本実施の形態では、デジタル／アナログ変換器１のコア回路１０の内部で発生する各スイッチ回路（１２−１、１２−２）に流れる信号の伝搬時間の差を相殺するような時間差ΔΤをスイッチ回路（１２−１、１２−２）を駆動するデジタル信号に与える調整回路５０を設けることにより、コア回路１０の内部での伝搬時間の差を出力端子２０で相殺し、超高速変換動作時における波形歪の発生を防ぐものである。
【００２３】
具体的には、２ビットのデジタル信号の入力端子（３０−１、３０−２）うち、出力端子２０(Ｖｏｕｔ)に近いＭＳＢ（Most Significant Bit）側の信号伝搬時間ΤMSB(ＭＳＢ側のデジタル信号ＤMSBにてスイッチ回路を駆動して、その信号に対応するＶｏｕｔの電圧変化が生じるまでの時間)と出力端子２０から遠いＬＳＢ（Least Significant Bit）側の信号伝搬時間ΤLSB(ＬＳＢ側のデジタル信号ＤLSBにてスイッチ回路を駆動して、その信号に対応するＶｏｕｔの電圧変化が生じるまでの時間)の差であるΔΤ（ΤLSB−ΤMSB）を、コア回路１０のスイッチ回路（１２−１、１２−２）と複数のデジタル信号の各入力端子の間に配置されたＤＦＦ（４０−１、４０−２）へのクロック信号入力の時間差として与える調整回路５０を設け、ＬＳＢ側のデジタル信号ＤLSBがＭＳＢ側のデジタル信号ＤMSBよりもΔΤだけ早くスイッチ回路（１２−１）に到達するような回路構成としている。
【００２４】
このような構成により、デジタル／アナログ変換器１のコア回路１０の内部で発生する各スイッチ回路（１２−１、１２−２）から出力端子までの信号の伝搬時間の差を相殺するように、各スイッチ回路（１２−１、１２−２）へデジタル信号を入力するタイミングを調整することができる。なお、上述した信号伝搬時間ΤMSB、ΤLSBは、コア回路の設計段階で既知となる値であり、その値に応じてＤＦＦへのクロック信号の入力時間差を調整すればよい。後述する他の実施の形態においても同様である。
【００２５】
ここで、ＤＦＦ（４０−１、４０−２）へのクロック信号の入力時間差ΔΤを与える調整回路５０は、ＭＳＢ側のＤＦＦ（４０−２）へのクロック信号配線を、ＬＳＢ側のＤＦＦ（４０−１）へのクロック信号配線よりもΔΤだけ時間差が付くように物理的に長くレイアウトすることで実現してもよいし、あるいは、ＤＦＦ（４０−１、４０−２）へのクロック信号配線の何れかもしくは各々に移相器を設置して、各ＤＦＦに入力するクロック信号の移相を調整することにより所望の時間差ΔΤを与えるように構成してもよい。
【００２６】
また、各ＤＦＦ（４０−１、４０−２）へのクロック信号を同時に与え、スイッチ回路（１２−１、１２−２）とＤＦＦ（４０−１、４０−２）の間のデジタル信号パスの信号配線長を変更することや移相器の設置により所望の時間差ΔΤをデジタル信号に付与しても良いが、この場合はスイッチ回路（１２−１、１２−２）を駆動するデジタル信号の波形品質にばらつきが生じ得るので、上述したＤＦＦへのクロック信号の入力のタイミングを調整する方法が好ましい。
【００２７】
図３、４は、本願発明の第１の実施の形態に係るデジタル／アナログ変換器の他の構成例を示す図である。図３、４では、コア回路１０のスイッチ回路（１２−１、１２−２）を、２つの定電流源（１１−１、１１−２）にそれぞれ２つのスイッチ素子を接続した差動スイッチ回路によって構成している。なお、図３、４のスイッチ回路（１２−１、１２−２）はバイポーラトランジスタを用いた差動対で構成されているが、ＦＥＴ（電界効果トランジスタ）用いた差動対で構成してもよい。
【００２８】
このように、本実施の形態によれば、デジタル／アナログ変換器のコア回路内部で発生する各スイッチ回路に流れる信号の伝搬時間の差を相殺するような遅延を各スイッチ回路を駆動するデジタル信号に与えることにより、コア回路内部での伝搬時間の差を出力端子で相殺し、超高速変換動作時におけるアナログ信号の波形歪の発生を防ぐことができる。
【００２９】
＜第２の実施の形態＞
図５、６は、本願発明の第２の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。図５、６に示すように、差動スイッチ回路を構成する差動対トランジスタのエミッタ側に縮退抵抗（１４−１、１４−２）を挿入してもよい。スイッチ回路（１２−１、１２−２）をＦＥＴを用いた差動対で構成する場合は、ＦＥＴのソース側に縮退抵抗（１４−１、１４−２）が挿入される。
【００３０】
＜第３の実施の形態＞
図７、８は、本願発明の第３の実施の形態に係るデジタル／アナログ変換器の構成例を示す図である。図７、８に示すように差動対トランジスタのコレクタ側にカスコードトランジスタ（１５−１、１５−２）を挿入しても良い。スイッチ回路（１２−１、１２−２）をＦＥＴを用いた差動対で構成する場合は、ＦＥＴのドレイン側にカスコードトランジスタ（１５−１、１５−２）が挿入される。
【００３１】
＜第４の実施の形態＞
上述した第１から第３の実施の形態では、２ビットのデジタル信号をアナログ信号に変換するデジタル／アナログ変換器の構成例を説明したが、本願発明は、２より大きい複数ビットのデジタル／アナログ変換器にも拡張可能である。図９、１０は、本願発明の第４の実施の形態に係るＮビットのデジタル／アナログ変換器の構成例である。スイッチ回路（１２−１〜１２−Ｎ）の構成を、図３−図８に記載したようなトランジスタ差動対を用いた差動スイッチ回路によって構成してもよい。
【００３２】
図９、１０に示すように、ＭＳＢのＤＦＦ（４０−Ｎ）においては、ＬＳＢにおけるＤＦＦ（４０−１）へのクロックのタイミングを基準として、ΔΤN（＝Ｔ1−ＴN）だけ遅れてクロックが入力されるように、上位から２ビット目(ＤN-1)のＤＦＦ（４０−Ｎ−１）では、ΔＴN-1(＝Ｔ1−ＴN-1)だけ遅れてクロックが入力されるように、クロック信号を入力するタイミングを調整する。他のビットにおけるクロック信号の入力のタイミングについても同様である。
【００３３】
第１の実施の形態と同様に、クロック信号の入力時間差ΔＴを与える調整回路（５０−Ｎ−１、５０−Ｎ）は、ＤＦＦ（４０−１〜４０−Ｎ）へのクロック信号配線の長さを変更することにより調整してもよいし、移相器の設置によりクロック信号の入力時間差ΔＴを調整してもよい。また、スイッチ回路（１２−１〜１２−Ｎ）とＤＦＦ（４０−１〜４０−Ｎ）の間の信号配線長を変更することや移相器の設置により、デジタル信号をスイッチ回路に入力するタイミングを調整してもよい。
【００３４】
＜第５の実施の形態＞
超高速のデジタル／アナログ変換器は、そのチップ内部にデジタル信号を時間多重するマルチプレクサ回路(ＭＵＸ)を備えることもある。この場合、デジタル／アナログ変換器のコア回路へ入力されるデジタル信号は、ＤＦＦではなくＭＵＸでタイミング制御される。このようなチップ内部にＭＵＸ機能を備えるデジタル／アナログ変換器においても本願発明が適用可能である。
【００３５】
図１１、１２に、本願発明の第５の実施の形態に係るデジタル／アナログ変換器の構成例を示す。図１１、１２のデジタル／アナログ変換器は、ＭＵＸを備えるＮビットのデジタル／アナログ変換器である。
【００３６】
ＭＵＸを備えるデジタル／アナログ変換器１では、ＭＵＸ（４０−１〜４０−Ｎ）がコア回路１０へのデジタル信号の入力タイミングを決定するので、ＭＵＸ（４０−１〜４０−Ｎ）へ入力するクロック信号に対して、コア回路１０の内部での伝搬時間の差に応じた時間差を与えるように構成すればよい。時間差を与えるための調整回路（５０−Ｎ−１、５０−Ｎ）の具体的な構成は、第１から第４の実施の形態で用いた構成と同様である。
【００３７】
図１１、１２のデジタル／アナログ変換器１のＭＵＸ（４０−１〜４０−Ｎ）は、２：１ＭＵＸ機能を備えているが、４：１ＭＵＸ機能もしくはそれ以上のＭＵＸ機能を備えるように構成してもよい。また、スイッチ回路（１２−１〜１２−Ｎ）の構成を、トランジスタ差動対を用いた差動スイッチ回路によって構成してもよいことは、上述したＤＦＦを用いたデジタル／アナログ変換器と同様である。
【００３８】
なお、本実施の形態では、図１４、図１５に示すような２つの従来のデジタル／アナログ変換器に適用する構成例を説明したが、本実施の形態の技術は、同様の構成を備えた他のデジタル／アナログ変換器に対しても適用可能であることは言うまでもない。
【００３９】
図１３Ａ〜図１３Ｃを用いて、本願発明の実施形態における波形歪の改善効果を説明する。図１３Ａは、コア回路１０の内部での伝搬遅延差の補償のない従来のデジタル／アナログ変換器１であり、図１３Ｂは、コア回路１０の内部での伝搬遅延差を補償した本願発明の実施形態のデジタル／アナログ変換器１である。図１３Ｃは、１００ＧＳ／ｓ動作で１００ＧＢａｕｄＰＡＭ４信号を生成するシミュレーションを実施した結果である。
【００４０】
従来のデジタル／アナログ変換器１では、コア回路１０の内部で発生する伝搬遅延差に起因するアイ開口部の時間ズレ（波形歪）が発生しているが、一方、本実施の形態のデジタル／アナログ変換器１ではコア回路１０の内部での伝搬時間の差が補償され、アイ開口部の時間ズレ（波形歪）が改善されていることが確認できる。
【００４１】
以上述べたように、本願発明の実施の形態によれば、超高速変換動作時においても歪の少ないアナログ信号を生成することを可能とするデジタル／アナログ変換器を提供することができる。
【符号の説明】
【００４２】
１…デジタル／アナログ変換器、１０…コア回路、１１−１〜１１−Ｎ…定電流源、１２−１〜１２−Ｎ…スイッチ回路、１３…負荷抵抗、１４−１、１４−２…縮退抵抗、１５−１、１５−２…カスコードトランジスタ、２０…出力端子、３０−１〜３０−Ｎ…入力端子、４０−１〜４０−Ｎ…タイミング調整回路、５０、５０−Ｎ−１、５０−Ｎ…調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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