(57)【要約】      （修正有）【課題】暗電流の抑制された撮像装置を提供する。【解決手段】撮像装置において画素１０Ａは、第１不純物領域を有する半導体基板と、第１不純物領域に電気的に接続され、光を電荷に変換する光電変換部５０Ａと、第１端子および第２端子を有し、第１端子が第１不純物領域に接続された容量素子Ｃ１と、第２端子に電気的に接続された電圧供給回路１２８とを備える。前記電圧供給回路１２８は、互いに異なる第１電圧ＶＡおよび第２電圧ＶＢを第２端子に供給する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１不純物領域を有する半導体基板と、
前記第１不純物領域に電気的に接続され、光を電荷に変換する光電変換部と、
第１端子および第２端子を有し、前記第１端子が前記第１不純物領域に接続された容量素子と、
前記第２端子に電気的に接続された電圧供給回路と
を備え、
前記電圧供給回路は、互いに異なる第１電圧および第２電圧を前記第２端子に供給する、
撮像装置。
【請求項２】
前記第１不純物領域はｎ型であり、
前記第２不純物領域は、前記光電変換部で生じた電荷のうち正電荷を蓄積する、
請求項１に記載の撮像装置。
【請求項３】
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記第１トランジスタがオンである第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオフである第２期間に前記第２電圧を前記第２端子に供給する、請求項１または２に記載の撮像装置。
【請求項４】
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記正電荷を前記第１不純物領域に蓄積する第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオンである第２期間に前記第２電圧を前記第２端子に供給する、請求項１または２に記載の撮像装置。
【請求項５】
前記第２電圧は、前記第１電圧よりも高い、請求項２から４のいずれか一項に記載の撮像装置。
【請求項６】
前記第１不純物領域はｐ型であり、  
前記第１不純物領域は、前記光電変換部で生じた電荷のうち負電荷を蓄積する、請求項１に記載の撮像装置。
【請求項７】
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記第１トランジスタがオンである第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオフである第２期間に前記第２電圧を前記第２端子に供給する、請求項６に記載の撮像装置。
【請求項８】
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記負電荷を前記第１不純物領域に蓄積する第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオンである第２期間に前記第２電圧を前記第２端子に供給する、請求項６に記載の撮像装置。
【請求項９】
前記第２電圧は、前記第１電圧よりも低い、請求項６から８のいずれか一項に記載の撮像装置。
【請求項１０】
前記容量素子および前記第１不純物領域は、前記光電変換部で生じた電荷のうち一方の極性の電荷を蓄積する電荷蓄積ノードの少なくとも一部であり、
前記容量素子の容量値は、前記電荷蓄積ノードのうち前記容量素子以外の部分の容量値よりも小さい、請求項１から９のいずれか一項に記載の撮像装置。
【請求項１１】
前記光電変換部は、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極および前記第２電極の間に位置する光電変換層と
を有し、
前記第１電極は、前記第１不純物領域に電気的に接続されている、
請求項１から１０のいずれか一項に記載の撮像装置。
【請求項１２】
前記光電変換部は、埋め込みフォトダイオードである、請求項１から４および６から８のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルスチルカメラ、デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【０００３】
他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている（例えば特許文献１）。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置は、光電変換部との電気的な接続を有するノードであって、光電変換によって生成された正および負の電荷の一方を信号電荷として一時的に蓄積する浮遊ノードを有する。この浮遊ノードは、典型的には、光電変換部を支持する半導体基板に形成された拡散領域と、光電変換部と拡散領域とを互いに電気的に接続する導電構造とを有する。半導体基板には、ＣＣＤ回路またはＣＭＯＳ回路が設けられ、浮遊ノードに蓄積された電荷量に応じた信号がＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１４７３０２号
【発明の概要】
【０００５】
撮像装置の分野では、ノイズ低減の要求がある。撮像装置では、光電変換によって発生した電荷を蓄積する不純物領域からの、または、不純物領域へのリーク電流により、得られる画像に劣化が生じることがある。したがって、このようなリーク電流を低減できると有益である。以下では、光電変換によって発生した電荷を蓄積する不純物領域からの、または、不純物領域へのリーク電流を単に「暗電流」と呼ぶことがある。
【０００６】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【０００７】
ｎ型の導電型の第１不純物領域を有する半導体基板と、前記第１不純物領域に電気的に接続され、光を電荷に変換する光電変換部と、第１端子および第２端子を有し、前記第１端子が前記第１不純物領域に電気的に接続された容量素子と、前記第２端子に電気的に接続された電圧供給回路とを備え、前記電圧供給回路は、互いに異なる第１の電圧および第２の電圧を前記第２端子に供給し、前記第１不純物領域は、前記光電変換部で生じた電荷のうち正電荷を蓄積する、撮像装置。
【０００８】
包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【０００９】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【００１０】
本開示の実施形態によれば、暗電流の抑制された撮像装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本開示の第１の実施形態による撮像装置の例示的な構成を模式的に示す図である。
【図２】図２は、画素１０の例示的なデバイス構造を模式的に示す断面図である。
【図３】図３は、図２に示す画素１０Ａの回路構成の典型例を模式的に示す図である。
【図４Ａ】図４Ａは、図３に示す回路構成を有する画素１０Ａの例示的な動作を説明するためのタイミングチャートである。
【図４Ｂ】図４Ｂは、画素１０Ａのリセットトランジスタ７６にｐ型のトランジスタを適用したときの例示的な動作を説明するためのタイミングチャートである。
【図４Ｃ】図４Ｃは、画素１０Ａ、１０Ａｐおよび１０Ａｑの動作の他の例を説明するためのタイミングチャートである。
【図５】図５は、画素１０の他の回路構成の例を模式的に示す図である。
【図６】図６は、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図７Ａ】図７Ａは、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図７Ｂ】図７Ｂは、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図８】図８は、図７Ａに示す画素１０Ａｒまたは図７Ｂに示す画素１０Ａｓの例示的な動作を説明するためのタイミングチャートである。
【図９Ａ】図９Ａは、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図９Ｂ】図９Ｂは、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図１０】図１０は、図９Ａに示す画素１０Ａｔまたは図９Ｂに示す画素１０Ａｕの例示的な動作を説明するためのタイミングチャートである。
【図１１Ａ】図１１Ａは、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図１１Ｂ】図１１Ｂは、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図１１Ｃ】図１１Ｃは、画素１０のさらに他の回路構成の例を模式的に示す図である。
【図１２】図１２は、本開示の第２の実施形態による撮像装置が有する画素１０Ｂの回路構成の一例を模式的に示す図である。
【図１３】図１３は、図１２に示す回路構成が適用された、より具体的な例を示す図である。
【図１４Ａ】図１４Ａは、図１３に示す回路構成を有する画素１０Ｂｆの例示的な動作を説明するためのタイミングチャートである。
【図１４Ｂ】図１４Ｂは、画素１０Ｂｆのリセットトランジスタ７６およびトランジスタ７８にｐ型のトランジスタを適用したときの例示的な動作を説明するためのタイミングチャートである。
【図１５】図１５は、本開示の第２の実施形態による撮像装置の変形例を示す図である。
【図１６】図１６は、本開示の第２の実施形態による撮像装置の他の変形例を示す図である。
【図１７Ａ】図１７Ａは、図１６に示す回路構成を有する画素１０Ｂｒの例示的な動作を説明するためのタイミングチャートである。
【図１７Ｂ】図１７Ｂは、画素１０Ｂｒのリセットトランジスタ７６およびトランジスタ７８にｐ型のトランジスタを適用し、信号電荷として電子を用いたときの例示的な動作を説明するためのタイミングチャートである。
【図１８】図１８は、本開示の第２の実施形態による撮像装置のさらに他の変形例を示す図である。
【図１９Ａ】図１９Ａは、本開示の第３の実施形態による撮像装置が有する画素の回路構成の一例を模式的に示す図である。
【図１９Ｂ】図１９Ｂは、本開示の第３の実施形態による撮像装置が有する画素の回路構成の他の一例を模式的に示す図である。
【図２０】図２０は、図１９Ａに示す回路構成を有する画素１０Ｄの例示的な動作を説明するためのタイミングチャートである。
【図２１】図２１は、本開示の第４の実施形態による撮像装置が有する画素の回路構成の一例を模式的に示す図である。
【図２２Ａ】図２２Ａは、図２１に示す回路構成を有する画素１０Ｃの例示的な動作を説明するためのタイミングチャートである。
【図２２Ｂ】図２２Ｂは、画素１０Ｃのリセットトランジスタ７６にｐ型のトランジスタを適用し、信号電荷として電子を用いたときの例示的な動作を説明するためのタイミングチャートである。
【図２３】図２３は、本開示の第４の実施形態による撮像装置の変形例を示す図である。
【図２４】図２４は、本開示の第５の実施形態による例示的なカメラシステムを模式的に示す機能ブロック図である。
【発明を実施するための形態】
【００１２】
本明細書は、以下の項目に記載の撮像装置を開示している。
【００１３】
［項目１］
ｎ型の導電型の第１不純物領域を有する半導体基板と、
前記第１不純物領域に電気的に接続され、光を電荷に変換する光電変換部と、
第１端子および第２端子を有し、前記第１端子が前記第１不純物領域に電気的に接続された容量素子と、
前記第２端子に電気的に接続された電圧供給回路と
を備え、
前記電圧供給回路は、互いに異なる第１の電圧および第２の電圧を前記第２端子に供給し、
前記第１不純物領域は、前記光電変換部で生じた電荷のうち正電荷を蓄積する、撮像装置。
【００１４】
［項目２］
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記第１トランジスタがオンである第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオフである第２期間に前記第２電圧を前記第２端子に供給する、項目１に記載の撮像装置。
【００１５】
［項目３］
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記正電荷を前記第１不純物領域に蓄積する第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオンである第２期間に前記第２電圧を前記第２端子に供給する、項目１に記載の撮像装置。
【００１６】
［項目４］
前記半導体基板は、第２不純物領域を有し、
前記第１トランジスタは、前記第２不純物領域をソースおよびドレインの他方として含み、
前記第１端子は、前記第２不純物領域に接続されている、項目２または３に記載の撮像装置。
【００１７】
［項目５］
前記第２電圧は、前記第１電圧よりも高い、項目２から４のいずれか一項に記載の撮像装置。
【００１８】
［項目６］
ｐ型の導電型の第１不純物領域を有する半導体基板と、
前記第１不純物領域に電気的に接続され、光を電荷に変換する光電変換部と、
第１端子および第２端子を有し、前記第１端子が前記第１不純物領域に電気的に接続された容量素子と、
前記第２端子に電気的に接続された電圧供給回路と
を備え、
前記電圧供給回路は、互いに異なる第１の電圧および第２の電圧を前記第２端子に供給し、
前記第１不純物領域は、前記光電変換部で生じた電荷のうち負電荷を蓄積する、撮像装置。
【００１９】
［項目７］
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記第１トランジスタがオンである第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオフである第２期間に前記第２電圧を前記第２端子に供給する、項目６に記載の撮像装置。
【００２０】
［項目８］
前記第１不純物領域をソースおよびドレインの一方として含む第１トランジスタをさらに備え、
前記電圧供給回路は、前記負電荷を前記第１不純物領域に蓄積する第１期間に前記第１電圧を前記第２端子に供給し、前記第１期間の後かつ前記第１トランジスタがオンである第２期間に前記第２電圧を前記第２端子に供給する、項目６に記載の撮像装置。
【００２１】
［項目９］
前記半導体基板は、第２不純物領域を有し、
前記第１トランジスタは、前記第２不純物領域をソースおよびドレインの他方として含み、
前記第１端子は、前記第２不純物領域に接続されている、項目７または８に記載の撮像装置。
【００２２】
［項目１０］
前記第２電圧は、前記第１電圧よりも低い、項目７から９のいずれか一項に記載の撮像装置。
【００２３】
［項目１１］
前記容量素子および前記第１不純物領域は、前記光電変換部で生じた電荷のうち一方の極性の電荷を蓄積する電荷蓄積ノードの少なくとも一部であり、
前記容量素子の容量値は、前記電荷蓄積ノードのうち前記容量素子以外の部分の容量値よりも小さい、項目１から１０のいずれか一項に記載の撮像装置。
【００２４】
［項目１２］
前記光電変換部は、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極および前記第２電極の間に位置する光電変換層と
を有し、
前記第１電極は、前記第１不純物領域に電気的に接続されている、項目１から１１のいずれか一項に記載の撮像装置。
【００２５】
［項目１３］
前記光電変換部は、埋め込みフォトダイオードである、項目１から４および６から９のいずれか一項に記載の撮像装置。
【００２６】
また、本明細書は、以下の項目に記載の撮像装置を開示している。
【００２７】
［項目１］
第１不純物領域および第２不純物領域を有する半導体基板と、
第１不純物領域に電気的に接続された光電変換部と、
第１不純物領域をソース領域およびドレイン領域の一方として含み、第２不純物領域をソース領域およびドレイン領域の他方として含む第１トランジスタと、
第２不純物領域に電気的に接続された電圧供給回路と
を備え、
電圧供給回路は、第１トランジスタがオンである第１期間に第１電圧を第２不純物領域に印加し、第１期間の後かつ第１トランジスタがオフである第２期間に第１電圧とは異なる第２電圧を第２不純物領域に印加する、撮像装置。
【００２８】
項目１の構成によれば、第１トランジスタのオフに伴って第１不純物領域とその周囲との間のｐｎ接合に順方向バイアスがかかることによって暗電流が生じてしまうことを防止し得る。
【００２９】
［項目２］
第２不純物領域と電圧供給回路との間に接続された容量素子をさらに備える、項目１に記載の撮像装置。
【００３０】
項目２の構成によれば、第１電圧および第２電圧として、より電圧差の小さな電圧を適用し得る。
【００３１】
［項目３］
ソース領域およびドレイン領域の一方が第２不純物領域に電気的に接続された第２トランジスタをさらに備える、項目２に記載の撮像装置。
【００３２】
［項目４］
ソース領域およびドレイン領域の一方が第２不純物領域に電気的に接続された第２トランジスタをさらに備え、
電圧供給回路は、第２トランジスタのソース領域およびドレイン領域の他方に接続されている、項目１に記載の撮像装置。
【００３３】
項目４の構成によれば、第２トランジスタのオフに伴って第２不純物領域とその周囲との間のｐｎ接合に順方向バイアスがかかることによって暗電流が生じてしまうことを防止し得る。
【００３４】
［項目５］
第２期間は、第２トランジスタがオンである期間のうち、第１期間を除く期間である、項目３または４に記載の撮像装置。
【００３５】
項目５の構成によれば、第１トランジスタを介したカップリングによる、第１不純物領域の電位の変動に起因した暗電流の発生を抑制し得る。
【００３６】
［項目６］
第２期間は、第２トランジスタがオンからオフに切り替えられた時点から開始する、項目３または４に記載の撮像装置。
【００３７】
項目６の構成によれば、第２トランジスタを介したカップリングによる、第２不純物領域の電位の変動に起因した暗電流の発生を抑制し得る。
【００３８】
［項目７］
第１不純物領域を有する半導体基板と、
第１不純物領域に電気的に接続された光電変換部と、
第１不純物領域をソース領域およびドレイン領域の一方として含み、第１不純物領域へのリセット電圧の供給および遮断を切り替える第１トランジスタと、
第１不純物領域に電気的に接続された電圧供給回路と
を備え、
電圧供給回路は、第１トランジスタがオンである第１期間に第１電圧を第１不純物領域に印加し、第１期間に続く、第１トランジスタがオフとされた第２期間に第１電圧とは異なる第２電圧を第１不純物領域に印加する、撮像装置。
【００３９】
項目７の構成によれば、第１トランジスタのオフに伴って第１不純物領域とその周囲との間のｐｎ接合に順方向バイアスがかかることによって暗電流が生じてしまうことを防止し得る。
【００４０】
［項目８］
第１不純物領域と電圧供給回路との間に接続された容量素子をさらに備える、項目７に記載の撮像装置。
【００４１】
項目８の構成によれば、第１電圧および第２電圧として、より電圧差の小さな電圧を適用し得る。
【００４２】
［項目９］
ソース領域およびドレイン領域の一方が第１トランジスタのソース領域およびドレイン領域の他方に電気的に接続された第２トランジスタをさらに備え、
電圧供給回路は、第１トランジスタを介して第１不純物領域に接続されている、項目７または８に記載の撮像装置。
【００４３】
［項目１０］
第２トランジスタを含み、光電変換部で発生した電気信号を負帰還させるフィードバック回路をさらに備える、項目３、４、５、６または９に記載の撮像装置。
【００４４】
項目１０の構成によれば、負帰還を利用してｋＴＣノイズを縮小することが可能である。
【００４５】
［項目１１］
第１トランジスタは、ｎ型であり、
第２電圧は、第１電圧よりも高い、項目１から１０のいずれかに記載の撮像装置。
【００４６】
項目１１の構成によれば、第１不純物領域の電位および／または第１トランジスタと第２トランジスタとの間のノードの電位が半導体基板の基板電位を下回ってしまうことを回避し得る。
【００４７】
［項目１２］
第１トランジスタは、ｐ型であり、
第２電圧は、第１電圧よりも低い、項目１から１０のいずれかに記載の撮像装置。
【００４８】
項目１２の構成によれば、第１不純物領域の電位および／または第１トランジスタと第２トランジスタとの間のノードの電位が半導体基板の基板電位を上回ってしまうことを回避し得る。
【００４９】
［項目１３］
第１不純物領域を有する半導体基板と、
第１不純物領域に電気的に接続された光電変換部と、
第１不純物領域をソース領域およびドレイン領域の一方として含み、第１不純物領域へのリセット電圧の供給および遮断を切り替えるリセットトランジスタと、
リセットトランジスタのゲートに接続された駆動回路と
を備え、
駆動回路は、リセットトランジスタがオンとなる第１電圧、リセットトランジスタがオフとなる第２電圧、および、第１電圧と第２電圧の間の第３電圧をゲートに順次に印加することにより、第１不純物領域の電位のリセットを実行する、撮像装置。
【００５０】
項目１３の構成によれば、回路が過度に複雑となることを避けながら、暗電流による画質の劣化を防止し得る。
【００５１】
［項目１４］
リセットトランジスタは、ｎ型であり、
第３電圧は、第１電圧よりも低く第２電圧よりも高い、項目１３に記載の撮像装置。
【００５２】
項目１４の構成によれば、第１不純物領域の電位および／または第１トランジスタと第２トランジスタとの間のノードの電位が半導体基板の基板電位を下回ってしまうことを回避し得る。
【００５３】
［項目１５］
第３電圧は、駆動回路からゲートに第３電圧が印加されている状態において、第１不純物領域の電位が半導体基板の基板電位よりも高くなる電圧である、項目１３または１４に記載の撮像装置。
【００５４】
項目１５の構成によれば、リセット後の電荷蓄積ノードの電圧レベルに対応する信号への暗電流の影響を抑制し得る。
【００５５】
［項目１６］
リセットトランジスタは、ｐ型であり、
第３電圧は、第１電圧よりも高く第２電圧よりも低い、項目１３に記載の撮像装置。
【００５６】
項目１６の構成によれば、第１不純物領域の電位および／または第１トランジスタと第２トランジスタとの間のノードの電位が半導体基板の基板電位を上回ってしまうことを回避し得る。
【００５７】
［項目１７］
第３電圧は、駆動回路からゲートに第３電圧が印加されている状態において、第１不純物領域の電位が半導体基板の基板電位よりも低くなる電圧である、項目１３または１６に記載の撮像装置。
【００５８】
項目１７の構成によれば、リセット後の電荷蓄積ノードの電圧レベルに対応する信号への暗電流の影響を抑制し得る。
【００５９】
［項目１８］
光電変換部と、光電変換部に電気的に接続された電荷蓄積ノードと、電荷蓄積ノードに蓄積された信号電荷を検出する検出回路と、信号電荷を排出するリセットトランジスタとを備える撮像装置の駆動方法であって、
リセットトランジスタのゲートに、リセットトランジスタがオンとなる第１電圧、リセットトランジスタがオフとなる第２電圧、および、第１電圧と第２電圧の間の第３電圧を順次に印加することにより、電荷蓄積ノードの電位のリセットを実行する、撮像装置の駆動方法。
【００６０】
項目１８の構成によれば、回路が過度に複雑となることを避けながら、暗電流による画質の劣化を防止し得る。
【００６１】
［項目１９］
電荷蓄積ノードは、半導体基板に形成されたｎ型の第１不純物領域を含み、
第３電圧は、第１電圧よりも低く第２電圧よりも高い、項目１８に記載の撮像装置。
【００６２】
［項目２０］
電荷蓄積ノードの電位が半導体基板の基板電位よりも低くなる電圧を第２電圧として印加する、項目１９に記載の撮像装置の駆動方法。
【００６３】
［項目２１］
電荷蓄積ノードは、半導体基板に形成されたｐ型の第１不純物領域を含み、
第３電圧は、第１電圧よりも高く第２電圧よりも低い、項目１８に記載の撮像装置。
【００６４】
［項目２２］
電荷蓄積ノードの電位が半導体基板の基板電位よりも高くなる電圧を第２電圧として印加する、項目２１に記載の撮像装置の駆動方法。
【００６５】
［項目２３］
光電変換部は、
半導体基板に支持された第１電極と、
第２電極と、
第１電極および第２電極の間に位置する光電変換層と
をさらに含み、
第１電極は、第１不純物領域に電気的に接続されている、項目１から１７のいずれか、または、項目１９から２２のいずれかに記載の撮像装置。
【００６６】
［項目２４］
光電変換部は、埋め込みフォトダイオードである、項目１から２３のいずれかに記載の撮像装置。
【００６７】
［項目２５］
複数の画素を備える撮像装置であって、
複数の画素のそれぞれの画素は、
光電変換により電荷を生成する光電変換部と、
電荷を蓄積する電荷蓄積ノードと、
電荷蓄積ノードに電気的に接続され、電荷蓄積ノードの電位を基準電位にリセットするリセットトランジスタと、
電荷蓄積ノードに電気的に接続され、電荷蓄積ノードに蓄積された電荷に応じた信号電圧を出力する増幅トランジスタと、
一端が電荷蓄積ノードに電気的に接続され、他端が電圧源に接続される容量素子と、
を備え、
電荷を電荷蓄積ノードに蓄積する露光期間において、容量素子の他端には第１電圧が印加され、露光期間以外の非露光期間中のリセット期間において、他端には第１電圧とは異なる第２電圧が印加され、
リセット期間は、非露光期間の一部であり、リセットトランジスタが電荷蓄積ノードの電位を基準電位にリセットする期間である、撮像装置。
【００６８】
項目２５に記載の撮像装置によると、リーク電流を低減することが可能となる撮像装置が提供される。
【００６９】
［項目２６］
非露光期間の全体において、容量素子の他端に第２電圧が印加される、項目２５に記載の撮像装置。
【００７０】
項目２６に記載の撮像装置によると、例えば信号電荷として正孔を用いる場合、露光期間では、電荷蓄積ノードの電位を低電位に設定し、かつ、非露光期間では、電荷蓄積ノードの電位を高電位に設定することにより、回路特性を劣化させることなく、暗電流を低減することができる。
【００７１】
［項目２７］
容量素子は、増幅トランジスタのゲートに電気的に接続される、項目２５または２６に記載の撮像装置。
【００７２】
項目２７に記載の撮像装置によると、容量素子の他端に印加される制御信号の電圧変化を容量素子を介してＦＤノードに与えることができる。
【００７３】
［項目２８］
増幅トランジスタに電気的に接続され、信号電圧を選択的に出力する選択トランジスタをさらに備え、
選択トランジスタの制御信号が、容量素子の他端に接続される、項目２６または２７に記載の撮像装置。
【００７４】
項目２８に記載の撮像装置によると、画素内の任意の制御信号を、容量素子に与える制御信号としても用いることができるので、使用する制御信号線の数を減らすことができる。
【００７５】
［項目２９］
容量素子の一端と電荷蓄積ノードとの間、または、電圧源と他端との間に電気的に接続され、容量素子および電荷蓄積ノードの接続・非接続を切替えるスイッチトランジスタをさらに備える、項目２６または２７に記載の撮像装置。
【００７６】
項目２９に記載の撮像装置によると、例えば、電荷蓄積ノードの電位を制御するＦＤ電位制御モード、および、信号電荷を効率的に変換する高ゲインモードを使い分けることが可能となる。
【００７７】
［項目３０］
電荷は、正孔であり、
第２電圧は第１電圧よりも高い、項目２５から２９のいずれかに記載の撮像装置。
【００７８】
項目３０に記載の撮像装置によると、リーク電流を低減することが可能な、信号電荷として正孔を用いる撮像装置を提供できる。
【００７９】
［項目３１］
リセットトランジスタおよび増幅トランジスタはＮ型トランジスタである、項目３０に記載の撮像装置。
【００８０】
項目３１に記載の撮像装置によると、信号電荷として正孔を用いる場合、リーク電流を適切に低減することが可能となる。
【００８１】
［項目３２］
電荷は、電子であり、
第２電圧は第１電圧よりも低い、項目２５から２９のいずれかに記載の撮像装置。
【００８２】
項目３２に記載の撮像装置によると、リーク電流を低減することが可能な、信号電荷として電子を用いる撮像装置を提供できる。
【００８３】
［項目３３］
リセットトランジスタおよび増幅トランジスタはＰ型トランジスタである、項目３２に記載の撮像装置。
【００８４】
項目３３に記載の撮像装置によると、信号電荷として電子を用いる場合、リーク電流を適切に低減することが可能となる。
【００８５】
［項目３４］
第１電圧はグランド電圧である、項目３０に記載の撮像装置。
【００８６】
項目３４に記載の撮像装置によると、容量素子に印加される制御信号の電源ノイズが電荷蓄積ノードに混入することを抑制することが可能となる。
【００８７】
［項目３５］
第２電圧はグランド電圧である、項目３０に記載の撮像装置。
【００８８】
項目３５に記載の撮像装置によると、容量素子に印加される制御信号の電源ノイズが電荷蓄積ノードに混入することを抑制することが可能となる。
【００８９】
［項目３６］
増幅トランジスタは、デプレッション型のトランジスタである、項目２５から３５のいずれかに記載の撮像装置。
【００９０】
項目３６に記載の撮像装置によると、低レベルの電荷蓄積ノードの電位に対しても増幅トランジスタから高い出力が得られるため、ソースフォロア回路の電流源の動作に必要な電圧レンジを確保することが可能となる。
【００９１】
［項目３７］
光電変換部は、
第１電極と、
第１電極に対向する第２電極と、
第１電極と第２電極との間に位置し、光電変換によって電荷を発生させる光電変換膜と、
を有する、項目２５から３６のいずれかに記載の撮像装置。
【００９２】
項目３７に記載の撮像装置によると、リーク電流を低減することが可能となる、光電変換膜を有する光電変換部を備える撮像装置が提供される。
【００９３】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００９４】
（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な構成を模式的に示す。図１に示す撮像装置１００は、複数の画素１０を含む画素アレイ１１０と、周辺回路１２０とを有する。
【００９５】
画素アレイ１１０は、例えばｍ行ｎ列のマトリクス状に配置された複数の画素１０を含む。ここで、ｍ、ｎは、自然数である。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域を形成する。画素アレイ１１０中の画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。画素アレイ１１０中の画素１０の配列が一次元である場合、撮像装置１００をラインセンサとして利用することができる。
【００９６】
各画素１０は、光の入射を受けて電荷を生成する光電変換部を含む。各画素１０の光電変換部は、半導体基板６０に形成された埋め込みフォトダイオード、または、半導体基板６０のうち撮像領域に対応する領域の上方に配置された光電変換層の一部を含む構造であり得る。なお、本明細書において、「上方」、「下方」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置１００の使用時における姿勢を限定する意図ではない。
【００９７】
図１に例示する構成において、周辺回路１２０は、垂直走査回路１２２と、信号保持回路１２３と、水平走査回路１２４と、出力段アンプ１２６と、画素アレイ１１０中の各画素１０に所定の電圧を供給する電圧供給回路１２８とを含む。ここでは、周辺回路１２０は、上述の画素アレイ１１０が形成された半導体基板６０上に設けられている。しかしながら、周辺回路１２０の配置はこの例に限定されず、周辺回路１２０の一部または全部が、半導体基板６０とは異なる他の基板上に配置されてもかまわない。
【００９８】
垂直走査回路１２２は、行走査回路とも呼ばれ、例えば、複数の画素１０の各行に対応して設けられたアドレス信号線およびリセット信号線との接続を有する。垂直走査回路１２２は、アドレス信号線およびリセット信号線に所定の信号を供給することにより、画素１０における信号電荷の蓄積および読み出し、ならびに、蓄積された信号電荷のリセットを行単位で実行することができる。周辺回路１２０は、２以上の垂直走査回路１２２を有していてもよい。なお、図１では、図面が複雑になることを避けるために、アドレス信号線、リセット信号線などの各種の信号線の図示は省略されている。図１中の矢印は、アドレス信号線、リセット信号線などの各種の信号線に供給される信号の流れを模式的に示している。
【００９９】
信号保持回路１２３は、複数の画素１０の各列に対応して設けられる不図示の垂直信号線に接続されており、垂直信号線に出力される信号を一時的に保持する機能を有する。信号は、アナログ値の形で保持されてもよいし、アナログ−デジタル変換の施されたデジタル値の形で保持されてもよい。信号保持回路１２３は、例えば、信号電荷の蓄積後に画素１０から読み出された信号と、信号電荷のリセット後にその画素１０から読み出された信号との間の差分を水平走査回路１２４に出力する。信号間の演算は、アナログ、デジタルのいずれの形で実行されてもよい。水平走査回路１２４は、列走査回路とも呼ばれ、典型的には、その一部にアナログ−デジタル変換回路を含む。水平走査回路１２４は、信号保持回路１２３によって複数の画素１０の行単位で得られた、差分の信号を出力段アンプ１２６に読み出す機能を有する。
【０１００】
電圧供給回路１２８は、各画素１０に電気的に接続されており、撮像装置１００の動作時に各画素１０に２以上の所定の電圧を切り替えて供給するように構成される。電圧供給回路１２８は、例えば、第１電圧ＶAおよび第２電圧ＶBを切り替えて各画素１０に供給する。ここで、第２電圧ＶBは、第１電圧ＶAとは異なる電圧である。
【０１０１】
電圧供給回路１２８は、撮像装置１００の動作時に各画素１０に所定の電圧を印加可能に構成されていればよく、特定の電源回路に限定されない。電圧供給回路１２８は、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。電圧供給回路１２８は、垂直走査回路１２２の一部であってもよい。電圧供給回路１２８から各画素１０に印加される電圧は、互いに異なる２つの電圧に限定されない。電圧供給回路１２８は、互いに異なる３つ以上の電圧を切り替えて各画素１０に供給可能に構成されてもよい。
【０１０２】
（画素１０のデバイス構造）
図２は、画素１０の例示的なデバイス構造の断面を模式的に示す。図２は、画素１０における各部の形状、寸法および配置をあくまで模式的に示し、図２中に示される各部の形状、寸法および配置は、必ずしも現実のデバイスにおける形状、寸法および配置を反映しない。本開示の他の図面についても同様である。
【０１０３】
図２に示す画素１０Ａは、上述の画素１０の一例である。画素１０Ａは、概略的には、半導体基板６０の一部と、半導体基板６０を覆う層間絶縁層４０に支持された光電変換部５０Ａとを含む。図２に示す例では、光電変換部５０Ａは、半導体基板６０のうち撮像領域に対応する領域の上方に位置する光電変換層５４を含んでいる。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。
【０１０４】
図２に模式的に示すように、半導体基板６０は、支持基板６０Ｓと、支持基板６０Ｓ上に形成された１以上の半導体層とを含む。ここでは、支持基板６０Ｓとして、ｐ型シリコン基板を例示する。半導体基板６０には、不純物領域６０ａ〜６０ｅおよび素子分離領域６５が設けられている。不純物領域６０ａ〜６０ｅのそれぞれは、典型的には、ｎ型の拡散領域である。
【０１０５】
図２に示すように、半導体基板６０に支持された光電変換部５０Ａは、層間絶縁層４０上の画素電極５２と、画素電極５２よりも半導体基板６０から遠くに位置する対向電極５６と、画素電極５２および対向電極５６の間に位置する光電変換層５４とを有する。画素電極５２は、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極５２は、空間的に分離されることにより、隣接する他の画素１０Ａ中の画素電極５２から電気的に分離される。対向電極５６は、ＩＴＯなどの透明な導電性材料から形成される。本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。画素電極５２が、隣接する他の画素１０Ａ中の画素電極５２との間で分離されることに対し、対向電極５６は、複数の画素１０Ａにわたって形成され得る。対向電極５６は、典型的には、連続した単一の電極の形で半導体基板６０の上方に配置される。
【０１０６】
光電変換層５４は、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換層５４は、例えば、真空蒸着によって形成され、５００ｎｍ程度の厚さを有し得る。光電変換層５４が、有機材料から構成される層と無機材料から構成される層とを有していてもよい。光電変換層５４は、対向電極５６を介して入射した光を受けて、光電変換により正および負の電荷を生成する。対向電極５６と同様に、光電変換層５４も、複数の画素１０Ａにわたって連続した単一の層の形で半導体基板６０の上方に配置され得る。
【０１０７】
図２において図示が省略されているが、対向電極５６には、不図示の電源に接続された電圧線が接続されており、対向電極５６は、撮像装置１００の動作時、所定のバイアス電圧の供給を受ける。所定のバイアス電圧の印加によって対向電極５６の電位を制御することにより、光電変換によって生成された正および負の電荷のうちの一方を信号電荷として画素電極５２によって収集することができる。
【０１０８】
対向電極５６に印加されるバイアス電圧は、上述の電圧供給回路１２８から供給されてもよい。信号電荷として正の電荷を利用する場合には、画素電極５２よりも高電位となるようなバイアス電圧を対向電極５６に印加すればよい。以下では、特に断りの無い限り、信号電荷として正の電荷を利用する例を説明する。信号電荷としての正の電荷の典型的は、正孔である。信号電荷として負の電荷、例えば電子を利用することももちろん可能である。信号電荷として負の電荷を利用する場合には、画素電極５２よりも低電位となるようなバイアス電圧を対向電極５６に印加すればよい。
【０１０９】
画素１０Ａは、層間絶縁層４０中に配置された接続部４２を含む。図２に模式的に示すように、接続部４２の一端は、光電変換部５０の画素電極５２に接続されている。接続部４２は、複数の配線層および複数のプラグを含み、光電変換部５０Ａを、半導体基板６０に形成された回路に電気的に接続する。複数の配線層および複数のプラグは、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成される。この例では、半導体基板６０に、信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６が形成されている。
【０１１０】
以下、特に断りの無い限り、信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６として、ｎチャンネルＭＯＳに代表されるｎチャンネルの電界効果トランジスタを例示する。後述するように、ｎ型のトランジスタに代えてｐ型のトランジスタを適用することも可能である。この場合、支持基板６０Ｓとしてｎ型シリコン基板を用いればよく、不純物領域６０ａ〜６０ｅの導電型としてｐ型が選ばれる。
【０１１１】
リセットトランジスタ７６は、例えば、半導体基板６０に形成された不純物領域６０ａをドレイン領域およびソース領域の一方として含み、不純物領域６０ｂをドレイン領域およびソース領域の他方として含む。図２に模式的に示すように、接続部４２は、不純物領域６０ａとの接続を有し、したがって、不純物領域６０ａは、接続部４２を介して光電変換部５０Ａの画素電極５２に電気的に接続されている。
【０１１２】
図２においては図示が省略されているが、不純物領域６０ｂには、リセットの基準電圧であるリセット電圧を供給するリセット電圧線が接続される。リセットトランジスタ７６は、オンおよびオフが切り替えられることにより、リセット電圧線から供給されるリセット電圧の不純物領域６０ａへの供給および遮断を切り替える。なお、不純物領域６０ａおよび不純物領域６０ｂのいずれがリセットトランジスタ７６のドレイン領域として機能するかは、不純物領域６０ａおよび不純物領域６０ｂの電位によって決まる。以下では、便宜上、不純物領域６０ａおよび不純物領域６０ｂがそれぞれドレイン領域およびソース領域であるとして説明する。ただし、撮像装置１００の使用状況によっては、ドレイン領域およびソース領域が入れ替わることもあり得る。撮像装置１００が、リセットトランジスタ７６に直列に接続される他のトランジスタを有する場合、リセットトランジスタ７６に直列に接続される他のトランジスタについても同様である。
【０１１３】
信号検出トランジスタ７２は、半導体基板６０上のゲート絶縁層７２ｇと、ゲート絶縁層７２ｇ上のゲート電極７２ｅと、ドレイン領域としての不純物領域６０ｃと、ソース領域としての不純物領域６０ｄとを含む。不純物領域６０ｃには、不図示の電源線が接続されており、撮像装置１００の動作時、不純物領域６０ｃには、電源線から例えば３．３Ｖの電源電圧が印加される。
【０１１４】
図２に示すように、接続部４２は、信号検出トランジスタ７２のゲート電極７２ｅにも接続されている。つまり、信号検出トランジスタ７２のゲート電極７２ｅは、接続部４２を介して光電変換部５０Ａの画素電極５２に電気的に接続されている。
【０１１５】
図２に例示する構成において、アドレストランジスタ７４は、ドレイン領域としての不純物領域６０ｄおよびソース領域としての不純物領域６０ｅを含む。ここでは、アドレストランジスタ７４は、信号検出トランジスタ７２との間で不純物領域６０ｄを共有することにより、信号検出トランジスタ７２に電気的に接続されている。不純物領域６０ｅには、不図示の垂直信号線が接続される。なお、画素１０Ａ中の回路は、素子分離領域６５により、隣接する他の画素１０Ａ中の回路から電気的に分離される。図２に示すように、素子分離領域６５は、信号検出トランジスタ７２とリセットトランジスタ７６との間にも設けられる。
【０１１６】
上述したように、接続部４２は、画素電極５２との接続を有する。また、不純物領域６０ａ、および、信号検出トランジスタ７２のゲート電極７２ｅは、接続部４２を介して画素電極５２に電気的に接続されている。画素電極５２、接続部４２、不純物領域６０ａおよびゲート電極７２ｅは、画素電極５２によって収集された信号電荷を一時的に保持する電荷蓄積ノードとして機能する。
【０１１７】
図２に例示する構成において、画素１０Ａは、接続部４２に電気的に接続された制御線８１をさらに有する。制御線８１は、上述の電圧供給回路１２８に接続された信号線である。すなわち、ここでは、不純物領域６０ａは、上述の電圧供給回路１２８との間の電気的な接続を有する。なお、後述するように、不純物領域６０ａと電圧供給回路１２８との間には、容量素子などが介在し得る。電荷蓄積ノードの一部を構成する接続部４２に電圧供給回路１２８を電気的に接続し、電圧供給回路１２８の出力を第１電圧ＶAおよび第２電圧ＶB間で切り替える。これによって、例えば、リセット後の電荷蓄積ノードの電位を一時的に変化させることが可能になる。
【０１１８】
ここで、半導体基板６０の構成の詳細を説明する。上述したように、半導体基板６０は、支持基板６０Ｓ上に１以上の半導体層を有する。この例では、支持基板６０Ｓ上の半導体層は、第１ｐ型半導体層６１ｐ、ｎ型半導体層６１ｎおよび第２ｐ型半導体層６２ｐを含む。図２に模式的に示すように、上述の不純物領域６０ａ〜６０ｅおよび素子分離領域６５は、ｐウェルとしての第２ｐ型半導体層６２ｐ中に形成されている。
【０１１９】
ｎ型半導体層６１ｎは、第１ｐ型半導体層６１ｐと第２ｐ型半導体層６２ｐとの間に位置し、撮像装置１００の動作時、撮像領域の外側に設けられた不図示のウェルコンタクトを介してその電位が制御される。ｎ型半導体層６１ｎは、信号電荷を蓄積する電荷蓄積ノードへの支持基板６０Ｓまたは周辺回路１２０からの少数キャリアの流入を抑制する。
【０１２０】
図２に例示する構成において、半導体基板６０は、第１ｐ型半導体層６１ｐおよびｎ型半導体層６１ｎを貫通するようにして第２ｐ型半導体層６２ｐと支持基板６０Ｓとの間に設けられたｐ型領域６３を有する。ｐ型領域６３は、比較的高い不純物濃度を有し、第２ｐ型半導体層６２ｐと支持基板６０Ｓとを互いに電気的に接続する。撮像領域の外側には、不図示の基板コンタクトが設けられ、撮像装置１００の動作時、基板コンタクトを介して、支持基板６０Ｓおよび第２ｐ型半導体層６２ｐの電位が制御される。換言すれば、撮像装置１００の動作時、半導体基板６０の基板電位は、基板コンタクトを介して制御される。上述の電圧供給回路１２８が、基板コンタクトを介して半導体基板６０の基板電位を供給するように構成されていてもよい。ここで説明する例のように、信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６としてｎ型のトランジスタを適用する場合、基板電位は、典型的には、接地である。
【０１２１】
（暗電流の抑制）
上述したように、不純物領域６０ａは、光電変換部５０Ａによって生成された信号電荷を一時的に蓄積する電荷蓄積ノードの一部を構成する。これは、不純物領域６０ａと第２ｐ型半導体層６２ｐとの間のｐｎ接合によって形成される接合容量が、信号電荷の少なくとも一部を蓄積する容量として機能するからである。
【０１２２】
ただし、不純物領域６０ａと第２ｐ型半導体層６２ｐとの間のｐｎ接合は、空乏層を生じさせる。半導体基板６０中には、格子欠陥が存在し、特に、半導体基板６０の表面には、不純物、ダングリングボンドなどに起因する多様な格子欠陥が存在する。空乏層内に格子欠陥が存在すると、例えば、本来の信号電荷とは異なる電荷の不純物領域６０ａへの混入が生じやすくなる。換言すれば、空乏層内に位置する格子欠陥は、暗電流を生じさせる原因となり得る。暗電流は、ＳＮ比の低下をもたらし、得られる画像の画質を劣化させてしまう。半導体基板６０中の空乏層をなるべく縮小して、格子欠陥のうち、空乏層内に位置する格子欠陥を低減できると、暗電流に起因する画質の劣化が抑制されるので有益である。
【０１２３】
本発明者らの検討によると、不純物領域６０ａと第２ｐ型半導体層６２ｐとの間のｐｎ接合によって形成される空乏層の縮小には、不純物領域６０ａから信号電荷を排出した後の不純物領域６０ａの電位をなるべく基板電位に近づけることが有効である。すなわち、リセット後の不純物領域６０ａの電位をなるべく基板電位に近づけることが有効である。例えば信号電荷が正孔であり、かつ、基板電位が接地の場合、０Ｖに近い、なるべく低い電圧をリセット電圧として適用すると有益である。
【０１２４】
ただし、リセット後の不純物領域６０ａの電位と基板電位との間の電位差が小さすぎると、不純物領域６０ａに接続されたトランジスタなどの回路要素を介した電気的なカップリングによって不純物領域６０ａの電位が変動した場合に、不純物領域６０ａの電位が基板電位を下回ってしまうおそれがある。
【０１２５】
例えば、信号電荷を蓄積する浮遊ノード中のｎ型不純物領域に電界効果トランジスタが接続されていると、ソース−ドレイン間の寄生容量を介した電気的なカップリングの影響によって、そのトランジスタのオンおよびオフの切り替えに起因して不純物領域の電位が低下し得る。このとき、その不純物領域の電位が基板電位を下回ってしまうと、不純物領域とその周囲のｐウェルとの間のｐｎ接合に順方向バイアスがかかることになり、支持基板としてのｐ型シリコン基板から不純物領域に正孔が流入してしまう。すなわち、暗電流が生じ、得られる画像の画質が劣化するおそれがある。
【０１２６】
本発明者らは、上記に鑑み検討を重ね、例えば、第１電圧ＶAおよび第２電圧ＶBの切り替えによってリセット後の電荷蓄積ノードの電位を変化させることにより、信号電荷を蓄積する不純物領域に接続されたトランジスタのオンおよびオフの切り替えに伴ってその不純物領域に本来の信号電荷とは異なる電荷が混入してしまうことを回避し得ることを見出した。
【０１２７】
図３は、図２に示す画素１０Ａの回路構成の典型例を模式的に示す。なお、図面が過度に複雑になることを避けるために、図２では、光電変換部５０Ａの対向電極５６に所定のバイアス電圧を供給する電圧線の図示が省略されている。以降の図面についても同様に、対向電極５６に所定のバイアス電圧を供給する電圧線の図示を省略する。
【０１２８】
図３に示すように、信号検出トランジスタ７２のゲートは、光電変換部５０Ａに接続される。光電変換部５０Ａと信号検出トランジスタ７２との間のノードＦＤａが電荷蓄積ノードに相当するといえる。信号検出トランジスタ７２のゲートには、ノードＦＤａに蓄積された信号電荷に対応する電圧が印加される。図示するように、信号検出トランジスタ７２のドレインには、電源電圧Ｖｄｄを供給する、ソースフォロア電源としての電源線８２が接続され、信号検出トランジスタ７２のソースには、アドレストランジスタ７４を介して垂直信号線８９が接続される。すなわち、信号検出トランジスタ７２およびアドレストランジスタ７４は、ソースフォロアを形成する。アドレストランジスタ７４のゲートには、垂直走査回路１２２に接続されたアドレス信号線８４が接続されている。垂直走査回路１２２は、アドレス信号線８４に印加するアドレス信号Φｓｅｌの制御により、画素１０Ａからの信号を垂直信号線８９に読み出すことができる。
【０１２９】
ノードＦＤａに注目する。ノードＦＤａには、リセットトランジスタ７６も接続される。リセットトランジスタ７６のソースおよびドレインのうちノードＦＤａに接続されていない側は、リセット電圧線８５に接続されている。撮像装置１００の動作時、リセット電圧線８５には、例えば、所定のリセット電圧Ｖｒが印加される。リセットトランジスタ７６のゲートには、垂直走査回路１２２に接続されたリセット信号線８６が接続されている。垂直走査回路１２２は、リセット信号線８６に印加するリセット信号Φｒｓｔの制御により、リセットトランジスタ７６をオンとして電荷蓄積ノードにリセット電圧Ｖｒを印加することができる。図２を参照して説明したように、リセットトランジスタ７６は、電荷蓄積ノードの一部を構成する不純物領域６０ａをドレイン領域またはソース領域として含む。リセットトランジスタ７６のオンにより、電荷蓄積ノードから信号電荷が排出され、電荷蓄積ノードの電位がリセットされる。
【０１３０】
ここでは、ノードＦＤａに電圧供給回路１２８がさらに電気的に接続されている。この例では、ノードＦＤａと、電圧供給回路１２８に接続された制御線８１との間に容量素子Ｃ１が介在している。換言すれば、容量素子Ｃ１が有する２つの端子のうちの一方には、ノードＦＤａが接続されている。すなわち、この例では、容量素子Ｃ１の一方の端子は、不純物領域６０ａに電気的に接続されている。容量素子Ｃ１の２つの端子のうちの他方には、電圧供給回路１２８が接続される。
【０１３１】
容量素子Ｃ１の具体的な構成に特に限定はない。容量素子Ｃ１は、例えば、層間絶縁層４０中に配置されたＭＩＳ（metal-insulator-semiconductor）構造であってもよいし、デプレッション型のＭＯＳ（ＤＭＯＳ）容量であってもよい。あるいは、ＭＩＭ（metal-insulator-metal）構造であってもよい。ＭＩＭ構造を採用すると、より大きな容量値を得やすい。
【０１３２】
図３に例示する構成において、電圧供給回路１２８は、電界効果トランジスタなどから構成されるスイッチング素子１２８ａおよび１２８ｂを有する。つまり、ここでは、電圧供給回路１２８は、スイッチング素子１２８ａおよび１２８ｂのオンおよびオフを切り替えることにより、制御線８１に印加される電圧Ｖｃを第１電圧ＶAおよび第２電圧ＶBの間で切り替え可能である。
【０１３３】
（撮像装置１００の動作の第１の例）
次に、図４Ａを参照して、撮像装置１００の動作の一例を説明する。図４Ａは、図３に示す回路構成を有する画素１０Ａの例示的な動作を説明するためのタイミングチャートである。図４Ａ中、一番上のチャートは、水平同期信号ＨＤのパルスを示す。あるパルスの立ち上がりから次のパルスの立ち上がりまでの期間が、１つの水平走査期間である１Ｈに対応する。この１Ｈ期間に、画素アレイ１１０に含まれる複数の画素１０Ａのうち、ある１つの行に属する画素１０Ａのリセットおよび画素１０Ａからの信号の読み出しが実行される。図４Ａ中の両矢印ＳＥＬは、注目した画素のアドレストランジスタ７４がオンとされた選択期間を示し、矢印ＡＣＣは、アドレストランジスタ７４がオフとされた非選択期間を示す。
【０１３４】
図４Ａ中、一番下のチャートは、ノードＦＤａの電位すなわち不純物領域６０ａの電位ＶFDの時間的変化を示し、下から２番目のチャートは、電圧供給回路１２８から制御線８１に印加される電圧Ｖｃの時間的変化を示す。ここでは、時刻Ｔ１の時点において、制御線８１には第１電圧ＶAが印加されている。
【０１３５】
露光による信号電荷の蓄積後、時刻Ｔ１にアドレス信号Φｓｅｌをハイレベルとする。アドレス信号Φｓｅｌをハイレベルとすることにより、電荷蓄積ノードに蓄積された信号電荷に応じた電圧レベルの第１の信号が信号検出トランジスタ７２およびアドレストランジスタ７４を介して垂直信号線８９に読み出される。読み出された第１の信号は、図１に示す信号保持回路１２３に一時的に保持される。
【０１３６】
次に、時刻Ｔ２にリセット信号Φｒｓｔをハイレベルとし、リセットトランジスタ７６をオンとする。リセットトランジスタ７６のオンにより、電荷蓄積ノードから信号電荷が排出され、電荷蓄積ノードの電位がリセットされる。このとき、ノードＦＤａにリセット電圧Ｖｒが印加されることによって不純物領域６０ａの電位ＶFDがＶｒに低下する。リセット電圧Ｖｒとしては、基板電位Ｖｓｕｂよりも高い電圧を用いる。したがって、ここでは、Ｖｒ＞Ｖｓｕｂである。基板電位Ｖｓｕｂが０Ｖである場合、リセット電圧Ｖｒとして０Ｖ付近かつ正の電圧を用いる。
【０１３７】
次に、時刻Ｔ３にリセット信号Φｒｓｔをローレベルとし、リセットトランジスタ７６をオフとする。図２を参照して説明したように、リセットトランジスタ７６は、不純物領域６０ａをドレイン領域またはソース領域として含む。そのため、リセットトランジスタ７６をオフすると、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングにより、不純物領域６０ａの電位ＶFDがＶｒからさらに低下し得る。既に説明したように、このとき、電位ＶFDが基板電位Ｖｓｕｂを下回ってしまうと、不純物領域６０ａに余計な正孔が流入してしまう。
【０１３８】
ただし、ここでは、時刻Ｔ３にリセット信号Φｒｓｔをローレベルとするだけでなく、電圧供給回路１２８から制御線８１に印加される電圧Ｖｃを第２電圧ＶBに切り替えている。ここでは、第２電圧ＶBとして、第１電圧ＶAよりも高い電圧を用いる。
【０１３９】
電圧Ｖｃを第１電圧ＶAから第１電圧ＶAよりも高い第２電圧ＶBに切り替えることにより、容量素子Ｃ１を介してノードＦＤａの電位を上昇させることができる。この例では、リセットトランジスタ７６のオフ直後の不純物領域６０ａの電位ＶFDは、Ｖｒ＞Ｖ１ａ＞Ｖｓｕｂの関係を満たすＶ１ａとなっている。例えばリセット電圧Ｖｒが０．５Ｖのとき、Ｖ１ａは、０．２Ｖ程度であり得る。つまり、第２電圧ＶBを適切に選択し、電圧供給回路１２８からの出力を第１電圧ＶAおよび第２電圧ＶBの間で切り替えることにより、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを下回ってしまうことが防止されている。この例では、基板電位を基準として不純物領域６０ａの電位ＶFDに、０．２Ｖの電位差を確保できている。つまり、電位ＶFDが基板電位Ｖｓｕｂを下回ることに起因する、余計な正孔の不純物領域６０ａへの流入が防止される。換言すれば、暗電流が抑制されている。第２電圧ＶBの具体的な値としては、リセットトランジスタ７６のソース−ドレイン間の寄生容量の大きさなどを考慮して、リセットトランジスタ７６のオフ時に電位ＶFDがＶ１ａ＞Ｖｓｕｂの関係を満たすこととなるような電圧を選択すればよい。
【０１４０】
リセットトランジスタ７６のオフ後、水平同期信号ＨＤの次のパルスが立ち上がる時刻Ｔ４までの期間に、信号電荷の排出後の電荷蓄積ノードの電圧レベルに対応する第２の信号を、アドレストランジスタ７４を介して垂直信号線８９に読み出す。信号保持回路１２３は、第１の信号および第２の信号の差分Δを、画像を表現する信号として水平走査回路１２４に出力する。第２の信号の取得後、アドレストランジスタ７４をオフとし、次のフレームの信号電荷の蓄積を開始する。
【０１４１】
以上に説明した例では、電圧供給回路１２８が、リセットトランジスタ７６がオンとされる、時刻Ｔ２〜Ｔ３の第１の期間には第１電圧ＶAを不純物領域６０ａに印加し、第１の期間に続く、時刻Ｔ３〜Ｔ４の第２の期間には、不純物領域６０ａに印加する電圧を第２電圧ＶBに切り替えるように構成されている。図４Ａを参照しながら説明したように、電圧供給回路１２８から不純物領域６０ａに印加する電圧をリセットトランジスタ７６のオフのタイミングで、第１電圧ＶAよりも高い第２電圧ＶBに切り替えることにより、リセットトランジスタ７６のオフに伴って不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを下回ってしまうことを防止可能である。したがって、不純物領域６０ａに余計な正孔が流入することによって生じる暗電流を抑制できる。
【０１４２】
また、図３に示す例では、制御線８１に印加される電圧Ｖｃを第１電圧ＶAおよび第２電圧ＶBの間で切り替え、容量素子Ｃ１を介してノードＦＤａの電位を変化させている。このように、不純物領域６０ａと電圧供給回路１２８との間に容量素子Ｃ１を介在させることにより、電荷蓄積ノードに蓄積された信号電荷に影響を与えることなく、電荷蓄積ノードの電位を制御することが可能になる。
【０１４３】
ここで、図３を参照すればわかるように、容量素子Ｃ１は、ノードＦＤａとの電気的接続を有するため、不純物領域６０ａと同様に、信号電荷を一時的に保持する電荷蓄積ノードの少なくとも一部を構成する。換言すれば、ノードＦＤａへの容量素子Ｃ１の接続は、電荷蓄積ノード全体の容量値を増大させる。以下の２つの理由から、容量素子Ｃ１の容量値がなるべく小さくされることが有利である。
【０１４４】
第１の理由は、電荷蓄積ノード全体の容量値が増大すると、変換ゲインが低下する結果を招くからである。変換ゲインが低下すると、後段回路でのノイズの影響が大きくなり、ＳＮ比低下のおそれがある。したがって、ＳＮ比の低下を回避する観点からは、容量素子Ｃ１の容量値がなるべく小さくされることが有益である。
【０１４５】
第２の理由は、容量素子Ｃ１が比較的に大きな容量値を有すると、ノードＦＤａへの容量素子Ｃ１を介した制御線８１上のノイズの混入の影響が増大し得るからである。制御線８１に印加される電圧に含まれるノイズは、容量素子Ｃ１を介した電気的なカップリングにより、ノードＦＤａに混入し得る。特に、同一の行に属する画素の電荷蓄積ノードに対して共通して、制御線８１に供給された電圧が容量素子Ｃ１を介して印加されるような構成、換言すれば、第１電圧ＶAと第２電圧ＶBとの間の切り替えが行単位で実行されるような構成では、制御線８１上のノイズが横線ノイズとして画像上に現れ得る。横線ノイズは、画素単位のランダムノイズと比較して画像の観察者に認識されやすい傾向があるため、横線ノイズを抑制できると有益である。
【０１４６】
容量素子Ｃ１の容量値をＣ１、電荷蓄積ノードのうち容量素子Ｃ１以外の部分の容量値をＣＦＤとすると、ノードＦＤａに伝搬する電圧変動の大きさは、制御線８１の電圧変動と（Ｃ１／（Ｃ１＋ＣＦＤ））との積で表される。したがって、横線ノイズ抑制の観点からも、容量素子Ｃ１の容量値Ｃ１はなるべく小さい方が有利である。
【０１４７】
また、容量素子Ｃ１の容量値Ｃ１は、電荷蓄積ノードのうち容量素子Ｃ１以外の部分の容量値をＣＦＤよりも小さいと有益である。容量素子Ｃ１の容量値Ｃ１を電荷蓄積ノードのうち容量素子Ｃ１以外の部分の容量値ＣＦＤよりも小さくすることにより、ノードＦＤａに容量素子Ｃ１を接続したことに起因するＳＮ比の低下の程度を、Ｆ値を一段大きな値にしたときのＳＮ比の低下の程度よりも小さくし得る。例えば、容量素子Ｃ１の容量値Ｃ１を容量値ＣＦＤの１／２以下程度とすれば、ノードＦＤａに容量素子Ｃ１を接続したことに起因するＳＮ比の低下の程度を、Ｆ値に換算して（１／２）段程度以下の変化に留め得る。
【０１４８】
なお、正孔に代えて電子を信号電荷として用いる場合にも、図４Ａを参照して説明した動作と同様の動作を適用し得る。ただし、信号電荷として正孔を用いる場合と比較して、信号電荷として電子を用いる場合、電荷蓄積ノードへの信号電荷量の蓄積に伴って不純物領域６０ａの電位ＶFDが低下する点が異なる。そのため、信号電荷として電子を用いる場合には、基板電位を基準として不純物領域６０ａの電位ＶFDとの間に十分な電位差を確保する観点から、リセット電圧Ｖｒとしてより大きな正の電圧、例えば３．３Ｖ程度の電圧が用いられ得る。
【０１４９】
リセット電圧Ｖｒとしてより大きな正の電圧を用いるので、リセットトランジスタ７６のオフに伴う、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングによる不純物領域６０ａの電位ＶFDの低下の影響は小さいといえる。しかしながら、信号電荷として電子を用いる場合、飽和電子数を向上させるにはリセット電圧Ｖｒとしてより高い電圧を用いる必要があり、要求されるダイナミックレンジに十分な飽和電子数の確保の観点からは、信号電荷として正孔を用いる方が有利である。
【０１５０】
リセットトランジスタ７６としてｐ型のトランジスタを適用することも可能である。この場合、半導体基板６０中の各領域の導電型をｎ型とｐ型との間で入れ替えればよい。ただし、リセットトランジスタ７６としてｐ型のトランジスタを適用する場合には、以下に説明するように、第２電圧ＶBとして、第１電圧ＶAよりも低い電圧を用いる。
【０１５１】
図４Ｂは、画素１０Ａのリセットトランジスタ７６にｐ型のトランジスタを適用したときの例示的な動作を説明するためのタイミングチャートである。リセットトランジスタ７６にｐ型のトランジスタを適用する場合には、基板電位Ｖｓｕｂとして、リセットトランジスタ７６にｎ型のトランジスタを適用した場合よりも高い電圧が用いられる。基板電位Ｖｓｕｂは、例えば３．３Ｖ程度であり得る。
【０１５２】
リセットトランジスタ７６にｐ型のトランジスタを適用した場合、信号電荷として正孔を用いる方が、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングによる不純物領域６０ａの電位ＶFDの変化の影響は、小さい。これは、リセットトランジスタ７６にｎ型のトランジスタを適用し、かつ、信号電荷として電子を用いた場合と同様の理由による。ただし、十分な飽和電子数を確保するには、基板電位を基準として不純物領域６０ａの電位ＶFDとの間に十分な電位差を確保する必要が生じる。これに対し、信号電荷が電子であれば、リセット電圧Ｖｒとして、基板電位である３．３Ｖ付近の電圧を用いればよく、リセットトランジスタ７６にｐ型のトランジスタを適用した場合には、信号電荷として電子を用いる方が、回路の複雑化を回避しながら、要求されるダイナミックレンジに十分な飽和電子数を確保しやすい。
【０１５３】
したがって、ここでは、信号電荷として電子を用いる場合の動作の例を説明する。図４Ｂは、リセットトランジスタ７６にｐ型のトランジスタを適用し、信号電荷として電子を用いる場合の動作の例を示している。リセットトランジスタ７６がｐ型のトランジスタであり、信号電荷として電子を用いる場合、典型的には、信号検出トランジスタ７２およびアドレストランジスタ７４もｐ型のトランジスタとして半導体基板６０に形成される。
【０１５４】
図４Ｂに示す例では、時刻Ｔ１までの期間に注目すると、露光による信号電荷の蓄積により、不純物領域６０ａの電位ＶFDが徐々に低下している。信号電荷の蓄積後、時刻Ｔ１にアドレス信号Φｓｅｌをローレベルとしてアドレストランジスタ７４をオンとし、第１の信号を垂直信号線８９に読み出す。
【０１５５】
次に、時刻Ｔ２にリセット信号Φｒｓｔをローレベルとし、リセットトランジスタ７６をオンとする。図４Ｂに示すように、リセットトランジスタ７６のオンにより、不純物領域６０ａの電位ＶFDは、Ｖｒに上昇する。このときのリセット電圧Ｖｒとしては、基板電位Ｖｓｕｂ付近かつ基板電位Ｖｓｕｂよりも低い、例えば２．８Ｖの電圧が用いられる。
【０１５６】
次に、時刻Ｔ３にリセット信号Φｒｓｔをハイレベルとし、リセットトランジスタ７６をオフとする。リセットトランジスタ７６をオフすると、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングにより、不純物領域６０ａの電位ＶFDがＶｒからさらに上昇し得る。このとき、電位ＶFDが基板電位Ｖｓｕｂを上回ってしまうと、不純物領域６０ａとその周囲との間のｐｎ接合に順方向バイアスがかかり、支持基板としてのｎ型シリコン基板から不純物領域６０ａに余計な電子が流入してしまう。換言すれば、暗電流が生じてしまう。
【０１５７】
ここでは、時刻Ｔ３にリセット信号Φｒｓｔをハイレベルとするだけでなく、電圧供給回路１２８から制御線８１に印加される電圧Ｖｃを第１電圧ＶAよりも低い第２電圧ＶBに切り替えている。電圧Ｖｃを第１電圧ＶAから第２電圧ＶBに切り替えることにより、容量素子Ｃ１を介して光電変換部５０Ａと信号検出トランジスタ７２との間のノードＦＤａの電位を低下させることができ、図４Ｂに示すように、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを上回ってしまうことを回避し得る。この例では、リセットトランジスタ７６のオフ直後の不純物領域６０ａの電位ＶFDは、Ｖｓｕｂ＞Ｖ１ｂ＞Ｖｒの関係を満たすＶ１ｂとなっている。Ｖ１ｂは、３．１Ｖ程度であり得る。
【０１５８】
リセットトランジスタ７６のオフ後、信号電荷の排出後の電荷蓄積ノードの電圧レベルに対応する第２の信号を垂直信号線８９に読み出し、第１の信号および第２の信号の差分Δの絶対値を画像信号として得る。第２の信号の取得後、アドレストランジスタ７４をオフとし、次のフレームの信号電荷の蓄積を開始する。
【０１５９】
（撮像装置１００の動作の第２の例）
本開示の実施形態による撮像装置の動作の例は、図４Ａおよび図４Ｂを参照して説明した例に限られない。例えば、以下に説明するように、信号電荷を電荷蓄積ノードに蓄積する露光期間と、１フレーム期間のうち露光期間以外の非露光期間中のリセットのための期間との間で、制御線８１に供給する電圧を互いに異なる電圧としてもよい。
【０１６０】
図４Ｃは、画素１０Ａ、１０Ａｐおよび１０Ａｑの動作の他の例を説明するためのタイミングチャートである。図４Ａおよび図４Ｂに示す例と同様に、図４Ｃに示す動作例において、信号電荷を電荷蓄積ノードに蓄積するための露光期間および露光期間以外の非露光期間が交互に繰り返されている。非露光期間は、電荷蓄積ノードの電位を所定の電位にリセットするためのリセット期間をその一部に含む。
【０１６１】
ここでは、図３に示す画素１０Ａを例示する。まず、時刻Ｔ１において、アドレス信号Φｓｅｌをハイレベルにする。また、このとき、制御線８１に印加する電圧を第１電圧ＶAから相対的に高い第２電圧ＶBに切り替える。
【０１６２】
制御線８１に印加する電圧を第１電圧ＶAから第２電圧ＶBに切り替えることにより、容量素子Ｃ１を介した容量結合によってノードＦＤａの電位が一時的に上昇する。このとき、ノードＦＤａの電位の変動量ΔＶＦＤは、下記の式（１）で表される。
【０１６３】
ΔＶＦＤ＝（ＶB−ＶA）（Ｃ１／（Ｃ１＋ＣＦＤ））      （１）
このときのノードＦＤａの電位が、電荷蓄積ノードに蓄積された信号電荷に応じた電圧レベルを表現する第１の信号として信号検出トランジスタ７２およびアドレストランジスタ７４を介して垂直信号線８９に読み出される。
【０１６４】
時刻Ｔ２において、リセット信号Φｒｓｔをハイレベルにする。これにより、リセットトランジスタ７６を介して電荷蓄積ノードから信号電荷が排出され、電荷蓄積ノードの電位がリセット電圧Ｖｒにリセットされる。
【０１６５】
時刻Ｔ３において、リセット信号Φｒｓｔをローレベルとし、リセットトランジスタ７６をオフする。時刻Ｔ３から、水平同期信号ＨＤの次のパルスが立ち上がる時刻Ｔ４までの間に、信号電荷の排出後の電荷蓄積ノードの電圧レベルに対応する第２の信号を、アドレストランジスタ７４を介して垂直信号線８９に読み出す。
【０１６６】
この例では、時刻Ｔ１から時刻Ｔ２までの間に読み出された第１の信号と、時刻Ｔ３から時刻Ｔ４までの間に読み出された第２の信号との差分Δが、画像を表現する真の画素信号となる。
【０１６７】
時刻Ｔ４において、制御線８１に印加する電圧を再び第１電圧ＶAに戻す。容量素子Ｃ１を介した容量結合により、ノードＦＤａの電位は、ＶｒからＶ１ｃに低下する。このときのノードＦＤａの電位の変動量である（Ｖｒ−Ｖ１ｃ）は、上述したΔＶＦＤに等しい。
【０１６８】
ここで、変動量ΔＶＦＤは、容量値Ｃ１およびＣＦＤが既知であれば、上述の式（１）に基づいて第１電圧ＶAおよび第２電圧ＶBを決定することにより、制御することができる。所望のΔＶＦＤを以下の手順で実現することが可能である。まず、製品設計時において、ターゲットとする電荷蓄積ノードの全体の容量値から、容量素子Ｃ１と、電荷蓄積ノードのうち容量素子Ｃ１以外の部分との間の容量比を決定する。そして、実動作時に制御線８１に印加する電圧の振幅、すなわち、第１電圧ＶAおよび第２電圧ＶBの具体的な電圧値を上述の式（１）に基づき決定する。
【０１６９】
第１電圧ＶAおよび第２電圧ＶBのいずれかが接地（０Ｖ）であると有益である。接地側は一般に低インピーダンスであるので、制御線８１に接続された電圧供給回路１２８からの電源ノイズの電荷蓄積ノードへの混入を抑制し得るからである。例えば第２電圧ＶBを接地とした場合、第１電圧ＶAは、負レベルの電圧となる。
【０１７０】
この例では、電圧供給回路１２８は、制御線８１に対して、不純物領域６０ａをその一部に含む電荷蓄積ノードに信号電荷を蓄積する露光期間に第１電圧ＶAを供給している。他方、行選択時には、第１電圧ＶAとは異なる第２電圧ＶBを供給している。ここでは、特に、非露光期間のうちリセットトランジスタ７６がオンとされるリセット期間中に制御線８１に供給される電圧は、第２電圧ＶBである。このように、露光期間後であって少なくともリセット期間と、その他の期間との間で異ならせるような制御も採用し得る。このような制御によれば、例えば、電荷蓄積ノードの電位をリセット電圧Ｖｒと比較して一時的に低下させることができる。容量素子Ｃ１を介して電荷蓄積ノードの電位を低下させることにより、不純物領域６０ａと、その周囲に位置し、例えば接地とされる第２ｐ型半導体層６２ｐとの間の電位差を縮小できる。これにより、不純物領域６０ａと第２ｐ型半導体層６２ｐとの間のｐｎ接合によって形成される空乏層が縮小され、暗電流の低減が実現される。すなわち、露光期間における電荷蓄積ノードの電位を低電位とすることにより、暗電流低減の効果が期待できる。
【０１７１】
図４Ｃに例示する動作においては、行選択時、電荷蓄積ノードの電位は第２電圧ＶBと第１電圧ＶAとの電位差分だけ上昇する。そのため、この電位差を調整することにより、信号検出トランジスタ７２および後段回路のトランジスタのソース−ドレイン電圧を、これらのトランジスタが動作可能な電圧範囲内に設定することができる。したがって、信号検出トランジスタ７２および後段回路により、画素信号または基準信号の読み出しを正常に行うことが可能となる。
【０１７２】
（第１の実施形態の変形例）
本開示の撮像装置１００は、積層型の撮像装置に限られない。図５は、画素１０の他の回路構成の例を模式的に示す。図３を参照して説明した画素１０Ａと比較して、図５に示す画素１０Ａｐは、光電変換部５０Ａに代えて、光電変換部５０Ｂを有する。光電変換部５０Ｂは、例えば半導体基板６０に形成された埋め込みフォトダイオードである。
【０１７３】
図５に示すように、この例では、信号検出トランジスタ７２のゲートに光電変換部５０Ｂが接続される。図５に例示する構成では、光電変換部５０Ｂと信号検出トランジスタ７２との間のノードＦＤｂが電荷蓄積ノードに相当するといえる。換言すれば、光電変換部５０Ｂとしての埋め込みフォトダイオード中のｐｎ接合、不純物領域６０ａおよびゲート電極７２ｅなどが、光電変換部５０Ｂによって生成された電荷を一時的に保持する電荷蓄積ノードとして機能する。不純物領域６０ａが、埋め込みフォトダイオード中のｐｎ接合の一部であってもよい。
【０１７４】
画素１０Ａｐを有する撮像装置１００についても、図４Ａおよび図４Ｂを参照して説明した動作と同様の動作を適用することが可能である。例えば、リセット信号Φｒｓｔをローレベルとするタイミングで、電圧供給回路１２８から制御線８１に印加される電圧Ｖｃを第１電圧ＶAから第１電圧ＶAよりも高い第２電圧ＶBに切り替えることにより、容量素子Ｃ１を介してノードＦＤｂの電位を上昇させることができる。第２電圧ＶBを適切に選択することにより、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを下回ることを回避して、暗電流を抑制し得る。なお、光電変換部として埋め込みフォトダイオードを適用する場合、リセットトランジスタ７６などをｐ型のトランジスタとし、信号電荷として電子を蓄積する構成によれば、より大きなダイナミックレンジが得られるのでより有利である。
【０１７５】
図６は、画素１０のさらに他の回路構成の例を模式的に示す。図５を参照して説明した画素１０Ａｐの回路構成と比較して、図６に示す画素１０Ａｑは、信号検出トランジスタ７２のゲートと光電変換部５０Ｂとの間に接続された転送トランジスタ７９をさらに有する。転送トランジスタ７９は、光電変換部５０Ｂによって得られた信号電荷を、信号検出トランジスタ７２のゲートと転送トランジスタ７９との間のノードＦＤｃに所定のタイミングで転送する。転送トランジスタ７９は、例えばｎチャンネルＭＯＳである。転送トランジスタ７９は、不純物領域６０ａを、ソース領域およびドレイン領域の一方としてリセットトランジスタ７６との間で共有していてもよい。
【０１７６】
図６に示す回路構成によれば、図５に示す画素１０Ａｐと同様に、電圧Ｖｃを第１電圧ＶAから第２電圧ＶBに切り替えることにより、浮遊ノードであるノードＦＤｃの電位を、容量素子Ｃ１を介して例えば上昇させ、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを下回ることを回避し得る。電圧Ｖｃを第１電圧ＶAから第２電圧ＶBへの切り替えは、例えば、ノードＦＤｃに転送された信号電荷をリセットトランジスタ７６のオンによって排出した後の、リセットトランジスタ７６のオフのタイミングで実行される。
【０１７７】
図７Ａおよび図７Ｂは、画素１０のさらに他の回路構成の例を模式的に示す。
【０１７８】
図３を参照して説明した画素１０Ａと比較して、図７Ａに示す画素１０Ａｒは、信号検出トランジスタ７２に代えて、デプレッション型の信号検出トランジスタ７２ｄを有する。信号検出トランジスタ７２ｄとしてデプレッション型のトランジスタを用いることにより、ノードＦＤａの電位が低レベルにある場合であっても、信号検出トランジスタ７２ｄから高い出力が得られる。そのため、垂直信号線８９に接続された負荷回路などから構成される電流源の動作に必要な電圧レンジの確保がより容易になる。
【０１７９】
図７Ｂに示す画素１０Ａｓは、図７Ａに示す画素１０Ａｒの光電変換部５０Ａを光電変換部５０Ｂに置き換えた構成を有する。上述したように、光電変換部５０Ｂは、例えば半導体基板６０に形成された埋め込みフォトダイオードである。フォトダイオードを用いる構成においても、信号検出トランジスタ７２ｄとしてデプレッション型のトランジスタを用いることができる。
【０１８０】
図８は、図７Ａに示す画素１０Ａｒまたは図７Ｂに示す画素１０Ａｓの例示的な動作を説明するためのタイミングチャートである。
【０１８１】
図４Ｃを参照して説明した例と比較して、この例では、非露光期間における電圧Ｖｃの波形が、図４Ｃに示す動作シーケンスにおける波形と異なる。図８に示すように、ここでは、非露光期間において、電圧供給回路１２８から制御線８１に印加する電圧Ｖｃを相対的に高い第２電圧ＶBとする期間が短い。図８に例示する動作において、電圧Ｖｃは、時刻Ｔ２におけるリセット信号Φｒｓｔの立ち上がりのタイミングで第１電圧ＶAから相対的に高い第２電圧ＶBに切り替えられ、時刻Ｔ３においてリセット信号Φｒｓｔがローレベルに切り替えられた後に第１電圧ＶAに戻されている。リセットトランジスタ７６をオフにした後に、電圧供給回路１２８から制御線８１に印加する電圧Ｖｃを第１電圧ＶAに切り替えることにより、電圧Ｖｃの変化の全てを電荷蓄積ノードの電位の変動に寄与させることが可能となる。
【０１８２】
図８に示す例において、時刻Ｔ４における電圧Ｖｃの切り替えにより、電荷蓄積ノードの電位は、リセット電圧Ｖｒから式（１）で表されるΔＶＦＤだけ低下する。その結果、電荷蓄積ノードの電位をＶｒよりも低い電位Ｖ１ｄに低下させることができる。被写体の像を表現する真の画素信号は、時刻Ｔ１における電荷蓄積ノードの電位に対応する第１の信号と、時刻Ｔ４における電荷蓄積ノードの電位に対応する第２の信号との差分で与えられる。
【０１８３】
第１の信号は、時刻Ｔ１から時刻Ｔ２までの間に垂直信号線８９に読み出され、第２の信号は、時刻Ｔ４から時刻Ｔ５までの間に垂直信号線８９に読み出される。すなわち、この例では、第１電圧ＶAが制御線８１に印加されているときに、画素信号および基準信号の読み出しを実行している。この例でも同様に、０Ｖの電圧を第１電圧ＶAとして用いることにより、電圧供給回路１２８から出力される電圧中のノイズのノードＦＤａまたはノードＦＤｂへの混入を抑制することができる。
【０１８４】
図９Ａおよび図９Ｂは、画素１０のさらに他の回路構成の例を模式的に示す。図９Ａに示す画素１０Ａｔは、図３に示す回路構成における信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６としてｐ型のトランジスタを適用した例である。図９Ｂに示す画素１０Ａｕは、図５に示す回路構成における信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６としてｐ型のトランジスタを適用した例である。
【０１８５】
図９Ａおよび図９Ｂに例示する構成において、典型的には、信号電荷として電子が用いられる。上述したように、リセットトランジスタ７６にｐ型のトランジスタを適用した場合、信号電荷として電子を用いる方が、回路の複雑化を回避しながら、要求されるダイナミックレンジに十分な飽和電子数を確保しやすい。
【０１８６】
図１０は、図９Ａに示す画素１０Ａｔまたは図９Ｂに示す画素１０Ａｕの例示的な動作を説明するためのタイミングチャートである。図１０に示す例では、まず、時刻Ｔ１において、アドレス信号Φｓｅｌをハイレベルからローレベルとし、制御線８１に印加する電圧Ｖｃを第１電圧ＶAから相対的に低い第２電圧ＶBに切り替える。アドレス信号Φｓｅｌをローレベルにすることにより、選択された行の画素から、信号検出トランジスタ７２およびアドレストランジスタ７４を介して第１の信号が垂直信号線８９に読み出される。ここでは、非露光期間においてアドレス信号Φｓｅｌがローレベルに維持される。
【０１８７】
電圧ＶＦＤのグラフからわかるように、制御線８１に印加する電圧Ｖｃを第１電圧ＶAから第２電圧ＶBに切り替えることにより、容量素子Ｃ１を介した容量結合によって、電荷蓄積ノードの電位が低下する。このときの電位の変動量ΔＶＦＤは、容量素子Ｃ１と、電荷蓄積ノードのうち容量素子Ｃ１以外の部分との間の容量比により、上述の式（１）で表される。時刻Ｔ１から時刻Ｔ２までの間に、このときの電圧ＶＦＤに対応する信号が第１の信号として垂直信号線８９に読み出される。
【０１８８】
この例では、時刻Ｔ２において、リセット信号Φｒｓｔをローレベルにすることにより、リセットが実行される。すなわち、リセット信号Φｒｓｔがローレベルとされることによりリセットトランジスタ７６がオンとされ、ノードＦＤａまたはＦＤｂに蓄積された信号電荷がリセットトランジスタ７６を介して排出され、電荷蓄積ノードの電位が電圧Ｖｒにリセットされる。
【０１８９】
次に、時刻Ｔ３において、リセット信号Φｒｓｔをハイレベルとしてリセットトランジスタ７６をオフする。ここでは、時刻Ｔ３から時刻Ｔ４までの間に、リセット電圧Ｖｒに対応する第２の信号を垂直信号線８９に読み出す。図１０中に模式的に示すように、時刻Ｔ１から時刻Ｔ２までの間に読み出された第１の信号と、時刻Ｔ３から時刻Ｔ４までの間に読み出された第２の信号との差分が、真の画素信号として出力される。
【０１９０】
その後、時刻Ｔ４において、制御線８１に印加する電圧Ｖｃを第２電圧ＶBから第１電圧ＶAに戻す。これにより、容量素子Ｃ１を介した容量結合によって電荷蓄積ノードの電位がＶｒからＶ１ｅに上昇する。このときの変動量である｜Ｖｒ−Ｖ１ｅ｜は、制御線８１に印加する電圧Ｖｃを第１電圧ＶAから第２電圧ＶBに低下させたときのΔＶＦＤに等しい。
【０１９１】
この例のように信号電荷として電子を用いる場合には、上述したように、支持基板６０Ｓとしてｎ型シリコン基板を用い、不純物領域６０ａ〜６０ｅの導電型をｐ型とすると有益である。すなわち、信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６をｐ型のトランジスタとすることが望ましい。
【０１９２】
支持基板６０Ｓとしてｐ型シリコン基板を用い、リセットトランジスタ７６をｎチャンネルＭＯＳとした場合であれば、基板電位Ｖｓｕｂとしては例えば０Ｖが用いられる。ここで、リセットトランジスタ７６をｐチャンネルＭＯＳとし、基板電位Ｖｓｕｂとして０Ｖを採用したとする。このとき、図１０に模式的に示すように、信号電荷である電子の電荷蓄積ノードへの蓄積に伴い、電圧ＶＦＤが低下するので、不純物領域６０ａとその周囲との間のｐｎ接合に印加される電圧が順バイアスとなることを避けるために、信号電荷の蓄積に先立ち、電荷蓄積ノードの電位を基板電位Ｖｓｕｂよりも高い電位にリセットする必要がある。
【０１９３】
既に説明したように、信号電荷が電子である場合、リセット電圧Ｖｒとしては、例えば３．３Ｖの電圧を用い得る。この場合、信号電荷の蓄積に伴い、電荷蓄積ノードの電位が露光開始時の例えば３．３Ｖから低下し、基板電位Ｖｓｕｂとの間の電位差が縮小する。したがって、空乏層幅が縮小され、暗電流低減の効果が期待できる。
【０１９４】
なお、暗電流低減の観点からは、信号電荷として正孔を用いる場合には、各トランジスタをｎチャンネルＭＯＳとする方が有利である。これは、以下の理由による。
【０１９５】
例えばリセットトランジスタ７６にｐ型のトランジスタを適用した場合、基板電位Ｖｓｕｂとしては、例えば３．３Ｖ程度の電圧が用いられる。支持基板６０Ｓとしてｎ型シリコン基板を用い、不純物領域６０ａ〜６０ｅの導電型がｐ型である場合、印加電圧が順バイアスとなることを避けるために、不純物領域６０ａの電位ＶFDを基板電位Ｖｓｕｂよりも上昇させることはできない。また、電荷蓄積ノードに正孔が蓄積されるに伴って不純物領域６０ａの電位ＶFDが上昇する。したがって、信号電荷の蓄積に先立ち、電荷蓄積ノードの電位は、基板電位Ｖｓｕｂよりも低い例えば０Ｖの電位にリセットされる。この場合、露光開始時の電荷蓄積ノードの電位と基板電位Ｖｓｕｂとの間の差が、リセットトランジスタ７６としてｎチャンネルＭＯＳを用いる場合と比較して拡大してしまうからである。
【０１９６】
図１１Ａおよび図１１Ｂは、画素１０のさらに他の回路構成の例を模式的に示す。
【０１９７】
図３に示す画素１０Ａと比較して、図１１Ａに示す画素１０Ａｖは、容量素子Ｃと制御線８１との間に接続されたトランジスタ７１をさらに有する。図１１Ａに示す画素１０Ａｖと、図１１Ｂに示す画素１０Ａｗとの間の相違点は、画素１０Ａｗでは、トランジスタ７１がノードＦＤａと容量素子Ｃ１との間に接続されている点である。
【０１９８】
図１１Ａに示す画素１０Ａｖ中のトランジスタ７１は、容量素子Ｃ１と電圧供給回路１２８との間の接続および遮断を切り替えるスイッチング素子としての機能を有する。図１１Ｂに示す画素１０Ａｗ中のトランジスタ７１は、ノードＦＤａと容量素子Ｃ１との間の接続および遮断を切り替えるスイッチング素子としての機能を有する。図１１Ａに例示する回路構成によれば、トランジスタ７１のゲートに印加する制御信号Φｓの電位の制御によってトランジスタ７１をオフすることにより、電荷蓄積ノード全体の容量値を縮小することができる。図１１Ｂに例示する回路構成によれば、ノードＦＤａから容量素子Ｃ１を電気的に切り離すことができる。
【０１９９】
これまでの各例によって説明したように、ノードＦＤａまたはノードＦＤｂに容量素子Ｃ１を接続し、制御線８１に供給する電圧を切り替えることにより、容量素子Ｃ１を介して電荷蓄積ノードの電位を制御することが可能になる。ただし、容量素子Ｃ１を接続した結果、電荷蓄積ノード全体の容量値が増大するので、信号電荷を電圧に変換する際のコンバージョンゲインが低下し得る。
【０２００】
図１１Ａおよび図１１Ｂに例示するように、容量素子Ｃ１と電圧供給回路１２８との間、または、ノードＦＤａもしくはノードＦＤｂと容量素子Ｃ１との間にトランジスタ７１を介在させてもよい。これにより、トランジスタ７１のオンおよびオフの切り替えによって、電荷蓄積ノード全体の容量値を変化させ得る。換言すれば、トランジスタ７１のオンおよびオフの切り替えにより、容量素子Ｃ１を介して電荷蓄積ノードの電位を制御するＦＤ電位制御モード、および、信号電荷を効率的に電圧信号に変換する高ゲインモードを使い分けることが可能となる。ＦＤ電位制御モードは、トランジスタ７１をオンとして電圧供給回路１２８を、容量素子Ｃ１を介して電荷蓄積ノードに電気的に結合するモードであり、高ゲインモードは、トランジスタ７１をオフとして電荷蓄積ノード全体の容量値を低下させたモードである。
【０２０１】
モードの切り替えは、暗電流への影響が大きくなるような露光時間または動作温度を判定基準として自動的に実行されてもよいし、ユーザの指示に基づいて実行されてもよい。例えば、１秒を超える長秒露光または８０度を超える高温環境下での撮影にＦＤ電位制御モードを選択し得る。ＦＤ電位制御モードにおける動作シーケンスは、図４Ａ、図４Ｂ、図４Ｃ、図８または図１０を参照して説明した動作シーケンスと同様であり得るので、動作に関する説明を省略する。
【０２０２】
図１１Ｃは、画素１０のさらに他の回路構成の例を模式的に示す。図１１Ｃに例示する構成において、撮像装置１００は、垂直信号線８９に接続された負荷トランジスタ７３を有する。負荷トランジスタ７３は、例えばｎチャンネルＭＯＳであり、電流源９４として機能する。
【０２０３】
また、図１１Ｃに示す例において、撮像装置１００は、フィードバック回路９０ｘを有する。フィードバック回路９０ｘは、反転入力端子が垂直信号線８９に接続された反転増幅器９２を含む。反転増幅器９２は、垂直信号線８９に対応して画素１０Ａｘの列ごとに設けられ、ここでは、リセット電圧線８５がその出力端子に接続されている。図示する例において、信号検出トランジスタ７２、アドレストランジスタ７４、反転増幅器９２およびリセットトランジスタ７６は、光電変換部５０Ａで発生した電気信号を負帰還させるフィードバックループを形成する。
【０２０４】
撮像装置１００の動作時、反転増幅器９２の非反転入力端子には、例えば１Ｖまたは１Ｖ近傍の電圧Ｖｒｅｆが供給される。電圧Ｖｒｅｆとしては、電源電圧Ｖｄｄおよび接地の範囲内の任意の大きさの電圧を用い得る。フィードバックループの形成時、垂直信号線８９の電圧は、反転増幅器９２の非反転入力端子に入力された電圧Ｖｒｅｆに収束する。換言すれば、フィードバックループの形成により、ノードＦＤａの電位を、垂直信号線８９の電圧がＶｒｅｆとなるような電位にリセットすることができる。
【０２０５】
第１の信号および第２の信号は、信号検出トランジスタ７２および電流源９４によって形成されるソースフォロアによって垂直信号線８９に読み出される。信号読み出し時におけるノードＦＤａの電位が低電位であると、信号検出トランジスタ７２を介して垂直信号線８９に現れる電圧も低くなり、飽和領域での動作に必要なソース−ドレイン電圧を確保できず、負荷トランジスタ７３が線形領域で動作する可能性がある。その結果、ソースフォロアが正常に動作せず信号の線形性が低下するおそれがある。
【０２０６】
電流源９４によって得られる電流値を小さく設定すれば負荷トランジスタ７３を飽和領域で動作させることが可能であるが、この場合、信号の読み出しに要する速度が低下するなどの課題が生じ得る。また、垂直信号線８９の電圧低下により、反転増幅器９２への入力信号が動作レンジから外れ、フィードバック回路９０ｘが正常に動作しなくなるおそれがある。つまり、ノードＦＤａの電位を垂直信号線８９の電圧がＶｒｅｆとなるような電位にリセットできなくなる可能性がある。
【０２０７】
画素１０Ａｘを有する撮像装置には、例えば、図４Ｃ、図８または図１０を参照して説明した動作シーケンスを適用し得る。すなわち、制御線８１に供給する電圧を第１電圧ＶAおよび第２電圧ＶBの間で切り替えることにより、非露光期間の少なくとも一部の期間において電荷蓄積ノードの電位を、容量素子Ｃ１を介して一時的に上昇または低下させる。例えば信号電荷として正孔を用いる場合であれば、電圧供給回路１２８から制御線８１に印加する電圧の切り替えにより、露光期間以外の非露光期間において電荷蓄積ノードの電位を選択的に上昇させる。
【０２０８】
非露光期間において電荷蓄積ノードの電位を選択的に高電位に設定することにより、負荷トランジスタ７３が線形領域で動作することを抑制して、第１の信号および第２の信号を画素から正常に読み出すことが可能である。なお、信号の読み出し動作およびフィードバック動作は、非露光期間に実行されるので、露光期間では、電荷蓄積ノードの電位が、負荷トランジスタ７３が線形領域で動作するような低電位であっても問題はない。露光期間における電荷蓄積ノードの電位を低電位に設定することにより、回路特性を劣化させることなく、暗電流を抑制することができるという効果も得られる。
【０２０９】
（第２の実施形態）
図１２は、本開示の第２の実施形態による撮像装置が有する画素１０Ｂの回路構成の一例を模式的に示す。図３に示す画素１０Ａと同様に、図１２に示す画素１０Ｂは、上述の画素１０の一例である。図１２に示す画素１０Ｂと、図３を参照して説明した画素１０Ａとの間の主な相違点は、画素１０Ｂが、リセットトランジスタ７６のソースおよびドレインのうちノードＦＤａに接続されていない側に接続されたトランジスタ７８をさらに有している点である。また、電圧供給回路１２８が、リセットトランジスタ７６およびトランジスタ７８の間のノードＲＤに電気的に接続されている点である。この例では、電圧供給回路１２８は、リセットトランジスタ７６を介して不純物領域６０ａに電気的に接続される。
【０２１０】
図１２に例示されるように、撮像装置１００の各画素１０は、リセットトランジスタ７６に接続されたトランジスタ７８をさらに含む回路構成を有し得る。トランジスタ７８は、例えばｎチャンネルＭＯＳであり、リセットトランジスタ７６のソース領域またはドレイン領域としての不純物領域６０ｂをドレイン領域またはソース領域として含み得る。図１２に例示する構成において、トランジスタ７８のソースおよびドレインのうち、リセットトランジスタ７６に接続されていない側にはリセット電圧線８５が接続されており、撮像装置１００の動作時、例えば、所定のリセット電圧Ｖｒがトランジスタ７８に印加される。トランジスタ７８のゲートには、トランジスタ７８のオンおよびオフを制御するための信号Φｆｂをトランジスタ７８に供給するための信号線８８が接続されている。信号線８８は、例えば垂直走査回路１２２との接続を有し、垂直走査回路１２２は、信号線８８の電位を制御するように構成され得る。
【０２１１】
この例では、電圧供給回路１２８は、容量素子Ｃ２を介して、リセットトランジスタ７６およびトランジスタ７８の間のノードＲＤに接続されている。すなわち、この例では、電圧供給回路１２８は、リセットトランジスタ７６の不純物領域６０ａ側ではなく、不純物領域６０ｂ側に容量素子Ｃ２を介して接続されている。なお、制御線８１と不純物領域６０ｂとの間に接続された容量素子Ｃ２は、上述の容量素子Ｃ１と同様の構成を有し得る。もちろん、容量素子Ｃ２および上述の容量素子Ｃ１の構成が同一であることは、必須ではない。
【０２１２】
図１３は、図１２に示す回路構成が適用された、より具体的な例を示す。図１３に示す画素１０Ｂｆは、図１２に示す画素１０Ｂの一例であり、フィードバック回路９０を有する。図１３に例示する構成において、フィードバック回路９０は、図１１Ｃを参照して説明した例と同様に、反転入力端子が垂直信号線８９に接続された反転増幅器９２を含む。
【０２１３】
図１３に例示する構成において、画素１０Ｂｆは、リセットトランジスタ７６に並列に接続された容量素子Ｃ３を有する。アドレストランジスタ７４と、少なくともトランジスタ７８とがオン状態のとき、フィードバック回路９０は、光電変換部５０Ａで発生した電気信号を負帰還させるフィードバックループを形成する。このフィードバックループは、その一部にトランジスタ７８を含む。
【０２１４】
よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。ノードＦＤａの電位のリセット後、リセットトランジスタ７６を単純にオフとするだけでは、リセットトランジスタ７６をオフとすることによって発生するｋＴＣノイズが、信号電荷の蓄積前の電荷蓄積ノードに残留してしまう。しかしながら、リセットトランジスタのオフに伴って発生するｋＴＣノイズは、国際公開第２０１２／１４７３０２号において説明されているように、負帰還を利用することによって低減可能である。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。
【０２１５】
図１２および図１３に示すような回路構成において、リセットトランジスタ７６およびトランジスタ７８の間のノードＲＤに注目すると、このノードＲＤは、浮遊ノードである。上述したように、トランジスタ７８は、不純物領域６０ｂを例えばドレイン領域として含み得る。そのため、トランジスタ７８をオフすると、トランジスタ７８が有する寄生容量に起因した電気的なカップリングによって不純物領域６０ｂの電位が基板電位を下回ってしまうおそれがある。不純物領域６０ｂの電位が基板電位を下回ると、ｐウェルからの余計な正孔の流入によって意図しない電位の変動が不純物領域６０ｂに生じ、ＳＮ比が低下し得る。しかしながら、ここでは、不純物領域６０ｂに電圧供給回路１２８が電気的に接続されている。以下に説明するように、電圧供給回路１２８から制御線８１に印加する電圧Ｖｃを第１電圧ＶAおよび第２電圧ＶBの間で切り替えることにより、不純物領域６０ｂの電位が基板電位を下回ってしまうことを防止可能である。
【０２１６】
図１４Ａは、図１３に示す回路構成を有する画素１０Ｂｆの例示的な動作を説明するためのタイミングチャートである。図１４Ａ中、下から２番目のチャートは、ノードＲＤの電位すなわち不純物領域６０ｂの電位ＶRDの時間的変化を示す。なお、電圧Ｖｃの時間的変化を示すチャートからわかるように、ここでは、図４Ａおよび図４Ｂを参照して説明した第１の例と同様に、時刻Ｔ１の時点において制御線８１には第１電圧ＶAが印加されている。
【０２１７】
露光による信号電荷の蓄積後、まず、時刻Ｔ１においてアドレス信号Φｓｅｌをハイレベルとする。このとき、電荷蓄積ノードに蓄積された信号電荷に応じた電圧レベルの第１の信号を読み出す。
【０２１８】
次に、時刻Ｔ２にリセット信号Φｒｓｔおよび信号Φｆｂをハイレベルとする。すなわち、リセットトランジスタ７６およびトランジスタ７８をオンとする。リセットトランジスタ７６およびトランジスタ７８のオンにより、フィードバックループが形成される。フィードバックループの形成により、ノードＦＤａの電位がリセットされる。ここでは、ノードＦＤａの電位が、垂直信号線８９の電圧がＶｒｅｆとなるような電圧Ｖ２ａに低下する。このとき、反転増幅器９２の非反転増幅端子に印加する電圧Ｖｒｅｆとして、Ｖ２ａ＞Ｖｓｕｂの関係が満たされるような電圧を用いる。なお、図１４Ａに示す例では、リセットトランジスタ７６およびトランジスタ７８のオンに伴ってノードＲＤの電位ＶRDがＶ３に上昇している。図１４Ａに示すように、電圧Ｖ３は、Ｖ３＞Ｖｓｕｂの関係を満たす。
【０２１９】
次に、時刻Ｔ３にリセット信号Φｒｓｔをローレベルとし、リセットトランジスタ７６をオフする。ここでは、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングにより、リセットトランジスタ７６のオフに伴って不純物領域６０ａの電位ＶFDがＶ２ａからＶ４ａに低下している。上述したように、電位ＶFDが基板電位Ｖｓｕｂを下回ってしまうと、不純物領域６０ａに余計な正孔が流入してしまう。ただし、反転増幅器９２の非反転増幅端子に印加する電圧Ｖｒｅｆを適切に選択することにより、電位ＶFDが基板電位Ｖｓｕｂを下回ることを防止し得る。この例では、電圧Ｖｒｅｆを適切に選択することによってＶ４ａ＞Ｖｓｕｂの関係が満たされている。なお、空乏層をなるべく縮小する観点から、Ｖ４ａ＞Ｖｓｕｂの関係が満たされる限りにおいてＶ４ａがＶｓｕｂになるべく近い電圧であると有益である。
【０２２０】
上述したように、リセットトランジスタ７６をオフとすることにより、ｋＴＣノイズが発生する。ただし、図１３に例示する回路構成では、ノードＦＤａとノードＲＤとの間に容量素子Ｃ３が介在しており、トランジスタ７８がオフでない間は、容量素子Ｃ３をその経路に含むフィードバックループが形成された状態が継続する。そのため、トランジスタ７８が出力する信号は、容量素子Ｃ３とノードＦＤａ自体が有する寄生容量とによって形成される減衰回路で減衰される。
【０２２１】
リセットトランジスタ７６のオフ後、信号Φｆｂをローレベルとし、トランジスタ７８をオフとする。ここでは、時刻Ｔ４にリセットトランジスタ７６をオフとするだけでなく、電圧供給回路１２８から制御線８１に印加される電圧Ｖｃを第２電圧ＶBに切り替えている。
【０２２２】
図１４Ａに模式的に示すように、トランジスタ７８をオフすると、トランジスタ７８が有する寄生容量に起因した電気的なカップリングによって不純物領域６０ｂの電位ＶRDが低下する。この例では、トランジスタ７８のオフに伴って、電位ＶRDがＶ３からＶ５ａに低下している。このとき、もし、Ｖ５ａ＜Ｖｓｕｂであると、不純物領域６０ｂに、ノイズの原因となる余計な正孔が流入してしまう。
【０２２３】
図１４Ａ中の電圧Ｖｃのチャートからわかるように、ここでは、電圧供給回路１２８が、トランジスタ７８をオンからオフに切り替えたタイミングで、電圧Ｖｃを第１電圧ＶAから第１電圧ＶAよりも高い第２電圧ＶBに切り替えるように構成されている。電圧Ｖｃを第１電圧ＶAから第２電圧ＶBに切り替えることにより、容量素子Ｃ２を介してノードＲＤの電位ＶRDを上昇させることができ、電位ＶRDが基板電位を下回ってしまうことを防止し得る。第２電圧ＶBの具体的な値としては、トランジスタ７８のソース−ドレイン間の寄生容量の大きさなどを考慮して、トランジスタ７８のオフ時に電位ＶRDがＶ５ａ＞Ｖｓｕｂの関係を満たすこととなるような電圧を選択すればよい。
【０２２４】
なお、トランジスタ７８のオフにおいては、トランジスタ７８の閾値電圧を跨ぐように、信号線８８の電位をハイレベルからローレベルに向けて徐々に低下させてもよい。信号線８８の電位をハイレベルからローレベルに向けて徐々に低下させると、トランジスタ７８の抵抗が徐々に増加する。トランジスタ７８の抵抗が増加すると、トランジスタ７８の動作帯域が狭くなり、帰還する信号の周波数領域が狭くなる。
【０２２５】
信号線８８の電圧がローレベルに達すると、トランジスタ７８がオフとなり、フィードバックループの形成が解消される。このとき、トランジスタ７８の動作帯域が信号検出トランジスタ７２の動作帯域よりも十分に低い帯域であると、トランジスタ７８で発生する熱ノイズが、フィードバック回路９０によって１／（１＋ＡＢ）1/2倍に抑制される。ここで、式中のＡは、フィードバック回路９０の利得であり、Ｂは、容量素子Ｃ３とノードＦＤａの寄生容量とによって形成される減衰回路の減衰率である。減衰率Ｂは、容量素子Ｃ３およびノードＦＤａの寄生容量の容量値をそれぞれＣｃおよびＣｆとすれば、Ｂ＝Ｃｃ／（Ｃｃ＋Ｃｆ）と表される。したがって、容量素子Ｃ２の容量値と比較して容量素子Ｃ３の容量値Ｃｃがなるべく小さい方が、熱ノイズの影響の低減に有利である。このように、トランジスタ７８の動作帯域が信号検出トランジスタ７２の動作帯域よりも低い状態でトランジスタ７８をオフとすることにより、ノードＦＤａに残存するｋＴＣノイズを低減することが可能である。なお、本明細書において「トランジスタ７８がオフである」とは、トランジスタ７８がｎ型のトランジスタであるとき、信号線８８の電圧が、トランジスタ７８の閾値電圧よりも低いローレベルとされていることを指し、トランジスタ７８がｐ型のトランジスタであるとき、信号線８８の電圧が、トランジスタ７８の閾値電圧よりも高いハイレベルとされていることを指す。
【０２２６】
トランジスタ７８のオフ後、水平同期信号ＨＤの次のパルスが立ち上がる時刻Ｔ５までの期間に、電荷蓄積ノードの電圧レベルに対応する第２の信号を読み出す。図４Ａおよび図４Ｂを参照して説明した第１の例と同様に、第１の信号および第２の信号の差分Δが、画像信号として水平走査回路１２４に出力される。
【０２２７】
以上に説明したように、この例では、電圧供給回路１２８は、リセットトランジスタ７６がオンである第１の期間に、不純物領域６０ｂに第１電圧ＶAを印加している。さらに、電圧供給回路１２８は、リセットトランジスタ７６がオフとされた後であってトランジスタ７８がオフに切り替えられた第２の期間に、第２電圧ＶBを不純物領域６０ｂに印加している。
【０２２８】
第２の実施形態によれば、リセットトランジスタ７６およびトランジスタ７８をオンとしたときの不純物領域６０ａの電位Ｖ２ａと、トランジスタ７８をさらにオフとしたときの不純物領域６０ａの電位Ｖ４ａとを、基板電位Ｖｓｕｂを下回ることを抑制しながら、基板電位Ｖｓｕｂに近いなるべく低い電位とすることが可能である。また、不純物領域６０ｂに関しても、トランジスタ７８をオンとしたときの電位Ｖ３と、その後にトランジスタ７８をオフとしたときの電位Ｖ５ａとを、基板電位Ｖｓｕｂを下回ることを抑制しながら、基板電位Ｖｓｕｂに近いなるべく低い電位とすることが可能である。したがって、トランジスタ７８を介した、電気的なカップリングによる電位ＶRDの変動に起因する暗電流の発生を抑制して、暗電流に起因する画質の劣化が抑制された画像信号を得ることができる。
【０２２９】
リセットトランジスタ７６およびトランジスタ７８に、ｎ型に代えてｐ型のトランジスタを適用することも可能である。図１４Ｂは、画素１０Ｂｆのリセットトランジスタ７６およびトランジスタ７８にｐ型のトランジスタを適用したときの例示的な動作を説明するためのタイミングチャートである。図４Ｂを参照して説明した例と同様に、ここでは、信号電荷として電子を用いた例を説明する。この場合、信号検出トランジスタ７２およびアドレストランジスタ７４も典型的にはｐ型のトランジスタである。
【０２３０】
露光による信号電荷の蓄積後、まず、時刻Ｔ１においてアドレス信号Φｓｅｌをローレベルとし、第１の信号を読み出す。次に、時刻Ｔ２にリセットトランジスタ７６およびトランジスタ７８をオンとし、フィードバックループを形成する。フィードバックループの形成により、ノードＦＤａの電位が、垂直信号線８９の電圧がＶｒｅｆとなるような電圧Ｖ２ｂにリセットされる。このとき、電圧Ｖｒｅｆとして、Ｖ２ｂ＜Ｖｓｕｂの関係が満たされるような電圧を用いる。また、この例では、リセットトランジスタ７６およびトランジスタ７８のオンに伴ってノードＲＤの電位ＶRDがＶ３に上昇している。電圧Ｖ３は、Ｖ３＜Ｖｓｕｂの関係を満たす。
【０２３１】
次に、時刻Ｔ３にリセットトランジスタ７６をオフする。ここでは、リセットトランジスタ７６のオフに伴って不純物領域６０ａの電位ＶFDがＶ２ｂからＶ４ｂに上昇している。電位ＶFDが基板電位Ｖｓｕｂを上回ってしまうと暗電流が生じてしまうので、電位ＶFDが基板電位Ｖｓｕｂを超えないように、反転増幅器９２の非反転増幅端子に印加する電圧Ｖｒｅｆを適切に選択する。空乏層をなるべく縮小する観点からは、Ｖ４ｂ＜Ｖｓｕｂの関係が満たされる限りにおいてＶ４ｂがＶｓｕｂになるべく近い電圧であると有益である。
【０２３２】
リセットトランジスタ７６のオフ後、時刻Ｔ４に、トランジスタ７８をオフとする。このとき、トランジスタ７８の閾値電圧を跨ぐように信号線８８の電位をローレベルからハイレベルに向けて徐々に上昇させることにより、トランジスタ７８をオフとしてもよい。トランジスタ７８をオフすると、トランジスタ７８が有する寄生容量に起因した電気的なカップリングによって不純物領域６０ｂの電位ＶRDが上昇し得る。この例では、トランジスタ７８のオフに伴って、電位ＶRDがＶ３からＶ５ｂに上昇している。
【０２３３】
このとき、もし、Ｖ５ｂ＞Ｖｓｕｂであると、不純物領域６０ｂに、ノイズの原因となる余計な電荷が混入してしまう。図１４Ｂに示すように、トランジスタ７８をオフとするだけでなく、電圧供給回路１２８から制御線８１に印加される電圧Ｖｃを、第１電圧ＶAよりも低い第２電圧ＶBに切り替えることにより、容量素子Ｃ２を介してノードＲＤの電位ＶRDを低下させることができ、電位ＶRDが基板電位を上回ってしまうことを防止し得る。
【０２３４】
トランジスタ７８のオフ後、水平同期信号ＨＤの次のパルスが立ち上がる時刻Ｔ５までの期間に、電荷蓄積ノードの電圧レベルに対応する第２の信号を読み出す。第１の信号および第２の信号の差分Δが、画像信号として水平走査回路１２４に出力される。
【０２３５】
このように、トランジスタ７８のオフのタイミングで電圧Ｖｃを第１電圧ＶAから第１電圧ＶAよりも低い第２電圧ＶBに切り替えることにより、リセットトランジスタ７６およびトランジスタ７８にｐ型のトランジスタを適用した場合であっても、トランジスタ７８を介した、電気的なカップリングによる電位ＶRDの変動に起因する暗電流の発生を抑制することが可能である。
【０２３６】
（第２の実施形態の変形例）
図１５は、本開示の第２の実施形態による撮像装置の変形例を示す。図１５に示す画素１０Ｂｐは、図１２に示す画素１０Ｂの光電変換部５０Ａを光電変換部５０Ｂに置き換えた回路構成を有する。
【０２３７】
画素１０Ｂｐを有する撮像装置１００の動作は、例えば、図１４Ａまたは図１４Ｂを参照して説明した動作と同様であり得る。すなわち、リセットトランジスタ７６がオンである第１の期間に、不純物領域６０ｂに第１電圧ＶAを印加し、リセットトランジスタ７６がオフとされた後であってトランジスタ７８がオフに切り替えられた第２の期間に、不純物領域６０ｂに第２電圧ＶBを印加するような動作を適用し得る。
【０２３８】
図１５に示す回路構成によれば、図１２に示す画素１０Ｂと同様に、電圧Ｖｃを第１電圧ＶAから第２電圧ＶBに切り替えることにより、浮遊ノードであるノードＲＤの電位を、容量素子Ｃ２を介して例えば上昇させることができる。したがって、トランジスタ７８のオフに起因して不純物領域６０ｂの電位ＶRDが基板電位Ｖｓｕｂを下回ってしまうことを回避して、暗電流を抑制し得る。なお、図６に示す画素１０Ａｑと同様に、信号検出トランジスタ７２のゲートと光電変換部５０Ｂとの間に転送トランジスタ７９がさらに接続されてもよい。
【０２３９】
図１６は、本開示の第２の実施形態による撮像装置の他の変形例を示す。図１６に示す画素１０Ｂｒも、上述の画素１０の一例である。図１６に示す画素１０Ｂｒと、図１２を参照して説明した画素１０Ｂとの間の主な相違点は、画素１０Ｂｒでは、トランジスタ７８およびリセットトランジスタ７６の間のノードＲＤではなく、トランジスタ７８のソースおよびドレインのうちリセットトランジスタ７６に接続されていない側に電圧供給回路１２８が電気的に接続されている点である。すなわち、図１６に示す例では、電圧供給回路１２８に接続された制御線８１が、トランジスタ７８のソースおよびドレインのうちリセットトランジスタ７６に接続されていない側に接続されている。
【０２４０】
（撮像装置１００の動作の第３の例）
図１７Ａは、図１６に示す回路構成を有する画素１０Ｂｒの例示的な動作を説明するためのタイミングチャートである。図１４Ａを参照して説明した動作例と比較して、図１７Ａに示す動作例は、制御線８１に印加する電圧を第１電圧ＶAおよび第２電圧ＶBの間で切り替えるタイミングが異なっている。
【０２４１】
露光による信号電荷の蓄積後、まず、時刻Ｔ１においてアドレス信号Φｓｅｌをハイレベルとし、電荷蓄積ノードに蓄積された信号電荷に応じた電圧レベルの第１の信号を読み出す。
【０２４２】
次に、時刻Ｔ２にリセット信号Φｒｓｔおよび信号Φｆｂをハイレベルとし、リセットトランジスタ７６およびトランジスタ７８をオンとする。電圧Ｖｃのチャートからわかるように、ここでは、電圧供給回路１２８は、時刻Ｔ２の時点で制御線８１に第１電圧ＶAを印加している。したがって、リセットトランジスタ７６およびトランジスタ７８のオンにより、不純物領域６０ａの電位ＶFDおよび不純物領域６０ｂの電位ＶRDは、ＶAに変化する。第１電圧ＶAとして、基板コンタクトに印加されて基板電位Ｖｓｕｂを与える電圧よりも大きな電圧を適用することにより、不純物領域６０ａの電位ＶFDおよび不純物領域６０ｂの電位ＶRDが半導体基板６０の基板電位Ｖｓｕｂを下回ってしまうことを回避できる。
【０２４３】
次に、時刻Ｔ３にリセットトランジスタ７６をオフとする。リセットトランジスタ７６をオフすると、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングにより、不純物領域６０ａの電位ＶFDがＶAから低下し得る。このとき、リセットトランジスタ７６のオフに起因して不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを下回ってしまうと、不純物領域６０ａに余計な正孔が流入してしまう。
【０２４４】
しかしながら、図１７Ａに示す例では、電圧供給回路１２８が、制御線８１に印加する電圧をリセットトランジスタ７６のオフのタイミングで第１電圧ＶAから第２電圧ＶBに切り替えている。このとき、トランジスタ７８は、オン状態であり、図１７Ａに示すように、不純物領域６０ｂの電位ＶRDは、ＶBに変化する。
【０２４５】
上述したように、電界効果トランジスタは、ソース−ドレイン間に寄生容量を有し、オフとされた状態では容量として機能する。したがって、制御線８１に印加する電圧を第１電圧ＶAから第２電圧ＶBに上昇させることにより、オフ状態のリセットトランジスタ７６を介して、不純物領域６０ａの電位ＶFDを上昇させることが可能である。第１電圧ＶAおよび第２電圧ＶBの具体的な値を適切に選択することにより、リセットトランジスタ７６のオフに伴う電位ＶFDの低下分を縮小または相殺でき、結果として、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを下回ってしまうことを回避し得る。この例では、不純物領域６０ａの電位ＶFDが、Ｖ６ａ＞Ｖｓｕｂの関係を満たすＶ６ａに変化している。
【０２４６】
次に、時刻Ｔ４にトランジスタ７８をオフとする。この例では、トランジスタ７８のオフのタイミングで、制御線８１に印加する電圧を第２電圧ＶBから第１電圧ＶAに戻している。このとき、トランジスタ７８を介した電気的なカップリングにより、トランジスタ７８のオフに起因して不純物領域６０ｂの電位ＶRDが低下し得る。この例では、不純物領域６０ｂの電位ＶRDがＶBからＶ７ａに低下している。
【０２４７】
ただし、ここでは、トランジスタ７８のオフ直前の不純物領域６０ｂの電位ＶRDがＶBである。基板電位Ｖｓｕｂに近い第１電圧ＶAよりも高い第２電圧ＶBが印加された状態でトランジスタ７８がオフとされているので、電位ＶRDが基板電位Ｖｓｕｂを下回ってしまうことを回避し得る。図１７Ａに示すように、ここでは、Ｖ７ａ＞Ｖｓｕｂの関係が成立している。第２電圧ＶBとしては、Ｖ７ａ＞Ｖｓｕｂの関係が満たされるような電圧を用いればよい。Ｖ７ａ＞Ｖｓｕｂの関係が満たされる限りにおいてなるべく低い電圧を第２電圧ＶBとして用いると、空乏層の縮小に有利である。制御線８１に印加する電圧をトランジスタ７８のオフのタイミングで切り替えず、時刻Ｔ４以降も制御線８１に第２電圧ＶBを印加し続けてもかまわない。なお、リセットトランジスタ７６のソース−ドレイン間に寄生容量は、比較的小さく、そのため、不純物領域６０ｂの電位ＶRDがＶBからＶ７ａに低下しても不純物領域６０ａの電位ＶFDにはほとんど影響が生じない。
【０２４８】
トランジスタ７８のオフ後、水平同期信号ＨＤの次のパルスが立ち上がる時刻Ｔ５までの期間に、電荷蓄積ノードの電圧レベルに対応する第２の信号を読み出す。第１の信号および第２の信号の差分Δが、画像信号として水平走査回路１２４に出力される。
【０２４９】
図１７Ａに示す第３の例において、電圧供給回路１２８が、リセットトランジスタ７６がオンである第１の期間に不純物領域６０ｂに第１電圧ＶAを印加する点は、図１４Ａを参照して説明した例と共通である。ただし、この例では、電圧供給回路１２８は、トランジスタ７８がオンとされた期間のうち、第１の期間を除く期間に、第２電圧ＶBを不純物領域６０ｂに印加している。このような制御によっても、不純物領域６０ｂの電位ＶRDが基板電位Ｖｓｕｂを下回ってしまうことを回避し得る。また、オフ状態のリセットトランジスタ７６を介した電気的なカップリングによる、不純物領域６０ａの電位ＶFDの変動に起因した暗電流の発生を抑制することが可能である。
【０２５０】
なお、図１６に例示する回路構成に、図１４Ａを参照して説明した例と同様の制御を適用することも可能である。再び図１４Ａを参照する。図１４Ａに示す例では、時刻Ｔ４においてトランジスタ７８がオフとされる。この点は、ここで説明した第３の例と共通である。トランジスタ７８がオフとされると、上述したように、トランジスタ７８を介した電気的なカップリングによって不純物領域６０ｂの電位ＶRDが低下し得る。ただし、図１４Ａに示すように、制御線８１に印加する電圧をトランジスタ７８のオフのタイミングで第２電圧ＶBに切り替えることにより、トランジスタ７８を介した電気的なカップリングに起因する電位の低下分を低減可能である。これは、時刻Ｔ４以降、トランジスタ７８はオフ状態であり、ソース−ドレイン間が非導通状態となるものの、ソース−ドレイン間に寄生容量を有するので、トランジスタ７８が容量として機能するからである。すなわち、トランジスタ７８の寄生容量による電気的なカップリングを利用して、不純物領域６０ｂの電位ＶRDを制御し得る。トランジスタ７８を介した電位ＶRDの制御により、トランジスタ７８のオフに伴って電位ＶRDが基板電位Ｖｓｕｂを下回ってしまうことを回避して、不純物領域６０ｂへの余計な正孔の流入を防止し得る。
【０２５１】
このように、オフ後のトランジスタ７８は、図１２に示す容量素子Ｃ２と同様の機能を発揮し得る。ただし、ソース−ドレイン間の寄生容量の容量値は一般に比較的小さい。そのため、図１２に例示する回路構成のように、より大きな容量値を有する容量素子Ｃ２を介して電圧供給回路１２８をノードＲＤに接続した方が、第１電圧ＶAおよび第２電圧ＶBとしてより小さな電圧差の電圧を適用しながらも、不純物領域６０ｂの電位ＶRDをより大きく変動させ得る。換言すれば、図１６に示す回路構成よりも、図１２に示す回路構成の方が、トランジスタ７８のオフに伴う電位ＶRDの低下をより効果的に低減できるので、より基板電位Ｖｓｕｂに近い電圧を第１電圧ＶAとして用いることが可能になる。
【０２５２】
図１７Ｂは、画素１０Ｂｒのリセットトランジスタ７６、トランジスタ７８、信号検出トランジスタ７２およびアドレストランジスタ７４にｐ型のトランジスタを適用し、信号電荷として電子を用いたときの例示的な動作を示す。以下に説明するように、図１７Ｂに示す動作例において、制御線８１に印加する電圧を第１電圧ＶAおよび第２電圧ＶBの間で切り替えるタイミングは、図１７Ａを参照して説明した動作例と共通である。ただし、ここでは、第２電圧ＶBとして、第１電圧ＶAよりも低い電圧を用いる。
【０２５３】
図１７Ｂに示す例では、露光による信号電荷の蓄積後、まず、時刻Ｔ１においてアドレストランジスタ７４をオンとし、電荷蓄積ノードに蓄積された信号電荷に応じた電圧レベルの第１の信号を読み出す。次に、時刻Ｔ２にリセット信号Φｒｓｔおよび信号Φｆｂをローレベルとし、リセットトランジスタ７６およびトランジスタ７８をオンとする。ここでは、電圧供給回路１２８は、時刻Ｔ２の時点で制御線８１に第１電圧ＶAを印加しているので、不純物領域６０ａの電位ＶFDおよび不純物領域６０ｂの電位ＶRDは、ＶAに変化する。第１電圧ＶAとしては、電位ＶFDおよび電位ＶRDが基板電位Ｖｓｕｂを上回ってしまわないように、基板電位Ｖｓｕｂを与える電圧よりも低い電圧を用いる。
【０２５４】
次に、時刻Ｔ３にリセットトランジスタ７６をオフとする。リセットトランジスタ７６をオフすると、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングにより、不純物領域６０ａの電位ＶFDがＶAから上昇し得る。このとき、図１７Ｂに示すように、制御線８１に印加する電圧をリセットトランジスタ７６のオフのタイミングで第１電圧ＶAから第１電圧ＶAよりも低い第２電圧ＶBに切り替えることにより、不純物領域６０ｂの電位ＶRDがＶBに変化する。また、制御線８１に印加する電圧を第１電圧ＶAから第２電圧ＶBに切り替えることにより、オフ状態のリセットトランジスタ７６を介して、不純物領域６０ａの電位ＶFDを低下させることができる。これにより、リセットトランジスタ７６のオフに伴って不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを上回ってしまうことを回避し得る。この例では、不純物領域６０ａの電位ＶFDが、Ｖ６ｂ＜Ｖｓｕｂの関係を満たすＶ６ｂに変化している。
【０２５５】
次に、時刻Ｔ４にトランジスタ７８をオフとするとともに、トランジスタ７８のオフのタイミングで、制御線８１に印加する電圧を第２電圧ＶBから第１電圧ＶAに戻す。このとき、トランジスタ７８を介した電気的なカップリングにより、不純物領域６０ｂの電位ＶRDが上昇し得る。ただし、ここでは、基板電位Ｖｓｕｂに近い第１電圧ＶAよりも低い第２電圧ＶBが制御線８１に印加された状態でトランジスタ７８がオフとされており、トランジスタ７８のオフ直後の不純物領域６０ｂの電位ＶRDをＶ７ｂとすれば、Ｖ７ｂ＜Ｖｓｕｂの関係が成立している。すなわち、電位ＶRDが基板電位Ｖｓｕｂを上回ってしまうことが回避されている。
【０２５６】
トランジスタ７８のオフ後、水平同期信号ＨＤの次のパルスが立ち上がる時刻Ｔ５までの期間に、電荷蓄積ノードの電圧レベルに対応する第２の信号を読み出す。第１の信号および第２の信号の差分Δが、画像信号として水平走査回路１２４に出力される。
【０２５７】
このような制御によれば、不純物領域６０ｂの電位ＶRDが基板電位Ｖｓｕｂを上回ってしまうことを回避し得る。また、オフ状態のリセットトランジスタ７６を介した電気的なカップリングによる、不純物領域６０ａの電位ＶFDの変動に起因した暗電流の発生を抑制することが可能である。なお、図１６に示す画素１０Ｂｒのリセットトランジスタ７６、トランジスタ７８、信号検出トランジスタ７２およびアドレストランジスタ７４にｐ型のトランジスタを適用し、信号電荷として電子を用いる場合には、図１４Ｂを参照して説明した例と同様の制御も適用し得る。
【０２５８】
図１８は、本開示の第２の実施形態による撮像装置のさらに他の変形例を示す。図１８に示す画素１０Ｂｑは、図１６に示す画素１０Ｂｒの光電変換部５０Ａを光電変換部５０Ｂに置き換えた回路構成を有する。画素１０Ｂｑを有する撮像装置１００の動作は、図１７Ａまたは図１７Ｂを参照して説明した動作と同様であり得る。すなわち、トランジスタ７８がオンとされた期間のうち、リセットトランジスタ７６がオンである第１の期間を除く期間に、第２電圧ＶBを不純物領域６０ｂに印加するような動作を適用し得る。このような制御によれば、例えば、不純物領域６０ｂの電位ＶRDが基板電位Ｖｓｕｂを下回ってしまうことを回避し得る。
【０２５９】
なお、図１８に例示する回路構成に、図１４Ａおよび図１４Ｂを参照して説明した動作と同様の動作が適用されてもよい。図６に示す画素１０Ａｑと同様に、信号検出トランジスタ７２のゲートと光電変換部５０Ｂとの間に転送トランジスタ７９がさらに接続されてもよい。
【０２６０】
（第３の実施形態）
図１９Ａおよび図１９Ｂは、本開示の第３の実施形態による撮像装置が有する画素の回路構成の一例を模式的に示す。図１９Ａに示す撮像装置１４０は、画素１０Ｄを有する。図３を参照して説明した回路構成と同様に、画素１０Ｄは、信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６の３つのトランジスタを画素１０Ｄ内に有する。図１９Ｂに示す画素１０Ｄｐは、図１９Ａに示す画素１０Ｄの光電変換部５０Ａを光電変換部５０Ｂに置き換えた回路構成を有する。
【０２６１】
図１９Ａに示す画素１０Ｄと、図３を参照して説明した画素１０Ａとの間の主な相違点は、画素１０Ｄでは、ノードＦＤａに電圧供給回路１２８は接続されておらず、ノードＦＤａとアドレス信号線８４とが容量素子Ｃ１を介して電気的に結合されている点である。画素１０Ｄは、層間絶縁層４０内に制御線８１が配置されないこと以外は、図２を参照して説明したデバイス構造と同様のデバイス構造を有し得る。図１９Ｂに示す画素１０Ｄｐにおいても図１９Ａに示す画素１０Ｄと同様に、容量素子Ｃ１の端子のうち、ノードＦＤｂに接続されていない側の端子は、アドレス信号線８４に接続されている。
【０２６２】
容量素子Ｃ１の端子のうち、アドレス信号線８４に接続された端子には、アドレス信号Φｓｅｌが入力される。したがって、これらの例示的な回路は、アドレス信号Φｓｅｌの制御により、ノードＦＤａまたはノードＦＤｂの電位を制御することが可能な構成を有する。ただし、容量素子Ｃ１の端子の一方にアドレス信号線８４が接続されることは必須ではない。例えば信号電荷として正孔を利用する場合であれば、容量素子Ｃ１のうち、ノードＦＤａまたはノードＦＤｂに接続された側とは反対側の端子には、リセット期間にハイレベルであり、行選択時でない期間にローレベルであるような制御信号が入力されていればよい。例えば、容量素子Ｃ１のうち、ノードＦＤａまたはノードＦＤｂに接続された側とは反対側の端子に、リセット信号Φｒｓｔまたは他の制御信号が入力されるような構成もあり得る。
【０２６３】
図２０は、図１９Ａに示す回路構成を有する画素１０Ｄの例示的な動作を説明するためのタイミングチャートである。図４Ｃを参照して説明した動作シーケンスと比較して、図２０に例示する動作シーケンスでは、アドレス信号Φｓｅｌが、図４Ｃに示す電圧Ｖｃの役割も果たす図２０中、ΦHは、ハイレベルの信号ΦHを表し、ΦLは、ローレベルの信号ΦLを表す。ここでは、ローレベルの信号ΦLが第１電圧ＶAに対応し、ハイレベルの信号ΦHが第２電圧ＶBに対応する。
【０２６４】
画素１０Ｄにおいて、ノードＦＤａは、容量素子Ｃ１を介してアドレス信号線８４と容量結合している。そのため、時刻Ｔ１においてアドレス信号Φｓｅｌをハイレベルにすることにより、ノードＦＤａの電位を上昇させることができる。このときの電位の変動量ΔＶＦＤは、下記の式（２）で表される。
【０２６５】
ΔＶＦＤ＝（ΦH−ΦL）（Ｃ１／（Ｃ１＋ＣＦＤ））      （２）
時刻Ｔ４においてアドレス信号ΦｓｅｌをローレベルのΦLにすることにより、ノードＦＤａの電位は、上記の式（２）で表されるΔＶＦＤだけ低下する。このように、アドレス信号Φｓｅｌを用いて電荷蓄積ノードの電位を制御することも可能であり、図２０に示すように、例えば、アドレス信号ΦｓｅｌをローレベルのΦLに戻したときのノードＦＤａの電位をリセット電圧Ｖｒよりも低い電位Ｖ１ｆに設定することができる。なお、行選択時かつリセット実行後の不純物領域６０ａの電位ＶFDは、リセット電圧Ｖｒに持ち上げられた状態であるので、信号検出トランジスタ７２の後段回路において動作可能な電圧範囲で正常に第２の信号の読み出しを実行することが可能である。
【０２６６】
第３の実施形態によれば、例えばアドレス信号Φｓｅｌを用いて容量結合を通して電荷蓄積ノードの電位が制御されるので、信号線の数を減らすことができる。これにより画素の小型化を図ることができる。なお、容量素子Ｃ１としては、上述のＭＩＳ構造、ＭＩＭ構造などを有する素子に限定されない。例えば配線間の寄生容量などによって容量素子Ｃ１が実現されてもよい。例えば、信号検出トランジスタ７２のゲートと信号線などの配線との間の寄生容量によって容量素子Ｃ１を実現してもよい。
【０２６７】
（第４の実施形態）
図２１は、本開示の第４の実施形態による撮像装置が有する画素の回路構成の一例を模式的に示す。図２１に示す撮像装置１５０は、画素１０Ｃを有する。図３を参照して説明した回路構成と同様に、画素１０Ｃは、信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６の３つのトランジスタを画素１０Ｃ内に有する。これら信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６の３つのトランジスタは、光電変換部５０Ａに電気的に接続されたノードＦＤａに蓄積される信号電荷を検出する検出回路９５を構成する。ただし、図３に示す画素１０Ａと比較して、図２１に示す画素１０ＣのノードＦＤａには、電圧供給回路１２８は接続されていない。画素１０Ｃは、層間絶縁層４０内に制御線８１が配置されないこと以外は、図２を参照して説明したデバイス構造と同様のデバイス構造を有し得る。
【０２６８】
（撮像装置１５０の動作の例）
図２２Ａは、図２１に示す回路構成を有する画素１０Ｃの例示的な動作を説明するためのタイミングチャートである。
【０２６９】
露光による信号電荷の蓄積後、時刻Ｔ１にアドレストランジスタ７４をオンとし、電荷蓄積ノードに蓄積された信号電荷に応じた電圧レベルの第１の信号を読み出す点は、上述の典型例と同様である。その後、第１の例と同様に、時刻Ｔ２にリセット信号Φｒｓｔをハイレベルとし、リセットトランジスタ７６をオンとして電荷蓄積ノードからリセットトランジスタ７６を介して信号電荷を排出する。このとき、不純物領域６０ａの電位ＶFDは、Ｖｒに変化する。なお、ここでは、Ｖｒ＞Ｖｓｕｂである。
【０２７０】
次に、時刻Ｔ３にリセット信号Φｒｓｔをローレベルとし、リセットトランジスタ７６をオフとする。リセットトランジスタ７６をオフすると、リセットトランジスタ７６が有する寄生容量に起因した電気的なカップリングにより、不純物領域６０ａの電位ＶFDがＶｒから低下する。ここで、例えばＶｒが基板電位Ｖｓｕｂに近い電圧であると、リセットトランジスタ７６のオフ後の電位ＶFDが基板電位Ｖｓｕｂを下回ることがある。この例では、リセットトランジスタ７６のオフによって、不純物領域６０ａの電位ＶFDが、Ｖｒから、Ｖ８ａ＜ＶｓｕｂとなるＶ８ａに低下している。
【０２７１】
しかしながら、図２２Ａに示す例では、時刻Ｔ４に、リセットトランジスタ７６のゲートに印加されるリセット信号Φｒｓｔを、ハイレベルの信号ΦHよりも低くかつローレベルの信号ΦLよりも高い、中間的な電圧レベルの信号ΦMに切り替えている。ただし、中間的な電圧レベルとしては、リセットトランジスタ７６がオフ状態を維持するような電圧レベルを用いる。
【０２７２】
リセットトランジスタ７６のオフ状態を維持させたまま、リセット信号Φｒｓｔをローレベルから中間的な電圧レベルの信号ΦMに上昇させることにより、リセットトランジスタ７６のゲート−ドレイン間の寄生容量による電気的なカップリングを利用して、不純物領域６０ａの電位ＶFDを基板電位Ｖｓｕｂよりも高い電位に引き上げることができる。この例では、リセット信号Φｒｓｔをローレベルの信号ΦLから中間的な電圧レベルの信号ΦMに上昇させることにより、不純物領域６０ａの電位ＶFDが、Ｖ９ａ＞Ｖｓｕｂを満たすＶ９ａに上昇している。
【０２７３】
リセット信号Φｒｓｔをローレベルの信号ΦLから中間的な電圧レベルの信号ΦMに上昇させた後、水平同期信号ＨＤの次のパルスが立ち上がる時刻Ｔ５までの期間に、信号電荷の排出後、すなわち、リセット後の電荷蓄積ノードの電圧レベルに対応する第２の信号を読み出す。すなわち、この例では、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂよりも高くされた状態で第２の信号の読み出しが実行されている。
【０２７４】
このように、第１の信号の読み出しから第２の信号の読み出しまでの間において、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを一時的に下回ってもかまわない。ただし、リセット信号Φｒｓｔをローレベルの信号ΦLから中間的な電圧レベルの信号ΦMに上昇させたときに電位ＶFDが基板電位Ｖｓｕｂを上回るように、リセット信号線８６に印加する中間的な電圧レベルを決定する。不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを下回る期間がごく短時間であり、リセット後の不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂよりも高ければ、リセット後の電荷蓄積ノードの電圧レベルに対応する第２の信号への暗電流の影響を抑制し得る。
【０２７５】
図２２Ｂは、図２１に示す画素１０Ｃのリセットトランジスタ７６にｐ型のトランジスタを適用し、信号電荷として電子を用いたときの例示的な動作を説明するためのタイミングチャートである。ｎ型トランジスタに代えて信号検出トランジスタ７２、アドレストランジスタ７４およびリセットトランジスタ７６にｐ型のトランジスタを適用し、信号電荷として電子を用いる場合には、例えば以下の動作を適用し得る。
【０２７６】
露光による信号電荷の蓄積後、まず、時刻Ｔ１にアドレストランジスタ７４をオンとし、電荷蓄積ノードに蓄積された信号電荷に応じた電圧レベルの第１の信号を読み出す。次に、時刻Ｔ２にリセット信号Φｒｓｔをローレベルとしてリセットトランジスタ７６をオンとし、電荷蓄積ノードから信号電荷を排出する。このとき、不純物領域６０ａの電位ＶFDは、Ｖｒであり、この例では、Ｖｒ＜Ｖｓｕｂである。
【０２７７】
次に、時刻Ｔ３にリセット信号Φｒｓｔをハイレベルの信号ΦHとし、リセットトランジスタ７６をオフとする。この例では、リセットトランジスタ７６のオフによって、不純物領域６０ａの電位ＶFDが、Ｖｒから、Ｖ８ｂ＞ＶｓｕｂとなるＶ８ｂに上昇している。その後、時刻Ｔ４に、リセットトランジスタ７６のゲートに印加されるリセット信号Φｒｓｔを、ローレベルの信号ΦLとハイレベルの信号ΦHとの間の中間的な電圧レベルの信号ΦMに切り替える。この例では、中間的な電圧レベルの信号ΦMは、ローレベルの信号ΦLよりも高く、ハイレベルの信号ΦHよりも低い。ここでも、中間的な電圧レベルとしては、リセットトランジスタ７６がオフ状態を維持するような電圧レベルを用いる。
【０２７８】
リセットトランジスタ７６のオフ状態を維持させたまま、リセット信号Φｒｓｔをハイレベルから中間的な電圧レベルの信号ΦMに低下させることにより、リセットトランジスタ７６を介した電気的なカップリングを利用して、不純物領域６０ａの電位ＶFDを基板電位Ｖｓｕｂよりも低い電位に引き下げることができる。この例では、リセット信号Φｒｓｔをハイレベルの信号ΦHから中間的な電圧レベルの信号ΦMに低下させることにより、不純物領域６０ａの電位ＶFDが、Ｖ９ｂ＜Ｖｓｕｂを満たすＶ９ｂに低下している。その後、時刻Ｔ５までの期間に、信号電荷の排出後の電荷蓄積ノードの電圧レベルに対応する第２の信号を読み出す。
【０２７９】
この例では、第２の信号の読み出しの時点で、不純物領域６０ａの電位ＶFDは、基板電位Ｖｓｕｂよりも低くされている。第２の信号の読み出しの時点で、不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂよりも低ければ、第１の信号の読み出しから第２の信号の読み出しまでの間において不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを一時的に上回ってもかまわない。不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂを上回る期間がごく短時間であり、リセット後の不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂよりも低ければ、リセット後の電荷蓄積ノードの電圧レベルに対応する第２の信号への暗電流の影響を抑制し得る。
【０２８０】
第４の実施形態では、垂直走査回路１２２が、リセットトランジスタ７６がオンとなる第１レベルの信号、リセットトランジスタ７６がオフとなる第２レベルの信号、および、中間レベルの信号をリセットトランジスタ７６のゲートに順次に印加することにより、不純物領域６０ａの電位のリセットを実行している。ここで、中間レベルの信号ΦMに対応する電圧は、第１レベルの信号に対応する電圧および第２レベルの信号に対応する電圧の間であってリセットトランジスタ７６がオフ状態を維持できるような電圧である。図２１に例示する回路構成において、リセットトランジスタ７６のゲートへの中間レベルの信号ΦMの印加時に不純物領域６０ａの電位ＶFDが基板電位Ｖｓｕｂよりも高ければ、図２２Ａを参照して説明したように、リセット後の電荷蓄積ノードの電圧レベルに対応する第２の信号への暗電流の影響を抑制して、画質の劣化を回避し得る。このとき、リセットトランジスタ７６のゲートへの第２レベルの信号の印加時に不純物領域６０ａの電位ＶFDが一時的に基板電位Ｖｓｕｂを下回ってもよい。
【０２８１】
第４の実施形態によれば、回路が過度に複雑となることを避けながら、暗電流による画質の劣化を防止し得る。また、リセット後の電荷蓄積ノードの電圧レベルに対応する第２の信号の読み出し時の不純物領域６０ａの電位ＶFDを、例えば、基板電位Ｖｓｕｂに近い、なるべく低い電位とできるので、暗電流の発生を効果的に抑制することが可能である。
【０２８２】
（第４の実施形態の変形例）
図２３は、本開示の第４の実施形態による撮像装置の変形例を示す。図２３に示す画素１０Ｃｐは、図２１に示す画素１０Ｃの光電変換部５０Ａを光電変換部５０Ｂに置き換えた回路構成を有する。
【０２８３】
画素１０Ｃｐを有する撮像装置１００の動作は、図２２Ａおよび図２２Ｂを参照して説明した動作と同様であり得る。図２３に示す回路構成によれば、図２１に示す画素１０Ｃと同様に、回路が過度に複雑となることを避けながら、暗電流による画質の劣化を防止し得る。図６に示す画素１０Ａｑと同様に、信号検出トランジスタ７２のゲートと光電変換部５０Ｂとの間に転送トランジスタ７９がさらに接続されてもよい。
【０２８４】
以上に説明したように、本開示の実施形態によれば、例えば、浮遊ノードに含まれる不純物領域の電位を、容量を介して制御することが可能であり、不純物領域とその周辺との間に形成される空乏層を縮小して空乏層内に位置する格子欠陥の数を低減できる。あるいは、浮遊ノードに含まれる不純物領域とその周辺との間のｐｎ接合に順方向電流が発生することによるノイズの混入を抑制可能である。したがって、暗電流に起因するＳＮ比の低下が抑制された撮像装置が提供される。
【０２８５】
本開示の実施形態による撮像装置は、上述した例に限定されず、種々の改変が可能である。電圧供給回路１２８などを含む周辺回路１２０の動作は、半導体基板６０、または、半導体基板６０とは異なる他の基板に実装された制御回路からの指示に基づいて実行されてもよい。撮像装置に含まれる各回路は、ＬＳＩなどの集積回路によって実現されてもよいし、それらの一部または全部が、単一の回路として１つのチップに集積されていてもよい。撮像装置に含まれる各回路は、ＦＰＧＡ（field-programmable gate array）として実現されてもよいし、リコンフィギュラブル・プロセッサなどであってもよい。撮像装置に含まれる各回路は、特定の処理に向けられた回路として実現されてもよいし、汎用の処理回路と、上述の実施形態に例示したような処理が記述されたプログラムとの組み合わせによって実現されてもよい。このプログラムは、半導体基板６０または他の基板に形成されたメモリなどに格納され得る。
【０２８６】
（第５の実施形態）
図２４は、本開示の第５の実施形態によるカメラシステムの機能ブロックを模式的に示す。図２４に示すカメラシステム２００は、光学系２０１と、撮像装置１００と、信号処理回路２０３と、システムコントローラ２０４と、表示装置２０５とを有する。カメラシステム２００は、例えばスマートフォン、デジタルカメラおよびビデオカメラなどであり得る。
【０２８７】
光学系２０１は、例えば、光学ズームおよびオートフォーカス用のレンズを含むレンズ群および絞りを有する。撮像装置１００としては、第１〜第４の実施形態で説明した撮像装置のいずれも適用し得る。
【０２８８】
信号処理回路２０３は、例えばＤＳＰ（Digital Signal Processor）である。信号処理回路２０３は、撮像装置１００から出力データを受け取り、例えばガンマ補正、色補間処理、空間補間処理およびオートホワイトバランスなどの処理を行う。撮像装置１００および信号処理回路２０３が、単一の半導体装置として実現されてもよい。半導体装置は、例えばいわゆるＳｏＣ（System on a Chip）であり得る。このような構成によれば、撮像装置１００をその一部として含む電子機器をより小型化することができる。
【０２８９】
システムコントローラ２０４は、カメラシステム２００の全体を制御する。システムコントローラ２０４は、典型的には半導体集積回路であり、例えばＣＰＵ（Central Processing Unit）である。
【０２９０】
表示装置２０５は、例えば液晶ディスプレイまたは有機ＥＬディスプレイである。表示装置２０５は、タッチパネルのような入力インタフェースを備えていてもよい。これにより、ユーザは、タッチペンを用いて、信号処理回路２０３の処理内容の選択および制御ならびに撮像条件の設定を、入力インタフェースを介して実行できる。
【０２９１】
上述の信号検出トランジスタ７２、アドレストランジスタ７４、リセットトランジスタ７６、トランジスタ７１、トランジスタ７８、負荷トランジスタ７３および転送トランジスタ７９の各々は、ｐチャンネルＭＯＳであってもよい。上述したように、これらのトランジスタがｐチャンネルＭＯＳである場合には、第２電圧として、第１電圧よりも低い電圧を適用し得る。なお、信号検出トランジスタ７２、アドレストランジスタ７４、リセットトランジスタ７６、トランジスタ７１、トランジスタ７８、負荷トランジスタ７３および転送トランジスタ７９の全てがｎチャンネルＭＯＳまたはｐチャンネルＭＯＳのいずれかに統一されている必要はない。これらのトランジスタとして、電界効果トランジスタのほか、バイポーラトランジスタも用い得る。
【産業上の利用可能性】
【０２９２】
本開示の実施形態によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、モバイル機器用カメラ、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０２９３】
１０、１０Ａ〜１０Ｃ、１０Ａｐ〜１０Ａｘ    画素
１０Ｂｆ、１０Ｂｒ、１０Ｂｐ、１０Ｂｑ    画素
１０Ｃ、１０Ｃｐ、１０Ｄ、１０Ｄｐ    画素
４２    接続部
５０Ａ、５０Ｂ    光電変換部
５２    画素電極
５４    光電変換層
５６    対向電極
６０    半導体基板
６０Ｓ    支持基板
６０ａ〜６０ｅ    不純物領域
６１ｐ    第１ｐ型半導体層
６２ｐ    第２ｐ型半導体層
７１    トランジスタ
７２、７２ｄ    信号検出トランジスタ
７２ｅ    信号検出トランジスタのゲート電極
７３    負荷トランジスタ
７４    アドレストランジスタ
７６    リセットトランジスタ
７８    トランジスタ
７９    転送トランジスタ
８１    制御線
８４    アドレス信号線
８６    リセット信号線
８８    信号線
８９    垂直信号線
９０、９０ｘ    フィードバック回路
９４    電流源
９５    検出回路
１００、１４０、１５０    撮像装置
１１０    画素アレイ
１２０    周辺回路
１２２    垂直走査回路
１２８    電圧供給回路
２００    カメラシステム
Ｃ１〜Ｃ３    容量素子
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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