(57)【要約】【課題】半導体素子の特性を従来よりも正確に評価できる技術を提供すること。【解決手段】半導体ウェハに形成される検査回路は、評価対象のトランジスタと、パルス信号を生成するためのクロックジェネレータと、クロックジェネレータから出力されるパルス信号に基づいて、外部電源から入力される直流電圧をパルス電圧に変換してトランジスタのゲートに出力するためのスイッチとを含む。【選択図】図４
2019095386.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを検査するための検査回路を備える半導体ウェハであって、
前記検査回路は、
第１の外部電源から電流の入力を受け付けるための第１端子と、
前記第１端子から入力された電流の入力を受け付けるための前記トランジスタと、
前記第１端子および前記トランジスタを介した電流を出力するための第２端子と、
第２の外部電源と接続される第３端子と、
パルス信号を生成するためのクロックジェネレータと、
前記第３端子と前記トランジスタのゲートとの間に配置され、前記クロックジェネレータから出力されるパルス信号に基づいて、前記第３端子を介して前記第２の外部電源から入力される直流電圧をパルス電圧に変換して前記トランジスタのゲートに出力するためのスイッチとを含む、半導体ウェハ。
【請求項２】
前記検査回路は、前記クロックジェネレータと前記スイッチとの間に配置され、前記クロックジェネレータから出力されるパルス信号のデューティー比を制御するためのデューティー比制御回路とをさらに含む、請求項１に記載の半導体ウェハ。
【請求項３】
前記検査回路は、
互いに異なる前記スイッチに接続される複数の前記トランジスタと、
前記クロックジェネレータから出力されるパルス信号を前記複数のスイッチのいずれかに出力するための選択回路とをさらに含む、請求項１に記載の半導体ウェハ。
【請求項４】
前記半導体ウェハは、第１の半導体チップと第２の半導体チップとを含む複数の半導体チップをさらに備え、
前記検査回路は、前記第１の半導体チップと前記第２の半導体チップとの間に配置される、請求項１に記載の半導体ウェハ。
【請求項５】
前記半導体ウェハは、外部装置との電気的な接続を行なうためのパッドをさらに備え、
前記クロックジェネレータおよび前記スイッチの少なくとも一方は、前記半導体ウェハの基板と前記パッドとの間に配置される、請求項１に記載の半導体ウェハ。
【請求項６】
前記半導体ウェハは、レジスタ回路と前記検査回路とを含む半導体チップを備え、
前記検査回路は、前記レジスタ回路から出力される信号の入力を受け付けるように構成される、請求項１に記載の半導体ウェハ。
【請求項７】
前記トランジスタを構成する１以上のセルと、前記スイッチを構成する１以上のセルとは、互いに同じ高さで構成される、請求項１に記載の半導体ウェハ。
【請求項８】
前記スイッチの出力に対応する配線層と、前記トランジスタのゲートに対応する配線層とは、前記半導体ウェハの基板を基準として同じ高さに形成される、請求項１に記載の半導体ウェハ。
【請求項９】
イネーブル信号ＥＮの入力を受け付ける第４端子と、
前記第４端子および前記クロックジェネレータのそれぞれに直列に接続され、前記第４端子から入力される前記イネーブル信号ＥＮまたは前記クロックジェネレータから入力されるパルス信号のいずれか一方を前記スイッチに出力するように構成される選択回路とをさらに備え、
前記スイッチは、
前記選択回路から前記イネーブル信号ＥＮを入力される場合に、前記第３端子を介して前記第２の外部電源から入力される直流電圧を前記トランジスタのゲートに出力し、
前記選択回路から前記パルス信号を入力される場合に、前記第３端子を介して前記第２の外部電源から入力される直流電圧をパルス電圧に変換して前記トランジスタのゲートに出力するように構成される、請求項１に記載の半導体ウェハ。
【請求項１０】
第１の外部電源から電流の入力を受け付けるための第１端子と、
前記第１端子から入力された電流の入力を受け付けるためのトランジスタと、
前記第１端子および前記トランジスタを介した電流を出力するための第２端子と、
第２の外部電源と接続される第３端子と、
パルス信号を生成するためのクロックジェネレータと、
前記クロックジェネレータから出力されるパルス信号のデューティー比を変換し、デューティー比を変換されたパルス信号を出力するためのデューティー比制御回路と、
前記デューティー比制御回路から出力されるパルス信号に基づいて、前記第３端子を介して前記第２の外部電源から入力される直流電圧をパルス電圧に変換して前記トランジスタのゲートに出力するためのスイッチとを備える、半導体装置。
【請求項１１】
互いに異なる前記スイッチに接続される複数の前記トランジスタと、
前記クロックジェネレータから出力されるパルス信号を前記複数のスイッチのいずれかに出力するための選択回路とをさらに備える、請求項１０に記載の半導体装置。
【請求項１２】
外部装置との電気的な接続を行なうためのパッドをさらに備え、
前記クロックジェネレータおよび前記スイッチの少なくとも一方は、前記パッドの下に配置される、請求項１０に記載の半導体装置。
【請求項１３】
前記トランジスタを構成する１以上のセルと、前記スイッチを構成する１以上のセルとは、互いに同じ高さで構成される、請求項１０に記載の半導体装置。
【請求項１４】
前記スイッチおよび前記トランジスタは、共通する基板上に形成され、
前記スイッチの出力に対応する配線層と、前記トランジスタのゲートに対応する配線層とは、前記基板を基準として同じ高さに形成される、請求項１０に記載の半導体装置。
【請求項１５】
イネーブル信号ＥＮの入力を受け付ける第４端子と、
前記第４端子および前記クロックジェネレータのそれぞれに直列に接続され、前記第４端子から入力される前記イネーブル信号ＥＮまたは前記クロックジェネレータから入力されるパルス信号のいずれか一方を前記スイッチに出力するように構成される選択回路とをさらに備え、
前記スイッチは、
前記選択回路から前記イネーブル信号ＥＮを入力される場合に、前記第３端子を介して前記第２の外部電源から入力される直流電圧を前記トランジスタのゲートに出力し、
前記選択回路から前記パルス信号を入力される場合に、前記第３端子を介して前記第２の外部電源から入力される直流電圧をパルス電圧に変換して前記トランジスタのゲートに出力するように構成される、請求項１０に記載の半導体装置。
【請求項１６】
第１の外部電源から電流の入力を受け付けるための第１端子と、
前記第１端子から入力された電流の入力を受け付けるためのトランジスタと、
前記第１端子および前記トランジスタを介した電流を出力するための第２端子と、
第２の外部電源と接続される第３端子と、
パルス信号を生成するためのクロックジェネレータと、
前記クロックジェネレータから出力されるパルス信号のデューティー比を変換し、デューティー比を変換されたパルス信号を出力するためのデューティー比制御回路と、
前記デューティー比制御回路から出力されるパルス信号に基づいて、前記第３端子を介して前記第２の外部電源から入力される直流電圧をパルス電圧に変換して前記トランジスタのゲートに出力するためのスイッチと、
前記クロックジェネレータおよび前記デューティー比制御回路のうち少なくとも一方に接続されるレジスタ回路とを備える、半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、半導体に関し、より特定的には、半導体素子を検査する技術に関する。
【背景技術】
【０００２】
半導体素子の特性を評価するための様々な手法が知られている。例えば、特開平７−０４３４２６号公報（特許文献１）に開示される半導体試験装置は、被試験ＬＳＩにパルス電圧を印加する構成を採用している。
【０００３】
また、特開２０１３−１３０４２７号公報（特許文献２）は、「半導体チップ内に、前記検査信号供給回路の出力インピーダンスを調整するためのインピーダンス調整回路を配設した」半導体素子の検査装置を開示している（「要約」参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−０４３４２６号公報
【特許文献２】特開２０１３−１３０４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体素子の特性を評価するために当該半導体素子に直流電圧を印加する場合、半導体素子の自己発熱により当該半導体素子の特性を正確に測定できない場合がある。
【０００６】
そのため、半導体素子に直流電圧ではなくパルス電圧を印加することにより、半導体素子の自己発熱を抑えつつ評価を行なうことが考えられる。
【０００７】
しかしながら、外部から高周波数のパルス電圧を半導体素子に印加して半導体素子の特性を正確に評価するためには、伝送経路での寄生インダクタンスを考慮したインピーダンス整合を図る必要がある。係る場合、半導体素子の検査装置は、複雑かつ大きくなってしまう。したがって、従来よりも簡易な構成で半導体素子の電気的特性を正確に評価するための技術が必要とされている。
【０００８】
本開示は、上記のような問題を解決するためになされたものであって、例えば、従来よりも簡易な構成で半導体素子の特性を正確に評価できる技術を提供する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
ある実施形態に従うと、トランジスタを検査するための検査回路を備える半導体ウェハが提供される。検査回路は、第１の外部電源から電流の入力を受け付けるための第１端子と、第１端子から入力された電流の入力を受け付けるためのトランジスタと、第１端子およびトランジスタを介した電流を出力するための第２端子と、第２の外部電源と接続される第３端子と、パルス信号を生成するためのクロックジェネレータと、第３端子とトランジスタのゲートとの間に配置され、クロックジェネレータから出力されるパルス信号に基づいて、第３端子を介して第２の外部電源から入力される直流電圧をパルス電圧に変換してトランジスタのゲートに出力するためのスイッチとを含む。
【発明の効果】
【００１０】
ある実施形態に従う半導体ウェハは、従来よりも正確なトランジスタの特性測定を可能にし得る。ある実施形態に従う半導体装置は、従来よりも正確なトランジスタの特性測定を可能にし得る。
【図面の簡単な説明】
【００１１】
【図１】関連技術に従う検査システム３００Ｘの構成を表す図である。
【図２】評価対象ＤＵＴの電流特性の温度依存性を表す図である。
【図３】他の関連技術に従う検査システム３００Ｙを表す図である。
【図４】実施形態１に従う検査システム３００の構成の一例を表す図である。
【図５】実施形態１に従うクロックジェネレータ１１０の構成の一例を表す図である。
【図６】イネーブル信号ＲＯＥＮと、セレクト信号ＦＳＥＬと、クロック信号ＣＫとの関係の一例を表す図である。
【図７】実施形態１に従うデューティー比制御回路１２０の構成の一例を表す図である。
【図８】ある局面におけるデューティー比制御回路１２０の動作を表す。
【図９】セレクト信号ＤＳＥＬとパルス信号ＰＯとの関係を表す図である。
【図１０】評価対象ＤＵＴのオン期間とオフ期間との割合（デューティー比）に対する、評価対象ＤＵＴの電流特性および温度特性を表す図である。
【図１１】半導体ウェハＷＡにおいて半導体装置１００が形成される位置を説明するための図である。
【図１２】ある実施形態に従う半導体チップＣＨの構成を表す図である。
【図１３】ある局面に従う周辺回路および評価対象ＤＵＴの構成を表す。
【図１４】ある実施形態に従う半導体装置１００の構成を表す。
【図１５】実施形態２に従う検査システム３００Ａの構成の一例を表す図である。
【発明を実施するための形態】
【００１２】
以下、この技術的思想の実施形態について図面を参照しながら詳細に説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。なお、以下で説明される各実施の形態および各変形例は、適宜選択的に組み合わされてもよい。
【００１３】
［関連技術］
まず、図１〜図３を用いて、半導体素子の特性を評価するための関連技術に従う検査システム３００Ｘの構成について説明する。
【００１４】
図１は、関連技術に従う検査システム３００Ｘの構成を表す図である。検査システム３００Ｘは、半導体装置１００Ｘと検査装置２００Ｘとを含む。
【００１５】
検査装置２００Ｘは、直流電源１１，１２と、電流計１３とを有する。半導体装置１００Ｘは、端子ＶＤ，ＶＳ，ＶＧＡＴＥと、評価対象ＤＵＴとを有する。半導体装置１００Ｘは、半導体ウェハまたは半導体チップ上に形成されている。評価対象ＤＵＴは、半導体素子であって、一例としてＮＭＯＳ（Metal-Oxide-Semiconductor）トランジスタであるとする。
【００１６】
端子ＶＤは、直流電源１１と評価対象ＤＵＴとの間に配置され、直流電源１１から入力された直流電流を評価対象ＤＵＴに出力する。端子ＶＳは、評価対象ＤＵＴと外部の電流計１３との間に配置され、評価対象ＤＵＴを介して流れた電流を電流計１３に出力する。端子ＶＧＡＴＥは、外部の直流電源１２と評価対象ＤＵＴのゲートとの間に接続され、直流電源１２から入力された直流電圧を評価対象ＤＵＴのゲートに出力する。
【００１７】
直流電源１１は、端子ＶＤに流す電流の大きさを制御可能に構成される。直流電源１２は、端子ＶＧＡＴＥに出力する直流電圧の大きさを制御可能に構成される。これら直流電源１１，１２の出力値は、評価対象ＤＵＴの特性に応じて設定される。
【００１８】
検査装置２００Ｘは、直流電源１２から端子ＶＧＡＴＥを介して所定の直流電圧を評価対象ＤＵＴのゲートに印加するとともに、直流電源１１から所定の直流電流を評価対象ＤＵＴに流す。電流計１３は、端子ＶＤ、評価対象ＤＵＴ、および端子ＶＳを介して流れた電流の大きさを測定する。これにより、検査システム３００Ｘは、評価対象ＤＵＴの電流特性（電流計１３の測定結果）を取得する。
【００１９】
しかしながら、検査システム３００Ｘにより取得される評価対象ＤＵＴの電流特性は、評価対象ＤＵＴが製品として使用される場面での電流特性とは異なり得る。これは、評価対象ＤＵＴの自己発熱に起因する。
【００２０】
検査システム３００Ｘにおける評価対象ＤＵＴには直流電源１１から直流電流が印加されるため、評価対象ＤＵＴの温度は当該直流電流の印加に応じて上昇する。一方、評価対象ＤＵＴが製品として実際に用いられる場面では、評価対象ＤＵＴに連続的に電流が印加されることはないため、評価対象ＤＵＴの温度は略一定である。
【００２１】
図２は、評価対象ＤＵＴの電流特性の温度依存性を表す図である。特性２１は、評価対象ＤＵＴの温度が電流の印加に応じて略変化しない場合の評価対象ＤＵＴの電流特性を表す。特性２２は、評価対象ＤＵＴの温度が電流の印加に応じて上昇する場合の評価対象ＤＵＴの電流特性を表す。つまり、特性２１は、評価対象ＤＵＴが製品として使用される場面での評価対象ＤＵＴの電流特性を、特性２２は、検査システム３００Ｘにより取得される評価対象ＤＵＴの電流特性をそれぞれ表す。
【００２２】
特性２１に示されるように、評価対象ＤＵＴの温度が略一定である場合、評価対象ＤＵＴの電流特性は略一定である。一方、特性２２に示されるように、評価対象ＤＵＴの温度が自己発熱に伴い上昇する場合、評価対象ＤＵＴの電流特性は、評価対象ＤＵＴの温度上昇（つまり電流の印加時間）に伴い変化する。
【００２３】
このような自己発熱による半導体素子の温度上昇の度合いは、２次元構造（プレナー型）の半導体素子よりも３次元構造（例えばＦｉｎＦＥＴ（Fin Field Effect Transistor））の半導体素子の方が大きい。従来の２次元構造の半導体素子は、基板との接地面積が広くて自己発熱による熱を基板に効率的に逃がすことができるため、当該半導体素子の温度は上昇しにくい。しかしながら、近年の微細加工技術の向上に伴い、半導体素子の構造は２次元構造から３次元構造になりつつある。３次元構造の半導体素子は、基板との接地面積が小さく自己発熱による熱を基板に逃がしにくいため、当該半導体素子の温度は上昇しやすい。
【００２４】
上記のように、検査システム３００Ｘにより取得される評価対象ＤＵＴの電流特性は、評価対象ＤＵＴが製品として使用される場面での電流特性とは異なり得る。そのため、評価対象ＤＵＴの温度が自己発熱により上昇しないような条件で評価対象ＤＵＴの電流特性を測定可能な検査システムが必要とされている。このような課題を解決し得る検査システム３００Ｙを図３に示す。
【００２５】
図３は、他の関連技術に従う検査システム３００Ｙを表す図である。図３（Ａ）は、検査システム３００Ｙの構成を表す図である。図３（Ｂ）は、パルス生成回路１４によって生成されるパルス電圧の波形を表す図である。
【００２６】
検査システム３００Ｙは、上述の半導体装置１００Ｘと、検査装置２００Ｙとを備える。検査装置２００Ｙは、直流電源１２に替えてパルス生成回路１４を備える点において、図１に示される検査装置２００Ｘと相違する。
【００２７】
パルス生成回路１４は、図３（Ｂ）に示されるような略矩形のパルス電圧を生成して、端子ＶＧＡＴＥを介して評価対象ＤＵＴのゲートに印加する。係る場合、評価対象ＤＵＴの温度は、パルス電圧がゲートに印加されている期間に上昇し、パルス電圧がゲートに印加されていない期間に低下する。そのため、検査システム３００Ｙは、評価対象ＤＵＴの温度上昇を抑えつつ評価対象ＤＵＴの電流特性を取得できる。
【００２８】
しかしながら、検査装置２００Ｙのように、半導体装置１００Ｘの外部から評価対象ＤＵＴにパルス電圧を印加する場合、パルス生成回路１４と評価対象ＤＵＴとの間の伝送経路が長くなり（例えば数十ｃｍ）、当該伝送経路における寄生インダクタンスが大きくなる。そのため、高周波数のパルス電圧を正確に評価対象ＤＵＴに印加するためには、当該伝送経路においてインピーダンス整合を図るための回路が別途必要になる。このような検査システムは、検査装置の構成が複雑になること、検査時にインピーダンス整合を行なう必要があること、といった課題がある。そこで、このような課題を解決し得る検査システムについて以下説明する。
【００２９】
［実施形態１］
（検査システム３００の構成）
図４は、実施形態１に従う検査システム３００の構成の一例を表す図である。検査システム３００は、半導体装置１００と検査装置２００とを有する。
【００３０】
検査装置２００は、レジスタ回路２０１，２０３をさらに有する点において、図１に示される検査装置２００Ｘと相違する。
【００３１】
半導体装置１００は、端子１０１〜１０３と、クロックジェネレータ１１０と、デューティー比制御回路１２０と、切替回路１３０とをさらに有する点において、図１に示される半導体装置１００Ｘと相違する。端子１０１，１０３は、レジスタ回路２０１，２０３にそれぞれ接続されている。
【００３２】
クロックジェネレータ１１０は端子１１１〜１１３を有する。デューティー比制御回路１２０は端子１２１〜１２３を有する。切替回路１３０は、端子１３１〜１３３を有する。
【００３３】
クロックジェネレータ１１０の端子１１１，１１２は、端子１０１，１０２にそれぞれ接続されている。クロックジェネレータ１１０の端子１１３は、デューティー比制御回路１２０の端子１２１に接続されている。デューティー比制御回路１２０の端子１２２は、端子１０３に接続されている。デューティー比制御回路１２０の端子１２３は、切替回路１３０の端子１３２に接続されている。切替回路１３０の端子１３１は、端子ＶＧＡＴＥに接続されている。切替回路１３０の端子１３３は評価対象ＤＵＴのゲートに接続されている。つまり、切替回路１３０は、端子ＶＧＡＴＥと評価対象ＤＵＴのゲートとの間に配置されている。
【００３４】
（検査システム３００の動作概要）
以下、検査システム３００の動作概要を説明する。クロックジェネレータ１１０はパルス電圧を生成してデューティー比制御回路１２０に出力する。デューティー比制御回路１２０は、クロックジェネレータ１１０から入力されるパルス電圧のデューティー比を予め設定されたデューティー比に変換し、変換後のパルス電圧を切替回路１３０に出力する。切替回路１３０は、デューティー比制御回路１２０から入力されるパルス電圧に基づいて、端子ＶＧＡＴＥを介して直流電源１２から評価対象ＤＵＴのゲートに入力される直流電圧のオン／オフを制御する。換言すれば、切替回路１３０は、端子ＶＧＡＴＥを介して入力される直流電圧をパルス電圧に変換して評価対象ＤＵＴのゲートに出力する。
【００３５】
このような検査システム３００は、主に次の２つの効果を得ることができる。１つ目の効果として、検査システム３００は、関連技術に従う検査システム３００Ｙよりも簡易な構成で評価対象ＤＵＴの正確な電流特性を測定できる。その理由を以下説明する。直流電源１２から切替回路１３０に印加される電流は直流電流であるため、これらのデバイス間の伝送経路においてインピーダンス整合を図る必要はない。また、切替回路１３０から評価対象ＤＵＴまでの伝送経路は非常に短い（例えば、数十μｍ）。そのため、これらのデバイス間の伝送経路においてもインピーダンス整合を図る必要はない。このように、検査システム３００は、半導体装置１００の内部で評価対象ＤＵＴに印加するためのパルス電圧を生成することにより、インピーダンス整合を図るための特別な回路を有さずとも、歪みのないパルス電圧を評価対象ＤＵＴに印加できる。また、検査システム３００は、評価対象ＤＵＴに電流が流れる期間を断続的にすることで、評価対象ＤＵＴの自己発熱による温度上昇を抑制できる。その結果、検査システム３００は、正確な評価対象ＤＵＴの電流特性を測定できる。
【００３６】
２つ目の効果として、検査システム３００は、関連技術に従う検査システム３００Ｙよりも正確な評価対象ＤＵＴの電流特性を測定し得る。その理由を以下説明する。関連技術に従う検査システム３００Ｙは、デューティー比５０％のパルス電圧を評価対象ＤＵＴに印加する。このデューティー比は、評価対象ＤＵＴに電流が流れる期間（以下、「オン期間」とも言う）と電流が流れない期間（以下、「オフ期間」とも言う）との比率でもある。そのため、検査システム３００Ｙは、評価対象ＤＵＴの特性によっては、オフ期間（つまり、冷却期間）が短く評価対象ＤＵＴの温度上昇を十分に抑制できない場合がある。一方、実施形態に従う検査システム３００は、デューティー比制御回路１２０の作用により評価対象ＤＵＴの温度上昇を十分に抑制できるデューティー比に制御することができる。そのため、検査システム３００は、検査システム３００Ｙよりも正確な評価対象ＤＵＴの電流特性を測定し得る。以下、半導体装置１００の具体的な構成について説明する。
【００３７】
（半導体装置１００の構成）
＜クロックジェネレータ１１０＞
図５は、実施形態１に従うクロックジェネレータ１１０の構成の一例を表す図である。クロックジェネレータ１１０は、端子１１１〜１１３に加え、リングオシレータ１１４と、分周回路１１５と、セレクタ回路１１６とをさらに有する。
【００３８】
リングオシレータ１１４は、ＮＡＮＤ回路５１と、複数の遅延バッファ５２が直列に接続されることにより構成されるバッファラインと、インバータ５３とを有する。ＮＡＮＤ回路５１は２つの入力端子を有する。ＮＡＮＤ回路５１の一方の入力端子には、端子１１２，１０２を介して検査装置２００からイネーブル信号ＲＯＥＮが入力される。ＮＡＮＤ回路５１の他方の入力端子には、バッファラインの最終段の遅延バッファ５２の出力端子が接続されている。また、インバータ５３の入力端子には、バッファラインの途中の遅延バッファ５２の出力端子が接続されている。
【００３９】
ＮＡＮＤ回路５１は、リングオシレータ１１４のコントロールゲートとして機能する。具体的には、ＮＡＮＤ回路５１は、一方の入力端子に入力されるイネーブル信号ＲＯＥＮがＨレベルのときは当該信号を反転してＮＡＮＤ回路５１の他方の入力端子に戻すことで発振動作を行ない、イネーブル信号がＬレベルのときは発振動作を停止する。
【００４０】
リングオシレータ１１４が発信動作を行なうことにより生成されたクロック信号（パルス電圧）は、分周回路１１５に入力される。
【００４１】
分周回路１１５は、互いに直列に接続される１／２分周回路５６−１〜５６−７を有する。１／２分周回路５６−１〜５６−７は、Ｄフリップフロップ５４と、インバータ５５とをそれぞれ有する。１／２分周回路５６−１〜５６−７は、同じように構成されている。そのため、一例として１／２分周回路５６−１の構成について説明する。１／２分周回路５６−１を構成するＤフリップフロップ５４の一方の入力端子には、リングオシレータ１１４からクロック信号が入力される。他方の入力端子には、Ｄフリップフロップ５４の出力をインバータ５５によって反転された信号が入力される。
【００４２】
１／２分周回路５６−１は、入力されるクロック信号の半分の周波数の内部クロック信号を後段の１／２分周回路５６−２に出力する。リングオシレータ１１４により生成されるクロック信号と各１／２分周回路５６−１〜５６−７により生成される内部クロック信号は、セレクタ回路１１６に入力される。
【００４３】
セレクタ回路１１６には、端子１１１，１０１を介してレジスタ回路２０１が保持する３ビットのセレクト信号ＦＳＥＬが入力される。セレクタ回路１１６は、入力されるセレクト信号ＦＳＥＬに従い、入力される８つの信号のうちいずれか１つの信号を選択する。選択された信号をクロック信号ＣＫとして定義する。セレクタ回路１１６は、クロック信号ＣＫを端子１１３を介してデューティー比制御回路１２０に出力する。
【００４４】
検査システム３００のユーザは、レジスタ回路２０１により保持される情報（つまり、セレクト信号ＦＳＥＬの情報）を変更することにより、セレクタ回路１１６に入力される複数の信号のうち任意の信号をクロック信号ＣＫとして設定し得る。
【００４５】
図６は、イネーブル信号ＲＯＥＮと、セレクト信号ＦＳＥＬと、クロック信号ＣＫとの関係の一例を表す図である。イネーブル信号ＲＯＥＮがＨレベルである場合にクロックジェネレータ１１０によって生成されるクロック信号の周波数をｆ（Ｈｚ）とする。
【００４６】
セレクト信号ＦＳＥＬが「０００」である場合、セレクタ回路１１６は、クロックジェネレータ１１０によって生成されるクロック信号をクロック信号ＣＫとして出力する。セレクト信号ＦＳＥＬが「００１」である場合、セレクタ回路１１６は、１／２分周回路５６−１から入力される周波数ｆ／２の内部クロック信号をクロック信号ＣＫとして出力する。セレクト信号ＦＳＥＬが「０１０」である場合、セレクタ回路１１６は、１／２分周回路５６−２から入力される周波数ｆ／４の内部クロック信号をクロック信号ＣＫとして出力する。セレクト信号ＦＳＥＬが「１１１」である場合、セレクタ回路１１６は、１／２分周回路５６−７から入力される周波数ｆ／１２８の内部クロック信号をクロック信号ＣＫとして出力する。
【００４７】
このように、クロックジェネレータ１１０は、クロック信号ＣＫの周波数を複数の中から設定可能に構成されるため、検査システム３００のユーザは、評価対象ＤＵＴの特性に応じて最適な周波数のクロック信号ＣＫを設定できる。
【００４８】
＜デューティー比制御回路１２０＞
図７は、実施形態１に従うデューティー比制御回路１２０の構成の一例を表す図である。デューティー比制御回路１２０は、端子１２１〜１２３に加え、カウンタ回路１２４と、判定回路１２５と、ＥＸＮＯＲ回路１２６と、フリップフロップ１２７とを有する。
【００４９】
端子１２２は、端子１２２１と、端子１２２２〜１２２４とをさらに含む。これらの端子１２２１〜１２２４は、端子１０３を介してレジスタ回路２０３に接続されている。レジスタ回路２０３は、４ビットの情報であるセレクト信号ＤＳＥＬを保持する。端子１２２１には、セレクト信号ＤＳＥＬのうち４ビット目の情報である信号ＤＳＥＬ［３］が入力される。端子１２２２〜１２２４には、セレクト信号ＤＳＥＬのうち１〜３ビット目の情報である信号ＤＳＥＬ［２：０］が入力される。
【００５０】
カウンタ回路１２４は、出力端子１２４１と入力端子１２４２とを含む。カウンタ回路１２４は、端子１２１を介してクロックジェネレータ１１０からクロック信号ＣＫの入力を受け付ける。カウンタ回路１２４は、クロック信号ＣＫが入力された回数を記録するための３ビットのレジスタ（ｃｏｕｎｔ＿ｒｅｇ［２：０］）を含む。カウンタ回路１２４は、クロック信号ＣＫが入力されると、レジスタの値を表すカウント信号［２：０］を出力端子１２４１から出力し、その後レジスタの値をインクリメントする。
【００５１】
判定回路１２５の一方の入力端子には信号ＤＳＥＬ［２：０］が入力され、他方の入力端子にはカウント信号［２：０］が入力される。判定回路１２５は、信号ＤＳＥＬ［２：０］と、カウント信号［２：０］とが一致するか否かを判断し、これらが一致した場合に、Ｈレベルの信号を出力する。
【００５２】
判定回路１２５の出力は、カウンタ回路１２４の入力端子１２４２と、ＥＸＮＯＲ回路１２６の入力端子とにそれぞれ入力される。
【００５３】
カウンタ回路１２４は、判定回路１２５から入力端子１２４２にＨレベルの信号が入力されると、レジスタを初期化する。
【００５４】
ＥＸＮＯＲ回路１２６の一方の入力端子には信号ＤＳＥＬ［３］が入力され、他方の入力端子には判定回路１２５の出力が入力される。
【００５５】
フリップフロップ１２７の一方の入力端子にはＥＸＮＯＲ回路１２６の出力が入力され、他方の入力端子にはクロック信号ＣＫが入力される。フリップフロップ１２７は、これら入力信号に従い、パルス信号ＰＯを端子１２３に出力する。
【００５６】
デューティー比制御回路１２０の動作を説明するために、出力端子１２４１の出力ノード（つまり、カウント信号［２：０］）を「ノードＡ」、判定回路１２５の出力ノードを「ノードＢ」、ＥＸＮＯＲ回路１２６の出力ノードを「ノードＣ」とそれぞれ定義する。
【００５７】
図８は、ある局面におけるデューティー比制御回路１２０の動作を表す。図８に示される例において、レジスタ回路２０３が保持するセレクト信号ＤＳＥＬは「１０１０」であるとする。つまり、信号ＤＳＥＬ［３］は「１」であって、信号ＤＳＥＬ［２：０］は「０１０」である。
【００５８】
係る場合、ノードＡに示されるように、クロック信号ＣＫがカウンタ回路１２４に入力されるごとに、カウント信号［２：０］は、「０００」，「００１」，「０１０」の順にインクリメントされる。
【００５９】
ノードＢに示されるように、判定回路１２５は、「０１０」であるカウント信号［２：０］が入力されると、カウント信号［２：０］と信号ＤＳＥＬ［２：０］とが一致したと判断して、Ｈレベルの信号を出力する。
【００６０】
カウンタ回路１２４は、入力端子１２４２にＨレベルの信号が入力されたことに基づいて、内部に保持するレジスタを初期化する。これにより、ノードＡに示されるように、次のクロック信号ＣＫが入力されることにより出力されるカウント信号［２：０］は「０００」になる。
【００６１】
上記のように、信号ＤＳＥＬ［２：０］が「０１０」の場合、判定回路１２５の出力（ノードＢ）は、クロック信号ＣＫの３周期のうち１周期だけＨレベルになる。つまり、Ｈレベルの期間とＬレベルの期間との割合であるデューティー比「Ｈ：Ｌ」は「１：２」になる。
【００６２】
ＥＸＮＯＲ回路１２６の一方の入力端子にはＨレベルの信号ＤＳＥＬ［３］が入力されている。そのため、ノードＣに示されるように、ＥＸＮＯＲ回路１２６は、ノードＢに流れる信号がＨレベルになったタイミングで、Ｈレベルの信号を出力する。
【００６３】
その結果、フリップフロップ１２７によって出力されるパルス信号ＰＯは、カウント信号［２：０］が「０００」のタイミングでＨレベルになる。つまり、パルス信号ＰＯのデューティー比「Ｈ：Ｌ」も「１：２」になる。
【００６４】
図９は、セレクト信号ＤＳＥＬとパルス信号ＰＯとの関係を表す図である。上述したように、セレクト信号ＤＳＥＬが「１０１０」の場合、パルス信号ＰＯのデューティー比「Ｈ：Ｌ」は「１：２」になる。また、セレクト信号ＤＳＥＬが「１００１」の場合、パルス信号ＰＯのデューティー比「Ｈ：Ｌ」は「１：１」になる。また、セレクト信号ＤＳＥＬが「１１１１」の場合、パルス信号ＰＯのデューティー比「Ｈ：Ｌ」は「１：７」になる。
【００６５】
セレクト信号ＤＳＥＬが「０００１」の場合、パルス信号ＰＯのデューティー比「Ｈ：Ｌ」は「１：１」になる。また、セレクト信号ＤＳＥＬが「００１０」の場合、パルス信号ＰＯのデューティー比「Ｈ：Ｌ」は「２：１」になる。また、セレクト信号ＤＳＥＬが「０１１１」の場合、パルス信号ＰＯのデューティー比「Ｈ：Ｌ」は「７：１」になる。
【００６６】
後述するように、評価対象ＤＵＴがＮＭＯＳトランジスタである場合、パルス信号ＰＯがＬレベルの期間、評価対象ＤＵＴに電流は流れない。また、評価対象ＤＵＴがＰＭＯＳトランジスタである場合、パルス信号ＰＯがＨレベルの期間、評価対象ＤＵＴに電流は流れない。そのため、信号ＤＳＥＬ［３］は、評価対象ＤＵＴがＮＭＯＳトランジスタである場合に「１」に設定され、評価対象ＤＵＴがＰＭＯＳトランジスタである場合に「０」に設定され得る。
【００６７】
上述のように、ユーザはセレクト信号ＤＳＥＬを設定することにより、評価対象ＤＵＴのオン期間（自己発熱する期間）とオフ期間（自然冷却される期間）との割合を設定できる。
【００６８】
＜切替回路１３０＞
図４を再び参照して、切替回路１３０は、端子１３１〜１３３に加え、インバータ１３４と、ＣＭＯＳトランスファゲート１３５と、ＮＭＯＳトランジスタ１３６とを有する。デューティー比制御回路１２０から出力されるパルス信号ＰＯは端子１３２に入力される。パルス信号ＰＯは、インバータ１３４とＣＭＯＳトランスファゲートの第１入力端子に入力される。インバータ１３４は、パルス信号ＰＯを反転させてＣＭＯＳトランスファゲートの第２端子とＮＭＯＳトランジスタ１３６のゲートとに出力する。ＮＭＯＳトランジスタ１３６の一端は、ＣＭＯＳトランスファゲート１３５と端子１３３との間のノードに接続され、他端はグランドに接続されている。
【００６９】
ＣＭＯＳトランスファゲート１３５の第３入力端子は、端子１３１に接続されている。端子１３１には、端子ＶＧＡＴＥを介して直流電源１２から直流電圧が入力される。ＣＭＯＳトランスファゲート１３５の出力端子は、端子１３３に接続される。
【００７０】
このように、ＣＭＯＳトランスファゲート１３５は、直流電源１２と評価対象ＤＵＴのゲートとの間の通電／遮断を制御するためのスイッチとして機能する。より具体的には、ＣＭＯＳトランスファゲート１３５は、パルス信号ＰＯがＨレベルのときに直流電源１２と評価対象ＤＵＴとを通電させ、パルス信号ＰＯがＬレベルのときにこれらのデバイス間を遮断する。
【００７１】
つまり、ＣＭＯＳトランスファゲート１３５は、デューティー比制御回路１２０から出力されるパルス信号ＰＯに基づいて、端子ＶＧＡＴＥを介して直流電源１２から入力される直流電圧をパルス電圧に変換して評価対象ＤＵＴのゲートに出力する。
【００７２】
（デューティー比と温度との関係）
図１０は、評価対象ＤＵＴのオン期間とオフ期間との割合（デューティー比）に対する、評価対象ＤＵＴの電流特性および温度特性を表す図である。
【００７３】
図１０に示される横軸は、オン期間を「１」としたときのオフ期間の長さを表す。つまり、オフ期間「０」は常に評価対象ＤＵＴに電流が流れていることを表し、オフ期間「１」は、オン期間とオフ期間との比率が等しいことを表す。
【００７４】
図１０に示されるように、オフ期間「３」以上では、評価対象ＤＵＴの温度が安定している。これは、評価対象ＤＵＴがオン期間「１」の間に生じる熱が、オフ期間「３」以上の間に十分に放熱（冷却）されていることを表す。そのため、オフ期間「３」以上では、評価対象ＤＵＴの電流特性も安定している。したがって、図１０に示されるような特性を有する評価対象ＤＵＴの場合、セレクト信号ＤＳＥＬは、「１０１１」「１１０１」「１１１０」「１１１１」のいずれかに、つまり、デューティー比「Ｈ：Ｌ」が「１：３」以上になるように設定される。
【００７５】
上記のような半導体装置１００を有する検査システム３００は、関連技術に従う検査システム３００Ｙよりも簡易な構成で、かつ、より正確に、評価対象ＤＵＴの特性を検査することができる。
【００７６】
なお、評価対象ＤＵＴの特性によっては、デューティー比が５０％であっても評価対象ＤＵＴの温度が安定し得る。係る場合、半導体装置１００は、デューティー比制御回路１２０を有さなくともよい。
【００７７】
また、最適なデューティー比やクロック信号ＣＫの周波数ｆが予め分かっている場合（例えば量産時）、セレクト信号ＦＳＥＬおよびセレクト信号ＤＳＥＬのうち少なくとも一方を固定値としてもよい。これにより、検査システム３００において必要な制御信号の数を減らすことができる。
【００７８】
［変形例１］
図１１は、半導体ウェハＷＡにおいて半導体装置１００が形成される位置を説明するための図である。図１１（Ａ）は、ある実施形態に従う半導体装置１００の構造を表す。図１１（Ｂ）は、図１１（Ａ）に示される半導体装置１００のレイアウト概要を表す。図１１（Ｃ）は、他の実施形態に従う半導体装置１００の構造を表す。図１１（Ｄ）は、図１１（Ｃ）に示される半導体装置１００のレイアウト概要を表す。
【００７９】
（半導体ウェハＷＡにおける半導体装置１００の位置）
図１１（Ａ）に示されるように、半導体ウェハＷＡは、複数のショット領域ＳＨを含む。各ショット領域ＳＨは、１ショットの露光により形成される領域を表す。各ショット領域ＳＨは、複数の半導体チップＣＨを含む。半導体チップＣＨ間には、ダイシングのためのスクライブライン領域ＳＬが形成されている。ある実施形態に従う半導体装置１００は、このスクライブライン領域ＳＬ上に形成される。
【００８０】
各半導体チップＣＨには、回路が形成される領域を取り囲むようにシールリングＳＲが設けられている。そのため、半導体装置１００はシールリングＳＲ間に配置されているように見える。半導体装置１００は、各ショット領域ＳＨに１つ設けられ得る。
【００８１】
（パッドと周辺回路との関係）
次に、半導体装置１００の端子のうち検査装置２００と接続するために用いられる端子ＶＳ，ＶＤ，ＶＧＡＴＥ，１０１〜１０３を構成するための各電極と、半導体装置１００を構成する周辺回路（クロックジェネレータ１１０，デューティー比制御回路１２０，切替回路１３０）との位置関係について説明する。
【００８２】
＜ＷＡＴ（Wafer Acceptance Test）構造＞
ある実施形態において、半導体装置１００は、図１１（Ｂ）に示されるＷＡＴ構造のレイアウトで構成される。図１１（Ｂ）に示される例において、半導体ウェハＷＡの基板ＳＵ上にメタル層Ｍ１〜Ｍ６が形成され、その上に検査装置２００との電気的な接続を行なうための電極ＰＡＤが形成されている。
【００８３】
ＷＡＴ構造に従う半導体装置１００において、これら隣り合うメタル層Ｍ１〜Ｍ６と電極ＰＡＤとは、互いに貫通端子ＶＩＡで接続される。また、検査装置２００がいずれのメタル層からでも評価対象ＤＵＴの電流特性を抜き取れるように、各メタル層Ｍ１〜Ｍ６には同じパターンが形成されている。なお、ＷＡＴ構造に従う半導体装置１００は、少なくとも１つのメタル層Ｍ１を有していればよく、必ずしも複数のメタル層を有する必要はない。
【００８４】
一方で、各層が貫通端子ＶＩＡで接続されているため、検査装置２００のプローブが電極ＰＡＤに接触すると、その応力が電極ＰＡＤの下に配置されるメタル層に伝わってしまう。そのため、図１１（Ａ）に示されるように、ＷＡＴ構造に従う半導体装置１００において、周辺回路（クロックジェネレータ１１０，デューティー比制御回路１２０，切替回路１３０）は電極ＰＡＤの下に形成されていない。
【００８５】
＜ＣＵＰ（Circuit Under Pad）構造＞
他の実施形態において、半導体装置１００は、図１１（Ｄ）に示されるＣＵＰ構造のレイアウトで構成される。図１１（Ｄ）に示される例において、半導体ウェハＷＡの基板ＳＵ上にメタル層Ｍ１〜Ｍ６が形成され、その上に電極ＰＡＤが形成されている。メタル層Ｍ６とメタル層Ｍ５との間には貫通端子ＶＩＡが存在しない。これにより、検査装置２００のプローブが電極ＰＡＤに接触しても、その応力は、メタル層Ｍ５より下に伝わりにくくなる。そのため、図１１（Ｃ）に示されるように、ＣＵＰ構造に従う半導体装置１００において、周辺回路の少なくとも一部は、電極ＰＡＤの下に形成されている。その結果、ＣＵＰ構造に従う半導体装置１００は、ＷＡＴ構造に従う半導体装置１００よりも少ない面積で実現される。
【００８６】
なお、評価対象ＤＵＴはプローブからの応力による特性変動を極力避けるために、電極ＰＡＤの下ではない位置に配置されている。また、ＣＵＰ構造に従う半導体装置１００は、ＷＡＴ構造に従う半導体装置１００のようにメタル層Ｍ１から評価対象ＤＵＴの電流特性を抜き取れない。
【００８７】
［変形例２］
図１２は、ある実施形態に従う半導体チップＣＨの構成を表す図である。半導体チップＣＨは、ＪＴＡＧ（Joint Test Action Group）テスト等を行なうためのテスト回路２２２と、当該テスト回路２２２により使用されるレジスタ回路２２１とを有する。また、半導体チップＣＨは、その周囲に電極ＰＡＤを複数有する。
【００８８】
図１１に示される例では、半導体装置１００は、外部の検査装置２００からセレクト信号ＦＳＥＬまたはセレクト信号ＤＳＥＬの入力を受け付けるための端子１０２，１０３を電極ＰＡＤを用いて実現していた。
【００８９】
一方、図１２に示される半導体装置１００は、外部の検査装置２００からではなく、半導体チップＣＨ上に形成されたレジスタ回路２２１からセレクト信号ＦＳＥＬおよびセレクト信号ＤＳＥＬの入力を受け付ける。より具体的には、ユーザは、テスト回路２２２を介してレジスタ回路２２１に保持されるセレクト信号ＦＳＥＬおよびセレクト信号ＤＳＥＬを制御する。
【００９０】
そのため、図１２に示される半導体装置１００（半導体チップＣＨ）は、電極ＰＡＤを用いることなく、セレクト信号ＦＳＥＬおよびセレクト信号ＤＳＥＬの入力を受け付けることができる。
【００９１】
［変形例３］
次に、半導体装置１００の周辺回路（クロックジェネレータ１１０，デューティー比制御回路１２０，切替回路１３０）および評価対象ＤＵＴの構成について説明する。
【００９２】
図１３は、ある局面に従う周辺回路および評価対象ＤＵＴの構成を表す。ハッチングされていないセルは、周辺回路または評価対象ＤＵＴとして機能する。一方、ハッチングされているセルは、ＤＲＣ（Design Rule Check）エラーを防ぐために設けられた回路機能を有さないバウンダリセルとして機能する。
【００９３】
図１３において、左側のセルブロックがデューティー比制御回路１２０として、中央のセルブロックが切替回路１３０として、右側のセルブロックが評価対象ＤＵＴとしてそれぞれ機能している。これらのセルは半導体ウェハＷＡの基板ＳＵ上に配置されている。
【００９４】
図１３に示される例において、切替回路１３０を構成するセルの高さと、デューティー比制御回路１２０を構成するセルの高さ、または評価対象ＤＵＴを構成するセルの高さとは異なる。そのため、パルス信号ＰＯが出力される端子１２３の基板ＳＵ上を基準とした高さと、当該パルス信号ＰＯを入力される端子１３２の高さとが異なる。係る場合、端子１２３と端子１３２との距離が長くなり、これらを接続するための配線が別途必要になる。同様に、端子１３３の高さと評価対象ＤＵＴのゲートＧＡの高さとが異なるため、これらの間にも配線が必要になる。加えて、端子１３３と評価対象ＤＵＴのゲートＧＡとの距離が長くなると当該伝送経路における寄生インダクタンスが大きくなり、検査装置２００が評価対象ＤＵＴの電流特性を正確に測定できない可能性がある。そこで、このような課題を解決し得る半導体装置１００の構成を図１４に示す。
【００９５】
図１４は、ある実施形態に従う半導体装置１００の構成を表す。半導体ウェハＷＡの基板ＳＵ上には、バウンダリセルと、当該バウンダリセルに囲まれた回路機能を有するセルとが配置されている。
【００９６】
回路機能を有するセルは、太枠で囲まれる３つのセルブロックに分類される。左側のセルブロックがデューティー比制御回路１２０として、中央のセルブロックが切替回路１３０として、右側のセルブロックが評価対象ＤＵＴとしてそれぞれ機能している。図１４に示されるように、デューティー比制御回路１２０、切替回路１３０、評価対象ＤＵＴとして機能する各セルは、同じ高さで構成されている。なお、図１４の例ではクロックジェネレータ１１０が含まれていないが、当該クロックジェネレータ１１０を構成するセルも、他の周辺回路および評価対象ＤＵＴと同じ高さで構成される。
【００９７】
上記によれば、パルス信号ＰＯが出力される端子１２３の基板ＳＵ上を基準とした高さと、当該パルス信号ＰＯを入力される端子１３２の高さとが等しくなる。これにより、端子１２３と端子１３２とが直接接続できるため、半導体装置１００は、これら端子間を結ぶための配線、およびデューティー比制御回路１２０と切替回路１３０との間のバウンダリセルを有さなくともよい。
【００９８】
同様に、端子１３３の高さと評価対象ＤＵＴのゲートＧＡの高さとが等しいため、半導体装置１００は、これらを結ぶ配線、および切替回路１３０と評価対象ＤＵＴとの間のバウンダリセルを有さなくともよい。
【００９９】
上記によれば、半導体装置１００は、図１３に示される例に比べて専有面積を少なくすることができる。加えて、半導体装置１００は、切替回路１３０と評価対象ＤＵＴとを直接接続することにより、端子１３３と評価対象ＤＵＴのゲートＧＡとの距離を短くできる。これにより、検査装置２００は、寄生インダクタンスの影響をほとんど受けることなく、評価対象ＤＵＴの電流特性をより正確に測定し得る。
【０１００】
なお、他の局面において、周辺回路または評価対象ＤＵＴとして機能する各セルは、高さと横幅とが等しいスタンダードセルにより構成されてもよい。これにより、半導体装置１００の占有面積はさらに少なくなり得る。
【０１０１】
［実施形態２］
実施形態１では、１つの半導体素子（評価対象ＤＵＴ）を測定するための検査システム３００について説明した。実施形態２では、複数の半導体素子を測定するための検査システムについて説明する。
【０１０２】
（検査システム３００Ａの構成）
図１５は、実施形態２に従う検査システム３００Ａの構成の一例を表す図である。なお、図１５に示される構成要素のうち図４に示される構成要素と同じ構成要素については同じ符号を付している。そのため、その構成要素についての説明は繰り返さない。
【０１０３】
検査システム３００Ａは、半導体装置１００Ａと、検査装置２００Ａとを有する。半導体装置１００Ａは、実施形態１に従う半導体装置１００に比べて、端子１０４〜１０７と、デコーダ２１０と、選択回路２２０とをさらに有する。
【０１０４】
また、半導体装置１００Ａは、評価対象ＤＵＴに替えて、複数の評価対象ＤＵＴＮ１〜ＤＵＴＮ３，ＤＵＴＰ１〜ＤＵＴＰ３を有する。評価対象ＤＵＴＮ１〜ＤＵＴＮ３は、ＮＭＯＳトランジスタであって、評価対象ＤＵＴＰ１〜ＤＵＴＰ３は、ＰＭＯＳトランジスタである。加えて、半導体装置１００は、切替回路１３０に替えて、切替回路１３０１〜１３０３，１４０１〜１４０３を有する。なお、図１５に示される例において半導体装置１００は６つの評価対象を有するように構成されているが、評価対象の数は複数であればよい。
【０１０５】
評価対象ＤＵＴＮ１〜ＤＵＴＮ３，ＤＵＴＰ１〜ＤＵＴＰ３のゲートには、切替回路１３０１〜１３０３，１４０１〜１４０３の端子１３３がそれぞれ接続されている。評価対象ＤＵＴＮ１〜ＤＵＴＮ３，ＤＵＴＰ１〜ＤＵＴＰ３の一端は端子ＶＤを介して直流電源１１にそれぞれ接続され、他端は端子ＶＳを介して電流計１３にそれぞれ接続されている。
【０１０６】
切替回路１３０１〜１３０３は、切替回路１３０と同じように構成されているため、その説明は繰り返さない。切替回路１４０１〜１４０３は、ＮＭＯＳトランジスタ１３６に替えてＰＭＯＳトランジスタ１３７を有する点において切替回路１３０と相違する。切替回路１４０１〜１４０３の各ＰＭＯＳトランジスタ１３７のゲートには、端子１３２が接続されている。切替回路１４０１〜１４０３の各ＰＭＯＳトランジスタ１３７の一端は、ＣＭＯＳトランスファゲート１３５と端子１３３との間のノードにそれぞれ接続され、他端は電源電位にそれぞれ接続されている。切替回路１３０１〜１３０３，１４０１〜１４０３の各端子１３１には、端子ＶＧＡＴＥを介して直流電源１２から直流電圧が印加されている。
【０１０７】
選択回路２２０は、マルチプレクサＭＵＸ１〜ＭＵＸ６と、ＡＮＤ回路２２１〜２２６とを有する。マルチプレクサＭＵＸ１〜ＭＵＸ６の出力端子は、切替回路１３０１〜１３０３，１４０１〜１４０３の端子１３２にそれぞれ接続されている。各マルチプレクサＭＵＸ１〜ＭＵＸ６の一方の入力端子には対応するＡＮＤ回路２２１〜２２６の出力端子が接続され、他方の入力端子には対応するデコーダ２１０の出力端子が接続される。マルチプレクサＭＵＸ１〜ＭＵＸ６の各制御端子には、端子１０７を介して検査装置２００から制御信号ＳＷが入力される。
【０１０８】
ＡＮＤ回路２２１〜２２６の一方の入力端子にはデコーダ２１０からイネーブル信号ＥＮが入力され、他方の入力端子にはデューティー比制御回路１２０からパルス信号ＰＯが入力される。
【０１０９】
端子１０４は、デコーダ２１０に接続されている。端子１０５は、デコーダ２１０およびクロックジェネレータ１１０に接続されている。端子１０６は、パルス信号ＰＯを出力する端子１２３に接続されている。
【０１１０】
（検査システム３００Ａの動作）
検査装置２００Ａは、端子１０４を介してデコーダ２１０にアドレス信号ＡＤＤＲを出力する。また、検査装置２００Ａは端子１０５を介してデコーダ２１０およびクロックジェネレータ１１０にイネーブル信号ＥＮを出力する。
【０１１１】
デコーダ２１０は、端子１０４を介して入力されたアドレス信号ＡＤＤＲに基づいて、６組のマルチプレクサＭＵＸ１〜ＭＵＸ６およびＡＮＤ回路２２１〜２２６のうち、１組のマルチプレクサとＡＮＤ回路とにイネーブル信号ＥＮを出力する。以下では、一例として、マルチプレクサＭＵＸ１とＡＮＤ回路２２１とにイネーブル信号ＥＮが入力されたものとする。
【０１１２】
デコーダ２１０からイネーブル信号ＥＮを入力されたマルチプレクサＭＵＸ１は、端子１０７を介して検査装置２００から入力される制御信号ＳＷに従い、対応するＡＮＤ回路２２１の出力またはイネーブル信号ＥＮのいずれか一方を対応する切替回路１３０１の端子１３２に出力する。
【０１１３】
ここで、ＡＮＤ回路２２１を含むＡＮＤ回路２２１〜２２６の一方の入力端子にはデコーダ２１０からイネーブル信号ＥＮが入力され、他方の入力端子にはデューティー比制御回路１２０からパルス信号ＰＯが入力される。つまり、ＡＮＤ回路２２１〜２２６のうちイネーブル信号ＥＮが入力された回路は、パルス信号ＰＯを対応するマルチプレクサＭＵＸ１〜ＭＵＸ６に出力する。したがって、イネーブル信号ＥＮを入力されたマルチプレクサＭＵＸ１は、対応するＡＮＤ回路２２１から入力されるパルス信号ＰＯおよびイネーブル信号ＥＮのいずれか一方を対応する切替回路１３０１の端子１３２に出力する。
【０１１４】
マルチプレクサＭＵＸ１がイネーブル信号ＥＮを出力する場合、切替回路１３０１のＣＭＯＳトランスファゲート１３５は常に電流電源１２と評価対象ＤＵＴＰ１のゲートとを通電する。つまり、評価対象ＤＵＴＮ１には直流電源１１から連続的に直流電流が印加される。
【０１１５】
一方、マルチプレクサＭＵＸ１がパルス信号ＰＯを出力する場合、切替回路１３０１のＣＭＯＳトランスファゲート１３５は、パルス信号ＰＯがＨレベルのタイミングで、電流電源１２と評価対象ＤＵＴＰ１のゲートとを通電する。つまり、評価対象ＤＵＴＮ１には、パルス信号ＰＯがＨレベルのタイミングで直流電流が印加される。
【０１１６】
上記によれば、実施形態２に従う検査システム３００Ａは、半導体装置１００Ａに設けられた複数の評価対象（ＭＯＳトランジスタ）の電流特性を、共通する周辺回路（クロックジェネレータ１１０，デューティー比制御回路１２０）を用いて効率的に測定できる。
【０１１７】
また、実施形態２に従う半導体装置１００Ａは、選択回路２２０の作用により、評価対象に対して連続的に直流電流を印加するか、断続的に直流電流を印加するかを選択可能に構成される。
【０１１８】
また、実施形態２に従う検査装置２００Ａは、端子１０６からパルス信号ＰＯを検出することで、半導体装置１００Ａの内部の発振周波数を観測可能に構成される。なお、半導体装置１００は、端子１０６を必ずしも備えなくともよい。
【０１１９】
なお、実施形態２の半導体装置１００Ａが選択回路２２０を有するように構成されているが、実施形態１の半導体装置１００も同様の機能を有する回路を有していてもよい。より具体的には、半導体装置１００は、イネーブル信号ＥＮの入力を受け付けるための端子１０５と、制御信号ＳＷの入力を受け付ける端子１０６と、マルチプレクサ（選択回路）とをさらに有する。マルチプレクサの一方の入力端子は端子１０５に接続され、他方の入力端子は端子１２３（または端子１１３）に接続される。つまり、マルチプレクサは、端子１０５およびデューティー比制御回路１２０（またはクロックジェネレータ１１０）のそれぞれに直列に接続される。マルチプレクサの制御端子は端子１０６に接続される。マルチプレクサの出力端子は端子１３２を介してＣＭＯＳトランスファゲート１３５に接続される。当該構成によれば、実施形態１に従う半導体装置１００も、評価対象ＤＵＴに連続的に直流電流を印加するか、断続的に直流電流を印加するかを選択可能に構成される。
【０１２０】
［構成］
以上に開示された技術的特徴は、以下のように要約され得る。
【０１２１】
（構成１）  ある実施形態に従うと、トランジスタを検査するための検査回路（１００）を備える半導体ウェハ（ＷＡ）が提供される。この検査回路（１００）は、第１の外部電源（１１）から電流の入力を受け付けるための第１端子（ＶＤ）と、第１端子（ＶＤ）から入力された電流の入力を受け付けるためのトランジスタと、第１端子（ＶＤ）およびトランジスタを介した電流を出力するための第２端子（ＶＳ）と、第２の外部電源（１２）と接続される第２端子（ＶＧＡＴＥ）と、パルス信号（ＣＫ）を生成するためのクロックジェネレータ（１１０）と、第２端子（ＶＧＡＴＥ）とトランジスタのゲートとの間に配置され、クロックジェネレータ（１１０）から出力されるパルス信号（ＣＫ）に基づいて、第２端子（ＶＧＡＴＥ）を介して第２の外部電源（１２）から入力される直流電圧をパルス電圧に変換してトランジスタのゲートに出力するためのスイッチ（１３５）とを含む。
【０１２２】
（構成２）  検査回路（１００）は、クロックジェネレータ（１１０）とスイッチ（１３５）との間に配置され、クロックジェネレータ（１１０）から出力されるパルス信号（ＣＫ）のデューティー比を制御するためのデューティー比制御回路（１２０）とをさらに含む。
【０１２３】
（構成３）  検査回路（１００）は、互いに異なるスイッチ（１３５）に接続される複数のトランジスタと、クロックジェネレータ（１１０）から出力されるパルス信号（ＣＫ）を複数のスイッチ（１３５）のいずれかに出力するための選択回路（２２０）とをさらに含む。
【０１２４】
（構成４）  半導体ウェハ（ＷＡ）は、第１の半導体チップと第２の半導体チップとを含む複数の半導体チップをさらに備える。検査回路（１００）は、第１の半導体チップと第２の半導体チップとの間（スクライブライン領域ＳＬ）に配置される。
【０１２５】
（構成５）  半導体ウェハ（ＷＡ）は、検査装置２００との電気的な接続を行なうためのパッド（ＰＡＤ）をさらに備える。クロックジェネレータ（１１０）およびスイッチ（１３５）の少なくとも一方は、半導体ウェハ（ＷＡ）の基板（ＳＵ）とパッドとの間（つまり、パッドの下）に配置される。
【０１２６】
（構成６）  半導体ウェハ（ＷＡ）は、レジスタ回路（２２１）と検査回路（１００）とを含む半導体チップ（ＣＨ）を備える。検査回路（１００）は、レジスタ回路（２２１）から出力される信号の入力を受け付けるように構成される。
【０１２７】
（構成７）  トランジスタ（ＤＵＴ）を構成する１以上のセルと、スイッチ（１３５）を含む切替回路（１３０）を構成する１以上のセルとは、互いに同じ高さで構成される。
【０１２８】
（構成８）  スイッチ（１３５）の出力（１３３）に対応する配線層と、トランジスタのゲート（ＧＡ）に対応する配線層（メタル層）とは、半導体ウェハ（ＷＡ）の基板（ＳＵ）を基準として同じ高さに形成される。
【０１２９】
（構成９）  検査回路（１００）は、イネーブル信号（ＥＮ）の入力を受け付ける第４端子（１０５）と、第４端子（１０５）およびクロックジェネレータ（１１０）のそれぞれに直列に接続され、第４端子（１０５）から入力されるイネーブル信号ＥＮまたはクロックジェネレータ（１１０）から入力されるパルス電圧のいずれか一方をスイッチ（１３５）に出力するように構成される選択回路（ＭＵＸ）とをさらに備える。スイッチ（１３５）は、選択回路（ＭＵＸ）からイネーブル信号（ＥＮ）を入力される場合に、第２端子（ＶＧＡＴＥ）を介して第２の外部電源（１２）から入力される直流電圧をトランジスタのゲートに出力し、選択回路（ＭＵＸ）からパルス信号（ＰＯ）を入力される場合に、第２端子（ＶＧＡＴＥ）を介して第２の外部電源（１２）から入力される直流電圧をパルス電圧に変換してトランジスタのゲートに出力するように構成される。
【０１３０】
（構成１０）  他の実施形態に従うと、トランジスタを検査するための半導体装置（１００）が提供される。この半導体装置（１００）は、第１の外部電源（１１）から電流の入力を受け付けるための第１端子（ＶＤ）と、第１端子（ＶＤ）から入力された電流の入力を受け付けるためのトランジスタと、第１端子（ＶＤ）およびトランジスタを介した電流を出力するための第２端子（ＶＳ）と、第２の外部電源（１２）と接続される第２端子（ＶＧＡＴＥ）と、パルス信号（ＣＫ）を生成するためのクロックジェネレータ（１１０）と、クロックジェネレータ（１１０）から出力されるパルス信号（ＣＫ）のデューティー比を変換し、デューティー比を変換されたパルス信号（ＰＯ）を出力するためのデューティー比制御回路（１２０）と、デューティー比制御回路（１２０）から出力されるパルス信号（ＰＯ）に基づいて、第２端子（ＶＧＡＴＥ）を介して第２の外部電源（１２）から入力される直流電圧をパルス電圧に変換してトランジスタのゲートに出力するためのスイッチ（１３５）とを備える。
【０１３１】
（構成１１）  さらに他の実施形態に従うと、半導体チップ（ＣＨ）が提供される。この半導体チップ（ＣＨ）は、第１の外部電源（１１）から電流の入力を受け付けるための第１端子（ＶＤ）と、前記第１端子（ＶＤ）から入力された電流の入力を受け付けるためのトランジスタと、前記第１端子（ＶＤ）および前記トランジスタを介した電流を出力するための第２端子（ＶＳ）と、第２の外部電源（１２）と接続される第３端子（ＶＧＡＴＥ）と、パルス信号（ＣＫ）を生成するためのクロックジェネレータ（１１０）と、前記クロックジェネレータ（１１０）から出力されるパルス信号（ＣＫ）のデューティー比を変換し、デューティー比を変換されたパルス信号（ＰＯ）を出力するためのデューティー比制御回路（１２０）と、前記デューティー比制御回路（１２０）から出力されるパルス信号（ＰＯ）に基づいて、前記第３端子（ＶＧＡＴＥ）を介して前記第２の外部電源（１２）から入力される直流電圧をパルス電圧に変換して前記トランジスタのゲートに出力するためのスイッチ（１３５）と、前記クロックジェネレータ（１１０）および前記デューティー比制御回路（１２０）のうち少なくとも一方に接続されるレジスタ回路（２２１）とを備える。
【０１３２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３３】
１１，１２  直流電源、１３  電流計、１４  パルス生成回路、１００，１００Ａ，１００Ｘ  半導体装置、１０１，１０２，１０３，１０４，１０５，１０６，１０７，１１１，１１２，１１３，１２１，１２２，１２３，１３１，１３２，１３３，１２２１，１２２２，１２２４，ＶＤ，ＶＧＡＴＥ，ＶＳ  端子、１１０  クロックジェネレータ、１１４  リングオシレータ、１１５  分周回路、１１６  セレクタ回路、１２０  デューティー比制御回路、１２４  カウンタ回路、１２５  判定回路、１３０，１３０１，１４０１  切替回路、１３５  トランスファゲート、１３６，１３７  トランジスタ、２００，２００Ａ，２００Ｘ，２００Ｙ  検査装置、２０１，２０３，２２１  レジスタ回路、２１０  デコーダ、２２０  選択回路、２２２  テスト回路、３００，３００Ａ，３００Ｘ，３００Ｙ  検査システム、１２４１  出力端子、１２４２  入力端子、ＡＤＤＲ  アドレス信号、ＣＨ  半導体チップ、ＣＫ  クロック信号、ＤＳＥＬ  セレクト信号、ＤＳＥＬ，ＦＳＥＬ  セレクト信号、ＤＵＴ，ＤＵＴＮ１，ＤＵＴＮ３，ＤＵＴＰ１，ＤＵＴＰ３  評価対象、ＥＮ，ＲＯＥＮ  イネーブル信号、ＧＡ  ゲート、ＭＵＸ１〜ＭＵＸ６  マルチプレクサ、ＰＡＤ  電極、ＰＯ  パルス信号、ＳＨ  ショット領域、ＳＬ  スクライブライン領域、ＳＲ  シールリング、ＳＵ  基板、ＳＷ  制御信号、ＶＩＡ  貫通端子、ＷＡ  半導体ウェハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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