(57)【要約】【課題】簡易で低コストの回路構成のまま必要とするＣＰＵのポート数を削減できると共に、ＣＰＵの電源電圧にかかわらずスイッチング素子を選択すること。【解決手段】ゲート端子に電源Ｖ３が接続されたＦＥＴ  Ｑ１０１と、抵抗Ｒ２０４により検知された電流に基づいて電源Ｖ３からＦＥＴ  Ｑ１０１への電圧の供給を遮断し、ＦＥＴ  Ｑ１０１をオフ状態にするトランジスタＴＲ２０１と、トランジスタＴＲ２０１により電源Ｖ３からＦＥＴ  Ｑ１０１への電圧の供給が遮断されてから、ＦＥＴ  Ｑ１０１のオフ状態を維持するツェナーダイオードＺＤ２０１及び抵抗Ｒ２０２と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
トランスと、
前記トランスの１次側に接続され、前記トランスに流れる電流をオン、オフするスイッチング素子であって、ゲート端子に電源が接続された前記スイッチング素子と、
前記トランスの２次側から出力される出力電圧の目標電圧と前記出力電圧とを比較し、前記出力電圧が前記目標電圧となるように制御する比較手段と、
前記スイッチング素子に流れる電流を検知する電流検知手段と、
前記電流検知手段により検知された電流に基づいて前記電源から前記スイッチング素子への電圧の供給を遮断し、前記スイッチング素子をオフ状態にする遮断手段と、
前記遮断手段により前記電源から前記スイッチング素子への電圧の供給が遮断されてから、前記遮断手段による前記スイッチング素子のオフ状態を維持する維持手段と、
を備えることを特徴とする電源装置。
【請求項２】
前記電流検知手段は、前記スイッチング素子のソース端子に一端が接続され、他端が接地された第１の抵抗であり、
前記遮断手段は、トランジスタであり、
前記トランジスタは、前記スイッチング素子と前記第１の抵抗との接続点にベース端子が接続され、エミッタ端子が接地されていることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記比較手段は、コンパレータであり、
前記コンパレータは、前記出力電圧が第２の抵抗及び第３の抵抗によって分圧された電圧が非反転入力端子に入力され、前記目標電圧に応じた電圧が反転入力端子に入力され、出力端子が前記スイッチング素子のゲート端子に接続されていることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記トランジスタは、コレクタ端子が前記スイッチング素子のゲート端子に接続され、
前記維持手段は、ツェナーダイオードと、第４の抵抗と、を有し、前記ツェナーダイオードと前記第４の抵抗とが直列に接続されており、一端が前記スイッチング素子のドレイン端子に接続され、他端が前記トランジスタのベース端子に接続されていることを特徴とする請求項２又は請求項３に記載の電源装置。
【請求項５】
前記維持手段は、前記スイッチング素子のドレイン−ソース間電圧が、前記ツェナーダイオードのツェナー電圧と前記トランジスタのベース−エミッタ間電圧との和を超えている間、前記スイッチング素子のオフ状態を維持することを特徴とする請求項４に記載の電源装置。
【請求項６】
前記トランジスタは、コレクタ端子が前記非反転入力端子に接続され、
前記維持手段は、前記トランジスタがオフしたことに応じて前記非反転入力端子に入力される電圧を前記分圧された電圧から低下させることにより前記スイッチング素子のオフ状態を維持することを特徴とする請求項３に記載の電源装置。
【請求項７】
前記維持手段は、一端が前記トランジスタの前記コレクタ端子に接続され、他端が接地されたコンデンサであり、前記第２の抵抗、前記第３の抵抗及び前記コンデンサによって決定される時定数によって決定される時間、前記スイッチング素子のオフ状態を維持することを特徴とする請求項６に記載の電源装置。
【請求項８】
感光体と、
前記感光体に潜像を形成する露光手段と、
前記露光手段により形成された前記潜像を現像しトナー像を形成する現像手段と、
前記トナー像を記録媒体に転写する転写手段と、
請求項１から請求項７のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置及び画像形成装置に関する。特に、電子写真方式の画像形成装置において必要となる各種高電圧電源に関する。ここで、画像形成装置とは、例えば複写機、レーザプリンタ、ＬＥＤプリンタ、及び電子写真ファクシミリ等が含まれる。
【背景技術】
【０００２】
従来から、電子写真技術を用いて記録紙に画像を複写する電子写真方式の画像形成装置が普及している。画像形成装置は正又は負の高電位に一様に帯電した感光体に対し、レーザ等の光を複写したい画像に応じて照射し、感光体上に静電荷による潜像を形成する。感光体上における潜像が形成されている部分に静電気力によってトナー等の現像剤を飛ばし、感光体上に現像する。次に現像された現像剤に記録紙を重ねて、記録紙の裏面から現像剤の保持する電荷と逆極性の電荷を与え、静電気力によって現像剤を記録紙表面に吸着させて転写する。その後、現像剤が転写された記録紙に熱と圧力を与え転写された現像剤を定着させる。このように電子写真方式では各プロセスにおいて静電気力を利用した現像剤の移動が行われるため、様々な極性、様々な高い電圧の電源が必要となる。このような高圧電源は様々な方式があるが、特に部品点数も少なく低コストで構成できる回路を説明したものとして、例えば特許文献１が挙げられる。特許文献１は、直流高電圧発生装置の回路であるが、その実施例では予め決められたある一定の値（出力電圧目標値）になるように構成された回路の例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０９−１９１６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来例の直流高電圧発生装置を画像形成装置に応用する場合、作像プロセスに従って出力する電圧を時間的に変化させる必要がある。そのため、従来の技術を用いて画像形成装置に用いられる電圧を生成するためには、例えば、図６に示すようにＣＰＵ等の制御部（以下、ＣＰＵと記す）によって出力電圧を可変できるようにしておく必要がある。
【０００５】
図６は、従来の電源装置を示す回路図である。この方式の電源装置の良い点は、ＣＰＵに大きな負担をかけることなく、低コストにフィードバック制御された直流高電圧を生成できることである。しかし、ＣＰＵのポートを２個使用してしまうという課題もある。全体のコストを意識する上では、ＣＰＵのパッケージサイズを最小化するため使用するポートの数は少ない方がよい。また、入力１にＣＰＵのポートを直接接続する場合、ＦＥＴ  Ｑ１０１はＣＰＵの電源電圧で駆動できるＭＯＳＦＥＴである必要がある。近年の一般的なＣＰＵの電源電圧は３．３Ｖであるが、ＦＥＴ  Ｑ１０１に使用するような、ある程度高耐圧のＭＯＳＦＥＴは駆動電圧が４Ｖ以上の素子が多く、３．３Ｖ以下の電圧で駆動できるものは少ない。従来例のように、バイポーラトランジスタを使用すればよいが、その場合も電流増幅率の高い素子が必要になる点や、ＭＯＳＦＥＴに比べてコストが高いことが多い等の課題がある。
【０００６】
本発明は、このような状況のもとでなされたもので、簡易で低コストの回路構成のまま必要とするＣＰＵのポート数を削減できると共に、ＣＰＵの電源電圧にかかわらずスイッチング素子を選択することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明は、以下の構成を備える。
【０００８】
（１）トランスと、前記トランスの１次側に接続され、前記トランスに流れる電流をオン、オフするスイッチング素子であって、ゲート端子に電源が接続された前記スイッチング素子と、前記トランスの２次側から出力される出力電圧の目標電圧と前記出力電圧とを比較し、前記出力電圧が前記目標電圧となるように制御する比較手段と、前記スイッチング素子に流れる電流を検知する電流検知手段と、前記電流検知手段により検知された電流に基づいて前記電源から前記スイッチング素子への電圧の供給を遮断し、前記スイッチング素子をオフ状態にする遮断手段と、前記遮断手段により前記電源から前記スイッチング素子への電圧の供給が遮断されてから、前記遮断手段による前記スイッチング素子のオフ状態を維持する維持手段と、を備えることを特徴とする電源装置。
【０００９】
（２）感光体と、前記感光体に潜像を形成する露光手段と、前記露光手段により形成された前記潜像を現像しトナー像を形成する現像手段と、前記トナー像を記録媒体に転写する転写手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。
【発明の効果】
【００１０】
本発明によれば、簡易で低コストの回路構成のまま必要とするＣＰＵのポート数を削減できると共に、ＣＰＵの電源電圧にかかわらずスイッチング素子を選択することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１、２の画像形成装置の構成を示す図
【図２】実施例１の電源装置を示す回路図
【図３】実施例１の各部電圧の波形を示す図
【図４】実施例１の各部電圧の波形を示す図
【図５】実施例２の電源装置を示す回路図
【図６】従来例の電源装置を示す回路図
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。
【００１３】
［一般的な電源装置］
図６を用いて一般的な電源装置の構成について説明する。図６は高電圧電源の回路図である。電源装置は、抵抗Ｒ１０１〜Ｒ１０７、コンデンサＣ１０１〜Ｃ１０４、ダイオードＤ１０１、Ｄ１０２を有する。電源装置は、電界効果トランジスタ（例えば、ＭＯＳＦＥＴ等）Ｑ１０１（以下、ＦＥＴ  Ｑ１０１という）、高圧トランス（以下、トランスという）Ｔ１０１、比較手段であるコンパレータＣＰ１０１を有する。ＦＥＴ  Ｑ１０１はトランスＴ１０１の１次側に接続されている。出力１は、高電圧の負電圧を出力する部分である。電源Ｖ１はトランスＴ１０１の１次電流を生成する電源であり、例えば２４Ｖ等の比較的大きな電圧の直流電源である。電源Ｖ２は制御回路用の電源であり、例えば３．３Ｖや５Ｖ等の比較的小さく、高精度な直流電源である。入力１には、ＣＰＵ等の制御部からＦＥＴ  Ｑ１０１を駆動するためのパルス信号が入力される。入力２には、同じく制御部から出力１から出力される電圧の目標電圧を決定するＰＷＭ信号が入力される。入力１及び入力２には、電源装置を制御するＣＰＵ等の制御部から信号が入力されるが、制御部は、電源装置内に設けられていてもよいし、電源装置を搭載する機器、例えば画像形成装置側の制御部であってもよい。
【００１４】
以下に動作を説明する。まず、入力１に制御部から例えば１６ｋＨｚ、デューティ  １０％程度のパルス信号が入力される。ＦＥＴ  Ｑ１０１は、入力されたパルス信号に従ってオン／オフし、トランスＴ１０１に励磁電流が流れる。トランスＴ１０１は、１次巻線と２次巻線とを有するトランスであり、巻線比は昇圧のために、例えば８４：２７００にされている。トランスＴ１０１の１次巻線は中間タップを有しており、１次巻線を流れる電流はＦＥＴ  Ｑ１０１がオンのとき、Ｖ１→Ｒ１０７→Ｔ１０１→Ｑ１０１の順で流れる。一方、ＦＥＴ  Ｑ１０１がオフのとき、Ｔ１０１→Ｃ１０３→Ｄ１０２の順で回生電流が流れる。トランスＴ１０１の２次側の動作としては、ＦＥＴ  Ｑ１０１がオンのとき、ダイオードＤ１０１が導通状態となり、Ｔ１０１→ＧＮＤ→Ｃ１０２→Ｄ１０１の順で流れて出力１には負の高電圧が出力される。なお、ダイオードＤ１０１の向きを逆にすると、出力１には正の高電圧が出力される。
【００１５】
次にフィードバック制御について説明する。ＦＥＴ  Ｑ１０１のオン／オフが繰り返され、出力１に現れる負電圧が絶対値として増加してくると、コンパレータＣＰ１０１の非反転入力端子（＋端子）に加わる電圧は徐々に低下してくる。入力２から入力されるＰＷＭ信号は、抵抗Ｒ１０３とコンデンサＣ１０１とにより構成された積分回路によって積分されており、ＰＷＭ信号のデューティに応じた直流電圧となってコンパレータＣＰ１０１の反転入力端子（−端子）に入力される。コンパレータＣＰ１０１の出力端子は、ＦＥＴ  Ｑ１０１のゲート端子に接続されている。コンパレータＣＰ１０１の反転入力端子に入力されるＰＷＭ信号は、出力１から出力される電圧の目標電圧に対応した信号であり、オフデューティが出力１の出力電圧と比例する関係となっている。ここで、オフデューティとは、ＰＷＭ信号の周期とオフ幅とで定義される比である。
【００１６】
具体的には、出力１の負電圧が絶対値として増加し、コンパレータＣＰ１０１の非反転入力端子に入力される電圧が反転入力端子に入力されている電圧を下回るとコンパレータＣＰ１０１の出力がローレベルになり、ＦＥＴ  Ｑ１０１のゲート電圧をゼロにする。この状態では、入力１からパルス信号が入力されてもコンパレータＣＰ１０１によって電流が引き込まれる。このため、出力１の電圧（絶対値）が目標電圧を超えている間は、ＦＥＴ  Ｑ１０１はオフ状態を維持する。その状態がしばらく維持されると、出力１の電圧（絶対値）は低下し、コンパレータＣＰ１０１の非反転入力端子と反転入力端子の電位関係が逆転する。そうすると、コンパレータＣＰ１０１によってＦＥＴ  Ｑ１０１のゲート電圧がゼロとされる状態が解除され、ＦＥＴ  Ｑ１０１は入力１から入力されるパルス信号に応じて発振（オン／オフ）を再開し、出力１は再び（絶対値が）増加に転じる。このような動作を繰り返すことによって、出力１の電圧は目標電圧に維持される。
【実施例１】
【００１７】
本発明の電源装置は、例えば画像形成装置に適用される。そのため、まず画像形成装置の一種であるレーザプリンタについて説明する。
【００１８】
［画像形成装置の構成］
実施例１のモノクロレーザプリンタ（以下、プリンタという）１００の断面図を図１に示す。プリンタ１００は、給紙部１０１、露光手段であるレーザスキャナ１０２、トナータンク１０３、現像手段である現像ローラ１０４、感光体である感光ドラム１０５、転写手段である転写ローラ１０６、帯電ローラ１０７及び廃トナータンク１０８を備える。また、プリンタ１００は、定着ローラ１０９、加圧ローラ１１０、排出部１１１、搬送経路１１２及び現像ブレード１１４を備える。給紙部１０１は、印刷対象の記録媒体（例えば、用紙Ｐ）を格納しておく給紙部であり、内部には用紙Ｐが積載されている。レーザスキャナ１０２は、レーザ光１１３を感光ドラム１０５に照射する。このときのレーザ光１１３の光路を破線で示す。トナータンク１０３は、内部に磁性体トナーを収納している。搬送経路１１２は用紙Ｐが搬送される経路である。現像ブレード１１４は現像ローラ１０４上のトナー量を規制するブレードである。
【００１９】
プリンタ１００は、後述する画像形成動作全般を制御する制御手段である制御部１５０を備えている。制御部１５０は、ＣＰＵ、ＲＯＭ、ＲＡＭを有している。制御部１５０は、ＲＯＭに格納された各種プログラム、各種テーブル、定数等を読み出し、ＲＡＭを作業領域として使用しながら読み出したプログラムを実行する。また、制御部１５０は、後述する電源装置２００の入力２に所定の電圧に相当するＰＷＭ信号を出力してもよい。
【００２０】
［プリンタの動作説明］
続いてプリンタ１００の動作説明を行う。プリンタ１００が印刷ジョブを受信すると、プリンタ１００が備える各ローラとレーザスキャナ１０２が動作を開始する。帯電ローラ１０７は後述する電源装置２００の回路基板（不図示）から電力を供給され、負の高電圧を帯び、感光ドラム１０５の表面を帯電させる。例えばパーソナルコンピュータ等の外部装置から画像信号が送信されてくると、それに伴いレーザスキャナ１０２がレーザ光１１３を画素に応じて点滅させながら感光ドラム１０５表面を長手方向（感光ドラム１０５の回転軸方向）に走査する。感光ドラム１０５はレーザ光１１３が照射された部分の電荷が消滅し、潜像が形成される。現像ローラ１０４は、負の高圧が供給されていると共に、現像ローラ１０４内部には磁石を有しており、トナータンク１０３内の磁性体トナーを磁力によって引き寄せ、静電気力によって潜像に応じてトナーを感光ドラム１０５に移動させる。これにより、感光ドラム１０５上にトナー像が形成される。また、現像ブレード１１４には現像ローラ１０４に対して例えば数１００Ｖ程度の電位差をつけられている。このため、現像ローラ１０４上のトナーは、現像ブレード１１４本体による物理的な規制と共に静電気力によっても一様にコーティングされる。
【００２１】
一方、給紙部１０１から給紙された用紙Ｐは搬送経路１１２を搬送され、転写ローラ１０６と感光ドラム１０５とで形成されたニップ部により挟持される。このとき、転写ローラ１０６には正の高電圧が加えられており、感光ドラム１０５上のトナーが転写ローラ１０６に引かれる形で用紙Ｐに転写される。そして、トナーが転写された用紙Ｐは、排出部１１１に向かって搬送され、定着ローラ１０９と加圧ローラ１１０とで形成されたニップ部により挟持される。ここでは、用紙Ｐは定着ローラ１０９によって例えば数１００度に加熱されると共に加圧ローラ１１０によって圧迫され、静電気力によってのみ用紙Ｐに載っていたトナー（すなわち、未定着のトナー）が用紙Ｐに定着される。定着処理後の用紙Ｐは排出部１１１に排出され、積載されていく。一方、感光ドラム１０５の表面には用紙Ｐへの転写が行われた後も若干トナーが残る。理想的には全てのトナーが用紙Ｐへ転写されるべきであるが、実際にはトナーの持つ電荷量が一様ではないことから転写後も感光ドラム１０５上に残るトナーがある。廃トナータンク１０８は、感光ドラム１０５上に残ったトナーを感光ドラム１０５に接触させたブレードによって剥ぎ取り回収する場所である。それによって感光ドラム１０５上からはトナーが除去され、再度帯電ローラ１０７によって帯電され、レーザスキャナ１０２によって次の潜像が描かれることになる。以上の動作を繰り返しながらプリンタ１００は画像を形成する。
【００２２】
［電源装置の回路の説明］
このようにプリンタ１００は各種高電圧を必要とし、そのための電源装置である高電圧生成回路を搭載している。本発明では、これらの高電圧発生回路として図２に示す回路を提案する。なお、図６で説明した構成と同じ構成には同じ符号を付し、説明を省略する。図２の電源装置２００は、ツェナーダイオードＺＤ２０１、抵抗Ｒ２０１〜Ｒ２０４、バイポーラトランジスタ（以下、トランジスタという）ＴＲ２０１を備える。トランジスタＴＲ２０１は、ＦＥＴ  Ｑ１０１と抵抗Ｒ２０４との接続点にベース端子が接続されている。
【００２３】
より詳細には、ＦＥＴ  Ｑ１０１のソース端子に抵抗Ｒ２０４の一端が接続され、抵抗Ｒ２０４の他端はグランド（以下、ＧＮＤとする）に接続（すなわち、接地）されている。第１の抵抗である抵抗Ｒ２０４は、電流検知手段として機能する。また、ＦＥＴ  Ｑ１０１のソース端子は、抵抗Ｒ２０３を介してトランジスタＴＲ２０１のベース端子に接続されている。トランジスタＴＲ２０１は、コレクタ端子がＦＥＴ  Ｑ１０１のゲート端子に接続され、エミッタ端子は接地されている。トランジスタＴＲ２０１のベース端子は、第４の抵抗である抵抗Ｒ２０２を介してツェナーダイオードＺＤ２０１のアノード端子に接続されている。ツェナーダイオードＺＤ２０１のカソード端子は、ＦＥＴ  Ｑ１０１のドレイン端子に接続されている。ＦＥＴ  Ｑ１０１のドレイン端子には、コンデンサＣ２０１の一端が接続されている。コンデンサＣ２０１の他端は接地されている。
【００２４】
なお、ツェナーダイオードＺＤ２０１と抵抗Ｒ２０２とは維持手段として機能する。ツェナーダイオードＺＤ２０１と抵抗Ｒ２０２との接続の上下関係は、図２に示した接続関係に限定されず、逆であってもよい。そして、直列に接続されたツェナーダイオードＺＤ２０１と抵抗Ｒ２０２とを有する維持手段は、一端がＦＥＴ  Ｑ１０１のドレイン端子に接続され、他端がトランジスタＴＲ２０１のベース端子に接続されていればよい。
【００２５】
電源Ｖ３はＦＥＴ  Ｑ１０１を駆動するための電源である。図２の回路では、図６の回路の入力１が電源Ｖ３に置き換わり、削除されている。なお、入力２には、図６と同様に例えば制御部１５０から出力電圧の目標電圧を決定するＰＷＭ信号が入力される。また、第２の抵抗である抵抗Ｒ１０４と第３の抵抗である抵抗Ｒ１０５との間には、コンデンサＣ１０４の一端が接続され、コンデンサＣ１０４の他端は接地されている。電源Ｖ２、抵抗Ｒ１０４、Ｒ１０５は、高電圧出力検知手段として機能する。
【００２６】
次に図２の回路の動作を説明するため、各部品に具体的な数値を設定する。各部品は以下の値とする。各部品の符号と各部品に設定される値とを等号で結合して表示する。抵抗Ｒ１０１〜Ｒ１０７、Ｒ２０１〜Ｒ２０４の各抵抗値（Ω（オーム））は、次のように設定する。例えば、Ｒ１０１＝１ｋΩ、Ｒ１０２＝３３ｋΩ、Ｒ１０３＝３３ｋΩ、Ｒ１０４＝３０．９ｋΩ、Ｒ１０５＝１０ＭΩ、Ｒ１０６＝３６０ｋΩ、Ｒ１０７＝１０Ω、Ｒ２０１＝２７０Ω、Ｒ２０２＝１ｋΩ、Ｒ２０３＝１００Ω、Ｒ２０４＝１Ωとする。また、コンデンサＣ１０１〜Ｃ１０４、Ｃ２０１の容量（Ｆ（ファラッド））は、例えば、Ｃ１０１＝０．１μＦ、Ｃ１０２＝１０００ｐＦ、Ｃ１０３＝４７μＦ、Ｃ１０４＝０．０１μＦ、Ｃ２０１＝１０００ｐＦとする。トランジスタＴＲ２０１はＮＰＮバイポーラトランジスタとする。ツェナーダイオードＺＤ２０１は、ツェナー電圧２８Ｖのツェナーダイオードとする。ダイオードＤ１０１は出力電圧に応じた耐圧とする。ダイオードＤ１０２は１００Ｖ以上の耐圧とする。電源Ｖ１は２４Ｖ、電源Ｖ２は５．４Ｖとする。電源Ｖ３には、ＦＥＴ  Ｑ１０１を駆動可能な電圧源を接続する。例えば、ＦＥＴ  Ｑ１０１が所謂４Ｖ駆動品であることを想定し、電源Ｖ３を５．４Ｖの電源とする。
【００２７】
コンパレータＣＰ１０１の出力がハイインピーダンスの場合、ＦＥＴ  Ｑ１０１のゲート・ソース間には、電源Ｖ３を抵抗Ｒ１０１、Ｒ２０１、Ｒ１０２によって分圧した値（約５．２Ｖ）が印加される。するとＦＥＴ  Ｑ１０１はオンになり、トランスＴ１０１に励磁電流を流す。トランスＴ１０１は１次巻線と２次巻線とを有するトランスであり、その巻線比は昇圧のために例えば８４：２７００になっている。さらにトランスＴ１０１の１次巻線は中間タップを有しており、１次巻線を流れる電流はＦＥＴ  Ｑ１０１がオンのとき、Ｖ１→Ｒ１０７→Ｔ１０１→Ｑ１０１→Ｒ２０４の順で流れる。抵抗Ｒ２０４の両端には電流に応じて電圧が生じ、抵抗Ｒ２０４の両端に生じた電圧が、トランジスタＴＲ２０１のベース・エミッタ間電圧を上回ったときにトランジスタＴＲ２０１がオンになる。図２の回路で言えば、抵抗Ｒ２０４が１Ωなので、トランジスタＴＲ２０１のベース・エミッタ間電圧を０．６Ｖとすると、オームの法則により、抵抗Ｒ２０４を６００ｍＡの電流が流れたときにトランジスタＴＲ２０１がオンとなる。トランジスタＴＲ２０１のコレクタ端子はＦＥＴ  Ｑ１０１のゲート端子に接続されているので、トランジスタＴＲ２０１がオンになると、ＦＥＴ  Ｑ１０１のゲート電位が低下し、ＦＥＴ  Ｑ１０１がオフとなる。電源Ｖ３、抵抗Ｒ１０１、Ｒ１０２、Ｒ２０１、コンパレータＣＰ１０１は、オン／オフ制御手段として機能する。トランジスタＴＲ２０１は遮断手段として機能する。
【００２８】
ＦＥＴ  Ｑ１０１がオフのとき、Ｔ１０１→Ｃ１０３→Ｄ１０２の順で回生電流が流れる。トランスＴ１０１の２次側の動作としては、ＦＥＴ  Ｑ１０１がオフのときにダイオードＤ１０１がオンとなりＴ１０１→ＧＮＤ→Ｃ１０２→Ｄ１０１の順に電流が流れて出力１には負の高電圧が出力されることになる。一方、ＦＥＴ  Ｑ１０１がオフした直後、ＦＥＴ  Ｑ１０１のドレイン端子には高電圧が生じる。これはトランスＴ１０１の１次巻線を流れる電流が急減したことによる自己誘導起電圧である。このとき生じる電圧値は回路やＦＥＴ  Ｑ１０１の寄生容量によるため一概には言えないが、例えば１００Ｖ近い電圧が生じる。ツェナーダイオードＺＤ２０１のツェナー電圧は２８Ｖである。このため、トランジスタＴＲ２０１のベース・エミッタ間電圧である０．６Ｖに２８Ｖを加えた２８．６Ｖを超えるとツェナーダイオードＺＤ２０１は導通し、トランジスタＴＲ２０１にベース電流を供給する。本来、ＦＥＴ  Ｑ１０１がオフし始めるとドレイン電流が減少するため抵抗Ｒ２０４に生じる電圧も低下してトランジスタＴＲ２０１はすぐにオフしてしまう。しかし、図２の回路では、ツェナーダイオードＺＤ２０１が導通することにより、抵抗Ｒ２０４に生じる電圧が低下してもトランジスタＴＲ２０１はオンし続ける。これによってＦＥＴ  Ｑ１０１はアナログ動作をすることなく、確実にオフすることができる。ツェナーダイオードＺＤ２０１はＦＥＴ  Ｑ１０１のオフ状態を維持する維持手段として機能する。
【００２９】
［回路の動作］
上述したアナログ動作について図３と図４の波形を用いて説明する。図３は、図２の回路図においてツェナーダイオードＺＤ２０１及び抵抗Ｒ２０２が接続されていなかった場合の各波形を示すグラフである。具体的には、図３（ａ）はＦＥＴ  Ｑ１０１ゲート・ソース間電圧の波形を示し、図３（ｂ）はＦＥＴ  Ｑ１０１のドレイン・ソース間電圧の波形を示し、図３（ｃ）は抵抗Ｒ２０４の両端電圧の波形を示す。横軸はいずれも時間を示す。図３（ｂ）には電源１の電圧２４Ｖを破線で示す。図３（ｃ）にはトランジスタＴＲ２０１のベース・エミッタ間電圧０．６Ｖを破線で示す。抵抗Ｒ２０４の両端電圧はＦＥＴ  Ｑ１０１のドレイン電流の動きとほぼ等しい。また、図４は図２そのままの回路（ツェナーダイオードＺＤ２０１及び抵抗Ｒ２０２が接続されている回路）の図３と同じ項目のグラフである。図４（ｂ）にはツェナー電圧２８ＶにトランジスタＴＲ２０１のベース・エミッタ間電圧０．６Ｖを加えた２８．６Ｖを破線で示す。すなわち図３と図４は、ツェナーダイオードＺＤ２０１と抵抗Ｒ２０２の有無の違いによる図２の回路動作の違いを示している。
【００３０】
図２のように抵抗Ｒ２０４、Ｒ２０３、トランジスタＴＲ２０１のような構成を用いて、ＦＥＴ  Ｑ１０１のドレイン電流値が一定の値に達したらＦＥＴ  Ｑ１０１をオフにする回路は、一般にパルス・バイ・パルス回路と呼ばれている。しかし、これらの回路だけでは図３（ｂ）に示すように、ＦＥＴ  Ｑ１０１が電圧を持ったまま大きな電流を流す動作をしてしまい、熱破壊に至るおそれがある。これを本明細書ではアナログ動作と呼んでいる。
【００３１】
図３において区間１はＦＥＴ  Ｑ１０１のゲート・ソース間に電圧が印加され徐々に大きくなり、ＦＥＴ  Ｑ１０１がオンする過程の区間である。タイミングｔ１１でＦＥＴ  Ｑ１０１がオンし、区間１から区間２に移行する。区間２はＦＥＴ  Ｑ１０１がオンしている状態である。区間２ではＦＥＴ  Ｑ１０１のドレイン電流が増加を続け、抵抗Ｒ２０４の両端電圧が上昇する。タイミングｔ１２で抵抗Ｒ２０４の両端電圧が０．６Ｖを超え、トランジスタＴＲ２０１がオンし、区間２から区間３に移行する。タイミングｔ１２で抵抗Ｒ２０４の両端電圧が約０．６Ｖに達してトランジスタＴＲ２０１がオンになると、ＦＥＴ  Ｑ１０１がオフになる。しかし、トランジスタＴＲ２０１がＦＥＴ  Ｑ１０１のゲート・ソース間電圧を低下させる過程でＦＥＴ  Ｑ１０１のドレイン電流が減少するため、トランジスタＴＲ２０１がオフに転じ、ＦＥＴ  Ｑ１０１のゲート・ドレイン電圧を引き込まなくなってしまう。するとＦＥＴ  Ｑ１０１のドレイン電流は再び上昇しようとするが、ドレイン電流が上昇するとトランジスタＴＲ２０１が再度オンに転じ、ＦＥＴ  Ｑ１０１のゲート・ドレイン電圧を低下させ、ドレイン電流が低下する。区間３において、トランジスタＴＲ２０１は、抵抗Ｒ２０４の両端電圧が０．６Ｖ以上になるとオンし、０．６Ｖ未満になるとオフする。区間３では、このような発振動作が繰り返され、ＦＥＴ  Ｑ１０１のドレイン電流は最終的にトランジスタＴＲ２０１の直流電流増幅率やＦＥＴ  Ｑ１０１のゲート閾値電圧で決まる値で安定する。このとき、ＦＥＴ  Ｑ１０１は、図３（ｂ）の区間３にみられるようにドレイン・ソース間電圧に高い電圧（２４Ｖ近傍）を持ちながらドレイン電流を流すことになるので大きな損失が発生し、発熱して破壊に至るおそれがある。
【００３２】
一方、実施例１の図４においては、区間３以降の区間４においてＦＥＴ  Ｑ１０１のゲート・ソース間電圧を０Ｖに落とすことができている。ＦＥＴ  Ｑ１０１がオフになり始めてドレイン・ソース間電圧が２８．６Ｖを超えたタイミングｔ１３で、ツェナーダイオードＺＤ２０１を通る経路でトランジスタＴＲ２０１のベース端子に電流が供給される。このため、抵抗Ｒ２０４の両端電圧が低下してもトランジスタＴＲ２０１をオンし続けることができる。このように区間３に移行した後も、ＦＥＴ  Ｑ１０１を確実にオフすることができ（図４（ａ））、抵抗Ｒ２０４の両端電圧も０Ｖになる（図４（ｃ））。タイミングｔ１３で区間３から移行した区間４は、ＦＥＴ  Ｑ１０１のドレイン・ソース間電圧が２８．６Ｖ以上となった領域であり、この間は上述の通りツェナーダイオードＺＤ２０１を経由して流れる電流によってトランジスタＴＲ２０１をオンし続ける。タイミングｔ１４でＦＥＴ  Ｑ１０１のドレイン・ソース間電圧が２８．６Ｖを下回るとトランジスタＴＲ２０１もオフになり、タイミングｔ１４で区間４から移行した区間５では、再びＦＥＴ  Ｑ１０１のゲート・ソース間電圧が上昇を始める。このように自己誘導起電力による電圧上昇を利用して、スイッチング素子であるＦＥＴ  Ｑ１０１のオフ状態を確実に継続させることでＦＥＴ  Ｑ１０１のアナログ動作を防ぎ、自励発振を行うことが本発明の特徴である。
【００３３】
なお、図４（ｃ）でタイミングｔ１５からタイミングｔ１６まで抵抗Ｒ２０４の両端電圧は負の値となり、例えば−０．３Ｖまで低下する。ＦＥＴ  Ｑ１０１は寄生ダイオード（不図示）を有し、ＦＥＴ  Ｑ１０１がオフしている状態でも寄生ダイオードを介してソース端子からドレイン端子に回生電流が流れる。このため、抵抗Ｒ２０４にはＧＮＤ側から電圧降下が発生し、この区間において負の電圧値となる。なお、抵抗Ｒ２０４が−０．３Ｖまで低下しているが、この値はトランスＴ１０１のインダクタンスや抵抗Ｒ２０４の抵抗値に応じて決まる値であり、この値に限定されない。
【００３４】
なお、出力電圧を一定に保つ制御は図６で説明した回路と基本的に変わらない。図２において、入力２に対し制御部１５０（ＣＰＵ）から出力電圧の目標電圧に応じたＰＷＭ信号を入力し、出力１からの出力電圧を分圧した電圧をコンパレータＣＰ１０１によって比較する。出力１からの出力電圧が目標電圧を超えている場合には、ＦＥＴ  Ｑ１０１のゲート・ソース間電圧を低下させることで自励発振を停止する。逆に、出力１からの出力電圧が目標電圧以下である場合には、コンパレータＣＰ１０１の出力がハイインピーダンスになることで自励発振が行われ、出力１からの出力電圧が（絶対値として）増加する。
【００３５】
実施例１のメリットは２つある。１つは従来例では入力１と入力２というように２つの入力を必要としていたＣＰＵのポート数を削減できることである。もう１つはＦＥＴ  Ｑ１０１の部品としての選択肢が広がることである。課題で述べたように、ＦＥＴ  Ｑ１０１に使用するようなある程度高耐圧のＭＯＳＦＥＴは駆動電圧が４Ｖ以上のものが多く、３．３Ｖ以下の電圧で駆動できるものは少ない。しかし、実施例１では、ＦＥＴ  Ｑ１０１の駆動電圧はＣＰＵのポートに接続されないため、４Ｖ駆動品でも１０Ｖ駆動品でも使用可能となる。そのため使用できるＭＯＳＦＥＴの選択肢が広がり、コストやスペックやパッケージの最適化を行うことが可能となる。
【００３６】
実施例１は自励発振回路であるため、電源が印加されていれば発振し、出力１から出力電圧を生成し続ける。発振を停止させるためには入力２に加える目標電圧に対応するＰＷＭ信号を調整し、コンパレータＣＰ１０１が常にＦＥＴ  Ｑ１０１のゲート・ソース間電圧を落とし続けるようにすればよい。例えば、電源Ｖ２が５．４ＶであればコンパレータＣＰ１０１の反転入力端子に入力される電圧が５．４Ｖ以上になるようにすればよい。また例えば、入力２がＣＰＵに接続されていて３．３Ｖまでしか出せないような場合には、逆に電源Ｖ２を３．３Ｖにすればよい。出力１に負荷として抵抗体が接続されればコンパレータＣＰ１０１の非反転入力端子に印加される電圧は電源Ｖ２を抵抗Ｒ１０４と抵抗Ｒ１０５及び負荷抵抗とで分圧した値になるため、必ず３．３Ｖより低い値になる。したがってこの場合でも自励発振を止めることができる。又は最初から電源Ｖ２の値を入力２の電圧よりも低い値、例えば３Ｖ等にしておくのもよい。ただし、この場合は出力電圧の目標電圧の可変範囲が３Ｖから０Ｖの間になるため、５．４Ｖや３．０Ｖを使用する場合より分解能は低くなる。
【００３７】
以上、実施例１によれば、簡易で低コストの回路構成のまま必要とするＣＰＵのポート数を削減できると共に、ＣＰＵの電源電圧にかかわらずスイッチング素子を選択することができる。
【実施例２】
【００３８】
［電源装置の回路の説明］
実施例２の回路図を図５に示す。図５は図２からツェナーダイオードＺＤ２０１及び抵抗Ｒ２０２を削除し、抵抗Ｒ３０１を加え、トランジスタＴＲ２０１のコレクタ端子の接続先を変更したものである。図２と同じ構成には同じ符号を付し説明を省略する。具体的には、２次側の電圧を抵抗Ｒ１０５及び抵抗Ｒ３０１を介してコンパレータＣＰ１０１の非反転入力端子に入力している。また、トランジスタＴＲ２０１のコレクタ端子は、抵抗Ｒ１０５と抵抗Ｒ３０１との間に接続されている。入力２、電源Ｖ２、電源Ｖ３に加える電圧や信号は実施例１と同様である。実施例２ではトランジスタＴＲ２０１がオンになると、コンパレータＣＰ１０１の非反転入力端子の電圧を低下させる。するとコンパレータＣＰ１０１では、反転入力端子の電圧が非反転入力端子の電圧を上回る、言い換えれば出力１の出力電圧（の絶対値）が目標電圧を上回ったように見えるため、コンパレータＣＰ１０１の出力はローレベルとなる。これにより、コンパレータＣＰ１０１はＦＥＴ  Ｑ１０１のゲート・ソース間電圧を低下させる。これによってＦＥＴ  Ｑ１０１のオフが始まり、抵抗Ｒ２０４の両端電圧が低下してトランジスタＴＲ２０１はオフに転じる。ところが、コンデンサＣ１０４の存在によってコンパレータＣＰ１０１の非反転入力端子の電圧はすぐに回復せず、一定時間、反転入力端子の方が低い状態（出力１の出力電圧が目標電圧を上回ったように見える状態）が継続する。これによりＦＥＴ  Ｑ１０１がオフ状態である時間が一定時間確保され、実施例１と同様にＦＥＴ  Ｑ１０１を確実にオフすることができる。コンデンサＣ１０４は、維持手段として機能する。ここで、一定時間は、抵抗Ｒ１０４、Ｒ１０５の抵抗値とコンデンサＣ１０４の容量とによって決定される時定数により決定される。
【００３９】
実施例２の更なるメリットは、部品点数が少なくなったことによりコストダウン・サイズダウンを実現できることである。なお、ＦＥＴ  Ｑ１０１がオフである時間がコンデンサＣ１０４による時定数で決まるため、部品のばらつきを受けるおそれがある。また、オフ時間を必要最低限の値に決定する際に精度よく決定することが難しい場合がある。ＦＥＴ  Ｑ１０１のオフ時間を十分に取れなければＦＥＴ  Ｑ１０１が熱破壊に至るおそれがある場合には、オフ時間は長めにとる必要がある。一方で、オフ時間を長くすればするほど発振周波数が低くなるため、出力１から出力することができる電力が低下することになる。したがって実施例１と実施例２の使い分けは、出力能力を優先する場合には実施例１の回路構成を採用し、低コストと省面積を優先する場合には実施例２の回路構成を採用すればよい。
【００４０】
以上、実施例２によれば、簡易で低コストの回路構成のまま必要とするＣＰＵのポート数を削減できると共に、ＣＰＵの電源電圧にかかわらずスイッチング素子を選択することができる。
【符号の説明】
【００４１】
ＣＰ１０１          コンパレータ
Ｑ１０１            ＦＥＴ
Ｒ２０２、Ｒ２０４  抵抗
Ｔ１０１            トランス
ＴＲ２０１          トランジスタ
ＺＤ２０１          ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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