(57)【要約】      （修正有）【課題】高い逆降伏電圧と同時に優れたダイナミックロバスト性を示すインバースダイオードデバイスを提供する。【解決手段】新規の４端子のパッケージされた半導体デバイスは、４００ボルトのＤＣ出力ＰＦＣブーストコンバータ回路に特に有用である。パッケージ本体内でＮＦＥＴダイ及びファストインバースダイオードダイは、ＮＦＥＴの底側ドレイン電極がダイ取り付けタブを介してインバースダイオードの底側Ｐ型アノード領域に電気的に結合されるように実装されている。第１の端子はダイ取り付けタブに結合されている。第２の端子はＮＦＥＴダイのゲートに結合されている。第３の端子はＮＦＥＴダイのソースに結合されている。第４の端子はファストインバースダイオードダイの上側カソード電極に結合されている。【選択図】図５
2019075548.tif 000002
【特許請求の範囲】
【請求項１】
第１のパッケージ端子と、
前記第１のパッケージ端子に結合されている、ダイ取り付けタブと、
Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイであって、前記ＮＦＥＴダイは、上側ゲート電極と、上側ソース電極と、底側ドレイン電極を有し、前記底側ドレイン電極は前記ダイ取り付けタブに実装されている、ＮＦＥＴダイと、
インバースダイオードダイであって、前記インバースダイオードダイは、
前記インバースダイオードダイの半導体底面から上方に広がって、前記インバースダイオードダイの周側縁に向かって横向きに外側方向にも広がっている、底側Ｐ型シリコン領域と、
前記底側Ｐ型シリコン領域上に配置されるＮ−型シリコン領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は、前記底側Ｐ型シリコン領域と接し、それによってＰ型アイソレーション構造を形成し、また、前記Ｐ型シリコン周側壁は、前記Ｎ−型シリコン領域を側方から取り囲み、前記Ｎ−型シリコン領域を前記インバースダイオ−ドダイの前記周側縁から分離している、Ｐ型シリコン周側壁領域と、
前記Ｎ＋型コンタクト領域及び前記Ｐ＋型電荷キャリア取出領域上に配置される上側カソード電極と、
前記インバースダイオードダイの前記半導体底面に配置されている底側アノード電極であって、前記底側アノード電極は前記ダイ取り付けタブに実装されている、底側アノード電極と、を含むインバースダイオードと、
前記ＮＦＥＴダイの前記上側ゲート電極に結合されている第２のパッケージ端子と、
前記ＮＦＥＴダイの前記上側ソース電極に結合されている第３のパッケージ端子と、
前記インバースダイオードダイの前記上側カソード電極に結合している第４のパッケージ端子と、
前記第１パッケージ端子及びダイ取り付けタブの前記ダイ取り付けタブ部分上の、前記ＮＦＥＴダイ及び前記インバースダイオードダイを封止する量の封止剤と、を含むパッケージされた半導体デバイス。
【請求項２】
前記インバースダイオードダイは、４５０ボルトの静的な逆阻止状態において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）を有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項３】
前記第１のパッケージ端子は前記ダイ取り付けタブの拡張であり、前記第１のパッケージ端子及び前記ダイ取り付けタブは、スタンプされた金属の単片のうちの２つの部分である、請求項１に記載のパッケージされた半導体デバイス。
【請求項４】
前記第１のパッケージ端子は前記ダイ取り付けタブに接着されている、請求項１に記載のパッケージされた半導体デバイス。
【請求項５】
前記第１のパッケージ端子はボンドワイヤを介して前記ダイ取り付けタブに結合されている、請求項１に記載のパッケージされた半導体デバイス。
【請求項６】
前記パッケージされた半導体デバイスは４つ以下のパッケージ端子を有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項７】
前記インバースダイオードダイは、
１）１０アンペアの高電流順方向伝導状態において１．５未満の低い順方向電圧降下（Ｖｆ）と、
２）前記インバースダイオードが前記高電流順方向電流状態から１００ボルトの逆電圧状態に切り替わるとき、５アンペア未満のピーク逆回復電流（Ｉｒｒ）と、
３）少なくとも５５０ボルトの逆降伏電圧（Ｖｂｒ）耐性と、
４）４５０ボルトの静的な逆阻止状態において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）と、を全て有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項８】
前記ＮＦＥＴ第は少なくとも５５０ボルトの降伏電圧（ＢＶＤＳＳ）を有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項９】
第１のパッケージ端子と、
ダイ取り付けタブであって、前記ダイ取り付けタブは前記第１のパッケージ端子と結合されている、ダイ取り付けタブと、
Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイであって、前記ＮＦＥＴダイは上側ゲート電極と、上側ソース電極と、前記ダイ取り付けタブに実装されている底側ドレイン電極と、を有し、前記底側ドレイン電極は前記ダイ取り付けタブに実装されている、ＮＦＥＴダイと、
インバースダイオードダイであって、前記インバースダイオードダイは、上側カソード電極と、底部型Ｐ型シリコン領域と、底側アノード電極とを有し、前記底側アノード電極は前記ダイ取り付けタブに実装されており、前記取り付けタブは前記ＮＦＥＴの前記底側ドレイン電極を前記インバースダイオードダイの前記底側アノード電極に電気的に結合させる、インバースダイオードダイと、
前記ＮＦＥＴダイの前記上側ゲート電極に結合されている第２のパッケージ端子と、
前記ＮＦＥＴダイの前記上側ソース電極に結合されている第３のパッケージ端子と、
前記インバースダイオードダイの前記上側カソード電極に結合している第４のパッケージ端子と、
前記第１のパッケージ端子及びダイ取り付けタブの前記ダイ取り付けタブ部分上の、前記ＮＦＥＴダイ及び前記インバースダイオードダイを封止する量の封止剤と、を含むパッケージされた半導体デバイス。
【請求項１０】
前記第１のパッケージ端子は前記ダイ取り付けタブの拡張であり、前記第１のパッケージ端子及び前記ダイ取り付けタブはスタンプされた金属の単片のうちの２つの部分である、請求項９に記載されたパッケージされた半導体デバイス。
【請求項１１】
前記第１のパッケージ端子は前記ダイ取り付けタブに接着されている、請求項９に記載のパッケージされた半導体デバイス。
【請求項１２】
前記第１のパッケージ端子はボンドワイヤを介して前記ダイ取り付けタブに結合されている、請求項９に記載のパッケージされた半導体デバイス。
【請求項１３】
前記インバースダイオードダイは半導体上面を有し、前記インバースダイオードダイは、
前記半導体上面からＮ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域であって、前記上側カソード電極は前記Ｐ＋型電荷キャリア取出領域とＮ＋型コンタクト領域の両方に結合されている、Ｎ＋型コンタクト領域と、をさらに含む請求項９に記載のパッケージされた半導体デバイス。
【請求項１４】
前記インバースダイオードダイは４５０ボルトの静的な逆阻止状況において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）を有する、請求項９に記載のパッケージされた半導体デバイス。
【請求項１５】
前記インバースダイオードダイは、
１）１０アンペアの高電流順方向伝導状態において１．５ボルト未満の低い順方向電圧降下（Ｖｆ）と、
２）前記インバースダイオードダイが前記高電流順方向電流状態から１００ボルトの逆電圧状態に切り替わるときの、５アンペア未満のピーク逆回復電流（Ｉｒｒ）と、
３）少なくとも５５０ボルトの逆降伏電圧（Ｖｂｒ）耐性と、
４）４５０ボルトの静的な逆阻止状態において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）と、を全て有する、請求項９に記載のパッケージされた半導体デバイス。
【請求項１６】
前記パッケージされた半導体デバイスは４つ以下のパッケージ端子を有する、請求項９に記載のパッケージされた半導体デバイス。
【請求項１７】
第１のパッケージ端子と、
導電性表面を有する基板であって、前記導電性表面は前記第１のパッケージ端子に結合されている、導電性表面を有する基板と、
Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイであって、前記ＮＦＥＴダイは上側ゲート電極と、上側ソース電極と、底側ドレイン電極とを有し、前記底側ドレイン電極は前記基板に実装されている、ＮＦＥＴダイと、
順方向電圧状態において電流を伝導させ、逆電圧状態において電流の流れを阻止する手段であって、前記手段は上側金属電極と底側金属電極とを有し、前記底側金属電極は前記基板に実装されており、前記手段は、
１）１０アンペアの順方向伝導状態において１．５ボルト未満の順方向電圧降下で順方向電流を伝導させるため、
２）５アンペア以上の逆回復電流を伝導させることなしに、前記順方向伝導状態から１００ボルトの逆電圧状態に切り替えるため、
３）逆降伏に陥ることなく、少なくとも５５０ボルトの逆電圧に耐えるため、および
４）１００マイクロアンペア以上の逆漏れ電流を伝導させることなしに、４５０ボルトの静的な逆阻止状態に耐えるため、である手段と、
前記ＮＦＥＴダイの前記上側ゲート電極に結合されている第２のパッケージ端子と、
前記ＮＦＥＴダイの前記上側ソース電極に結合されている第３のパッケージ端子と、
前記手段の前記上側金属電極に結合されている第４のパッケージ端子と、
前記基板上の前記ＮＦＥＴ第及び前記手段を封止する量の封止剤と、を含むパッケージされた半導体デバイス。
【請求項１８】
前記第１のパッケージ端子は前記基板の拡張であり、前記第１のパッケージ端子及び前記基板はスタンプされた金属の単片のうちの２つの部分である、請求項１７に記載のパッケージされた半導体デバイス。
【請求項１９】
前記第１のパッケージ端子は前記基板に接着されている、請求項１７に記載のパッケージされた半導体デバイス。
【請求項２０】
前記第１のパッケージ端子はボンドワイヤを介して前記基板に結合されている、請求項１７に記載のパッケージされた半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
記載される実施形態は、インバースダイオードデバイス(inverse diode devices)及び関連する方法に関する。
【背景技術】
【０００２】
高い逆降伏電圧特性(reverse breakdown voltage capabilities)を有する、商業的に利用可能なパワーダイオードのほとんど全ての種類は、Ｎ−型底側カソードも有する。まれな例外として、イクシス社、カルフォルニア州、ミルピタス、バックアイドライブ１５９０、から商業的に利用可能な、いわゆる「インバースダイオード」又は「リバースダイオード(reverse diode)」がある。これらの普通ではないダイオードは、Ｐ型周側壁拡散領域だけではなく底側Ｐ型アノード領域も含む、Ｐ型アイソレーション構造(P type isolation structures)を有する。これらの普通ではないダイオードは、他種のダイオードと比較して、いくつかの優れた特性を有する。例えば、それらは、高い逆降伏電圧を有し得る一方で、同時に優れたダイナミックロバスト性を示す。このインバースダイオード構造を新しい用途領域に拡張する方法が求められている。
【発明の概要】
【０００３】
新規の４端子のパッケージされた半導体デバイスは、第１のパッケージ端子Ｔ１、第２のパッケージ端子Ｔ２、第３のパッケージ端子Ｔ３、第４のパッケージ端子Ｔ４、及びパッケージ本体を有する。パッケージ本体内にダイ取り付けタブ（又はチップ取り付けタブ：die attach tab）、Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイ、及び新規のファストリカバリインバースダイオードデバイスダイがある。ＮＦＥＴダイ及びファストリカバリインバースダイオードダイは、ＮＦＥＴダイの底側ドレイン電極がダイ取り付けタブを介してインバースダイオードダイの底側Ｐ型アノード領域に電気的に結合されるように、パッケージ本体内のダイ取り付けタブに実装される。ＮＦＥＴダイ、ファストリカバリインバースダイオードダイ、及びダイ取り付けタブは、典型的に多量の射出成型された封止剤で外側が被覆される。第１のパッケージ端子Ｔ１は、ダイ取り付けタブに、又はその一部に結合される。第２のパッケージ端子Ｔ２は、ＮＦＥＴダイの上側ゲート電極に結合される。第３のパッケージ端子Ｔ３は、ＮＦＥＴダイの上側ソース電極に結合される。第４のパッケージ端子Ｔ４は、インバースダイオードダイの上側カソード電極に結合される。
【０００４】
ファストリカバリインバースダイオードダイは、そのアノードがダイの底側にあって、Ｐ型領域であり、それはＰ型アイソレーション構造を有する、「インバースダイオード」である。Ｐ型アイソレーション構造は、ダイの中央活性領域を４つのダイの側端及びダイの半導体底面から単離及び分離する。また、ファストリカバリインバースダイオードダイは以下の特性の全てを有する：１）１０アンペアの高電流順方向伝導状態における１．５ボルト未満の低い順方向電圧降下（Ｖｆ）、２）インバースダイオードダイが高電流順方向電流状態から−１００ボルトの逆電圧状態に切り替わるときに５アンペア未満であるピーク逆回復電流（Ｉｒｒ）、３）少なくとも５５０ボルトの逆降伏電圧（Ｖｂｒ）の耐性、及び４）４５０ボルトの静的逆阻止状態における１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）。ＮＦＥＴダイは、少なくとも６００ボルトの降伏電圧（ＢＶＤＳＳ）を有するプレーナ型Ｎ−チャネルパワーＭＯＳＦＥＴである。新規のパッケージされた半導体デバイスは、４００ボルトのＤＣ出力電圧のＰＦＣ（力率改善回路：Power Factor Correction）ブーストインバータ回路で使用されるとき、特に有利であり、便利である。
【０００５】
さらなる詳細及び実施形態及び方法は、以下の詳細な説明で記載される。この概要は本発明を規定すると主張していない。本発明は特許請求の範囲によって規定される。
【０００６】
添付の図面では、同様の数字は同様の構成要素を示し、本発明の実施形態を説明する。
【図面の簡単な説明】
【０００７】
【図１】図１は、１つの新規態様に係るパッケージされた半導体デバイスの斜視図である。
【図２】図２は、図１のパッケージされた半導体デバイスの内部の回路を示し、また、どのように図１のパッケージされた半導体デバイスがＰＦＣ・ＡＣ−ＤＣブーストコンバータ回路で使用されるかも示す図である。
【図３】図３は、図１のパッケージされた半導体デバイス内のＮＦＥＴダイの断面側面図である。
【図４】図４は、図３のＮＦＥＴダイの様々な部分の濃度、ドーパント種、構成材料、厚さ及び深さを記載する表である。
【図５】図５は、図１のパッケージされた半導体デバイス内のインバースダイオードダイの断面側面図である。
【図６】図６は、図５のインバースダイオードデバイスダイのＰ＋型電荷キャリア取出領域のトップ−ダウン図である。
【図７】図７は、図５のインバースダイオードデバイスダイの様々な部分の濃度、ドーパント種、構成材料、厚さ及び深さを記載する表である。
【図８】図８は、図５のインバースダイオードデバイスダイの動作特性を記載する表である。
【図９】図９は、順方向伝導状況における図５のインバースダイオードデバイスダイの断面側面図である。
【図１０】図１０は、拡大したときの、図９の一部を示す。
【図１１】図１１は、ダイオードデバイスダイにわたる電圧極性が、順方向伝導状態から逆阻止状態にすばやく切り替わるときの、図５のインバースダイオードデバイスダイの動作を示す、断面側面図である。
【図１２】図１２は、拡大したときの、図１１のインバースダイオードデバイスダイの一部を示す。
【図１３】図１３は、時間Ｔｚｚを示す波形図である。
【発明を実施するための形態】
【０００８】
（詳細な説明）
ここで、本発明の背景の例及びいくつかの実施形態を詳細に参照し、その例を添付の図面に示す。以下の明細書及び特許請求の範囲において、第１の物体が第２の物体の「上に(over)」又は「上に(on)」配置されると言うとき、それは第１の物体が直接第２の物体の上に存在し得るか、又は第１と第２の物体の間に介在物が存在し得ると理解されるべきである。同様に、「上部に(top)」、「上側に(topside)」、「上に(up)」、「上方に(upward)」、「下に(down)」、「下方に(downward)」、「垂直に(vertically)」、「横向きに(laterally)」、「側面に(side)」、「下に(under)」、「裏面に(backside)」、「底部に(bottom)」及び「底側に(bottomside)」などの用語は、本明細書では、記載されている構造の異なる部分の間の相対的な方向を記載するのに使用され、記載されている全体構造は実際に３次元空間の何らかの方向を向き得ると理解されるべきである。明細書において、処理がウェハの底部に行われると記載されるとき、例えば、ドーパントが上方に拡散するように言われているときなど、ウェハはこれらの処理工程中に上下逆さまの方向を向いていてもよく、上部から規則正しく処理されてもよい、と理解される。以下の明細書において、Ｐ型シリコンは、概して、単にＰ型シリコンとして称されてもよく、又はそれがより具体的にＰ＋＋型シリコン、Ｐ＋型シリコン、Ｐ型シリコン、又はＰ−型シリコンとして称されてもよい。Ｐ＋＋、Ｐ＋、Ｐ、Ｐ−の指示子は、おおよそ一般的な意味における、ドーパント濃度の相対的な範囲を指示すること意図する。例えば、Ｐ＋型シリコンとして記載されるシリコンとＰ型シリコンとして記載されるシリコンとの間の濃度範囲が重複してもよい。Ｐ＋型シリコンの底部におけるドーパント濃度範囲は、Ｐ型シリコンの上部のドーパント濃度範囲よりも低くてもよい。また、この特許文献において、（ときどき、より特別にＮ＋型シリコン、Ｎ型シリコン、又はＮ−型シリコンと称することに関して）Ｎ型シリコンを記載する同様の方法が用いられる。
【０００９】
図１は、１つの新規態様に係るパッケージされた半導体デバイス１の斜視図である。パッケージされた半導体デバイス１は、パッケージ本体部分２、第１のパッケージ端子Ｔ１・３、第２のパッケージ端子Ｔ２・４、第３のパッケージ端子Ｔ３・５、及び第４のパッケージ端子Ｔ４・６を含む。本体部分２は、ダイ取り付けタブ７、Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイ８、ファストリカバリインバースダイオードダイ９、ボンドワイヤ１０〜１６、及び多量の射出成型封止剤１７を含む。多量の射出成型プラスチック封止剤１７は、ＮＦＥＴダイ９及びファストリカバリインバースダイオードダイ９、ボンドワイヤ１０−１６、及びダイ取り付けタブ７、の外側を被覆し、封止する。この例では、第１のパッケージ端子Ｔ１は、実質的にはダイ取り付けタブ７の拡張である。第１のパッケージ端子Ｔ１及びダイ取り付けタブ７は、スタンプされた銅シートの同じ単一片の一部である。これらの端子の金属はリードフレームの金属であり、封止剤を用いた外側被覆又は射出成型（例えば、射出成型されたポリマー樹脂）は、従来の半導体デバイス射出成型パッケージングプロセスで実施されたものである。
【００１０】
図２はパッケージされた半導体デバイス１の内部の回路を示す図である。図２はまた、パッケージされた半導体デバイス１がどのように４００ボルトの出力電圧のＰＦＣ・ＡＣ−ＤＣブーストコンバータ１８で使用されるかも示す。ＮＦＥＴダイ８は上側ゲート電極及びボンドパッド１９、上側ソース電極及びボンドパッド２０、並びに底側ドレイン電極及びボンドパッド２１を有する。ファストリカバリインバースダイオードダイ９は、上側カソード電極及びボンドパッド２２、並びに底側アノード電極及びボンドパッド２３を有する。ＮＦＥＴダイ８の上側ゲート電極１９は、ボンドワイヤ１０によってパッケージ端子Ｔ２に結合される。ＮＦＥＴダイ８の上側ソース電極２０は、ボンドワイヤ１１〜１３によってパッケージ端子Ｔ３に結合される。インバースダイオードダイ９の上側カソード電極２２は、ボンドワイヤ１４〜１６によって第４
端子Ｔ４に結合される。重要なことに、ダイ取り付けタブ７によりＮＦＥＴダイ８の底側ドレイン電極２１をインバースダイオードダイ９の底側アノード端子２３に電気的に結合するように、ＮＦＥＴダイ８の底側ドレイン電極２１及びインバースダイオードダイ９の底側アノード端子２３は両方ともダイ取り付けタブ７上に実装される。ＮＦＥＴダイ８及びインバースダイオードダイ９は、例えば、ダイ取り付けタブ７に直接半田付けされてもよい。
【００１１】
図２のＰＦＣ・ＡＣ−ＤＣブーストコンバータ１８は２つの入力端子２４及び２５、並びに２つの出力端子２６及び２７を有する。ブーストコンバータ１８は、ＡＣ電源２８から２４０ボルトのＡＣ・ＲＭＳ正弦波入力供給電圧を入力端子２４及び２５に受け取る。ブーストコンバータ１８は、４００ボルトのＤＣ電圧を出力端子２６及び２７に出力する。ブーストコンバータ１８は、図２に示すように全て相互接続された、４つのダイオード２９〜３２、インダクタ３３、パッケージされた半導体デバイス１、制御回路３４、及び出力キャパシタ３５、を含むフルブリッジ整流器を含んでいる。ブーストコンバータ１８の製造は、新規のパッケージされた半導体デバイス１の存在により容易になる。
【００１２】
ＮＦＥＴダイ８は、少なくとも６００ボルトの降伏電圧（ＢＶＤＳＳ）を有するＮ−チャネルプレーナ型パワー電界効果トランジスタである。インバースダイオードダイ９は、そのアノードがダイ（又はチップ：die）の底側にあり、かつＰ型領域であり、それはＰ型アイソレーション構造を有する、いわゆる「インバースダイオード」である。このＰ型アイソレーション構造は、４つのダイの側端及びダイの底部表面から、ダイの中央活性領域を単離及び分離する。インバースダイオードダイ９はまた、以下の性能も全て有する：１）１０アンペアの高電流順方向伝導状態における１．５ボルト未満の低い順方向電圧降下（Ｖｆ）、２）インバースダイオードダイが高電流順方向電流状態から−１００ボルトの逆電圧状態に切り替わるとき、５アンペア未満のピーク逆回復電流（Ｉｒｒ）、３）少なくとも５５０ボルトの逆降伏電圧（Ｖｂｒ）の耐性、及び４）４５０ボルトの静的逆阻止状態における１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）。一例では、インバースダイオードダイ９は、電子照射、又は重金属原子の含有、又は水素又はヘリウムイオン注入、又はいわゆる「ライフタイムキラー」の含有、などによって、ダイのシリコン材料に余分な再結合中心が導入されることなしに、これらの性能特性を達成する。
【００１３】
図３は、ＮＦＥＴダイ９の断面側面図である。Ｎ−型ドリフト領域３６はＮ＋＋型シリコン基板の、層及び領域３７上に配置される。デバイスのＰボディは、より多くドープされたＰ＋型ボディ領域３９だけでなく、Ｐ型ボディ領域部分３８も含む。符号４０はＮ＋型ソース領域４１を識別する。符号４２はＮ型ＪＦＥＴ領域を識別する。符号４３はＮ＋型ポリシリコンゲートを識別する。このゲートは、ゲート酸化膜４５によって上部半導体４４から分離される。追加の酸化膜４６はゲート上に配置される。底側ドレイン電極２１は半導体底面４７に配置される。上側ソース電極２０は酸化膜４６上に配置される。上側ゲート金属電極１９は特定の断面図に存在せず、そのため図示されない。
【００１４】
図４は、ＮＦＥＴダイ９の様々な部分の濃度、ドーパント種、構成材料、厚さ及び深さを記載する表である。
【００１５】
図５はインバースダイオードダイ９の断面側面図である。ダイ１は、長方形の上部表面、長方形の底部表面、及び４つの周側縁を有する。側端４８及び４９の２つは図５の断面側面図中に示される。より詳細には、底側Ｐ−型シリコン領域５０は、ダイの平坦な半導体底面５１から上方に広がって、ダイの全ての４つの周側縁に向かって横向きに外側方向にも広がっている。Ｎ−型シリコン領域５２は、図５に示すように、底側Ｐ−型シリコン領域５０上に配置される。このＮ−型シリコン領域５２は、Ｎ−ドリフト領域とも称されるが、底側Ｐ−型シリコン領域５０と同じバルクウェハ材料からなる。ダイオードの主なＰＮ接合は底側Ｐ−型シリコン領域５０の上部とＮ−型シリコン領域５２の底部との間の接合であるので、Ｎ−型シリコン領域５２はインバースダイオードのカソードである。Ｎ型空乏停止領域５３は、半導体上面５４から下向きにＮ−型シリコン領域５２まで下向きに広がっている。Ｎ＋型コンタクト領域は、図示されるように、半導体上面５４から下向きにＮ型空乏停止領域５３まで下向きに広がっている。図５に示される特定の断面図中に、３つのＮ＋型コンタクト領域５５〜５７がある。また、リング状Ｎ＋型空乏停止領域５８もある。新規Ｐ＋型電荷キャリア取出領域５９は、図示されるように、半導体上面５４から下向きにＮ型空乏停止領域５３まで下向きに広がっている。
【００１６】
図６は、Ｐ＋型電荷キャリア取出領域５９及びＮ＋型コンタクト領域５５〜５７、リング状Ｎ＋型空乏停止領域５８、並びにＮ型空乏停止領域５３のトップ−ダウン図である。図６のトップ−ダウン図は、ダイの半導体上面の上を見下ろした図である。図５の断面図は、図６の断面の線Ａ−Ａ’に沿っている。図６のトップ−ダウン図から見られるように、９つのＮ＋型コンタクト領域は、行と列の２次元配列に配置される。９つのＮ＋型コンタクト領域の各々は、Ｐ＋型電荷キャリア取出領域５９のＰ＋型シリコンによって、側方から囲まれる。リング状Ｎ＋型空乏停止領域５８は、Ｐ＋型電荷キャリア取出領域５９の外周に広がっている。９つのＮ＋型コンタクト領域の深さ、リング状Ｎ＋型空乏停止領域の深さ、及びＰ＋型電荷キャリア取出領域の深さは同様である。この例では、これらの深さは約０.４ミクロン〜約０．６ミクロンの範囲にある。Ｎ型空乏停止領域５３の深さは、約１．６ミクロンであり、この距離はＮ−型領域５２の上部からＰ＋型電荷キャリア取出領域５９の底部までで測定される。Ｎ型空乏停止領域５３は、デバイスの所望の最大逆降伏電圧下で（領域５０と５２の間のＰＮ接合からの）主な空乏領域が、Ｐ＋型電荷キャリア取出領域５９の底部とＮ型空乏停止領域５３のＮ型シリコンとの間のＰＮ接合にある空乏領域に達するまで上方には広がらないように、Ｐ＋型電荷キャリア取出領域５９よりも十分に薄く作られる。Ｐ＋型フローティングフィールドリング６３は、図示されるように、半導体上面５４から下向きにＮ−型シリコン領域５２まで下向きに広がっている。Ｐ＋型フローティングフィールドリング６３は、Ｎ型空乏停止領域５３が位置するダイの中央活性領域の周囲を周辺的に取り囲む。
【００１７】
ダイはまた、それが中央Ｎ−型シリコン領域５２の周囲を取り囲むように、ダイの４つの周側縁から横向きに内側方向に広がっているＰ型シリコン周側壁領域６０も有する。Ｐ型シリコン周側壁領域６０は、底側Ｐ−型シリコン領域５０と接し、その下に広がって、半導体上面５４まで上向きに広がってもいる。Ｐ型周囲領域６０と底側Ｐ−型シリコン領域５０の組み合わせは、いわゆる「Ｐ型アイソレーション構造」（また、「Ｐ型アイソレーション領域」又は「Ｐ型分離拡散構造」又は「Ｐ型分離拡散領域」と呼ばれることもある）を形成する。この構造のＰ型シリコンは、Ｎ−型シリコン領域５２を、底部からの底面だけでなく、両側面から周辺的に完全に囲む。一例では、Ｐ型分離拡散構造は、領域６０を形成するために半導体上面５４から下方にアルミニウムを拡散させることによって、及びＰ型ドーパントを有するウェハの底部にイオン注入し、その後レーザ加熱して領域５０を形成することによってドーパントを活性化させることによって作られる。
【００１８】
様々な適した異なるＰ型分離拡散構造及びそれらの形成方法について追加の情報として、１）Ｋｅｌｂｅｒｌａｕらにより２００５年８月３０日に出願され、「順阻止デバイス及び逆阻止デバイスの製造方法」と題された、米国特許第７，４４２，６３０号、２）Ｎ．Ｚｏｍｍｅｒにより１９９５年７月３１日に出願され、「逆阻止ＩＧＢＴの製造方法」と題された、米国特許第５，６９８，４５４号、３）シュプリンガー社、ベルリン、ハイデルベルク、により公開されたＪ．Ｌｕｔｚらによる「半導体パワーデバイス」の１４６−１４７頁（２０１１年）、４）イクシス社、米国、９５０３５、カルフォルニア州、ミルピタス、により公開された「ダイオードチップ」と題されたデータシート、ＤＷＮ１７−１８、５）Ｗｉｓｏｔｚｋｉらにより２００５年１１月２０日に出願され、「高電圧デバイス用トレンチ分離拡散」と題された、米国特許第９，５９０，０３３号、６）Ｍｏｃｈｉｚｕｋｉらにより１９８０年７月１０日に出願され、「アルミニウム拡散半導体基板を有する半導体デバイスの製造方法」と題された、米国特許第４，３５１，６７７号、７）Ｇｒｅｅｎにより２０００年８月１６日に出願され、「新規の同心周辺区域配列(Arrangement of Concentric Perimeter Zones)を有するサイリスタ」と題された、米国特許第６，５０７，０５０号、８）Ｋｅｌｂｅｒｌａｕらにより２００２年３月１３日に出願され、「順阻止デバイス及び逆阻止デバイス」と題された、米国特許第６，９３６，９０８号、９）Ｎｅｉｄｉｇにより２００５年３月１４日に出願され、「プレーナ技術におけるパワー半導体部品」と題された、米国特許第７，０３０，４２６号、１０）Ｖｅｅｒａｍｍａらにより２００３年８月２７日に出願され、「パワーデバイスのための降伏電圧」と題された、米国特許第８，０９３，６５２号、１１）イクシスセミコンダクター有限会社、ドイツ、Ｄ−６８６２３、ラムパートハイム、エディソン通り１５、による「プレーナ型のＦＲＥＤ、整流ダイオード及びサイリスタチップ」と題された２００４年の記載、１２）Ｗｉｓｏｔｚｋｉらにより２０１２年２月２０日に出願され、「薄化ウェハの凹型側面上のパワーデバイス製造」と題された、米国特許第８，７１６，０６７号、Ｖｅｅｒａｍｍａにより２００６年５月１１日に出願され、「低周波及び高周波用途のための安定なダイオード」と題された、米国特許第８，７１６，７４５号、を参照。以下の文献の各々の全体の主題は本明細書に参照として組み込まれる：１）米国特許第７，４４２，６３０号、２）米国特許第５，６９８，４５４号、３）米国特許第９，５９０，０３３号、４）米国特許第４，３５１，６７７号、５）米国特許第６，５０７，０５０号、６）米国特許第６，９３６，９０８号、７）米国特許第７，０３０，４２６号、８）米国特許第８，０９３，６５２号、９）米国特許第８，７１６，０６７号、１０）米国特許第８，７１６，７４５号。
【００１９】
酸化膜層６１は、図示されるように、半導体上面５４上に直接配置される。酸化膜層６１は、半導体上面のカソードコンタクト部分を側方から囲む。上側金属電極２２は、図示されるように、半導体上面５４のカソードコンタクト部分上に直接配置される。上側金属電極２２は、インバースダイオードデバイスのカソード電極又はカソード端子である。底側金属電極２３は、ダイの半導体底面に直接配置される。底側金属電極２３はダイの側端４８からダイの側端４９まで、半導体底面５１中に広がっている。底側Ｐ−型領域５０だけでなく底側金属電極２３も、上側金属電極２２より幅広い。底側金属電極２３は、インバースダイオードデバイスのアノード電極又はアノード端子である。上側パッシベーション層６２は、パッシベーションが上側金属電極２２の周端と重なり、かつ覆うように、酸化膜層６１上に配置される。半導体底面５１と半導体上面５４との間の全てのシリコン領域は、バルクシリコンウェハ材料である。エピタキシャルシリコン材料はない。
【００２０】
図７は、インバースダイオードデバイスダイ９の様々な部分の、ドーパント濃度、ドーパント種、及び寸法を記載する表である。
【００２１】
図８は、新規Ｐ＋型電荷キャリア取出領域５９を含む、図５のインバースダイオードデバイスダイ９の動作特性を記載する表である。表中のデータは、Ｓｙｎｏｐｓｙｓ  Ｓｅｎｔａｕｒｕｓ  Ｗｏｒｋｂｅｎｃｈ（ＳＷＢ）と呼ばれるデバイスシミュレータを用いて得られた。図５〜７のインバースダイオードの構造は、２−Ｄ  Ｓｅｎｔａｕｒｕｓ  Ｓｔｒｕｃｔｕｒｅ  Ｅｄｉｔｏｒ（ＳＤＥ）を用いて最初に決められた。決められた構造は、次にｗｏｒｋｂｅｎｃｈ  ｔｏｏｌ  ｓｕｉｔｅのデバイスシミュレータ（Ｓｄｅｖｉｃｅ）部分を用いてシミュレートされた。
【００２２】
図９は、順方向バイアス状況におけるインバースダイオードデバイスダイ９の動作を示す断面図である。図１０は、拡大したときにおける、図９のダイの一部を示す。順方向バイアス状態において、電流は、底部のアノード電極２３から、デバイスを通って上に、上部のカソード電極２２から外へ流れる。この時間の間、領域５２及び５３において高濃度の電荷キャリアが存在する。これは、高濃度の電子及び高濃度の正孔を含む。デバイスにわたる電圧極性が逆阻止状態に素早く反転されるとき、これらの領域５２及び５３における多数の電子及び正孔は、ダイオードが阻止電流の流れを開始し得る前に、どうにかして除去されなければならない。これらの電荷キャリアのいくつかは、電子及び正孔の再結合に起因して除去できるが、一方で、その他は逆回復電流Ｉｒｒの形でダイオードダイから電荷キャリアが流れ出すことによって除去できる。この逆回復電流のピーク値を低減するために、順方向バイアス状態の間、領域５２及び５３における電荷キャリア濃度は、インバースダイオードデバイスダイ９中で低減される。順方向バイアス状態において、空乏領域６４はＰ＋型電荷キャリア取出領域５９とＮ型空乏停止領域５３との間の境界線に存在する。この空乏領域６４は、図１０に示される。空乏領域６４により、空乏領域にわたる電界６５が生じる。この電界６５の方向は矢印６５によって示される。空乏領域６４の境界に、又はその近くに発生した正孔は、この局在電荷取出電界に起因して、矢印６５の方向に空乏領域６４を横切って掃き出される(swept)。図１０中の矢印６７は１つのそのような代表的な正孔６８のパスを示す。正孔の取出は、ダイオードがその順方向伝導状態で動作するとき、連続的である。局在電荷取出電界６４による連続的な正孔取出により、順方向バイアス状態におけるダイオードデバイスの領域５２及び５３中の正孔濃度は（Ｐ＋型電荷取出領域がない別の方法で存在するであろう正孔の濃度と比較して）低下する。さらに、その区域で抽出された正孔に対応する、その区域の電子は、放出される傾向がある。電荷の中立は領域５３及び領域５２中で維持され、そのため電子はデバイスの底部から放出される。図１０中の矢印６９は１つのそのような代表的な電子７０のパスを示す。また、この電子の流れは、ダイオードがその順方向伝導状態において動作するときにも連続的である。電子の流れにより、順方向バイアス状態におけるデバイスの領域５３及び５２中の電子の濃度は（Ｐ＋型電荷取出領域がない別の方法で存在するであろう電子の濃度と比較して）低下する。領域５３及び５２中の正孔及び電子の数の低下に付随して、ダイオードが順方向伝導状態から逆電圧状態に素早く切り替わるときにダイオードから除去されるべき電荷キャリアはより少なくなる。
【００２３】
図１１は、ダイオードデバイスが順方向バイアス状態から逆バイアス状態に切り替わるときの、インバースダイオードデバイス９の動作を示す断面図である。図１２は、拡大したときにおける、図１１のインバースダイオードデバイスダイの一部を示す。底側Ｐ−型シリコン領域５０とＮ−型シリコン領域５２との間のＰＮ接合に空乏領域７１がある。ダイオードデバイスにわたるポテンシャルが反転されるとき、空乏領域７１は広がる。それは、下方に広がっているが、それはＮ−シリコン領域中のより低い濃度に起因してはるか上方に広がっている。この空乏領域７１により電界７２が生じる。空乏領域７１の広がり由来の正孔は、底側Ｐ−型シリコン領域５０を通って、アノード電極２３に向かって下方に移動する。図１１中の矢印７３はこれらの正孔のうち代表的な１つのパスを表す。空乏領域７１の広がり由来の電子は、Ｎ−型シリコン領域５２を通って上方に移動する。図１２中の矢印７４はこれらの電子のうち代表的な１つのパスを表す。図１２は、これらの飛び出した電子が、どのようにそれらの通り道上のＮ＋型コンタクト領域を通ってカソード電極２２まで上向きに通るかを示す。空乏領域７１の広がりに起因する電荷キャリアがダイオードデバイスから一旦除去され、及び（順方向バイアス状態における高濃度の電荷キャリアに起因して存在する）領域５２及び５３中の過剰な電荷キャリアが、ダイオードデバイスから一旦除去されると、それから、逆回復電流Ｉｒｒの値が低下し始める。ダイオードデバイスはその後、ここでは動作のうちその「静的な逆阻止状態」として言われる動作を開始する。逆漏れ電流（Ｉｌｋ）と称される、長期間の静的な状態におけるダイオードデバイスにわたる逆極性に起因して流れる逆電流量は、小さい。
【００２４】
ファストリカバリダイオードを作る１つの従来の方法は、そのような電荷キャリアがあるダイオードの領域中に存在する電荷キャリアの寿命を短縮することである。キャリア寿命におけるこの短縮はいわゆる「再結合中心」をダイオードの中央ドリフト領域中のシリコンに導入することによって達成され得る。これらの再結合中心は概して、イオン注入を通してシリコン中の欠陥を形成することによって、及び／又はイオン又は原子をシリコン結晶格子に沈着させることによって、導入される。そのような再結合中心は一般的に、順方向バイアス状態から逆バイアス状態に切り替わる短時間の間、その時間にダイオード中に存在するいくつかの電子と正孔は再結合し得るので、有益である。もしこれらの電子と正孔が再結合する場合、その後それらは逆回復電流の形でダイオードから除去される必要はない。この結果、再結合中心に起因する電子と正孔の再結合は、不要な逆回復電流の値を低減するのに役立つ。しかしながら、この切り替わる時間が過ぎ、ダイオードがその静的な逆阻止状態で動作し始めた後、シリコン格子中のこれらの再結合中心及び欠陥は望ましいものではなく、ダイオードにリークを引き起こし得る。逆漏れ電流は、したがって、再結合中心及びシリコン欠陥が加えられなかった別の方法での逆漏れ電流と比較して増加する。しかしながら、本インバースダイオードデバイスダイ９において、ダイオードデバイスは、電荷キャリア濃度を低減するためにＰ＋型電荷キャリア取出領域５９を使用する。従って、Ｎ−型シリコン領域５２のシリコンはライフタイムキラーである再結合中心を作り出すために注入される必要はなく、又はダメージを受ける必要がない。有利なことに、Ｎ−型シリコン領域５２のシリコンにとどまる、特に追加の、再結合中心、又は「ライフタイムキラー」イオン、又は電荷キャリアトラップ原子はない。従って、インバースダイオードダイ９は、低い逆漏れ電流だけでなく、良好な逆回復特性の両方を示す。
【００２５】
図１３はインバースダイオードデバイスダイ９の切り替わる現象の間のダイオードの電流波形７５を示す波形である。初期には、１０アンペアの順方向電流がダイオードデバイスダイを通って伝導する。この順方向伝導時間の間、ダイオードにわたる順方向電圧降下（Ｖｆ）がある。ダイオードデバイスダイにわたる電圧極性は、その後ダイオードデバイスダイ９が電流の流れを阻止するように素早く切り替わる。時間Ｔｚｚは、ダイオードを通る逆回復電流Ｉｒｒが（順方向伝導状態から逆阻止状態に移行するとき）まず負の電流に落ちたときから、それが再び上昇しゼロ電流に達するまでの時間としてここで定義される。逆回復電流のピーク（Ｉｒｒ（ＰＥＡＫ））はこれらの２つのゼロが時間軸を交差する間で生じる。図１３に示すように、時間Ｔｚｚはこの逆流現象(reverse commutation episode)中に逆電流がゼロを交差する間の時間間隔である。
【００２６】
インバースダイオードデバイスダイ９にエピタキシャルシリコンはない。デバイスの終端領域にエピタキシャルシリコンと酸化膜／パッシベーションとの界面がないため、デバイスの長期動的耐久性(Long term dynamic ruggedness)が改善され得る。この構造を作るために、上側プロセスはＮ−型ウェハ上で行われる。上側のパッシベーション工程後、ウェハはバックグラインドにより薄くされる。Ｐ型ドーパントはウェハの底部の薄くされた側に注入され、Ｐ型ドーパントはレーザ加熱により活性化される。底側の金属化後、ウェハはダイシングされる。従って、デバイス中にエピタキシャルシリコンはない。別の例では、インバースダイオードデバイスダイはエピタキシャルシリコンを実際に有する。出発材料はＰ型ウェハである。Ｎ−型エピタキシャルシリコンはウェハ上に成長する。上側プロセス及び上側パッシベーション後、ウェハはバックグラインドにより薄くされる。底側金属化後、ウェハはダイシングされる。図１のパッケージされた半導体デバイス１のインバースダイオードデバイスダイ９は、それが新規Ｐ＋型電荷キャリア取出領域５９を含む限りは、どちらかの構成からなり得る。
【００２７】
ウェハ薄化の使用により、結果として得られる図５のインバースダイオードデバイスダイ９のＮ−型領域５２の厚さは２８ミクロンに減少し、この距離は底側Ｐ−型領域５０の上部からＮ型空乏停止領域５３の底部までで測定される。Ｎ型空乏停止領域５３の厚さは１.６ミクロンであり、この距離は、Ｎ−型領域５２の上部からＰ＋型電荷キャリア取出領域５９の底部までで測定される。Ｐ＋型電荷キャリア取出領域５９の厚さは０．４ミクロンであり、この距離は、Ｎ型空乏停止領域５３の上部から半導体上面５４までで測定される。底側Ｐ−型領域５０のケースでは、３ミクロン厚であり、薄化ウェハの全体の厚さは３３ミクロンであり、この距離は半導体底面５１から半導体上面５４までで測定される。図２の力率改善（ＰＦＣ）ブーストコンバータの用途のためには、適度な逆降伏電圧耐性だけが要求される。（領域５３の底部と領域５０の上部との間の）インバースダイオードデバイスダイのより薄いＮ−型領域により、ダイオードデバイスダイ９が、小さいピーク逆回復電流Ｉｒｒだけでなく、（順方向伝導の間、高い電流レベルで）低い順方向電圧Ｖｆの降下の、両方を有することが可能になる。図２のＰＦＣブーストコンバータの用途のケースでは、ダイオードダイ９は約４００ボルトの逆電圧に耐えなければならない。デバイスの定格電圧はその実際の降伏電圧の７０％である。そのため、適切な定格値のダイオードデバイスダイは約５５０ボルトの降伏電圧を有さなければならないだろう。しかし、さらに、別の１０％のマージンが、製造性のためには要求される。従って、図２の回路のインバースダイオードデバイスダイ９は、約５５０ボルトの定格逆降伏電圧、及び６００ボルトの目標逆降伏電圧を有するように作られる。そのようなリバースダイオードデバイスダイにとって、ダイオードの製造の間のウェハは、結果としてできるＮ−型領域５２の厚さが約２８ミクロンとなるように、その裏面から適切に薄くされる。このように、新規Ｐ＋型電荷キャリア取出領域５３の利点は、図２のＰＦＣブーストコンバータの用途に適用される。ＰＦＣブーストコンバータの用途の高温状況では、インバースダイオードダイ９を通る逆漏れ電流が増加する。それにもかかわらず、新規インバースダイオードデバイスダイ９はさらに、ダイオードダイがさらされる状態に切り替わることに対して、その「高速の」特質（低いＩｒｒ（ＰＥＡＫ））を維持する同じ時間の間、低い逆漏れ電流を望ましく有する。
【００２８】
どのようにファストリカバリインバースダイオードダイ９が作られ得るかの追加の情報及び詳細については、Ｋｙｏｕｎｇ  Ｗｏｏｋ  Ｓｅｏｋにより２０１７年８月３１日に出願され、「電荷キャリア取出インバースダイオード」と題された、米国特許出願第１５／６９３，３９２号（その全体の主題は本明細書に参照により組み込まれる）を参照。
【００２９】
ある特定の実施形態は、説明目的のために上記に記載されているが、この特許文献の教示は、一般的な適用性を有し、上述の特定の実施形態に限定されない。一例では、ＮＦＥＴダイ及びインバースダイオードダイがダイ取り付けタブに実装されていると上記に記載されているが、ＮＦＥＴダイ及びインバースダイオードダイは別の種の基板に実装されてもよい。ダイ取り付けタブである基板のケースでは、第１のパッケージ端子はダイ取り付けタブの拡張であり得る。ダイ取り付けタブ及び第１のパッケージ端子は、金属リードフレームの一部など、同じスタンプ加工された金属の部分であり得る。別の例では、基板は分離構造であり、第１のパッケージ端子は（例えば、ボンドワイヤによって）電気的にその分離構造に結合している。また、第１のパッケージ端子はその分離構造に接着されてもよい。パッケージボディは、上述のように射出成型されたプラスチックを含んでもよいが、それは別の種の封止構造及び材料を含んでもよい。いくつかの例では、基板の一部又は表面は、この一部又は表面が熱をよく逃がすことができるように、封止剤によって被覆されていない。基板は、封止剤によって全体的に包み込まれていないが、それにもかかわらず、封止剤は基板上のＮＦＥＴ及びインバースダイオードを封止する。従って、記載された実施形態の様々な変更、適応、及び様々な特徴の組み合わせは、特許請求の範囲に記載されるような発明の範囲から除外されることなく実施され得る。
【図１】
2019075548.tif 000003
【図２】
2019075548.tif 000004
【図３】
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【図４】
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【図５】
2019075548.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成31年1月9日(2019.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のパッケージ端子と、
前記第１のパッケージ端子に結合されている、ダイ取り付けタブと、
Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイであって、前記ＮＦＥＴダイは、上側ゲート電極と、上側ソース電極と、底側ドレイン電極とを有し、前記底側ドレイン電極は前記ダイ取り付けタブに実装されている、ＮＦＥＴダイと、
インバースダイオードダイであって、前記インバースダイオードダイは、
前記インバースダイオードダイの半導体底面から上方に広がって、前記インバースダイオードダイの周側縁に向かって横向きに外側方向にも広がっている、底側Ｐ型シリコン領域と、
前記底側Ｐ型シリコン領域上に配置されるＮ−型シリコン領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は、前記底側Ｐ型シリコン領域と接し、それによってＰ型アイソレーション構造を形成し、また、前記Ｐ型シリコン周側壁は、前記Ｎ−型シリコン領域を側方から取り囲み、前記Ｎ−型シリコン領域を前記インバースダイオ−ドダイの前記周側縁から分離している、Ｐ型シリコン周側壁領域と、
前記Ｎ＋型コンタクト領域及び前記Ｐ＋型電荷キャリア取出領域上に配置される上側カソード電極と、
前記インバースダイオードダイの前記半導体底面に配置されている底側アノード電極であって、前記底側アノード電極は前記ダイ取り付けタブに実装されている、底側アノード電極と、を含むインバースダイオードダイと、
前記ＮＦＥＴダイの前記上側ゲート電極に結合されている第２のパッケージ端子と、
前記ＮＦＥＴダイの前記上側ソース電極に結合されている第３のパッケージ端子と、
前記インバースダイオードダイの前記上側カソード電極に結合している第４のパッケージ端子と、
前記第１パッケージ端子及びダイ取り付けタブの前記ダイ取り付けタブ部分上の、前記ＮＦＥＴダイ及び前記インバースダイオードダイを封止する量の封止剤と、を含むパッケージされた半導体デバイス。
【請求項２】
前記インバースダイオードダイは、４５０ボルトの静的な逆阻止状態において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）を有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項３】
前記第１のパッケージ端子は前記ダイ取り付けタブの拡張であり、前記第１のパッケージ端子及び前記ダイ取り付けタブは、スタンプされた金属の単片のうちの２つの部分である、請求項１に記載のパッケージされた半導体デバイス。
【請求項４】
前記第１のパッケージ端子は前記ダイ取り付けタブに接着されている、請求項１に記載のパッケージされた半導体デバイス。
【請求項５】
前記第１のパッケージ端子はボンドワイヤを介して前記ダイ取り付けタブに結合されている、請求項１に記載のパッケージされた半導体デバイス。
【請求項６】
前記パッケージされた半導体デバイスは４つ以下のパッケージ端子を有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項７】
前記インバースダイオードダイは、
１）１０アンペアの高電流順方向伝導状態において１．５ボルト未満の低い順方向電圧降下（Ｖｆ）と、
２）前記インバースダイオードダイが前記高電流順方向電流状態から１００ボルトの逆電圧状態に切り替わるときの、５アンペア未満のピーク逆回復電流（Ｉｒｒ）と、
３）少なくとも５５０ボルトの逆降伏電圧（Ｖｂｒ）耐性と、
４）４５０ボルトの静的な逆阻止状態において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）と、を全て有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項８】
前記ＮＦＥＴダイは少なくとも５５０ボルトの降伏電圧（ＢＶＤＳＳ）を有する、請求項１に記載のパッケージされた半導体デバイス。
【請求項９】
第１のパッケージ端子と、
前記第１のパッケージ端子に結合されている、ダイ取り付けタブと、
Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイであって、前記ＮＦＥＴダイは上側ゲート電極と、上側ソース電極と、底側ドレイン電極とを有し、前記底側ドレイン電極は前記ダイ取り付けタブに実装されている、ＮＦＥＴダイと、
インバースダイオードダイであって、前記インバースダイオードダイは、上側カソード電極と、底側Ｐ型シリコン領域と、底側アノード電極とを有し、前記底側アノード電極は前記ダイ取り付けタブに実装されており、前記取り付けタブは前記ＮＦＥＴの前記底側ドレイン電極を前記インバースダイオードダイの前記底側アノード電極に電気的に結合させる、インバースダイオードダイと、
前記ＮＦＥＴダイの前記上側ゲート電極に結合されている第２のパッケージ端子と、
前記ＮＦＥＴダイの前記上側ソース電極に結合されている第３のパッケージ端子と、
前記インバースダイオードダイの前記上側カソード電極に結合されている第４のパッケージ端子と、
前記第１のパッケージ端子及びダイ取り付けタブの前記ダイ取り付けタブ部分上の、前記ＮＦＥＴダイ及び前記インバースダイオードダイを封止する量の封止剤と、を含むパッケージされた半導体デバイス。
【請求項１０】
前記第１のパッケージ端子は前記ダイ取り付けタブの拡張であり、前記第１のパッケージ端子及び前記ダイ取り付けタブはスタンプされた金属の単片のうちの２つの部分である、請求項９に記載されたパッケージされた半導体デバイス。
【請求項１１】
前記第１のパッケージ端子は前記ダイ取り付けタブに接着されている、請求項９に記載のパッケージされた半導体デバイス。
【請求項１２】
前記第１のパッケージ端子はボンドワイヤを介して前記ダイ取り付けタブに結合されている、請求項９に記載のパッケージされた半導体デバイス。
【請求項１３】
前記インバースダイオードダイは半導体上面を有し、前記インバースダイオードダイは、
前記半導体上面からＮ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域であって、前記上側カソード電極は前記Ｐ＋型電荷キャリア取出領域とＮ＋型コンタクト領域の両方に結合されている、Ｎ＋型コンタクト領域と、をさらに含む請求項９に記載のパッケージされた半導体デバイス。
【請求項１４】
前記インバースダイオードダイは４５０ボルトの静的な逆阻止状態において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）を有する、請求項９に記載のパッケージされた半導体デバイス。
【請求項１５】
前記インバースダイオードダイは、
１）１０アンペアの高電流順方向伝導状態において１．５ボルト未満の低い順方向電圧降下（Ｖｆ）と、
２）前記インバースダイオードダイが前記高電流順方向電流状態から１００ボルトの逆電圧状態に切り替わるときの、５アンペア未満のピーク逆回復電流（Ｉｒｒ）と、
３）少なくとも５５０ボルトの逆降伏電圧（Ｖｂｒ）耐性と、
４）４５０ボルトの静的な逆阻止状態において１００マイクロアンペア未満の逆漏れ電流（Ｉｌｋ）と、を全て有する、請求項９に記載のパッケージされた半導体デバイス。
【請求項１６】
前記パッケージされた半導体デバイスは４つ以下のパッケージ端子を有する、請求項９に記載のパッケージされた半導体デバイス。
【請求項１７】
第１のパッケージ端子と、
導電性表面を有する基板であって、前記導電性表面は前記第１のパッケージ端子に結合されている、導電性表面を有する基板と、
Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）ダイであって、前記ＮＦＥＴダイは上側ゲート電極と、上側ソース電極と、底側ドレイン電極とを有し、前記底側ドレイン電極は前記基板に実装されている、ＮＦＥＴダイと、
順方向電圧状態において電流を伝導させ、逆電圧状態において電流の流れを阻止する手段であって、前記手段は上側金属電極と底側金属電極とを有し、前記底側金属電極は前記基板に実装されており、前記手段は、
１）１０アンペアの順方向伝導状態において１．５ボルト未満の順方向電圧降下で順方向電流を伝導させるため、
２）５アンペア以上の逆回復電流を伝導させることなしに、前記順方向伝導状態から１００ボルトの逆電圧状態に切り替えるため、
３）逆降伏に陥ることなく、少なくとも５５０ボルトの逆電圧に耐えるため、および
４）１００マイクロアンペア以上の逆漏れ電流を伝導させることなしに、４５０ボルトの静的な逆阻止状態に耐えるため、である手段と、
前記ＮＦＥＴダイの前記上側ゲート電極に結合されている第２のパッケージ端子と、
前記ＮＦＥＴダイの前記上側ソース電極に結合されている第３のパッケージ端子と、
前記手段の前記上側金属電極に結合されている第４のパッケージ端子と、
前記基板上の前記ＮＦＥＴ第及び前記手段を封止する量の封止剤と、を含むパッケージされた半導体デバイス。
【請求項１８】
前記第１のパッケージ端子は前記基板の拡張であり、前記第１のパッケージ端子及び前記基板はスタンプされた金属の単片のうちの２つの部分である、請求項１７に記載のパッケージされた半導体デバイス。
【請求項１９】
前記第１のパッケージ端子は前記基板に接着されている、請求項１７に記載のパッケージされた半導体デバイス。
【請求項２０】
前記第１のパッケージ端子はボンドワイヤを介して前記基板に結合されている、請求項１７に記載のパッケージされた半導体デバイス。
【外国語明細書】
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