(57)【要約】【課題】回路規模が抑制された記憶回路の提供。【解決手段】直列に接続された複数のフリップフロップと、第１クロックと第２クロックのいずれかを前記フリップフロップの夫々に分配する第１配線と、第３クロックを前記フリップフロップの夫々に分配する第２配線とを備え、前記フリップフロップの夫々は、前記第１配線からのクロックと前記第３クロックのいずれかに基づいて動作する第１ラッチと、前記第１配線からのクロックに基づいて動作する第２ラッチとを有する、記憶回路。前記第１ラッチは、第１動作モードで前記第１クロックに基づいて動作し、前記第１動作モードと異なる第２動作モードで前記第３クロックに基づいて動作し、前記第２ラッチは、前記第１動作モードで前記第１クロックに基づいて動作し、前記第２動作モードで前記第２クロックに基づいて動作する。【選択図】図１
2019036622.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のフリップフロップと、
第１クロックと第２クロックのいずれかを前記フリップフロップの夫々に分配する第１配線と、
第３クロックを前記フリップフロップの夫々に分配する第２配線とを備え、
前記フリップフロップの夫々は、
前記第１配線からのクロックと前記第３クロックのいずれかに基づいて動作する第１ラッチと、
前記第１配線からのクロックに基づいて動作する第２ラッチとを有する、記憶回路。
【請求項２】
前記第１ラッチは、第１動作モードで前記第１クロックに基づいて動作し、前記第１動作モードと異なる第２動作モードで前記第３クロックに基づいて動作し、
前記第２ラッチは、前記第１動作モードで前記第１クロックに基づいて動作し、前記第２動作モードで前記第２クロックに基づいて動作する、請求項１に記載の記憶回路。
【請求項３】
前記第１動作モードで前記第１配線に供給する前記第１クロックと、前記第２動作モードで前記第１配線に供給する前記第２クロックと、前記第２動作モードで前記第２配線に供給する前記第３クロックとを生成するクロック生成部を備える、請求項２に記載の記憶回路。
【請求項４】
前記第１ラッチは、前記第１配線からのクロックと前記第３クロックのいずれかに基づいて、入力データを保持し、
前記第２ラッチは、前記第１配線からのクロックの反転クロックに基づいて、前記第１ラッチの出力信号を保持する、請求項１から３のいずれか一項に記載の記憶回路。
【請求項５】
前記第１クロックと前記第２クロックのいずれかを前記第１配線に供給するクロックとして選択する第１セレクタを備え、
前記フリップフロップの夫々は、
前記第１配線からのクロックと前記第３クロックのいずれかを前記第１ラッチに供給するクロックとして選択する第２セレクタと、
データ信号とスキャン信号のいずれかを前記第１ラッチに供給する入力データとして選択する第３セレクタとを有する、請求項１から４のいずれか一項に記載の記憶回路。
【請求項６】
前記第１セレクタと前記第２セレクタと前記第３セレクタは、共通のセレクト信号に基づいて動作する、請求項５に記載の記憶回路。
【請求項７】
前記第２クロックと前記第３クロックとは、位相が互いに異なる、請求項１から６のいずれか一項に記載の記憶回路。
【請求項８】
制御装置が記憶回路を制御する方法であって、
前記記憶回路は、直列に接続された複数のフリップフロップと、第１クロックと第２クロックのいずれかを前記フリップフロップの夫々に分配する第１配線と、第３クロックを前記フリップフロップの夫々に分配する第２配線とを備え、
前記フリップフロップの夫々は、前記第１配線からのクロックと前記第３クロックのいずれかに基づいて動作する第１ラッチと、前記第１配線からのクロックに基づいて動作する第２ラッチとを有し、
前記制御装置は、前記第１クロックと前記第２クロックのいずれかを前記第１配線に供給するクロックとして選択し、前記第１配線からのクロックと前記第３クロックのいずれかを前記第１ラッチに供給するクロックとして選択する、記憶回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路及び記憶回路の制御方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路内の複数のフリップフロップ（以下、“ＦＦ”とも称する）を直列に接続することによって形成されたシフトレジスタをスキャン動作させる方式として、Ｍｕｘ−Ｄ方式とＬＳＳＤ（Level  Sensitive  Scan  Design）方式とが知られている（例えば、特許文献１参照）。
【０００３】
Ｍｕｘ−Ｄ方式では、通常動作時に使用されるクロック信号（中継バッファを含む。以下同じ。）がスキャン動作時にも使用されるため、１種類のクロック配線が使用される。一方、ＬＳＳＤ方式では、通常動作時に使用されるクロック信号に加えて、スキャン動作時に使用される２種類のクロック信号が使用されるため、合計３種類のクロック配線が使用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１４２４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ｍｕｘ−Ｄ方式では、シフトレジスタ内の各ＦＦにクロックを分配するクロック配線が１種類しかない。そのため、Ｎ段目のＦＦに入力されるクロックの位相に比べてＮ＋１段目のＦＦに入力されるクロックの位相が、配線長、バッファ段数、製造ばらつきなどの影響により遅れることがあると、ＦＦ間でレーシングが発生することによって、シフトレジスタが誤動作する可能性がある（Ｎは自然数を表す）。この誤動作を防ぐため、例えば、複数のＦＦが直列に繋がるスキャンチェーン（スキャンパス）でも、通常動作時に使用されるパス（通常のパス）と同様に、レーシングが発生しないかの確認及び対策が行われる。
【０００６】
通常のパスでは、論理演算を行なうための論理ゲートや長距離転送のための中継バッファが介在することにより遅延が発生するため、レーシングが発生しにくい。しかしながら、スキャンパスでは、近距離転送であるため、このような論理ゲートや中継バッファは必ずしも必要ではないため、通常のパスに比べてレーシングが発生しやすい。したがって、Ｍｕｘ−Ｄ方式では、レーシング対策のためにスキャンパス上にディレイゲートを意図的に追加する必要性が高く、ゲート数が却って増えて回路規模が増大するおそれがある。
【０００７】
一方、ＬＳＳＤ方式では、システム動作用のクロック信号とは別に、スキャン動作時にはマスターラッチとスレーブラッチのそれぞれに位相を十分ずらしたスキャン専用のクロック信号が供給されるので、レーシングを防止できる利点がある。しかしながら、クロック配線が上記のシステム動作用のクロック信号１本とスキャン専用のクロック信号２本の合計３本ある分、ゲート数や配線が増えて回路規模が増大するおそれがある。
【０００８】
そこで、本開示では、回路規模が抑制された記憶回路及び当該記憶回路の制御方法が提供される。
【課題を解決するための手段】
【０００９】
本開示の一態様では、
直列に接続された複数のフリップフロップと、
第１クロックと第２クロックのいずれかを前記フリップフロップの夫々に分配する第１配線と、
第３クロックを前記フリップフロップの夫々に分配する第２配線とを備え、
前記フリップフロップの夫々は、
前記第１配線からのクロックと前記第３クロックのいずれかに基づいて動作する第１ラッチと、
前記第１配線からのクロックに基づいて動作する第２ラッチとを有する、記憶回路が提供される。
【００１０】
また、本開示の一態様では、
制御装置が記憶回路を制御する方法であって、
前記記憶回路は、直列に接続された複数のフリップフロップと、第１クロックと第２クロックのいずれかを前記フリップフロップの夫々に分配する第１配線と、第３クロックを前記フリップフロップの夫々に分配する第２配線とを備え、
前記フリップフロップの夫々は、前記第１配線からのクロックと前記第３クロックのいずれかに基づいて動作する第１ラッチと、前記第１配線からのクロックに基づいて動作する第２ラッチとを有し、
前記制御装置は、前記第１クロックと前記第２クロックのいずれかを前記第１配線に供給するクロックとして選択し、前記第１配線からのクロックと前記第３クロックのいずれかを前記第１ラッチに供給するクロックとして選択する、記憶回路の制御方法が提供される。
【発明の効果】
【００１１】
本開示によれば、回路規模が抑制された記憶回路及び当該記憶回路の制御方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】記憶回路の構成の一例を示す図である。
【図２】クロック生成部の構成の一例を示す図である。
【図３】フリップフロップの構成の一例を示す図である。
【図４】ラッチの構成の一例を示す図である。
【図５】クロック生成部によって生成されるクロックの一例を示すタイムチャートである。
【図６】記憶回路の制御方法の一例を示すフローチャートである。
【図７】スキャン動作の一例を示すタイムチャートである。
【図８】フリップフロップの第１の回路構成例を示す図である。
【図９】フリップフロップの第２の回路構成例を示す図である。
【発明を実施するための形態】
【００１３】
本実施形態における記憶回路では、レーシング対策が不要なＬＳＳＤ方式を改良することで、クロック生成部と各ＦＦとを結ぶクロック配線を２本に減らしている。クロック配線の減少により、回路規模が抑制されるので、記憶回路の集積度が向上する。また、クロック配線の減少により、クロック配線の工数や消費電力を削減することができる。次に、本実施形態における記憶回路の詳細について説明する。
【００１４】
図１は、本実施形態における記憶回路の構成の一例を示す図である。スキャン回路１００は、本実施形態における記憶回路の一例である。
【００１５】
スキャン回路１００は、例えば、スキャンテストで使用される。スキャン回路を使用したスキャンテストは、テスト容易化設計手法の一つである。テスター等の制御装置１０１は、テストモードで、半導体チップ内の複数のＦＦ（スキャンＦＦ）を直列に接続してスキャンチェーンを形成する。制御装置１０１は、入力信号の値（入力値）をスキャンイン端子からスキャンチェーンに設定し、スキャンチェーンから出力される出力信号の値（出力値）をスキャンアウト端子から観測する。これにより、スキャンチェーン上のスキャンＦＦを半導体チップの外部入力端子又は外部出力端子と等価に扱うことができるので、スキャンＦＦ間の各被試験回路（各組み合わせ回路）を半導体テスタ等を用いることにより、半導体チップ外部からテストすることができる。
【００１６】
スキャン回路１００は、クロック生成部５４と、第１の配線５１と、第２の配線５２と、複数のＦＦ５３とを備える半導体集積回路である。
【００１７】
クロック生成部５４は、基準クロックＲＣＫに基づいて、第１のクロック信号ＣＫと第２のクロック信号ＴＣＫとを生成する回路である。クロック生成部５４は、クロック信号ＣＫを配線５１に供給し、クロック信号ＴＣＫを配線５２に供給する。
【００１８】
配線５１は、クロック信号ＣＫを複数のＦＦ５３の夫々に分配するクロック配線の一つである。配線５２は、クロック信号ＴＣＫを複数のＦＦ５３の夫々に分配するクロック配線の一つである。
【００１９】
複数のＦＦ５３は、制御装置１０１から供給されるアクティブのテストモード信号ＴＭに基づいて直列に接続されることによって、シフトレジスタ５０を形成する。シフトレジスタ５０は、前段のＦＦ５３の出力信号ＳＬがスキャン信号ＴＤＩとして後段のＦＦ５３に入力されるように、複数のＦＦ５３が直列に接続されている。初段のＦＦ５３に入力されるスキャン信号ＴＤＩは、制御装置１０１から半導体チップのスキャンイン端子を介して入力される信号である。最終段のＦＦ５３から出力される出力信号ＳＬは、半導体チップのスキャンアウト端子を介して制御装置１０１に出力される信号である。
【００２０】
制御装置１０１は、各ＦＦ５３をスキャン動作させる場合（各ＦＦ５３をテストモードで動作させる場合）、論理レベルがアクティブのテストモード信号ＴＭを出力する。一方、制御装置１０１は、各ＦＦ５３を通常動作させる場合（各ＦＦ５３を通常モードで動作させる場合）、論理レベルが非アクティブのテストモード信号ＴＭを出力する。
【００２１】
なお、クロック生成部５４は、半導体チップ内部に搭載されてもよいし、半導体チップ外部に搭載されてもよい。クロック生成部５４が半導体チップ内部に搭載されることにより、テストモード時に基準クロックＲＣＫを供給する制御装置１０１は、スキャン回路１００をＬＳＳＤ方式のスキャン回路として扱うことができる。つまり、制御装置１０１は、従来のＬＳＳＤ方式のスキャン回路に基準クロックＲＣＫを供給する場合と同様に、基準クロックＲＣＫを供給できる。
【００２２】
図２は、クロック生成部の構成の一例を示す図である。クロック生成部５４は、通常動作用のクロック生成部５５と、スキャン動作用のクロック生成部５６と、セレクタ５７とを有する。
【００２３】
通常動作用のクロック生成部５５は、通常モード時に供給される基準クロックＲＣＫに基づいて、通常モードで行われる通常動作時に使用される通常クロックＳＣＫを生成して出力する。スキャン動作用のクロック生成部５６は、テストモード時に供給される基準クロックＲＣＫに基づいて、テストモードで行われるスキャン動作時に使用される２つのテストクロックＴＣＫＡ，ＴＣＫＢを生成して出力する。通常クロックＳＣＫは、第１クロックの一例であり、テストクロックＴＣＫＢは、第２クロックの一例であり、テストクロックＴＣＫＡは、第３クロックの一例である。通常モードは、第１動作モードの一例であり、テストモードは、第１動作モードと異なる第２動作モードの一例である。
【００２４】
セレクタ５７は、第１セレクタの一例である。セレクタ５７は、テストモード信号ＴＭに基づいて、通常クロックＳＣＫとテストクロックＴＣＫＢのいずれか一つを、配線５１に供給するクロック信号ＣＫとして選択する回路である。セレクタ５７は、テストモード信号ＴＭが非アクティブである場合（ＴＭ＝０）、通常クロックＳＣＫをクロック信号ＣＫとして選択し、テストモード信号ＴＭがアクティブである場合（ＴＭ＝１）、テストクロックＴＣＫＢをクロック信号ＣＫとして選択する。一方、クロック生成部５６は、テストクロックＴＣＫＡを、配線５２に供給するクロック信号ＴＣＫとして出力する。
【００２５】
図３は、ＦＦの構成の一例を示す図である。複数のＦＦ５３は、夫々、マスターラッチ６１と、スレーブラッチ６２、インバータ５８と、セレクタ５９及びセレクタ６０を有する。
【００２６】
マスターラッチ６１は、第１ラッチの一例である。スレーブラッチ６２は、第２ラッチの一例である。マスターラッチ６１とスレーブラッチ６２は、夫々、入力ノードＤ、出力ノードＱ及びクロックノードＣＬＫを有する回路である。マスターラッチ６１の出力ノードＱは、スレーブラッチ６２の入力ノードＤに接続されている。マスターラッチ６１とスレーブラッチ６２の具体例として、Ｄラッチが挙げられる。
【００２７】
マスターラッチ６１は、配線５１からのクロック信号ＣＫと配線５２からのクロック信号ＴＣＫ（テストクロックＴＣＫＡ）とのいずれか一つに基づいて動作し、具体的には、マスターラッチ６１の入力ノードＤに入力される入力データを保持する。一方、スレーブラッチ６２は、配線５１からのクロック信号ＣＫに基づいて動作し、具体的には、配線５１からのクロック信号ＣＫの反転クロックに基づいて、マスターラッチ６１の出力ノードＱから出力される出力信号を保持する。
【００２８】
図４は、ラッチの構成の一例を示す図である。マスターラッチ６１とスレーブラッチ６２は、それぞれ、図４に例示される構成を有する。各ラッチは、インバータ６３，６５，６６と、スイッチ６４とを有する。スイッチ６４は、クロックノードＣＬＫから入力されるクロックに従って動作する。
【００２９】
本実施形態では、各ラッチは、クロックノードＣＬＫに入力されるクロックのレベルがローレベルからハイレベルに遷移すると、入力ノードＤに入力されるデータを書き込む。そして、各ラッチは、クロックノードＣＬＫに入力されるクロックのレベルがハイレベルである期間、入力ノードＤに入力されるデータを書き込み、入力ノードＤに入力されるデータをそのまま出力ノードＱから出力する。一方、各ラッチは、クロックノードＣＬＫに入力されるクロックのレベルがハイレベルからローレベルに遷移すると、その遷移時点で入力ノードＤに入力されるデータ（又は、その遷移時点で出力ノードＱから出力されるデータ）を保持する。そして、各ラッチは、クロックノードＣＬＫに入力されるクロックのレベルがローレベルである期間、入力ノードＤに入力されるデータの論理レベルにかかわらず、保持したデータを出力ノードＱから継続的に出力する。
【００３０】
図３において、ＦＦ５３は、マスターラッチ６１のクロックノードＣＬＫの前段にセレクタ５９を有する。セレクタ５９は、第２セレクタの一例である。セレクタ５９は、テストモード信号ＴＭに基づき、配線５１からのクロック信号ＣＫと配線５２からのクロック信号ＴＣＫ（テストクロックＴＣＫＡ）とのいずれか一つを、マスターラッチ６１のクロックノードＣＬＫに供給するクロックとして選択する回路である。セレクタ５９は、テストモード信号ＴＭが非アクティブである場合、クロック信号ＣＫをマスターラッチ６１に供給する。一方、セレクタ５９は、テストモード信号ＴＭがアクティブである場合、クロック信号ＴＣＫをマスターラッチ６１に供給する。
【００３１】
また、ＦＦ５３は、スレーブラッチ６２のクロックノードＣＬＫの前段にインバータ５８を有する。インバータ５８は、クロック信号ＣＫを反転させた信号（反転クロック）を出力する。
【００３２】
また、ＦＦ５３は、マスターラッチ６１の入力ノードＤの前段にセレクタ６０を有する。セレクタ６０は、第３セレクタの一例である。セレクタ６０は、テストモード信号ＴＭに基づいて、データ信号ＤＩとスキャン信号ＴＤＩのいずれか一つを、マスターラッチ６１の入力ノードＤに供給する入力データとして選択する回路である。セレクタ６０は、テストモード信号ＴＭが非アクティブである場合、データ信号ＤＩをマスターラッチ６１に供給する。一方、セレクタ６０は、テストモード信号ＴＭがアクティブである場合、スキャン信号ＴＤＩをマスターラッチ６１に供給する。
【００３３】
データ信号ＤＩは、各ＦＦ５３間に存在する複数の組み合わせ回路（不図示）のうち前段の組み合わせ回路から通常モードで出力される信号である。スキャン信号ＴＤＩは、複数のＦＦ５３のうち前段のＦＦ５３のスレーブラッチ６２からテストモードで出力される出力信号ＳＬである。
【００３４】
図５は、クロック生成部によって生成されるクロックの一例を示すタイムチャートである。通常動作時は、非アクティブのテストモード信号ＴＭがクロック生成部５４及び各ＦＦ５３に入力される通常モードである。通常モードでは、クロック生成部５４は、通常動作用の通常クロックＳＣＫをクロック信号ＣＫとして出力する。また、通常モードでは、各ＦＦ５３内のマスターラッチ６１とスレーブラッチ６２は、夫々、クロック信号ＣＫ（この場合、通常クロックＳＣＫ）に基づいて動作する。
【００３５】
一方、スキャン動作時は、アクティブのテストモード信号ＴＭがクロック生成部５４及び各ＦＦ５３に入力されるテストモードである。テストモードでは、クロック生成部５４は、スキャン動作用のテストクロックＴＣＫＢをクロック信号ＣＫとして出力し、スキャン動作用のテストクロックＴＣＫＡをクロック信号ＴＣＫとして出力する。クロック生成部５４は、テストモードでは、互いに周期が同一で位相が異なる２つのクロック信号ＣＫ，ＴＣＫを出力する。また、テストモードでは、各ＦＦ５３内のマスターラッチ６１は、クロック信号ＴＣＫ（テストクロックＴＣＫＡ）に基づいて動作し、各ＦＦ５３のスレーブラッチ６２は、クロック信号ＣＫ（この場合、テストクロックＴＣＫＢ）に基づいて動作する。
【００３６】
図６は、記憶回路の制御方法の一例を示す図である。図７は、テストモードでのスキャン動作の一例を示す図である。
【００３７】
制御装置１０１は、テストモード信号ＴＭをアクティブにしてスキャン回路１００の動作モードをテストモードに設定し（ステップＳ１）、スキャンイン端子からデータ信号ＤＩをセットする（ステップＳ２）。つまり、制御装置１０１は、マスターラッチ６１を、クロック信号ＴＣＫ（この場合、テストクロックＴＣＫＡ）に基づいて動作させ、スレーブラッチ６２を、クロック信号ＣＫ（この場合、テストクロックＴＣＫＢ）に基づいて動作させる。
【００３８】
次に、制御装置１０１は、テストモード信号ＴＭを非アクティブにしてスキャン回路１００の動作モードを通常モードに設定し（ステップＳ５）、ワンパルスのクロック信号ＣＫを各ＦＦ５３に供給させる（ステップＳ４）。つまり、制御装置１０１は、マスターラッチ６１を、クロック信号ＣＫ（この場合、通常クロックＳＣＫ）に基づいて動作させ、スレーブラッチ６２を、クロック信号ＣＫ（この場合、通常クロックＳＣＫ）に基づいて動作させる。その結果、各ＦＦ５３において、前段の組み合わせ回路から出力されるデータ信号ＤＩが後段のＦＦ５３に取り込まれるキャプチャが行われる。
【００３９】
次に、制御装置１０１は、テストモード信号ＴＭをアクティブにしてスキャン回路１００の動作モードをテストモードに設定し（ステップＳ５）、スキャンアウト端子から出力信号ＳＬを読み出す（ステップＳ６）。つまり、制御装置１０１は、マスターラッチ６１を、クロック信号ＴＣＫ（この場合、テストクロックＴＣＫＡ）に基づいて動作させ、スレーブラッチ６２を、クロック信号ＣＫ（この場合、テストクロックＴＣＫＢ）に基づいて動作させる。
【００４０】
このように、本実施形態によれば、テストモード時には、マスターラッチ６１とスレーブラッチ６２には位相の異なるクロックが供給されることで、レーシングの発生を防ぐことができる。また、従来のＬＳＳＤ方式と比較すると、クロック配線数が３本から２本に減っているので、クロック配線作業を１ステップ削減することができる。また、Ｍｕｘ−Ｄ方式と比較すると、レーシング対策が不要となることによりディレイゲートも不要となるので、レーシング対策の工数も削減することができる。このように、従来の方式と比べて、ゲート数や配線を削減することができるので、回路規模が抑えられる。よって、集積度向上や消費電力削減の効果も得られる。
【００４１】
図８は、ＦＦの第１の回路構成例を示す図である。ｐ＊は、Ｐチャネル型のＭＯＳＦＥＴを表し、ｎ＊は、Ｎチャネル型のＭＯＳＦＥＴを表す（＊は、自然数）。ＭＯＳＦＥＴは、Metal-Oxide-Semiconductor  Field-Effect  Transistorの略語である。トランジスタｐ＊及びトランジスタｎ＊において、矢印が記された電極がゲートであり、矢印の矢尻側の電極がソースであり、矢印の矢頭側の電極がドレインである。図８の回路構成によれば、図３に示されるＦＦ５３を実現することができる。なお、トランジスタ間の接続関係は、図示から明らかであるため、その説明については省略する。
【００４２】
図８に示されるＦＦ５３は、セレクタ５９をＮＡＮＤ−ＮＡＮＤ回路により形成された回路構成を有する。ＮＡＮＤは、否定論理積を表す。セレクタ５９は、クロック信号ＣＫとクロック信号ＴＣＫのいずれか一つを選択して出力する。セレクタ５９は、トランジスタｐ２，ｐ３，ｎ２，ｎ３によって形成された第１ＮＡＮＤ回路と、トランジスタｐ４，ｐ５，ｎ４，ｎ５によって形成された第２ＮＡＮＤ回路と、トランジスタｐ６，ｐ７，ｎ６，ｎ７によって形成された第３ＮＡＮＤ回路とを有する。第１ＮＡＮＤ回路の出力と第２ＮＡＮＤ回路の出力が第３ＮＡＮＤ回路に入力される。第３ＮＡＮＤ回路の出力がマスターラッチ６１に入力される。
【００４３】
図９は、ＦＦの第２の回路構成例を示す図である。図９に示されるＦＦ５３は、セレクタ５９をＡＮＤ−ＮＯＲ複合ゲートにより形成された回路構成を有する。ＡＮＤは、論理積を表し、ＮＯＲは、否定論理和を表す。図８の場合と同様に、図９の回路構成によれば、図３に示されるＦＦ５３を実現することができる。また、トランジスタ間の接続関係は、図示から明らかであるため、その説明については省略する。
【００４４】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
直列に接続された複数のフリップフロップと、
第１クロックと第２クロックのいずれかを前記フリップフロップの夫々に分配する第１配線と、
第３クロックを前記フリップフロップの夫々に分配する第２配線とを備え、
前記フリップフロップの夫々は、
前記第１配線からのクロックと前記第３クロックのいずれかに基づいて動作する第１ラッチと、
前記第１配線からのクロックに基づいて動作する第２ラッチとを有する、記憶回路。
（付記２）
前記第１ラッチは、第１動作モードで前記第１クロックに基づいて動作し、前記第１動作モードと異なる第２動作モードで前記第３クロックに基づいて動作し、
前記第２ラッチは、前記第１動作モードで前記第１クロックに基づいて動作し、前記第２動作モードで前記第２クロックに基づいて動作する、付記１に記載の記憶回路。
（付記３）
前記第１動作モードで前記第１配線に供給する前記第１クロックと、前記第２動作モードで前記第１配線に供給する前記第２クロックと、前記第２動作モードで前記第２配線に供給する前記第３クロックとを生成するクロック生成部を備える、付記２に記載の記憶回路。
（付記４）
前記第１ラッチは、前記第１配線からのクロックと前記第３クロックのいずれかに基づいて、入力データを保持し、
前記第２ラッチは、前記第１配線からのクロックの反転クロックに基づいて、前記第１ラッチの出力信号を保持する、付記１から３のいずれか一項に記載の記憶回路。
（付記５）
前記第１クロックと前記第２クロックのいずれかを前記第１配線に供給するクロックとして選択する第１セレクタを備え、
前記フリップフロップの夫々は、
前記第１配線からのクロックと前記第３クロックのいずれかを前記第１ラッチに供給するクロックとして選択する第２セレクタと、
データ信号とスキャン信号のいずれかを前記第１ラッチに供給する入力データとして選択する第３セレクタとを有する、付記１から４のいずれか一項に記載の記憶回路。
（付記６）
前記第１セレクタと前記第２セレクタと前記第３セレクタは、共通のセレクト信号に基づいて動作する、付記５に記載の記憶回路。
（付記７）
前記第２クロックと前記第３クロックとは、位相が互いに異なる、付記１から６のいずれか一項に記載の記憶回路。
（付記８）
制御装置が記憶回路を制御する方法であって、
前記記憶回路は、直列に接続された複数のフリップフロップと、第１クロックと第２クロックのいずれかを前記フリップフロップの夫々に分配する第１配線と、第３クロックを前記フリップフロップの夫々に分配する第２配線とを備え、
前記フリップフロップの夫々は、前記第１配線からのクロックと前記第３クロックのいずれかに基づいて動作する第１ラッチと、前記第１配線からのクロックに基づいて動作する第２ラッチとを有し、
前記制御装置は、前記第１クロックと前記第２クロックのいずれかを前記第１配線に供給するクロックとして選択し、前記第１配線からのクロックと前記第３クロックのいずれかを前記第１ラッチに供給するクロックとして選択する、記憶回路の制御方法。
（付記９）
前記制御装置は、前記第１ラッチを、第１動作モードで前記第１クロックに基づいて動作させ、前記第１動作モードと異なる第２動作モードで前記第３クロックに基づいて動作させ、
前記制御装置は、前記第２ラッチを、前記第１動作モードで前記第１クロックに基づいて動作させ、前記第２動作モードで前記第２クロックに基づいて動作させる、付記８に記載の記憶回路の制御方法。
（付記１０）
前記制御装置は、前記第１動作モードで前記第１配線に供給する前記第１クロックと、前記第２動作モードで前記第１配線に供給する前記第２クロックと、前記第２動作モードで前記第２配線に供給する前記第３クロックとをクロック生成部に出力させる、付記９に記載の記憶回路の制御方法。
（付記１１）
前記制御装置は、前記第１ラッチを、前記第１配線からのクロックと前記第３クロックのいずれかに基づいて、入力データを保持させ、
前記制御装置は、前記第２ラッチを、前記第１配線からのクロックの反転クロックに基づいて、前記第１ラッチの出力信号を保持させる、付記８から１０のいずれか一項に記載の記憶回路の制御方法。
（付記１２）
前記制御装置は、前記第１クロックと前記第２クロックのいずれかを前記第１配線に供給するクロックとして第１セレクタに選択させ、前記第１配線からのクロックと前記第３クロックのいずれかを前記第１ラッチに供給するクロックとして第２セレクタに選択させ、データ信号とスキャン信号のいずれかを前記第１ラッチに供給する入力データとして第３セレクタに選択させる、付記８から１１のいずれか一項に記載の記憶回路の制御方法。
（付記１３）
前記制御装置は、前記第１セレクタと前記第２セレクタと前記第３セレクタとを動作させる共通のセレクト信号を出力する、付記１２に記載の記憶回路の制御方法。
（付記１４）
前記第２クロックと前記第３クロックとは、位相が互いに異なる、付記８から１３のいずれか一項に記載の記憶回路の制御方法。
【符号の説明】
【００４５】
５０  シフトレジスタ
５１，５２  配線
５３  フリップフロップ
５４  クロック生成部
５７，５９，６０  セレクタ
６１  マスターラッチ
６２  スレーブラッチ
１００  スキャン回路
１０１  制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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