(57)【要約】【課題】回路規模の増大等を抑えつつ、ノッチを有する表示部のような非矩形の表示部において表示ムラのない良好な表示を行えるアクティブマトリクス型表示装置を提供する。【解決手段】ノッチを有する表示部を備えるアクティブマトリクス型液晶表示装置において、走査信号のパルスに対応するゲートクロック信号ＧＣＫ，ＧＣＫＢのパルスの波形を、当該走査信号を印加すべき走査信号線の時定数に応じて鈍らせる。これにより、いずれの走査信号線に印加される走査信号の波形鈍りも同程度とする。その結果、画素スイッチング素子のターンオフ時の画素電圧低下量ΔＶｐが各画素形成部で同程度となる。【選択図】図８
2019109371.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数の走査信号線のうち少なくとも２つの走査信号線の時定数が互いに異なる表示部と、
前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動回路と、
前記走査信号線駆動回路に与えるべき走査側クロック信号を生成する走査側クロック発生回路と、
前記走査側クロック発生回路の内部または外部に設けられ、前記走査側クロック信号の波形を制御する波形制御回路とを備え、
前記複数の画素形成部のそれぞれは、
所定容量を形成する電極の１つとしての容量電極と、
前記複数のデータ信号線のいずれか１つに接続された第１導通端子、前記容量電極に接続された第２導通端子、および、前記複数の走査信号線のいずれか１つに接続された制御端子を有する画素スイッチング素子としての電界効果トランジスタとを含み、
前記走査信号線駆動回路は、
前記走査信号線の数に対応する段数を有し入力されるスタートパルスを順次転送するシフトレジスタと、前記複数の走査信号線にそれぞれ接続される複数のアナログスイッチであって各アナログスイッチがそれに接続される走査信号線に対応する前記シフトレジスタの段の出力信号によってオン・オフされる複数のアナログスイッチとを含み、
前記走査側クロック信号を前記複数のアナログスイッチでサンプリングすることにより得られる複数の信号を前記複数の走査信号として前記複数の走査信号線にそれぞれ印加し、
前記波形制御回路は、前記走査側クロック信号に含まれるパルスの立ち下がりまたは立ち上がりにおいて前記走査側クロック信号の電圧が前記画素スイッチング素子をオン状態とするためのオン電圧からオフ状態とするためのオフ電圧に変化するまでの時間が、当該パルスを含む走査信号を印加すべき走査信号線の時定数が小さくなるほど長くなるように、前記走査側クロック信号の波形を制御する、アクティブマトリクス型表示装置。
【請求項２】
前記走査側クロック発生回路は、２以上のクロック信号からなる多相クロック信号を前記走査側クロック信号として生成し、
前記複数のアナログスイッチに前記２以上のクロック信号が循環的に対応し、各アナログスイッチに前記２以上のクロック信号のうち対応する１つのクロック信号が入力される、請求項１に記載のアクティブマトリクス型表示装置。
【請求項３】
前記走査側クロック発生回路は、正相および逆相クロック信号からなる２相クロック信号を前記走査側クロック信号として生成し、
前記複数のアナログスイッチのうち前記走査信号線駆動回路における奇数番目のアナログスイッチには前記正相クロック信号が入力され、
前記複数のアナログスイッチのうち前記走査信号線駆動回路における偶数番目のアナログスイッチには前記逆相クロック信号が入力される、請求項２に記載のアクティブマトリクス型表示装置。
【請求項４】
前記走査信号線駆動回路は、
前記複数の走査信号線の一方の端部に接続される第１走査信号線駆動回路と、
前記複数の走査信号線の他方の端部に接続される第２走査信号線駆動回路とを含み、
前記第１および第２走査信号線駆動回路のそれぞれは、前記シフトレジスタおよび前記複数のアナログスイッチを含み、
前記第１走査信号線駆動回路は、前記走査側クロック信号を前記複数のアナログスイッチでサンプリングすることにより得られる複数の信号を前記複数の走査信号として前記複数の走査信号線の前記一方の端部にそれぞれ印加し、
前記第２走査信号線駆動回路は、前記走査側クロック信号を前記複数のアナログスイッチでサンプリングすることにより得られる複数の信号を前記複数の走査信号として前記複数の走査信号線の前記他方の端部にそれぞれ印加し、
前記表示部はノッチを有し、前記複数の走査信号線のうち所定の走査信号線のそれぞれは前記ノッチによって２つの信号線に電気的に分離されている、請求項１に記載のアクティブマトリクス型表示装置。
【請求項５】
前記波形制御回路は、
容量素子と、
前記走査側クロック信号を前記走査側クロック発生回路から前記走査信号線駆動回路に伝達するための信号線に前記容量素子が負荷として接続されるか否かを切り替えることにより前記走査側クロック信号の波形を制御する接続切替回路とを含む、請求項１から４のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項６】
前記波形制御回路は、
抵抗素子と、
前記走査側クロック信号を前記走査側クロック発生回路から前記走査信号線駆動回路に伝達するための信号線に前記抵抗素子が挿入されるか否かを切り替えることにより前記走査側クロック信号の波形を制御する接続切替回路とを含む、請求項１から４のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項７】
複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数の走査信号線のうち少なくとも２つの走査信号線の時定数が互いに異なる表示部が設けられたアクティブマトリクス型表示装置の駆動方法であって、
前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動ステップと、
前記走査信号線駆動ステップで複数の走査信号を生成するための走査側クロック信号を生成する走査側クロック発生ステップと、
前記走査側クロック信号の波形を制御する波形制御ステップとを備え、
前記複数の画素形成部のそれぞれは、
所定容量を形成する電極の１つとしての容量電極と、
前記複数のデータ信号線のいずれか１つに接続された第１導通端子、前記容量電極に接続された第２導通端子、および、前記複数の走査信号線のいずれか１つに接続された制御端子を有する画素スイッチング素子としての電界効果トランジスタとを含み、
前記走査信号線駆動ステップは、
前記走査信号線の数に対応する段数を有するシフトレジスタにおいて、入力されるスタートパルスを順次転送するステップと、
前記複数の走査信号線にそれぞれ接続される複数のアナログスイッチにおける各アナログスイッチを、それに接続される走査信号線に対応する前記シフトレジスタの段の出力信号によってオン・オフするステップと、
前記走査側クロック信号を前記複数のアナログスイッチでサンプリングすることにより得られる複数の信号を前記複数の走査信号として前記複数の走査信号線にそれぞれ印加するステップとを含み、
前記波形制御ステップでは、前記走査側クロック信号に含まれるパルスにおける立ち上がりまたは立ち下がりにおいて前記走査側クロック信号の電圧が前記画素スイッチング素子をオン状態とするためのオン電圧からオフ状態とするためのオフ電圧に変化するまでの時間が、当該パルスを含む走査信号を印加すべき走査信号線の時定数が小さくなるほど長くなるように、前記走査側クロック信号の波形が制御される、アクティブマトリクス型表示装置の駆動方法。
【請求項８】
前記波形制御ステップでは、前記走査側クロック発生ステップで生成された前記走査側クロック信号を伝達するための信号線に容量素子が負荷として接続されるか否かを切り替えることにより前記走査側クロック信号の波形が制御される、請求項７に記載のアクティブマトリクス型表示装置の駆動方法。
【請求項９】
前記波形制御ステップでは、前記走査側クロック発生ステップで生成された前記走査側クロック信号を伝達するための信号線に抵抗素子が挿入されるか否かを切り替えることにより前記走査側クロック信号の波形が制御される、請求項７に記載のアクティブマトリクス型表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の表示装置に関するものであり、更に詳しくは、マトリクス状に配置された複数の画素形成部を備え各画素形成部が薄膜トランジスタ等のスイッチング素子と画素容量等のデータ保持容量とを含むアクティブマトリクス型の表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶表示装置では、複数のデータ信号線（「ソースライン」とも呼ばれる）と、当該複数データ信号線に交差する複数の走査信号線（「ゲートライン」とも呼ばれる）と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが液晶パネル等の表示部に形成されている。
【０００３】
このようなアクティブマトリクス型液晶表示装置では、各画素形成部において、画素スイッチング素子としてのトランジスタ（通常は薄膜トランジスタ）における寄生容量に起因して、そのスイッチング素子（以下では、このスイッチング素子はＮチャネル型トランジスタで構成されるものとし、Ｎチャネル型トランジスタを「Ｎｃｈトランジスタ」と略記する）がオフするときに画素電極の電圧（以下「画素電圧」という）Ｖｐが低下する。このとき、画素電圧低下量（「引き込み電圧」または「フィールドスルー電圧」ともいう）ΔＶｐは、画素容量を記号“Ｃｐ”で示し、画素スイッチング素子としてのＮｃｈトランジスタにおけるゲート端子と画素電極側の導通端子としてのドレイン端子との間の寄生容量を“Ｃｇｄ”で示し、当該Ｎｃｈトランジスタのゲート端子に与えられる走査信号の電圧がオン電圧としてのＨレベルゲート電圧Ｖｇｈからオフ電圧としてのＬレベルゲート電圧Ｖｇｌに瞬時に変化するものとすると、次式で表される。
ΔＶｐ＝｛Ｃｇｄ／（Ｃｐ＋Ｃｇｄ）｝（Ｖｇｈ−Ｖｇｌ）  …（１）
【０００４】
本願で開示される表示装置に関連して、特許文献１には、非矩形の表示部を備えるアクティブマトリクス型表示装置が記載されており、この表示装置における走査信号線駆動回路は、その表示部における走査信号線に与えるべき走査信号の電圧が画素スイッチング素子のオン電圧からオフ電圧に変化するまでの時間が、その走査信号線が長いほど短くなるように、構成されている。また特許文献２には、走査線駆動用電圧（出力信号）が急激に立ち下がることなく、スイッチング素子の駆動能力に応じて緩やかな立ち下がり波形を示すように構成された液晶表示パネル走査線ドライバが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１６／１６３２９９号パンフレット
【特許文献２】特開２００２−１６９５１３号公報
【特許文献３】特開２００４−２１２４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、画素スイッチング素子としてのＮｃｈトランジスタのゲート端子に与えられる走査信号がオン電圧Ｖｇｈからオフ電圧Ｖｇｌに瞬時に変化する場合には、この走査信号電圧変化による引き込み電圧としての画素電圧低下量ΔＶｐは、式（１）で与えられる。しかし実際には、この走査信号は、走査信号線の配線容量Ｃｇｌや配線抵抗Ｒｇｌの存在により、オン電圧Ｖｇｈからオフ電圧Ｖｇｌに瞬時に変化することはなく、走査信号の立ち下がり波形が鈍る。走査信号線の配線容量Ｃｇｌまたは配線抵抗Ｒｇｌが大きくなるにしたがって、すなわち走査信号線の時定数が大きくなるにしたがって、この立ち下がり波形の鈍りは大きくなり（立ち下がり時間が長くなり）、その走査信号の電圧がオン電圧Ｖｇｈからオフ電圧Ｖｇｌに変化する過程において画素電極（画素容量）に流入する電荷量が多くなる。したがって、非矩形の表示部やノッチ（切り欠き部）を有する表示部（後述の図１参照）のように走査信号線の長さが均一でない表示部では、走査信号線の配線容量Ｃｇｌや配線抵抗Ｒｇｌも均一ではないので、画素電圧低下量ΔＶｐは画素スイッチング素子に接続される走査信号線によって異なる。その結果、表示部において輝度差等の表示ムラが生じ、良好な表示を行うことができない。
【０００７】
これに対し、特許文献１に記載のアクティマトリクス型表示装置のように、走査信号線に与えるべき走査信号の電圧が画素スイッチング素子のオン電圧からオフ電圧に変化するまでの時間すなわちオフ遷移時間をその走査信号線が長いほど短くすることにより、上記の画素電圧低下量ΔＶｐを均一化をすることができる。しかし、このような走査信号を特許文献１に開示された構成に基づき生成しようとすると（特許文献１の図３、図１８参照）、複数の制御信号を新たに必要とし、走査信号線駆動回路（ゲートドライバ）等において構成の複雑化や規模の増大を招く。
【０００８】
そこで、回路規模の増大や回路構成の複雑化を抑えつつ、ノッチを有する表示部のような走査信号線の長さが均一でない表示部において表示ムラのない良好な表示を行えるアクティブマトリクス型表示装置およびその駆動方法を提供することが望まれている。
【課題を解決するための手段】
【０００９】
本発明の幾つかの実施形態は、アクティブマトリクス型表示装置であって、
複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数の走査信号線のうち少なくとも２つの走査信号線の時定数が互いに異なる表示部と、
前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動回路と、
前記走査信号線駆動回路に与えるべき走査側クロック信号を生成する走査側クロック発生回路と、
前記走査側クロック発生回路の内部または外部に設けられ、前記走査側クロック信号の波形を制御する波形制御回路とを備え、
前記複数の画素形成部のそれぞれは、
所定容量を形成する電極の１つとしての容量電極と、
前記複数のデータ信号線のいずれか１つに接続された第１導通端子、前記容量電極に接続された第２導通端子、および、前記複数の走査信号線のいずれか１つに接続された制御端子を有する画素スイッチング素子としての電界効果トランジスタとを含み、
前記走査信号線駆動回路は、
前記走査信号線の数に対応する段数を有し入力されるスタートパルスを順次転送するシフトレジスタと、前記複数の走査信号線にそれぞれ接続される複数のアナログスイッチであって各アナログスイッチがそれに接続される走査信号線に対応する前記シフトレジスタの段の出力信号によってオン・オフされる複数のアナログスイッチとを含み、
前記走査側クロック信号を前記複数のアナログスイッチでサンプリングすることにより得られる複数の信号を前記複数の走査信号として前記複数の走査信号線にそれぞれ印加し、
前記波形制御回路は、前記走査側クロック信号に含まれるパルスの立ち下がりまたは立ち上がりにおいて前記走査側クロック信号の電圧が前記画素スイッチング素子をオン状態とするためのオン電圧からオフ状態とするためのオフ電圧に変化するまでの時間が、当該パルスを含む走査信号を印加すべき走査信号線の時定数が小さくなるほど長くなるように、前記走査側クロック信号の波形を制御する。
【００１０】
本発明の他の幾つかの実施形態は、アクティブマトリクス型表示装置の駆動方法であって、
複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数の走査信号線のうち少なくとも２つの走査信号線の時定数が互いに異なる表示部が設けられたアクティブマトリクス型表示装置の駆動方法であって、
前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動ステップと、
前記走査信号線駆動ステップで複数の走査信号を生成するための走査側クロック信号を生成する走査側クロック発生ステップと、
前記走査側クロック信号の波形を制御する波形制御ステップとを備え、
前記複数の画素形成部のそれぞれは、
所定容量を形成する電極の１つとしての容量電極と、
前記複数のデータ信号線のいずれか１つに接続された第１導通端子、前記容量電極に接続された第２導通端子、および、前記複数の走査信号線のいずれか１つに接続された制御端子を有する画素スイッチング素子としての電界効果トランジスタとを含み、
前記走査信号線駆動ステップは、
前記走査信号線の数に対応する段数を有するシフトレジスタにおいて、入力されるスタートパルスを順次転送するステップと、
前記複数の走査信号線にそれぞれ接続される複数のアナログスイッチにおける各アナログスイッチを、それに接続される走査信号線に対応する前記シフトレジスタの段の出力信号によってオン・オフするステップと、
前記走査側クロック信号を前記複数のアナログスイッチでサンプリングすることにより得られる複数の信号を前記複数の走査信号として前記複数の走査信号線にそれぞれ印加するステップとを含み、
前記波形制御ステップでは、前記走査側クロック信号に含まれるパルスにおける立ち上がりまたは立ち下がりにおいて前記走査側クロック信号の電圧が前記画素スイッチング素子をオン状態とするためのオン電圧からオフ状態とするためのオフ電圧に変化するまでの時間が、当該パルスを含む走査信号を印加すべき走査信号線の時定数が小さくなるほど長くなるように、前記走査側クロック信号の波形が制御される。
【発明の効果】
【００１１】
本発明の上記幾つかの実施形態によれば、走査側クロック信号に含まれるパルスの立ち下がりまたは立ち上がりにおいて当該走査側クロック信号の電圧が画素スイッチング素子をオン状態とするためのオン電圧からオフ状態とするためのオフ電圧に変化するまでの時間が、当該パルスを含む走査信号を印加すべき走査信号線の時定数が小さくなるほど長くなる。このような走査側クロック信号を複数のアナログスイッチでサンプリングすることにより得られる複数の信号が複数の走査信号として表示部における複数の走査信号線にそれぞれ印加される。これにより、上記複数の走査信号線に印加されるいずれの走査信号の波形鈍りも同程度となるので、いずれの画素形成部においても、画素スイッチング素子のオフ遷移期間（制御端子の電圧がオン電圧からオフ電圧まで変化する期間）における画素電圧低下量は同程度となる。これにより、回路規模の増大や回路構成の複雑化を抑えつつ、表示部における走査信号線間での時定数（信号線の長さ）の相違による輝度差の発生を回避し、表示ムラのない良好な画像表示を行うことができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図２】上記第１の実施形態における表示パネルの構成を説明するための図である。
【図３】上記第１の実施形態における画素形成部の電気的構成を示す回路図（Ａ，Ｂ，Ｃ）である。
【図４】上記第１の液晶表示装置における走査信号駆動回路の構成を示す回路図である。
【図５】従来の液晶表示装置における問題を説明するための信号波形図である。
【図６】上記従来の液晶表示装置における上記問題の発生機構を説明するための信号波形図である。
【図７】上記第１の実施形態におけるゲートクロック発生回路の構成を示すブロック図である。
【図８】上記第１の実施形態の作用および効果を説明するための信号波形図である。
【図９】上記第１の実施形態の変形例におけるゲートクロック発生回路の構成を示すブロック図である。
【図１０】上記第１の実施形態の上記変形例に係る液晶表示装置の構成を説明するための図である。
【図１１】第２の実施形態に係る液晶表示装置の構成を説明するための図である。
【図１２】上記第２の実施形態の作用および効果を説明するための信号波形図である。
【図１３】上記第２の実施形態における波形制御回路の他の構成例を示す回路図である。
【図１４】第３の実施形態に係る液晶表示装置の構成を説明するための図である。
【図１５】上記第３の実施形態の作用および効果を説明するための信号波形図である。
【発明を実施するための形態】
【００１３】
以下、各実施形態について添付図面を参照して説明する。
＜１．第１の実施形態＞
＜１．１  全体構成＞
図１は、第１の実施形態に係る液晶表示装置の全体的な構成を示すブロック図である。この液晶表示装置は、アクティブマトリクス型の表示部である表示パネル１００と、第１および第２走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）２１０，２２０と、データ信号線駆動回路（「ソースドライバ」とも呼ばれる）３００と、表示制御回路４００とを備えている。表示制御回路４００には外部から入力信号Ｓｉｎが与えられ、この入力信号Ｓｉｎには、表示すべき画像を表す画像信号および当該画像の表示のためのタイミング制御信号が含まれている。
【００１４】
図２は、上記第１の実施形態における表示パネル１００の構成を説明するための図である。図１および図２に示すように、この表示パネル１００には、複数本（ｍ本）のデータ信号線（「ソースライン」とも呼ばれる）ＳＬ１〜ＳＬｍと、複数本（ｎ＋ｐ本）の走査信号線（「ゲートライン」とも呼ばれる）ＧＬ１〜ＧＬｎ＋ｐと、これらのデータ信号線ＳＬ１〜ＳＬｍおよび走査信号線ＧＬ１〜ＧＬｎに沿ってマトリクス状に配置された複数の画素形成部１０とが配設されている。なお図２では、図示の便宜上、表示パネル１００におけるデータ信号線の本数ｍを１８とし、表示パネル１００の後述のＢ領域における走査信号線の本数ｐを２としているが、表示パネル１００におけるデータ信号線の本数および当該Ｂ領域における走査信号線の本数はこれらに限定されるものではない。このことは図１０および図１１においても同様である。
【００１５】
図１に示すように、この表示パネル１００は、データ信号線ＳＬｊ（ｊ＝１〜ｍ）の延びる方向の１つ縁部における中央位置にノッチ（切り欠き部）１２０を有している。このため、当該１つの縁部に近いｐ本の走査信号線（以下「ノッチ近接走査信号線」または「Ｂ領域走査信号線」という）ＧＬｎ＋１〜ＧＬｎ＋ｐのそれぞれは、ノッチ１２０により電気的に２つの副走査信号線に分離されている。すなわち、各走査信号線ＧＬｎ＋ｋ（ｋ＝１〜ｐ）は、互いに電気的に分離された第１副走査信号線ＧＬｎ＋ｋ＿Ｌと第２副走査信号線ＧＬｎ＋ｋ＿Ｒとからなる。第１副走査信号線ＧＬｎ＋ｋ＿Ｌは、図１においてノッチ１２０の左側に配置されていて、第１走査信号線駆動回路２１０にのみ接続され、第２副走査信号線ＧＬｎ＋ｋ＿Ｒは、図１においてノッチ１２０の右側に配置されていて、第２走査信号線駆動回路２２０にのみ接続されている。表示パネル１００における走査信号線ＧＬ１〜ＧＬｎ＋ｐのうちノッチ近接走査信号線（Ｂ領域走査信号線）以外の走査信号線（以下「Ａ領域走査信号線」という）ＧＬ１〜ＧＬｎは、第１および第２走査信号線駆動回路２１０，２２０の双方に接続されている。なお、表示パネル１００における各Ｂ領域走査信号線ＧＬｎ＋ｋに印加される走査信号Ｇｎ＋ｋは、第１走査信号線駆動回路２１０から第１副走査信号線ＧＬｎ＋ｋ＿Ｌに印加される第１副走査信号Ｇｎ＋ｋ＿Ｌと、第２走査信号線駆動回路２２０から第２副走査信号線ＧＬｎ＋ｋ＿Ｒに印加される第２副走査信号Ｇｎ＋ｋ＿Ｒからなる（図１、図２参照）。
【００１６】
表示パネル１００における各画素形成部１０は、ｍ本のデータ信号線ＳＬ１〜ＳＬｍのいずれか１つに対応すると共に、ｎ＋ｐ本の走査信号線ＧＬ１〜ＧＬｎ＋ｐのいずれか１つに対応する（図２に示す表示パネル１００ではｍ＝１８，ｐ＝２である）。図３は、本実施形態における画素形成部１０の電気的構成を示す回路図であり、図３の（Ａ）は、表示パネル１００におけるＡ領域（Ａ領域走査信号線ＧＬ１〜ＧＬｎが配設されている領域）における画素形成部１０の電気的構成を示し、図３の（Ｂ）は、表示パネル１００におけるＢ領域（Ｂ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋ｐが配設されている領域）のうち第１副走査信号線ＧＬｎ＋１＿Ｌ〜ＧＬｎ＋ｐ＿Ｌが配設されている領域（以下「第１Ｂ領域」という）における画素形成部１０の電気的構成を示し、図３の（Ｃ）は、表示パネル１００におけるＢ領域のうち第２副走査信号線ＧＬｎ＋１＿Ｒ〜ＧＬｎ＋ｐ＿Ｒが配設されている領域（以下「第２Ｂ領域」という）における画素形成部１０の電気的構成を示している。図３の（Ａ）〜（Ｃ）に示す画素形成部１０は、いずれも同じ電気的構成を有しているが、これらの画素形成部に対応する走査信号線の接続先が異なる。すなわち、Ａ領域における画素形成部１０に対応する走査信号線ＧＬｉ（ｉ＝１〜ｎ）は、それらの一端を第１走査信号線駆動回路２１０に接続され、それらの他端を第２走査信号線駆動回路２２０に接続されており、第１Ｂ領域における画素形成部１０に対応する走査信号線ＧＬｎ＋ｋ＿Ｌ（ｋ＝１〜ｐ）は第１走査信号線駆動回路２１０に接続され、第２Ｂ領域における画素形成部１０に対応する走査信号線ＧＬｎ＋ｋ＿Ｌ（ｋ＝１〜ｐ）は第２走査信号線駆動回路２２０に接続されている。なお、Ａ領域における各画素形成部１０（図３（Ａ））はデータ信号線ＳＬ１〜ＳＬｍのいずれかに対応し、第１Ｂ領域における各画素形成部１０（図３（Ｂ））はデータ信号線ＳＬ１〜ＳＬｊａのいずれかに対応し、第２Ｂ領域における各画素形成部１０（図３（Ｃ））はデータ信号線ＳＬｊｂ〜ＳＬｍのいずれかに対応する。ここで、データ信号線ＳＬｊａは、第１Ｂ領域を通過するデータ信号線のうちノッチ１２０に最も近いデータ信号線であり、データ信号線ＳＬｊｂは、第２Ｂ領域を通過するデータ信号線のうちノッチ１２０に最も近いデータ信号線であり、図２に示す表示パネル１００ではｍ＝１８，ｊａ＝７，ｊｂ＝１２である。
【００１７】
図３に示すように、各画素形成部１０は、対応する走査信号線ＧＬｉ（ｉ＝１〜ｎ＋ｐ）に制御端子としてのゲート端子が接続されると共に対応するデータ信号線ＳＬｊ（ｊ＝１〜ｍ）にソース端子が接続されたスイッチング素子としての薄膜トランジスタ（以下「ＴＦＴ」と略記する）１２と、そのＴＦＴ１２のドレイン端子に接続された容量電極としての画素電極Ｅｐと、上記複数の画素形成部１０に共通的に設けられた共通電極Ｅｃと、画素電極Ｅｐと共通電極Ｅｃとの間に挟持され上記複数の画素形成部１０に共通的に設けられた液晶層とにより構成される。そして、画素電極Ｅｐおよび共通電極Ｅｃにより形成される液晶容量Ｃｌｃによりデータ保持容量としての画素容量Ｃｐが構成される。典型的には、画素容量Ｃｐに確実に電圧を保持すべく液晶容量Ｃｌｃに並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００１８】
各画素形成部１０におけるスイッチング素子（以下「画素スイッチング素子」という）としてのＴＦＴ１２は電界効果トランジスタの一種である薄膜トランジスタであることから、ＴＦＴ１２のゲート端子とドレイン端子の間には寄生容量Ｃｇｄが存在し、この寄生容量Ｃｇｄは、走査信号線ＧＬｉと画素電極Ｅｐによって形成される容量を含む。なお、ＴＦＴ１２の種類は特に限定されず、ＴＦＴ１２のチャネル層には、アモルファスシリコン、ポリシリコン、微結晶シリコン、連続粒界結晶シリコン（ＣＧシリコン）、酸化物半導体等のいずれを使用してもよい。また、表示パネル１００としての液晶パネルの方式も、液晶層に垂直な方向に電界が印加されるＶＡ（Vertical Alignment）方式やＴＮ（Twisted Nematic）方式等に限定されるものではなく、液晶層に略平行な方向に電界が印加されるＩＰＳ（In-Plane Switching）方式であってもよい。
【００１９】
表示制御回路４００は、入力信号Ｓｉｎを外部から受け取り、この入力信号Ｓｉｎに基づき、デジタル画像信号Ｓｄｖ、データ側制御信号ＳＣＴ、走査側制御信号ＧＣＴ、および共通電圧Ｖｃｏｍ（不図示）を生成し出力する。デジタル画像信号Ｓｄｖおよびデータ側制御信号ＳＣＴはデータ信号線駆動回路３００に与えられる。走査側制御信号ＧＣＴは、ゲートスタートパルス信号ＧＳＰ、および、正相ゲートクロック信号ＧＣＫと逆相ゲートクロック信号ＧＣＫＢからなる２相クロック信号を含み、第１および第２走査信号線駆動回路２１０，２２０に与えられる。共通電圧Ｖｃｏｍは表示パネル１００における共通電極Ｅｃに与えられる。なお以下において、正相ゲートクロック信号ＧＣＫと逆相ゲートクロック信号ＧＣＫＢを個別に説明する必要のない場合には、これらを単に「ゲートクロック信号ＧＣＫ，ＧＣＫＢ」という。
【００２０】
表示制御回路４００はゲートクロック発生回路４２０を含み、上記のゲートクロック信号ＧＣＫ，ＧＣＫＢはゲートクロック発生回路４２０により生成される。従来のゲートクロック発生回路は、ゲートクロック信号ＧＣＫ，ＧＣＫＢを矩形波信号として生成する。これに対し本実施形態におけるゲートクロック発生回路４２０は、矩形波として生成される基本ゲートクロック信号における波形を選択的に変形することにより上記のゲートクロック信号ＧＣＫ，ＧＣＫＢを生成するように構成されており、この点で従来と相違する。このゲートクロック発生回路４２０の詳細は後述する。
【００２１】
データ信号線駆動回路３００は、デジタル画像信号Ｓｄｖおよびデータ側制御信号ＳＣＴに基づき、表示パネル１００を駆動するためのｍ個のデータ信号Ｓ１〜Ｓｍを生成する。すなわち、表示制御回路４００からのデータ側制御信号ＳＣＴには、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号Ｌｓ、および極性切替制御信号Ｃｐｎ等が含まれており、データ信号線駆動回路３００は、これらの信号に基づき、その内部の図示しないシフトレジスタおよびサンプリングラッチ回路等を動作させることにより、デジタル画像信号Ｓｄｖに基づくｍ個のデジタル信号を生成し、これらのデジタル信号を図示しないＤＡ変換回路でアナログ信号に変換することにより、表示パネル１００を駆動するための信号としてｍ個のデータ信号Ｓ１〜Ｓｍを生成する。これらのデータ信号Ｓ１〜Ｓｍは、アナログの電圧信号であり、表示パネル１００におけるｍ本のデータ信号線ＳＬ１〜ＳＬｍにそれぞれ与えられる。なお極性切替制御信号Ｃｐｎは、液晶の劣化を防止すべく表示パネル１００を交流駆動するための制御信号であり、所定のタイミングで上記データ信号Ｓ１〜Ｓｍの極性を切り替えるために使用される。ただし、この交流駆動は、当業者には周知である一方、本発明の特徴とは直接的には関係しないので、詳しい説明を省略する。
【００２２】
走査信号線駆動回路２００は、走査側制御信号ＧＣＴに基づき走査信号Ｇ１〜Ｇｎ＋ｐを生成して走査信号線ＧＬ１〜ＧＬｎ＋ｐにそれぞれ印加し、これによりアクティブな走査信号の走査信号線ＧＬ１〜ＧＬｎ＋ｐへの印加を所定周期で繰り返す。図４は、この走査信号線駆動回路２００の構成例を示すブロック図である。この構成例による走査信号線駆動回路２００は、図４に示すように接続されてｎ＋ｐ段のシフトレジスタとして動作するｎ＋ｐ＋１個のＲＳフリップフロップ２０１，２０２，２０３，…およびｎ＋ｐ個のアナログスイッチ２２１，２２２，２２３，…を含み、ゲートクロック信号ＧＣＫ，ＧＣＫＢをアナログスイッチ２２ｉでサンプリングすることにより走査信号Ｇｉを生成するように構成されている（ｉ＝１〜ｎ＋ｐ）。このｎ＋ｐ段のシフトレジスタにおけるｋ番目の段は、ｋ番目のＲＳフリップフロップ２０ｋとｋ番目のアナログスイッチ２２ｋを用いて実現されている。すなわち、１番目のＲＳフリップフロップ２０１では、セット端子（Ｓ端子）に表示制御部から４００からゲートスタートパルス信号ＧＳＰが入力され、リセット端子（Ｒ端子）に２番目のアナログスイッチ２２２の出力としての走査信号Ｇ２が入力される。ｉ番目（ｉ＝２〜ｎ＋ｐ）のＲＳフリップフロップ２０ｉでは、セット端子にｉ−１番目のアナログスイッチ２２（ｉ−１）の出力としての走査信号Ｇi-1が入力され、リセット端子にｉ＋１番目のアナログスイッチ２２（ｉ＋１）の出力としての走査信号Ｇi+1が入力される。最終段に対応するｎ＋ｐ番目のＲＳフリップフロップ２０（ｎ＋ｐ）では、セット端子にｎ＋ｐ−１番目のアナログスイッチ２２（ｎ＋ｐ−１）の出力としての走査信号Ｇn+p-1が入力され、リセット端子にｎ＋ｐ＋１番目のアナログスイッチ２２（ｎ＋ｐ＋１）の出力信号が入力される。
【００２３】
また走査信号線駆動回路２００において、表示制御回路４００からの正相ゲートクロック信号ＧＣＫが奇数番目のアナログスイッチ２２１，２２３，２２５，…に入力され、表示制御回路４００からの逆相ゲートクロック信号ＧＣＫＢが偶数番目のアナログスイッチ２２２，２２４，２２６，…に入力される。各アナログスイッチ２２ｉには、当該アナログスイッチ２２ｉに対応するＲＳフリップフロップ２０ｉ（同一段内のＲＳフリップフロップ）の出力信号Ｑｉが制御信号として入力される（ｉ＝１〜ｎ＋ｐ）。これにより、ｉ番目のアナログスイッチ２２ｉは、ｉ番目の段のＲＳフリップフロップ２０ｉの出力信号Ｑｉがハイレベル（Ｈレベル）のときオン状態であり、当該出力信号Ｑｉがローレベル（Ｌレベル）のときオフ状態である。その結果、奇数番目の段のＲＳフリップフロップ２０ｉの出力信号ＱｉがＨレベルである間（ｉ＝１，３，５，…）、正相ゲートクロック信号ＧＣＫが走査信号Ｇｉとして走査信号線ＧＬｉに印加され、偶数番目の段のＲＳフリップフロップ２０ｉの出力信号ＱｉがＨレベルである間（ｉ＝２，４，６，…）、逆相ゲートクロック信号ＧＣＫＢが走査信号Ｇｉとして走査信号線ＧＬｉに印加される。
【００２４】
表示パネル１００の背面側には、図示しないバックライトユニットが設けられており、これにより表示パネル１００の背面にバックライト光が照射される。このバックライトユニットも表示制御回路４００により駆動されるが、その他の方法により駆動される構成であってもよい。なお、表示パネル１００が反射型である場合には、バックライトユニットは不要である。
【００２５】
以上のようにして、データ信号線ＳＬ１〜ＳＬｍにデータ信号Ｓ１〜Ｓｍがそれぞれ印加され、走査信号線ＧＬ１〜ＧＬｎ＋ｐに走査信号Ｇ１〜Ｇｎ＋ｐがそれぞれ印加され、表示パネル１００の背面にバックライト光が照射されることにより、外部から与えられる入力信号Ｓｉｎの表す画像が表示パネル１００に表示される。
【００２６】
なお、図１〜図４に示す上記構成において、データ信号線駆動回路３００および走査信号線駆動回路２１０，２２０の双方または一方は表示制御回路４００内に設けられていてもよい。さらに、データ信号線駆動回路３００および走査信号線駆動回路２１０，２２０の双方または一方は表示パネル１００と一体的に形成されていてもよい。
【００２７】
＜１．２  従来の液晶表示装置における問題点＞
図５は、従来の液晶表示装置において図１または図２に示すようなノッチを有する表示パネル１００を備える場合における問題を説明するための信号波形図である。この従来の液晶表示装置も、上記第１の実施形態と同様、図４に示す構成の走査信号駆動回路を備えているものとする。この従来の液晶表示装置では、図４に示す構成の走査信号駆動回路に図５に示すゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ，ＧＣＫＢが入力される。これらの信号ＧＳＰ，ＧＣＫ，ＧＣＫＢに含まれるパルスはいずれも方形のパルスであって、立ち下がり時間および立ち上がり時間はパルス幅に比べ十分に小さい。
【００２８】
図２に示すような形状の表示パネル１００における走査信号線ＧＬ１〜ＧＬｎ＋ｐ（ｐ＝２）の一端側および他端側にそれぞれ接続された第１走査信号線駆動回路２１０および第２走査信号線駆動回路２２０に図５に示すゲートスタートパルス信号ＧＳＰ、および、ゲートクロック信号ＧＣＫ，ＧＣＫＢが入力されると、図５に示すような、各段のＲＳフリップフロップ２０ｉ〜２０（ｎ＋２）の出力信号Ｑ１〜Ｑｎ＋２が生成され、これらの出力信号Ｑ１〜Ｑｎ＋２に基づき、図５に示すような走査信号Ｇ１〜Ｇｎ＋２が生成される。各走査信号線ＧＬｉは、配線容量および配線抵抗を有するため、ゲートクロック信号ＧＣＫ，ＧＣＫＢが鈍りのないパルス信号であっても、走査信号Ｇｉの波形は、その走査信号が印加される走査信号線ＧＬｉの長さに応じて鈍る。すなわち、走査信号Ｇｉの波形は、その走査信号が印加される走査信号線ＧＬｉの配線容量および配線抵抗によって決まる時定数に応じて鈍る。図２からわかるように、表示パネル１００のＡ領域に配設された走査信号線ＧＬ１〜ＧＬｎの時定数は比較的大きく、Ｂ領域に配設された走査信号線ＧＬｎ＋１〜ＧＬｎ＋２の時定数は比較的小さい。このため図５に示すように、Ａ領域の走査信号線ＧＬ１〜ＧＬｎに印加される走査信号Ｇ１〜Ｇｎの波形鈍りに比べ、Ｂ領域の走査信号線ＧＬｎ＋２〜ＧＬｎ＋２に印加される走査信号Ｇｎ＋１，Ｇｎ＋２の波形鈍りが小さい。
【００２９】
各画素形成部１０における画素電圧（画素電極Ｅｐの電圧）Ｖｐは、その画素形成部１０内の画素スイッチング素子としてのＴＦＴ１２のゲート端子に接続される走査信号線ＧＬｉの電圧（走査信号Ｇｉの電圧）が、ＴＦＴ１２をオン状態とするためのオン電圧からＴＦＴ１２をオフ状態とするためのオフ電圧へと変化するときに、寄生容量Ｃｇｄに起因して画素電圧Ｖｐが所定量（以下「画素電圧低下量ΔＶｐ」という）だけ低下する（図３参照）。本実施形態では、図３に示すようにＴＦＴ１２がＮｃｈトランジスタであることから、オン電圧はＨレベルの走査信号の電圧すなわちＨレベルゲート電圧Ｖｇｈに相当し、オフ電圧はＬレベルの走査信号の電圧すなわちＬレベルゲート電圧Ｖｇｌに相当する。このため、画素電圧低下量ΔＶｐは、走査信号Ｇｉの電圧がオン電圧（Ｈレベルゲート電圧Ｖｇｈ）からオフ電圧（Ｌレベルゲート電圧Ｖｇｌ）へと瞬時に変化するものとすると、すなわち理想的な場合を考えると、次式で示される。
ΔＶｐ＝｛Ｃｇｄ／（Ｃｌｃ＋Ｃｇｄ）｝（Ｖｇｈ−Ｖｇｌ）  …（２）
【００３０】
上記式（２）は、画素電極Ｅｐ（を含むノード）についての電荷保存則から導くことができる。すなわち、画素形成部１０内のＴＦＴ１２がオン状態からオフ状態へと変化する直前の時点では、画素電圧Ｖｐはデータ信号Ｓｊの電圧Ｖｓに等しく、画素電極Ｅｐの電荷量Ｑｏｎは、
Ｑｏｎ＝Ｃｇｄ（Ｖｐ−Ｖｇｈ）＋Ｃｌｃ（Ｖｐ−Ｖｃｏｍ）
であり、当該ＴＦＴ１２がオン状態からオフ状態へと変化した直後の時点における画素電極Ｅｐにおける電荷量Ｑｏｆｆは、
Ｑｏｆｆ＝Ｃｇｄ（Ｖｐ−ΔＶｐ−Ｖｇｌ）＋Ｃｌｃ（Ｖｐ−ΔＶｐ−Ｖｃｏｍ）
であるので、電荷保存則を示すＱｏｎ＝Ｑｏｆｆから、
Ｃｇｄ（Ｖｐ−Ｖｇｈ）＋Ｃｌｃ（Ｖｐ−Ｖｃｏｍ）
＝Ｃｇｄ（Ｖｐ−ΔＶｐ−Ｖｇｌ）＋Ｃｌｃ（Ｖｐ−ΔＶｐ−Ｖｃｏｍ）
となる。この式をΔＶｐについて解くと上記式（２）が得られる。
【００３１】
しかし既述のように、各走査信号線ＧＬｉは配線容量および配線抵抗を有するため、各走査信号Ｇｉには、それが印加される走査信号線ＧＬｉの時定数に応じて波形鈍りが生じる。このため、ＴＦＴ１２がターンオフするときに、走査信号Ｇｉはオン電圧としてのＨレベルゲート電圧Ｖｇｈからオフ電圧としてのＬレベルゲート電圧Ｖｇｌへは瞬時には変化せず、オン電圧からオフ電圧まで変化する期間（以下「オフ遷移期間」という）においてデータ信号線ＳＬｊから当該ＴＦＴ１２を介して画素電極Ｅｐに電荷が流入する。その結果、画素電圧低下量ΔＶｐ（＞０）が理想的な場合に比べ、走査信号Ｇｉの立下り波形の鈍りの程度に応じて小さくなる。すなわち、走査信号線ＧＬｉの時定数が大きくなって走査信号Ｇｉの波形鈍りの程度が大きくなるにしたがって、画素電圧低下量ΔＶｐは小さくなる。
【００３２】
したがって、図２に示すように構成された表示パネル１００を有する従来の液晶表示装置では、図５に示すように、Ｂ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋２に印加される走査信号Ｇｎ＋１〜Ｇｎ＋２の波形鈍りは、Ａ領域走査信号線ＧＬ１〜ＧＬｎに印加される走査信号Ｇ１〜Ｇｎの波形鈍りよりも小さい（オフ遷移期間が短い）。このため、Ｂ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋２に接続される各画素形成部１０における画素電圧低下量ΔＶｐ（＞０）は、Ａ領域走査信号線ＧＬ１〜ＧＬｎに接続される各画素形成部１０における画素電圧低下量ΔＶｐよりも大きい。
【００３３】
図６は、従来の液晶表示装置における上記現象をより詳しく説明するための信号波形図であり、Ａ領域走査信号線ＧＬ１〜ＧＬｎに接続される画素形成部１０のいずれか（以下「Ａ領域画素形成部」という）と、Ｂ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋２に接続される画素形成部１０のいずれか（以下「Ｂ領域画素形成部」という）とに着目し、これらＡ領域画素形成部およびＢ領域画素形成部における幾つかの信号および幾つかの部分の電圧波形を示している。ただし、これらの電圧波形は上記現象を説明するために便宜的に描かれたものであり、液晶表示装置の実際の駆動に使用される波形とは必ずしも一致しない。
【００３４】
図６において、太い実線の波形はデータ信号Ｓｊの電圧Ｖｓを示し、細い１点鎖線の波形はＡ領域走査信号線ＧＬｉの電圧（以下「Ａ領域走査電圧」という）Ｖｇ（Ａ）を示し、細い点線の波形はＢ領域走査信号線ＧＬｎ＋ｋの電圧（以下「Ｂ領域走査電圧」という）Ｖｇ（Ｂ）を示し、太い１点鎖線の波形はＡ領域画素形成部における画素電圧Ｖｐ（Ａ）を示し、太い点線の波形はＢ領域画素形成部における画素電圧Ｖｐ（Ｂ）を示し、細い実線の直線は共通電圧Ｖｃｏｍを示し、細い２点鎖線の直線はデータ信号Ｓｊの中心電圧Ｖｓｃを示し、細い１点鎖線の直線はＡ領域画素形成部における画素電圧の中心電圧（以下「Ａ領域画素中心電圧」という）Ｖｃ（Ａ）を示し、細い点線の直線はＢ領域画素形成部における画素電圧の中心電圧（以下「Ｂ領域画素中心電圧」という）Ｖｃ（Ｂ）を示す。
【００３５】
図６に示すように、Ｂ領域走査電圧Ｖｇ（Ｂ）の波形鈍りはＡ領域走査電圧Ｖｇ（Ａ）の波形鈍りよりも小さいことから、Ｂ領域走査電圧Ｖｇ（Ｂ）の立ち下がり時間（オフ遷移期間相当の時間）はＡ領域走査電圧Ｖｇ（Ａ）の立ち下がり時間（オフ遷移期間相当の時間）よりも短い。その結果、Ｂ領域画素形成部における画素電圧Ｖｐ（Ｂ）のオフ遷移期間での低下量（以下「Ｂ領域画素電圧低下量」という）ΔＶBは、Ａ領域画素形成部における画素電圧Ｖｐ（Ａ）のオフ遷移期間での低下量（以下「Ａ領域画素電圧低下量」という）ΔＶAよりも大きい。これにより、Ｂ領域画素中心電圧Ｖｃ（Ｂ）はＡ領域画素中心電圧Ｖｃ（Ａ）よりも小さくなり、Ｂ領域画素形成部における液晶容量Ｃｌｃに印加される実効電圧はＡ領域画素形成部における液晶容量Ｃｌｃに印加される実効電圧よりも小さくなる。このため、データ信号の電圧Ｖｓが同じであっても、Ｂ領域画素形成部により形成される画像の表示領域（以下「Ｂ表示領域」という）とＡ領域画素形成部により形成される画像の表示領域（以下「Ａ表示領域」という）との間で輝度差が生じる。その結果、図２に示すように構成された表示パネル１００を有する従来の液晶表示装置では、ムラのない良好な画像表示を行うことができない。
【００３６】
＜１．３  第１の実施形態におけるゲートクロック発生回路＞
図７は、本実施形態におけるゲートクロック発生回路４２０の構成を示すブロック図である。このゲートクロック発生回路４２０は、クロック発生器４２１および波形制御回路４２３とを有している。クロック発生器４２１は、正相基本ゲートクロック信号ＧＣＫｏおよび逆相基本ゲートクロック信号ＧＣＫＢｏを矩形波信号として生成し、波形制御回路４２３は、これらの正相および逆相基本ゲートクロック信号ＧＣＫｏ，ＧＣＫＢｏに含まれる矩形パルスを図８に示すように変形することにより、上記のゲートクロック信号ＧＣＫ，ＧＣＫＢを生成する。
【００３７】
図８は、本実施形態の作用および効果を説明するための信号波形図である。本実施形態におけるゲートクロック発生回路４２０は、１フレーム期間毎に１つのパルスを含むゲートスタートパルス信号ＧＳＰを出力するとともに、図８に示すように波形が選択的に変形されたゲートクロック信号ＧＣＫ，ＧＣＫＢを出力する。すなわち、ゲートクロック発生回路４２０における波形制御回路４２３は、正相および逆相基本ゲートクロック信号ＧＣＫｏ，ＧＣＫＢｏに含まれる矩形パルス（以下「基本クロックパルス」という）のうちＢ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋ｐ（図３に示す表示パネル１００ではｐ＝２）に印加される走査信号Ｇｎ＋１〜Ｇｎ＋ｐに対応する矩形パルスのみを鈍らせることにより、図８に示すようなゲートクロック信号ＧＣＫ，ＧＣＫＢを生成する。図４に示す走査信号線駆動回路２１０，２２０の構成からわかるように、この波形制御回路４２３は、ゲートクロック信号ＧＣＫ，ＧＣＫＢにおけるパルスのうちＢ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋ｐに印加すべき走査信号Ｇｎ＋１〜Ｇｎ＋ｐに対応するパルスが現れる期間（以下「Ｂ領域期間」という）ＴＢにおける基本クロックパルスの立ち下がり波形を鈍らせる（Ｂ領域期間ＴＢにおける基本クロックパルスの立ち下がりにおけるオフ遷移期間の長さ）を増大させる。このＢ領域期間における基本クロックパルスの波形鈍りの程度は、各Ａ領域走査信号線ＧＬｉ（ｉ＝１〜ｎ）と各Ｂ領域走査信号線ＧＬｎ＋ｋ（ｋ＝１〜ｐ）との間での時定数の相違に基づき、図６に示すＢ領域画素電圧低下量ΔＶBがＡ領域画素電圧低下量ΔＶAと同程度となるように設定される。
【００３８】
波形制御回路４２３が、正相および逆相基本ゲートクロック信号ＧＣＫｏ，ＧＣＫＢｏに含まれる矩形パルスに対し上記のような選択的な変形処理すなわち図８に示すように少なくとも立ち下がり波形を鈍らせて立ち下がり時間を長くする処理を施すことにより、Ｂ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋ｐに印加される走査信号Ｇｎ＋１〜Ｇｎ＋ｐの立ち下がり波形の鈍り（立ち下がり時間）がＡ領域走査信号線ＧＬ１〜ＧＬｎに印加される走査信号Ｇ１〜Ｇｎの立ち下がり波形の鈍り（立ち下がり時間）と同程度となる（図８に示す走査信号Ｇ１〜Ｇｎ＋２参照）。
【００３９】
＜１．４  効果＞
上記のように本実施形態によれば、表示パネル１００が図１、図２に示すようなノッチ１２０を有していても、図８に示すように、図４に示すような走査信号線駆動回路の構成を前提としてゲートクロック信号ＧＣＫ，ＧＣＫＢの波形を制御することにより、表示パネル１００における走査信号線ＧＬ１〜ＧＬｎ＋ｐに印加されるいずれの走査信号Ｇ１〜Ｇｎ＋ｐの波形鈍り（立ち下がりにおけるオフ遷移期間の長さ）も同程度となるので、いずれの画素形成部１０においても（Ａ領域画素形成部とＢ領域画素形成部のいずれにおいても）、画素電圧低下量ΔＶｐ（Ａ領域画素電圧低下量ΔＶAおよびＢ領域画素電圧低下量ΔＶB）は同程度となる。したがって、いずれの画素形成部１０においても、データ信号Ｓｊの電圧Ｖｓが同じであれば、液晶容量Ｃｌｃに印加される実効電圧は同じとなる。これにより、回路規模の増大や回路構成の複雑化を抑えつつ、Ａ表示領域とＢ表示領域との間での走査信号線ＧＬｉの時定数の相違による輝度差の発生を回避し、表示ムラのない良好な画像表示を行うことができる。
【００４０】
＜１．５  変形例＞
上記第１の実施形態では、表示パネル１００のＢ領域における第１副走査信号線ＧＬｎ＋ｋ＿Ｌと第２副走査信号線ＧＬｎ＋ｋ＿Ｒ１とは同じ長さであって時定数も同じであり、これに応じて、第１副走査信号線ＧＬｎ＋ｋ＿Ｌに印加される走査信号Ｇｎ＋ｋ＿Ｌと第２副走査信号線ＧＬｎ＋ｋ＿Ｒに印加される走査信号Ｇｎ＋ｋ＿Ｒとは同じ波形の信号Ｇｎ＋ｋとしている。しかし、Ｂ領域における第１副走査信号線ＧＬｎ＋ｋ＿Ｌと第２副走査信号線ＧＬｎ＋ｋ＿Ｒ１との間で長さ異なり時定数が異なっていてもよい。この場合には、図７に示す波形制御回路に代えて図９に示す波形制御回路４２３ｂを使用し、この波形制御回路４２３ｂにおいて、Ａ領域走査信号線ＧＬｉ（ｉ＝１〜ｎ）とＢ領域の第１副走査信号線ＧＬｎ＋ｋ＿Ｌ（ｋ＝１〜ｐ）との間での時定数の相違（信号線長の相違による配線容量Ｃｇｌおよび配線抵抗Ｒｇｌの相違）に基づき、Ｂ領域画素電圧低下量ΔＶBがＡ領域画素電圧低下量ΔＶAと同程度となるようにＢ領域期間ＴＢにおける基本クロックパルスの立ち下がり波形を鈍らせることにより第１の正相および逆相ゲートクロック信号ＧＣＫ１，ＧＣＫＢ１が生成され、かつ、Ａ領域走査信号線ＧＬｉ（ｉ＝１〜ｎ）とＢ領域の第２副走査信号線ＧＬｎ＋ｋ＿Ｒ（ｋ＝１〜ｐ）との間での時定数の相違に基づき、Ｂ領域画素電圧低下量ΔＶBがＡ領域画素電圧低下量ΔＶAと同程度となるようにＢ領域期間ＴＢにおける基本クロックパルスの立ち下がり波形を鈍らせることにより第２の正相および逆相ゲートクロック信号ＧＣＫ２，ＧＣＫＢ２が生成されるようにすればよい。この場合、図１０に示すように、第１の正相および逆相ゲートクロック信号ＧＣＫ１，ＧＣＫＢ１は第１走査信号線駆動回路２１０に入力され、第２の正相および逆相ゲートクロック信号ＧＣＫ２，ＧＣＫＢ２は第２走査信号線駆動回路２２０に入力される。このような構成により上記第１の実施形態と同様の効果が得られる。なおこの構成では、第１副走査信号線ＧＬｎ＋ｋ＿Ｌの長さが第２副走査信号線ＧＬｎ＋ｋ＿Ｒの長さよりも長い場合（より正確には、第１副走査信号線ＧＬｎ＋ｋ＿Ｌの長さに対応する時定数が第２副走査信号線ＧＬｎ＋ｋ＿Ｒの長さに対応する時定数よりも大きい場合）には、波形制御回路４２３ｂにおいてＢ領域期間ＴＢにおける基本クロックパルスを鈍らせる程度は、第１の正相および逆相ゲートクロック信号ＧＣＫ１，ＧＣＫＢ１を生成する場合よりも、第２の正相および逆相ゲートクロック信号ＧＣＫ２，ＧＣＫＢ２を生成する場合の方が大きなものとなる。
【００４１】
上記第１の実施形態では、Ｂ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋ｐの長さは同一であり、したがってそれらの時定数（配線容量Ｃｇｌや配線抵抗Ｒｇｌ）も同一であるとしている。しかし、Ｂ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋ｐの長さ（時定数）が互いに異なる場合であっても、波形制御回路において、各Ｂ領域走査信号線ＧＬｎ＋ｋ（ｋ＝１〜ｐ）の時定数に応じて、当該Ｂ領域走査信号線ＧＬｎ＋ｋに印加すべき走査信号Ｇｎ＋ｋに対応する基本クロックパルスを鈍らせることにより、表示パネル１００の全ての画素形成部１０における画素電圧低下量ΔＶｐを均一化することができる。したがって、このような場合であっても上記第１の実施形態と同様の効果が得られる。
【００４２】
上記第１の実施形態では、画素電圧低下量ΔＶｐの均一化を図るべく基本クロックパルスを鈍らせるための波形制御回路４２３は表示制御回路４００内に設けられている（図１、図７参照）。これに代えて、この波形制御回路４２３に相当する回路を走査信号線駆動回路内（上記第１の実施形態では第１および第２走査信号線駆動回路２１０，２２０のそれぞれの内部）に設けてもよく、また、このような回路を表示制御回路４００と走査信号線駆動回路との間に設けてもよい。
【００４３】
＜２．第２の実施形態＞
次に、上記第１の実施形態における波形制御回路４２３に相当する回路が表示制御回路と走査信号線駆動回路との間に設けられた液晶表示装置の一例を第２の実施形態として説明する。本実施形態は、画素電圧低下量ΔＶｐの均一化を図るべく基本クロックパルスを鈍らせるための構成において上記第１の実施形態と相違するが、その他の構成については上記第１の実施形態と同様であるので同一または対応する部分に同一の参照符号を付し、詳しい説明を省略する。
【００４４】
図１１は、本実施形態に係る液晶表示装置の構成を説明するための図である。図１１に示すように、本実施形態における表示パネル１００も、上記第１の実施形態と同様、アクティブマトリクス型の表示パネルであり、上記第１の実施形態と同様にノッチ１２０を有している。しかし本実施形態では、上記第１の実施形態とは異なり、表示制御回路４００におけるゲートクロック発生回路４２０は、波形制御回路４２３を含まず、その内部で生成された正相および逆相基本ゲートクロック信号ＧＣＫｏ，ＧＣＫＢｏをそのまま正相および逆相ゲートクロック信号ＧＣＫ，ＧＣＫＢとして出力する。これら正相および逆相ゲートクロック信号ＧＣＫ，ＧＣＫＢは、上記第１の実施形態と同様（図１参照）、表示制御回路４００と第１および第２走査信号線駆動回路２１０，２２０との間に設けられたクロック伝送信号線Ｌｃｋ，Ｌｃｋｂを介して第１および第２走査信号線駆動回路２１０，２２０に入力される。
【００４５】
本実施形態では、上記第１の実施形態と異なり、波形制御回路４５０が表示制御回路４００と第１および第２走査信号線駆動回路２１０，２２０との間に設けられている。すなわち図１１に示すように、上記クロック伝送信号線Ｌｃｋ，Ｌｃｋｂに波形制御回路４５０が接続されている。この波形制御回路４５０は、第１スイッチング素子ＳＷ１と第１キャパシタＣｄ１とを直列に接続した第１回路と、第２スイッチング素子ＳＷ２と第２キャパシタＣｄ２とを直列に接続した第２回路とを含み、図１１に示す構成では第１および第２スイッチング素子ＳＷ１，ＳＷ２としてＰチャネル型トランジスタ（以下「Ｐｃｈトランジスタ」と略記する）が使用されている。この波形制御回路４５０は、正相ゲートクロック信号ＧＣＫを伝送するための第１クロック伝送信号線Ｌｃｋが第１回路を介して接地され、逆相ゲートクロック信号ＧＣＫＢを伝送するための第２クロック伝送信号線Ｌｃｋｂが第２回路を介して接地されるように構成されている。第１および第２スイッチング素子ＳＷ１，ＳＷ２のオン／オフを制御するための制御信号は、表示制御回路４００において遅延制御信号Ｃｄｌｙとして生成され、第１および第２スイッチング素子ＳＷ１，ＳＷ２としてのＰｃｈトランジスタのゲート端子に与えられる。
【００４６】
図１２は、上記のような本実施形態の作用および効果を説明するための信号形図である。遅延制御信号Ｃｄｌｙは、ゲートクロック信号ＧＣＫ，ＧＣＫＢにおけるパルスのうちＢ領域走査信号線ＧＬｎ＋１〜ＧＬｎ＋ｐ（図１１に示す例ではｐ＝２）に印加すべき走査信号Ｇｎ＋１〜Ｇｎ＋ｐに対応するパルスが現れる期間においてアクティブ（Ｌレベル）であり、その他の期間において非アクティブ（Ｈレベル）である。遅延制御信号Ｃｄｌｙのアクティブ期間では、波形制御回路４５０における第１および第２スイッチング素子ＳＷ１，ＳＷ２はオン状態であるので、正相ゲートクロック信号ＧＣＫの伝送のための第１クロック伝送信号線Ｌｃｋに第１キャパシタＣｄ１が付加され、逆相ゲートクロック信号ＧＣＫＢの伝送のための第２クロック伝送信号線Ｌｃｋｂに第２キャパシタＣｄ２が付加されていることになる。したがって、正相ゲートクロック信号ＧＣＫは、第１クロック伝送信号線Ｌｃｋの配線抵抗と配線容量および第１キャパシタＣｄ１とによって決まる時定数に応じて波形が鈍り、逆相ゲートクロック信号ＧＣＫＢは、第２クロック伝送信号線Ｌｃｋｂの配線抵抗と配線容量および第２キャパシタＣｄ２とによって決まる時定数に応じて波形が鈍る。そこで本実施形態では、第１キャパシタＣｄ１および第２キャパシタＣｄ２の容量値は、各Ａ領域走査信号線ＧＬｉ（ｉ＝１〜ｎ）と各Ｂ領域走査信号線ＧＬｎ＋ｋ（ｋ＝１〜ｐ）との間での時定数の相違に基づき、第１クロック伝送信号線Ｌｃｋおよび第２クロック伝送信号線Ｌｃｋｂの配線抵抗および配線容量を考慮して、Ｂ領域画素電圧低下量ΔＶBがＡ領域画素電圧低下量ΔＶAと同程度となるように（図６参照）、設定される。
【００４７】
上記のような本実施形態によれば、表示パネル１００が図１、図２に示すようなノッチ１２０を有していても、図１２に示すように、この表示パネル１００における走査信号線ＧＬ１〜ＧＬｎ＋ｐに印加されるいずれの走査信号Ｇ１〜Ｇｎ＋ｐの波形鈍り（立ち下がりにおけるオフ遷移期間の長さ）も同程度となるので、いずれの画素形成部１０においても（Ａ領域画素形成部とＢ領域画素形成部のいずれにおいても）、画素電圧低下量ΔＶｐ（Ａ領域画素電圧低下量ΔＶAおよびＢ領域画素電圧低下量ΔＶB）は同程度となる。したがって、本実施形態によっても上記第１の実施形態と同様の効果が得られる。
【００４８】
なお本実施形態では、波形制御回路４５０は、図１１に示すように容量素子とスイッチング素子とを用いて構成されているが、このような構成に限定されるものではなく、表示パネル１００において画素電圧低下量ΔＶｐを均一化すべくゲートクロック信号ＧＣＫ、ＧＣＫＢの波形を鈍らせるように構成されていればよい。例えば、第１および第２クロック伝送信号線Ｌｃｋ，Ｌｃｋｂのそれぞれに接続されるキャパシタが容量値の異なる複数のキャパシタの間で切り替わるように構成されていてもよく、また、第１および第２クロック伝送信号線Ｌｃｋ，Ｌｃｋｂのそれぞれへの抵抗素子の挿入と非挿入を切り替える構成を含んでいてもよい。
【００４９】
図１３は、上記の波形制御回路４５０の変形例として、第１および第２クロック伝送信号線Ｌｃｋ，Ｌｃｋｂに負荷としての第１および第２キャパシタＣｄ１，Ｃｄ２の接続と切離しを切り替える構成と共に、第１および第２クロック伝送信号線Ｌｃｋ，Ｌｃｋｂへの第１および第２抵抗素子Ｒｄ１，Ｒｄ２の挿入と非挿入を切り替える構成を含む波形制御回路４６０を示している。表示制御回路４００からの遅延制御信号Ｃｄｌｙがアクティブ（図１２ではＬレベル）になると、波形制御回路４６０内においてスイッチＳＷ１ｒ，ＳＷ２ｒがオフ状態となり、スイッチＳＷ１ｃ，ＳＷ２ｃがオン状態となる。これにより図１３に示すように、第１および第２クロック伝送信号線Ｌｃｋ，Ｌｃｋｂに、第１および第２抵抗素子Ｒｄ１，Ｒｄ２がそれぞれ挿入されるとともに第１および第２キャパシタＣｄ１，Ｃｄ２が負荷として接続される状態となる。その結果、正相ゲートクロック信号ＧＣＫは、第１クロック伝送信号線Ｌｃｋの配線抵抗および第１抵抗素子Ｒｄ１と配線容量および第１キャパシタＣｄ１とによって決まる時定数に応じて波形が鈍り、逆相ゲートクロック信号ＧＣＫＢは、第２クロック伝送信号線Ｌｃｋｂの配線抵抗および第２抵抗素子Ｒｄ２と配線容量および第２キャパシタＣｄ２とによって決まる時定数に応じて波形が鈍る。なお、遅延制御信号Ｃｄｌｙが非アクティブになると、スイッチＳＷ１ｒ，ＳＷ２ｒがオン状態となりスイッチＳＷ１ｃ，ＳＷ２ｃがオフ状態となるので、第１および第２クロック伝送信号線Ｌｃｋ，Ｌｃｋｂには第１および第２抵抗素子Ｒｄ１，Ｒｄ２は挿入されず、第１および第２クロック伝送信号線Ｌｃｋ，Ｌｃｋｂから第１および第２キャパシタＣｄ１，Ｃｄ２が切り離される。
【００５０】
＜３．第３の実施形態＞
上記第１および第２の実施形態では、表示パネル１００は図１、図２に示すようなノッチ１２０を有する構成となっているが、他の非矩形の表示パネルを備えるアクティブマトリクス型の液晶表示装置においても、画素電圧低下量ΔＶｐを均一化すべくゲートクロック信号ＧＣＫ，ＧＣＫＢの波形を制御する構成を備えることが可能である。そこで以下では、第３の実施形態として、円形の表示パネルを備える液晶表示装置につき説明する。なお以下では、本実施形態の構成のうち上記第１の実施形態と同一または対応する部分には同一の参照符号を付すものとし詳しい説明を省略する。
【００５１】
図１４は、第３の実施形態に係る液晶表示装置の構成を説明するための図である。本実施形態に係る液晶表示装置は、上記第１および第２の実施形態とは異なり、円形の表示領域を有する表示パネル１００を備えており、これに対応して，表示制御回路４００内のゲートクロック発生回路４３０の構成は上記第１の実施形態とは異なる点を有している。また、この液晶表示装置は、表示パネル１００における走査信号線ＧＬ１〜ＧＬ２０の一端側に接続された１つの走査信号線駆動回路２００のみを備えている。なお、図１４に示す構成では、図示および説明の便宜上、表示パネル１００における走査信号線の本数を２０としデータ信号線の本数を１８としているが、走査信号線およびデータ信号線の本数はこれらに限定されるものではない。また、表示パネル１００における円形表示領域において、各データ信号線ＳＬｊと各走査信号線ＧＬｉとの交差点に対応して図３の（Ａ）に示す構成の画素形成部１０が設けられている。
【００５２】
図１５は、本実施形態の作用および効果を説明するための信号波形図である。本実施形態では、上記第１の実施形態と同様、表示制御回路４００により生成されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫ，ＧＣＫＢが走査信号線駆動回路２００に入力される。しかし、図１４に示すように本実施形態では、表示パネル１００における走査信号線ＧＬ１〜ＧＬ２０の長さが互いに異なり、それに応じて当該走査信号線ＧＬ１〜ＧＬ２０の時定数（配線容量および配線抵抗）も互いに異なる。このため、本実施形態における表示制御回路４００内のゲートクロック発生回路４３０は、図１５に示すように、表示パネル１００における走査信号線ＧＬ１〜ＧＬ２０の間での時定数の相違に応じて立ち下がり波形を鈍らせたゲートクロック信号ＧＣＫ，ＧＣＫＢを生成するように構成されている。すなわち、ゲートクロック信号ＧＣＫ，ＧＣＫＢの立ち下がり波形の鈍りの程度（画素形成部１０のＴＦＴ１２のオフ遷移期間の長さに相当する立ち下がり時間）は、走査信号線ＧＬ１〜ＧＬ２０の間での時定数の相違に基づき、表示パネル１００における各画素形成部１０での画素電圧低下量ΔＶｐが同程度となるように設定されている。したがって、図１５に示すように、各フレーム期間において、ゲートクロック信号ＧＣＫ，ＧＣＫＢに含まれるパルスのうち、当該フレーム期間の中心時点に最も近いパルスの立ち下がり波形の鈍りが最小（立ち下がりにおけるオフ遷移期間の長さが最短）となり、その中心時点から離れるにしたがってパルスの立ち下がり波形の鈍りが大きくなり、当該フレーム期間の開始時点または終了時点に最も近いパルスの立ち下がり波形の鈍りが最大となる。
【００５３】
上記のような本実施形態によれば、表示パネル１００が図１４に示すような円形の表示領域を有していても、図１５に示すように、この表示パネル１００における走査信号線ＧＬ１〜ＧＬ２０に印加されるいずれの走査信号Ｇ１〜Ｇ２０の立ち下がり波形の鈍り（立ち下がりにおけるオフ遷移期間の長さ）も同程度となるので、いずれの画素形成部１０においても、画素電圧低下量ΔＶｐは同程度となる。したがって、本実施形態においても上記第１の実施形態と同様の効果が得られる。
【００５４】
＜４．その他の変形例＞
本発明は上記各実施形態やその変形例に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。
【００５５】
例えば、上記各実施形態やその変形例では、画素形成部１０における画素スイッチング素子としてＮｃｈトランジスタ（Ｎチャネル型のＴＦＴ）１２が使用されているが（図３参照）が、Ｐｃｈトランジスタ（Ｐチャネル型のＴＦＴ）を画素スイッチング素子として使用してもよい。Ｐｃｈトランジスタを画素スイッチング素子として使用する場合、オン電圧はＬレベルゲート電圧Ｖｇｌに、オフ電圧はＨレベルゲート電圧Ｖｇｈにそれぞれ相当し、波形制御回路４２３や波形制御回路４５０は、表示パネル１００における走査信号線間の時定数の相違に基づき、ゲートクロック信号ＧＣＫ，ＧＣＫＢの立ち上がり波形を鈍らせる（立ち上がりにおけるオフ遷移期間の長さを設定する）ように構成される。
【００５６】
また上記各実施形態では、走査信号線駆動回路２１０，２２０，２００（図２、図１１、図１４）は、正相および逆相ゲートクロック信号ＧＣＫ，ＧＣＫＢからなる２相クロック信号により動作するように構成されているが（図４参照）、このような構成に限定されない。すなわち、走査信号線駆動回路が単相のゲートクロック信号または３相以上の多相ゲートクロック信号により動作する場合であっても、ゲートクロック信号に含まれるパルスがアナログスイッチを介して走査信号として出力されるように構成されていれば、上記各実施形態における波形制御回路４２３、４５０、または４６０と同様の回路を備えることにより、上記各実施形態と同様の効果が得られる。
【００５７】
また上記各実施形態では、走査信号線ＧＬ１〜ＧＬｎの間での長さ（時定数）の相違に応じてゲートクロック信号ＧＣＫ，ＧＣＫＢの波形を鈍らせるために波形制御回路４２３、４５０、または４６０が設けられているが、波形制御回路の構成は特に限定されるものではなく、上記各実施形態における波形制御回路４２３，４５０，４６０と同様の機能を実現できるものであればよい。例えば、ゲートクロック信号ＧＣＫ，ＧＣＫＢにつきオフ遷移期間に対応する立ち下がり波形または立ち上がり波形のスルーレートを制御する構成であってもよい。
【００５８】
また以上では、実施形態として液晶表示装置を例に挙げて説明したが、本発明は、これに限定されるものではなく、アクティブマトリクス型の表示装置であれば、有機ＥＬ（Electroluminescenece）表示装置等の他の種類の表示装置にも適用可能である。
【００５９】
なお、以上において説明した実施形態およびその変形例に係る表示装置の特徴をその性質に反しない限り任意に組合せて各種の変形例に係る表示装置を構成することもできる。
【符号の説明】
【００６０】
１０      …画素形成部
１２      …ＴＦＴ（薄膜トランジスタ）
１００    …表示パネル（表示領域）
１２０    …ノッチ
２１０    …第１走査信号線駆動回路（ゲートドライバ）
２２０    …第２走査信号線駆動回路（ゲートドライバ）
２００    …走査信号線駆動回路（ゲートドライバ）
２２１，２２２等  …アナログスイッチ
３００    …データ信号線駆動回路（ソースドライバ）
４００    …表示制御回路
４２０，４３０  …ゲートクロック発生回路（走査側クロック発生回路）
４２１          …クロック発生器
４２３，４５０，４６０  …波形制御回路
Ｃｇｄ    …寄生容量
Ｃｌｃ    …液晶容量（画素容量、所定容量）
Ｅｐ      …画素電極（容量電極）
ＳＬ１〜ＳＬｍ          …データ信号線
ＧＬ１〜ＧＬｎ          …Ａ領域走査信号線
ＧＬｎ＋１〜ＧＬｎ＋ｐ  …Ｂ領域走査信号線
Ｇ１〜Ｇｎ＋ｐ          …走査信号
ＧＣＫ，ＧＣＫＢ        …ゲートクロック信号（正相および逆相クロック信号）
Ｖｇｈ  …Ｈレベルゲート電圧（オン電圧）
Ｖｇｌ  …Ｌレベルゲート電圧（オフ電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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