(57)【要約】【課題】ＳＲＡＭについての低温選別試験に代えて常温での選別試験を実施する場合に、オーバーキルを減らし、かつ、ローカルばらつきに起因する不良流出の危険を抑える。【解決手段】ワード線と、ビット線対と、メモリセルと、前記ビット線対を駆動する駆動回路とを備えるＳＲＡＭにおいて、前記メモリセルへデータを書込むときに、前記ビット線対の一方のビット線をハイレベル（ＶＤＤ）電位で駆動し、他方のビット線を通常書込みの場合のロウレベル（ＶＳＳ）電位よりも少し高い中間電位（ＶＳＳ＋数十mV〜百数十mV）で駆動することができる機能を持たせる。【選択図】図７
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【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線と異なる方向に延在するビット線対と、
前記ワード線および前記ビット線対と接続されたメモリセルと、
前記ビット線対に所定の電位を供給して前記メモリセルにデータを書き込む駆動回路とを備え、
第１の電位および前記第１の電位よりも高い第２の電位が前記メモリセルに供給され、
第１の動作モードおよび前記第１の動作モードと異なる第２の動作モードを有する半導体装置であって、
前記駆動回路は、
テストモード信号を伝送するためのテストモード信号線と、
前記ビット線対の一方のビット線および前記第２の電位を供給する第２の電源線と電気的に接続された第１のトランジスタと、
前記ビット線対の他方のビット線および前記第２の電源線と電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極は、前記テストモード信号線に電気的に接続されており、
前記第１の動作モードにおいて、前記駆動回路は、前記ビット線対の一方のビット線に前記第１の電位を供給し、前記ビット線対の他方のビット線に前記第２の電位を供給し、
前記第２の動作モードにおいて、
前記第１のトランジスタおよび前記第２のトランジスタがテストモード信号に応じてオンとなり、
前記駆動回路は、前記ビット線対の一方のビット線に前記第１の電位を供給し、かつ、前記ビット線対の他方のビット線に前記第１の電位よりも高く前記第２の電位よりも低い第３の電位を供給する、
半導体装置。
【請求項２】
前記第１の電位を供給する第１の電源線と、
前記ビット線対の一方のビット線および前記第１の電源線と電気的に接続された第３のトランジスタと、
前記ビット線対の他方のビット線および前記第１の電源線と電気的に接続された第４のトランジスタと、をさらに備える、請求項１記載の半導体装置。
【請求項３】
前記第３のトランジスタおよび前記第４のトランジスタの駆動能力は、前記第１のトランジスタおよび前記第２のトランジスタの駆動能力よりも大きい、請求項２記載の半導体装置。
【請求項４】
前記第１から第４のトランジスタはＮチャネルＭＯＳＦＥＴである、請求項２記載の半導体装置。
【請求項５】
前記第３および第４のトランジスタのゲート幅は、前記第１および第２のトランジスタのゲート幅よりも大きい、請求項４記載の半導体装置。
【請求項６】
前記第３および第４のトランジスタのゲート長は、前記第１および第２のトランジスタのゲート長よりも大きい、請求項４記載の半導体装置。
【請求項７】
前記メモリセルは、前記第１および第２の電源線に接続され、第１および第２の記憶ノードを有し、第１および第２のＰチャネルＭＯＳＦＥＴと、第５〜第８のＮチャネルＭＯＳＦＥＴとを含み、
前記第５のＰチャネルＭＯＳＦＥＴのドレイン電極と、前記第１のＮチャネルＭＯＳＦＥＴのドレイン電極と、前記第３のＮチャネルＭＯＳＦＥＴのソース電極と、前記第２のＰチャネルＭＯＳＦＥＴのゲート電極と、前記第６のＮチャネルＭＯＳＦＥＴのゲート電極は、前記第１の記憶ノードに接続され、
前記第１のＰチャネルＭＯＳＦＥＴのソース電極および前記第２ＰチャネルＭＯＳＦＥＴのソース電極は、前記第２の電源線と接続され、
前記第２のＰチャネルＭＯＦＥＴのドレイン電極と、前記第６のＮチャネルＭＯＳＦＥＴのドレイン電極と、前記第８のＮチャネルＭＯＳＦＥＴのソース電極と、前記第１のＰチャネルＭＯＳＦＥＴのゲート電極と、前記第５のＮチャネルＭＯＳＦＥＴのゲート電極は、前記第２の記憶ノードと接続され、
前記第１のＰチャネルＭＯＳＦＥＴのソース電極と、前記第２のＰチャネルＭＯＳＦＥＴのソース電極は、前記第２の電源線と接続され、
前記第５のＮチャネルＭＯＳＦＥＴのソース電極および前記第６のＮチャネルＭＯＳＦＥＴのソース電極は、前記第１の電源線と接続され、
前記第７のＮチャネルＭＯＳＦＥＴのゲート電極および前記第８のＮチャネルＭＯＳＦＥＴのゲート電極は、前記ワード線と接続され、
前記第７のＮチャネルＭＯＳＦＥＴのドレイン電極は、前記ビット線対の一方のビット線と接続され、
前記第８のＮチャネルＭＯＳＦＥＴのドレイン電極は、前記ビット線対の他方のビット線と接続される、請求項１記載の半導体装置。
【請求項８】
前記ワード線は、第１のワード線として定義され、前記ビット線対は、第１のビット線対として定義され、
前記半導体装置は、第２のワード線と、第２のビット線対とを含み、
前記メモリセルは、第９および第１０のＮチャネルＭＯＳＦＥＴをさらに含み、
前記第７のＮチャネルＭＯＳＦＥＴのゲート電極および前記第８のＮチャネルＭＯＳＦＥＴのゲート電極は、前記第１のワード線と接続され、
前記第７のＮチャネルＭＯＳＦＥＴのドレイン電極は前記ビット線対の一方のビット線と接続され、
前記第８のＮチャネルＭＯＳＦＥＴのドレイン電極は、前記ビット線対の他方のビット線と接続され、
前記第９のＮチャネルＭＯＳＦＥＴのゲート電極および第１０のＮチャネルＭＯＳＦＥＴのゲート電極は、前記第２のワード線と接続され、
前記第９のＮチャネルＭＯＳＦＥＴのドレイン電極は、前記ビット線対の一方のビット線と接続され、
前記第１０のＮチャネルＭＯＳＦＥＴのドレイン電極が第２のビット線対の他方のビット線と接続され、
前記第１の動作モードにおいて、前記駆動回路は、前記第１のビット線対および前記第２のビット線対のそれぞれについて、一方のビット線に前記第１の電位を供給し、かつ、前記ビット線対の他方のビット線に前記第２の電位を供給し、
前記第２の動作モードにおいて、前記駆動回路は、前記第１のビット線対および前記第２のビット線対のそれぞれについて、一方のビット線に前記第３の電位を供給し、かつ他方のビット線に前記第２の電位を供給する、請求項６記載の半導体装置。
【請求項９】
前記ワード線、前記ビット線対、前記メモリセル、および前記駆動回路を含むメモリ回路と、前記駆動回路が前記第１の動作モードで前記メモリセルに書き込むデータを供給するバスと、前記駆動回路が前記第２の動作モードで前記メモリセルに書き込むデータを供給するテスト回路と、が一つの半導体基板上に設けられている、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、テストプログラムおよびテスト方法に関し、特に、前記半導体装置に搭載されるＳＲＡＭ（Static Random Access Memory）の低温における不良を常温でのテストで代替して選別するテスト技術に好適に利用できるものである。
【背景技術】
【０００２】
従来、安価な半導体製品においては、製品出荷のための選別試験において、低温（例えば０℃以下）でのテストを省略することで、テストコストを下げる場合がある。これは、これまでの半導体製造プロセスでは、ＳＲＡＭメモリセルにおいて、静的ノイズマージン（SNM: Static Noise Margin）不足等の製造起因の回路動作不具合が高温で多数発生する傾向があり、上記、低温でのテストを省略しても問題が生じなかったからである。低温での動作が最も厳しいようなテスト項目については、常温で同等の動作条件となるような電源電圧等を予め求めておき、常温テストで代替する技術が提供されている。
【０００３】
特許文献１には、予め準備されて提供される、温度とワード線電位の対応関係を記述した温度−ワード線電位変換表に基づいて、ワード線電位を測定すべき温度に対応した電圧に変化させるテスト技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２４４６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００６】
図１に、一般的な６トランジスタ構成のＳＲＡＭメモリセルの回路を示す。メモリセルＭＣは、ワード線ＷＬとビット線対（ＢＴとＢＢ）と、電源を供給する電源線ＶＤＤと接地線ＶＳＳとに接続されている。メモリセルＭＣは、２個の記憶ノード（node Aとnode B）で互いの入力が他方の出力にそれぞれ接続される２個のインバータと、２個の転送ゲート（ＭＮ３とＭＮ４）とを含んで構成される。２個のインバータは、それぞれがＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＰ１とＭＰ２）とＮチャネルＭＯＳＦＥＴ（ＭＮ１とＭＮ２）とで構成される。ＰチャネルＭＯＳＦＥＴ（ＭＰ１とＭＰ２）は負荷ＭＯＳ、ＮチャネルＭＯＳＦＥＴ（ＭＮ１とＭＮ２）は駆動ＭＯＳと呼ばれる。２個の転送ゲートは、ゲート電極がワード線ＷＬに接続され、ソース電極が２個の記憶ノード（node Aとnode B）にそれぞれ接続され、ドレインがビット線対を構成する２本のビット線（ＢＴとＢＢ）にそれぞれ接続される、２個のＮチャネルＭＯＳＦＥＴ（ＭＮ３とＭＮ４）で構成される。なお、本明細書で参照するＭＯＳＦＥＴでは、ソース電極とドレイン電極は電気的に対称であり、逆の称呼で呼んでもよい。ソース電極またはドレイン電極の一方をソース電極と呼ぶときに他方をドレイン電極と呼んでいるに過ぎない。
【０００７】
図２は、図１のＳＲＡＭメモリセルＭＣにデータが書込まれるときの動作を示す波形図である。ワード線ＷＬに選択信号がアサートされビット線対（ＢＴとＢＢ）に書込みデータに対応する電圧が相補的に印加される。ワード線ＷＬによって選択されたメモリセルＭＣにおいて、ビット線対（ＢＴとＢＢ）から記憶ノード（node Aとnode B）にそれぞれ印加された電圧が書込まれる。図２には、ビット線ＢＴにハイレベルがビット線ＢＢにロウレベルがそれぞれ印加され、記憶ノード（node Aとnode B）に保持されるレベルが反転する例が示される。良品では、ノードＡはハイレベルである電源（ＶＤＤ）電位から、ロウレベルである接地（ＶＳＳ）電位に遷移し、ノードＢは逆にＶＳＳ電位からＶＤＤ電位に遷移する。
【０００８】
この回路において、ノードＢ（node B）と電源線ＶＤＤの経路に障害が発生した場合、メモリセルＭＣへのデータの書込み動作において、ノードＢにハイレベルが保持されるデータが書込まれたときに、ノードＢの電位が電源ＶＤＤと同電位まで上昇せず、中間電位に留まる不良がある（図２の「不良の記憶ノード」参照）。障害として、負荷ＭＯＳであるＰチャネルＭＯＳＦＥＴ（ＭＰ２）の閾値電圧が異常に高くオン電流が小さい場合や、経路上に半断線等による高抵抗箇所が存在する場合などが想定される。この不良は特に、低温で顕著になる。この不良を選別するためには、低温で試験を行うか、常温で不良化する電圧まで電源電圧を下げて試験を行っていた。
【０００９】
低温選別試験を実施する場合には、試験対象の半導体素子を低温（例えば−２０℃〜−４０℃）にするための施設等が必要となり、かつ、高温、常温、低温の３温度で選別試験を行う必要があるためにテスト時間が長くなり、その結果、テストコストが高くなる問題が生じる。
【００１０】
低温選別試験に代えて常温での選別試験を実施することによって、上記テストコストの上昇の問題は解決される。低温選別試験の代替えを常温で実施する場合には、電圧でガードバンドを設ける必要がある。図３は、一般的なトランジスタ（ＭＯＳＦＥＴ）におけるトランジスタ電流の温度依存性を示す特性図である。横軸は電源電圧ＶＤＤであり、縦軸はトランジスタ電流（Tr Current；ＭＯＳＦＥＴの場合のドレイン電流）である。このトランジスタに関して、仕様の上での動作の下限電圧をVDD_MINとするとき、この下限電圧VDD_MINにおける低温時のトランジスタ電流（例えば−４０℃のターゲット電流）と常温（例えば２５℃）時のトランジスタ電流では、常温時のトランジスタ電流の方が大きい。常温時のトランジスタ電流を低温時のトランジスタ電流に合わせるためには、VDD_MINよりも電源電圧をさらにαＶ下げるガードバンドをとる必要がある。ここで、αＶは一般には数十mVである。
【００１１】
低温選別試験の代替となる、このような常温での選別試験について、本発明者が検討した結果、以下のような新たな課題があることがわかった。
【００１２】
電源電圧を下げるガードバンドを設けることによって、電流駆動能力を下げる必要のあるトランジスタだけでなく、すべてのトランジスタの電流駆動能力が下がってしまう。このため、本来のテスト項目以外の原因で動作エラーになる半導体チップが発生し、排除したい不良の半導体チップ以外の、本来は良品である半導体チップまでも不良品と判定してしまう、所謂オーバーキルを発生させる問題が生じることがわかった。例えば、図１に示したＳＲＡＭメモリセルＭＣにおいて、負荷ＭＯＳであるＰチャネルＭＯＳＦＥＴ（ＭＰ２）の電流駆動能力の低下に起因する、図２の「不良の記憶ノード」に示したような不良を検出するために、電源電圧を下げるガードバンドを設けたテストを行うと、その影響でメモリ読み出し時のセル電流が低下してセンスアンプ感度が下がり、不良と判定されてしまう恐れがある。
【００１３】
さらに、半導体素子の微細化が進んだ場合には、オーバーキルの発生がより顕著であることがわかった。即ち、最近の微細化プロセスでは、ローカルばらつきが大きくなる影響で、ＳＲＡＭメモリセルの製造起因の回路動作不具合は、低温でも多数発生することがわかった。
【００１４】
図４は、トランジスタ電流とローカルばらつきの関係および温度依存性を模式的に示す説明図である。横軸はトランジスタ電流、縦軸はローカルばらつきであり、常温（２５℃）と低温（−４０℃）の場合の特性が示される。ローカルばらつきが支配的なプロセスにおいては、中央値（Median; ０σ）付近のトランジスタ特性とばらつきの大きい領域（６σ）のトランジスタ特性の温度依存性が異なる。低温（−４０℃）の方が常温（２５℃）よりもトランジスタ電流のローカルばらつきが大きいことがわかった。このため、中央値（０σ）付近の特性を基準としてガードバンドを設定する選別試験では、不良流出の危険が増加することがわかった。
【００１５】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態によれば、下記の通りである。
【００１７】
すなわち、ワード線と、ビット線対と、メモリセルと、前記ビット線対を駆動する駆動回路とを備えるＳＲＡＭにおいて、前記メモリセルへデータを書込むときに、前記ビット線対の一方のビット線をハイレベル電位で駆動し、他方のビット線を通常書込みの場合のロウレベル電位よりも高く前記ハイレベル電位よりも低い中間電位で駆動することができる機能を持たせる。
【発明の効果】
【００１８】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１９】
すなわち、ＳＲＡＭについての低温選別試験に代えて常温での選別試験を実施する場合に、オーバーキルを減らし、かつ、ローカルばらつきに起因する不良流出の危険を抑えることができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、一般的な６トランジスタ構成のＳＲＡＭメモリセルの回路図である。
【図２】図２は、図１のＳＲＡＭメモリセルにデータが書込まれるときの動作を示す波形図である。
【図３】図３は、一般的なトランジスタにおけるトランジスタ電流の温度依存性を示す特性図である。
【図４】図４は、トランジスタ電流とローカルばらつきの関係および温度依存性を模式的に示す説明図である。
【図５】図５は、テスト対象であるＳＲＡＭモジュールの構成例を示すブロック図である。
【図６】図６は、１個のメモリセルに着目して描いたＩ／Ｏ回路とメモリセルの回路構成例を示す構成図である。
【図７】図７は、図６のＳＲＡＭメモリセルにデータが書込まれるときの動作を示す波形図である。
【図８】図８は、図６のＳＲＡＭメモリセルにデータが書込まれるときの動作の変形例（ライトサイクルの直後にリードサイクルを追加）を示す波形図である。
【図９】図９は、ライトドライバの構成例を示す回路図である。
【図１０】図１０は、図９に示されるライトドライバの動作例を示す波形図である。
【図１１】図１１は、図９に示されるライトドライバの通常動作モードにおける動作例を示す波形図である。
【図１２】図１２は、図９に示されるライトドライバの疑似低温選別テストモードにおける一動作例を示す波形図である。
【図１３】図１３は、図９に示されるライトドライバの疑似低温選別テストモードにおける別の動作例を示す波形図である。
【図１４】図１４は、１個のメモリセルに着目して描いたＩ／Ｏ回路とメモリセルの回路構成についての別の例を示す構成図である。
【図１５】図１５は、図１４の回路構成による書込み直後のストレス動作を示す波形図である。
【図１６】図１６は、図６の回路構成による書込み直後のストレス動作を示す波形図である。
【図１７】図１７は、８トランジスタ構成のデュアルポートＳＲＡＭメモリセルの回路図である。
【図１８】図１８は、テスト対象であるデュアルポートＳＲＡＭモジュールの構成例を示すブロック図である。
【図１９】図１９は、実施形態５における半導体チップのレイアウト構成を示す図である。
【発明を実施するための形態】
【００２１】
実施の形態について詳述する。
【００２２】
〔実施形態１〕
図５は、テスト対象であるＳＲＡＭモジュール１の構成例を示すブロック図である。本実施形態１ではＭワード×Ｎビット（Ｍ，Ｎは整数）のシングルポートのＳＲＡＭモジュール１について説明する。ＳＲＡＭモジュール１は、メモリセルＭＣ００〜ＭＣ＿（Ｍ−１）（Ｎ−１）、Ｉ／Ｏ回路４＿ＬＳＢ（ＬＳＢ：Least Significant Bit）と４＿ＭＳＢ（ＭＳＢ：Most Significant Bit）、ワード線ドライバ３＿０〜３＿Ｍ−１、制御回路とアドレスデコーダー５、及び、テストモード制御回路６から成る。ＳＲＡＭモジュール１は、ワード線ＷＬ＿０〜ＷＬ＿Ｍ−１と、ビット線対ＢＴ＿０〜ＢＴ＿Ｎ−１とＢＢ＿０〜ＢＢ＿Ｎ−１とを備え、ワード線とビット線対とが交差する箇所にメモリセルＭＣ００〜ＭＣ＿（Ｍ−１）（Ｎ−１）が接続されている。ワード線ドライバ３＿０〜３＿Ｍ−１は、それぞれに接続されるワード線ＷＬ＿０〜ＷＬ＿Ｍ−１のうち、アドレスデコーダー５のデコード結果に基づいて選択される１本のワード線に対して、ワード選択信号をアサートする。メモリセルＭＣが例えば図１に図示されるようにＮチャネルＭＯＳＦＥＴの転送ゲートを備える場合に「ワード選択信号をアサートする」とは、当該ワード線をハイレベル（通常はＶＤＤ電位）で駆動することを言う。Ｉ／Ｏ回路４＿ＬＳＢは下位ビット（ＬＳＢ）側のメモリセルＭＣ００〜ＭＣ＿（Ｍ−１）０，ＭＣ０１〜ＭＣ＿（Ｍ−１）１，…に接続され、Ｉ／Ｏ回路４＿ＭＳＢは上位ビット（ＭＳＢ）側のメモリセルＭＣ…，ＭＣ０（Ｎ−２）〜ＭＣ＿（Ｍ−１）（Ｎ−２，ＭＣ０（Ｎ−１）〜ＭＣ＿（Ｍ−１）（Ｎ−１）に接続される。Ｉ／Ｏ回路４＿ＬＳＢと４＿ＭＳＢは、リード／ライト制御のために制御回路とアドレスデコーダー５に接続され、さらに、通常動作モードかテストモードかを制御するために、テストモード切替信号Ｔ＿ＭＯＤＥによって制御されるテストモード制御回路６からテストモード信号ＴＥＳＴが供給される。
【００２３】
メモリセルＭＣとＩ／Ｏ回路４について、より詳細に説明する。
【００２４】
図６は、１個のメモリセルに着目して描いたＩ／Ｏ回路４とメモリセルＭＣの回路構成例を示す構成図である。着目した１個のメモリセルＭＣと、それに接続されるＩ／Ｏ回路４のうち、メモリセルＭＣに接続されるライトドライバ７、センスアンプ８、及び、カラムＩ／Ｏ回路９が示される。カラムＩ／Ｏ回路９は、さらに、プリチャージ回路１０、ライトカラムスイッチ１１、リードカラムスイッチ１２、及び、カラムＩ／Ｏ制御回路１３よりなる。ＣＴＷとＣＢＷはコモンライトビット線対、ＣＴＲとＣＢＲはコモンリードビット線対、Ｙ０とＹ１はＹアドレス選択信号、ＣＰＣはプリチャージ制御信号、ＣＷＳＥはライトスイッチ制御信号、ＣＲＳＥはリードスイッチ制御信号である。
【００２５】
図６では図示が省略されているが、ＳＲＡＭモジュール１は、図２に例示されるように、制御回路とアドレスデコーダー５及びワード線ドライバ３＿０〜３＿Ｍ−１を含んで構成され、図６に示されるワード線ＷＬはワード線ドライバ３によって駆動される１本のみが図示され、他のワード線及びそれに接続されるメモリセルＭＣは図示が省略されている。カラム方向も同様である。図６ではＩ／Ｏ回路４は２ビット分のみが図示されているが、カラム方向にさらに並べてもよい。また、図６では１個のＩ／Ｏ回路４あたり２個のカラムＩ／Ｏ回路９から成る例が図示されている。すなわち、ＭＵＸ２の回路が例示されているが、より多くの選択回路、例えばＭＵＸ４，ＭＵＸ８の構成に変更することもできる。ライトドライバ７には、テストモード信号ＴＥＳＴが入力されており、テストモードでは、ビット線対ＢＴとＢＢのうちのロウ側のレベルを、ＶＳＳよりも高めの電位（中間電位）に浮かせて駆動することができるような回路が設けられている。
【００２６】
その中間電位とは、通常動作モードでは常温では良品、低温では不良となるようなメモリセルＭＣについて、常温でも不良として検出されるような電位である。回路シミュレーションや実験に基づいて設定され、ＶＳＳよりも数十mV〜百数十mV（例えば20mV〜120mV）だけ高く、ＶＤＤよりも低い電位となる。図６に示されるような、２個の記憶ノード（node Aとnode B）で互いの入力が他方の出力にそれぞれ接続される２個のインバータと、２個の転送ゲート（ＭＮ３とＭＮ４）とを含んで構成されるメモリセルＭＣでは、ビット線対ＢＴとＢＢから転送ゲート（ＭＮ３とＭＮ４）を介して入力される電位によって、本来反転すべき記憶ノードの電位が反転しない場合に不良と判定される。このようなメモリセルＭＣにおいては、上述の通り、障害として、負荷ＭＯＳであるＰチャネルＭＯＳＦＥＴ（ＭＰ１とＭＰ２）の閾値電圧が異常に高くオン電流が小さい場合や、経路上に半断線等の高抵抗箇所が存在する場合などが想定される。この不良は特に低温で顕著になるため、通常動作モードでは、常温では正常動作するものの、低温では不良となる。テストモードで、ビット線対ＢＴとＢＢのうちのロウレベル側を、ＶＳＳよりも高めの電位（中間電位）に浮かせて駆動することにより、記憶ノードをロウレベルからハイレベルに遷移させる駆動能力が弱められ、書込みが阻害される。したがって、このテストモードは擬似低温テストモードであり、そのテストを擬似低温選別テストと呼ぶ。このとき、記憶ノードをロウレベルからハイレベルに遷移させる書込みに対して、選択的にストレスを加えることができ、センスアンプなど他の回路にはストレスは加えられない。このように、メモリモジュール全体の電源電圧を下げることによってストレスを加え、常温テストで低温状態を模擬する従来のテストと比較すると、テスト項目の対象となる素子に選択的にストレスを印加することができるので、当該素子以外の周辺の回路がストレスによって正常動作を阻害され不良として検出される、オーバーキルの発生を抑えることができる。
【００２７】
ＳＲＡＭモジュール１の動作について、さらに詳しく説明する。
【００２８】
図７は、図６のＳＲＡＭメモリセルＭＣにデータが書込まれるときの動作を示す波形図である。
【００２９】
通常動作モードの書込み動作では、ライトドライバ７がコモンライトビット線対ＣＴＷとＣＢＷ（図７では図示を省略）を介してビット線対ＢＴとＢＢに対して書込みのための信号を出力し、ビット線対の一方をハイレベル（ＶＤＤ電位）で、他方をロウレベル（ＶＳＳ電位）で駆動する。ほぼ同時に、ワード線ドライバ３を駆動してワード線ＷＬを立ち上げる。これは、ワード線選択信号のアサートであり、これにより選択されたメモリセルＭＣの記憶ノードであるノードＡとノードＢ（node Aとnode B）のレベルがそれぞれ反転することで、データが書込まれる。書込み終了後、ワード線ＷＬを立ち下げ、ビット線対ＢＴとＢＢをプリチャージすることで１サイクルが終了する。この書込みにおいて、ビット線対ＢＴとＢＢのうちロウ側に設定されるビット線の電位は、通常の動作の場合は、ＶＳＳ（ＧＮＤ）レベルに設定される。
【００３０】
これに対して、疑似低温テストモードでは、ロウ側のビット線電位をＶＳＳ（ＧＮＤ）レベルに対して数十mV〜百数十mV浮かす（ＶＳＳ＋ΔＶ）。その結果、図７に示すように書替え後ロウ側になる内部ノードＡがＶＳＳ（ＧＮＤ）レベルまで下がらず、上記の浮かした電位（ＶＳＳ＋ΔＶ）になる。図６のメモリセルＭＣにおける負荷ＭＯＳであるＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート（ノードＡ）にも浮いた電位（ＶＳＳ＋ΔＶ）が印加されるため、ＶＳＳ（ＧＮＤ）が印加された場合に対して、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のソース・ドレイン間オン抵抗は大きくなり、ノードＢのハイレベルへの引き上げが阻害される。
【００３１】
このように、書込みを阻害することで、十分に書込み能力が無い場合（電源ＶＤＤからノードＢに電流を供給する経路に障害（故障）がある場合に書込みストレスがかかり、正常な書込みができなくなる。したがって、常温では正常に動作するが低温では不良となるような不良品を、常温でのテストで選別することで排除することができる。
【００３２】
さらに、不良をより顕在化させるためには、上記のストレスを掛けた書込みを行った直後（次のサイクル）に同一アドレスにリード動作を行うとよい。
【００３３】
図８は、図６のＳＲＡＭメモリセルにデータが書込まれるときの動作の変形例（ライトサイクルの直後にリードサイクルを追加）を示す波形図である。
【００３４】
通常動作モードで、ライトサイクルの直後に追加されたリードサイクルでは、書込みが行われたメモリセルＭＣと同一のメモリセルＭＣに対してワード線ＷＬが再び立ち上げられ（ワード選択信号のアサート）、これに伴って記憶ノードであるノードＡのレベルがビット線ＢＢに、ノードＢのレベルがビット線ＢＴにそれぞれ読み出される。上記の例では、書込まれたレベルはノードＡがロウレベル、ノードＢがハイレベルであるので、ビット線ＢＢにノードＡからロウレベルが読み出されて、ビット線ＢＢの電位が低下する。このとき、ノードＡの電位は、プリチャージされたビット線ＢＢから電流が流れ込むために、若干上昇する。
【００３５】
疑似低温テストモードでも、ライトサイクルの直後に追加されたリードサイクルでは、書込みが行われたメモリセルＭＣと同一のメモリセルＭＣに対してワード線ＷＬが再び立ち上げられ（ワード選択信号のアサート）、これに伴って記憶ノードであるノードＡのレベルがビット線ＢＢに、ノードＢのレベルがビット線ＢＴにそれぞれ読み出される。このとき、メモリセルＭＣに低温での障害があり、内部の書込みが十分完了していない状態では、ノードＡのレベルはＶＳＳ（ＧＮＤ）レベルまで下がりきらず、ノードＢのレベルはＶＤＤまで上がりきらない。この時点で同一のメモリセルＭＣに対してリードサイクルが実行され、ワード線ＷＬが立上ることにより、ノードＡとノードＢは、プリチャージされたビット線対ＢＢとＢＴに、それぞれ転送ゲート（ＭＮ３とＭＮ４）を介して接続される。通常動作モードでは、ノードＡの電位は、プリチャージされたビット線ＢＢから電流が流れ込むために、若干上昇するに留まったが、内部の書込みが十分完了していない状態では、ノードＡのレベルはビット線ＢＢから流れ込む電流によって反転し、これに伴ってノードＢのレベルも反転する。このように、低温での障害があり静的ノイズマージン（ＳＮＭ）が小さいメモリセルＭＣでは、ライト動作で記憶されたデータが直後のリード動作によって揮発することとなり、不良品として選別し、排除することができる。このようにＳＮＭが小さいメモリセルＭＣでは、ライト動作の後、ある程度時間が経過すると、ノードＡのレベルがＶＳＳ（ＧＮＤ）レベルまで下がり、ノードＢのレベルがＶＤＤまで上がりきって安定し、その後のリード動作では不良として選別し排除することができない場合がある。疑似低温テストモードでライトサイクルの直後にリードサイクルを追加することにより、上記のような不安定な不良までも適切に排除することができる。
【００３６】
以上のテスト方法は、テストプログラムに所定の制御言語を使いまたテストパターンとして記述される。このテストプログラムを、上記ＳＲＡＭが実装される半導体チップをテスト対象として、半導体テスターが実行することによって、そのテスト方法が実行される。半導体テスターによる実行に代えて、同等のテストシーケンスを実行するテスト回路を、半導体チップに内蔵しても良い。このことは、以下の実施形態についても同様である。
【００３７】
以上説明したように、ＳＲＡＭメモリセルへの書込み時において、ビット線対のうちロウ側の電位を通常動作時より数十mV〜百数十mV浮かして書込みを阻害することで、書込み能力が不足している不良メモリセルに対する低温選別試験を常温で疑似的に行うことが可能となり、通常の常温テストと同じ電源電圧で行うことで、オーバーキルを防止することができる。さらに、上記ストレスモードで書込んだ後、次のサイクルで同一アドレスをリードすることで、書込みに対するストレスをより顕著に印加できることにより、不安定な不良までも適切に排除することができる。
【００３８】
〔実施形態２〕
ＳＲＡＭメモリセルへの書込み時において、ビット線対のうちロウ側の電位を通常動作時より数十mV~百数十mV浮かす機能を備える、ライトドライバ７の構成例について説明する。
【００３９】
図９は、ライトドライバ７の構成例を示す回路図である。ライトドライバ７のうち、１ビット分だけが示される。入力されるＤは書込みデータ、ＢＷＥはビット書込みマスク制御信号、ＴＥＳＴはテストモード信号、ＷＥはライトイネーブル信号、ＣＬＫはクロック、出力されるＣＴＷとＣＢＷはコモンライトビット線対である。書込みデータＤとビット書込みマスク制御信号ＢＷＥは、クロックＣＬＫに同期してそれぞれ対応するフリップフロップＦＦ＿ＤとＦＦ＿ＢＷＥに取り込まれる。フリップフロップＦＦ＿Ｄに取り込まれた書込みデータＤは、論理ゲートＧ４〜Ｇ８により、相補的な論理レベルでコモンライトビット線対ＣＴＷとＣＢＷに出力される。ただし、ビット書込みマスク制御信号ＢＷＥがアサートされている状態では、書込みデータＤはマスクされ、コモンライトビット線対ＣＴＷとＣＢＷにはともにハイレベルが出力される。このビット書込みマスク機能は、省略することもできる。図９は１ビットに対して１個のビット書込みマスク制御信号ＢＷＥが入力される例であるが、例えば８ビット又は９ビットなど複数のビット毎にまとめて１個のビット書込みマスク制御信号ＢＷＥが入力されるように構成してもよい。バイト毎にまとめることにより、バイト書込みマスク機能が提供される。
【００４０】
ライトドライバ７は、通常のライトドライバと同様に、入力されるノードＮＴとＮＢのレベルをそれぞれ反転して、コモンライトビット線対ＣＴＷとＣＢＷに出力する２個のインバータを備える。２個のインバータは、ＰチャネルＭＯＳＦＥＴ（ＭＰ９）とＮチャネルＭＯＳＦＥＴ（ＭＮ１０）、ＰチャネルＭＯＳＦＥＴ（ＭＰ８）とＮチャネルＭＯＳＦＥＴ（ＭＮ９）によって構成される。本実施形態のライトドライバ７は、疑似低温テストモードでテストモード信号ＴＥＳＴがハイになったときに、コモンライトビット線対ＣＴＷとＣＢＷとを電源ＶＤＤに接続する、２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）をさらに備える。
【００４１】
テストモード信号ＴＥＳＴで制御される２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）の駆動能力をそのチャネル幅Ｗ２ＢとＷ２でそれぞれ表し、２個のインバータを構成する２個のＮチャネルＭＯＳＦＥＴ（ＭＮ７とＭＮ８）の駆動能力をそのチャネル幅Ｗ１ＢとＷ１でそれぞれ表す。テストモード信号ＴＥＳＴがアサートされる疑似低温テストモードでは、コモンライトビット線対ＣＴＷとＣＢＷをロウレベルに駆動するインバータと、ＮチャネルＭＯＳＦＥＴ（ＭＮ７またはＭＮ８）が競合して、コモンライトビット線対に接続されるビット線対のうちロウレベル側を、ＶＳＳ（ＧＮＤ）電位よりも数十mV~百数十mV浮かす（中間電位にする）ことができる。ＣＴＷにロウレベル、ＣＢＷにハイレベルがそれぞれ出力されるとき、ロウレベルが出力されるＣＴＷに接続されるＮチャネルＭＯＳＦＥＴ（ＭＮ１０）もオンになるので、ＣＴＷの実際の電位（中間電位）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ１０）のチャネル幅Ｗ２とインバータを構成するＮチャネルＭＯＳＦＥＴ（ＭＮ８）のチャネル幅Ｗ１の違いによって規定される。逆に、ＣＴＷにハイレベル、ＣＢＷにロウレベルがそれぞれ出力されるとき、ロウレベルが出力されるＣＢＷに接続されるＮチャネルＭＯＳＦＥＴ（ＭＮ９）もオンになるので、ＣＢＷの実際の電位（中間電位）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）のチャネル幅Ｗ２Ｂとインバータを構成するＮチャネルＭＯＳＦＥＴ（ＭＮ７）のチャネル幅Ｗ１Ｂの違いによって規定される。
【００４２】
以上は、疑似低温テストモードにおけるビット線対のうちロウ側を所望の中間電位に設定するために、チャネル幅Ｗ１，Ｗ２，Ｗ１Ｂ，Ｗ２Ｂを調整する方法について説明したが、チャネル長Ｌも合わせて調整してもよい。チャネル長の調整は、現実に２倍のチャネル長２ＬのＭＯＳＦＥＴを備える代わりに、通常のチャネル長（Ｌ）のＭＯＳＦＥＴを２個、直列接続して実現しても良い。
【００４３】
このように、通常のライトバッファに、テストモード信号ＴＥＳＴで制御される２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）を追加するだけで、ＳＲＡＭメモリセルへの書込み時において、ストレスを与える（ビット線対のうちロウ側の電位を通常動作時より数十mV~百数十mV浮かす機能を備える）ライトドライバ７を実現することができる。
【００４４】
ライトドライバ７の動作についてさらに詳しく説明する。
【００４５】
図１０及び図１１〜図１３は、図９に示されるライトドライバ７の動作例を示す波形図である。
【００４６】
図１０及び図１１に示される、通常動作モードにおける書込み動作は、クロックＣＬＫが立上ることで、フリップフロップＦＦ＿Ｄに入力信号Ｄを、フリップフロップＦＦ＿ＢＷＥにビット書込みマスク制御信号ＢＷＥをそれぞれ取り込む。ＢＷＥがイネーブル（ロウレベル）の場合に、フリップフロップＦＦ＿Ｄに取り込まれたデータＤがメモリセルＭＣに書込まれ（図１０前半）、ＢＷＥがディセーブル（ハイレベル）の場合には書込みは行われない（図１０後半）。
【００４７】
ライトイネーブル信号ＷＥが初期段階はハイレベルであり、このときの内部ノードＮＴ及びＮＢは共にロウレベルとなり、コモンライトビット線対ＣＴＷとＣＢＷは共にハイレベルである。
【００４８】
次に、ライトイネーブル信号ＷＥがロウレベルとなると、内部ノードＮＴ及びＮＢは入力信号Ｄに応じて一方がハイ、他方がロウとなり、コモンライトビット線対ＣＴＷとＣＢＷもそれに応じて、一方がロウレベル、他方がハイレベルとなる。
【００４９】
その後、ライトイネーブル信号ＷＥがハイレベルとなると、内部ノードＮＴ及びＮＢは共にロウレベルとなり、コモンライトビット線対ＣＴＷとＣＢＷは共にハイレベルにプリチャージされる。
【００５０】
ＢＷＥがイネーブル（ロウレベル）でメモリセルＭＣにデータＤが書込まれるときには、図１１に示されるように、ライトイネーブル信号ＷＥが立下り、フリップフロップＦＦ＿Ｄに取り込まれたデータＤに基づいて内部ノードＮＴ／ＮＢが変化し、コモンライトビット線対ＣＴＷ／ＣＢＷもそれに応じて駆動される。通常動作モードであるので、テストモード信号ＴＥＳＴはロウレベルであり、図９の２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）は共にオフされているため、コモンライトビット線対ＣＴＷ／ＣＢＷのハイ側はＶＤＤ電位まで、ロウ側はＶＳＳ（ＧＮＤ）電位まで、それぞれ駆動される。
【００５１】
これに対して、疑似低温選別テストモードでは、図１２に示されるように、テストモード信号ＴＥＳＴが、ライトイネーブル信号ＷＥが立上る以前にアサートされており、図９の２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）は共にオンされているため、コモンライトビット線対ＣＴＷ／ＣＢＷは共にＶＤＤ電位に引き上げられている。ライトイネーブル信号ＷＥが立下り、フリップフロップＦＦ＿Ｄに取り込まれたデータＤに基づいて内部ノードＮＴ／ＮＢが変化し、コモンライトビット線対ＣＴＷ／ＣＢＷもそれに応じて駆動される。このとき、コモンライトビット線対ＣＴＷ／ＣＢＷのうちのロウ側は、ＭＮ９またはＭＮ１０と、ロウレベルを出力するインバータのＮチャネルＭＯＳＦＥＴであるＭＮ７またはＭＮ８との間で信号が競合し、上述のようにそれらの駆動能力で決まる中間的な電位になる。これにより、書込み時にロウ側のビット線を数十mV~百数十mV浮かすことでストレスを加えることができる。
【００５２】
図１２に示すように、テストモード信号ＴＥＳＴはライトイネーブル信号ＷＥの逆相で制御される。遷移させるタイミングは、テストモード信号ＴＥＳＴの立ち上がりを、ライトイネーブル信号ＷＥの立上りと同時かそれよりも早くし、立下りはライトイネーブル信号ＷＥと同時とする。
【００５３】
これに対して、図１３に示すように、テストモード信号ＴＥＳＴをハイレベルに固定したままでもよい。図１２に示す例では、テストモード中に疑似低温選別テストモードと通常の常温選別試験モードと間をテストモード信号ＴＥＳＴによって切り替える制御を可能とすることができる。一方、図１３に示す例では、テストモード信号ＴＥＳＴを通常動作モードとテストモードの切替え制御信号と兼用することができ、動作モードの切替え制御回路が簡略化される。
【００５４】
以上説明したように、ＳＲＡＭメモリセルへの書込み時において、ビット線対のうちロウ側の電位を通常動作時より数十mV~百数十mV浮かして書込みを阻害することにより、疑似低温選別テストモードを実現するための、ライトドライバ７に好適な回路構成が提供される。即ち、ビット線を浮かすために、ソース側がＶＤＤにドレイン側がビット線対にそれぞれ接続され、ゲートにテストモード信号ＴＥＳＴが接続される、２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）が、ライドドライバ７に追加される。２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）の駆動能力は、ビット線対をロウに駆動するＮチャネルＭＯＳＦＥＴ（ＭＮ７とＭＮ８）よりも弱く、その駆動能力のバランスでロウ側のビット線を浮かす電位（中間電位）を決定することができる。このように、２個のＮチャネルＭＯＳＦＥＴ（ＭＮ９とＭＮ１０）を追加するのみでストレス回路を実現することができる。
【００５５】
〔実施形態３〕
図１４は、１個のメモリセルに着目して描いたＩ／Ｏ回路４とメモリセルＭＣの回路構成についての別の例を示す構成図である。実施形態１において図６に示される構成例との違いは、プリチャージイネーブル信号ＰＥが追加されている点である。プリチャージイネーブル信号ＰＥが入力される論理ゲートがインバータＧ２からＮＯＲゲートＧ９に変更されている。他の構成は図６に示される構成例と同様であるので、説明を省略する。
【００５６】
図１５は、図１４の回路構成による書込み直後のストレス動作を示す波形図である。
【００５７】
実施形態１において図８を引用して説明した動作例では、ライトサイクルの直後にリードサイクルが追加され、合せて２サイクルを要する。これに対して、図１５に示す本実施形態３の動作例では、メモリセルＭＣへの１回のアクセス期間内に、書込み期間と疑似読出しによるストレス期間とが含まれる。
【００５８】
書込み期間は、実施形態１の図８の書込みサイクルと同様に、ストレスをかけた書込みである。即ち、ビット線対ＢＴ／ＢＢのうちのロウ側の電位を通常動作時より数十mV~百数十mV浮かして書込みを行う。この期間は、プリチャージイネーブル信号ＰＥをネゲートして、プリチャージをオフにする。
【００５９】
ストレス期間では、書込み期間が完了した後もワード線ＷＬは立ち下げず、プリチャージイネーブル信号ＰＥをアサートして、引き続き同一メモリセルＭＣに対する対象ビット線対のプリチャージをオンにし、ビット線対ＢＴ／ＢＢをＶＤＤレベルにする。ワード線ＷＬを立ち上げたまま対象ビット線対ＢＴ／ＢＢがプリチャージされた結果、低温での障害があり内部の書込みが十分完了していないメモリセルＭＣでは、内部ノードＡ／Ｂにおける記憶レベルが揮発する。このように、メモリセルＭＣのデータ保持特性に対してストレスを加えることができ、不良を顕在化させ、不良サンプルを選別することをより容易にすることができる。
【００６０】
図１４に示した回路構成例では、プリチャージイネーブル信号ＰＥを追加したが、これに代えて、図６に示される構成例のまま、Ｙアドレス選択信号Ｙ０とＹ１をプリチャージの制御信号と兼用することも可能である。
【００６１】
図１６は、図６の回路構成による書込み直後のストレス動作を示す波形図である。
【００６２】
書込み期間は、図１５の書込み期間と同様に、ストレスをかけた書込みである。即ち、ビット線対ＢＴ／ＢＢのうちのロウ側の電位を通常動作時より数十mV~百数十mV浮かして書込みを行う。書込み期間に先立つプリチャージ期間では、プリチャージイネーブル信号ＰＥをアサートする代わりにＹアドレス選択信号Ｙ０とＹ１をともに非選択とすることにより、全ビットをプリチャージする。書込み期間には選択されたカラムのＹアドレス選択信号Ｙ０またはＹ１を選択状態にすることで、プリチャージをオフにする。
【００６３】
ストレス期間では、図１５のストレス期間と同様に、書込み期間が完了した後もワード線ＷＬは立ち下げないが、プリチャージイネーブル信号ＰＥをアサートする代わりにＹアドレス選択信号Ｙ０とＹ１をともに非選択とすることにより、ビット線対ＢＴ／ＢＢをＶＤＤレベルにプリチャージする。
【００６４】
これにより、制御回路を変更するだけで、図１５に示す動作と同様の効果を奏することができる。
【００６５】
以上説明したように、ＳＲＡＭメモリセルへの書込み時に、ビット線対のうちロウ側の電位を通常動作時より数十mV~百数十mV浮かして書込みを阻害する、疑似低温選別テストモードにおいて、ストレスを加えた書込みとその後のダミーリード動作を連続的に１つのコマンドで行うことができる。通常の書込みコマンドで２つのストレス試験を行うことができる為、特別なテストパターンを不要とし、選別試験時のテストパターンを簡略化することができる。また、テストタイムが短縮されるので、テストコストを低減することができる。
【００６６】
〔実施形態４〕
以上は、専らシングルポートＳＲＡＭを例に採って説明してきたが、マルチポートＳＲＡＭにおいても同様に実施することができる。その一例として、デュアルポートＳＲＡＭに適用する実施形態について説明する。
【００６７】
図１７は、８トランジスタ構成のデュアルポートＳＲＡＭメモリセルＭＣ−ＤＰの回路図である。図１に示される一般的な６トランジスタ構成のＳＲＡＭメモリセルと比較して、ワード線はＷＬ−ＡとＷＬ−Ｂ、ビット線対はＢＴ−Ａ／ＢＢ−ＡとＢＴ−Ｂ／ＢＴ−Ｂのそれぞれ２ポートに増設され、これに伴って転送ゲートとして機能する２個のＮチャネルＭＯＳＦＥＴ（ＭＮ１１とＭＮ１２）が追加されている。他の構成と動作についてはシングルポートＳＲＡＭのメモリセルと同様であるので、説明を省略する。
【００６８】
図１８は、テスト対象であるデュアルポートＳＲＡＭモジュールの構成例を示すブロック図である。図５と同様にＭワード×Ｎビット（Ｍ，Ｎは整数）の構成であり、メモリセルはデュアルポートＳＲＡＭメモリセルＭＣ−ＤＰ００〜ＭＣ−ＤＰ＿（Ｍ−１）（Ｎ−１）に置き換えられている。Ａポート側のＩ／Ｏ回路４−Ａ＿ＬＳＢと４−Ａ＿ＭＳＢ、ワード線ドライバ３−Ａ＿０〜３−Ａ＿Ｍ−１、制御回路とアドレスデコーダー５−Ａ、Ｂポート側のＩ／Ｏ回路４−Ｂ＿ＬＳＢと４−Ｂ＿ＭＳＢ、ワード線ドライバ３−Ｂ＿０〜３−Ｂ＿Ｍ−１、制御回路とアドレスデコーダー５−Ｂ、及び、テストモード制御回路６から成る。Ｉ／Ｏ回路４、ワード線ドライバ３、制御回路とアドレスデコーダー５は、Ａポート側とＢポート側で同じ回路が実装され、それぞれが、実施形態１で説明したシングルポートのＳＲＡＭと同様に動作する。テストモード制御回路６は、全体で１個備えればよく、テストモード信号ＴＥＳＴは、一方のＩ／Ｏ回路、例えば図１８に示されるようにポートＡ側のＩ／Ｏ回路４−Ａ＿ＬＳＢと４−Ａ＿ＭＳＢにのみ供給される。ポートＡ側のＩ／Ｏ回路４−Ａ＿ＬＳＢと４−Ａ＿ＭＳＢは、図７に例示されるような、疑似低温テストモードで、ロウ側のビット線電位をＶＳＳ（ＧＮＤ）レベルに対して数十mV〜百数十mV浮かす回路が搭載される。一方、ポートＢ側のＩ／Ｏ回路４−Ｂ＿ＬＳＢと４−Ｂ＿ＭＳＢは、疑似低温テストモードのための上記回路は省略される。低温で顕著となる不良が、メモリセルの障害に原因があるので、どちらか一方のポートから、疑似低温テストモードでの選別試験を実施することができれば十分だからである。
【００６９】
一方、ポートＢ側のＩ／Ｏ回路４−Ｂ＿ＬＳＢと４−Ｂ＿ＭＳＢにも同様の回路を搭載し、両方のポートから、疑似低温テストモードでの選別試験を実施することがように構成しても良い。例えばビット線対やワード線に起因する障害が、低温で顕著となる不良を惹き起こしている場合には、両方のポートから疑似低温テストモードでの選別試験を実施することにより、不良品の流出を防止することができる。
【００７０】
〔実施形態５〕
以上の実施形態１〜４で説明したシングルポート及びマルチポートのＳＲＡＭモジュールは、ＳｏＣ（System-on-a-Chip）やマイクロコンピュータを含むシステムが形成された半導体チップ２０に組み込むことができる。図１９は、本実施形態５における半導体チップ２０のレイアウト構成を示す図である。図１９において、半導体チップ２０は、ＣＰＵ（Central Processing Unit）２１、シングルポートＳＲＡＭ（ＳＰ−ＳＲＡＭ）１＿１〜１＿６、デュアルポートＳＲＡＭ（ＤＰ−ＳＲＡＭ）２＿１〜２＿２および論理回路（ＬＯＧＩＣ）２２＿１〜２２＿３を有している。ここで、シングルポートＳＲＡＭ（ＳＰ−ＳＲＡＭ）１＿１〜１＿６は、実施形態１〜４で説明したシングルポートＳＲＡＭであり、デュアルポートＳＲＡＭ（ＤＰ−ＳＲＡＭ）２＿１〜２＿２は、実施形態４で説明したデュアルポートＳＲＡＭである。なお、ＳＲＡＭの他、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。
【００７１】
ＣＰＵ２１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ２１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このＣＰＵ２１の内部には、ＣＰＵコア（CPU core）が内蔵されており、かかるＣＰＵコアの内部にはＳＲＡＭが組み込まれている。このＣＰＵコアの内部のＳＲＡＭとしては、高性能なＳＲＡＭが用いられており、上記実施形態１〜４に説明したＳＲＡＭを用いて好適である。もちろん、上記シングルポートのＳＲＡＭ（ＳＰ−ＳＲＡＭ）１＿１〜１＿６やデュアルポートのＳＲＡＭ（ＤＰ−ＳＲＡＭ）２＿１〜２＿２にも、上記実施形態１〜４で詳細に説明したＳＲＡＭを用いてもよい。
【００７２】
このように、上記実施形態１〜４で説明したＳＲＡＭを、ＳｏＣやマイクロコンピュータを含むシステムが形成された半導体チップ２０に組み込むことにより、その特性を向上させることができる。また、低温で顕著となる不良を惹き起こすのが、搭載されるＳＲＡＭでのみ顕著で、ＣＰＵ２１や論理回路（ＬＯＧＩＣ）２２＿１〜２２＿３などの他の回路では低温選別試験が不要である場合には、半導体チップ２０に搭載される全てのＳＲＡＭに本実施形態１〜４を適用することにより、チップ全体の低温選別試験を省略しながらも、オーバーキルや不良流出の問題を防止することができる。
【００７３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００７４】
ＭＣ  メモリセル
ＭＣ−ＤＰ  デュアルポートメモリセル
ＭＰ１〜７  ＰチャネルＭＯＳＦＥＴ
ＭＮ１〜１２  ＮチャネルＭＯＳＦＥＴ
ＦＦ  フリップフロップ
Ｇ１〜Ｇ８  論理ゲート
ＶＤＤ  電源線
ＶＳＳ  接地線
ＷＬ  ワード線
ＢＴ，ＢＢ  ビット線対
Ｔ＿ＭＯＤＥ  テストモード切替信号
ＴＥＳＴ  テストモード信号
ＣＴＷ，ＣＢＷ  コモンライトビット線対
ＣＴＲ，ＣＢＲ  コモンリードビット線対
Ｙ０，Ｙ１  Ｙアドレス選択信号
ＣＰＣ  プリチャージ制御信号
ＰＥ  プリチャージイネーブル信号
ＣＷＳＥ  ライトスイッチ制御信号
ＣＲＳＥ  リードスイッチ制御信号
Ｄ  書込みデータ
ＢＷＥ  ビット書込みマスク制御信号
ＷＥ  ライトイネーブル信号
ＣＬＫ  クロック
１  シングルポートＳＲＡＭモジュール
２  デュアルポートＳＲＡＭモジュール
３  ワード線ドライバ
４  Ｉ／Ｏ回路
５  制御回路＆アドレスデコーダー
６  テストモード制御回路
７  ライトドライバ
８  センスアンプ
９  カラムＩ／Ｏ回路
１０  プリチャージ回路
１１  ライトカラムスイッチ
２０  半導体チップ
２１  ＣＰＵ（Central Processing Unit）
２２  論理回路（ＬＯＧＩＣ）
【図１】
2019075189.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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