(57)【要約】【課題】  撮像装置の感度を向上させることが可能である。【解決手段】  実施例に係る信号処理回路は、少なくともＮ個の信号線を含み、Ｎビットのデジタルデータを伝送するデータバス３５と、それぞれが、前記データバスに接続され、前記Ｎビットのデジタルデータを保持する第１のラッチ回路群ＬＴＣ１および第２のラッチ回路群ＬＴＣ２と、前記Ｎビットのデジタルデータをビット単位で出力する出力部（シフトレジスタＳＲ）と、前記第１のラッチ回路に保持された前記Ｎビットのデジタルデータおよび前記第２のラッチ回路に保持された前記Ｎビットのデジタルデータから一方を選択し、選択された前記Ｎビットのデジタルデータを前記出力部に転送する選択部（マルチプレクサＭＵＸ）と、を備える。【選択図】  図３
2019075769.tif 000002
【特許請求の範囲】
【請求項１】
少なくともＮ個の信号線を含み、Ｎビットのデジタルデータを伝送するデータバスと、
それぞれが、前記データバスに接続され、前記Ｎビットのデジタルデータを保持する第１のラッチ回路群および第２のラッチ回路群と、
前記Ｎビットのデジタルデータをビット単位で出力する出力部と、
前記第１のラッチ回路に保持された前記Ｎビットのデジタルデータおよび前記第２のラッチ回路に保持された前記Ｎビットのデジタルデータから一方を選択し、選択された前記Ｎビットのデジタルデータを前記出力部に転送する選択部と、を備える、
ことを特徴とする信号処理回路。
【請求項２】
前記出力部は、Ｎ個のフリップフロップを含むシフトレジスタを備える、
ことを特徴とする請求項１に記載の信号処理回路。
【請求項３】
前記選択部は、前記第１のラッチ回路群に接続された第１の入力、前記第２のラッチ回路群に接続された第２の入力、および、前記Ｎ個のフリップフロップの１つに接続された第３の入力を含み、
前記選択部の出力は、前記Ｎ個のフリップフロップの別の１つに接続される、
ことを特徴とする請求項２に記載の信号処理回路。
【請求項４】
前記選択部に供給される制御信号に基づいて、前記第１のラッチ回路群から前記出力部への前記Ｎビットのデジタルデータを転送する第１の動作、前記第２のラッチ回路群から前記出力部への前記Ｎビットのデジタルデータへ転送する第２の動作、および、前記出力部から前記Ｎビットのデジタルデータを出力する第３の動作が切り替えられる
ことを特徴とする請求項３に記載の信号処理回路。
【請求項５】
前記制御信号は、前記第１のラッチ回路群から前記出力部への前記Ｎビットのデジタルデータの転送を制御する第１の制御信号と、前記第２のラッチ回路群から前記出力部への前記Ｎビットのデジタルデータの転送を制御する第２の制御信号と、を含み、
前記第１の制御信号と、前記第２の制御信号とは、互いに１８０度ずれた位相を持つ
ことを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記制御信号は、前記第１のラッチ回路群から前記出力部への前記Ｎビットのデジタルデータの転送を制御する第１の制御信号と、前記第２のラッチ回路群から前記出力部への前記Ｎビットのデジタルデータの転送を制御する第２の制御信号と、を含み、
前記第１の制御信号のパルスの周期、および、前記第２の制御信号のパルスの周期が、それぞれ、前記データバスの伝送する前記Ｎビットのデジタルデータが変化する周期より長い
ことを特徴とする請求項４に記載の撮像装置。
【請求項７】
前記第１のラッチ回路群および前記第２のラッチ回路群は、前記データバスが順に伝送される複数の前記Ｎビットのデジタルデータを、交互に保持する
ことを特徴とする請求項１乃至請求項６のいずれか一項に記載の信号処理回路。
【請求項８】
前記第１のラッチ回路群が前記Ｎビットのデジタルデータを保持している期間、および、前記第２のラッチ回路群が前記Ｎビットのデジタルデータを保持している期間が、それぞれ、前記データバスの伝送する前記Ｎビットのデジタルデータが変化する周期より長い
ことを特徴とする請求項１乃至請求項７のいずれか一項に記載の信号処理回路。
【請求項９】
前記データバスの伝送する前記Ｎビットのデジタルデータが同期する第１のクロック信号を分周することによって、前記第１のラッチ回路群または前記第２のラッチ回路群に供給するための第２のクロック信号を生成する信号生成部を備える
ことを特徴とする請求項１乃至請求項８のいずれか一項に記載の信号処理回路。
【請求項１０】
前記Ｎビットのデジタルデータは、前記第１のクロック信号の立ち上がりおよび立ち下がりの一方に同期して伝送され、
前記第２のクロック信号の立ち上がり、および、立ち下がりが、いずれも、前記第１のクロック信号の立ち上がりおよび立ち下がりの前記一方に同期する
ことを特徴とする請求項９に記載の信号処理回路。
【請求項１１】
前記信号生成部はカウンタ回路を含み、
前記信号生成部は、前記カウンタ回路のカウント値に基づいて、前記選択部を制御する制御信号を生成する
ことを特徴とする請求項９または請求項１０に記載の信号処理回路。
【請求項１２】
前記第１のラッチ回路群に供給されるクロック信号の反転された信号が、クロック信号として前記第２のラッチ回路群に供給される
ことを特徴とする請求項１乃至請求項１１のいずれか一項に記載の信号処理回路。
【請求項１３】
前記第１のラッチ回路群および前記第２のラッチ回路群のそれぞれは、少なくともＮ個のラッチ用フリップフロップを含む
ことを特徴とする請求項１乃至請求項１２のいずれか一項に記載の信号処理回路。
【請求項１４】
請求項１乃至請求項１３のいずれか一項に記載の信号処理回路と、
複数の画素が行列状に配置された画素アレイと、
前記画素アレイの列ごとに配され、前記画素から出力されたアナログ信号をデジタルデータへ変換するアナログデジタル変換回路と、を備え、
前記信号処理回路へ、前記アナログデジタル変換回路によって変換されたＮビットのデジタルデータが供給される
ことを特徴とする撮像装置。
【請求項１５】
請求項１４に記載の撮像装置と、
前記撮像装置から出力された信号を処理して画像信号を取得する処理装置と、を備えた撮像システム。
【請求項１６】
移動体であって、
請求項１４に記載の撮像装置と、
前記撮像装置から出力された信号に対して処理を行う処理装置と、
前記処理の結果に基づいて前記移動体を制御する制御手段と、を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路、撮像装置、撮像システム、および、移動体に関する。
【背景技術】
【０００２】
撮像装置は、画素から出力される複数のアナログ信号を並列処理によりデジタルデータに変換するアナログデジタル変換部を備える。一方、デジタルデータの伝送手段としてシリアルインターフェースが広く使用されている。そのため、撮像装置は、並列処理により得られたデジタルデータ（パラレルデータ）を順に外部に出力するため、パラレルシリアル変換回路を備えている。
【０００３】
特許文献１の図２にパラレルシリアル変換回路の構成が開示されている。このパラレルシリアル変換回には、論理回路（論理層部２）からパラレルデータが供給される。パラレルシリアル変換回路は、パラレルデータをラッチするラッチ回路（ＦＦ１０）と、シフトレジスタ（ＦＦ０〜ＦＦ９）と、セレクタ（ＳＬ０〜ＳＬ９）と、を含んでいる。論理回路から供給されたデータは、まず、ラッチ回路にラッチされる。セレクタは、ロード信号によって制御される。ロード信号がハイレベルの期間に、ラッチ回路のデータがシフトレジスタに転送される。ロード信号がローレベルの期間には、セレクトはシフトレジスタの２つのフリップフロップを接続する。つまり、ロード信号がローレベルの期間に、シフトレジスタはデータを順次転送する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−０３９４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のパラレルシリアル変換回路では、論理回路、ラッチ回路、セレクタ、シフトレジスタの順に、データが転送される。各部に供給されるクロック信号は、ＰＬＬ回路の出力する基準クロック信号（駆動クロックＰＬＬＣＬＫ）に基づいて生成される。これにより、データの転送経路を成す複数のブロックが、互いに同期して動作することができる。
【０００６】
しかし、これらのクロック信号は互いに位相がずれる可能性がある。例えば、クロック信号の転送路が長いために、位相がずれることが考えられる。あるいは、動作温度によって、論理回路のクロック信号に遅延が生じる可能性がある。そのため、論理回路からのデータの転送が、適切なタイミングに対して遅延する可能性がある。クロック信号の位相ずれやデータ転送の遅延が生じると、論理回路から供給されるパラレルデータを正確にシリアルデータに変換することが困難である。
【０００７】
以上の課題に鑑み、本発明は、正確にパラレルシリアル変換を行うことを可能とすることを目的とする。
【課題を解決するための手段】
【０００８】
実施例に係る信号処理回路は、少なくともＮ個の信号線を含み、Ｎビットのデジタルデータを伝送するデータバスと、それぞれが、前記データバスに接続され、前記Ｎビットのデジタルデータを保持する第１のラッチ回路群および第２のラッチ回路群と、前記Ｎビットのデジタルデータをビット単位で出力する出力部と、前記第１のラッチ回路に保持された前記Ｎビットのデジタルデータおよび前記第２のラッチ回路に保持された前記Ｎビットのデジタルデータから一方を選択し、選択された前記Ｎビットのデジタルデータを前記出力部に転送する選択部と、を備える。
【発明の効果】
【０００９】
本発明に係るいくつかの実施例によれば、正確にパラレルシリアル変換を行うことができる。
【図面の簡単な説明】
【００１０】
【図１】信号処理装置の構成を模式的に示すブロック図である。
【図２】パラレルシリアル変換回路を含む信号処理回路の構成を模式的に示すブロック図である。
【図３】パラレルシリアル変換回路の構成例である。
【図４】パラレルシリアル変換回路の動作を説明するタイミングチャートである。
【図５】制御信号生成部の回路構成例である。
【図６】制御信号生成部の動作を説明するタイミングチャートである。
【図７】パラレルシリアル変換回路の構成例である。
【図８】パラレルシリアル変換回路の動作を説明するタイミングチャートである。
【図９】パラレルシリアル変換回路の誤動作を説明する図面である。
【図１０】パラレルシリアル変換回路を実装した撮像装置の例である。
【図１１】撮像システムの実施例のブロック図である。
【図１２】移動体の実施例のブロック図である。
【発明を実施するための形態】
【００１１】
〔実施例１〕
［全体構成］
第１の実施例について図面を用いて説明する。図１は本実施例の信号処理装置１の構成を模式的に示すブロック図である。信号処理装置１は、演算部２０と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２２と、パラレルシリアル変換回路を含む信号処理回路２１を含む。
【００１２】
ＰＬＬ回路２２はクロック信号ＳＲＣＬＫとクロック信号ＤＣＬＫ１を生成する。クロック信号ＳＲＣＬＫは信号処理回路２１へ供給される。クロック信号ＤＣＬＫ１は演算部２０に供給される。
【００１３】
演算部２０は、ＮビットのパラレルデータＰＤＡＴＡとクロック信号ＤＣＬＫ２とを出力する。Ｎは１より大きい自然数である。演算部２０の出力するパラレルデータＰＤＡＴＡは、センサからの情報、ストレージに保存された情報、外部から入力された情報、演算部２０の生成した情報などである。パラレルデータＰＤＡＴＡはクロック信号ＤＣＬＫ２に同期して演算部２０より出力される。クロック信号ＤＣＬＫ２とパラレルデータＰＤＡＴＡは信号処理回路２１に入力される。図では１つの信号線で示されているが、実際にはＮ個の信号線からなるデータバスを介してパラレルデータＰＤＡＴＡが伝達される。
【００１４】
クロック信号ＤＣＬＫ２は、演算部２０を通過した後のクロック信号ＤＣＬＫ１である。クロック信号ＤＣＬＫ１が演算部２０を通過するときに遅延が生じる。その遅延量に応じて、クロック信号ＤＣＬＫ２の位相は、クロック信号ＤＣＬＫ１の位相とずれる。このとき生じる遅延量の環境温度依存等が、課題発生の１つの原因となっている。
【００１５】
図２は信号処理回路２１の構成を模式的に示すブロック図である。信号処理回路２１は制御信号生成部３０とパラレルシリアル変換回路３１とで構成される。
【００１６】
制御信号生成部３０にはクロック信号ＤＣＬＫ２とクロック信号ＳＲＣＬＫが入力される。制御信号生成部３０は、入力されたクロック信号に基づいて、制御信号ＬＯＡＤ１、制御信号ＬＯＡＤ２、および、制御信号ＳＨＦＴを出力する。また、制御信号生成部３０は、クロック信号ＤＣＬＫ２を分周して、クロック信号ＤＣＬＫ３を生成する。本実施例では、クロック信号ＤＣＬＫ３は、クロック信号ＤＣＬＫ２の２分周クロックである。
【００１７】
パラレルシリアル変換回路３１には制御信号ＬＯＡＤ１、制御信号ＬＯＡＤ２、制御信号ＳＨＦＴ、クロック信号ＤＣＬＫ３、クロック信号ＳＲＣＬＫ、および、パラレルデータＰＤＡＴＡが入力される。パラレルシリアル変換回路３１は、パラレルデータＰＤＡＴＡをシリアルデータＳＤＡＴＡに変換し、変換されたシリアルデータＳＤＡＴＡを出力する。
【００１８】
［パラレルシリアル変換回路］
図３はパラレルシリアル変換回路３１（以下、Ｐ／Ｓ変換回路３１）の構成を示した概略図である。Ｐ／Ｓ変換回路３１は、Ｎビットのパラレルデータをシリアルデータに変換する。本実施例のＰ／Ｓ変換回路３１は、２つのラッチ回路群（ラッチ回路群ＬＴＣ１、および、ラッチ回路群ＬＴＣ２）を含むことが特徴である。以下、Ｐ／Ｓ変換回路３１を詳細に説明する。
【００１９】
Ｐ／Ｓ変換回路３１は、ＮビットのパラレルデータＰＤＡＴＡを受け取るように構成される。Ｐ／Ｓ変換回路３１は、第１のラッチ回路群ＬＴＣ１と、第２のラッチ回路群ＬＴＣ２と、Ｎ個のマルチプレクサＭＵＸと、Ｎ個のフリップフロップＳＲＦＦを含むシフトレジスタＳＲと、を備える。第１のラッチ回路群ＬＴＣ１、および、第２のラッチ回路群ＬＴＣ２は、それぞれ、Ｎ個のラッチ用フリップフロップＬＴＣＦＦを含む。
【００２０】
ＮビットのパラレルデータＰＤＡＴＡを、パラレルデータＰＤＡＴＡ［Ｎ−１：０］と表す。これは、パラレルデータＰＤＡＴＡが、第［０］ビット、第［１］ビット、・・・、第［Ｎ−１］ビットの情報を含むことを意味する。一方、ＮビットのパラレルデータＰＤＡＴＡの１つのビットの情報に言及する時は、パラレルデータＰＤＡＴＡ［３］などと表現する。パラレルデータＰＤＡＴＡ［３］は、パラレルデータＰＤＡＴＡ［Ｎ−１：０］に含まれる第［３］ビットの情報である。
【００２１】
パラレルデータＰＤＡＴＡ［Ｎ−１：０］は、少なくともＮ個の信号線を含むデータバス３５を介して、Ｐ／Ｓ変換回路３１に入力される。図３では、簡略化のため、データバス３５は単一の線で示されている。
【００２２】
［ラッチ回路群］
パラレルデータＰＤＡＴＡ［Ｎ−１：０］は、ラッチ回路群ＬＴＣ１、および、ラッチ回路群ＬＴＣ２のそれぞれに入力される。
【００２３】
ラッチ回路群ＬＴＣ１のＮ個のラッチ用フリップフロップＬＴＣＦＦは、それぞれ、パラレルデータＰＤＡＴＡ［Ｎ−１：０］の１つのビットの情報を保持（ラッチ）する。例えば、図で一番左にあるラッチ用フリップフロップＬＴＣＦＦは、パラレルデータＰＤＡＴＡ［０］を保持する。このため、パラレルデータＰＤＡＴＡ［０］を保持するラッチ用フリップフロップＬＴＣＦＦを、ラッチ用フリップフロップＬＴＣＦＦ［０］と表記する場合がある。同様に、ラッチ回路群ＬＴＣ２のＮ個のラッチ用フリップフロップＬＴＣＦＦは、それぞれ、パラレルデータＰＤＡＴＡ［Ｎ−１：０］の１つのビットの情報を保持（ラッチ）する。
【００２４】
第１のラッチ回路群ＬＴＣ１のラッチ用フリップフロップＬＴＣＦＦには、クロック信号ＤＣＬＫ３が供給される。クロック信号ＤＣＬＫ３の立ち上がる時に、第１のラッチ回路群ＬＴＣ１はデータバス３５に供給されているパラレルデータＰＤＡＴＡ［ｎ−１：０］をラッチする。
【００２５】
第２のラッチ回路群ＬＴＣ２のラッチ用フリップフロップＬＴＣＦＦには、反転されたクロック信号ＤＣＬＫ３が供給される。したがって、クロック信号ＤＣＬＫ３の立ち下がる時（つまり、反転されたクロック信号ＤＣＬＫ３が立ち上がる時）に、第２のラッチ回路群ＬＴＣ２はデータバス３５に供給されているパラレルデータＰＤＡＴＡ［ｎ−１：０］をラッチする。
【００２６】
［マルチプレクサ］
マルチプレクサＭＵＸは、少なくとも３つの入力を備える。マルチプレクサＭＵＸの第１の入力は、第１のラッチ回路群ＬＴＣ１のラッチ用フリップフロップＬＴＣＦＦの出力に接続される。マルチプレクサＭＵＸの第２の入力は、第２のラッチ回路群ＬＴＣ２のラッチ用フリップフロップＬＴＣＦＦの出力に接続される。マルチプレクサＭＵＸの第３の入力は、後述するシフトレジスタＳＲのフリップフロップＳＲＦＦの出力、または、所定の電位のノードに接続される。また、マルチプレクサＭＵＸの出力は、シフトレジスタＳＲのフリップフロップＳＲＦＦの入力に接続される。
【００２７】
なお、ラッチ用フリップフロップＬＴＣＦＦ［０］の出力に接続されたマルチプレクサＭＵＸを、便宜上、マルチプレクサＭＵＸ［０］と呼ぶ場合がある。また、マルチプレクサＭＵＸ［０］の出力に接続されたフリップフロップＳＲＦＦを、便宜上、フリップフロップＳＲＦＦ［０］と呼ぶ場合がある。
【００２８】
マルチプレクサＭＵＸには、データの転送を制御するために、制御信号ＬＯＡＤ１、制御信号ＬＯＡＤ２、および、制御信号ＳＨＦＴが供給される。第１の入力、第２の入力、および、第３の入力は、それぞれ、制御信号ＬＯＡＤ１、制御信号ＬＯＡＤ２、および、制御信号ＳＨＦＴのハイレベルの時に、出力に接続される。すなわち、制御信号ＬＯＡＤ１がハイレベルの時に、マルチプレクサＭＵＸは、ラッチ回路群ＬＴＣ１を構成するラッチ用フリップフロップＬＴＣＦＦの出力とフリップフロップＳＲＦＦの入力とを接続する。制御信号ＬＯＡＤ２がハイレベルの時に、マルチプレクサＭＵＸは、ラッチ回路群ＬＴＣ２を構成するラッチ用フリップフロップＬＴＣＦＦの出力とフリップフロップＳＲＦＦの入力とを接続する。制御信号ＳＨＦＴがハイレベルの時に、マルチプレクサＭＵＸは、２つのフリップフロップＳＲＦＦを接続する。
【００２９】
このように、マルチプレクサＭＵＸは、第１のラッチ回路群ＬＴＣ１に保持されたデータ、および、第２のラッチ回路群ＬＴＣ２に保持されたデータから一方を選択する選択部として機能している。マルチプレクサＭＵＸによって選択されたデータが、シフトレジスタＳＲに転送される。ラッチ回路群ＬＴＣ１からシフトレジスタＳＲへのデータの転送は、制御信号ＬＯＡＤ１がハイレベルの期間に行われる。また、ラッチ回路群ＬＴＣ２からシフトレジスタＳＲへのデータの転送は、制御信号ＬＯＡＤ２がハイレベルの期間に行われる。
【００３０】
［シフトレジスタ］
シフトレジスタＳＲは、ラッチ回路群ＬＴＣ１に保持されたデータ、および、ラッチ回路群ＬＴＣ２に保持されたデータを、ビット単位で出力する出力部である。以下にその構成を説明する。
【００３１】
シフトレジスタＳＲは、Ｎ個のフリップフロップＳＲＦＦを含む。先述の通り、フリップフロップＳＲＦＦ［ｋ］の入力は、マルチプレクサＭＵＸ［ｋ］の出力に接続される。そして、フリップフロップＳＲＦＦ［ｋ］の出力は、マルチプレクサＭＵＸ［ｋ＋１］の第３の入力に接続される。ｋは０からＮ−１までの整数である。なお、最終段のフリップフロップＳＲＦＦ［Ｎ−１］の出力は、Ｐ／Ｓ変換回路３１の出力ノードである。つまり、フリップフロップＳＲＦＦ［Ｎ−１］の出力から、シリアルデータＳＤＡＴＡが出力される。
【００３２】
フリップフロップＳＲＦＦには、シフトレジスタ用のクロック信号ＳＲＣＬＫが入力される。制御信号ＳＨＦＴがハイレベルの間、シフトレジスタＳＲは、クロック信号ＳＲＣＬＫに同期して、データの転送を行う。具体的には、フリップフロップＳＲＦＦ［ｋ］のデータがフリップフロップＳＲＦＦ［ｋ＋１］に転送される。したがって、最終段のフリップフロップＳＲＦＦ［Ｎ−１］は、クロック信号ＳＲＣＬＫに同期して、シリアルデータＳＤＡＴＡを出力する。
【００３３】
本実施例のシフトレジスタＳＲは、１ビットごとにシリアルデータＳＤＡＴＡを出力する。変形例として、複数ビットごとにシリアルデータＳＤＡＴＡを出力する出力部を用いてもよい。一度に出力されるビット数が、パラレルデータＰＤＡＴＡの持つビット数Ｎより少なければ、パラレルシリアル変換がされたことになる。
【００３４】
なお、最下位ビットのマルチプレクサＭＵＸ［０］の第３の入力には、接地電位ＧＮＤが供給される。しかし、この電位は、どのようなものでもよい。最下位ビットより後に出力されるシリアルデータは、次のパラレルデータがロードされる時に置換されるためである。
【００３５】
また、本実施例のＰ／Ｓ変換回路３１には、３つの入力を持つマルチプレクサＭＵＸが用いられている。しかし、３入力のマルチプレクサＭＵＸに代えて、２つの２入力マルチプレクサをシリアルに接続してもよい。
【００３６】
［動作説明］
次に本実施例のＰ／Ｓ変換回路３１の動作を説明する。Ｐ／Ｓ変換回路３１は、おおまかに、演算部２０の供給するパラレルデータＰＤＡＴＡのラッチ、ラッチされたデータのシフトレジスタＳＲへの転送、および、シフトレジスタからのシリアルデータの出力を行う。Ｐ／Ｓ変換回路３１は、複数のラッチ回路群を備える。第１のラッチ回路群ＬＴＣ１および第２のラッチ回路群ＬＴＣ２が、演算部２０の供給するパラレルデータＰＤＡＴＡを、交互にラッチする。ここでは、一例として８ビットのパラレルシリアル変換を説明する。
【００３７】
図４は、Ｐ／Ｓ変換回路３１に供給されるクロック信号、制御信号、および、データのタイミングチャートを示す。具体的に、図４は、クロック信号ＳＲＣＬＫ、クロック信号ＤＣＬＫ２、クロック信号ＤＣＬＫ３、制御信号ＬＯＡＤ１、および、制御信号ＬＯＡＤ２を示す。また、図４は、データパスに供給されているパラレルデータＰＤＡＴＡ［７：０］、第１のラッチ回路群ＬＴＣ１に保持されているパラレルデータＬＴＣ１、および、第２のラッチ回路群ＬＴＣ２に保持されているパラレルデータＬＴＣ２を示している。異なるデータを、Ｄ１、Ｄ２、・・・のように異なる符号で示している。さらに、図４は、Ｐ／Ｓ変換回路３１から出力されるシリアルデータＳＤＡＴＡを示している。
【００３８】
演算部２０は、クロック信号ＤＣＬＫ２と、クロック信号ＤＣＬＫ２の立ち上がりに同期されたパラレルデータＰＤＡＴＡを出力する。すなわち、クロック信号ＤＣＬＫ２の立ち上がりの度に、Ｐ／Ｓ変換回路３１の入力であるデータバス３５に供給されているパラレルデータＰＤＡＴＡ［７：０］が書き換えられる。図４では、クロック信号ＤＣＬＫ２の立ち上がりごとに、パラレルデータＰＤＡＴＡ［７：０］は順にＤ１［７：０］、Ｄ２［７：０］、・・・と変化する。
【００３９】
第１のラッチ回路群ＬＴＣ１はクロック信号ＤＣＬＫ３の立ち上がりに同期してパラレルデータＰＤＡＴＡ［７：０］をラッチする。したがって、時刻Ｔ１から時刻Ｔ３の間、第１のラッチ回路群ＬＴＣ１はデータＤ１［７：０］を保持する。また、第２のラッチ回路群ＬＴＣ２はクロック信号ＤＣＬＫ３の立ち下がりに同期してパラレルデータＰＤＡＴＡ［７：０］をラッチする。したがって、時刻Ｔ２から時刻Ｔ４の間、第２のラッチ回路群ＬＴＣ２はデータＤ２［７：０］を保持する。
【００４０】
先述の通り、クロック信号ＤＣＬＫ３は、クロック信号ＤＣＬＫ２を分周することによって得られる。したがって、クロック信号ＤＣＬＫ３の周波数は、クロック信号ＤＣＬＫ２の周波数より低い。つまり、第１のラッチ回路群ＬＴＣ１、および、第２のラッチ回路群ＬＴＣ２のそれぞれにおいてデータが書き換えられる頻度は、Ｐ／Ｓ変換回路３１に入力されるパラレルデータＰＤＡＴＡ［７：０］が書き換えられる頻度より少ない。本実施例ではクロック信号ＤＣＬＫ２が２分周されているので、各ラッチ回路群がデータを保持している期間は、パラレルデータＰＤＡＴＡ［７：０］の入力周期のほぼ２倍である。
【００４１】
また、クロック信号ＤＣＬＫ３の立ち上がり、及び、立ち下がりが、それぞれ、クロック信号ＤＣＬＫ２の立ち下がりに同期している。つまり、ラッチ回路群ＬＴＣ１およびラッチ回路群ＬＴＣ２によるラッチ動作が、パラレルデータＰＤＡＴＡ［７：０］の入力タイミングに対して、半周期ずれるように設計される。これにより、パラレルデータＰＤＡＴＡ［７：０］のＰ／Ｓ変換回路３１への入力が完了する前に、データがラッチされる可能性を低減している。
【００４２】
制御信号ＬＯＡＤ１がハイレベルの間、マルチプレクサＭＵＸは、第１のラッチ回路群ＬＴＣ１をシフトレジスタＳＲに接続している。したがって、時刻Ｔ２１のクロック信号ＳＲＣＬＫの立ち上がりで、第１のラッチ回路群ＬＴＣ１に保持されたデータＤ１［７：０］がシフトレジスタＳＲへ転送される。時刻Ｔ２１以降は、制御信号ＬＯＡＤ１がローレベルであり、かつ、制御信号ＬＯＡＤ２がローレベルである。つまり、制御信号ＳＨＦＴがハイレベルである。そのため、時刻Ｔ２１から時刻Ｔ３までの間、シフトレジスタＳＲは、クロック信号ＳＲＣＬＫの立ち上がりに同期して、データを転送する。結果として、シフトレジスタＳＲから、データＤ１［７：０］の各ビットの信号がシリアルデータＳＤＡＴＡとして順に出力される。ここでは時刻Ｔ２１以降、シリアルデータＳＤＡＴＡは順にＤ１［７］、Ｄ１［６］、Ｄ１［５］、・・・、Ｄ１［１］、Ｄ１［０］となる。
【００４３】
制御信号ＬＯＡＤ２がハイレベルの間、マルチプレクサＭＵＸは、第２のラッチ回路群ＬＴＣ２をシフトレジスタＳＲに接続している。したがって、時刻Ｔ３１のクロック信号ＳＲＣＬＫの立ち上がりで、シフトレジスタＳＲに、第２のラッチ回路群ＬＴＣ２に保持されたデータＤ２［７：０］が転送される。その後、時刻Ｔ３１から時刻Ｔ４までの間に、シフトレジスタＳＲから、データＤ２［７：０］の各ビットの信号がシリアルデータＳＤＡＴＡとして順に出力される。時刻Ｔ３１以降、シリアルデータは順にＤ２［７］、Ｄ２［６］、Ｄ２［５］、・・・、Ｄ２［１］、Ｄ２［０］となる。以降は同様の動作が繰り返される。
【００４４】
制御信号ＬＯＡＤ１および制御信号ＬＯＡＤ２は、それぞれ、クロック信号ＤＣＬＫ３と同じ周期のパルス信号である。制御信号ＬＯＡＤ１のパルス（ハイレベル）と、制御信号ＬＯＡＤ２のパルス（ハイレベル）とは、互いに１８０度ずれた位相を持つ。制御信号ＬＯＡＤ１のパルスは、クロック信号ＤＣＬＫ３の立ち下がりに同期している。制御信号ＬＯＡＤ２のパルスは、クロック信号ＤＣＬＫ３の立ち上がりに同期している。これにより、パラレルデータＰＤＡＴＡのラッチのタイミングと、ラッチされたパラレルデータＰＤＡＴＡのシフトレジスタＳＲへの転送のタイミングとが重なる確率を低減することができる。
【００４５】
また、制御信号ＬＯＡＤ１および制御信号ＬＯＡＤ２は、クロック信号ＳＲＣＬＫに同期されている。制御信号ＬＯＡＤ１および制御信号ＬＯＡＤ２のそれぞれがハイレベルの期間（パルス幅）は、クロック信号ＳＲＣＬＫの１周期に等しい。また図示していないが、制御信号ＬＯＡＤ１および制御信号ＬＯＡＤ２の両方がローレベルの間、制御信号ＳＨＦＴはハイレベルになる。
【００４６】
［制御信号生成部］
続いて、制御信号ＬＯＡＤ１、制御信号ＬＯＡＤ２、および、クロック信号ＤＣＬＫ３を生成する制御信号生成部３０を説明する。図５は制御信号生成部３０の構成例を示す。制御信号生成部３０は、カウンタ回路５０と、複数のフリップフロップＦＦ５１〜ＦＦ５３と、２つのＡＮＤ回路と、インバータＩＮＶ１を含む。
【００４７】
カウンタ回路５０は、クロック信号ＳＲＣＬＫの立ち上がり（または立ち下がり）をカウントする。カウンタ回路５０は、Ｎ回のカウントごとに出力をリセットするＮ進カウンタである。すなわち、カウンタ回路５０の出力は、０からＮ−１まで変化する。
【００４８】
フリップフロップＦＦ５１は、クロック信号ＤＣＬＫ２に基づいて、カウンタ回路５０およびフリップフロップＦＦ５２、ＦＦ５３へ供給される動作イネーブル信号ＣＮＴＥＮを生成する。フリップフロップＦＦ５２は、カウンタ回路５０から出力される信号ＳＥＬ＿ＬＤの分周回路として機能する。すなわち、信号ＳＥＬ＿ＬＤの立ち上がりの度に、フリップフロップＦＦ５２の出力する信号ＬＤＤＩＶのレベルが遷移する。フリップフロップＦＦ５３はクロック信号ＤＣＬＫ２の分周回路として機能する。すなわち、クロック信号ＤＣＬＫ２の立ち下がりの度に、フリップフロップＦＦ５３の出力するクロック信号ＤＣＬＫ３のレベルが遷移する。
【００４９】
信号ＳＥＬ＿ＬＤを分周して生成された信号ＬＤＤＩＶ、および、その反転信号ＬＤＤＩＶＢが、それぞれ、ＡＮＤ回路に入力される。各ＡＮＤ回路には、カウンタ回路５０から出力される信号ＬＤが入力される。２つのＡＮＤ回路は、それぞれ、制御信号ＬＯＡＤ１、制御信号ＬＯＡＤ２を出力する。
【００５０】
図６は制御信号生成部３０の動作を説明するタイミングチャートである。本実施例では、８ビットのパラレルシリアル変換回路用の制御信号生成部３０を説明する。
【００５１】
まず時刻Ｔ６０に、イネーブル信号ＥＮがローレベルからハイレベルに遷移し、フリップフロップＦＦ５１のリセットが解除される。時刻Ｔ６１で、クロック信号ＤＣＬＫ２がローレベルからハイレベルに遷移し、フリップフロップＦＦ５１の出力する動作イネーブル信号ＣＮＴＥＮがハイレベルに遷移する。動作イネーブル信号ＣＮＴＥＮがハイレベルになると、カウンタ回路５０がクロック信号ＳＲＣＬＫのカウントを開始する。図６が示すように、カウント値ＣＮＴが変化を開始する。
【００５２】
時刻Ｔ６３でクロック信号ＤＣＬＫ２がハイレベルからローレベルに遷移する。フリップフロップＦＦ５３にはクロック信号ＤＣＬＫ２がインバータＩＮＶ１を介して入力される。そのため、クロック信号ＤＣＬＫ２がハイレベルからローレベルに遷移する時（時刻Ｔ６３、時刻Ｔ６５など）に、クロック信号ＤＣＬＫ３が遷移する。時刻Ｔ６３では、クロック信号ＤＣＬＫ３はローレベルからハイレベルに遷移する。
【００５３】
時刻Ｔ６５に、クロック信号ＤＣＬＫ２がハイレベルからローレベルに遷移する。それを受けて、クロック信号ＤＣＬＫ３が遷移する。時刻Ｔ６５では、クロック信号ＤＣＬＫ３は、ハイレベルからローレベルに遷移する。
【００５４】
このようにして、クロック信号ＤＣＬＫ２が分周されたクロック信号ＤＣＬＫ３が生成される。クロック信号ＤＣＬＫ２はインバータＩＮＶ１を介してフリップフロップＦＦ５３に入力されるため、クロック信号ＤＣＬＫ３はクロック信号ＤＣＬＫ２の立ち下がりに同期している。換言すると、クロック信号ＤＣＬＫ３の遷移のタイミングは、クロック信号ＤＣＬＫ２の立ち上がりに対して１８０度位相がずれる。このような構成によれば、先述の通り、パラレルデータＰＤＡＴＡ［７：０］のＰ／Ｓ変換回路３１への入力が完了する前に、データがラッチされる確率を低減することができる。
【００５５】
信号ＳＥＬ＿ＬＤ、および、信号ＬＤは、制御信号ＬＯＡＤ１および制御信号ＬＯＡＤ２の生成に用いられる。信号ＳＥＬ＿ＬＤ、および、信号ＬＤは、カウント値ＣＮＴが特定の値の時のみハイレベルになるように構成されている。例えば、信号ＳＥＬ＿ＬＤはカウント値ＣＮＴが２の時のみハイレベルになるように構成されている。また、信号ＬＤはカウント値ＣＮＴが４の時のみハイレベルになるように構成されている。
【００５６】
時刻Ｔ６２にカウント値ＣＮＴが２になると、信号ＳＥＬ＿ＬＤはハイレベルに遷移する。信号ＳＥＬ＿ＬＤの立ち上がりで、フリップフロップＦＦ５２の出力する信号ＬＤＤＩＶは遷移する。時刻Ｔ６２では、信号ＬＤＤＩＶはローレベルからハイレベルへ遷移する。時刻Ｔ６４に、カウント値ＣＮＴが再び２になる。そのため、信号ＳＥＬ＿ＬＤがハイレベルになる。これに応じて、信号ＬＤＤＩＶが遷移する。時刻Ｔ６４では、信号ＬＤＤＩＶはハイレベルからローレベルへ遷移する。このようにして、信号ＳＥＬ＿ＬＤが分周されることにより、信号ＬＤＤＩＶが生成される。
【００５７】
図５の制御信号生成部３０において、信号ＬＤと信号ＬＤＤＩＶが両方ともハイレベルの時に、制御信号ＬＯＡＤ１はハイレベルとなる。一方、信号ＬＤがハイレベルであり、信号ＬＤＤＩＶがローレベルの時、制御信号ＬＯＡＤ２はハイレベルとなる。このような構成により、制御信号ＬＯＡＤ１と制御信号ＬＯＡＤ２とは、図６に示されるように互いに１８０度ずれた位相を持つ。
【００５８】
［効果の説明］
図４を用いて、本実施例のＰ／Ｓ変換回路３１により得られる効果を説明する。Ｐ／Ｓ変換回路３１におけるタイミングマージンを拡大することができるため、正確にパラレルシリアル変換を行うことが可能である。
【００５９】
Ｐ／Ｓ変換回路３１は、ラッチされたパラレルデータＰＤＡＴＡ［ｎ−１：０］を、制御信号ＬＯＡＤ１、および、制御信号ＬＯＡＤ２に応じて、シフトレジスタＳＲに転送する。しかし、種々の要因により、クロック信号ＤＣＬＫ２、クロック信号ＤＣＬＫ３、制御信号ＬＯＡＤ１、および、制御信号ＬＯＡＤ２の位相がずれる可能性がある。あるいは、パラレルデータＰＤＡＴＡの供給されるタイミングがずれる可能性がある。これにより、パラレルデータＰＤＡＴＡのラッチや転送が正確に行われないことがある。
【００６０】
これに対して、本実施例のＰ／Ｓ変換回路３１は複数のラッチ回路群（第１のラッチ回路群ＬＴＣ１および第２のラッチ回路群ＬＴＣ２）を備える。そのため、１つのラッチ回路群を経由するデータ転送を個別に考えると、データ転送により長い時間を使うことが可能である。すなわち、許容されるタイミングマージンを大きくすることが可能である。結果として、正確にパラレルシリアル変換を行うことができる。
【００６１】
以下、効果の具体例を説明する。通常、ラッチ回路群ＬＴＣ１またはラッチ回路群ＬＴＣ２からシフトレジスタＳＲへのデータ転送に対して、禁止期間が設けられる。禁止期間は、データバス３５からパラレルデータＰＤＡＴＡをラッチするタイミングの前後の期間である。
【００６２】
例えば、図４の時刻Ｔ２の前後のクロック信号ＳＲＣＬＫの１周期分の期間、および、時刻Ｔ４の前後のクロック信号ＳＲＣＬＫの１周期分の期間は、ラッチ回路群ＬＴＣ２からシフトレジスタＳＲへのデータ転送が禁止される。これは、時刻Ｔ２および時刻Ｔ４にラッチ回路群ＬＴＣ２がデータバス３５のパラレルデータＰＤＡＴＡをラッチするからである。この期間には、ラッチ回路群ＬＴＣ２の一部のラッチ用フリップフロップＬＴＣＦＦに新しいデータが保持され、他のラッチ用フリップフロップＬＴＣＦＦに古いデータが保持されている状態が生じうる。この状態で、ラッチ回路群ＬＴＣ２からシフトレジスタＳＲへのデータ転送が行われると、正しいデータの転送が行われない。
【００６３】
図４に、制御信号ＬＯＡＤ２がハイレベルとなることが許容される期間を示している。図４が示す通り、当該許容期間は、パラレルデータＰＤＡＴＡ［７：０］が書き換えられる周期よりも長い。このため、上述のように、タイミングマージンが大きくなるのである。具体的には、時刻Ｔ３の制御信号ＬＯＡＤ２の立ち上がりが時刻Ｔ２１までずれても、正常なパラレルシリアル変換が行われる。時刻Ｔ３１の制御信号ＬＯＡＤ２の立ち下がりが時刻Ｔ４のクロック信号ＳＲＣＬＫの１周期分前までずれても、正常なパラレルシリアル変換が行われる。
【００６４】
効果を説明するため、信号処理装置１の別の例を説明する。別の例においては、図２のＰ／Ｓ変換回路３１が、Ｎビットのパラレルシリアル変換回路７：０（以下、Ｐ／Ｓ変換回路７：０）に置換されている。その他の構成は、上述の信号処理装置１と同じである。
【００６５】
図７はＰ／Ｓ変換回路７：０の構成を示した概略図である。Ｐ／Ｓ変換回路７：０は、ＮビットのパラレルデータＰＤＡＴＡを受け取るように構成される。Ｐ／Ｓ変換回路７：０は、ラッチ回路群ＬＴＣ７０と、Ｎ個のマルチプレクサＭＵＸと、Ｎ個のフリップフロップＳＲＦＦを含むシフトレジスタＳＲと、を備える。ラッチ回路群ＬＴＣ７０は、Ｎ個のラッチ用フリップフロップＬＴＣＦＦを含む。
【００６６】
以下、図３との差分を説明する。まず、Ｐ／Ｓ変換回路７：０は、１つのラッチ回路群ＬＴＣ７０のみを含む。そのため、マルチプレクサＭＵＸは２つの入力を持つ。マルチプレクサＭＵＸには、制御信号ＬＯＡＤ７０、制御信号ＳＨＦＴ７０が供給される。制御信号ＬＯＡＤ７０がハイレベルの時、マルチプレクサＭＵＸはラッチ回路群ＬＴＣ７０に保持されたデータをシフトレジスタＳＲに転送する。制御信号ＳＨＦＴ７０がハイレベルの時、シフトレジスタＳＲがデータの転送を行う。
【００６７】
Ｐ／Ｓ変換回路７：０の動作を説明する。図８は、Ｐ／Ｓ変換回路７：０に供給されるクロック信号、制御信号、および、データのタイミングチャートを示す。具体的に、図８は、クロック信号ＳＲＣＬＫ、クロック信号ＤＣＬＫ２、および、制御信号ＬＯＡＤ７０を示す。また、図８は、データパスに供給されているパラレルデータＰＤＡＴＡ［７：０］、および、ラッチ回路群ＬＴＣ７０に保持されているパラレルデータＬＴＣ７０を示している。さらに、図８は、Ｐ／Ｓ変換回路７：０から出力されるシリアルデータＳＤＡＴＡを示している。なお、図示されていないが、制御信号ＳＨＦＴ７０は制御信号ＬＯＡＤ７０の反転信号である。
【００６８】
時刻Ｔ７０に、演算部２０から供給されるパラレルデータＰＤＡＴＡ［７：０］はＤ１［７：０］となる。時刻Ｔ７：０に、クロック信号ＤＣＬＫ２が立ち下がり、ラッチ回路群ＬＴＣ７０がデータＤ１［７：０］をラッチする。
【００６９】
時刻Ｔ７２に、制御信号ＬＯＡＤ７０がハイレベルになる。制御信号ＬＯＡＤ７０がハイレベルである間に、マルチプレクサＭＵＸは、ラッチ回路群ＬＴＣ７０をシフトレジスタＳＲに接続している。したがって、時刻Ｔ７２１のクロック信号ＳＲＣＬＫの立ち上がりで、ラッチ回路群ＬＴＣ７０に保持されたデータＤ１［７：０］がシフトレジスタＳＲへ転送される。時刻Ｔ７２１以降は、シフトレジスタＳＲがシリアルデータＳＤＡＴＡとしてＤ１［７：０］を順に出力する。
【００７０】
また、時刻Ｔ７２において、演算部２０から供給されるパラレルデータＰＤＡＴＡ［７：０］はＤ２［７：０］となる。その後、時刻Ｔ７２２に、クロック信号ＤＣＬＫ２が立ち下がり、ラッチ回路群ＬＴＣ７０がデータＤ２［７：０］をラッチする。
【００７１】
時刻Ｔ７３に、制御信号ＬＯＡＤ７０がハイレベルになり、そして、時刻Ｔ７３１のクロック信号ＳＲＣＬＫの立ち上がりで、ラッチ回路群ＬＴＣ７０に保持されたデータＤ２［７：０］がシフトレジスタＳＲへ転送される。時刻Ｔ７３１以降は、シフトレジスタＳＲがシリアルデータＳＤＡＴＡとしてＤ２［７：０］を順に出力する。以降は、同様の動作が繰り返される。
【００７２】
図８に示す駆動タイミングでは、制御信号ＬＯＡＤ７０がハイレベルになることが許容される期間が短い。具体的には、当該許容期間は、パラレルデータＰＤＡＴＡ［７：０］が書き換えられる周期よりも短い。そのため、動作タイミングのずれにより、Ｐ／Ｓ変換回路７：０の誤動作が生じる可能性がある。
【００７３】
タイミングのずれによるＰ／Ｓ変換回路７：０の誤動作について説明する。図２が示すように、ＰＬＬ回路２２はクロック信号ＳＲＣＬＫとクロック信号ＤＣＬＫ１を出力する。この時点で、クロック信号ＳＲＣＬＫとクロック信号ＤＣＬＫ１とは、互いに同期している。クロック信号ＳＲＣＬＫはＰ／Ｓ変換回路７：０を含む信号処理回路２１に直接入力される。一方、信号処理回路２１に入力されるクロック信号ＤＣＬＫ２は、クロック信号ＤＣＬＫ１に対して演算部２０で生じた遅延を持つ。演算部２０は、クロック信号ＤＣＬＫ２に同期して、パラレルデータＰＤＡＴＡを出力する。したがって、演算部２０を介して信号処理回路２１に入力されるクロック信号ＤＣＬＫ２およびパラレルデータＰＤＡＴＡは、演算部２０での遅延量に応じて、クロック信号ＳＲＣＬＫに対して位相がずれる可能性がある。
【００７４】
例えば電源起動時等のタイミングで、図９（ａ）のようにクロック信号ＤＣＬＫ２の立ち上がりと制御信号ＬＯＡＤ７０の立ち上がりはほぼ同時になるように設定される。しかし、温度等の外部環境の変化によって、図９（ｂ）のようにクロック信号ＤＣＬＫ２と制御信号ＬＯＡＤ７０の位相関係がずれてしまう可能性がある。
【００７５】
図９（ｂ）の場合だと、クロック信号ＤＣＬＫ２の立ち下がりが、制御信号ＬＯＡＤ７０がハイレベルであり、かつ、クロック信号ＳＲＣＬＫがローレベルである期間にある。クロック信号ＤＣＬＫ２の立ち下がり（パラレルデータＰＤＡＴＡのラッチ）からクロック信号ＳＲＣＬＫの立ち上がり（シフトレジスタＳＲへの転送）までの時間を、転送期間ＴＳＵとする。転送期間ＴＳＵが、フリップフロップＳＲＦＦのセットアップ時間より長ければ、データＤ９０［７：０］が適切にパラレルシリアル変換される。しかし、転送期間ＴＳＵがセットアップ時間より短い場合、シフトレジスタＳＲがデータＤ９０［７：０］を正確にラッチすることができない可能性がある。シフトレジスタＳＲが１つ前のデータＤ８９［７：０］をラッチする、あるいは、｛Ｄ９０［７］，Ｄ８９［６］，Ｄ８９［５］，・・・Ｄ９０［１］，Ｄ８９［０］｝のように、一部のビットに前のデータをラッチする可能性がある。このように、クロック信号ＤＣＬＫ２と制御信号ＬＯＡＤ７０の位相がずれることにより、パラレルシリアル変換を正しく行えない可能性がある。
【００７６】
上述の誤動作に対応するため、制御信号ＬＯＡＤ７０がハイレベルとなることを禁止する禁止期間を設けてもよい。しかし、図８に示すように、制御信号ＬＯＡＤ７０がハイレベルになることが許容される期間は、パラレルデータＰＤＡＴＡ［７：０］が書き換えられる周期よりも短い。したがって、信号処理回路２１におけるタイミングマージンが小さい。結果として、誤動作を起こす可能性が生じる。具体的には、パラレルデータＰＤＡＴＡ［７：０］の書き換えられる周期より大きいタイミング変化が発生すると、上記誤動作が発生しうる。
【００７７】
これに対して、図３に示したＰ／Ｓ変換回路３１は、複数のラッチ回路群を含む。そのため、タイミングマージンを増大することができる。これにより、誤動作の可能性を低減することができ、またタイミング設計を容易にすることができる。
【００７８】
なお、上記の説明では、２つのラッチ回路群を含むＰ／Ｓ変換回路３１を説明した。しかし、Ｐ／Ｓ変換回路３１は、３つ以上のラッチ回路群を含んでいてもよい。この場合、データ転送用の制御信号ＬＯＡＤは、ラッチ回路群の数に対応して複数生成される。また、クロック信号ＤＣＬＫ３を生成するために、クロック信号ＤＣＬＫ２がラッチ回路群の数に応じて分周される。例えば、４つのラッチ回路群がある場合は、クロック信号ＤＣＬＫ２が４分周される（周波数が１／４にされる）。
【００７９】
〔実施例２〕
実施例１のＰ／Ｓ変換回路３１は、例えば、撮像装置に使用される。図１０はＰ／Ｓ変換回路３１を備えた撮像装置の構成を示すブロック図である。撮像装置は、画素アレイ１０１と、列ごとに配置されたアナログデジタル変換回路（以下、列ＡＤＣ回路）１０２、列メモリ１０３、読み出し回路（以下、ＨＳＣＡＮ回路）１０４、演算部２０、信号処理回路２１および出力回路１０５を備える。画素アレイ１０１には、複数の画素１００が行列状に配置される。なお、ＰＬＬ回路２２や画素を行ごとに駆動する垂直走査回路は省略している。
【００８０】
図１０に示した撮像装置の動作について簡単に説明する。列ＡＤＣ回路１０２が、画素から出力されたアナログ信号をデジタルデータに変換する。得られたデジタルデータは、列メモリ１０３に格納される。ＨＳＣＡＮ回路１０４は、列メモリ１０３を順に指定し、指定された列メモリ１０３に格納されたデジタルデータを演算部２０に出力する。演算部２０にて演算処理がなされたデジタルデータは、パラレルデータＰＤＡＴＡとして、Ｐ／Ｓ変換回路３１を含む信号処理回路２１に入力される。信号処理回路２１は、パラレルデータＰＤＡＴＡをシリアルデータＳＤＡＴＡへ変換する。シリアルデータＳＤＡＴＡは、出力回路１０５によりＬＶＤＳ等の差動信号に変換され、そして、撮像装置の外部に出力される。
【００８１】
撮像装置に実施例１のＰ／Ｓ変換回路３１を用いることで、デジタル化された撮像信号を正確に外部に出力することができる。
【００８２】
〔実施例３〕
撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、スマートフォン、車載カメラ、観測衛星などがあげられる。図１１に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【００８３】
図１１において、１００１はレンズの保護のためのバリアである。１００２は被写体の光学像を撮像装置１００４に結像させるレンズである。１００３はレンズ１００２を通った光量を可変するための絞りである。撮像装置１００４には、上述の実施例１または実施例２のいずれかで説明した撮像装置が用いられる。
【００８４】
１００７は撮像装置１００４より出力された画素信号に対して、補正やデータ圧縮などの処理を行い、画像信号を取得する信号処理部である。そして、図１１において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部である。１０１１は記録媒体に記録または読み出しを行うためのインターフェース部である。１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１０１３は外部コンピュータ等と通信する為のインターフェース部である。
【００８５】
なお、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された画素信号を処理する信号処理部１００７とを有すればよい。その場合、他の構成はシステムの外部に配される。
【００８６】
以上に説明した通り、撮像システムの実施例において、撮像装置１００４には、実施例２の撮像装置が用いられる。このような構成によれば、デジタル化された撮像信号を正確に外部に出力することができる。
【００８７】
〔実施例４〕
移動体の実施例について説明する。本実施例の移動体は、車載カメラを備えた自動車である。図１２（ａ）は、自動車２１００の外観と主な内部構造を模式的に示している。自動車２１００は、撮像装置２１０２、撮像システム用集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）２１０３、警報装置２１１２、主制御部２１１３を備える。
【００８８】
撮像装置２１０２には、上述の各実施例で説明した撮像装置が用いられる。警報装置２１１２は、撮像システム、車両センサ、制御ユニットなどから異常を示す信号を受けたときに、運転手へ向けて警告を行う。主制御部２１１３は、撮像システム、車両センサ、制御ユニットなどの動作を統括的に制御する。なお、自動車２１００が主制御部２１１３を備えていなくてもよい。この場合、撮像システム、車両センサ、制御ユニットが個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）。
【００８９】
図１２（ｂ）は、自動車２１００のシステム構成を示すブロック図である。自動車２１００は、第１の撮像装置２１０２と第２の撮像装置２１０２を含む。つまり、本実施例の車載カメラはステレオカメラである。撮像装置２１０２には、光学部２１１４により被写体像が結像される。撮像装置２１０２から出力された画素信号は、画像前処理部２１１５によって処理され、そして、撮像システム用集積回路２１０３に伝達される。画像前処理部２１１５は、Ｓ−Ｎ演算や、同期信号付加などの処理を行う。
【００９０】
撮像システム用集積回路２１０３は、画像処理部２１０４、メモリ２１０５、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８、異常検出部２１０９、および、外部インターフェース（Ｉ／Ｆ）部２１１６を備える。画像処理部２１０４は、画素信号を処理して画像信号を生成する。また、画像処理部２１０４は、画像信号の補正や異常画素の補完を行う。メモリ２１０５は、画像信号を一時的に保持する。また、メモリ２１０５は、既知の撮像装置２１０２の異常画素の位置を記憶していてもよい。光学測距部２１０６は、画像信号を用いて被写体の合焦または測距を行う。視差演算部２１０７は、視差画像の被写体照合（ステレオマッチング）を行う。物体認知部２１０８は、画像信号を解析して、自動車、人物、標識、道路などの被写体の認知を行う。異常検出部２１０９は、撮像装置２１０２の故障、あるいは、誤動作を検知する。異常検出部２１０９は、故障や誤動作を検知した場合には、主制御部２１１３へ異常を検知したことを示す信号を送る。外部Ｉ／Ｆ部２１１６は、撮像システム用集積回路２１０３の各部と、主制御部２１１３あるいは種々の制御ユニット等との間での情報の授受を仲介する。
【００９１】
自動車２１００は、車両情報取得部２１１０および運転支援部２１１１を含む。車両情報取得部２１１０は、速度・加速度センサ、角速度センサ、舵角センサ、測距レーダ、圧力センサなどの車両センサを含む。
【００９２】
運転支援部２１１１は、衝突判定部を含む。衝突判定部は、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８からの情報に基づいて、物体との衝突可能性があるか否かを判定する。光学測距部２１０６や視差演算部２１０７は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。
【００９３】
運転支援部２１１１が他の物体と衝突しないように自動車２１００を制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。
【００９４】
自動車２１００は、さらに、エアバッグ、アクセル、ブレーキ、ステアリング、トランスミッション等の走行に用いられる駆動部を具備する。また、自動車２１００は、それらの制御ユニットを含む。制御ユニットは、主制御部２１１３の制御信号に基づいて、対応する駆動部を制御する。
【００９５】
本実施例に用いられた撮像システムは、自動車に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【００９６】
以上に説明した通り、自動車の実施例において、撮像装置２１０２には、上述の実施例２の撮像装置が用いられる。このような構成によれば、デジタル化された撮像信号を正確に外部に出力することができる。
【符号の説明】
【００９７】
２０  演算部
２１  信号処理回路
２２  ＰＬＬ回路
３１  パラレルシリアル変換回路
ＬＴＣ１  第１のラッチ回路群
ＬＴＣ２  第２のラッチ回路群
ＭＵＸ  マルチプレクサ
ＳＲ  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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