(57)【要約】【課題】新規なデータの配置方法の提供。【解決手段】複数のサブアレイを有する積和演算回路に書き込まれるデータを取得する第１のステップと、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数を算出する第２のステップと、複数のサブアレイに格納されるデータの列を変更する第３のステップと、第３のステップの後、第２のステップの動作を行う第４のステップと、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数が最も多い配置を選択する第５のステップと、を有するデータの配置方法。【選択図】図１
2019046358.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブアレイを有する積和演算回路に書き込まれるデータを取得する第１のステップと、
メモリセルに格納されるデータが全て“０”となる前記サブアレイの行の数を算出する第２のステップと、
複数の前記サブアレイに格納される前記データの列を変更する第３のステップと、
前記第３のステップの後、前記第２のステップの動作を行う第４のステップと、
前記メモリセルに格納されるデータが全て“０”となる前記サブアレイの行の数が最も多い配置を選択する第５のステップと、を有するデータの配置方法。
【請求項２】
複数のサブアレイを有する積和演算回路に書き込まれるデータを取得する第１のステップと、
メモリセルに格納されるデータが全て“０”となる前記サブアレイの行の数を算出する第２のステップと、
複数の前記サブアレイに格納される前記データの列を変更する第３のステップと、
前記第３のステップの後、前記第２のステップの動作を行う第４のステップと、
前記メモリセルに格納されるデータが全て“０”となる前記サブアレイの行の数が最も多い配置を選択する第５のステップと、をプロセッサに実行させるプログラム。
【請求項３】
請求項２に記載のプログラムが記憶された非一時的コンピュータ可読記憶媒体。
【請求項４】
プロセッサと、メモリと、積和演算回路と、を有し、
前記積和演算回路は、複数のサブアレイを有し、
前記サブアレイは、複数のメモリセルを有し、
前記プロセッサは、
前記メモリから、前記積和演算回路に書き込まれるデータを取得する機能と、
前記メモリセルに格納されるデータが全て“０”となる前記サブアレイの行の数を算出する機能と、
複数の前記サブアレイに格納される前記データの列を変更する機能と、
前記メモリセルに格納されるデータが全て“０”となる前記サブアレイの行の数が最も多い配置を選択する機能と、
前記選択された配置に従って、前記データを前記積和演算回路に書き込む機能と、
を有し、
前記積和演算回路は、前記データを用いて積和演算を行う機能を有する演算システム。
【請求項５】
請求項４において、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記メモリセルは、前記第１のトランジスタのソース又はドレインの一方、前記第２のトランジスタのゲート、及び前記容量素子の一方の電極と電気的に接続されたノードを有し、
前記データは、前記ノードに格納される演算システム。
【請求項６】
請求項４又は５において、
前記積和演算回路は、人工知能の演算を行う機能を有する演算システム。
【請求項７】
請求項４乃至６のいずれか一項に記載の演算システムが内蔵された電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、データの配置方法、プログラム、記憶媒体、演算システム及び電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【０００３】
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
【背景技術】
【０００４】
近年、ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）及び人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ  Ｉｎｔｅｌｌｉｇｅｎｃｅ）などの技術が発展しており、人工知能の一つとして人工ニューラルネットワークが注目されている。人工ニューラルネットワークにより、従来のノイマン型コンピュータよりも高性能なコンピュータの実現が期待される。
【０００５】
人工ニューラルネットワークの演算には、グラフィックスプロセッシングユニット（ＧＰＵ）などが用いられている。また、特許文献１では、チャネル形成領域に酸化物半導体を有するトランジスタを用いた記憶装置によって、人工ニューラルネットワークの演算に必要な重みデータを保持する発明が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２０１６／０３４３４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、新規な半導体装置、半導体装置の駆動方法、データの配置方法、プログラム又は演算システムの提供を課題とする。又は、本発明の一態様は、低消費電力化を可能とする半導体装置、半導体装置の駆動方法、データの配置方法、プログラム又は演算システムの提供を課題とする。
【０００８】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様に係るデータの配置方法は、複数のサブアレイを有する積和演算回路に書き込まれるデータを取得する第１のステップと、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数を算出する第２のステップと、複数のサブアレイに格納されるデータの列を変更する第３のステップと、第３のステップの後、第２のステップの動作を行う第４のステップと、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数が最も多い配置を選択する第５のステップと、を有するデータの配置方法である。
【００１０】
また、本発明の一態様に係るプログラムは、複数のサブアレイを有する積和演算回路に書き込まれるデータを取得する第１のステップと、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数を算出する第２のステップと、複数のサブアレイに格納されるデータの列を変更する第３のステップと、第３のステップの後、第２のステップの動作を行う第４のステップと、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数が最も多い配置を選択する第５のステップと、をプロセッサに実行させるプログラムである。
【００１１】
また、本発明の一態様に係る記憶媒体は、上記プログラムが記憶された非一時的コンピュータ可読記憶媒体である。
【００１２】
また、本発明の一態様に係る演算システムは、プロセッサと、メモリと、積和演算回路と、を有し、積和演算回路は、複数のサブアレイを有し、サブアレイは、複数のメモリセルを有し、プロセッサは、メモリから、積和演算回路に書き込まれるデータを取得する機能と、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数を算出する機能と、複数のサブアレイに格納されるデータの列を変更する機能と、メモリセルに格納されるデータが全て“０”となるサブアレイの行の数が最も多い配置を選択する機能と、選択された配置に従って、データを積和演算回路に書き込む機能と、を有し、積和演算回路は、データを用いて積和演算を行う機能を有する演算システムである。
【００１３】
また、本発明の一態様に係る演算システムにおいて、メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、メモリセルは、第１のトランジスタのソース又はドレインの一方、第２のトランジスタのゲート、及び容量素子の一方の電極と電気的に接続されたノードを有し、データは、ノードに格納されてもよい。
【００１４】
また、本発明の一態様に係る演算システムにおいて、積和演算回路は、人工知能の演算を行う機能を有していてもよい。
【００１５】
また、本発明の一態様に係る電子機器は、上記の演算システムが内蔵された電子機器。
【発明の効果】
【００１６】
本発明の一態様により、新規な半導体装置、半導体装置の駆動方法、データの配置方法、プログラム又は演算システムを提供することができる。又は、本発明の一態様により、低消費電力化を可能とする半導体装置、半導体装置の駆動方法、データの配置方法、プログラム又は演算システムを提供することができる。
【００１７】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１８】
【図１】演算システムの構成例を示す図。
【図２】ニューラルネットワークの構成例を示す図。
【図３】積和演算回路の構成例を示す図。
【図４】サブアレイ及びオフセット回路の構成例を示す図。
【図５】セルアレイの構成例を示す図。
【図６】電流源回路の構成例を示す図。
【図７】電流源回路の構成例を示す図。
【図８】タイミングチャート。
【図９】メモリセルの動作例を示す図。
【図１０】データ配置の例を示す図。
【図１１】データ配置の例を示す図。
【図１２】データ配置の例を示す図。
【図１３】データ配置の例を示す図。
【図１４】フローチャート。
【図１５】ＩＣチップの構成例を示す図。
【図１６】トランジスタの構成例を示す図。
【図１７】トランジスタの構成例を示す図。
【図１８】電子機器及びシステムの構成例を示す図。
【図１９】電子機器の構成例を示す図。
【図２０】並列計算機、計算機、及びＰＣカードの構成例を示す図。
【図２１】システムの構成例を示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
【００２１】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
【００２２】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２３】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２４】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２５】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２６】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００２７】
また、本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。
【００２８】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００２９】
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。
【００３０】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３１】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【００３２】
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【００３３】
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３４】
（実施の形態１）
本実施の形態では、本発明の一態様に係る演算システムの構成例について説明する。
【００３５】
＜演算システムの構成例＞
図１に、本発明の一態様に係る演算システム１０の構成例を示す。演算システム１０は、プロセッサ１１、メモリ１２、及び積和演算回路１３を有する。
【００３６】
プロセッサ１１は、各種演算やプログラムの実行など、汎用の処理を行う機能を有する。また、プロセッサ１１は、メモリ１２に記憶されたプログラムを読み出して実行することにより、各種のデータ処理及び制御を行うことができる。
【００３７】
プロセッサ１１は、例えば、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）によって構成することができる。また、プロセッサ１１は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のマイクロプロセッサを用いて構成することもできる。マイクロプロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＦＰＡＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ａｎａｌｏｇ  Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）によって構成されていてもよい。
【００３８】
メモリ１２は、プロセッサ１１の処理に用いられるデータやプログラムなどを記憶する機能を有する。メモリ１２に記憶されたプログラムは、プロセッサ１１によって実行される。また、メモリ１２には、積和演算回路１３による演算に用いられるデータが記憶される。
【００３９】
メモリ１２には、非一時的コンピュータ可読記憶媒体を用いることができる。例えば、メモリ１２には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などを用いることができる。また、メモリ１２として、ＯＳトランジスタを用いたメモリを用いてもよい。
【００４０】
積和演算回路１３は、積和演算の並列演算を行う機能を有する。例えば、積和演算回路１３は、グラフィック処理における行列計算の並列処理や、人工知能の演算を行う機能を有する。
【００４１】
人工知能とは、人間の知能を模した計算機の総称である。本明細書等において、人工知能には人工ニューラルネットワーク（ＡＮＮ：Ａｒｔｉｆｉｃｉａｌ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ）が含まれる。人工ニューラルネットワークは、ニューロンとシナプスで構成される神経網を模した回路である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。
【００４２】
プロセッサ１１、メモリ１２、及び積和演算回路１３は、バスを介して接続されている。これらの回路間のデータの送受信は、バスを介して行うことができる。
【００４３】
なお、プロセッサ１１、メモリ１２、及び積和演算回路１３は、半導体装置によって構成することができる。そのため、プロセッサ１１、メモリ１２、及び積和演算回路１３を半導体装置と呼ぶこともできる。また、演算システム１０を半導体装置と呼ぶこともできる。また、演算システム１０は、プロセッサ１１、メモリ１２、及び積和演算回路１３を備えたコンピュータとみなすことができる。
【００４４】
図１に示すように、積和演算回路１３は、複数のサブアレイＳＡを有する。サブアレイＳＡは、複数のメモリセルＭＣ及び複数のメモリセルＭＣ＿Ｒによって構成されるセルアレイＣＡと、周辺回路ＰＣを有する。サブアレイＳＡはそれぞれ、データｘとデータｗの積を足し合わせる演算、すなわち積和演算を行う機能を有する。
【００４５】
メモリセルＭＣはマトリクス状に配置されており、それぞれデータｗを格納する機能を有する。そして、データｗが格納されたメモリセルＭＣにデータｘが入力されると、メモリセルＭＣにはｘ×ｗに応じた電流が流れる。すなわち、メモリセルＭＣは、データｗを格納する記憶回路としての機能と、ｘ×ｗの演算を行う乗算回路としての機能を有する。そして、同一の列に属するメモリセルＭＣに流れる電流が足し合わされることにより、積和演算が行われる。
【００４６】
メモリセルＭＣ＿Ｒは、積和演算における参照電流の生成に用いられる、参照メモリセルとしての機能を有する。周辺回路ＰＣは、積和演算に用いられる電流を生成する機能を有する回路などによって構成される。セルアレイＣＡ及び周辺回路ＰＣの構成例及び動作例の詳細については、後述する。
【００４７】
積和演算回路１３による演算が行われる際には、まず、プロセッサ１１から積和演算回路１３にデータｗが入力され、メモリセルＭＣに格納される。その後、メモリセルＭＣにデータｘが入力される。そして、各サブアレイＳＡで積和演算が行われ、演算の結果（Σｘｗ）がプロセッサ１１、又はメモリ１２に出力される。
【００４８】
積和演算回路１３は、人工知能、例えばニューラルネットワークの演算（学習、推論など）に用いることができる。図２に、ニューラルネットワークの構成例を示す。
【００４９】
図２（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【００５０】
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【００５１】
図２（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と、ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）と、の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【００５２】
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、上記の積和演算回路１３を用いることができる。積和演算回路１３としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路１３にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、又は、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。
【００５３】
＜積和演算回路の構成例＞
積和演算回路１３は、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）によって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路１３のメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路１３の構成例について説明する。
【００５４】
図３に、積和演算回路１３の構成例を示す。ここでは一例として、積和演算回路１３が有する２行×２列のサブアレイＳＡ（ＳＡ［１，１］乃至［２，２］）について説明する。サブアレイＳＡ［１，１］乃至［２，２］はそれぞれ、２行２列のメモリセルＭＣと、２行のメモリセルＭＣ＿Ｒを有する。なお、上記の構成は一例であり、サブアレイＳＡの数及びメモリセルＭＣの数は自由に設定することができる。
【００５５】
また、積和演算回路１３は、駆動回路ＷＷＤ、駆動回路ＷＤＤ、及び駆動回路ＲＷＤを有する。駆動回路ＷＷＤ、駆動回路ＷＤＤ、及び駆動回路ＲＷＤは、サブアレイＳＡ［１，１］乃至［２，２］が有するメモリセルＭＣ及びメモリセルＭＣ＿Ｒと接続されている。
【００５６】
駆動回路ＷＷＤは、データを書き込むメモリセルＭＣ及びメモリセルＭＣ＿Ｒを選択するための信号（以下、選択信号ともいう）を供給する機能を有する。駆動回路ＷＤＤは、メモリセルＭＣ及びメモリセルＭＣ＿Ｒに書き込むデータに対応する信号（以下、書き込み信号ともいう）を供給する機能を有する。
【００５７】
選択信号が供給されたメモリセルＭＣに書き込み信号を供給することにより、メモリセルＭＣにデータを書き込むことができる。メモリセルＭＣに書き込まれたデータは、積和演算に用いられるデータｗに相当する。
【００５８】
図３に示すように、サブアレイＳＡ［１，１］とサブアレイＳＡ［１，２］は共通の配線を介して駆動回路ＷＷＤと接続され、サブアレイＳＡ［２，１］とサブアレイＳＡ［２，２］は共通の配線を介して駆動回路ＷＷＤと接続されている。また、サブアレイＳＡ［１，１］とサブアレイＳＡ［２，１］は共通の配線を介して駆動回路ＷＤＤと接続され、サブアレイＳＡ［１，２］とサブアレイＳＡ［２，２］は共通の配線を介して駆動回路ＷＤＤと接続されている。そのため、駆動回路ＷＷＤ及び駆動回路ＷＤＤは、サブアレイＳＡ［１，１］乃至［２，２］に含まれるメモリセルＭＣ及びメモリセルＭＣ＿Ｒを、４行×６列のメモリセルのアレイとみなし、データの書き込みを一括で行うことができる。
【００５９】
駆動回路ＲＷＤは、積和演算に用いられるデータｘに対応する信号（以下、データ信号ともいう）を供給する機能を有する。データｗが格納されたメモリセルＭＣにデータ信号が入力されることにより、データｘとデータｗの積和演算が行われる。
【００６０】
なお、図３に示すように、サブアレイＳＡ［１，１］とサブアレイＳＡ［１，２］が共通の配線を介して駆動回路ＲＷＤと接続され、サブアレイＳＡ［２，１］とサブアレイＳＡ［２，２］が共通の配線を介して駆動回路ＲＷＤと接続された構成を用いることができる。これにより、共通のデータｘを用いた積和演算を多数同時に行うことができる。
【００６１】
前述の通り、メモリセルＭＣには、ｘ×ｗに応じた電流が流れる。そして、同一の列に属するメモリセルＭＣは、共通の配線ＢＬと接続されている。そのため、配線ＢＬには、同じ列に属するメモリセルＭＣによる乗算結果を足し合わせた値に対応する電流が流れる。すなわち、配線ＢＬに流れる電流の値を検出することにより、データｘとデータｗの積和演算の結果を得ることができる。
【００６２】
なお、サブアレイＳＡ［１，１］とサブアレイＳＡ［２，１］は共通の配線ＢＬと接続され、サブアレイＳＡ［１，２］とサブアレイＳＡ［２，２］は共通の配線ＢＬと接続されている。そのため、配線ＢＬには、サブアレイＳＡ［１，１］とサブアレイＳＡ［２，１］による積和演算の結果を足し合わせた値に対応する電流、又は、サブアレイＳＡ［１，２］とサブアレイＳＡ［２，２］による積和演算の結果を足し合わせた値に対応する電流が出力される。具体的には、図３に示す積和演算回路１３においては、１本の配線ＢＬに４つのメモリセルＭＣが接続されており、４つのメモリセルＭＣによる乗算の結果が足し合わされる。
【００６３】
積和演算回路１３によってニューラルネットワークの積和演算を行う際は、データｗとして重みが、データｘとして前層のニューロンの出力データが入力され、中間層ＨＬ又は出力層ＯＬの演算が行われる。このとき、メモリセルＭＣの列数は、中間層ＨＬ又は出力層ＯＬに含まれるニューロンの数に対応し、メモリセルＭＣの行数は、前層のニューロンの数に相当する。例えば、合計で４行４列のメモリセルＭＣを有する図３の積和演算回路１３は、ニューロンの数が４、各ニューロンに入力されるデータの数（前層のニューロンの数）が４である中間層ＨＬ又は出力層ＯＬの演算を行うことができる。より一般的には、ａ行ｂ列のメモリセルを有する積和演算回路は、ニューロンの数がｂ、前層のニューロンの数がａである中間層ＨＬ又は出力層ＯＬの演算を行うことができる。
【００６４】
また、積和演算回路１３を複数のサブアレイＳＡに分割し、サブアレイＳＡごとに周辺回路ＰＣを設けることにより、一つの周辺回路ＰＣのサイズ（具体的には、周辺回路ＰＣに含まれるトランジスタのサイズなど）を小さくすることができる。そのため、一つの周辺回路ＰＣにおける消費電力を低減し、局所的な発熱を抑制することができる。
【００６５】
［サブアレイ・オフセット回路の構成例］
図４に、積和演算を行う機能を有するサブアレイＳＡの具体的な構成例を示す。サブアレイＳＡは、セルアレイＣＡ及び電流源回路ＣＳＣを有する。なお、電流源回路ＣＳＣは、図１における周辺回路ＰＣに含まれる回路に相当する。また、図４には、サブアレイＳＡと配線ＢＬを介して接続されたオフセット回路ＯＦＳＴの構成例も示している。オフセット回路ＯＦＳＴは、配線ＢＬに出力された電流を電圧に変換する機能を有する回路である。
【００６６】
電流源回路ＣＳＣは、行方向にｎ個の列出力回路ＯＵＴと、参照列出力回路ＣＲＥＦを有する。セルアレイＣＡは列方向にｍ個及び行方向にｎ個のマトリクス状に配置されたｍ×ｎ個のメモリセルＭＣと、列方向にｍ個のメモリセルＭＣ＿Ｒを有する。なお、メモリセルＭＣ＿Ｒは、参照用のメモリセルとして機能する。
【００６７】
オフセット回路ＯＦＳＴは、行方向にｎ個の列入力回路ＯＭを有する。ここで、ｎは１よりも大きい整数であり、ｍは１よりも大きい整数である。またｉは１以上ｍ−１以下の整数であり、ｊは１以上ｎ−１以下の整数である。たとえばｉ行目ｊ列目に配置されているメモリセルは、ＭＣ［ｉ，ｊ］と記載することとする。
【００６８】
列出力回路ＯＵＴの一部は、定電流回路ＣＣａとして機能することができ、参照列出力回路ＣＲＥＦの一部は、定電流回路ＣＣｂとして機能することができる。また各列出力回路ＯＵＴの他の一部と参照列出力回路ＣＲＥＦの他の一部はカレントミラーとして機能することができる。
【００６９】
列出力回路ＯＵＴの定電流回路ＣＣａと接続される配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］は、それぞれ［ｊ］列のメモリセルＭＣ及び［ｊ＋１］列のメモリセルＭＣと接続される。また、参照列出力回路ＣＲＥＦの定電流回路ＣＣｂと接続される配線ＢＲＥＦは、メモリセルＭＣ＿Ｒと接続される。
【００７０】
オフセット回路ＯＦＳＴが有する列入力回路ＯＭ［ｊ］及び列入力回路ＯＭ［ｊ＋１］はそれぞれ、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃ１、抵抗素子Ｒ１、保持ノードＯ［ｊ］又は保持ノードＯ［ｊ＋１］を有する。
【００７１】
またオフセット回路ＯＦＳＴは、配線ＯＲＰ、配線ＯＲ、配線ＯＢ、配線ＯＲＥＦ、出力端子となる配線ＶＯと接続されている。また列入力回路ＯＭ［ｊ］及び列入力回路ＯＭ［ｊ＋１］は、それぞれ配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］を介して、列［ｊ］のメモリセルＭＣ及び列［ｊ＋１］のメモリセルＭＣと接続される。
【００７２】
列入力回路ＯＭ［ｊ］では、トランジスタＴｒ１の第１端子はＯＰＲ［ｊ］と接続され、トランジスタＴｒ１のゲートは配線ＯＲと接続され、トランジスタＴｒ１の第２端子はトランジスタＴｒ２のゲート及び容量素子Ｃ１の第１端子と接続される。またトランジスタＴｒ２の第１端子にはＶＤＤ（高電源電位、電源の第１電位等といってもよい）が与えられ、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３の第１端子及び出力端子となる配線ＶＯと接続される。またトランジスタＴｒ３のゲートは配線ＯＢと接続され、トランジスタＴｒ３の第２端子にはＶＳＳ（低電源電位、電源の第２電位等といってもよい）が与えられる。容量素子Ｃ１の第２端子は配線ＢＬ［ｊ］及び抵抗素子Ｒ１の第１端子と接続される。抵抗素子Ｒ１の第２端子は、配線ＯＲＥＦと接続される。
【００７３】
また、図４に示すように、トランジスタＴｒ１の第１端子、トランジスタＴｒ２のゲート及び容量素子Ｃ１の第１端子と電気的に接続されているノードを、保持ノードＯ［ｊ］という場合がある。
【００７４】
同様に、列入力回路ＯＭ［ｊ＋１］では、トランジスタＴｒ１の第１端子はＯＰＲ［ｊ＋１］と接続され、トランジスタＴｒ１のゲートは配線ＯＲと接続され、トランジスタＴｒ１の第２端子はトランジスタＴｒ２のゲート及び容量素子Ｃ１の第１端子と接続される。またトランジスタＴｒ２の第１端子にはＶＤＤ（高電源電位、電源の第１電位等といってもよい）が与えられ、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３の第１端子及び出力端子となる配線ＶＯと接続される。またトランジスタＴｒ３のゲートは配線ＯＢと接続され、トランジスタＴｒ３の第２端子にはＶＳＳ（低電源電位、電源の第２電位等といってもよい）が与えられる。容量素子Ｃ１の第２端子は配線ＢＬ［ｊ＋１］及び抵抗素子Ｒ１の第１端子と接続される。抵抗素子Ｒ１の第２端子は、配線ＯＲＥＦと接続される。
【００７５】
また、トランジスタＴｒ１の第１端子、トランジスタＴｒ２のゲート及び容量素子Ｃ１の第１端子と接続されているノードを、保持ノードＯ［ｊ＋１］という場合がある。
【００７６】
配線ＯＲから制御信号を供給することができる。また配線ＯＰＲ［ｊ］及び配線ＯＰＲ［ｊ＋１］からそれぞれ、保持ノードＯ［ｊ］及び保持ノードＯ［ｊ＋１］のプリセット電位を供給することができる。また配線ＯＢからトランジスタＴｒ３を定電流源として動作させるためのバイアス電位を供給することができる。また配線ＯＲＥＦから抵抗素子Ｒ１で電流電圧変換を行うためのリファレンス電位を供給することができる。また配線ＶＯ［ｊ］及び配線ＶＯ［ｊ＋１］からそれぞれ、列［ｊ］、列［ｊ＋１］の積和演算の結果を表す電位を出力することができる。
【００７７】
［セルアレイの構成例］
図５に示すセルアレイＣＡは、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ＋１］を有する。またセルアレイＣＡはメモリセルＭＣ＿Ｒ［ｉ］、メモリセルＭＣ＿Ｒ［ｉ＋１］を有する。
【００７８】
メモリセルＭＣはそれぞれ、配線ＶＲ、配線ＷＤ、配線ＲＷ、配線ＷＷ、及び配線ＢＬと接続されている。メモリセルＭＣ＿Ｒはそれぞれ、配線ＶＲ、配線ＷＤＲＥＦ、配線ＲＷ、配線ＷＷ、及び配線ＢＲＥＦと接続されている。また、メモリセルＭＣ及びメモリセルＭＣ＿Ｒはそれぞれ、トランジスタＴｒ１１、トランジスタＴｒ１２、及び容量素子Ｃ１１を有する。
【００７９】
メモリセルＭＣ［ｉ，ｊ］では、トランジスタＴｒ１１の第１端子は、配線ＷＤ［ｊ］と接続され、トランジスタＴｒ１１のゲートは配線ＷＷと接続され、トランジスタＴｒ１１の第２端子は容量素子Ｃ１１の第１端子及びトランジスタＴｒ１２のゲートと接続される。トランジスタＴｒ１２の第１端子は配線ＶＲと接続され、トランジスタＴｒ１２の第２端子は配線ＢＬ［ｊ］と接続される。容量素子Ｃ１１の第２端子は配線ＲＷ［ｉ］と接続される。
【００８０】
また、図５に示すように、トランジスタＴｒ１１の第２端子、容量素子Ｃ１１の第１端子及びトランジスタＴｒ１２のゲートと接続されているノードを、電荷保持ノードＮ［ｉ，ｊ］という場合がある。
【００８１】
配線ＶＲには、所定の電位（ここでは低電位とする）が供給される。配線ＷＷには、図３に示す駆動回路ＷＷＤから選択信号が供給される。配線ＲＷには、図３に示す駆動回路ＲＷＤからデータ信号が供給される。配線ＷＤには、図３に示す駆動回路ＷＤＤから書き込み信号が供給される。
【００８２】
配線ＢＬには、各列のメモリセルＭＣに格納されたデータに対応する電流が流れる。配線ＢＲＥＦには、各列のメモリセルＭＣ＿Ｒに格納されたデータに対応する電流が流れる。
【００８３】
また、電荷保持ノードＮ［ｉ，ｊ］、電荷保持ノードＮ［ｉ，ｊ＋１］、電荷保持ノードＮ［ｉ＋１，ｊ］、電荷保持ノードＮ［ｉ＋１，ｊ＋１］、電荷保持ノードＮＲＥＦ［ｉ］、電荷保持ノードＮＲＥＦ［ｉ＋１］には、データに対応する電荷を蓄積することができる。
【００８４】
なお、メモリセルＭＣ［ｉ，ｊ］が有するトランジスタＴｒ１２に流れる電流（吸い込む電流）をＩ［ｉ，ｊ］ということとする。同様に、メモリセルＭＣ［ｉ，ｊ＋１］が有するトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ＋１］、メモリセルＭＣ［ｉ＋１，ｊ］が有するトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ＋１］が有するトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ＋１］とする。またメモリセルＭＣ＿Ｒ［ｉ］が有するトランジスタＴｒ１２に流れる電流をＩＲＥＦ［ｉ］、メモリセルＭＣ＿Ｒ［ｉ＋１］が有するトランジスタＴｒ１２に流れる電流をＩＲＥＦ［ｉ＋１］とする。
【００８５】
他のメモリセルにおける電気的な接続、機能等は、図５及びメモリセルＭＣ［ｉ，ｊ］の記載を参酌することができる。
【００８６】
［電流源回路の構成例］
次に、図６を用いて、サブアレイＳＡが有する電流源回路ＣＳＣの構成の例を示す。
【００８７】
電流源回路ＣＳＣは、上述したように列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、及び参照列出力回路ＣＲＥＦを有する。また電流源回路ＣＳＣは定電流回路ＣＣａ、定電流回路ＣＣｂ及びカレントミラーを有する。
【００８８】
列出力回路ＯＵＴ［ｊ］及び列出力回路ＯＵＴ［ｊ＋１］は、それぞれトランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１及びノードＮＧ［ｊ］及びノードＮＧ［ｊ＋１］を有する。なお、トランジスタＴｒ２１は、フロントゲート及びバックゲートを有する。
【００８９】
また参照列出力回路ＣＲＥＦは、トランジスタＴｒ２４、トランジスタＴｒ２５、トランジスタＴｒ２６及び容量素子Ｃ２２を有する。なお、トランジスタＴｒ２４は、フロントゲート及びバックゲートを有する。
【００９０】
また、列出力回路ＯＵＴはそれぞれ、配線ＧＷ、配線ＦＧ、及び配線ＢＬと接続されている。
【００９１】
また参照列出力回路ＣＲＥＦは、配線ＧＷ、配線ＦＧＲＥＦ、及び配線ＢＲＥＦと接続されている。
【００９２】
列出力回路ＯＵＴ［ｊ］では、トランジスタＴｒ２１のフロントゲートはトランジスタ１３３の第１端子及び容量素子Ｃ２１の第１端子と接続される。トランジスタＴｒ２１のバックゲートはトランジスタＴｒ２１の第１端子、容量素子Ｃ２１の第２端子、トランジスタＴｒ２３の第１端子、及び配線ＢＬ［ｊ］と接続される。トランジスタＴｒ２１の第２端子にはＶＤＤが与えられる。トランジスタ１３３のゲートは配線ＧＷと接続され、トランジスタ１３３の第２端子は配線ＦＧ［ｊ］と接続される。トランジスタＴｒ２３のゲートは、列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ２３のゲート、参照列出力回路ＣＲＥＦのトランジスタＴｒ２６のゲート、配線ＢＲＥＦ、トランジスタＴｒ２６の第１端子、トランジスタＴｒ２４のバックゲート、トランジスタＴｒ２４の第２端子、容量素子Ｃ２２の第２端子と接続される。トランジスタＴｒ２３の第２端子にはＶＳＳが与えられる。
【００９３】
また図６に示すように、トランジスタＴｒ２１のフロントゲート、トランジスタ１３３の第１端子、容量素子Ｃ２１の第１端子と電気的に接続されているノードを、ノードＮＧ［ｊ］という場合がある。
【００９４】
同様に列出力回路ＯＵＴ［ｊ＋１］では、トランジスタＴｒ２１のフロントゲートはトランジスタ１３３の第１端子及び容量素子Ｃ２１の第１端子と接続される。トランジスタＴｒ２１のバックゲートはトランジスタＴｒ２１の第１端子、容量素子Ｃ２１の第２端子、トランジスタＴｒ２３の第１端子、及び配線ＢＬ［ｊ＋１］と接続される。トランジスタＴｒ２１の第２端子にはＶＤＤが与えられる。トランジスタ１３３のゲートは配線ＧＷと接続され、トランジスタ１３３の第２端子は配線ＦＧ［ｊ＋１］と接続される。トランジスタＴｒ２３の第２端子にはＶＳＳが与えられる。
【００９５】
またトランジスタＴｒ２１のフロントゲート、トランジスタ１３３の第１端子、容量素子Ｃ２１の第１端子と接続されているノードを、ノードＮＧ［ｊ＋１］という場合がある。
【００９６】
参照列出力回路ＣＲＥＦでは、トランジスタＴｒ２４のフロントゲートはトランジスタＴｒ２５の第１端子及び容量素子Ｃ２２の第１端子と接続される。トランジスタＴｒ２４のバックゲートは、上述したようにトランジスタＴｒ２４の第２端子、容量素子Ｃ２２の第２端子、トランジスタＴｒ２６のゲート、トランジスタＴｒ２６の第１端子、列出力回路ＯＵＴ［ｊ］及び列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ２３のゲート、配線ＢＲＥＦと接続される。トランジスタＴｒ２４の第２端子にはＶＤＤが与えられる。トランジスタＴｒ２５のゲートは配線ＧＷと接続され、トランジスタＴｒ２５の第２端子は配線ＦＧＲＥＦと接続される。トランジスタＴｒ２６の第２端子にはＶＳＳが与えられる。
【００９７】
また図６に示すように、トランジスタＴｒ２４のフロントゲート、トランジスタＴｒ２５の第１端子、容量素子Ｃ２２の第１端子と接続されているノードを、ＮＧＲＥＦという場合がある。
【００９８】
配線ＧＷから制御信号を供給することができる。配線ＧＷの電位をハイレベルにすると、列出力回路ＯＵＴ［ｊ］のトランジスタ１３３、列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１３３、参照列出力回路ＣＲＥＦのトランジスタＴｒ２５がオンになる。このとき配線ＦＧ［ｊ］、配線ＦＧ［ｊ＋１］、配線ＦＧＲＥＦから、それぞれ列出力回路ＯＵＴ［ｊ］のトランジスタＴｒ２１のフロントゲート（つまりノードＮＧ［ｊ］）、列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ２１のフロントゲート（つまりノードＮＧ［ｊ＋１］）、参照列出力回路ＣＲＥＦのトランジスタＴｒ２４のフロントゲート（つまりノードＮＧＲＥＦ）に任意の電圧を書き込むことができる。そのため、トランジスタＴｒ２１及びトランジスタＴｒ２４をノーマリーオンとすることができる。
【００９９】
なお、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］には、電流ＩＲＥＦ’［ｊ］及びＩＲＥＦ’［ｊ＋１］を流すことができる。これは、列出力回路ＯＵＴ［ｊ］及び列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ２３に流れる電流（吸い込み電流）ＩＣＭ［ｊ］及びＩＣＭ［ｊ＋１］と、トランジスタＴｒ２１に流れる電流（吐き出し電流）ＩＣ［ｊ］及びＩＣ［ｊ＋１］と、の和に相当する。
【０１００】
同様に配線ＢＲＥＦには、トランジスタＴｒ２６に流れる電流（吸い込み電流）ＩＣＭと、トランジスタＴｒ２４に流れる電流（吐き出し電流）ＩＣＲＥＦと、の和に相当する電流ＩＲＥＦを流すことができる。
【０１０１】
ここで、当該電流ＩＲＥＦは、メモリセルＭＣ＿Ｒが有するトランジスタＴｒ１２に流れる電流（吸い込み電流）ＩＲＥＦ［ｉ］、ＩＲＥＦ［ｉ＋１］の和に等しくなるように、トランジスタＴｒ２４のソース電位が決定される。また、トランジスタＴｒ２３のトランジスタサイズ（チャネル長及びチャネル幅）をトランジスタＴｒ２６のトランジスタサイズと等しくすることで、トランジスタＴｒ２３に流れる電流（吸い込み電流）をＩＣＭとすることができる。
【０１０２】
すなわち、列出力回路ＯＵＴ［ｊ］及び列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ２３及び参照列出力回路ＣＲＥＦのトランジスタＴｒ２６がカレントミラーを構成するため、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］及び配線ＦＧＲＥＦに同じ値の電流を流すことができる。
【０１０３】
これまでに示したサブアレイＳＡに用いられるトランジスタは全てｎチャネル型トランジスタである。そのため、サブアレイＳＡは、ｎチャネル型とｐチャネル型の作り分けが不要になり、製造コストを大幅に下げることができる。また、サブアレイＳＡは、ＯＳトランジスタだけで構成することができる。
【０１０４】
なお、サブアレイＳＡが有する電流源回路ＣＳＣは、図６の構成に限られない。たとえばｐチャネルトランジスタを用いて電流源回路ＣＳＣを構成してもよい。図７に、ｐチャネルトランジスタを用いた電流源回路ＣＳＣの構成例を示す。
【０１０５】
列出力回路ＯＵＴ［ｊ］及び列出力回路ＯＵＴ［ｊ＋１］は、それぞれｐチャネル型トランジスタＴｒ３１を有する。参照列出力回路ＣＲＥＦはｐチャネル型トランジスタＴｒ３２を有する。
【０１０６】
列出力回路ＯＵＴは、配線ＢＬと接続されている。参照列出力回路ＣＲＥＦは、配線ＢＲＥＦと接続されている。
【０１０７】
列出力回路ＯＵＴ［ｊ］では、トランジスタＴｒ３１のゲートは、列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ３１のゲート、参照列出力回路ＣＲＥＦのトランジスタＴｒ３２のゲート、トランジスタＴｒ３２の第１端子、配線ＢＲＥＦと接続される。トランジスタＴｒ３１の第１端子は配線ＢＬ［ｊ］と接続される。トランジスタＴｒ３１の第２端子には、ＶＤＤが与えられる。トランジスタＴｒ３１は定電流回路として機能することができる。
【０１０８】
同様に列出力回路ＯＵＴ［ｊ＋１］では、トランジスタＴｒ３１の第１端子は配線ＢＬ［ｊ＋１］と接続される。トランジスタＴｒ３１の第２端子には、ＶＤＤが与えられる。
【０１０９】
参照列出力回路ＣＲＥＦでは、トランジスタＴｒ３２のゲートは上述したようにトランジスタＴｒ３２の第１端子、配線ＢＲＥＦ、列出力回路ＯＵＴ［ｊ］及び列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ３１のゲートと接続される。トランジスタＴｒ３２の第２端子には、ＶＤＤが与えられる。トランジスタＴｒ３２は、定電流回路として機能することができる。
【０１１０】
列出力回路ＯＵＴ［ｊ］及び列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ２３及び参照列出力回路ＣＲＥＦのトランジスタＴｒ２６がカレントミラーを構成し、またそれぞれ定電流回路として機能するため、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］及び配線ＦＧＲＥＦに同じ値の電流を流すことができる。
【０１１１】
図７に示す構成を用いることにより、電流源回路ＣＳＣを少ない素子数で構成することができるため、電流源回路ＣＳＣの回路面積を縮小することができる。
【０１１２】
なお電流源回路ＣＳＣの構成は図６及び図７に限られず、定電流回路として機能できる構成であれば、その他の構成であってもよい。
【０１１３】
［動作例］
次に、セルアレイＣＡに図５の構成、電流源回路ＣＳＣに図６の構成を採用した場合の図４に示すサブアレイＳＡの動作の例を、図８のタイミングチャートを用いて説明する。
【０１１４】
図８に示す時刻Ｔ０１乃至時刻Ｔ０２は、トランジスタＴｒ２１及びトランジスタＴｒ２４を電流源として動作させるために、トランジスタＴｒ２１及びトランジスタＴｒ２４のゲートと電気的に接続されているノードＮＧ［ｊ］、ＮＧ［ｊ＋１］、ＮＧＲＥＦに電圧を印加する動作に相当する。
【０１１５】
時刻Ｔ０３乃至時刻Ｔ０６は各メモリセルに第１のデータを格納する動作に相当する。
【０１１６】
時刻Ｔ０７乃至時刻Ｔ０８はオフセット回路の列入力回路にプリセット電位を設定する動作に相当する。
【０１１７】
時刻Ｔ０９乃至時刻Ｔ１４は各行のメモリセルに格納した第１のデータと、各行のメモリセルに供給した第２のデータと、の積に対応した出力データを取得する動作に相当する。
【０１１８】
ここで、配線ＶＲは低電位、電源線ＶＤＤは高電位、電源線ＶＳＳは低電位とする。また、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ１２、トランジスタＴｒ２１、トランジスタＴｒ２３、トランジスタＴｒ２４、トランジスタＴｒ２６は、特に断りのない場合は飽和領域で動作するものとする。すなわち、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、飽和領域で動作する範囲の電圧に適切にバイアスされているものとする。なお、当該トランジスタの動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、適切にバイアスされているものとみなす。これらのトランジスタとしては、Ｓｉトランジスタ、ＯＳトランジスタなどを用いることができる。
【０１１９】
なお、その他のトランジスタ、すなわち、トランジスタＴｒ１、トランジスタＴｒ１１、トランジスタＴｒ２２、トランジスタＴｒ２５には、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタのオフ電流は極めて低いため、これらのトランジスタを理想的なスイッチとして機能させることができる。そのため容量素子Ｃ１、容量素子Ｃ１１、容量素子Ｃ２１、容量素子Ｃ２２に蓄えた電位を長時間保持することができる。
【０１２０】
なお、時刻Ｔ０３乃至Ｔ０８における電流Ｉ、電流ＩＲＥＦ、電流ＩＣＭを、それぞれ、電流Ｉ０、電流ＩＲＥＦ０、電流ＩＣＭ０と表す。また、時刻Ｔ０３乃至Ｔ０８における配線ＢＬに流れる電流を電流ＩＯＦと表す。
【０１２１】
まず時刻Ｔ０１乃至時刻Ｔ０２において、配線ＧＷの電位をハイレベル、配線ＦＧ［ｊ］の電位をＶＧ［ｊ］、配線ＦＧ［ｊ＋１］の電位をＶＧ［ｊ＋１］、配線ＦＧＲＥＦの電位をＶＧＲＥＦとすると、ノードＮＧ［ｊ］、ＮＧ［ｊ＋１］、ＮＧＲＥＦの電位がそれぞれＶＧ［ｊ］、ＶＧ［ｊ＋１］、ＶＧＲＥＦになる。ここで、ＶＧ［ｊ］、ＶＧ［ｊ＋１］、ＶＧＲＥＦはトランジスタＴｒ２１、トランジスタＴｒ２４をノーマリーオンで動作させるための電位である。
【０１２２】
時刻Ｔ０３乃至時刻Ｔ０４において、配線ＷＷ［ｉ］の電位をハイレベル、配線ＷＷ［ｉ＋１］の電位をローレベル、配線ＷＤ［ｊ］の電位をＶＰＲ−ＶＸ［ｉ，ｊ］、配線ＷＤ［ｊ＋１］の電位をＶＰＲ−ＶＸ［ｉ，ｊ＋１］、配線ＷＤＲＥＦの電位をＶＰＲ、配線ＲＷ［ｉ］の電位を基準電位、配線ＲＷ［ｉ＋１］の電位を基準電位とする。この時、電荷保持ノードＮ［ｉ，ｊ］の電位はＶＰＲ−ＶＸ［ｉ，ｊ］、電荷保持ノードＮ［ｉ，ｊ＋１］の電位はＶＰＲ−ＶＸ［ｉ，ｊ＋１］、電荷保持ノードＮＲＥＦ［ｉ］の電位はＶＰＲに設定される。ここで、ＶＸ［ｉ，ｊ］、ＶＸ［ｉ，ｊ＋１］は複数の第１のデータに各々対応する電位である。
【０１２３】
時刻Ｔ０５乃至時刻Ｔ０６において、配線ＷＷ［ｉ］の電位をローレベル、配線ＷＷ［ｉ＋１］の電位をハイレベル、配線ＷＤ［ｊ］の電位をＶＰＲ−ＶＸ［ｉ＋１，ｊ］、配線ＷＤ［ｊ＋１］の電位をＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］、配線ＷＤＲＥＦの電位をＶＰＲ、配線ＲＷ［ｉ］の電位を基準電位、配線ＲＷ［ｉ＋１］の電位を基準電位とする。この時、電荷保持ノードＮ［ｉ＋１，ｊ］の電位はＶＰＲ−ＶＸ［ｉ＋１，ｊ］、電荷保持ノードＮ［ｉ＋１，ｊ＋１］の電位はＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］、電荷保持ノードＮＲＥＦ［ｉ＋１］の電位はＶＰＲに設定される。ここで、ＶＸ［ｉ＋１，ｊ］、ＶＸ［ｉ＋１，ｊ＋１］は複数の第１のデータに各々対応する電位である。
【０１２４】
ここで、メモリセルＭＣ［ｉ，ｊ］におけるトランジスタＴｒ１２に流れる電流（吸い込む電流）Ｉ０［ｉ，ｊ］は、
Ｉ０［ｉ，ｊ］＝ｋ（ＶＰＲ−ＶＸ［ｉ，ｊ］−Ｖｔｈ）２        式（１）
となる。また、メモリセルＭＣ＿Ｒ［ｉ］におけるトランジスタＴｒ１２に流れる電流（吸い込む電流）ＩＲＥＦ０［ｉ］は、
ＩＲＥＦ０［ｉ］＝ｋ（ＶＰＲ−Ｖｔｈ）２                  式（２）
となる。ここで、ｋは係数、ＶｔｈはトランジスタＴｒ１２の閾値電圧である。
【０１２５】
参照列出力回路ＣＲＥＦにおいて、配線ＢＲＥＦにはメモリセルＭＣ＿Ｒ［ｉ］が有するトランジスタＴｒ１２に流れる電流（吸い込む電流）ＩＲＥＦ０［ｉ］の和、ΣＩＲＥＦＯ［ｉ］＝ＩＲＥＦ０が流れるが、ＩＲＥＦ０とＩＣＲＥＦ−ＩＣＭ０とが等しくなるように、つまり、
ＩＣＲＥＦ−ＩＣＭ０＝ΣＩＲＥＦ０［ｉ］                式（３）
が成り立つようにトランジスタＴｒ２６のゲート電位が設定される。ここで、トランジスタＴｒ２３とトランジスタＴｒ２６とはカレントミラーを構成するため、トランジスタＴｒ２３にも電流ＩＣＭ０が流れる。
【０１２６】
時刻Ｔ０７乃至時刻Ｔ０８において、配線ＯＲの電位をハイレベル、配線ＯＰＲ［ｊ］の電位をＶＯＰＲ［ｊ］、配線ＯＰＲ［ｊ＋１］の電位をＶＯＰＲ［ｊ＋１］、配線ＯＲＥＦの電位をＶＲＥＦとすると、各々列入力回路ＯＭ［ｊ］、列入力回路ＯＭ［ｊ＋１］の保持ノードＯ［ｊ］、保持ノードＯ［ｊ＋１］の電位がＶＯＰＲ［ｊ］、ＶＯＰＲ［ｊ＋１］になる。ＶＯＰＲ［ｊ］、ＶＯＰＲ［ｊ＋１］は各列で異なる値でも同じ値でも良いが、トランジスタＴｒ２がオンになり、かつＶＤＤを超えない値が望ましい。トランジスタＴｒ３はゲートに適切なバイアス電位が配線ＯＢから供給されることで定電流源として動作し、トランジスタＴｒ２はソースフォロワとして動作しているため、配線ＶＯ［ｊ］、配線ＶＯ［ｊ＋１］から出力電圧ＶＯＰＲ［ｊ］−Ｖｔｈｏ、出力電圧ＶＯＰＲ［ｊ＋１］−Ｖｔｈｏが出力される。なお、ＶｔｈｏはトランジスタＴｒ２の閾値である。よって、出力電流の初期値ＩＯＦ［ｊ］の値に関わらず出力電圧の初期値を一定にすることができる。
【０１２７】
トランジスタＴｒ２１に電流ＩＣ［ｊ］が流れ（吐き出し）、トランジスタＴｒ２３に電流ＩＣＭ０が流れ（吸い込み）、メモリセルＭＣ［ｉ，ｊ］が有するトランジスタＴｒ１２に電流Ｉ０［ｉ，ｊ］が流れ（吸い込み）、メモリセルＭＣ［ｉ＋１，ｊ］が有するトランジスタＴｒ１２に電流Ｉ０［ｉ＋１，ｊ］が流れ（吸い込み）るため、配線ＲＷ［ｉ］の電位が基準電位、配線ＲＷ［ｉ＋１］の電位が基準電位のとき、
ＩＣ［ｊ］−ＩＣＭ０−ΣＩ０［ｉ，ｊ］＝ＩＯＦ［ｊ］          式（４）
が成り立つ。
【０１２８】
さて、時刻Ｔ０９以降の動作説明に移る前に、配線ＲＷ［ｉ］の電位を基準電位に対してＶＷ［ｉ］だけ高い電位とする（以下、配線ＲＷ［ｉ］の電位をＶＷ［ｉ］とする、と表現する）場合を考える。ここで、ＶＷ［ｉ］は第２のデータに対応する電位である。なお、配線ＲＷ［ｉ］の電位は容量素子Ｃ１１を介してトランジスタＴｒ１２のゲート電位に重畳されるため、配線ＲＷ［ｉ］の電位変化がそのままトランジスタＴｒ１２のゲート電位の増加分とはならない。より具体的には、容量素子Ｃ１１の容量とトランジスタＴｒ１２のゲート容量と寄生容量より算出できる容量結合係数を配線ＲＷ［ｉ］の電位変化に乗じた電位変化が、トランジスタＴｒ１２のゲート電位の増加分となる。ここでは、説明を簡潔にするため、当該容量結合容量係数を乗じた電位をＶＷ［ｉ］とするが、実際に配線ＲＷ［ｉ］に供給する電位は、当該容量結合容量係数を用いることで適宜換算すればよい。
【０１２９】
このとき、メモリセルＭＣ［ｉ，ｊ］におけるトランジスタＴｒ１２に流れる電流（吸い込む電流）Ｉ［ｉ，ｊ］は、
Ｉ［ｉ，ｊ］＝ｋ（ＶＰＲ−ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ］−Ｖｔｈ）２      式（５）
となる。また、メモリセルＭＣ＿Ｒ［ｉ］におけるトランジスタＴｒ１２に流れる電流（吸い込む電流）ＩＲＥＦ［ｉ］は、
ＩＲＥＦ［ｉ］＝ｋ（ＶＰＲ＋ＶＷ［ｉ］−Ｖｔｈ）２                式（６）
となる。
【０１３０】
参照列出力回路ＣＲＥＦにおいて、配線ＢＲＥＦにはメモリセルＭＣ＿Ｒ［ｉ］が有するトランジスタＴｒ１２に流れる電流（吸い込む電流）ＩＲＥＦ［ｉ］の和、ΣＩＲＥＦ［ｉ］＝ＩＲＥＦが流れるが、ＩＲＥＦとＩＣＲＥＦ−ＩＣＭとが等しくなるように、つまり、
ＩＣＲＥＦ−ＩＣＭ＝ΣＩＲＥＦ［ｉ］                            式（７）
が成り立つように、トランジスタＴｒ２６のゲート電位が設定される。ここで、トランジスタＴｒ２３とトランジスタＴｒ２６とはカレントミラーを構成するため、トランジスタＴｒ２３にも電流ＩＣＭが流れる。
【０１３１】
ここで、トランジスタＴｒ２１に電流ＩＣ［ｊ］が流れ（吐き出し電流）、トランジスタＴｒ２３に電流ＩＣＭが流れ（吸い込み電流）、メモリセルＭＣ［ｉ，ｊ］に電流Ｉ［ｉ，ｊ］が流れ（吸い込み電流）、メモリセルＭＣ［ｉ＋１，ｊ］に電流Ｉ［ｉ＋１，ｊ］が流れる（吸い込み電流）ため、配線ＢＬ［ｊ］に流れる電流の初期値ＩＯＦ［ｊ］との差ΔＩ［ｊ］は、
ΔＩ［ｊ］
＝（ＩＣ［ｊ］−ＩＣＭ−ΣＩ［ｉ，ｊ］）−（ＩＣ［ｊ］−ＩＣＭ０−ΣＩ０［ｉ，ｊ］）
＝ΣＩＲＥＦ［ｉ］−ＩＣＲＥＦ−ΣＩ［ｉ，ｊ］＋ＩＣＲＥＦ−ΣＩＲＥＦ０［ｉ］＋ΣＩ０［ｉ，ｊ］
＝Σｋ（ＶＰＲ＋ＶＷ［ｉ］−Ｖｔｈ）２−Σｋ（ＶＰＲ−ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ］−Ｖｔｈ）２−Σｋ（ＶＰＲ−Ｖｔｈ）２＋Σｋ（ＶＰＲ−ＶＸ［ｉ，ｊ］−Ｖｔｈ）２
＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）                              式（８）
ここで、Σ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）は、第１のデータに対応する電位ＶＸ［ｉ，ｊ］と、第２のデータに対応する電位ＶＷ［ｉ］と、の積の和に相当する。つまり、第１のデータと第２のデータとの積和値を算出することができることになる。
【０１３２】
上記導出において、トランジスタＴｒ２１とトランジスタＴｒ２４に流れる電流（吐き出し電流）ＩＣ［ｊ］とＩＣＲＥＦとは、各々一定であれば異なっていても良いことがわかる。すなわち、配線ＦＧ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＦＧＲＥＦを独立な電圧に設定し、トランジスタＴｒ２１、トランジスタＴｒ２４を各々最適な一定電流を流す定電流源として機能させることができる。
【０１３３】
時刻Ｔ０９乃至時刻Ｔ１０において、配線ＲＷ［ｉ］の電位をＶＷ［ｉ］、配線ＲＷ［ｉ＋１］の電位を基準電位とすると、配線Ｂ［ｊ］には、差分電流ΔＩ［ｊ］＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）＝２ｋ・ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］が出力される。すなわち、列出力回路ＯＵＴ［ｊ］から、メモリセルＭＣ［ｉ，ｊ］に格納した第１のデータと、メモリセルＭＣ［ｉ，ｊ］に供給した第２のデータと、の積に対応したデータが出力される。
【０１３４】
時刻Ｔ１１乃至時刻Ｔ１２において、配線ＲＷ［ｉ］の電位を基準電位、配線ＲＷ［ｉ＋１］の電位をＶＷ［ｉ＋１］とすると、配線Ｂ［ｊ］には、差分電流ΔＩ［ｊ］＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）＝２ｋ・ＶＷ［ｉ＋１］・ＶＸ［ｉ＋１，ｊ］が出力される。すなわち、列出力回路ＯＵＴ［ｊ］から、メモリセルＭＣ［ｉ＋１，ｊ］に格納した第１のデータと、メモリセルＭＣ［ｉ＋１，ｊ］に供給した第２のデータと、の積に対応したデータが出力される。
【０１３５】
時刻Ｔ１３乃至時刻Ｔ１４において、配線ＲＷ［ｉ］の電位をＶＷ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶＷ［ｉ＋１］とすると、配線Ｂ［ｊ］には、差分電流ΔＩ［ｊ］＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）＝２ｋ・（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ＋１］・ＶＸ［ｉ＋１，ｊ］）が出力される。すなわち、列出力回路ＯＵＴ［ｊ］から、複数のメモリセルＭＣ［ｉ，ｊ］、ＭＣ［ｉ＋１，ｊ］に格納した第１のデータと、当該複数のメモリセルＭＣ［ｉ，ｊ］、ＭＣ［ｉ＋１，ｊ］に各々供給した第２のデータと、の積和に対応したデータが出力される。
【０１３６】
時刻Ｔ０９乃至時刻Ｔ１４において、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］の電位は、抵抗素子Ｒ１の抵抗値をＲとするとき、Ｒ・ΔＩ［ｊ］、Ｒ・ΔＩ［ｊ＋１］、すなわち式（８）より、２ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）、ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ＋１］）、だけ変化する。そのため、容量素子Ｃ１の容量結合比をＣＣとすると、出力配線ＶＯ［ｊ］、出力配線ＶＯ［ｊ＋１］の電位は、ＶＯＰＲ［ｊ］−Ｖｔｈｏ＋ＣＣ・ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）、ＶＯＰＲ［ｊ＋１］−Ｖｔｈｏ＋ＣＣ・ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ＋１］）、となり、ＶＯＰＲ［ｊ］−Ｖｔｈｏ、ＶＯＰＲ［ｊ＋１］−Ｖｔｈｏの値を“０”とした積和演算の結果を出力する。すなわち、保持ノードＯ［ｊ］、保持ノードＯ［ｊ＋１］、に一定の初期値を書き込んでおくことで、オフセットをほぼ０までキャンセルすることができる。
【０１３７】
また、ＶＯＰＲ［ｊ］、ＶＯＰＲ［ｊ＋１］の値は、トランジスタＴｒ２がソースフォロワとして動作する範囲内で調整可能であり、次段の回路の入力信号として直接用いることができる。すなわちオフセットキャンセルと電流電圧変換が同時に可能である。
【０１３８】
本実施の形態に示すサブアレイＳＡにおいて、上述したようにメモリセルＭＣの出力電流は電圧に変換され、オフセット回路ＯＦＳＴが有する容量素子Ｃ１の第１端子に印加される。容量素子Ｃ１の第２端子（つまりノードＯ）の電位はある一定の初期値を最初に書込み、その後浮遊ノードとすることで、出力電流の初期値のオフセットをキャンセルすることができる。そのため、出力電流の初期値からの差分のみを電圧に変換して出力することができる。
【０１３９】
このような構成とすると、オフセット回路のトランジスタが飽和領域においてドレイン電圧の変化によってドレイン電流が変化する場合であっても、各メモリセルに書き込まれた電位によって、オフセット回路のトランジスタのドレイン電位が変わり、出力する電流に差が生じる、といったおそれがない。
【０１４０】
そのため、入力の電位が“０”を表す値、すなわち基準電位の時は、各メモリセルに書き込まれた重み係数を表す電位にかかわらず、出力をある一定の初期値とすることができる。そのため、精度よく積和演算を行うことができる。
【０１４１】
上記で説明したサブアレイＳＡにおいて、記憶回路及び乗算回路としての機能を有するメモリセルＭＣは、図５に示すように少ない素子数で構成される。上記のメモリセルＭＣの構成を用いることにより、サブアレイＳＡの回路面積を大幅に縮小することができる。
【０１４２】
＜データの再配置＞
上記の通り、積和演算回路１３は、メモリセルＭＣ及びメモリセルＭＣ＿ＲのトランジスタＴｒ１２に流れる電流を利用して、積和演算を行うことができる。ここで、メモリセルＭＣに格納されたデータｗが“０”である場合、データｘがいかなる値であっても乗算結果は“０”になる。これを利用して、サブアレイＳＡ内に、メモリセルＭＣに格納されるデータｗが全て“０”である行が存在する場合に、メモリセルＭＣによる乗算を省略する（メモリセルＭＣに流れる電流を０とする）ことにより、消費電力を低減することができる。
【０１４３】
具体的には、まず、サブアレイＳＡにおいて、同じ行に属するメモリセルＭＣ及びメモリセルＭＣ＿Ｒに流れる電流に着目する。図５において同じ行に属するメモリセルＭＣ及びメモリセルＭＣ＿Ｒを、図９に示す。ここで、図９（Ａ）に示すように、“０”以外のデータが格納されたメモリセルＭＣが存在する場合、積和演算を行うためには、当該メモリセルＭＣ及びメモリセルＭＣ＿ＲのトランジスタＴｒ１２に電流を流す必要がある。それに応じて、他のメモリセルＭＣにも電流が流れる。
【０１４４】
一方、図９（Ｂ）に示すように、同じ行に属するメモリセルＭＣに格納されたデータが全て“０”である場合、これらのメモリセルＭＣ及びメモリセルＭＣ＿ＲのトランジスタＴｒ１２をオフ状態とし、トランジスタＴｒ１２に流れる電流を遮断することにより、メモリセルＭＣ及びメモリセルＭＣ＿Ｒが積和演算に関与しない状態にすることができる。このような動作を採用しても、乗数であるデータｗが“０”であるため、積和演算の結果には影響しない。このように、メモリセルＭＣ及びメモリセルＭＣ＿Ｒに流れる電流を遮断することにより、サブアレイＳＡの消費電力を低減することができる。
【０１４５】
トランジスタＴｒ１２に流れる電流を遮断するためには、配線ＲＷの電位（データ信号）に関わらずトランジスタＴｒ１２がオフ状態となる電位ｗｏｆｆを、ノードＮに格納すればよい。電位ｗｏｆｆは、配線ＲＷに供給される電位の範囲に応じて適宜設定することができる。具体的には、配線ＲＷに最大の電位を印加した際にも、ノードＮの電位がトランジスタＴｒ１２の閾値電圧以下になるように電位ｗｏｆｆを設定する。また、配線ＲＷに最低の電位を印加した際に、トランジスタＴｒ１１をオフ状態に保てるように、配線ＷＷには十分低い電位を印加する。
【０１４６】
しかしながら、データｗの配置は、ニューラルネットワークの構成などに応じて決定され、必ずしもメモリセルＭＣに格納されたデータｗが全て“０”となる行が得られるとは限らない。そのため、特段の工夫がなければ、メモリセルＭＣに電位Ｗｏｆｆを格納して電流を遮断する機会は限定される。
【０１４７】
ここで、本発明の一態様においては、積和演算回路１３に格納されるデータｗの列を並び替え、データｗを再配置することにより、メモリセルＭＣに格納されたデータが全て“０”であるサブアレイＳＡの行（以下、“０”行と表記する）を構成する。これにより、電流の遮断が可能なメモリセルＭＣの数を増やすことができ、消費電力の低減を効果的に行うことができる。
【０１４８】
以下、データｗの配置方法の具体例について説明する。なお、ここでは積和演算回路１３によってニューラルネットワークの演算が行われる例について説明する。
【０１４９】
［データの配置方法の例］
図１０乃至図１３に、メモリセルＭＣに格納されるデータの再配置の例を示す。図１０乃至図１３には、４行×４列のメモリセルＭＣを有するサブアレイＳＡを、４行×４列に配置した例を示している（ＳＡ［１，１］乃至［４，４］）。この場合、１６行×１６列のメモリセルＭＣによって積和演算が行われる。なお、図中で“０”と付されたメモリセルＭＣは、データｗとして“０”が格納されたメモリセルＭＣを示している。
【０１５０】
図１０乃至図１３に示す積和演算回路１３でニューラルネットワークの演算を行う場合、メモリセルＭＣの列の番号は、同一の層に属するニューロンの番号に対応する。そのため、データｗの列を入れ替えても、層内のニューロンの番号が入れ替わるだけで、ニューラルネットワークの演算結果には影響しない。
【０１５１】
まず、図１０にデータｗの初期配置を示す。このとき、全てのサブアレイＳＡにおいて“０”行が存在しない。従って、全てのメモリセルＭＣには電流が流れる。
【０１５２】
ここで、メモリセルＭＣの列を入れ替えることにより、サブアレイＳＡ内に“０”行を構成することを考える。例えば、図１０において、サブアレイＳＡ［１，１］の１行目と、サブアレイＳＡ［２，１］の２行目に、データ“０”を集める。サブアレイＳＡ［１，１］の１行目に“０”を集める場合、候補となる列は、第１、７、８、１０、１１、１５列となる。また、サブアレイＳＡ［２，１］の２行目に“０”を集める場合、候補となる列は、第１、２、８、１１、１３、１４、１５列となる。そのため、第１、８、１１、１５列を選択し、第１、２、３、４列に配置する。また、その他の列は、順次スライドする。その結果、データｗの配置は図１１のようになる。
【０１５３】
図１１に示すように、サブアレイＳＡ［１，１］の１行目に属するメモリセルＭＣと、サブアレイＳＡ［２，１］の２行目に属するメモリセルＭＣに格納されるデータｗが全て“０”となる。そのため、これらのメモリセルＭＣと、同列のメモリセルＭＣ＿Ｒをオフ状態として、電流を遮断することができる。
【０１５４】
その後、さらにメモリセルＭＣの列を入れ替えることにより、サブアレイＳＡ内に“０”行を構成することを考える。例えば、図１１において、サブアレイＳＡ［１，２］の２行目と、サブアレイＳＡ［２，２］の３行目に、データ“０”を集める。サブアレイＳＡ［１，２］の２行目に“０”を集める場合、候補となる列は、第５、６、７、１１、１４、１５、１６列となる。また、サブアレイＳＡ［２，２］の３行目に“０”を集める場合、候補となる列は、第６、７、９、１１、１４列となる。そのため、第６、７、１１、１４列を選択し、第５、６、７、８列に配置する。また、その他の列は、順次スライドする。その結果、データｗの配置は図１２のようになる。
【０１５５】
図１２に示すように、サブアレイＳＡ［１，２］の２行目に属するメモリセルＭＣと、サブアレイＳＡ［２，２］の３行目に属するメモリセルＭＣに格納されるデータｗが全て“０”となる。そのため、これらのメモリセルＭＣと、同列のメモリセルＭＣ＿Ｒをオフ状態として、電流を遮断することができる。
【０１５６】
その後、さらにメモリセルＭＣの列を入れ替えることにより、サブアレイＳＡ内に“０”行を構成することを考える。例えば、図１２において、サブアレイＳＡ［１，３］の３行目と、サブアレイＳＡ［３，３］の１行目と、サブアレイＳＡ［４，４］の４行目に、データ“０”を集める。サブアレイＳＡ［１，３］の３行目に“０”を集める場合、候補となる列は、第９、１０、１２、１３、１４列となる。また、サブアレイＳＡ［３，３］の１行目に“０”を集める場合、候補となる列は、第９、１０、１２、１３、１４列となる。また、サブアレイＳＡ［４，４］の４行目に“０”を集める場合、候補となる列は、第９、１１、１２、１５、１６列となる。そのため、第９、１０、１３、１４列を選択し、第９、１０、１１、１２列に配置する。また、第１１、１２列を選択し、第１３、１４列に配置する。また、その他の列は、順次スライドする。その結果、データｗの配置は図１３のようになる。
【０１５７】
図１３に示すように、サブアレイＳＡ［１，３］の３行目に属するメモリセルＭＣと、サブアレイＳＡ［３，３］の１行目に属するメモリセルＭＣと、サブアレイＳＡ［４，４］の４行目に属するメモリセルＭＣに格納されるデータｗが全て“０”となる。そのため、これらのメモリセルＭＣと、同列のメモリセルＭＣ＿Ｒをオフ状態として、電流を遮断することができる。
【０１５８】
以上のように、メモリセルＭＣに格納されるデータｗを列毎に入れ替えることにより、サブアレイＳＡに“０”行を構成し、積和演算回路１３の消費電力を低減することができる。
【０１５９】
また、本発明の一態様においては、図３等に示すように、メモリセルＭＣがサブアレイＳＡ単位で分割されている。これにより、サブアレイＳＡに含まれるメモリセルＭＣの列の数が減るため、“０”行が構成されやすくなる。よって、メモリセルＭＣを流れる電流の遮断が可能な条件が整いやすくなり、消費電力を効果的に低減することができる。
【０１６０】
［演算システムの動作例］
上記のデータｗの配置方法は、図１に示す演算システム１０を用いて行うことができる。データｗの再配置を行う演算システム１０の動作例を、図１４に示すフローチャートを用いて説明する。なお、図１４に示す動作は、プロセッサ１１がプログラムを実行することによって行うことができる。
【０１６１】
まず、プロセッサ１１は、複数のサブアレイを有するＳＡに積和演算回路１３にデータｗを書き込むか否かを判定する。そして、データｗを書き込む場合は、メモリ１２からデータｗが読み出され、プロセッサ１１はデータｗを取得する（ステップＳ１）。そして、プロセッサ１１は、データｗの初期配置を参照し、メモリセルＭＣに格納されるデータが全て“０”となるサブアレイＳＡの行（“０”行）の数を算出する（ステップＳ２）。
【０１６２】
“０”行の数が、あらかじめ設定された所定値以上である場合は（ステップＳ３でＹＥＳ）、データｗの初期配置がそのまま採用される（ステップＳ１０）。一方、“０”行の数が所定値未満である場合は（ステップＳ３でＮＯ）、データｗの列の変更による再配置を検証する。
【０１６３】
具体的には、複数のサブアレイＳＡに格納されるデータｗの列を変更し（ステップＳ４でＮＯ、ステップＳ５）、プロセッサ１１は変更後の配置について“０”行の数を算出する。そして、“０”行の数が所定値以上となるまで、上記の動作を繰り返す。“０”行の数が所定値以上の配置が得られた場合は（ステップＳ３でＹＥＳ）、その配置が選択される（ステップＳ１０）。
【０１６４】
一方、全ての配置を検証しても“０”行の数が所定値以上となる配置が得られなかった場合は、検証した配置のうち、“０”行の数が最も多い配列が選択される（ステップＳ４でＹＥＳ、ステップＳ１０）。
【０１６５】
上記の動作によって、データｗの配置が決定した後、当該配置に従ってデータｗを積和演算回路１３に書き込む（ステップＳ１１）。積和演算回路１３へのデータの書き込みの動作については、図８等の説明等を参酌することができる。なお、“０”行へのデータの書き込みは、図９（Ｂ）で説明した通り、メモリセルＭＣに電位Ｗｏｆｆを格納することにより行う。そして、データｗが格納されたメモリセルＭＣに対してデータｘが入力されると、データｘとデータｗの積和演算が実行される（ステップＳ１２）。
【０１６６】
なお、ステップＳ５におけるデータｗの配置の変更の方法（アルゴリズム）は、特に限定されない。例えば、乱数を用いて配置を変更するデータｗの列を順次選択することにより、全ての配置を検証する方法を用いることができる。
【０１６７】
また、ステップＳ４において、全ての配置を検証せずにデータｗの配置を決定してもよい。例えば、データｗの配置を変更した回数が所定値に達した場合に、それまでに検証した配置のうち、“０”行が最も多い配置を採用することもできる。また、上記では、“０”行の数が所定値以上となった場合にデータｗの配置を決定するステップ（ステップＳ３）を示したが、当該ステップを省略し、全ての配置（又は所定の数の配置）を検証して、“０”行の数が最も多い配列を選択することもできる。
【０１６８】
上記の処理は、プログラムによって記述することができる。そして、プロセッサ１１がメモリ１２に格納された当該プログラムを実行することによって、データの再配置を行うことができる。
【０１６９】
本実施の形態で述べた通り、本発明の一態様により、積和演算回路１３のサブアレイＳＡに、メモリセルＭＣに格納されたデータが全て“０”である行を構成することができる。これにより、積和演算回路１３に流れる電流の一部を遮断することができ、消費電力を低減することができる。
【０１７０】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１７１】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した積和演算回路を用いたＩＣチップの構成例について説明する。
【０１７２】
ＩＣチップの構成例をブロック図として図１５に示す。図１５に示すＩＣチップ４００は、レシーバ（ＲＸ）４０１、デジタル‐アナログコンバータ（ＤＡＣ）４０３、４０４、演算回路（ＭＡＣ）アレイ４０５、４０６、ゲートドライバ４０７、デジタル‐アナログコンバータ（ＤＡＣ）４０８、トランスミッタ（ＴＸ）４０９を有する。
【０１７３】
ＩＣチップ４００のデータ伝送方式は差動伝送方式である。例えば、レシーバ４０１として、ＬＶＤＳ（小振幅差動伝送方式：Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）レシーバが用いられ、トランスミッタ４０９としてＬＶＤＳトランスミッタが用いられる。
【０１７４】
リセット信号ｒｅｓｔ＿ｎは、ＩＣチップ４００をリセットする。
【０１７５】
データｉｎ＿ｗ［７：０］は、学習済みデータである。例えば、重み係数を表す８ビットデジタル信号である。イネーブル信号ｅｎ＿ｌａ＿ｗ、クロック信号ｄｃｌｋ＿ｗに従い、ＤＡＣ４０４は、データｉｎ＿ｗ［７：０］をアナログデータに変換する。ゲートドライバ４０７は、ＭＡＣアレイ４０５、４０６へのアナログデータの書込みを制御する。ゲートドライバ４０７には、クロック信号ｇｃｌｋ、パルス幅制御信号ｇｐｗｃ、スタートパルス信号ｇｓｐが入力される。
【０１７６】
ＩＣチップ４００が処理するデータは８ビットデジタルデータであり、差動伝送方式で入力される。例えば、レシーバ４０１として、ＬＶＤＳレシーバが用いられる。レシーバ４０１は、差動クロック信号ｒｘ＿ｃｌｐ、ｒｘ＿ｃｌｎに従い、入力データｒｘ＿ｄｐ［７：０］、ｒｘ＿ｄｎ［７：０］をシングルエンド形式の８ビットデータに変換する。ＤＡＣ４０３は、この８ビットデータをアナログデータに変換する。ＤＡＣ４０４から出力されるアナログデータは、逐次ＭＡＣアレイ４０５に書き込まれる。
【０１７７】
＜ＭＡＣアレイ４０５、４０６＞
ＭＡＣアレイ４０５、４０６としては、上記実施の形態で説明した積和演算回路１３の構成を適用すればよい。ここで、例えば、入力層が１０２４個のニューロンユニット、隠れ層が１２８個のニューロンユニット、出力層が３２個のニューロンユニットを有する場合を考える。この場合、ＭＡＣアレイ４０５に相当する演算回路ＭＡＣＦのメモリセルアレイＣＡは、メモリセルＭＣが１０２４行１２８列の行列状に配置され、メモリセルＭＣ＿Ｒが１０２４行１６列の行列状に配置された構成とすればよい。また、ＭＡＣアレイ４０６に相当する演算回路ＭＡＣＦのメモリセルアレイＣＡは、メモリセルＭＣが１２８行３２列の行列状に配置され、メモリセルＭＣ＿Ｒが１２８行４列の行列状に配置された構成とすればよい。このような構成にすることにより、ＭＡＣアレイ４０５に相当する演算回路ＭＡＣＦから出力された１２８個の出力信号のそれぞれを、ＭＡＣアレイ４０６に相当する演算回路ＭＡＣＦの１２８行のメモリセルＭＣ、メモリセルＭＣ＿Ｒに入力することができる。
【０１７８】
ところで、演算回路ＭＡＣＦのメモリセルＭＣ、メモリセルＭＣ＿Ｒは、データｗを保持する不揮発性のローカルメモリとして機能を有する。そのため、ＩＣチップ４００は、ＧＰＵと比べて非常に少ないトランジスタ数によって、超並列演算を実現できる。トランジスタ数の低減は、ＩＣチップ４００の小型化、消費電力の低減につながる。
【０１７９】
図３の駆動回路ＷＷＤは、図１５のゲートドライバ４０７に相当する。
【０１８０】
図１５に示すイネーブル信号ｅｎ＿ｃｍは、ＭＡＣアレイ４０５、４０６の電流源用のイネーブル信号である。イネーブル信号ｅｎ＿ａｂｓは、ＭＡＣアレイ４０５、４０６のオフセット回路用のイネーブル信号であり、信号ｏｓｐ１、ｏｓｎ１、ｅｎ＿ｒｅｓ１はＭＡＣアレイ４０５のオフセット回路の制御信号であり、信号ｏｓｐ２、ｏｓｎ２、ｅｎ＿ｒｅｓ２はＭＡＣアレイ４０６のオフセット回路の制御信号である。なお、このオフセット回路は、図４に示すオフセット回路ＯＦＳＴに相当する。
【０１８１】
＜ＡＤＣ４０８、トランスミッタ４０９＞
ＡＤＣ４０８には、ＭＡＣアレイ４０６から出力されたアナログデータが並列に入力される。ＡＤＣ４０８は、シリアルパラレル変換を行うため、出力段にレジスタを備える。ＡＤＣ４０８は、１チャネルの８ビットデジタルデータを出力する。
【０１８２】
信号ｃｌｋ＿ｓａｒ、ｒｅｓ＿ｓａｒ、ｇｏ、ｓｔｂｙ＿ａｄｃは、それぞれ、ＡＤＣ４０８用のクロック信号、リセット信号、イネーブル信号、スタンバイ信号である。信号ｄｃｌｋ＿ｐ２ｓ、ｅｎ＿ｐ２ｓ＿ｐｅｒ、ｅｎ＿ｐ２ｓ＿ｓｅｒは、それぞれ、レジスタ用のクロック信号、ラッチ信号、出力イネーブル信号である。ＡＤＣ４０８には、ＭＡＣアレイ４０６からのアナログデータが入力され、８ビットデジタルデータをトランスミッタ４０９へ出力する。信号ｓｔｂｙ＿ｔｘはトランスミッタ４０９用のスタンバイ信号である。
【０１８３】
トランスミッタ４０９は、信号ｄｃｌｋ＿ｐ２ｓに応じて、８ビットデジタルデータを差分形式のデータｔｘ＿ｄｐ［７：０］、ｔｘ＿ｄｎ［７：０］に変換し、出力し、信号ｄｃｌｋ＿ｐ２ｓを差分形式のクロック信号ｔｘ＿ｃｌｐ、ｔｘ＿ｃｌｎに変換し、出力する。差分データｔｘ＿ｄｐ［７：０］、ｔｘ＿ｄｎ［７：０］は、ＩＣチップ４００によって計算された推論データである。
【０１８４】
ＭＡＣアレイ４０５、４０６の入力および出力データはアナログデータであるので、入出力データがデジタルデータである場合と比較し、ＭＡＣアレイ４０５、４０６の配線数を大幅に低減することができる。加えて、ＭＡＣアレイ４０５、４０６として演算回路ＭＡＣＦを適用したとき、メモリセルアレイＣＡは、乗算機能と、重み係数データの保持機能双方を備えるため、演算時にデータを読み込むことがない。つまり、メモリセルアレイＣＡが有するメモリセルＭＣ、及びメモリセルＭＣ＿Ｒは、データの授受の時間ペナルティーおよび電力ペナルティーが実質的にない。
【０１８５】
並列処理アーキテクチャをもつプロセッサとしてＧＰＵが知られている。ＧＰＵも、ＣＰＵと同様に、演算部とメモリ部間のデータ授受が演算効率のボトルネックとされている。これに対して、ＩＣチップ４００はこのような問題点がない。
【０１８６】
メモリセルＭＣ、及びメモリセルＭＣ＿Ｒは、２トランジスタのゲインセルと同じ回路構成であり、少ないトランジスタ数によって、アナログデータの掛け算を行うことができる。したがって、メモリセルアレイＣＡを用いて、積和演算部を構成することで、低消費電力で、超並列演算処理が可能なＩＣチップ４００を提供することができる。例えば、メモリセルアレイＣＡが有するメモリセルＭＣ、及びメモリセルＭＣ＿Ｒの合計数が１０６乃至１０８個程度であり、動作周波数３ＭＨｚ乃至３０ＭＨｚである場合、ＩＣチップ４００の演算性能は、３ＴＯＰＳ（Ｔｅｒａ  Ｏｐｅｒａｔｉｏｎｓ  Ｐｅｒ  Ｓｅｃｏｎｄ）乃至３ＰＯＰＳ（Ｐｅｔａ  ＯＰＳ）程度である。
【０１８７】
このように、ＩＣチップ４００の演算性能は、積和演算回路１３の回路規模、及び動作周波数によって定まるため、比較的小さい演算性能で十分な場合は、積和演算回路１３の回路規模を小さくする、及び／又は動作周波数を下げることができる。この場合、積和演算回路１３の消費電力を更に下げることができる。
【０１８８】
なお、図１に示すプロセッサ１１と同一のチップの内部にＩＣチップ４００の構成を設けてもよい。ＩＣチップ４００をＧＰＵとして使用することで、ＣＰＵの内部に設けられたＧＰＵ（統合ＧＰＵ、ｉｎｔｅｇｒａｔｅｄ  ＧＰＵ、ｉＧＰＵ）を構成することができる。
【０１８９】
（実施の形態３）
【０１９０】
本実施の形態では、上記実施の形態で説明した積和演算回路１３に用いることが可能なトランジスタの構成例について説明する。
【０１９１】
図１６に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。図１７（Ａ）はトランジスタ２００のチャネル長方向の断面図であり、図１７（Ｂ）はトランジスタ２００のチャネル幅方向の断面図であり、図１７（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
【０１９２】
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
【０１９３】
図１６に示す半導体装置において、配線１００１はトランジスタ３００のソースおよびドレインの一方と接続され、配線１００２はトランジスタ３００のソースおよびドレインの他方と接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と接続され、配線１００４はトランジスタ２００のトップゲートと接続され、配線１００６はトランジスタ２００のボトムゲートと接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と接続され、配線１００５は容量素子１００の電極の他方と接続されている。
【０１９４】
ここで、実施の形態１に示す積和演算回路１３に、本実施の形態に示す半導体装置を用いる場合、トランジスタＴｒ１２はトランジスタ３００に、トランジスタＴｒ１１はトランジスタ２００に、容量素子Ｃ１１は容量素子１００に対応する。また、配線ＶＲは、配線１００１に、配線ＢＬは、配線１００２に、配線ＷＤは、配線１００３に、配線ＷＷは、配線１００４に、配線ＲＷは、配線１００５に対応する。
【０１９５】
本発明の一態様の半導体装置は、図１６に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
【０１９６】
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
【０１９７】
トランジスタ３００は、図１７（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【０１９８】
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０１９９】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０２００】
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【０２０１】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【０２０２】
なお、導電体の材料により、仕事関数を定めることで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０２０３】
なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ２００と同様に、トランジスタ３００に酸化物半導体を用いる構成にしてもよい。
【０２０４】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
【０２０５】
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０２０６】
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【０２０７】
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０２０８】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０２０９】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍ／ｃｍ２以下であればよい。
【０２１０】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２１１】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０２１２】
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０２１３】
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２１４】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０２１５】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【０２１６】
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線として機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２１７】
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０２１８】
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線として機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２１９】
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０２２０】
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線として機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２２１】
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０２２２】
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【０２２３】
絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０２２４】
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【０２２５】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０２２６】
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０２２７】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
【０２２８】
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０２２９】
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、およびトランジスタ２００を構成する導電体（導電体２０３）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２３０】
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０２３１】
絶縁体２１６の上方には、トランジスタ２００が設けられている。
【０２３２】
図１７（Ａ）、（Ｂ）に示すように、トランジスタ２００は、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０３と、絶縁体２１６と導電体２０３の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂ上に、互いに離して配置された導電体２４２ａ、および導電体２４２ｂと、導電体２４２ａおよび導電体２４２ｂ上に配置され、導電体２４２ａと導電体２４２ｂの間に重畳して開口が形成された絶縁体２８０と、開口の中に配置された導電体２６０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、および絶縁体２８０と、導電体２６０と、の間に配置された絶縁体２５０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、および絶縁体２８０と、絶縁体２５０と、の間に配置された酸化物２３０ｃと、を有する。また、図１７（Ａ）、（Ｂ）に示すように、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、および導電体２４２ｂと、絶縁体２８０の間に絶縁体２４４が配置されることが好ましい。また、図１７（Ａ）、（Ｂ）に示すように、導電体２６０は、絶縁体２５０の内側に設けられた導電体２６０ａと、導電体２６０ａの内側に埋め込まれるように設けられた導電体２６０ｂと、を有することが好ましい。また、図１７（Ａ）、（Ｂ）に示すように、絶縁体２８０、導電体２６０、および絶縁体２５０の上に絶縁体２７４が配置されることが好ましい。
【０２３３】
なお、以下において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃをまとめて酸化物２３０という場合がある。また、導電体２４２ａおよび導電体２４２ｂをまとめて導電体２４２という場合がある。
【０２３４】
なお、トランジスタ２００では、チャネルが形成される領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１６、図１７（Ａ）（Ｂ）に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０２３５】
ここで、導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体２６０は、絶縁体２８０の開口、および導電体２４２ａと導電体２４２ｂに挟まれた領域に埋め込まれるように形成される。導電体２６０、導電体２４２ａおよび導電体２４２ｂの配置は、絶縁体２８０の開口に対して、自己整合的に選択される。つまり、トランジスタ２００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体２６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ２００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
【０２３６】
さらに、導電体２６０が、導電体２４２ａと導電体２４２ｂの間の領域に自己整合的に形成されるので、導電体２６０は、導電体２４２ａまたは導電体２４２ｂと重畳する領域を有さない。これにより、導電体２６０と導電体２４２ａおよび導電体２４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
【０２３７】
導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０３は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０３に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御することができる。特に、導電体２０３に負の電位を印加することにより、トランジスタ２００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０３に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０２３８】
導電体２０３は、酸化物２３０、および導電体２６０と、重なるように配置する。これにより、導電体２６０、および導電体２０３に電位を印加した場合、導電体２６０から生じる電界と、導電体２０３から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０２３９】
また、導電体２０３は、導電体２１８と同様の構成であり、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０３ａが形成され、さらに内側に導電体２０３ｂが形成されている。
【０２４０】
絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０は、ゲート絶縁体としての機能を有する。
【０２４１】
ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
【０２４２】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【０２４３】
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。
【０２４４】
絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、絶縁体２２０側へ拡散することがなく、好ましい。また、導電体２０３が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
【０２４５】
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０２４６】
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
【０２４７】
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２４８】
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０２４９】
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２５０】
トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２５１】
酸化物２３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０２５２】
酸化物２３０は、酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
【０２５３】
なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
【０２５４】
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
【０２５５】
ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２５６】
具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０２５７】
このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。
【０２５８】
酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
【０２５９】
また、図１７（Ａ）に示すように、酸化物２３０の、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領域２４３ａ、および領域２４３ｂ）が形成される場合がある。このとき、領域２４３ａはソース領域またはドレイン領域の一方として機能し、領域２４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域２４３ａと領域２４３ｂに挟まれる領域にチャネル形成領域が形成される。
【０２６０】
酸化物２３０と接するように上記導電体２４２を設けることで、領域２４３の酸素濃度が低減する場合がある。また、領域２４３に導電体２４２に含まれる金属と、酸化物２３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域２４３のキャリア密度が増加し、領域２４３は、低抵抗領域となる。
【０２６１】
絶縁体２４４は、導電体２４２を覆うように設けられ、導電体２４２の酸化を抑制する。このとき、絶縁体２４４は、酸化物２３０の側面を覆い、絶縁体２２４と接するように設けられてもよい。
【０２６２】
絶縁体２４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０２６３】
特に、絶縁体２４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、導電体２４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体２４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０２６４】
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの内側（上面および側面）接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
【０２６５】
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
【０２６６】
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｃを通じて、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【０２６７】
また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体２４４に用いることができる材料を用いればよい。
【０２６８】
第１のゲート電極として機能する導電体２６０は、図１７（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
【０２６９】
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
【０２７０】
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
【０２７１】
絶縁体２８０は、絶縁体２４４を介して、導電体２４２上に設けられる。絶縁体２８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
【０２７２】
絶縁体２８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体２８０を、酸化物２３０ｃと接して設けることで、絶縁体２８０中の酸素を、酸化物２３０ｃを通じて、酸化物２３０の領域２３４へと効率良く供給することができる。なお、絶縁体２８０中の水または水素などの不純物濃度が低減されていることが好ましい。
【０２７３】
絶縁体２８０の開口は、導電体２４２ａと導電体２４２ｂの間の領域に重畳して形成される。これにより、導電体２６０は、絶縁体２８０の開口、および導電体２４２ａと導電体２４２ｂに挟まれた領域に、埋め込まれるように形成される。
【０２７４】
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体２６０の導電性が下がらないようにする必要がある。そのために導電体２６０の膜厚を大きくすると、導電体２６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体２６０を絶縁体２８０の開口に埋め込むように設けるため、導電体２６０をアスペクト比の高い形状にしても、工程中に導電体２６０を倒壊させることなく、形成することができる。
【０２７５】
絶縁体２７４は、絶縁体２８０の上面、導電体２６０の上面、および絶縁体２５０の上面に接して設けられることが好ましい。絶縁体２７４をスパッタリング法で成膜することで、絶縁体２５０および絶縁体２８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０中に酸素を供給することができる。
【０２７６】
例えば、絶縁体２７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０２７７】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
【０２７８】
また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【０２７９】
また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２４４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。導電体２４０ａおよび導電体２４０ｂは、後述する導電体２４６および導電体２４８と同様の構成である。
【０２８０】
絶縁体２８１上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０２８１】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
【０２８２】
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０２８３】
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２４４、絶縁体２８０、絶縁体２７４、絶縁体２８１、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
【０２８４】
導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と接続するプラグ、または配線として機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２８５】
続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、絶縁体１３０とを有する。
【０２８６】
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、トランジスタ２００と接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子１００の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
【０２８７】
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０２８８】
図１６では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【０２８９】
絶縁体１３０を介して、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【０２９０】
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２９１】
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
【０２９２】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２９３】
（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成について説明する。
【０２９４】
＜金属酸化物の構成＞
明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０２９５】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０２９６】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０２９７】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０２９８】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０２９９】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０３００】
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３０１】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０３０２】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３０３】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０３０４】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【０３０５】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３０６】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０３０７】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３０８】
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０３０９】
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３１０】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３１１】
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３１２】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０３１３】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３１４】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０３１５】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３１６】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３１７】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３１８】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３１９】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０３２０】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０３２１】
（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置又は演算システムを内蔵することが可能な電子機器等について説明する。
【０３２２】
＜電子機器・システム＞
本発明の一態様に係る半導体装置又は演算システムは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はコンピュータを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
【０３２３】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【０３２４】
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【０３２５】
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１８に、電子機器の例を示す。
【０３２６】
［携帯電話］
【０３２７】
図１８（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
【０３２８】
情報端末５５００は、本発明の一態様の半導体装置又は演算システムを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
【０３２９】
［情報端末１］
図１８（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
【０３３０】
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様の半導体装置又は演算システムを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
【０３３１】
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図１８（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
【０３３２】
［電化製品］
図１８（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
【０３３３】
電気冷凍冷蔵庫５８００に本発明の一態様の半導体装置又は演算システムを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
【０３３４】
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
【０３３５】
［ゲーム機］
【０３３６】
図１８（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
【０３３７】
携帯ゲーム機５２００に本発明の一態様の半導体装置又は演算システムを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
【０３３８】
更に、携帯ゲーム機５２００に本発明の一態様の半導体装置又は演算システムを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
【０３３９】
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
【０３４０】
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
【０３４１】
図１８（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の半導体装置又は演算システムを適用するゲーム機はこれに限定されない。本発明の一態様の半導体装置又は演算システムを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
【０３４２】
［移動体］
本発明の一態様の半導体装置又は演算システムは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
【０３４３】
図１８（Ｅ１）は移動体の一例である自動車５７００を示し、図１８（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図１８（Ｅ１）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
【０３４４】
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
【０３４５】
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
【０３４６】
本発明の一態様の半導体装置又は演算システムは人工知能の構成要素として適用できるため、例えば、当該半導体装置又は演算システムを自動車５７００の自動運転システムに用いることができる。また、当該半導体装置又は演算システムを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
【０３４７】
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置又は演算システムを適用して、人工知能を利用したシステムを付与することができる。
【０３４８】
［放送システム］
本発明の一態様の半導体装置又は演算システムは、放送システムに適用することができる。
【０３４９】
図１８（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図１８（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
【０３５０】
図１８（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
【０３５１】
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図１８（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
【０３５２】
上述した放送システムは、本発明の一態様の半導体装置又は演算システムを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
【０３５３】
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
【０３５４】
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
【０３５５】
［情報端末２］
図１９に、情報端末７０００の一例を示す。図１９（Ａ）に示すように、情報端末７０００は、筐体７０１０、モニタ部７０１２、キーボード７０１３、ポート７０１５を有する。キーボード７０１３、ポート７０１５は筐体７０１０に設けられている。ポート７０１５としては、例えば、ＵＳＢポート、ＬＡＮポート、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）（登録商標）ポートなどがある。
【０３５６】
モニタ部７０１２は、開閉可能に筐体７０１０に取り付けられている。図１９（Ａ）には、モニタ部７０１２が開いている状態が示され、図１９（Ｂ）には、モニタ部７０１２が閉じている状態を示す。例えば、モニタ部７０１２の最大開角度は１３５°程度である。
【０３５７】
図１９（Ｂ）に示すように、筐体７０１０には開閉可能なカバー７０１１が設けられている。筐体７０１０内部には、積和演算回路１３が内蔵された複数のＩＣチップ７０２０が着脱可能に組み込まれている。情報端末７０００に複数のＩＣチップ７０２０を組み込むことで、様々なグラフィック処理及び人工知能の演算を高速に行うことが可能になる。
【０３５８】
＜並列計算機＞
本発明の一態様の半導体装置又は演算システムを複数用いてクラスターを組むことで、並列計算機を構成することができる。
【０３５９】
図２０（Ａ）には、大型の並列計算機５４００が図示されている。並列計算機５４００には、ラック５４１０にラックマウント型の計算機５４２０が複数格納されている。
【０３６０】
計算機５４２０は、例えば、図２０（Ｂ）に示す斜視図の構成とすることができる。図２０（Ｂ）において、計算機５４２０は、マザーボード５４３０を有し、マザーボードは、複数のスロット５４３１、複数の接続端子５４３２、複数の接続端子５４３３を有する。スロット５４３１には、ＰＣカード５４２１が挿されている。加えて、ＰＣカード５４２１は、接続端子５４２３、接続端子５４２４、接続端子５４２５を有し、それぞれ、マザーボード５４３０に接続されている。
【０３６１】
ＰＣカード５４２１は、実施の形態１で説明した、本発明の一態様の半導体装置又は演算システムなどを備えた処理ボードである。例えば、図２０（Ｃ）では、ＰＣカード５４２１が、ボード５４２２を有し、ボード５４２２が、接続端子５４２３、接続端子５４２４、接続端子５４２５と、チップ５４２６と、チップ５４２７と、接続端子５４２８と、を有する構成を示している。なお、図２０（Ｃ）には、チップ５４２６、及びチップ５４２７以外のチップを図示しているが、それらのチップについては、以下に記載するチップ５４２６、及びチップ５４２７の説明を参酌する。
【０３６２】
接続端子５４２８は、マザーボード５４３０のスロット５４３１に挿すことができる形状を有しており、接続端子５４２８は、ＰＣカード５４２１とマザーボード５４３０とを接続するためのインターフェースとして機能する。接続端子５４２８の規格としては、例えば、ＰＣＩｅなどが挙げられる。
【０３６３】
接続端子５４２３、接続端子５４２４、接続端子５４２５は、例えば、ＰＣカード５４２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５４２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５４２３、接続端子５４２４、接続端子５４２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５４２３、接続端子５４２４、接続端子５４２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
【０３６４】
チップ５４２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をＰＣカード５４２１が備えるソケット（図示しない。）に対して差し込むことで、チップ５４２６とＰＣカード５４２１とを電気的に接続することができる。チップ５４２６には、例えば、上記実施の形態で説明した半導体装置又は演算システムを用いることができる。
【０３６５】
チップ５４２７は、複数の端子を有しており、当該端子をＰＣカード５４２１が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、チップ５４２７とＰＣカード５４２１とを電気的に接続することができる。チップ５４２７としては、例えば、記憶装置、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＣＰＵなどが挙げられる。
【０３６６】
本発明の一態様の半導体装置又は演算システムを、図２０（Ａ）に示す並列計算機５４００の計算機５４２０に適用することで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
【０３６７】
＜サーバ、及びサーバを含むシステム＞
本発明の一態様の半導体装置又は演算システムは、例えば、ネットワーク上で機能するサーバに適用することができる。また、これにより当該サーバを含むシステムを構成することができる。
【０３６８】
図２１（Ａ）は、一例として、本発明の一態様のコンピュータを適用したサーバ５１００と、上記で説明した情報端末５５００、及びデスクトップ型情報端末５３００と、の間で通信を行う様子を模式的に示している。なお、図２１（Ａ）では、通信を行う様子として、通信５１１０を図示している。
【０３６９】
このような形態を構成することにより、ユーザは、情報端末５５００、デスクトップ型情報端末５３００などからサーバ５１００に対してアクセスすることができる。そして、ユーザは、インターネットを介した通信５１１０によって、サーバ５１００の管理者が提供するサービスを受けることができる。当該サービスとしては、例えば、電子メール、ＳＮＳ（Ｓｏｃｉａｌ  Ｎｅｔｗｏｒｋｉｎｇ  Ｓｅｒｖｉｃｅ）、オンラインソフトウェア、クラウドストレージ、ナビゲーションシステム、翻訳システム、インターネットゲーム、オンラインショッピング、株・為替・債権などの金融取引、公共施設・商業施設・宿泊施設・病院などの予約、インターネット番組・講演・講義などの動画の視聴などが挙げられる。
【０３７０】
特に、本発明の一態様の半導体装置又は演算システムをサーバ５１００に適用することによって、上述したサービスにおいて、人工知能を利用することができる場合がある。例えば、ナビゲーションシステムに人工知能を導入することによって、当該システムは、道路の混雑状況、電車の運行情報などに応じて臨機応変に目的地まで案内することができる場合がある。また、例えば、翻訳システムに人工知能を導入することによって、当該システムは、方言・スラングなど独特の言い回しを適切に翻訳することができる場合がある。また、例えば、病院などの予約のシステムに人工知能を利用することによって、当該システムは、ユーザの症状・怪我の度合いなどから判断して適切な病院・診察所などを紹介することができる場合がある。
【０３７１】
また、ユーザが人工知能の開発を行いたい場合、インターネットを介してサーバ５１００にアクセスして、サーバ５１００上で当該開発を行うことができる。これは、ユーザの手元にある情報端末５５００、デスクトップ型情報端末５３００などでは処理能力が足りない場合、情報端末５５００、デスクトップ型情報端末５３００などで開発環境を構築できない場合などに好適である。
【０３７２】
図２１（Ａ）では、サーバを含むシステムとして、情報端末とサーバ５１００とによって構成されるシステムの一例を示しているが、別の一例として、情報端末以外の電子機器とサーバ５１００とによって構成されるシステムであってもよい。つまり、電子機器をインターネットに接続したＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）の形態としてもよい。
【０３７３】
図２１（Ｂ）は、一例として、図１８で説明した電子機器（電気冷凍冷蔵庫５８００、携帯ゲーム機５２００、自動車５７００、ＴＶ５６００）とサーバ５１００との間で通信を行う様子を模式的に示している。なお、図２１（Ｂ）では、通信を行う様子として、通信５１１０を図示している。
【０３７４】
図１８で説明したそれぞれの電子機器に人工知能を適用する場合、図２１（Ｂ）に示すとおり、当該人工知能を動作するために必要な演算をサーバ５１００で実行することができる。例えば、演算に必要な入力データが、通信５１１０によって、それぞれの電子機器の一からサーバ５１００に送信されることで、サーバ５１００が有する人工知能によって当該入力データを基に出力データが算出され、当該出力データは通信５１１０によってサーバ５１００から電子機器の一に送信される。これにより、電子機器の一は、人工知能が出力したデータに基づいた動作を行うことができる。
【０３７５】
図２１（Ｂ）に示す電子機器は一例であり、図２１（Ｂ）に図示していない電子機器をサーバ５１００に接続して、上述と同様に、相互に通信を行う構成としてもよい。
【０３７６】
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
【０３７７】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０３７８】
１０    演算システム
１１    プロセッサ
１２    メモリ
１３    積和演算回路
１００    容量素子
１１０    導電体
１１２    導電体
１２０    導電体
１３０    絶縁体
１３３    トランジスタ
１５０    絶縁体
２００    トランジスタ
２０３    導電体
２０３ａ    導電体
２０３ｂ    導電体
２１０    絶縁体
２１２    絶縁体
２１４    絶縁体
２１６    絶縁体
２１８    導電体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２３０    酸化物
２３０ａ    酸化物
２３０ｂ    酸化物
２３０ｃ    酸化物
２３４    領域
２４０ａ    導電体
２４０ｂ    導電体
２４２    導電体
２４２ａ    導電体
２４２ｂ    導電体
２４３    領域
２４３ａ    領域
２４３ｂ    領域
２４４    絶縁体
２４６    導電体
２４８    導電体
２５０    絶縁体
２６０    導電体
２６０ａ    導電体
２６０ｂ    導電体
２７４    絶縁体
２８０    絶縁体
２８１    絶縁体
２８２    絶縁体
２８６    絶縁体
３００    トランジスタ
３１１    基板
３１３    半導体領域
３１４ａ    低抵抗領域
３１４ｂ    低抵抗領域
３１５    絶縁体
３１６    導電体
３２０    絶縁体
３２２    絶縁体
３２４    絶縁体
３２６    絶縁体
３２８    導電体
３３０    導電体
３５０    絶縁体
３５２    絶縁体
３５４    絶縁体
３５６    導電体
３６０    絶縁体
３６２    絶縁体
３６４    絶縁体
３６６    導電体
３７０    絶縁体
３７２    絶縁体
３７４    絶縁体
３７６    導電体
３８０    絶縁体
３８２    絶縁体
３８４    絶縁体
３８６    導電体
４００    ＩＣチップ
４０１    レシーバ
４０３    ＤＡＣ
４０４    ＤＡＣ
４０５    ＭＡＣアレイ
４０６    ＭＡＣアレイ
４０７    ゲートドライバ
４０８    ＡＤＣ
４０９    トランスミッタ
１００１    配線
１００２    配線
１００３    配線
１００４    配線
１００５    配線
１００６    配線
５１００    サーバ
５１１０    通信
５２００    携帯ゲーム機
５２０１    筐体
５２０２    表示部
５２０３    ボタン
５３００    デスクトップ型情報端末
５３０１    本体
５３０２    ディスプレイ
５３０３    キーボード
５４００    並列計算機
５４１０    ラック
５４２０    計算機
５４２１    ＰＣカード
５４２２    ボード
５４２３    接続端子
５４２４    接続端子
５４２５    接続端子
５４２６    チップ
５４２７    チップ
５４２８    接続端子
５４３０    マザーボード
５４３１    スロット
５４３２    接続端子
５４３３    接続端子
５５００    情報端末
５５１０    筐体
５５１１    表示部
５６００    ＴＶ
５６５０    アンテナ
５６７０    電波塔
５６７５Ａ    電波
５６７５Ｂ    電波
５６８０    放送局
５７００    自動車
５７０１    表示パネル
５７０２    表示パネル
５７０３    表示パネル
５７０４    表示パネル
５８００    電気冷凍冷蔵庫
５８０１    筐体
５８０２    冷蔵室用扉
５８０３    冷凍室用扉
７０００    情報端末
７０１０    筐体
７０１１    カバー
７０１２    モニタ部
７０１３    キーボード
７０１５    ポート
７０２０    ＩＣチップ
【図１】
2019046358.tif 000003
【図２】
2019046358.tif 000004
【図３】
2019046358.tif 000005
【図４】
2019046358.tif 000006
【図５】
2019046358.tif 000007
【図６】
2019046358.tif 000008
【図７】
2019046358.tif 000009
【図８】
2019046358.tif 000010
【図９】
2019046358.tif 000011
【図１０】
2019046358.tif 000012
【図１１】
2019046358.tif 000013
【図１２】
2019046358.tif 000014
【図１３】
2019046358.tif 000015
【図１４】
2019046358.tif 000016
【図１５】
2019046358.tif 000017
【図１６】
2019046358.tif 000018
【図１７】
2019046358.tif 000019
【図１８】
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【図１９】
2019046358.tif 000021
【図２０】
2019046358.tif 000022
【図２１】
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