(57)【要約】【課題】より効率的な占有面積で、より高電圧に耐えられる半導体装置を提供する。【解決手段】第１導電型不純物が導入された第１導電型層と、前記第１導電型不純物と極性が異なる第２導電型不純物が導入された第２導電型層と、前記第１導電型層及び前記第２導電型層に挟持され、前記第１導電型不純物又は前記第２導電型不純物を含まない、又は前記第１導電型不純物又は前記第２導電型不純物の濃度が前記第１導電型層及び第２導電型層よりも低い中間層と、を備え、前記第１導電型層、前記中間層及び前記第２導電型層は、半導体基板の内部に前記半導体基板の厚み方向に積層されて設けられる、半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型不純物が導入された第１導電型層と、
前記第１導電型不純物と極性が異なる第２導電型不純物が導入された第２導電型層と、
前記第１導電型層及び前記第２導電型層に挟持され、前記第１導電型不純物又は前記第２導電型不純物を含まない、又は前記第１導電型不純物又は前記第２導電型不純物の濃度が前記第１導電型層及び第２導電型層よりも低い中間層と、
を備え、
前記第１導電型層、前記中間層及び前記第２導電型層は、半導体基板の内部に前記半導体基板の厚み方向に積層されて設けられる、半導体装置。
【請求項２】
前記第１導電型層、前記中間層及び前記第２導電型層と、前記半導体基板との間には、互いを離隔する分離層がさらに設けられる、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の厚み方向における前記分離層の断面形状は、テーパが掛かった形状である、請求項２に記載の半導体装置。
【請求項４】
前記第１導電型層、前記中間層及び前記第２導電型層の積層体は、前記半導体基板を厚み方向に貫通して設けられる、請求項１に記載の半導体装置。
【請求項５】
前記第１導電型層及び前記第２導電型層は、前記半導体基板の互いに対向する両主面にてそれぞれ露出している、請求項４に記載の半導体装置。
【請求項６】
前記第１導電型層又は前記第２導電型層の少なくともいずれかは、前記半導体基板に設けられた開口によって露出される、請求項４に記載の半導体装置。
【請求項７】
前記中間層は、前記第１導電型層及び第２導電型層の前記第１導電型不純物又は前記第２導電型不純物の濃度よりも低い濃度にて、前記第１導電型不純物又は前記第２導電型不純物を含む、請求項１に記載の半導体装置。
【請求項８】
前記第１導電型層又は前記第２導電型層は、前記半導体基板のいずれかの主面に形成された多層配線層に設けられたビアと電気的に接続される、請求項１に記載の半導体装置。
【請求項９】
半導体基板の内部に設けられた半導体装置を含み、
前記半導体装置は、
第１導電型不純物が導入された第１導電型層と、
前記第１導電型不純物と極性が異なる第２導電型不純物が導入された第２導電型層と、
前記第１導電型層及び前記第２導電型層に挟持され、前記第１導電型不純物又は前記第２導電型不純物を含まない、又は前記第１導電型不純物又は前記第２導電型不純物の濃度が前記第１導電型層及び第２導電型層よりも低い中間層と、
を備え、
前記第１導電型層、前記中間層及び前記第２導電型層は、前記半導体基板の厚み方向に積層されて設けられる、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及び電子機器に関する。
【背景技術】
【０００２】
近年、ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）分野及び自動車分野にて使用される半導体装置において、電源の高電圧化が進んでいる。このため、このような半導体装置において、内部回路を保護するために入出力部（Ｉ／Ｏ部ともいう）等に設けられる耐圧素子には、より高電圧のサージ電圧に耐えることが求められている。
【０００３】
例えば、一般的な耐圧素子としては、Ｐ型半導体及びＮ型半導体を接合したＰＮ接合ダイオードが知られている。しかしながら、ＰＮ接合ダイオードは、ブレークダウン電圧が低いため、上述したような高耐圧性が求められる耐圧素子への適用は困難であった。
【０００４】
ここで、高耐圧性を有する耐圧素子としては、例えば、下記の特許文献１に開示されるように、低ドーズの中間層を介してＰ型半導体及びＮ型半導体を接合したＰＩＮ（Ｐ−Ｉｎｔｒｉｎｓｉｃ−Ｎ）構造のダイオードが提案されている。ＰＩＮ構造のダイオードでは、低ドーズの中間層と、Ｐ型半導体及びＮ型半導体との間で空乏層が形成されるため、形成された空乏層によってＰ型半導体及びＮ型半導体の間の電界が緩和される。これにより、ＰＩＮ構造のダイオードは、ＰＮ接合ダイオードよりもブレークダウン電圧を高くすることができるため、より高耐圧性の耐圧素子に適用することが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２５１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に開示された耐圧素子は、半導体基板の面内方向にＰＩＮ構造が形成されるため、半導体基板内での耐圧素子の占有面積が大きく、半導体装置の微細化に不向きであった。特に、入出力部ごとに耐圧素子を設ける場合、占有面積の大きな耐圧素子は、半導体装置のチップサイズを縮小する際の制約になっていた。
【０００７】
また、ＰＩＮ構造のダイオードでブレークダウン電圧をより高くするためには、Ｐ型半導体及びＮ型半導体との間に形成される空乏層の幅をより大きくする必要がある。したがって、より高耐圧性が要求される耐圧素子ほど占有面積が大きくなるため、半導体装置が大型化してしまう可能性があった。
【０００８】
そこで、より効率的な占有面積で、より高電圧に耐えられる半導体装置が求められていた。
【課題を解決するための手段】
【０００９】
本開示によれば、第１導電型不純物が導入された第１導電型層と、前記第１導電型不純物と極性が異なる第２導電型不純物が導入された第２導電型層と、前記第１導電型層及び前記第２導電型層に挟持され、前記第１導電型不純物又は前記第２導電型不純物を含まない、又は前記第１導電型不純物又は前記第２導電型不純物の濃度が前記第１導電型層及び第２導電型層よりも低い中間層と、を備え、前記第１導電型層、前記中間層及び前記第２導電型層は、半導体基板の内部に前記半導体基板の厚み方向に積層されて設けられる、半導体装置が提供される。
【００１０】
また、本開示によれば、半導体基板の内部に設けられた半導体装置を含み、前記半導体装置は、第１導電型不純物が導入された第１導電型層と、前記第１導電型不純物と極性が異なる第２導電型不純物が導入された第２導電型層と、前記第１導電型層及び前記第２導電型層に挟持され、前記第１導電型不純物又は前記第２導電型不純物を含まない、又は前記第１導電型不純物又は前記第２導電型不純物の濃度が前記第１導電型層及び第２導電型層よりも低い中間層と、を備え、前記第１導電型層、前記中間層及び前記第２導電型層は、前記半導体基板の厚み方向に積層されて設けられる、電子機器が提供される。
【００１１】
本開示によれば、積層方向に、第１導電型不純物を含む第１導電型層と、導電型不純物を含まない、又は導電型不純物を低濃度で含む中間層と、第２導電型不純物を含む第２導電型層とからなるＰＩＮ構造を形成することができる。
【発明の効果】
【００１２】
以上説明したように本開示によれば、より効率的な占有面積で、より高電圧に耐えられる半導体装置を提供することが可能である。
【００１３】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施形態に係る半導体装置の構成を説明する斜視図である。
【図２】同実施形態に係る半導体装置の構成を説明する上面図及び断面図である。
【図３Ａ】同実施形態に係る半導体装置を単層型半導体装置に適用した一例を示す断面図である。
【図３Ｂ】同実施形態に係る半導体装置を単層型半導体装置に適用した他の例を示す断面図である。
【図３Ｃ】同実施形態に係る半導体装置を単層型半導体装置に適用したさらに他の例を示す断面図である。
【図４Ａ】同実施形態に係る半導体装置を積層型半導体装置に適用した一例を示す断面図である。
【図４Ｂ】同実施形態に係る半導体装置を積層型半導体装置に適用した他の例を示す断面図である。
【図４Ｃ】同実施形態に係る半導体装置を積層型半導体装置に適用したさらに他の例を示す断面図である。
【図５Ａ】積層型半導体装置の第１の製造方法の一工程を模式的に説明する縦断面図である。
【図５Ｂ】積層型半導体装置の第１の製造方法の一工程を模式的に説明する縦断面図である。
【図５Ｃ】積層型半導体装置の第１の製造方法の一工程を模式的に説明する縦断面図である。
【図５Ｄ】積層型半導体装置の第１の製造方法の一工程を模式的に説明する縦断面図である。
【図５Ｅ】積層型半導体装置の第１の製造方法の一工程を模式的に説明する縦断面図である。
【図５Ｆ】積層型半導体装置の第１の製造方法の一工程を模式的に説明する縦断面図である。
【図６Ａ】積層型半導体装置の第２の製造方法の一工程を模式的に説明する縦断面図である。
【図６Ｂ】積層型半導体装置の第２の製造方法の一工程を模式的に説明する縦断面図である。
【図６Ｃ】積層型半導体装置の第２の製造方法の一工程を模式的に説明する縦断面図である。
【図６Ｄ】積層型半導体装置の第２の製造方法の一工程を模式的に説明する縦断面図である。
【図６Ｅ】積層型半導体装置の第２の製造方法の一工程を模式的に説明する縦断面図である。
【図７Ａ】積層型半導体装置の第３の製造方法の一工程を模式的に説明する縦断面図である。
【図７Ｂ】積層型半導体装置の第３の製造方法の一工程を模式的に説明する縦断面図である。
【図７Ｃ】積層型半導体装置の第３の製造方法の一工程を模式的に説明する縦断面図である。
【図７Ｄ】積層型半導体装置の第３の製造方法の一工程を模式的に説明する縦断面図である。
【図７Ｅ】積層型半導体装置の第３の製造方法の一工程を模式的に説明する縦断面図である。
【図８Ａ】本開示の一実施形態に係る電子機器の一例を示す外観図である。
【図８Ｂ】同実施形態に係る電子機器の他の例を示す外観図である。
【図８Ｃ】同実施形態に係る電子機器のさらに他の例を示す外観図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
なお、説明は以下の順序で行うものとする。
１．半導体装置の構成
２．半導体装置の適用例
２．１．単層型半導体装置への適用例
２．２．積層型半導体装置への適用例
３．半導体装置の製造方法
３．１．第１の製造方法
３．２．第２の製造方法
３．３．第３の製造方法
４．電子機器
５．まとめ
【００１７】
＜１．半導体装置の構成＞
まず、図１を参照して、本開示の一実施形態に係る半導体装置の構成について説明する。図１は、本実施形態に係る半導体装置１００の構成を説明する斜視図である。
【００１８】
図１に示すように、半導体装置１００は、第１導電型層１１１と、中間層１１３と、第２導電型層１１５と、を備える。また、半導体装置１００は、電気的な絶縁のために、側面の周囲を分離層１２０で覆われていてもよい。
【００１９】
第１導電型層１１１は、第１導電型不純物が導入された半導体材料にて形成される。具体的には、第１導電型層１１１は、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物が導入されたシリコン（Ｓｉ）にて形成されてもよい。例えば、第１導電型層１１１は、イオン注入法などを用いて、ｎ型不純物を１．０×１０１６個／ｃｍ３〜１．０×１０１９個／ｃｍ３の濃度で導入されたシリコン層として形成されてもよい。
【００２０】
第２導電型層１１５は、第２導電型不純物が導入された半導体材料にて形成される。具体的には、第２導電型層１１５は、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物が導入されたシリコン（Ｓｉ）にて形成されてもよい。例えば、第２導電型層１１５は、イオン注入法などを用いて、ｐ型不純物を１．０×１０１６個／ｃｍ３〜１．０×１０１９個／ｃｍ３の濃度で導入されたシリコン層として形成されてもよい。
【００２１】
本実施形態に係る半導体装置１００において、第１導電型不純物と、第２導電型不純物とは、互いに極性が異なる導電型不純物を表す。したがって、上記で例示したように、第１導電型不純物がｎ型不純物である場合、第２導電型不純物はｐ型不純物である。逆に、第１導電型不純物がｐ型不純物である場合、第２導電型不純物はｎ型不純物である。
【００２２】
中間層１１３は、第１導電型層１１１及び第２導電型層１１５の間に、積層方向に挟持されて設けられる。中間層１１３は、導電型不純物を含まない半導体材料、又は第１導電型層１１１若しくは第２導電型層１１５よりも含まれる導電型不純物の濃度が低い半導体材料にて形成される。
【００２３】
具体的には、中間層１１３は、ｐ型不純物又はｎ型不純物を含まないシリコン層、又は第１導電型層１１１又は第２導電型層１１５よりも含まれるｐ型不純物又はｎ型不純物の濃度が低いシリコン層であってもよい。例えば、中間層１１３は、イオン注入法などを用いて、ｎ型不純物を１．０×１０１４個／ｃｍ３〜１．０×１０１５個／ｃｍ３の濃度で導入されたシリコン層として形成されてもよい。なお、中間層１１３は、第１導電型層１１１及び第２導電型層１１５よりもｐ型不純物又はｎ型不純物のドーピング濃度が低いことを特徴とする層であり、中間層１１３にｐ型不純物又はｎ型不純物が含まれるか否かは特に限定されない。
【００２４】
上記の第１導電型層１１１、中間層１１３及び第２導電型層１１５は、いずれも半導体材料で形成され、これらの層では、該半導体材料に含まれる導電型不純物の有無、種類及び濃度の少なくともいずれかが異なる。そのため、第１導電型層１１１、中間層１１３及び第２導電型層１１５は、同一の半導体材料で構成されてもよい。例えば、第１導電型層１１１、中間層１１３及び第２導電型層１１５は、いずれもシリコンで形成されてもよい。
【００２５】
ただし、第１導電型層１１１、中間層１１３及び第２導電型層１１５は、シリコン以外の半導体材料で構成されてもよいことは言うまでもない。例えば、第１導電型層１１１、中間層１１３及び第２導電型層１１５は、ゲルマニウム（Ｇｅ）などの他の元素半導体、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で構成されてもよい。
【００２６】
分離層１２０は、第１導電型層１１１、中間層１１３及び第２導電型層１１５の積層体の側面を取り囲むように絶縁材料にて設けられる。例えば、分離層１２０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁材料にて設けられてもよい。分離層１２０は、第１導電型層１１１、中間層１１３及び第２導電型層１１５の積層体の側面に電気的な絶縁層を形成することによって、半導体装置１００からのリーク電流を抑制することができる。
【００２７】
第１導電型層１１１、中間層１１３及び第２導電型層１１５からなる積層体において、積層方向に互いに対向する第２導電型層１１５の上面、及び第１導電型層１１１の下面は、分離層１２０にて覆われておらず、露出される。露出された第２導電型層１１５の上面、及び第１導電型層１１１の下面は、半導体装置１００の端子として機能し、例えば、ビア等を介して各種配線と電気的に接続され得る。露出された第２導電型層１１５の上面、及び第１導電型層１１１の下面は、半導体装置１００とビアとの接触抵抗を低減するために、より高濃度の導電型不純物にてドーピングされていてもよい。
【００２８】
これらの構成により、本実施形態に係る半導体装置１００では、低濃度でドーピングされた、又はドーピングされていない半導体層（すなわち、中間層１１３）を介して、ｐ型半導体及びｎ型半導体（すなわち、第１導電型層１１１及び第２導電型層１１５）が積層方向にて接合されたＰＩＮ構造が形成される。ＰＩＮ構造では、第１導電型層１１１及び第２導電型層１１５から中間層１１３に向かって、キャリア濃度が極めて低い空乏層が形成される。本実施形態に係る半導体装置１００では、該空乏層によって、ブレークダウン電圧を上昇させることができるため、高耐圧性を確保することができる。
【００２９】
例えば、ＰＩＮ構造ダイオードにおいて、ＰＮ接合ダイオードの耐圧性（例えば、１０Ｖ程度）を超える高耐圧性（例えば、２０Ｖ超）を達成するためには、中間層１１３は、数μｍを超える厚みが必要となる。本実施形態に係る半導体装置１００では、ＰＩＮ構造を積層方向に形成することによって、ＰＩＮ構造が平面方向に形成された場合と比較して、半導体装置１００が占有する平面面積を縮小することができる。
【００３０】
なお、半導体装置１００では、第１導電型層１１１又は第２導電型層１１５の中間層１１３が設けられた面と対向する面に、異なる極性の導電型不純物を含む層が設けられていてもよい。具体的には、第１導電型層１１１の中間層１１３が設けられた面と対向する面には、第２導電型不純物を含む層が設けられていてもよい。または、第２導電型層１１５の中間層１１３が設けられた面と対向する面には、第１導電型不純物を含む層が設けられていてもよい。このような場合、半導体装置１００は、ＮＰＮ構造又はＰＮＰ構造を備えるバイポーラトランジスタのＰＮ接合をＰＩＮ接合に置き換えたＮＰＩＮ（Ｎ−Ｐ−Ｉｎｔｒｉｎｓｉｃ−Ｎ）構造又はＰＩＮＰ（Ｐ−Ｉｎｔｒｉｎｓｉｃ−Ｎ−Ｐ）構造を備えることになる。この構造によっても、半導体装置１００は、高耐圧素子として機能することが可能である。
【００３１】
次に、図２を参照して、本実施形態に係る半導体装置１００のより具体的な構成について説明する。図２は、本実施形態に係る半導体装置１００の構成を説明する上面図及び断面図である。なお、図２を正対視して上側の図が半導体装置１００の上面図であり、下側の図が半導体装置１００の断面図である。
【００３２】
図２に示すように、例えば、半導体装置１００は、半導体基板１３０の内部に設けられ、分離層１２０によって半導体基板１３０と電気的に絶縁されてもよい。
【００３３】
半導体基板１３０は、半導体材料で形成された基板である。例えば、半導体基板１３０は、シリコン基板であってもよい。半導体基板１３０が容易に加工可能なシリコン基板である場合、半導体基板１３０の内部における半導体装置１００の形成をより容易に行うことができる。ただし、半導体基板１３０は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
【００３４】
また、半導体基板１３０は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等によって薄肉化されていてもよい。本実施形態に係る半導体装置１００は、半導体基板１３０を貫通して設けられ得る。したがって、半導体装置１００の耐圧性を所望の特性とするためには、半導体基板１３０の厚みは、中間層１１３の厚みが数μｍ〜数十μｍの範囲に収まるように、数μｍ〜数十μｍ程度に薄肉化されてもよく、例えば、２μｍ〜２０μｍ程度に薄肉化されてもよい。半導体装置の形成のために市販されている一般的な半導体基板１３０の厚さは、数百μｍ程度であるため、半導体基板１３０を上記範囲まで薄肉化することで、所望の特性を備える半導体装置１００をより容易に形成することが可能である。
【００３５】
半導体装置１００は、上述したように、第１導電型層１１１、中間層１１３及び第２導電型層１１５の積層構造にて、半導体基板１３０を貫通して設けられる。具体的には、半導体装置１００は、第１導電型層１１１及び第２導電型層１１５に対応する半導体基板１３０の厚み方向の領域に、所定の導電型不純物（第１導電型不純物又は第２導電型不純物のいずれか）を導入することで、形成することができる。すなわち、半導体基板１３０のうち、第１導電型不純物が導入された領域が第１導電型層１１１となり、第２導電型不純物が導入された領域が第２導電型層１１５となる。また、半導体基板１３０の厚み方向で、前述の第１導電型層１１１及び第２導電型層１１５によって挟持された領域が中間層１１３となる。
【００３６】
半導体装置１００は、半導体基板１３０を貫通して設けられるため、第１導電型層１１１及び第２導電型層１１５は、それぞれ半導体基板１３０の対向する両主面にて露出され得る。これにより、半導体装置１００では、露出された第１導電型層１１１及び第２導電型層１１５をＰＩＮ構造ダイオードの端子として用いることができるため、半導体装置１００と各種配線との電気的な接続を容易に形成することができる。
【００３７】
ただし、第１導電型層１１１及び第２導電型層１１５は、形成された時点から半導体基板１３０の対向する両主面にて露出されていなくともよい。例えば、第１導電型層１１１及び第２導電型層１１５は、半導体基板１３０の内部に形成された後、後段で行われる半導体基板１３０の薄肉化によって、半導体基板１３０の対向する両主面に露出されてもよい。
【００３８】
分離層１２０は、第１導電型層１１１、中間層１１３及び第２導電型層１１５の積層体として設けられた半導体装置１００の側面を囲むように、半導体基板１３０を貫通して設けられる。具体的には、分離層１２０は、半導体装置１００の周囲の半導体基板１３０をエッチング等で除去した後、除去した領域を絶縁材料で埋め込むことで形成されることができる。例えば、分離層１２０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁材料を半導体基板１３０の開口に埋め込むことで形成されてもよい。すなわち、分離層１２０は、いわゆるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法と同様の方法によって形成されてもよい。
【００３９】
ここで、分離層１２０は、半導体基板１３０の一主面からのエッチングによって形成された開口を絶縁材料で埋め込むことで形成されてもよく、半導体基板１３０の対向する両主面からのエッチングによって形成された開口の各々を絶縁材料でそれぞれ埋め込むことで形成されてもよい。
【００４０】
分離層１２０の形成時におけるエッチング方向は、例えば、半導体基板１３０の厚み方向における分離層１２０の断面形状のテーパの掛かり方によって判断することが可能である。具体的には、分離層１２０の断面形状のテーパの向きが同一である場合、分離層１２０は、半導体基板１３０の一主面からのエッチングのみにて形成されたと判断することができる。一方、分離層１２０の断面形状のテーパの向きが途中で反転している場合、分離層１２０は、半導体基板１３０の対向する両主面の各々からのエッチングにて形成されたと判断することができる。図２で示す分離層１２０は、分離層１２０の断面形状のテーパの向きが一定であるため、第１導電型層１１１が設けられた側の半導体基板１３０の一主面からのエッチングのみにて形成されたと判断することができる。
【００４１】
このような構成を備える半導体装置１００によれば、半導体基板１３０の厚み方向にＰＩＮ構造を設けることができるため、半導体基板１３０の面内方向にＰＩＮ構造を設けた場合と比較して、半導体装置１００の占有する平面面積を縮小させることができる。また、半導体装置１００は、半導体基板１３０を貫通して設けられるため、各種配線との電気的接続を容易に形成することができる。
【００４２】
＜２．半導体装置の適用例＞
続いて、図３Ａ〜図４Ｃを参照して、本実施形態に係る半導体装置１００の適用例について説明する。図３Ａ〜図３Ｃは、本実施形態に係る半導体装置１００を単層型半導体装置に適用した一例を示す断面図である。図４Ａ〜図４Ｃは、本実施形態に係る半導体装置１００を積層型半導体装置に適用した一例を示す断面図である。
【００４３】
（２．１．単層型半導体装置への適用例）
まず、図３Ａ〜図３Ｃを参照して、本実施形態に係る半導体装置１００の単層型半導体装置への適用例について説明する。
【００４４】
図３Ａに示すように、単層型半導体装置１１は、１つの半導体基板１３０と、半導体基板１３０の上に形成された１つの多層配線層１４０と、を備える。
【００４５】
半導体基板１３０は、例えば、数μｍ〜数十μｍ（例えば、２μｍ〜２０μｍ）の厚みに薄肉化されたシリコン基板である。半導体基板１３０には、例えば、ＰＩＮダイオード１００（すなわち、上述した半導体装置１００）及び電界効果トランジスタ１４５等が分離層１２０及び素子分離層１２１によって離隔されて設けられる。
【００４６】
ＰＩＮダイオード１００は、上述したように、半導体基板１３０の厚み方向に第１導電型層１１１、中間層１１３及び第２導電型層１１５が積層されることで構成され、耐圧素子として機能する。電界効果トランジスタ１４５は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であり、単層型半導体装置１１における信号処理等を実行する。
【００４７】
なお、電界効果トランジスタ１４５は、半導体基板１３０に設けられる能動素子及び受動素子の一例であり、半導体基板１３０に設けられる素子が電界効果トランジスタ１４５に限定されるわけではない。また、半導体基板１３０には、他の能動素子及び受動素子が複数設けられていてもよい。
【００４８】
分離層１２０及び素子分離層１２１は、例えば、酸化シリコンなどの絶縁材料で形成され、ＰＩＮダイオード１００及び電界効果トランジスタ１４５が半導体基板１３０を介して導通しないように、互いを電気的に離隔する。なお、分離層１２０は、ＰＩＮダイオード１００を電気的に離隔するために、半導体基板１３０を貫通して設けられる。一方、素子分離層１２１は、半導体基板１３０を貫通して設けられなくともよく、電界効果トランジスタ１４５を電気的に離隔することができる所定の深さまで設けられていればよい。
【００４９】
多層配線層１４０は、例えば、絶縁材料からなる複数の層間絶縁膜１４３を積層することで、半導体基板１３０の上に設けられる。加えて、多層配線層１４０の内部には、例えば、ＰＩＮダイオード１００及び電界効果トランジスタ１４５等からの信号を伝達する配線層１４２が設けられる。配線層１４２は、最下層に設けられたビア１４１によって、半導体基板１３０に設けられたＰＩＮダイオード１００又は電界効果トランジスタ１４５等と電気的に接続される。配線層１４２は、ビア１４１を介してＰＩＮダイオード１００及び電界効果トランジスタ１４５等から信号を取り出すことができる。
【００５０】
層間絶縁膜１４３は、例えば、ＳｉＯ２又はＳｉＮ等の公知の絶縁材料によって形成されてもよい。また、層間絶縁膜１４３は、１種の絶縁材料によって形成されてもよく、複数種の絶縁材料によって形成されてもよい。配線層１４２は、より高速での信号伝達を可能とするために、例えば、比較的低抵抗である銅（Ｃｕ）又はアルミニウム（Ａｌ）などの金属材料によって形成されてもよい。ビア１４１は、例えば、成膜時における開口への埋め込み性が高いタングステン（Ｗ）等の金属材料によって形成されてもよい。
【００５１】
このような単層型半導体装置１１に対して、ＰＩＮダイオード１００（すなわち、上述した半導体装置１００）を耐圧素子として適用することができる。ＰＩＮダイオード１００は、例えば、半導体基板１３０の裏面（すなわち、多層配線層１４０が設けられた面と対向する面）に露出した第１導電型層１１１をバンプ等に接続することで、外部回路からのサージ電圧から内部回路を保護する耐圧保護素子として使用することが可能である。
【００５２】
次に、図３Ｂを参照して、単層型半導体装置の他の例について説明する。
【００５３】
図３Ｂに示すように、単層型半導体装置１２は、１つの半導体基板１３０と、半導体基板１３０の上に形成された１つの多層配線層１４０と、を備える。半導体基板１３０には、例えば、ＰＩＮダイオード１００Ａ及び電界効果トランジスタ１４５等が、分離層１２０Ａ及び素子分離層１２１によって離隔されて設けられる。ＰＩＮダイオード１００Ａは、半導体基板１３０の厚み方向に第１導電型層１１１Ａ、中間層１１３Ａ及び第２導電型層１１５Ａが積層されることで構成される。
【００５４】
なお、ＰＩＮダイオード１００Ａ及び分離層１２０Ａの断面形状以外の構成については、図３Ｂに示す単層型半導体装置１２の各構成は、図３Ａに示す単層型半導体装置１１の各構成と実質的に同様である。よって、これらの構成についての説明はここでは省略する。
【００５５】
図３Ｂに示す単層型半導体装置１２は、図３Ａに示す単層型半導体装置１１と比較して、ＰＩＮダイオード１００Ａ及び分離層１２０Ａの断面形状のみが異なる。具体的には、図３Ｂに示す単層型半導体装置１２では、ＰＩＮダイオード１００Ａ及び分離層１２０Ａの断面形状は、途中からテーパの向きが反転した六角形形状となっている。一方、図３Ａに示す単層型半導体装置１１では、ＰＩＮダイオード１００及び分離層１２０の断面形状は、一方向のテーパが掛かった台形形状となっている。
【００５６】
このような分離層１２０Ａの断面形状の差異は、分離層１２０Ａの形成工程の差異によって生じ得る。具体的には、アスペクト比が高い開口をエッチングにて形成する場合、形成された開口は、底部の方が開口側の上部よりも面積が小さい逆テーパ形状となる。
【００５７】
図３Ｂに示す単層型半導体装置１２の分離層１２０Ａは、半導体基板１３０の対向する両主面からのエッチングによる開口の各々を絶縁材料で埋め込むことで形成されるため、途中からテーパの向きが反転した六角形形状の断面形状となる。一方、図３Ａに示す単層型半導体装置１１の分離層１２０は、半導体基板１３０の一主面からのエッチングによる開口を絶縁材料で埋め込むことで形成されるため、一方向のテーパが掛かった台形形状となる。
【００５８】
図３Ｂに示す単層型半導体装置１２では、半導体基板１３０の電界効果トランジスタ１４５が形成された面側から素子分離層１２１と同時に分離層１２０Ａの一部を形成し、その後、半導体基板１３０の素子分離層１２１を形成した面と対向する面から分離層１２０Ａの残部を形成する。これにより、図３Ｂに示す単層型半導体装置１２では、半導体基板１３０を貫通する分離層１２０Ａを形成することができる。
【００５９】
図３Ｂに示す単層型半導体装置１２では、分離層１２０Ａの形成時に半導体基板１３０を貫通する高アスペクト比の開口を形成しなくともよいため、分離層１２０Ａを形成する際のエッチングの難易度を低減することができる。
【００６０】
さらに、図３Ｃを参照して、単層型半導体装置のさらに他の例について説明する。
【００６１】
図３Ｃに示すように、単層型半導体装置１３は、１つの半導体基板１３０Ａと、半導体基板１３０Ａの上に形成された１つの多層配線層１４０と、を備える。半導体基板１３０Ａには、例えば、ＰＩＮダイオード１００及び電界効果トランジスタ（図示せず）等が、分離層１２０及び素子分離層１２１によって離隔されて設けられる。ＰＩＮダイオード１００は、半導体基板１３０の厚み方向に第１導電型層１１１、中間層１１３及び第２導電型層１１５が積層されることで構成される。
【００６２】
ここで、図３Ｃに示す単層型半導体装置１３では、半導体基板１３０Ａは、薄肉化されておらず、数百μｍ程度の厚みを有する。したがって、半導体基板１３０Ａを貫通するようにＰＩＮダイオード１００を形成した場合、ＰＩＮダイオード１００の全体の高さが数百μｍ程度になってしまうため、所望の特性を有するＰＩＮダイオード１００を実現することが困難となる。
【００６３】
そこで、図３Ｃに示す単層型半導体装置１３では、まず、ＰＩＮダイオード１００を所望の特性を有する高さに形成する。その後、半導体基板１３０Ａの多層配線層１４０が設けられた面と対向する面からＰＩＮダイオード１００を露出させる開口１３１を設けることで、ＰＩＮダイオード１００への電気的な接続を可能とする。
【００６４】
図３Ｃに示す単層型半導体装置１３では、半導体基板１３０が薄肉化されず、数百μｍ程度の厚みを有するため、単層型半導体装置１３の機械的強度を高めることが可能である。
【００６５】
なお、半導体基板１３０Ａの厚み以外の構成については、図３Ｃに示す単層型半導体装置１３の各構成は、図３Ａに示す単層型半導体装置１１の各構成と実質的に同様である。よって、これらの構成についての説明はここでは省略する。
【００６６】
（２．２．積層型半導体装置への適用例）
次に、図４Ａ〜図４Ｃを参照して、本実施形態に係る半導体装置１００の積層型半導体装置への適用例について説明する。
【００６７】
図４Ａに示すように、積層型半導体装置２１は、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板２３０及び該半導体基板１３０の上に形成された多層配線層２４０からなる基板とを備える。すなわち、積層型半導体装置２１は、２つの半導体基板を貼り合わせた半導体装置であり、例えば、裏面照射型固体撮像装置であってもよい。
【００６８】
積層型半導体装置２１では、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板２３０及び該半導体基板２３０の上に形成された多層配線層２４０からなる基板とが、絶縁層１５１を介して互いの多層配線層１４０、２４０が対向するように（すなわち、Ｆａｃｅ  ｔｏ  Ｆａｃｅにて）貼り合わされている。ただし、積層型半導体装置２１は、半導体基板１３０と多層配線層２４０とが対向するように、又は多層配線層１４０と半導体基板２３０とが対向するように（すなわち、Ｆａｃｅ  ｔｏ  Ｂａｃｋにて）貼り合わされていてもよいことは言うまでもない。
【００６９】
半導体基板１３０は、例えば、数μｍ〜数十μｍ（例えば、２μｍ〜２０μｍ）の厚みに薄肉化されたシリコン基板である。半導体基板１３０には、例えば、ＰＩＮダイオード１００（すなわち、上述した半導体装置１００）及び電界効果トランジスタ１４５等が分離層１２０及び素子分離層１２１によって離隔されて設けられる。
【００７０】
ＰＩＮダイオード１００は、上述したように、半導体基板１３０の厚み方向に第１導電型層、中間層及び第２導電型層が積層されることで構成され、耐圧素子として機能する。電界効果トランジスタ１４５は、例えば、ＭＯＳＦＥＴであり、積層型半導体装置２１における信号処理等を実行する。
【００７１】
なお、電界効果トランジスタ１４５は、半導体基板１３０に設けられる能動素子及び受動素子の一例であり、半導体基板１３０に設けられる素子が電界効果トランジスタ１４５に限定されるわけではない。また、半導体基板１３０には、他の能動素子及び受動素子が複数設けられていてもよい。
【００７２】
分離層１２０及び素子分離層１２１は、例えば、酸化シリコンなどの絶縁材料で形成され、半導体基板１３０に形成されＰＩＮダイオード１００及び電界効果トランジスタ１４５等を電気的に離隔する。なお、分離層１２０は、ＰＩＮダイオード１００を電気的に離隔するために、半導体基板１３０を貫通して設けられる。一方、素子分離層１２１は、半導体基板１３０を貫通して設けられなくともよい。
【００７３】
多層配線層１４０は、例えば、絶縁材料からなる複数の層間絶縁膜１４３を積層することで、半導体基板１３０の上に設けられる。加えて、多層配線層１４０の内部には、例えば、ＰＩＮダイオード１００及び電界効果トランジスタ１４５等からの信号を伝達する配線層１４２が設けられる。配線層１４２は、最下層に設けられたビア１４１によって、半導体基板１３０に設けられたＰＩＮダイオード１００及び電界効果トランジスタ１４５等と電気的に接続される。配線層１４２は、ビア１４１を介してＰＩＮダイオード１００及び電界効果トランジスタ１４５等から信号を取り出すことができる。
【００７４】
ツインコンタクト５５１は、半導体基板１３０の多層配線層１４０が設けられた面と対向する面に設けられ、ＰＩＮダイオード１００からの信号を取り出す。具体的には、ツインコンタクト５５１は、ＰＩＮダイオード１００の第１導電型層又は第２導電型層のいずれかを露出させる開口と、配線層１４２を露出させる開口とを銅（Ｃｕ）などの金属材料等で埋め込み、埋め込んだ両者を接続することで形成される。
【００７５】
層間絶縁膜１４３は、例えば、ＳｉＯ２又はＳｉＮ等の公知の絶縁材料によって形成されてもよい。また、層間絶縁膜１４３は、１種の絶縁材料によって形成されてもよく、複数種の絶縁材料によって形成されてもよい。配線層１４２は、例えば、比較的低抵抗である銅（Ｃｕ）又はアルミニウム（Ａｌ）などの金属材料によって形成されてもよい。これにより、配線層１４２は、より高速での信号伝達が可能となる。ビア１４１は、例えば、成膜時における開口への埋め込み性が高いタングステン（Ｗ）等の金属材料によって形成されてもよい。
【００７６】
半導体基板２３０は、例えば、シリコン基板である。半導体基板２３０は、薄肉化されていてもよく、薄肉化されていなくともよい。半導体基板２３０には、例えば、電界効果トランジスタ２４５等が素子分離層２２１によって離隔されて設けられる。電界効果トランジスタ２４５は、例えば、ＭＯＳＦＥＴであり、積層型半導体装置２１における信号処理等を実行する。
【００７７】
なお、電界効果トランジスタ２４５は、半導体基板２３０に設けられる能動素子及び受動素子の一例であり、半導体基板２３０に設けられる素子が電界効果トランジスタ２４５に限定されるわけではない。また、半導体基板２３０には、他の能動素子及び受動素子が複数設けられていてもよい。
【００７８】
素子分離層２２１は、例えば、酸化シリコンなどの絶縁材料で形成され、半導体基板２３０に形成された電界効果トランジスタ２４５等を互いに電気的に離隔する。
【００７９】
多層配線層２４０は、例えば、絶縁材料からなる複数の層間絶縁膜２４３を積層することで、半導体基板２３０の上に設けられる。加えて、多層配線層２４０の内部には、例えば、電界効果トランジスタ２４５等からの信号を伝達する配線層２４２が設けられる。配線層２４２は、最下層に設けられたビア２４１によって、半導体基板２３０に設けられた電界効果トランジスタ２４５等と電気的に接続される。配線層２４２は、ビア２４１を介して電界効果トランジスタ２４５等から信号を取り出すことができる。
【００８０】
層間絶縁膜２４３は、例えば、ＳｉＯｘ又はＳｉＮｘ等の公知の絶縁材料によって形成されてもよい。また、層間絶縁膜２４３は、１種の絶縁材料によって形成されてもよく、複数種の絶縁材料によって形成されてもよい。配線層２４２は、より高速での信号伝達を可能とするために、例えば、比較的低抵抗である銅（Ｃｕ）又はアルミニウム（Ａｌ）などの金属材料によって形成されてもよい。ビア２４１は、例えば、成膜時における開口への埋め込み性が高いタングステン（Ｗ）等の金属材料によって形成されてもよい。
【００８１】
絶縁層１５１は、例えば、ＳｉＯｘ又はＳｉＮｘ等の公知の絶縁材料によって形成され、多層配線層１４０と、多層配線層２４０との間に設けられる。絶縁層１５１は、多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２とを電気的に絶縁する。
【００８２】
なお、多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２との間の電気的な接続は、公知の方法にて形成することが可能である。例えば、多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２との間の電気的な接続は、例えば、絶縁層１５１を貫通して設けられるコンタクトビア、複数の貫通孔を導電材料で埋め込むことで電気的な接続を形成したツインコンタクトビア、貼り合わせ面に露出させた電極同士を接合することで電気的な接続を形成した電極接合構造などによって形成することが可能である。
【００８３】
パッド５３３は、開口５３１によって露出された金属層であり、積層型半導体装置２１の入出力部（Ｉ／Ｏ部）として機能する。パッド５３３にワイヤボンディング等を接続することによって、積層型半導体装置２１と外部回路との間の電気的な接続を形成することができる。パッド５３３は、例えば、ワイヤボンディングなどによる電気的接続が容易なアルミニウム（Ａｌ）などの金属材料にて形成されてもよい。
【００８４】
絶縁層５１０は、半導体基板１３０の多層配線層１４０が設けられた面と対向する面側に設けられ、積層型半導体装置２１の内部回路等を保護する保護層として機能する。絶縁層５１０は、例えば、ＳｉＯｘ、ＳｉＮｘ、Ａｌ２Ｏ３又はＴｉＯ２等の透明な絶縁材料で形成されてもよい。
【００８５】
マイクロレンズ５２０は、積層型半導体装置２１が固体撮像装置である場合に設けられ、撮像対象からの光を集光することで、固体撮像装置の感度を向上させる。また、積層型半導体装置２１が固体撮像装置である場合、カラーでの撮像を可能とするために、マイクロレンズ５２０には、それぞれ赤色、緑色又は青色のいずれかの色を有するカラーフィルタが設けられていてもよい。
【００８６】
このような２層積層構造の積層型半導体装置２１に対して、ＰＩＮダイオード１００（すなわち、上述した半導体装置１００）を耐圧素子として適用することができる。積層型半導体装置２１では、ＰＩＮダイオード１００が設けられる半導体基板１３０の対向する両主面に、それぞれ多層配線層又は半導体基板が設けられるため、より容易にＰＩＮダイオード１００との電気的な接続を形成することができる。これによれば、ＰＩＮダイオード１００は、積層型半導体装置２１にて発生するサージ電圧から内部回路を保護する耐圧保護素子として使用することが可能である。
【００８７】
なお、図４Ａに示す積層型半導体装置２１では、ＰＩＮダイオード１００が半導体基板１３０の内部に設けられる例を示したが、ＰＩＮダイオード１００は、半導体基板２３０の内部に設けられてもよいことは言うまでもない。
【００８８】
次に、図４Ｂを参照して、積層型半導体装置の他の例について説明する。
【００８９】
図４Ｂに示すように、積層型半導体装置３１は、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板２３０及び該半導体基板２３０の上に形成された多層配線層２４０からなる基板と、半導体基板３３０及び該半導体基板３３０の上に形成された多層配線層３４０からなる基板と、を備える。すなわち、積層型半導体装置３１は、３つの半導体基板を貼り合わせた半導体装置であり、例えば、裏面照射型固体撮像装置であってもよい。
【００９０】
積層型半導体装置３１では、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板２３０及び該半導体基板２３０の上に形成された多層配線層２４０からなる基板とが、絶縁層１５１を介して互いの多層配線層１４０、２４０が対向するように貼り合わされている。一方、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板３３０及び該半導体基板３３０の上に形成された多層配線層３４０からなる基板とが、絶縁層１５２を介して半導体基板１３０及び多層配線層３４０が対向するように貼り合わされている。
【００９１】
図４Ｂに示す積層型半導体装置３１では、ＰＩＮダイオード１００は、電極接合構造５５２によって、多層配線層３４０に設けられた電界効果トランジスタ３４５等と電気的に接続され得る。図４Ｂに示す積層型半導体装置３１において、図４Ａに示す積層型半導体装置２１にて説明した構成と同名及び同符号の構成は、実質的に図４Ａに示す積層型半導体装置２１にて説明したとおりであるため、ここでの説明は省略する。
【００９２】
半導体基板３３０は、例えば、数μｍ〜数十μｍ（例えば、２μｍ〜２０μｍ）の厚みに薄肉化されたシリコン基板である。半導体基板３３０には、例えば、電界効果トランジスタ３４５等が設けられる。電界効果トランジスタ３４５は、例えば、ＭＯＳＦＥＴであり、積層型半導体装置３１における信号処理等を実行する。
【００９３】
なお、電界効果トランジスタ３４５は、半導体基板３３０に設けられる能動素子及び受動素子の一例であり、半導体基板３３０に設けられる素子が電界効果トランジスタ３４５に限定されるわけではない。また、半導体基板３３０には、他の能動素子及び受動素子が複数設けられていてもよい。
【００９４】
多層配線層３４０は、例えば、ＳｉＯｘ又はＳｉＮｘ等の公知の絶縁材料からなる複数の層間絶縁膜を積層することで、半導体基板２３０の上に設けられる。加えて、多層配線層３４０の内部には、例えば、電界効果トランジスタ３４５等からの信号を伝達する配線層（図示せず）が設けられてもよい。配線層は、最下層に設けられたビア（図示せず）によって、半導体基板３３０に設けられた電界効果トランジスタ３４５等と電気的に接続される。なお、配線層及びビアは、例えば、比較的低抵抗である銅（Ｃｕ）、アルミニウム（Ａｌ）又は（Ｗ）等の金属材料によって形成されてもよい。
【００９５】
絶縁層１５２は、例えば、ＳｉＯｘ又はＳｉＮｘ等の公知の絶縁材料によって形成され、多層配線層３４０と、半導体基板１３０との間に設けられる。絶縁層１５２は、多層配線層３４０と、半導体基板１３０とを電気的に絶縁する。
【００９６】
電極接合構造５５２は、絶縁層１５２及び多層配線層３４０の貼り合わせ面に露出させた電極同士を接合することで形成された電気的接続構造である。具体的には、電極接合構造５５２は、絶縁層１５２に形成された銅（Ｃｕ）からなる電極と、多層配線層３４０に形成された銅（Ｃｕ）からなる電極とを接触させ、熱処理によって両者を接合することで形成される。
【００９７】
このような３層積層構造の積層型半導体装置３１に対しても、ＰＩＮダイオード１００を耐圧素子として適用することができる。また、多層配線層３４０と、ＰＩＮダイオード１００又は多層配線層１４０との電気的接続を形成する構造は、上記の電極接合構造５５２に限定されず、コンタクトビア又はツインコンタクトビアなど多様な構造を用いることも可能である。
【００９８】
図４Ｂに示す積層型半導体装置３１では、ＰＩＮダイオード１００は、半導体基板１３０の内部に設けられる例を示したが、ＰＩＮダイオード１００は、半導体基板２３０又は半導体基板３３０の内部に設けられてもよいことは言うまでもない。
【００９９】
続いて、図４Ｃを参照して、積層型半導体装置のさらに他の例について説明する。
【０１００】
図４Ｃに示すように、積層型半導体装置３２は、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板２３０及び該半導体基板２３０の上に形成された多層配線層２４０からなる基板と、半導体基板３３０及び該半導体基板３３０の上に形成された多層配線層３４０からなる基板と、を備える。すなわち、積層型半導体装置３２は、３つの半導体基板を貼り合わせた半導体装置であり、例えば、裏面照射型固体撮像装置であってもよい。
【０１０１】
積層型半導体装置３２では、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板２３０及び該半導体基板２３０の上に形成された多層配線層２４０からなる基板とが、絶縁層１５１を介して互いの多層配線層１４０、２４０が対向するように貼り合わされている。一方、半導体基板１３０及び該半導体基板１３０の上に形成された多層配線層１４０からなる基板と、半導体基板３３０及び該半導体基板３３０の上に形成された多層配線層３４０からなる基板とが、絶縁層１５２を介して半導体基板１３０及び多層配線層３４０が対向するように貼り合わされている。
【０１０２】
図４Ｃに示す積層型半導体装置３２では、ＰＩＮダイオード１００は、ツインコンタクト５５１Ａ、５５１Ｂによって、多層配線層３４０に設けられた電界効果トランジスタ３４５、及び多層配線層１４０に設けられた配線層１４２と電気的に接続され得る。図４Ｃに示す積層型半導体装置３２において、図４Ａ及び図４Ｂに示す積層型半導体装置２１、３１にて説明した構成と同名及び同符号の構成は、実質的に図４Ａ及び図４Ｂに示す積層型半導体装置２１、３１にて説明したとおりであるため、ここでの説明は省略する。
【０１０３】
ツインコンタクト５５１Ａ、５５１Ｂは、半導体基板１３０の多層配線層１４０が設けられた面と対向する面に設けられ、ＰＩＮダイオード１００からの信号を取り出す。具体的には、ツインコンタクト５５１Ａは、ＰＩＮダイオード１００の第１導電型層又は第２導電型層のいずれかを露出させる開口と、配線層１４２を露出させる開口とを銅（Ｃｕ）などの金属材料等で埋め込み、埋め込んだ両者を接続することで形成される。また、ツインコンタクト５５１Ｂは、ツインコンタクト５５１Ａを露出させる開口と、電界効果トランジスタ３４５の端子を露出させる開口とを銅（Ｃｕ）などの金属材料等で埋め込み、埋め込んだ両者を接続することで形成される。
【０１０４】
このような３層積層構造の積層型半導体装置３２に対しても、ＰＩＮダイオード１００を耐圧素子として適用することができる。
【０１０５】
＜３．半導体装置の製造方法＞
次に、図５Ａ〜図７Ｅを参照して、図４Ａに示す積層型半導体装置２１の製造方法を説明する。
【０１０６】
（３．１．第１の製造方法）
図５Ａ〜図５Ｅを参照して、積層型半導体装置２１の第１の製造方法について説明する。図５Ａ〜図５Ｅは、積層型半導体装置２１の第１の製造方法の各工程を模式的に説明する縦断面図である。
【０１０７】
まず、図５Ａに示すように、半導体基板１３０の所定の領域に、分離層１２０及び素子分離層１２１を形成する。具体的には、シリコンなどで構成された半導体基板１３０の一主面の所定の領域をエッチングすることで、開口を形成する。その後、エッチングによって形成された開口を絶縁材料で埋め込み、平坦化することで分離層１２０及び素子分離層１２１を形成する。なお、分離層１２０は、素子分離層１２１が形成された深さと同等又はよりも深い領域まで形成される。
【０１０８】
次に、図５Ｂに示すように、半導体基板１３０の所定の領域に、第２導電型層１１５、及び電界効果トランジスタ１４５を形成した後、半導体基板１３０の上に層間絶縁膜１４３を形成する。具体的には、半導体基板１３０の分離層１２０にて囲まれた領域に、第２導電型不純物をイオン注入し、熱処理することで、第２導電型層１１５を形成する。また、半導体基板１３０の素子分離層１２１にて囲まれた領域に、公知の方法によって電界効果トランジスタ１４５を形成する。その後、半導体基板１３０の第２導電型層１１５、及び電界効果トランジスタ１４５が形成された一主面の上に、酸化シリコンなどを用いて層間絶縁膜１４３を形成する。なお、第２導電型層１１５を形成する際の熱処理は、他の構成に対する熱処理と同時に行われてもよい。
【０１０９】
続いて、図５Ｃに示すように、半導体基板１３０の上に多層配線層１４０が形成される。具体的には、層間絶縁膜１４３の成膜、配線層１４２の形成、及び層間絶縁膜１４３を貫通するビア１４１の形成を繰り返すことで、半導体基板１３０の上に多層配線層１４０を形成する。層間絶縁膜１４３、配線層１４２及びビア１４１を形成する材料は、上述した材料を用いることが可能である。
【０１１０】
次に、図５Ｄに示すように、上記工程にて多層配線層１４０が形成された半導体基板１３０と、同様の工程にて多層配線層２４０が形成された半導体基板２３０とを絶縁層１５１を介して貼り合わせる。具体的には、多層配線層１４０が形成された半導体基板１３０と、多層配線層２４０が形成された半導体基板２３０とを互いの多層配線層１４０、２４０が対向するように貼り合わせる。このとき、多層配線層１４０、２４０の貼り合わせ面に絶縁層１５１を設けることで、多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２とを電気的に絶縁する。多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２との電気的接続（図示せず）は、別途、公知の方法を用いることで形成することができる。
【０１１１】
その後、図５Ｅに示すように、分離層１２０が露出するまで半導体基板１３０を研磨することで、半導体基板１３０を薄肉化する。具体的には、ＣＭＰなどを用いて半導体基板１３０の多層配線層１４０が設けられた面と対向する面側を分離層１２０が露出するまで研磨することで、半導体基板１３０を数μｍ〜数十μｍ程度（例えば、２μｍ〜２０μｍ）の厚さに薄肉化する。
【０１１２】
次に、図５Ｆに示すように、半導体基板１３０の所定の領域に、第１導電型層１１１を形成する。具体的には、半導体基板１３０の分離層１２０にて囲まれた領域に、第１導電型不純物をイオン注入し、熱処理することで、第１導電型層１１１を形成する。第１導電型層１１１は、第２導電型層１１５と接触しない深さの領域に形成され、第１導電型層１１１及び第２導電型層１１５の間の領域が中間層１１３となる。これにより、第１導電型層１１１、中間層１１３及び第２導電型層１１５を積層した半導体装置１００、及び半導体装置１００を備える積層型半導体装置を形成することができる。
【０１１３】
（３．２．第２の製造方法）
図６Ａ〜図６Ｅを参照して、積層型半導体装置２１の第２の製造方法について説明する。図６Ａ〜図６Ｅは、積層型半導体装置２１の第２の製造方法の各工程を説明する縦断面図である。
【０１１４】
まず、図６Ａに示すように、半導体基板１３０の所定の領域に、分離層１２０及び素子分離層１２１を形成する。具体的には、シリコンなどで構成された半導体基板１３０の一主面の所定の領域をエッチングすることで、開口を形成する。その後、エッチングによって形成された開口を絶縁材料で埋め込み、平坦化することで分離層１２０及び素子分離層１２１を形成する。なお、分離層１２０は、素子分離層１２１が形成された深さと同等又はよりも深い領域まで形成される。
【０１１５】
次に、図６Ｂに示すように、半導体基板１３０の所定の領域に、第１導電型層１１１、第２導電型層１１５、及び電界効果トランジスタ１４５を形成した後、半導体基板１３０の上に層間絶縁膜１４３を形成する。具体的には、半導体基板１３０の分離層１２０にて囲まれた領域に、第１導電型不純物及び第２導電型不純物をそれぞれイオン注入し、熱処理することで、第１導電型層１１１及び第２導電型層１１５を形成する。第１導電型層１１１及び第２導電型層１１５が形成される深さは、イオン注入時の第１導電型不純物及び第２導電型不純物のエネルギーによって制御することが可能である。したがって、イオン注入の条件を制御することで、第１導電型層１１１、中間層１１３及び第２導電型層１１５の積層構造を形成することが可能である。また、半導体基板１３０の素子分離層１２１にて囲まれた領域に、公知の方法によって電界効果トランジスタ１４５を形成する。その後、半導体基板１３０の第２導電型層１１５、及び電界効果トランジスタ１４５が形成された一主面の上に酸化シリコンなどを用いて層間絶縁膜１４３を形成する。
【０１１６】
続いて、図６Ｃに示すように、半導体基板１３０の上に多層配線層１４０が形成される。具体的には、層間絶縁膜１４３の成膜、配線層１４２の形成、及び層間絶縁膜１４３を貫通するビア１４１の形成を繰り返すことで、半導体基板１３０の上に多層配線層１４０を形成する。層間絶縁膜１４３、配線層１４２及びビア１４１を形成する材料は、上述した材料を用いることが可能である。
【０１１７】
次に、図６Ｄに示すように、上記工程にて多層配線層１４０が形成された半導体基板１３０と、同様の工程にて多層配線層２４０が形成された半導体基板２３０とを絶縁層１５１を介して貼り合わせる。具体的には、多層配線層１４０が形成された半導体基板１３０と、多層配線層２４０が形成された半導体基板２３０とを互いの多層配線層１４０、２４０が対向するように貼り合わせる。このとき、多層配線層１４０、２４０の貼り合わせ面に絶縁層１５１を設けることで、多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２とを電気的に絶縁する。多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２との電気的接続（図示せず）は、別途、公知の方法を用いることで形成することができる。
【０１１８】
その後、図６Ｅに示すように、第１導電型層１１１が露出するまで半導体基板１３０を研磨することで、半導体基板１３０を薄肉化する。具体的には、ＣＭＰなどを用いて、半導体基板１３０の多層配線層１４０が設けられた面と対向する面側を第１導電型層１１１が露出するまで研磨することで、半導体基板１３０を数μｍ〜数十μｍ程度（例えば、２μｍ〜２０μｍ）の厚さに薄肉化する。これにより、第１導電型層１１１、中間層１１３及び第２導電型層１１５を積層した半導体装置１００、及び半導体装置１００を備える積層型半導体装置を形成することができる。
【０１１９】
（３．３．第３の製造方法）
図７Ａ〜図７Ｅを参照して、積層型半導体装置２１の第３の製造方法について説明する。図７Ａ〜図７Ｅは、積層型半導体装置２１の第３の製造方法の各工程を説明する模式的な縦断面図である。
【０１２０】
まず、図７Ａに示すように、半導体基板１３０の所定の領域に、一部が拡散層１２３となった分離層１２０と、素子分離層１２１とを形成する。具体的には、シリコンなどで構成された半導体基板１３０の一主面の所定の領域をエッチングすることで、開口を形成する。分離層１２０が形成される開口では、まず、無機絶縁物に第１導電型不純物を添加した材料で開口の一部を埋め込むことで拡散層１２３を形成した後、絶縁材料で開口の残部を埋め込み、平坦化することで分離層１２０を形成する。一方、素子分離層１２１が形成される開口では、絶縁材料で開口を埋め込み、平坦化することで素子分離層１２１を形成する。
【０１２１】
次に、図７Ｂに示すように、半導体基板１３０の所定の領域に、第２導電型不純物を導入した後、熱処理を行うことで、第１導電型層１１１及び第２導電型層１１５を形成する。その後、半導体基板１３０の所定の領域に電界効果トランジスタ１４５を形成した後、半導体基板１３０の上に層間絶縁膜１４３を形成する。具体的には、半導体基板１３０の分離層１２０に囲まれた領域に、第２導電型不純物を導入した後、熱処理を行うことで、導入された第２導電型不純物が活性化し、第２導電型層１１５が形成される。また、熱処理によって、拡散層１２３に含まれる第１導電型不純物が固相拡散し、第１導電型層１１１が形成される。これにより、第１導電型層１１１、中間層１１３及び第２導電型層１１５の積層構造を形成することが可能である。また、半導体基板１３０の素子分離層１２１にて囲まれた領域に、公知の方法によって電界効果トランジスタ１４５を形成する。その後、半導体基板１３０の第２導電型層１１５、及び電界効果トランジスタ１４５が形成された一主面の上に酸化シリコンなどを用いて層間絶縁膜１４３を形成する。
【０１２２】
続いて、図７Ｃに示すように、半導体基板１３０の上に多層配線層１４０が形成される。具体的には、層間絶縁膜１４３の成膜、配線層１４２の形成、及び層間絶縁膜１４３を貫通するビア１４１の形成を繰り返すことで、半導体基板１３０の上に多層配線層１４０を形成する。層間絶縁膜１４３、配線層１４２及びビア１４１を形成する材料は、上述した材料を用いることが可能である。
【０１２３】
次に、図７Ｄに示すように、上記工程にて多層配線層１４０が形成された半導体基板１３０と、同様の工程にて多層配線層２４０が形成された半導体基板２３０とを絶縁層１５１を介して貼り合わせる。具体的には、多層配線層１４０が形成された半導体基板１３０と、多層配線層２４０が形成された半導体基板２３０とを互いの多層配線層１４０、２４０が対向するように貼り合わせる。このとき、多層配線層１４０、２４０の貼り合わせ面に絶縁層１５１を設けることで、多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２とを電気的に絶縁する。多層配線層１４０内の配線層１４２と、多層配線層２４０内の配線層２４２との電気的接続（図示せず）は、別途、公知の方法を用いることで形成することができる。
【０１２４】
その後、図７Ｅに示すように、分離層１２０が露出するまで半導体基板１３０を研磨することで、半導体基板１３０を薄肉化する。具体的には、ＣＭＰなどを用いて、半導体基板１３０の多層配線層１４０が設けられた面と対向する面側を分離層１２０が露出するまで研磨することで、半導体基板１３０を数μｍ〜数十μｍ程度（例えば、２μｍ〜２０μｍ）の厚さに薄肉化する。これにより、第１導電型層１１１、中間層１１３及び第２導電型層１１５を積層した半導体装置１００、及び半導体装置１００を備える積層型半導体装置を形成することができる。
【０１２５】
＜４．電子機器＞
続いて、本開示の一実施形態に係る電子機器について説明する。本開示の一実施形態に係る電子機器は、上述した半導体装置１００を含む回路が搭載された種々の電子機器である。図８Ａ〜図８Ｃを参照して、本実施形態に係る電子機器の例について説明する。図８Ａ〜図８Ｃは、本実施形態に係る電子機器の一例を示す外観図である。
【０１２６】
例えば、本実施形態に係る電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図８Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内には、本開示の一実施形態に係る半導体装置１００が設けられてもよい。
【０１２７】
例えば、本実施形態に係る電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図８Ｂ及び図８Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）９１９と、を備える。なお、図８Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図８Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内には、本開示の一実施形態に係る半導体装置１００が設けられてもよい。
【０１２８】
なお、本実施形態に係る電子機器は、上記例示に限定されない。本実施形態に係る電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
【０１２９】
特に、本開示の一実施形態に係る半導体装置１００は、より高電圧に耐える耐圧素子として機能する。したがって、本開示の一実施形態に係る半導体装置１００は、内部回路にてより高圧の電源が使用される車載分野又はＩｏＴ分野の電子機器に対して、より好適に用いることができる。
【０１３０】
＜５．まとめ＞
以上にて説明したように、本開示の一実施形態に係る半導体装置１００によれば、積層方向に第１導電型層１１１、中間層１１３及び第２導電型層１１５を含むＰＩＮ構造を形成することができる。したがって、本実施形態に係る半導体装置１００は、平面方向にＰＩＮ構造を形成した場合と比較して、平面方向の占有面積をより縮小することができる。よって、本実施形態に係る半導体装置１００は、より効率的な占有面積で、より高電圧に耐える耐圧素子を提供することが可能である。
【０１３１】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１３２】
例えば、上記実施形態では、本実施形態に係る半導体装置１００は、固体撮像装置に適用される例を示したが、本技術はかかる例に限定されない。本実施形態に係る半導体装置１００は、論理回路、メモリ装置、又は各種センサ装置などに適用されてもよい。
【０１３３】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１３４】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
第１導電型不純物が導入された第１導電型層と、
前記第１導電型不純物と極性が異なる第２導電型不純物が導入された第２導電型層と、
前記第１導電型層及び前記第２導電型層に挟持され、前記第１導電型不純物又は前記第２導電型不純物を含まない、又は前記第１導電型不純物又は前記第２導電型不純物の濃度が前記第１導電型層及び第２導電型層よりも低い中間層と、
を備え、
前記第１導電型層、前記中間層及び前記第２導電型層は、半導体基板の内部に前記半導体基板の厚み方向に積層されて設けられる、半導体装置。
（２）
前記第１導電型層、前記中間層及び前記第２導電型層と、前記半導体基板との間には、互いを離隔する分離層がさらに設けられる、前記（１）に記載の半導体装置。
（３）
前記半導体基板の厚み方向における前記分離層の断面形状は、テーパが掛かった形状である、前記（２）に記載の半導体装置。
（４）
前記第１導電型層、前記中間層及び前記第２導電型層の積層体は、前記半導体基板を厚み方向に貫通して設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記第１導電型層及び前記第２導電型層は、前記半導体基板の互いに対向する両主面にてそれぞれ露出している、前記（４）に記載の半導体装置。
（６）
前記第１導電型層又は前記第２導電型層の少なくともいずれかは、前記半導体基板に設けられた開口によって露出される、前記（４）に記載の半導体装置。
（７）
前記中間層は、前記第１導電型層及び第２導電型層の前記第１導電型不純物又は前記第２導電型不純物の濃度よりも低い濃度にて、前記第１導電型不純物又は前記第２導電型不純物を含む、前記（１）〜（６）のいずれか一項に記載の半導体装置。
（８）
前記第１導電型層又は前記第２導電型層は、前記半導体基板のいずれかの主面に形成された多層配線層に設けられたビアと電気的に接続される、前記（１）〜（７）のいずれか一項に記載の半導体装置。
（９）
半導体基板の内部に設けられた半導体装置を含み、
前記半導体装置は、
第１導電型不純物が導入された第１導電型層と、
前記第１導電型不純物と極性が異なる第２導電型不純物が導入された第２導電型層と、
前記第１導電型層及び前記第２導電型層に挟持され、前記第１導電型不純物又は前記第２導電型不純物を含まない、又は前記第１導電型不純物又は前記第２導電型不純物の濃度が前記第１導電型層及び第２導電型層よりも低い中間層と、
を備え、
前記第１導電型層、前記中間層及び前記第２導電型層は、前記半導体基板の厚み方向に積層されて設けられる、電子機器。
【符号の説明】
【０１３５】
１１、１２、１３    単層型半導体装置
２１、３１、３２    積層型半導体装置
１００    半導体装置
１１１    第１導電型層
１１３    中間層
１１５    第２導電型層
１２０    分離層
１２１、２２１    素子分離層
１３０、２３０、３３０    半導体基板
１４０、２４０、３４０    多層配線層
１４１、２４１    ビア
１４２、２４２    配線層
１４３、２４３    層間絶縁膜
１４５、２４５、３４５    電界効果トランジスタ
５１０    絶縁層
５２０    マイクロレンズ
５３１    開口
５３３    パッド
５５１、５５１Ａ、５５１Ｂ    ツインコンタクト
５５２    電極接合構造
【図１】
2019046864.tif 000003
【図２】
2019046864.tif 000004
【図３Ａ】
2019046864.tif 000005
【図３Ｂ】
2019046864.tif 000006
【図３Ｃ】
2019046864.tif 000007
【図４Ａ】
2019046864.tif 000008
【図４Ｂ】
2019046864.tif 000009
【図４Ｃ】
2019046864.tif 000010
【図５Ａ】
2019046864.tif 000011
【図５Ｂ】
2019046864.tif 000012
【図５Ｃ】
2019046864.tif 000013
【図５Ｄ】
2019046864.tif 000014
【図５Ｅ】
2019046864.tif 000015
【図５Ｆ】
2019046864.tif 000016
【図６Ａ】
2019046864.tif 000017
【図６Ｂ】
2019046864.tif 000018
【図６Ｃ】
2019046864.tif 000019
【図６Ｄ】
2019046864.tif 000020
【図６Ｅ】
2019046864.tif 000021
【図７Ａ】
2019046864.tif 000022
【図７Ｂ】
2019046864.tif 000023
【図７Ｃ】
2019046864.tif 000024
【図７Ｄ】
2019046864.tif 000025
【図７Ｅ】
2019046864.tif 000026
【図８Ａ】
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【図８Ｂ】
2019046864.tif 000028
【図８Ｃ】
2019046864.tif 000029