(57)【要約】【課題】シリアルフラッシュメモリをアクセス中にリセットが掛けられてもＣＰＵが正常に再起動することができるようにする。【解決手段】ＣＰＵ１１に、ＣＰＵ１１、シリアルフラッシュメモリ１２間のデータ入出力信号１５が入力されるＧＰＩＯ（１）と、リセット信号１６とは分離されたその他リセット信号１８が入力されるＧＰＩＯ（２）を設け、ＣＰＵ１１からシリアルフラッシュメモリ１２へのアクセス終了後に、リセット信号１７を出力する機能を有し、シリアルフラッシュメモリ１２は、リセット信号１７によってリセットモードにされ、ＧＰＩＯ（１）へ入力する前記信号１５を、リセットモード状態を示す信号とし、ＣＰＵ１１は、ＧＰＩＯ（１）への前記信号１５が、リセットモード状態を示すか、又はリセットモードが解除されたことを示すかを確認して認識し、リセットモード解除認識時にリブート処理を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
拡張アドレスレジスタを有し、ＣＰＵによりデータの読み出し、書き込みが行われるシリアルフラッシュメモリのリセット制御装置であって、
前記ＣＰＵには、ＣＰＵとシリアルフラッシュメモリ間で送受信されるデータ信号が入力される第１の入出力ポートと、電源起動用の第１のリセット信号および該第１のリセット信号とは分離されたＣＰＵ用の第２のリセット信号が入力される第２の入出力ポートとが設けられ、
前記ＣＰＵは、
ＣＰＵがシリアルフラッシュメモリにアクセスしている期間中に、前記第２のリセット信号が前記第２の入出力ポートに入力されたとき、ＣＰＵからシリアルフラッシュメモリへのアクセス終了後に、シリアルフラッシュメモリ用の第３のリセット信号をシリアルフラッシュメモリに対して出力する機能と、
前記シリアルフラッシュメモリからＣＰＵの第１の入出力ポートへ送信されるデータ信号が、シリアルフラッシュメモリのリセットモード状態を示す信号か、又はリセットモードが解除されたことを示す信号かを監視して認識する監視機能と、
前記監視機能が前記リセットモード解除を認識したとき、再起動処理を行う機能と、を備え、
前記シリアルフラッシュメモリは、前記第３のリセット信号の入力によりリセットモードにされ、シリアルフラッシュメモリからＣＰＵの第１の入出力ポートへの送信データ信号を、リセットモード状態を示す信号とする機能を備えている
ことを特徴とするシリアルフラッシュメモリのリセット制御装置。
【請求項２】
前記ＣＰＵの監視機能は、ＣＰＵからシリアルフラッシュメモリへダミーサイクルを発行して実施されることを特徴とする請求項１に記載のシリアルフラッシュメモリのリセット制御装置。
【請求項３】
前記第３のリセット信号は、シリアルフラッシュメモリの電源を一度ＯＦＦした後再度ＯＮにして電源リセットサイクルを起こす電源制御信号であることを特徴とする請求項１又は２に記載のシリアルフラッシュメモリのリセット制御装置。
【請求項４】
前記電源制御信号又は前記第１のリセット信号の少なくともいずれか一方の信号によって、前記シリアルフラッシュメモリの電源リセットサイクルを起こさせるように構成したことを特徴とする請求項３に記載のシリアルフラッシュメモリのリセット制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルフラッシュメモリを搭載する装置におけるリセット制御方式に関する。
【背景技術】
【０００２】
現在、携帯電話、モバイル端末、ルータと言った装置に於いて、装置を動作させるのに必要なプログラムのデータは、大容量である必要があるためフラッシュメモリに格納されていて、ＣＰＵのメインのバスに接続されている。従来のフラッシュメモリは、所謂パラレル型のものが多かったが、その特徴として、アドレス、データに多くの信号線数を必要とするため、ピン数が多くなっていた。また、その動作スピードも遅いものであった。
【０００３】
最近は、その問題を改善するためにシリアルフラッシュメモリが開発されている。ただし開発当初は容量が小さいため、高性能ＣＰＵのメモリとしては使われなかった。その改善策として、アドレスを拡張して容量を増やす方法が取られた。
【０００４】
従来の３バイトアドレスを拡張し、４番目以上のバイトをシリアルフラッシュメモリ内の拡張アドレスレジスタに保管する必要がある。しかし、この拡張アドレスレジスタは、電源リセットサイクルと外部リセット信号によるリセットでしかクリアされないという問題がある。
【０００５】
尚、拡張アドレスレジスタのリセット要件は、例えば非特許文献１に記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】「ＡＲ♯５７７４４：Ｚｙｎｑ−７０００  ＳｏＣのデザインアドバイザリ−１６ＭＢより大型のフラッシュを使用する場合のＺｙｎｑおよびＱＳＰＩのリセット要件」、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｊａｐａｎ．ｘｉｌｉｎｘ．ｃｏｍ／ｓｕｐｐｏｒｔ／ａｎｓｗｅｒｓ／５７７４４．ｈｔｍｌ＞[平成２９年６月１３日検索]
【発明の概要】
【発明が解決しようとする課題】
【０００７】
シリアルフラッシュメモリを搭載する装置において、例えば、装置で何らかの異常があり、ＣＰＵを再起動させた場合、拡張アドレスレジスタはクリアされないので、本来再起動した場合のアドレス‘０’ではなく、拡張アドレス＋‘０’となるため、正常に起動出来なくなる。
【０００８】
さらに、拡張アドレスをクリアする方法である、電源リセットサイクル、外部リセット信号によりリセットした場合であっても、シリアルフラッシュメモリは一旦リセットモードという状態になり、ある一定期間アクセス出来なくなるため、ＣＰＵからアクセスするまでに何らかのウエイトを持たせる必要がある。
【０００９】
従来のＣＰＵとシリアルフラッシュメモリのリセット信号の構成図を図４に示す。図４において、ＣＰＵ１１は専用Ｉ／Ｆ（インターフェース）１１ａを内蔵し、シリアルフラッシュメモリ１２に対してセレクト信号１３（ＳＥＬ）、クロック信号１４（ＣＬＫ）を送信する。また、専用Ｉ／Ｆ１１ａとシリアルフラッシュメモリ１２の間でデータ入出力信号１５（Ｄ）の授受が行われる。
【００１０】
ＣＰＵ１１およびシリアルフラッシュメモリ１２には、例えばリセットスイッチによる外部からのリセット信号１６が入力される。シリアルフラッシュメモリ１２には、内部に、従来の３バイトアドレスを拡張した拡張アドレスレジスタを備えており、例えばＱＳＰＩ（Ｑｕａｄ  Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）を使ったシリアルフラッシュメモリで構成されている。
【００１１】
上記構成により、ＣＰＵ１１から、拡張アドレスレジスタを有したシリアルフラッシュメモリ１２に対して、データの読み出し、書き込みが行われる。
【００１２】
図４の回路では、ＣＰＵ１１がシリアルフラッシュメモリ１２をアクセスしている最中に、リセットスイッチなどでリセットをかける（リセット信号１６を入力する）と、ＣＰＵ１１はリセットが掛かり再起動するが、シリアルフラッシュメモリ１２はリセットモードになるため、ＣＰＵ１１がリセット解除後にシリアルフラッシュメモリ１２のデータを直ちに読みに行っても、シリアルフラッシュメモリ１２から正しいデータを読み出すことができない。このため装置としては停止してしまう。
【００１３】
本発明は、上記課題を解決するものであり、その目的は、シリアルフラッシュメモリをアクセス中にリセットが掛けられてもＣＰＵが正常に再起動することができるシリアルフラッシュメモリのリセット制御装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するための請求項１に記載のシリアルフラッシュメモリのリセット制御装置は、拡張アドレスレジスタを有し、ＣＰＵによりデータの読み出し、書き込みが行われるシリアルフラッシュメモリのリセット制御装置であって、
前記ＣＰＵには、ＣＰＵとシリアルフラッシュメモリ間で送受信されるデータ信号が入力される第１の入出力ポートと、電源起動用の第１のリセット信号および該第１のリセット信号とは分離されたＣＰＵ用の第２のリセット信号が入力される第２の入出力ポートとが設けられ、
前記ＣＰＵは、
ＣＰＵがシリアルフラッシュメモリにアクセスしている期間中に、前記第２のリセット信号が前記第２の入出力ポートに入力されたとき、ＣＰＵからシリアルフラッシュメモリへのアクセス終了後に、シリアルフラッシュメモリ用の第３のリセット信号をシリアルフラッシュメモリに対して出力する機能と、
前記シリアルフラッシュメモリからＣＰＵの第１の入出力ポートへ送信されるデータ信号が、シリアルフラッシュメモリのリセットモード状態を示す信号か、又はリセットモードが解除されたことを示す信号かを監視して認識する監視機能と、
前記監視機能が前記リセットモード解除を認識したとき、再起動処理を行う機能と、を備え、
前記シリアルフラッシュメモリは、前記第３のリセット信号の入力によりリセットモードにされ、シリアルフラッシュメモリからＣＰＵの第１の入出力ポートへの送信データ信号を、リセットモード状態を示す信号とする機能を備えている
ことを特徴とする。
【００１５】
また、請求項２に記載のシリアルフラッシュメモリのリセット制御装置は、請求項１において、前記ＣＰＵの監視機能は、ＣＰＵからシリアルフラッシュメモリへダミーサイクルを発行して実施されることを特徴とする。
【００１６】
また、請求項３に記載のシリアルフラッシュメモリのリセット制御装置は、請求項１又は２において、前記第３のリセット信号は、シリアルフラッシュメモリの電源を一度ＯＦＦした後再度ＯＮにして電源リセットサイクルを起こす電源制御信号であることを特徴とする。
【００１７】
上記構成によれば、シリアルフラッシュメモリは、ＣＰＵがシリアルフラッシュメモリをアクセスしている最中の外部からのリセット信号ではなく、前記アクセス終了後にＣＰＵから出力される、シリアルフラッシュメモリ用の第３のリセット信号によってリセットされる。
【００１８】
そして第１の入出力ポートに入力されるデータ信号に基づいて、シリアルフラッシュメモリのリセットモード状態を監視しているため、リセットモード解除後にＣＰＵを再起動することができる。
【００１９】
このため、シリアルフラッシュメモリをアクセス中にリセットスイッチが押されても（第２のリセット信号が入力されても）、ＣＰＵは正常に再起動することができ、シリアルフラッシュメモリからＣＰＵがデータを正常に読み込めずに停止してしまうことが防止される。また、書き込み処理が中断されることは防止される。
【００２０】
また、請求項４に記載のシリアルフラッシュメモリのリセット制御装置は、請求項３において、
前記電源制御信号又は前記第１のリセット信号の少なくともいずれか一方の信号によって、前記シリアルフラッシュメモリの電源リセットサイクルを起こさせるように構成したことを特徴とする。
【００２１】
上記構成によれば、ＣＰＵに電源起動用の第１のリセット信号が入力された場合（電源起動によるリセットが発生した場合）も、シリアルフラッシュメモリの電源リセットサイクルを起こさせることができ、ＣＰＵとシリアルフラッシュメモリのリセットを同期化することができる。
【発明の効果】
【００２２】
（１）請求項１〜４に記載の発明によれば、シリアルフラッシュメモリをアクセス中にリセットスイッチが押されても（第２のリセット信号が入力されても）、ＣＰＵは正常に再起動することができ、シリアルフラッシュメモリからＣＰＵがデータを正常に読み込めずに停止してしまうことが防止される。また、書き込み処理が中断されることは防止される。
（２）請求項４に記載の発明によれば、ＣＰＵに電源起動用の第１のリセット信号が入力された場合に、ＣＰＵとシリアルフラッシュメモリのリセットを同期化することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１による回路構成図。
【図２】本発明の実施例１による動作のフローチャート。
【図３】本発明の実施例２による回路構成図。
【図４】本発明の実施例３による回路構成図。
【図５】従来の回路構成図。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。
【００２５】
本実施形態例における従来回路との変更点は、拡張アドレスレジスタを有し、ＣＰＵによりデータの読み出し、書き込みが行われるシリアルフラッシュメモリのリセット制御装置において、まずリセットはＣＰＵへのリセットと分離したシリアルフラッシュメモリリセット用のものを設けている。ＣＰＵのリセットに関しても、電源起動のものと、その他スイッチによるものとを分離している。
【００２６】
さらに、シリアルフラッシュメモリがリセットモードから復帰したかどうかを確認するために、データ入出力信号をＣＰＵのＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、ゼネラル・パーパス・Ｉ／Ｏ（汎用Ｉ／Ｏポート））で監視するように構成した。シリアルフラッシュメモリとしては、ＱＳＰＩを使ったシリアルフラッシュメモリを本発明に適用することができる。
【実施例１】
【００２７】
図１は本実施例１による回路構成を示し、図５と同一部分は同一符号をもって示している。ＣＰＵ１１には、専用Ｉ／Ｆ１１ａとシリアルフラッシュメモリ１２の間で送受信されるデータ入出力信号１５（Ｄ）が入力されるＧＰＩＯ（１）（第１の入出力ポート）が設けられている。
【００２８】
さらにＣＰＵ１１には、電源起動用のリセット信号１６（第１のリセット信号）と、リセット信号１６とは分離された、その他スイッチによるその他リセット信号１８（第２のリセット信号）とを各々入力して読み取るＧＰＩＯ（２）（第２の入出力ポート）が設けられている。
【００２９】
ＣＰＵ１１は、ＣＰＵ１１がシリアルフラッシュメモリ１２にアクセスしている期間中に、その他リセット信号１８がＧＰＩＯ（２）に入力されたとき、ＣＰＵ１１からシリアルフラッシュメモリ１２へのアクセス終了後に、リセット信号１７（Ｒ）（シリアルフラッシュメモリ用の第３のリセット信号）をシリアルフラッシュメモリ１２に対して出力する機能を有している。
【００３０】
シリアルフラッシュメモリ１２は、ＣＰＵ１１からのリセット信号１７（Ｒ）によりリセットモードにされ、そのときシリアルフラッシュメモリ１２からＣＰＵ１１への送信データ信号（データ入出力信号１５（Ｄ））を、リセットモード状態を示す信号（例えばハイインピーダンス‘１’）とする機能を有している。
【００３１】
またＣＰＵ１１は、ＧＰＩＯ（１）に入力されるデータ入出力信号１５（Ｄ）が、シリアルフラッシュメモリのリセットモード状態を示す信号（例えば‘１’）か、又はリセット状態が解除されたことを示す信号（例えば‘０’）かを監視して認識する監視機能を有している。
【００３２】
またＣＰＵ１１は、前記監視機能が、前記リセットモード解除を認識したとき、自身の再起動処理を行う機能を有している。その他の部分は図５と同様に構成されている。
【００３３】
次に本実施例１の動作を図２とともに説明する。図２は図１のＣＰＵ１１が行う処理フローを示している。ステップＳ１０１では、ＧＰＩＯ（２）に入力されるその他リセット信号１８を読み取り、リセットスイッチなどでリセットが掛けられたときのリセット信号‘０’であるか否かを判定する。
【００３４】
ステップＳ１０１において、その他リセット信号１８が‘０’であると判定されたら、リセット処理に移行するが、ＣＰＵ１１からシリアルフラッシュメモリ１２（ＱＳＰＩ）へアクセスが行われている場合には、そのアクセスが終了するまでステップＳ１０２で待ち、終了したらステップＳ１０３においてシリアルフラッシュメモリ１２へのリセット信号１７（Ｒ）を有効にして、リセットを掛ける。
【００３５】
これによってシリアルフラッシュメモリ１２がリセットモードに入り、シリアルフラッシュメモリ１２はデータ入出力信号１５（Ｄ）をハイインピーダンス（‘１’）にする。
【００３６】
次にステップＳ１０４では、ＧＰＩＯ（１）で監視されるデータ入出力信号１５（Ｄ）が‘０’（すなわちリセットモードが解除されたことを示す信号）か否かを判定する。
【００３７】
データは通常抵抗でプルアップされているので、リセット期間中はＧＰＩＯ（１）において少なくとも全て‘１’が読める。ＣＰＵ１１はシリアルフラッシュメモリ１２にダミーサイクルを発行してデータ（データ入出力信号１５（Ｄ））を監視し、‘０’が読み出せた時にリセットモードが解除されたと認識し、ステップＳ１０５においてＣＰＵ１１はリブートする。
【００３８】
以上のように、シリアルフラッシュメモリ１２は、ＣＰＵ１１がシリアルフラッシュメモリ１２をアクセスしている最中の外部からのリセット信号ではなく、前記アクセス終了後にＣＰＵ１１から出力されるリセット信号１７（Ｒ）によってリセットされる。そしてＧＰＩＯ（１）に入力されるデータ入出力信号１５（Ｄ）に基づいてシリアルフラッシュメモリ１２のリセットモード状態を監視しているので、シリアルフラッシュメモリ１２のリセットモード解除後にＣＰＵ１１が正常に再起動される。
【００３９】
このため、シリアルフラッシュメモリ１２をアクセス中にリセットスイッチが押されても（その他リセット信号１８が入力されても）、ＣＰＵ１１は正常に再起動することができ、シリアルフラッシュメモリ１２からＣＰＵ１１がデータを正常に読み込めずに停止してしまうことが防止される。また、書き込み処理が中断されることは防止される。
【実施例２】
【００４０】
本実施例２では、シリアルフラッシュメモリのリセットを掛ける場合、外部リセット信号を使用せず、シリアルフラッシュメモリの電源リセットサイクルを使用するように構成した。すなわち、実施例１の、ＣＰＵ１１からシリアルフラッシュメモリ１２に出力するリセット信号１７（Ｒ）に代えて、シリアルフラッシュメモリ１２の電源を一度ＯＦＦした後再度ＯＮにして、シリアルフラッシュメモリ１２の電源リセットサイクルを起こす電源制御信号２７を、図３のようにＣＰＵ１１内のＧＰＩＯ（３）に設けた。
【００４１】
図３において、３１は、ＧＰＩＯ（３）の電源制御信号２７によりオン、オフ制御されるトランジスタであり、電源制御信号２７がＯＦＦのときは電源３０の電圧をシリアルフラッシュメモリ１２の電源ピンに供給せず、電源制御信号２７がＯＮのときは電源３０の電圧をシリアルフラッシュメモリ１２の電源ピンに供給するように構成している。その他の部分は図１と同様に構成されている。
【００４２】
図３の回路の動作は図２のフローチャートと同様となるが、図２のステップＳ１０３の処理を、後述するステップＳ２０３の処理に置き換えた動作となる。
【００４３】
すなわち、ステップＳ１０１では、ＧＰＩＯ（２）に入力されるその他リセット信号１８を読み取り、リセットスイッチなどでリセットが掛けられたときのリセット信号‘０’であるか否かを判定する。
【００４４】
ステップＳ１０１において、その他リセット信号１８が‘０’であると判定されたら、リセット処理に移行するが、ＣＰＵ１１からシリアルフラッシュメモリ１２（ＱＳＰＩ）へアクセスが行われている場合には、そのアクセスが終了するまでステップＳ１０２で待ち、終了したらステップＳ２０３において、ＧＰＩＯ（３）の電源制御信号２７をＯＦＦにして一度シリアルフラッシュメモリ１２の電源を切り、再度ＯＮにしてシリアルフラッシュメモリ１２の電源リセットサイクルを起こす。
【００４５】
これによってシリアルフラッシュメモリ１２は電源リセットサイクルに入り、データ入出力信号１５（Ｄ）をハイインピーダンス（‘１’）にする。
【００４６】
次にステップＳ１０４では、ＧＰＩＯ（１）で監視されるデータ入出力信号１５（Ｄ）が‘０’（すなわち電源リセットサイクルが解除されたことを示す信号）か否かを判定する。
【００４７】
データは通常抵抗でプルアップされているので、リセット期間中はＧＰＩＯ（１）において少なくとも全て‘１’が読める。ＣＰＵ１１はシリアルフラッシュメモリ１２にダミーサイクルを発行してデータ（データ入出力信号１５（Ｄ））を監視し、‘０’が読み出せた時に電源リセットサイクルが解除されたと認識し、ステップＳ１０５においてＣＰＵ１１はリブートする。
【００４８】
本実施例２も、実施例１と同様に、シリアルフラッシュメモリ１２をアクセス中にリセットスイッチが押されても（その他リセット信号１８が入力されても）、ＣＰＵ１１は正常に再起動することができ、シリアルフラッシュメモリ１２からＣＰＵ１１がデータを正常に読み込めずに停止してしまうことが防止される。また、書き込み処理が中断されることは防止される。
【実施例３】
【００４９】
前記実施例２では、ＣＰＵ１１のＧＰＩＯ（３）から出力される電源制御信号２７によりシリアルフラッシュメモリ１２の電源リセットサイクルを起こさせていたが、本実施例３では、電源起動用のリセット信号１６（第１のリセット信号）が入力された場合（電源起動によるリセットが発生した場合）も、シリアルフラッシュメモリ１２の電源リセットサイクルを起こさせるように構成した。
【００５０】
図４は本実施例３によるリセット制御装置の回路構成を示し、図３と同一部分は同一符号をもって示している。図４において図３と異なる点は、ＣＰＵ１１のＧＰＩＯ（３）から出力される電源制御信号２７とリセット信号１６の論理和をとるＯＲ回路２８を設け、ＯＲ回路２８の出力信号をトランジスタ３１のベースに印加した点にあり、その他の部分は図３と同一に構成されている。
【００５１】
ＯＲ回路２８は、電源制御信号２７の出力が‘０’（ローレベル）、リセット信号１６の出力が‘０’（ローレベル）またはその両方共が‘０’（ローレベル）のとき‘０’（ローレベル）を出力し、それ以外のときは、‘１’（ハイレベル）を出力するものとする。
【００５２】
上記のように構成された装置において、その他リセット信号１８が入力されておらず電源制御信号２７が出力されていない状態であるときに、例えばリセットスイッチなどによって、外部からＣＰＵ１１にリセット信号１６（リセット信号‘０’）が入力されると（電源起動によるリセットが発生すると）、ＣＰＵ１１はリセット処理に移行する。
【００５３】
また、それと同時にＯＲ回路２８の出力が‘０’（ローレベル）となるため、トランジスタ３１がオフ制御されてシリアルフラッシュメモリ１２は電源リセットサイクルが起動する。この電源リセットサイクルは電源を落とすという強制的なリセットであるため、シリアルフラッシュメモリ１２のチップ内部は完全に初期化される。
【００５４】
このように、電源起動によるリセットが発生した場合ＣＰＵ１１とシリアルフラッシュメモリ１２のリセットを同期化することができる。そして、リセット信号１６が解除されると、ＣＰＵ１１およびシリアルフラッシュメモリ１２は共に再起動されるため、システムとして再起動される。
【００５５】
尚、上記のように電源起動によるリセットが発生した場合は、ＧＰＩＯ（１）に入力される、シリアルフラッシュメモリ１２がリセットモードから復帰したか否かを確認するためのデータ入出力信号（Ｄ）は使用しない（図２のステップＳ１０４の判定処理は行わない）。
【００５６】
また、リセット信号１６が入力されておらず、リセットスイッチなどで外部からＣＰＵ１１にその他リセット信号１８（リセット信号‘０’）が入力された場合は、前記実施例２で述べたステップＳ１０１、Ｓ１０２、Ｓ２０３の処理がなされて、電源制御信号２７によりシリアルフラッシュメモリ１２の電源リセットサイクルが起こされ、その後は実施例２で述べたステップＳ１０４、Ｓ１０５と同様の処理が行われる。
【００５７】
このように、その他リセット信号１８がＣＰＵ１１に入力された場合と、電源起動によるリセットが発生した（リセット信号１６が入力された）場合のいずれの状態であってもシリアルフラッシュメモリ１２の電源リセットサイクルを起こさせることができる。
【００５８】
本実施例３によれば、シリアルフラッシュメモリ１２をアクセス中にリセットスイッチが押されても（リセット信号１６又はその他リセット信号１８が入力されても）、ＣＰＵ１１は正常に再起動することができ、シリアルフラッシュメモリ１２からＣＰＵ１１がデータを正常に読み込めずに停止してしまうことが防止される。また、書き込み処理が中断されることは防止される。
【００５９】
また、電源起動によるリセットが発生した場合（リセット信号１６が入力された場合）ＣＰＵ１１とシリアルフラッシュメモリ１２はリセット処理を同期して行うことができる。
【符号の説明】
【００６０】
１１…ＣＰＵ
１１ａ…専用Ｉ／Ｆ
１２…シリアルフラッシュメモリ
１３…セレクト信号（ＳＥＬ）
１４…クロック信号（ＣＬＫ）
１５…データ入出力信号（Ｄ）
１６…リセット信号（第１のリセット信号）
１７…リセット信号（Ｒ）（第３のリセット信号）
１８…その他リセット信号（第２のリセット信号）
２７…電源制御信号
２８…ＯＲ回路
３０…電源
３１…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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