(57)【要約】【課題】絶縁性能を維持、向上させた半導体基板を提供できるようにする。【解決手段】半導体基板を貫通する貫通孔と、貫通孔の中心に電極と、電極の周りに空間とを備える。貫通孔は、半導体基板上に形成された絶縁膜も貫通している。電極の周りにバリアメタルをさらに備える。半導体基板と空間に絶縁膜をさらに備える。多層構造の半導体装置であり、電極は、異なる層に形成されている配線を接続する。本技術は、例えば、ロジック回路とセンサ回路が積層されたイメージセンサに適用できる。【選択図】図４
2019075515.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を貫通する貫通孔と、
前記貫通孔の中心に電極と、
前記電極の周りに空間と
を備える半導体装置。
【請求項２】
前記貫通孔は、前記半導体基板上に形成された絶縁膜も貫通している
請求項１に記載の半導体装置。
【請求項３】
前記電極の周りにバリアメタルをさらに備える
請求項１に記載の半導体装置。
【請求項４】
前記半導体基板と前記空間に絶縁膜をさらに備える
請求項１に記載の半導体装置。
【請求項５】
多層構造の半導体装置であり、
前記電極は、異なる層に形成されている配線を接続する
請求項１に記載の半導体装置。
【請求項６】
前記電極と前記配線は、同一の材料で形成されている
請求項１に記載の半導体装置。
【請求項７】
前記電極は、前記貫通孔の中心に残された前記半導体基板の周りに形成されている
請求項１に記載の半導体装置。
【請求項８】
前記貫通孔は、前記半導体基板上に形成された絶縁膜も貫通し、
前記貫通孔と前記絶縁膜との間には、絶縁物質が充填されている
請求項１に記載の半導体装置。
【請求項９】
前記電極は、バンプと接続されている
請求項１に記載の半導体装置。
【請求項１０】
光電変換を行う光電変換部と、
半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成された画素間遮光部と
を備え、
前記画素間遮光部は、中心に遮光部材を有し、前記遮光部材と前記半導体基板との間に、空間を有する
撮像装置。
【請求項１１】
前記光電変換部の入射面側に形成されている遮光膜をさらに備え、
前記遮光膜と、前記画素間遮光部の遮光部材は、同一材料で一体化形成されている
請求項１０に記載の撮像装置。
【請求項１２】
半導体基板を貫通する貫通孔と、
前記貫通孔の中心に電極と、
前記電極の周りに空間と
を備える半導体装置を製造する製造装置。
【請求項１３】
前記半導体基板に前記貫通孔を形成し、
前記貫通孔の側面に、所定の材料で膜を形成し、
前記膜が形成された前記貫通孔内に、前記電極を形成し、
前記膜を除去することで、前記空間を形成する
請求項１２に記載の製造装置。
【請求項１４】
前記膜は異なる材料の２層の膜で形成され、
前記２層の膜のうち、１層の膜が除去されることで、前記空間が形成される
請求項１３に記載の製造装置。
【請求項１５】
前記２層の膜は、ＳｉＣ膜とＳｉＯ膜であり、前記ＳｉＯ膜が除去される
請求項１４に記載に製造装置。
【請求項１６】
前記貫通孔、前記膜、前記電極が形成された後、前記半導体基板を薄肉化し、前記薄肉化された前記半導体基板から、前記膜を除去する
請求項１３に記載の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置、撮像装置、製造装置に関し、例えば、積層されている各層に形成されている配線を接続する電極に適用して好適な半導体装置、撮像装置、製造装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化、高速化の要求が高まるにつれて、配線の微細化および多層化が進められている。例えば、固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップを電気的に接続して１つのデバイスとして構成した固体撮像装置が提案されている。
【０００３】
例えば、特許文献１では、画素セル毎にパッドを有する裏面照射型のイメージセンサチップと、信号処理回路が形成されパッドを有する信号処理チップとを、バンプによって接続した半導体モジュールが開示されている。
【０００４】
こうした多層配線プロセスを有する半導体装置では、配線遅延が半導体装置の信号遅延の要因となる可能性があった。そこで、特許文献２では、配線間容量を低減させた半導体装置についての提案がなされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２００３−１６３２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
積層配線プロセスを有する半導体装置では、上下基板間接続用の電極は、レイアウトの制約により径を小さくする必要がある。また小型化するためには、電極とシリコン基板との間に形成する絶縁膜の膜厚を薄くする必要もある。しかしながら、絶縁膜を薄くすることで、必要とされる絶縁性能を維持できない可能性があるため、絶縁性能を落とさずに、小型化できることが望まれている。
【０００７】
本技術は、このような状況に鑑みてなされたものであり、上下基板間接続用の電極の絶縁性能が維持された基板を提供することができるようにするものである。
【課題を解決するための手段】
【０００８】
本技術の一側面の半導体装置は、半導体基板を貫通する貫通孔と、前記貫通孔の中心に電極と、前記電極の周りに空間とを備える。
【０００９】
本技術の一側面の撮像装置は、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成された画素間遮光部とを備え、前記画素間遮光部は、中心に遮光部材を有し、前記遮光部材と前記半導体基板との間に、空間を有する。
【００１０】
本技術の一側面の製造装置は、半導体基板を貫通する貫通孔と、前記貫通孔の中心に電極と、前記電極の周りに空間とを備える半導体装置を製造する。
【００１１】
本技術の一側面の半導体装置においては、半導体基板を貫通する貫通孔と、貫通孔の中心に電極と、電極の周りに空間とが備えられる。
【００１２】
本技術の一側面の撮像装置においては、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成された画素間遮光部とが備えられる。前記画素間遮光部は、中心に遮光部材を有し、遮光部材と半導体基板との間に、空間を有する。
【００１３】
本技術の一側面の製造装置においては、半導体基板を貫通する貫通孔と、貫通孔の中心に電極と、電極の周りに空間とを備える半導体装置が製造される。
【発明の効果】
【００１４】
本技術の一側面によれば、上下基板間接続用の電極の絶縁性能が維持された基板を提供することができる。
【００１５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本開示を適用した半導体装置の一実施の形態の構成を示す図である。
【図２】基板の積層について説明するための図である。
【図３】貫通電極について説明するための図である。
【図４】貫通電極の第１の構成について説明するための断面図である。
【図５】貫通電極の第１の構成について説明するための平面図である。
【図６】貫通電極の製造について説明するための図である。
【図７】貫通電極の製造について説明するための図である。
【図８】貫通電極の製造について説明するための図である。
【図９】貫通電極の製造について説明するための図である。
【図１０】貫通電極の製造について説明するための図である。
【図１１】貫通電極の第２の構成について説明するための断面図である。
【図１２】貫通電極の第２の構成について説明するための平面図である。
【図１３】貫通電極の製造について説明するための図である。
【図１４】貫通電極の製造について説明するための図である。
【図１５】貫通電極の製造について説明するための図である。
【図１６】貫通電極の第３の構成について説明するための断面図である。
【図１７】貫通電極の第４の構成について説明するための断面図である。
【図１８】貫通電極の第４の構成について説明するための平面図である。
【図１９】貫通電極の第５の構成について説明するための断面図である。
【図２０】貫通電極の第６の構成について説明するための断面図である。
【図２１】貫通電極の第７の構成について説明するための断面図である。
【発明を実施するための形態】
【００１７】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
【００１８】
＜CMOSイメージセンサの構成例＞
図１は、本開示を適用した半導体装置としてのCMOSイメージセンサの一実施の形態の構成例を示す図である。
【００１９】
本技術は、積層する基板の信号線や電極線を接続する電極(以下の説明では貫通電極と記述する)に適用できる。そこで、そのような貫通電極を備える半導体装置として、CMOSイメージセンサを一例としてあげ、説明を行う。
【００２０】
本技術は、CMOSイメージセンサに適用範囲が限定されるわけではなく、複数の基板を積層するときの、各基板(半導体基板)に適用できる。
【００２１】
CMOSイメージセンサ１０は、画素領域１１、制御回路１２、ロジック回路１３、画素駆動線１４、および垂直信号線１５が、図示せぬシリコン基板等の半導体基板(チップ)に形成されたものである。CMOSイメージセンサ１０は、被写体の画像を撮像し、各画素の画素信号を出力する。
【００２２】
具体的には、画素領域１１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が行列状に２次元配置され、画素領域１１は撮像を行う。また、画素領域１１には、行列状の画素に対して行ごとに画素駆動線１４が図の左右方向（行方向）に形成され、列ごとに垂直信号線１５が図の上下方向（列方向）に形成される。
【００２３】
また、制御回路１２は、垂直駆動部２１、カラム処理部２２、水平駆動部２３、およびシステム制御部２４により構成され、画素信号の読み出しを制御する。
【００２４】
具体的には、垂直駆動部２１は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域１１の各画素を行単位等で駆動する。垂直駆動部２１の各行に対応した図示せぬ出力端には、画素駆動線１４の一端が接続されている。垂直駆動部２１の具体的な構成について図示は省略するが、垂直駆動部２１は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
【００２５】
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線１４と接続する出力端から選択パルス等を出力する。
【００２６】
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、読み出し系の走査よりもシャッタスピードの時間分だけ先行して、各行の画素駆動線１４と接続する出力端から制御パルスを出力する。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
【００２７】
垂直駆動部２１の読み出し走査系によって選択された行の各画素から出力される画素信号は、垂直信号線１５の各々を通してカラム処理部２２に供給される。
【００２８】
カラム処理部２２は、画素領域１１の列ごとに信号処理回路を有する。カラム処理部２２の各信号処理回路は、選択行の各画素から垂直信号線１５を通して出力される画素信号に対して、CDS(Correlated Double Sampling)（相関二重サンプリング）処理等のノイズ除去処理、A/D変換処理等の信号処理を行う。CDS処理により、リセットノイズやアンプトランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部２２は、信号処理後の画素信号を一時的に保持する。
【００２９】
水平駆動部２３は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２２の信号処理回路を順番に選択する。この水平駆動部２３による選択走査により、カラム処理部２２の各信号処理回路で信号処理された画素信号が順番にロジック回路１３に出力される。
【００３０】
システム制御部２４は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部２１、カラム処理部２２、および水平駆動部２３を制御する。
【００３１】
ロジック回路１３は、信号処理部３１とメモリ部３２により構成され、制御回路１２から供給される画素信号に対して所定の信号処理を行う。
【００３２】
具体的には、信号処理部３１は、少なくとも加算処理機能を有する。信号処理部３１は、カラム処理部２２から出力される画素信号に対して加算処理等の種々の信号処理を行う。このとき、信号処理部３１は、必要に応じて、信号処理の途中結果などをメモリ部３２に格納し、必要なタイミングで参照する。信号処理部３１は、信号処理後の画素信号を出力する。
【００３３】
メモリ部３２は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。
【００３４】
以上のように構成されるCMOSイメージセンサ１０の画素領域１１の各画素、制御回路１２、およびロジック回路１３は、各種の能動素子により構成される。例えば、画素領域の各画素は、フォトダイオードやトランジスタなどにより構成される。
【００３５】
＜CMOSイメージセンサの配置例＞
図２は、図１のCMOSイメージセンサ１０の配置例を示す図である。
【００３６】
CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、例えば、図２のＡ乃至図２のＣに示す第１乃至第３の配置のいずれかにすることができる。
【００３７】
即ち、CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、図２のＡに示すように、全てを１つの半導体基板５１に配置する第１の配置にすることができる。
【００３８】
また、CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、図２のＢに示すように、積層される２つの半導体基板５２と半導体基板５３のうちの一方に画素領域１１と制御回路１２を配置し、他方にロジック回路１３を配置する第２の配置にすることができる。図２のＢの例では、画素領域１１と制御回路１２は半導体基板５２に配置され、ロジック回路１３は半導体基板５３に配置されている。
【００３９】
さらに、CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、図２のＣに示すように、積層される２つの半導体基板５４と半導体基板５５のうちの一方に画素領域１１を配置し、他方に制御回路１２とロジック回路１３を配置する第３の配置にすることができる。図２のＣの例では、画素領域１１は半導体基板５４に配置され、制御回路１２とロジック回路１３は半導体基板５５に配置されている
【００４０】
図２のＢや図２のＣのように、CMOSイメージセンサ１０が、積層構造のイメージセンサである場合、半導体基板５２（５４）と半導体基板５３（５５）は、貫通電極が用いられて接続される。ここで、貫通電極について説明を加える。
【００４１】
図３は、ロジック回路チップ７１、メモリチップ７２、およびＣＩＳ（CIS：CMOS Image Sensor）チップ７３が積層されている半導体装置を示している。ロジック回路チップ７１には、例えば、入出力部、回路部、保護回路などが搭載されている。
【００４２】
メモリチップ７２は、DRAMなどのメモリチップである。メモリチップ７２には、メモリセル（不図示）と、そのメモリセルからデータを読み出すデコーダ（不図示）が搭載されている。メモリチップ７２のデータおよび制御信号の書き込み・読み出し線は、貫通電極を介して外部のチップから引き込まれている。
【００４３】
ＣＩＳチップ７３は、CMOSイメージセンサ１０を含むチップである。ＣＩＳチップ７３の裏面には、バンプ（不図示）が設けられている。バンプは、裏面に複数設けられている。このバンプを介して、図示していない処理部と接続されているようにすることもできる。
【００４４】
図３を再度参照するに、複数のチップを積層した場合、貫通電極が設けられ、各チップは、貫通電極を介して電気的に接続される。
【００４５】
メモリチップ７２とＣＩＳチップ７３には、それぞれ貫通電極８１と貫通電極８２が設けられている。貫通電極８１と貫通電極８２が接続されることで、ロジック回路チップ７１、メモリチップ７２、およびＣＩＳチップ７３は互いにデータや電力の授受が行えるように接続されている。
【００４６】
なお、貫通電極は、データの授受用、電力の授受用などと、それぞれ機能が割り当てられている。ここでは、特に断りがない場合、データの授受用の貫通電極であるとして説明を続ける。
【００４７】
メモリチップ７２には、メモリチップ７２からの出力をロジック回路チップ７１に出力するためや、ロジック回路チップ７１からの出力をメモリチップ７２に出力するために、貫通電極８１が設けられている。
【００４８】
同様に、ＣＩＳチップ７３には、ＣＩＳチップ７３からの出力をロジック回路チップ７１に出力するためや、ロジック回路チップ７１からの出力をＣＩＳチップ７３に出力するために、貫通電極８２が設けられている。
【００４９】
このような貫通電極は、メモリチップ７２やＣＩＳチップ７３に、それぞれ複数設けられ、積層されているチップ間でのデータの授受などが行えるように構成されている。
【００５０】
＜貫通電極の第１の構成＞
図４は、貫通電極８１，８２（以下、貫通電極８１を例に挙げる）の詳細な第１の構成を示す垂直方向における断面図であり、図５は、水平方向における平面図である。
【００５１】
貫通電極８１は、Ｓｉ（シリコン）基板１０１を貫通して形成されている。Ｓｉ基板１０１の図中下側には、ＳｉＯ（酸化シリコン）層１０２とＳｉＯ層１０３が積層されている。ＳｉＯ層１０２とＳｉＯ層１０３は、異なる基板であり、例えば図３におけるロジック回路チップ７１とメモリチップ７２に該当する基板であり、接合面で接合されている。
【００５２】
ＳｉＯ層１０２には、配線１１１が形成され、ＳｉＯ層１０３には、配線１１２が形成されている。この配線１１１と配線１１２は接続されている。配線１１１は、貫通電極８１内に形成されている電極１２１と接続されている。電極１２１は、ＡＬパッド１１３とも接続されている。配線１１１、配線１１２、ＡＬパッド１１３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などが用いられて形成されている。
【００５３】
ＡＬパッド１１３は、Ｓｉ基板１０１の図中上側に積層されているＳｉＯ層１０５に形成されている。Ｓｉ基板１０１とＳｉＯ層１０５との間には、ＰＭＤ（Pre-Metal Dielectric）１０４が成膜されている。
【００５４】
貫通電極８１は、半導体基板、この場合、Ｓｉ基板１０１を貫通する貫通孔とされ、その貫通孔の中心部に、電極１２１が形成され、その周りにバリアメタル１２２が成膜されている。また貫通孔は、Ｓｉ基板１０１上に形成されているＰＭＤ１０４も貫通する貫通孔として形成されている。
【００５５】
バリアメタル１２２は、例えば電極１２１に銅（Ｃｕ）を用いた場合、その銅が、酸化膜に拡散しないように設けられた金属膜である。電極１２１に用いる材料や、貫通電極８１の信頼性などにより、バリアメタル１２２を形成しない構成とすることも可能である。バリアメタル１２２を形成する場合、その材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、または、その窒化膜、炭化膜等を用いることができる。
【００５６】
バリアメタル１２２の外側は、中空溝１２３が形成されている。中空溝１２３は、所定の幅を有する空間であり、固体や液体などの所定の物質が充填されていない空間である。
【００５７】
中空溝１２３とＳｉ基板１０１の間には、ＳｉＣ（炭化シリコン）膜１２４が形成されている。
【００５８】
配線１１１、配線１１２、ＡＬパッド１１３、および電極１２１は、同一の材料、例えば、銅（Ｃｕ）で形成されていても良いし、異なる材料で形成されていても良い。異なる材料で形成される場合、例えば、配線１１１、配線１１２、ＡＬパッド１１３は、銅（Ｃｕ）で形成され、電極１２１は、タングステン（Ｗ）で形成するといった構成にすることができる。
【００５９】
例えば、貫通電極８１は、画素領域１１（図１）にアレイ状に配置されている画素毎に設けられているように形成しても良い。
【００６０】
貫通電極８１は、電極１２１と、Ｓｉ基板１０１との間に、中空溝１２３を有する構造とされている。例えば、貫通電極８１の製造時や、製造後に、熱が加わったような場合、貫通電極８１を構成する各部の熱膨張率が異なると、不要な応力が発生する可能性がある。
【００６１】
例えば、図４に示した貫通電極８１において、仮に、中空溝１２３が形成されておらず、中空溝１２３に該当する部分も、ＳｉＣ膜１２４で形成されていた場合、換言すれば、バリアメタル１２２とＳｉＣ膜１２４が接するような構成とされていた場合、貫通電極８１は、電極１２１、バリアメタル１２２、ＳｉＣ膜１２４で形成される。
【００６２】
このような構造の場合、電極１２１、バリアメタル１２２、ＳｉＣ膜１２４、およびＳｉ基板１０１の熱膨張係数が異なり、不要な応力が発生する可能性があり、形状に不具合が発生する可能性がある。
【００６３】
図４に示した貫通電極８１によれば、中空溝１２３が形成されているため、中空溝１２３により、電極１２１、バリアメタル１２２、ＳｉＣ膜１２４、およびＳｉ基板１０１の熱膨張係数が異なることによる発生する可能性のある応力を吸収し、緩和させることができる。よって、不要な応力の発生により、形状に不具合が発生するようなことを防ぐことが可能となる。
【００６４】
また、ＳｉＣ膜１２４は、絶縁膜として用いられているが、中空溝１２３も、絶縁膜として用いることができるため、絶縁性能を維持、向上させることが可能となる。絶縁性能が向上されることで、例えば、貫通電極８１に接続されているトランジスタなどへの貫通電極８１からの電界による影響を低減させることができる。
【００６５】
また、不要な応力の発生により、形状に不具合が発生するようなことを防ぐことができるチップを積層することができる。積層することで、小型化を図ることができる。
【００６６】
＜第１の構成の貫通電極の製造について＞
図４、図５に示した貫通電極８１の製造について、図６乃至８を参照して説明する。
【００６７】
工程Ｓ１１（図６）において、Ｓｉ基板１０１上に、ＰＭＤ１０４とＡＬパッド１１３が埋め込まれたＳｉＯ層１０５が形成されたＳｉ基板１０１が形成される。
【００６８】
工程Ｓ１２において、貫通電極８１を形成する部分にビア（Ｖｉａ）を形成するために、ＳｉＯ層１０５と逆面（図中下側）に、レジストとして、ＳｉＯ膜１５１が形成され、工程Ｓ１３において、ビアが形成される部分が開口されたパターニングが行われる。
【００６９】
工程Ｓ１４において、Ｓｉ基板１０１とＰＭＤ１０４をエッチングし、ＡＬパッド１１３を露出させる。この工程で、ビア１５３が形成される。工程Ｓ１５において、レジスト膜、この場合、ＳｉＯ膜１５１が除去される。
【００７０】
工程Ｓ１６において、ビア１５３の側面、ＡＬパッド１１３の露出された面、およびＳｉ基板１０１の底面のビア１５３が開口されている部分以外の面に、ＳｉＣ膜１５５が成膜される。このＳｉＣ膜１５５は、ＳｉＣ膜１２４になる膜であり、貫通電極８１の絶縁膜として形成される。
【００７１】
工程Ｓ１７（図７）において、さらに、ＳｉＣ膜１５５上に、ＳｉＯ膜１５７が成膜される。この工程により、図７の工程Ｓ１７のところに示したように、ビア１５３内に、ＳｉＣ膜１５５とＳｉＯ膜１５７の２層が形成された状態となる。
【００７２】
工程Ｓ１８において、ビア１５３内に成膜されているＳｉＣ膜１５５とＳｉＯ膜１５７の２層に対して、エッチバックが実行される。この工程Ｓ１８において、ビア１５３内の側面以外の部分に形成されているＳｉＣ膜１５５とＳｉＯ膜１５７が除去される。換言すれば、ビア１５３の底部（ＡＬパッド１１３がある側）と、Ｓｉ基板１０１の底面（図中下側であり、ＳｉＯ層１０５の逆面）に形成されているＳｉＣ膜１５５とＳｉＯ膜１５７が除去される。
【００７３】
工程Ｓ１８における処理が実行されることで、ＡＬパッド１１３が露出した状態となる。また、ＡＬパッド１１３の一部(開口部の端部側)には、ＳｉＣ膜１５５とＳｉＯ膜１５７の２層が形成されている状態となる。
【００７４】
ビア１５３の側面に形成されているＳｉＣ膜１５５とＳｉＯ膜１５７の膜厚は、例えば、１μｍとすることができる。例えば、１μｍとしたとき、ＳｉＣ膜１５５とＳｉＯ膜１５７の膜厚は、それぞれ同じ膜厚、すなわちこの場合、０．５μｍとしても良いし、異なる膜厚としても良い。
【００７５】
工程Ｓ１９において、バリアメタル１５９が成膜される。バリアメタル１５９は、ビア１５３の側面、ＡＬパッド１１３の露出された面、およびＳｉ基板１０１の底面のビア１５３が開口されている部分以外の面に成膜される。このバリアメタル１５９は、バリアメタル１２２になる膜である。
【００７６】
工程Ｓ２０において、ビア１５３内に電極となる金属材１６１、例えば、タングステン（Ｗ）や銅（Ｃｕ）が充填される。工程Ｓ２１において、不要な金属材１６１や、バリアメタル１５９が除去される。例えば、ＣＭＰ（Chemical Mechanical Polishing）法により、Ｓｉ基板１０１上に形成されている金属材１６１やバリアメタル１５９が除去され、平坦化されることで工程Ｓ２０の処理が行われる。
【００７７】
ここまでの工程で、貫通電極８１を構成する電極１２１、バリアメタル１２２、およびＳｉＣ膜１２４が形成される。次の工程Ｓ２２において、中空溝１２３が形成される。すなわち、工程Ｓ２２において、ＳｉＯ膜１５７がエッチングされることで、ＳｉＯ膜１５７が除去され、中空溝１２３が形成される。このエッチングには、ＳｉＯを選択的に溶かすことができる溶剤を用い、ウェットエッチングにより行うことができる。
【００７８】
このように中空溝１２３が形成されると、工程Ｓ２３（図８）に工程は進められる。工程Ｓ２３において、Ｓｉ基板１０１の底面（図中下側であり、ＳｉＯ層１０５の逆面）に、ＳｉＯ膜１６３が成膜される。このＳｉＯ膜１６３は、ＳｉＯ層１０２になる膜である。
【００７９】
工程Ｓ２４において、配線１１１（図４）に該当する部分を作成するために、ＳｉＯ膜１６３が加工され、配線１１１となる部分（穴１６５）が形作られる。ＳｉＯ膜１６３の加工は、レジストの塗布、パターニング、エッチングなどの処理により行われる。
【００８０】
工程Ｓ２４において、バリアメタル１６７が、穴１６５内に成膜される。また、Ｓｉ基板１０１の穴１６５以外の部分にも、バリアメタル１６７の膜が成膜される。
【００８１】
工程Ｓ２６において、穴１６５に銅１６９が充填されることで、配線１１１に該当する部分が作成される。工程Ｓ２７において、不要な銅１６９や、バリアメタル１６７が除去される。この除去は、工程Ｓ２１と同じく、ＣＭＰ法により、Ｓｉ基板１０１上に形成されているバリアメタル１６７と銅１６９が除去され、平坦化されることで行われるようにすることができる。
【００８２】
このような工程で、中空溝１２３を有する貫通電極８１を形成することができる。
【００８３】
＜第１の構成の貫通電極の他の製造について＞
中空溝１２３を有する貫通電極８１は、他の製造工程で製造することも可能である。例えば、図６乃至図８を参照して説明した製造工程においては、ＡＬパッド１１３が形成されている基板に対してビア１５３を形成した。換言すれば、ＡＬパッド１１３が形成されているＳｉ基板１０１面を上面とした場合、上面側の加工が終わった後、下面側から、ビア１５３を形成する場合を例にして説明した。
【００８４】
Ｓｉ基板１０１の上面側（ＡＬパッド１１３が形成される側）から掘り込みを行い、ビア１５３が形成されるようにして貫通電極８１が形成されるようにすることもできる。このように、Ｓｉ基板１０１の上面側から加工することで貫通電極８１を形成する場合について、図９、図１０を参照して説明する。なお、図６乃至図８を参照して説明した工程と同様である部分は、適宜説明を省略する。
【００８５】
工程Ｓ５１において、Ｓｉ基板１０１上に、ＰＭＤ１０４が形成されたＳｉ基板１０１が形成される。
【００８６】
工程Ｓ５２において、貫通電極８１を形成する部分にビア（Ｖｉａ）を形成するために、レジストの塗布、パターニング、エッチングといった処理が行われることで、ビア１５３が形成される。ビア１５３は、ＰＭＤ１０４を貫通し、Ｓｉ基板１０１の所定の深さまで掘り込まれた穴である。
【００８７】
工程Ｓ５３において、ビア１５３の側面と底面、およびＰＭＤ１０４の上面のビア１５３が開口されている部分以外の面に、ＳｉＣ膜１５５が成膜される。さらに、工程Ｓ５４において、ＳｉＣ膜１５５上に、ＳｉＯ膜１５７が成膜される。この工程により、図９の工程Ｓ５４のところに示したように、ビア１５３内に、ＳｉＣ膜１５５とＳｉＯ膜１５７の２層が形成された状態となる。
【００８８】
工程Ｓ５５において、ビア１５３内に成膜されているＳｉＣ膜１５５とＳｉＯ膜１５７の２層に対して、エッチバックが実行されることで、ビア１５３内の側面以外の部分に形成されているＳｉＣ膜１５５とＳｉＯ膜１５７が除去される。
【００８９】
工程Ｓ５６において、バリアメタル１５９が成膜される。バリアメタル１５９は、ビア１５３の側面と底面、およびＰＭＤ１０４の上面のビア１５３が開口されている部分以外の面に成膜される。このバリアメタル１５９は、バリアメタル１２２になる膜である。
【００９０】
工程Ｓ５７において、ビア１５３内に電極となる金属材１６１が充填される。工程Ｓ５８において、不要な金属材１６１や、バリアメタル１５９が除去される。次の工程Ｓ５９において、ＰＭＤ１０４上に、ＡＬパッド１１３が形成され、ＳｉＯ層１０５が成膜される。
【００９１】
工程Ｓ６０において、Ｓｉ基板１０１が薄肉化されることで、Ｓｉ基板１０１内に形成されていたビア１５３が露出する状態にされる。なお、工程Ｓ５９と工程Ｓ６０との間に、ＳｉＯ層１０５上に配線層が形成されるなど、他の部分が形成される処理が行われるようにしても良い。
【００９２】
工程Ｓ６０における処理が施されたＳｉ基板１０１は、工程Ｓ２１（図７）における処理が施されたＳｉ基板１０１と同様の構成とされている。すなわち、ここまでの工程で、貫通電極８１を構成する電極１２１、バリアメタル１２２、およびＳｉＣ膜１２４が形成されている。次の工程において、中空溝１２３が形成される。
【００９３】
すなわち工程Ｓ６０以降の処理は、工程Ｓ２１以降の処理と同様に行うことが可能であるため、ここではその説明を省略する。
【００９４】
このような工程によっても、中空溝１２３を有する貫通電極８１を形成することができる。
【００９５】
＜貫通電極の第２の構成＞
図１１は、貫通電極８１（ここでは、貫通電極８１ｂとする）の詳細な第２の構成を示す垂直方向における断面図であり、図１２は、水平方向における平面図である。
【００９６】
図１１に示した貫通電極８１ｂは、図４に示した貫通電極８１から、ＳｉＣ膜１２４を削除した構成とされている点で異なり、他の部分は同様である。
【００９７】
図４に示した貫通電極８１は、ＳｉＣ膜１２４を備え、ＳｉＣ膜１２４を絶縁膜として機能させる構成とされている。本技術が適用された貫通電極８１は、中空溝１２３を備えるため、この中空溝１２３を絶縁膜として機能させることができる。よって、図１１に示したように、ＳｉＣ膜１２４を備えない貫通電極８１ｂとした場合も、絶縁性能を維持した貫通電極とすることができる。
【００９８】
図１１、図１２に示した貫通電極８１ｂは、バリアメタル１２２ｂ（電極１２１ｂ）と、Ｓｉ基板１０１ｂとの間には、中空溝１２３ｂのみが形成されている。
【００９９】
図１１に示した貫通電極８１ｂによれば、中空溝１２３ｂが形成されているため、中空溝１２３ｂにより、電極１２１ｂ、バリアメタル１２２ｂ、およびＳｉ基板１０１ｂの熱膨張係数が異なることにより発生する可能性のある応力を吸収し、緩和させることができる。よって、不要な応力の発生により、形状に不具合が発生するようなことを防ぐことが可能となる。
【０１００】
また、中空溝１２３ｂは、絶縁膜としても機能するため、絶縁性能を維持、向上させることが可能となる。絶縁性能が向上されることで、例えば、貫通電極８１ｂに接続されているトランジスタなどへの貫通電極８１ｂからの電界による影響を低減させることができる。
【０１０１】
＜第２の構成の貫通電極の製造について＞
図１１、図１２に示した貫通電極８１ｂの製造について、図１３乃至図１５を参照して説明する。図１３乃至図１５を参照して説明する製造工程は、図６乃至図８を参照して説明した製造工程と同様の工程を含むため、同様の工程については説明を省略する。
【０１０２】
工程Ｓ１０１乃至Ｓ１０５は、Ｓｉ基板１０１ｂに、ビア１５３を形成する工程であり、工程Ｓ１１乃至Ｓ１５（図６）と同様に行われる。
【０１０３】
工程Ｓ１０６（図１４）において、ＳｉＯ膜１５７ｂが成膜される。貫通電極８１ｂの製造においては、ＳｉＣ膜１２４を形成する必要がないため、ＳｉＣ膜１２４に該当するＳｉＣ膜１５５を成膜する工程Ｓ１７（図７）を省略することができる。
【０１０４】
工程Ｓ１０６において、ビア１５３の側面、ＡＬパッド１１３の露出された面、およびＳｉ基板１０１ｂの底面のビア１５３が開口されている部分以外の面に、ＳｉＯ膜１５７ｂが成膜される。このＳｉＯ膜１５７ｂは、後の工程で除去されることで、中空溝１２３ｂとなる部分である。
【０１０５】
工程Ｓ１０６乃至Ｓ１１６（図１５）の各工程は、ＳｉＣ膜１５５が形成されていていない状態で行われる点以外は、工程Ｓ１７乃至Ｓ２７（図７，８）と同様に行うことが可能なため、その説明は省略する。
【０１０６】
このようにして、中空溝１２３ｂを有する貫通電極８１ｂを形成することができる。
【０１０７】
中空溝１２３ｂを有する貫通電極８１ｂは、図９，１０を参照して説明したＳｉ基板１０１の上面から加工する工程を適用しても、製造することができる。この場合も、ＳｉＣ膜１２４に該当するＳｉＣ膜１５５を成膜する工程を省略する以外は、同様の工程で製造することができる。
【０１０８】
＜貫通電極の第３の構成について＞
貫通電極８１の他の構成について説明を加える。
【０１０９】
図１６は、貫通電極８１の第３の構成について説明するための図である。図１６に示した貫通電極８１ｃは、図４に示した貫通電極８１と比較し、中空溝１２３ｃに、ＳｉＯ膜２１１がある点で異なり、他の部分は同様であるため、同様の部分には同一の符号を付し、その説明は省略する。
【０１１０】
図４に示した貫通電極８１は、中空溝１２３が、ＰＭＤ１０４まで形成されているが、図１６に示した貫通電極８１ｃは、中空溝１２３ｃが、ＰＭＤ１０４の手前まで形成され、ＰＭＤ１０４のところには、ＳｉＯ膜２１１が形成されている。
【０１１１】
換言すれば、中空溝１２３ｃは、Ｓｉ基板１０１部分の側面にのみ設けられている構造とされている。さらに換言すると、貫通電極８１ｃが形成されている貫通孔と、ＰＭＤ１０４との間は、ＳｉＯという絶縁物質で充填されている。
【０１１２】
このように、貫通電極８１ｃの構成を、ＰＭＤ１０４にＳｉＯ膜２１１があるような構成とする場合、基本的な製造工程は、第１の構成の貫通電極８１の製造工程、例えば、図６乃至図８を参照して説明した製造工程と同様に行うことで、製造することができる。
【０１１３】
貫通電極８１ｃを製造する場合、工程Ｓ２２（図７）において、ＳｉＯ膜１５７を除去するとき、ＳｉＯ膜１５７が、ＰＭＤ１０４のところには残るようなエッチング、換言すれば、中空溝１２３ｃとなる部分のＳｉＯ膜１５７だけが除去されるエッチングが施される。
【０１１４】
例えば、工程Ｓ２２（図７）において、ＳｉＯ膜１５７の除去をウェットエッチングで行う場合、そのエッチングに用いる溶剤の濃度を調整したり、エッチングの時間を調整したりすることで、所望の部分に、ＳｉＯ膜１５７を残したエッチングを行うことができる。
【０１１５】
また、製造工程として、図９、図１０を参照して説明した製造工程を適用しても、第３の構成の貫通電極８１ｃを製造することはできる。
【０１１６】
また、第２の構成の貫通電極８１ｂと同じく、第３の構成の貫通電極８１ｃにおいても、ＳｉＣ膜１２４が形成されていない構成としても良い。この場合には、図１３乃至図１５に示した製造工程を適用して、ＳｉＣ膜１２４が形成されていない貫通電極８１ｃを製造することができる。
【０１１７】
＜貫通電極の第４の構成について＞
貫通電極８１の第４の構成について説明を加える。
【０１１８】
図１７、図１８は、貫通電極８１の第４の構成について説明するための図であり、図１７は、垂直方向の断面図を示し、図１８は、水平方向の平面図を示す。図１７（図１８）に示した貫通電極８１ｄは、図４（図５）に示した貫通電極８１と比較し、電極１２１内（電極１２１の中心部）に、柱が形成されている点で異なり、他の部分は同様であるため、同様の部分には同一の符号を付し、その説明は省略する。
【０１１９】
図４に示した貫通電極８１は、電極１２１が、貫通電極８１の中心部に形成されているが、さらに図１７、図１８に示した貫通電極８１ｄにおいては、電極１２１ｄの中心に柱２３１が形成されている。換言すれば、図１７、図１８に示した貫通電極８１ｄの中心には、柱２３１が形成され、その柱２３１の周りに電極１２１ｄが形成されている。
【０１２０】
電極１２１ｄの周りには、第１乃至第３の構成と同じく、バリアメタル１２２が形成され、そのバリアメタル１２２の周りには、中空溝１２３が形成され、その中空溝１２３の周りには、ＳｉＣ膜１２４が形成されていることで、貫通電極８１ｄが形成されている。すなわち、この場合、貫通電極８１ｄは、柱２３１を中心としてリング状に、電極１２１ｄ、バリアメタル１２２、中空溝１２３、およびＳｉＣ膜１２４が形成されている。
【０１２１】
柱２３１は、シリコン（Ｓｉ）で形成されている。すなわち、柱２３１は、Ｓｉ基板１０１と同一の材料で形成されており、一体構造とされている。
【０１２２】
このように、貫通電極８１ｄの構成を、柱２３１を中心としたリング状に形成する場合、基本的な製造工程は、第１の構成の貫通電極８１の製造工程、例えば、図６乃至図８を参照して説明した製造工程と同様に行うことで、製造することができる。
【０１２３】
例えば、工程Ｓ１４（図６）において、ビア１５３を形成するとき、ビア１５３の中心部分にＳｉ基板１０１が残るようなパターニングやエッチングが行われることで、柱２３１に該当する部分が形成される。その後、その柱２３１の周りに電極１２１ｄとなる金属材が充填される。
【０１２４】
このように、柱２３１を形成し（Ｓｉ基板１０１をビア１５３に残し）、その後の工程を行うことで、製造時に不具合が発生する可能性を低減させることができる。
【０１２５】
例えば、工程Ｓ２２（図７）を再度参照するに、図７に示した第１の構造における貫通電極８１を製造時に、ＳｉＯ膜１５７を除去し、中空溝１２３を形成するが、このときに、電極１２１が、傾く可能性がある。
【０１２６】
工程Ｓ２２における電極１２１は、周りが中空状態であり、上部のみが、ＳｉＯ層１０５（ＡＬパッド１１３）と接続されている状態である。このような状態は、電極１２１が不安定な状態であり、例えば、外力が加わると、電極１２１は中空溝１２３側に傾く可能性がある。
【０１２７】
柱２３１を形成しておくことで、すなわち、Ｓｉ基板１０１を残しておくことで、例えば、外力が加えられたとしても、電極１２１ｃが中空溝１２３側に傾くようなことを防ぐことが可能な構成とすることができる。
【０１２８】
貫通電極８１ｄも、製造工程として、図９、図１０を参照して説明した製造工程を適用して製造することはできる。
【０１２９】
また、第２の構成の貫通電極８１ｂと同じく、第４の構成の貫通電極８１ｄにおいても、ＳｉＣ膜１２４が形成されていない構成としても良い。この場合には、図１３乃至図１５に示した製造工程を適用して、ＳｉＣ膜１２４が形成されていない貫通電極８１ｄを製造することができる。
【０１３０】
＜貫通電極の第５の構成について＞
貫通電極８１の第５の構成について説明を加える。
【０１３１】
図１９は、貫通電極８１の第５の構成について説明するための図である。本技術は、裏面側に形成されているバンプ取り出しの貫通電極構造にも適用でき、図１９は、そのようなバンプ取り出しの貫通電極構造に本技術を適用した場合の貫通電極８１ｅの構成例示している。
【０１３２】
バンプ取り出しの貫通電極構造に本技術を適用した場合も、基本的な構成は、例えば、図４に示した貫通電極８１と同様であるため、同様の部分には同様の符号を付し、その詳細な説明は省略する。
【０１３３】
Ｓｉ基板１０１に形成された貫通電極８１ｅは、中心部から順に、電極１２１ｅ、バリアメタル１２２ｅ、中空溝１２３ｅ、およびＳｉＣ膜１２４ｅが形成されている。電極１２１ｅの上面にはＡＬパッド１１３が接続され、下面には配線２５１が接続されている。そして、配線２５１は、バンプ２５６と接続されている。
【０１３４】
このように、バンプ２５６と接続される電極に対して、中空溝１２３ｅを備える貫通電極８１ｅを適用することもできる。
【０１３５】
＜貫通電極の第６の構成について＞
貫通電極８１の第６の構成について説明を加える。
【０１３６】
本技術は、画素間の遮光のために形成されている画素分離部にも適用でき、図１９は、そのような画素分離部に本技術を適用した場合の構成例示している。画素分離部に本技術が適用された場合、電極としての機能は無くても良いため、ここでは、上記した実施の形態における貫通電極８１に該当する部分は、画素分離部８１ｆと記述する。
【０１３７】
図２０は、本技術を適用した画素分離部８１ｆを含む画素の構成例を示す画素の断面図である。図２０に示した画素は、画素領域１１（図１）にアレイ状に配置されている画素である。
【０１３８】
また上記した貫通電極８１を備える構成とし、他の層(基板)と貫通電極８１で接続される画素とすることもできる。貫通電極８１を備える構成とした場合、その貫通電極８１に、上記した第１乃至第５の構成の貫通電極８１を適用することができる。
【０１３９】
画素３１０を構成するＰＤ（フォトダイオード）３１９が、半導体基板３１８の裏面（図では上面）側から入射する入射光３０１を受光する。ＰＤ３１９の上方には、平坦化膜３１３，ＣＦ（カラーフィルタ）３１２、及び、マイクロレンズ３１１が設けられており、ＰＤ３１９では、各部を順次介して入射した入射光３０１を、受光面３１７で受光して光電変換が行われる。
【０１４０】
例えば、ＰＤ３１９は、ｎ型半導体領域３２０が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。ＰＤ３１９においては、ｎ型半導体領域３２０は、半導体基板３１８のｐ型半導体領域３１６，３４１の内部に設けられている。ｎ型半導体領域３２０の、半導体基板３１８の表面（下面）側には、裏面（上面）側よりも不純物濃度が高いｐ型半導体領域３４１が設けられている。つまり、ＰＤ３１９は、ＨＡＤ（Ｈｏｌｅ−Ａｃｃｕｍｕｌａｔｉｏｎ  Ｄｉｏｄｅ）構造になっており、ｎ型半導体領域３２０の上面側と下面側との各界面において、暗電流が発生することを抑制するように、ｐ型半導体領域３１６，３４１が形成されている。
【０１４１】
半導体基板３１８の内部には、複数の画素３１０の間を電気的に分離する画素分離部８１ｆが設けられており、この画素分離部８１ｆで区画された領域に、ＰＤ３１９が設けられている。図中、上面側から、画素領域１１に配置されている画素を見た場合、画素分離部８１ｆは、例えば、複数の画素３１０の間に介在するように格子状に形成されており、ＰＤ３１９は、この画素分離部８１ｆで区画された領域内に形成されている。
【０１４２】
各ＰＤ３１９では、アノードが接地されており、ＰＤ３１９が蓄積した信号電荷（例えば、電子）は、図示せぬ転送Ｔｒ（ＭＯＳ  ＦＥＴ）等を介して読み出され、電気信号として、図示せぬＶＳＬ（垂直信号線）へ出力される。
【０１４３】
配線層３５０は、半導体基板３１８のうち、遮光膜３１４，ＣＦ３１２、マイクロレンズ３１１等の各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。
【０１４４】
配線層３５０は、配線３５１と絶縁層３５２とを含み、絶縁層３５２内において、配線３５１が各素子に電気的に接続するように形成されている。配線層３５０は、いわゆる多層配線の層になっており、絶縁層３５２を構成する層間絶縁膜と配線３５１とが交互に複数回積層されて形成されている。ここでは、配線３５１としては、転送Ｔｒ等のＰＤ３１９から電荷を読み出すためのＴｒへの配線や、ＶＳＬ等の各配線が、絶縁層３５２を介して積層されている。
【０１４５】
この配線層３５０において、配線３５１を接続する貫通電極として、上記した貫通電極８１を適用することができる。
【０１４６】
配線層３５０の、ＰＤ３１９が設けられている側に対して反対側の面には、支持基板３６１が設けられている。例えば、厚みが数百μｍのシリコン半導体からなる基板が、支持基板３６１として設けられている。
【０１４７】
遮光膜３１４は、半導体基板３１８の裏面（図では上面）の側に設けられている。
【０１４８】
遮光膜３１４は、半導体基板３１８の上方から半導体基板３１８の下方へ向かう入射光３０１の一部を、遮光するように構成されている。
【０１４９】
遮光膜３１４は、半導体基板３１８の内部に設けられた画素分離部８１ｆの上方に設けられている。ここでは、遮光膜３１４は、半導体基板３１８の裏面（上面）上において、シリコン酸化膜等の絶縁膜３１５を介して、凸形状に突き出るように設けられている。これに対して、半導体基板３１８の内部に設けられたＰＤ３１９の上方においては、ＰＤ３１９に入射光３０１が入射するように、遮光膜３１４は、設けられておらず、開口している。
【０１５０】
すなわち、図中、上面側から、画素領域１１内の画素を見た場合、遮光膜３１４の平面形状は、格子状になっており、入射光３０１が受光面３１７へ通過する開口が形成されている。
【０１５１】
遮光膜３１４は、光を遮光する遮光材料で形成されている。例えば、チタン（Ｔｉ）膜とタングステン（Ｗ）膜とを、順次、積層することで、遮光膜３１４が形成されている。この他に、遮光膜３１４は、例えば、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを、順次、積層することで形成することができる。また、遮光膜３１４は、ナイトライド（Ｎ）などで被覆されていても良い。
【０１５２】
遮光膜３１４は、平坦化膜３１３によって被覆されている。平坦化膜３１３は、光を透過する絶縁材料を用いて形成されている。
【０１５３】
画素分離部８１ｆは、上記した貫通電極８１と同様の構成とすることができる。すなわちこの場合、画素分離部８１ｆの中心部には、電極１２１に該当する金属材１２１ｆが形成されている。
【０１５４】
画素分離部８１ｆは、分離する機能だけでなく、隣接する画素からの迷光を遮光する機能を持たせるために、遮光部材、例えば金属材が充填されている構成とすることができる。
【０１５５】
ここでは、金属材などの遮光部材が充填されているとして説明を続け、その金属材を、金属材１２１ｆとして記述する。画素分離部８１ｆの中心部に形成されている金属材１２１ｆの周りには、バリアメタル１２２ｆ、中空溝１２３ｆ、およびＳｉＣ膜１２４ｆが、この順で形成されている。
【０１５６】
画素分離部８１ｆは、バリアメタル１２２ｆが形成されていない構成とすることもできる。また、画素分離部８１ｆは、ＳｉＣ膜１２４ｆが形成されていない構成とすることもできる。
【０１５７】
金属材１２１ｆは、遮光膜３１４と接続されている、換言すれば、一体化されて形成されているようにしても良い。金属材１２１ｆと遮光膜３１４を、同一の金属材、例えば、銅やタングステンなどの材料で形成し、製造時に、同タイミングで形成されるようにすることができる。
【０１５８】
このように、中空溝１２３ｆを有する画素分離部８１ｆに対しても、本技術を適用することができる。
【０１５９】
＜貫通電極の第７の構成について＞
貫通電極８１の第７の構成について説明を加える。
【０１６０】
図２１は、貫通電極８１の第７の構成について説明するための図である。図２１に示した貫通電極８１ｇは、図４に示した貫通電極８１と比較し、中空溝１２３が形成されていた部分に、緩和層４０１が形成されている点で異なり、他の部分は同様であるため、同様の部分には同一の符号を付し、その説明は省略する。
【０１６１】
図２１に示した貫通電極８１ｇは、中心部から順に、電極１２１、バリアメタル１２２、緩和層４０１、ＳｉＣ膜１２４が形成されている。緩和層４０１は、熱膨張率の違いにより発生する可能性のある応力を緩和するための層として設けられており、上述した中空溝１２３に該当する層である。
【０１６２】
緩和層４０１は、応力を緩和することができる材料で形成されている。緩和層４０１を形成する材料としては、例えば、応力が加わったときに、その応力を吸収し、応力が無くなったときには形状が元に戻るような材料（例えば、弾性体である材料）が用いられる。
【０１６３】
また、緩和層４０１に、絶縁性能を持たせるために、低誘電体で形成されるようにしても良い。緩和層４０１は、例えば、ポーラスシリカを材料として用いた層とすることができる。
【０１６４】
上記した第１乃至第７の構成は、単独で適用することはもちろんのこと、組み合わせて適用することも可能である。
【０１６５】
本技術によれば、シリコン基板に、中空溝を設けることで、シリコンから隔離された電極を形成することができる。このことにより、応力が発生したときに、その応力による影響を低減させることができる。
【０１６６】
応力による影響を低減できることで、応力による形状の変形を防ぐことができ、例えば、チップを積層するときに、チップの配線位置がずれるようなことを防ぐことができる。また、応力による影響を低減できることで、デバイス特性への影響も低減され、ＫＯＺ（Keep Out Zone）を緩和することも可能となる。
【０１６７】
また、絶縁を必要とする部分の絶縁性能を向上させることもできる。よって、貫通電極間（配線間）の容量を低減させることができる。また中空溝の近傍に配置されるトランジスタなどへの影響を低減することも可能となり、デバイスとしての性能を向上させることも可能となる。
【０１６８】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１６９】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１７０】
なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板を貫通する貫通孔と、
前記貫通孔の中心に電極と、
前記電極の周りに空間と
を備える半導体装置。
（２）
前記貫通孔は、前記半導体基板上に形成された絶縁膜も貫通している
前記（１）に記載の半導体装置。
（３）
前記電極の周りにバリアメタルをさらに備える
前記（１）または（２）に記載の半導体装置。
（４）
前記半導体基板と前記空間に絶縁膜をさらに備える
前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）
多層構造の半導体装置であり、
前記電極は、異なる層に形成されている配線を接続する
前記（１）乃至（４）のいずれかに記載の半導体装置。
（６）
前記電極と前記配線は、同一の材料で形成されている
前記（１）乃至（５）のいずれかに記載の半導体装置。
（７）
前記電極は、前記貫通孔の中心に残された前記半導体基板の周りに形成されている
前記（１）乃至（６）のいずれかに記載の半導体装置。
（８）
前記貫通孔は、前記半導体基板上に形成された絶縁膜も貫通し、
前記貫通孔と前記絶縁膜との間には、絶縁物質が充填されている
前記（１）乃至（７）のいずれかに記載の半導体装置。
（９）
前記電極は、バンプと接続されている
前記（１）乃至（８）のいずれかに記載の半導体装置。
（１０）
光電変換を行う光電変換部と、
半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成された画素間遮光部と
を備え、
前記画素間遮光部は、中心に遮光部材を有し、前記遮光部材と前記半導体基板との間に、空間を有する
撮像装置。
（１１）
前記光電変換部の入射面側に形成されている遮光膜をさらに備え、
前記遮光膜と、前記画素間遮光部の遮光部材は、同一材料で一体化形成されている
前記（１０）に記載の撮像装置。
（１２）
半導体基板を貫通する貫通孔と、
前記貫通孔の中心に電極と、
前記電極の周りに空間と
を備える半導体装置を製造する製造装置。
（１３）
前記半導体基板に前記貫通孔を形成し、
前記貫通孔の側面に、所定の材料で膜を形成し、
前記膜が形成された前記貫通孔内に、前記電極を形成し、
前記膜を除去することで、前記空間を形成する
前記（１２）に記載の製造装置。
（１４）
前記膜は異なる材料の２層の膜で形成され、
前記２層の膜のうち、１層の膜が除去されることで、前記空間が形成される
前記（１３）に記載の製造装置。
（１５）
前記２層の膜は、ＳｉＣ膜とＳｉＯ膜であり、前記ＳｉＯ膜が除去される
前記（１４）に記載に製造装置。
（１６）
前記貫通孔、前記膜、前記電極が形成された後、前記半導体基板を薄肉化し、前記薄肉化された前記半導体基板から、前記膜を除去する
前記（１３）乃至（１５）のいずれかに記載の製造装置。
【符号の説明】
【０１７１】
１０  CMOSイメージセンサ，  １１  画素領域，  １２  制御回路，  １３  ロジック回路，  １４  画素駆動線，  １５  垂直信号線，  ２１  垂直駆動部，  ２２  カラム処理部，  ２３  水平駆動部，  ２４  システム制御部，  ３１  信号処理部，  ３２  メモリ部，  ５１  半導体基板，  ５２  半導体基板，  ５３  半導体基板，  ５４  半導体基板，  ５５  半導体基板，  ７１  ロジック回路チップ，  ７２  メモリチップ，  ７３  ＣＩＳチップ，  ８１  貫通電極，  １０１  Ｓｉ基板，  １０２  ＳｉＯ層，  １０３  ＳｉＯ層，  １０５  ＳｉＯ層，  １１１  配線，  １１２  配線，  １１３  ＡＬパッド，  １２１  電極，  １２２  バリアメタル，  １２３  中空溝，  １２４  ＳｉＯ膜，  １５１  ＳｉＯ膜，  １５３  ビア，  １５５  ＳｉＣ膜，  １５７  ＳｉＯ膜，  １５９  バリアメタル，  １６１  金属材，  １６３  ＳｉＯ膜，  １６５  穴，  １６７  バリアメタル，  １６９  銅，  ２１１  ＳｉＯ膜，  ２３１  柱，  ２５１  配線，  ２５６  バンプ，  ３０１  入射光，  ３１０  画素，  ３１１  マイクロレンズ，  ３１３  平坦化膜，  ３１４  遮光膜，  ３１５  絶縁膜，  ３１６  ｐ型半導体領域，  ３１７  受光面，  ３１８  半導体基板，  ３２０  ｎ型半導体領域，  ３４１  ｐ型半導体領域，  ３５０  配線層，  ３５１  配線，  ３５２  絶縁層，  ３６１  支持基板，  ４０１  緩和層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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