(57)【要約】【課題】ダイナミックレンジを拡張することができる固体撮像装置を提供すること。【解決手段】実施形態に係る固体撮像装置は、複数の光電変換素子および拡張ゲートを備える。光電変換素子は、半導体層に設けられ、入射光を受光量に応じた信号電荷に変換して蓄積する。拡張ゲートは、半導体層における光電変換素子に隣接する領域上に設けられ、電圧が印加されることによって、光電変換素子の電荷蓄積領域を拡張する。光電変換素子および拡張ゲートは、互いに平面視千鳥格子状に配置される。【選択図】図３Ａ
2019135792.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に設けられ、入射光を信号電荷に変換して蓄積する光電変換素子と、前記半導体層における前記光電変換素子に隣接する領域上に設けられ、電圧が印加されることによって、前記光電変換素子の電荷蓄積領域を拡張する拡張ゲートとが、互いに平面視千鳥格子状に配置される
ことを特徴とする固体撮像装置。
【請求項２】
前記拡張ゲートは、
互いに隣り合う４つの前記光電変換素子によって四方が囲まれる領域の略中央位置上にそれぞれ設けられる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
隣り合う２つの前記拡張ゲート間における前記半導体層内に設けられるフローティングディフュージョンと、
前記拡張ゲートと前記フローティングディフュージョンとの間における前記半導体層上に設けられる転送ゲートと
を備えることを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
半導体層に設けられ、入射光を信号電荷に変換して蓄積する光電変換素子と、
前記半導体層における前記光電変換素子に隣接する領域に設けられ、電圧が印加されることによって、前記光電変換素子の電荷蓄積領域を拡張する拡張ゲートと、
前記拡張ゲートへ印加する電圧を制御する制御部と
を備えることを特徴とする固体撮像装置。
【請求項５】
前記半導体層における前記光電変換素子に隣接する領域に設けられるドレインと、
前記半導体層における前記ドレインおよび前記光電変換素子間の領域に上に設けられ、電圧が印加されることによって、前記光電変換素子から前記ドレインへ前記信号電荷を排出する排出ゲートと
を備え、
前記制御部は、
前記拡張ゲートおよび前記排出ゲートへ交互に電圧を印加する制御を行う
ことを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、撮像画像の各画素に対応して行列状に設けられる複数の光電変換素子を備える。各光電変換素子は、入射光を光量に応じた信号電荷へ変換して蓄積し、蓄積した信号電荷に応じた電圧を各画素の輝度を示す画素信号として出力する。
【０００３】
かかる固体撮像装置は、小型化および薄型化が進むにつれて、光電変換素子の電荷蓄積領域が縮小され、光電変換素子に蓄積可能な飽和信号電荷数が減少する。これより、固体撮像装置は、撮像可能な輝度のダイナミックレンジが狭くなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１１２５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、ダイナミックレンジを拡張することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、光電変換素子と、拡張ゲートとを備える。前記光電変換素子は、半導体層に設けられ、入射光を信号電荷に変換して蓄積する。前記拡張ゲートは、前記半導体層における前記光電変換素子に隣接する領域上に設けられ、電圧が印加されることによって、前記光電変換素子の電荷蓄積領域を拡張する。前記光電変換素子および前記拡張ゲートは、互いに平面視千鳥格子状に配置される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図である。
【図２】図２は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図３Ａ】図３Ａは、第１実施形態に係る画素アレイの平面視による一部を示す説明図である。
【図３Ｂ】図３Ｂは、第１実施形態に係る画素アレイの１画素に対応する回路を示す説明図である。
【図４】図４は、第１実施形態に係る画素アレイの断面視による一部と、画素アレイ内部の電位分布との対応関係を示す説明図である。
【図５Ａ】図５Ａは、第１実施形態に係る画素アレイが高飽和モードで行う動作の説明図である。
【図５Ｂ】図５Ｂは、第１実施形態に係る画素アレイが高飽和モードで行う動作の変形例を示す説明図である。
【図６】図６は、第１実施形態に係る画素アレイが高飽和モードで行う動作の説明図である。
【図７】図７は、第１実施形態に係る画素アレイが高飽和モードで行う動作の説明図である。
【図８】図８は、第１実施形態に係る画素アレイが低ノイズモードで行う動作の説明図である。
【図９】図９は、第１実施形態に係る画素アレイが低ノイズモードで行う動作の説明図である。
【図１０】図１０は、第１実施形態に係る画素アレイが低ノイズモードで行う動作の説明図である。
【図１１】図１１は、第１実施形態に係る画素アレイが低ノイズモードで行う動作の説明図である。
【図１２】図１２は、第１実施形態に係る画素アレイがグローバルシャッタモードで行う動作の説明図である。
【図１３】図１３は、第１実施形態に係る画素アレイがグローバルシャッタモードで行う動作の説明図である。
【図１４】図１４は、第１実施形態に係る画素アレイがグローバルシャッタモードで行う動作の説明図である。
【図１５】図１５は、第１実施形態に係る画素アレイがグローバルシャッタモードで行う動作の説明図である。
【図１６】図１６は、第１実施形態に係る画素アレイがグローバルシャッタモードで行う動作の説明図である。
【図１７】図１７は、第１実施形態に係る画素アレイがＨＤＲモードで行う動作の説明図である。
【図１８】図１８は、第１実施形態に係る画素アレイがＨＤＲモードで行う動作の説明図である。
【図１９】図１９は、第１実施形態に係る画素アレイがＨＤＲモードで行う動作の説明図である。
【図２０】図２０は、第１実施形態に係る画素アレイがＨＤＲモードで行う動作の説明図である。
【図２１】図２１は、第１実施形態に係る画素アレイがＨＤＲモードで行う動作の説明図である。
【図２２】図２２は、第１実施形態に係る画素アレイがＨＤＲモードで行う動作の説明図である。
【図２３Ａ】図２３Ａは、第１実施形態の変形例１に係る画素アレイの断面視による一部を示す説明図である。
【図２３Ｂ】図２３Ｂは、第１実施形態の変形例２に係る画素アレイの断面視による一部を示す説明図である。
【図２４】図２４は、第２実施形態に係る画素アレイの平面視による一部を示す説明図である。
【図２５Ａ】図２５Ａは、第２実施形態に係る画素アレイの断面視による一部を示す説明図である。
【図２５Ｂ】図２５Ｂは、第２実施形態の変形例１に係る画素アレイの断面視による一部を示す説明図である。
【図２６】図２６は、第２実施形態の変形例２に係る画素アレイの断面視による一部を示す説明図である。
【図２７】図２７は、実施形態に係る光電変換素子および拡張ゲートの配置の変形例を示す平面視による説明図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る固体撮像装置について詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１０】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。
【００１１】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。
【００１２】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１３】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作などに応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイなどである。
【００１４】
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、第１実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１５】
ここでは、イメージセンサ２０が、入射光を光電変換する画素における入射光が入射する側の面側に配線層が形成される所謂表面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。なお、イメージセンサ２０が、裏面照射型である場合については、第２実施形態で後述する。
【００１６】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備え、これらは主にアナログ回路で構成される。
【００１７】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３は、各画素の光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて、各画素内の電荷蓄積領域に蓄積する。
【００１８】
ここで、一般的な画素アレイは、小型化および薄型化されると、電荷蓄積領域に蓄積可能な飽和電子数が低減され、撮像可能な輝度のダイナミックレンジが狭くなる。そこで、本実施形態の画素アレイ２３は、半導体層における光電変換素子に隣接する領域上に設けられ、電圧が印加されることによって、光電変換素子の電荷蓄積領域を拡張する拡張ゲートを備える。これにより、画素アレイ２３は、撮像可能な輝度のダイナミックレンジを拡張することができる。なお、画素アレイ２３の具体的構成や動作については、図３Ａ〜図２２を参照して後述する。
【００１９】
タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７およびラインメモリ２８に対して動作指示となる制御信号を出力する処理部である。また、タイミング制御部２５は、前述した拡張ゲートへの電圧の印加および非印加を切り替える制御や、後述する排出ゲートへの電圧の印加および非印加を切り替える制御も合わせて行う。
【００２０】
拡張ゲートや排出ゲートに対する制御信号は、タイミング制御部２５から垂直シフトレジスタ２４を介して、画素アレイ２３中の対応する拡張ゲートや排出ゲートへ入力される。なお、かかる制御信号の流れは一例であり、タイミング制御部２５は、拡張ゲートや排出ゲートへ直接、制御信号を出力する構成であってもよい。
【００２１】
なお、タイミング制御部２５は、後述の転送ゲート、第１リセットゲート、第２リセットゲート、排出ゲート、アンプトランジスタのゲート、およびアドレストランジスタのゲートに対する電圧の印加制御も行う。
【００２２】
垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の画素の中から信号電荷を読み出す画素を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２３】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各画素からＣＤＳ２６へ、各画素に蓄積された信号電荷に応じた画素信号を出力する。
【００２４】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における画素の行毎に信号処理回路２１へ出力する処理部である。
【００２５】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部であり、主にデジタル回路で構成される。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。
【００２６】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の画素が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各画素に蓄積された信号電荷に応じた画素信号を読み出すことによって撮像を行う。
【００２７】
次に、図３Ａおよび図３Ｂを参照して、画素アレイ２３の平面視による構成について説明する。図３Ａは、第１実施形態に係る画素アレイ２３の平面視による一部を示す説明図である。図３Ｂは、第１実施形態に係る画素アレイ２３の１画素に対応する回路を示す説明図である。
【００２８】
図３Ａに示すように、画素アレイ２３は、例えば、ボロン等のＰ型の不純物がドープされたシリコンにより形成された半導体層３１に、平面視行列状に配列された複数の光電変換素子ＰＤを備える。光電変換素子ＰＤは、例えば、リン等のＮ型の不純物がドープされた半導体領域である。
【００２９】
各光電変換素子ＰＤの受光面上には、例えば、ボロン等のＰ型の不純物がドープされたＰ型領域３４（図４参照）を介して、光電変換素子ＰＤの受光面よりも面積が大きなマイクロレンズＭＬが設けられる。
【００３０】
具体的には、マイクロレンズＭＬは、受光面積が光電変換素子ＰＤの平面視における受光面積より大きく、外周が拡張ゲートＳＴの平面視における中央に達する。これにより、マイクロレンズＭＬは、拡張ゲートＳＴ上へ向けて到来する光まで光電変換素子ＰＤへ集光することができる。光電変換素子ＰＤは、各マイクロレンズＭＬによって集光される入射光を受光量に応じた信号電荷に変換して蓄積する。
【００３１】
また、画素アレイ２３は、半導体層３１における各光電変換素子ＰＤに隣接する領域（例えば、各光電変換素子ＰＤの右下斜め４５°に位置する領域）にそれぞれ積層される拡張ゲートＳＴを備える。拡張ゲートＳＴは、例えば、ポリシリコンによって形成されるゲートであり、電圧が印加されることによって、半導体層３１における拡張ゲートＳＴ直下の領域に、光電変換素子ＰＤの電荷蓄積領域と連続する電位の井戸を形成する。
【００３２】
これにより、画素アレイ２３は、半導体層３１における光電変換素子ＰＤの領域に加え、拡張ゲートＳＴ直下の領域までが信号電荷を蓄積する電荷蓄積領域となるので、光電変換素子ＰＤの電荷蓄積領域を拡張することができる。
【００３３】
したがって、画素アレイ２３によれば、光電変換素子ＰＤの領域にしか信号電荷を蓄積できない他の画素アレイに比べて、より多くの信号電荷を蓄積することができるので、撮像する輝度のダイナミックレンジを拡張することができる。
【００３４】
また、各光電変換素子ＰＤおよび拡張ゲートＳＴは、互いに平面視千鳥格子状に配置される。これにより、画素アレイ２３は、例えば、光電変換素子ＰＤの行または列のいずれか一方向に、光電変換素子ＰＤと拡張ゲートＳＴとを交互に配置する場合に比べて、面積を縮小することができ、小型化が可能となる。
【００３５】
また、各拡張ゲートＳＴは、互いに隣り合う４つの光電変換素子ＰＤによって四方が囲まれる領域の略中央にそれぞれ積層される。これにより、画素アレイ２３は、光電変換素子ＰＤの行または列のいずれか一方向に、光電変換素子ＰＤと拡張ゲートＳＴとを交互に配置される場合に比べて、画素間の距離を行列方向の両方について均等に縮小することができ、さらなる小型化が可能となる。
【００３６】
なお、光電変換素子ＰＤおよび拡張ゲートＳＴの配置は、千鳥格子状に限定されるものではなく、格子状であってもよい。光電変換素子ＰＤおよび拡張ゲートＳＴが格子状に配置される場合の一例については、図２７を参照して後述する。
【００３７】
また、画素アレイ２３は、転送ゲートＴＧ、第１フローティングディフュージョンＦＤ１、第１リセットゲートＲＳ１、第２フローティングディフュージョンＦＤ２、第２リセットゲートＲＳ２、およびリセットドレインＲＤを備える。
【００３８】
転送ゲートＴＧ、第１フローティングディフュージョンＦＤ１、第１リセットゲートＲＳ１、第２フローティングディフュージョンＦＤ２、第２リセットゲートＲＳ２、リセットドレインＲＤは、例えば、行方向で隣り合う２つの拡張ゲートＳＴの間に平面視において一列に並ぶ。
【００３９】
第１フローティングディフュージョンＦＤ１および第２フローティングディフュージョンＦＤ２は、例えば、リン等のＮ型の不純物がドープされて信号電荷を保持可能な領域である。リセットドレインＲＤは、例えば、リン等のＮ型の不純物がドープされた領域であり、信号電荷が排出される領域である。
【００４０】
転送ゲートＴＧは、例えば、ポリシリコンによって形成され、電圧が印加されることによって、半導体層３１における拡張ゲートＳＴ直下の領域から第１フローティングディフュージョンＦＤ１へ信号電荷を転送するゲートである。
【００４１】
第１リセットゲートＲＳ１は、例えば、ポリシリコンによって形成され、電圧が印加されることによって、第１フローティングディフュージョンＦＤ１と第２フローティングディフュージョンＦＤ２とを電気的に導通させるゲートである。
【００４２】
第２リセットゲートＲＳ２は、例えば、ポリシリコンによって形成され、電圧が印加されることによって、第２フローティングディフュージョンＦＤ２からリセットドレインＲＤへ信号電荷を排出するゲートである。
【００４３】
そして、転送ゲートＴＧ、第１フローティングディフュージョンＦＤ１、第１リセットゲートＲＳ１、第２フローティングディフュージョンＦＤ２、第２リセットゲートＲＳ２、リセットドレインＲＤが並ぶ方向と、光電変換素子ＰＤおよび拡張ゲートＳＴが並ぶ方向とは、平面視において、略４５度の角度で交差する。
【００４４】
これにより、画素アレイ２３は、例えば、光電変換素子、拡張ゲート、転送ゲート、フローティングディフュージョン、リセットゲート、リセットドレインを一直線上に配置する場合に比べて、一画素の占有面積を低減することができる。
【００４５】
また、画素アレイ２３は、列方向で隣り合う２つの拡張ゲートＳＴの間に、平面視一列に並ぶアンプトランジスタＡＭＰと、アドレストランジスタＡＤＲとを備える。アンプトランジスタＡＭＰは、ゲートに第１フローティングディフュージョンＦＤ１または第２フローティングディフュージョンＦＤ２が後述の多層配線によって接続されて、光電変換素子ＰＤによって光電変換された信号電荷を増幅するトランジスタである。アドレストランジスタＡＤＲは、信号電荷を読み出す画素が選択される場合に、ゲートに電圧が印加されるトランジスタである。
【００４６】
このように、画素アレイ２３は、各画素の境界線上に、アンプトランジスタＡＭＰ、アドレストランジスタＡＤＲを備える。また、画素アレイ２３は、各画素の境界線上に、転送ゲートＴＧ、第１フローティングディフュージョンＦＤ１、第１リセットゲートＲＳ１、第２フローティングディフュージョンＦＤ２、第２リセットゲートＲＳ２、およびリセットドレインＲＤを備える。これにより、画素アレイ２３は、各画素の受光面を可及的に広くすることができる。
【００４７】
また、画素アレイ２３は、各画素毎に、排出ゲートＩＣＧと、ドレインＤＤとを備える。排出ゲートＩＣＧは、例えば、ポリシリコンによって形成され、半導体層３１における各光電変換素子ＰＤに隣接する領域に積層される。
【００４８】
ドレインＤＤは、例えば、リン等のＮ型の不純物がドープされた領域であり、信号電荷が排出される領域である。かかるドレインＤＤは、平面視において、排出ゲートＩＣＧを介して光電変換素子ＰＤと対向する位置に設けられる。排出ゲートＩＣＧは、電圧が印加されることによって、光電変換素子ＰＤからドレインＤＤへ信号電荷を排出するゲートである。
【００４９】
画素アレイ２３は、光電変換素子ＰＤに蓄積される信号電荷の一部をドレインＤＤへ排出することによって、光電変換素子ＰＤの電荷蓄積領域が容易に飽和状態に達することを抑制することがきる。これにより、画素アレイ２３は、撮像する輝度のダイナミックレンジをさらに拡張することができる。
【００５０】
なお、ここでは、図示を省略したが、マイクロレンズＭＬの直下には、後述のカラーフィルタＣＦが設けられ、カラーフィルタＣＦと半導体層３１との間には、層間絶縁膜３５が設けられる（図４参照）。層間絶縁膜３５内には、多層配線３６が設けられる。
【００５１】
かかる多層配線３６は、各光電変換素子ＰＤの受光領域を避けて、平面視垂直方向に延伸する複数の垂直信号線と、平面視水平方向に延伸する複数の水平信号線とを含む。このうち、水平信号線は、垂直シフトレジスタ２４（図２参照）から排出ゲートＩＣＧ、拡張ゲートＳＴ、転送ゲートＴＧ、第１リセットゲートＲＳ１、第２リセットゲートＲＳ２、アドレストランジスタＡＤＲのゲートへ制御信号を送信する信号線である。
【００５２】
具体的には、図３Ｂに示すように、排出ゲートＩＣＧは、排出ゲートＩＣＧ用の水平信号線に接続される。排出ゲートＩＣＧがゲートになるトランジスタは、光電変換素子ＰＤがソースになり、ドレインＤＤがドレインになる。
【００５３】
拡張ゲートＳＴは、拡張ゲートＳＴ用の水平信号線に接続される。拡張ゲートＳＴがゲートになるトランジスタは、光電変換素子ＰＤがソースになり、転送ゲートＴＧがゲートになるトランジスタのソースがドレインになる。
【００５４】
転送ゲートＴＧは、転送ゲート用の水平信号線に接続される。転送ゲートＴＧがゲートになるトランジスタは、拡張ゲートＳＴがゲートになるトランジスタのドレインがソースになり、第１フローティングディフュージョンＦＤ１がドレインになる。
【００５５】
第１リセットゲートＲＳ１は、第１リセットゲートＲＳ１用の水平信号線に接続される。第１リセットゲートＲＳ１がゲートになるトランジスタは、第１フローティングディフュージョンＦＤ１がソースになり、第２フローティングディフュージョンＦＤ２がドレインになる。
【００５６】
第２リセットゲートＲＳ２は、第２リセットゲートＲＳ２用の水平信号線に接続される。第２リセットゲートＲＳ２がゲートになるトランジスタは、第２フローティングディフュージョンＦＤ２がソースになり、リセットドレインＲＤがドレインになる。
【００５７】
また、アドレストランジスタＡＤＲは、ゲートがアドレストランジスタＡＤＲ用の水平信号線に接続され、ソースがＣＤＳ２６（図２参照）に接続され、ドレインがアンプトランジスタＡＭＰのソースに接続される。
【００５８】
アンプトランジスタＡＭＰは、ゲートが第１フローティングディフュージョンＦＤ１に接続され、ソースがアドレストランジスタＡＤＲのドレインに接続され、ドレインがドレインＤＤに接続される。
【００５９】
次に、図４を参照して、画素アレイ２３の断面構造および画素アレイ２３内部の電位分布について説明する。図４は、第１実施形態に係る画素アレイ２３の断面視による一部と、画素アレイ２３内部の電位分布との対応関係を示す説明図である。なお、図４に示す断面は、図３Ａに示す画素アレイ２３を同図に両向矢印で示す折れ線で切断した断面を模式的に示している。
【００６０】
図４の上段に示すように、画素アレイ２３は、順次積層される半導体層３１、層間絶縁膜３５、カラーフィルタＣＦ、およびマイクロレンズＭＬを備える。マイクロレンズＭＬは、受光する光を光電変換素子ＰＤへ集光する平凸レンズである。カラーフィルタＣＦは、例えば、赤色光、緑色光、および青色光のうちのいずれか一つを選択的に透過させる色フィルタである。カラーフィルタＣＦは、例えば、ベイヤ配列される。
【００６１】
層間絶縁膜３５は、例えば、ＴＥＯＳ（テトラエトキシシラン）によって形成される酸化シリコン層である。層間絶縁膜３５は、内部に多層配線３６が設けられる。多層配線３６は、マイクロレンズＭＬによって集光される光路を避けた位置に設けられる。また、層間絶縁膜３５は、深層部に前述した排出ゲートＩＣＧ、拡張ゲートＳＴ、転送ゲートＴＧ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２が設けられる。
【００６２】
半導体層３１は、表層にドレインＤＤ、Ｐ型領域３４、光電変換素子ＰＤ、ウェル３３が設けられる。ウェル３３は、例えば、ボロン等のＰ型の不純物がドープされた領域である。ウェル３３の表層には、第１フローティングディフュージョンＦＤ１、第２フローティングディフュージョンＦＤ２、およびリセットドレインＲＤが設けられる。
【００６３】
また、半導体層３１は、光電変換素子ＰＤとウェル３３との間に、例えば、リン等のＮ型の不純物がドープされたＮ型領域３２が設けられる。Ｎ型領域３２は、拡張ゲートＳＴの下方で、光電変換素子ＰＤよりも第１フローティングディフュージョンＦＤ１寄りの位置に設けられる。これにより、Ｎ型領域３２は、拡張ゲートＳＴに電圧が印加されて電荷蓄積領域となる場合に、蓄積した信号電荷が光電変換素子ＰＤ側へ逆流することを抑制することができる。
【００６４】
かかる半導体層３１の内部は、排出ゲートＩＣＧ、拡張ゲートＳＴ、転送ゲートＴＧ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２に電圧が印加されない場合、図４の下段に示すような電位分布となる。
【００６５】
具体的には、半導体層３１の内部は、ドレインＤＤ、第１フローティングディフュージョンＦＤ１、第２フローティングディフュージョンＦＤ２、およびリセットドレインＲＤの電位が所定の上限値（以下、単に、「上限値」と記載する）となる。
【００６６】
排出ゲートＩＣＧの下方領域、拡張ゲートＳＴの下方領域のうちＮ型領域３２が設けられていない領域、転送ゲートＴＧの下方領域、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２の下方領域の電位が所定の下限値（以下、単に、「下限値」と記載する）となる。
【００６７】
ここで、排出ゲートＩＣＧの下方領域における電位の下限値をＶ（ＩＧＣ）、拡張ゲートＳＴの下方領域のうちＮ型領域３２が設けられていない領域における電位の下限値をＶ（ＳＴａ）、転送ゲートＴＧの下方領域における電位の下限値をＶ（ＴＧ）とする。
【００６８】
第１リセットゲートＲＳ１、第２リセットゲートＲＳ２における電位の各下限値を、Ｖ（ＲＳ１）、Ｖ（ＲＳ２）とすると、各下限値の大小関係は、Ｖ（ＲＳ１）＝Ｖ（ＲＳ２）＝Ｖ（ＩＧＣ）＞Ｖ（ＳＴａ）＞Ｖ（ＴＧ）となっている。光電変換素子ＰＤ、およびＮ型領域３２の電位は、前述した上限値の電圧よりも低く、下限値の電位よりも高くなる。
【００６９】
ここで、半導体層３１の中で、電位が低い領域に囲まれた電位が高い領域は、信号電荷を蓄積または保持可能な電位の井戸となる領域である。このため、図４の下段に示す状態では、光電変換素子ＰＤ、Ｎ型領域３２、第１フローティングディフュージョンＦＤ１、および第２フローティングディフュージョンＦＤ２が電位の井戸となる領域である。
【００７０】
画素アレイ２３は、この状態から、排出ゲートＩＣＧ、拡張ゲートＳＴ、転送ゲートＴＧ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２に対する電圧の印加と非印加とを切り替えることによって、複数種類のモードでの動作が可能である。
【００７１】
具体的には、画素アレイ２３は、高飽和モード、低ノイズモード、グローバルシャッタモード、およびＨＤＲ（High  Dynamic  Range）モードという４種類のモードでの動作が可能である。以下、画素アレイ２３が各モードで行う動作について説明する。
【００７２】
（高飽和モード）
高飽和モードは、比較的高輝度の画像を撮像するための動作モードであり、光電変換された信号電荷を蓄積する電荷蓄積領域を、半導体層３１における光電変換素子ＰＤの領域から、拡張ゲートＳＴ下方の領域まで拡張して撮像するモードである。これにより、画素アレイ２３は、電荷蓄積領域の飽和信号電荷数が増大するので、撮像可能な輝度のダイナミックレンジを拡張することができる。
【００７３】
図５Ａ、図６および図７は、第１実施形態に係る画素アレイ２３が高飽和モードで行う動作の説明図である。図５Ａには、転送ゲートＴＧ、拡張ゲートＳＴ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２に電圧が印加されるタイミングを示している。また、図６および図７には、高飽和モードでの半導体層３１内の電位分布の推移を示している。図５Ｂは、第１実施形態に係る画素アレイ２３が高飽和モードで行う動作の変形例を示す説明図である。
【００７４】
図５Ａに示すタイミングチャートでローレベルの期間は、電圧が低い状態であり、ハイレベルの期間は、電圧が高い状態である。以下、タイミングチャートがハイレベルとなっている状態をＯＮ、ローレベルとなっている状態をＯＦＦと称する。なお、高飽和モードでは、排出ゲートＩＣＧがＯＮになることはない。
【００７５】
図５Ａに示すように、高飽和モードでは、第１リセットゲートＲＳ１は常時ＯＮとなる。このため、図６および図７に示すように、第１フローティングディフュージョンＦＤ１、第１リセットゲートＲＳ１の下方領域、および第２フローティングディフュージョンＦＤ２の電位は、上限値に維持される。
【００７６】
つまり、高飽和モードでは、第１フローティングディフュージョンＦＤ１、第１リセットゲートＲＳ１の下方領域、および第２フローティングディフュージョンＦＤ２全体が一つのフローティングディフュージョンとして機能する。このため、ここでは、この領域をフローティングディフュージョンと称する。
【００７７】
画素アレイ２３は、高飽和モードになると、図５Ａに示すように、時刻がｔ１０になるまでの間、転送ゲートＴＧおよび第２リセットゲートＲＳ２がＯＦＦ、拡張ゲートＳＴおよび第１リセットゲートＲＳ１がＯＮとなる。
【００７８】
これにより、半導体層３１内の電位分布は、図４の下段に示す状態から図６に（ａ）で示す状態となる。この状態では、半導体層３１における光電変換素子ＰＤに加えて拡張ゲートＳＴ下方の領域も電荷蓄積領域となり、両領域内に信号電荷（図中のｅ-）が蓄積される。
【００７９】
その後、図５Ａに示すように、時刻がｔ１０になると、転送ゲートＴＧがＯＮとなり、拡張ゲートＳＴがＯＦＦとなり、半導体層３１内の電位分布が図６に（ｂ）で示す状態となる。これにより、電荷蓄積領域に蓄積されていた信号電荷の一部がフローティングディフュージョンへ転送される。
【００８０】
また、排出ゲートＩＧＣの下方領域における電位Ｖ（ＩＧＣ）は、拡張ゲートＳＴがＯＦＦ時の障壁部の電位Ｖ（ＳＴａ）より高くなるように形成し、光電変換素子ＰＤから拡張ゲートＳＴ側へ電荷が溢れないようにする。
【００８１】
続いて、図５Ａに示すように、時刻がｔ１１になると、拡張ゲートＳＴがＯＮとなり、半導体層３１内の電位分布が図６に（ｃ）で示す状態となる。これにより、再度、半導体層３１における光電変換素子ＰＤに加えて拡張ゲートＳＴ下方の領域も電荷蓄積領域となり、光電変換素子ＰＤに蓄積されていた信号電荷が半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２に移動する。
【００８２】
その後、図５Ａに示すように、半導体層３１内の電位分布は、１フレームの画像の撮像が終了する時刻となるｔ１２になるまで、図６で（ｂ）で示す状態と、図６に（ｃ）で示す状態とを繰り返す。
【００８３】
このように、図６で（ｂ）で示す状態と、図６に（ｃ）で示す状態とを複数回繰り返すことにより、拡張ゲートＳＴで一度にフローティングディフュージョンＦＤに転送できる電荷量が小さくても、回数倍の電荷量をフローティングディフュージョンＦＤに転送することができる。
【００８４】
しかも、高飽和モードでは、前述のように、第１フローティングディフュージョンＦＤ１に加え、半導体層３１における第１リセットゲートＲＳ１の下方領域および第２フローティングディフュージョンＦＤ２もフローティングディフュージョンとして機能させる。これによっても、フローティングディフュージョンＦＤの蓄積容量が大きくなるので、画素アレイ２３は、フローティングディフュージョンのオーバーフローを抑制することができる。
【００８５】
その後、図５Ａに示すように、時刻がｔ１２になると、転送ゲートＴＧがＯＦＦとなり、拡張ゲートＳＴがＯＮとなり、半導体層３１内の電位分布が図７に（ａ）で示す状態となる。これにより、画像１フレーム分の信号電荷がフローティングディフュージョンに保持される。そして、画素アレイ２３は、各画素からフローティングディフュージョンに保持された信号電荷に応じた画像信号を出力する。
【００８６】
続いて、図５Ａに示すように、時刻がｔ１３になると、第２リセットゲートＲＳ２がＯＮとなり、半導体層３１内の電位分布が図７に（ｂ）で示す状態になる。これにより、フローティングディフュージョンに保持された信号電荷は、リセットドレインＲＤへ排出される。
【００８７】
その後、図５Ａに示すように、時刻がｔ１４になると、第２リセットゲートＲＳ２がＯＦＦとなり、半導体層３１内の電位分布は、再度、図６に（ａ）で示す状態となる。そして、時刻ｔ１５以降、画素アレイ２３は、１フレームの画像を撮像する度に、時刻ｔ１０からｔ１４までで行った動作を繰り返す。
【００８８】
なお、図５Ａに示す画素アレイ２３が高飽和モードで行う動作は一例であり、これに限定されるものではない。例えば、図５Ｂに示すように、画素アレイ２３は、高飽和モードで時刻ｔ１４とｔ１５との間の時刻ｔ１６〜ｔ１７間に、電荷排出動作を追加して、実効的な露光時間を時刻ｔ１７〜ｔ１５間にすることもできる。これにより、露光時間を、図５Ａに示す所定周期より短くすることができる。また、電荷排出動作は、排出ゲートＩＣＧをＯＮにして行ってもよい。
【００８９】
（低ノイズモード）
低ノイズモードは、比較的低輝度の画像を撮像するための動作モードであり、半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２を電荷蓄積領域として使用せずに、撮像するモードである。これにより、画素アレイ２３は、拡張ゲートＳＴ近傍で発生するノイズが撮像画像に及ぼす悪影響を低減することができる。
【００９０】
図８〜図１１は、第１実施形態に係る画素アレイ２３が低ノイズモードで行う動作の説明図である。図８には、転送ゲートＴＧ、拡張ゲートＳＴ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２がＯＮまたはＯＦＦとなるタイミングを示している。また、図９〜図１１には、低ノイズモードでの半導体層３１内の電位分布の推移を示している。
【００９１】
なお、低ノイズモードでは、排出ゲートＩＣＧがＯＮになることはなく、第２リセットゲートＲＳ２がＯＦＦになることはない。そして、低ノイズモードでは、画素アレイ２３は、まず、光電変換素子ＰＤに残存している信号電荷をリセットしてから撮像動作を行う。
【００９２】
画素アレイ２３は、低ノイズモードになると、図８に示すように、時刻がｔ２０になるまでの間、転送ゲートＴＧおよび第２リセットゲートＲＳ２がＯＮとなり、拡張ゲートＳＴおよび第１リセットゲートＲＳ１がＯＦＦとなる。これにより、半導体層３１内の電位分布は、図９に（ａ）で示す状態になる。この状態では、図９に（ａ）で示すように、光電変換素子ＰＤに信号電荷が残存している場合がある。
【００９３】
そこで、図８に示すように、時刻がｔ２０になると、拡張ゲートＳＴがＯＮとなり、続いて、時刻がｔ２１になると、拡張ゲートＳＴがＯＦＦとなる。これにより、半導体層３１内の電位分布が図９に（ｂ）で示す状態になり、続いて、図９に（ｃ）で示す状態になり、信号電荷が半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２を経由して、第１フローティングディフュージョンＦＤ１へ転送される。
【００９４】
ここでも、排出ゲートＩＧＣの下方領域における電位Ｖ（ＩＧＣ）は、拡張ゲートＳＴがＯＦＦ時の障壁部の電位Ｖ（ＳＴａ）より高くなるように形成し、光電変換素子ＰＤから拡張ゲートＳＴ側へ電荷が溢れないようにする。
【００９５】
これにより、時刻ｔ２０の時点で光電変換素子ＰＤは、一旦リセットされ、時刻ｔ２１の時点から撮像した画像の信号電荷を蓄積する。その後、図８に示すように、時刻がｔ２２になると、転送ゲートＴＧがＯＦＦとなり、半導体層３１内の電位分布が図１０に（ａ）で示す状態となる。これにより、光電変換素子ＰＤに残存していた信号電荷が第１フローティングディフュージョンＦＤ１に保持される。
【００９６】
続いて、図８に示すように、時刻がｔ２３になると、図１０に（ｂ）に示すように、拡張ゲートＳＴがＯＮとなり、光電変換素子ＰＤの信号電荷が拡張ゲートＳＴの下方領域に移る。その後、図８に示すように、時刻がｔ２４になると、拡張ゲートＳＴがＯＦＦとなり、図１０に（ｃ）で示すように、信号電荷がＳＴの下方領域に保持される。
【００９７】
続いて、図８に示すように、時刻がｔ２５になると、第１リセットゲートＲＳ１がＯＮとなり、半導体層３１内の電位分布が図１１に（ａ）で示す状態になり、第１フローティングディフュージョンＦＤ１に保持されていた信号電荷が第２フローティングディフュージョンＦＤ２を経由してリセットドレインＲＤへ排出される。その後、図８に示すように、時刻がｔ２６になると、第１リセットゲートＲＳ１がＯＦＦとなり、半導体層３１内の電位分布が図１１に（ｂ）で示す状態となる。
【００９８】
続いて、図８に示すように、時刻がｔ２７になると、転送ゲートＴＧがＯＮとなり、図１１に（ｃ）で示すように、信号電荷が拡張ゲートＳＴの下方領域から第１フローティングディフュージョンＦＤ１へ移動する。その後、図８に示すように、時刻がｔ２８になると、転送ゲートＴＧがＯＦＦとなる。
【００９９】
これにより、半導体層３１内の電位分布が、図１１に（ｄ）で示す状態の準位に推移して、信号電荷が光電変換素子ＰＤから第１フローティングディフュージョンＦＤ１へ転送されて保持される。そして、画素アレイ２３は、各画素の第１フローティングディフュージョンＦＤ１に保持された信号電荷に応じた画像信号を出力する。
【０１００】
（グローバルシャッタモード）
グローバルシャッタモードは、比較的高速で動く被写体の画像を撮像するための動作モードであり、全画素から一斉に信号電荷を読み出して撮像するモードである。これにより、画素アレイ２３は、動画中で高速で動く被写体の像に歪みが発生することを抑制することができる。
【０１０１】
図１２〜図１６は、第１実施形態に係る画素アレイ２３がグローバルシャッタモードで行う動作の説明図である。図１２には、転送ゲートＴＧ、拡張ゲートＳＴ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２がＯＮまたはＯＦＦとなるタイミングを示している。また、図１３〜図１６には、グローバルシャッタモードでの半導体層３１内の電位分布の推移を示している。なお、グローバルシャッタモードでは、排出ゲートＩＣＧがＯＮになることはなく、第２リセットゲートＲＳ２がＯＦＦになることはない。
【０１０２】
画素アレイ２３は、グローバルシャッタモードになると、図１２に示すように、時刻がｔ３０になるまでの間、転送ゲートＴＧおよび第２リセットゲートＲＳ２がＯＮとなり、拡張ゲートＳＴおよび第１リセットゲートＲＳ１がＯＦＦとなる。これにより、半導体層３１内の電位分布は、図１３に（ａ）で示す状態になり、光電変換素子ＰＤに信号電荷が蓄積される。
【０１０３】
その後、図１２に示すように、時刻がｔ３０になると、拡張ゲートＳＴがＯＮとなり、時刻がｔ３１になると、拡張ゲートＳＴがＯＦＦとなる。これにより、半導体層３１内の電位分布が図１３に（ｂ）示す状態になり、続いて、図１３に（ｃ）に示す状態になり、信号電荷が光電変換素子ＰＤから第１フローティングディフュージョンＦＤ１へ転送される。このとき、画素アレイ２３は、全画素一斉に、信号電荷が光電変換素子ＰＤから第１フローティングディフュージョンＦＤ１へ転送される。
【０１０４】
続いて、図１２に示すように、時刻がｔ３２になると、転送ゲートＴＧがＯＦＦとなり、同時に拡張ゲートＳＴがＯＮとなり、続いて、時刻がｔ３３になると、拡張ゲートＳＴがＯＦＦとなる。これにより、半導体層３１内の電位分布が図１４に（ａ）で示す状態となり、続いて、図１４に（ｂ）に示す状態となり、光電変換素子ＰＤから半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２へ信号電荷が転送される。このとき、画素アレイ２３は、全画素一斉に、光電変換素子ＰＤから半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２へ信号電荷を転送する。
【０１０５】
続いて、図１２に示すように、時刻がｔ３４になると、読出し行ごとに、第１リセットゲートＲＳ１がＯＮとなり、続いて、時刻がｔ３５になると、第１リセットゲートＲＳ１がＯＦＦとなる。これにより、半導体層３１内の電位分布が、図１４に（ｃ）で示す状態になり、続いて、図１５に（ａ）で示す状態になり、信号電荷が第１フローティングディフュージョンＦＤ１からリセットドレインＲＤへ排出される。
【０１０６】
その後、図１２に示すように、時刻がｔ３６になると、転送ゲートＴＧがＯＮとなり、続いて、時刻がｔ３７になると、転送ゲートＴＧがＯＦＦとなる。これにより、半導体層３１内の電位分布が、図１５に（ｂ）で示す状態になり、続いて図１５に（ｃ）で示す状態になり、信号電荷が半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２から第１フローティングディフュージョンＦＤ１へ転送されて保持される。
【０１０７】
このとき、画素アレイ２３は、読出し行ごとに、信号電荷が半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２から第１フローティングディフュージョンＦＤ１へ信号電荷を転送する。そして、画素アレイ２３は、各画素の第１フローティングディフュージョンＦＤ１に保持された信号電荷に応じた画像信号を出力する。
【０１０８】
その後、図１２に示すように、時刻がｔ３８になると、転送ゲートＴＧがＯＮとなる。これにより、半導体層３１内の電位分布が、図１６で示す状態となる。その後、転送ゲートＴＧがＯＮとなって、半導体層３１内の電位分布は、図１２に示す時刻ｔ３０以前の状態に戻る。
【０１０９】
（ＨＤＲモード）
ＨＤＲモードは、高飽和モードで撮像する画像よりも、さらに高輝度の画像を撮像するための動作モードであり、光電変換される信号電荷をドレインＤＤへ排出する動作と、半導体層３１下方のＮ型領域３２へ転送する動作を繰り返して撮像するモードである。これにより、画素アレイ２３は、高飽和モードで撮像する画像よりも、さらに高輝度の画像を撮像することができる。
【０１１０】
また、画素アレイ２３は、ＨＤＲモードで動作を行う場合に、多重露光方式で撮像を行う。なお、本実施形態で画素アレイ２３が行う多重露光方式については、図２２を参照して後述する。
【０１１１】
図１７〜図２２は、第１実施形態に係る画素アレイ２３がＨＤＲモードで行う動作の説明図である。図１７には、排出ゲートＩＣＧ、転送ゲートＴＧ、拡張ゲートＳＴ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２がＯＮまたはＯＦＦとなるタイミングを示している。
【０１１２】
また、図１８〜図２１には、ＨＤＲモードでの半導体層３１内の電位分布の推移を示している。図２２には、ＨＤＲモードにおける多重露光方式での排出ゲートＩＣＧおよび拡張ゲートＳＴがＯＮまたはＯＦＦとなるタイミングを示している。なお、ＨＤＲモードでは、第２リセットゲートＲＳ２は、常時ＯＮの例を示す。
【０１１３】
画素アレイ２３は、ＨＤＲモードになると、図１７に示すように、時刻がｔ４１になる直前までの間、排出ゲートＩＣＧ、転送ゲートＴＧ、拡張ゲートＳＴ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２が全てＯＮとなり、時刻がｔ４１になる直前に拡張ゲートＳＴのみＯＦＦになる。これにより、半導体層３１内の電位分布が図１８に（ａ）で示す状態となり、光電変換素子ＰＤに蓄積された信号電荷がドレインＤＤへ出されてリセットされる。
【０１１４】
その後、図１７に示すように、時刻がｔ４１になると、排出ゲートＩＣＧ、転送ゲートＴＧ、および第１リセットゲートＲＳ１がＯＦＦとなる。これにより、半導体層３１内の電位分布が図１８に（ｂ）で示す状態になり、光電変換された信号電荷が光電変換素子ＰＤに蓄積される。
【０１１５】
続いて、図１７に示すように、時刻がｔ４２になると、排出ゲートＩＣＧがＯＮとなり、続いて、時刻がｔ４３になると、排出ゲートＩＣＧがＯＦＦとなる。これにより、半導体層３１内の電位分布が図１８に（ｃ）で示す状態になり、続いて、図１９に（ａ）で示す状態になり、光電変換された信号電荷が光電変換素子ＰＤからドレインＤＤへ排出され、新たに光電変換された信号電荷が光電変換素子ＰＤに蓄積される。
【０１１６】
その後、図１７に示すように、時刻がｔ４４になると、拡張ゲートＳＴがＯＮとなり、続いて、時刻がｔ４５になると、拡張ゲートＳＴがＯＦＦとなる。これにより、半導体層３１内の電位分布が図１９に（ｂ）で示す状態になり、続いて、図１９に（ｃ）で示す状態になり、光電変換された信号電荷が光電変換素子ＰＤから拡張ゲートＳＴ下方のＮ型領域３２へ転送されて蓄積される。
【０１１７】
以後、図１７に示すように、時刻がｔ５０になるまでの間、半導体層３１内部の電位分布は、図１８に（ｃ）で示す状態、図１９に（ａ）で示す状態、図１９に（ｂ）で示す状態、図１９に（ｃ）で示す状態を順次繰り返す。これにより、半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２には、光電変換された信号電荷のうち、ドレインＤＤへ排出されなかった信号電荷が蓄積される。
【０１１８】
そして、図１７に示すように、時刻がｔ５０になると、第１リセットゲートＲＳ１がＯＮとなり、続いて、時刻がｔ５１になると、第１リセットゲートＲＳ１がＯＦＦとなる。これにより、半導体層３１内の電位分布が図２０に（ａ）で示す状態になり、続いて、図２０に（ｂ）で示す状態になり、一旦、第１フローティングディフュージョンＦＤ１がリセットされる。
【０１１９】
その後、図１７に示すように、時刻がｔ５２になると、転送ゲートＴＧがＯＮとなり、続いて、時刻がｔ５３になると、転送ゲートＴＧがＯＦＦとなる。これにより、半導体層３１内の電位分布が図２１に（ａ）で示す状態となり、続いて、図２０に（ｂ）で示す状態になり、半導体層３１における拡張ゲートＳＴ下方のＮ型領域３２から第１フローティングディフュージョンＦＤ１へ信号電荷が転送されて保持される。そして、画素アレイ２３は、各画素から第１フローティングディフュージョンＦＤ１に保持された信号電荷に応じた画像信号を出力する。
【０１２０】
また、画素アレイ２３は、ＨＤＲモードで動作する場合に、多重露光方式によって撮像を行う。例えば、画素アレイ２３は、行列状に設けられる画素のうち、奇数行の画素の露光時間を比較的短時間とし、偶数行の画素の露光時間を比較的長時間として撮像を行う。
【０１２１】
そして、信号処理回路２１（図２参照）は、奇数行の画素から出力される映像信号と、偶数行の画素から出力される映像信号とを合成して撮像画像を生成する。これにより、信号処理回路２１（図２参照）は、一つの撮像画像に写る非常に暗い被写体から、非常に明るい被写体までを高精彩に再現することができる。
【０１２２】
具体的には、画素アレイ２３は、図２２に（ａ）で示すように、１フレームの画像の撮像時間がＴである場合に、奇数行の画素では、排出ゲートＩＣＧがＯＦＦとなってから拡張ゲートＳＴがＯＦＦとなるまでの時間が比較的短い時間Ｔ１に制御される。
【０１２３】
これにより、奇数行の画素の第１フローティングディフュージョンＦＤ１には、時間Ｔの中で、比較的短い時間Ｔ１の間に光電変換された信号電荷が順次転送されて保持される。これにより、信号処理回路２１（図２参照）は、奇数行の各画素から出力される画像信号から撮像画像中の明るい被写体を高精彩に再現することができる。
【０１２４】
一方、画素アレイ２３は、図２２に（ｂ）で示すように、偶数行の画素では、排出ゲートＩＣＧがＯＦＦとなってから拡張ゲートＳＴがＯＦＦとなるまでの時間が比較的長い時間Ｔ２に制御される。
【０１２５】
これにより、偶数行の画素の第１フローティングディフュージョンＦＤ１には、時間Ｔの中で、比較的長い時間Ｔ２の間に光電変換された信号電荷が順次転送されて保持される。これにより、信号処理回路２１（図２参照）は、偶数行の各画素から出力される画像信号から撮像画像中の暗い被写体を高精彩に再現することができる。
【０１２６】
そして、信号処理回路２１（図２参照）は、奇数行の画素から出力される映像信号と、偶数行の画素から出力される映像信号とを合成することによって、撮像画像に写る非常に暗い被写体から、非常に明るい被写体までを高精彩に再現することができる。
【０１２７】
なお、図４に示す画素アレイ２３の構成は、第１実施形態の一例であり、これに限定されるものではない。ここで、図２３Ａおよび図２３Ｂを参照して、第１実施形態の変形例に係る画素アレイ２３ａ，２３ｂについて説明する。
【０１２８】
図２３Ａは、第１実施形態の変形例１に係る画素アレイ２３ａの断面視による一部を示す説明図である。図２３Ｂは、第１実施形態の変形例２に係る画素アレイ２３ｂの断面視による一部を示す説明図である。
【０１２９】
ここでは、図２３Ａに示す画素アレイ２３ａ、図２３Ｂに示す画素アレイ２３ｂの構成要素のうち、図４に示す構成要素と同一の構成要素については、図４に示す符号と同一の符号を付することにより、その説明を省略する。
【０１３０】
図２３に示すように、変形例１の画素アレイ２３ａは、拡張ゲートが第１拡張ゲートＳＴ１と第２拡張ゲートＳＴ２とに分割されている点およびＮ型領域３２を備えない点が図４に示す画素アレイ２３とは異なり、他の構成は、図４に示す画素アレイ２３と同様の構成である。
【０１３１】
そして、第１拡張ゲートＳＴ１は、電圧が印加されることによって、光電変換素子ＰＤから半導体層３１における第２拡張ゲートＳＴ２の下方領域へ信号電荷を転送するゲートである。また、第２拡張ゲートＳＴ２は、電圧が印加されることによって、半導体層３１における第２拡張ゲートＳＴ２の下方領域まで光電変換素子ＰＤの電荷蓄積領域を拡張させて、信号電荷を蓄積させるゲートである。
【０１３２】
このように、画素アレイ２３ａは、第１拡張ゲートＳＴ１および第２拡張ゲートＳＴ２への電圧の印加と非印加とを切り替えることによって、電荷蓄積領域の拡張と縮小とを切り替えることができる。そして、画素アレイ２３ａは、排出ゲートＩＣＧ、転送ゲートＴＧ、第１リセットゲートＲＳ１、および第２リセットゲートＲＳ２に対して、画素アレイ２３と同様の電圧印加制御が行われることによって、画素アレイ２３と同様の撮像動作を行うことができる。
【０１３３】
また、図２３Ｂに示すように、変形例２の画素アレイ２３ｂは、Ｎ型領域３２ｂとＮ型領域３２ｂの表層に設けられる高濃度のＰ型層３２ａとからなる第２拡張ゲートＳＴ２ａを備える。これにより、画素アレイ２３ｂは、Ｎ型領域３２ｂに光電変換素子ＰＤと同様の固定の電位井戸となる領域が形成される。
【０１３４】
また、画素アレイ２３ａは、第１拡張ゲートＳＴ１に印加する電圧を第２拡張ゲートＳＴ２に印加する電圧よりも低く抑えることによって、半導体層３１における第２拡張ゲートＳＴ２の下方領域から光電変換素子ＰＤへの信号電荷の逆流を抑制することができる。
【０１３５】
上述したように、第１実施形態に係る画素アレイは、各光電変換素子に隣接する領域にそれぞれ積層される拡張ゲートを備える。拡張ゲートは、電圧が印加されることによって、半導体層における拡張ゲート直下の領域に、光電変換素子の電荷蓄積領域と連続する電位の井戸を形成する。
【０１３６】
これにより、画素アレイは、光電変換素子の電荷蓄積領域を拡張することによって、蓄積可能な飽和信号電荷数を増大させることができるので、撮像する輝度のダイナミックレンジを拡張することができる。
【０１３７】
また、各光電変換素子および拡張ゲートは、互いに平面視千鳥格子状に配置される。これにより、画素アレイは、例えば、光電変換素子の行または列のいずれか一方向に、光電変換素子と拡張ゲートとを交互に配置する場合に比べて、面積を縮小することができる。
【０１３８】
（第２実施形態）
次に、図２４〜図２６を参照して、第２実施形態に係る画素アレイ２３ｃ，２３ｄ，２３ｅについて説明する。以下に説明する第２の実施形態に係る画素アレイ２３ｃ，２３ｄ，２３ｅは、いずれも、裏面照射型のＣＭＯＳイメージセンサである。
【０１３９】
図２４は、第２実施形態に係る画素アレイ２３ｃの平面視による一部を示す説明図である。図２５Ａは、第２実施形態に係る画素アレイ２３ｃの断面視による一部を示す説明図である。図２５Ａには、図２４に示す画素アレイ２３ｃを同図に両向矢印で示す折れ線で切断した断面を模式的に示している。
【０１４０】
また、図２５Ｂは、第２実施形態の変形例１に係る画素アレイ２３ｄの断面視による一部を示す説明図である。また、図２６は、第２実施形態の変形例２に係る画素アレイ２３ｅの断面視による一部を示す説明図である。
【０１４１】
ここでは、図２４、図２５Ａに示す画素アレイ２３ｃ、図２５Ｂに示す画素アレイ２３ｄ、および図２６に示す画素アレイ２３ｅの構成要素のうち、図３Ａおよび図４に示す画素アレイ２３の構成要素と同一の機能を有する略同一形状の構成要素については、図３Ａおよび図４に示す符号と同一の符号を付することにより、その説明を省略する。
【０１４２】
前述した第１実施形態に係る画素アレイ２３，２３ａ，２３ｂは、いずれも表面照射型ＣＭＯＳイメージセンサであったため、半導体層３１の受光面側で各画素の受光面を避けた位置に多層配線３６が設けられる（図４参照）。
【０１４３】
これにより、第１実施形態に係る画素アレイ２３，２３ａ，２３ｂでは、光電変換素子ＰＤへ斜め方向から入射する光が多層配線３６によって遮光されるので、混色の発生を抑制することができる。
【０１４４】
これに対して、裏面照射型ＣＭＯＳイメージセンサは、光電変換素子が設けられる半導体層の受光面となる裏面とは逆側の表面側に多層配線が設けられる。このため、裏面照射型ＣＭＯＳイメージセンサは、光電変換素子へ斜め方向から入射する光を多層配線によって遮光することはできない。
【０１４５】
そこで、図２４に示すように、第２実施形態に係る画素アレイ２３ｃは、平面視において各画素を区画するＤＴＩ（Deep  Trench  Isolation）４０を備える。具体的は、画素アレイ２３ｃは、半導体層３１における光電変換素子ＰＤと、拡張ゲートＳＴの下方領域とを区画する井桁（格子）状のＤＴＩ４０が設けられる。
【０１４６】
ＤＴＩ４０は、例えば、半導体層３１にトレンチを形成し、トレンチの内部に酸化シリコンを設けることによって形成される。かかるＤＴＩ４０は、トレンチ内部の酸化シリコンと、半導体層３１の材料であるシリコンとの屈折率の違いによって、光電変換素子ＰＤへ斜め方向から入射する光を遮光することができる。
【０１４７】
なお、画素アレイ２３ｃにおける光電変換素子ＰＤおよび拡張ゲートＳＴの配置は、図３Ａに示す画素アレイ２３における光電変換素子ＰＤおよび拡張ゲートＳＴと略同一である。つまり、光電変換素子ＰＤおよび拡張ゲートＳＴは、互いに平面視千鳥格子状に配置される。これにより、画素アレイ２３ｃは、画素アレイ２３と同様に占有面積を低減することができる。
【０１４８】
なお、転送ゲートＴＧ、リセットゲートＲＳ、排出ゲートＩＣＧ、リセットドレインＲＤ、ドレインＤＤ、フローティングディフュージョンＦＤ等は、ＤＴＩ４０によって形成される格子の交差点近傍に設けられる。また、アンプトランジスタＡＭＰおよびアドレストランジスタＡＤＲについても、ＤＴＩ４０によって形成される格子の交差点近傍に設けられる。
【０１４９】
これにより、画素アレイ２３ｃは、半導体層３１における光電変換素子ＰＤが占める領域、および拡張ゲートＳＴの下方領域を十分確保することができるので、受光感度の向上および飽和信号電荷数の増大が可能となる。
【０１５０】
かかる画素アレイ２３ｃの断面構造は、図２５Ａに示すようになっている。具体的には、画素アレイ２３ｃは、図２５Ａに示すように、半導体層３１の表面側に層間絶縁膜３５が積層され、半導体層３１の裏面側に、カラーフィルタＣＦおよびマイクロレンズＭＬが設けられる所謂裏面照射型ＣＭＯＳイメージセンサである。
【０１５１】
半導体層３１における光電変換素子ＰＤが設けられる領域の裏面と、カラーフィルタＣＦとの間には、例えば、窒化シリコンによって形成される反射防止膜４３が設けられる。また、半導体層３１の裏面のうち、反射防止膜４３が設けられない領域には、例えば、タングステン等によって形成される遮光膜４４が設けられる。
【０１５２】
また、図２５Ｂに示すように、第２実施形態の変形例１に係る画素アレイ２３ｄは、半導体層３１の裏面（ここでは、下面）全体に反射防止膜４３ａを備える構成であってもよい。かかる場合、画素アレイ２３ｄは、反射防止膜４３ａの裏面（ここでは、下面）に層間絶縁膜４４が設けられ、層間絶縁膜の内部で拡張ゲートＳＴと対向する位置に遮光膜４４ａが設けられる。
【０１５３】
そして、画素アレイ２３ｄは、絶縁膜の裏面（ここでは、下面）で光電変換素子ＰＤと対向する位置にカラーフィルタＣＦが設けられ、カラーフィルタの裏面（ここでは、下面）にマイクロレンズＭＬが設けられる。このように、画素アレイ２３ｄは、反射防止膜４３を半導体層３１の裏面全面に備え、拡張ゲートＳＴ領域の下方に遮光膜４４を備える構成であってもよい。
【０１５４】
なお、画素アレイ２３ｃ，２３ｄにおける半導体層３１の表層の構造および層間絶縁膜３５内の構造は、図４に示す画素アレイ２３と基本的には同様である。つまり、半導体層３１の表層には、光電変換素子ＰＤが設けられ、光電変換素子ＰＤに隣接してドレインＤＤおよびＮ型領域３２が設けられ、Ｎ型領域３２に隣接してフローティングディフュージョンＦＤが設けられる。また、層間絶縁膜３５内には、多層配線３６、排出ゲートＩＣＧ、拡張ゲートＳＴ、および転送ゲートＴＧ等が設けられる。
【０１５５】
ただし、半導体層３１は、表層よりも裏面側の構造が図４に示す画素アレイ２３とは異なる。具体的には、半導体層３１は、光電変換素子ＰＤの下方、およびＮ型領域３２の下方にそれぞれ、例えば、リン等のＰ型の不純物がドープされた不純物拡散領域４１，４２を備える。
【０１５６】
さらに、半導体層３１は、各不純物拡散領域４１，４２の間に、半導体層３１を区画するＤＴＩ４０を備える。ＤＴＩ４０は、例えば、半導体層３１の裏面から半導体層３１における深さ方向の中央位置よりも浅い位置まで形成される。
【０１５７】
画素アレイ２３ｃ，２３ｄは、図４に示す画素アレイ２３と同様のタイミングで拡張ゲートＳＴ、転送ゲートＴＧ、排出ゲートＩＣＧ等の各ゲートへ電圧の印加または非印加が行われることによって、図２５に太線矢印で示す信号電荷の流れを形成することができる。
【０１５８】
つまり、画素アレイ２３ｃ，２３ｄは、拡張ゲートＳＴへ電圧が印加されることによって、光電変換素子ＰＤからＮ型領域３２までを電荷蓄積領域として機能させ、信号電荷を蓄積することができる。
【０１５９】
そして、画素アレイ２３ｃ，２３ｄは、転送ゲートＴＧに電圧が印加されることによって、Ｎ型領域３２からフローティングディフュージョンＦＤへ信号電荷を転送することができる。これにより、画素アレイ２３ｃ，２３ｄは、図４に示す画素アレイ２３と同様の動作が可能となり、撮像可能な輝度のダイナミックレンジを拡張することができる。
【０１６０】
しかも、画素アレイ２３ｃ，２３ｄは、光電変換素子ＰＤ下方の不純物拡散領域４１、および拡張ゲートＳＴ下方の不純物拡散領域４２にも信号電荷を蓄積することが可能となるため、撮像可能な輝度のダイナミックレンジをさらに拡張することができる。
【０１６１】
また、画素アレイ２３ｃ，２３ｄは、半導体層３１に、不純物拡散領域４１，４２を区画するＤＴＩ４０を備えるので、光電変換素子ＰＤへ斜め方向から入射する光を遮光することによって、混色の発生を抑制することができる。
【０１６２】
また、ＤＴＩ４０は、不純物拡散領域４２へ斜め方向から入射する光も遮光することができるので、不純物拡散領域４２が不必要な光電変換を行うことによる寄生感度の発生を抑制することができる。また、ＤＴＩ４０は、光学的だけでなく、電気的にも不純物拡散領域４１，４２を分離するので、不純物拡散領域４１，４２の間で、信号電荷のリークが発生することを抑制することができる。
【０１６３】
また、画素アレイ２３ｃ，２３ｄは、ＤＴＩ４０が平面視井桁状という単純なパターンであるため、ＤＴＩ４０のパターン形成が容易である。なお、ＤＴＩ４０の形状は、井桁状に限定されるものではなく、平面視においてＤＴＩ４０が光電変換素子ＰＤ（不純物拡散領域４１）を囲む領域の方が、拡張ゲートＳＴの下方領域（不純物拡散領域４２）を囲む領域よりも大きくてもよい。これにより、画素アレイ２３ｃ，２３ｄは、各画素の受光面積が拡大されるので、さらに感度を向上させることができる。
【０１６４】
次に、図２６を参照して、第２実施形態の変形例２に係る画素アレイ２３ｅについて説明する。図２６に示すように、画素アレイ２３ｅは、光電変換素子ＰＤがＤＴＩ４０よりも拡張ゲートＳＴａ側へせり出している構造と、拡張ゲートＳＴａの形状、および半導体層３１における拡張ゲートＳＴａの下方領域の構造が図２５Ａに示す画素アレイ２３ｃとは異なる。
【０１６５】
具体的には、画素アレイ２３ｅは、図２５Ａに示す画素アレイ２３ｃでＮ型領域３２が設けられる位置に、Ｎ型領域３２よりも不純物濃度の低いＮ型の不純物拡散領域５２を備える。さらに、画素アレイ２３ｅは、不純物拡散領域５２の下方に、Ｎ型領域３２（図２５Ａ参照）と同等の不純物濃度のＮ型領域５１を備える。そして、拡張ゲートＳＴａは、層間絶縁膜３５から半導体層３１の不純物拡散領域５２の内部まで達するトレンチゲートである。
【０１６６】
画素アレイ２３ｅは、図４に示す画素アレイ２３と同様のタイミングで拡張ゲートＳＴａ、転送ゲートＴＧ、排出ゲートＩＣＧ等の各ゲートへ電圧の印加または非印加が行われることによって、図２６に太線矢印で示す信号電荷の流れを形成することができる。
【０１６７】
つまり、画素アレイ２３ｅは、拡張ゲートＳＴａへ電圧が印加されることによって、光電変換素子ＰＤからＮ型領域５１までを電荷蓄積領域として機能させ、半導体層３１の深部に、より多くの信号電荷を蓄積することができる。しかも、Ｎ型領域５１は、周囲がＤＴＩ４０によって囲まれているため、周囲への信号電荷のリークが抑制される。
【０１６８】
そして、画素アレイ２３ｅは、転送ゲートＴＧに電圧が印加されることによって、Ｎ型領域５１からフローティングディフュージョンＦＤへ信号電荷を転送することができる。これにより、画素アレイ２３ｅは、図４に示す画素アレイ２３と同様の動作が可能となり、撮像可能な輝度のダイナミックレンジを拡張することができる。
【０１６９】
上述したように、第２実施形態に係る画素アレイは、半導体層における表層の構造、および半導体層の表面側に設けられる層間絶縁膜内の構造が第１実施形態の画素アレイと略同様であり、半導体層の裏面側から入射する光を光電変換する裏面照射型である。そして、第２実施形態に係る画素アレイは、半導体層の裏面側に、画素を区画するＤＴＩを備える。
【０１７０】
これにより、第２実施形態に係る画素アレイは、撮像可能な輝度のダイナミックレンジを拡大することができ、裏面照射型でありながら、斜め方向から入射する光に起因した混色の発生を抑制することができる。
【０１７１】
また、上述した第１および第２実施形態では、光電変換素子の受光面上に設けられるマイクロレンズの外周が拡張ゲートの平面視における中央に達するまで、マイクロレンズの受光面積を光電変換素子の平面視における受光面積より大きくしている。これにより、マイクロレンズは、拡張ゲート上へ向けて到来する光まで光電変換素子へ集光することができる。
【０１７２】
また、上述した第１および第２実施形態では、光電変換素子ＰＤおよび拡張ゲートＳＴが互いに千鳥格子状に配置される場合について説明したが、光電変換素子ＰＤおよび拡張ゲートＳＴは、格子状に配置されてもよい。図２７は、実施形態に係る光電変換素子および拡張ゲートの配置の変形例を示す平面視による説明図である。
【０１７３】
図２７は、実施形態に係る光電変換素子および拡張ゲートの配置の変形例を示す平面視による説明図である。なお、図２７には、画素アレイ２３ｆの平面視による一部を示している。ここでは、図２７に示す構成要素のうち、図３Ａに示す構成要素と同様の機能を担う構成要素については、図３Ａに示す符号と同一の符号を付することにより、各構成要素の機能の説明を省略する。
【０１７４】
図２７に示すように、画素アレイ２３ｆは、水平方向に光電変換素子ＰＤが並ぶ光電変換素子ＰＤの行と、水平方向に拡張ゲートＳＴが並ぶ拡張ゲートＳＴの行とが、垂直方向に交互に配置される。光電変換素子ＰＤおよび拡張ゲートＳＴは、列方向に交互に配置される。
【０１７５】
また、行方向に並ぶ光電変換素子ＰＤの各間における半導体層３１上には、アドレストランジスタＡＤＲおよびアンプトランジスタＡＭＰの組と、ドレインＤＤとが交互に配置される。ドレインＤＤと光電変換素子ＰＤとの間には、排出ゲートＩＣＧが設けられる。
【０１７６】
また、行方向に並ぶ拡張ゲートＳＴの各間における半導体層３１上には、一つおきにフローティングディフュージョンＦＤが設けられる。フローティングディフュージョンＦＤと拡張ゲートＳＴとの間には、転送ゲートＴＧが設けられる。なお、フローティングディフュージョンＦＤとドレインＤＤとの間には、リセットゲートＲＳが設けられる。
【０１７７】
かかる画素アレイ２３ｆによれば、フローティングディフュージョンＦＤ、排出ゲートＩＣＧのドレイン、アンプトランジスタＡＭＰ、アドレストランジスタＡＤＲ、リセットゲートＲＳ、およびリセットゲートＲＳのドレインを２画素で共用することができる。
【０１７８】
これにより、画素アレイ２３ｆは、２画素でフローティングディフュージョンＦＤ、排出ゲートＩＣＧのドレイン、アンプトランジスタＡＭＰ、アドレストランジスタＡＤＲ、リセットゲートＲＳ、およびリセットゲートＲＳのドレインを共用しない場合よりも面積を縮小することができる。
【０１７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８０】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２８  ラインメモリ、  ３１  半導体層、  ３２ａ  Ｐ型層、  ３２，３２ｂ，５１  Ｎ型領域、  ３３  ウェル、  ３４  Ｐ型領域、  ３５，４５  層間絶縁膜、  ３６  多層配線、  ４１，４２，５２  不純物拡散領域、  ４３，４３ａ  反射防止膜、  ４４  遮光膜、  ＡＤＲ  アドレストランジスタ、  ＡＭＰ  アンプトランジスタ、  ＣＦ  カラーフィルタ、  ＤＤ  ドレイン、  ＦＤ  フローティングディフュージョン、  ＦＤ１  第１フローティングディフュージョン、  ＦＤ２  第２フローティングディフュージョン、  ＩＣＧ  排出ゲート、  ＭＬ  マイクロレンズ、  ＰＤ  光電変換素子、  ＲＤ  リセットドレイン、  ＲＳ  リセットゲート、  ＲＳ１  第１リセットゲート、  ＲＳ２  第２リセットゲート、  ＳＴ，ＳＴａ  拡張ゲート、  ＳＴ１  第１拡張ゲート、  ＳＴ２  第２拡張ゲート、  ＴＧ  転送ゲート。
【図１】
2019135792.tif 000003
【図２】
2019135792.tif 000004
【図３Ａ】
2019135792.tif 000005
【図３Ｂ】
2019135792.tif 000006
【図４】
2019135792.tif 000007
【図５Ａ】
2019135792.tif 000008
【図５Ｂ】
2019135792.tif 000009
【図６】
2019135792.tif 000010
【図７】
2019135792.tif 000011
【図８】
2019135792.tif 000012
【図９】
2019135792.tif 000013
【図１０】
2019135792.tif 000014
【図１１】
2019135792.tif 000015
【図１２】
2019135792.tif 000016
【図１３】
2019135792.tif 000017
【図１４】
2019135792.tif 000018
【図１５】
2019135792.tif 000019
【図１６】
2019135792.tif 000020
【図１７】
2019135792.tif 000021
【図１８】
2019135792.tif 000022
【図１９】
2019135792.tif 000023
【図２０】
2019135792.tif 000024
【図２１】
2019135792.tif 000025
【図２２】
2019135792.tif 000026
【図２３Ａ】
2019135792.tif 000027
【図２３Ｂ】
2019135792.tif 000028
【図２４】
2019135792.tif 000029
【図２５Ａ】
2019135792.tif 000030
【図２５Ｂ】
2019135792.tif 000031
【図２６】
2019135792.tif 000032
【図２７】
2019135792.tif 000033
【手続補正書】
【提出日】令和1年6月6日(2019.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の第１主面側から第２主面側に向けた深さ方向の中央位置よりも浅い位置まで形成され、前記半導体層の前記第１主面側を格子状に区画する絶縁領域と、
前記絶縁領域によって区画された第１領域に設けられ、入射光を信号電荷に変換して蓄積する光電変換素子と、
前記光電変換素子が設けられた前記第１領域に隣接する前記絶縁領域によって区画された第２領域に対応する前記半導体層の前記第２主面側に設けられ、電圧が印加されることによって、前記光電変換素子の電荷蓄積領域を拡張する拡張ゲートと、
前記第２主面側の前記半導体層内に形成されたフローティングディフュージョンと、
前記拡張ゲートと前記フローティングディフュージョンとの間における前記半導体層の前記第２主面側の表面上に設けられた転送ゲートと
を備え、
前記フローティングディフュージョンと前記転送ゲートとは、平面視において前記絶縁領域によって形成される格子の交差点近傍に設けられる
ことを特徴とする固体撮像装置。
【請求項２】
前記光電変換素子が設けられた前記第１領域の前記半導体層に形成された第２導電型の不純物領域と、
前記拡張ゲートが設けられた前記第２領域の前記半導体層に形成された第２導電型の不純物領域とを備える
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記拡張ゲートは、前記半導体層の内部まで達することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
半導体層の第１主面側から第２主面側に向けた深さ方向の中央位置よりも浅い位置まで形成され、前記半導体層の前記第１主面側を格子状に区画する絶縁領域と、
前記絶縁領域によって区画された第１領域に設けられ、入射光を信号電荷に変換して蓄積する光電変換素子と、
前記光電変換素子が設けられた前記第１領域に隣接する前記絶縁領域によって区画された第２領域に対応する前記半導体層の前記第２主面側に設けられ、電圧が印加されることによって、前記光電変換素子の電荷蓄積領域を拡張する拡張ゲートと、
前記第２主面側の前記半導体層内に形成されたフローティングディフュージョンと、
前記拡張ゲートと前記フローティングディフュージョンとの間における前記半導体層の前記第２主面側の表面上に設けられた転送ゲートと、
前記拡張ゲートへ印加する電圧を制御する制御部と
を備え、
前記フローティングディフュージョンと前記転送ゲートとは、平面視において前記絶縁領域によって形成される格子の交差点近傍に設けられる
ことを特徴とする固体撮像装置。
【請求項５】
前記半導体層の前記第２主面側における前記光電変換素子に隣接する領域に設けられるドレインと、
前記半導体層の前記第２主面側における前記ドレインおよび前記光電変換素子間の領域上に設けられ、電圧が印加されることによって、前記光電変換素子から前記ドレインへ前記信号電荷を排出する排出ゲートと
を備え、
前記制御部は、
前記拡張ゲートおよび前記排出ゲートへ交互に電圧を印加する制御を行う
ことを特徴とする請求項４に記載の固体撮像装置。 
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第１導電型の半導体層の第１主面側から第２主面側に向けた深さ方向の中央位置よりも浅い位置まで形成され、前記半導体層の前記第１主面側を格子状に区画する絶縁領域と、前記絶縁領域によって区画された第１領域に設けられ、入射光を信号電荷に変換して蓄積する光電変換素子と、前記光電変換素子が設けられた前記第１領域に隣接する前記絶縁領域によって区画された第２領域に対応する前記半導体層の前記第２主面側に設けられ、電圧が印加されることによって、前記光電変換素子の電荷蓄積領域を拡張する拡張ゲートと、前記第２主面側の前記半導体層内に形成されたフローティングディフュージョンと、前記拡張ゲートと前記フローティングディフュージョンとの間における前記半導体層の前記第２主面側の表面上に設けられた転送ゲートとを備える。前記フローティングディフュージョンと前記転送ゲートは、平面視において前記絶縁領域によって形成される格子の交差点近傍に設けられる。