(57)【要約】【課題】オーミック電極に含まれる金属や水素原子等の拡散を防止できる半導体装置及びその製造方法を提供する。【解決手段】絶縁膜層８ａ，８ｂが定義する窓部の内側にオーミック開口部を開孔し、オーミック開口部以外の箇所で主面及び絶縁膜層８ａ，８ｂを被覆する第１バリア膜９と、オーミック開口部に充填され、オーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）とオーミック接触する下地コンタクト層１１ａ，１１ｂ，１１ｃと、Ｔｉからなり、第１バリア膜９及び下地コンタクト層１１ａ，１１ｂ，１１ｃの表面を被覆する第２バリア膜１２と、酸化チタンとＴｉＮからなり、第２バリア膜１２の表面を被覆する第３バリア膜１３と、第３バリア膜１３上に配置された表面電極層１４を備える。【選択図】図１
2019075472.tif 000002
【特許請求の範囲】
【請求項１】
キャリア走行領域と、該キャリア走行領域よりも高不純物密度のオーミック接触形成領域を有する活性領域と、
前記オーミック接触形成領域の一部を露出する窓部を設けるように、前記活性領域の主面上に選択的に配置された絶縁膜層と、
前記窓部の内側の一部に前記オーミック接触形成領域を露出するオーミック開口部を有し、前記オーミック開口部以外の箇所で前記主面及び前記絶縁膜層を被覆する第１バリア膜と、
前記オーミック開口部に充填され、前記オーミック接触形成領域とオーミック接触する下地コンタクト層と、
チタンからなり、前記第１バリア膜及び前記下地コンタクト層の表面を被覆する第２バリア膜と、
酸化チタンと窒化チタンからなり、前記第２バリア膜の表面を被覆する第３バリア膜と
前記第３バリア膜上に配置された表面電極層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記下地コンタクト層は、ニッケルシリサイドからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下地コンタクト層の下端は、前記主面より下方に位置することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記オーミック接触形成領域は、第１導電型半導体領域と該第１導電型半導体領域に隣接した第２導電型半導体領域を含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記オーミック接触形成領域は、前記キャリア走行領域を流れる主電流を放出若しくは受け入れる主電極領域を含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記オーミック接触形成領域は、前記キャリア走行領域の一部となるチャネルを形成するベース領域の一部に設けられたベースコンタクト領域を更に含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体からなる活性領域に、キャリア走行領域と、該キャリア走行領域よりも高不純物密度のオーミック接触形成領域を形成する工程と、
前記オーミック接触形成領域の一部を露出するように、前記活性領域の主面上に絶縁膜層を選択的に形成する工程と、
前記絶縁膜層を内包するように、前記主面上に窒化チタン層を全面に堆積して第１バリア膜を形成する工程と、
前記絶縁膜層が存在しない前記絶縁膜層の窓部の内側の一部において、前記オーミック接触形成領域を露出するオーミック開口部を前記第１バリア膜に開孔する工程と、
前記オーミック開口部に、前記オーミック接触形成領域とオーミック接触する下地コンタクト層を埋め込む工程と、
前記第１バリア膜及び前記下地コンタクト層の表面を被覆するようにチタン層を全面に堆積して第２バリア膜を形成する工程と、
前記第２バリア膜の表面を窒化チタン膜により被覆する工程と、
前記窒化チタン膜を酸素と反応させて、前記窒化チタン膜の一部に酸化チタンを含有させて第３バリア膜を形成する工程と、
前記第３バリア膜の上に表面電極層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記下地コンタクト層を形成する工程は、
前記オーミック開口部により露出された前記オーミック接触形成領域上にニッケルを堆積するステップと、
前記ニッケルを第１温度で熱処理して、前記ニッケルの一部をニッケルシリサイドに変化させるステップと、
前記第１温度で熱処理において未反応のニッケルを除去するステップと、
前記ニッケルシリサイドを前記第１温度より高い第２温度で熱処理するステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の電極構造及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の活性領域に設けられたソース領域やドレイン領域等の主電極領域には、オーミック電極が電気的に接続されている。この場合、オーミック電極と活性領域との間には層間絶縁膜等の絶縁膜層が選択的に配置され、絶縁膜層に設けられた窓部においてオーミック接触している。このような構造において、オーミック電極に含まれる金属や水素が、絶縁膜層及び活性領域に拡散してしまうと、半導体装置の電気的境界条件が変動し、閾値電圧等の電気的特性が変動する。
【０００３】
特許文献１には、層間絶縁膜に不純物を添加しないシリコン酸化膜（ＮＳＧ）及び硼素およびリンを添加したシリコン酸化膜(ＢＰＳＧ)を用いて閾値変動を低減する方法が提案されている。また、特許文献１には、アルミニウム（Ａｌ）を含むソース電極と層間絶縁膜との間に窒化チタン（ＴｉＮ）バリア層を用いることが記載されている。特許文献２には、オーミック電極にチタン（Ｔｉ）などの金属を用い、窒素（Ｎ2）雰囲気中で熱処理してＴｉＮを形成することが記載されている。
【０００４】
しかしながら、オーミック電極に含まれる金属や水素などが閾値に影響する拡散経路は、大きく分類して下記の２系統がある。第１の経路は、オーミック電極から層間絶縁膜を経由してゲート絶縁膜に達する経路である。第２の経路は、オーミック電極から半導体層を経由してチャネル部に達する経路である。特許文献１、２では、上記の拡散経路を考慮すると、バリア層の敷設位置が不十分である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−８６０６４号公報
【特許文献２】特開２０１３−２３２５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を鑑み、オーミック電極に含まれる金属や水素原子等の拡散を防止し、電気的境界条件の変動を抑制することにより、電気的特性が安定し、且つ信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様は、(a)キャリア走行領域と、このキャリア走行領域よりも高不純物密度のオーミック接触形成領域を有する活性領域と、(b)オーミック接触形成領域の一部を露出する窓部を設けるように、活性領域の主面上に選択的に配置された絶縁膜層と、(c) 絶縁膜層が存在しない絶縁膜層の窓部の内側の一部にオーミック接触形成領域を露出するオーミック開口部を有し、オーミック開口部以外の箇所で主面及び絶縁膜層を被覆する第１バリア膜と、(d)オーミック開口部に充填され、オーミック接触形成領域とオーミック接触する下地コンタクト層と、(e)チタンからなり、第１バリア膜及び下地コンタクト層の表面を被覆する第２バリア膜と、(f)酸化チタンと窒化チタンからなり、第２バリア膜の表面を被覆する第３バリア膜と(g)第３バリア膜上に配置された表面電極層とを備える半導体装置であることを要旨とする。
【０００８】
本発明の他の態様は、(a)半導体からなる活性領域に、キャリア走行領域と、このキャリア走行領域よりも高不純物密度のオーミック接触形成領域を形成する工程と、(b)オーミック接触形成領域の一部を露出するように、活性領域の主面上に絶縁膜層を選択的に形成する工程と、(c)絶縁膜層を内包するように、主面上に窒化チタン層を全面に堆積して第１バリア膜を形成する工程と、(d)絶縁膜層が存在しない絶縁膜層の窓部の内側の一部において、オーミック接触形成領域を露出するオーミック開口部を第１バリア膜に開孔する工程と、(e)オーミック開口部に、オーミック接触形成領域とオーミック接触する下地コンタクト層を埋め込む工程と、(f)第１バリア膜及び下地コンタクト層の表面を被覆するようにチタン層を全面に堆積して第２バリア膜を形成する工程と、(g)第２バリア膜の表面を窒化チタン膜により被覆する工程と、(h)窒化チタン膜を酸素と反応させて、窒化チタン膜の一部に酸化チタンを含有させて第３バリア膜を形成する工程と、(i)第３バリア膜の上に表面電極層を形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、オーミック電極に含まれる金属や水素原子等の拡散を防止し、電気的境界条件の変動を抑制することが可能であり、これにより、電気的境界条件の変動を抑制し、電気的特性が安定し、且つ信頼性の高い半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の一例を示す要部断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。
【図３】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図３に引き続く工程断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図４に引き続く工程断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図５に引き続く工程断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図７に引き続く工程断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図１１に引き続く工程断面図である。
【図１２】図１１に示した断面部ＡのＴＥＭ像である。
【図１３】図１１に示した断面部Ａの酸素分布を示すＥＤＸ像である。
【図１４】図１１に示した断面部Ａのチタン分布を示すＥＤＸ像である。
【図１５】図１１に示した断面部Ａの窒素分布を示すＥＤＸ像である。
【図１６】図１１に示した断面部Ａのニッケル分布を示すＥＤＸ像である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１２】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【００１３】
以下の説明において、「オーミック接触形成領域」とは、オーミック電極がオーミック接触される、例えば５×１０17ｃｍ-3〜１×１０21ｃｍ-3程度の高不純物密度の半導体領域である。即ち、本発明の「オーミック接触形成領域」とは、スイッチング素子等の種々の半導体装置の主電極領域や、ＭＯＳトランジスタのベースコンタクト領域等を含む概念である。通常３端子の半導体装置等には、キャリア走行領域を流れる主電流を放出する主電極領域と、主電流を構成しているキャリアを受け入れる主電極領域の２つがある。これらのいずれかを「第１主電極領域」、他を「第２主電極領域」として定義できる。即ち、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、本発明の「オーミック接触形成領域」の少なくとも一部を構成する「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。
【００１４】
以下に説明するとおり、本発明の特徴の一つは、オーミック電極に含まれる金属等が、絶縁膜層及び活性領域に拡散してしまうことを防止することに特徴がある。即ち、絶縁膜層と活性領域の界面の表面ポテンシャルや界面準位等の電気的境界条件を安定化するところに本発明の特徴の一つがある。よって、本発明はＭＯＳトランジスタ等の絶縁ゲート型トランジスタの閾値電圧の変動やバラツキを防止する点で顕著な効果を奏するものである。絶縁ゲート型トランジスタは、より包括的には「ＭＩＳトランジスタ」と称することも可能であるが、ＭＩＳトランジスタにはＭＩＳＦＥＴやＭＩＳＳＩＴが含まれる。なお、ＭＩＳ複合型のＳＩサイリスタもあるので、本発明をＳＩサイリスタに適用することも可能である。また、オーミック電極に含まれる金属等が、絶縁膜層を拡散して、絶縁膜層と半導体層の界面に到達することが防止できることを考慮すると、他の効果も明らかである。即ち、電力用半導体装置の周辺部の耐圧構造となる絶縁膜層と半導体層の界面におけるリーク電流を抑制することも可能である。なお、以下の実施の形態の説明では、図１に示すように、便宜上、トレンチゲート構造のＭＯＳトランジスタを代表例として例示的に説明する。しかし、プレーナゲート構造のＭＯＳトランジスタ等の平面型の構造であっても、同様な効果を奏することは、以下の説明から本発明の趣旨を理解すれば当業者には自明な事項であろう。
【００１５】
（半導体装置）
本発明の実施形態に係る半導体装置は、図１に示すように、活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）と、絶縁層膜(層間絶縁膜)８ａ、８ｂと、第１バリア膜９と、下地コンタクト層１１ａ、１１ｂ、１１ｃと、第２バリア膜１２と、第３バリア膜１３を備える。活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）は、キャリア走行領域（２，３）と、オーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）を有する。キャリア走行領域（２，３）は第１導電型（ｎ型）のドリフト層２と第２導電型（ｐ型）のベース層３を備える。オーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）は、キャリア走行領域（２，３）よりも高不純物密度の半導体領域である。オーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）は、ｎ＋型の第１主電極領域（ソース領域）４ａ，４ｂ，４ｃ，４ｄとｐ＋型のベースコンタクト領域５ａ，５ｂ，５ｃを備える。オーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）の下面には、第２主電極領域（ドレイン領域）１が設けられている。図１では、ベース層３とドリフト層２を貫通する２本のトレンチが示されているが、実際にはマルチチャネル構造を構成するように多数のトレンチを有していても構わない。図１の左側のトレンチの内壁にはゲート絶縁膜６ａが設けられ、ゲート絶縁膜６ａの上にトレンチを埋め込むようにゲート電極７ａが配置されている。同様に、図１の右側のトレンチの内壁にはゲート絶縁膜６ｂが設けられ、ゲート絶縁膜６ｂの上にトレンチを埋め込むようにゲート電極７ｂが配置されている。
【００１６】
本発明の実施形態に係る半導体装置は、図１に示すように、左側のゲート電極７ａの上に絶縁膜層８ａが、右側のゲート電極７ｂの上に絶縁膜層８ｂが配置されている。絶縁膜層８ａと絶縁膜層８ｂとは紙面の奥で連続する同一の絶縁膜層であっても構わない。即ち、絶縁膜層８ａ，８ｂは、オーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）の一部を露出するように、選択的に配置され、絶縁膜層８ａ，８ｂ中に窓部（コンタクトホール）を設けている。なお、絶縁膜層８ａ，８ｂ中に設けられる窓部には、ゲート電極７ａ，７ｂに対するゲート電極コンタクトホールも開孔されるが、ゲート電極７ａ，７ｂ側のオーミック電極の構造の説明は省略する。ソース領域４ａ，４ｂ側のコンタクトホールに着目すると、絶縁膜層８ａの両側は、ソース領域４ａ，４ｂの上面の一部を被覆し、絶縁膜層８ｂの両側は、ソース領域４ｃ，４ｄの上面の一部を被覆している。ソース領域４ａ〜４ｄの上面は、活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）の主面をなしている。
【００１７】
本発明の実施形態に係る半導体装置では図１に示すように、左側の絶縁膜層８ａの上には第１バリア膜９、第２バリア膜１２、第３バリア膜１３の３層構造が設けられている。同様に、右側の絶縁膜層８ｂの上にも第１バリア膜９、第２バリア膜１２、第３バリア膜１３の３層構造が設けられている。絶縁膜層８ａ，８ｂ中に設けられた左側の窓部の内側の一部にはソース領域４ａ及びベースコンタクト領域５ａを露出するオーミック開口部が第１バリア膜９を貫通して開孔されている。絶縁膜層８ａ，８ｂ中に設けられた中央の窓部の内側の一部にはソース領域４ｂ，４ｃ及びベースコンタクト領域５ｂ露出するオーミック開口部が第１バリア膜９を貫通して開孔されている。絶縁膜層８ａ，８ｂ中に設けられた右側の窓部の内側の一部にはソース領域４ｄ及びベースコンタクト領域５ｃを露出するオーミック開口部が第１バリア膜９を貫通して開孔されている。右側のオーミック開口部には下地コンタクト層１１ａが充填され、ソース領域４ａ及びベースコンタクト領域５ａとオーミック接触している。中央のオーミック開口部には下地コンタクト層１１ｂが充填され、ソース領域４ｂ，４ｃ及びベースコンタクト領域５ｂとオーミック接触している。右側のオーミック開口部には下地コンタクト層１１ｃが充填され、ソース領域４ｄ及びベースコンタクト領域５ｃとオーミック接触している。本発明の実施形態に係る半導体装置では、下地コンタクト層１１ａ，１１ｂ，１１ｃはＮｉシリサイドで構成されているが、低いコンタクト抵抗が実現できるのであれば、Ｎｉシリサイドに限定されるものではない。Ｎｉシリサイドを採用した場合は、図１に示すように、活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）の主面の位置よりも下地コンタクト層１１ａ，１１ｂ，１１ｃの下面が低い。また、下地コンタクト層１１ａ，１１ｂ，１１ｃが第１バリア膜９と接する界面では、Ｎｉシリサイドは、第１バリア層９の下側に食い込むように形成されている。
【００１８】
図１に示すように、第１バリア膜９は、オーミック開口部以外の箇所で活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）の主面及び絶縁膜層８ａ，８ｂを被覆している。第１バリア膜９は、例えば１０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）で構成することができる。第１バリア膜９は、好ましくは５０ｎｍ〜１５０ｎｍの窒化チタンとしてもよい。そして、第１バリア膜９及び下地コンタクト層１１ａ，１１ｂ，１１ｃの表面を第２バリア膜１２が被覆している。第２バリア膜１２は例えば１０ｎｍ〜１００ｎｍのチタン（Ｔｉ）で構成することができる。第２バリア膜１２は、好ましくは１０ｎｍ〜５０ｎｍとしてもよい。第２バリア膜１２の表面は、第３バリア膜１３で被覆されている。本発明の実施形態に係る半導体装置では、第３バリア膜１３が酸化チタン（ＴｉＯx）と窒化チタン（ＴｉＮ）を含むことを特徴とする。第３バリア膜１３に含まれる酸化チタンは、ＴｉＮ上に少なくとも１分子層形成されていることが、表面電極層１４に含まれるＡｌなどの金属原子や水素原子などの拡散を防止するバリア特性の向上のためには、好ましい。しかしながら、必ずしも緻密な酸化チタン層として存在せず、まばらな分布状態であっても、生成された酸化チタンがＴｉＮ膜の粒界の間隙を減少させることができれば、表面電極層１４に含まれる金属原子や水素原子などの拡散を、ある程度防止することができる。第３バリア膜１３の厚さは、例えば１０ｎｍ〜１５０ｎｍとすることができる。第３バリア膜１３は、好ましくは５０ｎｍ〜１５０ｎｍとしてもよい。そして、第３バリア膜１３の上には表面電極層１４が電極パッドとして配置されている。表面電極層１４は、アルミニウム（Ａｌ）又Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金から構成することができる。
【００１９】
図１に示す絶縁膜層８ａ，８ｂとしては、所謂「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、絶縁膜層８ａ，８ｂとしては、燐を添加したシリコン酸化膜(ＰＳＧ)、硼素を添加したシリコン酸化膜(ＢＳＧ)、硼素およびリンを添加したシリコン酸化膜(ＢＰＳＧ)、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。又、絶縁膜層８ａ，８ｂとしては、これらのＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、Ｓｉ３Ｎ４膜等のうちから複数種を選択して組み合わせた複合膜が採用可能である。図1では層間絶縁膜としてゲート電極７ａ，７ｂの上に堆積された絶縁膜層８ａ，８ｂを例示しているが、本発明のバリアメタルの下に存在する絶縁膜は層間絶縁膜のみに限定されるものではない。本発明のバリアメタルの下に存在する絶縁膜はＬＯＣＯＳ分離やＳＴＩ分離に用いられるフィールド酸化膜やそれに連続する酸化膜等であってもよい。場合によっては、本発明のバリアメタルの下に存在する絶縁膜は、層間絶縁膜やフィールド酸化膜よりも薄いゲート絶縁膜やそれらに連続する薄い絶縁膜等を含みうるものである。図１では省略しているが、活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）の上部にはＳＴＩ構造等の分離領域が含まれていても構わない。即ち、活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）を定義するように、分離領域が、図１に示された構造の周辺部に含まれていても構わない。又、耐圧構造を実現するための種々の絶縁体を介したガードリング等の構造が、図１に示された構造の周辺部に含まれていても構わない。例えば、層間絶縁膜としての絶縁膜層８ａ，８ｂの厚さは０．４μｍ〜１．５μｍ程度であるが、これらより薄い絶縁膜等を下層に含んだ複合膜であっても構わない。
【００２０】
本発明の実施形態に係る半導体装置では、下地コンタクト層１１ａ〜１１ｃとして用いるＮｉシリサイドは、活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）の半導体層側に埋め込まれ、且つ、第１バリア層９の下側に重なるように形成されている。第２及び第３バリア層１２、１３が第１バリア層９及び下地コンタクト層１１ａ〜１１ｃの上面に形成されるので、平坦化ができる。また、絶縁膜層８ａ、８ｂと表面電極層１４との間には第１〜第３バリア層９、１２、１３が設けられている。下地コンタクト層１１ａ〜１１ｃと表面電極層１４との間には、第２及び第３バリア層１２、１３が設けられ、第３バリア膜１３が酸化チタンとＴｉＮを含む。したがって、表面電極層１４に含まれるＡｌなどの金属原子及び水素原子などの拡散を防止するバリア特性を向上させることができるので、半導体装置の電気的特性の変動を抑制することが可能となる。
【００２１】
（半導体装置の製造方法）
次に、図２に示すフローチャートに沿って、図３〜図１１に示す工程断面図を用いて、本発明の実施形態に係る半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００２２】
まず、図３に示すように、窒素（Ｎ）等のｎ型不純物が添加されたｎ+型の基板（ＳｉＣ基板）１subを用意する。基板１subの上面に、ｎ型のドリフト層２をエピタキシャル成長させる。図４に示すように、ドリフト層２の上面に、イオン注入あるいはエピタキシャル成長などにより、ベース領域３を形成し、キャリア走行領域（２，３）の基本構造を実現する。次いで、フォトリソグラフィ、イオン注入及び熱処理などにより、ベース領域３の上部にｎ+型のソース領域４ａ〜４ｄ、及びｐ+型のベースコンタクト領域５ａ〜５ｃからなるオーミック接触形成領域を選択的に形成する。ＳｉＣ中の不純物元素の拡散係数が小さいので、イオン注入は加速電圧を変えて複数回実施する多段イオン注入でもよく、レーザ光等の光励起を伴う不純物拡散等で、オーミック接触形成領域を形成しても構わない。その後、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）等のドライエッチングなどにより、ベース領域３及びドリフト層２を貫通して基板１subの上部に達するトレンチ１５ａ、１５ｂを含む複数のトレンチを選択的に形成する。その後、熱酸化法等により、トレンチ１５ａ、１５ｂを含む複数のトレンチのそれぞれの底面及び側面と、ベース領域３の上面とにＳｉＯ2膜などの絶縁膜１６を形成する。図５に示すように、化学気相成長（ＣＶＤ）法及びエッチバック法などにより、トレンチ１５ａ、１５ｂを含む複数のトレンチのそれぞれの内部にポリシリコンを埋め込み、ゲート電極７ａ、７ｂ及びゲート絶縁膜６ａ、６ｂを形成する。
【００２３】
図２に示すステップＳ１で、ＣＶＤなどにより、ゲート絶縁膜６ａ、６ｂ、ゲート電極７ａ、７ｂ、ソース領域４ａ〜４ｄ、及びベースコンタクト領域５ａ〜５ｃの上面にＮＳＧとＢＰＳＧとの複合膜等の絶縁膜を堆積する。フォトリソグラフィ及びドライエッチングなどにより、ゲート絶縁膜６ａ、６ｂ及びゲート電極７ａ、７ｂの上に絶縁膜層８ａ、８ｂを層間絶縁膜として選択的に形成する。図６に示すように、絶縁膜層８ａ、８ｂが存在しない絶縁膜層８ａ、８ｂの窓部が設けられる。この層間絶縁膜中に設けられた窓部では、ソース領域４ａ〜４ｄの一部及びベースコンタクト領域５ａ〜５ｃが露出される。
【００２４】
ステップＳ２で、スパッタリングあるいは低圧（ＬＰ）ＣＶＤなどにより、絶縁膜層８ａ、８ｂ及び絶縁膜層８ａ、８ｂの窓部の上面全面に下層ＴｉＮ膜１９を１０ｎｍ〜１５０ｎｍの厚さで堆積する。下層ＴｉＮ膜１９は、好ましくは５０ｎｍ〜１５０ｎｍとしてもよい。図７に示すように、下層ＴｉＮ膜１９は、絶縁膜層８ａ、８ｂを内包するように、窓部に露出したオーミック接触形成領域の表面を覆う。
【００２５】
ステップＳ３で、フォトリソグラフィ及びドライエッチングなどにより、選択マスクを用いて下層ＴｉＮ膜１９を選択的に除去して第１バリア膜９のパターニングを行う。図８に示すように、絶縁膜層８ａ、８ｂの窓部の内側の一部において、オーミック接触形成領域を露出するオーミック開口部が第１バリア膜９に開孔される。即ち、オーミック開口部には、ソース領域４ａ〜４ｄの一部及びベースコンタクト領域５ａ〜５ｃが、オーミック接触形成領域の一部として露出される。選択マスクを除去した後に、ステップＳ４で、弗酸などにより、露出したオーミック開口部の表面を洗浄する。次いで、ステップＳ５で、スパッタリングあるいは真空蒸着などにより、Ｎｉ膜１７ａ、１７ｂ、１７ｃを堆積して、オーミック開口部に埋め込む。図８に示すように、Ｎｉ膜１７ａ、１７ｂ、１７ｃは、第１バリア膜９に先端同士が接触するように隣接して設けられる。Ｎｉ膜１７ａ、１７ｂ、１７ｃのパターニングには、リフトオフ法を用いても良い。
【００２６】
ステップＳ６で、Ｎｉ膜１７ａ、１７ｂ、１７ｃを３００℃〜７００℃の範囲（好ましくは３００℃〜５００℃としてもよい）の低温（第１温度）で熱処理して、Ｎｉ膜１７ａ、１７ｂ、１７ｃの一部をＮｉシリサイドに変化させる。ステップＳ７で、ウェットエッチングなどにより、熱処理で未反応の余剰Ｎｉを除去する。ステップＳ８で、低温熱処理で生成したＮｉシリサイドを８００℃〜１０００℃の範囲（好ましくは８００℃〜９００℃としてもよい）の高温（第２温度）で熱処理する。その結果、Ｎｉシリサイドからなる下地コンタクト層１１ａ〜１１ｃが形成される。第１温度と第２温度の２段階の熱処理によって、Ｎｉシリサイドの下端（下面）は、オーミック接触形成領域の主面より下方に位置することになる。また、Ｎｉシリサイドは、第１バリア層９と下地コンタクト層１１ａ〜１１ｃが接触する位置で、第１バリア層９の下側に食い込むように形成されている。次いで、化学機械研磨（ＣＭＰ）などにより、基板１subの下面を研磨して厚み調整をして、ドレイン領域１を形成する。その後、スパッタリングあるいは真空蒸着などにより、図９に示すように、ドレイン領域１の下面にＡｕなどからなる裏面電極層（ドレイン電極層）１０を形成する。
【００２７】
ステップＳ９で、アルゴン（Ａｒ）逆スパッタリングなどにより、第１バリア層９及び下地コンタクト層１１ａ〜１１ｃの表面に残存する自然酸化膜や、炭素（Ｃ）などの汚れを除去する。その後、ステップＳ１０で、スパッタリングなどにより、図１０に示すように、中層Ｔｉ膜（第２バリア膜）１２及び上層ＴｉＮ膜（第３バリア膜）１３を全面に連続して堆積する。第２バリア膜１２の厚さは１０ｎｍ〜５０ｎｍで、第３バリア膜１２の厚さは１０ｎｍ〜１５０ｎｍ（好ましくは５０ｎｍ〜１５０ｎｍとしてもよい）である。
【００２８】
ステップＳ１１で、最表面に形成された第３バリア膜１３の表面を大気に暴露させ、第３バリア膜１３を構成しているＴｉＮ膜の表面と酸素とを反応させる。大気中の酸素と反応することで、ＴｉＮ膜の表面の少なくとも一部に酸化チタン（ＴｉＯx）が形成される。大気暴露後、ステップＳ１２で、スパッタリングあるいは真空蒸着などにより、Ａｌなどの金属膜を堆積し、表面電極層１４を形成する。このようにして、本発明の実施形態に係る半導体装置が完成する。なお、基板１subの下面を研磨してドレイン領域１を形成する工程を、表面電極層１４を形成する工程の後において実施し、その後、ドレイン領域１の下面にＡｕなどからなる裏面電極層１０を形成する順番でも構わない。又。ステップＳ１１におけるＴｉＮ膜の表面と酸素との反応は、大気に暴露させる方法に限定されるものではない。例えば、反応炉中に載置されたＴｉＮ膜の表面に、高純度の酸素ガスを高純度の不活性ガスで希釈して所定の流量で流す等、種々の方法で実現可能である。
【００２９】
図１２には、図１１に示した断面部Ａの透過電子顕微鏡（ＴＥＭ）像を示す。図１２において、「Ｂ」は表面電極１４のＡｌ膜、「Ｃ」は絶縁膜層８ａ、８ｂのＢＰＳＧ膜、「Ｄ」は下地コンタクト層１１ａ〜１１ｃのＮｉシリサイド膜、「Ｅ」はソース領域４ａ〜４ｄの半導体層である。図１２に示すように、Ｎｉシリサイド膜の下端（下面）が半導体層の表面より下方に位置し、Ｎｉシリサイド膜が第１バリア膜９の下側に重なるように形成されていることがわかる。したがって、下地コンタクト層１１ａ〜１１ｃの平坦化を改善することが可能となる。
【００３０】
更に、図１３〜図１６には、ＴＥＭ／エネルギ分散型Ｘ線分光法（ＥＤＸ）により分析した結果を示す。Ｏ、Ｔｉ、Ｎ、及びＮｉの分布像を示す。図１３はＯ分布像であり、「Ｆ」で示した上側ＴｉＮ膜（第３バリア膜１３）の表面、下側ＴｉＮ膜（第１バリア膜９）の表面、及び下地コンタクト層１１ａ〜１１ｃのＮｉシリサイド膜の表面にＯが多く分布していることがわかる。図１４はＴｉ分布像であり、第１〜第３バリア層９、１２、１３におけるＴｉ分布が見られる。図１５はＮの分布像であり、「Ｇ」で示した第３バリア膜１３及び「Ｊ」で示した第１バリア膜９におけるＮ分布が見られ、「Ｈ」で示した第２バリア膜１２にはＮが分布していないことがわかる。図１６はＮｉ分布像であり、下地コンタクト層１１ａ〜１１ｃのＮｉ分布が見られる。このように、第１バリア膜９が絶縁膜層８ａ、８ｂのＢＰＳＧ膜を内包するように形成されていることがわかる。また、第２バリア膜１２及び第３バリア膜１３が、表面電極層１４のＡｌ膜とＢＰＳＧ膜及び半導体層とを分離するように形成されていることがわかる。したがって、第１〜第３バリア膜９、１２、１３により、表面電極層１４からのＡｌ及びＨ2などの拡散を抑制することが可能となる。
【００３１】
図１３に示すように、上側ＴｉＮ膜、下側ＴｉＮ膜及びＮｉシリサイド膜の表面にＯが分布しているのは、いずれも大気に暴露されたからである。大気暴露がない第２バリア膜１２のＴｉ膜表面にはＯの分布は少ない。特に、表面電極層１４のＡｌ層と接触する第３バリア層１３では、ＯはＴｉＮ膜の粒界に拡散し、残存Ｔｉと反応してＴｉＯxを生成する。このように、生成されたＴｉＯxがＴｉＮ膜の粒界の間隙を減少させるため、第３バリア膜９は表面電極層１４からのＡｌ及びＨ2などの拡散を抑制する機能を増加させることができる。このように、本発明の実施の形態によれば、第３バリア層１３の表面に生成されたＴｉＯxが、ＴｉＮ膜の粒界の間隙を減少させるため、第１バリア膜９、第２バリア膜１２、第３バリア膜１３の３層構造のバリア特性が向上する。よって、本発明の実施の形態によれば、電気的境界条件の変動が抑制され、これにより電気的特性が安定し、且つ信頼性の高い半導体装置を実現することが可能となる。
【００３２】
なお、下地コンタクト層１１ａ〜１１ｃにシリサイド膜を用いる場合は、図３に示す「基板１sub」としてシリコン（Ｓｉ）や炭化珪素（ＳｉＣ）等のＳｉを含む半導体ウェハが採用可能である。ただし、図３に示された基板１subは、図１ではＭＯＳトランジスタのドレイン領域１として機能しているが、例示に過ぎない。本発明では活性領域（１，２，３，４ａ〜４ｄ，５ａ〜５ｃ）の構造がＳｉを含む半導体材料から構成されている構造であれば、基板１subが、Ｓｉを含む半導体ウェハ等である必要はない。例えば、ヘテロ構造によって、基板１subの上にＳｉを含む半導体材料からなる活性層（２，３，４ａ〜４ｄ，５ａ〜５ｃ）が構成された構造でもよい。特にオーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）がＳｉを含む半導体材料から構成されている構造等であれば、基板１subが、Ｓｉを含む半導体ウェハ等である必要はない。又、下地コンタクト層１１ａ〜１１ｃにシリサイド膜を用いないのであれば、Ｓｉを含む半導体に限定されないことは勿論である。特に、基板１subをドレイン領域１等の主電極領域として機能させない半導体装置であれば、基板１subが半導体である必要は必ずしもない。即ち、半導体装置の構造によっては、基板１subは絶縁体基板等であっても構わない。更に、基板１subをＳｉとし、基板１subの上の活性層（２，３，４ａ〜４ｄ，５ａ〜５ｃ）の構造をＳｉ以外のＳｉを含む半導体領域で構成してもよい。
【００３３】
又、基板１はチョコラルスキー法（ＣＺ法）やフローティングゾーン法（ＦＺ法）等で引き上げられたインゴットをウェハ状に切断した母材に限定されるものではない。基板１には、母材としての生基板の他、生基板の上面にエピタキシャル成長したエピタキシャル成長基板や生基板の下面に絶縁膜が接したＳＯＩ基板等の積層構造が包括的に含まれる。即ち、基板１とは、生基板の他、種々の積層構造や、この積層構造の一部を利用した活性領域等をも含みうる上位概念としての総称である。
【００３４】
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００３５】
例えば、上記の実施形態におい個別半導体素子であるＭＯＳトランジスタを例示的に説明したが、本発明の適用の対象となる半導体装置は個別半導体素子に限定されるものではない。本発明の半導体装置は、例えばＤＲＡＭやフラッシュメモリ等の半導体集積回路（ＩＣ）やイメージセンサやであってもよく、電力用のパワーＩＣ等であっても良い。半導体集積回路の場合は、絶縁膜層８ａ，８ｂに開孔されるコンタクトホールは所謂「ビアホール」として、アスペクト比の高いものとなり得る。即ち、オーミック接触形成領域（４ａ〜４ｄ，５ａ〜５ｃ）を露出するように、ビアホールが絶縁膜層８ａ，８ｂに開孔され、本発明がビアプラグの構造に適用されても良い。又半導体集積回路等の場合、図１に示した表面電極層１４は表面配線層として存在し得る。
【００３６】
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３７】
１…ドレイン領域（第２主電極領域）
２…ドリフト層
３…ベース領域
４ａ、４ｂ、４ｃ、４ｄ…ソース領域（第１主電極領域：オーミック接触形成領域）
５ａ、５ｂ、５ｃ…ベースコンタクト領域（オーミック接触形成領域）
６ａ、６ｂ…ゲート絶縁膜
７ａ、７ｂ…ゲート電極
８ａ、８ｂ…絶縁膜層（層間絶縁膜）
９…第１バリア膜
１０…裏面電極層（ドレイン電極層）
１１ａ、１１ｂ、１１ｃ、１１ｄ…下地コンタクト層
１２…第２バリア膜
１３…第３バリア膜
１４…表面電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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