(57)【要約】【課題】デバイス特性ばらつきの抑制が可能な縦型トランジスタを有する半導体装置を提供する。【解決手段】実施形態の記憶装置は、第１の側面と、第２の側面と、第１の端部と、第２の端部とを有し、第１の側面と第２の側面が互いに向かい合い、第１の端部と第２の端部が互いに向かい合い、第１の側面と第２の側面は第１の端部と第２の端部との間に位置する半導体層と、第１のゲート電極と、第２のゲート電極と、第１の導電層と、第２の導電層と、第１のゲート電極と第１の側面との間に設けられた第１のゲート絶縁層と、第２のゲート電極と第２の側面との間に設けられた第２のゲート絶縁層と、第１の導電層と第１の端部との間に設けられた第１の金属酸化物層と、第２の導電層と第２の端部との間に設けられた第２の金属酸化物層と、を備える。【選択図】図３
2019036664.tif 000002
【特許請求の範囲】
【請求項１】
第１の側面と、第２の側面と、第１の端部と、第２の端部とを有し、前記第１の側面と前記第２の側面が互いに向かい合い、前記第１の端部と前記第２の端部が互いに向かい合い、前記第１の側面と前記第２の側面は前記第１の端部と前記第２の端部との間に位置する半導体層と、
第１のゲート電極と、
第２のゲート電極と、
第１の導電層と、
第２の導電層と、
前記第１のゲート電極と前記第１の側面との間に設けられた第１のゲート絶縁層と、
前記第２のゲート電極と前記第２の側面との間に設けられた第２のゲート絶縁層と、
前記第１の導電層と前記第１の端部との間に設けられた第１の金属酸化物層と、
前記第２の導電層と前記第２の端部との間に設けられた第２の金属酸化物層と、
を備える半導体装置。
【請求項２】
前記第１のゲート電極と前記第１のゲート絶縁層との間に設けられた第３の金属酸化物層と、
前記第２のゲート電極と前記第２のゲート絶縁層との間に設けられた第４の金属酸化物層と、
を更に備える請求項１記載の半導体装置。
【請求項３】
前記第１の金属酸化物層は、希土類元素、亜鉛（Ｚｎ）、及び、マグネシウム（Ｍｇ）からなる群から選ばれる少なくとも一つの金属元素の酸化物を含み、
前記第２の金属酸化物層は、希土類元素、亜鉛（Ｚｎ）、及び、マグネシウム（Ｍｇ）から成る群から選ばれる少なくとも一つの金属元素の酸化物を含む請求項１又は請求項２記載の半導体装置。
【請求項４】
前記半導体層の中の導電性不純物の濃度は実質的に均一である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記半導体層は前記第１の端部と前記第２の端部を結ぶ方向の引っ張り応力を有する請求項１ないし請求項４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化や３次元構造化を実現するために、縦型トランジスタが用いられる。縦型トランジスタの微細化が進むと、加工ばらつきや不純物拡散のばらつきに起因するデバイス特性ばらつきが問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２３２４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、デバイス特性ばらつきの抑制が可能な縦型トランジスタを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の側面と、第２の側面と、第１の端部と、第２の端部とを有し、前記第１の側面と前記第２の側面が互いに向かい合い、前記第１の端部と前記第２の端部が互いに向かい合い、前記第１の側面と前記第２の側面は前記第１の端部と前記第２の端部との間に位置する半導体層と、第１のゲート電極と、第２のゲート電極と、第１の導電層と、第２の導電層と、前記第１のゲート電極と前記第１の側面との間に設けられた第１のゲート絶縁層と、前記第２のゲート電極と前記第２の側面との間に設けられた第２のゲート絶縁層と、前記第１の導電層と前記第１の端部との間に設けられた第１の金属酸化物層と、前記第２の導電層と前記第２の端部との間に設けられた第２の金属酸化物層と、
を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置のブロック図。
【図２】第１の実施形態のメモリセルアレイの等価回路図。
【図３】第１の実施形態の選択トランジスタの模式断面図。
【図４】第１の実施形態の選択トランジスタの模式斜視図。
【図５】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図６】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図７】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図８】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図９】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図１０】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図１１】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図１２】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図１３】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図１４】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図１５】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図。
【図１６】比較形態の選択トランジスタの模式断面図。
【図１７】第２の実施形態の選択トランジスタの模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体装置を構成する部材の応力測定は、例えば、ラマン分光法により行うことが可能である。
【０００９】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１０】
（第１の実施形態）
本実施形態の半導体装置は、第１の側面と、第２の側面と、第１の端部と、第２の端部とを有し、第１の側面と第２の側面が互いに向かい合い、第１の端部と第２の端部が互いに向かい合い、第１の側面と第２の側面は第１の端部と第２の端部との間に位置する半導体層と、第１のゲート電極と、第２のゲート電極と、第１の導電層と、第２の導電層と、第１のゲート電極と第１の側面との間に設けられた第１のゲート絶縁層と、第２のゲート電極と第２の側面との間に設けられた第２のゲート絶縁層と、第１の導電層と第１の端部との間に設けられた第１の金属酸化物層と、第２の導電層と第２の端部との間に設けられた第２の金属酸化物層と、を備える。
【００１１】
図１は、本実施形態の半導体装置のブロック図である。図２は、メモリセルアレイの等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１２】
本実施形態の半導体装置は抵抗変化型メモリ１００である。抵抗変化型メモリ１００は、抵抗変化層の抵抗変化を利用してデータを記憶する。
【００１３】
また、抵抗変化型メモリ１００のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。三次元構造を備えることにより、抵抗変化型メモリ１００の集積度が向上する。
【００１４】
図１に示すように、抵抗変化型メモリ１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０４、センスアンプ回路１０５、カラムデコーダ回路１０７、及び、制御回路１０９を備える。
【００１５】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１６】
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１７】
複数のワード線ＷＬは、ローデコーダ回路１０４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０５に接続される。複数のビット線ＢＬとセンスアンプ回路１０５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００１８】
ローデコーダ回路１０４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００１９】
カラムデコーダ回路１０７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０５は、カラムデコーダ回路１０７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２０】
制御回路１０９は、ワード線ドライバ回路１０２、ローデコーダ回路１０４、センスアンプ回路１０５、カラムデコーダ回路１０７、及び、図示しないその他の回路を制御する機能を備える。
【００２１】
ワード線ドライバ回路１０２、ローデコーダ回路１０４、センスアンプ回路１０５、カラムデコーダ回路１０７、制御回路１０９などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２２】
図３は、本実施形態の選択トランジスタＳＴの模式断面図である。図３は、ｙｚ平面の断面図を示している。図４は、本実施形態の選択トランジスタＳＴの模式斜視図である。選択トランジスタＳＴは、縦型ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）である。また、選択トランジスタＳＴは、ソース電極及びドレイン電極がチャネル領域にショットキー接合するショットキー接合トランジスタである。また、選択トランジスタＳＴは、電子をキャリアとするｎチャネル型トランジスタである。
【００２３】
選択トランジスタＳＴは半導体層１０、ソース電極１２（第１の導電層）、ドレイン電極１４（第２の導電層）、第１のゲート電極１６、第２のゲート電極１８、第１のゲート絶縁層２０、第２のゲート絶縁層２２、第１の障壁制御層２４（第１の金属酸化物層）、第２の障壁制御層２６（第２の金属酸化物層）、第１の閾値制御層２８（第３の金属酸化物層）、第２の閾値制御層３０（第４の金属酸化物層）、第１の層間絶縁層３２、第２の層間絶縁層３４、第３の層間絶縁層３６、第４の層間絶縁層３８を備える。
【００２４】
半導体層１０は、第１の側面１０ａ、第２の側面１０ｂ、第１の端部１０ｃ、第２の端部１０ｄを有する。第１の側面１０ａと第２の側面１０ｂは互いに向かい合い、第１の端部１０ｃと第２の端部１０ｄは互いに向かい合う。第１の側面１０ａと第２の側面１０ｂは、第１の端部１０ｃと第２の端部１０ｄとの間に位置する。半導体層１０は、選択トランジスタＳＴのチャネル領域として機能する。
【００２５】
半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、例えば、多結晶ゲルマニウム、又は、多結晶シリコンジャーマナイドでも構わない。また、半導体層１０は、単結晶であっても構わない。
【００２６】
半導体層１０は、例えば、導電性不純物としてｐ型不純物を含むｐ型半導体である。ｐ型不純物は、例えば、ボロン（Ｂ）である。半導体層１０中のｐ型不純物の不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以下である。
【００２７】
半導体層１０は、真性半導体であっても構わない。真性半導体は、導電性不純物が積極的に導入されていない半導体である。真性半導体の場合、半導体層１０中の導電性不純物の濃度は、例えば、１×１０１５ａｔｏｍｓ／ｃｍ３以下である。半導体層１０は、導電性不純物としてｎ型不純物を含むｎ型半導体とすることも可能である。半導体層１０の中の導電性不純物の濃度は実質的に均一である。
【００２８】
半導体層１０のｙ方向の厚さは、例えば、５ｎｍ以上２５ｎｍ以下である。
【００２９】
ソース電極１２は、半導体層１０の第１の端部１０ｃの側に設けられる。ソース電極１２は、抵抗変化型メモリ１００のグローバルビット線ＧＢＬである。
【００３０】
ソース電極１２は、例えば、金属又は金属半導体化合物である。ソース電極１２は、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造である。例えば、タングステン（Ｗ）と第１の端部１０ｃとの間に窒化チタン（ＴｉＮ）が設けられる。ソース電極１２は、例えば、金属シリサイドである。ソース電極１２は、例えば、エルビウムシリサイド、ニッケルシリサイド、又は、コバルトシリサイドである。
【００３１】
ドレイン電極１４は、半導体層１０の第２の端部１０ｄの側に設けられる。ドレイン電極１４は、抵抗変化型メモリ１００のビット線ＢＬに電気的に接続される。
【００３２】
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造である。例えば、タングステン（Ｗ）と第２の端部１０ｄとの間に窒化チタン（ＴｉＮ）が設けられる。ドレイン電極１４は、例えば、金属シリサイドである。ドレイン電極１４は、例えば、エルビウムシリサイド、ニッケルシリサイド、又は、コバルトシリサイドである。
【００３３】
第１のゲート電極１６は、半導体層１０の第１の側面１０ａの側に設けられる。第１のゲート電極１６は、例えば、金属、金属半導体化合物、又は、半導体である。第１のゲート電極１６は、例えば、窒化チタン（ＴｉＮ）である。
【００３４】
第２のゲート電極１８は、半導体層１０の第２の側面１０ｂの側に設けられる。第２のゲート電極１８は、例えば、金属、金属半導体化合物、又は、半導体である。第２のゲート電極１８は、例えば、窒化チタン（ＴｉＮ）である。
【００３５】
第１のゲート電極１６と第２のゲート電極１８は、電気的に接続される。第１のゲート電極１６と第２のゲート電極１８には、同一のゲート電圧が印加される。第１のゲート電極１６と第２のゲート電極１８は、物理的に接続されていても、物理的に分離されていても構わない。
【００３６】
第１のゲート電極１６とソース電極１２は、第１の端部１０ｃと第２の端部１０ｄを結ぶ方向（ｚ方向）に距離ｄ１だけ離間する。第２のゲート電極１８とソース電極１２は、第１の端部１０ｃと第２の端部１０ｄを結ぶ方向（ｚ方向）に距離ｄ１だけ離間する。
【００３７】
第１のゲート電極１６とドレイン電極１４は、第１の端部１０ｃと第２の端部１０ｄを結ぶ方向（ｚ方向）に距離ｄ２だけ離間する。第２のゲート電極１８とドレイン電極１４は、第１の端部１０ｃと第２の端部１０ｄを結ぶ方向（ｚ方向）に距離ｄ２だけ離間する。
【００３８】
第１のゲート絶縁層２０は、第１のゲート電極１６と半導体層１０の第１の側面１０ａとの間に設けられる。第１のゲート絶縁層２０は、第１の側面１０ａに接して設けられる。
【００３９】
第１のゲート絶縁層２０は、酸化物又は酸窒化物である。第１のゲート絶縁層２０は、例えば、酸化ハフニウム、ケイ酸ハフニウム、及び、窒素添加ケイ酸ハフニウムから成る群から選ばれる少なくとも一つの物質を含む。
【００４０】
第２のゲート絶縁層２２は、第２のゲート電極１８と半導体層１０の第２の側面１０ｂとの間に設けられる。第２のゲート絶縁層２２は、第２の側面１０ｂに接して設けられる。
【００４１】
第２のゲート絶縁層２２は、酸化物又は酸窒化物である。第２のゲート絶縁層２２は、例えば、酸化ハフニウム、ケイ酸ハフニウム、及び、窒素添加ケイ酸ハフニウムから成る群から選ばれる少なくとも一つの物質を含む。
【００４２】
第１の障壁制御層２４は、ソース電極１２と半導体層１０の第１の端部１０ｃとの間に設けられる。第１の障壁制御層２４は、第１の端部１０ｃとソース電極１２とに接して設けられる。
【００４３】
第１の障壁制御層２４は、ダイポールを有する。第１の障壁制御層２４は、半導体層１０とソース電極１２との間のショットキー障壁高さを低減する機能を有する。
【００４４】
第２の障壁制御層２６は、ドレイン電極１４と半導体層１０の第２の端部１０ｄとの間に設けられる。第２の障壁制御層２６は、第２の端部１０ｄとドレイン電極１４に接して設けられる。
【００４５】
第２の障壁制御層２６は、ダイポールを有する。第２の障壁制御層２６、半導体層１０とドレイン電極１４との間のショットキー障壁高さを低減する機能を有する。
【００４６】
第１の障壁制御層２４、及び、第２の障壁制御層２６は、希土類元素（スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ））、亜鉛（Ｚｎ）、及び、マグネシウム（Ｍｇ）からなる群から選ばれる少なくとも一つの金属元素の酸化物を含む。第１の障壁制御層２４、及び、第２の障壁制御層２６は、例えば、酸化ランタン（Ｌａ２Ｏ３）である。
【００４７】
第１の障壁制御層２４の厚さ（図３中のｔ１）、及び、第２の障壁制御層２６の厚さ（図３中のｔ２）は、例えば、０．２ｎｍ以上１．５ｎｍ以下である。
【００４８】
第１の閾値制御層２８は、第１のゲート電極１６と第１のゲート絶縁層２０との間に設けられる。第１の閾値制御層２８は、第１のゲート電極１６と第１のゲート絶縁層２０とに接して設けられる。
【００４９】
第１の閾値制御層２８は、ダイポールを有する。第１の閾値制御層２８は、選択トランジスタＳＴの閾値電圧を低下させる機能を有する。
【００５０】
第２の閾値制御層３０は、第２のゲート電極１８と第２のゲート絶縁層２２との間に設けられる。第２の閾値制御層３０は、第２のゲート電極１８と第２のゲート絶縁層２２とに接して設けられる。
【００５１】
第２の閾値制御層３０は、ダイポールを有する。第２の閾値制御層３０は、選択トランジスタＳＴの閾値電圧を低下させる機能を有する。
【００５２】
第１の閾値制御層２８、及び、第２の閾値制御層３０は、希土類元素（スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ））、亜鉛（Ｚｎ）、及び、マグネシウム（Ｍｇ）からなる群から選ばれる少なくとも一つの金属元素の酸化物を含む。第１の閾値制御層２８、及び、第２の閾値制御層３０は、例えば、酸化ランタン（Ｌａ２Ｏ３）である。
【００５３】
第１の閾値制御層２８の厚さ（図３中のｔ３）、及び、第２の閾値制御層３０の厚さ（図３中のｔ４）は、例えば、０．２ｎｍ以上１．５ｎｍ以下である。第１の障壁制御層２４の厚さ（図３中のｔ１）及び、第２の障壁制御層２６の厚さ（図３中のｔ２）は、例えば、第１の閾値制御層２８の厚さ（図３中のｔ３）及び、第２の閾値制御層３０の厚さ（図３中のｔ４）よりも厚い。
【００５４】
第１の層間絶縁層３２は、例えば、窒化シリコンである。また、第２の層間絶縁層３４は、例えば、酸化シリコンである。また、第３の層間絶縁層３６は、例えば、窒化シリコンである。また、第４の層間絶縁層３８は、例えば、酸化シリコンである。
【００５５】
次に、本実施形態の半導体装置の製造方法の一例について説明する。
【００５６】
図５〜図１５は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式斜視図である。図５〜図１５は、本実施形態の選択トランジスタＳＴの製造方法の一例を示す。
【００５７】
最初に、タングステンと窒化チタンの積層膜、及び、窒化シリコン膜をＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。次に、リソグラフィ法とドライエッチング法によるパターニングで、ソース電極１２及び第１の層間絶縁層３２を形成する。ソース電極１２は、抵抗変化型メモリ１００のグローバルビット線ＧＢＬである。次に、例えば、酸化シリコン膜をＣＶＤ法で堆積し、第２の層間絶縁層３４を形成する（図５）。
【００５８】
次に、リソグラフィ法とドライエッチング法によるパターニングで、ゲート電極構造形成用の溝５０を形成する（図６）。
【００５９】
次に、溝５０内に、窒化チタン膜５２と非晶質シリコンジャーマナイド膜５４をＣＶＤ法により形成し、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ法）により平坦化する（図７）。
【００６０】
次に、リソグラフィ法とドライエッチング法により、窒化チタン膜５２と非晶質シリコンジャーマナイド膜５４をパターニングする（図８）。
【００６１】
次に、窒化チタン膜５６をＣＶＤ法により堆積した後、ドライエッチング法により窒化チタン膜５６の底部を選択的に除去する。その後、ドライエッチング法により第１の層間絶縁層３２の一部を除去する（図９）。
【００６２】
次に、酸化ランタン膜５８と酸化ハフニウム膜６０をＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により堆積する。その後、ドライエッチング法により酸化ハフニウム膜６０の底部を選択的に除去する。その後、多結晶シリコン膜６２をＣＶＤ法により堆積する。その後、ＣＭＰ法により平坦化する（図１０）。
【００６３】
次に、ドライエッチング法により、窒化チタン膜５２、及び、窒化チタン膜５６をエッチバックする（図１１）。
【００６４】
次に、非晶質シリコンジャーマナイド膜５４の上部を酸化して、酸化層６４を形成する（図１２）。非晶質シリコンジャーマナイド膜５４の酸化速度は、多結晶シリコン膜６２の酸化速度よりも速い。
【００６５】
次に、ＡＬＤ法により、酸化ランタン膜６６を堆積する（図１３）。
【００６６】
次に、ＡＬＤ法により窒化シリコン膜を堆積して、第３の層間絶縁層３６を形成する（図１４）。
【００６７】
次に、ＣＶＤ法により酸化シリコン膜を堆積して、第４の層間絶縁層３８を形成する（図１５）。
【００６８】
次に、リソグラフィ法とドライエッチング法によりコンタクトホールを開孔し、ＣＶＤ法により窒化チタン膜とタングステン膜を埋め込んだ後、ＣＭＰ法により平坦化し、ドレイン電極１４を形成する。
【００６９】
以上の製造方法により、図３及び図４に示す本実施形態の選択トランジスタＳＴが製造される。
【００７０】
次に、本実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
【００７１】
図１６は、比較形態の選択トランジスタＳＴ’の模式断面図である。比較形態の選択トランジスタＳＴ’は、縦型ＴＦＴである。
【００７２】
比較形態の選択トランジスタＳＴ’は、半導体層１０が、ｎ型のソース領域１０ｘ、ｎ型のドレイン領域１０ｙ、ｐ型のチャネル領域１０ｚを有する点で、本実施形態の選択トランジスタＳＴと異なる。また、ソース領域１０ｘとソース電極１２との間に、コンタクト抵抗を低減するための第１のシリサイド層７０が設けられる点で異なっている。また、ドレイン領域１０ｙとドレイン電極１４との間に、コンタクト抵抗を低減するための第２のシリサイド層７２が設けられる点で異なっている。さらに、比較形態の選択トランジスタＳＴ’は、第１の障壁制御層２４、第２の障壁制御層２６、第１の閾値制御層２８、第２の閾値制御層３０を備えない。
【００７３】
比較形態の選択トランジスタＳＴ’では、第１のゲート電極１６及び第２のゲート電極１８が、ｚ方向にソース領域１０ｘとオーバーラップしている。また、第１のゲート電極１６及び第２のゲート電極１８が、ｚ方向にドレイン領域１０ｙとオーバーラップしている。第１のゲート電極１６及び第２のゲート電極１８と、ソース領域１０ｘとのｚ方向のオーバーラップ量は、第１のゲート電極１６及び第２のゲート電極１８のｚ方向の位置ばらつき、及び、ソース領域１０ｘのｎ型不純物の拡散プロファイルのばらつきにより変化する。同様に、第１のゲート電極１６及び第２のゲート電極１８と、ドレイン領域１０ｙとのｚ方向のオーバーラップ量は、第１のゲート電極１６及び第２のゲート電極１８のｚ方向の位置ばらつき、及び、ドレイン領域１０ｙのｎ型不純物の拡散プロファイルのばらつきにより変化する。
【００７４】
上記ｚ方向のオーバーラップ量がばらつくと、選択トランジスタＳＴ’のトランジスタ特性がばらつく。具体的には、例えば、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）に起因するオフ電流がばらつくことになる。例えば、上記ｚ方向のオーバーラップ量が大きくなるとＧＩＤＬが増大し、オフ電流が大きくなる。また、例えば、第１のゲート電極１６及び第２のゲート電極１８と、ドレイン領域１０ｙにｚ方向のオフセットが生じると、オン電流の低下が大きくなる。
【００７５】
また、比較形態の選択トランジスタＳＴ’では、ソース領域１０ｘのｎ型不純物、又は、ドレイン領域１０ｙのｎ型不純物の拡散プロファイルがばらつくと、チャネル領域１０ｚのｚ方向の長さ、すなわち、チャネル長がばらつく。このため、選択トランジスタＳＴ’のオン電流、及び、オフ電流がばらつくことになる。
【００７６】
また、比較形態の選択トランジスタＳＴ’において、チャネル領域１０ｚのｐ型不純物のＲａｎｄｏｍ  Ｄｏｐａｎｔ  Ｆｌｕｃｔｕａｔｉｏｎ（ＲＤＦ）により、閾値電圧のばらつきが大きくなるおそれがある。
【００７７】
また、第１のシリサイド層７０と半導体層１０との界面、及び、第２のシリサイド層７２と半導体層１０との界面が、シリサイド化反応の結果、凹凸形状となる。凹凸形状がばらつくと、オン電流、又は、オフ電流がばらつくことになる。
【００７８】
選択トランジスタの特性ばらつきに対する精度要求は、選択トランジスタの微細化に伴い厳しくなる。
【００７９】
本実施形態の選択トランジスタＳＴは、ショットキー接合トランジスタである。ショットキー接合トランジスタの場合、例えば、ソース電極１２と半導体層１０との間のショットキー障壁高さ、又は、ドレイン電極１４と半導体層１０との間のショットキー障壁高さが、フェルミレベル・ピニングの影響により低減できないという問題がある。このため、オン抵抗が低減できないという問題がある。
【００８０】
本実施形態の選択トランジスタＳＴでは、ソース電極１２と半導体層１０との間に第１の障壁制御層２４が設けられる。第１の障壁制御層２４がダイポールを有することにより、ソース電極１２と半導体層１０との間のショットキー障壁高さを低減することが可能となる。同様に、第２の障壁制御層２６を有することにより、ドレイン電極１４と半導体層１０との間のショットキー障壁高さを低減することが可能となる。したがって、選択トランジスタＳＴのオン抵抗が低減でき、オン電流を増大させることができる。
【００８１】
第１の障壁制御層２４の厚さ（図３中のｔ１）、及び、第２の障壁制御層２６の厚さ（図３中のｔ２）は、例えば、０．２ｎｍ以上１．５ｎｍ以下であることが好ましく、０．６ｎｍ以上１．０ｎｍ以下であることがより好ましい。上記範囲を下回ると、ダイポールの大きさが不十分となりショットキー障壁高さが十分低くならないおそれがある。上記範囲を上回ると、第１の障壁制御層２４及び第２の障壁制御層２６の抵抗によりオン抵抗が増大するおそれがある。また、ダイポールの大きさを最大にする観点からは、０．６ｎｍ以上１．０ｎｍ以下であることが好ましい。
【００８２】
また、第１の障壁制御層２４と半導体層１０との界面、及び、第２の障壁制御層２６と半導体層１０との界面では、反応が進行しないため、界面は平坦な形状となる。したがって、形状のばらつきは小さいため、オン電流、及び、オフ電流のばらつきが抑制される。
【００８３】
また、本実施形態の選択トランジスタＳＴは、ショットキー接合トランジスタであるため、半導体層１０内にｐｎ接合を設ける必要がない。そして、半導体層１０の中の導電性不純物の濃度は実質的に均一とすることが可能となる。したがって、比較形態の選択トランジスタＳＴ’のような、導電性不純物の拡散プロファイルのばらつきに起因するオン電流やオフ電流のばらつきが低減される。
【００８４】
導電性不純物の拡散プロファイルのばらつきに起因する特性ばらつきや、ＲＤＦに起因する特性ばらつきを低減する観点から、半導体層１０は真性半導体であることが好ましい。導電性不純物の拡散プロファイルのばらつきに起因する特性ばらつきや、ＲＤＦに起因する特性ばらつきを低減する観点から、半導体層１０中の導電性不純物の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【００８５】
また、第１のゲート電極１６及び第２のゲート電極１８とソース電極１２は、ｚ方向に離間し、オーバーラップしない。同様に、第１のゲート電極１６及び第２のゲート電極１８とドレイン電極１４は、ｚ方向に離間し、オーバーラップしない。したがって、オーバーラップ量のばらつきに伴うオフ電流のばらつきも生じない。また、ＧＩＤＬに起因するオフ電流も低減される。
【００８６】
選択トランジスタＳＴのオン電流を増加させる観点から、第１のゲート電極１６とソース電極１２のｚ方向の離間距離ｄ１は、第１のゲート電極１６とソース電極１２との間の耐圧が維持できる範囲で、最小とすることが好ましい。同様に、第２のゲート電極１８とソース電極１２のｚ方向の離間距離ｄ１は、第２のゲート電極１８とソース電極１２との間の耐圧が維持できる範囲で、最小とすることが好ましい。同様に、第１のゲート電極１６とドレイン電極１４のｚ方向の離間距離ｄ２は、第１のゲート電極１６とドレイン電極１４との間の耐圧が維持できる範囲で、最小とすることが好ましい。同様に、第２のゲート電極１８とドレイン電極１４のｚ方向の離間距離ｄ２は、第２のゲート電極１８とドレイン電極１４との間の耐圧が維持できる範囲で、最小とすることが好ましい。
【００８７】
また、本実施形態の選択トランジスタＳＴは、第１の閾値制御層２８と第２の閾値制御層３０を備えることで、閾値電圧の低減が可能となる。したがって、選択トランジスタＳＴのオン電流を増大させることができる。
【００８８】
なお、第１の障壁制御層２４、第１の閾値制御層２８、及び、第２の閾値制御層３０は、本実施形態の製造方法によれば、同時形成が可能である。したがって、製造コストの増大が抑制できる。
【００８９】
第１の閾値制御層２８の厚さ（図３中のｔ３）及び、第２の閾値制御層３０の厚さ（図３中のｔ４）は、０．２ｎｍ以上１．５ｎｍ以下であることが好ましく、０．２ｎｍ以上０．６ｎｍ以下であることがより好ましい。上記範囲を下回ると、ダイポールの大きさが不十分となり閾値電圧が十分低くならないおそれがある。上記範囲を上回ると、閾値電圧が低下しすぎるおそれがある。また、閾値電圧を最適化する観点からは、０．２ｎｍ以上０．６ｎｍ以下であることが好ましい。
【００９０】
第１の閾値制御層２８の厚さ（図３中のｔ３）、及び、第２の閾値制御層３０の厚さ（図３中のｔ４）の最適値と、第１の障壁制御層２４の厚さ（図３中のｔ１）、及び、第２の障壁制御層２６の厚さ（図３中のｔ２）の最適値は異なる。それぞれを最適化する観点から、第１の障壁制御層２４の厚さ（図３中のｔ１）及び、第２の障壁制御層２６の厚さ（図３中のｔ２）は、第１の閾値制御層２８の厚さ（図３中のｔ３）及び、第２の閾値制御層３０の厚さ（図３中のｔ４）よりも厚いことが好ましい。
【００９１】
以上、本実施形態によれば、デバイス特性ばらつきが抑制され、オン電流が増大し、オフ電流が低減された縦型トランジスタを有する半導体装置が実現できる。
【００９２】
（第２の実施形態）
本実施形態の半導体装置は、半導体層が第１の端部と第２の端部を結ぶ方向の引っ張り応力を有する点で第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００９３】
図１７は、本実施形態の選択トランジスタＳＴの模式断面図である。図１７は、ｙｚ平面の断面図を示している。選択トランジスタＳＴは、縦型ＴＦＴである。また、選択トランジスタＳＴは、ソース電極及びドレイン電極がチャネル領域にショットキー接合するショットキー接合トランジスタである。また、選択トランジスタＳＴは、電子をキャリアとするｎチャネル型トランジスタである。
【００９４】
選択トランジスタＳＴは半導体層１０、ソース電極１２（第１の導電層）、ドレイン電極１４（第２の導電層）、第１のゲート電極１６、第２のゲート電極１８、第１のゲート絶縁層２０、第２のゲート絶縁層２２、第１の障壁制御層２４（第１の金属酸化物層）、第２の障壁制御層２６（第２の金属酸化物層）、第１の閾値制御層２８（第３の金属酸化物層）、第２の閾値制御層３０（第４の金属酸化物層）、第１の層間絶縁層３２、第２の層間絶縁層３４、第３の層間絶縁層３６、第４の層間絶縁層３８、第１のストレスライナー層８０（第１の絶縁層）、第２のストレスライナー層８２（第２の絶縁層）を備える。
【００９５】
第１のストレスライナー層８０及び第２のストレスライナー層８２は、例えば、圧縮（膨張）性の窒化シリコンである。第１のストレスライナー層８０及び第２のストレスライナー層８２は、圧縮性のストレスライナー膜として機能する。
【００９６】
第１のストレスライナー層８０及び第２のストレスライナー層８２が膨張し半導体層１０を圧縮することで、半導体層１０は、第１の端部１０ｃと第２の端部１０ｄとを結ぶ方向（ｚ方向）の一軸性の引っ張り応力（ひずみ）を有する。引っ張り応力を有することで、半導体層１０の伝導体下端のエネルギーレベルが低下する。したがって、半導体層１０とソース電極１２との間のショットキー障壁高さ、及び、半導体層１０とドレイン電極１４との間のショットキー障壁高さが低減される。また、電子の移動度が増加する。よって、選択トランジスタＳＴのオン抵抗が低減され、オン電流を増大する。
【００９７】
以上、本実施形態によれば、第１の実施形態の効果に加え、更に、オン電流が増大した縦型トランジスタを有する半導体装置が実現できる。
【００９８】
第１及び第２の実施形態では、半導体装置として、抵抗変化型メモリの場合を例に説明したが、第１及び第２の実施形態の縦型トランジスタは、抵抗変化型メモリ以外の半導体装置にも適用することが可能である。例えば、抵抗変化型メモリ以外の半導体メモリに、第１及び第２の実施形態の縦型トランジスタを適用することも可能である。また、例えば、ロジックデバイスの論理回路を構成するトランジスタとして、第１及び第２の実施形態の縦型トランジスタを適用することも可能である。
【００９９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１０        半導体層
１０ａ      第１の側面
１０ｂ      第２の側面
１０ｃ      第１の端部
１０ｄ      第２の端部
１２        ソース電極（第１の導電層）
１４        ドレイン電極（第２の導電層）
１６        第１のゲート電極
１８        第２のゲート電極
２０        第１のゲート絶縁層
２２        第２のゲート絶縁層
２４        第１の障壁制御層（第１の金属酸化物層）
２６        第２の障壁制御層（第２の金属酸化物層）
２８        第１の閾値制御層（第３の金属酸化物層）
３０        第２の閾値制御層（第４の金属酸化物層）
８０        第１のストレスライナー層（第１の絶縁層）
８２        第２のストレスライナー層（第２の絶縁層）
１００      抵抗変化型メモリ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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