(57)【要約】      （修正有）【課題】高い光電変換効率を有するＩＩ−ＶＩ族半導体膜、および半導体デバイス上にＩＩ−ＶＩ族半導体膜を堆積する方法を提供する。【解決手段】１つの例示的な実施形態において、半導体デバイスは、基板と、基板上の複数の二次元膜とを含みうるものであり、二次元膜の光ゲインは、室温で測定した場合、約１０3を超える。他の実施形態において、半導体デバイスは、ナノロッドまたはナノドットを含む基板と、基板上に配置された複数の二次元膜とを含みうる。【選択図】図１
2019036706.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の複数の二次元膜と、
を含む半導体デバイスであって、
前記二次元膜の光ゲインは、室温で測定した場合、約１０3を超える、半導体デバイス。
【請求項２】
前記二次元膜は、ＩＩ族またはＶＩ族材料を含む、請求項１に記載の半導体デバイス。
【請求項３】
前記二次元膜は、亜鉛および酸化物を含む、請求項２に記載の半導体デバイス。
【請求項４】
前記二次元膜がＺｎＯ膜であり、前記ＺｎＯ膜の厚さが約１００ｎｍ未満である、請求項３に記載の半導体デバイス。
【請求項５】
前記ＺｎＯ膜の厚さが約５ｎｍ未満である、請求項４に記載の半導体デバイス
【請求項６】
さらに電極を含み、当該電極が、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、Ｐｂ、またはＣであり、前記二次元膜上に配置されている、請求項１に記載の半導体デバイス。
【請求項７】
前記電極がＡｕであり、電極の厚さが約５０ｎｍ〜２０００ｎｍである、請求項６に記載の半導体デバイス。
【請求項８】
さらに電極を含み、当該電極が、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、Ｐｂ、またはＣであり、前記基板上に配置されている、請求項１に記載の半導体デバイス。
【請求項９】
前記電極の厚さは、約５０ｎｍ〜２０００ｎｍである、請求項８に記載の半導体デバイス。
【請求項１０】
前記基板が、ＩＩ族、ＩＩＩ族、Ｖ族、またはＶＩ族材料を含む、請求項８に記載の半導体デバイス。
【請求項１１】
前記基板は、シリコン、ホウ素、またはリンを含む、請求項１０に記載の半導体デバイス。
【請求項１２】
基板と、
複数のドープされた二次元膜と、
を含む半導体デバイスであって
前記ドープされた二次元膜は、９５％を超える可視波長域における透過率、約１０2ｃｍ2Ｖ-1ｓ-1を超える移動度、および約１０-5Ω−ｃｍ未満の抵抗率を有する、半導体デバイス。
【請求項１３】
前記ドープされた二次元膜は、ＩＩＩ族またはＶ族材料によってドープされている、請求項１２に記載の半導体デバイス。
【請求項１４】
前記ドープされた二次元膜は、ＺｎＯ膜を含む、請求項１３に記載の半導体デバイス。
【請求項１５】
前記ドープされた二次元膜は、アルミニウムを含む、請求項１２に記載の半導体デバイス。
【請求項１６】
半導体デバイス上に二次元膜を成長させる方法であって、
基板を用意することと、
温度を約５０℃以上に制御することと、
ＩＶ族材料を供給すること、
前記ＩＶ族材料の供給を停止することと、
ＩＩ族材料を供給することと、
前記ＩＩ族材料の供給を停止することと、及び
前記基板上にＩＩ−ＶＩ族二次元膜を形成することと、
を含む方法。
【請求項１７】
前記ＩＩ族材料の供給を停止した後に、圧力を約１０-1〜１０-4ｔｏｒｒの範囲に設定することをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記ＩＩ−ＶＩ族二次元膜を形成することは、前記基板上に約１００ｎｍ未満の厚さを有する前記ＩＩ−ＶＩ族二次元膜を形成することを含む、請求項１６に記載の方法。
【請求項１９】
前記ＩＩ−ＶＩ族二次元膜がＺｎＯ膜を含む、請求項１６に記載の方法。
【請求項２０】
半導体デバイス上にドープされた二次元膜を成長させる方法であって、
基板を用意することと、
温度を約５０℃以上に制御することと、
ＩＶ族材料を供給することと、
前記ＩＶ族材料の供給を停止することと、
ＩＩ族材料を供給することと、
前記ＩＩ族材料の供給を停止することと、
ＩＩＩ族又はＶ族材料を供給することと、
前記ＩＩＩ族又はＶ族材料の供給を停止することと、及び
前記ＩＩＩ族またはＶ族ドープ材料を含むＩＩ−ＶＩ族二次元膜を前記基板上に形成することと、
を含む方法。
【請求項２１】
前記ＩＩ族材料の供給を停止した後に、圧力を約１０-1〜１０-4ｔｏｒｒの範囲に設定することをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記ＩＩ−ＶＩ族二次元膜を形成することは、前記基板上に約１００ｎｍ未満の厚さを有する前記ＩＩ−ＶＩ族二次元膜を形成することを含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の様々な実施形態は、全般的に、二次元電子デバイスおよび関連する製造方法に関する。より具体的には、本開示の特定の実施形態は、高い光電変換効率を有するＩＩ−ＶＩ族半導体膜、および半導体デバイス上にＩＩ−ＶＩ族半導体膜を堆積する方法に関する。
【背景技術】
【０００２】
二次元のＩＩ−ＶＩ族半導体膜は、それらの独特の特性や潜在的な用途の点から、紫外線放出デバイス、発光ダイオード、レーザダイオード、太陽電池、弾性表面波デバイス、光子検出器、透明導電膜、導波路、ガス圧力センサ、マイクロセンサ、繊維強度向上のための界面コーティング、不可視薄膜トランジスタ、電界エミッタ、電界効果トランジスタ、および光触媒などの様々なタイプの光電子デバイスにおいて、技術的関心が増している分野となっている。特に、圧電性、電子伝導性、励起子結合エネルギー、励起子放出および調整可能エネルギーレベルの優れた特性を備える二次元ＩＩ−ＶＩ族半導体膜は、新規な光電子デバイスの有望な構成要素と考えられる。
【０００３】
多くの成長技術、例えば高周波および直流スパッタリング、化学蒸着、噴霧熱分解、電子サイクロトロン共鳴支援分子ビームエピタキシー、およびパルスレーザー堆積（ＰＬＤ）法などがある。しかしながら、これらの高エネルギー方法は、一般的には、材料界面損傷が広く、膜内の化学量論的不均一性が著しく、また例えば微小ピンホールおよび点欠陥などの構造欠陥をもたらす。
【０００４】
例えば、ＰＬＤ膜の場合、配向度は、温度、バックグラウンドガス組成および圧力、ならびにプルーム粒子の運動エネルギーなどの堆積条件によって影響を受けうる。プラズマおよび種の分布はレーザフルエンスのレベルによって変化しうるので、運動エネルギーは主にレーザ出力密度に依存する。しかし、膜の効率的なドーピングおよび光電子特性の制御に関する問題は、解決すべき技術的問題として残っている。現代の電子デバイスをマイクロレベルおよびナノレベルに縮小する傾向が続いているため、このような問題はさらに深刻になり、材料の品質を著しく低下させる可能性がある。
【０００５】
したがって、上述の１以上の課題および／または問題を克服することができる、改良された二次元ＩＩ−ＶＩ族半導体膜および関連する方法に対する要求が存在する。特に、ＩＩ―ＶＩ族半導体膜の材料特性および性能を改善することができる改良された成長／堆積方法が必要とされている。
【発明の概要】
【０００６】
代替的な堆積方法として、自己制限表面反応により高品質膜の層毎の成長を可能にする原子層堆積（ＡＬＤ）法が考えられる。ＡＬＤ法は、例えば、均一性および共形性が良好であり、原子スケール厚さ制御が正確で、また完全な化学量論的均一性、低不純物汚染、および低堆積温度（４００℃未満）など、他の薄膜技術よりも多くの利点を有している。ここでこの低堆積温度は、例えば、従来のプロセス温度で破壊または障害が発生し得る生物学的材料およびポリマーなどの温度感受性基板の利用を可能にする。
【０００７】
さらに、ＡＬＤ法は、ホールキャリア移動度、電気抵抗率、導電率、光透過率、および光子−電子変換効率を含む、ＡＬＤ由来半導体薄膜の光電子特性を制御する強力な能力を有する。したがって、ＡＬＤ製造技術は、層オプトエレクトロニクス特性に対してより制御された二次元半導体膜を堆積する際において有利であり得る。
【０００８】
本開示の利点を達成するために、本開示の目的に従って、本明細書で具体化され、広く説明されるように、本開示と一致する１つの例示的な態様は、基板と、基板上の複数の二次元膜とを含み、二次元膜の光ゲイン（ｐｈｏｔｏｇａｉｎ）が、室温で測定された場合に約１０3を上回る、半導体デバイスを提供しうる。いくつかの例示的な態様では、二次元膜は、ＩＩ族またはＶＩ族材料を含みうる。例えば、二次元膜は、亜鉛および酸化物を含みうる。別の例示的な態様では、二次元膜はＺｎＯ膜でありえ、ＺｎＯ膜の厚さは約１００ｎｍ未満である。ＺｎＯ膜の厚さは、約５ｎｍ未満でありうる。さらに別の例示的な態様において、半導体デバイスは、二次元膜上に配置された電極をさらに含んでもよい。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは約２μｍでありうる。
【０００９】
別の例示的な態様によれば、半導体デバイスは、電極をさらに含んでいてもよく、電極は、基板上に配置される。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは約２μｍであり得る。１つの例示的な態様では、基板は、ＩＩ族、ＩＩＩ族、Ｖ族、またはＶＩ族材料を含みうる。例えば、基板は、シリコン、ホウ素、またはリンを含みうる。シリコン基板は、ｎ型シリコン基板またはｐ型シリコン基板である。
【００１０】
別の例示的な態様は、ナノロッドを含む基板と、ナノロッド基板上に配置された複数の二次元膜とを含む半導体デバイスを提供しうる。二次元膜は、ＩＩ族またはＶＩ族材料を含みうる。例えば、二次元膜は、亜鉛および酸化物を含みうる。ＺｎＯ膜の厚さは、約１００ｎｍ未満でありうる。例えば、ＺｎＯ膜の厚さは、約５ｎｍ未満でありうる。さらに別の例示的な態様において、半導体デバイスは、二次元膜に配置された電極をさらに含みうる。別の例示的な態様では、半導体デバイスは、ナノロッド基板上の二次元膜に配置された電極を含みうる。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは２μｍ程度である。別の例示的な態様によれば、半導体デバイスは、電極をさらに含んでいてもよく、電極は、ナノロッド基板上に配置される。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは約２μｍであり得る。ナノロッド基板は、ＩＩ族、ＩＩＩ族、Ｖ族またはＶＩ族材料を含む。ナノロッド基板は、シリコン、ホウ素、またはリンを含みうる。ナノロッド基板は、ｎ型シリコンナノロッド基板またはｐ型シリコンナノロッド基板である。
【００１１】
さらに別の例示的な態様は、ナノドットを含む基板と、ナノドット基板上に配置された複数の二次元膜とを含む半導体デバイスを提供しうる。二次元膜は、ＩＩ族またはＶＩ族材料を含みうる。例えば、二次元膜は、亜鉛および酸化物を含みうる。さらに別の例示的な態様において、二次元膜はＺｎＯ膜としてもよく、ＺｎＯ膜の厚さは約１００ｎｍ未満である。ＺｎＯ膜の厚さは、約５ｎｍ未満でありうる。さらに別の例示的な態様において、半導体デバイスは、二次元膜上に配置された電極をさらに含みうる。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは約２μｍでありうる。別の例示的な態様によれば、半導体デバイスは、電極をさらに含んでいてもよく、電極は、ナノドット基板上に配置される。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは約２μｍでありうる。ナノドット基板は、ＩＩ族、ＩＩＩ族、Ｖ族またはＶＩ族材料を含む。ナノドット基板は、シリコン、ホウ素、またはリンを含みうる。シリコンナノドット基板は、ｎ型シリコン基板またはｐ型シリコン基板である。
【００１２】
特定の例示的な態様によれば、半導体デバイスは基板および複数のドープされた二次元膜を含んでいてもよく、ドープされた二次元膜は、９５％を超える可視波長域における透過率、約１０2ｃｍ2Ｖ-1ｓ-1を超える移動度、および約１０-5Ω−ｃｍ未満の抵抗率を有する。いくつかの例示的な態様において、ドープされた二次元膜は、ＩＩＩ族またはＶ族の材料によってドープされてもよい。例えば、例示的な態様では、ドープされた二次元膜は、ＺｎＯ膜を含みうる。別の例示的な態様では、ドープされた二次元膜は、アルミニウムを含みうる。
【００１３】
さらに別の例示的な態様では、半導体デバイスは、ナノロッドを含む基板と、ナノロッド基板上に配置された複数のドープされた二次元膜とを含みうる。ドープされた二次元膜は、ＩＩ族またはＶＩ族材料およびＩＩＩ族またはＶ族材料を含みうる。いくつかの例示的な態様では、ドープされた二次元膜は、亜鉛、酸化物、およびアルミニウムを含みうる。別の例示的な態様では、半導体デバイスは、ナノロッド基板上のドープされた二次元膜上に配置された電極をさらに含みうる。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。電極の厚さは約２μｍでありうる。別の例示的な態様によれば、半導体デバイスは、電極をさらに含んでいてもよく、電極は、ナノロッド基板上に配置される。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。電極の厚さは約２μｍである。ナノロッド基板は、ＩＩ族、ＩＩＩ族、Ｖ族またはＶＩ族材料を含む。ナノロッド基板は、シリコン、ホウ素、またはリンを含みうる。ナノロッド基板は、ｎ型シリコンナノロッド基板またはｐ型シリコンナノロッド基板である。
【００１４】
別の例示的な態様によれば、半導体デバイスは、ナノドットを含む基板と、ナノドット基板上に配置された複数のドープされた二次元膜とを含みうる。ドープされた二次元膜は、ＩＩ族またはＶＩ族材料およびＩＩＩ族またはＶ族材料を含みうる。例えば、ドープされた二次元膜は、亜鉛、酸化物、およびアルミニウムを含みうる。１つの例示的な態様では、半導体デバイスは、ナノドット基板上のドープされた二次元膜上に配置された電極を含みうる。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは２μｍ程度である。
【００１５】
別の例示的な態様によれば、半導体デバイスは、電極をさらに含んでいてもよく、電極は、ナノドット基板上に配置される。電極は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ａｇ、Ｐｔ、Ａｕ、Ａｌ、Ｉｎ、Ｔｉ、Ｍｎ、Ｇｅ、ＰｂまたはＣであり得る。電極の厚さは、５０ｎｍ〜２０００ｎｍでありうる。例えば、電極の厚さは約２μｍでありうる。ナノドット基板は、ＩＩ族、ＩＩＩ族、Ｖ族またはＶＩ族材料を含む。ナノドット基板は、シリコン、ホウ素、またはリンを含みうる。ナノロッド基板は、ｎ型シリコンナノロッド基板またはｐ型シリコンナノドット基板である。
【００１６】
本開示と一致する別の例示的な態様は、半導体デバイス上に二次元膜を成長させる方法を提供しうる。この方法は、基板を用意することと、約５０℃を超える温度に制御することと、ＩＶ族材料を供給することと、ＩＶ族材料の供給を停止することと、ＩＩ族材料を供給することと、ＩＩ族材料の供給を停止することと、ＩＩ−ＶＩ族二次元膜を基板上に形成することとを含みうる。いくつかの例示的な態様において、この方法は、ＩＩ族材料の供給を停止した後に、圧力を約１０-1〜１０-4ｔｏｒｒの範囲に設定することを含みうる。１つの例示的な態様では、ＩＩ−ＶＩ族二次元膜を形成することは、約１００ｎｍ未満の厚さを有するＩＩ−ＶＩ族二次元膜を基板上に形成することを含みうる。様々な例示的な態様において、ＩＩ−ＶＩ族二次元膜は、ＺｎＯ膜を含みうる。さらに別の例示的な態様では、基板を用意することは、ＡＬＤ反応チャンバ内に基板を用意することを含みうる。さらに、この方法は、ＡＬＤ反応チャンバの温度を約５０℃より高く、好ましくは約５０℃〜４００℃の範囲に制御することと、ＡＬＤ反応チャンバのガス圧を約１０-1〜１０-4ｔｏｒｒの範囲に制御することを含みうる。
【００１７】
本開示と一致する別の例示的な態様によれば、半導体デバイス上にドープされた二次元膜を成長させる方法が提供される。この方法は、基板を用意することと、約５０℃を超える温度に制御することと、ＩＶ族材料を供給することと、ＩＶ族材料の供給を停止することと、ＩＩ族材料を供給することと、ＩＩ族材料の供給を停止することと、ＩＩＩ族材料又はＶ族材料を供給することと、ＩＩＩ族材料またはＶ族材料の供給を停止することと、ＩＩＩ族材料またはＶ族材料をドープした材料を含むＩＩ−ＶＩ族二次元膜を基板上に形成することとを含みうる。別の例示的な態様において、本方法は、ＩＩ族材料の供給を停止した後に、圧力を約１０-1〜１０-4ｔｏｒｒの範囲に設定することをさらに含みうる。さらに別の例示的な態様では、ＩＩ−ＶＩ族二次元膜を形成することは、約１００ｎｍ未満の厚さを有するＩＩ−ＶＩ族二次元膜を基板上に形成することを含みうる。本方法の様々な例示的な態様は、ＡＬＤ反応チャンバ内に基板を用意することと、ＡＬＤ反応チャンバの温度を約５０℃〜４００℃の範囲に制御することと、および／またはＡＬＤ反応チャンバのガス圧を約１０-1〜１０-4ｔｏｒｒの範囲に制御することとを含みうる。
【００１８】
本発明のさらなる目的および利点は、以下の説明に部分的に記載され、そして部分的には、説明から明らかであり、または本発明の実施によって理解しうる。本発明の目的及び利点は、添付の特許請求の範囲で特定的に指摘した構成要素及び組み合わせによって実現され、達成される。
【００１９】
当然ながら、上記の一般的記載と下記の詳細な記載は単に例示的かつ説明的なものであり、請求されているようには発明を制限するものではないことは理解されよう。
【図面の簡単な説明】
【００２０】
本明細書に組み込まれ、その一部を構成する添付の図面は、本開示と一致する様々な実施形態を示し、説明と共に、本発明の原理を説明するのに役立つ。
【００２１】
【図１】図１は、本開示の１つの例示的な実施形態による、Ａｕ／ＺｎＯ／基板（Ｓｉ）デバイスの断面図を示す概略図である。
【図２】図２は、図１のＡｕ／ＺｎＯ／基板（Ｓｉ）デバイスの平面図を示す概略図である。
【図３】図３は、別の例示的な実施形態による、Ａｕ／ＺｎＯ−ナノロッド／基板（Ｓｉ）デバイスの断面図を示す概略図である。
【図４】図４は、（ａ）ＺｎＯナノロッドおよび（ｂ）Ａｕ電極で被覆されたＺｎＯナノロッドの走査電子顕微鏡（ＳＥＭ）画像である。
【図５】図５は、さらに別の例示的な実施形態による、Ａｕ／ＺｎＯ−ナノドット／基板（Ｓｉ）デバイスの断面図を示す概略図である。
【図６】図６は、光照射なしの印加バイアス下での異なる数のＺｎＯ層についての、Ａｕ／ＺｎＯ／基板（Ｓｉ）デバイスの特性を示す電流−電圧グラフである。
【図７】図７は、約３．８ｍＷの光強度でＡｕ電極上に光が照射されている状態において、異なる数のＺｎＯ層についての、印加バイアスの関数として表すＡｕ／ＺｎＯ層の光電流を示すグラフである。
【図８】図８は、約３．８ｍＷの光強度でＺｎＯ層上に光が照射されている状態において、異なる数のＺｎＯ層についての、印加バイアスの関数として表すＺｎＯ／基板（Ｓｉ）の光電流を示すグラフである。
【図９】図９は、約３．８ｍＷの光強度での、異なる数のＺｎＯ層についての、印加バイアスの関数として表すＡｕ／ＺｎＯ／基板（Ｓｉ）の光ゲインを示すグラフである。
【図１０】図１０は、５０℃から３００℃までの異なる成長温度で得られたＡｌドープＺｎＯ半導体薄膜の抵抗率および移動度を示すグラフである。
【図１１】図１１は、５０℃から３００℃までの異なる堆積温度で得られたＡｌドープＺｎＯ半導体薄膜の光透過率スペクトルを示すグラフである。
【図１２】図１２は、半導体デバイス上に二次元ＩＩ−ＶＩ族半導体膜を成長させる例示的な方法を示すフロー図である。
【図１３】図１３は、半導体デバイス上に二次元ＩＩ−ＶＩ族半導体膜を成長させる別の例示的な方法を示すフロー図である。
【図１４】図１４は、半導体デバイス上にＩＩＩ族またはＶ族材料を含む二次元ＩＩ−ＶＩ族半導体膜を成長させる別の例示的な方法を示すフロー図である。
【図１５】図１５は、半導体デバイス上にＩＩＩ族またはＶ族材料を含む二次元ＩＩ−ＶＩ族半導体膜を成長させる別の例示的な方法を示すフロー図である。
【図１６】図１６は、５０℃から３００℃までの異なる成長温度で得られた例示的なＡｌドープＺｎＯ半導体膜のフォトルミネセンス（ＰＬ）スペクトルを示すグラフである。
【図１７】図１７は、５０℃から３００℃までの異なる成長温度で得られた例示的なＡｌドープＺｎＯ半導体膜のＸ線粉末回折（ＸＲＤ：Ｘ−ｒａｙ  Ｐｏｗｄｅｒ  Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを示すグラフである。挿入図は、堆積温度の関数としての格子定数である。
【発明を実施するための形態】
【００２２】
ここで、添付の図面にその例が示されている本発明と一致する例示的な実施形態を詳細に参照する。図面において、同一の参照符号は、可能な限り同一又は類似の構成要素に用いる。
【００２３】
光検出器（ＰＤ）は、光エレクトロニクスリンクの基本構成ブロックのうちの一つであり、光信号を電気信号に変換する。成熟したＣＭＯＳ技術に基づいて電気通信波長（１．３〜１．６μｍ）におけるシリコンベースＰＤ（Ｓｉ−ＰＤ）を開発することが、モノリシック・オンチップ光エレクトロニクス集積のために不可欠な一段階をなす。シリコン−ＰＤは、可視スペクトル領域（０．４〜０．７μｍ）で広く使用されているが、電気通信波長帯における近赤外（ＮＩＲ）光子のエネルギー（０．７８〜０．９５ｅＶ）は、シリコンバンドギャップ（間接で１．１２ｅＶ）を克服するのに十分ではなく、電子・ホール対の光生成を誘発する（すなわち、光電流（Ｉph）が生成されない）ため、１．１μｍより長い近赤外（ＮＩＲ）放射を検出するのに適していない。長年にわたって、シリコンフォトニクス産業では、ゲルマニウム（バンドギャップ０．６７ｅＶ）をシリコンと組み合わせて、化合物（ＩＩＩ−Ｖ）半導体をウェハボンディング技術を用いてシリコンチップ上に集積することによって、この欠点を克服するための解決策を開発してきた。これらのアプローチは、電気通信スペクトル領域における光検出への道は開けたが、シリコン・ゲルマニウムデバイスの場合には高度で複雑な製造プロセスを必要とするか、又は、標準ＣＭＯＳ技術に準拠しないＩＩＩ−Ｖ族材料系に依存するかのどちらかとなる。電気通信波長帯におけるシリコンベースのＰＤを開発する必要性に動機付けられて、いくつかの方法が今日まで提案された。これらの方法には、二光子吸収（ＴＰＡ）、中間バンドギャップ局在状態を介した欠陥触媒バンド間光生成、ＮＩＲ吸収のためのポリシリコンの堆積、および光キャビティによる増強が含まれる。しかし、欠陥触媒およびポリシリコンＰＤの場合、シリコン格子内の全体的な欠陥集中は、Ｉphおよび漏れ（暗）電流Ｉdarkの両方に影響を及ぼす。例えば、欠陥密度がより高いと、サブバンドギャップ光吸収および熱生成プロセスの両方が増加し、したがって、ＩphおよびＩdarkの両方を増加させることになる。結果として、一般的には、欠陥集中が低減されたＰＤは光学共振器に結合する必要があり、これによりデバイス長または欠陥密度を増加させることなく、光強度を増幅し、吸収を高めることができる。他方、ＴＰＡなどの非線形光学プロセスは、あらゆるシリコンＮＩＲ−ＰＤに潜在的に寄与し得るが、このアプローチは、高い光子密度を達成するために、線形吸収に対する光強度を増加すること、または高品質要素キャビティとのＰＤ集積を必要とする。
【００２４】
代替案としては、ショットキー（Ｓｃｈｏｔｔｋｙ）ダイオードにおける内部光電子放出（ＩＰＥ）を利用する。この構成では、金属から光励起された（「ホット」な）キャリアは、金属−シリコン界面に存在するショットキー障壁（ＳＢ）と呼ばれるポテンシャル障壁高さΦBを超えてシリコンに放出される。シリコンでは、注入されたキャリアが、ショットキーダイオードの空乏領域内で電界によって加速され、外部電気端子で光電流として集められる。一般的には、ＳＢはシリコンバンドギャップより低く（０．２〜０．８ｅＶ）、従ってエネルギーｈν＞ΦBでＮＩＲ光子の光検出が可能となる。ショットキーＰＤの利点としては、素材構成が単純であること、製造工程が容易で安価であること、ＣＭＯＳ技術を用いた集積化が容易であること、広帯域（０．２〜０．８ｅＶ）での動作であること、などがある。
【００２５】
欠点の１つは、制限されたＩＰＥ量子収率、すなわち、シリコンに放出されたキャリアの数を、金属に吸収された光子の数で割ったものであり、通常は１％未満である。これは、主に、金属およびシリコン中の電子状態間の運動量不整合に起因するものであり、金属−シリコン界面での伝送時にホットキャリアの鏡面反射をもたらす。
【００２６】
ショットキーＰＤにおけるＲphおよびＩＱＥを改善する１つの方法は、プラズモンモードに結合することによって金属−シリコン界面に光を閉じ込めることである。シリコンショットキーＰＤにおいてＩＰＥ効率を高める際のプラズモン閉じ込めの役割については、種々の金属−シリコンプラズモン構造を使って鋭意研究されてきた。いくつかの近赤外シリコンプラズモンショットキーＰＤが実証されており、局在化プラズモンと誘導表面プラズモンポラリトン（ＳＰＰ）の両方を利用している。
【００２７】
しかし、これらのデバイスでは、これまでに報告されたＲphは、最大ＩＱＥが約１％で数十ｍＡ／Ｗを超えない。これらの値は、シリコンゲルマニウムＰＤの値（Ｒphが約０．４〜１Ａ／Ｗ、ＩＱＥが約６０〜９０％）よりも有意に低い。したがって、高度なデバイス設計を開発するか、または新規なＣＭＯＳ互換材料を使用することの両方によって、ショットキーＰＤのＲphをさらに改善しなくてはらなない。
【００２８】
飽和電流、障壁高さ、理想係数などの電子伝達特性は、熱電子放出モデルの電流−電圧（Ｉ−Ｖ）関係を用いて記述できる。
【００２９】
【数１】
2019036706.tif 000003
【００３０】
ここで、ｎは理想係数、ｑは電子電荷、Ｖは印加電圧、ｋはボルツマン定数、Ｔは絶対温度である。
【００３１】
飽和電流Ｉ0は次式で与えられる。
【００３２】
【数２】
2019036706.tif 000004
【００３３】
ここで、Φbはバイアス無しにおける有効ショットキー障壁高さであり、Ａ*はリチャードソン定数であり、Ａは有効面積であり、ｎは順方向バイアスｌｎＩ−Ｖ特性の線形領域の勾配から決定される理想係数であり、以下の関係式で表される。
【００３４】
【数３】
2019036706.tif 000005
【００３５】
ここで、Ｉ0はｌｎＩｖｓＶ曲線におけるｙ軸の切片から決定される。さらに、障壁の高さは、以下の式から求めることができる。
【００３６】
【数４】
2019036706.tif 000006
【００３７】
量子収率は、しばしば内部量子効率（ＩＱＥ）と呼ばれ、以下の式で与えられる。
【００３８】
【数５】
2019036706.tif 000007
【００３９】
ここで、Ｐabsは吸収された光強度であり、ｈνは光子エネルギーであり、ｑは電子電荷であり、そしてＩph／Ｐabsは単位Ａ／Ｗ当たりのＰＤ応答度（Ｒph）である。
【００４０】
デバイスの光ゲイン（ＰＧ）は、デバイスの界面における光の閉じ込めおよび吸収の効果を表すために使用される。Ａｕ／ＺｎＯ／基板（Ｓｉ）電気デバイスの場合、光ゲインは、Ａｕ／ＺｎＯ層の光電流をＺｎＯ／基板（Ｓｉ）の光電流で割ることによって計算され、以下の式で与えられる。
【００４１】
【数６】
2019036706.tif 000008
【００４２】
ここで、ＩAu-ZnO及びＩZnO-Substrateはそれぞれ、Ａｕ／ＺｎＯ層の光電流およびＺｎＯ／基板（Ｓｉ）の光電流である。光ゲインの値が大きいほど、デバイスの光閉じ込めおよび吸収能力は良好に機能する。
【００４３】
ＰＤの別の重要な性能基準値としては、正規化光暗電流率、ＮＰＤＲ＝Ｒph／Ｉdarkがある。干渉（ノイズ）が存在する場合に、ＮＰＤＲが大きいほど、より良好なＰＤノイズ除去および実行能力が得られる。より高いＮＰＤＲを達成するために、Ｉdarkを低下させ、Ｒphを増加させなければならない。
【００４４】
電気通信用途では、低い誤り率でエネルギー効率の良いデータ伝送を達成するために電力消費および信号対ノイズ比（ＳＮＲ）が非常に重要なパラメータであり、この電気通信用途では、ＰＤは、バイアスがほぼ無しの状態で動作されなければならず、すなわち、Ｒphを制限することになる。たとえＰＤが暗電流ゼロでバイアス無しの状態で光起電力モードで動作できるとしても、ＩＩ−ＶＩ族半導体膜のコンダクタンスは、チャネル抵抗の低減の結果として熱ノイズの増大につながる可能性がある。Ｉdarkを最小限に抑えながらＲphを増大させる有望なルートは、金属−シリコン層で整流特性を有するショットキー接合（即ち、ダイオード）を作ることである。ショットキーダイオードに逆バイアスをかけて動作させることにより（光伝導モード）、ショットキー接触面積全体で光検出を担いながら、ＩdarkはＩphと比較して抑制されることになる。
【００４５】
今日まで、シリコン導波路にエバネッセント結合された金属−グラフェン−金属（ＭＧＭ）構造に基づいた、電気通信波長帯で動作し、オンチップ金属をシリコンフォトニクスに統合した、いくつかのＰＤが報告されている。これらの場合、誘導モードアプローチにより、自由空間照明よりも、単層グラフェン（ＳＬＧ）と光導波路モードとの間の相互作用をより長くすることができる。これにより、ＰＤにおける光吸収率を２．３％より大きくでき、相互作用長を長くさせることによって、１００％の光強度を吸収し、Ｉphに寄与することができる。それにもかかわらず、エバネッセント結合のために、ＰＤにおいてほぼ完全な吸収を達成するために必要な標準的な長さは、約４０〜１００μｍである。
【００４６】
しかし、スケーラビリティ、フットプリント、およびコストが重要な役割を果たすオンチップ光電集積の目的には、シリコンフォトニクスで現在使用されているシリコン・ゲルマニウムデバイスに匹敵するＲphを有する電気通信用途のための小型化され製造が簡単なシリコンベースのＰＤの開発が必要である。
【００４７】
量子閉じ込めによって誘起されるバンドギャップの拡張は、周知の現象である。ＰＬ発光のピークシフトはサイズ閉じ込め効果による影響だと考えられる。実効質量近似理論によれば、異なる膜厚ｔにおけるバンドギャップエネルギーＥは、
Ｅ（ｔ）＝ＥZnO,bulk＋Ｆ／ｔ2
によって与えられ、ここで、Ｆ＝６ｅＶ−ｎｍ2は量子閉じ込め定数であり、ＥZnO,bulkはＺｎＯバルクのバンドギャップエネルギー（〜３．３７ｅＶ）である。バースタイン−モス（Ｂｕｒｓｔｅｉｎ−Ｍｏｓｓ）効果によれば、バンドギャップエネルギーは、ｎをキャリア密度とすると、ｎ2/3の割合でキャリア密度と共に増加するはずである。
【００４８】
本開示と一致して、ＩＩ−ＶＩ族半導体膜は、結晶系太陽電池、薄膜太陽電池、色素増感太陽電池、および電子部品などの太陽電池デバイスに使用することができる。従来の太陽電池では、太陽光の光子が半導体から電子を回路に突き入れて、有用な電力を作るが、プロセスの効率は、光子吸収が低いために非常に低い。ＩＩ−Ｖ族半導体膜は、より多くの光子を吸収することができ、従来の半導体よりも高い光子−電子変換効率を潜在的に高める。
【００４９】
また、本開示と一致して、ＩＩ−Ｖ族半導体膜は、従来のデバイスが大きすぎて扱いにくいとされる用途として、より小さくより効率的な電荷結合デバイス（ＣＣＤ）を作製するために使用することもできる。ＣＣＤは、より多くの光子を吸収し、電気信号のパターンに変換することによって、太陽電池と同様の方法で動作する、例えばデジタルカメラおよびウェブカメラなどの撮像デバイスにおける画像検出チップとすることができ、ＣＣＤの分解能を高める。
【００５０】
また、本開示によれば、ＩＩ−Ｖ族半導体膜は、その高分解能に必要な超高移動度を理由に、電界エミッタ、電界効果トランジスタ、および透明薄膜トランジスタ（ＴＦＴ）に使用することができる。大きなバンドギャップに関連する利点としては、より高い降伏電圧、大きな電界を維持する能力、より低いノイズ発生、ならびに高温および高電力動作などが挙げられる。半導体における電子輸送は、低電界および高電界について考慮することができる。十分に低い電界では、印加された電界から電子が得るエネルギーは、電子の熱エネルギーと比較して小さく、したがって、電子のエネルギー分布は、そのような低い電界によっては影響を受けない。電子移動度を決定する散乱速度は電子分布関数に依存するので、電子移動度は印加電界とは無関係のままであり、オームの法則に従う。
【００５１】
さらに、外部電界から電子が得るエネルギーが電子の熱エネルギーと比較して無視できなくなる点まで電界が増加すると、電子分布関数は、その平衡値から著しく変化する。これらの電子は、格子温度よりも高い電子温度を特徴とするホットエレクトロンとなる。さらに、デバイスの寸法がサブミクロン範囲に小さくなるにつれて、電界効果トランジスタのゲート下の輸送時またはバイポーラトランジスタのベースを介する輸送時などのような短い臨界期間中に格子へのエネルギー損失が最小または全くない場合に、過渡輸送が生じる。過渡輸送は、弾道（バリスティック）または速度のオーバーシュート現象の開始を特徴とする。電子ドリフト速度は、その定常状態値よりも高いので、サイズの線形スケーリングから予想される周波数を超える周波数で動作するデバイスを設計することができる。
【００５２】
また、本開示と一致して、ＩＩ−Ｖ族半導体膜は、レーザダイオード、発光ダイオード（ＬＥＤ）、および有機発光ダイオード（ＯＬＥＤ）に使用することができる。従来、二次元構造の製造は、レーザ発振のしきい値を減少させるための半導体レーザを焦点とするものであった。バンド端での移動積分がバルク半導体のそれよりも大きいので、ＩＩ−Ｖ半導体膜構造から効率的な誘導放出を得うる。励起子発光は効率的なレージングを得るためにも使用されてもよく、他の半導体と比較してその励起子結合エネルギーが大きいためにＩＩ−Ｖ族半導体膜について実現されうる。励起子−励起子散乱誘起誘導放出は、電子−ホールプラズマ再結合のしきい値よりも低いしきい値で起こるので、低しきい値レーザの実現に非常に重要である。励起子起源の誘導放出の実証は、ＩＩ―Ｖ族半導体に基づくレーザダイオード、発光ダイオードおよび有機発光ダイオード（ＯＬＥＤ）の実現への道を開いた。
【００５３】
また、本開示と一致して、ＩＩ−Ｖ族半導体膜は、その表面反応性硬度、剛性および圧電特性を理由に、ガス圧力センサ、表面弾性波デバイス、およびトランスデューサに使用することができる。ＩＩ−Ｖ族半導体膜は、最も高い圧電テンソルを有する。この特性により、ＩＩ−Ｖ族半導体膜は、大きな電気機械的結合を必要とするガス圧力センサ、表面弾性波デバイスおよびトランスデューサ用の技術的に重要な材料となる。ＩＩ−Ｖ族半導体膜の大きな圧電テンソルは、それのクランプされたイオンの寄与の値が低いこと（相殺効果を低減する）によることが示された。
【００５４】
また、本開示と一致して、ＩＩ−Ｖ族半導体膜は、その速い光応答時間、低いノイズ性能、および低い量子効率を理由に、光子検出器に使用することができる。
【００５５】
また、本開示と一致して、ＩＩ−Ｖ族半導体膜は、生物学的材料およびポリマーなどの温度感受性基板を有するバイオセンサーデバイスに使用することができる。これにより、高い熱的／化学的安定性、無毒性、良好な光閉じ込めおよび光吸収により、デバイスの効率を著しく高めることができる。
【００５６】
また、本発明と一致して、ＩＩ−Ｖ族半導体膜は、９５％を超える高い可視透過率および約１０-5Ω−ｃｍ未満の低い電気抵抗率を有するため、透明導電膜に使用することができる。
【００５７】
また、本開示と一致して、ＩＩ−Ｖ族半導体膜は、その良好な光閉じ込めおよび高い吸収能力を理由に、マイクロセンサにおいて使用することができる。
【００５８】
また、本開示と一致して、ＩＩ−Ｖ族半導体膜は、光子−電子効率の変換効率を増加させるために使用することを可能にする、その高い光閉じ込めおよび高い吸収能力を理由に、ナノフォトヘナレータ（ｎａｎｏｐｈｏｔｏｈｅｎｅｒａｔｏｒ）において使用することができる。
【００５９】
本開示の様々な例示的な態様によれば、図１および図２は、二次元ＩＩ−ＶＩ族半導体膜を有する半導体デバイスの例示的な実施形態を概略的に示す。本開示の半導体デバイスは、ＺｎＯのＩＩ−ＶＩ族半導体膜に関連して説明されるが、半導体デバイスは、他のＩＩ−ＶＩ族半導体膜で形成してよいことを理解されたい。
【００６０】
図１は、例示的なＡｕ／ＺｎＯ／基板（Ｓｉ）デバイスの断面図であり、図２は、Ａｕ／ＺｎＯ／基板（Ｓｉ）デバイスの平面図である。Ａｕ／ＺｎＯ／基板（Ｓｉ）デバイスは、シリコン基板と、シリコン基板上に堆積されたＺｎＯ層とを含む。ＺｎＯ層は、複数のＺｎＯ膜を含みうる。本例示的な実施形態では、ＺｎＯの厚さは約５ｎｍでありえ、Ａｕ電極の厚さは約２μｍでありうる。
【００６１】
図３は、ナノロッドを含む基板と、ナノロッド基板上に配置された複数の二次元膜とを有する半導体デバイスの別の例示的な実施形態を概略的に示す。１つの例示的な実施形態では、ナノロッドの大きさが０〜２０００ｎｍのＡｕ／ＺｎＯナノロッド／基板（Ｓｉ）デバイスを含みうる。いくつかの例示的な実施形態では、ＺｎＯの厚さは約３ｎｍでありえ、Ａｕ電極極の厚さはナノロッド基材上に配置された約１μｍでありうる。
【００６２】
図４は、（ａ）ナノロッドの大きさが約２５０ｎｍのシリコンナノロッド基板上に堆積された二次元ＺｎＯ膜、および（ｂ）Ａｕ電極でコーティングされたＺｎＯナノロッド（Ａｕ電極の厚さが約０．５μｍである）の、それぞれのＳＥＭ画像である。
【００６３】
図５は、ナノドットサイズが０〜１００ｎｍのＡｕ／ＺｎＯ−ナノドット／基板（Ｓｉ）デバイスの断面図を示す概略図である。このデバイスでは、ＺｎＯの厚さは約２ｎｍでありえ、Ａｕ電極の厚さはナノドット基体上に配置された約０．０５μｍでありうる。
【００６４】
図６は、光照射なしの印加バイアス下での異なる数の二次元ＺｎＯ膜についての、Ａｕ／ＺｎＯ／基板（Ｓｉ）デバイスの詳細なＩＶ特性を示す。ここで、１つのＺｎＯ膜の膜厚は約０．２５ｎｍである。測定は室温で行った。５層未満の層数を有するＺｎＯ膜では、漏れ電流は約１０-6〜１０-7Ａのオーダーであることが認められる。層数を５層以上に増やすと、漏れ電流はほんの１０-6Ａとなる。これらの値は、従来のデバイスと比較して非常に小さい。
【００６５】
図７は、約３．８ｍＷの光強度でＡｕ電極に光を照射している状態において、異なる数のＺｎＯ膜についての、印加されたバイアスの関数として表すＡｕ／ＺｎＯ層の光電流を示す。測定は室温で行った。光電流は主にＺｎＯ膜から得られる。この光照射モードをＬＴ  Ｉモードと呼ぶ。１から４００のＺｎＯ層の異なる数のＺｎＯ層における光電流は、約１０-4から１０-5Ａのオーダーであることが認められる。これらの値は、従来のデバイスと比較して非常に大きい。
【００６６】
図８は、約３．８ｍＷの光強度でＺｎＯ層に光を照射している状態において、異なる数のＺｎＯ膜についての、印加されたバイアスの関数として表すＺｎＯ／基板（Ｓｉ）の光電流を示す。測定は室温で行った。光電流は主にＳｉ基板から得られる。この光照射モードをＬＴ  ＩＩＩモードと呼ぶ。Ｓｉ基板は良好な光吸収材料ではないので、光電流は非常に小さい。１〜２０層の異なる数のＺｎＯ層における光電流は、漏れ電流値に近い約１０-6〜１０-7Ａのオーダーであることが明らかに認められる。
【００６７】
図９は、約３．８ｍＷの光強度での、異なる数のＺｎＯ膜についての、印加バイアスの関数として表すＡｕ／ＺｎＯ／基板（Ｓｉ）デバイスの光ゲインを示す。測定は室温で行った。１から２０層までの異なる数のＺｎＯ層における光ゲイン値は、約１０3から１０4のオーダーであり、これは、約１から１０の従来のデバイスと比較して非常に大きいことが明らかに認められる。したがって、このデバイスは良好な光閉じ込めおよび吸収能力を有することを示している。
【００６８】
図１０は、５０℃から３００℃までの異なる成長温度で得られたＡｌドープＺｎＯ半導体薄膜の抵抗率および移動度を示す。本デバイスは、約１０2ｃｍ2Ｖ-1ｓ-1を超える前例のない移動度を示し、対応する抵抗率は約１０-5Ω−ｃｍ未満である。挿入図は、成長温度の関数としてのキャリア濃度（１０20〜１０23ｃｍ-3の範囲）である。２００℃の後、移動度は約１０2ｃｍ2Ｖ-1ｓ-1を超えて有意に増加し、良好な導電性特性を示すことが明らかに認められる。さらに、抵抗率の値も、成長温度が２００℃を超えて上昇すると１０-5〜１０-6Ω−ｃｍのオーダーで低下する。
【００６９】
図１１は、５０℃から３００℃までの異なる堆積温度で得られたＡｌドープＺｎＯ半導体薄膜の光透過率スペクトルを示す。９５％を超える光がこのＡｌドープＺｎＯ半導体薄膜を通過することができ、良好な光学品質を示すことが明らかに認められる。可視波長域（〜４００ｎｍ〜８００ｎｍ）の平均透過率は９５％を超える。
【００７０】
図１２は、半導体デバイス上に二次元ＩＩ−ＶＩ族半導体膜を成長させる例示的な方法を示す。この方法は、（ａ）ＡＬＤ反応チャンバ内に基板を用意することと、（ｂ）ＡＬＤ反応チャンバの温度を約５０℃を超える範囲（例えば、約５０℃〜４００℃）に制御することと、（ｃ）ＩＶ族材料を供給することと、（ｄ）ＩＶ族材料の供給を停止することと、（ｅ）ＩＶ族材料の供給を停止した後０〜２０秒待機することと、（ｆ）ＩＩ族材料を供給することと、（ｇ）ＩＩ族材料の供給を停止することと、（ｈ）ＩＩ族材料の供給を停止した後０〜２０秒待機することと、（ｉ）ＡＬＤ反応チャンバのガス圧を約１０-1〜１０-4ｔｏｒｒの範囲に制御することと、及び（ｊ）基板上に約０〜１００ｎｍの膜厚を有するＩＩ−ＶＩ族半導体膜を形成することと、を含む。
【００７１】
図１３は、半導体デバイス上に二次元ＩＩ−ＶＩ族半導体膜を成長させる別の例示的な方法を示す。この方法は、（ａ）ＡＬＤ反応チャンバ内に基板を用意することと、（ｂ）ＡＬＤ反応チャンバの温度を約５０℃を超える範囲（例えば、約５０℃〜４００℃）に制御することと、（ｃ）酸化物材料を供給することと、（ｄ）酸化物材料の供給を停止することと、（ｅ）酸化物材料の供給を停止した後０〜２０秒待機することと、（ｆ）亜鉛材料を供給することと、（ｇ）亜鉛材料の供給を停止することと、（ｈ）亜鉛材料の供給を停止した後０〜２０秒待機することと、（ｉ）ＡＬＤ反応チャンバのガス圧を約１０-1〜１０-4ｔｏｒｒの範囲に制御することと、及び（ｊ）基板上に約０〜１００ｎｍの膜厚を有するＺｎＯ半導体膜を形成することと、を含む。
【００７２】
図１４は、半導体デバイス上にＩＩＩ族またはＶ族材料を含む二次元ＩＩ−ＶＩ族半導体膜を成長させる別の例示的な方法を示す。この方法は、（ａ）ＡＬＤ反応チャンバ内に基板を用意することと、（ｂ）ＡＬＤ反応チャンバの温度を約５０℃を超える範囲（例えば、約５０℃〜４００℃）に制御することと、（ｃ）ＩＶ族材料を供給することと、（ｄ）ＩＶ族材料の供給を停止することと、（ｅ）ＩＶ族材料の供給を停止した後０〜２０秒待機することと、（ｆ）ＩＩ族材料を供給することと、（ｇ）ＩＩ族材料の供給を停止することと、（ｈ）ＩＩ族材料の供給を停止した後０〜２０秒待機することと、（ｉ）ＩＩＩ族材料またはＶ族材料を供給することと、（ｊ）ＩＩＩ族材料またはＶ族材料の供給を停止することと、（ｋ）ＩＩＩ族材料またはＶ族材料の供給を停止した後０〜２０秒待機することと、（ｌ）ＡＬＤ反応チャンバのガス圧を１０-1〜１０-4ｔｏｒｒの範囲に制御することと、及び（ｍ）ＩＩＩ族またはＶ族材料を含み、膜厚が約０〜１００ｎｍのＩＩ−ＶＩ族半導体膜を基板上に形成することと、を含む。
【００７３】
図１５は、半導体デバイス上にＩＩＩ族またはＶ族材料を含む二次元ＩＩ−ＶＩ族半導体膜を成長させる別の例示的な方法を示す。この方法は、（ａ）ＡＬＤ反応チャンバ内に基板を用意することと、（ｂ）ＡＬＤ反応チャンバの温度を約５０℃を超える範囲（例えば、約５０℃〜４００℃）に制御することと、（ｃ）酸化物材料を供給することと、（ｄ）酸化物材料の供給を停止することと、（ｅ）酸化物材料の供給を停止した後０〜２０秒待機することと、（ｆ）亜鉛材料を供給することと、（ｇ）亜鉛材料の供給を停止することと、（ｈ）亜鉛材料の供給を停止した後０〜２０秒待機することと、（ｉ）アルミニウム材料を供給することと、（ｊ）アルミニウム材料の供給を停止することと、（ｋ）アルミニウム材料の供給を停止した後０〜２０秒待機することと、（ｌ）ＡＬＤ反応チャンバのガス圧を約１０-1〜１０-4ｔｏｒｒの範囲に制御することと、及び（ｍ）アルミニウム材料を含み、膜厚が約０〜１００ｎｍのＺｎＯ半導体膜を基板上に形成することと、を含む。
【００７４】
図１６は、室温で測定した場合の、５０℃から３００℃の範囲の異なる成長温度で得られた例示的なＡｌドープＺｎＯ半導体膜のＰＬスペクトルを示す。ピーク中心は、成長温度に依存する約３６０ｎｍ〜３９０ｎｍの範囲に位置し、良好な光学品質を示す。
【００７５】
図１７は、約５０℃〜３００℃の範囲の異なる成長温度で得られた例示的なＡｌドープＺｎＯ半導体膜のＸＲＤスペクトルを示す。ＸＲＤパターンは、主ピーク強度が２００℃まで大幅に増加するにつれて、５０℃から２００℃の温度における最初の増加が、（１００）方向に沿って改善された結晶化度をもたらすことを明確に示している。その後、薄膜の主要なピーク強度は、２００℃の成長温度以上で減少する。ピーク強度の変化は格子定数の変化と関連し、挿入図は成長温度の関数としての格子定数を示し、格子定数は成長温度を上昇させると約５．１７ｎｍ〜５．１４ｎｍの範囲で変化することを示す。
【００７６】
本発明の他の形態は、当業者であれば、本明細書及びここに開示した本発明の実施から明らかであろう。本明細書及び各実施形態は、単なる例示を意図するものであり、本発明の真の範囲及び趣旨は、以下の特許請求の範囲に記載する。
【図１】
2019036706.tif 000009
【図２】
2019036706.tif 000010
【図３】
2019036706.tif 000011
【図４】
2019036706.tif 000012
【図５】
2019036706.tif 000013
【図６】
2019036706.tif 000014
【図７】
2019036706.tif 000015
【図８】
2019036706.tif 000016
【図９】
2019036706.tif 000017
【図１０】
2019036706.tif 000018
【図１１】
2019036706.tif 000019
【図１２】
2019036706.tif 000020
【図１３】
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【図１４】
2019036706.tif 000022
【図１５】
2019036706.tif 000023
【図１６】
2019036706.tif 000024
【図１７】
2019036706.tif 000025
【外国語明細書】
2019036706000001.pdf