(57)【要約】      （修正有）【課題】抵抗変化素子アレイの高速メモリ回路アーキテクチャを提供する。【解決手段】抵抗変化素子のアレイは、行および列に編成され、各列は、１つのワードラインを提供され、かつ各行は、２つのビットラインを提供される。抵抗変化素子の各行は、１対の参照素子と、１つのセンス増幅器とを含む。高速ＲＥＡＤオペレーションは、行のビットラインのうちの一方を、ワードラインにより選択される抵抗変化素子を介して放電し、かつ同時に、この行のビットラインのうちのもう一方を、参照素子を介して放電し、かつ２つのライン上の放電レートを、この行のセンス増幅器を用いて比較することによって実行される。記憶状態データは、出力データバスへ高速同期データパルスとして送信される。高速データは、外部同期データバスから受信され、かつメモリアレイ構成内の抵抗変化素子におけるＰＲＯＧＲＡＭオペレーションにより記憶される。【選択図】図４Ｂ
2019109957.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第１の端子と第２の端子とを有する抵抗変化素子であって、前記第１の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも２つの不揮発性抵抗値間で切り替えることができ、第１の抵抗値は、第１の情報状態に対応し、かつ第２の抵抗値は、第２の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第２の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
複数の参照素子であって、
第１の端子と第２の端子とを有する抵抗参照素子であって、前記第１の端子は、ビットラインと電気連通し、前記抵抗参照素子は、前記第１の抵抗値と前記第２の抵抗値との間で収まるように選択される電気抵抗を有する、抵抗参照素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗参照素子の前記第２の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数の参照素子と、
複数のセンス増幅器であって、前記センス増幅器は各々、抵抗変化素子へ電気結合される少なくとも１つのビットラインおよび抵抗参照素子へ電気結合される少なくとも１つのビットラインに応答する、複数のセンス増幅器と、を備え、
前記複数のセンス増幅器のうちの前記１つは、ワードラインによって選択されている抵抗変化素子へ電気結合されるビットライン上の放電レートと、ワードラインによって選択される抵抗参照素子へ電気結合されるビットライン上の放電レートとを比較することができ、かつ、
前記比較は、選択されたメモリセルの情報状態を読み取るために使用される、抵抗変化素子メモリアレイ。
【請求項２】
前記メモリセルは、複数の行および列に配列され、かつ、各行は、２つのビットラインを用いてフォールデッド・ビット・ライン構造に配置され、かつ、１行を有する前記メモリセルは各々、前記２つのビットラインのうちの一方へ電気結合される、請求項１に記載の抵抗変化素子メモリアレイ。
【請求項３】
各行は、２つの参照素子を含み、第１の参照素子は、前記２つのビットラインのうちの一方へ結合され、かつ第２の素子は、前記２つのビットラインのうちのもう一方へ電気結合される、請求項２に記載の抵抗変化素子メモリアレイ。
【請求項４】
各行は、１つのセンス増幅器を含み、前記センス増幅器は、その行内の双方のビットラインに応答する、請求項３に記載の抵抗変化素子メモリアレイ。
【請求項５】
前記抵抗変化素子は、２端子ナノチューブスイッチング素子、金属酸化物メモリ素子および相変化メモリ素子より成るグループから選択される、請求項１に記載の抵抗変化メモリアレイ。
【請求項６】
前記センス増幅器は、少なくとも１つの前記ビットラインへ分離回路によって結合される、請求項１に記載の抵抗変化メモリアレイ。
【請求項７】
前記センス増幅器は、複数のビットラインの前記情報状態を、前記メモリアレイ内のオンチップ・データバスへ、前記オンチップ・データバスへ結合される双方向データバス制御回路を介して送信することができる、請求項１に記載の抵抗変化メモリアレイ。
【請求項８】
複数のビットラインの前記情報状態は、前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして送信される、請求項７に記載の抵抗変化メモリアレイ。
【請求項９】
前記同期される電気パルスは、外部データバスから前記オンチップ・データバスへ、外部データバスのデータレートの半分以下で提供される、請求項８に記載の抵抗変化メモリアレイ。
【請求項１０】
前記オンチップ・データバスは、前記外部データバスにおけるデータライン数の少なくとも２倍の数のデータ・バス・ラインを有する、請求項９に記載の抵抗変化メモリアレイ。
【請求項１１】
前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移する、請求項８に記載の抵抗変化メモリアレイ。
【請求項１２】
前記抵抗変化メモリアレイは、ダブル・データ・レート（ＤＤＲ）メモリアーキテクチャと互換性がある、請求項１に記載の抵抗変化メモリアレイ。
【請求項１３】
抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第１の端子と第２の端子とを有する抵抗変化素子であって、前記第１の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも２つの不揮発性抵抗値間で切り替えることができ、第１の抵抗値は、第１の情報状態に対応し、かつ第２の抵抗値は、第２の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第２の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
複数のセンス増幅器であって、前記センス増幅器は各々、少なくとも１つのビットラインへ結合されかつオンチップ・データバスへ双方向データバス制御回路によって電気結合される少なくとも１つのデータラインに応答する、複数のセンス増幅器と、を備え、
前記複数のセンス増幅器のうちの前記１つは、ワードラインによって選択されているセル選択デバイスにより抵抗変化素子へ電気結合されるビットラインへ電圧を印加するために使用されることが可能であり、かつ、
前記印加される電圧は、選択されたメモリセルの前記情報状態をプログラムするために使用される、抵抗変化素子メモリアレイ。
【請求項１４】
前記センス増幅器は、抵抗変化素子をプログラムするに足る高い電圧および電流容量の電圧ソースへ結合される、請求項１３に記載の抵抗変化メモリアレイ。
【請求項１５】
前記センス増幅器は、前記オンチップ・データバスにより提供されるデータ値を、前記データ値の不揮発性記憶装置に選択されている前記アレイ内の抵抗変化素子へ送信することができる、請求項１３に記載の抵抗変化メモリアレイ。
【請求項１６】
前記データ値は、外部データバスから前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供される、請求項１５に記載の抵抗変化メモリアレイ。
【請求項１７】
前記電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、請求項１６に記載の抵抗変化メモリアレイ。
【請求項１８】
前記オンチップ・データバスは、前記外部データバスの少なくとも２倍の数のデータ・バス・ラインを有する、請求項１７に記載の抵抗変化メモリアレイ。
【請求項１９】
前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項１６に記載の抵抗変化メモリアレイ。
【請求項２０】
抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第１の端子と第２の端子とを有する抵抗変化素子であって、前記第１の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも２つの不揮発性抵抗値間で切り替えることができ、第１の抵抗値は、第１の情報状態に対応し、かつ第２の抵抗値は、第２の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第２の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
前記センス増幅器は各々、オンチップ・データバスへ双方向データバス制御回路によって、かつ電圧シフト素子の少なくとも１つの入力へ電気結合される、複数のセンス増幅器と、
前記電圧シフト素子は、少なくとも１つの入力端子と、少なくとも１つの出力端子とを備え、
前記電圧シフト素子の少なくとも１つの出力端子と少なくとも１つの前記ビットラインとの間へ導電経路を選択的に提供することができる相互接続回路と、を備え、
前記電圧シフト素子は、その入力端子のうちの少なくとも１つへ提供される論理レベル電圧に応答して、その出力端子のうちの少なくとも１つへプログラミング電圧を提供することができ、
前記メモリアレイ内の前記複数のメモリセルのうちの少なくとも１つは、前記複数のメモリセルのうちの前記少なくとも１つに関連づけられるワードラインおよび選択ラインを起動することによって選択され、かつ、
前記選択されたメモリセルは、所望される論理レベル電圧を前記電圧シフト素子の前記入力端子へ提供することと、前記プログラミング電圧を提供する前記電圧シフト回路の前記出力端子を、前記選択されたメモリセルに関連づけられかつ前記選択デバイスにより前記抵抗変化素子へ電気結合される前記ビットラインへ、前記相互接続回路を介して電気結合すること、によってプログラムされる、抵抗変化素子メモリアレイ。
【請求項２１】
前記抵抗変化素子は、２端子ナノチューブスイッチング素子、金属酸化物メモリ素子および相変化メモリ素子より成るグループから選択される、請求項２０に記載の抵抗変化メモリアレイ。
【請求項２２】
前記センス増幅器は、予め選択された論理電圧レベルで動作する、請求項２０に記載の抵抗変化メモリアレイ。
【請求項２３】
前記オンチップ・データバス上へ駆動される情報状態に応答して、前記センス増幅器は、前記電圧シフト素子へデータ値を提供し、かつ前記データ値に応答して、前記電圧シフト素子は、選択された抵抗変化素子へ電気結合されるビットラインへプログラミング電圧を提供する、請求項２０に記載の抵抗変化メモリアレイ。
【請求項２４】
前記データ値は、外部データバスにより前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供される、請求項２３に記載の抵抗変化メモリアレイ。
【請求項２５】
前記同期される電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、請求項２４に記載の抵抗変化メモリアレイ。
【請求項２６】
前記オンチップ・データバスは、前記外部データバスの少なくとも２倍の数のデータ・バス・ラインを有する、請求項２４に記載の抵抗変化メモリアレイ。
【請求項２７】
前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項２４に記載の抵抗変化メモリアレイ。
【請求項２８】
前記抵抗変化メモリアレイは、ダブル・データ・レート（ＤＤＲ）メモリアーキテクチャと互換性がある、請求項２０に記載の抵抗変化メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、抵抗変化素子メモリアレイの回路アーキテクチャに関し、かつより具体的には、ダブル・データ・レート（ＤＤＲ）メモリインタフェースに類似するデジタル・チップ・インタフェースを有するこのようなアーキテクチャに関する。
【０００２】
［関連出願の相互参照］
本出願は、本出願の譲受人へ譲渡されている下記の米国特許に関連するものであり、これらの特許は、本参照によりそのまま開示に含まれる。
【０００３】
２００２年４月２３日に提出された「ナノチューブ膜および部材の方法」と題する米国特許第６，８３５，５９１号明細書、
【０００４】
２００３年１月１３日に提出された「予め形成されたナノチューブを用いるカーボンナノチューブの膜、層、織物、リボン、素子および部材の製造方法」と題する米国特許第７，３３５，３９５号明細書、
【０００５】
２００４年３月１６日に提出された「ナノチューブ膜および部材」と題する米国特許第６，７０６，４０２号明細書、
【０００６】
２００４年６月９日に提出された「不揮発性電気機械電界効果デバイスおよびこれを用いる回路ならびにその製造方法」と題する米国特許第７，１１５，９０１号明細書、
【０００７】
２００５年９月２０日に提出された「カーボンナノチューブを用いる抵抗素子」と題する米国特許第７，３６５，６３２号明細書、
【０００８】
２００５年１１月１５日に提出された「２端子ナノチューブデバイスおよびシステムおよびその製造方法」と題する米国特許第７，７８１，８６２号明細書、
【０００９】
２００５年１１月１５日に提出された「再プログラム可能な抵抗を有するナノチューブ部材を用いるメモリアレイ」と題する米国特許第７，４７９，６５４号明細書、
【００１０】
２００８年８月８日に提出された「不揮発性ナノチューブダイオードおよび不揮発性ナノチューブブロックならびにこれらを用いるシステムおよびその製造方法」と題する米国特許第８，２１７，４９０号明細書、
【００１１】
２００９年１０月２３日に提出された「ダイナミックセンス電流供給回路および抵抗メモリアレイを読み取りかつ特徴づける関連方法」と題する米国特許第８，３５１，２３９号明細書、および、
【００１２】
２００９年１１月１３日に提出された「抵抗変化メモリ素子のリセット方法」と題する米国特許第８，０００，１２７号明細書。
【００１３】
本出願は、本出願の譲受人へ譲渡されている下記の米国特許出願に関連するものであり、これらの特許出願は、本参照によりそのまま開示に含まれる。
【００１４】
２００９年８月６日に提出された「不揮発性ナノチューブプログラム可能論理デバイスおよびこれを用いる不揮発性ナノチューブ電界プログラム可能ゲートアレイ」と題する米
国特許出願第１２／５３６，８０３号明細書、および、
【００１５】
２０１０年９月１日に提出された「レファレンスを用いる抵抗変化素子の調整方法」と題する米国特許出願第１２／８７３，９４６号明細書。
【背景技術】
【００１６】
本明細書を通じて、関連技術に関するあらゆる論考は、いかなる場合も、このような技術が当分野において周知であること、または当分野における共通する一般的知識の一部を形成すること、の是認として考慮されるべきではない。
【００１７】
当業者により抵抗ＲＡＭと称される場合の多い抵抗変化デバイスおよびアレイは、半導体およびエレクトロニクス産業において周知である。このようなデバイスおよびアレイには、例えば、相変化メモリ、個体電解質メモリ、金属酸化物抵抗メモリおよびＮＲＡＭ（商標）等のカーボンナノチューブメモリが含まれるが、この限りではない。
【００１８】
抵抗変化デバイスおよびアレイは、典型的には加えられる何らかの刺激に応答して幾つかの不揮発性抵抗状態間で調整されることが可能な何らかのマテリアルを含む抵抗変化素子を調整することによって、２つ以上の抵抗状態間の各個別アレイセル内に情報を記憶する。例えば、抵抗変化素子セル内の各抵抗状態は、デバイスまたはアレイ内の回路をサポートすることによりプログラムされかつ読み返されることが可能なデータ値に対応することが可能である。
【００１９】
例えば、抵抗変化素子は、２つの抵抗状態、すなわち高い抵抗状態（論理「０」に相当する場合もある）と、低い抵抗状態（論理「１」に相当する場合もある）との間で切り換わるように配置される場合もある。この方法において、抵抗変化素子は、１バイナリディジット（ビット）のデータを記憶するために使用されることが可能である。
【００２０】
あるいは、別の例として、抵抗変化素子は、２ビットのデータを記憶するために４つの抵抗状態間で切り換わるように配置される場合もある。あるいは、抵抗変化素子は、４ビットのデータを記憶するために８つの抵抗状態間で切り換わるように配置される場合もある。あるいは、抵抗変化素子は、ｎビットのデータを記憶するために２ｎ個の抵抗状態間で切り換わるように配置される場合もある。
【００２１】
現時点の最新技術においては、抵抗変化メモリアレイを既存技術と互換性があるアーキテクチャへ実装する必要性が高まっている。この方法では、抵抗変化メモリの優位点を、従来のシリコンベースのマイクロプロセッサ、マイクロコントローラ、ＦＰＧＡおよびこれらに類似するものを用いる回路およびシステムにおいて実現することができる。例えば、既存の不揮発性フラッシュメモリ・アーキテクチャと互換性のある抵抗変化メモリアレイおよびアーキテクチャを提供する、幾つかの回路アーキテクチャ（本開示に含まれる引例が教示するもの等、但しこれらに限定されない）が紹介されている。抵抗変化素子メモリの人気およびコスト設計の優位点が高まるにつれて、抵抗変化メモリ技術の多用性をさらに高めるべく抵抗変化メモリアレイのためのより高速かつより低電力の回路アーキテクチャを提供する必要性は、ますます高まっている。このためには、抵抗変化素子メモリアレイのＤＤＲ互換性アーキテクチャを提供することが効果的であると思われる。
【発明の概要】
【００２２】
本開示は、抵抗変化素子アレイの回路アーキテクチャに関し、かつより具体的には、従来のダブル・データ・レート（ＤＤＲ）アーキテクチャの速度および電力要件に類似するデジタル・チップ・インタフェースを有するこのようなアーキテクチャに関する。
【００２３】
具体的には、本開示は、抵抗変化素子メモリアレイを提供する。この抵抗変化素子アレイは、複数のワードラインと、複数のビットラインと、複数の選択ラインと、複数のメモリセルとを備える。
【００２４】
抵抗変化アレイ内のメモリセルは各々、第１の端子と、第２の端子とを有する抵抗変化素子を備える。抵抗変化素子の第１の端子は、選択ラインと電気連通状態にあり、かつ抵抗変化素子は、少なくとも２つの不揮発性抵抗値間で切り換わることができ、第１の抵抗値は、第１の情報状態に対応し、かつ第２の抵抗値は、第２の情報状態に対応する。また、アレイ内のメモリセルも各々、選択デバイスを備える。これらの選択デバイスは各々、ワードライン上の制御信号に応答し、かつ各選択デバイスは、ビットラインと、そのメモリセル内の抵抗変化素子の第２の端子との間に導電経路を選択的に提供する。
【００２５】
抵抗変化素子アレイは、複数の参照素子も備える。これらの参照素子は各々、第１の端子と第２の端子とを有する抵抗参照素子を備える。各抵抗参照素子の第１の端子は、ビットラインと電気連通状態にあり、かつ各抵抗参照素子は、抵抗変化素子内の第１の情報状態に対応する抵抗と、抵抗変化素子内の第２の情報状態に対応する抵抗値との間に収まるように選択される電気抵抗を有する。抵抗変化素子アレイは、ワードライン上の制御信号に応答する選択デバイスも備える。これらの選択デバイスは、ビットラインと、そのメモリセル内の抵抗参照素子の第２の端子との間に導電経路を選択的に提供する。
【００２６】
抵抗変化素子アレイは、複数のセンス増幅器も備える。これらのセンス増幅器は各々、抵抗変化素子へ電気結合される少なくとも１つのビットライン、および抵抗参照素子へ電気結合される少なくとも１つのビットラインに応答する。前記複数のセンス増幅器のうちの少なくとも１つは、ワードラインにより選択されている抵抗変化素子へ電気結合されるビットライン上の放電レートと、ワードラインにより選択される抵抗参照素子へ電気結合されるビットライン上の放電レートとを比較するために使用可能であり、この比較は、選択されたメモリセルの情報状態を読み取るために使用される。
【００２７】
本開示は、抵抗変化素子の情報状態を読み取るための方法も提供する。本方法は、抵抗変化素子を提供することを含み、前記抵抗変化素子は、少なくとも２つの不揮発性抵抗値間で切り換わることができ、第１の抵抗値は、第１の情報状態に対応し、かつ第２の抵抗値は、第２の情報状態に対応する。本方法は、さらに、抵抗参照素子を提供することを含み、前記抵抗参照素子は、抵抗変化素子内の第１の情報状態に対応する抵抗と、抵抗変化素子内の第２の情報状態に対応する抵抗値との間に収まるように選択される電気抵抗を有する。本方法は、さらに、電圧を、抵抗変化素子および抵抗参照素子の双方を介して放電することを含む。本方法は、さらに、前記抵抗変化素子を介する放電レートを、前記抵抗参照素子を介する放電レートと比較することを含む。本方法において、前記抵抗変化素子を介する放電レートの方が大きければ、第１の情報状態が抵抗変化素子内に記憶されることになり、かつ抵抗参照素子を介する放電レートの方が大きければ、第２の情報状態が抵抗変化素子内に記憶されることになる。
【００２８】
本開示の一態様によれば、抵抗変化素子は、ナノチューブ織物を含む２端子ナノチューブスイッチング素子である。
【００２９】
本開示の別の態様によれば、抵抗変化素子は、金属酸化物メモリ素子である。
【００３０】
本開示の別の態様によれば、抵抗変化素子は、相変化メモリ素子である。
【００３１】
本開示の別の態様によれば、ダブル・データ・レート（ＤＤＲ）メモリアーキテクチャと互換性がある抵抗変化メモリアレイが提供される。
【００３２】
本開示の他の特徴および優位点は、以下、添付の図面に関連して行なう本発明の説明から明らかとなるであろう。
【図面の簡単な説明】
【００３３】
【図１】垂直に配向された抵抗変化セルの例示的な配置を示す。
【００３４】
【図２】水平に配向された抵抗変化セルの例示的な配置を示す。
【００３５】
【図３Ａ】オープン・アレイ・アーキテクチャにおける抵抗変化素子アレイの典型的なアーキテクチャ例を示す簡略図である。
【００３６】
【図３Ｂ】図３Ａに示されているアレイアーキテクチャのＣＥＬＬ００の調整または検査に必要なＲＥＡＤおよびプログラミング電圧を詳述した表である。
【００３７】
【図４Ａ】本開示方法による、第１のＤＤＲ互換性ＮＲＡＭアーキテクチャ（図４Ｂに詳述）の異なるセクションを列挙した表である。
【００３８】
【図４Ｂ】本開示方法による、ＤＤＲ互換性フォールデッド・ビット・ライン抵抗変化メモリ・アレイ・アーキテクチャのビットライン対（行「ｘ」）を示す第１のＤＤＲ互換性ＮＲＡＭアーキテクチャの簡略図である（ビットライン列は、ビットライン対、分離デバイスおよびセンス増幅器回路の詳細を収容するために水平に描かれていることに留意されたい）。
【００３９】
【図５Ａ】図４Ｂに詳述されている第１のＤＤＲ互換性ＮＲＡＭアレイアーキテクチャにおけるセル上で実行される例示的なＲＥＡＤオペレーションを示す波形タイミング図である（ＲＥＡＤオペレーションは、双方のアーキテクチャで同一であることから、図５ＡのＲＥＡＤオペレーションの波形図が図６Ｂに詳述される第２のＤＤＲ互換性ＮＲＡＭアレイアーキテクチャにも当てはまることに留意されたい）。
【００４０】
【図５Ｂ】図４Ｂに詳述されている第１のＤＤＲ互換性ＮＲＡＭアレイアーキテクチャにおけるセル上で実行される例示的なＷＲＩＴＥオペレーションを示す波形タイミング図である。
【００４１】
【図６Ａ】本開示方法による、第２のＤＤＲ互換性ＮＲＡＭアーキテクチャ（図６Ｂに詳述）の異なるセクションを列挙した表である。
【００４２】
【図６Ｂ】本開示方法による、ＤＤＲ互換性フォールデッド・ビット・ライン抵抗変化メモリ・アレイ・アーキテクチャのビットライン対（行「ｘ」）を示す第２のＤＤＲ互換性ＮＲＡＭアーキテクチャの簡略図である（ビットライン列は、ビットライン対、分離デバイス、電圧シフト書込み回路およびセンス増幅器回路の詳細を収容するために水平に描かれていることに留意されたい）。
【００４３】
【図７】図６Ｂに詳述されている第２のＤＤＲ互換性ＮＲＡＭアレイアーキテクチャにおけるセル上で実行される例示的なＷＲＩＴＥオペレーションを示す波形タイミング図である。
【００４４】
【図８Ａ】図６Ｂに詳述されている第２のＤＤＲ互換性ＮＲＡＭアレイアーキテクチャにおける電圧シフタ素子の動作を詳述する注釈付きの略図である。
【図８Ｂ】図６Ｂに詳述されている第２のＤＤＲ互換性ＮＲＡＭアレイアーキテクチャにおける電圧シフタ素子の動作を詳述する注釈付きの略図である。
【図８Ｃ】図６Ｂに詳述されている第２のＤＤＲ互換性ＮＲＡＭアレイアーキテクチャにおける電圧シフタ素子の動作を詳述する注釈付きの略図である。
【００４５】
【図９】本開示によるＤＤＲ互換性ＮＲＡＭアーキテクチャのアレイ構造を示す略ブロック図である。
【００４６】
【図１０】本開示方法による、抵抗変化メモリアレイの例示的な１Ｇｂｘ４ＤＤＲ互換性アーキテクチャを示すシステムレベルのブロック図である。
【発明を実施するための形態】
【００４７】
本開示は、抵抗変化素子アレイの高度回路アーキテクチャに関する。より具体的には、本開示は、ダブル・データ・レート（ＤＤＲ）インタフェースに類似するデジタル・チップ・インタフェースを有する抵抗変化素子のメモリ・アレイ・アーキテクチャを教示する。ＤＤＲインタフェースは、ＤＲＡＭ、ＳＲＡＭ、ＮＲＡＭ（商標）および他の揮発型および不揮発型メモリにおいて使用され得る。抵抗変化メモリ素子を用いて築かれるメモリセルは、従来のシリコンベースのメモリデバイスを備えるものを凌ぐ多くの優位点を提供するが、所定のアプリケーションでは、抵抗変化メモリ素子をプログラムしかつ読み取るためのタイミングおよび電力要件に限界がある可能性がある。本開示による回路アーキテクチャは、高速アクセス（ＲＥＡＤ（読取り））が可能なメモリアレイを提供し、かつオペレーションを読み取りかつプログラムするために要する電力が比較的少なく、よって、これらの限界を克服する。
【００４８】
本開示の回路アーキテクチャでは、複数の抵抗変化素子が１つの行および列アレイに配列される。抵抗変化素子の各列は、ワードラインを介してアクセスされ、かつ抵抗変化素子の各行は、ビットライン対および選択ラインに応答する。例示を容易にするために、一部の略図におけるワードラインおよびビットラインが、各々、列（垂直の「ｙ」方向）および行（水平の「ｘ」方向）で示されていることは留意されるべきである。しかしながら、ワードラインおよびビットラインは、各々、水平な「ｘ」行および垂直な「ｙ」列の方向性で示される場合もある。各行内の抵抗変化素子は、ビットライン対へ接続される差動センス増幅器／ラッチによって共通容量結合ノイズを除去するために、フォールデッド・ビット・ライン配列に配列される（後に、図４Ｂおよび図５Ｂを参照してさらに詳述する）。ＲＥＡＤオペレーションの間、このフォールデッド・ビット・ライン配列は、第１のビットラインが、選択されたセル内の抵抗変化素子を介して放電し、一方で第２のビットラインが同時に参照素子を介して放電することを可能にする。センス増幅器／ラッチは、双方のビットライン（すなわち、選択されたセルのビットラインおよび参照素子のビットライン）の放電レートを比較し、かつ選択されたセルのデータ値を一時的に記憶する。このデータ値は、次に、アレイから、復号およびバッファ素子を介して、所望されるクロックサイクルで読み取られることが可能である。抵抗変化素子は、不揮発性であり、よって、ＲＥＡＤオペレーションは、典型的には非破壊的である（すなわち、抵抗変化素子の情報状態の読取りまたは検出が、その素子に記憶されている状態を変更しない、または乱さない）ことから、本開示による回路アーキテクチャは、読取りサイクルの間に、より高速かつより低電力のオペレーション用に、選択されたサブアレイにおける抵抗変化素子をリセットするための方法（ＲＥＳＥＴ（リセット）  ＷＲＩＴＥ（書き込み）オペレーション）も提供する。このリセットするオペレーションは、所望に応じて、従来のＤＤＲ読取りサイクルとの互換性の達成における追加的なフレキシブルさを提供するために使用されることが可能である。ＲＥＡＤサイクルの終わりにおけるこのＲＥＳＥＴオペレーションは、主として、メモリデータのページの読取りに続いて新規データのページがその場所に書き込まれるページモード・オペレーションにおいて使用される。本出願において、プログラムおよびＷＲＩＴＥという用語は、交換可能に使用される。
【００４９】
抵抗変化セルは、セル内の抵抗変化素子を用いて情報を記憶する。電気刺激に反応して、抵抗変化素子は、少なくとも２つの不揮発性抵抗状態間で調整されることが可能である。典型的には、２つの抵抗状態、すなわち、低抵抗状態（典型的には、ＳＥＴ（設定）状態である論理「１」に相当する）および高抵抗状態（典型的には、ＲＥＳＥＴ状態である論理「０」に相当する）が使用される。この方法において、抵抗変化素子セル内の抵抗変化素子の抵抗値は、１ビットの情報（例えば、１ビットのメモリ素子として機能する）を記憶するために使用されることが可能である。本開示の他の態様によれば、３つ以上の抵抗状態が使用されてもよく、単一セルは、１ビットより多い情報を記憶できるようになる。例えば、抵抗変化メモリセルは、その抵抗変化素子を４つの不揮発性抵抗状態間で調整する場合もあり、単一セルにおける２ビット情報の記憶が見込まれる。
【００５０】
本開示において、「プログラム」という用語は、抵抗変化素子が最初の抵抗状態から所望される新しい抵抗状態へ調整されるオペレーションを記述するために使用される。このようなプログラムオペレーションは、抵抗変化素子が比較的高い抵抗状態（例えば、約２ＭΩ）から比較的低い抵抗状態（例えば、約１００ｋΩ）へ調整されるＳＥＴオペレーションを含むことが可能である。（本開示が規定する）このようなプログラムオペレーションは、抵抗変化素子が比較的低い抵抗状態（例えば、約１００ｋΩ）から比較的高い抵抗状態（例えば、約２ＭΩ）へ調整されるＲＥＳＥＴオペレーションも含むことが可能である。さらに、本開示が規定する「ＲＥＡＤ」オペレーションは、抵抗変化素子の抵抗状態が、記憶される抵抗状態を大幅に変えることなく決定されるオペレーションを記述するために使用される。本開示の所定の実施形態において、これらの抵抗状態（すなわち、最初の抵抗状態および所望される新規抵抗状態の双方）は、不揮発性である。
【００５１】
抵抗変化素子には、２端子ナノチューブスイッチング素子、相変化メモリセルおよび金属酸化物メモリセルが含まれるが、この限りではない。例えば、米国特許第７，７８１，８６２号および米国特許第８，０１３，３６３号は、ナノチューブ織物層を備える不揮発性２端子ナノチューブスイッチを教示している。これらの特許に記述されているように、電気刺激に反応して、ナノチューブ織物層を複数の不揮発性抵抗状態間で調整または切り替えることが可能であり、かつこれらの不揮発性抵抗状態は、情報（論理）状態を参照するために使用されることが可能である。このように、抵抗変化素子（およびそのアレイ）は、電子デバイス（携帯電話、デジタルカメラ、ソリッド・ステート・ハード・ドライブおよびコンピュータ等、但しこれらに限定されない）内に（抵抗状態としての論理値を記憶する）デジタルデータを記憶するための不揮発性メモリデバイスとしての使用に最適である。しかしながら、抵抗変化素子の用途は、メモリアプリケーションに限定されない。実際に、本開示の教示による抵抗変化素子のアレイならびに高度アーキテクチャは、論理デバイスにおいて、またはアナログ回路において使用される可能性もある。
【００５２】
図１は、垂直に配向された抵抗変化素子を含む例示的な抵抗変化セルの配置を示す（このような構造は、当業者により３Ｄセルと称されることがある）。ある典型的なＦＥＴデバイス１３０は、第１のデバイス層内に形成され、ドレインＤと、ソースＳと、ゲート構造体１３０ｃとを含む。このようなＦＥＴデバイス１３０の構造および製造は、当業者には周知となるであろう。
【００５３】
抵抗変化素子１１０は、第２のデバイス層内に形成される。導電構造体１３０ａは、抵抗変化素子１１０の第１の端とＦＥＴデバイス１３０のソース端子とを電気結合する。導電構造体１２０は、抵抗変化素子１１０の第２の端と、抵抗変化セル外部のアレイ・ソース・ラインＳＬとを電気結合する。導電構造体１３０ｂおよび１４０は、ＦＥＴデバイス１３０のドレイン端子と、抵抗変化セル外部のアレイ・ビット・ラインＢＬとを電気結合する。アレイのワードラインＷＬは、ゲート構造体１３０ｃへ電気結合される。
【００５４】
図２は、水平に配向された抵抗変化素子を含む例示的な抵抗変化セルの配置を示す（このような構造は、当業者により２Ｄメモリセルと称されることがある）。ある典型的なＦＥＴデバイス２３０は、第１のデバイス層内に形成され、ドレインＤと、ソースＳと、ゲート構造体２３０ｃとを含む。図１に描かれているＦＥＴデバイス（１３０）の場合のように、このようなＦＥＴデバイス２３０の構造および製造は、当業者には周知となるであろう。
【００５５】
抵抗変化素子２１０は、第２のデバイス層内に形成される。導電構造体２３０ａは、抵抗変化素子２１０の第１の端とＦＥＴデバイス２３０のソース端子とを電気結合する。導電構造体２２０は、抵抗変化素子２１０の第２の端と、メモリセル外部のアレイ・ソース・ラインＳＬとを電気結合する。導電構造体２３０ｂおよび２４０は、ＦＥＴデバイス２３０のドレイン端子と、メモリセル外部のアレイ・ビット・ラインＢＬとを電気結合する。アレイのワードラインＷＬは、ゲート構造体２３０ｃへ電気結合される。
【００５６】
図１および図２に描かれている双方の抵抗変化セルにおいて、抵抗変化素子は、異なる抵抗状態間で、電気刺激を与えることにより、典型的には、ビットライン（ＢＬ）とソースライン（ＳＬ）との間に特定の電圧およびパルス幅の１つまたは複数のプログラミングパルスを印加することにより、調整される。電圧は、ワードライン（ＷＬ）を介してゲート構造体（図１における１３０ｃ、および図２における２３０ｃ）へ印加され、これにより、電流は、ＦＥＴデバイス（図１における１３０、および図２における２３０）と抵抗変化素子（図１における１１０、および図２における２１０）との直列結合を介して流れることができる。ワードライン（ＷＬ）により印加されるゲート電圧に依存して、抵抗変化素子１１０への電流は、設計毎に制限されてもよく、これにより、ＦＥＴデバイスは、電流制限デバイスとして行動することができる。この電流の大きさおよび持続時間を制御することにより、抵抗変化素子（図１における１１０、および図２における２１０）は、複数の抵抗状態間で調整されることが可能である。
【００５７】
図１および図２に描かれている抵抗変化素子セルの状態は、例えば、ソースライン（ＳＬ）とビットライン（ＢＬ）との間にＤＣ試験電圧、例えば０．５Ｖ、但しこれに限定されないＤＣ試験電圧を印加し、一方でゲート構造体（図１における１３０ｃ、および図２における２３０ｃ）にＦＥＴデバイス（図１における１３０、および図２における２３０）をオンにするに足る電圧を印加しかつ抵抗変化素子（図１における１１０、および図２における２１０）を介する電流を測定することによって、決定されることが可能である。アプリケーションによっては、この電流測定は、電流フィードバック出力を有する電源、例えばプログラム可能電源、またはセンス増幅器を用いて行なわれることが可能である。他のアプリケーションにおいて、この電流測定は、電流測定デバイスを抵抗変化素子（図１における１１０、および図２における２１０）と直列に挿入することにより行なわれることが可能である。
【００５８】
あるいは、図１および図２に描かれている抵抗変化素子セルの状態は、例えば、ＦＥＴデバイス（図１における１３０、および図２における２３０）と抵抗変化素子（図１における１１０、および図２における２１０）との直列結合を介して固定ＤＣ電流、例えば１μＡ、但しこれに限定されない、を駆動し、一方でゲート（図１における１３０ｃ、および図２における２３０ｃ）にＦＥＴデバイス（図１における１３０、および図２における２３０）をオンにするに足る電圧を印加しかつ抵抗変化素子（図１における１１０、および図２における２１０）を介する電圧を測定することによって決定されることも可能である。
【００５９】
抵抗変化素子（図１および図２に描かれているもの等、但しこの限りではない）は、金
属酸化物、個体電解質、カルコゲナイドガラスのような相変化物質、グラフェン織物およびカーボンナノチューブ織物等の、但しこれらに限定されない複数の物質から製造されることが可能である。
【００６０】
例えば、本参照によりその全体が開示に含まれるＢｅｒｔｉｎらに付与された米国特許第７，７８１，８６２号の明細書は、第１および第２の導電端子と、ナノチューブ織物物品とを備える２端子ナノチューブ・スイッチングデバイスを開示している。Ｂｅｒｔｉｎは、ナノチューブ織物物品の抵抗性を複数の不揮発性抵抗状態間で調整するための方法を教示している。少なくとも１つの実施形態において、電気刺激は、前記ナノチューブ織物層を介して電流を通す等の目的で、第１および第２の導電素子のうちの少なくとも一方へ加えられる。（米国特許出願第１１／２８０，７８６号明細書においてＢｅｒｔｉｎが記述しているように）この電気刺激を予め決められた所定のパラメータセット内で慎重に制御することにより、ナノチューブ物品の抵抗性を比較的高い抵抗状態と比較的低い抵抗状態との間で繰返し切り替えることが可能である。所定の実施形態において、これらの高い、および低い抵抗状態は、１ビットの情報を記憶するために使用されることが可能である。
【００６１】
開示に含まれる前記引例により記述されているように、本明細書において本開示に関して参照しているナノチューブ織物は、複数の相互接続されたカーボンナノチューブより成る一層を含む。本開示において、例えば不織カーボンナノチューブ（ＣＮＴ）織物であるナノチューブ織物（または、ナノファブリック）は、例えば、互いに対して不規則に配置される複数の絡まったナノチューブより成る構造体を有してもよい。さらに、もしくは代替として、例えば、本開示のナノチューブ織物は、ナノチューブのある程度の位置規則性、例えば、その長手軸に沿ったある程度の並列性を有してもよい。このような位置規則性は、例えば、ナノチューブの平坦なアレイが、長さ約１ナノチューブおよび幅１０〜２０ナノチューブのラフトにおいてその長手軸沿いに相互に配列される、比較的小さいスケールでみいだされることがある。他の例において、このような位置規則性は、規則正しいナノチューブの領域が、事例によっては織物層の略全体に渡って延びる、より大きいスケールでみいだされる場合もある。このような、より大きいスケールの位置規則性は、本開示にとって特に興味深い。ナノチューブ織物に関しては、参照によりその全体が開示に含まれる米国特許第６，７０６，４０２号明細書に詳述されている。
【００６２】
本開示における抵抗変化セルおよび素子の幾つかの例は、特にカーボンナノチューブ・ベースの抵抗変化セルおよび素子を参照しているが、本開示による方法は、これに限定されない。実際に、当業者には、本開示による方法が、あらゆるタイプの抵抗変化セルまたは素子（相変化および金属酸化物等、但しこれらに限定されない）に適用可能であることが明らかとなるであろう。
【００６３】
次に、図３Ａを参照すると、ある典型的な抵抗変化素子メモリアレイの例示的なアーキテクチャ３００が略図で示されている。アレイ３００は、複数のセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）を備え、各セルは、１つの抵抗変化素子（ＳＷ００−ＳＷｘｙ）と、１つの選択デバイス（Ｑ００−Ｑｘｙ）とを含む。抵抗変化アレイ３００内の個々のアレイセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）は、後述するように、ソースライン（ＳＬ［０］−ＳＬ［ｘ］）、ワードライン（ＷＬ［０］−ＷＬ［ｙ］）およびビットライン（ＢＬ［０］−ＢＬ［ｘ］）のアレイを用いて、読取りおよびプログラムオペレーション用に選択される。
【００６４】
図３Ａの例示的アーキテクチャにおいて、個々のアレイセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）と共に使用される選択デバイス（Ｑ００−Ｑｘｙ）は、従来のシリコンベースのＦＥＴである。しかしながら、このようなアレイは、これに限定されない。実際に、類似の
アーキテクチャ構造では、他の回路素子（ダイオードまたはリレー等、但しこれらに限定されない）を用いてアレイ内にセル選択機能（例えば、バイポーラデバイス等の選択デバイス、およびＳｉＧｅ  ＦＥＴ、ＦｉｎＦＥＴおよびＦＤ−ＳＯＩ等のＦＥＴデバイス）を提供することも可能である。
【００６５】
図３Ｂは、図３Ａに示されている抵抗変化素子アレイの例示的なプログラムおよびＲＥＡＤオペレーションを記述した表である。この表は、抵抗変化素子アレイ３００のＣＥＬＬ００上でＲＥＳＥＴオペレーション、ＳＥＴオペレーションおよびＲＥＡＤオペレーションを実行するために必要なワードライン、ビットラインおよびソースラインの条件を記載している。以下、これらのオペレーション、およびこれらのオペレーションにおける図３Ａに描かれた抵抗変化素子アレイ３００の機能について詳述する。
【００６６】
図３Ｂにおける表の第１の欄は、ＣＥＬＬ００のＲＥＳＥＴオペレーション（すなわち、抵抗変化素子ＳＷ００の抵抗状態を比較的低い抵抗から比較的高い抵抗へ調整するプログラムオペレーション）について記述している。ＷＬ［０］は、ＶＰＰ（選択デバイスＱ００の有効化に必要な論理レベル電圧）へ駆動され、一方で、残りのワードライン（ＷＬ［１：ｙ］）は、０Ｖへ駆動される（略接地される）。この方法では、アレイの第１の行における選択デバイス（即ち、Ｑ００−Ｑｘ０）のみが有効化（または、「オン」に）される。ＢＬ［０］は、ＶＲＳＴ（ＳＷ００を比較的高い抵抗状態へと駆動するために必要なプログラミング電圧レベル）へ駆動され、かつＳＬ［０］は、０Ｖへ駆動される（略接地される）。残りのビットライン（ＢＬ［１：ｘ］）および残りのソースライン（ＳＬ［１：ｘ］）は、高インピーダンス状態に保持される。この方法では、ＶＲＳＴは、アレイの第１の列内のセル（ＣＥＬＬ００−ＣＥＬＬ０ｙ）のみに渡って駆動される。これらの条件の結果として、プログラミング電圧ＶＲＳＴは、ＳＷ００のみに渡って（有効化された選択デバイスＱ００を介して）駆動され、一方で、アレイ内の他の選択デバイスは、プログラミング電圧から絶縁されたままである（よって、その元のプログラムされた抵抗状態を保持する）。
【００６７】
図３Ｂにおける表の第２の欄は、ＣＥＬＬ００のＳＥＴオペレーション（すなわち、抵抗変化素子ＳＷ００の抵抗状態を比較的高い抵抗から比較的低い抵抗へ調整するプログラムオペレーション）について記述している。ＲＥＳＥＴオペレーションの場合と同様に、ＷＬ［０］は、ＶＰＰ（選択デバイスＱ００の有効化に必要な論理レベル電圧）へ駆動され、一方で、残りのワードライン（ＷＬ［１：ｙ］）は、０Ｖへ駆動される（略接地される）。この方法では、アレイの第１の行における選択デバイス（即ち、Ｑ００−Ｑｘ０）のみが有効化（または、「オン」に）される。ＳＬ［０］は、ＶＳＥＴ（ＳＷ００を比較的低い抵抗状態へと駆動するために必要なプログラミング電圧レベル）へ駆動され、かつＢＬ［０］は、０Ｖへ駆動される（略接地される）。残りのソースライン（ＳＬ［１：ｘ］）および残りのビットライン（ＢＬ［１：ｘ］）は、高インピーダンス状態に保持される。この方法では、ＶＳＥＴは、アレイの第１の列内のセル（ＣＥＬＬ００−ＣＥＬＬ０ｙ）のみに渡って駆動される。これらの条件の結果として、プログラミング電圧ＶＳＥＴは、ＳＷ００のみに渡って（有効化された選択デバイスＱ００を介して）駆動され、一方で、アレイ内の他の選択デバイスは、プログラミング電圧から絶縁されたままである（よって、その元のプログラムされた抵抗状態を保持する）。
【００６８】
図３Ｂにおける表の第３の欄は、ＣＥＬＬ００のＲＥＡＤオペレーション（すなわち、抵抗変化素子ＳＷ００の抵抗状態を決定（測定）するオペレーション）について記述している。ＳＥＴおよびＲＥＳＥＴオペレーションの場合と同様に、ＷＬ［０］は、ＶＰＰ（選択デバイスＱ００の有効化に必要な論理レベル電圧）へ駆動され、一方で、残りのワードライン（ＷＬ［１：ｙ］）は、アレイの第１の行における選択デバイス（即ち、Ｑ００−Ｑｘ０）のみが有効化（または、「オン」に）されるように、低く（本例では、約０Ｖ
に）保持される。ＳＬ［０］は、ＶＲＤ（ＳＷ００の抵抗状態を読み取るために必要な電圧レベル）へ駆動され、かつＢＬ［０］は、０Ｖへ駆動される（略接地される）。残りのソースライン（ＳＬ［１：ｘ］）および残りのビットライン（ＢＬ［１：ｘ］）は、高インピーダンス状態に保持される。この方法では、ＶＲＤは、アレイの第１の列内のセル（ＣＥＬＬ００〜ＣＥＬＬ０ｙ）のみに渡って駆動される。これらの条件の結果として、ＲＥＡＤ電圧ＶＲＤは、ＳＷ００のみに渡って（有効化された選択デバイスＱ００を介して）駆動され、一方で、アレイ内の他の選択デバイスは、ＲＥＡＤ電圧から絶縁されたままである。この方法では、電流は、抵抗変化素子ＳＷ００のみを介して流れ、かつこの電流を測定することにより、ＳＷ００の抵抗状態を決定することができる。
【００６９】
先の段落で記述したＲＥＳＥＴおよびＳＥＴオペレーションのプログラミング電圧（各々、ＶＲＳＴおよびＶＳＥＴ）が、逆極性で印加されていることは留意されるべきである。しかしながら、本開示方法は、これに限定されない。実際には、ＲＥＳＥＴおよびＳＥＴオペレーションの相違する極性は、図３Ａに描かれているアレイ機能をより良く例示するために使用されたものである。換言すれば、プログラミング（ＳＥＴおよびＲＥＳＥＴ）電圧およびＲＥＡＤ電圧は、使用される抵抗変化素子の具体的なタイプまたは問題の具体的なプログラムオペレーションのニーズに依存して、いずれの極性（すなわち、ソースライン上の正電圧、またはビットライン上の正電圧）でも駆動されることが可能である。下記の段落において詳しく示すように、この点は、本開示のメモリ・アレイ・アーキテクチャに関しても同様である。また、プログラミング（ＳＥＴおよびＲＥＳＥＴ等）およびＲＥＡＤ電圧も、全てが同じ極性であってもよい。
【００７０】
図３Ａのアレイアーキテクチャに関する図３Ｂの論考から分かるように、抵抗変化素子は、メモリアレイにおける使用に最適である。しかしながら、所定のアプリケーションにおいて、抵抗変化素子のアレイは、所定のタイミングおよび電力要件を示す可能性があり、よってこれらの要件は、所定のアプリケーションにおいて、所定のメモリインタフェースおよびアーキテクチャにおけるこのようなアレイの使用を制限する可能性がある。例えば、図３Ａに詳述されているメモリアーキテクチャにおいて、選択ラインまたはビットラインの静電容量は、所定のアプリケーションにおいて、ＲＥＡＤオペレーションの間に個々のセルの抵抗を検出できる速度に関してタイミング制約を表す可能性もある。ライン自体の比較的大きいキャパシタンスおよび不揮発性記憶素子の抵抗は、このようなアプリケーションにおいて、問題のライン上に比較的重大なＲＣ時定数を導入し、かつラインを充電または放電するための所定量の時間を必要とすると思われる。所定のアプリケーションにおいて、メモリアレイ構造体内に配列される抵抗変化素子は、比較的長いビットラインまたは選択ラインの終わりに位置づけられる回路素子が、ＲＥＡＤオペレーションの間に個々に選択される抵抗変化素子内のＲＥＳＥＴおよびＳＥＴ状態間を適切に区別化するように、比較的高いＲＥＡＤ電圧および／または電流を必要とし得る。所定のアプリケーションにおいて抵抗変化メモリアレイの使用を制限し得るこれらのタイプのタイミングおよび電力要件は、本開示の抵抗変化素子メモリ・アレイ・アーキテクチャによって克服される。
【００７１】
［第１のＤＤＲ互換性抵抗変化素子アレイアーキテクチャ］
次に、図４Ａおよび図４Ｂを参照すると、本開示による抵抗変化素子アレイのための第１のＤＤＲ互換性メモリ回路アーキテクチャが示されている。説明を容易にするために、この第１のアーキテクチャの単一の行（行「ｘ」）を描いた例示的な略図４０２は、幾つかの機能セクション（４１０、４１２、４２０、４３０および４４０）に分割されている。図４Ａにおける表４０１は、これらの各機能セクション、およびアレイに対するＲＥＡＤおよびＷＲＩＴＥオペレーション双方におけるその使用法を記述している。
【００７２】
図４Ａおよび図４Ｂの双方を参照すると、本開示のこの第１のＤＤＲ互換性アーキテク
チャにおける第１のセクション４１０は、メモリアレイ自体である。これらは、個々のアレイセル（図４ＢにおけるＣＥＬＬｘ０〜ＣＥＬＬｘ３）自体であって、各々抵抗変化素子（図４ＢにおけるＳＷｘ０〜ＳＷｘ３）および選択素子（図４ＢにおけるＦＥＴ  Ｔｘ０〜Ｔｘ３）を有する。メモリアレイ４１０における個々のセルは、ワードラインのアレイ（図４ＢにおけるＷＬ［０］〜ＷＬ［３］）、アレイ各行の１対のビットライン（図４ＢにおけるＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）およびアレイ各行の選択ライン（図４ＢにおけるＳＬ［ｘ］）に応答してアドレス指定可能である。以下、ＲＥＡＤおよびＷＲＩＴＥオペレーションの双方におけるこれらのアレイラインの使用法について述べる。
【００７３】
本開示のこの第１のＤＤＲ互換性アーキテクチャにおける次のセクション４１２は、参照抵抗器を含む。この第１のＤＤＲ互換性アーキテクチャアレイ内の各行は、専用ワードライン（図４Ｂに示されているようなＷＬ＿ＯＤＤおよびＷＬ＿ＥＶＥＮ）によるアクセスが可能な１対の参照素子を含む。図４Ａにおける表４０１に記載されているように、参照抵抗器は、アレイに対するＲＥＡＤオペレーションの間に使用され、ＷＲＩＴＥオペレーションの間は非活性である。各行のビットライン対（図４Ｂに示されているようなＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）の使用は、ＲＥＡＤ電圧および放電電流が参照抵抗器（ＲＲＥＦ−ＯＤＤまたはＲＲＥＦ−ＥＶＥＮ）および選択されたアレイセルへ同時に印加されることを可能にする。選択されたセルを介する放電レートを参照素子と比較すれば、選択されたセルの抵抗状態を決定することができる。このようなＲＥＡＤオペレーションにおけるこれらの参照抵抗器の使用については、図５Ａに関する下記の論考においてさらに詳述する。
【００７４】
本開示のこの第１のＤＤＲ互換性アーキテクチャにおける次のセクション４２０は、平衡化および分離デバイスを提供する。これらのデバイスは、ＲＥＡＤまたはＷＲＩＴＥオペレーションの異なる段階の間に、アレイセルをセンス増幅器／ラッチ（セクション４３０）および双方向データバス制御回路（セクション４４０）から分離する。２つの異なる分離制御信号（図４Ｂに示されているようなＮ＿ＩＳＯＬＡＴＥ１およびＮ＿ＩＳＯＬＡＴＥ２）に応答して、セクション４２０の分離デバイスは、フォールデッド・ビット・ライン・アーキテクチャで必要とされる信号反転機能も提供する。本開示の第１のＤＤＲ互換性アーキテクチャにおけるＲＥＡＤおよびＷＲＩＴＥオペレーションの間のこれらの平衡化および分離デバイスの使用については、図５Ａおよび図５Ｂに関する下記の論考においてさらに詳述する。
【００７５】
本開示のこの第１のＤＤＲ互換性アーキテクチャにおける次のセクション４３０は、センス増幅器／ラッチである。（図４Ｂに示されているような制御信号ＰＳＥＴおよびＮＳＥＴに応答する）ＲＥＡＤオペレーションの間、このセンス増幅器／ラッチは、選択されたアレイセルと参照素子（セクション４１２）のうちの１つとの間のビットライン対電圧放電を比較し、かつ選択されたアレイセル内に記憶されている論理値に対応する論理値をラッチインする。ＷＲＩＴＥ（またはプログラム）オペレーションの間、このセンス増幅器／ラッチは、プログラミング電流の印加に先行して、選択されたアレイ・ライン・セルに記憶されるべきデータ値を一時的に保持するために使用される。本開示の第１のＤＤＲ互換性アーキテクチャにおけるＲＥＡＤおよびＷＲＩＴＥオペレーションの間のセンス増幅器／ラッチ４３０の使用については、図５Ａおよび図５Ｂに関する下記の論考においてさらに詳述する。
【００７６】
本開示のこの第１のＤＤＲ互換性アーキテクチャ内における双方向データバス制御回路４４０は、双方向データバス制御回路である。制御信号（図４Ｂに示されているようなＣＳＬ）に応答するＦＥＴ対（図４Ｂに示されているようなＴＢＩＤＩ１およびＴＢＩＤＩ２）は、セクション４３０のセンス増幅器／ラッチとデータＩ／Ｏバッファ／ドライバ１
０６７回路との間のオンチップ双方向データバス電気接続を有効化または無効化する。この方法では、ＲＥＡＤオペレーションの間にセンス増幅器／ラッチに記憶されるデータをオフチップ外部データバスへ提供することができ、かつ選択されたアレイセルに記憶されるべきデータをセンス増幅器／ラッチへ外部データバスからデータＩ／Ｏバッファ／ドライバ１０６７回路によって提供することができる。本開示の第１のＤＤＲ互換性アーキテクチャにおけるＲＥＡＤおよびＷＲＩＴＥオペレーションの間の双方向データバス制御回路４４０の使用については、図５Ａおよび図５Ｂに関する下記の論考においてさらに詳述する。データＩ／Ｏバッファ／ドライバ１０６７（図１０）回路については、図１０に関連してさらに後述する。
【００７７】
先に述べたように、図４Ｂの簡略図は、本開示の方法による抵抗変化メモリアレイの単一行（行「ｘ」）を示している。図４Ｂの簡略図は、ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、ＷＬ［３］とビットライン対ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄとの交点において示されているように、データ格納メモリセルが、ワードラインとビットラインとの１つおきの交点で千鳥状に現れるフォールデッド・ビット・ライン・アーキテクチャである。偶数番号のデータ記憶メモリセル（ＣＥＬＬｘ０、ＣＥＬＬｘ２、他）は各々、ＢＬ［ｘ］＿Ｄ／Ｒおよび偶数ワードライン（ＷＬ［０］、ＷＬ［２］、他）へ接続され、奇数で番号のデータ記憶メモリセル（ＣＥＬＬｘ１、ＣＥＬＬｘ３、他）は各々、ＢＬ［ｘ］＿Ｒ／Ｄおよび奇数ワードライン（ＷＬ［１］、ＷＬ［３］、他）へ接続され、全てのデータ記憶セルは、偶数のものも奇数のものも、選択ラインＳＬ［ｘ］へ接続される。アレイの選択ラインＳＬ［ｘ］は、アレイのビットライン対ＢＬ［ｘ］に略平行である。本例において、アレイの選択ラインは全て、アレイのビットラインに略平行である。しかしながら、抵抗メモリアレイは、アレイのワードラインに略平行な、即ち、アレイのビットラインに対して略垂直な、アレイ選択ラインで形成される場合もある。ビットライン対当たり１対の参照抵抗器は、ＲＥＡＤ（検出）オペレーションの間に使用するために包含されていて、ＷＬ＿ＥＶＥＮおよびＷＬ＿ＯＤＤにより選択可能であり、よって、ＷＬ＿ＥＶＥＮが起動されると参照抵抗器ＲＲＥＦ＿ＥがビットラインＢＬ［ｘ］＿Ｒ／Ｄへ接続され、かつＷＬ＿ＯＤＤが起動される度に、参照抵抗器ＲＲＥＦ＿ＯがＢＬ［ｘ］＿Ｄ／Ｒへ接続される。ＷＬ＿ＥＶＥＮは、偶数ワードラインが選択される度に起動され、かつＷＬ＿ＯＤＤは、奇数ワードラインが選択される度に起動される。ビットライン対における各ビットラインは、ビットラインに沿ってビットライン対のうちの一方のみが活性ビットを有するように、データライン（Ｄ）であっても、参照ライン（Ｒ）であってもよい。このようなフォールデッド・ビット・ライン・アレイは、差動センス増幅器／ラッチによる、共通モードのワード対ビットライン容量電圧結合キャンセレーションをもたらす。この共通のノイズキャンセレーション・スキームは、より低いＲＥＡＤ電圧およびより少ないアレイ電力を有効化する。しかしながら、フォールデッド・ビット・ライン構造が有する密度は、図３Ａの抵抗変化アーキテクチャの例示的なアレイ等のオープン・ビットライン・アーキテクチャの約半分である。ＣＮＴ切り替えオペレーションは、図３Ｂに関連して先述した通りである。図４Ｂにおけるレイアウトの便宜上、ビットライン方向の詳細レベルに起因して、ワードラインが垂直のｙ軸に描かれ、かつビットラインが水平のｘ軸に描かれていることは留意されるべきである。図３Ａの簡略化されたメモリアレイ３００およびブロック図のメモリ１０００において、ワードラインは、より従来的な水平「ｘ」（行）方向に描かれ、かつビットラインは、より従来的な垂直の「ｙ」（列）方向に描かれている。
【００７８】
再度、図４Ｂを参照すると、メモリアレイ行略図４０２のメモリアレイ部分４１０が、４つの抵抗変化素子メモリセル（ＣＥＬＬｘ０、ＣＥＬＬｘ１、ＣＥＬＬｘ２およびＣＥＬＬｘ３）によって表されている。ビットライン（ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）に沿った点線で示されているように、本開示のアーキテクチャにおけるアレイ行のメモリアレイ・セクション４１０は、より多くのメモリセルを含んでもよい。しかし
ながら、例示を単純にするために、図４Ｂの簡略図には、最初の４つのメモリセル（ＣＥＬＬｘ０、ＣＥＬＬｘ１、ＣＥＬＬｘ２およびＣＥＬＬｘ３）のみが示されている。しかしながら、図４Ｂの簡略図４０２に描かれている水平に配置された例示的ビットライン（ビットライン対「ｘ」）が、特定のメモリアレイ（またはメモリ・サブアレイ）に必要なだけのメモリセルを含み得ることは留意されるべきである。
【００７９】
個々のメモリセル（ＣＥＬＬｘ０、ＣＥＬＬｘ１、ＣＥＬＬｘ２およびＣＥＬＬｘ３）は各々、抵抗変化素子（各々、ＳＷｘ０、ＳＷｘ１、ＳＷｘ２およびＳＷｘ３）と、選択デバイス（各々、Ｔｘ０、Ｔｘ１、Ｔｘ２およびＴｘ３）とを含む。関連のワードライン（各々、ＷＬ［０］、ＷＬ［１］、ＷＬ［２］およびＷＬ［３］）によって有効化されると、各抵抗変化メモリセル内の選択デバイスは、その関連の抵抗変化メモリ素子の１つの端子と、ビットライン（ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）のうちの一方との間に導電経路を提供する。関連のビットラインおよび共通する選択ライン（ＳＬ［ｘ］）に渡って提供される電気刺激に応答して、個々に選択された抵抗変化素子は、ＳＥＴまたはＲＥＳＥＴ状態にプログラムされる（図１および図２に関連して先に詳述した通り）か、本開示の方法を用いて高速で読み取られる（後に詳述する）ことが可能である。
【００８０】
本開示の方法によれば、図４Ｂに示されているフォールデッド・ビット・ライン・アーキテクチャは、メモリアレイ内の水平に配置される各ビットライン対に対して２つのビットライン（ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）を提供する。アクセスされるメモリセルの物理的位置に依存して、これらの２つのビットラインは各々、選択されたメモリセルの活性ビットラインとしての作用と、メモリアレイ行における２つの参照セルのうちの一方へアクセスを提供するための使用とを交互に行なう。図４Ｂの例示的略図において、ＢＬ［ｘ］＿Ｄ／Ｒは、「偶数」メモリセル（ＣＥＬＬｘ０およびＣＥＬＬｘ２）のための活性ビットラインとして作用し、かつ「奇数」メモリセル（ＣＥＬＬｘ１およびＣＥＬＬｘ３）のための参照ビットラインとして作用し、ＢＬ［ｘ］＿Ｒ／Ｄは、逆容量で作用する（「奇数」セルで活性、かつ「偶数」セルで参照）。
【００８１】
先に述べたように、図４Ｂの水平に配置されたビットライン対アーキテクチャの略図において提供されている２つの参照セル（セクション４１２）は、個々に選択される抵抗変化メモリセルの状態の高速読取りを見込んでいる。ＴＲＥＦ−ＯＤＤおよびＲＲＥＦ−ＯＤＤは、アレイ行内の「奇数」位置のメモリセル（ＣＥＬＬｘ１およびＣＥＬＬｘ３）を読み取るために使用される参照セルを備え、かつＴＲＥＦ−ＥＶＥＮおよびＲＲＥＦ−ＥＶＥＮは、アレイ行内の「偶数」位置のメモリセル（ＣＥＬＬｘ０およびＣＥＬＬｘ２）を読み取るために使用される参照セルを備える。ＴＲＥＦ−ＯＤＤおよびＴＲＥＦ−ＥＶＥＮは、（選択デバイスＴｘ０−Ｔｘ３に類似する）選択デバイスであって、２つの専用ワードライン（各々、ＷＬ＿ＯＤＤおよびＷＬ＿ＥＶＥＮ）に応答する。ＲＲＥＦ−ＯＤＤおよびＲＲＥＦ−ＥＶＥＮは、参照素子（例えば、固定抵抗器または安定した参照状態へプログラムされる他の抵抗変化素子、但しこれらに限定されない）である。これらの参照素子の電気抵抗は、使用される抵抗変化素子技術のタイプに関する「低い」抵抗しきい値（ＳＥＴ抵抗）と、「高い」抵抗しきい値（公称ＲＥＳＥＴ抵抗）との間の値に固定される。ＲＥＡＤオペレーションの間のこれらの参照素子の使用については、図５Ａに関する下記の論考において詳述する。
【００８２】
図４Ｂの例示的略図に示されている選択デバイス（例えば、Ｔｘ０〜Ｔｘ３、ＴＲＥＦ−ＯＤＤおよびＴＲＥＦ−ＥＶＥＮ）は、電界効果トランジスタ（ＦＥＴ）であるものとして示されているが、本開示の方法がこれに限定されないことは留意されるべきである。実際に、本開示の方法では、電気回路における２ノード間の導電経路を調整する、あるいは別段で修正することができる他のタイプの回路素子を選択デバイスとして用いることができる。このような選択デバイスには、ダイオード、リレーおよび他の抵抗変化メモリ素
子が含まれ得るが、この限りではない。例えば、バイポーラトランジスタが使用されてもよい。同様に、ＦｉｎＦＥＴデバイスも、選択デバイスとして使用される場合がある。しかしながら、半導体基板を必要としない選択デバイスが使用される場合もある。例えば、完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ）デバイスおよびカーボンナノチューブＦＥＴ（ＣＮＴＦＥＴデバイス）も使用される場合があり、ＣＮＴ抵抗記憶デバイスと組み合わせれば、チップを完全にインシュレータ材料上に製造できるようになる。これにより、メモリ層を上下に積層して、より大きい密度を達成することができるようになる。また、ＦＤ−ＳＯＩおよびＣＮＴＦＥＴデバイスには、ソフト・エラー・レート（ＳＥＲ）が略低下するというさらなる優位点もある。
【００８３】
図４Ｂに示されているアレイ行略図のセクション４３０は、アレイ行略図４０２のセクション４２０により表される分離素子（転送デバイス）を介してアレイ行の２つのビットライン（ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）へ電気結合されるセンス増幅器／ラッチを提供する。ＲＥＡＤオペレーションの間、（ＦＥＴであるＴＩＳＯ１およびＴＩＳＯ２、を有効化する）Ｎ＿ＩＳＯＬＡＴＥ１または（ＦＥＴであるＴＩＳＯ３およびＴＩＳＯ４、を有効化する）Ｎ＿ＩＳＯＬＡＴＥ２のいずれかが、アレイ行の２つのビットライン（選択された抵抗変化素子を介して放電する一方のビットライン、および２つの参照素子のうちの一方を介して放電するもう一方のビットライン）をセンス増幅器／ラッチ４３０（ＦＥＴであるＴＳＡ１〜ＴＳＡ６を含む）へ電気結合するために起動される。別々の２つの分離制御装置（Ｎ＿ＩＳＯＬＡＴＥ１およびＮ＿ＩＳＯＬＡＴＥ２）は、「奇数」番号のセルが読み取られる際のデータ反転を防止するために必要である。Ｎ＿ＩＳＯＬＡＴＥ１が起動すると、（ＣＥＬＬｘ０またはＣＥＬＬｘ２が読み取られる際に必要であるように）ＢＬ［ｘ］＿Ｄ／Ｒがセンス増幅器／ラッチ４３０の正端子へ電気結合される。また、Ｎ＿ＩＳＯＬＡＴＥ２が起動すると、（ＣＥＬＬｘ１またはＣＥＬＬｘ３が読み取られる際に必要であるように）ＢＬ［ｘ］＿Ｒ／Ｄがセンス増幅器／ラッチ４３０の正端子へ電気結合される。
【００８４】
図５ＡのＲＥＡＤオペレーションタイミング図に関連してより詳しく説明するように、２ビットラインを放電する間にＰＳＥＴおよびＮＳＥＴ制御装置が起動され、センス増幅器／ラッチ４３０に、選択された抵抗変化素子のプログラムされた抵抗状態により表されるデータ値を一時的に記憶させる。分離素子４２０は、次に、アレイ行のメモリアレイ部分を（Ｎ＿ＩＳＯＬＡＴＥ１およびＮ＿ＩＳＯＬＡＴＥ１およびＮ＿ＩＳＯＬＡＴＥ２の双方を非活性化することによって）センス増幅器４３０から分離することができ、よって、ＣＳＬ制御装置に応答して、選択されたメモリセルの情報状態は、随時、双方向データバス制御回路４４０を介して読み出されることが可能である。
【００８５】
図４Ｂのアレイ行略図の分離段４２０におけるＥＱ制御装置が、ビットライン対の電圧を平衡させるべくＲＥＡＤオペレーションの直前で起動され、次いで、ＲＥＡＤサイクルの間にワードラインの起動に先行して非活性化されることは留意されるべきである。ＥＱ制御装置およびその関連の回路素子ＴＥＱは、ＲＥＡＤオペレーションの間にビットライン対を平衡化させるためだけに使用される。ＷＲＩＴＥオペレーションの間、ＥＱ制御装置は非活性である。ＲＥＡＤオペレーションについては、後に、図４Ｂおよび図５Ａに関連してさらに述べる。
【００８６】
この第１のＤＤＲ互換性アーキテクチャを用いるＷＲＩＴＥオペレーションの間、データパルス（書き込まれるべきデータ値を表す）は、後に図１０に関連してさらに詳述するように、センス増幅器へのデジタルインタフェースへ一度に８ビットを伝送するデータバスへ接続されるオンチップ・データ入力／出力バッファ／ドライバを介してアレイへ到達する。この入力／出力バッファは、あらゆる正のアレイクロック遷移の間に８ビットをデータバス上へ置き、このデータは、次に、双方向データバス制御回路（図４Ｂにおける４
４０）を介してセンス増幅器／ラッチ（図４Ｂにおける４３０）へ伝送される。分離デバイス（図４Ｂにおける４２０）が起動され、次に、センス増幅器／ラッチ内のデータがこれらの分離デバイスを介してアレイのビットライン（図４ＢにおけるＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）へ伝送される。書き込まれるべき１つまたは複数のアレイセルは、その関連のワードラインを介して有効化され、かつプログラミング電流は、ＷＲＩＴＥ機能を実行するために、選択された１つまたは複数の抵抗変化素子を介してその関連のビットラインから選択ライン（図４ＢにおけるＳＬ［ｘ］）へ流れることを許容される。先に論じたように、（入力／出力バッファにより駆動される）センス増幅器／ラッチ４３０からビットライン上へ駆動される電圧は、抵抗変化素子を介して抵抗変化素子の抵抗状態を調整するに足るプログラミング電流を提供するように選択される。
【００８７】
例えばＤＤＲメモリ機能との互換性を促進するための、ページ・モード・オペレーション等の所定のアプリケーションでは、アレイ内の全てのビットが、後に詳述する例におけるＲＥＡＤオペレーションの間にＲＥＳＥＴ状態へレンダリングされる。しかしながら、他の方法が使用されてもよい。例えば、アレイ内の全てのビットは、ＳＥＴ状態へレンダリングされてもよい。あるいは、ビットは、ＳＥＴ状態またはＲＥＳＥＴ状態のいずれであってもよい。本例では、ＷＲＩＴＥオペレーションの開始時に全てのビットがＲＥＳＥＴ状態にあることから、アレイ内の全ての記憶素子は、論理「０」に対応する高抵抗（ＲＥＳＥＴ）状態にあるものと想定することができる。したがって、ＷＲＩＴＥオペレーションは、これらの所定のアプリケーションにおいて、論理「１」に対応する低抵抗状態であるＳＥＴ状態へ戻るようにプログラムされることが必要なアレイセルにプログラミングＳＥＴ電流を提供するだけでよい。本開示の第１のＤＤＲ互換性アーキテクチャを用いるＷＲＩＴＥオペレーションについては、後に、図５Ｂに関連してさらに詳述する。
【００８８】
次に、図５Ａを参照すると、（図４Ｂに示され、かつ先に論じたような）本開示の第１のアーキテクチャを用いるＤＤＲ互換性抵抗変化素子アレイ内の１つのアレイセル上の最初の例示的なＲＥＡＤオペレーションを詳述するタイミング図５０１が示されている。図５Ａの例示的なタイミング図５０１において、読み取られるアレイセル内の抵抗変化素子は、低抵抗ＳＥＴ状態（論理「１」に対応）にプログラムされていることが想定されている。
【００８９】
ＲＥＡＤタイミング図５０１を参照すると、クロック信号（ＣＬＫ）５０５を用いて、ＤＤＲ  ＮＲＡＭタイミング・デジタル・インタフェースと、本開示のメモリ・アレイ・アーキテクチャとインタフェースするマイクロプロセッサまたは他のデジタル外部制御回路素子のタイミングとが同期される。ＤＤＲオペレーションにおいて、外部バス（Ｉ／Ｏ）上のデータレートは、内部（オンチップ）データバス上のデータレートの２倍である。即ち、内部データバス上のデータは、クロック信号５０５の各正（アップ）遷移と共に変化し、一方で、外部Ｉ／Ｏデータバス上のデータは、クロック信号５０５の正（アップ）および負（ダウン）遷移の双方と共に変化し、よって、内部データバス遷移および外部データバス遷移は共に、クロック信号５０５と同期されたままである。本例において、図５Ａに示されているタイミング図５０１を参照すると、内部データバスおよび外部データバスの双方における同期されたデータ遷移は、クロック信号５０５に対して１８０度の位相外れである第２のクロック信号５０５’を生成することによって達成される。この方法では、例えば、クロック信号５０５の正（アップ）遷移毎に、８ビット内部データバスへの８データビットの読取りが可能であって、これらのデータビット信号は、データＩ／Ｏバッファ／ドライバ１０６７へ送信される。データＩ／Ｏバッファ／ドライバ１０６７は、４ビット外部データバス上への８データ信号を、クロック信号５０５および第２のクロック信号５０５’の組合せを用いることにより、内部データバスのデータレートの２倍で２セットの４データビット信号に多重化する。即ち、外部データバス上のデータは、クロック信号５０５の各正（アップ）遷移および第２のクロック信号５０５’の各正（アップ）
遷移と共に遷移する。内部データバス、データＩ／Ｏバッファ／ドライバ１０６７および外部データバスは、図１０に示されている。
【００９０】
オンチップ位相外れクロック信号の生成は、外部データバス上で内部データバスの２倍のデータレートで同期データレートを達成する１つの方法である。しかしながら、他の方法も使用される場合がある。本例は、外部データレートを内部データレートの２倍にすることを記述しているが、類似方法を用いて３倍のデータレート（ＤＤＲ３  ＮＲＡＭ）、４倍のデータレート（ＤＤＲ４  ＮＲＡＭ）およびより高次の同期データレートが達成されてもよい。
【００９１】
ＲＥＡＤタイミング図５０１を参照すると、選択されたビットライン対上の信号発達および検出波形５１０は、図４Ｂに示されているメモリアレイ（サブアレイ）４１０内の選択されたセルにおける記憶されたデータ値に対応する。信号発達および検出波形５１０を参照すると、選択されたビットライン対（ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）は、ＲＥＡＤサイクルのプリチャージ相の間にＥＱを起動することによって同じ電圧、本例では約ＶＤＤ／２、に平衡され、ＥＱは、次いで、図４Ｂに示されているメモリアレイ（または、サブアレイ）４１０における選択されたワードラインおよび対応する参照ワードラインを起動する際にオフにされる。本例では、平衡電圧としてＶＤＤ／２が選ばれているが、ＶＤＤ、ＶＤＤ／２とＶＤＤとの間のあらゆる電圧およびＶＤＤ／２未満の電圧等の他の値も使用され得ることは留意されるべきである。次に、選択されたワードライン、本例ではＷＬ［０］、がＶＤＤ＋ＶＴＨへ遷移してＣＥＬＬｘ０内の選択デバイスＴｘ０をオンにし、これが抵抗変化素子ＳＷｘ０をビットラインＢＬ［ｘ］＿Ｄ／Ｒへ接続することにより、信号発達が開始される。本例において、ＣＥＬＬｘ０は、「１」論理状態を表す低抵抗ＳＥＴへ設定されることが想定されている。ＷＬ＿ＥＶＥＮも、ＷＬ［０］と略同時に起動されてやはりＶＤＤ＋ＶＴＨへ遷移し、かつ参照レジスタＲＲＥＦ＿ＥとビットラインＢＬ［ｘ］＿Ｒ／Ｄとを接続する参照デバイスＴＲＥＦ＿Ｅをオンにする。双方のプリチャージされたビットラインは、同じビットライン容量を有し、かついずれも、抵抗素子を介して放電する。しかしながら、ビットライン対における各ＢＬは、異なる抵抗素子へ接続されていて、結果的にＲＣ時定数が異なり、よって放電レートおよび対応する電圧低下速度が異なる。信号発達および検出波形５１０における信号発達と称される時間量が許容され、その持続時間は、センス増幅器の感度に依存する。例えば、差動センス増幅器／ラッチ４３０（図４Ｂ）が５０ｍＶの差動電圧で切り替わわわわわわると、信号発達時間は、５０ｍＶの差動信号を形成できるように選択される。しかしながら、差動センス増幅器／ラッチ４３０の感度がさらに高く、よって例えば５ｍＶの差動電圧で切り替わると、より短い信号発達時間が使用される。十分な信号発達時間に達すると、センス増幅器／ラッチ４３０は、オンにされ、かつ十分な設定時間の後に、ビットラインＢ［ｘ］＿Ｄ／ＲおよびＢ［ｘ］＿Ｒ／Ｄ間の差動電圧を基礎として信号をラッチする。ワードラインＷＬ［０］および参照ワードラインＷＬ＿ＥＶＥＮとビットラインＢ［ｘ］＿Ｄ／ＲおよびＢ［ｘ］＿Ｒ／Ｄとの電圧結合は、差動センス増幅器／ラッチ４３０によってコモン・モード・ノイズとして拒絶される。
【００９２】
この例示的なＲＥＡＤサイクルでは、信号発達時間の終わり近くで、センス増幅器／ラッチ４３０が次のように起動される。ＰＳＥＴが低電圧へ駆動されてＦＥＴ  ＴＳＡ５がオンにされ、これにより、端子ＦＥＴ  ＴＳＡ１およびＴＳＡ２が電源ＶＳＡ（本例では、ＶＳＡ＝ＲＥＡＤオペレーションのＶＤＤ）へ接続される。ＮＳＥＴが高電圧、例えばＶＤＤ、へ駆動されてＦＥＴ  ＴＳＡ６がオンにされ、これにより、端子ＦＥＴ  ＴＳＡ３およびＴＳＡ４が接地へ接続される。この時点で、センス増幅器／ラッチ４３０はパワーアップされていて、ＣＥＬＬｘ０からデータ信号を検出／ラッチする。Ｎ＿ＩＳＯＬＡＴＥ１は、（Ｎ＿ＩＳＯＬＡＴＥ２が無効化された状態で）センス増幅器／ラッチの起動直後に有効化されてもよいが、典型的には、Ｎ＿ＩＳＯＬＡＴＥ１は、ＲＥＡＤサイクル
における早期に、センス増幅器／ラッチ４３０の起動に先行して、例えば、ＲＥＡＤサイクルの開始時に有効化される。この方法では、センス増幅器／ラッチ（図４Ｂにおけるセクション４３０）は、分離素子（図４Ｂにおけるセクション４２０）の非反転経路を介してメモリアレイへ結合され、かつ選択されたセルのデータ値をラッチして一時的に保持するように準備される。
【００９３】
アレイ行における全てのセルに共通の選択ラインＳＬ［ｘ］は、低値に保持される。また、ＣＳＬの低値における保持は、センス増幅器／ラッチ４３０によってアレイデータがラッチされるまで、双方向データバス制御回路４４０（図４Ａ）を無効化する。
【００９４】
メモリアレイ４１０等のメモリアレイは、メモリ・サブアレイ・ラインが何千もの個々のメモリセルを包含し得る複数のサブアレイを用いて形成される。これらのアレイラインの長さは、これらのビットライン上に比較的大きいライン容量を生み出し、これにより、不揮発性抵抗変化素子の抵抗と組み合わされた場合の時定数が比較的大きくなり、かつＲＣ時定数に起因してこれらのビットラインが充電および放電できる速度が制限される。（ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）等のフォールデッド・ビット・ライン対を使用し、かつビットライン対信号を小さい差動信号値で差動的に検出することにより、検出時間を大幅に短縮することができ、ＲＥＡＤ時間が高速化し、かつデータレートも、例えばページモードのデータレート等のより高速なものになる。その理由は、フォールデッド・ビット・ライン・アレイ対および差動検出を用いる本開示の方法が、ビットライン対におけるいずれかのビットラインによる、選択された抵抗変化素子（ＳＷｘ０）に記憶される抵抗値を決定するための完全な放電を、または大部分の放電であっても必要とせず、これにより、比較的高容量の長いビットラインに付随する時間遅延が低減されることにある。また、図４Ｂに示されているフォールデッド・アレイ・アーキテクチャの低電圧における高速検出も、同じくより低い動作電力をもたらす場合がある。メモリ・アレイ・サイズが超大型である（例えば、１Ｇｂ以上であるが、この限りではない）アプリケーションにおいて、低電力ＲＥＡＤオペレーションは、設計上の極めて重要な考察事項となる可能性がある。
【００９５】
図５Ａに詳述されている例示的なＲＥＡＤオペレーションでは、信号発達および検出波形５１０により示されているように、ＢＬ［ｘ］＿Ｄ／ＲがＢＬ［ｘ］＿Ｒ／Ｄより迅速に放電しているが、これは、ＣＥＬＬｘ０内のＳＷｘ０の電気抵抗がＲＲＥＦ−ＥＶＥＮの抵抗値より大幅に低い抵抗値（ＳＥＴ状態）にあることを示す。また、ＲＲＥＦ−ＥＶＥＮの抵抗値は、（メモリアレイにおいて使用される抵抗変化素子の設計および技術により決定される）「高い」公称抵抗値と「低い」公称抵抗値との間の値であるように選択されていることから、この放電の差は、先述したように、低い抵抗値（または、論理「１」）がＣＥＬＬｘ０に記憶されることを示し、よってセンス増幅器／ラッチ４３０は、論理「１」状態をラッチして保持する。しかしながら、ＣＥＬＬｘ０におけるＳＷｘ０の電気抵抗が論理「０」を表す高値であれば（ＲＥＳＥＴ状態）、ＳＷｘ０は、参照抵抗器ＲＲＥＦ−ＥＶＥＮより高い抵抗を有し、よってより遅速で放電することに起因して、ＢＬ［ｘ］＿Ｄ／Ｒは、ＢＬ［ｘ］＿Ｒ／Ｄより遅速で放電し、かつセンス増幅器／ラッチ４３０は、論理「０」をラッチして保持する。センス増幅器／ラッチ４３０に保持される論理値は、メモリアレイ外部の制御回路によりＣＳＬが起動されると、双方向データバス制御回路４４０（図４Ｂ）によってオンチップ・データバスへ読み出されることが可能である。
【００９６】
図５Ａに示されているＲＥＡＤオペレーションの最終段において、Ｎ＿ＩＳＯＬＡＴＥ１は低値へ駆動され、センス増幅器／ラッチ４３０（図４Ｂ）がメモリアレイ４１０（図４Ｂ）から分離される。双方向データバス制御回路４４０は、ＣＳＬによって起動され、センス増幅器／ラッチ４３０（図４Ｂ）に記憶されている、選択されたアレイセルに記憶
されているデータに対応する論理値が、データ出力ライン（Ｄ）へ結合され、その逆数（補数）が反転データ出力ライン（ｎＤ）上、オンチップ８ビットデータバス上およびデータＩ／Ｏバッファ／ドライバ１０６７へと同時に追いやられる。次に、データＩ／Ｏバッファ／ドライバ１０６７（図１０）は、先述したように、データをラッチし、かつ外部４ビットデータバスを内部データバスの２倍のデータレートで駆動する。本例において、データは、まず、外部データバス上に、列アドレスが制御デバイスから受信された２クロックサイクル後に現れる。ＤＤＲ  ＮＲＡＭは、ランダム・アクセス・モードで動作されてもよいが、典型的には、データページは、図５Ａに示されているように読み出される（ページモード）。データ転送が完了すると、ＣＳＬは、センス増幅器４３０と双方向データバス制御回路４４０との接続を無効化する。
【００９７】
抵抗変化素子は、不揮発性である（即ち、これらは、ＲＥＡＤオペレーションの間、またはデバイスから電力が除去された場合でもそのプログラムされた情報状態を保持する）が、所定のタイプのメモリアーキテクチャ（ＤＲＡＭ容量記憶メモリ等、但しこの限りではない）は、結果的に、破壊的なＲＥＡＤオペレーションになる。即ち、例えば、従来のＤＲＡＭ  ＤＤＲメモリアレイにおいて、セルに対するＲＥＡＤオペレーションは、セルに記憶されているデータ自体を破壊する。このデータは、次に、書き戻しオペレーションにおいて、対応するセンス増幅器／ラッチからアレイ内の選択されたセルへ書き戻されなければならなくなる。故に、増幅器／ラッチは、ＲＥＡＤオペレーションが完了する間、オリジナルのセル状態を復元するために、対応するビットライン対へ接続されたままになる。しかしながら、例えばＮＲＡＭ等の抵抗変化メモリは、非破壊的なＲＥＡＤオペレーションを実行することから、データは、アレイセル内に留まり、よってセンス増幅器／ラッチ４３０からデータを書き戻す必要がなく、センス増幅器／ラッチ４３０はアレイからデカップルされることが可能である。したがって、このＮＲＡＭ例において、Ｎ＿ＩＳＯＬ１は、非活性化され、かつ転送デバイスＴＩＳＯ１およびＴＩＳＯ２は、センス増幅器／ラッチ４３０をメモリアレイ４１０のビットラインＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄからデカップルし、ＷＬ＿ＥＶＥＮも、参照レジスタＲＲＥＦ＿ＥをビットラインＢＬ［ｘ］＿Ｒ／Ｄからデカップルし、かつ双方のビットラインは、データがオンチップ・データバスへ転送するためにセンス増幅器／ラッチ４３０内へラッチされることから、信号発達および検出波形５１０によって示されているように、ゼロ（接地）電圧へ駆動される。本例では、データの書戻しが不要であることから、プログラムオペレーションは、ＲＥＡＤサイクルの終わりに実行されてもよい。選択されたワードラインＷＬ［０］は、起動されたままであり、よって、ＳＬ［ｘ］がＲＥＳＥＴ電圧へ遷移するとＲＥＡＤオペレーションを有効化し、ビットラインは接地され、かつＳＬ［ｘ］は、セルが低抵抗のＳＥＴ状態にあれば、選択されたビットを高抵抗のＲＥＳＥＴ状態へ駆動する。セルが高抵抗のＲＥＳＥＴ状態にあれば、これは、変化されずにＲＥＳＥＴ状態のままである。これにより、ＮＲＡＭ等の抵抗メモリは、ＲＥＳＥＴサイクルを完了できるようになり、一方で、センス増幅器／ラッチ４３０からのデータは、オンチップ・データバスを介してデータＩ／Ｏバッファ／ドライバ１０６７へ、かつオフチップ出力バス上へ転送される。ＲＥＡＤサイクルが完了する間に選択されたビットを高い抵抗状態へリセットすることによって抵抗メモリビットの不揮発性をてこ入れすることは、後に詳述するように、ＷＲＩＴＥオペレーションを単純にする。本開示のメモリ・アレイ・アーキテクチャにおけるこの機能を例示するために、図５Ａにおけるタイミング図５０１により詳述される例示的なＲＥＡＤオペレーションは、データ読出しオペレーションと同時に（即ち、ＣＳＬが起動されかつＲＥＡＤデータ外部データバスへ提供される時間内に）発生するＲＥＳＥＴオペレーションを���している。
【００９８】
具体的には、このＲＥＳＥＴオペレーションにおいて、ＳＬ［ｘ］は、（抵抗変化素子に対するＳＥＴおよびＲＥＳＥＴオペレーションに関連して先に詳述したように）必要とされるＲＥＳＥＴ電圧へと高く駆動され、一方で、行のビットライン（ＢＬ［ｘ］＿Ｄ／
ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）は共に、低値へ引き寄せられる。ＷＬ＿ＥＶＥＮも同じく低く駆動されて、プログラミング電流が抵抗素子ＲＲＥＦ−ＥＶＥＮを通過することが防止され、かつＷＬ［０］は高く駆動されたままであって、ＣＥＬＬｘ０へのアクセスが有効化される。このようにして、プログラミング電流は、ＣＥＬＬｘ０を介して駆動され、かつＳＷｘ０は、ＲＥＳＥＴ状態へ駆動される。残りのワードライン（ＷＬ［１］−ＷＬ［３］）は、低いままであり、よって、残りのメモリセル（図４ＢにおけるＣＥＬＬｘ１、ＣＥＬＬｘ２およびＣＥＬＬｘ３）は、変わらないままである。先に論じたように、本開示の方法において、ＲＥＡＤメモリセルに対するこのようなＲＥＳＥＴオペレーションは不要であるが、図４Ｂおよび図５Ａに提示されているＤＤＲ  ＮＲＡＭアーキテクチャの機能および優位点を例示する目的で包含されている点は留意されるべきである。
【００９９】
次に、図５Ｂを参照すると、第１のＤＤＲ互換性メモリ回路アーキテクチャのＷＲＩＴＥ（プログラム）オペレーションのタイミング図５５０が示されている。タイミング図５５０は、図４Ｂに示されかつ先に論じた本開示のアレイにおけるＤＤＲ互換性抵抗変化素子内の１アレイセルに対する例示的なＷＲＩＴＥ（プログラム）オペレーションを詳述している。図５Ｂのこの例示的なタイミング図５５０では、アレイセル内の抵抗変化素子が高抵抗のＲＥＳＥＴ状態（論理「０」に対応）から低抵抗のＳＥＴ状態（論理「１」に対応）へ調整されることが想定されている。
【０１００】
図５Ａに関連して先に述べたように、本開示の第１のＤＤＲ互換性アレイアーキテクチャを用いれば、選択されたアレイセルに対するＲＥＡＤオペレーションを、同じサイクル内で読み取り、かつリセットすることができる。このＲＥＡＤおよびＲＥＳＥＴ方法は、選択されたアレイセルが、ＲＥＡＤサイクルの終わりにおいてＲＥＳＥＴ状態（即ち、論理「０」に対応する比較的高い抵抗状態）にあることを保証する。よって、このようなセルに対するＷＲＩＴＥオペレーションは、アレイセルに、ＳＥＴ状態（即ち、論理「１」に対応する比較的低い抵抗状態）に置かれるために必要なプログラミングＳＥＴ電流を印加するだけでよい。この方法では、（図４Ｂに詳述されているような）この第１のアーキテクチャは、伝統的なＤＤＲインタフェースによって使用されることが可能である。さらに、所定のアプリケーションにおいて、このようなＲＥＡＤ／ＲＥＳＥＴ／ＷＲＩＴＥプロセスは、抵抗変化素子アレイの高速かつ低電力のオペレーションを提供することができる。この目的に沿って、図５Ｂに詳述されている例示的なＷＲＩＴＥオペレーションは、本開示の第１のＤＤＲ互換性アレイアーキテクチャを用いて、抵抗変化素子アレイ内の選択されたセル（図４Ｂに示されているＣＥＬＬｘ０）に対するＳＥＴオペレーションを提供する。
【０１０１】
図５Ａに詳述されているＲＥＡＤオペレーションにおいて、図４Ａに示されているセンス増幅器／ラッチ４３０は、比較的低い電圧（例えば、約１Ｖ）で動作されることが可能である。したがって、ビットライン（ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄ）上で、かつセンス増幅器／ラッチ４３０内で使用される電圧レベルは、所定のアプリケーションでは、外部制御回路により使用されるシステムレベルの電圧レベル（「ＶＤＤ」）であることが可能である。この方法では、双方向データバス制御回路（図４Ｂにおける４４０）を介して外部データバスへ伝送されるデータパルスも、アレイから伝送されることに起因して、ＶＤＤで伝送される。しかしながら、所定のアプリケーションにおいて、（やはり図４Ｂに示されているような）本開示の第１のＤＤＲ互換性ＮＲＡＭアーキテクチャにおけるＷＲＩＴＥ（またはプログラム）オペレーションは、選択されたアレイセルを介して十分なプログラミング電流を誘導するために、著しく高い電圧を必要とする場合がある。例えば、ＷＲＩＴＥオペレーションは、選択されたアレイセルに関連づけられるビットライン上へシステムレベル電圧の２倍の電圧レベル（ＶＤＤｘ２）が駆動されるように要求し、このより高い電圧が、少なくとも一時的にオンチップ・データ・バス・ライン（図４ＢにおけるＤおよびｎＤ）上へも駆動されることを要求する場合もある。これを例示
するために、図５Ｂに詳述されている例示的なＷＲＩＴＥオペレーションにおける必要なプログラミング電圧をＶＤＤｘ２であると仮定する。
【０１０２】
後にさらに詳述する図１０に示されている抵抗変化メモリ１０００、および図４Ｂに示されている第１のＤＤＲ互換性抵抗変化素子アレイアーキテクチャの略図４０２を参照し、図５Ｂに示されているタイミング図５５０に関連して、ＤＤＲプログラム（ＷＲＩＴＥ）オペレーションについて述べる。図４Ａにおける表４０１を参照すると、略図４０２における参照抵抗器４１２は、ＷＲＩＴＥオペレーションの間は非活性である。図４Ｂに関連して先に述べたように、メモリアレイ４１０は、フォールデッド・ビット・ライン・アーキテクチャを使用し、かつビットライン対ＢＬ［ｘ］は、メモリアレイまたはメモリサブアレイ内の全てのワードラインと交わる任意のフォールデッド・ビット・ライン対を表す。ＷＲＩＴＥオペレーションの間に選択（起動）されるワードラインは、一度に１つのみであって、行アドレスバッファ（図１０）内の行アドレスに対応する。図４Ｂに関連して先述したように、フォールデッド・ビット・ライン・アーキテクチャにおいて、セルは、ＢＬ［ｘ］＿Ｄ／Ｒが、偶数ワードラインが起動されるとアレイ４１０へ入力されるデータを包含し、かつ奇数ワードラインが起動されるとＢＬ［ｘ］＿Ｒ／Ｄがこのデータを包含するようにずらされる。このＷＲＩＴＥ例では、偶数番号のワードラインＷＬ［０］が選択されている。したがって、メモリアレイ４１０に示されているＣＥＬＬｘ０が選択され、かつＷＲＩＴＥオペレーションは、データを不揮発性記憶素子ＳＷｘ０内に記憶する。選択ラインＳＬ［ｘ］は、偶数または奇数番号のワードラインに対するＷＲＩＴＥオペレーションのための低電圧（例えば、接地）に保持される。列アドレスバッファ（図１０）は、ＷＲＩＴＥオペレーションのための列アドレスロケーションを含む。第１のＤＤＲ互換性抵抗変化素子アレイアーキテクチャのタイミング図５５０は、予め選択されたワードライン、本例ではＷＬ［０］、に対する高速ページモードのＷＲＩＴＥオペレーションを示す。オンチップクロックＣＬＫ信号は、メモリのデジタルインタフェースを外部コントローラまたはプロセッサへ同期させる。外部（オフチップ）４ビット・データ・バスからの入力データは、抵抗変化メモリ（図１０）の、クロックの各正遷移および負遷移とのデジタルインタフェースに到達し、かつ８ビットが、データＩ／Ｏバッファ／ドライバ１０６７（図１０）へ４ビットずつの２グループでラッチされる。次に、クロックの各正遷移において、この８ビットは、８ビット・オンチップ・データバスへ転送され、かつ双方向データバス制御回路４４０（図４Ｂ）が起動されて８ビットを８個のセンス増幅器へ転送し、かつこれらが、メモリアレイ４１０（図４Ｂ）に書き込まれる。本例におけるワードラインＷＬ［０］等のワードラインに沿って２０４８ビットが存在すれば、ワードラインＷＬ［０］に沿って書き込まれるべき全てのビットのＷＲＩＴＥオペレーションは、２５６クロックサイクルの後に完了される。次には、別のワードライン、例えばＷＬ［１］、が選択され、同様のＷＲＩＴＥオペレーションが実行される。これが続いて行なわれて、ページ全体が書き込まれれば、ＷＲＩＴＥオペレーションが完了する。タイミング図５５０は、ＷＬ［０］および代表的な１つのビットライン対ＢＬ［ｘ］のみを示している。しかしながら、これは、図４Ｂに示されている略図４０２のメモリアレイ４１０に書き込まれる全てのビットのＷＲＩＴＥオペレーションを表現している。
【０１０３】
再度、図５Ｂを参照すると、クロック信号（ＣＬＫ）は、ＤＤＲ  ＮＲＡＭメモリの外部同期のタイミング要件を表すために使用される。第１のクロックサイクル（「クロック０」と「クロック１」との間）を通じて、アレイ電圧（「チップ電圧」波形で表現されている）は、全てＶＤＤにある。選択ラインＳＬ［ｘ］の電圧は、ＷＲＩＴＥサイクル全体に渡って低い（例えば、接地の）ままである。ＶＤＤは、典型的には、約１Ｖの電圧であるが、この限りではない。行アドレスは、起動されていて、ワードラインＷＬ［０］は、本例では第１のクロックＣＬＫサイクル（図５Ｂには示されていない）の開始に先行して選択されている。列アドレスのクロック発生器は、ＷＲＩＴＥ「コマンド」ＷＲＴによって起動される（図１０）。「列アドレス」は、列アドレスバッファ（図１０）において受
信され、かつ記憶される。列アドレスＣ０は、ＷＲＩＴＥサイクルの開始時に選択される。本例では、データＩ／Ｏバッファ／ドライバ１０６７（図１０）によって外部データが受信される前に、２ＣＬＫサイクルのオンチップ待ち時間（遅延）が存在する。センス増幅器／ラッチ４３０（図４Ｂ）等のセンス増幅器／ラッチは、非活性であり、ＰＳＥＴ電圧は高く、かつＮＳＥＴ電圧は低い。
【０１０４】
第２のクロックサイクル（ＣＬＫ１とＣＬＫ２との間）の開始時で、列アドレスのクロック発生器がＷＲＩＴＥ「コマンド」ＷＲＴによって起動され（図１０）、かつ「列アドレス」Ｃ０が選択される。ＷＲＩＴＥオペレーションを支援して、オンチップ電圧発生器は、ＶＤＤを超えるＳＥＴ電圧ＶＳＥＴを提供する。本例では、ＶＳＥＴ＝ＶＤＤｘ２であり、かつＳＥＴオーバードライブ電圧ＶＤＤｘ２＋ＶＴＨが既知のオンチップ電圧発生方法を用いて提供される。メモリアレイ４１０（図４Ｂ）内に示されている、本例における選択されたワードラインＷＬ［０］は、ＶＤＤｘ２＋ＶＴＨへ遷移し、フルＳＥＴ電圧ＶＤＤｘ２および不揮発性記憶素子ＳＷｘ０へのＷＲＩＴＥ電流を有効化させる。しかしながら、事例によっては、ＦＥＴ  Ｔｘ０を飽和モードで動作することによって、対応する不揮発性記憶素子ＳＷｘ０へ流れ込むＳＥＴ電流を制限することが望ましい場合がある点は理解されるべきである。このような事例において、ワードラインＷＬ［０］の電圧は、所望されるより低いＳＥＴ電流の流れを達成するためにＶＤＤｘ２＋ＶＴＨより低い電圧へ駆動されてもよく、かつＶＤＤｘ２未満ですらあるように選択されてもよい。
【０１０５】
図５Ｂを参照すると、第３のクロックサイクル（ＣＬＫ２とＣＬＫ３との間）の開始時に、サイクル１およびサイクル２に関連して先に述べたように、本サイクルおよび後続の各サイクルにおける「コマンド」および「列アドレス」が起動される。「データイン」が、４ビット外部データバスからのデータ入力ＤＩ０によって開始され、これが、クロック「ＣＬＫ」の正遷移の間、サイクル３が終わるまでに、データＩ／Ｏバッファ／ドライバ１０６７（図１０）によってラッチされる。外部４ビット・データバス上の着信するデータパルスは、クロックＣＬＫの立ち上りおよび立下り遷移の双方で、０電圧とＶＤＤ電圧との間を遷移する。これらの外部データパルスは、データＩ／Ｏバッファ／ドライバ１０６７によって、４ビットずつの２グループ、ＤＩ０およびＤＩ０’で受信される。データＩ／Ｏバッファ／ドライバ１０６７（図１０）は、電圧をＷＲＩＴＥ電圧ＶＤＤｘ２まで高め、かつ８ビットに対応するデータ波形を、クロックＣＬＫの各正遷移において双方向内部データバス上で双方向データバス制御回路４４０（図４Ｂ）へ送信し、ＤおよびｎＤパルスは、タイミング図５５０（図５Ｂ）に示されているように、ゼロからＶＤＤｘ２までの電圧範囲内で遷移する。
【０１０６】
図８Ａに示されている電圧シフタ回路８０１等の電圧シフタ回路は、ＷＲＩＴＥオペレーションのためにゼロからＶＤＤｘ２までの電圧範囲内のパルスを生成すべく、データＩ／Ｏバッファ／ドライバ１０６７と８ビット・オンチップ・データバス（図１０）との間に位置合わせされてもよい。電圧シフタ回路８０１は、ＷＲＩＴＥオペレーションの間に起動され、かつＲＥＡＤオペレーションの間は非活性である（バイパスされる）。あるいは、電圧シフタ回路８０１（図８Ａ）は、双方向データバス制御回路６４０の一部として組み込まれ、かつＷＲＩＴＥオペレーションの間にのみ起動されてもよい。
【０１０７】
第３のクロックサイクルのタイミングに関する説明を続けると、センス増幅器／ラッチは、サイクル３の終わりで「ＳＡ／ラッチ電圧」により起動される。ＰＳＥＴは、ＶＤＤから接地へ遷移し、これにより、ＷＲＩＴＥオペレーション（例えば、センス増幅器／ラッチ４３０、図４Ｂ）のためのＶＳＡ＝ＶＳＥＴ＝ＶＤＤｘ２で、ＦＥＴ  ＴＳＡ５がセンス増幅器電圧ＶＳＡへ接続される。ＮＳＥＴは、ゼロからＶＳＥＴ＝ＶＤＤｘ２電圧へ遷移し、これにより、ＦＥＴ  ＴＳＡ６が低電圧（接地）へ接続される。「ＳＡ／ラッチ電圧」は、第１のＷＲＩＴＥサイクルの間に起動される８個のセンス増幅器のうちの１つ
を示す。このページモードの例では、ワードラインＷＬ［０］に沿って全てのビットを書き込むために必要な２５６のＷＲＩＴＥサイクルが存在することから、センス増幅器／ラッチは、第１のＷＲＩＴＥサイクルが完了するまでデータビットをラッチしかつ一時的に保持するに足る長時間に渡って起動されたままである。これは、次に、電力を節約するために、別の２５５のＷＲＩＴＥサイクルが完了した後まで非活性化される。これは、行デコーダ（図１０）によって新しいワードラインが選択されると、再起動される（不図示）。列デコーダ（図１０）は、再度８個のセンス増幅器を選択し、次のＷＲＩＴＥサイクルが始まる。「Ｎ＿ＩＳＯＬＡＴＥ１」は、本例におけるワードラインＷＬ［０］が偶数番号のワードラインであることから、サイクル３の終わりで起動され、かつ、選択される他の全ての偶数番号ワードラインに関しても起動される。Ｎ＿ＩＳＯＬＡＴＥ１は、図４Ｂに示されているように、センス増幅器／ラッチ４３０をメモリアレイ４１０へ接続するために使用される。しかしながら、奇数番号のワードラインが選択されれば、代わりに、その悉くに関してＮ＿ＩＳＯＬＡＴＥ２（本例には示されていない）が起動される。Ｎ＿ＩＳＯＬＡＴＥ１は、第１のＷＲＩＴＥサイクルの完了後、全てのビットがワードラインＷＬ［０］に沿って書き込まれ、かつ新しいワードラインが選択されるまで、センス増幅器／ラッチをアレイから切り離すために非活性化されて示されている。あるいは、対応するセンス増幅器／ラッチが非活性化されることから、Ｎ＿ＩＳＯＬＡＴＥ１デバイスは、起動されたままである可能性もある。
【０１０８】
図５Ｂを参照すると、第４のクロックサイクル（ＣＬＫ３とＣＬＫ４との間）の開始時に、「データイン」は、４ビット外部データバスからのデータ入力ＤＩ０’を継続し、これが、クロック「ＣＬＫ」の負遷移の間にクロックサイクル４の中間でデータＩ／Ｏバッファ／ドライバ１０６７（図１０）によってラッチされる。本サイクルのこの時点で、ＤＩ０およびＤＩ０’により表される８ビットは、８ビット双方向「データバス」上でデータＩ／Ｏバッファ／ドライバ１０６７から利用可能である。「ＣＳＬ」は、８ビット・オンチップ・データバスと、データをラッチして一時的に保持しかつ対応する「ビットライン」を駆動する、センス増幅器／ラッチ４３０等の８個のセンス増幅器／ラッチの各々とを接続する双方向データバス制御回路４４０（図４Ｂ）を起動する。本例において、タイミング図５５０は、起動されかつ、タイミング図５５０に示されているデータバス入力「Ｄ」に対応する論理「１」状態を受信する、８個の選択されたセンス増幅器のうちの１つを示し、論理「１」状態は、結果的に、ビットラインＢＬ［ｘ］＿Ｄ／ＲがＶＳＥＴ＝ＶＤＤｘ２へ駆動されるＳＥＴオペレーションとなって、不揮発性記憶素子ＳＷｘ０を論理「１」状態に対応する低い抵抗値に設定する。「ビットライン」ＢＬ［ｘ］＿Ｄ／ＲおよびＢＬ［ｘ］＿Ｒ／Ｄは、本例では、センス増幅器／ラッチ４３０の対向する端子へ接続されているが、これは、ビットラインＢＬ［ｘ］＿Ｄ／ＲがＳＥＴ電圧ＶＤＤｘ２へ遷移し、一方で、相補的なビットラインＢＬ［ｘ］＿Ｒ／Ｄが接地等の低電圧に留まることを示す。本例には、メモリアレイ４１０におけるビットライン対ＢＬ［ｘ］（図４Ｂ）の不揮発性記憶素子ＳＷｘ０において、ＲＥＳＥＴ論理「０」状態からＳＥＴ論理「１」状態へ遷移させる、８データビット入力ＤＩ０およびＤＩ０’の一方からの論理「１」データビットが示されている。論理「０」の入力データビットは、ＲＥＳＥＴ論理「０」状態における左側の不揮発性記憶素子ＳＷｘ０を有する。
【０１０９】
図５Ｂを参照すると、第５のクロックサイクル（ＣＬＫ４とＣＬＫ５との間）の間に、ビットラインＢＬ［ｘ］＿Ｄ／ＲのＳＥＴサイクルが完了される。「ＳＡ／ラッチ電圧」は、対応するセンス増幅器／ラッチを非活性化する。「Ｎ＿ＩＳＯＬＡＴＥ１」は、分離トランジスタをオフ状態にする。ワードラインＷＬ［０］は、ワードラインに沿った全てのビットが書き込まれるまで活性のままであるが、このページモード例では、そのために合計２５６サイクルを要する。次の４ビットＤＩ１データ入力は、クロックＣＬＫの正遷移の間に外部データバスから受信され、次いで、４ビットＤＩ１’データ入力は、クロックＣＬＫの負遷移の間に受信される。８ビットは、データＩ／Ｏバッファ／ドライバ１０
６７（図１０）によって一時的にラッチされ、かつ８ビット・オンチップ・データバスへ送信される。ＣＳＬが起動され、かつ８データビットが、列デコーダ（図１０）により復号される別の列アドレスに対応する別の８個のセンス増幅器／ラッチへルーティングされる。別の８ビットは、選択されたワードラインＷＬ［０］に沿って、但し他のセルにおいて、かつメモリアレイ４１０（図４Ｂ）における対応する記憶素子ロケーションに書き込まれる。これらの他のセンス増幅器／ラッチの起動、および起動デバイスのオン切換は、タイミング図５５０に示されているものと同様であるが、これらが後のクロックサイクルの間に発生する点が異なる。８ビットデータのＷＲＩＴＥオペレーションは、サイクル６（ＣＬＫ５からＣＬＫ６まで）における入力データＤＩ２およびＤＩ２’、等々、によって、選択されたワードラインＷＬ［０］に沿って全てのビットが書き込まれるまで再度反復される。このページモード例では、ワードラインＷＬ［０］に沿って２０４８ビットが２５６サイクルにおいて書き込まれる。ＤＤＲページモードのＷＲＩＴＥオペレーションは、次に、ＷＬ［０］が非活性化された時点で新しいワードラインを継続し、よって行デコーダにより選択される別のワードライン、例えばＷＬ［１］が起動される。タイミング図５５０（図５Ｂ）に示されている波形は、ページ内の全てのビットが書き込まれるまで反復される。
【０１１０】
先に論じたように、図５Ｂに詳述されている例示的なＷＲＩＴＥオペレーションは、当初高抵抗のＲＥＳＥＴ状態（論理「０」に対応）にある選択されたアレイセルを低抵抗のＳＥＴ状態（論理「１」に対応）へ、必要とされるＳＥＴ電圧（この例示的なＷＲＩＴＥオペレーションではＶＤＤｘ２）をデータ・バス・ライン（Ｄ）へ印加することによって調整するために使用される。しかしながら、このＷＲＩＴＥオペレーションが、図５Ａに関連して先に論じたＲＥＡＤ／ＲＥＳＥＴオペレーションと一致するようにデータ・バス・ライン（Ｄ）を単にＷＲＩＴＥオペレーションのための低値のままにしておく（例えば、０Ｖで駆動される）ことにより、この選択されたアレイセルをその最初のＲＥＳＥＴ状態のままにしておくこともできた点は留意されるべきである。さらに、他のアプリケーションにおいて、この例示的なＷＲＩＴＥオペレーションは、当初低抵抗のＳＥＴ状態にある抵抗変化素子を高抵抗のＲＥＳＥＴ状態へ、（先に論じたように）データ・バス・ラインを必要なＲＥＳＥＴ電圧で駆動することによって調整するために使用されることもできたはずである。
【０１１１】
［第２のＤＤＲ互換性抵抗変化素子アレイアーキテクチャ］
図４Ａ、図４Ｂ、図５Ａおよび図５Ｂに関連して先に詳しく論じたように、本開示による第１のＤＤＲ互換性抵抗変化素子アレイアーキテクチャは、所定のアプリケーションにおいて、結果的に、ＷＲＩＴＥ（またはプログラム）オペレーションの間に内部データ経路上へ、アレイを制御するデジタル回路により使用されるシステムレベル電圧よりも比較的高い電圧のデータパルスをもたらすことができる。このようなアプリケーションにおいて、より高いこれらの電圧は、データ経路全体に沿って高電圧適合性トランジスタ（センス増幅器／ラッチを含む）を必要とする場合がある。また、同じく所定のアプリケーションにおいて、より大型であるこれらの高電圧コンポーネントは、メモリアレイ設計においてスケーリングおよび／またはコスト面の制約となる可能性もある。そのために、第２のＤＤＲ互換性抵抗変化素子アレイアーキテクチャを提示する。この第２のアーキテクチャは、これらの所定のアプリケーションにおいて大型かつ高電圧定格のコンポーネントの必要性を減じるために、または別段で排除するために使用可能な電圧シフト素子を含む。
【０１１２】
次に、図６Ａおよび図６Ｂを参照すると、本開示による抵抗変化素子アレイのためのこの第２のＤＤＲ互換性メモリ回路アーキテクチャが示されている。図４Ａおよび図４Ｂの場合と同様に、説明を容易にするために、この第２のアーキテクチャの単一の行（行「ｘ」）を描いた例示的な略図６０２は、幾つかの機能セクション（６１０、６１２、６１５、６２０、６２５、６３０および６４０）に分割されている。図６Ａにおける表６０１は
、これらの各機能セクション、およびアレイに対するＲＥＡＤおよびＷＲＩＴＥオペレーション双方におけるその使用法を記述している。
【０１１３】
次に、図６Ａおよび図６Ｂの双方を参照すると、本開示による第２のＤＤＲ互換性アーキテクチャにおけるセクションの大部分は、構造および機能において、図４Ａおよび図４Ｂに示されかつ先に詳しく論じたような第１のＤＤＲ互換性アーキテクチャと同じであるが、重要な例外は、ＷＲＩＴＥオペレーションの間の分離および平衡セクション６２０である。分離および平衡セクション６２０（図６Ａ）および分離および平衡セクション４２０（図４Ａ）のオペレーションは、ＲＥＡＤの間に略同一の機能を実行する。しかしながら、第１のＤＤＲ互換性アーキテクチャのＷＲＩＴＥオペレーションの間、分離および平衡セクション４２０は活性であって、センス増幅器／ラッチ４３０からの比較的高いＳＥＴ電圧ＶＤＤｘ２をメモリアレイ４１０へ結合する。逆に、第２のＤＤＲ互換性アーキテクチャのＷＲＩＴＥオペレーションの間、分離および平衡セクション６２０は非活性であって、センス増幅器／ラッチ６３０の低いＶＤＤ電圧をメモリ６１０から切り離し、よって、メモリアレイ６１０内のビットラインが電圧シフタ６２５および書込み選択回路６１５によって比較的高いＳＥＴ電圧ＶＤＤｘ２へ駆動されると、センス増幅器／ラッチ６３０は、ＶＤＤにおいて低値に留まる。故に、第１のＤＤＲ互換性アーキテクチャとは異なり、第２のＤＤＲ互換性アーキテクチャは、ＷＲＩＴＥオペレーションの間、ゼロとＶＤＤとの間で切り替わる４ビット外部データバスからの書込みデータパルスが、同じ低電圧範囲内でデータＩ／Ｏバッファ／ドライバ１０６７（図１０）を介して、双方向データバス制御回路６４０から８ビット・オンチップ・データバス上へ切り替わり、かつ同じくゼロとＶＤＤとの間で動作するセンス増幅器／ラッチ６３０によって一時的にラッチされることを有効化し、これにより、先述した第２のＤＤＲ互換性アーキテクチャの優位点が実現される。電圧シフタ６２５および書込み選択６１５の動作に関しては、後にさらに詳述する。
本開示のこの第２のＤＤＲ互換性アーキテクチャにおける第１のセクション６１０は、メモリアレイ自体である。図４Ｂの第１のアーキテクチャの場合と同様に、これらは、個々のアレイセル（図６ＢにおけるＣＥＬＬｘ０〜ＣＥＬＬｘ３）自体であって、各々抵抗変化素子（図６ＢにおけるＳＷｘ０〜ＳＷｘ３）および選択素子（図６ＢにおけるＦＥＴ
Ｔｘ０〜Ｔｘ３）を有する。これらのセルは、各々、図４Ｂに関連して先に詳述したように、ワードラインのアレイ、ビットライン対（各行毎）および選択ライン（各アレイ行毎）に応答してアドレス指定可能である。
【０１１４】
この第２のＤＤＲ互換性アーキテクチャにおけるセクション６１２は、参照抵抗器（図４Ｂにおけるセクション４１２に同じ）を含む。この第２のＤＤＲ互換性アーキテクチャにおけるセクション６２０は、平衡化および分離デバイスを提供する。この第２のＤＤＲ互換性アーキテクチャにおけるセクション６３０は、センス増幅器／ラッチである。また、この第２のＤＤＲ互換性アーキテクチャにおける双方向データバス制御回路６４０は、データバス双方向制御装置である。メモリアレイ・セクション６１０の場合と同様に、これらのセクションの構造および機能は、図４Ｂに詳述されかつ図４Ｂに関する先の論考において詳述されているその対応物のそれと同一である。
【０１１５】
図６Ｂのセクション６１５（書込み選択制御装置）およびセクション６２５（電圧シフタ）は、第２のＤＤＲ互換性アーキテクチャにおいて、ＷＲＩＴＥオペレーションの間に電圧シフト機能を提供する。（先述した）この電圧シフト機能については、図７および図８Ａ〜図８Ｃに関連してさらに詳述するが、これは、センス増幅器／ラッチ６３０および双方向データバス制御回路６４０がＶＤＤ（図５Ｂに関連して先に述べたように、比較的低いシステムレベル電圧）で動作することを可能にし、かつ、比較的高いプログラミング電圧（図６Ａに記載されているような「ＶＨＩ」）への暴露を、メモリアレイ自体であるセクション６１０およびこれらの比較的高い電圧を提供するセクション６１５および６２
５へ限定する。この方法では、図４Ｂの第１のＤＤＲ互換性アーキテクチャを用いる所定のアプリケーションにおいて必要とされるような、ＷＲＩＴＥオペレーションの間のデータ経路全体に対するより大型かつ高電圧定格のコンポーネントの必要性が大幅に低減され、このようなアプリケーションにおける（例えば、スケーリングおよびコスト面での）より望ましい設計パラメータが見込まれる。
【０１１６】
図６Ａに示されているように、本開示による第２のＤＤＲ互換性アーキテクチャを用いるＲＥＡＤオペレーションの間、セクション６１５（書込み選択制御装置）およびセクション６２５（電圧シフタ）が無効化される。したがって、ＲＥＡＤオペレーションの間、第２のＤＤＲ互換性アーキテクチャは、第１のＤＤＲ互換性アーキテクチャと略同一であり、かつこのＲＥＡＤオペレーションは、図５Ａの波形図内に示されているものと同一である。したがって、先に図５Ａにおいて詳述したＲＥＡＤオペレーションに関する論考は、図６Ｂに示されているような第２のＤＤＲ互換性アーキテクチャに基づいて実行されるＲＥＡＤオペレーションについて説明したものでもある。しかしながら、先に述べたように、これらの新たなセクション（６１５および６２５）は、電圧シフト機能を提供し、かつメモリアレイ６１０は、メモリアレイ６１０のビットラインへＶＤＤｘ２電圧を提供することによって、ＷＲＩＴＥオペレーションの間に電圧および電流駆動機能を提供する。この電圧シフトおよび駆動機能については、図７で詳述される例示的なＷＲＩＴＥオペレーションにおいて例示する。
【０１１７】
次に、図７に示されているタイミング図７００を参照すると、クロック（ＣＬＫ）信号は、（図５Ｂにおいて記述されているように）メモリのデジタルインタフェースを外部コントローラまたはプロセッサへ同期させる。図５Ｂの第１のＤＤＲ互換性アーキテクチャに基づく例示的なＷＲＩＴＥオペレーションの場合と同様に、図７における第１のクロックサイクル（「クロック０」と「クロック１」との間）を通じて、アレイ電圧（「チップ電圧」波形で表される）は、ＶＤＤのままである。選択ラインＳＬの電圧は、全ＷＲＩＴＥサイクルの間、低値（例えば、接地）のままである。ＶＤＤは、典型的には、約１ボルトの電圧であるが、この限りではない。行アドレスは、起動されていて、ワードラインＷＬ［０］は、本例では第１のクロックＣＬＫサイクル（図７には示されていない）の開始に先行して選択されている。列アドレスのクロック発生器は、ＷＲＩＴＥ「コマンド」ＷＲＴによって起動される（図１０）。「列アドレス」は、列アドレスバッファ（図１０）において受信され、かつ記憶される。列アドレスＣ０は、ＷＲＩＴＥサイクルの開始時に選択される。本例では、データＩ／Ｏバッファ／ドライバ１０６７（図１０）によって外部データが受信される前に、２ＣＬＫサイクルのオンチップ待ち時間（遅延）が存在する。センス増幅器／ラッチ６３０（図６Ｂ）等のセンス増幅器／ラッチは、非活性であり、ＰＳＥＴ電圧は高く、かつＮＳＥＴ電圧は低い。しかしながら、図５Ｂに示されているタイミング図５５０とは異なり、タイミング図７００（図７）において、Ｎ＿ＩＳＯＬＡＴＥ１は、全ＷＲＩＴＥサイクルの間、先に説明したように、メモリアレイ６１０のビットラインへ印加される比較的高い電圧からセンス増幅器／ラッチ６３０を分離するために、低値のままである。
【０１１８】
タイミング図７００（図７）を参照すると、第２のクロックサイクル（ＣＬＫ１とＣＬＫ２との間）の開始時に、ＷＲＩＴＥ「コマンド」ＷＲＴによって列アドレスのクロック発生器が起動され（図１０）、かつ「列アドレス」Ｃ１が選択されるが、これは、図５Ｂに示されているタイミング図５５０に関連して先に述べたタイミングと略同一である。ＷＲＩＴＥオペレーションを支援して、オンチップ電圧発生器は、既知のオンチップ電圧発生方法を用いて、ＶＤＤを超えるＳＥＴ電圧ＶＳＥＴ、本例ではＶＳＥＴ＝ＶＤＤｘ２、および、ＳＥＴオーバードライブ電圧ＶＤＤｘ２＋ＶＴＨを提供する。よって、例えば、ＶＤＤ＝１Ｖであれば、ＶＳＥＴ＝２Ｖである。メモリアレイ６１０（図６Ｂ）内に示されている、本例における選択されたワードラインＷＬ［０］は、ＶＤＤｘ２＋ＶＴＨへ遷
移し、フルＳＥＴ電圧ＶＤＤｘ２および不揮発性記憶素子ＳＷｘ０へのＷＲＩＴＥ電流を有効化させる。しかしながら、図５Ｂに関連して先に述べたように、事例によっては、ＦＥＴ  Ｔｘ０を飽和モードで動作することによって、対応する不揮発性記憶素子ＳＷｘ０へ流れ込むＳＥＴ電流を制限することが望ましい場合がある点は理解されるべきである。
【０１１９】
図７を参照すると、第３のクロックサイクル（ＣＬＫ２とＣＬＫ３との間）の開始時に、サイクル１およびサイクル２に関連して先に述べたように、本サイクルおよび後続の各サイクルにおける「コマンド」および「列アドレス」が起動される。「データイン」が、４ビット外部データバスからのデータ入力ＤＩ０によって開始され、これが、クロック「ＣＬＫ」の正遷移の間、サイクル３が終わるまでに、データＩ／Ｏバッファ／ドライバ１０６７（図１０）によってラッチされる。外部４ビット・データバス上の着信するデータパルスは、クロックＣＬＫの立ち上りおよび立下り遷移の双方で、０電圧とＶＤＤ電圧との間を遷移する。これらの外部データパルスは、データＩ／Ｏバッファ／ドライバ１０６７によって、４ビットずつの２グループで受信され、かつ一時的にラッチされる。データＩ／Ｏバッファ／ドライバ１０６７は、次に、８ビットに対応するデータ波形を、クロックＣＬＫの各正遷移において、ＶＤＤとゼロボルトとの間で切り替わる双方向内部データバス上で双方向データバス制御回路６４０（図６Ｂ）へ送信し、ＤおよびｎＤも、タイミング図７００（図７）に示されているように、ＶＤＤの電圧範囲内で遷移する。
【０１２０】
第３のクロックサイクルのタイミングに関する説明を続けると、センス増幅器／ラッチは、サイクル３の終わりで「ＳＡ／ラッチ電圧」により起動される。ＰＳＥＴは、ＶＤＤから接地へ遷移し、これにより、図６Ｂに示されているように、ＦＥＴ  ＴＳＡ５がセンス増幅器／ラッチ６３０の電圧ＶＳＡ＝ＶＤＤへ接続される。ＮＳＥＴは、ゼロからＶＤＤ電圧へ遷移し、これにより、ＦＥＴ  ＴＳＡ６が低電圧（接地）へ接続される。「ＳＡ／ラッチ電圧」は、第１のＷＲＩＴＥサイクルの間に起動される８個のセンス増幅器のうちの１つを示す。このページモードの例では、ワードラインＷＬ［０］に沿って全てのビットを書き込むために必要な２５６のＷＲＩＴＥサイクルが存在することから、センス増幅器／ラッチは、第１のＷＲＩＴＥサイクルが完了するまでデータビットをラッチしかつ一時的に保持するに足る長時間に渡って起動されたままである。これは、次に、電力を節約するために、別の２５５のＷＲＩＴＥサイクルが完了した後まで非活性化される。これは、行デコーダ（図１０）によって新たなワードラインが選択された時点で再起動され（不図示）、列デコーダ（図１０）は、再度８個のセンス増幅器を選択し、次のＷＲＩＴＥサイクルが始まる。「Ｎ＿ＩＳＯＬＡＴＥ１」は、先に説明したようなメモリアレイ６１０のビットラインへ印加される比較的高いＷＲＩＴＥ電圧からセンス増幅器／ラッチ６３０を分離するという目的で、タイミング図７００に示されているように、第２のＤＤＲ互換性アーキテクチャ全体に渡って非活性化されたままである。
【０１２１】
図７を参照すると、第４のクロックサイクル（ＣＬＫ３とＣＬＫ４との間）の開始時に、「データイン」は、４ビット外部データバスからのデータ入力ＤＩ０’を継続し、これが、クロック「ＣＬＫ」の負遷移の間にクロックサイクル４の中間でデータＩ／Ｏバッファ／ドライバ１０６７（図１０）によってラッチされる。本サイクルのこの時点で、ＤＩ０およびＤＩ０’により表される８ビットは、８ビット双方向「データバス」上でデータＩ／Ｏバッファ／ドライバ１０６７から利用可能である。「ＣＳＬ」は、８ビット・オンチップ・データバスと、データをラッチして一時的に保持する、センス増幅器／ラッチ６３０等の８個のセンス増幅器／ラッチの各々とを接続する双方向データバス制御回路６４０（図６Ｂ）を起動する。本例において、メモリアレイ６１０に書き込まれるべきデータバス入力は、タイミング図７００では「Ｄ」として示されている。第２のＤＤＲ互換性アーキテクチャにおいて、電圧シフタ６２５は、ＶＨＩが低電圧からＷＲＩＴＥ  ＳＥＴ電圧ＶＤＤｘ２へ遷移するにつれて起動される。図８Ａ−図８Ｃに関連して後述するように、センス増幅器／ラッチ６３０の端子ｘ１およびｘ２の電圧は、ゼロボルトからＶＤＤボ
ルトまでの範囲内である。電圧シフタ６２５の出力電圧ＯＶＳは、ゼロからＶＤＤｘ２に切り替わる。本例では、偶数ワードラインＷＬ［０］が選択されていることから、ＷＲＩＴＥ＿ＥＶＥＮがＶＤＤｘ２＋ＶＴＨへ遷移すると書込み選択回路６１５のＦＥＴ  ＴＷＲ＿Ｅが起動され、かつ出力電圧ＯＶＳは、ビットラインＢＬ［ｘ］＿Ｄ／ＲをＶＳＥＴ＝ＶＤＤｘ２へ駆動し、かつ不揮発性記憶素子ＳＷｘ０を論理「１」状態に対応する低い抵抗値に設定する。入力データが論理「０」であったとすれば、センス増幅器は、反対の状態であったものと思われ、かつ電圧シフタ６２５の出力電圧ＯＶＳは、低電圧、実質的にはゼロボルト、であって、不揮発性記憶素子ＳＷｘ０をその予め設定された高抵抗ＲＥＳＥＴ状態のままにしていたものと思われる。奇数番号のワードラインが選択されていれば、ＷＲＩＴＥ＿ＥＶＥＮではなくＷＲＩＴＥ＿ＯＤＤが有効化され、かつ代わりにプログラミング電圧（ＯＶＳ）がＢＬ［ｘ］＿Ｒ／Ｄ上へ駆動されることになる点は留意されるべきである。先に説明したように、低いＮ＿ＩＳＯＬＡＴＥ１電圧は、分離および平衡回路６２０を非活性に保つことから、電圧シフタ６２５と書込み選択６１５との組合せは、分離および平衡回路６２０によるＷＲＩＴＥオペレーションの実行を回避する。
【０１２２】
図７を参照すると、第５のクロックサイクルの間（ＣＬＫ４とＣＬＫ５との間）に、ビットラインＢＬ［ｘ］＿Ｄ／ＲのＳＥＴサイクルが完了される。「ＳＡ／ラッチ電圧」は、対応するセンス増幅器／ラッチを非活性化する。電圧シフタ６２５は、チップ電圧ＶＤＤｘ２からＶＨＩを切断することによってオフにされ、かつ書込み選択６１５は、ＷＲＩＴＥ＿ＥＶＥＮによって非活性化される。ワードラインＷＬ［０］は、ワードラインに沿った全てのビットが書き込まれるまで活性のままであるが、このページモード例では、そのために合計２５６サイクルを要する。次の４ビットＤＩ１データ入力は、クロックＣＬＫの正遷移の間に外部データバスから受信され、次いで、４ビットＤＩ１’データ入力は、クロックＣＬＫの負遷移の間に受信される。８ビットは、データＩ／Ｏバッファ／ドライバ１０６７（図１０）によって一時的にラッチされ、かつ８ビット・オンチップ・データバスへ送信される。ＣＳＬが起動され、かつ８データビットが、列デコーダ（図１０）により復号される別の列アドレスに対応する別の８個のセンス増幅器／ラッチへルーティングされる。別の８ビットは、選択されたワードラインＷＬ［０］に沿って、但し他のセルにおいて、かつメモリアレイ６１０（図６Ｂ）における対応する記憶素子ロケーションに書き込まれる。これらの他のセンス増幅器／ラッチの起動、および起動デバイスのオン切換は、タイミング図７００に示されているものと同様であるが、これらが後のクロックサイクルの間に発生する点が異なる。８ビットデータのＷＲＩＴＥオペレーションは、サイクル６（ＣＬＫ５からＣＬＫ６まで）における入力データＤＩ２およびＤＩ２’、等々、によって、選択されたワードラインＷＬ［０］に沿って全てのビットが書き込まれるまで再度反復される。このページモード例では、ワードラインＷＬ［０］に沿って２０４８ビットが２５６サイクルにおいて書き込まれる。ＤＤＲページモードのＷＲＩＴＥオペレーションは、次に、ＷＬ［０］が非活性化された時点で新しいワードラインを継続し、よって行デコーダにより選択される別のワードライン、例えばＷＬ［１］、が起動される。タイミング図７００に示されている波形は、ページ内の全てのビットが書き込まれるまで反復される。
【０１２３】
第２のＤＤＲ互換性アーキテクチャは、第１のＤＤＲ互換性アーキテクチャ（図４Ａ、図４Ｂおよび図５Ｂに示されている表４０１、略図４０２およびタイミング図５５０）と略同じＷＲＩＴＥ機能（各々、図６Ａ、図６Ｂおよび図７に示されている表６０１、略図６０２およびタイミング図７００）を実行した。しかしながら、第２のＤＤＲ互換性アーキテクチャは、センス増幅器／ラッチ、デジタル・データ・インタフェース、オンチップ・データバスおよびデータＩ／Ｏバッファ／ドライバ１０６７を含むデータ経路全体において、比較的低い動作電圧ＶＤＤ（本例では、約１Ｖ）を用いた。より高いＷＲＩＴＥ電圧ＶＤＤｘ２は、ビットラインの駆動にのみ使用された。第１のＤＤＲ互換性アーキテクチャは、データ経路全体に比較的高いＶＤＤｘ２電圧を用いたことから、データ経路全体
に対して、第２のアーキテクチャが必要とする大型かつ高電圧定格のコンポーネントは遙かに少なく、よって、電力損は、より少ない電圧振幅によって大幅に低減され、結果的に、先述のように、このようなアプリケーションにおいて、例えばスケーリングおよびコスト面でより望ましい（好ましい）設計パラメータが得られる。
【０１２４】
図８Ａ−図８Ｃは、図６Ｂに示されている、かつ図７に詳述されているような第２のＤＤＲ互換性抵抗変化素子アレイに対する例示的なＷＲＩＴＥオペレーションにおいて使用される、電圧シフタ６２５の機能を示している。図８Ａは、明確を期してアレイ回路から離されていて、入力ノードＸ１およびＸ２がセンス増幅器／ラッチ６３０へ接続される、電圧シフタ回路８０１を示している。図８Ｂは、入力ノードＸ１が電圧ＶＤＤにあり、かつ入力ノードＸ２が０Ｖにあって、結果的に出力電圧ＯＶＳ＝０Ｖである場合の、電圧シフタ回路８０１内のノード電圧の第１の状態８０２を示している。また、図８Ｃは、入力ノードＸ１が０ボルトにあり、かつ入力ノードＸ２が電圧ＶＤＤにあって、結果的に出力電圧ＯＶＳ＝ＶＤＤｘ２である場合の、電圧シフタ回路８０１内の第２の状態８０３を示している。
【０１２５】
次に、図８Ａを参照すると、ＰＦＥＴデバイスＴＶＳ１およびＴＶＳ２は、互いに接続されかつ（図６Ｂおよび図７に関連して先に述べたような）必要なプログラミング電圧を表すＶＨＩまで引かれるソース端子を有する。図７の例示的なＷＲＩＴＥオペレーションの場合と同様に、図８Ｂおよび図８Ｃでは、このプログラミング電圧が、ＶＤＤｘ２、またはアレイを駆動するデジタル回路の電圧レベルの２倍であるものと仮定されている。ＴＶＳ１のドレインは、ノードＯＶＳにおいて、ＮＦＥＴデバイスＴＶＳ４およびＴＶＳ２のゲートへ接続される。ＴＶＳ２のドレインは、ＮＦＥＴ  ＴＶＳ３およびＴＶＳ１のゲートへ接続される。ＴＶＳ３のソースは、ＴＶＳ４のゲート、およびセンス増幅器／ラッチ６３０へ接続される端子Ｘ１へ接続される。ＴＶＳ４のソースは、ＴＶＳ３のゲート、および同じくセンス増幅器／ラッチ６３０へ接続される端子Ｘ２へ接続される。
【０１２６】
図８Ｂに示されているように、Ｘ１へＶＤＤが印加され、かつＸ２へ０Ｖが印加されると（これは、センス増幅器／ラッチ６３０に一時的に記憶される論理「０」を表す）、ＴＶＳ２およびＴＶＳ４は、オンにされ、かつＴＶＳ１およびＴＶＳ３は、オフにされる。これにより、ノードＯＶＳでは０Ｖになり、実質上、プログラミング電圧または電流がビットライン上へと駆動されない。しかしながら、図８Ｃに示されているように、Ｘ１へ０Ｖが印加され、かつＸ２へＶＤＤが印加されると（これは、センス増幅器／ラッチ６３０に一時的に記憶される論理「１」を表す）、ＴＶＳ１およびＴＶＳ３は、オンにされ、かつＴＶＳ２およびＴＶＳ４は、オフにされる。ここで、図６Ｂの回路、双方向データバス制御装置６４０、センス増幅器／ラッチ６３０および電圧シフタ６２５を参照すると、論理「１」に対応して端子ＤがＶＤＤにあり、かつ端子ｎＤがゼロボルトにあれば、センス増幅器／ラッチの端子は、Ｘ１＝０、およびＸ２＝ＶＤＤになる。これにより、ノードＯＶＳにＶＨＩ（本例では、必要なプログラミング電圧ＶＤＤｘ２）が追いやられる結果となる。
【０１２７】
次に、図９を参照すると、抵抗変化素子メモリアレイ９００の略ブロック図を用いて、各々図４Ｂおよび図６Ｂのアレイ行間略図４０２および６０２をフル・メモリ・アレイにおいて使用する方法が示されている。メモリアレイ９００は、「ｎ＋１」行から成り、各行が「ｍ＋１」個のメモリセルを含む。あるいは、考え方を変えると、抵抗変化メモリアレイ９００は、「ｎ＋１」行および「ｍ＋１」列が格子状に配列された抵抗変化メモリ素子のアレイを備える。先に述べたように、図４Ｂおよび図６Ｂの簡略図は各々、本開示による各々第１および第２のＤＤＲ互換性抵抗変化素子アーキテクチャの代表的な一行（行「ｘ」）を示している。
【０１２８】
抵抗変化メモリアレイ９００における各行（ＲＯＷ０、ＲＯＷ１、ＲＯＷ２およびＲＯＷｎ）は、ブロック（各々、９１０、９２０、９３０および９４０）で表されている。これらのブロック（９１０〜９４０）は各々、図４Ｂに示されているアレイ行略図４０２、または図６Ｂに示されているアレイ行略図６０２のいずれかを表していて、各々図５Ｂおよび図７に示されている波形図５５０および７００に関連して詳述されている。明確を期して、図９には、分離制御装置（図４Ｂおよび図６ＢにおけるＮ＿ＩＳＯＬＡＴＥ１、Ｎ＿ＩＳＯＬＡＴＥ２およびＥＱ）、センス増幅器／ラッチ制御装置（図４Ｂおよび図６ＢにおけるＮＳＥＴおよびＰＳＥＴ）、出力制御装置（図４Ｂおよび図６ＢにおけるＣＳＬ）および書込み選択制御装置（図６ＢにおけるＷＲＩＴＥ＿ＥＶＥＮおよびＷＲＩＴＥ＿ＯＤＤ）が示されていない。しかしながら、全ての行（９１０〜９４０）は、これらの制御信号に応答するものと考えることができる。
【０１２９】
図９から分かるように、「ｎ＋１」個のビットライン対（ＢＬ［ｎ：０］＿Ｄ／ＲおよびＢＬ［ｎ：０］＿Ｒ／Ｄ）によるアレイは、抵抗変化メモリアレイ９００内の各行（９１０〜９４０）に１対の専用フォールデッド・ビット・ラインを提供するために使用される。ＢＬ［ｎ：０］＿Ｄ／Ｒは、図４Ｂおよび図６ＢにおけるＢＬ［ｘ］＿Ｄ／Ｒに類似し、かつＢＬ［ｎ：０］＿Ｒ／Ｄは、図４Ｂおよび図６ＢにおけるＢＬ［ｘ］＿Ｒ／Ｄに類似する。選択ライン（ＳＬ［ｎ：０］）によるアレイは、抵抗変化メモリアレイ９００内の各行（９１０〜９４０）に選択ライン（図４Ｂおよび図６ＢにおけるＳＬ［ｘ］に類似）を提供するために使用される。「ｍ＋１」個のワードライン（ＷＬ［ｍ：０］）によるアレイは、アレイ内の全ての行（９１０〜９４０）に共通であり、かつ各アレイ行（９１０〜９４０）内の「ｍ＋１」個の抵抗変化メモリセルは各々、これらのワードラインのうちの１つに応答する。ＷＬ［ｍ：０］は、図４Ｂおよび図６ＢにおけるＷＬ［３：０］に類似する。ＷＬ＿ＯＤＤおよびＷＬ＿ＥＶＥＮは、同じくメモリアレイ９００内の全ての行（９１０〜９４０）に共通する制御信号である。図４Ｂ、図５Ａおよび図６Ｂの論考において詳述したように、メモリアレイ９００内の各アレイ行（９１０〜９４０）は、２つの参照素子を含む。各アレイ行（９１０〜９４０）において、これらの参照素子は各々、図４Ｂ、図５Ａおよび図６Ｂの論考において先に詳述したように、ＷＬ＿ＯＤＤまたはＷＬ＿ＥＶＥＮのいずれかに応答する。
【０１３０】
バッファ／デコーダ素子９５０は、各アレイ行（９１０〜９４０）のデータライン（図４Ｂおよび図６ＢにおけるＤおよびｎＤ）と接続し、かつこれらのデータ信号をデータ入力／出力（Ｉ／Ｏ）インタフェース内へ配列するために使用される。この方法において、各行からのデータラインは、特定の外部制御回路素子（マイクロプロセッサまたはＦＰＧＡ等、但しこれらに限定されない）を用いる具体的なアプリケーションのためのインタフェースのニーズにふさわしく選択されかつ処理されることが可能である。
【０１３１】
次に、図１０を参照すると、本開示の第１および第２のＤＤＲ互換性抵抗変化アレイアーキテクチャによる使用に適する例示的な１Ｇｂｘ４抵抗変化メモリ１０００のシステムレベルブロック図が示されている。
【０１３２】
抵抗変化メモリ１０００（図１０）の中心部には、４ギガビットのメモリアレイ素子１０１０が３２，７６８ｘ３２，７６８ｘ４構成で構築されている。メモリアレイ素子１０１０は、分離デバイス１０２０のアレイを介してセンス増幅器１０３０のアレイへ結合される。分離／書込み選択回路１０２０は、分離制御信号対（Ｎ＿ＩＳＯＬＡＴＥ１およびＮ＿ＩＳＯＬＡＴＥ２）または書込み選択制御信号対（ＷＲＩＴＥ＿ＥＶＥＮおよびＷＲＩＴＥ＿ＯＤＤ）に応答する。第１のＤＤＲアーキテクチャでは、分離回路制御信号Ｎ＿ＩＳＯＬＡＴＥが使用される。しかしながら、第２のＤＤＲアーキテクチャでは、分離回路制御信号Ｎ＿ＩＳＯＬＡＴＥは、ＲＥＡＤオペレーションに使用され、かつ書込み選択制御信号ＷＲＩＴＥがＷＲＩＴＥオペレーションの間に使用される。制御信号ＮＳＥＴお
よびＰＳＥＴに応答するセンス増幅器１０３０は、アレイデータを一時的に記憶し、かつこれをＩ／Ｏゲートブロック１０４０へ提供する。図４Ｂのアレイ行簡略図４０２および図６Ｂのアレイ行簡略図６０２を再度参照すると、メモリアレイ素子１０１０は、素子４１０および６１０に類似し、分離／書込み選択回路１０２０は、素子４２０、６２０および６１５に類似し、センス増幅器／ラッチ回路１０３０は、素子４３０および６３０に類似し、かつＩ／Ｏゲートブロック１０４０は、双方向データバス制御回路素子４４０および６４０に類似する。データＩ／Ｏバッファ／ドライバ１０６７を含むデータ・アウト・バッファ／デコーダ１０６０およびデータ・イン・バッファ／デコーダ１０６５は、図９における素子９５０に類似するものであって、メモリ１０００と外部制御回路素子（マイクロプロセッサ、マイクロコントローラまたはＦＰＧＡ等、但しこれらに限定されない）との間のインタフェース制御を提供する。
【０１３３】
行アドレスストローブ制御信号に応答して、ＲＡＳクロック発生器１０４５は、タイミング信号を行アドレスバッファ１００５および行デコーダ１０１５へ提供し、これらは、アドレスバス（Ａ［１４：０］）に応答して、メモリアレイ１０１０のアドレス指定に必要な行アレイラインを生成する。列アドレスストローブ制御信号に応答して、ＣＡＳクロック発生器１０５０は、タイミング信号を列アドレスバッファ１０２５へ提供し、これは、アドレスバス（Ａ［１４：０］）に応答して、メモリアレイ１０１０のアドレス指定に必要な列アレイラインを生成する。書込み有効化制御信号は、データＩ／Ｏバッファ／ドライバ１０６７を含むデータ・アウト・バッファ／デコーダ１０６０およびデータ・イン・バッファ／デコーダ１０６５へタイミング制御を提供するために、列アドレスストローブ制御信号でＡＮＤされる。
【０１３４】
（明確を期して）図７には示されていないが、外部制御回路素子（マイクロプロセッサ、マイクロコントローラまたはＦＰＧＡ等、但しこれらに限定されない）は、本開示の抵抗変化メモリアーキテクチャに関連して先に、かつ図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂおよび図７において記述されているように、異なる制御信号を印加しかつこれらの制御信号のタイミングを管理するために使用される。例えば図５Ａに詳述されている（かつ先に述べた）ＲＥＡＤオペレーション、および図５Ｂおよび図７に詳述されている（かつ先に述べた）ＷＲＩＴＥオペレーションは、具体的なアプリケーションのニーズに最適である様々な構造を介して実装されることが可能である。例えば、ＦＰＧＡ、ＰＬＤ、マイクロコントローラ、論理回路またはコンピュータ上で実行されるソフトウェアプログラムが、全て、図５Ａ、図５Ｂおよび図７において詳述されているプログラムオペレーション・アルゴリズムを実行すること、および先に論じた必要な制御および選択信号を提供することに使用される可能性もある。この方法において、図１０におけるメモリアレイ素子１０１０を有する個々の抵抗変化メモリセルは、例えば、（先に述べたように）具体的なアプリケーションでの必要に応じて個々に選択されかつプログラムされ、または読み返されることが可能である。
【０１３５】
本開示の抵抗変化メモリ・アレイ・アーキテクチャは、図４Ｂおよび図６Ｂにおける例示的な簡略図、および図９および図１０のブロック図を用いて提示されているが、本開示方法がこれらの描写されている特定の電気回路に限定されるべきではない点に留意しなければならない。実際に、当業者には、記述された先進のアーキテクチャを具体的なアプリケーションにおいて実施すべく回路を最適化するために、図４Ｂ、図６Ｂ、図９および図１０に描かれている電気回路を様々な方法で変更可能であることが明らかとなるであろう。
【０１３６】
よって、抵抗変化メモリ・アレイ・アーキテクチャに関する先行する説明は、これらの変形例を代表しかつ包含するものであり、詳述されている特定の例示的パラメータにより別段で限定されないことが好ましい。
【０１３７】
本発明を、その特定の実施形態に関連して説明したが、当業者には、他の多くの変形および変更および他の使用法が明らかとなるであろう。したがって、本発明は、本明細書に記述されている特定の開示によって限定されないことが好ましい。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成31年2月27日(2019.2.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第１の端子と第２の端子とを有する抵抗変化素子であって、前記第１の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも２つの不揮発性抵抗値間で切り替えることができ、第１の抵抗値は、第１の情報状態に対応し、かつ第２の抵抗値は、第２の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第２の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
複数のセンス増幅器であって、前記センス増幅器は各々、少なくとも１つのビットラインへ電気結合されかつオンチップ・データバスへ双方向データバス制御回路によって電気結合される少なくとも１つのデータラインに応答する、複数のセンス増幅器と、を備え、
前記複数のセンス増幅器のうちの前記１つは、ワードラインによって選択されているセル選択デバイスにより抵抗変化素子へ電気結合されるビットラインへ電圧を印加するために使用されることが可能であり、かつ、
前記印加される電圧は、選択されたメモリセルの前記情報状態をプログラムするために使用される、抵抗変化素子メモリアレイ。
【請求項２】
前記センス増幅器は、抵抗変化素子をプログラムするに足る高い電圧および電流容量の電圧ソースへ電気結合される、請求項１に記載の抵抗変化素子メモリアレイ。
【請求項３】
前記センス増幅器は、前記オンチップ・データバスにより提供されるデータ値を、前記データ値の不揮発性記憶装置に選択されている前記アレイ内の抵抗変化素子へ送信することができる、請求項１に記載の抵抗変化素子メモリアレイ。
【請求項４】
前記データ値は、外部データバスから前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供される、請求項３に記載の抵抗変化素子メモリアレイ。
【請求項５】
前記電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、請求項４に記載の抵抗変化素子メモリアレイ。
【請求項６】
前記オンチップ・データバスは、前記外部データバスの少なくとも２倍の数のデータ・バス・ラインを有する、請求項５に記載の抵抗変化素子メモリアレイ。
【請求項７】
前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項４に記載の抵抗変化素子メモリアレイ。
【請求項８】
抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第１の端子と第２の端子とを有する抵抗変化素子であって、前記第１の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも２つの不揮発性抵抗値間で切り替えることができ、第１の抵抗値は、第１の情報状態に対応し、かつ第２の抵抗値は、第２の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第２の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
前記センス増幅器は各々、オンチップ・データバスへ双方向データバス制御回路によって、かつ電圧シフト素子の少なくとも１つの入力へ電気結合される、複数のセンス増幅器と、
前記電圧シフト素子は、少なくとも１つの入力端子と、少なくとも１つの出力端子とを備え、
前記電圧シフト素子の少なくとも１つの出力端子と少なくとも１つの前記ビットラインとの間へ導電経路を選択的に提供することができる相互接続回路と、を備え、
前記電圧シフト素子は、その入力端子のうちの少なくとも１つへ提供される論理レベル電圧に応答して、その出力端子のうちの少なくとも１つへプログラミング電圧を提供することができ、
前記抵抗変化素子メモリアレイ内の前記複数のメモリセルのうちの少なくとも１つは、前記複数のメモリセルのうちの前記少なくとも１つに関連づけられるワードラインおよび選択ラインを起動することによって選択され、かつ、
前記選択されたメモリセルは、所望される論理レベル電圧を前記電圧シフト素子の前記入力端子へ提供することと、前記プログラミング電圧を提供する前記電圧シフト回路の前記出力端子を、前記選択されたメモリセルに関連づけられかつ前記選択デバイスにより前記抵抗変化素子へ電気結合される前記ビットラインへ、前記相互接続回路を介して電気結合すること、によってプログラムされる、抵抗変化素子メモリアレイ。
【請求項９】
前記抵抗変化素子は、２端子ナノチューブスイッチング素子、金属酸化物メモリ素子および相変化メモリ素子より成るグループから選択される、請求項８に記載の抵抗変化素子メモリアレイ。
【請求項１０】
前記センス増幅器は、予め選択された論理電圧レベルで動作する、請求項８に記載の抵抗変化素子メモリアレイ。
【請求項１１】
前記オンチップ・データバス上へ駆動される情報状態に応答して、前記センス増幅器は、前記電圧シフト素子へデータ値を提供し、かつ前記データ値に応答して、前記電圧シフト素子は、選択された抵抗変化素子へ電気結合されるビットラインへプログラミング電圧を提供する、請求項８に記載の抵抗変化素子メモリアレイ。
【請求項１２】
前記データ値は、外部データバスにより前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供される、請求項１１に記載の抵抗変化素子メモリアレイ。
【請求項１３】
前記同期される電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、請求項１２に記載の抵抗変化素子メモリアレイ。
【請求項１４】
前記オンチップ・データバスは、前記外部データバスの少なくとも２倍の数のデータ・バス・ラインを有する、請求項１２に記載の抵抗変化素子メモリアレイ。
【請求項１５】
前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項１２に記載の抵抗変化素子メモリアレイ。
【請求項１６】
前記抵抗変化素子メモリアレイは、ダブル・データ・レート（ＤＤＲ）メモリアーキテクチャと互換性がある、請求項８に記載の抵抗変化素子メモリアレイ。
【外国語明細書】
2019109957000001.pdf