(57)【要約】【課題】高いＯＮ電流およびＯＮ／ＯＦＦ比を維持しつつ、垂直および水平方向の両方においてトランジスタのチャネル領域の物理的寸法を縮小する。【解決手段】半導体デバイスは、分離領域がそこに形成された半導体基板と、前記分離領域の上に垂直に突出しかつ第１の方向に横方向に延在するフィン型半導体構造体とを備える。デバイスはさらに、前記フィン型半導体構造体のチャネル領域を取り囲むゲート誘電体および前記ゲート誘電体を取り囲むゲート電極を備える。前記チャネル領域は、ソース領域とドレイン領域との間に第１の方向に挟まれ、傾斜した側壁および前記チャネル領域のベースからピークに向かって連続的に減少する幅を有する。前記チャネル領域は、前記チャネル領域の全高の略２５％を超える高さを有する体積反転領域を含む。【選択図】図２
2019075590.tif 000002
【特許請求の範囲】
【請求項１】
分離領域がそこに形成された半導体基板と、
前記分離領域の上に垂直に突出し、かつ第１の方向に横方向に延在するフィン型半導体構造体と、
前記フィン型半導体構造体のチャネル領域を取り囲むゲート誘電体および前記ゲート誘電体を取り囲むゲート電極であって、前記チャネル領域がソース領域とドレイン領域との間に第１の方向に挟まれている、ゲート誘電体およびゲート電極と、を備える半導体デバイスであって、
前記チャネル領域が、傾斜した側壁および前記チャネル領域のベースからピークに向かって連続的に減少する幅を有し、
前記チャネル領域が、略３ｎｍから略４ｎｍの間の最小幅および略４ｎｍから略８ｎｍの間の最大幅を有する体積反転領域を含み、前記体積反転領域が前記チャネル領域の全高の略２５％を超える高さを有する、半導体デバイス。
【請求項２】
前記チャネル領域の全高が３４ｎｍを超えない、請求項１に記載の半導体デバイス。
【請求項３】
前記チャネル領域が１６ｎｍを超えない最大ベース幅を有する、請求項２に記載の半導体デバイス。
【請求項４】
前記体積反転領域の高さが前記チャネル領域の全高の略５０％より高い、請求項３に記載の半導体デバイス。
【請求項５】
前記チャネル領域が前記体積反転領域の上に形成された量子閉込領域をさらに備え、前記量子閉込領域が前記チャネル領域の全高の略２０％を超えない、請求項３に記載の半導体デバイス。
【請求項６】
前記チャネル領域が、前記体積反転領域の下に形成されかつ前記チャネル領域の全高の残りの高さであり前記チャネル領域の全高の７０％を超えない高さを有する表面反転領域をさらに備える、請求項５に記載の半導体デバイス。
【請求項７】
前記体積反転領域が、反転条件の下で、前記第１の方向を横切る第２の方向において前記チャネル領域を通して前記体積反転領域の伝導帯および価電子帯エネルギー（ＥＣ，ＥＶ）がバルク半導体材料の伝導帯および価電子帯エネルギー（ＥＣ，ＢＵＬＫ，ＥＶ，ＢＵＬＫ）未満であるようなドーピングレベルを有する、請求項５に記載の半導体デバイス。
【請求項８】
前記フィン型半導体構造体がバルク半導体基板の連続拡張部を形成する、請求項１に記載の半導体デバイス。
【請求項９】
各々がチャネル領域を有する複数のフィン型半導体構造体をさらに備え、前記ゲート誘電体が前記チャネル領域の各々を取り囲み、前記ゲート電極が前記ゲート誘電体を取り囲む、請求項１に記載の半導体デバイス。
【請求項１０】
半導体基板と、
第１の方向に横方向に延在し、隣接する分離領域の上に突出する突出部を有するフィン型半導体構造体と、
前記突出部のチャネル領域上に形成されたゲートスタックであって、前記チャネル領域がソース領域とドレイン領域との間に横方向に挟まれ、前記ゲートスタックが前記チャネル領域上に形成されたゲート誘電体および前記ゲート誘電体上に形成されたゲート電極を含む、ゲートスタックと、を備える半導体デバイスであって、
前記チャネル領域が３４ｎｍを超えない垂直高さ、および１６ｎｍを超えないベース幅を有し、前記チャネル領域が前記チャネル領域の垂直高さの少なくとも２５％である台形体積反転領域を有するように前記チャネル領域がテーパー状の対向する側壁を有し、
前記体積反転領域が、反転バイアスが前記ゲート電極に印加されたときに、前記体積反転領域内の伝導帯および価電子帯エネルギー（ＥＣ，ＥＶ）が前記チャネル領域の幅を通して前記チャネル領域のバルク材料の対応するバルク伝導帯および価電子帯エネルギー（ＥＣ，ＢＵＬＫ，ＥＶ，ＢＵＬＫ）を下回るようなドーピング濃度および物理的寸法を有し、前記チャネル領域の幅が前記第１の方向を横切る第２の方向に延びる、半導体デバイス。
【請求項１１】
前記チャネル領域がドープされていない、請求項１０に記載の半導体デバイス。
【請求項１２】
前記チャネル領域が、前記チャネル領域と重複する前記ゲート電極の幅によって画定される第２の方向におけるゲート長を有し、前記チャネル領域のベース幅が前記ゲート長の略８０％から略２００％の間である、請求項１１に記載の半導体デバイス。
【請求項１３】
前記体積反転領域が、略３ｎｍから略５ｎｍの間の最小幅および略４ｎｍから略８ｎｍの間の最大幅を有する、請求項１２に記載の半導体デバイス。
【請求項１４】
前記テーパー状の側壁が、半導体の主表面に垂直な方向に対して８８から８０°の間の角度をなす、請求項１３に記載の半導体デバイス。
【請求項１５】
前記ゲート電極と前記基板との間に０．２Ｖから０．８Ｖの間である体積反転バイアスを形成するように前記体積反転領域が構成されている、請求項１３に記載の半導体デバイス。
【請求項１６】
前記フィン型半導体構造体が＜１１０＞方向に延在し、前記チャネル領域がｎチャネルＦｉｎＦＥＴトランジスタのｎチャネルを形成する、請求項１３に記載の半導体デバイス。
【請求項１７】
前記フィン型半導体構造体が＜１００＞方向に延在し、前記チャネル領域がｐチャネルＦｉｎＦＥＴトランジスタのｐチャネルを形成する、請求項１３に記載の半導体デバイス。
【請求項１８】
台形の前記体積反転領域が前記チャネル領域の垂直高さの略５０％から略９０％の間である、請求項１３に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された技術は、一般的に半導体デバイスに関し、より具体的にはフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。
【背景技術】
【０００２】
トランジスタの物理的縮小は、各技術世代で新たな課題を提起し続ける。歪み技術（例えば歪みシリコン）および代替材料（例えば高Ｋゲート誘電体および金属ゲート）などの技術革新は、２０〜３０ｎｍ程度まで短いチャネル長を有するようにトランジスタを縮小し続けることを可能にした。高性能論理応用のために、２０〜３０ｎｍ未満のチャネル長を有するようにトランジスタを物理縮小するために提案された方針は、トランジスタをさらに縮小するために埋込絶縁層上に形成された超薄シリコン層を使用してトランジスタチャネルが形成されるシリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＯＩ））技術、および薄片（例えば垂直フィン型）構造を使用して２次元または３次元トランジスタチャネルが形成されるデュアルゲートおよびトライゲートトランジスタなどのマルチゲート型トランジスタを含む。後者の手法では、高いＯＮ電流およびＯＮ／ＯＦＦ比を維持しつつ、垂直および水平方向の両方においてトランジスタのチャネル領域の物理的寸法（例えば高さ、幅）を縮小することが課題である。
【発明の概要】
【課題を解決するための手段】
【０００３】
１つの態様において、半導体デバイスは、分離領域がそこに形成された半導体基板と、前記分離領域の上に垂直に突出しかつ第１の方向に横方向に延在するフィン型半導体構造体とを備える。デバイスはさらに、前記フィン型半導体構造体のチャネル領域を取り囲むゲート誘電体および前記ゲート誘電体を取り囲むゲート電極を備える。前記チャネル領域は、ソース領域とドレイン領域との間に第１の方向に挟まれ、傾斜した側壁および前記チャネル領域のベースからピークに向かって連続的に減少する幅を有する。前記チャネル領域は、略３ｎｍから略４ｎｍの間の最小幅および略４ｎｍから略８ｎｍの間の最大幅を有する体積反転領域を含み、前記体積反転領域は前記チャネル領域の全高の略２５％を超える高さを有する。
【０００４】
別の態様において、半導体デバイスは、半導体基板と、第１の方向に横方向に延在し、隣接する分離領域の上に突出する突出部を有するフィン型半導体構造体とを備える。デバイスはさらに、前記突出部のチャネル領域上に形成されたゲートスタックを備え、前記チャネル領域はソース領域とドレイン領域との間に横方向に挟まれている。前記ゲートスタックは、前記チャネル領域上に形成されたゲート誘電体および前記ゲート誘電体上に形成されたゲート電極を含む。前記チャネル領域は、３２ｎｍを超えない垂直高さ、および１６ｎｍを超えないベース幅を有し、前記チャネル領域は前記チャネル領域の垂直高さの少なくとも２５％である体積反転領域を有するように前記チャネル領域がテーパー状の対向する側壁を有する。前記体積反転領域は、反転バイアスが前記ゲート電極に印加されたときに、前記反転領域内の伝導帯および価電子帯エネルギー（ＥＣ，ＥＶ）が前記チャネル領域の幅を通して前記チャネル領域のバルク材料の対応するバルク伝導帯および価電子帯エネルギー（ＥＣ，ＢＵＬＫ，ＥＶ，ＢＵＬＫ）を下回るようなドーピング濃度および物理的寸法を有し、前記チャネル領域の幅は前記第１の方向を横切る第２の方向に延びる。
【図面の簡単な説明】
【０００５】
【図１Ａ】バルクトランジスタの概略的断面図である。
【図１Ｂ】シリコン・オン・インシュレータ（ＳＯＩ）トランジスタの概略的断面図である。
【図２】実施形態による体積反転領域を有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の等角図である。
【図３】実施形態による体積反転領域を有するＦｉｎＦＥＴの領域の複数の電子バンド図を示す。
【図４Ａ】多様な実施形態による多様な寸法および構成の体積反転領域を有するＦｉｎＦＥＴのチャネル領域の断面図である。
【図４Ｂ】多様な実施形態による多様な寸法および構成の体積反転領域を有するＦｉｎＦＥＴのチャネル領域の断面図である。
【図４Ｃ】多様な実施形態による多様な寸法および構成の体積反転領域を有するＦｉｎＦＥＴのチャネル領域の断面図である。
【図４Ｄ】多様な実施形態による多様な寸法および構成の体積反転領域を有するＦｉｎＦＥＴのチャネル領域の断面図である。
【図５】実施形態による体積反転領域を有する複数のフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の等角図である。
【発明を実施するための形態】
【０００６】
「理想的な」金属‐酸化物‐シリコン（ＭＯＳ）トランジスタは、ソースとドレインとの間に形成されたチャネル領域を備える。ゲート誘電体がチャネル領域上に形成され、トランジスタのチャネル領域はゲート誘電体上に形成されたゲートを使用して制御される。ゲート‐ソース（Ｖｇｓ）電圧がトランジスタの閾電圧（Ｖｔ）を超えるような大きな電圧がゲートとソースとの間に印加されると、トランジスタのゲートの下にあるチャネル領域は反転する。すなわち、反転層または表面反転層と呼ばれるチャネルの表面付近の電荷の伝導シートが、ソースとドレインとの間に伝導チャネルを形成し、トランジスタを「ＯＮ」にする。トランジスタのサイズが縮小すると、産業界で短チャネル効果（ＳＣＥ）と呼ばれる現象に起因してゲートによるチャネル領域の制御が低下し、ＯＮ／ＯＦＦ電流比の低下およびサブスレッショルドスロープ（ＳＳ）の増加を含む、さまざまな性能測定基準の低下につながる。以下では、１つの型のトランジスタ、例えばチャネル領域が電子のシートによって形成されるｎチャネルトランジスタを使用して、例示的例を示す。しかしながら、概念は、別の型、例えばチャネル領域が正孔のシートによって形成されるｐチャネルトランジスタにも同等に適用される。
【０００７】
図１Ａは、ｐ型基板１４ａに形成されたｎチャネルプレーナバルクトランジスタ１０ａを示す。プレーナバルクトランジスタ１０ａは、高ドープ（ｎ＋）ソース１８ａと高ドープ（ｎ＋）ドレイン２２ａとの間に横方向に挟まれたｐ型チャネル領域３０ａを備える。ゲート誘電体２６ａがｐ型チャネル領域３０ａ上に形成され、ゲート電極３４ａがゲート誘電体２６ａ上に形成される。トランジスタ１０ａは、例えば、Ｖｇｓがトランジスタ１０ａの閾電圧（Ｖｔ）未満である場合にチャネルがＯＦＦ（非伝導）状態を維持するｎチャネルエンハンスメントモードＭＯＳＦＥＴとすることができる。作動時には、Ｖｇｓ＞Ｖｔとなると、ｐ型チャネル領域３０ａの表面領域が反転してｎ型反転層３８ａを形成し、それにより、ソース１８ａとドレイン２２ａとの間に反転チャネルが形成される。正のドレイン‐ソース電圧Ｖｄｓが印加されると、ソース１８ａからドレイン２２ａへと電子が流れる。ゲートバイアスを増加すると、反転領域３８ａにおける電子の濃度が増加し、より大きな電流が流れるようになる。
【０００８】
短チャネル効果（ＳＣＥ）とは、チャネル長が短くなるにつれてＭＯＳＦＥＴのＶｔの低下が見られる現象を指す。図１Ａを参照すると、デバイスの寸法が縮小するにつれて、ソース‐基板空乏領域４６ａおよびドレイン‐基板空乏領域５０ａによって占有されるチャネル領域３０ａの部分が増加するため、ゲート３４ａによって制御されるチャネル領域３０ａにおける電荷の部分が減少する。結果として、チャネルを反転させるために、より少ないゲート電荷、つまりより低いゲート電位が必要となり、結果としてＶｔおよびＯＮ／ＯＦＦ電流比が低下する。略２０〜３０ｎｍより長いチャネル長を有するプレーナトランジスタでは、空乏領域の厚さを低減するための１つの緩和措置として、チャネル領域３０ａのドープ濃度の増加が採用されてきた。しかしながら、チャネルドープ濃度の増加は、キャリアの散乱の増加に起因してキャリア移動度を低下させ、閾電圧を上昇させ得るため、チャネル長が略２０〜３０ｎｍ未満であるトランジスタにおいては利点が限定されている。
【０００９】
短チャネル効果（ＳＣＥ）を低減するために、シリコン・オン・インシュレータ（ＳＯＩ）基板に形成されたトランジスタが使用されてきた。図１Ｂは、シリコン・オン・インシュレータ（ＳＯＩ）に形成されたｎチャネルトランジスタ１０ｂを図示する。図１Ａに関して先に説明されたｎチャネルトランジスタ１０ａと同様に、プレーナトランジスタ１０ｂは、高ドープ（ｎ＋）ソース１８ｂと高ドープ（ｎ＋）ドレイン２２ｂとの間に横方向に挟まれたｐ型チャネル領域３０ｂを備える。ｐ型チャネル領域３０ｂ上にゲート誘電体２６ｂが形成され、ゲート誘電体２６ａ上にゲート電極３４ｂが形成される。図１Ａのトランジスタ１０ａとは異なって、ｎチャネルトランジスタ１０ｂは、埋込酸化物６０ｂ（ＢＯＸ、例えばＳｉＯ２）として知られている埋込絶縁材料によってバルク基板１４ｂから分離されたシリコンの薄い層１６ｂに形成される。ＢＯＸ６０ｂは、図１Ａに関して先に説明したソース‐基板およびドレイン‐基板空乏領域の形成を制限することによって、短チャネル効果を低減することができる。
【００１０】
図１Ｂのｎチャネルトランジスタ１０ｂなどのＳＯＩトランジスタの特性は、とりわけシリコン薄層１６ｂの厚さ（ｔＳｉ）およびＢＯＸ６０ｂの上のチャネル領域３０ｂのドープ濃度に依存する。ＳＯＩ技術の利点を最大にするために、ＳＯＩトランジスタは、チャネル領域３０ｂが反転したときにシリコン層１６ｂの全体積が空乏状態となるように空乏領域４２ｂの厚さよりも薄い厚さｔＳｉを有するシリコン層１６ｂを備える。このようなトランジスタは、完全空乏型ＳＯＩ（ＦＤＳＯＩ）と呼ばれることもある。短チャネル効果の低減に効果的である一方で、ＳＯＩトランジスタは、いくつかの製造上の課題を提起する。例えば、均一なシリコンの超薄層１６ｂ（典型的にチャネル長Ｌｇの１／３から１／４未満）を製造することは課題であり得る。加えて、チャネル領域から基板への放熱を減少させ得るＢＯＸが存在するため、ＳＯＩトランジスタは、温度上昇に起因してキャリア移動度が低下し得る。さらに、ＳＯＩ基板の集積は、大量生産には高価となり得る。発明者らは、フィン型チャネルを有しかつ本明細書に記載した物理的特徴を有するＦｉｎＦＥＴは、コストおよびプロセスの複雑性を低減し、ＯＮ電流、ＯＮ／ＯＦＦ電流比、およびサブスレッショルドスロープに関する性能を向上させ、同時に短チャネル効果に関するＦＤＳＯＩプレーナトランジスタの利点を提供することができることを見出した。
【００１１】
図２は、実施形態によるフィン型チャネルを有するＦｉｎＦＥＴ２００の等角図である。ＦｉｎＦＥＴ２００は、バルク基板２０４からｚ方向に離れる方向において垂直に突出した薄いフィン型半導体構造体を備える。フィン型構造体は、フィン型構造体の一部を埋め込む例えばシャロートレンチ分離（ＳＴＩ）領域である分離領域２１２の対の間にｙ方向に挟まれている。フィン型構造体は、分離領域２１２によって埋め込まれかつ分離領域２１２の上面から上に突出しない埋込フィン部２０８を含む。フィン型構造体はさらに、分離領域２１２の上面から上に突出する有効フィン部２１６を含む。有効フィン部２１６は、チャネル方向（ｘ方向）において横方向に延在し、ソース領域２１６Ｓとドレイン領域２１６Ｄとの間にｘ方向に挟まれたチャネル領域２１６Ａを含む。ＦｉｎＦＥＴ２００はさらに、誘電体２２０とゲート電極２２４とを含むゲートスタックを備える。ゲート誘電体２２０は、有効フィン部２１６のチャネル領域２１６Ａを取り囲み、ゲート電極２２４は、ゲート誘電体２２０を取り囲む。図示された実施形態では、ゲート誘電体２２０は、ゲート電極２２４とチャネル領域２１６Ａとの間に形成されている。ゲートスタックは、隣接する分離領域２１２にわたってｙ方向に延在する。図示された実施形態では、有効フィン部２１６は、互いに面してかつテーパー状、すなわちｚ軸に対して９０°未満の角度で傾斜した側壁２２８を有する。こうして、有効フィン部２１６は、台形のチャネル領域２１６Ａを含みかつｘ方向に延在する台形フィン型構造を形成する。有効フィン部２１６およびチャネル領域２１６Ａは、分離領域２１２の表面に対応する垂直高さでベース幅ＷＦＩＮ  ＢＡＳＥを有する。ＦｉｎＦＥＴ２００は、ｘ方向（すなわちチャネル方向）におけるゲート電極２２４の幅に対応する物理ゲート長Ｌｇを有する。ＦｉｎＦＥＴ２００のゲート幅Ｗｇは、ゲート誘電体２２０と有効フィン部２１６との間のｙ−ｚ面における交線の長さによって画定される。したがって、チャネルの面積は、Ｌｇ×Ｗｇとして定義することができ、これはゲート電極２２４と有効フィン部２１６との間の重複面積に相当する。
【００１２】
発明者らは、チャネル領域２１６Ａが略１６ｎｍ未満のベース幅を有しかつ傾斜した側壁を有するようにＦｉｎＦＥＴが縮小された場合、チャネル領域のいくつかの領域のデバイス物理は、古典的な半導体物理から著しく逸脱することを見出した。本明細書に記載された実施形態によると、チャネル領域のいくつかの領域の物理特性を操作することによって、低減された短チャネル効果、増大されたＯＮ電流およびＯＮ／ＯＦＦ電流比、ならびに低減されたサブスレッショルドスロープを含む、最適な性能を有するＦｉｎＦＥＴを得ることができる。特に、略１６ｎｍ未満のチャネルベース幅を有するＦｉｎＦＥＴは、本明細書中で体積反転領域（図２のＲ２）と称される領域を有するように設計することができる。理論に束縛されるものではないが、体積反転領域Ｒ２は、反転条件の下で、例えば、ｙ方向におけるエネルギー‐距離図にプロットした場合に、チャネル領域を通して体積反転領域の伝導帯および価電子帯エネルギー（ＥＣ，ＥＶ）がバルク半導体材料の伝導帯および価電子帯エネルギー（ＥＣ，ＢＵＬＫ，ＥＶ，ＢＵＬＫ）より低くなるような物理的形状、寸法、およびドープレベルを有することができる。特に、実施形態は、略３ｎｍから略７ｎｍの間、略３ｎｍから５ｎｍの間、または略３ｎｍから略４ｎｍの間の最小幅および略４ｎｍから略８ｎｍの間または略５ｎｍから７ｎｍの間、例えば略６ｎｍの最大幅を有するチャネル領域の垂直部分によって画定される体積反転領域を含むチャネル領域を備える。
【００１３】
いくつかの実施形態では、体積反転領域（Ｒ２）は、バルク基板から直接延びる。状況によっては、体積反転領域は、体積反転領域の下にある本明細書において表面反転領域（Ｒ１）と称される領域と、体積反転領域の上にある量子閉込領域（Ｒ３）と称される領域との間に垂直に挟まれる。量子閉込領域（Ｒ３）とは、物理的寸法が、半導体材料における励起子のボーア半径に近いかそれよりも小さい領域を指す。発明者らは、場合によっては、Ｓｉでは幅が例えば略３〜４ｎｍ未満であるフィン型構造の領域で、量子閉じ込めが発生することを見出した。いかなる理論にも束縛されるものではないが、体積反転領域（Ｒ２）とは異なって、Ｒ１のデバイス物理は、半導体体積の表面付近では伝導帯および価電子帯エネルギーが低下するが、反転条件の下で形成される空乏領域の外ではバルク値まで増加する古典的な半導体モデルによって説明することができる。体積反転および表面反転条件については、以下で図３の電子バンド図を参照してより詳細に説明する。実施形態によると、体積反転領域（Ｒ２）に加えて表面反転領域（Ｒ１）および量子閉込領域（Ｒ３）の一方または両方が存在する場合、チャネル領域は、体積反転領域（Ｒ２）がチャネル領域の全高の略２５％を超える高さを有するように設計される。ここで、チャネル領域の全高はＲ１、Ｒ２およびＲ３の全高として定義することができる。さらに、実施形態によると、チャネル領域は、表面反転領域（Ｒ１）がチャネル領域の全高の略７０％未満の高さを有し、量子閉込領域（Ｒ３）がチャネル領域の全高の略２０％未満の高さを有するように設計され得る。
【００１４】
図２に図示された実施形態の表面反転領域（Ｒ１）、体積反転領域（Ｒ２）および量子閉込領域（Ｒ３）の物理特性について、以下でさらに詳細に説明する。図示された実施形態では、ＦｉｎＦＥＴ２００のチャネル領域２１６Ａは、バルク基板２０４に一体的に接続されており、ベースから、表面反転領域（Ｒ１）、Ｒ１に接続された体積反転領域（Ｒ２）、およびＲ２に接続された量子閉込領域（Ｒ３）を含む。チャネル領域２１６Ａは、分離領域２１２の表面より上の全高ＨＦＩＮを有し、全高は、高さＨＲ１を有するＲ１の高さ、ＨＲ２を有するＲ２の高さ、ＨＲ３を有するＲ３の高さを含む。図示された実施形態では３つの領域Ｒ１、Ｒ２およびＲ３の全てがチャネル領域２１６Ａに含まれているが、その他の実施形態も可能である。例えば、その他の実施形態では、チャネル領域２１６Ａは、図２において隣接している３つの領域Ｒ１、Ｒ２およびＲ３のうちの２つを含む。例えば、チャネル領域２１６Ａは、Ｒ１およびＲ２を含むがＲ３を含まないか、またはＲ２およびＲ３を含むがＲ１を含まなくてもよい。さらに別の実施形態では、チャネル領域２１６Ａは、Ｒ２のみを含む。３つの領域Ｒ１、Ｒ２およびＲ３の各々の寸法および特性について、図２、図３の概略的バンド図、および図４Ａから４Ｄの多様な実施形態を参照して以下で説明する。
【００１５】
図２を参照すると、いくつかの実施形態では、フィンのベース幅ＷＦＩＮ  ＢＡＳＥは、一般的に、「ｘノード」とも称されるテクノロジーノードに対応し得る。ここで、ｘとは、例えば最小フィーチャサイズに対応するフィーチャ寸法（例えばナノメートル単位）である。例えば、「１００ｎｍノード」とは、ゲート長またはその他のリソグラフィによって画定された臨界フィーチャが物理的に略１００ｎｍであり得る論理技術を指し得る。しかしながら、最小フィーチャサイズは、称された技術ノードとは実質的に異なり得る。実施形態によっては、ＷＦＩＮ  ＢＡＳＥは、１６ｎｍ、１２ｎｍ、９ｎｍまたは６ｎｍを超えない。実施形態によっては、ＷＦＩＮ  ＢＡＳＥは、略１２ｎｍから略１６ｎｍの間または略１３ｎｍから略１５ｎｍの間、例えば略１４ｎｍ（例えば図４Ａ）；略８ｎｍから略１２ｎｍの間または略９ｎｍから略１１ｎｍの間、例えば略１０ｎｍ（例えば図４Ｂ）；略５ｎｍから略９ｎｍの間または略６ｎｍから略８ｎｍの間、例えば略７ｎｍ（例えば図４Ｃ）；または、略２ｎｍから略６ｎｍの間または略３ｎｍから略５ｎｍの間、例えば略４ｎｍ（例えば図４Ｄ）であってよい。
【００１６】
様々な実施形態では、チャネル領域の全高ＨＦＩＮは略３４ｎｍを超えない。様々な実施形態では、ＨＦＩＮは略２７ｎｍから略３５ｎｍの間または略２９ｎｍから略３３ｎｍの間、例えば略３２ｎｍ（例えば図４Ａ）；略１７ｎｍから略２５ｎｍの間または略１９ｎｍから略２３ｎｍの間、例えば略２２ｎｍ（例えば図４Ｂ）；略１２ｎｍから略２０ｎｍの間または略１４ｎｍから略１８ｎｍの間、例えば略１７ｎｍ（例えば図４Ｃ）；または、略８ｎｍから略１６ｎｍの間または略１０ｎｍから略１４ｎｍの間、例えば略１２ｎｍ（例えば図４Ｄ）であってよい。
【００１７】
図２を参照して、発明者らは、体積反転領域Ｒ２が、ある幅を有することによって、反転条件の下で実質的に完全に体積反転するように特に構成することができることを見出した。様々な実施形態では、Ｒ２は、略３ｎｍから略７ｎｍの間、略３ｎｍから略５ｎｍの間、または略３ｎｍから略４ｎｍの間、例えば略３ｎｍの最小幅を有し、略４ｎｍから略８ｎｍの間、または略５ｎｍから略７ｎｍの間、例えば略６ｎｍの最大幅を有する。図２では、最大および最小幅は、Ｒ２によって画定された台形領域の下部および上部幅に対応する。
【００１８】
さらに、発明者らは、チャネル領域の全高ＨＦＩＮに対してＲ２が特定の高さＨＲ２を有すると最大性能に有利であり得ることを見出した。様々な実施形態では、ＨＲ２は、チャネル領域の全高ＨＦＩＮの略２５％超、略３０％超、略５０％超もしくは略９０％超、またはこれらの比率の値の間の任意の範囲、例えばＨＦＩＮの略５０％から略９０％の間を示す。
【００１９】
図２を参照して、様々な実施形態では、量子閉込領域（Ｒ３）は、先に説明したようにＲ２の最小幅である最大幅を有する。さらに、様々な実施形態では、Ｒ３は、略３ｎｍを超えない、例えば、略３ｎｍから略１ｎｍの間、または略２ｎｍを超えない、例えば略２ｎｍから略１ｎｍの間の高さＨＲ３を有する。いくつかの実施形態では、ＨＲ３は、チャネル領域の全高ＨＦＩＮの５％、１０％、１５％もしくは２０％未満、またはこれらの比率の値の間の任意の範囲を示す。いかなる理論にも束縛されるものではないが、量子閉込領域とは、物理的寸法が半導体材料における励起子のボーア半径に近いかそれよりも小さい領域を指す。キャリア（電子および正孔または励起子）が量子機械的キャリア閉じ込めにさらされると、その結果として他の効果の中でもとりわけ、半導体材料のバンドギャップが増加し、それにより局所的にＶｔが増加し得る。こうして、発明者らは、上記の寸法を有することによって、例えば、様々なＦｉｎＦＥＴ特性の中でもとりわけ増加したＶｔ分布およびサブスレッショルドスロープなど、Ｒ３による悪影響を受けないＦｉｎＦＥＴの総合的な性能を達成するのに有利であることを見出した。
【００２０】
図２を参照して、様々な実施形態では、表面反転領域（Ｒ１）は、先に説明したようにＲ２の最大幅である最小幅、およびＷＦＩＮ  ＢＡＳＥである最大幅を有する。さらに、様々な実施形態では、Ｒ１は、高さＨＲ１＝ＨＦＩＮ−ＨＲ２−ＨＲ３を有する。例えば、Ｒ１は、ＨＦＩＮの７０％、５５％、３５％または１５％未満であってよい。
【００２１】
いくつかの実施形態では、図１Ｂに関して先に説明した埋込酸化物６０ｂと同様の埋込酸化物が、埋込フィン部２０８と基板２０４との間に垂直に挟まれ得る。図２に関して先に説明したＲ１、Ｒ２およびＲ３の特定の構成を有することによって、発明者らは、図２に図示するように、埋込酸化物は追加の利益を提供しないためフィン型半導体構造体と基板２０４との間から排除してもよいことを見出した。したがって、結果としてＦｉｎＦＥＴ２００は比較的低コストで製造することができる。
【００２２】
様々な実施形態では、基板２０４は半導体基板である。いくつかの実施形態では、基板は、主面（図２においてｚ方向に面する表面）として結晶面の（１００）群の１つを有するシリコン基板である。いくつかの実施形態では、フィン型半導体構造体は、シリコン結晶方向の＜１１０＞群に延在し、得られるＦｉｎＦＥＴ２００のドレイン電流Ｉｄは＜１１０＞方向に流れる。このような実施形態では、シリコン中の正孔移動度が＜１１０＞方向においてその他の結晶方向と比較してより速くなり得るため、得られるＦｉｎＦＥＴはｐチャネルトランジスタに最適化され得る。いくつかのその他の実施形態では、フィン型半導体構造体は、シリコン結晶方向の＜１００＞群に延びるように４５°回転され、得られるＦｉｎＦＥＴ２００のドレイン電流Ｉｄは＜１００＞方向に流れる。このような実施形態では、電子移動度が＜１００＞方向においてその他の結晶方向と比較してより速くなり得るため、得られるＦｉｎＦＥＴはｎチャネルトランジスタに最適化され得る。さらに他の実施形態では、ｎチャネルＦｉｎＦＥＴは＜１００＞方向に延びるチャネルを有し、一方でｐチャネルＦｉｎＦＥＴは＜１１０＞方向に延びるチャネルを有する。
【００２３】
図２を参照して、様々な実施形態によると、フィン型半導体構造体のチャネル領域２１６Ａは、ｎチャネルＦｉｎＦＥＴにはｐ型ドープされ、ｐチャネルＦｉｎＦＥＴにはｎ型ドープされ得るか、またはｐチャネルＦｉｎＦＥＴもしくはｎチャネルＦｉｎＦＥＴのいずれかとして基本的に固有のものとなるようにドープしなくてもよい。様々な実施形態では、チャネル領域２１６Ａは、略１．５×１０１０／ｃｍ３から略１．０×１０１６／ｃｍ３の間、略１．５×１０１０／ｃｍ３から略１．０×１０１４／ｃｍ３の間、または略１．５×１０１０／ｃｍ３から略１．０×１０１２／ｃｍ３の間の正味ドーパント濃度を有する。いくつかの実施形態では、より低いドーパント濃度を有することによってキャリア移動度が増加し、それによりＩＯＮおよびＩＯＮ／ＩＯＦＦ比が増加し得る。本明細書で使用する正味ドーパント濃度とは、ＦｉｎＦＥＴのチャネル領域を形成する型のドーパントの濃度と、その逆のドーパント型の濃度との間の差を指す。
【００２４】
図２を参照して、様々な実施形態によると、チャネル領域２１６Ａを取り囲むゲート誘電体２２０は適当なゲート誘電体材料から形成することができ、該材料は、ＳｉＯ２、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、ＳｒＴｉＯ３、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯ４、ＬａＡｌＯ３または非化学量論のこれらの様々な混合物および組み合わせもしくはそれらのスタック等の誘電体材料を含むがそれらに限定されるものではない。
【００２５】
ゲート誘電体２２０の等価酸化膜厚（ＥＯＴ）は、トランジスタの所望の駆動電流に対して選択することができ、チャネル長Ｌｇ、実効チャネル幅およびフィンベース幅の１つまたは複数に基づく値を有するように選択することができる。様々な実施形態では、ゲート誘電体２２０のＥＯＴは、略０．５ｎｍから略２ｎｍの間、略０．７ｎｍから略１．５ｎｍの間、または略０．９ｎｍから１．３ｎｍの間、例えば略１．０ｎｍの値を有するように選択することができる。
【００２６】
ゲート電極２２４は、ＦｉｎＦＥＴ２００がｎチャネルＦｉｎＦＥＴ（ｎ−ＦｉｎＦＥＴ）であるかまたはｐチャネルＦｉｎＦＥＴ（ｐ−ＦｉｎＦＥＴ）であるかによって、かつ閾電圧の所望の値に基づいて、適当な金属または半導体材料を使用して形成することができる。閾電圧は、ゲート電極２２４が金属を含む実施形態ではゲート電極２２４の金属材料の金属仕事関数とチャネル領域２１６Ａのフェルミ準位との間のエネルギー差に部分的に依存し、ゲート電極２２４が半導体を含む実施形態ではゲート電極２２４とチャネル領域２１６Ａとの間のフェルミ準位のエネルギー差に部分的に依存する。
【００２７】
ＦｉｎＦＥＴ２００がｎ−ＦｉｎＦＥＴである実施形態では、ゲート電極２２４に適当な材料は、ｐ型ドープ多結晶質シリコンなどのｐ型ドープ半導体またはゲート電極２２４の仕事関数Φｍ，Ｎが略４．１ｅＶから略４．６５ｅＶの間、略４．１ｅＶから略４．４ｅＶの間、または略４．４ｅＶから略４．６５ｅＶの間となり得るような適当な「ｐ型」金属を含む。
【００２８】
ＦｉｎＦＥＴ２００がｐ−ＦｉｎＦＥＴである実施形態では、ゲート電極２２４に適当な材料は、ｎ型ドープ多結晶質シリコンなどのｎ型ドープ半導体またはゲート電極２２４の仕事関数Φｍ，Ｐが略４．６５ｅＶから略５．２ｅＶの間、略４．６５ｅＶから略４．９ｅＶの間、または略４．９ｅＶから略５．２ｅＶの間となり得るような適当な金属を含む。
【００２９】
様々な実施形態では、ゲート電極２２４に適当な金属は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルビジウム（Ｒｕ）、ＴｉＮ、ＴａＮ、ＴａＣＮ、およびＴａＳｉｘＮｙなどを含む。当然ながら、低電圧ＣＭＯＳ用途では、ｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴの両方が、先に説明した所望の仕事関数を実現するために類似のまたは同一のベース材料を不純物とともに含み得る。
【００３０】
いくつかの実施形態では、供給電圧（Ｖｄｄ）の縮小に起因して、両方のトランジスタの型（ｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴ）にとって低く対称的な閾電圧を実現することが望ましい。両方のトランジスタの型に対称的な閾電圧を実現するために、いくつかの実施形態では、差（Φｍ，Ｐ−ＥＦ）および（Φｍ，Ｎ−ＥＦ）（ここでＥＦはチャネル領域２１６Ａのフェルミ準位である）が略０．５ｅＶ、０．３ｅＶ、または０．２ｅＶを超えないように、ｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴ用にゲート電極が選択される。
【００３１】
図２を参照して、発明者らは、有効フィン部２１６が概して台形形状を有するように構成することがいくつかの理由から有利であり得ることを見出した。製造の観点からみると、台形形状を有することは、有効フィン部２１６に強化された構造支持を与える。さらに、テーパー状の側壁２２８を有することは、基本的に垂直（例えば８９から９０°の間）である側壁と比較して著しく処理が容易となり得る。さらに、テーパー状の側壁２２８を有すると、化学気相成長または高密度プラズマ化学気相成長などの技法を使用してそこに望ましくないボイドを形成せずに分離領域２１２を充填することが概して容易となる。様々な実施形態では、テーパー状の側壁２２８は、ｚ軸に対して略８８°から略８０°の間、略８８°から略８２°の間または略８８°から略８５°の間の角度をなし得る。
【００３２】
図２を参照して、発明者らは、ＦｉｎＦＥＴ２００における短チャネル効果を抑制するために、分離領域２１２の表面の上の有効領域のベース幅は、ゲート長Ｌｇとほぼ同等またはそれより長いことが好ましいことを見出した。したがって、分離領域２１２の表面レベルの上に幅が連続的に減少する台形形状を有する図２のＦｉｎＦＥＴ２００の図示された実施形態では、ＷＦＩＮ  ＢＡＳＥは、Ｌｇの略８０％から略２００％の間であるかまたはＬｇの略９０％から略１５０％、またはＬｇの略１００％から略１２０％の間である。
【００３３】
図３は、図２に関して先に説明したＦｉｎＦＥＴ２００の表面反転領域Ｒ１および体積反転領域Ｒ２と同様のＦｉｎＦＥＴの２つの領域を表す概略的電子バンド図を示す。一般的に、電子バンド図は、例えば幅（図２におけるｙ方向）の中で、横方向の位置の関数として電子エネルギーを表す。ＦｉｎＦＥＴでは、ＦｉｎＦＥＴのチャネル領域の２つの側壁上の近接したゲート電極のために、図１Ａおよび１Ｂに関して先に説明したプレーナトランジスタとは著しく異なる静電気学がもたらされる。理論に束縛されるものではないが、チャネル領域の比較的狭い幅のために、チャネル領域の幅にとりわけ依存してチャネル領域の様々な部分の中で反転電荷分布が著しく変化し得ることがわかった。
【００３４】
図３は、図２のＦｉｎＦＥＴ２００のチャネル領域２１６Ａをそれぞれ表面反転領域（Ｒ１）内の幅（Ｗ１）に対応する垂直レベル、および体積反転領域（Ｒ２）内の幅（Ｗ２）に対応する垂直レベルで横切る部分に物理的に対応する電子バンド図３００および３５０を概略的に示す。バンド図３００は、Ｒ１内のＷ１（図２）に対応する垂直レベルでのチャネル領域の第１側および第２側上のゲート誘電体の電子バンド３２０ａと３２０ｂとの間のＦｉｎＦＥＴのチャネル領域の伝導帯３０４および価電子帯３０８を示す。バンド図３５０は、Ｒ２内のＷ２（図２）に対応する垂直レベルでのチャネル領域の第１側および第２側上のゲート誘電体の電子バンド３２０ｃと３２０ｄとの間のＦｉｎＦＥＴのチャネル領域の伝導帯３５４と価電子帯３５８を示す。ＥＦ，ＢＵＬＫとは、ＦｉｎＦＥＴのチャネル領域のフェルミ準位を指す。対応するバルク単一ゲートプレーナトランジスタにおける伝導帯３２４（ＥＣ，ＢＵＬＫ）および価電子帯３２８（ＥＶ，ＢＵＬＫ）もまた破線で示される。
【００３５】
図３における様々なバンドの曲線は、ゲート電極でのエネルギーレベルシフト（ｅＶｇｓ）によって示唆されるように、一定のゲート‐ソース電圧Ｖｇｓでのチャネル領域の幅の減少の効果を示す。バンド図３００は、表面反転領域Ｒ１において、反転条件の下で、Ｗ１が空乏幅ＷＤＥＰＭ（同一のドーピングおよび材料を有する対応するバルクチャネルにおいて形成される空乏幅）の２倍と等しいかそれより大きいことを示し、すなわちチャネル領域の２つの側に対してＷ１≧２ＷＤＥＰＭである。この状態の下で、バンドの湾曲がわずかに生じるかまたは基本的に生じない中性領域３１２が存在し、これは図２における領域２０４に相当する。中性領域では、伝導帯３０４および価電子帯３０８はそれぞれ対応するバルクエネルギーＥＣ，ＢＵＬＫおよびＥＶ，ＢＵＬＫの値に近づく。この状態の下で、反転電荷Ｑｉｎｖは、チャネル領域のゲート誘電体と半導体材料との間の界面領域３１６ａおよび３１６ｂに比較的局所化される。反転領域におけるキャリアの濃度は、電圧降下ΨＳによって部分的に決定される。表面反転が起こる２つの界面領域３１６ａおよび３１６ｂがあるため、駆動電流Ｉｄｓは、単一ゲートを有するプレーナトランジスタと比較して増加する（例えば倍増）。
【００３６】
表面反転領域Ｒ１とは異なり、体積反転領域Ｒ２では、反転条件の下で、Ｗ２は最大空乏幅ＷＤＥＰＭの２倍未満であり（すなわちチャネル領域の２つの側に対してＷ２＜２ＷＤＥＰＭ）、中性領域は存在しない。この状態の下で、チャネル領域の２つの側上で近接するゲート電極のため、伝導帯３５４および価電子帯３５８のエネルギーは、チャネル領域の全幅にわたって、対応するバルクエネルギーＥＣ，ＢＵＬＫおよびＥＶ，ＢＵＬＫを下回り、反転電荷Ｑｉｎｖはもはや界面領域３１６ｂおよび３１６ｂへと局所化されず、Ｒ２の体積にわたって分配される。本明細書において使用されるこの状態とは、体積反転を指す。発明者らは、ＦｉｎＦＥＴがオンになると体積反転を受けるように構成された比較的大きな体積のチャネル領域を有することが望ましいことを見出した。いかなる理論にも束縛されるものではないが、比較的大きな体積反転領域Ｒ２を有する利点の１つは、ゲート誘電体／チャネル界面領域からさらに離れてより大きな電流が流れることである。このことは、これらの界面領域が、電子および／または正孔移動度（μｎおよび／またはμｐ）を低下させ、結果として駆動電流および／またはサブスレッショルドスロープの低下をもたらし得る界面散乱中心を有し得るため有利である。さらに、有効フィン領域の幅Ｗ２は、２ＷＤＥＰＭを実質的に下回り、高いＩＯＮおよび高いＩＯＮ／ＩＯＦＦ比を依然として維持することができる。
【００３７】
上記では、地面、例えば基板またはフィン型構造体の埋込部分に対して略０．２Ｖから１．０Ｖの間、略０．２Ｖから略０．８Ｖの間、または略０．２Ｖから略０．６Ｖの間のゲート電圧がゲート電極に印加されると、反転条件を満たすことができる。
【００３８】
図４Ａ〜４Ｄは、様々な実施形態によるＦｉｎＦＥＴ４００、４２０、４４０および４６０の断面図を示す。ＦｉｎＦＥＴ４００、４２０、４４０および４６０は、限定されるものではないが、技術ノード１４ｎｍ、１０ｎｍ、７ｎｍおよび４ｎｍに相当し得る。図４Ａ〜４Ｄの図は、チャネル領域（チャネル方向（ｘ方向）に垂直な面（ｙ−ｚ面）における図２のチャネル領域２１６Ａと同様）の断面図を示す。図示されたＦｉｎＦＥＴは、隣接してまたは周囲に分離領域２１２が形成された埋込フィン部２０８を含む。埋込フィン部２０８は、図２に関して先に説明した半導体基板と同様の材料、方向、ドープレベルを有することができる。図４Ａ〜４Ｄに図示したＦｉｎＦＥＴのチャネル領域は、ｘ方向においてページの内外に延在し、かつソース領域とドレイン領域（図４Ａ〜４Ｄには示されていない、図２のソースおよびドレイン領域２１６Ｓ、２１６Ｄと同様）との間に挟まれる。明確化のために、図４Ａ〜４Ｄにはゲート誘電体およびゲート電極が図示されていないが、図２に関して先に説明したものと同様に存在する。つまり、ゲート誘電体がチャネル領域を取り囲み、ゲート電極がゲート誘電体を取り囲む。
【００３９】
図４Ａ〜４ＤのＦｉｎＦＥＴ４００、４２０、４４０および４６０では、チャネル領域は、図２に関して先に説明した３つの領域、つまり表面反転領域（Ｒ１）、体積反転領域（Ｒ２）および量子閉込領域（Ｒ３）のうち少なくとも体積反転領域（Ｒ２）および量子閉込領域（Ｒ３）を含む。ＦｉｎＦＥＴ４００、４２０、４４０、および４６０は、略３ｎｍから略４ｎｍの間の最小幅、略４ｎｍから略８ｎｍの間の最大幅、およびチャネル領域の全高の略２５％を超える高さを有する体積反転領域（Ｒ２）を含む。図４Ａ〜４ＤにおけるＦｉｎＦＥＴのＲ１は、図２および３に関して先に説明したＲ１と同様であり、ＷＦＩＮ  ＢＡＳＥで与えられるフィンのベースで最大幅を有し、ＷＲ２  ＭＡＸで与えられるＲ２のベースで最小幅を有する。Ｒ１内の幅は、図３に関して先に説明したように空乏幅の２倍２ＷＤＥＰＭと同等またはそれより大きく、いかなる理論にも束縛されるものではないが、反転条件の下で、中性領域が中心領域（図２における２０４と同様）に存在し、そこではバンド湾曲が生じず、最大伝導帯および価電子帯エネルギーがそれぞれ対応するバルクエネルギーＥＣ，ＢＵＬＫおよびＥＶ，ＢＵＬＫを下回らない。
【００４０】
さらに、図４Ａ〜４ＤにおけるＦｉｎＦＥＴのＲ２は、図２および３に関して先に説明したＲ２と同様であり、ＷＲ２  ＭＡＸで与えられるＲ２のベースで最大幅を有し、ＷＲ２  ＭＩＮで与えられるＲ３のベースで最小幅を有する。Ｒ２内の幅は、図３に関して先に説明したように空乏幅の２倍２ＷＤＥＰＭ未満であり、いかなる理論にも束縛されるものではないが、反転条件の下で、中性領域が存在せず、Ｒ２の実質的全体積にわたって、伝導帯および価電子帯エネルギーがそれぞれ対応するバルクエネルギーＥＣ，ＢＵＬＫおよびＥＶ，ＢＵＬＫを下回る。
【００４１】
さらに、図４Ａ〜４ＤにおけるＦｉｎＦＥＴのＲ３は、図２に関して先に説明したＲ３と同様であり、ベースでＷＲ２  ＭＩＮで与えられる最大幅を有し、フィンのピークに向かって連続的に減少する。
【００４２】
図４Ａ〜４ＤにおけるＦｉｎＦＥＴは傾斜した側壁を有し、その角度は、Ｒ２の側壁でｚ方向に対してθで表すことができ、図２に関して先に説明したものと同様の値を有する。
【００４３】
図４Ａを参照すると、実施形態によるＦｉｎＦＥＴ４００は、埋込フィン部２０８の半導体材料に接続されかつ拡張部を形成する表面反転領域（Ｒ１）４１８と、（Ｒ１）４１８の半導体材料に接続されかつ拡張部を形成する体積反転領域（Ｒ２）４０８と、（Ｒ２）４０８の半導体材料に接続されかつ拡張部を形成する量子閉込領域（Ｒ３）４０４とを含む。
【００４４】
ＦｉｎＦＥＴ４００は、略１２ｎｍから略１６ｎｍの間または略１３ｎｍから略１５ｎｍの間、例えば略１４ｎｍのベース幅ＷＦＩＮ  ＢＡＳＥ４０６、略４ｎｍから略８ｎｍの間、例えば略７ｎｍである最大体積反転幅ＷＲ２  ＭＡＸ４１４、および略３ｎｍから略４ｎｍの間、例えば略３ｎｍである最小体積反転幅ＷＲ２  ＭＩＮ４１２を有する。
【００４５】
ＦｉｎＦＥＴ４００は、略１７ｎｍから略２５ｎｍの間または略１９ｎｍから略２３ｎｍの間、例えば略２１ｎｍである第１の高さＨＲ１、略８ｎｍから略１２ｎｍまたは略９ｎｍから略１１ｎｍの間、例えば略１０ｎｍである第２の高さＨＲ２、略２ｎｍ未満、例えば略１ｎｍである第３の高さＨＲ３を有する。ＦｉｎＦＥＴ４００は、略２８ｎｍから略３６ｎｍまたは略３０ｎｍから略３４ｎｍの間、例えば略３２ｎｍである全高ＨＦＩＮを有する。
【００４６】
ＦｉｎＦＥＴ４００は、略３０％を超える全高ＨＦＩＮに対する第２の高さＨＲ２の比率を有する。
【００４７】
図４Ｂを参照すると、図４ＡのＦｉｎＦＥＴ４００と同様に、別の実施形態によるＦｉｎＦＥＴ４２０は、表面反転領域（Ｒ１）４３８と、体積反転領域（Ｒ２）４２８と、量子閉込領域（Ｒ３）４２４とを含む。
【００４８】
ＦｉｎＦＥＴ４２０は、略８ｎｍから略１２ｎｍの間または略９ｎｍから略１１ｎｍの間、例えば略１０ｎｍであるベース幅ＷＦＩＮ  ＢＡＳＥ４２６、略４ｎｍから略８ｎｍの間、例えば略７ｎｍである最大体積反転幅ＷＲ２  ＭＡＸ４３４、略３ｎｍから略４ｎｍの間、例えば略３ｎｍである最小体積反転幅ＷＲ２  ＭＩＮ４３２を有する。
【００４９】
ＦｉｎＦＥＴ４２０は、略８ｎｍから略１２ｎｍの間または略９ｎｍから略１１ｎｍの間、例えば略１０ｎｍであるＲ１の第１の高さＨＲ１、略９ｎｍから略１３ｎｍの間または略１０ｎｍから略１２ｎｍの間、例えば略１１ｎｍである第２の高さＨＲ２、略２ｎｍ未満、例えば略１ｎｍである第３の高さＨＲ３を有する。ＦｉｎＦＥＴ４００は、略１７ｎｍから略２５ｎｍの間または略１９ｎｍから略２３ｎｍの間、例えば略２１ｎｍである全高ＨＦＩＮを有する。
【００５０】
ＦｉｎＦＥＴ４２０は、略５０％を超える全高ＨＦＩＮに対する第２の高さＨＲ２の比率を有する。
【００５１】
図４Ｃを参照すると、図４Ａおよび４ＢのＦｉｎＦＥＴ４００および４２０と同様に、別の実施形態によるＦｉｎＦＥＴ４４０は、体積反転領域（Ｒ２）４４８と、量子閉込領域（Ｒ３）４４４とを含む。しかしながら、ＦｉｎＦＥＴ４００（図４Ａ）および４２０（図４Ｂ）とは異なり、ＦｉｎＦＥＴ４４０は表面反転領域（Ｒ１）を含まない。したがって、反転条件の下で、Ｒ２が体積反転した場合に、ＦｉｎＦＥＴ４４０では表面反転が起こらない。
【００５２】
ＦｉｎＦＥＴ４４０は、ＷＲ２  ＭＡＸと同等であり、略４ｎｍから略８ｎｍの間、例えば略７ｎｍであるベース幅ＷＦＩＮ  ＢＡＳＥ４４６、略３ｎｍから略４ｎｍの間、例えば略３ｎｍである最小体積反転幅ＷＲ２ ＭＩＮ４５２を有する。
【００５３】
ＦｉｎＦＥＴ４４０は、略１４ｎｍから略１８ｎｍの間または略１５ｎｍから略１７ｎｍの間、例えば略１６ｎｍである第２の高さＨＲ２、略２ｎｍ未満、例えば略１ｎｍである第３の高さＨＲ３を有する。ＦｉｎＦＥＴ４４０は、略１３ｎｍから略２１ｎｍの間または略１５ｎｍから略１９ｎｍの間、例えば略１７ｎｍである全高ＨＦＩＮを有する。
【００５４】
ＦｉｎＦＥＴ４４０は、９０％を超える全高ＨＦＩＮに対する第２の高さＨＲ２の比率を有する。
【００５５】
図４Ｄを参照すると、図４Ａおよび４ＢのＦｉｎＦＥＴ４００および４２０と同様に、別の実施形態によるＦｉｎＦＥＴ４６０は、体積反転領域（Ｒ２）４６８と、量子閉込領域（Ｒ３）４６４とを含む。しかしながら、ＦｉｎＦＥＴ４００および４２０とは異なるが図４ＣのＦｉｎＦＥＴ４４０と同様に、ＦｉｎＦＥＴ４６０は表面反転領域（Ｒ１）を含まない。したがって、反転条件の下で、Ｒ２が体積反転した場合に、ＦｉｎＦＥＴ４６０では表面反転が起こらない。
【００５６】
ＦｉｎＦＥＴ４６０は、ＷＲ２  ＭＡＸと同等であり、略４ｎｍから略８ｎｍの間、例えば略４ｎｍであるベース幅ＷＦＩＮ  ＢＡＳＥ４６６、略３ｎｍから略４ｎｍの間、例えば略３ｎｍである最小体積反転幅ＷＲ２ ＭＩＮ４６２を有する。
【００５７】
ＦｉｎＦＥＴ４６０は、略８ｎｍから略１２ｎｍの間または略９ｎｍから略１１ｎｍの間、例えば略１０ｎｍである第２の高さＨＲ２、略２ｎｍ未満、例えば略１ｎｍである第３の高さＨＲ３を有する。ＦｉｎＦＥＴ４６０は、略１０ｎｍから略１４ｎｍの間または略１１ｎｍから略１３ｎｍの間、例えば略１２ｎｍである全高ＨＦＩＮを有する。
【００５８】
ＦｉｎＦＥＴ４６０は、略９０％を超える全高ＨＦＩＮに対する第２の高さＨＲ２の比率を有する。
【００５９】
図５を参照すると、先に説明した様々な実施形態と同様である複数のＦｉｎＦＥＴは、全体駆動電流を増大するために、共通ゲート電極によって接続され得る。図５は、複数の有効フィン領域５１６ａ、５１６ｂおよび５１６ｃを含み、該領域の各々が隣接する分離領域５１２によって分離され、各々がソース領域（５１６Ｓ−１、５１６Ｓ−２および５１６Ｓ−３）およびドレイン領域（５１６Ｄ−１、５１６Ｄ−２および５１６Ｄ−３）を有するＦｉｎＦＥＴデバイス５００を図示する。有効フィン領域５１６ａ、５１６ｂおよび５１６ｃは、それぞれ埋込フィン部５０８ａ、５０８ｂおよび５０８ｃの連続した拡張部を形成し、埋込フィン部の各々はバルク基板５０４から連続して延びる。複数の有効フィン領域は、実施形態に図示されているように、連続し得るゲート誘電体５２０ａ、５２０ｂおよび５２０ｃによって取り囲まれる。ゲート電極５２４に印加される単一ゲート電圧によって複数の有効フィン領域が制御されるように、共通ゲート電極５２４はゲート誘電体上に形成される。チャネル領域（標識せず）は、ゲート誘電体５２０ａ、５２０ｂおよび５２０ｃの各々ならびにゲート電極５２４の下で、それぞれのソース領域とドレイン領域との間に形成される。
【００６０】
本発明を特定の実施形態の点から説明したが、本明細書に記載した全ての特徴および利点を提供しない実施形態を含む当業者に明らかであるその他の実施形態も本発明の範囲内に含まれる。さらに、先に説明した様々な実施形態を組み合わせてさらなる実施形態を提供することも可能である。加えて、１つの実施形態において示した特定の特徴をその他の実施形態に組み込んでもよい。したがって、本発明の範囲は、添付の特許請求の範囲を参照してのみ定義される。
【符号の説明】
【００６１】
２００  ＦｉｎＦＥＴ
２０４  基板
２０８  埋込フィン部
２１２  分離領域
２１６  有効フィン部
２１６Ａ  チャネル領域
２１６Ｓ  ソース領域
２１６Ｄ  ドレイン領域
２２０  ゲート誘電体
２２４  ゲート電極
２２８  側壁
【図１Ａ】
2019075590.tif 000003
【図１Ｂ】
2019075590.tif 000004
【図２】
2019075590.tif 000005
【図３】
2019075590.tif 000006
【図４Ａ】
2019075590.tif 000007
【図４Ｂ】
2019075590.tif 000008
【図４Ｃ】
2019075590.tif 000009
【図４Ｄ】
2019075590.tif 000010
【図５】
2019075590.tif 000011
【手続補正書】
【提出日】平成31年3月22日(2019.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板のバルク領域から突出し、かつ前記半導体基板のバルク領域と連続しているフィン型半導体構造体であって、第１の横方向においてチャネル領域が間に挟まれたソース領域およびドレイン領域を備える、フィン型半導体構造体と、
前記チャネル領域上に形成されたゲートスタックであって、ゲート電極およびゲート誘電体を備える、ゲートスタックと、を備える半導体デバイスであって、
前記チャネル領域が、対向する傾斜した側壁を有し、反転条件の下で、表面空乏領域が前記対向する傾斜した側壁から互いに重複するように延びるように構成された非ドープ体積反転領域を備え、
前記体積反転領域が前記フィン型半導体構造体の頂点から下方に延びる高さを有し、前記高さが前記チャネル領域の全高の略２５％を超える、半導体デバイス。
【請求項２】
前記体積反転領域が、前記第１の横方向に垂直な第２の横方向において、略４ｎｍから８ｎｍの間の最大幅を有する、請求項１に記載の半導体デバイス。
【請求項３】
前記フィン型半導体構造体によって第２の横方向において分離された分離領域をさらに備え、前記チャネル領域が隣接する前記分離領域の鉛直上方に突出している、請求項１に記載の半導体デバイス。
【請求項４】
前記体積反転領域が、反転条件の下で、体積反転領域全体の伝導帯および価電子帯エネルギー（ＥＣ，ＥＶ）が、前記フィン型半導体構造体を形成するバルク半導体材料のそれぞれ伝導帯および価電子帯エネルギー（ＥＣ，ＢＵＬＫ，ＥＶ，ＢＵＬＫ）未満となるように構成されている、請求項１に記載の半導体デバイス。
【請求項５】
前記ゲート誘電体が高Ｋ誘電体を含み、前記ゲート電極が金属ゲートを含む、請求項１に記載の半導体デバイス。
【請求項６】
各々が請求項１に記載されたフィン型半導体構造体による複数のフィン型半導体構造体をさらに備え、前記ゲートスタックが、前記第１の横方向に垂直な第２の横方向に延び、かつ前記フィン型半導体構造体の前記チャネル領域を取り囲む、請求項１に記載の半導体デバイス。
【請求項７】
半導体基板と、
前記半導体基板の表面領域から突出するフィン型半導体構造体であって、第１の横方向においてチャネル領域が間に挟まれたソース領域およびドレイン領域を備え、半導体材料が反転バイアス下にあるときに表面反転層を形成し、前記表面反転層の下に空乏領域を形成するように構成された半導体材料から形成され、前記空乏領域が空乏幅を有する、フィン型半導体構造体と、
前記チャネル領域上に形成されたゲートスタックであって、ゲート電極およびゲート誘電体を備える、ゲートスタックと、を備える半導体デバイスであって、
前記チャネル領域が、傾斜した側壁を有し、かつ前記空乏幅の２倍より小さい、前記第１の横方向に垂直な第２の横方向における最大幅を有する非ドープ体積反転領域を備える、半導体デバイス。
【請求項８】
前記半導体基板がシリコン・オン・インシュレータ（ＳＯＩ）基板ではない、請求項７に記載の半導体デバイス。
【請求項９】
前記体積反転領域が、反転バイアスが前記ゲート電極に印加されたときに、前記体積反転領域の中心部の伝導帯および価電子帯エネルギー（ＥＣ，ＥＶ）が前記半導体材料のそれぞれ伝導帯および価電子帯エネルギー（ＥＣ，ＢＵＬＫ，ＥＶ，ＢＵＬＫ）未満となるように構成されている、請求項７に記載の半導体デバイス。
【請求項１０】
前記チャネル領域が、前記体積反転領域の鉛直上方に形成された量子閉込領域をさらに備え、前記量子閉込領域が、前記半導体材料における励起子のボーア半径とほぼ同一かまたはそれよりも小さい前記第２の横方向における最大幅を有し、前記量子閉込領域が前記チャネル領域の全高の略２０％を超えない高さを有する、請求項７に記載の半導体デバイス。
【請求項１１】
前記チャネル領域が、反転バイアスが前記ゲート電極に印加されたときに、表面反転が起こるように構成された表面反転領域をさらに備え、前記表面反転領域が前記体積反転領域の鉛直下方に形成される、請求項７に記載の半導体デバイス。
【請求項１２】
反転バイアスが前記ゲート電極に印加されたときに、前記表面反転層が前記チャネル領域全体に形成されないように、前記チャネル領域が前記空乏幅の２倍より小さい最大幅を有する、請求項７に記載の半導体デバイス。
【請求項１３】
前記チャネル領域が３４ｎｍを超えない垂直高さ、および１６ｎｍを超えないベース幅を有し、前記体積反転領域が前記チャネル領域の垂直高さの少なくとも２５％である高さを有する、請求項７に記載の半導体デバイス。
【請求項１４】
前記チャネル領域が、前記チャネル領域と重複する前記ゲート電極の幅によって画定される第２の方向におけるゲート長を有し、前記チャネル領域が前記ゲート長の略８０％から略２００％の間であるベース幅を有する、請求項７に記載の半導体デバイス。
【請求項１５】
前記体積反転領域が、略４ｎｍから略８ｎｍの間の最大幅を有する、請求項７に記載の半導体デバイス。
【請求項１６】
前記傾斜した側壁が、前記半導体基板の主表面に垂直な方向に対して８８から８０°の間の角度をなす、請求項７に記載の半導体デバイス。
【請求項１７】
半導体基板と、
前記半導体基板のバルク領域の連続拡張部を形成するフィン型半導体構造体であって、第１の横方向においてチャネル領域が間に挟まれたソース領域およびドレイン領域を備える、フィン型半導体構造体と、
前記フィン型半導体構造体の前記チャネル領域上に形成されたゲートスタックであって、ゲート誘電体上に形成されたゲート電極を備える、ゲートスタックと、を備える半導体デバイスであって、
前記チャネル領域が、傾斜した側壁を有し、反転バイアスが前記ゲート電極に印加されたときに、表面反転が起こらないような寸法および形状を有する非ドープ体積反転領域を備え、前記反転バイアスが前記フィン型半導体構造体のバルク半導体材料に印加されたときに表面反転層を形成するのに十分である、半導体デバイス。
【請求項１８】
前記非ドープ体積反転領域の高さが前記チャネル領域の全高の９０％を超える、請求項１７に記載の半導体デバイス。
【請求項１９】
前記チャネル領域の最大幅が略４ｎｍから略８ｎｍの間である、請求項１８に記載の半導体デバイス。
【請求項２０】
分離領域が形成された半導体基板と、
前記半導体基板のバルク領域から突出し、かつ前記半導体基板のバルク領域と連続しているフィン型半導体構造体であって、第１の横方向においてチャネル領域が間に挟まれたソース領域およびドレイン領域を備える、フィン型半導体構造体と、
前記チャネル上に形成されたゲートスタックであって、ゲート誘電体上に形成されたゲート電極を備える、ゲートスタックと、を備える半導体デバイスであって、
前記チャネル領域が、対向する傾斜した側壁を有し、かつ略３ｎｍから略４ｎｍの間の第１の幅および略４ｎｍから略８ｎｍの間の第２の幅を有する非ドープ領域を備え、前記非ドープ領域が前記チャネル領域の全高の略２５％を超える高さを有する、半導体デバイス。
【請求項２１】
前記非ドープ領域が、略１．５×１０１０／ｃｍ３から略１．０×１０１２／ｃｍ３の間の正味キャリア濃度を有する、請求項２０に記載の半導体デバイス。
【請求項２２】
前記半導体基板がシリコン・オン・インシュレータ（ＳＯＩ）基板ではない、請求項２０に記載の半導体デバイス。
【請求項２３】
前記チャネル領域全体がドープされていない、請求項２０に記載の半導体デバイス。
【請求項２４】
前記チャネル領域が３４ｎｍを超えない垂直高さ、および１６ｎｍを超えないベース幅を有する、請求項２０に記載の半導体デバイス。
【請求項２５】
前記チャネル領域が、前記半導体基板の主表面に垂直な方向に対して８８から８０°の間の角度をなす傾斜した側壁を有する、請求項２０に記載の半導体デバイス。
【請求項２６】
前記チャネル領域が、前記非ドープ領域の鉛直上方に形成された量子閉込領域をさらに備え、前記量子閉込領域が、前記半導体基板における励起子のボーア半径とほぼ同一かまたはそれよりも小さい最大幅を有し、前記量子閉込領域が前記チャネル領域の全高の略２０％を超えない高さを有する、請求項２０に記載の半導体デバイス。
【請求項２７】
前記非ドープ領域の高さが前記チャネル領域の全高の９０％を超える、請求項２０に記載の半導体デバイス。
【請求項２８】
前記チャネル領域全体がドープされていない、請求項２０に記載の半導体デバイス。
【外国語明細書】
2019075590000001.pdf