(57)【要約】【課題】高速の電気信号の劣化を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第１半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第２半導体素子と、前記インターポーザの上面に設けられた第１パッドと前記第２半導体素子の上面に設けられた第２パッドとを接続するボンディングワイヤと、を具備し、前記第１半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第２半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第２半導体素子に出力する半導体装置。【選択図】  図１
2019046883.tif 000002
【特許請求の範囲】
【請求項１】
プリント基板と、
前記プリント基板の上面に搭載されたインターポーザと、
前記インターポーザの上面に搭載された第１半導体素子と、
前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第２半導体素子と、
前記インターポーザの上面に設けられた第１パッドと前記第２半導体素子の上面に設けられた第２パッドとを接続するボンディングワイヤと、を具備し、
前記第１半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第２半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第２半導体素子に出力する半導体装置。
【請求項２】
前記第１パッドは前記インターポーザの上面のうち前記第２半導体素子側の端部に設けられ、
前記第２パッドは前記第２半導体素子の上面のうち前記インターポーザ側の端部に設けられている請求項１に記載の半導体装置。
【請求項３】
前記プリント基板を基準として、前記インターポーザの前記第１パッドの上面と前記第２半導体素子の前記第２パッドの上面とは同じ高さに位置する請求項１または２に記載の半導体装置。
【請求項４】
前記インターポーザに、前記プリント基板と前記第１半導体素子とを電気的に接続し、前記インターポーザの厚さ方向に延びる配線が設けられ、
前記第１半導体素子は、前記第２半導体素子から入力される電気信号を低速化して前記配線を通じて前記プリント基板に出力し、前記プリント基板から前記配線を通じて入力される電気信号を高速化して前記第２半導体素子に出力する請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記ボンディングワイヤの長さは０．５ｍｍ以下である請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記インターポーザと前記第２半導体素子とは離間し、
前記インターポーザと前記第２半導体素子との間の距離は１０μｍ以上、２０μｍ以下である請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記インターポーザはセラミックにより形成されている請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記インターポーザは半田ボールにより前記プリント基板の上面に搭載され、
前記第２半導体素子は銀ペーストにより前記プリント基板の上面に搭載される請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
インターポーザの上面に第１半導体素子を搭載する工程と、
半田ボールにより、プリント基板の上面に前記インターポーザを搭載する工程と、
導電ペーストにより、前記プリント基板の上面に前記インターポーザと隣接する第２半導体素子を設ける工程と、
前記インターポーザの前記上面に設けられた第１パッドと、前記第２半導体素子の上面に設けられた第２パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有する半導体装置の製造方法。
【請求項１０】
前記インターポーザを搭載する工程は半田リフロー処理を含み、
前記インターポーザを搭載する工程の後、前記第２半導体素子を設ける工程において、前記半田リフロー処理の温度よりも低い温度で前記導電ペーストを用いて前記第２半導体素子を設ける請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
電子部品をプリント基板に搭載する技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９１５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体チップなどの電子部品をプリント基板に搭載し、ボンディングワイヤにより電気的な接続を行う。ボンディングワイヤが長くなると、ボンディングワイヤのインダクタンスの影響により電気信号が劣化する恐れがある。特にボンディングワイヤに流れる電気信号が高速の場合、大きく劣化する恐れがある。
【０００５】
そこで、高速の電気信号の劣化を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第１半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第２半導体素子と、前記インターポーザの上面に設けられた第１パッドと前記第２半導体素子の上面に設けられた第２パッドとを接続するボンディングワイヤと、を具備し、前記第１半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第２半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第２半導体素子に出力するものである。
【０００７】
本発明に係る半導体装置の製造方法は、インターポーザの上面に第１半導体素子を搭載する工程と、半田ボールにより、プリント基板の上面に前記インターポーザを搭載する工程と、導電ペーストにより、前記プリント基板の上面に前記インターポーザと隣接する第２半導体素子を設ける工程と、前記インターポーザの前記上面に設けられた第１パッドと、前記第２半導体素子の上面に設けられた第２パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有するものである。
【発明の効果】
【０００８】
上記発明によれば、高速の電気信号の劣化を抑制することが可能である。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は第１実施形態に係る半導体装置を例示する断面図である。図１（ｂ）は半導体装置を例示する平面図である。図１（ｃ）はプリント基板を例示する断面図である。図１（ｄ）はインターポーザを例示する断面図である。
【図２】図２はパッドの拡大図である。
【図３】図３（ａ）は半導体装置の製造方法を例示する断面図である。図３（ｂ）は半導体装置の製造方法を例示する平面図である。
【図４】図４（ａ）は半導体装置の製造方法を例示する断面図である。図４（ｂ）は半導体装置の製造方法を例示する平面図である。
【図５】図５（ａ）は半導体装置の製造方法を例示する断面図である。図５（ｂ）は半導体装置の製造方法を例示する平面図である。
【図６】図６（ａ）は半導体装置の製造方法を例示する断面図である。図６（ｂ）は半導体装置の製造方法を例示する平面図である。
【図７】図７（ａ）は半導体装置の製造方法を例示する断面図である。図７（ｂ）は半導体装置の製造方法を例示する平面図である。
【図８】図８（ａ）は比較例に係る半導体装置を例示する断面図である。図８（ｂ）は半導体装置を例示する平面図である。
【図９】図９はインターポーザを例示する断面図である。
【発明を実施するための形態】
【００１０】
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
本願発明の一形態は、（１）プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第１半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第２半導体素子と、前記インターポーザの上面に設けられた第１パッドと前記第２半導体素子の上面に設けられた第２パッドとを接続するボンディングワイヤと、を具備し、前記第１半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第２半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第２半導体素子に出力する半導体装置である。この構成によれば、インターポーザと第２半導体素子との距離が小さくなり、ボンディングワイヤが短くなる。このためボンディングワイヤのインダクタンスが小さくなり、高速の電気信号の劣化が抑制される。
（２）前記第１パッドは前記インターポーザの上面のうち前記第２半導体素子側の端部に設けられ、前記第２パッドは前記第２半導体素子の上面のうち前記インターポーザ側の端部に設けられてもよい。この構成によれば、第１パッドと第２パッドとの距離が小さくなる。したがって、ボンディングワイヤが短くなり、高速の電気信号の劣化が抑制される。
（３）前記プリント基板を基準として、前記インターポーザの前記第１パッドの上面と前記第２半導体素子の前記第２パッドの上面とは同じ高さに位置してもよい。この構成によれば、ボンディングワイヤを厚さ方向に延ばさなくてよいため、ボンディングワイヤが短くなる。したがって高速の電気信号の劣化が抑制される。
（４）前記インターポーザに、前記プリント基板と前記第１半導体素子とを電気的に接続し、前記インターポーザの厚さ方向に延びる配線が設けられ、前記第１半導体素子は、前記第２半導体素子から入力される電気信号を低速化して前記配線を通じて前記プリント基板に出力し、前記プリント基板から前記配線を通じて入力される電気信号を高速化して前記第２半導体素子に出力してもよい。この構成によれば、高速の電気信号の経路に屈曲が少なくなり、インダクタンスが低減する。したがって高速の電気信号の劣化が抑制される。
（５）前記ボンディングワイヤの長さは０．５ｍｍ以下でもよい。これにより高速の電気信号の劣化が抑制される。
（６）前記インターポーザと前記第２半導体素子とは離間し、前記インターポーザと前記第２半導体素子との間の距離は１０μｍ以上、２０μｍ以下でもよい。この構成によれば、ボンディングワイヤが短くなるため、高速の電気信号の劣化が抑制される。
（７）前記インターポーザはセラミックにより形成されてもよい。これによりインターポーザの比誘電率が低くなり、高速の電気信号の誘電損失を抑制することができる。
（８）前記インターポーザは半田ボールにより前記プリント基板の上面に搭載され、前記第２半導体素子は銀ペーストにより前記プリント基板の上面に搭載されてもよい。インターポーザの第１パッドと第２半導体素子の第２パッドとの間で高さを調節することができる。これによりボンディングワイヤが短くなり、高速の電気信号の劣化が抑制される。
（９）インターポーザの上面に第１半導体素子を搭載する工程と、半田ボールにより、プリント基板の上面に前記インターポーザを搭載する工程と、導電ペーストにより、前記プリント基板の上面に前記インターポーザと隣接する第２半導体素子を設ける工程と、前記インターポーザの前記上面に設けられた第１パッドと、前記第２半導体素子の上面に設けられた第２パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有する半導体装置の製造方法である。この構成によれば、インターポーザと第２半導体素子との距離が小さくなり、ボンディングワイヤが短くなる。このためボンディングワイヤのインダクタンスが小さくなり、高速の電気信号の劣化が抑制される。
（１０）前記インターポーザを搭載する工程は半田リフロー処理を含み、前記インターポーザを搭載する工程の後、前記第２半導体素子を設ける工程において、前記半田リフロー処理の温度よりも低い温度で前記導電ペーストを用いて前記第２半導体素子を設けてもよい。導電ペーストを用いる際、半田ボールは溶融しないため、インターポーザの位置のずれが抑制される。このため、インターポーザと第２半導体素子との距離の拡大が抑制される。
【００１１】
［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体装置およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１２】
（第１実施形態）
図１（ａ）は第１実施形態に係る半導体装置１００を例示する断面図である。図１（ｂ）は半導体装置１００を例示する平面図である。Ｘ方向はインターポーザ１２および半導体チップ１６が並ぶ方向である。Ｙ方向は半導体部品２２および２４が並ぶ方向である。Ｚ方向はＸおよびＹ方向に直交する方向である。
【００１３】
図１（ａ）および図１（ｂ）に示すように、半導体装置１００は、プリント基板１０、インターポーザ１２、半導体素子１４および１５、半導体部品２２および２４、および放熱ブロック３３を備える。半導体素子１５は半導体チップ１６および１８を含む。
【００１４】
インターポーザ１２、半導体チップ１８、半導体部品２２および２４はプリント基板１０の上面に表面実装されている。半導体素子１４はインターポーザ１２の上面に表面実装されている。半導体チップ１６の上面にベアの半導体チップ１８がフリップチップ実装により搭載されている。
【００１５】
（プリント基板）
図１（ｃ）はプリント基板１０を例示する断面図である。図１（ｃ）に示すように、プリント基板１０は例えば複数の基板４０〜４２をプリプレグ４３で貼り合わせた積層基板である。基板４０〜４２およびプリプレグ４３はガラスエポキシ樹脂で形成されている。基板４０と基板４１との間および基板４１と基板４２との間に導体層４４が配置されている。導体層４４同士はプリント基板１０を厚さ方向に貫通するビア配線４６（スルービア）により電気的に接続されている。プリント基板１０の厚さは例えば２ｍｍである。図１（ａ）に示すように、上面に複数のパッド１０ａ〜１０ｄおよび配線パターン１０ｅが設けられている。プリント基板１０上面の導体層４４はパッド１０ａ〜１０ｄおよび配線パターン１０ｅを含む。プリント基板１０はＸＹ平面に広がり、Ｘ方向の長さは例えば４５ｍｍ、Ｙ方向の長さは例えば１５ｍｍである。
【００１６】
（インターポーザ）
図１（ｄ）はインターポーザ１２を例示する断面図である。インターポーザ１２は例えばアルミナ（Ａｌ２Ｏ３）などのセラミックで形成された、ビルドアップ構造の積層基板である。絶縁層５０および５２はセラミックで形成され、互いに貼り合わされている。絶縁層５０の下面に導体層５４が設けられ、絶縁層５０および５２の間に導体層５６が設けられ、絶縁層５２の上面に導体層５８が設けられている。導電層同士はインターポーザ１２を厚さ方向（Ｚ方向）に貫通するビア配線５１により接続されている。ビア配線５１は例えばスタックビアである。ビア配線５１はＸＹ平面に対して垂直でもよいし、ＸＹ平面に対して傾斜してもよい。
【００１７】
導体層５４は、下面に設けられた半田ボール１１によりプリント基板１０のパッド１０ａと電気的に接続されている。導体層５８は、図１（ａ）に示す複数のパッド１２ａおよび１２ｃ、配線パターン１２ｂを含む。インターポーザ１２の厚さは例えば７００μｍであり、半田ボール１１の高さは例えば７５μｍである。したがって、プリント基板１０の上面から、実装後のインターポーザ１２の上面までの高さは例えば７７５μｍである。
【００１８】
図１（ａ）および図１（ｂ）に示すように、インターポーザ１２の端面（＋Ｘ側の側面）は、半導体素子１４の端面よりも突出し、半導体チップ１６の端面（−Ｘ側の側面）と対向し、かつ離間している。インターポーザ１２のパッド１２ｃ（第１パッド）は上面のうち半導体チップ１６側の端部に位置する。配線パターン１２ｂはパッド１２ａとパッド１２ｃとを電気的に接続する。
【００１９】
（半導体素子１４）
半導体素子１４（第１半導体素子）において、例えばＳＥＲＤＥＳ−ＩＣ（SERializer/DESerializer-IC）などの集積回路（ＩＣ：Integrated Circuit）がボールグリッドアレイ（ＢＧＡ）を備えるパッケージに収納されている。半導体素子１４は半田ボール１３を用いて、インターポーザ１２のパッド１２ａに電気的に接続されている。半導体素子１４は低速で複数の電気信号を高速の電気信号にまとめ、高速の電気信号を低速で複数の電気信号に分ける。高速とは例えば変調ボーレートが高いことであり、低速とは例えば変調ボーレートが低いことである。
【００２０】
（半導体素子１５）
半導体素子１５は例えばＳｉ  Ｐｈｏｔｏｎｉｃｓ（フォトニクス）−ＩＣ（光集積回路）などであり、半導体チップ１６および１８を含む。半導体素子１５は、インターポーザ１２から入力される電気信号を変調された光信号に変換し光ファイバ１７に出力する。また半導体素子１５は、光ファイバ１７から入力される光信号を電気信号に変換してインターポーザ１２に出力する。
【００２１】
半導体チップ１６（第２半導体素子）は、例えば厚さ数μｍの銀（Ａｇ）ペースト２０によりプリント基板１０の上面に搭載されている。半導体チップ１６は、例えばＳＯＩ（Silicon on Insulator）基板、その上に設けられた複数のマッハツェンダ変調器、およびゲルマニウム（Ｇｅ）フォトディテクタ（ＰＤ：Photo Detector）を含む光ＩＣ（ＰＩＣ：Photo IC）である。厚さは例えば０．８ｍｍである。半導体チップ１６の上面に光信号の入出力用のポート（グレーティングカプラ）が設けられており、ホルダ１９に接続されている。半導体チップ１６は、入力された光信号を電気信号に変換し、また入力された電気信号を光信号に変換する。
【００２２】
半導体チップ１６の上面は、インターポーザ１２の上面と同じ高さに位置する。半導体チップ１６の上面に複数のパッド１６ａおよび１６ｂが設けられている。複数のパッド１６ａ（第２パッド）は、上面のインターポーザ１２側の端部に位置している。パッド１６ａは、例えば長さ０．５ｍｍ以下のボンディングワイヤ３０により、インターポーザ１２のパッド１２ｃと電気的に接続されている。パッド１６ｂは、ボンディングワイヤ３１によりプリント基板１０のパッド１０ｃと電気的に接続されている。
【００２３】
半導体チップ１８は半導体チップ１６の上面にフリップチップ実装されており、半導体チップ１６と電気的に接続されている。半導体チップ１８は例えばマッハツェンダ変調器用のドライバおよびトランスインピーダンスアンプ（ＴＩＡ）を含む電子集積回路（ＥＩＣ：Electronic IC）である。ドライバは高速の電気信号を増幅し、駆動信号として半導体チップ１６に入力し、半導体チップ１６内の変調器を駆動する。ＴＩＡは、半導体チップ１６のＰＤの信号を増幅する。半導体チップ１８の上面に金属の放熱ブロック３３が搭載されている。半導体素子１５で発生する熱は放熱ブロック３３から放出される。
【００２４】
図２はパッド１２ｃおよび１６ａの拡大図である。図２に示すように、パッド１２ｃおよび１６ａの形状は例えば矩形である。パッド１２ｃのＸ方向の辺の長さＬ１およびパッド１６ａの辺の長さＬ２はそれぞれ７５μｍである。パッド１２ｃのエッジからインターポーザ１２の端面までの距離Ｄ１は、インターポーザ１２の加工精度に応じて定まり、例えば５０±５０μｍである。インターポーザ１２を例えばダイシング加工で形成することにより加工の精度が向上し、距離Ｄ１の公差は±５０μｍ程度となる。Ｙ方向において隣り合う２つのボンディングワイヤ３０間の距離は例えば１５０μｍである。パッド１６ａのエッジから半導体チップ１６の端面までの距離Ｄ３は例えば１００±５０μｍである。
【００２５】
高温環境下ではインターポーザ１２および半導体チップ１６が熱膨張し、両者の端面が接触して応力が発生することがある。接触を抑制するため、インターポーザ１２の端面と半導体チップ１６の端面とは離間させ、その間の距離Ｄ２は例えば１０〜２０μｍとする。またインターポーザ１２の端面と半導体チップ１６の端面とは、Ｙ方向において平行である。
【００２６】
ボンディングワイヤ３０の一端はパッド１６ａの中央付近に接続され、他端はパッド１２ｃの中央付近に接続される。ボンディングワイヤ３０の最大長は次のように算出される。
パッド１２ｃの中央からインターポーザ１２の端面までの距離（Ｌ１／２＋Ｄ１）＋Ｄ１の公差の絶対値（５０μｍ）＋距離Ｄ２＋半導体チップ１６の端面からパッド１６ａの中央までの距離（Ｄ３＋Ｌ２／２）＋Ｄ３の公差の絶対値（５０μｍ）
ボンディングワイヤ３０の長さは例えば５００μｍ（０．５ｍｍ）以下であり、最長で例えば３４５μｍである。ボンディングワイヤ３０の径は例えば２５μｍである。
【００２７】
パッド、配線パターン、およびビア配線は例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属により形成されている。ボンディングワイヤは例えば金（Ａｕ）またはＡｌなどの金属により形成されている。
【００２８】
（光ファイバ）
光ファイバ１７は上方向および水平方向（ＺおよびＸ方向）に延伸し、ホルダ１９に挿入され、支持されている。光ファイバ１７は半導体チップ１６のポートに接続され、半導体チップ１６と光結合する。光信号は、半導体チップ１６から光ファイバ１７を通じて外部の機器へと出力される。また光ファイバ１７を通じて半導体チップ１６に光信号が入力する。光ファイバ１７は、半導体チップ１６の光入力もしくは光出力のチャネル数に対応して設けられ、一本でもよいし、複数の光ファイバのアレイでもよい。
【００２９】
プリント基板１０の上面に搭載された半導体部品２２および２４は例えば電源レギュレータ用のＩＣ、または回路を制御するＣＰＵなどがパッケージに納められた部品である。プリント基板１０には、抵抗、コンデンサなどのチップ部品が搭載されてもよい。
【００３０】
例えば４ペア（つまり８つ）の２５Ｇｂａｕｄの電気信号が、外部の電子機器などからプリント基板１０のパッド１０ｄに入力され、さらにインターポーザ１２を介して半導体素子１４に入力される。半導体素子１４は、８つの２５Ｇｂａｕｄの電気信号を高速化し、４つの５０Ｇｂａｕｄの電気信号とし、インターポーザ１２の配線パターン１２ｂに出力する。高速化された電気信号は、インターポーザ１２の配線パターン１２ｂ、パッド１２ｃ、およびボンディングワイヤ３０を介して半導体チップ１６のパッド１６ａに入力される。電気信号を受信した半導体チップ１６は、光ファイバ１７から入力される連続光を５０Ｇｂａｕｄの光信号に変調し、光ファイバ１７に出力する。
【００３１】
例えば５０Ｇｂａｕｄの光信号が光ファイバ１７から半導体チップ１６に入力する。半導体チップ１６は、光信号を５０Ｇｂａｕｄの電気信号に変換し、パッド１６ａおよびボンディングワイヤ３０を介して、インターポーザ１２のパッド１２ｃに出力する。４つの５０Ｇｂａｕｄの電気信号はインターポーザ１２を介して半導体素子１４に入力される。半導体素子１４は、電気信号を２５Ｇｂａｕｄに低速化して、かつ４つの電気信号を８つに分岐させ、インターポーザ１２および半田ボール１１を介してプリント基板１０のパッド１０ａに出力する。
【００３２】
光通信においては上記のように５０Ｇｂａｕｄ以上の高速の電気信号が利用されることがある。なお、半導体素子１４は、例えば１０本の１０Ｇｂａｕｄの電気信号と４本の２５Ｇｂａｕｄの電気信号との変換を行ってもよい。１０Ｇｂａｕｄは１秒間に１０Ｇの信号フレームを有する信号であり、ＮＲＺ形式なら１０Ｇｂｐｓ、ＰＡＭ４（４値パルス振幅変調）形式なら２０Ｇｂｐｓの信号速度に相当する。
【００３３】
（半導体装置の製造方法）
図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）および図７（ａ）は半導体装置１００の製造方法を例示する断面図である。図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）および図７（ｂ）は半導体装置１００の製造方法を例示する平面図である。
【００３４】
図３（ａ）および図３（ｂ）に示すように、半導体素子１４を、半田ボール１３等を用いてインターポーザ１２の上面に表面実装する。図４（ａ）および図４（ｂ）に示すように、例えば２７０℃のリフロー処理により、半田ボールを用いて、インターポーザ１２、半導体部品２２および２４をプリント基板１０の上面に表面実装する。リフロー後の半田ボール１１の高さは例えば７５μｍであり、プリント基板１０の上面から、インターポーザ１２の上面までの高さは例えば７７５μｍである。
【００３５】
図５（ａ）および図５（ｂ）に示すように、半導体チップ１６の上面には半導体チップ１８がフリップチップ実装されている。半導体チップ１８は、半導体チップ１６のプリント基板１０への搭載前に実装しておく。半導体チップ１６の上面への半導体チップ１８のフリップチップ実装は、たとえば銅ピラー等（図示せず）のチップ間接続構造を介して行われる。半導体チップ１６を、Ａｇペースト２０を用いてプリント基板１０の上面に固定する。すなわち、Ａｇペースト２０上で半導体チップ１６をスライドさせて位置を定め、Ａｇペースト２０を固化させて半導体チップ１６を固定する。Ａｇペースト２０を固化させる際の温度は、半田ボールのリフローの温度よりも低い。このため半田ボール１１および１３は溶融せず、インターポーザ１２および半導体素子１４は移動しない。
【００３６】
図６（ａ）および図６（ｂ）に示すように、ワイヤボンディングを行う。ボンディングワイヤ３０はパッド１２ｃとパッド１６ａとを電気的に接続する。ボンディングワイヤ３１はパッド１６ｂとパッド１０ｃとを電気的に接続する。ボンディングワイヤ３０には例えばウェッジボンドを用いる。ボンディングワイヤ３１にはウェッジボンドおよびボールボンディングどちらを用いてもよい。ワイヤボンディングにおける温度は半田リフローの温度より低く、半田ボール１１および１３は溶融しない。
【００３７】
図７（ａ）および図７（ｂ）に示すように、半導体チップ１６に光ファイバ１７を接続する。光ファイバ１７が取り付けられたホルダ１９を、半導体チップ１６のポートの上に配置する。光ファイバ１７からモニタ光を入力し、プリント基板１０のパッド１０ｄに接触させたプローブを用いて電気信号の強度を測定し、強度が最も高くなるようにホルダ１９の位置を調整する。紫外線で光学接着剤を固化し、ホルダ１９を半導体チップ１６に固定する。さらに図１（ａ）および図１（ｂ）に示した放熱ブロック３３を搭載する。以上の工程により半導体装置１００が形成される。半導体装置１００を例えば光トランシーバの筐体に格納してもよい。
【００３８】
（比較例）
次に比較例について説明する。図８（ａ）は比較例に係る半導体装置１００Ｒを例示する断面図である。図８（ｂ）は半導体装置１００Ｒを例示する平面図である。第１実施形態と同じ構成については説明を省略する。
【００３９】
図８（ａ）および図８（ｂ）に示すように、半導体装置１００Ｒはインターポーザ１２を含まない。半導体素子１４はプリント基板１０の上面に表面実装されている。半導体チップ１６の上面のパッド１６ａと、プリント基板１０上面のパッド１０ｆとが、ボンディングワイヤ３０Ｒにより接続されている。
【００４０】
ボンディングワイヤ３０Ｒは、プリント基板１０の上面のパッド１０ｆから、パッド１６ａまで延びる。このためボンディングワイヤ３０Ｒは半導体チップ１６の厚さよりも長くなり、例えば１〜１．５ｍｍ程度になることがある。ボンディングワイヤ３０Ｒが長いとインダクタンスが増加し、電気信号の波形が劣化する。特に５０Ｇｂａｕｄなど高速の電気信号はインダクタンスの影響を受けやすい。すなわち比較例では、インダクタンスの増加により、ボンディングワイヤ３０Ｒを流れる高速の電気信号の波形は大きく劣化する。
【００４１】
第１実施形態によれば、プリント基板１０の上面においてインターポーザ１２と半導体チップ１６とは隣接する。このため、インターポーザ１２のパッド１２ｃと半導体チップ１６のパッド１６ａとを接続するボンディングワイヤ３０を短くすることができる。例えばインターポーザ１２を半導体素子１４よりも半導体チップ１６側に突出させることで、ボンディングワイヤ３０を短くする。この結果、ボンディングワイヤ３０を流れる高速の電気信号の波形の劣化および損失が抑制される。
【００４２】
図１（ｂ）に示すように、複数のパッド１２ｃはインターポーザ１２の半導体チップ１６側（＋Ｘ側）の端部（辺）に沿って配置されている。複数のパッド１６ａは半導体チップ１６のインターポーザ１２側（−Ｘ側）の端部に沿って配置されている。パッド間の距離が小さくなるため、ボンディングワイヤ３０を短くすることができる。したがって電気信号の波形の劣化および損失が抑制される。
【００４３】
図２に示すように、インターポーザ１２と半導体チップ１６とは離間している。ボンディングワイヤ３０を短くするため、距離Ｄ２は小さいことが好ましく、例えば１０μｍ以上、２０μｍ以下である。また、高温環境下においてインターポーザ１２および半導体チップ１６が膨張しても、これらは離間しているため接触が抑制される。したがって応力による破損などが抑制される。
【００４４】
図８（ａ）の例では、ボンディングワイヤ３０Ｒは、Ｚ方向に半導体チップ１６の厚さ以上に延びるため、長くなる。図１（ａ）に示すように、本実施形態では、インターポーザ１２のパッド１２ｃの上面と、半導体チップ１６のパッド１６ａの上面とは、プリント基板１０を基準として同じ高さに位置する。ボンディングワイヤ３０をＸＹ平面に沿って延ばせばよく、効果的に短くすることができる。特にウェッジボンディングにより、ＸＹ平面に沿いＺ方向には短いボンディングワイヤ３０を形成することができる。パッド１２ｃとパッド１６ａとは厳密に同一平面上に位置してもよいし、高さの違いが例えば１０μｍ以下でもよい。
【００４５】
ボンディングワイヤ３０の長さは０．５ｍｍ以下であることが好ましい。これにより高速の電気信号の波形の劣化および損失を抑制することができる。ボンディングワイヤ３０の長さは１ｍｍ以下、０．８ｍｍ以下、０．３ｍｍ以下でもよい。ボンディングワイヤ３０を流れる電気信号の変調レートは、プリント基板１０に供給される電気信号より高速であり、例えば２５Ｇｂａｕｄ以上、５０Ｇｂａｕｄ以上、６４Ｇｂａｕｄ以上などである。変調レートに応じて、電気信号の劣化を抑制できるようにボンディングワイヤ３０の長さを定めてもよい。
【００４６】
図１（ａ）に示すように、インターポーザ１２は半田ボール１１により、半導体チップ１６はＡｇペースト２０により、それぞれプリント基板１０の上面に表面実装される。複数の半田ボール１１を複数のパッド１０ａに接続することにより、インターポーザ１２とプリント基板１０とを電気的に接続することができる。半導体チップ１６の位置のずれおよび傾きなどを抑制するため、Ａｇペースト２０の厚さは数μｍ程度が好ましい。
【００４７】
Ａｇペースト２０は半田ボール１１に比べて薄い。そこで、インターポーザ１２に比べて、半導体チップ１６は厚いことが好ましい。これによりパッド１２ｃとパッド１６ａとの高さを同程度にすることができる。特に、半田ボール１１の高さとインターポーザ１２の厚さとの合計が、Ａｇペースト２０の厚さと半導体チップ１６の厚さとの合計と等しくなることが好ましい。パッド１２ｃとパッド１６ａとが同一平面上に位置し、ボンディングワイヤ３０が短くなる。
【００４８】
リフローにおいて、半田ボール１１は例えば２７０℃で溶融し、冷却により固化する。半導体チップ１６の実装において、Ａｇペースト２０はリフローの温度よりも低温で固化する。このため、リフロー処理の後に半導体チップ１６の実装を行っても、半田ボール１１が溶融しない。したがって、インターポーザ１２の位置のずれは抑制され、距離Ｄ２の拡大が抑制される。また、ワイヤボンディングは、半田およびＡｇペースト２０の融点よりも低い温度で行うことが好ましい。インターポーザ１２および半導体チップ１６の位置のずれを抑制することができる。なお、Ａｇペースト２０以外の導電ペーストなど、半田よりも融点の低い接着剤を用いることができる。
【００４９】
図１（ｄ）に示すように、インターポーザ１２には、厚さ方向に延びるビア配線５１が設けられている。例えば５０Ｇｂａｕｄなど高速の電気信号は、半導体素子１４と半導体チップ１６との間（配線パターン１２ｂ、パッド１２ｃおよび１６ａ、ボンディングワイヤ３０）を流れ、プリント基板１０およびビア配線５１には流れない。配線パターン１２ｂ、パッド１２ｃおよび１６ａは例えば同一平面上に位置し、ボンディングワイヤ３０はパッド１２ｃとパッド１６ａとを接続する。すなわち、高速の電気信号の経路は、ＸＹ平面に沿い、Ｚ方向の距離は短く、急激な屈曲が少ない。このため経路のインダクタンスが低く、高速の電気信号の劣化および損失が抑制される。例えば２５Ｇｂａｕｄの低速の電気信号は、配線パターン１０ｅとビア配線５１との間で９０°屈曲した経路を伝搬しても、高速の電気信号に比べて劣化しにくい。
【００５０】
インターポーザ１２は例えばＡｌ２Ｏ３などのセラミックにより形成されている。セラミックはガラスエポキシ樹脂などに比べ、例えばダイシングなどで精度高く加工することができ、またバリおよびダレなどが発生しにくい。したがって図２に示した距離Ｄ１の公差を例えば５０μｍ以下にすることができる。このためインターポーザ１２と半導体チップ１６とを近づけることができ、ボンディングワイヤ３０を短くすることができる。またインターポーザ１２の平坦度が高くなるため、ＢＧＡ構造の半導体素子１４を安定して表面実装することができる。
【００５１】
高周波信号の誘電損失は低周波数の信号に比べて大きい。したがって高速の電気信号が伝搬するインターポーザ１２を、例えばセラミックなど比誘電率の低い材料で形成することが好ましい。セラミックなどの低誘電損失の材料は高価であるため、プリント基板１０全体をセラミックで形成すると大幅にコストが増加する。そこで、図１（ｃ）に示すようにプリント基板１０は例えばガラスエポキシ樹脂など低コストの材料で形成する。プリント基板１０を伝搬する電気信号は低速であるため、誘電損失は小さい。また、最も周波数の高い電気信号が伝搬されるインターポーザ１２を、低誘電率のセラミックなどで形成する。インターポーザ１２はプリント基板１０よりも小さいため、セラミックを用いてもコストの大幅な増加は抑制される。またインターポーザ１２を伝搬する高周波信号の誘電損失が抑制される。
【００５２】
インターポーザ１２はセラミック以外の材料で形成してもよい。図９はインターポーザ１２を例示する断面図である。インターポーザ１２は、ガラスエポキシ樹脂の絶縁層６０〜６４を積層したビルドアップ構造の積層基板である。上面、下面、および絶縁層間に導体層６６が設けられ、複数の導体層６６はビア配線６８により接続されている。精度の高い加工およびバリの抑制のため、絶縁層６０〜６４は、プリント基板１０の基板４０などに比べて薄いことが好ましい。特に最上層の絶縁層６４は薄いことが好ましい。
【００５３】
インターポーザ１２の形成にはダイシング加工以外の方法を用いてもよく、精度を高めるためにはダイシング加工が特に好ましい。ダイシング加工では材料を削り取っていくため、材料の逃げを考慮しなくてよい。このためパンチ加工およびルータ加工などに比べて精度が高い。したがって距離Ｄ２の公差を小さくし、ボンディングワイヤ３０を短くすることができる。インターポーザ１２の熱膨張係数は、プリント基板１０と半導体素子１４との間でもよい。熱応力を低減することができる。
【符号の説明】
【００５４】
１０                                      プリント基板
１０ａ〜１０ｄ、１２ｃ、１６ａ、１６ｂ    パッド
１０ｅ、１２ｂ                            配線パターン
１１、１３                                半田ボール
１２                                      インターポーザ
１４、１５                                半導体素子
１６、１８                                半導体チップ
１７                                      光ファイバ
１９                                      ホルダ
２０                                      Ａｇペースト
２２、２４                                半導体部品
３０、３１                                ボンディングワイヤ
４０〜４２                                基板
４３                                      プリプレグ
５０、５２、６０〜６４                    絶縁層
４４、５４、５６、５８、６６              導体層
４６、５１、６８                          ビア配線
１００                                    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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