(57)【要約】【目的】抵抗性メモリ素子の読み出しマージンを増やすことのできる抵抗性メモリ素子の操作方法を提供する。【解決手段】抵抗性メモリ素子の操作方法は、抵抗性メモリ素子に対して加熱ステップを実行することと；抵抗性メモリ素子に対して設定およびリセットサイクル操作を実行して、加熱ステップの後に抵抗性メモリ素子の読み出しマージンを増やすことと；抵抗性メモリ素子が読み出しマージン検証を通過したかどうかを判断することを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
抵抗性メモリ素子に対して加熱ステップを実行して、前記抵抗性メモリ素子の読み出しマージンを減らすことと、
前記抵抗性メモリ素子に対して設定およびリセットサイクル操作を実行して、前記抵抗性メモリ素子の前記減少した読み出しマージンを増やすことと、
前記抵抗性メモリ素子が読み出しマージン検証を通過したかどうかを判断することと、
を含み、前記設定およびリセットサイクル操作が、前記加熱ステップの後に実行される抵抗性メモリ素子の操作方法。
【請求項２】
前記抵抗性メモリ素子に対して前記設定およびリセットサイクル操作を実行した後、前記抵抗性メモリ素子の前記操作方法が、
前記抵抗性メモリ素子が前記読み出しマージン検証を通過した場合、前記設定およびリセットサイクル操作を終了することと、
前記抵抗性メモリ素子が読み出しマージン検証を通過しなかった場合、前記抵抗性メモリ素子が前記読み出しマージン検証を通過するまで、または所定の回数に到達するまで、前記抵抗性メモリ素子に対して前記設定およびリセットサイクル操作を繰り返し実行することと、
をさらに含む請求項１に記載の抵抗性メモリ素子の操作方法。
【請求項３】
前記抵抗性メモリ素子を回路基板に取り付け、前記取り付けステップが前記加熱ステップを含むことをさらに含み、
前記設定およびリセットサイクル操作が、前記抵抗性メモリ素子をプログラムおよび消去するために実行される請求項１に記載の抵抗性メモリ素子の操作方法。
【請求項４】
抵抗性メモリ素子に対してリフレッシュ操作を行うことと、
前記抵抗性メモリ素子に加熱ステップを実行したかどうかに基づいて、前記抵抗性メモリ素子に対してプログラムおよび消去サイクル操作を行うかどうかを決定し、前記加熱ステップ後に減少した前記抵抗性メモリ素子の読み出しマージンを増やすことと、
前記抵抗性メモリ素子が読み出しマージン検証を通過したかどうかを判断することと、
を含み、前記プログラムおよび消去サイクル操作が、前記リフレッシュ操作の後に実行される抵抗性メモリ素子の操作方法。
【請求項５】
前記抵抗性メモリ素子に前記加熱ステップを行うかどうかを決定することと、
前記抵抗性メモリ素子に前記加熱ステップを行った場合、前記リフレッシュ操作を実行した後、前記抵抗性メモリ素子前記に対して前記プログラムおよび消去サイクル操作を実行することと、
前記抵抗性メモリ素子に前記加熱ステップを行わなかった場合、前記抵抗性メモリ素子の前記操作方法を終了することと、
をさらに含む請求項４に記載の抵抗性メモリ素子の操作方法。
【請求項６】
前記抵抗性メモリ素子が、第１セルアレイおよび第２セルアレイを含み、前記抵抗性メモリ素子の前記操作方法が、
前記第１セルアレイに弱セット電圧を印加して、前記第１セルアレイの複数のメモリセルを第１抵抗状態から第２抵抗状態に変化させ、前記弱セット電圧の電圧値が、通常のセットの電圧値よりも小さいことをさらに含み、
前記抵抗性メモリ素子が前記加熱ステップを通過したかどうかを判断する前記ステップが、
前記第２抵抗状態から前記第１抵抗状態に変化した前記第１セルアレイ内の前記メモリセルの数が閾値よりも大きいかどうかを判断することと、
前記第２抵抗状態から前記第１抵抗状態に変化した前記メモリセルの前記数が前記閾値よりも大きい場合、前記抵抗性メモリ素子に前記加熱ステップを行ったと判断することと、
前記第２抵抗状態から前記第１抵抗状態に変化した前記メモリセルの前記数が前記閾値よりも小さい、またはそれに等しい場合、前記抵抗性メモリ素子に前記加熱ステップを行わなかったと判断することと、
を含む請求項５に記載の抵抗性メモリ素子の操作方法。
【請求項７】
前記抵抗性メモリ素子に対して前記プログラムおよび消去サイクル操作を実行した後、前記抵抗性メモリ素子の前記操作方法が、
前記抵抗性メモリ素子が前記読み出しマージン検証を通過した場合、前記プログラムおよび消去サイクル操作を終了することと、
前記抵抗性メモリ素子が読み出しマージン検証を通過しなかった場合、前記抵抗性メモリ素子が前記読み出しマージン検証を通過するまで、または所定の回数に到達するまで、前記抵抗性メモリ素子に対して前記プログラムおよび消去サイクル操作を繰り返し実行することと、
をさらに含む請求項５に記載の抵抗性メモリ素子の操作方法。
【請求項８】
前記抵抗性メモリ素子に対してパワーアップ操作を実行し、前記抵抗性メモリ素子に前記加熱ステップを実行するかどうかを決定する前記ステップが、前記パワーアップ操作が完了した後に実行されることをさらに含む請求項５に記載の抵抗性メモリ素子の操作方法。
【請求項９】
前記リフレッシュ操作が、前記パワーアップ操作が完了した後に実行される請求項８に記載の抵抗性メモリ素子の操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子の操作方法に関するものであり、特に、抵抗性メモリ素子の操作方法に関するものである。
【背景技術】
【０００２】
近年、抵抗性メモリ（例えば、抵抗性ランダムアクセスメモリ（resistive random access memory, RRAM））が急速に発展し、現在、将来のメモリの中で最も人目を引く構造とみなされている。抵抗性メモリは、低電力消費、高速操作、高密度、および相補型金属酸化膜半導体（complementary metal oxide semiconductor, CMOS）製造技術との互換性と言った潜在的利点を有するため、次世代の不揮発性メモリ装置として使用するのに非常に適している。
【０００３】
現存する抵抗性メモリは、通常、互いに向かい合うように構成された上部電極と下部電極、および上部電極と下部電極の間に配置された誘電体層を含む。現存する抵抗性メモリは、高／低抵抗状態の間で繰り返し切り換えを行ってデータを記憶できるようになる前に、前もって形成プロセスを行う必要がある。形成プロセスは、正バイアス等のバイアスを抵抗性メモリに印加することを含むため、電流が上部電極から下部電極に流れ、それにより、誘電体層に酸素空孔（oxygen vacancy）および酸素イオンが生成されて、電流経路を形成し、その後、抵抗性メモリが高抵抗状態（high resistance state, HRS）から低抵抗状態（low resistance state, LRS）に変化して、導電性フィラメント（filament）を形成する。一般的に、形成されたフィラメントにおいて、上部電極付近の直径の一部は、下部電極付近の直径の一部よりも小さい。その後、抵抗性メモリにリセット（reset）または設定（set）操作を行い、抵抗性メモリをそれぞれ高抵抗状態および低抵抗状態に切り換えて、データの記憶操作が完了する。また、現存する抵抗性メモリに対してリセット操作を行う時、設定操作のバイアスの極性と反対の極性を有する逆バイアスを印加するプロセスも実行するため、電流が下部電極から上部電極に流れる。この時点で、上部電極付近の酸素空孔は、酸素イオンの一部と結合されるため、電流経路が遮断され、上部電極の近接においてフィラメントを切断する。現存する抵抗性メモリに対して設定操作を行う時、フィラメントの形成プロセスの極性と同じ極性を有するバイアスを抵抗性メモリに印加するプロセスを実行するため、電流が上部電極から下部電極に流れる。この時、上部電極付近の酸素イオンが分離し、それにより、酸素空孔が再び形成されるため、上部電極の近接において再度フィラメントを形成する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
現存する技術では、通常、加熱ステップの後に抵抗性メモリの読み出しマージン（read margin）が減少するため、抵抗性メモリのロジック状態を正確に判断することができない。そのため、現在、抵抗性メモリの読み出しマージンを増やす方法を見つけることが重要な課題となっている。
【課題を解決するための手段】
【０００５】
本発明は、抵抗性メモリ素子の読み出しマージンを増やすことのできる抵抗性メモリ素子の操作方法を提供する。
【０００６】
本発明において、抵抗性メモリ素子の操作方法は、抵抗性メモリ素子に対して加熱ステップを実行して、抵抗性メモリ素子の読み出しマージンを減らすことと；抵抗性メモリ素子に対して設定およびリセットサイクル操作を実行して、抵抗性メモリ素子の減少した読み出しマージンを増やすことと；抵抗性メモリ素子が読み出しマージン検証を通過したかどうかを判断することを含む。設定およびリセットサイクル操作は、加熱ステップの後に実行される。
【０００７】
本発明において、抵抗性メモリ素子の操作方法は、抵抗性メモリ素子に対してリフレッシュ操作を行うことと；抵抗性メモリ素子に加熱ステップを実行したかどうかに基づいて、抵抗性メモリ素子に対してプログラムおよび消去サイクル操作を行うかどうかを決定し、加熱ステップ後に減少した抵抗性メモリ素子の読み出しマージンを増やすことと；抵抗性メモリ素子が読み出しマージン検証を通過したかどうかを判断することを含む。プログラムおよび消去サイクル操作は、リフレッシュ操作の後に実行される。
【発明の効果】
【０００８】
本発明の操作方法において、抵抗性メモリ素子に加熱ステップを行った後、設定およびリセットサイクル操作またはプログラムおよび消去サイクル操作を行うことにより、抵抗性メモリ素子の読み出しマージンを増やす。
【図面の簡単な説明】
【０００９】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【００１０】
【図１】本発明の１つの実施形態に係るメモリ保存装置の概略図である。
【図２】形成プロセス、リセット操作、および設定操作を行った時のメモリセル内のフィラメントの概略図である。
【図３】本発明の１つの実施形態に係る抵抗性メモリ素子の操作方法を示したものである。
【図４】本発明の別の実施形態に係る抵抗性メモリ素子の操作方法を示したものである。
【図５】本発明の別の実施形態に係る抵抗性メモリ素子の操作方法を示したものである。
【図６】本発明の別の実施形態に係る抵抗性メモリ素子の操作方法を示したものである。
【図７】本発明の１つの実施形態に係る抵抗性メモリ素子が加熱ステップを行うかどうかを決定するステップを示すフローチャートである。
【発明を実施するための形態】
【００１１】
図１および図２を参照すると、本実施形態のメモリ保存装置１００は、メモリ制御回路１１０と、メモリ制御回路１１０に結合された抵抗性メモリ素子１２０とを含む。抵抗性メモリ素子１２０は、アレイ（array）状に配列された複数のメモリセル１２２を含む。本実施形態において、メモリセル１２２は、上部電極２１０と、下部電極２２０と、誘電体層２３０とを含む。上部電極２１０および下部電極２２０は、好ましい導電性を有する金属導体であり、両者の材料は、同じであっても、異なっていてもよい。誘電体層２３０は、上部電極２１０と下部電極２２０の間に配置される。誘電体層２３０は、遷移金属酸化物等の誘電体材料を含む。メモリセル１２２は、少なくとも２つの抵抗状態を含む。異なる電圧を上部電極２１０および下部電極２２０にそれぞれ印加して、メモリセル１２２の抵抗状態を変化させることによって、メモリセル１２２は、データの保存機能を有することができる。
【００１２】
本実施形態において、メモリセル１２２は、例えば、１つのトランジスタと１つのレジスタ（１Ｔ１Ｒ）を有する構造、または２つのトランジスタと２つのレジスタ（２Ｔ２Ｒ）を有する構造であり、メモリセルの実施形態に関する十分な教示、提案、および実施は、関連分野の通常の知識から導くことができる；本発明は、メモリセル１２２の構造を限定しない。
【００１３】
本発明において、メモリ制御回路１１０は、メモリセル１２２に対して形成プロセスを行うよう構成される。このプロセスにおいて、メモリセル１２２の両端の電極にバイアスＶ１（すなわち、形成電圧）を印加し続けることにより、誘電体層２３０に対して外部電場を生成する。本実施形態において、上部電極２１０にＶ１ボルトの正電圧を印加し、下部電極２２０に０ボルトの電圧を印加する。外部電場は、酸素原子２２２を酸素イオン２１２と酸素空孔２３２に分離する。酸素空孔２３２は、電流経路として誘電体層２３０内にフィラメントを形成する。外部電場が閾値を超過した時、誘電体層２３０に絶縁破壊現象（dielectric breakdown phenomenon）が生じるため、メモリセルが高抵抗状態から低抵抗状態に変化する。絶縁破壊現象は永久ではなく、その抵抗値は、依然として変化することができる。
【００１４】
形成プロセスを行ったメモリセル１２２は、低抵抗状態を有する。リセット操作において、メモリセル１２２の上部電極２１０に０ボルトの電圧を印加し、下部電極２２０にＶ２ボルトの正電圧を印加する。この場合の電圧差は、例えば、−Ｖ２ボルトである。リセット操作を行ったメモリセル１２２の状態は、低抵抗状態から高抵抗状態に変化する。続いて、設定操作において、メモリセル１２２の上部電極２１０にＶ３ボルトの正電圧を印加し、下部電極２２０に０ボルトの電圧を印加する。この場合の電圧差は、例えば、＋Ｖ３ボルトである。設定操作を行ったメモリセル１２２の状態は、高抵抗状態から低抵抗状態に変化する。
【００１５】
図３は、本発明の１つの実施形態に係る抵抗性メモリ素子の操作方法を示したものである。図１〜図３を参照すると、ステップＳ１００において、本実施形態のメモリ制御回路１１０は、抵抗性メモリ素子１２０に対して形成プロセスおよび初期リセットプロセスを実行する。その後、ステップＳ１１０において、メモリ制御回路１１０は、抵抗性メモリ素子１２０に対して設定およびリセットサイクル操作を行って、抵抗性メモリ素子１２０の読み出しマージンを増やす。つまり、ステップＳ１１０を実行しなかった抵抗性メモリ素子１２０の読み出しマージンと比較すると、ステップＳ１１０を実行した抵抗性メモリ素子１２０の読み出しマージンは、比較的大きい。ステップＳ１２０において、メモリ制御回路１１０は、抵抗性メモリ素子１２０が読み出しマージン検証を通過したかどうかを判断する。読み出しマージン検証は、第１電流閾値および第１電流閾値よりも小さい第２電流閾値を設定することと、抵抗性メモリ素子１２０を流れる電流と第１電流閾値および第２電流閾値を比較することを含む。抵抗性メモリ素子１２０の電流が第１電流閾値よりも大きい、または第２電流閾値よりも小さい時、抵抗性メモリ素子１２０が読み出しマージン検証を通過したと判断する。抵抗性メモリ素子１２０の電流が第１電流閾値と第２電流閾値の間である時、抵抗性メモリ素子１２０が読み出しマージン検証を通過しなかったと判断する。
【００１６】
抵抗性メモリ素子１２０が読み出しマージン検証を通過しなかった場合、メモリ制御回路１１０は、ステップＳ１１０を再度実行して、抵抗性メモリ素子１２０が読み出しマージン検証を通過するまで、抵抗性メモリ素子１２０に対して設定およびリセットサイクル操作を繰り返し実行する。１つの実施形態において、メモリ制御回路１１０は、所定の回数を設定して、所定の回数に到達するまで、抵抗性メモリ素子１２０に対してステップＳ１１０を繰り返し実行する。一方、抵抗性メモリ素子１２０が読み出しマージン検証を通過した場合、メモリ制御回路１１０は、ステップＳ１１０の設定およびリセットサイクル操作を終了する。
【００１７】
本実施形態において、設定およびリセットサイクル操作は、少なくとも１つの設定操作および少なくとも１つのリセット操作を含み、設定およびリセットサイクル操作の本実施形態に関する十分な教示、提案、および実施は、関連分野の通常の知識から導くことができる。
【００１８】
図４は、本発明の別の実施形態に係る抵抗性メモリ素子の操作方法を示したものである。図１、図２、および図４を参照すると、ステップＳ２００において、本実施形態のメモリ制御回路１１０は、抵抗性メモリ素子１２０に対して加熱ステップを実行する。加熱ステップの後、抵抗性メモリ素子１２０の読み出しマージンが減少する。ステップＳ２１０において、メモリ制御回路１１０は、加熱ステップを経験した抵抗性メモリ素子１２０に対して設定およびリセットサイクル操作を実行して、抵抗性メモリ素子１２０の読み出しマージンを増やす。つまり、ステップＳ２１０を実行しなかった抵抗性メモリ素子１２０の読み出しマージンと比較すると、ステップＳ２１０を実行した抵抗性メモリ素子１２０の読み出しマージンは、比較的大きい。本実施形態において、設定およびリセットサイクル操作は、少なくとも１つのリセット操作および少なくとも１つの設定操作を含み、設定およびリセットサイクル操作の本実施形態に関する十分な教示、提案、および実施は、関連分野の通常の知識または図２の開示から導くことができる。本実施形態において、ステップＳ２１０は、ステップＳ２００の後に実行される。
【００１９】
ステップＳ２２０において、メモリ制御回路１１０は、抵抗性メモリ素子１２０が読み出しマージン検証を通過したかどうかを判断する。抵抗性メモリ素子１２０が読み出しマージン検証を通過しなかった場合、メモリ制御回路１１０は、ステップＳ２１０を再度実行して、抵抗性メモリ素子１２０が読み出しマージン検証を通過するまで、抵抗性メモリ素子１２０に対して設定およびリセットサイクル操作を繰り返し実行する。１つの実施形態において、メモリ制御回路１１０は、所定の回数を設定して、所定の回数に到達するまで、抵抗性メモリ素子１２０に対してステップＳ２１０を実行する。一方、抵抗性メモリ素子１２０が読み出しマージン検証を通過した場合、メモリ制御回路１１０は、ステップＳ２１０の設定およびリセットサイクル操作を終了する。
【００２０】
１つの実施形態において、ステップＳ２００の加熱ステップは、メモリ制御回路１１０が抵抗性メモリ素子１２０に対して形成プロセスを実行した時に生成されてもよい。あるいは、１つの実施形態において、ステップＳ２００の加熱ステップは、抵抗性メモリ素子１２０を回路基板に取り付けた時に生成されてもよい。本実施形態において、取り付けステップは、加熱ステップを含み、設定およびリセットサイクル操作は、抵抗性メモリ素子１２０をプログラムおよび消去するために実行される。
【００２１】
図５は、本発明の別の実施形態に係る抵抗性メモリ素子の操作方法を示したものである。図１、図２、および図５を参照すると、ステップＳ３００において、本実施形態のメモリ制御回路１１０は、抵抗性メモリ素子１２０に対してリフレッシュ操作を実行する。ステップＳ３１０において、メモリ制御回路１１０は、抵抗性メモリ素子に加熱ステップを行ったかどうかに基づいて、抵抗性メモリ素子１２０に対してプログラムおよび消去サイクル操作を行うかどうかを決定し、抵抗性メモリ素子１２０の読み出しマージンを増やす。つまり、プログラムおよび消去サイクル操作を実行しなかった抵抗性メモリ素子１２０の読み出しマージンと比較すると、プログラムおよび消去サイクル操作を実行した抵抗性メモリ素子１２０の読み出しマージンは、比較的大きい。本実施形態において、プログラムおよび消去サイクル操作およびリフレッシュ操作の本実施形態に関する十分な教示、提案、および実施は、関連分野の通常の知識から導くことができる。
【００２２】
１つの実施形態において、図２の抵抗性メモリ素子１２０は、例えば、温度を検出するための温度センサを含む。検出した温度が所定の値よりも大きいとメモリ制御回路１１０が判断した時、抵抗性メモリ素子１２０に加熱ステップを行ったと判断する。
【００２３】
１つの実施形態において、図２の抵抗性メモリ素子１２０は、例えば、温度の検出およびデータの保存をそれぞれ行うための異なるセルアレイを含む。例えば、抵抗性メモリ素子１２０は、温度を検出するための第１セルアレイおよびデータを保存するためのセルアレイ第２セルアレイを含む。１つの実施形態において、第１セルアレイにおけるセルの数は、第２セルアレイにおけるセルの数よりも小さい。
【００２４】
図６は、本発明の別の実施形態に係る抵抗性メモリ素子の操作方法を示したものである。本実施形態において、抵抗性メモリ素子１２０は、さらに、温度を検出するための第１セルアレイおよびデータを保存するための第２セルアレイを含む。図１、図２、および図６を参照すると、ステップＳ４００において、本実施形態のメモリ制御回路１１０は、第１セルアレイに弱セット電圧（weak set voltage）を印加して、第１セルアレイのメモリセルを第１抵抗状態（例えば、高抵抗状態）から第２抵抗状態（例えば、低抵抗状態）に変化させる。その後、抵抗性メモリ素子１２０に対してパワーアップ（power up）操作を実行する。本実施形態において、弱セット電圧の電圧値は、通常のセットの電圧値よりも小さく、例えば、図２の電圧値Ｖ３よりも小さい。弱セット電圧に基づいて書き込まれたデータは、例えば、高温で反転（flip）しやすく、第２抵抗状態（例えば、低抵抗状態）から第１抵抗状態（例えば、高抵抗状態）に変化する。続いて、ステップＳ４１０において、メモリ制御回路１１０は、抵抗性メモリ素子に加熱ステップを行ったかどうかを判断する。抵抗性メモリ素子１２０に加熱ステップを行わなかった場合、メモリ制御回路１１０は、抵抗性メモリ素子１２０の操作方法を終了する。
【００２５】
抵抗性メモリ素子に加熱ステップを行ったと判断した場合、メモリ制御回路１１０は、抵抗性メモリ素子１２０に対してリフレッシュ操作を実行する（ステップＳ４２０）。次に、ステップＳ４３０において、メモリ制御回路１１０は、抵抗性メモリ素子１２０に対してプログラムおよび消去サイクル操作を実行し、抵抗性メモリ素子１２０の読み出しマージンを増やす。
【００２６】
ステップＳ４４０において、本実施形態のメモリ制御回路１１０は、抵抗性メモリ素子１２０が読み出しマージン検証を通過したかどうかを判断する。抵抗性メモリ素子１２０が読み出しマージン検証を通過しなかった場合、メモリ制御回路１１０は、ステップＳ４３０を再度実行して、抵抗性メモリ素子１２０が読み出しマージン検証を通過するまで、抵抗性メモリ素子１２０に対してプログラムおよび消去サイクル操作を繰り返し実行する。１つの実施形態において、メモリ制御回路１１０は、所定の回数を設定して、所定の回数に到達するまで、抵抗性メモリ素子１２０に対してステップＳ４３０を実行してもよい。一方、抵抗性メモリ素子１２０が読み出しマージン検証を通過した場合、メモリ制御回路１１０は、ステップＳ４５０を実行する。
【００２７】
ステップＳ４５０において、本実施形態のメモリ制御回路１１０は、第１セルアレイに再度弱セット電圧を印加して、第１セルアレイのメモリセルを第１抵抗状態（例えば、高抵抗状態）から第２抵抗状態（例えば、低抵抗状態）に変化させるため、第１セルアレイは、再び温度検出機能を有する。その後、メモリ制御回路１１０は、抵抗性メモリ素子１２０の操作方法を終了する。
【００２８】
図７は、本発明の１つの実施形態に係る抵抗性メモリ素子が加熱ステップを行うかどうかを決定するステップを示すフローチャートである。図６および図７を参照すると、本実施形態において、ステップＳ４１０は、例えば、ステップＳ４１２、Ｓ４１４、およびＳ４１６を含む。ステップＳ４１２において、メモリ制御回路１１０は、第２抵抗状態から第１抵抗状態に変化した第１セルアレイにおけるメモリセルの数が閾値よりも大きいかどうかを判断する。第２抵抗状態から第１抵抗状態に変化した第１セルアレイにおけるメモリセルの数が閾値よりも大きい場合、ステップＳ４１４において、メモリ制御回路１１０は、抵抗性メモリ素子１２０に加熱ステップを行ったと判断する。第２抵抗状態から第１抵抗状態に変化した第１セルアレイにおけるメモリセルの数が閾値よりも小さい、またはそれに等しい場合、ステップＳ４１６において、メモリ制御回路１１０は、抵抗性メモリ素子１２０に加熱ステップを行わなかったと判断する。
【００２９】
以上のように、本発明の例示的実施形態において、抵抗性メモリ素子に加熱ステップを行った後、その操作方法が設定およびリセットサイクル操作またはプログラムおよび消去サイクル操作を含むことにより、抵抗性メモリ素子の読み出しマージンを増やす。１つの例示的実施形態において、抵抗性メモリ素子は、温度検出機能を有し、メモリ制御回路は、それに基づいて抵抗性メモリ素子に対してプログラムおよび消去サイクル操作を実行するかどうかを決定し、抵抗性メモリ素子の読み出しマージンを増やすことができる。
【００３０】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００３１】
本発明は、抵抗性メモリ素子の操作方法に関するものである。
【符号の説明】
【００３２】
１００  メモリ保存装置
１１０  メモリ制御回路
１２０  抵抗性メモリ素子
１２２  メモリセル
２１０  上部電極
２１２  酸素イオン
２２０  下部電極
２２２  酸素原子
２３０  誘電体層
２３２  酸素空孔
Ｖ１  形成電圧
Ｖ２  リセット電圧
Ｖ３  設定電圧
ＨＲＳ  高抵抗状態
ＬＲＳ  低抵抗状態
Ｓ１００、Ｓ１１０、Ｓ１２０、Ｓ２００、Ｓ２１０、Ｓ２２０、Ｓ３００、Ｓ４００、Ｓ４１０、Ｓ４１２、Ｓ４１４、Ｓ４１６、Ｓ４２０、Ｓ４３０、Ｓ４４０、Ｓ４５０  方法のステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019061732.tif 000009
【外国語明細書】
2019061732000001.pdf