(57)【要約】【課題】非同期ＦＩＦＯにおける異常を検出可能な半導体集積回路を提供する。【解決手段】非同期ＦＩＦＯ２２０は、レーン数が異なる入力バスＢ１と出力バスＢ２の間に設けられ、ライトクロックＣＬＫ１、リードクロックＣＬＫ２が供給される。回路ブロック２６０は、出力バスＢ２を介して非同期ＦＩＦＯの出力データを受け、所定の処理を実行する。テスト回路２７０は、テストモードにおいて、テストパターンＰＡＴを入力バスＢ１に割り込ませ、テストパターンＰＡＴにもとづく期待値と出力データＤ２との関係にもとづいて、異常を検出する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ライトクロックを逓倍し、リードクロックを生成するＰＬＬ回路と、
レーン数が異なる入力バスと出力バスの間に設けられ、前記ライトクロック、前記リードクロックが供給される非同期ＦＩＦＯ（First In First Out）と、
前記出力バスを介して前記非同期ＦＩＦＯの出力データを受け、所定の処理を実行する回路ブロックと、
テストモードにおいて、テストパターンを前記入力バスに割り込ませ、前記テストパターンにもとづく期待値と前記出力データとの関係にもとづいて、異常を検出するテスト回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記テストパターンはＰＲＢＳ（Pseudo Random Binary Sequence）であり、前記テスト回路は、前記出力データとその期待値とのパターンマッチングを行うことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記テストパターンはカウンタにより生成され、前記テスト回路は、前記出力データの累積値をその期待値と比較することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記テスト回路は、巡回冗長検査を行うことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記回路ブロックは、前記出力データを外部に送信するトランスミッタを含むことを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項６】
起動ごとに、前記テストモードにセットされることを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
【請求項７】
外部プロセッサから画像データを受信するレシーバと、
前記レシーバが受信した画像データを処理する処理部と、
ライトクロックを逓倍し、リードクロックを生成するＰＬＬ回路と、
前記ライトクロックにもとづいて前記処理部による処理後の前記画像データが書き込まれ、前記リードクロックにもとづいて前記画像データが読み出し可能な非同期ＦＩＦＯ（First In First Out）と、
前記非同期ＦＩＦＯの出力データを、外部に送信するトランスミッタと、
テストモードにおいて、テストパターンを前記非同期ＦＩＦＯのデータ入力端子に割り込ませ、前記テストパターンにもとづく期待値と前記出力データとの関係にもとづいて、異常を検出するテスト回路と、
を備えることを特徴とするブリッジチップ。
【請求項８】
前記テストパターンはＰＲＢＳ（Pseudo Random Binary Sequence）であり、前記テスト回路は、前記出力データとその期待値とのパターンマッチングを行うことを特徴とする請求項７に記載のブリッジチップ。
【請求項９】
前記テストパターンはカウンタにより生成され、前記テスト回路は、前記出力データの累積値をその期待値と比較することを特徴とする請求項７に記載のブリッジチップ。
【請求項１０】
前記テスト回路は、巡回冗長検査を行うことを特徴とする請求項７に記載のブリッジチップ。
【請求項１１】
前記ブリッジチップの起動ごとに、前記テストモードにセットされることを特徴とする請求項７から１０のいずれかに記載のブリッジチップ。
【請求項１２】
前記画像データのブランク期間において、前記テストモードにセットされることを特徴とする請求項７から１１のいずれかに記載のブリッジチップ。
【請求項１３】
前記処理部は、ＯＳＤ（On-Screen Display）機能を提供することを特徴とする請求項７から１２のいずれかに記載のブリッジチップ。
【請求項１４】
画像プロセッサと、
前記画像プロセッサからの画像データを受ける請求項７から１３のいずれかに記載のブリッジチップと、
ディスプレイパネルと、
前記ディスプレイパネルを駆動するドライバ群と、
前記ブリッジチップと前記ドライバ群とを仲介するタイミングコントローラと、
を備えることを特徴とするディスプレイシステム。
【請求項１５】
請求項１４に記載のディスプレイシステムを備えることを特徴とする自動車。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の異常検出に関する。
【背景技術】
【０００２】
図１は、従来の半導体集積回路のブロック図である。半導体集積回路２００Ｒは、半導体集積回路３００Ｒとともに処理システム１００Ｒを構成する。半導体集積回路２００Ｒは、信号処理により得られたデータを、半導体集積回路３００Ｒにシリアル伝送する。半導体集積回路２００Ｒは、主として、回路ブロック２１０、ＦＩＦＯ（First In First Out）２２０、ＰＬＬ回路２３０、トランスミッタ２４０を備える。回路ブロック２１０はデータＤ１を生成する。データＤ１は、ライトクロックＣＬＫ１とともに、バスＢ１を介してＦＩＦＯ２２０のデータ入力に供給される。
【０００３】
ＰＬＬ回路２３０は、ライトクロックＣＬＫ１を周波数逓倍し、リードクロックＣＬＫ２を生成する。ＦＩＦＯ２２０からは、リードクロックＣＬＫ２と同期してデータＤ２が読み出され、バスＢ２を介してトランスミッタ２４０に供給される。トランスミッタ２４０は、データＤ２を半導体集積回路３００Ｒに送信する。
【０００４】
半導体集積回路３００Ｒは主として、レシーバ３１０および回路ブロック３２０を備える。レシーバ３１０は、トランスミッタ２４０からシリアルデータＤ３を受信する。回路ブロック３２０は、トランスミッタ２４０が受信したシリアルデータＤ４を処理する。
【０００５】
このような処理システム１００Ｒにおいて、半導体集積回路２００Ｒや半導体集積回路３００Ｒには、信頼性の改善のための異常検出機能が実装される。
【０００６】
たとえば、半導体集積回路２００Ｒには、ＰＬＬ回路２３０の出力であるクロックＣＬＫ２を監視する周波数検出器２５０が設けられる。周波数検出器２５０は、クロックＣＬＫ２の周波数異常を検出すると、フェイル信号をアサートする。
【０００７】
また半導体集積回路３００Ｒには、レシーバ３１０が受信したデータＤ４を監視する判定部３３０が設けられる。判定部３３０は、データＤ４をその期待値と比較したり、あるいはデータＤ４に埋め込まれたエラーチェック用の値を、その期待値と比較することにより、データＤ４の異常を検出できる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、図１の処理システム１００Ｒについて検討した結果、以下の課題を認識するに至った。
【０００９】
判定部３３０によって異常が検出されたとき、トランスミッタ２４０からレシーバ３１０への伝送エラーと、半導体集積回路２００Ｒの内部で生ずるエラーを区別することができない。また、トランスミッタ２４０において、エラーチェック用の値を埋め込む場合、ＦＩＦＯ２２０において生ずるエラーの検出は不可能である。
【００１０】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、非同期ＦＩＦＯにおける異常を検出可能な半導体集積回路の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、の半導体集積回路に関する。半導体集積回路は、ライトクロックを逓倍し、リードクロックを生成するＰＬＬ回路と、レーン数が異なる入力バスと出力バスの間に設けられ、ライトクロック、リードクロックが供給される非同期ＦＩＦＯ（First In First Out）と、出力バスを介して非同期ＦＩＦＯの出力データを受け、所定の処理を実行する回路ブロックと、テストモードにおいて、テストパターンを入力バスに割り込ませ、テストパターンにもとづく期待値と出力データとの関係にもとづいて、異常を検出するテスト回路と、を備える。
【００１２】
本発明の別の態様は、ブリッジチップである。このブリッジチップは、外部プロセッサから画像データを受信するレシーバと、レシーバが受信した画像データを処理する処理部と、ライトクロックを逓倍し、リードクロックを生成するＰＬＬ回路と、ライトクロックにもとづいて処理部による処理後の画像データが書き込まれ、リードクロックにもとづいて画像データが読み出し可能な非同期ＦＩＦＯ（First In First Out）と、非同期ＦＩＦＯの出力データを、外部に送信するトランスミッタと、テストモードにおいて、テストパターンを非同期ＦＩＦＯのデータ入力端子に割り込ませ、テストパターンにもとづく期待値と出力データとの関係にもとづいて、異常を検出するテスト回路と、を備える。
【００１３】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【００１４】
さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【００１５】
本発明のある態様によれば、非同期ＦＩＦＯにおける異常を検出できる。
【図面の簡単な説明】
【００１６】
【図１】従来の半導体集積回路のブロック図である。
【図２】実施の形態に係る半導体集積回路のブロック図である。
【図３】テスト回路の一例のブロック図である。
【図４】テスト回路の別の一例のブロック図である。
【図５】テスト回路の別の一例のブロック図である。
【図６】半導体集積回路を備える処理システムのブロック図である。
【図７】実施の形態に係るディスプレイシステムのブロック図である。
【図８】ブリッジチップの構成例を示すブロック図である。
【図９】ディスプレイシステムを備える自動車のコクピットを示す図である。
【発明を実施するための形態】
【００１７】
（実施の形態の概要）
本明細書に開示される一実施の形態は、半導体集積回路に関する。半導体集積回路は、ライトクロックを逓倍し、リードクロックを生成するＰＬＬ回路と、レーン数が異なる入力バスと出力バスの間に設けられ、ライトクロック、リードクロックが供給される非同期ＦＩＦＯ（First In First Out）と、出力バスを介して非同期ＦＩＦＯの出力データを受け、所定の処理を実行する回路ブロックと、テストモードにおいて、テストパターンを入力バスに割り込ませ、テストパターンにもとづく期待値と出力データとの関係にもとづいて、異常を検出するテスト回路と、を備える。
【００１８】
非同期ＦＩＦＯの入力にテストパターンを与え、その出力を監視することにより、非同期ＦＩＦＯにおいて生ずる異常と、ＰＬＬ回路における周波数異常を検出できる。
【００１９】
テストパターンはＰＲＢＳ（Pseudo Random Binary Sequence）であり、テスト回路は、出力データとその期待値とのパターンマッチングを行ってもよい。
【００２０】
テストパターンはカウンタにより生成され、テスト回路は、出力データの累積値をその期待値と比較してもよい。
【００２１】
テスト回路は、巡回冗長検査（ＣＲＣ：Cyclic Redundancy Check）を行ってもよい。
【００２２】
回路ブロックは、出力データを外部に送信するトランスミッタを含んでもよい。
【００２３】
半導体集積回路は、起動ごとにテストモードにセットされてもよい。あるいは外部のマイコンからの指示に応答して、テストモードにセットされてもよい。
【００２４】
本明細書に開示される一実施の形態は、ブリッジチップに関する。このブリッジチップは、外部プロセッサから画像データを受信するレシーバと、レシーバが受信した画像データを処理する処理部と、ライトクロックを逓倍し、リードクロックを生成するＰＬＬ回路と、ライトクロックにもとづいて処理部による処理後の画像データが書き込まれ、リードクロックにもとづいて画像データが読み出し可能な非同期ＦＩＦＯ（First In First Out）と、非同期ＦＩＦＯの出力データを、外部に送信するトランスミッタと、テストモードにおいて、テストパターンを非同期ＦＩＦＯのデータ入力端子に割り込ませ、テストパターンにもとづく期待値と出力データとの関係にもとづいて、異常を検出するテスト回路と、を備える。
【００２５】
テストパターンはＰＲＢＳ（Pseudo Random Binary Sequence）であり、テスト回路は、出力データとその期待値とのパターンマッチングを行ってもよい。テストパターンはカウンタにより生成され、テスト回路は、出力データの累積値をその期待値と比較してもよい。テスト回路は、巡回冗長検査を行ってもよい。
【００２６】
ブリッジチップは、その起動ごとに、テストモードにセットされてもよい。画像データのブランク期間において、テストモードにセットされてもよい。あるいはブリッジチップは、マイコンからの指令にもとづいてテストモードにセットされてもよい。処理部は、ＯＳＤ（On-Screen Display）機能を提供してもよい。
【００２７】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００２９】
図２は、実施の形態に係る半導体集積回路２００のブロック図である。半導体集積回路２００は、回路ブロック２１０、ＦＩＦＯ２２０、ＰＬＬ回路２３０、回路ブロック２６０、テスト回路２７０を備える。
【００３０】
回路ブロック２１０は、データＤ１を生成して入力バスＢ１に出力する。回路ブロック２６０は、出力バスＢ２に生ずるデータＤ２を受け、信号処理を行う。データＤ１，Ｄ２の内容や信号処理は特に限定されない。ＰＬＬ回路２３０は、ライトクロックＣＬＫ１を周波数逓倍し、リードクロックＣＬＫ２を生成する。入力バスＢ１と出力バスＢ２はレーン数が異なっており、たとえば出力バスＢ２のレーン数の方が入力バスＢ１のそれよりも少ない。
【００３１】
非同期ＦＩＦＯ（First In First Out）２２０は、入力バスＢ１と出力バスＢ２の間に設けられ、ライトクロックＣＬＫ１、リードクロックＣＬＫ２が供給される。ＦＩＦＯ２２０にはライトクロックＣＬＫ１と同期して、入力バスＢ１のデータＤ１が書き込まれ、書き込まれたデータが、リードクロックＣＬＫ２と同期したデータＤ２として出力バスＢ２に読み出される。
【００３２】
半導体集積回路２００は通常モードと、テストモードが切り替え可能となっている。テスト回路２７０はテストモードにおいてアクティブとなり、データＤ１に代えてテストパターンＰＡＴを入力バスＢ１に割り込ませる。たとえば非同期ＦＩＦＯ２２０の入力側にはマルチプレクサ２７１が設けられ、マルチプレクサ２７１は、通常モードにおいて回路ブロック２１０からデータＤ１を選択し、テストモードにおいてテストパターンＰＡＴを選択する。テスト回路２７０は、テストモードにおいてＦＩＦＯ２２０の出力データＤ２を監視し、テストパターンＰＡＴにもとづく期待値と出力データＤ２との関係にもとづいて、異常の有無を判定する。テスト回路２７０は、異常を検出するとフェイル信号ＦＡＩＬをアサート（たとえばハイ）する。
【００３３】
以上が半導体集積回路２００の構成である。続いてその動作を説明する。テストモードにおいて、非同期ＦＩＦＯ２２０の入力にテストパターンＰＡＴを与え、その出力Ｄ２を監視する。非同期ＦＩＦＯ２２０およびＰＬＬ回路２３０の両方が正常であれば、その出力Ｄ２（またはそれから得られる値）は期待値と一致し、反対に非同期ＦＩＦＯ２２０とＰＬＬ回路２３０のいずれか（あるいは両方）が故障していれば、出力Ｄ２と期待値は不一致となる。したがって半導体集積回路２００によれば、非同期ＦＩＦＯ２２０およびＰＬＬ回路２３０の異常を検出できる。
【００３４】
図３は、テスト回路２７０の一例のブロック図である。図３のテスト回路２７０は、パターン発生器２７２と、期待値比較器２７４を備える。パターン発生器２７２は、ライトクロックＣＬＫ１と同期して、ＰＲＢＳ（Pseudo Random Binary Sequence）を発生し、テストパターンＰＡＴとして出力する。この場合、ＦＩＦＯ２２０の出力データＤ２も、ＰＲＢＳとなる。パターン発生器２７２は、出力データＤ２と同期して、テストパターンＰＡＴと同じＰＲＢＳである期待値パターンＥＸＰを生成する。期待値比較器２７４は、出力データＤ２と期待値パターンＥＸＰを比較し、異常の有無を判定する（パターンマッチング）。期待値比較器２７４における判定処理は、出力バスＢ２のレーン毎に行われる。
【００３５】
図４は、テスト回路２７０の別の一例のブロック図である。図４のテスト回路２７０は、カウンタ２７６、積算器２７８、期待値比較器２８０を備える。カウンタ２７６は、ライトクロックＣＬＫ１と同期してカウントアップ（あるいはカウントダウン）するテストパターンＰＡＴを生成する。積算器２７８は、非同期ＦＩＦＯ２２０の出力データＤ２を累積加算する。期待値比較器２８０は、最終的に得られた積算値を、その期待値ＥＸＰと比較し、比較結果を示すフェイル信号ＦＡＩＬを生成する。
【００３６】
図５は、テスト回路２７０の別の一例のブロック図である。図５のテスト回路２７０は、巡回冗長検査を行う。具体的にはテスト回路２７０は、パターン発生器２７２、ＣＲＣエンコーダ２８２、ＣＲＣデコーダ２８４を備える。パターン発生器２７２は、たとえばランダムなビットストリームＢＳを生成する。ＣＲＣエンコーダ２８２は、ビットストリームＢＳを受け、所定の演算（生成多項式による除算）を行い、得られる商に対応する検査データを生成し、ビットストリームＢＳに付加する。ＣＲＣデコーダ２８４は、出力データＤ２を所定の演算（生成多項式による除算）を行い、得られた商と、受信した検査データとの一致・不一致を判定する。
【００３７】
図６は、半導体集積回路２００を備える処理システム１００のブロック図である。処理システム１００は、半導体集積回路２００に加えて、第１集積回路１０２、第２集積回路１０４、マイコン１０６を備える。マイコン１０６は、処理システム１００を統合的に処理する。半導体集積回路２００は、第１集積回路１０２からのデータＤＲＸを受信し、所定の信号処理を施して、第２集積回路１０４に送信する。
【００３８】
半導体集積回路２００は、回路ブロック２１０、非同期ＦＩＦＯ２２０、ＰＬＬ回路２３０、回路ブロック２６０を備える。回路ブロック２１０は、第１集積回路１０２からのデータＤＲＸを受信するレシーバ２１２と、受信したデータを処理する信号処理部２１４と、を備える。
【００３９】
回路ブロック２６０はトランスミッタであり、回路ブロック２１０が生成したデータＤ１を、非同期ＦＩＦＯ２２０を介して受信し、第２集積回路１０４に送信する。
【００４０】
コントローラ２０１は、半導体集積回路２００を制御する。たとえばコントローラ２０１は、半導体集積回路２００の起動ごとに、テスト回路２７０をテストモードにセットし、テストモードの完了後に、通常モードに遷移させる。
【００４１】
オシレータ２０２は、ライトクロックＣＬＫ１を生成する。ライトクロックＣＬＫ１は、回路ブロック２１０に供給されるシステムクロックＣＬＫＳＹＳを兼ねている。一例として、第１バスＢ１のレーン数は３５であり、第２バスＢ２のレーン数は５であり、ＰＬＬ回路２３０の逓倍数は、７またはそれより大きい。
【００４２】
半導体集積回路２００は、ＦＡＩＬピンを備える。ＦＡＩＬピンは、オープンドレイン（あるいはオープンコレクタ）形式のインタフェースであり、ＦＡＩＬピンは、ロー／ハイインピーダンスの２状態で遷移する。出力段２０４には、テスト回路２７０を含む複数の回路ブロックから、複数のフェイル信号ＦＡＩＬが入力され、少なくともひとつのフェイル信号がアサートされると、ＦＡＩＬピンをローに固定する。ＦＡＩＬピンはマイコン１０６の割り込み用のピンに接続される。
【００４３】
半導体集積回路２００は、Ｉ２Ｃ（Inter IC）インタフェースやＳＰＩ（Serial Peripheral Interface）などを介してマイコン１０６と通信可能であり、レジスタ２０６、インタフェース回路２０８を備える。レジスタ２０６は、複数の異常検出用アドレスを含む。テスト回路２７０は、異常を検出すると、ＦＡＩＬ信号をアサートするとともに、複数の異常検出用アドレスのうち対応するひとつにフラグを立てる（値１を書き込む）。マイコン１０６はＦＡＩＬピンがローに落ちると、インタフェース回路２０８を介してレジスタ２０６にアクセスする。そして、複数の異常検出用アドレスのうち、いずれのフラグが立っているかをチェックすることにより、異常の原因を知ることができる。
【００４４】
図６の処理システム１００のアーキテクチャは、ディスプレイシステム４００に用いることができる。図７は、実施の形態に係るディスプレイシステム４００のブロック図である。ディスプレイシステム４００は、ＧＰＵ（Graphics Processing Unit）４０２、ブリッジチップ（リピータＩＣともいう）５００、マイコン４０１、タイミングコントローラ４０６、ディスプレイパネル４０８、ゲートドライバ４１０、ソースドライバ４１２を備える。
【００４５】
マイコン４０１、ＧＰＵ４０２、ブリッジチップ５００、タイミングコントローラ４０６はそれぞれ、図６のマイコン１０６、第１集積回路１０２、半導体集積回路２００、第２集積回路１０４に対応する。
【００４６】
ディスプレイパネル４０８の走査線にはゲートドライバ４１０が接続され、データ線にはソースドライバ４１２が接続される。ゲートドライバ４１０やソースドライバ４１２の個数は、ディスプレイパネル４０８の解像度に応じて設計される。
【００４７】
ＧＰＵ４０２が生成する画像データは、ブリッジチップ５００を介してタイミングコントローラ４０６に供給される。タイミングコントローラ４０６は、画像データを処理し、各種タイミング信号や、輝度信号を生成し、ゲートドライバ４１０およびソースドライバ４１２に供給する。
【００４８】
ブリッジチップ５００は、従来のディスプレイシステムに付加的な機能を提供する。ブリッジチップ５００は付加機能として、以下の少なくともひとつを提供する。
・ＯＳＤ（On Screen Display）機能
・画像のチェック機能
・データ欠損の補完機能
【００４９】
従来のディスプレイシステムは、図７のディスプレイシステム４００からブリッジチップ５００を省略した構成を有しており、ＧＰＵ４０２が生成する画像データは、タイミングコントローラ４０６に直接供給される。
【００５０】
図８は、ブリッジチップ５００の構成例を示すブロック図である。レシーバ５０２〜出力マッピング部５２２は、図２の回路ブロック２１０に相当し、非同期ＦＩＦＯ５２４は、図２の非同期ＦＩＦＯ２２０に相当し、テスト回路５２６は図２のテスト回路２７０に対応し、トランスミッタ５２８は図２の回路ブロック２６０に対応し、ＰＬＬ回路５３０は図２のＰＬＬ回路２３０に対応する。
【００５１】
レシーバ５０２は、たとえばＬＶＤＳ（Low Voltage Differential Signaling）インタフェースに準拠し、ＧＰＵ（図７の４０２）から画像データを受信する。入力マッピング部５０４は、受信した画像データを、ＶＥＳＡフォーマットやＪＩＥＤＡフォーマットにもとづいてマッピングする。入力データ監視部５０６は、入力マッピング部５０４の出力に含まれるクロックや、水平アクティブ画素数、垂直アクティブ画素数、水平トータル画素数、垂直トータル画素数などにもとづいて、異常を検出する。
【００５２】
パターン発生器５０８は、黒画面表示のためのパターンや、ＢＩＳＴ（Built In Self Test）用のデータを発生する。マルチプレクサ５１０は、入力データ監視部５０６が異常を検出すると、黒画面表示用のパターンを選択する。
【００５３】
奇数・偶数補正部５１２は、奇数番目のピクセルと、偶数番目のピクセルを監視し、一方が欠損している場合に、他方を用いて補正あるいは補間する。
【００５４】
ブリッジチップ５００には、複数のＯＳＤ用キャラクタが保持される。ＯＳＤ回路５１４は、外部のマイコンから指定されたＯＳＤキャラクタを、画像データにオーバーラップする。
【００５５】
ＧＰＵ４０２から送信される画像データには、所定のキャラクタ画像、パターン画像がフレーム内の所定の位置に含まれる場合がある。画像チェック回路５１６は、これらの既知の画像が、正常であるかをチェックする。また画像チェック回路５１８は、ＧＰＵ４０２から受信した画像に対してＣＲＣ演算を行い、映像フリーズや画像乱れ等の異常を検出する。マルチプレクサ５２０は、ディスプレイオン信号ＤＩＳＰ＿ＯＮに応じて、黒データと、ＯＳＤ回路５１４を経た画像データの一方を選択する。出力マッピング部５２２は、画像データを再マッピングする。
【００５６】
出力マッピング部５２２は、ＰＲＢＳの生成機能を有しており、図３のパターン発生器２７２の機能を兼ねている。図３のマルチプレクサ２７１は省略される。
【００５７】
テスト回路５２６は、テストモードにおいてアクティブとなり、非同期ＦＩＦＯ５２４の出力データにもとづいて異常の有無を判定する。
【００５８】
たとえばブリッジチップ５００は、その起動時にテストモードに設定される。ブリッジチップ５００の起動時に、ブリッジチップ５００に外付けされるフラッシュなどの不揮発メモリから、各種設定データやＯＳＤ用キャラクタデータがロードされる。このロードの間、テスト回路５２６は検査を繰り返し実行してもよい。
【００５９】
加えてブリッジチップ５００は、画像データの出力中、各フレームに含まれる垂直ブランク期間の間、テストモードとなり、非同期ＦＩＦＯ５２４およびＰＬＬ回路５３０の異常を検出することができる。
【００６０】
ブリッジチップ５００は、テスト回路５２６によって異常を検出すると、上述のようにＦＡＩＬピンを利用して、マイコンに通知する。またブリッジチップ５００は、異常を検出すると、トランスミッタ５２８を停止し、画像データの出力を停止してもよい。
【００６１】
＜用途＞
自動車には高い信頼性が要求されるところ、それに使用されるディスプレイシステムにも高い信頼性が要求される。したがって、実施の形態に係るディスプレイシステム４００は、車載用途に有用である。図９は、ディスプレイシステム４００を備える自動車６００のコクピットを示す図である。たとえばディスプレイシステム４００は、カーナビゲーションシステムの表示部６０２に好適に利用できる。あるいはディスプレイシステム４００は、クラスターパネルの表示部６０４に好適に利用できる。あるいはディスプレイシステム４００は、電子ドラミラーの表示部６０６に好適に利用できる。
【００６２】
ディスプレイシステム４００の用途は車載には限定されず、産業機械などの高い信頼性が要求されるアプリケーションにも適用可能である。あるいはラップトップコンピュータ、スマートフォン、タブレットコンピュータ、デジタルカメラなどの電子機器（民生機器）にも適用可能である。
【００６３】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６４】
１００  処理システム
１０２  第１集積回路
１０４  第２集積回路
１０６  マイコン
２００  半導体集積回路
２０２  オシレータ
２０４  出力段
２０６  レジスタ
２０８  インタフェース回路
２１０  回路ブロック
２１２  レシーバ
２１４  信号処理部
２２０  非同期ＦＩＦＯ
２３０  ＰＬＬ回路
２４０  トランスミッタ
２５０  周波数検出器
２６０  回路ブロック
２７０  テスト回路
２７１  マルチプレクサ
２７２  パターン発生器
２７４  期待値比較器
２７６  カウンタ
２７８  積算器
２８０  期待値比較器
２８２  ＣＲＣエンコーダ
２８４  ＣＲＣデコーダ
３００  半導体集積回路
３１０  レシーバ
３２０  回路ブロック
３３０  判定部
Ｂ１  入力バス
Ｂ２  出力バス
４００  ディスプレイシステム
４０２  ＧＰＵ
４０４  ブリッジチップ
４０６  タイミングコントローラ
４１０  ゲートドライバ
４１２  ソースドライバ
４０８  ディスプレイパネル
５０４  入力マッピング部
５０６  入力データ監視部
５１２  奇数・偶数補正部
５１４  ＯＳＤ回路
５００  ブリッジチップ
５１６  画像チェック回路
５０２  レシーバ
５２２  出力マッピング部
５２４  非同期ＦＩＦＯ
５２６  テスト回路
５２８  トランスミッタ
５３０  ＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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