(57)【要約】【課題】通電特性を劣化させる欠陥である基底面転位（ＢＰＤ）が存在する炭化ケイ素半導体装置内において、内蔵ダイオードに電流が流れることでアクティブ領域の端部近傍に溜まる正孔に起因して、炭化ケイ素半導体装置の信頼性が低下することを防ぐ。【解決手段】ｎ型の炭化ケイ素半導体基板のアクティブ領域１ＣにＳｉＣ−ＭＯＳＦＥＴを形成した炭化ケイ素半導体装置であって、アクティブ領域１Ｃを囲むように、エピタキシャル層３の上面にｐ＋型半導体領域９を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
炭化ケイ素を含むｎ型の基板、および、前記基板上に形成された、炭化ケイ素を含むｎ型の半導体層を含み、素子領域と、前記素子領域を平面視で囲む第１領域とを有する半導体基板と、
前記素子領域で前記半導体基板の上面に形成されたｐ型の第１半導体領域と、
前記第１半導体領域の上面に形成されたｎ型のソース領域と、
前記第１半導体領域の前記上面に形成されたｐ型の第１コンタクト領域と、
前記第１領域で前記半導体基板の前記上面に形成され、前記素子領域を平面視で囲むｐ型の第２半導体領域と、
前記第２半導体領域の上面に形成され、前記素子領域を平面視で囲むｐ型の第２コンタクト領域と、
前記半導体基板の下面に形成されたｎ型のドレイン領域と、
前記ソース領域と隣接する前記第１半導体領域の前記上面上に絶縁膜を介して形成されたゲート電極と、
前記第２コンタクト領域上に形成された第１電極と、
前記第２コンタクト領域上に形成され、前記第１電極と前記第２コンタクト領域とを電気的に接続する導電性接続部と、
を有し、
前記ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成し、
前記第２半導体領域および前記半導体基板は、ダイオードを構成する、炭化ケイ素半導体装置。
【請求項２】
請求項１記載の炭化ケイ素半導体装置において、
前記半導体基板は、その周縁部に、平面視で前記素子領域および前記第１領域を囲む第２領域を有し、
前記第２領域で前記半導体基板の前記上面に形成され、前記第１半導体領域および前記第２半導体領域のいずれよりも深いｐ型の第３半導体領域と、
前記第３半導体領域の上面に形成されたｐ型の第３コンタクト領域と、
をさらに有する、炭化ケイ素半導体装置。
【請求項３】
請求項１記載の炭化ケイ素半導体装置において、
前記ゲート電極と前記第２コンタクト領域とは、平面視で互いに離間している、炭化ケイ素半導体装置。
【請求項４】
請求項１記載の炭化ケイ素半導体装置において、
前記第１コンタクト領域の第３不純物濃度は、前記第１半導体領域の第１不純物濃度よりも高く、
前記第２コンタクト領域の第４不純物濃度は、前記第２半導体領域の第２不純物濃度よりも高い、炭化ケイ素半導体装置。
【請求項５】
請求項１記載の炭化ケイ素半導体装置において、
前記第１コンタクト領域は、前記第１半導体領域よりも浅く、
前記第２コンタクト領域は、前記第２半導体領域よりも浅い、炭化ケイ素半導体装置。
【請求項６】
請求項１記載の炭化ケイ素半導体装置において、
前記第２コンタクト領域の不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３である、炭化ケイ素半導体装置。
【請求項７】
請求項１記載の炭化ケイ素半導体装置において、
前記第１コンタクト領域と前記第２コンタクト領域との最短距離は、２μｍ〜２０μｍである、炭化ケイ素半導体装置。
【請求項８】
請求項１記載の炭化ケイ素半導体装置において、
前記半導体層の基底面転位の密度は、０．１個／ｃｍ２以上、１０個／ｃｍ２未満である、炭化ケイ素半導体装置。
【請求項９】
請求項１記載の炭化ケイ素半導体装置において、
前記素子領域は、平面視で矩形形状を有しており、
平面視において、前記素子領域の角部近傍の前記第２コンタクト領域の幅は、前記素子領域の四辺に沿う前記第２コンタクト領域の幅よりも大きい、炭化ケイ素半導体装置。
【請求項１０】
請求項１記載の炭化ケイ素半導体装置において、
前記第２コンタクト領域の最小の幅は、前記第１コンタクト領域の幅よりも大きい、炭化ケイ素半導体装置。
【請求項１１】
請求項１記載の炭化ケイ素半導体装置を有する、パワーモジュール。
【請求項１２】
請求項１記載の炭化ケイ素半導体装置を有するパワーモジュールと、
前記パワーモジュール内の前記炭化ケイ素半導体装置を制御する制御回路と、
を有する、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化ケイ素半導体装置、パワーモジュールおよび電力変換装置に関し、特に、内蔵ダイオードを有するＭＯＳＦＥＴを備えた炭化ケイ素半導体装置、パワーモジュールおよび電力変換装置に利用できるものである。
【背景技術】
【０００２】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きい。このため、Ｓｉパワー素子に比べて、耐圧を保持するドリフト層の厚さを約１／１０に薄くし、当該ドリフト層の不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、ＳｉＣはＳｉに対してバンドギャップが約３倍大きいことから高温動作も可能である。このため、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
【０００３】
ＳｉＣ半導体素子はバイポーラ動作によりＳｉＣドリフト層中に存在する線状の基底面転位（ＢＰＤ：Basal Plane Dislocation）が面状の積層欠陥に拡張することが知られている（非特許文献１）。すなわち、ＢＰＤにおいて電子および正孔が再結合する際、その再結合エネルギーによりＢＰＤが面状の積層欠陥に拡張する。積層欠陥部分は高抵抗であるため、積層欠陥が拡張すると素子抵抗が増加する。この現象は通電劣化現象と呼ばれている。
【０００４】
特許文献１（特開平０９−２７０５１２号公報）には、Ｓｉ（シリコン）基板を用いたＩＧＢＴ（Insulated Gate Bipolar Transistor）において、セル領域に面するｐ半導体層のサイド拡散領域に発生する正孔をエミッタ電極に排除することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０９−２７０５１２号公報
【非特許文献】
【０００６】
【非特許文献１】M. Skowronski and S. Ha, “Degradation of hexagonal silicon-carbide-based bipolar devices” Journal of Applied Physics 99, 011101 (2006)
【非特許文献２】S. Yamamoto, Y. Nakao, N. Tomita, S. Nakata, and S. Yamakawa, “Development of 3.3 kV SiC-MOSFET: Suppression of Forward Voltage Degradation of the Body Diode” Mater. Sci. Forum 778-780, 951-954 (2014)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳｉＣを用いたスイッチング素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）は、内蔵ダイオードを有する。当該スイッチング素子を備えたインバータなどのパワーモジュールでは、スイッチング素子に対して順方向とは逆方向の電流（還流）が流れる場合がある。このような還流によるサージ電圧によりスイッチング素子が破壊されることを防ぐため、各スイッチング素子には還流を流すためのダイオード（還流ダイオード）を並列接続する。インバータを小型化するには、スイッチング素子の上記内蔵ダイオードを還流ダイオードとして使用することが望ましい。
【０００８】
しかし、非特許文献２では、内蔵ダイオードに通電することで、ＢＰＤが積層欠陥へ拡張する通電劣化現象が起こることが報告されている。そのため、通電劣化を起こし、積層欠陥を含んだＳｉＣ−ＭＯＳＦＥＴの信頼性を確保する必要がある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態による炭化ケイ素半導体装置は、ｎ型のＳｉＣ基板およびＳｉＣ基板上のエピタキシャル層を含む半導体基板のアクティブ領域にＳｉＣ−ＭＯＳＦＥＴを形成した炭化ケイ素半導体装置であって、アクティブ領域を囲むように、エピタキシャル層の上面に正孔引き出し領域であるｐ＋型半導体領域を有するものである。
【発明の効果】
【００１２】
代表的な実施の形態によれば、炭化ケイ素半導体装置の信頼性を向上させることができる。特に、積層欠陥が形成された炭化ケイ素半導体装置が正孔の集中に起因する発熱により破壊されることを防ぐことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である炭化ケイ素半導体装置の平面図である。
【図２】本発明の実施の形態１である炭化ケイ素半導体装置の平面図である。
【図３】本発明の実施の形態１である炭化ケイ素半導体装置の断面図である。
【図４】本発明の実施の形態１である炭化ケイ素半導体装置を示す回路図である。
【図５】本発明の実施の形態１である炭化ケイ素半導体装置の製造工程中の断面図である。
【図６】図５に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図７】図６に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図８】図７に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図９】図８に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図１０】図９に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図１１】図１０に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図１２】図１１に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図１３】図１２に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図１４】図１３に続く炭化ケイ素半導体装置の製造工程中の断面図である。
【図１５】本発明の実施の形態１の変形例である炭化ケイ素半導体装置の平面図である。
【図１６】本発明の実施の形態２の電力変換装置の回路図である。
【図１７】本発明の実施の形態３の電気自動車の構成を示す概略図である。
【図１８】本発明の実施の形態３の昇圧コンバータを示す回路図である。
【図１９】本発明の実施の形態４である鉄道車両におけるコンバータおよびインバータを示す回路図である。
【図２０】エピタキシャル層に生じる各種の欠陥を示す断面図である。
【図２１】半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。
【図２２】比較例であるインバータを示す回路図である。
【図２３】ＳｉＣ−ＭＯＳＦＥＴのオン電圧の劣化の度合いと、ＳｉＣ−ＭＯＳＦＥＴの破壊が起こる電流値との関係を示すグラフである。
【図２４】比較例である炭化ケイ素半導体装置の平面図である。
【図２５】比較例である炭化ケイ素半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
【００１６】
本願では、ＳｉＣ基板を半導体基板と呼ぶ場合があるが、当該ＳｉＣ基板と当該ＳｉＣ基板上のエピタキシャル層とから成る積層基板を半導体基板と呼ぶ場合もある。
【００１７】
（実施の形態１）
＜炭化ケイ素半導体装置の構成＞
以下、本実施の形態の炭化ケイ素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構造について、図１〜図４を用いて説明する。図１および図２は、本実施の形態の炭化ケイ素半導体装置の平面図である。図２では、図１に示す電極パッドより下層の構造を示している。図３は、本実施の形態の炭化ケイ素半導体装置の断面図である。図３では、左側から順に、図２のＡ−Ａ線の断面、Ｂ−Ｂ線の断面およびＣ−Ｃ線の断面を示している。
【００１８】
図１に示すように、半導体チップ１の形状は、平面視において矩形である。半導体チップ１の上面には、外部の制御回路（図示しない）からゲート電圧が印加される電極パッドであるゲートパッド２８と、外部の制御回路（図示しない）からソース電圧が印加される電極パッドであるソースパッド２９とが形成されている。半導体チップ１の上面において、ゲートパッド２８およびソースパッド２９の周囲には、パッシベーション膜２２が形成されている。なお、ゲートパッド２８の位置および個数、またはソースパッド２９の形状などは、多種多様なものがあり得るが、本実施の形態の炭化ケイ素積層基板の効果に影響を及ぼすものではない。
【００１９】
図２に示すように、半導体チップ１は、炭化ケイ素（ＳｉＣ）から成るＳｉＣ基板（図示しない）と、ＳｉＣ基板の主面（上面）上に形成されたエピタキシャル層３とから成る半導体基板を有している。図２では、主にエピタキシャル層３の上面を示しており、エピタキシャル層上のシリサイド層、ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトプラグ、パッシベーション膜およびパッドなどの図示を省略している。図２には、エピタキシャル層３の上面と、当該上面に形成された各種の半導体領域とを示している。
【００２０】
上記ゲートパッド２８およびソースパッド２９（図１参照）のそれぞれの下には、平面視で複数のアクティブ領域（素子領域）２７が並んで配置されている。ここでは、半導体基板の上面（主面）に並ぶ３つのアクティブ領域２７を示しているが、アクティブ領域２７の数は３つより少なくても多くてもよい。大面積チップの場合、多数のセル（ユニットセル３０）に均一に給電するために、給電用の引き回し配線（図示しない）が必要となる。そのため、半導体チップ１内のアクティブ領域２７は複数に分かれ、各アクティブ領域２７は給電用の配線を配置する領域を介して離間するように配置される。つまり、隣り合うアクティブ領域２７同士の間には、給電用の引き回し配線が配置されている。
【００２１】
各アクティブ領域２７には、ＭＯＳＦＥＴの最小単位構造となるユニットセル３０が複数配置されている。つまり、本実施の形態の炭化ケイ素半導体装置は、セル構造から成る複数のＭＯＳＦＥＴが搭載された半導体チップ１を有する。各ユニットセル３０のゲート電極（図示しない）には、図１に示すゲートパッド２８に印加されるゲート電圧が、ゲートパッド２８を通じて供給される。図２では、各アクティブ領域２７にユニットセル３０を５つのみ示しているが、実際には、アクティブ領域２７はさらに多数のユニットセル３０を備えている。
【００２２】
平面視で、１つのユニットセル３０は、矩形の第１コンタクト領域８と、第１コンタクト領域８の周囲を囲むソース領域７と、ソース領域７の周囲を囲むｐ型半導体領域６とを含んでいる。エピタキシャル層３の上面において、複数のユニットセル３０同士は互いに離間している。ここでは、ユニットセル３０を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル３０の形状は長方形または多角形などでもよい。
【００２３】
また、ここでは複数のユニットセル３０を、半導体チップ１の端部の平行する２辺に平行な第１方向に並べて配置し、また、そのようにして設けた列を、第１方向に直交する第２方向において複数配置している。さらに、第２方向において隣り合う列同士のユニットセル３０を、第１方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル３０を配置してもよい。つまり、複数のユニットセル３０はマトリクス状に配置されていてもよい。
【００２４】
複数のアクティブ領域２７のそれぞれの周囲には、アクティブ領域２７を囲むｐ＋型半導体領域（第２コンタクト領域）９が形成されている。全てのアクティブ領域２７をまとめて囲むように、半導体基板の上面の周縁部には、比較的深さが深いｐ型半導体領域４が形成されている。ｐ型半導体領域４は、ＪＴＥ（Junction Termination Extension）領域（ターミネーション領域）である。ｐ型半導体領域４の上面には、ｐ型半導体領域４に給電するための第３コンタクト領域１０が形成されている。ｐ型半導体領域４および第３コンタクト領域１０のそれぞれは、矩形の半導体チップ１の各辺に沿って延在する環状構造を有している。
【００２５】
ここで、本実施の形態の主な特徴の１つとして、各アクティブ領域２７の周囲のエピタキシャル層３の上面には、半導体基板内の正孔を引き出すためのｐ＋型半導体領域９が、アクティブ領域２７を囲むように形成されている。言い換えれば、ｐ＋型半導体領域９は環状の平面レイアウトを有しており、環状のｐ＋型半導体領域９の内側には、１つのアクティブ領域２７が配置されている。アクティブ領域２７は矩形のレイアウトを有しており、ｐ＋型半導体領域９はアクティブ領域２７から一定の距離を保って離間しているため、ｐ＋型半導体領域９のレイアウトは矩形の枠状のレイアウトを有している。図２には３つのアクティブ領域２７を示しているため、それらのアクティブ領域２７をそれぞれ囲む３つのｐ＋型半導体領域９を図示している。ｐ＋型半導体領域９は、平面視でゲート電極（図示しない）と重ならず、第１コンタクト領域８と接しなければ、アクティブ領域２７と接して形成されていてもよい。
【００２６】
図３の左側には、図２のＡ−Ａ線の断面であって、ＳｉＣ（炭化ケイ素）−ＭＯＳＦＥＴを含む半導体チップ１（図２参照）の端部のターミネーション領域１Ａの構造を示している。つまり、図３の左側の断面は、半導体チップ１の周縁部を示すものである。また、図３の中央には、図２のＢ−Ｂ線の断面であって、ＳｉＣ−ＭＯＳＦＥＴを含む半導体チップ１のアクティブ領域（素子領域）１Ｃの端部近傍の構造を示している。つまり、図３の中央の断面は、半導体チップ１におけるアクティブ領域１Ｃの端部と、アクティブ領域１Ｃの周囲においてアクティブ領域１Ｃに隣接する正孔引き出し領域１Ｂとを示すものある。アクティブ領域１Ｃは、図２に示すアクティブ領域２７に対応するものである。
【００２７】
また、図３の右側には、図２のＣ−Ｃ線の断面であって、ＳｉＣ−ＭＯＳＦＥＴを含む半導体チップ１のアクティブ領域１Ｃの構造を示している。つまり、図３の右側の断面は、半導体チップ１におけるアクティブ領域１Ｃの複数のＳｉＣ−ＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという場合がある）の断面を示すものである。
【００２８】
図３に示すように、本実施の形態の半導体チップ１（図２参照）は、ｎ＋型の六方晶系半導体基板であるＳｉＣ基板２を有しており、ＳｉＣ基板２上には、ＳｉＣ基板２よりも不純物濃度が低いＳｉＣから成るｎ−型のドリフト層を含むエピタキシャル層（半導体層）３が形成されている。エピタキシャル層３は、ＳｉＣ基板２の上面に接して形成されている。アクティブ領域１Ｃにおいて、エピタキシャル層３の上面には、複数のｎチャネル型のＭＯＳＦＥＴのセル構造が形成されている。当該半導体基板は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））を含んでいる。
【００２９】
ＳｉＣ基板２のｎ型不純物の不純物濃度は例えば、１×１０１７〜１×１０１９ｃｍ−３であり、エピタキシャル層３の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、エピタキシャル層３の厚さは例えば３〜８０μｍである。
【００３０】
また、半導体チップ１（図２参照）の主面の反対側の裏面側には、上記ＭＯＳＦＥＴのドレイン配線用電極２４が形成されている。具体的には、ＳｉＣ基板２の裏面には、ｎ＋型の半導体領域であるドレイン領域１４が形成されており、ドレイン領域１４の底面に接して、シリサイド層２３が形成されている。つまり、ＳｉＣ基板２の裏面はシリサイド層２３に覆われている。シリサイド層２３の底面、つまり、シリサイド層２３の面のうち、ＳｉＣ基板２側と逆側の面は、ドレイン配線用電極２４により覆われている。
【００３１】
アクティブ領域１Ｃでは、エピタキシャル層３の上面から所定の深さで、ｐ型半導体領域（ｐウェル領域、ｐ型ボディ領域）６が複数形成されている。すなわち、エピタキシャル層３の上面を含むエピタキシャル層３内には、複数のｐ型半導体領域６が所定の間隔で並んで形成されている。ｐ型半導体領域６は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された領域である。各ｐ型半導体領域６内には、エピタキシャル層３の上面から所定の深さで、ｎ＋型の半導体領域であるソース領域７が形成されている。ソース領域７は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））が導入された半導体領域である。ソース領域７のｎ型不純物濃度は、例えば１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。ソース領域７の深さは、０．０５〜１．０μｍである。
【００３２】
また、各ｐ型半導体領域６内には、エピタキシャル層３の上面から所定の深さで、ｐ＋型の半導体領域である第１コンタクト領域８が形成されている。第１コンタクト領域８はｐ型半導体領域６の電位を固定するために設けられた領域であり、ソース領域７とほぼ同様の深さを有している。第１コンタクト領域８は、ｐ型半導体領域６と接している。第１コンタクト領域８は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。第１コンタクト領域８の不純物濃度は、ｐ型半導体領域６の不純物濃度より高い。第１コンタクト領域８は、隣接するソース領域７により両側から挟まれるように配置されている。また、第１コンタクト領域８の底面、並びにソース領域７の底面および側面は、ｐ型半導体領域６に覆われている。半導体基板の主面に沿う方向（横方向、水平方向）における第１コンタクト領域８の幅は、例えば１．０〜１．５μｍである。
【００３３】
エピタキシャル層３の上面には、ｐ型半導体領域６、ソース領域７および第１コンタクト領域８から成るユニットセル３０が複数形成されており、ユニットセル３０同士は互いに離間している。隣り合うユニットセル３０同士の間のエピタキシャル層３上には、ゲート絶縁膜１１を介してゲート電極１２が形成されている。ゲート絶縁膜１１の端部の上面、ゲート電極１２の側面および上面は、層間絶縁膜１３により覆われている。各ゲート電極１２を覆う層間絶縁膜１３同士の間の開口部において、第１コンタクト領域８およびソース領域７は、ゲート絶縁膜１１、ゲート電極１２および層間絶縁膜１３に覆われていない。つまり、ゲート絶縁膜１１、ゲート電極１２および層間絶縁膜１３から成る積層膜は、ユニットセル３０の上面に達する開口部（貫通孔）を有しており、当該開口部の底部では、第１コンタクト領域８およびソース領域７が当該積層膜から露出している。
【００３４】
アクティブ領域１Ｃにおける層間絶縁膜１３の開口部１５、つまりコンタクトホール内の底部で上記積層膜から露出するソース領域７の一部および第１コンタクト領域８のそれぞれの表面上には、シリサイド層２５が形成されている。すなわち、第１コンタクト領域８およびソース領域７は互いに隣接しており、第１コンタクト領域８およびソース領域７の境界上を跨がるように、第１コンタクト領域８の上面およびソース領域７の上面にシリサイド層２５が形成されている。シリサイド層２５は平面視において矩形構造を有し、ソース領域７の上面の一部と、第１コンタクト領域８の上面の全体とを覆うように配置されている。
【００３５】
ソース領域７の一部および第１コンタクト領域８に接するシリサイド層２５上の開口部１５内には、コンタクトプラグ（導電性接続部）１８が埋め込まれている。複数の開口部１５に埋め込まれた複数のコンタクトプラグ１８のそれぞれは、層間絶縁膜１３上に形成されたソース配線用電極２１と一体となっている。ソース配線用電極２１は、ソースパッド２９（図１参照）に電気的に接続されている。つまり、半導体チップ１に形成された複数のＭＯＳＦＥＴのそれぞれのソース領域７は、電気的に並列に接続されており、ソースパッド２９に接続されている。ここでは、後述のパッシベーション膜２２から露出するソース配線用電極２１の上面自体がソースパッド２９を構成している。
【００３６】
ソース領域７の一部および第１コンタクト領域８は、シリサイド層２５を介して、コンタクトプラグ１８に対しオーミック性を有するように電気的に接続されている。よって、ソース領域７の一部および第１コンタクト領域８は、シリサイド層２５、コンタクトプラグ１８、およびソース配線用電極２１などの導電体を介して、ソースパッド２９に接続されている。同様に、ゲート電極１２には、図示しない領域においてコンタクトプラグが接続され、ゲート電極１２は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド２８（図１参照）に電気的に接続されている。
【００３７】
ターミネーション領域１Ａにおいて、層間絶縁膜１３およびソース配線用電極２１はパッシベーション膜２２により覆われている。これに対し、アクティブ領域１Ｃのソース配線用電極２１の上面はパッシベーション膜２２から露出している。アクティブ領域１Ｃの一部の領域であって、図示していない領域において、ゲート電極１２に接続されたゲート配線用電極の上面は、パッシベーション膜２２から露出しており、ゲートパッド２８（図１参照）を構成している。
【００３８】
本実施の形態の半導体チップに形成されたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は、少なくともゲート電極１２と、ソース領域７と、ドレイン領域１４を有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極１２に所定の電圧を印加してＭＯＳＦＥＴをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。当該ＭＯＳＦＥＴのチャネル領域は、ｐ型半導体領域６内の上部に形成される。つまり、ＭＯＳＦＥＴを駆動させる際の電流は、ドレイン配線用電極２４から流れて、エピタキシャル層３内であってゲート絶縁膜１１の近傍の領域を通り、エピタキシャル層３の上面近傍のｐ型半導体領域６内であってゲート電極１２の直下の領域を通って、ソース領域７へ流れる。
【００３９】
ターミネーション領域１Ａには、エピタキシャル層３の上面から所定の深さで、ｐ型半導体領域４が形成されている。また、ターミネーション領域１Ａには、エピタキシャル層３の上面であって、ｐ型半導体領域４の上面から所定の深さで、ｐ＋型の半導体領域である第３コンタクト領域１０が形成されている。第３コンタクト領域１０およびｐ型半導体領域４は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。第３コンタクト領域１０の不純物濃度は、ｐ型半導体領域４の不純物濃度より高い。
【００４０】
ｐ型半導体領域４は第３コンタクト領域１０よりも深く形成されており、第３コンタクト領域１０はｐ型半導体領域４内に形成されている。つまり、第３コンタクト領域１０の底面および側面は、ｐ型半導体領域４に覆われている。すなわち、ターミネーション領域１Ａのエピタキシャル層３の上面には、ｐ型半導体領域４と、ｐ型半導体領域４よりも形成深さが浅い第３コンタクト領域１０とが形成されている。第３コンタクト領域１０の深さは、例えば、第１コンタクト領域８およびソース領域７のそれぞれの深さと同等である。
【００４１】
第３コンタクト領域１０は、ｐ型半導体領域４の電位固定のために形成された領域であり、ｐ型半導体領域４に電位を供給するための領域である。つまり、第３コンタクト領域１０を介してｐ型半導体領域４に電位を印加することによって、逆方向電圧印加時の終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、ＪＴＥ領域であるｐ型半導体領域４を形成した構造について説明するが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むｐ型半導体領域を複数有するＦＬＲ（Field Limiting Ring）構造などであってもよい。
【００４２】
ターミネーション領域１Ａにおいて、第３コンタクト領域１０の上面の一部を除く他の領域のエピタキシャル層３上には、絶縁膜２６を介して層間絶縁膜１３が形成されている。ターミネーション領域１Ａにおいて層間絶縁膜１３および絶縁膜２６は開口部（貫通孔）１７を有しており、開口部１７の底部では、第３コンタクト領域１０の上面の一部が、層間絶縁膜１３および絶縁膜２６から露出している。
【００４３】
ターミネーション領域１Ａにおいて、層間絶縁膜１３の開口部１７にはコンタクトプラグ（導電性接続部）２０が埋め込まれており、開口部１７の底面にはシリサイド層２５が形成されている。つまり、開口部１７の底部において、第３コンタクト領域１０の上面はシリサイド層２５を介してコンタクトプラグ２０に接続されている。第３コンタクト領域１０は、シリサイド層２５を介してコンタクトプラグ２０に対しオーミック性を有するように電気的に接続されている。コンタクトプラグ２０は層間絶縁膜１３上のソース配線用電極２１と一体となっている。
【００４４】
次に、図３の中央に示すアクティブ領域１Ｃの端部近傍の構造について説明する。本実施の形態の主な特徴の１つは、アクティブ領域１Ｃの端部と隣り合う領域のエピタキシャル層３の上面から所定の深さに亘って、ｐ＋型半導体領域９を形成していることにある。すなわち、アクティブ領域１Ｃの端部近傍では、エピタキシャル層３の上面にｐ型半導体領域５が形成されており、アクティブ領域１Ｃの端部と隣り合う正孔引き出し領域１Ｂのｐ型半導体領域５の上面には、ｐ＋型半導体領域９が形成されている。つまり、ｐ＋型半導体領域９の底面および側面は、ｐ型半導体領域５に覆われている。
【００４５】
正孔引き出し領域１Ｂは、半導体チップの主面に存在する複数のアクティブ領域１Ｃのそれぞれを平面視で囲む環状の領域である。同様に、ｐ＋型半導体領域９は、複数のアクティブ領域１Ｃのそれぞれを平面視で囲む環状の領域である。ｐ＋型半導体領域９の深さは、第１コンタクト領域８および第３コンタクト領域１０と同等である。つまり、ｐ＋型半導体領域９は、ｐ型半導体領域５、６のいずれよりも浅く形成されている。ｐ＋型半導体領域９は、アクティブ領域１Ｃの第１コンタクト領域８およびソース領域７から離間して形成されている。また、ｐ＋型半導体領域９はｐ型半導体領域４および第３コンタクト領域１０から離間して形成されている。ｐ型半導体領域５およびｐ＋型半導体領域９は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。
【００４６】
ｐ型半導体領域５および６は、互いに同じ不純物濃度を有している。ｐ型半導体領域４の深さは、例えば０．５μｍより大きく、２．０μｍ以下である。また、ｐ型半導体領域５、６のそれぞれの深さは、例えば０．５〜１．５μｍである。ただし、ｐ型半導体領域４の深さは、ｐ型半導体領域５、６のそれぞれより深い。すなわち、ターミネーション領域であるｐ型半導体領域４は、半導体チップの周縁部（終端領域）における電界集中を緩和し、耐圧を高く維持する役割を有しており、その効果を奏するために、ｐ型半導体領域４は、ｐ型半導体領域５、６のそれぞれより深く形成されている必要がある。
【００４７】
ｐ＋型半導体領域９の横方向の幅、つまり短手方向の幅は、１．５μｍより大きく、１０μｍ以下である。すなわち、ｐ＋型半導体領域９の最小の幅は、第１コンタクト領域８の幅よりも大きい。このようにｐ＋型半導体領域９の幅を大きくすることで、ｐ＋型半導体領域９により正孔を引き出す効率を高めることができる。ｐ＋型半導体領域９の幅が１０μｍ以下であれば、アクティブ領域１Ｃ同士の間の領域の面積が拡がることを防ぐことができる。すなわち、アクティブ領域１Ｃが縮小すること、または、半導体チップの面積が増大することを防ぐことができる。
【００４８】
第１コンタクト領域８、第３コンタクト領域１０およびｐ＋型半導体領域９のそれぞれの不純物濃度は、ｐ型半導体領域４〜６のいずれの不純物濃度より高い。ｐ型半導体領域３〜５のそれぞれのｐ型不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。第１コンタクト領域８、第３コンタクト領域１０およびｐ＋型半導体領域９のそれぞれのｐ型不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３である。また、第１コンタクト領域８、第３コンタクト領域１０およびｐ＋型半導体領域９のそれぞれの深さは、０．０５〜１．０μｍである。
【００４９】
ｐ＋型半導体領域９と、アクティブ領域１Ｃ内の第１コンタクト領域８との間の最短距離は、２μｍ〜２０μｍである。当該最短距離は、アクティブ領域１Ｃ内の最短部に位置する第１コンタクト領域８とｐ＋型半導体領域９との距離を意味する。それらの半導体領域同士を２μｍよりも近付けて形成することは技術的に困難であり、それらの半導体領域同士を２μｍよりも近付けて形成しようとすると、互いの半導体領域が短絡する虞が生じる。また、それらの半導体領域同士の距離が２０μｍ以下であれば、半導体チップの上面のアクティブ領域１Ｃ同士の間の距離を拡げることなく、ｐ＋型半導体領域９を形成することができる。また、それらの半導体領域同士の距離が２０μｍより大きいと、アクティブ領域１Ｃの端部近傍の半導体基板内に溜まる正孔を、ｐ＋型半導体領域９により引き出すことが困難となる。
【００５０】
ｐ型半導体領域５は、アクティブ領域１Ｃ内から正孔引き出し領域１Ｂに亘って連続して形成されている。アクティブ領域１Ｃ内のｐ型半導体領域５は、ｐ型半導体領域６を構成している。ｐ＋型半導体領域９は、後述するように、ＭＯＳＦＥＴを有する内蔵ダイオードのリカバリ動作中に、アクティブ領域１Ｃの周囲に溜まる正孔を引き出すために形成されたコンタクト領域である。
【００５１】
アクティブ領域１Ｃ内に並ぶ複数のユニットセル３０のうち、最端部のユニットセル３０とアクティブ領域１Ｃの終端部との間のエピタキシャル層３の上面上には、ゲート絶縁膜１１を介してゲート電極１２および層間絶縁膜１３が形成されている。それらのゲート絶縁膜１１、ゲート電極１２および層間絶縁膜１３は、アクティブ領域１Ｃ内から正孔引き出し領域１Ｂの一部に亘って連続して形成され、ゲート電極１２は正孔引き出し領域１Ｂ内で終端している。ｐ＋型半導体領域９は、平面視で、アクティブ領域１Ｃおよび当該ゲート電極１２よりも外側に形成されている。つまり、平面視でｐ＋型半導体領域９とゲート電極１２とは互いに離間しており、重なっていない。
【００５２】
言い換えれば、ｐ＋型半導体領域９はゲート電極１２の直下には形成されていない。なぜならば、ｐ＋型半導体領域９が形成された領域はエピタキシャル層３の上面にｐ型不純物が多数打ち込まれた高濃度領域であるため、エピタキシャル層３の上面のモフォロジーが悪化しており、当該上面上に形成されるゲート絶縁膜１１の信頼性の低下を防ぐ必要があるためである。つまり、ｐ＋型半導体領域９の上面は、イオン注入によりダメージを受けており、ｐ＋型半導体領域９の周囲の低濃度領域であるｐ型半導体領域５の上面に比べて荒れている。よって、ｐ＋型半導体領域９の上面上にゲート絶縁膜１１を介してゲート電極１２を形成した場合、ｐ型半導体領域５の上面上にゲート絶縁膜１１を介してゲート電極１２を形成した場合、に比べ、ゲート絶縁膜１１の信頼性が低くなる。
【００５３】
このため、ここではｐ＋型半導体領域９の直上にゲート電極１２を形成していない。これにより、ｐ＋型半導体領域９とゲート電極１２との間で絶縁破壊が起きることを防ぐことができる。よって、炭化ケイ素半導体装置の信頼性を向上させることができる。
【００５４】
正孔引き出し領域１Ｂにいて、ｐ＋型半導体領域９の直上には、層間絶縁膜１３を貫通する開口部（貫通孔）１６が形成されている。開口部１５は平面視で島状に形成された孔部であるのに対し、開口部１６、１７のそれぞれは、図３の手前側および奥行き側に延在する溝である。開口部１６の側面のうち、アクティブ領域１Ｃ側の側面は、ゲート絶縁膜１１および当該ゲート絶縁膜１１上の層間絶縁膜１３により構成されており、アクティブ領域１Ｃ側の反対の側面は、絶縁膜２６および当該絶縁膜２６上の層間絶縁膜１３により構成されている。つまり、開口部１６の側面にはゲート電極１２は露出しておらず、ゲート電極１２と開口部１６との間には、層間絶縁膜１３が介在している。
【００５５】
開口部１６の底部では、ｐ＋型半導体領域９の上面の一部が、層間絶縁膜１３、ゲート絶縁膜１１および絶縁膜２６から露出している。開口部１６にはコンタクトプラグ（導電性接続部）１９が埋め込まれており、開口部１６の底面にはシリサイド層２５が形成されている。つまり、開口部１６の底部において、ｐ＋型半導体領域９の上面はシリサイド層２５を介してコンタクトプラグ１９に接続されている。ｐ＋型半導体領域９は、シリサイド層２５を介してコンタクトプラグ１９に対しオーミック性を有するように電気的に接続されている。コンタクトプラグ１９は層間絶縁膜１３上のソース配線用電極２１と一体となっている。
【００５６】
コンタクトプラグ１８、１９、２０およびソース配線用電極２１は一体になっており、一の金属膜から成る。したがって、第１コンタクト領域８は、シリサイド層２５およびコンタクトプラグ１８およびソース配線用電極２１を介して、ソースパッド２９（図１参照）に電気的に接続されている。同様に、ｐ＋型半導体領域９は、シリサイド層２５およびコンタクトプラグ１９およびソース配線用電極２１を介して、ソースパッド２９に電気的に接続されている。同様に、第３コンタクト領域１０は、シリサイド層２５およびコンタクトプラグ２０およびソース配線用電極２１を介して、ソースパッド２９に電気的に接続されている。
【００５７】
図４に、本実施の形態のＳｉＣ−ＭＯＳＦＥＴの回路図を示している。図４に示すように、ＳｉＣ−ＭＯＳＦＥＴ３０１は、ソースおよびドレインの間に逆並列に接続された内蔵ダイオード３０２を有している。すなわち、ＳｉＣ−ＭＯＳＦＥＴ３０１はオン状態のときにドレインからソースに向かって順方向に電流が流れる素子である。それに対し、内蔵ダイオード３０２のアノードはＳｉＣ−ＭＯＳＦＥＴ３０１のソースに接続され、内蔵ダイオード３０２のカソードはＳｉＣ−ＭＯＳＦＥＴ３０１のドレインに接続されている。つまり、内蔵ダイオード３０２において電流が流れる順方向と、ＳｉＣ−ＭＯＳＦＥＴ３０１において電流が流れる順方向とが逆向きになるように、ＳｉＣ−ＭＯＳＦＥＴ３０１と内蔵ダイオード３０２とが並列に接続されている。ここでは、このような接続関係を逆並列と呼ぶ。
【００５８】
ここでいうＭＯＳＦＥＴの内蔵ダイオードとは、例えば図３に示すｐ＋型の第１コンタクト領域８に接続されたｐ型半導体領域６と、ｎ型のエピタキシャル層３との間のｐｎ接合部分を指す。また、ターミネーション領域１Ａの内蔵ダイオードとは、例えばｐ＋型の第３コンタクト領域１０に接続されているｐ型半導体領域４と、ｎ型のエピタキシャル層３との間のｐｎ接合部分を指す。また、正孔引き出し領域１Ｂの内蔵ダイオードとは、例えばｐ＋型半導体領域９に接続されているｐ型半導体領域５と、ｎ型のエピタキシャル層３との間のｐｎ接合部分を指す。言い換えれば、ｐ＋型半導体領域９およびｐ型半導体領域５から成るｐ型層と、ｎ型のエピタキシャル層３およびＳｉＣ基板２から成るｎ型層とは、内蔵ダイオードを構成している。
【００５９】
＜炭化ケイ素半導体装置の製造方法＞
本実施の形態における炭化ケイ素半導体装置の製造方法について、図５〜図１４を用いて工程順に説明する。図５〜図１４は本実施の形態の炭化ケイ素半導体装置の製造工程を説明する断面図である。図５〜図１４では、図の左側に炭化ケイ素半導体装置の周縁領域であるターミネーション領域１Ａの断面を示し、図の中央にＭＯＳＦＥＴが形成されるアクティブ領域１Ｃの端部および正孔引き出し領域１Ｂの断面を示し、図の右側にアクティブ領域１Ｃの中心部の断面を示す。
【００６０】
まず、図５に示すように、ｎ＋型のＳｉＣ基板２を準備する。ＳｉＣ基板２にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１７〜１×１０１９ｃｍ−３である。ＳｉＣ基板２の主面は例えば｛０００１｝面である。
【００６１】
次に、ＳｉＣ基板２の主面上に、エピタキシャル成長法によりＳｉＣのｎ−型の半導体層であるエピタキシャル層３を形成する。エピタキシャル層３には、ＳｉＣ基板２の不純物濃度よりも低いｎ型不純物（例えば窒素（Ｎ））が導入されている。エピタキシャル層３の不純物濃度は、素子の定格耐圧に依存し、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、エピタキシャル層３の厚さは例えば３〜８０μｍである。
【００６２】
次に、図６に示すように、エピタキシャル層３の上面上に、マスク３１を形成する。マスク３１はターミネーション領域１Ａのエピタキシャル層３の上面の一部を露出する膜である。つまり、マスク３１はアクティブ領域１Ｃおよび正孔引き出し領域１Ｂを覆っている。マスク３１の厚さは、例えば０．５〜５．０μｍ程度である。マスク３１の材料には、例えばＳｉＯ２（酸化シリコン）またはフォトレジストなどを用いる。
【００６３】
次に、上部にマスク３１が形成されたエピタキシャル層３の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、ターミネーション領域１Ａのエピタキシャル層３の上面に、結晶状態のｐ型の半導体領域であるｐ型半導体領域４を形成する。ｐ型半導体領域４のエピタキシャル層３の上面からの深さは、例えば０．５より大きく、２．０μｍ以下である。また、ｐ型半導体領域４の不純物濃度は、例えば１×１０１６〜５×１０１９ｃｍ−３である。
【００６４】
次に、図７に示すように、マスク３１を除去した後、エピタキシャル層３の上面上に、マスク３２を形成する。マスク３２はアクティブ領域１Ｃのエピタキシャル層３の上面の複数の箇所を露出する膜である。マスク３２の厚さは、例えば１．０〜５．０μｍ程度である。マスク３２の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。マスク３２は、ターミネーション領域１Ａを覆い、正孔引き出し領域１Ｂを露出し、アクティブ領域１Ｃの複数の箇所を露出する膜である。
【００６５】
次に、上部にマスク３２が形成されたエピタキシャル層３の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、アクティブ領域１Ｃのエピタキシャル層３の上面に、ボディ領域（ウェル領域）であるｐ型半導体領域６を複数形成し、アクティブ領域１Ｃの端部から正孔引き出し領域１Ｂに亘って、エピタキシャル層３の上面にボディ領域であるｐ型半導体領域５を形成する。ｐ型半導体領域５、６のそれぞれのエピタキシャル層３の上面からの深さは、例えば０．５〜１．５μｍ程度である。また、ｐ型半導体領域６の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。ｐ型半導体領域５、６のそれぞれの深さは、ｐ型半導体領域４の深さよりも浅い。また、ｐ型半導体領域５は、平面視でアクティブ領域１Ｃを囲む環状のパターンを有している。なお、ｐ型半導体領域５と、アクティブ領域１Ｃのｐ型半導体領域６とは、一体となっている。
【００６６】
次に、図８に示すように、マスク３２を除去した後、エピタキシャル層３の上面上に、マスク３３を形成する。マスク３３の厚さは、例えば０．５〜２．０μｍ程度である。マスク３３の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。マスク３３は、ターミネーション領域１Ａおよび正孔引き出し領域１Ｂを覆い、アクティブ領域１Ｃの複数の箇所を露出する膜である。
【００６７】
次に、上部にマスク３３が形成されたエピタキシャル層３に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、アクティブ領域１Ｃのエピタキシャル層３の上面に、ｎ＋型の半導体領域であるソース領域７を複数形成する。ソース領域７のｎ型不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。各ソース領域７は、ｐ型半導体領域６の平面視における中央部に形成する。各ソース領域７のエピタキシャル層３の上面からの深さは、例えば０．０５〜１．０μｍ程度である。
【００６８】
次に、図９に示すように、マスク３３を除去した後、エピタキシャル層３の上面上に、マスク３４を形成する。マスク３４の厚さは、例えば０．５〜２．０μｍ程度である。マスク３４の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。マスク３４は、ターミネーション領域１Ａ、正孔引き出し領域１Ｂおよびアクティブ領域１Ｃのそれぞれの一部を露出する膜である。アクティブ領域１Ｃでは、マスク３４の開口部の底部において、ソース領域７の上面の中央部が露出している。ソース領域７の上面のうち、当該中央部を囲む端部は、マスク３４に覆われている。
【００６９】
次に、上部にマスク３４が形成されたエピタキシャル層３に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、アクティブ領域１Ｃのエピタキシャル層３の上面にｐ＋型の半導体領域である第１コンタクト領域８を複数形成し、ターミネーション領域１Ａのｐ型半導体領域４の上面にｐ＋型の半導体領域である第３コンタクト領域１０を形成し、正孔引き出し領域１Ｂのｐ型半導体領域５の上面にｐ＋型半導体領域９を形成する。
【００７０】
ｐ＋型半導体領域９は、アクティブ領域１Ｃを囲む環状のパターンを有している。各第１コンタクト領域８は、各ソース領域７の平面視における中央部に形成する。第３コンタクト領域１０は、ｐ型半導体領域４の上面に形成する。ｐ＋型半導体領域９、第１コンタクト領域８および第３コンタクト領域１０の、それぞれのエピタキシャル層３の上面からの深さは、例えば０．０５〜１．０μｍ程度である。すなわち、ｐ＋型半導体領域９、第１コンタクト領域８および第３コンタクト領域１０のそれぞれの深さは、ｐ型半導体領域４〜６のそれぞれより浅い。
【００７１】
ｐ＋型半導体領域９、第１コンタクト領域８および第３コンタクト領域１０のそれぞれのｐ型不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。具体的には、当該濃度は１×１０２０ｃｍ−３である。
【００７２】
次に、図１０に示すように、マスク３４を除去した後エピタキシャル層３の上面上に、保護膜となるマスク３５を形成する。その後、ＳｉＣ基板２の裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ＳｉＣ基板２の裏面にｎ＋型の半導体領域であるドレイン領域１４を形成する。ドレイン領域１４の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３である。ドレイン領域１４の、ＳｉＣ基板２の裏面からの深さは、例えば０．０５〜２．０μｍ程度である。
【００７３】
次に、図示は省略するが、全てのマスクを除去し、エピタキシャル層３の上面およびＳｉＣ基板２の裏面のそれぞれを覆うように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素膜を堆積する。炭素膜の厚さは、例えば０．０３〜０．０５μｍ程度である。その後、１５００度以上の温度で、２〜３分程度の熱処理を施す。これにより、エピタキシャル層３の上面と、ＳｉＣ基板２の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素膜を例えばプラズマ処理により除去する。
【００７４】
次に、図１１に示すように、エピタキシャル層３の上面上に、絶縁膜２６およびｎ型の多結晶Ｓｉ（シリコン）膜を順に形成した後、多結晶Ｓｉ膜上にマスク３６を形成する。絶縁膜２６および多結晶Ｓｉ膜は、例えばＣＶＤ法により形成する。マスク３６は、アクティブ領域１Ｃにおいて、エピタキシャル層３の上面において隣り合う第１コンタクト領域８同士の間に形成する。正孔引き出し領域１Ｂには、アクティブ領域１Ｃ内から連続的にマスク３６が形成されている。ただし、平面視において、マスク３６はｐ＋型半導体領域９と離間しており、マスク３６とｐ＋型半導体領域９とは互いに重なっていない。言い換えれば、正孔引き出し領域１Ｂのマスク３６は、ｐ＋型半導体領域９とアクティブ領域１Ｃとの間に形成されている。平面視で、ターミネーション領域１Ａには、マスク３６を形成していない。
【００７５】
続いて、マスク３６を用いたドライエッチング法により、多結晶Ｓｉ膜を加工する。これにより、多結晶Ｓｉ膜から成るゲート電極１２を、アクティブ領域１Ｃと、正孔引き出し領域１Ｂの一部とに形成する。絶縁膜２６の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極１２の厚さは、例えば、０．２〜０．５μｍ程度である。ターミネーション領域１Ａでは、多結晶Ｓｉ膜は全て除去され、絶縁膜２６の上面が露出している。ｐ＋型半導体領域９の直上において、多結晶Ｓｉ膜は全て除去されており、ゲート電極１２は形成されていない。
【００７６】
次に、図１２に示すように、マスク３６を除去した後、エピタキシャル層３の上面上に、ゲート電極１２および絶縁膜２６を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１３を形成する。その後、マスク３７を用いて、層間絶縁膜１３および絶縁膜２６をドライエッチング法により加工することで、エピタキシャル層３の上面を露出させる。これにより、アクティブ領域１Ｃにおいて、絶縁膜２６から成るゲート絶縁膜１１をゲート電極１２および層間絶縁膜１３の直下に形成する。
【００７７】
上記エッチング工程により、アクティブ領域１Ｃの層間絶縁膜１３には、ソース領域７の一部および第１コンタクト領域８のそれぞれの上面が露出する開口部１５が形成される。また、上記エッチング工程により、正孔引き出し領域１Ｂの層間絶縁膜１３には、ｐ＋型半導体領域９の上面が露出する開口部１６が形成され、ターミネーション領域１Ａの層間絶縁膜１３には、底部に第３コンタクト領域１０の上面の一部が露出する開口部１７が形成される。また、ここではゲート電極１２に達する開口部（図示しない）も形成する。
【００７８】
以上により、アクティブ領域１Ｃには、ＭＯＳＦＥＴの最小単位構造であるユニットセル３０が複数形成される。図１３に示す複数のユニットセル３０のそれぞれは、互いに隣接するｐ型半導体領域６、ソース領域７および第１コンタクト領域８と、当該ｐ型半導体領域６の直上にゲート絶縁膜１１を介して形成されたゲート電極１２とを有している。
【００７９】
次に、図１３に示すように、マスク３７を除去した後、アクティブ領域１Ｃの開口部１５の底部と、正孔引き出し領域１Ｂの開口部１６の底部と、ターミネーション領域１Ａの開口部１７の底面とのそれぞれに、シリサイド層２５を形成する。シリサイド層２５を形成する際には、まず、露出しているエピタキシャル層３の上面を覆うように、例えばスパッタリング法により第１金属（例えばニッケル（Ｎｉ））膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部１５〜１７のそれぞれの底面において、第１金属膜とエピタキシャル層３とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）から成るシリサイド層２５を形成する。
【００８０】
次に、図１４に示すように、開口部１５〜１７およびゲート電極１２に達する開口部（図示しない）のそれぞれの内部を埋め込むように、層間絶縁膜１３上に、第２金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層する。アルミニウム（Ａｌ）膜の厚さは、例えば１．０μｍ以上が好ましい。続いて、上記の第２金属膜、窒化チタン膜およびアルミニウム膜から成る積層膜を加工することにより、当該積層膜から成るコンタクトプラグ１８、１９、２０、ソース配線用電極２１およびゲート配線用電極（図示しない）を形成する。
【００８１】
ソース配線用電極２１またはゲート配線用電極は層間絶縁膜１３上の上記積層膜から成り、コンタクトプラグ１８は開口部１５内の上記積層膜から成り、コンタクトプラグ２０は開口部１７内の上記積層膜から成る。ソース配線用電極２１はシリサイド層２５を介して第１コンタクト領域８、ｐ＋型半導体領域９および第３コンタクト領域１０に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極１２と電気的に接続されている。
【００８２】
次に、ＳｉＯ２膜またはポリイミド膜から成る絶縁膜をゲート配線用電極およびソース配線用電極２１を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜２２を形成する。パッシベーション膜２２はターミネーション領域１Ａの一部を覆い、正孔引き出し領域１Ｂおよびアクティブ領域１Ｃにおいて開口している。
【００８３】
次に、ＳｉＣ基板２の裏面に、例えばスパッタリング法により第３金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第３金属膜とＳｉＣ基板２とを反応させて、シリサイド層２３を形成する。シリサイド層２３は、ドレイン領域１４の下面と接している。第３金属膜の厚さは、例えば０．１μｍ程度である。続いて、シリサイド層２３の底面を覆うように、ドレイン配線用電極２４を形成する。ドレイン配線用電極２４は、シリサイド層２３側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。
【００８４】
続いて、ＳｉＣ基板２をダイシング工程により切削することで個片化し、これにより複数の半導体チップを得る。以上により、図１〜図３に示すＳｉＣ−ＭＯＳＦＥＴを含む本実施の形態の炭化ケイ素半導体装置である半導体チップ１が完成する。その後、ソース配線用電極２１、ゲート配線用電極およびドレイン配線用電極２４のそれぞれに、外部配線が電気的に接続される。
【００８５】
＜改善の余地の詳細＞
以下に、図２０〜図２５を用いて、改善の余地の詳細について説明する。図２０はエピタキシャル層に生じる各種の欠陥を示す断面図である。図２１は、半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。図２１の右側には、エピタキシャル層内に生じるショックレー型積層欠陥の平面図を示している。図２１の左側には炭化ケイ素半導体装置（炭化ケイ素ウェハ）の概略の斜視図を示し、その中央部に半導体基板の一部の長方形の部分を示している。図２１の左側に示す楕円は、半導体基板上のエピタキシャル層であり、その下の半導体基板の図示は省略している。図２２は、比較例であるインバータの回路図である。
【００８６】
図２３は、ＳｉＣ−ＭＯＳＦＥＴのオン電圧の劣化の度合いと、ＳｉＣ−ＭＯＳＦＥＴの破壊が起こる電流値との関係を示すグラフである。図２４は、比較例として示す炭化ケイ素半導体装置の平面図である。図２４では、図２と同様に、パッド、ゲート電極および層間絶縁膜などの図示を省略している。図２５は、比較例として示す炭化ケイ素半導体装置の断面図である。図２５では、図３と同様に、図２４のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線のそれぞれの断面を並べて示している。
【００８７】
素子製造に使用される４Ｈ−ＳｉＣの結晶中に存在する線欠陥には、積層欠陥成長の核となる基底面転位（Basal Plane Dislocation：ＢＰＤ）があり、その他に、貫通らせん転位（ＴＳＤ：Threading Screw Dislocation）および貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）がある。ここで、基板に含まれる線欠陥のエピタキシャル成長における伝播の様子を図２０に示す。図２０には、ＳｉＣ基板２と、ＳｉＣ基板２上に形成された、ドリフト層を含むエピタキシャル層３とを示している。図２０では、ＢＰＤを実線で示し、ＴＳＤを破線で示し、ＴＥＤを点線で示している。
【００８８】
基板内に元々存在しているＢＰＤは、図２０に実線で示すように、ＳｉＣ基板２に多数存在し、当該多数のＢＰＤの一部は、エピタキシャル成長中にＴＥＤに変換されてエピタキシャル層３内に伝播する。これに対し、他の一部のＢＰＤは、ＴＥＤに変換されないまま、エピタキシャル層３内へ伝搬し得る。
【００８９】
ここでは、ＳｉＣ基板２上にエピタキシャル層３を形成する炭化ケイ素半導体装置において、ＳｉＣのエピタキシャル成長の方法として、結晶軸を｛０００１｝基底面から＜１１−２０＞方向に数度（例えば４度または８度など）傾けた面上でステップフロー成長を用いる。したがって、ＳｉＣ基板２の結晶中に元々存在し、積層欠陥成長の核となるＢＰＤは、エピタキシャル成長したエピタキシャル層（ドリフト層）内において、ＳｉＣ基板２の主面から数度傾いた斜め方向に伝播する。
【００９０】
ＴＥＤおよびＴＳＤは、ＳｉＣ基板２の主面に対して垂直な方向に伝搬する転位であり、炭化ケイ素半導体装置の素子抵抗および順方向電圧の増大の原因となることが無い。また、ＴＥＤおよびＴＳＤは、積層欠陥への拡張性がない転位である。したがって、ＴＥＤおよびＴＳＤはＢＰＤに比べ、炭化ケイ素半導体装置の特性に対し悪影響を与えない、無害な欠陥である。これに対し、ＢＰＤは通電により拡張する欠陥であり、以下に説明するように、炭化ケイ素半導体装置の高抵抗化の原因となる欠陥である。
【００９１】
次に、図２１を用いて、ＳｉＣ基板内からエピタキシャル層内へ拡張するＢＰＤが、エピタキシャル層内で成長する積層欠陥の形状について説明する。図２１に示すように、ＳｉＣ基板２（図２０参照）とエピタキシャル層３との界面近傍に形成されたＢＰＤは、ＳｉＣ基板側の頂点Ｎ１を基点として発生し、エピタキシャル層３内において、頂点Ｎ１とエピタキシャル層３の上面の頂点Ｎ２との間に線状に形成される。この線状の欠陥（ＢＰＤ）は、ＳｉＣ基板の主面に対し、ＳｉＣ基板の主面と｛０００１｝基底面とのなすオフ角θ（図２０参照）の角度で斜め方向に形成される。平面視において、上記線状のＢＰＤは、基点である頂点Ｎ１から頂点Ｎ２に向かって＜１１−２０＞方向に成長する。
【００９２】
ここで、エピタキシャル層３内のｐｎ接合への通電によって注入された電子と正孔とがＢＰＤにおいて再結合すると、放出されたエネルギーにより、線状のＢＰＤが横方向に拡張して面状のショックレー型積層欠陥（面欠陥）になる。
【００９３】
図２１に示すように、平面視において、ショックレー型積層欠陥ＳＤは、エピタキシャル層３の上面の頂点Ｎ３側に向かって徐々に成長し、頂点Ｎ３に達した時点で成長が止まる。ショックレー型積層欠陥ＳＤは、成長が終わる時には直角三角形となる。当該直角三角形は、例えば、頂点Ｎ２での角度が９０度であり、頂点Ｎ１での角度が６０度であり、頂点Ｎ３での角度が３０度である。つまり、当該直角三角形の３辺のうち、頂点Ｎ２およびＮ３間の辺は、エピタキシャル層３の上面に存在する。
【００９４】
ＳｉＣパワー素子は、電流がドリフト層表面（ソース領域）から裏面（ドレイン領域）に向けて流れる縦型素子であるため、電流経路は｛０００１｝基底面に対してほぼ垂直となる。図２１に示すショックレー型積層欠陥ＳＤは、＜０００１＞方向に対して量子井戸的に振る舞い、電子トラップとして働く。そのため、ショックレー型積層欠陥ＳＤが形成された領域は、正常な領域に比べて高抵抗となる。
【００９５】
よって、電流がショックレー型積層欠陥ＳＤに対して垂直に流れると、結果的に素子抵抗（基板抵抗）が増大する。また、電流はショックレー型積層欠陥ＳＤを避けて流れた場合も、電流が流れる面積が小さくなることで電流密度が増加し、通電時間の経過と共に素子抵抗（基板抵抗）および順方向電圧（オン電圧）が増大する。つまり、通電時間の経過と共に、ＭＯＳＦＥＴではソース・ドレイン間の抵抗および内蔵ダイオードの抵抗が増大する問題が生じる。すなわち、炭化ケイ素半導体装置が高抵抗化する。
【００９６】
しかし、トランジスタとダイオードをＳｉＣ化したオールＳｉＣパワーモジュールにおいて、装置の小型化および軽量化などを目的としてダイオードレス化を行う際には、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合を通電させる必要があるため、ＳｉＣ素子の素子抵抗増大が問題となる。
【００９７】
なお、ここでいうダイオードレス化とは、例えばインバータ内においてトランジスタに逆並列に接続するダイオード（例えばショットキーバリアダイオード）の役割を内蔵ダイオードに担わせることを指す。これにより、ダイオードを、当該トランジスタを含むチップに混載する必要がなくなり、また、当該トランジスタを含むチップとは別にダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。
【００９８】
以下に、ＳｉＣ−ＭＯＳＦＥＴをインバータに使用した場合の例として、電力変換装置またはモータシステムなどを構成するインバータの基本構造を図２２に示す。図２２では、インバータを破線で囲んでいる。インバータにおいて負荷４０に接続された４つのスイッチング素子のうち、素子Ｓ１および素子Ｓ４のペアと、素子Ｓ２および素子Ｓ３のペアとを交互にオン／オフさせることで、直流信号を交流に変換して負荷４０に出力する。この負荷４０が例えばモータのように大きいインダクタンスを有する場合、スイッチング素子をオンからオフに切り替える際に、スイッチング素子に対し逆方向に電流が流れる。この電流を還流という。この原理は、スイッチング素子を６つ用いる三相インバータの場合も同様である。還流によるサージ電圧がスイッチング素子に集中し、これに起因してスイッチング素子が破壊されるのを防ぐため、各スイッチング素子には還流を流すためのダイオードを並列接続する。インバータを小型化するためには、スイッチング素子の内蔵ダイオードを還流ダイオードとして使用することが望ましい。
【００９９】
しかし、ＳｉＣを用いたスイッチング素子であるＭＯＳＦＥＴにおいても、内蔵ダイオードに通電することでＢＰＤが積層欠陥へ拡張する通電劣化現象が起こる。そのため、通電劣化を起こし、積層欠陥を含んだＳｉＣ−ＭＯＳＦＥＴの信頼性を確保する必要がある。
【０１００】
ＳｉＣ−ＭＯＳＦＥＴの内蔵ダイオードを還流ダイオードとして使用するためには、静特性またはスイッチング特性などの基本特性に加えて、安全動作耐量（ＳＯＡ：Safe Operation Area）およびサージ電流耐量などのデバイスの性能限界を把握することが必要である。安全動作耐量にはＲＢＳＯＡ（Reverse Bias Safe Operation Area）とＲＲＳＯＡ（Reverse Recovery Safe Operation Area）とがある。
【０１０１】
図２３に、積層欠陥とＲＢＳＯＡ耐量およびＲＲＳＯＡ耐量との関係をグラフで示す。図２３のグラフの横軸には、積層欠陥により起きる通電劣化の度合いを示している。すなわち、当該横軸は、ＳｉＣ−ＭＯＳＦＥＴのオン電圧Ｖｏｎ２が、積層欠陥がない初期の状態のオン電圧Ｖｏｎ１から、積層欠陥が増大に起因して増大した度合いを示している。つまり、当該横軸の数値が大きい程、積層欠陥が増大していることを表している。図２３のグラフの縦軸には、ＲＢＳＯＡ耐量およびＲＲＳＯＡ耐量の破壊時の電流値を示している。図２３では、ＲＢＳＯＡを白い丸のプロットで示し、ＲＲＳＯＡを黒い丸のプロットで示している。
【０１０２】
ＲＢＳＯＡは、スイッチングデバイスを完全にターンオフすることが可能なドレイン電圧−ドレイン電流の範囲を示す。ＲＢＳＯＡ耐量は、非繰り返しのゲートパルス信号でターンオフする際の非破壊動作範囲である。ＳｉＣ−ＭＯＳＦＥＴのＲＢＳＯＡ破壊時は高温状態でゲート酸化膜に高電圧が印加されるため、破壊は積層欠陥の有無とは関係なく起こる。つまり、ＲＢＳＯＡは、ゲート酸化膜の信頼性の指標である。図２３に示すように、積層欠陥の増大に起因して通電劣化が生じても、ＲＢＳＯＡ耐量の電流値は変化がない。
【０１０３】
これに対し、ＲＲＳＯＡは還流ダイオードの逆回復電流通電時に安全に動作するドレイン電圧−ドレイン電流の範囲を示す。ＲＲＳＯＡ耐量は、非繰り返しのゲートパルス信号による還流ダイオードのリカバリ電流通電時の非破壊動作範囲である。ＳｉＣ−ＭＯＳＦＥＴのＲＲＳＯＡ破壊は、リカバリ動作時、つまり、内蔵ダイオードに逆方向電流が流れており、正孔がドレインからソースへ流れている状態で起こる。
【０１０４】
発明者らは、実験により、リカバリ動作中の正孔がアクティブ領域の端部に集中することで、局所的な熱エネルギーが発生しＲＲＳＯＡ破壊に至ること、および、ＳｉＣ−ＭＯＳＦＥＴが積層欠陥を含んでいる場合は、電流経路が制限されるため、積層欠陥がない場合に比べてＲＲＳＯＡ耐量が低下することを見出した。つまり、積層欠陥が生じている箇所は高抵抗であるため、電流が流れると高温になり易く、熱的破壊が起きやすくなる。図２３に示すように、ＲＲＳＯＡ耐量の電流値は、積層欠陥の増大に起因する通電劣化が進むにつれて低下している。なお、ＲＲＳＯＡ耐量は、リカバリ動作中に正孔がアクティブ領域の端部に集中することで起きるため、内蔵ダイオードを有さず、リカバリ動作が起こらないＩＧＢＴなどでは問題とならない。
【０１０５】
積層欠陥を含んだＳｉＣ−ＭＯＳＦＥＴのＲＲＳＯＡ耐量を高めるためには、リカバリ動作中の正孔を基板内から素早く引き出し、正孔の集中を抑えることが重要である。また、これにより、積層欠陥を含んでいないＳｉＣ−ＭＯＳＦＥＴのＲＲＳＯＡ耐量の向上も期待できる。積層欠陥を含んでいないＳｉＣ−ＭＯＳＦＥＴのＲＲＳＯＡ耐量は、図２３の横軸が１であるときの耐量である。したがって、リカバリ動作中の正孔を基板内から素早く引き出すことができれば、図２３に破線で示すＲＲＳＯＡのグラフ全体を、縦軸の正方向に高めることができ、耐量を底上げすることができる。
【０１０６】
ここで、比較例の炭化ケイ素半導体装置として、ＳｉＣ−ＭＯＳＦＥＴを含む半導体チップ４１を、図２４および図２５に示す。図２４に示すように、半導体チップ４１の上面には複数のアクティブ領域２７が配置されているが、本実施の形態と異なり、アクティブ領域２７の周囲にｐ＋型半導体領域９（図２参照）は形成されていない。図２５の中央に示すように、アクティブ領域１Ｃの端部の外側のエピタキシャル層３の上面には、ｐ型半導体領域６が形成されているが、ｐ型半導体領域６の上面には正孔を引き出すために用いられるｐ＋型半導体領域９が形成されておらず、コンタクトプラグも形成されていない。
【０１０７】
図２４および図２５に示すＳｉＣ−ＭＯＳＦＥＴでは、内蔵ダイオードに還流が流れるリカバリ動作時に、アクティブ領域１Ｃの端部近傍に正孔が溜まり易くなるが、その正孔を引き出すための構造を有していない。したがって、耐量の正孔が溜まることで、ＲＲＳＯＡ耐量が低くなり、炭化ケイ素半導体装置の信頼性が低下する改善の余地が生じる。この問題は、積層欠陥（ＢＰＤ）が増える程正孔が溜まり易くなるため、顕著になる。
【０１０８】
＜本実施の形態の効果＞
上述したように、リカバリ動作中の正孔は、アクティブ領域の端部に集中し、これに起因して熱的破壊が起こる。そこで、本実施の形態の炭化ケイ素半導体装置では、図２および図３に示すように、複数のアクティブ領域１Ｃ（２７）のそれぞれの周囲を囲むｐ＋型半導体領域９を、エピタキシャル層３の上面に形成している。これにより、ｐ型半導体領域５およびｐ＋型半導体領域９を介して、半導体基板内の正孔をソース配線用電極２１へ引き出すことを可能としている。
【０１０９】
このため、半導体チップ１のアクティブ領域１Ｃ（２７）の端部近傍で半導体基板内に積層欠陥が発生し、そのような領域において、リカバリ動作時に正孔が溜まったとしても、ｐ型半導体領域５およびｐ＋型半導体領域９を介して正孔を引き出すことができる。よって、正孔が溜まることに起因する熱の発生を防ぐことができる。このため、ＳｉＣ−ＭＯＳＦＥＴに電流を流した際に熱的破壊が起きることを防ぐことができる。すなわち、ＲＲＳＯＡ耐量を高めることができる。
【０１１０】
ここでは、積層欠陥が形成された場合でもアクティブ領域１Ｃ（２７）の端部近傍の正孔を早く引き出すことができるため、例えば、積層欠陥である基底面転位の密度が０．１個／ｃｍ２以上、１０個／ｃｍ２未満である半導体チップであっても、ＲＲＳＯＡ耐量を高めることができる。すなわち、積層欠陥を有する炭化ケイ素半導体装置の信頼性を向上させることができる。なお、基底面転位の密度が１０個／ｃｍ２以上である場合、半導体チップが過度に高抵抗となり、ＳｉＣ−ＭＯＳＦＥＴが正常に動作しなくなる問題が生じる。
【０１１１】
正孔を基板内から早く引き出すために、ｐ型半導体領域５、または、ｐ型半導体領域５およびｐ＋型半導体領域９を、より深く形成することが考えられる。しかし、ｐ型半導体領域５、または、ｐ型半導体領域５およびｐ＋型半導体領域９を、ターミネーション領域１Ａのｐ型半導体領域４より深く形成すると、半導体チップ１の端部における耐圧が保てなくなる問題が生じる。また、ｐ型半導体領域５、または、ｐ型半導体領域５およびｐ＋型半導体領域９を、ターミネーション領域１Ａのｐ型半導体領域４より深く形成すると、リカバリ動作時に、半導体基板内に空乏層が拡がりやすくなり、局所的な電荷集中が起こり易くなるため、耐圧が低下する。
【０１１２】
よって、本実施の形態では、ｐ型半導体領域５をｐ型半導体領域４より浅く、ｐ型半導体領域６と同等の深さで形成し、ｐ＋型半導体領域９をｐ型半導体領域５よりも浅く形成している。これにより、炭化ケイ素半導体装置の耐圧の低下を防いでいる。
【０１１３】
また、ここではｐ＋型半導体領域９のｐ型不純物濃度を１×１０１８〜１×１０２０ｃｍ−３としている。その理由は、次の通りである。すなわち、当該ｐ型不純物濃度が１×１０１８ｃｍ−３より低いと、ｐ＋型半導体領域９による正孔を引き出すことが困難となる。また、当該ｐ型不純物濃度が１×１０２０ｃｍ−３より大きいと、ｐ＋型半導体領域９を形成するためにｐ型不純物（例えばアルミニウム（Ａｌ））を打ち込んだ領域に欠陥が生じる。
【０１１４】
＜変形例＞
図１５に、本実施の形態１の変形例である炭化ケイ素半導体装置の平面図を示す。図１５は、図２に対応する平面図である。
【０１１５】
図１５に示すように、本変形例のＳｉＣ−ＭＯＳＦＥＴは、アクティブ領域２７の周囲に形成された、正孔の引き出しに用いられるｐ＋型半導体領域４２〜４４の平面形状が、図２に示すｐ＋型半導体領域９とは異なる。すなわち、図２に示すｐ＋型半導体領域９は、枠上のレイアウトの角部および四辺のいずれの領域でも均等な幅を有している。これに対し、本変形例のｐ＋型半導体領域４２〜４４のそれぞれは、矩形のアクティブ領域２７を囲む矩形環状、つまり枠状のレイアウトを有しており、その枠上のレイアウトの角部が、枠状のレイアウトの四辺に比べて広い幅を有している。
【０１１６】
ＳｉＣ−ＭＯＳＦＥＴのリカバリ動作時において、正孔はアクティブ領域２７の周囲に溜まり易く、特に、アクティブ領域２７の平面視における角部に集中し易い。このため、本変形例では、アクティブ領域２７の平面視における角部の近傍のｐ＋型半導体領域４２〜４４の幅を大きくすることで、当該角部の近傍の正孔を早く引き抜き、ＲＲＳＯＡ耐量を高めることを可能としている。
【０１１７】
ここでは、アクティブ領域２７の角部近傍のｐ＋型半導体領域４２〜４４の幅を大きくする場合のバリエーションを図１５に複数示している。例えば、図１５において、ｐ＋型半導体領域４２の上側（ゲートパッド２８に近い位置）に示すように、ｐ＋型半導体領域４２の角部を丸く膨らませる構造、または、図１５において、ｐ＋型半導体領域４２の下側に示すように、ｐ＋型半導体領域４２の角部を三角形に膨らませる構造が考えられる。
【０１１８】
また、図１５において、ｐ＋型半導体領域４３の上側（ゲートパッド２８に近い位置）に示すように、ｐ＋型半導体領域４３の角部を四角い形状に膨らませる構造、または、図１５において、ｐ＋型半導体領域４３の下側に示すように、ｐ＋型半導体領域４３の角部の内側を、アクティブ領域２７に近付けるように膨らませる構造が考えられる。この場合、ｐ＋型半導体領域４３は、アクティブ領域２７内の第１コンタクト領域８（図３参照）に接しない程度に、アクティブ領域２７側に近付けて形成することができる。また、図１５のｐ＋型半導体領域４４に示すように、ｐ＋型半導体領域４４を、四辺のそれぞれの中央側から角部に向かって徐々に幅広く形成することで、当該角部を太く形成してもよい。
【０１１９】
上記のように、アクティブ領域２７の平面視における角部の近傍のｐ＋型半導体領域４２〜４４のそれぞれの幅は、アクティブ領域２７の四辺に沿うｐ＋型半導体領域４２〜４４のそれぞれの幅よりも大きい。平面視におけるアクティブ領域２７の角部近傍のｐ＋型半導体領域４２〜４４の幅を大きくすることで、ｐ＋型半導体領域４２〜４４のそれぞれの角部において溜まり易い正孔を早く引き抜くことができる。このため、本変形例では、ＲＲＳＯＡ耐量をより高めることができる。
【０１２０】
（実施の形態２）
本実施の形態２では、前記実施の形態１のＳｉＣパワー素子（ＳｉＣ−ＭＯＳＦＥＴ）を備えた電力変換装置について説明する。図１６は、本実施の形態の電力変換装置（インバータ）の回路図である。図１６に示すように、本実施の形態のインバータは、パワーモジュール４０２内に、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）４０４を複数有する。各単相において、端子４０５〜４０９を介して、電源電圧Ｖｃｃと負荷４０１（例えばモータ）の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＩＳＦＥＴ４０４が上アームを構成する。また、負荷４０１の入力電位と接地電位ＧＮＤとの間にもＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＩＳＦＥＴ４０４が下アームを構成する。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子（ＳｉＣパワーＭＩＳＦＥＴ４０４）が設けられている。
【０１２１】
電源電圧Ｖｃｃは、端子４０５を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のドレイン電極に接続されており、接地電位ＧＮＤは、端子４０９を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のソース電極に接続されている。また、負荷４０１は、端子４０６〜４０８のそれぞれを介して、各単層の上アームの各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のソース電極に接続され、端子４０６〜４０８のそれぞれを介して、各単層の下アームの各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のドレイン電極に接続されている。
【０１２２】
また、個々のＳｉＣパワーＭＩＳＦＥＴ４０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＩＳＦＥＴ４０４が制御されている。したがって、本実施の形態のインバータは、制御回路４０３でパワーモジュール４０２を構成するＳｉＣパワーＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
【０１２３】
ＳｉＣパワーＭＩＳＦＥＴ４０４には、前記実施の形態１において説明した半導体チップ１（図１参照）に形成されたＭＯＳＦＥＴを用いている。図１６に示すように、ＳｉＣパワーＭＩＳＦＥＴ４０４内には、上記ＭＯＳＦＥＴに含まれる内蔵ｐｎダイオードが形成されている。
【０１２４】
すなわち、内蔵ｐｎダイオードのアノードはＭＯＳＦＥＴのソース電極に接続されており、カソードはＭＯＳＦＥＴのドレイン電極に接続されている。よって、図１６に示す各単層において、内蔵ｐｎダイオードは、当該ＭＯＳＦＥＴに対し、逆並列に接続されている。このときの内蔵ｐｎダイオードの機能について以下に説明する。
【０１２５】
内蔵ｐｎダイオードは、負荷４０１がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷４０１にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチング素子であるＭＯＳＦＥＴとは逆方向に負荷電流が流れるモードがある。このとき、ＭＯＳＦＥＴ単体では、この逆方向に流れる負荷電流を流し得る機能を持たないので、ＭＯＳＦＥＴに逆並列に内蔵ｐｎダイオードを接続する必要がある。
【０１２６】
すなわち、パワーモジュール４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＭＯＳＦＥＴをＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、ＭＯＳＦＥＴ単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＭＯＳＦＥＴに逆方向に内蔵ｐｎダイオードを接続する。つまり、内蔵ｐｎダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
【０１２７】
ＭＯＳＦＥＴおよびダイオードによりパワーモジュール４０２を構成する場合に、ＭＯＳＦＥＴが設けられた半導体チップに、ダイオードが設けられた半導体チップを接続することが考えられる。しかしこの場合、ＭＯＳＦＥＴを含む半導体チップの他に、ダイオードを含む半導体チップを設ける必要があるため、パワーモジュール４０２およびインバータが大型化する問題がある。ダイオードを含む半導体チップを別に用意するのではなく、ＭＯＳＦＥＴに接続するショットキーバリアダイオードなどを、当該ＭＯＳＦＥＴが形成された半導体チップに混載する場合にも、パワーモジュール４０２およびインバータが大型化する問題が生じる。また、ダイオードレス化を行わずに上記のようにダイオードを用意することは、炭化ケイ素半導体装置の製造コストの増大の原因となる。
【０１２８】
これに対し本実施の形態では、パワーモジュール４０２において、ＭＯＳＦＥＴおよび内蔵ｐｎダイオードに、前記実施の形態１にて示した炭化ケイ素半導体装置である半導体チップを用いている。つまり、図１〜図４に示すＭＯＳＦＥＴおよびこれに逆並列に接続された内蔵ｐｎダイオードは、１つの半導体チップに設けられている。ＢＰＤを含む半導体チップでは内蔵ｐｎダイオードにｐｎ電流を流した際にアクティブ領域の端部に正孔が溜まり易く、熱的破壊が起こる問題がある。しかし、前記実施の形態１において説明した炭化ケイ素半導体装置は、アクティブ領域の端部近傍に正孔引き抜き用のｐ＋型半導体領域９（図３参照）を設けることで、アクティブ領域の端部近傍に溜まる正孔を引き出し、ＲＲＳＯＡ耐量の低下を抑えることができるものである。
【０１２９】
ここでは、前記実施の形態１において説明した炭化ケイ素半導体装置である半導体チップを構成するＭＯＳＦＥＴの内蔵ダイオードを、図１６に示す内蔵ｐｎダイオードとして用いることができるため、ＭＯＳＦＥＴを含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、パワーモジュール４０２を含むインバータから成る電力変換装置について、ＳｉＣ−ＭＯＳＦＥＴが積層欠陥を有していたとしても、ＳｉＣ−ＭＯＳＦＥＴのＲＲＳＯＡ耐量の低下を防ぎつつ、電力変換装置の小型化、軽量化および低コスト化を実現することができる。
【０１３０】
また、電力変換装置は、３相モータシステムに用いることができる。図１６に示した負荷４０１は３相モータであり、インバータに、前記実施の形態１にて示した炭化ケイ素半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。
【０１３１】
（実施の形態３）
前記実施の形態２で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、３相モータシステムを搭載した自動車を、図１７および図１８を用いて説明する。図１７は、本実施の形態の電気自動車の構成を示す概略図である。図１８は、本実施の形態の昇圧コンバータの回路図である。
【０１３２】
図１７に示すように、本実施の形態の電気自動車は、駆動輪（車輪）５０１ａおよび駆動輪（車輪）５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前記実施の形態２において説明したインバータを用いる。
【０１３３】
昇圧コンバータ５０８は図１８に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成から成る。インバータ５１３は、例えば、前記実施の形態２で説明したインバータと同様であり、インバータ内の素子構成も同じである。ここでも、前記実施の形態２と同様にスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ５１４とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置である、インバータ５０４および昇圧コンバータ５０８を用いて出力を３相モータ５０３に供給することで、３相モータ５０３により駆動輪（車輪）５０１ａ、５０１ｂを駆動する。
【０１３４】
図１７の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。電子制御ユニット５１０は、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
【０１３５】
本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前記実施の形態２の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などから成る３相モータシステムに、前記実施の形態２の３相モータシステムを用いることができる。これにより、電気自動車のインバータ５０４および昇圧コンバータ５０８のＲＲＳＯＡ耐量の低下を防ぎつつ、電気自動車に占める駆動系の容積を低減することにより電気自動車の小型化、軽量化および低コスト化を実現することができる。
【０１３６】
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
【０１３７】
（実施の形態４）
前記実施の形態２の３相モータシステムは、鉄道車両に用いることができる。本実施の形態では、３相モータシステムを用いた鉄道車両を図１９を用いて説明する。図１９は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。
【０１３８】
図１９に示すように、鉄道車両には架線ＯＷからパンタグラフＰＧを介して、例えば２５ｋＶの電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。本実施の形態では、前記実施の形態２のようにスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ６０４として同期整流駆動させる。なお、図１９では、前記実施の形態２で説明した制御回路の図示を省略している。また、架線ＯＷは、パンタグラフＰＧ、トランス６０９、車輪ＷＨを介して、線路ＲＴに電気的に接続されている。
【０１３９】
本実施の形態によれば、コンバータ６０７に、前記実施の形態２の電力変換装置を用いることができる。つまり、電力変換装置から負荷６０１に電力を供給することで、鉄道車両の車輪ＷＨを駆動することができる。また、負荷６０１、インバータ６０２、および制御回路から成る３相モータシステムに、前記実施の形態２の３相モータシステムを用いることができる。これにより、鉄道車両のインバータ６０２、コンバータ６０７のＲＲＳＯＡ耐量の低下を防ぎつつ、鉄道車両の小型化、軽量化および低コスト化を実現することができる。
【０１４０】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１４１】
例えば、前記実施の形態１、２では、ｎ型の炭化ケイ素半導体装置について説明したが、炭化ケイ素半導体装置の導電型（第１導電型）はｐ型であっても、前記実施の形態１、２で説明した効果を得ることができる。この場合、上述した各種の基板、半導体層または半導体領域などに導入する不純物の導電型を、上述した説明とは異なる導電型とする。すなわち、各実施の形態でｎ型を有するものとして説明した基板、層および領域の導電型（第１導電型）をｐ型とし、ｐ型を有するものとして説明した領域（例えば、図２に示すｐ型半導体領域６および第１コンタクト領域８）の導電型（第２導電型）をｎ型とする。この場合のｐ型の不純物としては、例えばＢ（ホウ素）またはＡｌ（アルミニウム）を用いることができる。
【符号の説明】
【０１４２】
２    ＳｉＣ基板
３    エピタキシャル層（ドリフト層）
４〜６    ｐ型半導体領域
７    ソース領域
８    第１コンタクト領域
９    ｐ＋型半導体領域
１２    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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