(57)【要約】【課題】  ページバッファ／センス回路の面積効率を改善しつつ、配線間の容量結合による誤動作を抑制した半導体記憶装置を提供する。【解決手段】  本発明のフラッシュメモリ１００は、複数のメモリセルが形成されたメモリセルアレイ１１０と、メモリセルアレイ１１０の選択されたページから読み出されたデータを保持し、または前記メモリセルアレイの選択されたページにプログラムするデータを保持するページバッファ／センス回路１７０とを有する。メモリセルアレイ１１０上を延在するｐ本のビット線により規定される行方向の１ピッチ内に、ページバッファ／センス回路１７０がｎ列×ｍ段（ｎは、２以上の整数、ｍは、２以上の整数）に配置される。【選択図】  図７
2019075397.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが形成されたメモリセルアレイと、
前記メモリセルアレイの選択されたページから読み出されたデータを保持し、または前記メモリセルアレイの選択されたページにプログラムするデータを保持するページバッファ／センス回路とを有し、
前記メモリセルアレイ上を延在するｐ本のビット線により規定される行方向の１ピッチ内に、前記ページバッファ／センス回路がｎ列×ｍ段（ｎは、２以上の整数、ｍは、２以上の整数）に配置される、半導体記憶装置。
【請求項２】
前記ページバッファ／センス回路は、ラッチ回路を含み、前記１ピッチ内には、ｎ組のラッチ回路のための複数の配線が形成される、請求項１に記載の半導体記憶装置。
【請求項３】
第１のラッチ回路がデータを保持する第１のノードに接続された第１の配線が、第２のラッチ回路がデータを保持する第２のノードに接続された第２の配線から離間されるように配置される、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の配線と前記第２の配線との間に、第１のページバッファ／センス回路の第１のセンスノードに接続された第３の配線と、第２のページバッファ／センス回路の第２のセンスノードに接続された第４の配線とが形成される、請求項３に記載の半導体記憶装置。
【請求項５】
前記第３の配線と前記第４の配線との間に、GNDに接続された第５の配線が形成される、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１の配線と前記第２の配線は、前記第５の配線に関して線対称に配置される、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１のノードは、第１の転送トランジスタを介して前記第１のセンスノードから電荷を受け取り、前記第２のノードは、第２の転送トランジスタを介して前記第２のセンスノードから電荷を受け取る、請求項３に記載の半導体記憶装置。
【請求項８】
ｎ組のラッチ回路は、前記１ピッチで規定されるNウエル領域およびPウエル領域内に形成される、請求項２に記載の半導体記憶装置。
【請求項９】
前記Nウエル領域には、ｎ組のラッチ回路のPMOSトランジスタが形成され、前記Pウエル領域には、ｎ組のラッチ回路のNMOSトランジスタが形成される、請求項８に記載の半導体記憶装置。
【請求項１０】
前記ページバッファ／センス回路は、１ピッチ内に２列×４段のレイアウトで配置される、請求項１に記載の半導体記憶装置。
【請求項１１】
前記１ピッチ内には、一対の電源供給用の配線の内側に、第１のラッチ回路の一方のノードに接続された配線、第１のラッチ回路の他方のノードに接続された配線、第１のセンスノードに接続された配線、グランドに接続された配線、第２のラッチ回路の一方のノードに接続された配線、第２のラッチ回路の他方のノードに接続された配線が順に形成される、請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にフラッシュメモリのページバッファ／センス回路の配列および配線レイアウトに関する。
【背景技術】
【０００２】
図１は、従来のフラッシュメモリの全体構成を示す図である。メモリセルアレイ１０には、複数のNANDストリングNUが形成され、各NANDストリングNUのビット線側は、偶数ビット線GBL_eまたは奇数ビット線GBL_oを介してビット線選択回路２０に接続される。また、各NANDストリングNUのソース線側は共通ソース線SLに接続される。ビット線選択回路２０は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数ビット線GBL_eと仮想電位VIRとの間に接続された偶数バイアス選択トランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VIRとの間に接続された奇数バイアス選択トランジスタYSEL_oと、偶数選択トランジスタSEL_eおよび奇数選択トランジスタSEL_oの共通ノードN1に接続されたビット線選択トランジスタBLSとを有する。
【０００３】
ページバッファ／センス回路３０は、グローバルビット線GBLにプリチャージ電位を供給するためのプリチャージトランジスタBLPREと、グローバルビット線GBLに接続され、センス動作時にグローバルビット線GBLの電圧をクランプするクランプトランジスタBLCLAMPと、センスノードSNSに接続されたキャパシタＣと、センスノードSNSの電荷をラッチ回路４０へ転送する転送トランジスタBLCD等を有する。
【０００４】
ビット線選択回路２０は、偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oを非選択とし、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eを非選択とする。例えば、読出し動作では、偶数ビット線GBL_eが選択され、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、奇数ビット線GBL_oには仮想電位VIRによりＧＮＤ電位が供給される。反対に、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eには仮想電位VIRによりＧＮＤ電位が供給される。このような隣接するビット線間の容量結合によるノイズを低減するビット線シールドが特許文献１等に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１７６１７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
１つのページバッファ／センス回路３０は、図２に示すように、２つのインバータをクロスカップリングしたラッチ回路４０を含み、相補関係にある２値データをノードSLR、SLSに記憶する。ラッチ回路４０は、転送トランジスタBLCDを介してセンスノードSNSのアナログ電位をノードSLRで受け取り、ノードSLRの電位に応じて２値化されたデータを保持する。例えば、読出し動作において、選択ビット線がプリチャージされ、選択メモリセルがプログラム状態であれば、選択メモリセルがオフであり、センスノードSNSのプリチャージ電位は変わらないが、選択メモリセルが消去状態であれば、選択メモリセルがオンし、センスノードSNSのプリチャージ電位はソース線に放電され、センスノードSNSがGNDレベルになる。その後、転送トランジスタBLCDをオンし、センスノードSNSの電荷がノードSLRに転送され、ラッチ回路４０は、選択メモリセルがプログラム状態か消去状態かに応じた２値データを保持する。
【０００７】
図３に、ラッチ回路４０を構成するインバータの回路図を示す。１つのインバータは、直列に接続された４つのトランジスタ、即ち、P型のトランジスタPT1、PT2、N型のトランジスタTN1、TN2を含む。トランジスタTP1、NT2の各ゲートには、イネーブル信号ENｂ、ENがそれぞれ入力され、イネーブル信号ENｂがLレベルであるとき、インバータは動作可能であり、イネーブル信号ENｂがHレベルであるとき、トランジスタPT2、NT1がVDDおよびGNDから切り離されたフローティング状態になる。
【０００８】
図４は、従来のページバッファ／センス回路３０のレイアウトを示す。ページバッファ／センス回路３０は、メモリセルアレイ１０のブロックのページ数に対応するセンス回路およびラッチ回路を有する。ページバッファ／センス回路３０は、同図に示すように、行方向の１ピッチ内に１列×８段にレイアウトされ、すなわち、１列に８段のページバッファ／センス回路３０が配置される。８段のページバッファ／センス回路３０の各センスノードSNSは、８本のグローバルビット線GBLにそれぞれ接続され、８本のグローバルビット線は、ビット線選択回路２０によって偶数ビット線および奇数ビット線に分割される。ここで、行方向の１ピッチは、メモリセルアレイ１０上に配線される偶数ビット線および奇数ビット線のデザイン上の本数または配線ピッチにより規定され、本例では、１ピッチは、１６本の偶数ビット線および奇数ビット線の配線幅または配線ピッチである。
【０００９】
図５に、１つのページバッファ／センス回路３０に含まれるラッチ回路４０のための金属配線のレイアウトを示す。行方向の１ピッチ内には、それと直交する方向に７つの金属配線が配置される。すなわち、電源供給用の金属配線PWR、ノードSLRに接続される金属配線SLR、ノードSLSに接続される金属配線SLS、GND電位に接続される金属配線GND、グローバルビット線とセンスノードSNSとの間を接続する金属配線SNSの７つの金属配線がレイアウトされる。金属配線SNSの両側には金属配線GNDが配置され、金属配線SNSが他の金属配線の電圧変化の影響を受けないようにシールドされている。
【００１０】
例えば、読出し動作を行うとき、ラッチ回路４０のノードSLRはHレベル、ノードSLSはLレベルで待機し、その後、センスノードSNSに表れた電荷が転送トランジスタBLCDを介してノードSLRに転送される。センスノードSNSには、例えば、１．２Vがプリチャージされ、ラッチ回路４０には、例えば、１．５VのVDDが供給される。センスノードSNSが１．２Vであれば、ノードSLRの電圧降下は僅かであり、ノードSRSはHレベルのデータを保持し、ノードSLSはLレベルのデータを保持する。センスノードSNSがGNDに放電された場合には、ノードSLRの電圧降下は大きく、ノードSLRがHからLに、ノードSLSがLからHに反転する。
【００１１】
線幅の微細化により金属配線の容量が大きくなり、金属配線間の容量の結合レシオが高くなると、隣接する金属配線の電圧変化による影響が無視できなくなる。例えば、ページバッファ／センス回路のラッチ回路が隣接し、つまり一方のラッチ回路の金属配線SLRが他方のラッチ回路の金属配線SLRに隣接する場合、それぞれのグローバルビット線の選択メモリセルから読み出されたデータが異なれば、一方の金属配線SLRがHレベルであり、他方の金属配線SLRがGNDレベルに遷移するが、その際、一方の金属配線SLRの電圧が容量結合により降下する。あるいは、一方の金属配線SLRが他方の金属配線SLSに隣接する場合、それぞれのグローバルビット線の選択メモリセルから読み出されたデータがともに「０」（プログラムされた状態）であれば、一方の金属配線SLRがHレベルであり、他方の金属配線SLSがGNDレベルに遷移し、その際、一方の金属配線SLRの電圧が容量結合により降下する。もし、ノードSLRの電圧がインバータの閾値を越える程度まで降下してしまうと、ラッチ回路４０に誤動作が生じ、データの読出しやベリファイに誤りが生じてしまう。
【００１２】
従来のページバッファ／センス回路３０は、図４に示すように、１列×８段のレイアウトであり、ラッチ回路が隣接しないため、金属配線SLRが、他のラッチ回路の金属配線SLRや金属配線SLRと容量結合することはなく、それらの金属配線の電圧変化の影響を受けないという利点はある。しかしながら、その一方で、ページバッファ／センス回路３０が１列×８段のレイアウトであるため、ページバッファ／センス回路のスタックされる段数が大きくなり、ページバッファ／センス回路３０の面積効率が良くないという課題がある。回路素子の集積度が高まり、ページ数が大きくなるにつれ、ページバッファ／センス回路の数も増加し、ページバッファ／センス回路の面積効率を改善することは、チップサイズの小型化を図る上で非常に重要になる。
【００１３】
本発明は、上記従来の課題を解決し、ページバッファ／センス回路の面積効率を改善しつつ、配線間の容量結合による誤動作を抑制した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体記憶装置は、複数のメモリセルが形成されたメモリセルアレイと、前記メモリセルアレイの選択されたページから読み出されたデータを保持し、または前記メモリセルアレイの選択されたページにプログラムするデータを保持するページバッファ／センス回路とを有し、前記メモリセルアレイ上を延在するｐ本のビット線により規定される行方向の１ピッチ内に、前記ページバッファ／センス回路がｎ列×ｍ段（ｎは、２以上の整数、ｍは、２以上の整数）に配置される。
【００１５】
ある実施態様では、前記ページバッファ／センス回路は、ラッチ回路を含み、前記１ピッチ内には、ｎ組のラッチ回路のための複数の配線が形成される。ある実施態様では、第１のラッチ回路がデータを保持する第１のノードに接続された第１の配線が、第２のラッチ回路がデータを保持する第２のノードに接続された第２の配線から離間されるように配置される。ある実施態様では、前記第１の配線と前記第２の配線との間に、第１のページバッファ／センス回路の第１のセンスノードに接続された第３の配線と、第２のページバッファ／センス回路の第２のセンスノードに接続された第４の配線とが形成される。ある実施態様では、前記第３の配線と前記第４の配線との間に、GNDに接続された第５の配線が形成される。ある実施態様では、前記第１の配線と前記第２の配線は、前記第５の配線に関して線対称に配置される。ある実施態様では、前記第１のノードは、第１の転送トランジスタを介して前記第１のセンスノードから電荷を受け取り、前記第２のノードは、第２の転送トランジスタを介して前記第２のセンスノードから電荷を受け取る。ある実施態様では、ｎ組のラッチ回路は、前記１ピッチで規定されるNウエル領域およびPウエル領域内に形成される。ある実施態様では、前記Nウエル領域には、ｎ組のラッチ回路のPMOSトランジスタが形成され、前記Pウエル領域には、ｎ組のラッチ回路のNMOSトランジスタが形成される。ある実施態様では、前記ページバッファ／センス回路は、１ピッチ内に２列×４段のレイアウトで配置される。ある実施態様では、前記１ピッチ内には、一対の電源供給用の配線の内側に、第１のラッチ回路の一方のノードに接続された配線、第１のラッチ回路の他方のノードに接続された配線、第１のセンスノードに接続された配線、グランドに接続された配線、第２のラッチ回路の一方のノードに接続された配線、第２のラッチ回路の他方のノードに接続された配線が順に形成される。
【発明の効果】
【００１６】
本発明によれば、メモリセルアレイ上を延在するｐ本のビット線により規定される行方向の１ピッチ内に、ページバッファ／センス回路がｎ列×ｍ段（ｎは、２以上の整数、ｍは、２以上の整数）で配置されるようにしたので、ページバッファ／センス回路の面積効率が改善され、チップの小型化を図ることができる。さらに隣接するラッチ回路のノードに接続された配線を離間することで、配線間の結合容量によるラッチ回路の誤動作を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】従来のフラッシュメモリの全体構成を示す図である。
【図２】ページバッファ／センス回路に含まれるラッチ回路を示す図である。
【図３】ラッチ回路を構成するインバータの回路図である。
【図４】従来のページバッファ／センス回路の全体のレイアウトを示す図である。
【図５】行方向の１ピッチ内のラッチ回路についての金属配線のレイアウトを示す図である。
【図６】本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。
【図７】本発明の実施例に係るページバッファ／センス回路の模式的なレイアウトを示す図である。
【図８】本発明の実施例に係る行方向の１ピッチ内に配置されるラッチ回路の金属配線のレイアウトを示す図である。
【図９】本発明の実施例に係るページバッファ／センス回路の詳細なレイアウトを示す図である。
【図１０】本発明の実施例に係る２組のページバッファ／センス回路のラッチ回路を示す図である。
【図１１】本発明の実施例に係る２組のラッチ回路のPMOSトランジスタのレイアウトを示す図である。
【図１２】本発明の実施例に係る１ピッチ内に４組のラッチ回路が形成されるときの配線レイアウトを示す図である。
【発明を実施するための形態】
【００１８】
次に、本発明を実施するための形態について図面を参照して詳細に説明する。なお、図面は、発明の特徴を分かり易くするために誇張されたスケールで描画された部分を含んでおり、実際の製品のスケールとは必ずしも一致しないことに留意すべきである。
【実施例】
【００１９】
図６に、本発明の実施例に係るフラッシュメモリの構成を示す。本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１７０内の列データを選択する列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
【００２０】
メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。１つのブロックには、複数のメモリセルを直列に接続したNANDストリングが複数形成され、１つのNANDストリングには、直列に接続された複数のメモリセルと、メモリセルのドレイン側に接続されたビット線選択トランジスタと、ソース側に接続されたソース線選択トランジスタとを含む。
【００２１】
読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０V）を印加し、非選択ワード線にパス電圧Vpass（例えば4.5V）を印加し、ビット線選択トランジスタ、ソース線選択トランジスタをオンし、共通ソース線に０Vを印加する。プログラム動作では、選択ワード線にプログラム電圧（例えば、15〜20V）を印加し、非選択のワード線に中間電位（例えば10V）を印加し、ビット線選択トランジスタをオンさせ、ソース線選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に印加する。消去動作では、選択ブロックの選択ワード線に0Vを印加し、Ｐウエルに高電圧（例えば20V）を印加する。読出しやプログラムは、ページ単位、消去は、ブロック単位で行われる。
【００２２】
次に、ページバッファ／センス回路１７０について説明する。図７に、本実施例のページバッファ／センス回路１７０の模式的なレイアウトを示す。ページバッファ／センス回路１７０は、同図に示すように、行方向の１ピッチ内に２列×４段の８つのページバッファ／センス回路が配置される。言い換えれば、行方向の１ピッチ内に１バイトのページバッファ／センス回路１７０が配置される。１つのページバッファ／センス回路は、図１に示すように１つのセンス回路（BLCLAMトランジスタ、BLCDトランジスタ、BLPREトランジスタ、センスノードSNS）および１つのラッチ回路４０を含んで構成される。
【００２３】
行方向の１ピッチは、メモリセルアレイ１１０上を延在する偶数ビット線GBL_eおよび奇数ビット線GBL_oの本数または配線ピッチ、あるいは設計上のルールによって規定される。本例では、メモリセルアレイ１１０上の列方向に１６本の偶数ビット線GBL_eおよび奇数ビット線GBL_oを配線したときのそれらの配線の幅または配線ピッチを行方向の１ピッチとしている。１つのページバッファ／センス回路１７０のセンスノードSNSに接続された１本のグローバルビット線GBLは、ビット線選択回路１１２によって、偶数ビット線GBL_eまたは奇数ビット線GBL_oに接続される。従って、行方向の１ピッチ内には、８本のグローバルビット線GBLに接続される８個のページバッファ／センス回路１７０が配置され、１つの行には、２組のページバッファ／センス回路１７０が配置される。
【００２４】
従来のように行方向の１ピッチ内に１列×８段のページバッファ／センス回路を配置する場合と比較して（図４を参照）、本実施例のように２列×４段のレイアウトでページバッファ／センス回路１７０を配置することで、ページバッファ／センス回路の列方向の段数を減らし、ページバッファ／センス回路１７０をレイアウトするときの面積効率を改善することができる。
【００２５】
図８に、１ピッチ内に配置される２組のページバッファ／センス回路のラッチ回路についての金属配線のレイアウトを示す。ここで、２組のページバッファ／センス回路を区別するとき、便宜上、一方をユニットA、他方をユニットBと称する。
【００２６】
同図に示すように、行方向の１ピッチ内には、これと直交する方向に９本の金属配線が配置される。具体的には、電源供給用の金属配線PWR、ユニットAのラッチ回路のノードSLS_Aに接続される金属配線SLS_A、ユニットAのラッチ回路のノードSLR_Aに接続される金属配線SLR_A、ユニットAのセンスノードSNS_Aに接続される金属配線SNS_A、GNDに接続される金属配線GND、ユニットBのセンスノードSNS_Bに接続される金属配線SNS_B、ユニットBのラッチ回路のノードSLR_Bに接続される金属配線SLR_B、ユニットBのラッチ回路のノードSLS_Bに接続される金属配線SLS_B、電源供給用の金属配線PWRである。金属配線SNS_Aおよび金属配線SNS_Bは、それぞれ対応するグローバルビット線に接続される。
【００２７】
１ピッチの片側半分には、ユニットAのラッチ回路のための金属配線がレイアウトされ、残りの半分には、ユニットBのラッチ回路のための金属配線がレイアウトされる。あたかも、ユニットAの金属配線とユニットBの金属配線は、中心の金属配線GNDに関して線対称のように配置される。一対の金属配線PWPの線幅はW1であり、内側の７本の金属配線の線幅はW2であり、W2＜W1の関係にある。従来の１ピッチ内に配置される金属配線の本数と比較して（図５を参照）、本実施例では、配置される金属配線の本数が増加するため、７つの金属配線の線幅W2および配線ピッチは、図５に示す金属配線の線幅および配線ピッチよりも狭くなる。
【００２８】
金属配線SNS_Aの一方の側には、容量結合による電圧降下の影響をなくすために金属配線GNDが隣接され、他方の側には、金属配線SLR_Aが隣接される。センス動作時、ノードSLR_AはセンスノードSNS_Aに接続され、つまり、ノードSLR_AとセンスノードSNS_Aとは同電位になるので、金属配線SNS_Aに隣接して金属配線SLR_Aを配置しても、容量結合による問題は生じない。これは、ユニットBの金属配線SNS_Bについても同様である。さらに、ユニットAの金属配線SLR＿Aは、ユニットBの金属配線SLS_Bから離間して配置され、ユニットBの金属配線SLR_BがユニットAの金属配線SLS_Aから離間して配置される。これにより、ノードSLS_B、SLS_Aが反転したときの容量結合による影響がノードSLR_A、SLR_Bへ及ぶことを抑制することができる。
【００２９】
本実施例によれば、１ピッチ内に配置される８つのページバッファ／センス回路を２列×４段にレイアウトすることで、ページバッファ／センス回路の面積効率を改善し、チップ面積の小型化を図ることができる。同時に、行方向の１ピッチ内に２組のページバッファ／センス回路を配置しても、ラッチ回路の金属配線間の容量結合による悪影響が極力生じないようにしたので、センス回路の正常な動作を保証することができる。
【００３０】
図９に、ページバッファ／センス回路１７０の詳細のレイアウトを示す。ページバッファ／センス回路１７０は、メモリセルアレイ１１０のページ数に対応する数のセンス回路およびラッチ回路を備える。チップ上の周辺回路を形成する領域には、列方向に４段の矩形領域２００−１〜２００−４が設けられ、この矩形領域内にページバッファ／センス回路１７０が形成される（なお、総称するとき、矩形領域２００とする）。
【００３１】
１つの矩形領域２００はさらに、行方向に複数の細長の矩形領域２１０を含む。ページ数が２Ｋバイトであれば、細長の矩形領域２１０は、行方向に２Ｋ個形成される。１つの細長の矩形領域２１０は、その長手方向（列方向）に、ユニットA、Bのラッチ回路のPMOSトランジスタを形成するPMOS領域（例えば、Nウエル領域）２１２と、ユニットA、Bのラッチ回路のNMOSトランジスタを形成するNMOS領域（例えば、Pウエル領域）２１４と、ページバッファ／センス回路１７０のその他の回路素子（例えば、BLCD、BLCLAMP、BLPRE等のトランジスタ）を形成する領域（例えば、Nウエル領域またはPウエル領域）２１６、２１８とを有する。１つの細長の矩形領域２１０の行方向の長さは１ピッチであり、１段の矩形領域２００の１つの細長の矩形領域２１０には、２組のページバッファ／センス回路１７０が形成される。それ故、４段の矩形領域２１０−１〜２１０−４の対応する４つの細長の矩形領域２１０には、８個（１バイト）のページバッファ／センス回路１７０が形成される。
【００３２】
図１０は、２組のページバッファ／センス回路１７０の回路図、図１１は、細長の矩形領域２１０のPMOS領域２１２の配線のレイアウトを示す図である。
【００３３】
図１０に示すように、ユニットAのページバッファ／センス回路は、センスノードSNSに転送トランジスタBLCDを介して接続されたラッチ回路LAT_Aを含む。ラッチ回路LAT＿Aは、２つのインバータIN1_A、IN2_Aを含み、インバータIN1_Aの出力側のノードSLR_AがインバータIV2_Aに入力され、インバータIN2_Aの出力側のノードSLS_AがインバータIN1_Aに入力されるようにクロスカップリングされている。
【００３４】
インバータIN1_A、IV2_Aは、図３に示すように２つのPMOSトランジスタPT1、PT2と、２つのNMOSトランジスタNT1、NT2を直列接続したものであり、トランジスタPT1のソースにVDDが供給され、トランジスタNT2のソースにGNDが接続される。トランジスタPT2、トランジスタNT1の共通ゲートが入力であり、トランジスタPT2、トランジスタNT1のドレインが出力である。ユニットBのページバッファ／センス回路も同様に構成される。
【００３５】
１つのPMOS領域２１２には、ユニットA、Bの２つのラッチ回路LAT_A、LAT_BのインバータIV1_A、IV2_A、IV1_B、IV2_Bの８つのPMOSトランジスタPT1、PT2が形成され、１つのNMOS領域２１４には、インバータIV1_A、IV2_A、IV1_B、IV2_Bの８つのNMOSトランジスタNT1、NT2が形成される。
【００３６】
PMOS領域２１２は、図１１に示すように、Pウエル領域内に４つのNウエル領域２３０、２３２、２３４、２３６を含む。Nウエル領域２３０には、インバータIV1_AのトランジスタPT1、PT2が形成され、Nウエルウエル領域２３２には、インバータIV1_BのトランジスタPT1、PT2が形成され、Nウエル領域２３４には、インバータIV2_AのトランジスタPT1、PT2が形成され、Nウエル領域２３６には、インバータIV2_BのトランジスタPT1、PT2が形成される。４つのNウエル領域２３０、２３２、２３４、２３６上には、図８に示した９本の金属配線が列方向に延在し、その下層にトランジスタのゲートを構成するポリシリコン配線が形成される。また、図示されない８本のグローバルビット線は、９本の金属配線よりも上層の金属配線によって形成される。
【００３７】
Nウエル領域２３０では、ポリシリコン配線Poly_1がトランジスタPT1のゲートであり、このソース領域に、金属配線PWRがコンタクトCT_1を介して接続され、そこにVDDが供給される。ポリシリコン配線Poly_1には、コンタクトCT_2を介して金属配線ENｂが接続される。金属配線EBｂは、金属配線PWRの一部を取り除いた部分に形成される。また、ポリシリコン配線Poly_2がトランジスタPT2のゲートであり、このドレイン領域に、金属配線SLR_AがコンタクトCT_3を介して接続される。ポリシリコン配線Poly_2は、コンタクトCT_4を介して金属配線SLS_Aに接続される。
【００３８】
Nウエル領域２３２では、ポリシリコン配線Poly_1がトランジスタPT1のゲートであり、このソース領域に、金属配線PWRがコンタクトCT_5を介して接続され、そこにVDDが供給される。ポリシリコン配線Poly_3は、トランジスタPT2のゲートであり、このドレイン領域には、金属配線SLR_BがコンタクトCT_6を介して接続される。ポリシリコン配線Poly_3は、コンタクトCT_7を介して金属配線SLS_Bに接続される。
【００３９】
Nウエル領域２３４には、ユニットAのインバータIV2_AのトランジスタPT1、PT2が形成される。ポリシリコン配線Poly_4がトランジスタPT1のゲートであり、このソース領域に、金属配線PWRがコンタクトCT_8を介して接続され、そこにVDDが供給される。ポリシリコン配線Poly_4には、コンタクトCT_9を介して金属配線EBｂが接続される。ポリシリコン配線Poly_5がトランジスタPT2のゲートであり、このドレイン領域に、コンタクトCT_10を介して金属配線SLS_Aが接続される。ポリシリコン配線Poly_5は、コンタクトCT_11を介して金属配線SLR_Aに接続される。
【００４０】
Nウエル領域２３６には、ユニットBのインバータIV2_BのトランジスタPT1、PT2が形成される。ポリシリコン配線Poly_4がトランジスタPT1のゲートであり、このソース領域に、コンタクトCT_12を介して金属配線PWRが接続され、そこにVDDが供給される。ポリシリコン配線Poly_6は、トランジスタPT2のゲートであり、このドレイン領域には、コンタクトCT-13を介して金属配線SLS_Bが接続される。ポリシリコン配線Poly_6は、コンタクトCT_14を介して金属配線SLR_Bに接続される。
【００４１】
NMOS領域２１４にも同様に、ユニットAのラッチ回路LAT_AのIV1_A、IV2_AのトランジスタNT1、NT2、ユニットBのラッチ回路LAT_BのIV1_B、IV2_BのトランジスタNT1、NT2が形成される（図示、省略）。４つの矩形領域２００の各細長の矩形領域２１２の金属配線の上層には、８本のグローバルビット線が列方向に沿うように延在し、８本のグローバルビット線は、各ページバッファ／センス回路のセンスノードSNSに電気的に接続されるように金属配線SNSにコンタクト（図示省略）を介して接続される。
【００４２】
本実施例では、メモリセルアレイ上を延在するグローバルビット線の本数またはその設計ルールにより規定される行方向の１ピッチ内に複数のページバッファ／センス回路をレイアウトする場合に、ページバッファ／センス回路を２列×４段にしたが、これ一例である。例えば、配線の幅とピッチをさらに１／２程度にできるのであれば、ページバッファ／センス回路を１ピッチ内に４列×２段のようにレイアウトしてもよい。この場合、図１２に示すように、１ピッチ内に４組のラッチ回路の金属配線が配置され、図８に示す金属配線のパターンがさらにもう１組だけ追加される。２組目の金属配線SLS_Bと３組目の金属配線SLS_Cとの間に金属配線PWRが形成される。さらに、行方向の１ピッチ内に配置されるページバッファ／センス回路の数を８としてが、これは一例であり、これよりも大きな数であってもよいし、少ない数であってもよい。例えば、１ピッチ内に配置されるページバッファ／センス回路は、１６であっても良く、この場合、面積効率の良いレイアウトは、２列×８段、４列×４段、８列×２段であり、面積効率の悪いレイアウトは、１列×１６段、１６列×１段である。
【００４３】
上記実施例では、ラッチ回路のための配線として金属配線を例示したが、金属配線に限らず、ポリシリコン等の導電性のある材料から構成される配線であってもよい。さらに上記実施例では、ページバッファ／センス回路は、１つのラッチ回路を含む例を示したが、ページバッファ／センス回路は、データの入出力をパイプライン処理するとき、さらにもう１つのラッチ回路を含むことができる。そのような場合でも、追加のラッチ回路は、１ピッチ内の細長い矩形領域内に形成され得る。
【００４４】
さらに上記実施例では、１つの偶数ビット線および１つの奇数ビット線により１つのセンス回路を共有する例を示したが、これに限らず、１つのグローバルビット線が１つのセンス回路を使用する構成であってもよい。すなわち、ページバッファ／センス回路のセンスノードSNSが１本のグローバルビット線に接続される。この場合、行方向の１ピッチが１６本のグローバルビット線で規定されるならば、１ピッチ内には１６個のページバッファ／センス回路が配置され、１６個のページバッファ／センス回路は、１列×１６段および１６列×１段の面積効率の悪いレイアウトを除き、２列×８段、４列×４段、または８列×２段のようにレイアウトされる。
【００４５】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されず、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１００：フラッシュメモリ
１１０：メモリセルアレイ
１１２：ビット線選択回路
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００−１〜２００−４：矩形領域
２１０：細長の矩形領域
２１２：PMOS領域
２１４：NMOS領域
２１６、２１８：素子形成領域
２３０、２３２、２３４、２３６：Nウエル領域
LAT_A、LAT_B：ラッチ回路
IV1_A、IV2_A、IV1_B、IV2_B：インバータ
【図１】
2019075397.tif 000003
【図２】
2019075397.tif 000004
【図３】
2019075397.tif 000005
【図４】
2019075397.tif 000006
【図５】
2019075397.tif 000007
【図６】
2019075397.tif 000008
【図７】
2019075397.tif 000009
【図８】
2019075397.tif 000010
【図９】
2019075397.tif 000011
【図１０】
2019075397.tif 000012
【図１１】
2019075397.tif 000013
【図１２】
2019075397.tif 000014
【手続補正書】
【提出日】平成31年1月15日(2019.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルが形成されたメモリセルアレイと、
前記メモリセルアレイの選択されたページから読み出されたデータを保持し、または前記メモリセルアレイの選択されたページにプログラムするデータを保持するページバッファ／センス回路とを有し、
前記メモリセルアレイ上を延在するｐ本のビット線により規定される行方向の１ピッチ内に、前記ページバッファ／センス回路がｎ列×ｍ段（ｎは、２以上の整数、ｍは、２以上の整数）に配置され、
前記ページバッファ／センス回路は、ラッチ回路を含み、前記１ピッチ内の同一平面上には、電源に電気的に接続された複数の電源用配線と、ｎ組のラッチ回路に電気的に接続されたｎ組のラッチ用配線と、ｎ組のセンスノードに電気的に接続されたセンス用配線とが形成され、前記電源用配線の線幅は、前記ラッチ用配線およびセンス用配線の線幅よりも広い、半導体記憶装置。
【請求項２】
前記複数の電源用配線は、少なくとも１ピッチ内の両端側に配置され、前記ラッチ用配線および前記センス用配線は、両端側に配置された電源用配線の間に配置される、請求項１に記載の半導体装置。
【請求項３】
ｎ組のラッチ回路が第１および第２のラッチ回路を含むとき、第１のラッチ回路がデータを保持する第１のノードに接続された第１のラッチ用配線が、第２のラッチ回路がデータを保持する第２のノードに接続された第２のラッチ用配線から離間されるように配置される、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のラッチ用配線と前記第２のラッチ用配線との間に、第１のページバッファ／センス回路の第１のセンスノードに接続された第３のセンス用配線と、第２のページバッファ／センス回路の第２のセンスノードに接続された第４のセンス用配線とが形成される、請求項３に記載の半導体記憶装置。
【請求項５】
前記第３のセンス用配線と前記第４のセンス用配線との間に、GNDに接続された第５の配線が形成される、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１のラッチ用配線と前記第２のラッチ用配線は、前記第５の配線に関して線対称に配置される、請求項４に記載の半導体記憶装置。
【請求項７】
前記第１のノードは、第１の転送トランジスタを介して前記第１のセンスノードから電荷を受け取り、前記第２のノードは、第２の転送トランジスタを介して前記第２のセンスノードから電荷を受け取る、請求項４に記載の半導体記憶装置。
【請求項８】
ｎ組のラッチ回路は、前記１ピッチで規定されるNウエル領域およびPウエル領域内に形成される、請求項１に記載の半導体記憶装置。
【請求項９】
前記Nウエル領域には、ｎ組のラッチ回路のPMOSトランジスタが形成され、前記Pウエル領域には、ｎ組のラッチ回路のNMOSトランジスタが形成される、請求項８に記載の半導体記憶装置。
【請求項１０】
前記ページバッファ／センス回路は、１ピッチ内に２列×４段のレイアウトで配置される、請求項１に記載の半導体記憶装置。
【請求項１１】
前記１ピッチ内には、一対の電源用配線の内側に、第１のラッチ回路の一方のノードに接続されたラッチ用配線、第１のラッチ回路の他方のノードに接続されたラッチ用配線、第１のセンスノードに接続されたセンス用配線、グランドに接続された配線、第２のセンスノードに接続されたセンス用配線、第２のラッチ回路の一方のノードに接続されたラッチ用配線、第２のラッチ回路の他方のノードに接続されたラッチ用配線が順に形成される、請求項１０に記載の半導体記憶装置。