(57)【要約】【課題】高耐圧を確保でき、製造プロセスが簡易な半導体装置およびその製造方法を提供する。【解決手段】ｎ+埋込領域ＢＬは、フローティング電位を有する。ｎ型ボディ領域ＮＷＬは、ｎ+埋込領域ＢＬの第１面ＦＳ側に配置されている。ｐ+ソース領域ＳＣは、第１面ＦＳに配置され、かつｎ型ボディ領域ＮＷＬとｐｎ接合を構成している。ｐ+ドレイン領域ＤＣは、ｐ+ソース領域ＳＣと間隔をあけて第１面ＦＳに配置されている。ｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとの間に配置され、かつｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとを分離している。【選択図】図３
2019046911.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁ゲート型電界効果トランジスタを有する半導体装置であって、
互いに対向する第１面および第２面を有する半導体基板と、
前記第１絶縁ゲート型電界効果トランジスタの形成領域内の前記半導体基板に配置され、かつフローティング電位を有する第１導電型の第１埋込領域と、
前記第１埋込領域の前記第１面側に配置された第１導電型の第１ボディ領域と、
前記第１面に配置され、かつ前記第１ボディ領域とｐｎ接合を構成する第２導電型のソース領域と、
前記ソース領域と間隔をあけて前記第１面に配置された第２導電型のドレイン領域と、
前記第１埋込領域と前記第１ボディ領域との間に配置され、かつ前記第１埋込領域と前記第１ボディ領域とを分離する第２導電型の第１不純物領域とを備えた、半導体装置。
【請求項２】
前記第１不純物領域は、
前記第１埋込領域とｐｎ接合を構成する第１エピタキシャル領域と、
前記第１エピタキシャル領域よりも高い第２導電型の不純物濃度を有し、かつ前記第１エピタキシャル領域の前記第１面側に配置された少なくとも１つの第１高濃度領域とを含む、請求項１に記載の半導体装置。
【請求項３】
前記少なくとも１つの第１高濃度領域は前記第１ボディ領域の前記第２面側に配置されている、請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の前記第１面には前記第２面に向かって延びる溝が形成されており、
前記少なくとも１つの第１高濃度領域は前記溝の側壁に接している、請求項２に記載の半導体装置。
【請求項５】
前記第１不純物領域の前記第１面側に配置され、かつ前記第１エピタキシャル領域よりも高い第２導電型の不純物濃度を有する第２導電型のドリフト領域をさらに備え、
前記少なくとも１つの第１高濃度領域は前記溝の側壁から前記ドリフト領域に達している、請求項４に記載の半導体装置。
【請求項６】
前記第１ボディ領域と前記溝の側壁との間に配置され、かつ前記第１エピタキシャル領域よりも高い第２導電型の不純物濃度を有する第２導電型の第２高濃度領域をさらに備える、請求項４に記載の半導体装置。
【請求項７】
前記少なくとも１つの第１高濃度領域は複数の第１高濃度領域であり、
前記複数の第１高濃度領域の各々は、平面視において互いに並走している、請求項２に記載の半導体装置。
【請求項８】
前記第１絶縁ゲート型電界効果トランジスタと分離して配置された第２絶縁ゲート型電界効果トランジスタと、
前記第２絶縁ゲート型電界効果トランジスタの形成領域内の前記半導体基板に配置され、かつフローティング電位を有する第１導電型の第２埋込領域と、
前記第２埋込領域の前記第１面側に形成された第２導電型の第２ボディ領域と、
前記第２埋込領域と前記第２ボディ領域との間に配置され、かつ前記第２埋込領域と前記第２ボディ領域とを分離する第２導電型の第２不純物領域とをさらに備え、
前記第２不純物領域は、
前記第２埋込領域とｐｎ接合を構成する第２エピタキシャル領域と、
前記第２エピタキシャル領域よりも高い第２導電型の不純物濃度を有し、かつ前記第２エピタキシャル領域の前記第１面側に配置された第３高濃度領域とを含み、
平面視において前記第３高濃度領域は、前記第２絶縁ゲート型電界効果トランジスタの形成領域の全体に配置されている、請求項７に記載の半導体装置。
【請求項９】
第１絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
互いに対向する第１面および第２面を有する半導体基板の前記第１絶縁ゲート型電界効果トランジスタの形成領域内に、フローティング電位を有する第１導電型の第１埋込領域を形成する工程と、
前記第１埋込領域の前記第１面側に第１導電型の第１ボディ領域を形成する工程と、
前記第１ボディ領域とｐｎ接合を構成する第２導電型のソース領域と、前記ソース領域と間隔をあけて配置された第２導電型のドレイン領域との各々を前記第１面に形成する工程と、
前記第１埋込領域と前記第１ボディ領域との間に、前記第１埋込領域と前記第１ボディ領域とを分離する第２導電型の第１不純物領域を形成する工程とを備えた、半導体装置の製造方法。
【請求項１０】
前記第１不純物領域を形成する工程は、
前記第１埋込領域とｐｎ接合を構成するエピタキシャル領域を形成する工程と、
前記エピタキシャル領域よりも高い第２導電型の不純物濃度を有し、かつ前記エピタキシャル領域の前記第１面側に配置された第１高濃度領域を形成する工程とを含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板の前記第１面に前記第２面に向かって延びる溝を形成する工程と、
前記第１ボディ領域と前記溝の側壁との間に配置され、かつ前記エピタキシャル領域よりも高い第２導電型の不純物濃度を有する第２導電型の第２高濃度領域を形成する工程と、
前記第１不純物領域の第１面側に配置され、かつ前記エピタキシャル領域よりも高い第２導電型の不純物濃度を有する第２導電型のドリフト領域を形成する工程とをさらに備え、
前記第２高濃度領域と前記ドリフト領域とは、同一のマスクを用いた不純物注入により形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１絶縁ゲート型電界効果トランジスタと分離して配置された第２絶縁ゲート型電界効果トランジスタの形成領域内に第３高濃度領域を形成する工程をさらに備え、
前記第３高濃度領域は、前記第１高濃度領域と同じ不純物注入により形成され、かつ平面視において前記第２絶縁ゲート型電界効果トランジスタの形成領域の全体に形成される、請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide  Semiconductor）トランジスタとＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタとを混載したＢｉＣ−ＤＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）が、自動車、モータ駆動、オーディオアンプなどに使用されている。たとえば車載の電池監視用途に用いられるＢｉＣ−ＤＭＯＳのＬＤＭＯＳトランジスタには高耐圧化の要求がある。
【０００３】
このようなＬＤＭＯＳトランジスタは、たとえば下記非特許文献１に記載されている。このＬＤＭＯＳトランジスタのバックゲート構造は、ｎ型埋込領域（NBL）と、このｎ型埋込領域（NBL）に接続されたｎ型エピタキシャル層（N-EPI）と、このｎ型エピタキシャル層（N-EPI）に接続されたｎ型ボディ領域（N-Body）とを有している。
【０００４】
また下記非特許文献２に記載されたＬＤＭＯＳトランジスタのバックゲート構造は、ｎ型ウエル領域（Lightly  Doped  Nwell）と、このｎ型ウエル領域（Lightly  Doped  Nwell）に接続されたｎ型ウエル領域（Nwell）とを有している。
【０００５】
また下記非特許文献３に記載されたＬＤＭＯＳトランジスタにおいては、ドレイン下の耐圧を向上させるために裏面にｎ型領域が追加されている。このｎ型領域は、裏面の金属電極と接している。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Mun  Nam  Chil  et  al.,  "Advanced  300mm  130nm  BCD  technology  from  5V  to  85V  with  Deep-Trench  Isolation",  ISPSD2016,  pp.403-406,  2016
【非特許文献２】John  Ellis-Monaghan  et  al.,  "A  90  to  170V  scalable  P-LDMOS  with  accompanied  high  voltage  PJFET",  ISPSD2012,  pp.129-132,  2012
【非特許文献３】Carsten  Schmidt  et  al.,  "Increasing  Breakdown  Voltage  of  p-Channel  LDMOS  in  BCD  Technology  with  Novel  Backside",  ISPSD2017,  pp.339-342,  2017
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記非特許文献１においては、バックゲートとなるｎ型ボディ領域（N-Body）がｎ型埋込領域（NBL）とほぼ同電位となる。このため、ドレインとｎ型埋込領域（NBL）との間の深さ方向の耐圧を高くすることができない。
【０００８】
また上記非特許文献２においては、ｎ型埋込領域（NBL）が設けられていない。このためｎ型ウエル領域（Lightly  Doped  Nwell）とｐ型基板領域（P  type  SX）とのパンチスルーが早期に生じ、高耐圧を確保することができない。
【０００９】
また上記非特許文献３においては、裏面にｎ型領域を追加で形成する必要があるため製造プロセスが煩雑になる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態の半導体装置は、第１絶縁ゲート型電界効果トランジスタを有する半導体装置であって、半導体基板と、第１導電型の第１埋込領域と、第１導電型の第１ボディ領域と、第２導電型のソース領域と、第２導電型のドレイン領域と、第２導電型の第１不純物領域とを備える。半導体基板は、互いに対向する第１面および第２面を有する。第１埋込領域は、第１絶縁ゲート型電界効果トランジスタの形成領域内の半導体基板に配置され、かつフローティング電位を有する。第１ボディ領域は、第１埋込領域の第１面側に配置されている。ソース領域は、第１面に配置され、かつ第１ボディ領域とｐｎ接合を構成している。ドレイン領域は、ソース領域と間隔をあけて第１面に配置されている。第１不純物領域は、第１埋込領域と第１ボディ領域との間に配置され、かつ第１埋込領域と第１ボディ領域とを分離している。
【００１２】
一実施の形態の半導体装置の製造方法は、第１絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、以下の工程を備える。
【００１３】
互いに対向する第１面および第２面を有する半導体基板の第１絶縁ゲート型電界効果トランジスタの形成領域内に、フローティング電位を有する第１導電型の第１埋込領域が形成される。第１埋込領域の第１面側に第１導電型の第１ボディ領域が形成される。第１ボディ領域とｐｎ接合を構成する第２導電型のソース領域と、そのソース領域と間隔をあけて配置された第２導電型のドレイン領域との各々が第１面に形成される。第１埋込領域と第１ボディ領域との間に、第１埋込領域と第１ボディ領域とを分離する第２導電型の第１不純物領域が形成される。
【発明の効果】
【００１４】
前記一実施の形態によれば、高耐圧を確保でき、製造プロセスが簡易な半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。
【図２】図１に示す半導体装置の構成を示す断面図である。
【図３】図２に示すｐＬＤＭＯＳトランジスタの構成を示す断面図であり、図４のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図２に示すｐＬＤＭＯＳトランジスタの形成領域を示す平面図である。
【図５】図４のＶ−Ｖ線に沿う部分の不純物濃度分布を示す図である。
【図６】図４のＶＩ−ＶＩ線に沿う部分の不純物濃度分布を示す図である。
【図７】実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図８】実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図９】実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１４】実施の形態１の構成からｐ型パンチスルー防止層ＩＳＯを省略した構成を示す図である。
【図１５】比較例における構成を示す断面図（Ａ）とポテンシャル分布を示す等高線図（Ｂ）である。
【図１６】実施の形態１の構成におけるポテンシャル分布を示す等高線図である。
【図１７】図１４に示す構成におけるポテンシャル分布を示す等高線図である。
【図１８】実施の形態１の構成と、図１４に示す構成と、図１５（Ａ）に示す構成（比較例）とのオフ状態におけるＩｄ−Ｖｄ波形を示す図である。
【図１９】実施の形態１の構成からｐ型パンチスルー防止層ＤＦＴ２を省略した構成を示す図である。
【図２０】実施の形態１の構成においてｎ型ボディ領域ＮＷＬをＤＴＩの溝ＤＴＲの側壁に接触させた構成を示す図である。
【図２１】実施の形態１の構成におけるポテンシャル分布を示す等高線図である。
【図２２】図１９の構成におけるポテンシャル分布を示す等高線図である。
【図２３】図２０の構成におけるポテンシャル分布を示す等高線図である。
【図２４】実施の形態１の構成と、図１９に示す構成と、図２０に示す構成とのオフ状態におけるＩｄ−Ｖｄ波形を示す図である。
【図２５】実施の形態２における半導体装置の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。
【発明を実施するための形態】
【００１６】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態の半導体装置ＣＨは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、ドライバ回路ＤＲＩ、プリドライバ回路ＰＤＲ、アナログ回路ＡＮＡ、電源回路ＰＣ、ロジック回路ＬＣ、入出力回路ＩＯＣなどの各形成領域が配置されている。
【００１７】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【００１８】
図２に示されるように、本実施の形態の半導体装置は、高耐圧（ＨＶ）ＣＭＯＳトランジスタＬＮＴ、ＬＰＴと、ロジックＣＭＯＳトランジスタＮＴＲ、ＰＴＲと、バイポーラトランジスタＢＴＲとを含んでいる。
【００１９】
高耐圧ＣＭＯＳトランジスタは、ｐチャネル型ＬＤＭＯＳトランジスタＬＰＴ（第１絶縁ゲート型電界効果トランジスタ）と、ｎチャネル型ＬＤＭＯＳトランジスタＬＮＴ（第２絶縁ゲート型電界効果トランジスタ）とを有している。またロジックＣＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタＮＴＲと、ｐチャネル型ＭＯＳトランジスタＰＴＲとを有している。
【００２０】
以下において、ｎチャネル型ＬＤＭＯＳトランジスタをｎＬＤＭＯＳトランジスタと記載し、ｐチャネル型ＬＤＭＯＳトランジスタをｐＬＤＭＯＳトランジスタと記載する。またｎチャネル型ＭＯＳトランジスタをｎＭＯＳトランジスタと記載し、ｐチャネル型ＭＯＳトランジスタをｐＭＯＳトランジスタと記載する。
【００２１】
半導体基板ＳＵＢは、互いに対向する第１面ＦＳと第２面ＳＳとを有している。各トランジスタは、半導体基板ＳＵＢの第１面ＦＳに形成されている。各トランジスタの形成領域は、ＤＴＩ（Deep  Trench  Isolation）により電気的に分離されている。ＤＴＩは、半導体基板ＳＵＢの第１面ＦＳに形成された溝ＤＴＲと、その溝ＤＴＲ内を埋め込む絶縁膜ＢＩＬとを有している。
【００２２】
ロジックＣＭＯＳトランジスタの形成領域には、半導体基板ＳＵＢの第２面ＳＳにｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側に、ｐ型ウエル領域ＰＷＬと、ｎ型ウエル領域ＮＷＬとが並んで配置されている。ｐ型ウエル領域ＰＷＬにはｎＭＯＳトランジスタＮＴＲが配置されている。ｎ型ウエル領域ＮＷＬにはｐＭＯＳトランジスタＰＴＲが配置されている。
【００２３】
ｎＭＯＳトランジスタＮＴＲの形成領域とｐＭＯＳトランジスタＰＴＲの形成領域とは、ＳＴＩ（Shallow  Trench  Isolation）により電気的に分離されている。ＳＴＩは、半導体基板ＳＵＢの第１面ＦＳに形成された分離溝ＴＮＣと、その分離溝ＴＮＣ内を埋め込む分離絶縁膜ＳＩＳとを有している。
【００２４】
ＳＴＩの分離溝ＴＮＣは、ＤＴＩの溝ＤＴＲよりも第１面ＦＳから浅く配置されている。ＳＴＩの分離溝ＴＮＣは、ｐ型ウエル領域ＰＷＬおよびｎ型ウエル領域ＮＷＬよりも浅く配置されている。
【００２５】
上記ｎＭＯＳトランジスタＮＴＲは、ｎ+ソース領域ＳＣと、ｎ+ドレイン領域ＤＣと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとは、互いに間隔をあけてｐ型ウエル領域ＰＷＬ内の第１面ＦＳに配置されている。ゲート電極ＧＥは、ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとに挟まれる第１面ＦＳ上にゲート絶縁膜ＧＩを介在して配置されている。
【００２６】
上記ｐＭＯＳトランジスタＰＴＲは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとは、互いに間隔をあけてｎ型ウエル領域ＮＷＬ内の第１面ＦＳに配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる第１面ＦＳ上にゲート絶縁膜ＧＩを介在して配置されている。
【００２７】
バイポーラトランジスタＢＴＲの形成領域には、半導体基板ＳＵＢの第２面ＳＳにｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側にｎ+埋込領域ＢＬが配置されている。そのｎ+埋込領域ＢＬの第１面ＦＳ側に、ｎ-エピタキシャル領域ＮＥＰが配置されている。そのｎ-エピタキシャル領域ＮＥＰの第１面ＦＳ側に、ｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとが配置されている。ｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとは、ｎ-エピタキシャル領域ＮＥＰの一部を間に挟んで互いに隣り合っている。
【００２８】
ｐ型ウエル領域ＰＷＬ内の第１面ＦＳにはｐ+ベース領域ＢＣとｎ+エミッタ領域ＥＣとが配置されている。ｎ型ウエル領域ＮＷＬ内の第１面ＦＳにはｎ+コレクタ領域ＣＣが配置されている。ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣおよびｎ+コレクタ領域ＣＣを含むようにバイポーラトランジスタＢＴＲが構成されている。
【００２９】
ｐ+ベース領域ＢＣとｎ+エミッタ領域ＥＣとの間、ｎ+エミッタ領域ＥＣとｎ+コレクタ領域ＣＣとの間にはＳＴＩが配置されている。これにより、ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣおよびｎ+コレクタ領域ＣＣの各々は、互いに電気的に分離されている。
【００３０】
各不純物領域（ｎ+ソース領域ＳＣ、ｎ+ドレイン領域ＤＣ、ｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣ、ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣ、ｎ+コレクタ領域ＣＣ）には、配線層ＩＮＣが電気的に接続されている。
【００３１】
具体的には、半導体基板ＳＵＢの第１面ＦＳ上を覆うように層間絶縁膜（図示せず）が配置されている。この層間絶縁膜には、各不純物領域に達するコンタクトホールＣＮが配置されている。このコンタクトホールＣＮ内には、プラグ導電層ＰＬが埋め込まれている。層間絶縁膜上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領域に電気的に接続されている。
【００３２】
次に、図２に示す高耐圧ＣＭＯＳトランジスタのｐＬＤＭＯＳトランジスタについて図３〜図６を用いて以下に説明する。なお以下において平面視とは、半導体基板ＳＵＢの第１面ＦＳに対して直交する方向から見た視点を意味する。
【００３３】
図３に示されるように、ｐＬＤＭＯＳトランジスタＬＰＴの形成領域において、半導体基板ＳＵＢの第２面ＳＳにはｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側には、ｎ+埋込領域ＢＬ（第１埋込領域）が配置されている。ｎ+埋込領域ＢＬは、第２面ＳＳから離れて配置されている。ｎ+埋込領域ＢＬは、フローティング電位を有している。
【００３４】
ｎ+埋込領域ＢＬは、ｐ-基板領域ＳＢとｐｎ接合を構成している。ｎ+埋込領域ＢＬの第１面ＦＳ側には、ｐ型不純物領域ＰＩＲ（第１不純物領域）が配置されている。ｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。
【００３５】
ｐ型不純物領域ＰＩＲは、ｐ-エピタキシャル領域ＰＥＰ（第１エピタキシャル領域）と、ｐ型パンチスルー防止層ＩＳＯ（第１高濃度領域）とを有している。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に配置されている。
【００３６】
ｐ型不純物領域ＰＩＲの第１面ＦＳ側には、ｐ型ドリフト領域ＤＦＴ１（ドリフト領域）と、ｐ型ウエル領域ＰＷと、ｎ型ボディ領域ＮＷＬ（第１ボディ領域）と、ｐ型パンチスルー防止層ＤＦＴ２（第２高濃度領域）とが主に配置されている。
【００３７】
ｐ型ウエル領域ＰＷの第２面ＳＳ側の全体は、ｐ-エピタキシャル領域ＰＥＰと接している。ｐ型ウエル領域ＰＷは、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。このｐ型ウエル領域ＰＷ内の第１面ＦＳには、ｐ+ドレイン領域ＤＣが配置されている。ｐ+ドレイン領域ＤＣは、ｐ型ウエル領域ＰＷのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。このｐ型ウエル領域ＰＷと隣接するようにｐ型ドリフト領域ＤＦＴ１が配置されている。
【００３８】
このｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の一部はｐ型不純物領域ＰＩＲのｐ-エピタキシャル領域ＰＥＰと接している。ｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の他の部分は、ｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯと接している。ｐ型ドリフト領域ＤＦＴ１は、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
【００３９】
ｐ型パンチスルー防止層ＤＦＴ２は、ＤＴＩの溝ＤＴＲの側壁に接するように配置されている。ｐ型パンチスルー防止層ＤＦＴ２は、ｎ型ボディ領域ＮＷＬと溝ＤＴＲの側壁との間に配置されている。ｐ型パンチスルー防止層ＤＦＴ２は、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ型パンチスルー防止層ＤＦＴ２の第２面ＳＳ側の全体は、ｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯと接している。ｐ型パンチスルー防止層ＤＦＴ２とｎ型ボディ領域ＮＷＬとの間には、ｐ-エピタキシャル領域ＰＥＰの一部が配置されている。
【００４０】
ｎ型ボディ領域ＮＷＬは、ｎ+埋込領域ＢＬの第１面ＦＳ側に形成され、かつｐ型不純物領域ＰＩＲとｐｎ接合を構成している。具体的にはｎ型ボディ領域ＮＷＬの第２面ＳＳ側の全体は、ｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯとｐｎ接合を構成している。ｎ型ボディ領域ＮＷＬとｐ型ドリフト領域ＤＦＴ１との間には、ｐ-エピタキシャル領域ＰＥＰの一部が配置されている。なおｎ型ボディ領域ＮＷＬとｐ型パンチスルー防止層ＩＳＯとの間に、ｐ-エピタキシャル領域ＰＥＰの一部が配置されていてもよい。
【００４１】
ｎ型ボディ領域ＮＷＬ内の第１面ＦＳには、ｐ+ソース領域ＳＣと、ｎ+コンタクト領域ＷＣとが配置されている。ｐ+ソース領域ＳＣとｎ+コンタクト領域ＷＣとは、互いに隣接している。ｐ+ソース領域ＳＣは、ｎ型ウエル領域ＮＷＬおよびｎ+コンタクト領域ＷＣの各々とｐｎ接合を構成している。ｐ+ソース領域ＳＣは、ｐ+ドレイン領域ＤＣと間隔をあけて第１面ＦＳに形成されている。ｎ+コンタクト領域ＷＣは、ｎ型ウエル領域ＮＷＬのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
【００４２】
ＳＴＩの分離溝ＴＮＣは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとの間に配置されている。ｐ+ドレイン領域ＤＣはこの分離溝ＴＮＣと隣接している。ｐ+ソース領域ＳＣと分離溝ＴＮＣとの間の第１面ＦＳには、ｐ型ドリフト領域ＤＦＴ１およびｐ-エピタキシャル領域ＰＥＰが配置されている。
【００４３】
ｐ+ソース領域ＳＣとｐ型ドリフト領域ＤＦＴ１とに挟まれる第１面ＦＳの上にゲート絶縁膜ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ型ドリフト領域ＤＦＴ１とに挟まれる第１面ＦＳと絶縁されながら対向している。
【００４４】
ゲート電極ＧＥは、ＳＴＩの分離絶縁膜ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの分離絶縁膜ＳＩＳを介在してｐ型ドリフト領域ＤＦＴ１と対向している。
【００４５】
ｐＬＤＭＯＳトランジスタＬＰＴを覆うように半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁膜ＩＳが配置されている。この層間絶縁膜ＩＳには、ｎ+コンタクト領域ＷＣ、ｐ+ソース領域ＳＣおよびｐ+ドレイン領域ＤＣの各々に達するコンタクトホールＣＮ１、ＣＮ２、ＣＮ３が設けられている。このコンタクトホールＣＮ１、ＣＮ２、ＣＮ３の各々の内部には、プラグ導電層ＰＬが埋め込まれている。層間絶縁膜ＩＳ上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領に電気的に接続されている。
【００４６】
上記のようにｐ型パンチスルー防止層ＩＳＯは、たとえばＤＴＩの溝ＤＴＲの側壁からｐ型ドリフト領域ＤＦＴ１に達するように配置されている。これにより、ＤＴＩの溝ＤＴＲとｐ型ドリフト領域ＤＦＴ１との間に配置されたｐ型パンチスルー防止層ＤＦＴ２とｎ型ボディ領域ＮＷＬとの第２面ＳＳの全体にｐ型パンチスルー防止層ＩＳＯが接している。またｐ型パンチスルー防止層ＩＳＯは、ＤＴＩの溝ＤＴＲの側壁に接している。
【００４７】
またｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとの間に配置され、かつｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとを分離している。
【００４８】
図４は、図２に示されるｐＬＤＭＯＳトランジスタの形成領域を示す平面図である。図４に示されるように、平面視において、半導体基板ＳＵＢの第１面ＦＳには、分離溝ＴＮＣが形成されている。第１面ＦＳのうち分離溝ＴＮＣによって取り囲まれた一の表面領域ＳＵＲ１にはｐＬＤＭＯＳトランジスタＬＰＴのｐ+ドレイン領域ＤＣが配置されている。また第１面ＦＳのうち分離溝ＴＮＣによって取り囲まれた他の表面領域ＳＵＲ２にはｐ型ドリフト領域ＤＦＴ１、ｐ-エピタキシャル領域ＰＥＰ、ｎ型ボディ領域ＮＷＬ、ｐ+ソース領域ＳＣおよびｎ+コンタクト領域ＷＣが配置されている。
【００４９】
平面視において、ｎ型ボディ領域ＮＷＬとｐ型パンチスルー防止層ＤＦＴ２との間には、ｐ-エピタキシャル領域ＰＥＰの一部が配置されている。また平面視において、ｎ型ボディ領域ＮＷＬとｐ型ドリフト領域ＤＦＴ１との間には、ｐ-エピタキシャル領域ＰＥＰの一部が配置されている。平面視において、ｐ型ドリフト領域ＤＦＴ１と隣接するようにｐ型ウエル領域ＰＷが配置されている。
【００５０】
平面視において、ｐ+ソース領域ＳＣおよびｎ+コンタクト領域ＷＣの全体は、ｎ型ボディ領域ＮＷＬと重畳している。また平面視において、ｐ型パンチスルー防止層ＩＳＯは、図２中左端に位置するＤＴＩの溝ＤＴＲの側壁からｐ型ドリフト領域ＤＦＴ１に達する位置まで延在している。これによりｐ型パンチスルー防止層ＩＳＯは、平面視において、ｎ型ボディ領域ＮＷＬの全体およびｐ型パンチスルー防止層ＤＦＴ２の全体と重畳している。またｐ型パンチスルー防止層ＩＳＯは、平面視において、ｐ+ソース領域ＳＣの全体およびｎ+コンタクト領域ＷＣの全体とも重畳している。平面視において、ｐ+ドレイン領域ＤＣの全体はｐ型ウエル領域ＰＷと重畳している。
【００５１】
次に、ｐ型不純物領域ＰＩＲおよびｐ型パンチスルー防止層ＤＦＴ２の深さ方向（第１面ＦＳから第２面ＳＳに向かう方向）の不純物濃度分布について図５および図６を用いて説明する。
【００５２】
図５および図６のそれぞれは、図４のＶ−Ｖ線およびＶＩ−ＶＩ線に沿う部分の不純物濃度分布を示している。図５に示されるように、ｐ型不純物領域ＰＩＲにおけるｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度はたとえば１×１０15ｃｍ-3程度である。ｐ型不純物領域ＰＩＲにおけるｐ型パンチスルー防止層ＩＳＯはｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有し、たとえば１×１０16ｃｍ-3程度のピーク濃度を有している。
【００５３】
図６に示されるように、ｐ型パンチスルー防止層ＤＦＴ２はｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有し、たとえば１×１０16ｃｍ-3程度のｐ型不純物濃度を有している。
【００５４】
次に、図２に示す高耐圧ＣＭＯＳトランジスタのｎＬＤＭＯＳトランジスタについて説明する。
【００５５】
図２に示されるように、ｎＬＤＭＯＳトランジスタＬＮＴの形成領域において、半導体基板ＳＵＢの第２面ＳＳにはｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側には、ｎ+埋込領域ＢＬ（第２埋込領域）が配置されている。ｎ+埋込領域ＢＬは、第２面ＳＳから離れて配置され、かつフローティング電位を有している。
【００５６】
ｎ+埋込領域ＢＬは、ｐ-基板領域ＳＢとｐｎ接合を構成している。ｎ+埋込領域ＢＬの第１面ＦＳ側には、ｐ型不純物領域ＰＩＲ（第２不純物領域）が配置されている。ｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。
【００５７】
ｐ型不純物領域ＰＩＲは、ｐ-エピタキシャル領域ＰＥＰ（第２エピタキシャル領域）と、ｐ型パンチスルー防止層ＩＳＯ（第３高濃度領域）とを有している。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に配置されている。
【００５８】
このｐ型パンチスルー防止層ＩＳＯは、ｐＬＤＭＯＳトランジスタＬＰＴのｐ型パンチスルー防止層ＩＳＯと同じ不純物注入の工程により形成されるものである。よって、ｎＬＤＭＯＳトランジスタＬＮＴのｐ型パンチスルー防止層ＩＳＯとｐＬＤＭＯＳトランジスタＬＰＴのｐ型パンチスルー防止層ＩＳＯとは、ｐ型不純物濃度分布および濃度ピークの深さ位置などにおいてほぼ同じである。
【００５９】
ｐ型不純物領域ＰＩＲの第１面ＦＳ側には、ｎ型ドリフト領域ＤＦＴと、ｎ型ウエル領域ＮＷと、ｐ型ボディ領域ＰＷＬ（第２ボディ領域）とが配置されている。ｎ型ドリフト領域ＤＦＴ、ｎ型ウエル領域ＮＷおよびｐ型ボディ領域ＰＷＬの各々の第２面ＳＳ側の部分全体は、ｐ型パンチスルー防止層ＩＳＯと接している。ｐ型パンチスルー防止層ＩＳＯは、平面視においてｎＬＤＭＯＳトランジスタＬＮＴの形成領域の全体に配置されている。このためｐ型パンチスルー防止層ＩＳＯは、平面視においてｎＬＤＭＯＳトランジスタＬＮＴの形成領域を取り囲むＤＴＩの溝ＤＴＲの側壁の全周に接している。
【００６０】
ｎ型ウエル領域ＮＷに取り囲まれるように第１面ＦＳには、ｎ+ドレイン領域ＤＣが配置されている。ｎ+ドレイン領域ＤＣは、ｎ型ウエル領域ＮＷのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｎ型ウエル領域ＮＷと隣接するようにｎ型ドリフト領域ＤＦＴが配置されている。
【００６１】
ｐ型ボディ領域ＰＷＬは、ｎ+埋込領域ＢＬの第１面ＦＳ側に配置されている。ｐ型ボディ領域ＰＷＬとｎ型ドリフト領域ＤＦＴとの間には、ｐ-エピタキシャル領域ＰＥＰの一部が配置されている。またｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとの間に配置され、かつｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとを分離している。
【００６２】
ｐ型ボディ領域ＰＷＬ内の第１面ＦＳには、ｎ+ソース領域ＳＣと、ｐ+コンタクト領域ＷＣとが配置されている。ｎ+ソース領域ＳＣとｐ+コンタクト領域ＷＣとは、互いに隣接している。ｎ+ソース領域ＳＣは、ｐ型ウエル領域ＰＷＬおよびｐ+コンタクト領域ＷＣの各々とｐｎ接合を構成している。ｎ+ソース領域ＳＣは、ｎ+ドレイン領域ＤＣと間隔をあけて第１面ＦＳに形成されている。ｐ+コンタクト領域ＷＣは、ｐ型ウエル領域ＰＷＬのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
【００６３】
ＳＴＩの分離溝ＴＮＣは、ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとの間に配置されている。ｎ+ドレイン領域ＤＣはこの分離溝ＴＮＣと隣接している。ｎ+ソース領域ＳＣと分離溝ＴＮＣとの間の第１面ＦＳには、ｐ型ウエル領域ＰＷＬ、ｐ-エピタキシャル領域ＰＥＰおよびｎ型ドリフト領域ＤＦＴが配置されている。
【００６４】
ｎ+ソース領域ＳＣとｎ型ドリフト領域ＤＦＴとに挟まれる第１面ＦＳの上にゲート絶縁膜ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｎ+ソース領域ＳＣとｎ型ドリフト領域ＤＦＴとに挟まれる第１面ＦＳと絶縁されながら対向している。
【００６５】
ゲート電極ＧＥは、ＳＴＩの分離絶縁膜ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの分離絶縁膜ＳＩＳを介在してｎ型ドリフト領域ＤＦＴと対向している。
【００６６】
ｎＬＤＭＯＳトランジスタＬＮＴを覆うように半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁膜ＩＳが配置されている。この層間絶縁膜ＩＳには、ｐ+コンタクト領域ＷＣ、ｎ+ソース領域ＳＣおよびｎ+ドレイン領域ＤＣの各々に達するコンタクトホールＣＮ１、ＣＮ２、ＣＮ３が設けられている。このコンタクトホールＣＮ１、ＣＮ２、ＣＮ３の各々の内部には、プラグ導電層ＰＬが埋め込まれている。層間絶縁膜ＩＳ上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領に電気的に接続されている。
【００６７】
次に、本実施の形態の半導体装置の製造方法について図７〜図１３を用いて説明する。図７〜図１３は、図３の断面に対応する断面を示している。
【００６８】
図７に示されるように、ｐＬＤＭＯＳトランジスタＬＰＴの形成領域において、ｐ-基板領域ＳＢの第１面ＦＳ側にｎ+埋込領域ＢＬが形成される。このｎ+埋込領域ＢＬは、フローティング電位となるように形成される。ｎ+埋込領域ＢＬの第１面ＦＳ側にｐ-エピタキシャル領域ＰＥＰが形成される。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成するように形成される。
【００６９】
図８に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術により第１フォトレジスタパターン（図示せず）が形成される。この第１フォトレジストパターンをマスクとしてｐ型不純物が半導体基板ＳＵＢの第１面ＦＳにイオン注入される。これによりｐ-エピタキシャル領域ＰＥＰ内の第１面ＦＳにｐ型ドリフト領域ＤＦＴ１とｐ型パンチスルー防止層ＤＦＴ２とが形成される。ｐ型ドリフト領域ＤＦＴ１とｐ型パンチスルー防止層ＤＦＴ２との各々は、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有するように形成される。この後、第１フォトレジストパターンは、たとえばアッシングなどにより除去される。
【００７０】
図９に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術により第２フォトレジスタパターン（図示せず）が形成される。この第２フォトレジストパターンをマスクとしてｎ型不純物が半導体基板ＳＵＢの第１面ＦＳにイオン注入される。これによりｎ型ボディ領域ＮＷＬが、ｎ+埋込領域ＢＬの第１面ＦＳ側に形成される。ｎ型ボディ領域ＮＷＬは、ｐ型ドリフト領域ＤＦＴ１とｐ型パンチスルー防止層ＤＦＴ２とに挟まれる第１面ＦＳに形成される。
【００７１】
ｎ型ボディ領域ＮＷＬとｐ型ドリフト領域ＤＦＴ１との間およびｎ型ボディ領域ＮＷＬとｐ型パンチスルー防止層ＤＦＴ２との間の各々にｐ-エピタキシャル領域ＰＥＰが配置されていてもよい。この後、第２フォトレジストパターンは、たとえばアッシングなどにより除去される。
【００７２】
この後、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術により第３フォトレジスタパターン（図示せず）が形成される。この第３フォトレジストパターンをマスクとしてｐ型不純物が半導体基板ＳＵＢ内にイオン注入される。これによりｐ-エピタキシャル領域ＰＥＰ内にｐ型パンチスルー防止層ＩＳＯが形成される。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有するように、かつｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側に位置するように形成される。
【００７３】
このｐ型パンチスルー防止層ＩＳＯとｐ-エピタキシャル領域ＰＥＰとによりｐ型不純物領域ＰＩＲが形成される。ｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとの間に配置され、かつｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとを分離するように形成される。ｐ型ドリフト領域ＤＦＴ１は、このｐ型不純物領域ＰＩＲの第１面側に位置することとなる。
【００７４】
ｐ型パンチスルー防止層ＩＳＯは、ｐ型ドリフト領域ＤＦＴ１、ｎ型ボディ領域ＮＷＬおよびｐ型パンチスルー防止層ＤＦＴ２の第２面ＳＳ側に位置するように形成される。ｐ型パンチスルー防止層ＩＳＯは、ｐ型ドリフト領域ＤＦＴ１およびｎ型ボディ領域ＮＷＬの第２面ＳＳ側の全体に接するように形成され、かつｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の一部と接するように形成される。
【００７５】
なおｐ型パンチスルー防止層ＩＳＯとｎ型ボディ領域ＮＷＬとの間にｐ-エピタキシャル領域ＰＥＰが配置されてもよい。またｐＬＤＭＯＳトランジスタＬＰＴの形成領域におけるｐ型パンチスルー防止層ＩＳＯは、図２に示されるｎＬＤＭＯＳトランジスタＬＮＴの形成領域におけるｐ型パンチスルー防止層ＩＳＯと同じ不純物注入により形成される。この後、第３フォトレジストパターンは、たとえばアッシングなどにより除去される。
【００７６】
図１０に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、たとえばシリコン酸化膜よりなるゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩは、たとえば数μｍ〜数十μｍの膜厚で形成される。このゲート絶縁膜ＧＩ上に、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなる導電膜ＧＥ１が形成される。この導電膜ＧＥ１上に、たとえばシリコン窒化膜よりなるハードマスク層ＨＭが形成される。導電膜ＧＥ１およびハードマスク層ＨＭの各々は、たとえば数十ｎｍの膜厚で形成される。
【００７７】
この後、通常の写真製版技術およびエッチング技術によりハードマスク層ＨＭがパターニングされる。このパターニングされたハードマスク層ＨＭをマスクとして、導電膜ＧＥ１、ゲート絶縁膜ＧＩおよび半導体基板ＳＵＢがエッチングされる。このエッチングにより、半導体基板ＳＵＢの第１面ＦＳにＳＴＩの分離溝ＴＮＣが形成される。分離溝ＴＮＣは、ｎ型ボディ領域ＮＷＬ、ｐ型ドリフト領域ＤＦＴ１およびｐ型パンチスルー防止層ＤＦＴ２よりも浅く形成される。
【００７８】
図１１に示されるように、分離溝ＴＮＣ内を埋め込むように、たとえばシリコン酸化膜よりなる分離絶縁膜ＳＩＳが形成される。この分離絶縁膜ＳＩＳの形成においては、たとえば分離溝ＴＮＣ内を埋め込むように半導体基板ＳＵＢの第１面ＦＳ全体上に絶縁膜ＳＩＳが形成される。この後、たとえばＣＭＰ（Chemical  Mechanical  Polishing）でハードマスク層ＨＭの表面が露出するまで上記絶縁膜ＳＩＳが研磨される。これにより、分離絶縁膜ＳＩＳが分離溝ＴＮＣ内のみに残存される。これにより分離溝ＴＮＣおよび分離絶縁膜ＳＩＳよりなるＳＴＩが形成される。この後、ハードマスク層ＨＭがたとえばエッチングなどにより除去される。
【００７９】
図１２に示されるように、半導体基板ＳＵＢの第１面ＦＳ上の全面に、たとえばドープドポリシリコンよりなる導電膜ＧＥ２が形成される。導電膜ＧＥ２は、たとえば数十ｎｍの膜厚で形成される。この後、通常の写真製版技術およびエッチング技術により導電膜ＧＥ２、ＧＥ１がパターニングされる。これにより、導電膜ＧＥ１、ＧＥ２よりなるゲート電極ＧＥが形成される。
【００８０】
ゲート電極ＧＥの側壁にサイドウォール形状の側壁絶縁層ＳＷが形成される。この後、イオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｎ型不純物およびｐ型不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳにｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣおよびｎ+コンタクト領域ＷＣが形成される。ｐ+ソース領域ＳＣは、ｎ型ボディ領域ＮＷＬとｐｎ接合を構成するように形成される。ｐ+ドレイン領域ＤＣは、ｐ+ソース領域ＳＣと間隔をあけて形成される。
【００８１】
図１３に示されるように、溝ＤＴＲが分離絶縁膜ＳＩＳの上面からｐ-基板領域ＳＢに達するように形成される。溝ＤＴＲは、第１面ＦＳから第２面ＳＳに向かって延びるように形成される。この溝ＤＴＲ内を埋め込むように、たとえばシリコン酸化膜よりなる絶縁膜ＢＩＬが形成される。これにより溝ＤＴＲおよび絶縁膜ＢＩＬよりなるＤＴＩが形成される。
【００８２】
ｎ型ボディ領域ＮＷＬと溝ＤＴＲとの間にｐ型パンチスルー防止層ＤＦＴ２が位置するように溝ＤＴＲが形成される。
【００８３】
図２および図３に示されるように、層間絶縁膜ＩＳ、プラグ導電層ＰＬ、配線層ＩＮＣなどが形成されることにより、本実施の形態の半導体装置が製造される。
【００８４】
次に、本実施の形態の作用効果について、本発明者が行った検討とともに説明する。
まず本発明者は、図３の構成と、図１４の構成と、図１５（Ａ）の構成との各々についてポテンシャル分布を調べた。その結果として、図３の構成のポテンシャル分布を図１６に、図１４の構成のポテンシャル分布を図１７に、図１５（Ａ）の構成のポテンシャル分布を図１５（Ｂ）にそれぞれ示す。
【００８５】
図１４の構成は、図３の構成からｐ型パンチスルー防止層ＩＳＯを省略した構成である。また図１５（Ａ）の構成は、ｎ+埋込領域ＢＬとｎ型ボディ領域ＮＷＬとの間にｎ-エピタキシャル領域ＮＥＰが配置された構成である。この図１５（Ａ）の構成においては、ｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとがｎ-エピタキシャル領域ＮＥＰを介在して電気的に接続されている。
【００８６】
図１５（Ａ）に示されるようにｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に接続されている場合、図１５（Ｂ）に示されるようにｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとがほぼ同電位となることが分かった。
【００８７】
また図３に示されるようにｐ型不純物領域ＰＩＲによりｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に分離された場合、図１６に示されるようにｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとの間の電位差が大きく確保できることが分かった。
【００８８】
また図１４に示されるように図３の構成からｐ型パンチスルー防止層ＩＳＯが省略された場合、図１７に示されるようにｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとの間の電位差が図１５（Ａ）に比べて大きくなるが、図１６に比べて小さくなることが分かった。
【００８９】
また本発明者は、図３、図１４、図１５（Ａ）の各々の構成についてオフ状態でのＩｄ−Ｖｄ波形を調べた。その結果を図１８に示す。
【００９０】
図１８の結果から、図１４の構成では図１５（Ａ）の構成よりも耐圧が向上し、図３の構成では図１４の構成よりもさらに耐圧が向上することが分かった。
【００９１】
図３および図１４の構成において図１５（Ａ）の構成よりも耐圧が向上した理由は、図３および図１４の構成においては、ｐ型不純物領域ＰＩＲによりｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に分離されているからと考えられる。また図３の構成において図１４の構成よりも耐圧が向上した理由は、図３の構成においては、ｐ型パンチスルー防止層ＩＳＯによりｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとの電気的分離の効果がより高まったからと考えられる。
【００９２】
また本発明者は、図３の構成と、図１９の構成と、図２０の構成との各々についてポテンシャル分布を調べた。その結果として、図３の構成のポテンシャル分布を図２１に、図１９の構成のポテンシャル分布を図２２に、図２０の構成のポテンシャル分布を図２３にそれぞれ示す。
【００９３】
また本発明者は、図３、図１９、図２０の各々の構成についてオフ状態のＩｄ−Ｖｄ波形を調べた。その結果を図２４に示す。
【００９４】
図１９の構成は、図３の構成からｐ型パンチスルー防止層ＤＦＴ２が省略されたものである。このため図１９の構成においては、ｐ-エピタキシャル領域ＰＥＰがＤＴＩの溝ＤＴＲの側壁に接している。
【００９５】
また図２０の構成は、ｎ型ボディ領域ＮＷＬがＤＴＩの溝ＤＴＲの側壁まで延在しており、その溝ＤＴＲの側壁に接する構成である。
【００９６】
図２０に示されるようにｎ型ボディ領域ＮＷＬをＤＴＩの溝ＤＴＲの側壁まで延ばした場合、図２３および図２４に示されるように耐圧が低くなった。
【００９７】
これに対して図１９に示されるようにｎ型ボディ領域ＮＷＬとＤＴＩの溝ＤＴＲの側壁との間にｐ-エピタキシャル領域ＰＥＰが配置された場合、図２２および図２４に示されるように図２０の構成よりも耐圧が向上することが分かった。
【００９８】
また図３に示されるようにｎ型ボディ領域ＮＷＬとＤＴＩの溝ＤＴＲの側壁との間にｐ型パンチスルー防止層ＤＦＴ２とｐ-エピタキシャル領域ＰＥＰとが配置され、かつｐ型パンチスルー防止層ＤＦＴ２が溝ＤＴＲの側壁に接する場合、図２１および図２４に示されるように図１９の構成よりもさらに耐圧が向上することが分かった。
【００９９】
これらの結果が得られた理由は、以下のように考えられる。
溝ＤＴＲの側壁に接する領域はｎ型領域に反転しやすい。そして溝ＤＴＲの側壁に接する領域がｎ型領域に反転した場合、図２０の構成では容易にｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に接続されてしまう。ｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に接続されると、上記のとおり耐圧が低下する。
【０１００】
これに対して図１９の構成ではｎ型ボディ領域ＮＷＬがｐ-エピタキシャル領域ＰＥＰを挟んで溝ＤＴＲの側壁から離れている。このため仮に溝ＤＴＲの側壁に接する領域がｎ型領域に反転しても、ｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に接続されにくくなり耐圧が向上したものと考えられる。
【０１０１】
また図３に示す構成では溝ＤＴＲの側壁にｐ型パンチスルー防止層ＤＦＴ２が接しているため、溝ＤＴＲの側壁に接する領域がｎ型に反転しにくくなっている。このため図３に示す構成では図１９に示す構成よりもｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に接続されにくくなり耐圧が向上したものと考えられる。
【０１０２】
以上説明したように本実施の形態では、図３に示されるようにｐ型不純物領域ＰＩＲによりｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとが電気的に分離されている。これにより上述したように、図１５（Ａ）に示す構成に比較して耐圧を向上させることが可能となる。
【０１０３】
また本実施の形態では、図３に示されるようにｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとの間に位置するｐ型不純物領域ＰＩＲが、高いｐ型不純物濃度を有するｐ型パンチスルー防止層ＩＳＯを有している。このｐ型パンチスルー防止層ＩＳＯによりｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとを電気的に分離する効果がより高まる。これにより耐圧をさらに向上させることが可能となる。
【０１０４】
また本実施の形態では、図３に示されるようにｎ型ボディ領域ＮＷＬの第２面ＳＳ側に上記ｐ型パンチスルー防止層ＩＳＯが配置されている。このためｎ型ボディ領域ＮＷＬとｎ+埋込領域ＢＬとを電気的に分離する効果がより高まり、耐圧をさらに向上させることが可能となる。
【０１０５】
また本実施の形態では、図３に示されるように上記ｐ型パンチスルー防止層ＩＳＯが溝ＤＴＲの側壁に接している。このため、溝ＤＴＲの側壁に接する部分がｎ型に反転しにくくなり、耐圧をさらに向上させることが可能となる。
【０１０６】
また本実施の形態では、図３に示されるように上記ｐ型パンチスルー防止層ＩＳＯがｐ型ドリフト領域ＤＦＴ１に達している。これによりｎ型ボディ領域ＮＷＬの第２面ＳＳ側の全体にｐ型パンチスルー防止層ＩＳＯが位置することになるため、耐圧をさらに向上させることが可能となる。
【０１０７】
また本実施の形態では、図３に示されるようにｎ型ボディ領域ＮＷＬと溝ＤＴＲの側壁との間にｐ型領域ＰＥＰ、ＤＦＴ２が配置されている。これにより上述したように、図２０に示す構成と比較して耐圧をさらに向上させることが可能となる。
【０１０８】
また本実施の形態では、図３に示されるようにｎ型ボディ領域ＮＷＬと溝ＤＴＲの側壁との間であって溝ＤＴＲの側壁に接する箇所にｐ型パンチスルー防止層ＤＦＴ２が配置されている。これにより上述したように、さらに耐圧を向上させることが可能となる。
【０１０９】
また本実施の形態では、図８に示されるようにｐ型ドリフト領域ＤＦＴ１とｐ型パンチスルー防止層ＤＦＴ２とが同一のマスク（第１フォトレジストパターン）を用いた不純物注入により形成される。このためｐ型ドリフト領域ＤＦＴ１とｐ型パンチスルー防止層ＤＦＴ２とが別工程で形成される場合よりも製造工程を簡略化することができる。
【０１１０】
（実施の形態２）
図２５（Ａ）、（Ｂ）に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ｐＬＤＭＯＳトランジスタＬＰＴの形成領域におけるｐ型パンチスルー防止層ＩＳＯの構成において異なっている。
【０１１１】
本実施の形態においては、複数のｐ型パンチスルー防止層ＩＳＯの各々が、図２５（Ａ）に示す平面視において互いに間隔をあけて並走している。複数のｐ型パンチスルー防止層ＩＳＯの各々は、溝ＤＴＲの側壁からｐ型ドリフト領域ＤＦＴ１に達するまで帯状に延在している。
【０１１２】
一方、ｎＬＤＭＯＳトランジスタＬＮＴの形成領域におけるｐ型パンチスルー防止層ＩＳＯは、平面視において溝ＤＴＲに取り囲まれたｎＬＤＭＯＳトランジスタＬＮＴの形成領域の全体に配置されている。
【０１１３】
このｎＬＤＭＯＳトランジスタＬＮＴの形成領域におけるｐ型パンチスルー防止層ＩＳＯは、ｐＬＤＭＯＳトランジスタＬＰＴの形成領域におけるｐ型パンチスルー防止層ＩＳＯと同じ不純物注入により形成される領域である。
【０１１４】
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１の要素と同じ要素については実施の形態１と同一の符号を付し、その説明を繰り返さない。
【０１１５】
本実施の形態では、ｎＬＤＭＯＳトランジスタＬＮＴの形成領域ではｐ型パンチスルー防止層ＩＳＯは平面視においてｎＬＤＭＯＳトランジスタＬＮＴの形成領域の全体に配置されている。一方、ｐＬＤＭＯＳトランジスタＬＰＴの形成領域では複数のｐ型パンチスルー防止層ＩＳＯが平面視において互いに間隔をあけて並走している。これによりｎＬＤＭＯＳトランジスタＬＮＴのｐ型パンチスルー防止層ＩＳＯ内におけるｐ型不純物の総量と、ｐＬＤＭＯＳトランジスタＬＰＴの複数のｐ型パンチスルー防止層ＩＳＯ内におけるｐ型不純物の総領とを異ならせることができる。これによりｎＬＤＭＯＳトランジスタＬＮＴとｐＬＤＭＯＳトランジスタＬＰＴとの各々で、適切にパンチスルーを防止することが可能となる。
【０１１６】
また本実施の形態では、ｐＬＤＭＯＳトランジスタＬＰＴのｐ型パンチスルー防止層ＩＳＯとｎＬＤＭＯＳトランジスタＬＮＴのｐ型パンチスルー防止層ＩＳＯとが同一のマスクを用いた不純物注入により形成される。このため、これらのｐ型パンチスルー防止層ＩＳＯが別工程で形成される場合よりも製造工程を簡略化することができる。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１８】
ＡＮＡ  アナログ回路、ＢＣ  ベース領域、ＢＩＬ  絶縁膜、ＢＬ  ｎ+埋込領域、ＢＴＲ  バイポーラトランジスタ、ＣＨ  半導体装置、ＣＮ，ＣＮ１〜ＣＮ３  コンタクトホール、ＤＣ  ドレイン領域、ＤＦＴ  ｎ型ドリフト領域、ＤＦＴ１  ｐ型ドリフト領域、ＤＦＴ２，ＩＳＯ  ｐ型パンチスルー防止層、ＤＲＩ  ドライバ回路、ＤＴＲ  溝、ＥＣ  エミッタ領域、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＨＭ  ハードマスク層、ＩＮＣ  配線層、ＩＯＣ  入出力回路、ＩＳ  層間絶縁膜、ＬＣ  ロジック回路、ＬＮＴ，ＬＰＴ，ＮＴＲ，ＰＴＲ  トランジスタ、ＮＥＰ  ｎ-エピタキシャル領域、ＮＷ  ｎ型ウエル領域、ＮＷＬ  ｎ型ボディ領域（ｎ型ウエル領域）、ＰＣ  電源回路、ＰＤＲ  プリドライバ回路、ＰＥＰ  ｐ-エピタキシャル領域、ＰＩＲ  ｐ型不純物領域、ＰＬ  プラグ導電層、ＰＷ，ＰＷＬ  ｐ型ウエル領域、ＰＷＬ  ｐ型ボディ領域、ＳＢ  ｐ-基板領域、ＳＣ  ソース領域、ＳＩＳ  分離絶縁膜、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＵＲ１，ＳＵＲ２  表面領域、ＳＷ  側壁絶縁層、ＴＮＣ  分離溝、ＷＣ  コンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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