(57)【要約】【課題】第１埋込部の周囲かつ第１面に近い位置にあるドリフト領域の空乏化を促進することができる半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、第１面と第２面とを有する半導体基板と、第１溝が設けられた第１絶縁分離膜と、ゲート電極と、第１溝に埋め込まれる第１埋込部と、第１埋込部の上に位置する第１キャップ部とを有する導電膜とを備える。半導体基板は、ソース領域と、ドレイン領域と、ドリフト領域と、ボディ領域とを有する。ゲート電極は、ドリフト領域とソース領域とにより挟み込まれるボディ領域と絶縁されながら対向する。第１キャップ部は、第１絶縁分離膜の上において、平面視におけるボディ領域とドリフト領域との境界に沿う方向であるチャネル幅方向に、第１埋込部よりも張り出している。【選択図】図２
2019046852.tif 000002
【特許請求の範囲】
【請求項１】
第１面と、前記第１面の反対面である第２面とを有する半導体基板と、
前記第１面に配置され、かつ前記第２面に向かう方向に延在する第１溝が設けられた第１絶縁分離膜と、
ゲート電極と、前記第１溝に埋め込まれる第１埋込部と、前記第１埋込部の上に位置する第１キャップ部とを有する導電膜とを備え、
前記半導体基板は、前記第１面に配置される第１導電型のソース領域と、前記第１面に前記ソース領域から離間して配置される前記第１導電型のドレイン領域と、前記ドレイン領域を取り囲むように前記第１面に配置される前記第１導電型のドリフト領域と、前記ドリフト領域と前記ソース領域とにより挟み込まれ、かつ前記ソース領域を取り囲むように前記第１面に配置される前記第１導電型とは反対の導電型である第２導電型のボディ領域とを有し、
前記ゲート電極は、前記ドリフト領域と前記ソース領域とにより挟み込まれる前記ボディ領域と絶縁されながら対向し、
前記第１キャップ部は、前記第１絶縁分離膜の上において、平面視における前記ボディ領域と前記ドリフト領域との境界に沿う方向であるチャネル幅方向に前記第１埋込部よりも張り出している、半導体装置。
【請求項２】
前記第１面に配置され、かつ前記第２面に向かう方向に延在する第２溝が設けられた第２絶縁分離膜をさらに備え、
前記ゲート電極は、前記第２溝に埋め込まれる第２埋込部と、前記第２埋込部の上に位置する第２キャップ部とをさらに有し、
前記第１絶縁分離膜と前記第２絶縁分離膜との間には、前記チャネル幅方向において、前記ドリフト領域が挟み込まれ、
前記第２キャップ部は、前記第２絶縁分離膜の上において、前記チャネル幅方向に前記第２埋込部よりも張り出している、請求項１に記載の半導体装置。
【請求項３】
前記第１面に配置される第３絶縁分離膜をさらに備え、
前記第３絶縁分離膜は、前記チャネル幅方向において、前記第１絶縁分離膜と前記第２絶縁分離膜との間に位置する、請求項２に記載の半導体装置。
【請求項４】
前記第１絶縁分離膜及び前記第２絶縁分離膜の底部は、前記ドリフト領域の中に位置する、請求項２に記載の半導体装置。
【請求項５】
前記第１溝の上にある前記第１キャップ部及び前記第２溝の上にある前記第２キャップ部の上面は、平坦である、請求項２に記載の半導体装置。
【請求項６】
前記チャネル幅方向における前記ドリフト領域と前記第１埋込部との間にある前記第１絶縁分離膜の厚さの最大値は０．３μｍ以下であり、前記ドリフト領域と前記第２埋込部との間にある前記第２絶縁分離膜の厚さの最大値は０．３μｍ以下である、請求項２に記載の半導体装置。
【請求項７】
前記チャネル幅方向における前記第１絶縁分離膜と前記第２絶縁分離膜との間に挟み込まれる前記ドリフト領域の幅の最小値は、０．３μｍ以下である、請求項２に記載の半導体装置。
【請求項８】
前記第１絶縁分離膜は、前記チャネル幅方向における前記ドレイン領域の端よりも外側に配置され、
前記第２絶縁分離膜は、前記ドレイン領域の前記端よりも内側に配置される、請求項２に記載の半導体装置。
【請求項９】
前記ゲート電極の前記ドレイン領域側の端は、前記第１絶縁分離膜及び前記第２絶縁分離膜の前記ソース領域側の端よりも前記ソース領域側にある、請求項２に記載の半導体装置。
【請求項１０】
第１面と、前記第１面の反対面である第２面とを有する半導体基板に、前記第１面に配置される第１導電型のソース領域と、前記第１面に前記ソース領域から離間して配置される前記第１導電型のドレイン領域と、前記ドレイン領域を取り囲むように前記第１面に配置される前記第１導電型のドリフト領域と、前記ドリフト領域と前記ソース領域とにより挟み込まれ、かつ前記ソース領域を取り囲むように前記第１面に配置される前記第１導電型とは反対の導電型である第２導電型のボディ領域とを形成する工程と、
前記第１面に、前記第２面に向かう方向に延在する第１溝が設けられた第１絶縁分離膜を形成する工程と、
前記ドリフト領域と前記ソース領域とにより挟み込まれる前記ボディ領域と絶縁されながら対向するゲート電極と、前記第１溝に埋め込まれる第１埋込部と、前記第１埋込部の上に位置する第１キャップ部とを有する導電膜を形成する工程とを備え、
前記第１キャップ部は、前記第１絶縁分離膜の上において、平面視における前記ボディ領域と前記ドリフト領域との境界に沿う方向であるチャネル幅方向に、前記第１埋込部よりも張り出し、
前記導電膜を形成する工程において、前記第１キャップ部は、前記第１埋込部で前記第１溝を埋め込んだ後に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、オフ耐圧を改善するためのＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide  Semiconductor）トランジスタの構造として、特許文献１（米国特許出願公開第２０１０／０３１４６７０号明細書）に記載の構造が知られている。
【０００３】
特許文献１に記載のＬＤＭＯＳトランジスタは、半導体基板と、絶縁膜と、ポリシリコン膜と、ゲート電極とを有している。半導体基板は、第１面と、第２面とを有している。半導体基板の第１面には、第２面に向かって延在する溝が設けられている。半導体基板には、第１面に配置されるｎ型のソース領域と、ソース領域から離間して第１面に配置されるｎ型のドレイン領域と、ドレイン領域を取り囲むように第１面に配置されるｎ型のドリフト領域と、ドレイン領域とソース領域とに挟み込まれるように第１面に配置されるｐ型のチャネル領域とを有している。
【０００４】
絶縁膜は、溝の側壁及び底壁の上に配置されている。ポリシリコン膜は、溝内を充填するように絶縁膜の上に配置されている。ゲート電極は、チャネル領域と絶縁されながら対向している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１０／０３１４６７０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のＬＤＭＯＳトランジスタがゲートオフ状態の場合、ドリフト領域がポリシリコン膜に対して逆バイアスされるため、ポリシリコン膜の周囲にあるドリフト領域が空乏化される。そのため、特許文献１に記載のＬＤＭＯＳトランジスタにおいては、オフ耐圧が改善されている。
【０００７】
しかしながら、ポリシリコン膜の上面は、ポリシリコン膜の周囲に位置するドリフト領域に向かって突き出した形状となっていない。そのため、特許文献１に記載のＬＤＭＯＳトランジスタにおいては、第１面に近い位置にあるポリシリコン膜の周囲のドリフト領域を空乏化し難い。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施形態に係る半導体装置は、第１面と、第１面の反対面である第２面とを有する半導体基板と、第１面に配置され、かつ第２面に向かう方向に延在する第１溝が設けられた第１絶縁分離膜と、ゲート電極と、第１溝に埋め込まれる第１埋込部と、第１埋込部の上に位置する第１キャップ部とを有する導電膜とを備える。
【００１０】
半導体基板は、第１導電型のソース領域と、第１導電型のドレイン領域と、第１導電型のドリフト領域と、第１導電型とは反対の導電型である第２導電型のボディ領域とを有する。ソース領域は、第１面に配置される。ドレイン領域は、第１面にソース領域から離間して配置される。ドリフト領域は、ドレイン領域を取り囲むように第１面に配置される。ボディ領域は、ドリフト領域とソース領域とにより挟み込まれ、かつソース領域を取り囲むように第１面に配置される。ゲート電極は、ドリフト領域とソース領域とにより挟み込まれるボディ領域と絶縁されながら対向する。第１キャップ部は、第１絶縁分離膜の上において、平面視におけるボディ領域とドリフト領域との境界に沿う方向であるチャネル幅方向に第１埋込部よりも張り出している。
【発明の効果】
【００１１】
一実施形態に係る半導体装置によると、第１埋込部の周囲かつ第１面に近い位置にあるドリフト領域の空乏化を促進することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る半導体装置のレイアウト図である。
【図２】第１実施形態に係る半導体装置の上面図である。
【図３】図２のＩＩＩ−ＩＩＩにおける断面図である。
【図４】図２のＩＶ−ＩＶにおける断面図である。
【図５】図２のＶ−Ｖにおける断面図である。
【図６】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図７】第１注入工程における第１実施形態に係る半導体装置の断面図である。
【図８Ａ】絶縁分離膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図８Ｂ】絶縁分離膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図９Ａ】ゲート絶縁膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図９Ｂ】ゲート絶縁膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図１０Ａ】導電膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図１０Ｂ】導電膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図１１Ａ】第２注入工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図１１Ｂ】第２注入工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図１２Ａ】サイドウォールスペーサ形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図１２Ｂ】サイドウォールスペーサ形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図１３Ａ】第３注入工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図１３Ｂ】第３注入工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図１４Ａ】層間絶縁膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図１４Ｂ】層間絶縁膜形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図１５Ａ】コンタクトプラグ形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図１５Ｂ】コンタクトプラグ形成工程における第１実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
【図１６】第１実施形態に係る半導体装置における第１絶縁分離膜及び第２絶縁分離膜に挟み込まれたドリフト領域の第１面での電位とチャネル幅方向における第１絶縁分離膜からの距離との関係を示すグラフである。
【図１７】第１実施形態に係る半導体装置のおける幅Ｗと第１絶縁分離膜及び第２絶縁分離膜に挟み込まれたドリフト領域の第１面での電位の低下量との関係を示すグラフである。
【図１８】第１実施形態に係る半導体装置における幅Ｗ１及び幅Ｗ２と第１絶縁分離膜及び第２絶縁分離膜に挟み込まれたドリフト領域の第１面での電位の低下量との関係を示すグラフである。
【図１９】第２実施形態に係る半導体装置の上面図である。
【図２０】第３実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図２１】導電膜形成工程の第３段階目における第３実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
【図２２】第４実施形態に係る半導体装置の上面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図２４】層間絶縁膜形成工程における第４実施形態に係る半導体装置の第３絶縁分離膜が形成される領域での断面図である。
【発明を実施するための形態】
【００１３】
実施形態を、図面を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照符号を付し、その説明は繰り返さない。
【００１４】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。
【００１５】
図１に示すように、第１実施形態に係る半導体装置は、例えばドライバ回路ＤＲＣと、プリドライバ回路ＰＤＣと、アナログ回路ＡＬＣと、電源回路ＰＷＣと、ロジック回路ＬＧＣと、入出力回路ＩＯＣとを有している。第１実施形態に係る半導体装置は、例えばバイポーラトランジスタと、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタと、ＬＤＭＯＳトランジスタとが混載されている半導体装置である。
【００１６】
図２に示すように、第１実施形態に係る半導体装置は、例えば入出力回路ＩＯＣにおいて、ＬＤＭＯＳトランジスタを有している。具体的には、第１実施形態に係る半導体装置は、入出力回路ＩＯＣにおいて、半導体基板ＳＵＢと、第１絶縁分離膜ＩＳＯ１と、導電膜ＣＬとを有している。図３及び図４に示すように、第１実施形態に係る半導体装置は、ゲート絶縁膜ＧＯと、層間絶縁膜ＩＬＤと、サイドウォールスペーサＳＷＳと、コンタクトプラグＣＰと、配線ＷＬとをさらに有している。第１実施形態に係る半導体装置は、第２絶縁分離膜ＩＳＯ２をさらに有していてもよい。
【００１７】
半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）により形成されている。半導体基板ＳＵＢは、ＳＯＩ（Silicon  On  Insulator）基板であってもよい。
【００１８】
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。半導体基板ＳＵＢは、ボディコンタクト領域ＢＣＲをさらに有していてもよい。
【００１９】
ソース領域ＳＲ、ドレイン領域ＤＲＡ及びドリフト領域ＤＲＩは、第１導電型を有している。ボディコンタクト領域ＢＣＲ及びボディ領域ＢＲは、第２導電型を有している。第２導電型は、第１導電型の反対の導電型である。ドリフト領域ＤＲＩ中の不純物濃度は、ソース領域ＳＲ及びドリフト領域中の不純物濃度よりも低いことが好ましい。ボディコンタクト領域ＢＣＲ中の不純物濃度は、ボディ領域ＢＲ中の不純物濃度よりも高いことが好ましい。
【００２０】
ソース領域ＳＲは、第１面ＦＳに配置されている。ソース領域ＳＲは、第１部分ＳＲ１と、第２部分ＳＲ２とを有している。第１部分ＳＲ１は、平面視において（第１面ＦＳに直交する方向から見た場合に）サイドウォールスペーサと重なるように配置されている。第２部分ＳＲ２は、第１部分ＳＲ１に接して配置されている。第１部分ＳＲ１中の不純物濃度は、第２部分ＳＲ２中の不純物濃度よりも低いことが好ましい。すなわち、第１部分ＳＲ１は、ＬＤＤ（Lightly  Doped  Diffusion）構造となっている。
【００２１】
ドレイン領域ＤＲＡは、第１面ＦＳに配置されている。ドレイン領域ＤＲＡは、ソース領域ＳＲから離間して配置されている。ボディコンタクト領域ＢＣＲは、第１面ＦＳに配置されている。
【００２２】
ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡを取り囲むように第１面ＦＳに配置されている。ドリフト領域ＤＲＩは、平面視においても、ドレイン領域ＤＲＡを取り囲むように配置されている。
【００２３】
ボディ領域ＢＲは、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲むように第１面ＦＳに配置されている。ボディ領域ＢＲは、ドリフト領域ＤＲＩとソース領域ＳＲとにより挟み込まれている部分を有している。ボディ領域ＢＲは、平面視において、ドリフト領域ＤＲＩを取り囲むように配置されている。
【００２４】
ボディ領域ＢＲは、第１部分ＢＲ１と、第２部分ＢＲ２とを有している。第１部分ＢＲ１は、ソース領域ＳＲとボディコンタクト領域ＢＣＲとを取り囲むように、配置されている。第２部分ＢＲ２は、第１部分ＢＲ１及びドリフト領域ＤＲＩを取り囲むように配置されている。
【００２５】
第１絶縁分離膜ＩＳＯ１は、第１面ＦＳに配置されている。第１面ＦＳには、溝ＴＲ１が設けられていてもよい。溝ＴＲ１は、第１面ＦＳから第２面ＳＳに向かって延在している。第１絶縁分離膜ＩＳＯ１は、溝ＴＲ１に埋め込まれている。すなわち、第１絶縁分離膜ＩＳＯ１は、ＳＴＩ（Shallow  Trench  Isolation）であってもよい。なお、第１絶縁分離膜ＩＳＯ１は、ＬＯＣＯＳ（Local  Oxidation  Of  Silicon）であってもよい。
【００２６】
第１絶縁分離膜ＩＳＯ１は、好ましくは、ドリフト領域ＤＲＩの中に配置されている。より具体的に言えば、第１絶縁分離膜ＩＳＯ１のソース領域ＳＲ側の端は、ドリフト領域ＤＲＩとボディ領域ＢＲとの境界よりもドレイン領域ＤＲＡ側に位置していることが好ましい。また、第１絶縁分離膜ＩＳＯ１の底部は、ドリフト領域ＤＲＩの中に位置していることが好ましい。このことを別の観点からいえば、溝ＴＲ１は、ボディ領域ＢＲに達しないように形成されていることが好ましい。
【００２７】
第１絶縁分離膜ＩＳＯ１の上面には、溝ＴＲ２が設けられている。溝ＴＲ２は、第１絶縁分離膜ＩＳＯ１の上面から第２面ＳＳに向かう方向に延在している。第１絶縁分離膜ＩＳＯ１は、例えばＳｉＯ２により形成されている。
【００２８】
第２絶縁分離膜ＩＳＯ２は、第１面ＦＳに配置されている。第１面ＦＳには、溝ＴＲ３が設けられていてもよい。溝ＴＲ３は、第１面ＦＳから第２面ＳＳに向かう方向に延在している。第２絶縁分離膜ＩＳＯ２は、溝ＴＲ３に埋め込まれている。すなわち、第２絶縁分離膜ＩＳＯ２は、ＳＴＩであってもよい。なお、第２絶縁分離膜ＩＳＯ２は、ＬＯＣＯＳであってもよい。
【００２９】
第２絶縁分離膜ＩＳＯ２は、好ましくは、ドリフト領域ＤＲＩの中に配置されている。より具体的に言えば、第２絶縁分離膜ＩＳＯ２のソース領域ＳＲ側の端は、ドリフト領域ＤＲＩとボディ領域ＢＲとの境界よりもドレイン領域ＤＲＡ側に位置していることが好ましい。また、第２絶縁分離膜ＩＳＯ２の底部は、ドリフト領域ＤＲＩの中に位置していることが好ましい。このことを別の観点からいえば、溝ＴＲ３は、ボディ領域ＢＲに達しないように形成されていることが好ましい。
【００３０】
第２絶縁分離膜ＩＳＯ２の上面には、溝ＴＲ４が設けられている。溝ＴＲ４は、第２絶縁分離膜ＩＳＯ２の上面から第２面ＳＳに向かう方向に延在している。第２絶縁分離膜ＩＳＯ２は、例えばＳｉＯ２により形成されている。
【００３１】
図２に示すように、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間には、平面視におけるボディ領域ＢＲとドリフト領域ＤＲＩに沿う方向（以下においては、この方向を、チャネル幅方向という）において、ドリフト領域ＤＲＩが挟み込まれている。このことを別の観点からいえば、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２とは、チャネル幅方向において、互いに離間して配置されている。
【００３２】
第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２の数は、複数であってもよい。すなわち、チャネル幅方向に沿って、第１絶縁分離膜ＩＳＯ１、ドリフト領域ＤＲＩ及び第２絶縁分離膜ＩＳＯ２が、繰り返し配列されていてもよい。
【００３３】
図３及び図４に示すように、ゲート絶縁膜ＧＯは、第１面ＦＳの上に配置されている。より具体的には、ゲート絶縁膜ＧＯは、ドリフト領域ＤＲＩとソース領域ＳＲとにより挟み込まれているボディ領域ＢＲの部分の上に配置されている。ゲート絶縁膜ＧＯは、例えば二酸化珪素（ＳｉＯ２）により形成されている。
【００３４】
導電膜ＣＬは、ゲート電極ＧＥと、第１埋込部ＢＰ１と、第１キャップ部ＣＡ１とを有している。導電膜ＣＬは、第２埋込部ＢＰ２と、第２キャップ部ＣＡ２とをさらに有していてもよい。導電膜ＣＬは、例えば不純物がドープされた多結晶のＳｉにより形成されている。
【００３５】
ゲート電極ＧＥは、ゲート絶縁膜ＧＯの上に配置されている。これにより、ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれているボディ領域ＢＲの部分と絶縁されながら対向している。ゲート電極ＧＥのドレイン領域ＤＲＡ側の端は、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２のソース領域ＳＲ側の端よりも、ソース領域ＳＲ側にあることが好ましい。
【００３６】
第１埋込部ＢＰ１は、溝ＴＲ２に埋め込まれている。第１キャップ部ＣＡ１は、第１埋込部ＢＰ１の上に配置されている。図５に示すように、第１キャップ部ＣＡ１は、第１絶縁分離膜ＩＳＯ１の上において、チャネル幅方向に、第１埋込部ＢＰ１よりも張り出している。このことを別の観点からいえば、第１キャップ部ＣＡ１は、第１絶縁分離膜ＩＳＯ１の上において、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間にあるドリフト領域ＤＲＩに向かって延在している。
【００３７】
第２埋込部ＢＰ２は、溝ＴＲ４に埋め込まれている。第２埋込部ＢＰ２は、チャネル幅方向において第１埋込部ＢＰ１と対向するように配置されていることが好ましい。第２キャップ部ＣＡ２は、第２埋込部ＢＰ２の上に配置されている。第２キャップ部ＣＡ２は、第２絶縁分離膜ＩＳＯ２の上において、チャネル幅方向に、第２埋込部ＢＰ２よりも張り出している。このことを別の観点からいえば、第２キャップ部ＣＡ２は、第２絶縁分離膜ＩＳＯ２の上において、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間にあるドリフト領域ＤＲＩに向かって延在している。
【００３８】
第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩのチャネル幅方向における幅の最大値を、幅Ｗとする。幅Ｗが狭いほど、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩを空乏化させやすい。具体的には、幅Ｗは、０．３μｍ以下であることが好ましい。
【００３９】
第１埋込部ＢＰ１と第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２により挟み込まれているドリフト領域ＤＲＩとの間にある第１絶縁分離膜ＩＳＯ１の幅の最大値を、幅Ｗ１とする。このことを別の観点からいえば、幅Ｗ１は、チャネル幅方向における第１埋込部ＢＰ１とドリフト領域ＤＲＩとの間にある第１絶縁分離膜ＩＳＯ１との幅の最大値である。幅Ｗ１が狭いほど、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩを空乏化させやすい。具体的には、幅Ｗ１は、０．３μｍ以下であることが好ましい。幅Ｗ１は、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。
【００４０】
第２埋込部ＢＰ２と第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２により挟み込まれているドリフト領域ＤＲＩとの間にある第２絶縁分離膜ＩＳＯ２の幅の最大値を、幅Ｗ２とする。このことを別の観点からいえば、幅Ｗ２は、チャネル幅方向における第２埋込部ＢＰ２とドリフト領域ＤＲＩとの間にある第２絶縁分離膜ＩＳＯ２との幅の最大値である。幅Ｗ２が狭いほど、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩを空乏化させやすい。具体的には、幅Ｗ２は、０．３μｍ以下であることが好ましい。幅Ｗ２は、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。
【００４１】
溝ＴＲ２の深さ及び溝ＴＲ４の深さは、大きい方が好ましい。第１埋込部ＢＰ１と第１絶縁分離膜ＩＳＯ１の底部との間にある第１絶縁分離膜ＩＳＯ１の厚さは、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。第２埋込部ＢＰ２と第２絶縁分離膜ＩＳＯ２の底部との間にある第２絶縁分離膜ＩＳＯ２の厚さは、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。
【００４２】
第１埋込部ＢＰ１と第１絶縁分離膜ＩＳＯ１のドレイン領域ＤＲＡ側の端との間にある第１絶縁分離膜ＩＳＯ１の幅は、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。第２埋込部ＢＰ２と第２絶縁分離膜ＩＳＯ２のドレイン領域ＤＲＡ側の端との間にある第２絶縁分離膜ＩＳＯ２の幅は、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。
【００４３】
第１埋込部ＢＰ１と第１絶縁分離膜ＩＳＯ１のソース領域ＳＲ側の端との間にある第１絶縁分離膜ＩＳＯ１の幅は、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。第２埋込部ＢＰ２と第２絶縁分離膜ＩＳＯ２のソース領域ＳＲ側の端との間にある第２絶縁分離膜ＩＳＯ２の幅は、ゲート絶縁膜ＧＯの厚さよりも大きいことが好ましい。
【００４４】
図３及び図４に示すように、サイドウォールスペーサＳＷＳは、導電膜ＣＬの側壁に設けられている。サイドウォールスペーサには、例えばＳｉＯ２が用いられる。
【００４５】
層間絶縁膜ＩＬＤは、第１面ＦＳの上に配置されている。層間絶縁膜ＩＬＤは、導電膜ＣＬ及びサイドウォールスペーサを覆うように配置されている。層間絶縁膜ＩＬＤには、コンタクトホールＣＨが設けられている。層間絶縁膜ＩＬＤを貫通しているコンタクトホールＣＨからは、ソース領域ＳＲ、ボディコンタクト領域ＢＣＲ及びドレイン領域ＤＲＡが露出している。なお、図示されていないが、コンタクトホールＣＨからは、導電膜ＣＬが露出している。層間絶縁膜ＩＬＤは、例えばＳｉＯ２により形成されている。
【００４６】
コンタクトプラグＣＰは、層間絶縁膜ＩＬＤの中に配置されている。より具体的には、コンタクトプラグＣＰは、コンタクトホールＣＨの中に埋め込まれている。コンタクトプラグＣＰは、一方端において、ソース領域ＳＲ、ボディコンタクト領域ＢＣＲ、ドレイン領域ＤＲＡ及び導電膜ＣＬに電気的に接続されている。コンタクトプラグＣＰは、例えばタングステン（Ｗ）により形成されている。
【００４７】
配線ＷＬは、層間絶縁膜ＩＬＤの上に形成されている。配線ＷＬは、コンタクトプラグＣＰの他方端に電気的に接続されている。配線ＷＬは、例えばアルミニウム（Ａｌ）により形成されている。
【００４８】
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図６に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
【００４９】
フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、絶縁分離膜形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、導電膜形成工程Ｓ１４と、第２注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。
【００５０】
図７に示すように、第１注入工程Ｓ１１においては、ドリフト領域ＤＲＩ及びボディ領域ＢＲが形成される。ドリフト領域ＤＲＩ及びボディ領域ＢＲは、例えばイオン注入により形成される。ドリフト領域ＤＲＩ及びボディ領域ＢＲは、イオン注入に加えてイオン注入後の熱拡散を行うことにより形成されてもよい。なお、ドリフト領域ＤＲＩ及び第１部分ＢＲ１が形成されなかった半導体基板ＳＵＢの部分が、第２部分ＢＲ２となる。
【００５１】
図８Ａ及び図８Ｂに示すように、絶縁分離膜形成工程Ｓ１２においては、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２の形成が行われる。第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２の形成においては、第１に、溝ＴＲ１及び溝ＴＲ３の形成が行われる。溝ＴＲ１及び溝ＴＲ３の形成は、例えばＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングにより行われる。
【００５２】
第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２の形成においては、第２に、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２を構成する材料の溝ＴＲ１及び溝ＴＲ３への埋め込みが行われる。この埋め込みにおいては、まず、第１面ＦＳの上に第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２を構成する材料が、ＣＶＤ（Chemical  Vapor  Deposition）等により堆積される。次に、溝ＴＲ１及び溝ＴＲ３からはみ出した第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２を構成する材料が、ＣＭＰ（Chemical  Mechanical  Polishing）等により除去される。
【００５３】
図９Ａ及び図９Ｂに示すように、ゲート絶縁膜形成工程Ｓ１３においては、ゲート絶縁膜ＧＯが形成される。ゲート絶縁膜ＧＯの形成は、例えば、半導体基板ＳＵＢの第１面ＦＳ側を熱酸化することにより行われる。
【００５４】
図１０Ａ及び図１０Ｂに示すように、導電膜形成工程Ｓ１４においては、導電膜ＣＬの形成が行われる。導電膜ＣＬの形成においては、第１に、溝ＴＲ２及び溝ＴＲ４の形成が行われる。溝ＴＲ２及び溝ＴＲ４の形成は、例えば、フォトレジストをマスクとしたＲＩＥ等の異方性エッチングにより行われる。
【００５５】
導電膜ＣＬの形成においては、第２に、導電膜ＣＬを構成する材料の成膜が行われる。導電膜ＣＬを構成する材料の成膜は、例えばＣＶＤ等により行われる。これにより、導電膜ＣＬを構成する材料が、ゲート絶縁膜ＧＯの上、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２並びに溝ＴＲ２内及び溝ＴＲ４内に成膜される。
【００５６】
導電膜ＣＬの形成においては、第３に、成膜された導電膜ＣＬのパターンニングが行われる。成膜された導電膜ＣＬを構成する材料のパターンニングは、例えば、フォトリソグラフィ及びエッチングにより行われる。以上により、第１埋込部ＢＰ１、第２埋込部ＢＰ２、第１キャップ部ＣＡ１、第２キャップ部ＣＡ２及びゲート電極ＧＥが形成される。
【００５７】
図１１Ａ及び図１１Ｂに示すように、第２注入工程Ｓ１５においては、第１部分ＳＲ１の形成が行われる。第１部分ＳＲ１の形成は、例えば、ゲート電極ＧＥ、第１絶縁分離膜ＩＳＯ１、第２絶縁分離膜ＩＳＯ２及びフォトレジストをマスクとして用いたイオン注入により行われる。
【００５８】
図１２Ａ及び図１２Ｂに示すように、サイドウォールスペーサ形成工程Ｓ１６においては、サイドウォールスペーサＳＷＳが形成される。サイドウォールスペーサＳＷＳの形成においては、第１に、第１面ＦＳの上にサイドウォールスペーサＳＷＳを構成する材料が成膜される。サイドウォールスペーサＳＷＳの形成においては、第２に、成膜されたサイドウォールスペーサを構成する材料がエッチングされる。以上により、サイドウォールスペーサＳＷＳの形成が行われる。
【００５９】
図１３Ａ及び図１３Ｂに示すように、第３注入工程Ｓ１７においては、ソース領域ＳＲ（第２部分ＳＲ２）、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成が行われる。第２部分ＳＲ２、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成は、例えばゲート電極ＧＥ、サイドウォールスペーサＳＷＳ、第１絶縁分離膜ＩＳＯ１、第２絶縁分離膜ＩＳＯ２及びフォトレジストをマスクとしたイオン注入により行われる。
【００６０】
なお、第３注入工程Ｓ１７が行われた後であって、層間絶縁膜形成工程Ｓ２１が行われる前に、ソース領域ＳＲが設けられている部分の第１面ＦＳ、ドレイン領域ＤＲＡが設けられている部分の第１面ＦＳ、ボディコンタクト領域ＢＣＲが設けられている部分の第１面ＦＳ及びゲート電極ＧＥの上面が、シリサイド化されてもよい。
【００６１】
このシリサイド化においては、第１に、ソース領域ＳＲが設けられている部分の第１面ＦＳ、ドレイン領域ＤＲＡが設けられている部分の第１面ＦＳ、ボディコンタクト領域ＢＣＲが設けられている部分の第１面ＦＳ及びゲート電極ＧＥの上面以外が、ＳｉＯ２等により形成されるシリサイドブロック膜で被覆される。第２に、第１面ＦＳの上に、コバルト（Ｃｏ）、チタン（Ｔｉ）等がスパッタリング等により成膜される。
【００６２】
第３に、熱処理を行うことにより、第１面ＦＳの上に成膜されたＣｏ、Ｔｉ等とソース領域ＳＲが設けられている部分の第１面ＦＳ、ドレイン領域ＤＲＡが設けられている部分の第１面ＦＳ、ボディコンタクト領域ＢＣＲが設けられている部分の第１面ＦＳ及びゲート電極ＧＥの上面とを反応させる。第５に、未反応のＴｉ、Ｃｏ等をエッチング等で除去する。以上により、ソース領域ＳＲが設けられている部分の第１面ＦＳ、ドレイン領域ＤＲＡが設けられている部分の第１面ＦＳ、ボディコンタクト領域ＢＣＲが設けられている部分の第１面ＦＳ及びゲート電極ＧＥの上面がシリサイド化される。
【００６３】
図１４Ａ及び図１４Ｂに示すように、層間絶縁膜形成工程Ｓ２１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜ＩＬＤの形成においては、第１に、層間絶縁膜ＩＬＤを構成する材料が、第１面ＦＳの上に成膜される。層間絶縁膜ＩＬＤを構成する材料の成膜は、例えばＣＶＤにより行われる。層間絶縁膜ＩＬＤの形成においては、第２に、成膜された層間絶縁膜ＩＬＤを構成する材料が、ＣＭＰ等により平坦化される。
【００６４】
図１５Ａ及び図１５Ｂに示すように、コンタクトプラグ形成工程Ｓ２２においては、コンタクトプラグＣＰが形成される。コンタクトプラグＣＰの形成においては、第１に、層間絶縁膜ＩＬＤにコンタクトホールＣＨが形成される。コンタクトホールＣＨの形成は、例えばＲＩＥ等の異方性エッチングにより行われる。コンタクトプラグＣＰの形成においては、第２に、コンタクトプラグＣＰを構成する材料が、例えばＣＶＤ等により、コンタクトホールＣＨ中に埋め込まれる。コンタクトプラグＣＰの形成においては、第３に、コンタクトホールからはみ出たコンタクトプラグＣＰを構成する材料が、例えばＣＭＰ、エッチバック等により除去される。
【００６５】
配線形成工程Ｓ２３においては、配線ＷＬの形成が行われる。配線ＷＬの形成においては、第１に、層間絶縁膜ＩＬＤの上に、配線ＷＬを構成する材料の成膜が、例えばスパッタリング等により行われる。配線ＷＬの形成においては、第２に、成膜された配線ＷＬを構成する材料のパターンニングが、例えばフォトリソグラフィ及びエッチングにより行われる。
【００６６】
以上により、第１実施形態に係る半導体装置の製造方法が完了し、図２、図３、図４及び図５に示される第１実施形態に係る半導体装置の構造が形成される。なお、第１注入工程Ｓ１１は、絶縁分離膜形成工程Ｓ１２の後に行われてもよい。
【００６７】
以下に、第１実施形態に係る半導体装置の効果を説明する。
第１実施形態に係る半導体装置の導電膜ＣＬは、第１絶縁分離膜ＩＳＯ１の溝ＴＲ２に埋め込まれる第１埋込部ＢＰ１と、第１埋込部ＢＰ１の上に配置される第１キャップ部ＣＡ１とを有している。第１キャップ部ＣＡ１は、チャネル幅方向において、ドリフト領域ＤＲＩに向かって第１埋込部ＢＰ１よりも張り出しているため、第１面ＦＳ付近にあるドリフト領域ＤＲＩを空乏化させやすい。
【００６８】
そのため、第１実施形態に係る半導体装置においては、第１面ＦＳに近い位置を含め、第１埋込部ＢＰ１の周囲にあるドリフト領域ＤＲＩの空乏化を促進することができる。その結果、第１実施形態に係る半導体装置によると、第１キャップ部ＣＡ１がない場合と比較して、オフ耐圧を改善することができる。
【００６９】
特に、第１実施形態に係る半導体装置が、第２絶縁分離膜ＩＳＯ２と、第２埋込部ＢＰ２と、第２キャップ部ＣＡ２とを有している場合、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩを、チャネル幅方向における両側から空乏化することができる。そのため、この場合には、オフ耐圧をさらに改善することができる。
【００７０】
上記の効果は、シミュレーションにおいても確認されている。図１６に示すように、第１キャップ部ＣＡ１及び第２キャップ部ＣＡ２が設けられている場合には、これらが設けられていない場合と比較して、第１面ＦＳにおけるドリフト領域ＤＲＩの電位の最大値が低下している。その結果、第１面ＦＳにおけるドリフト領域ＤＲＩの電位を示す曲線は、チャネル幅方向に沿ってなだらかに変化している。このように、上記の効果は、シミュレーションによっても確認されている。
【００７１】
なお、図１６中において、横軸はチャネル幅方向における第１絶縁分離膜ＩＳＯ１からの距離、縦軸は第１面ＦＳにおけるドリフト領域ＤＲＩの電位である。
【００７２】
第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２の底部がドリフト領域ＤＲＩの中にある場合、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２が設けられている領域においても、ドリフト領域ＤＲＩ及びボディ領域ＢＲを介してドレイン領域ＤＲＡからソース領域ＳＲに電流が流れる経路が確保される。
【００７３】
そのため、この場合には、第１埋込部ＢＰ１、第２埋込部ＢＰ２、第１キャップ部ＣＡ１及び第２キャップ部ＣＡ２によって第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間にあるドレイン領域ＤＲＡを空乏化することによって当該領域におけるオフ耐圧を改善しつつ、ドレイン領域ＤＲＡとソース領域ＳＲとの間の電流量を上昇させることができる。したがって、この場合には、オフ耐圧とオン抵抗のトレードオフ関係を改善することができる。すなわち、オフ耐圧を維持したままオン抵抗を改善することができる、又はオン抵抗を維持したままオフ耐圧を改善することができる。
【００７４】
図１７に示すように、ドリフト領域ＤＲＩ−導電膜ＣＬ間の電位差を５Ｖに設定してシミュレーションを行ったところ、幅Ｗが０．３μｍ以下であれば、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２の間に挟み込まれているドリフト領域ＤＲＩの第１面ＦＳにおける電界緩和（ドリフト領域ＤＲＩの空乏化）が生じている。空乏層は、ドリフト領域ＤＲＩ−導電膜ＣＬ間の電位差が大きくなるほど、大きく延びる。そのため、この場合には、ドリフト領域ＤＲＩ−導電膜ＣＬ間の電位差が一般的な範囲内（例えば、２０Ｖ）において、オフ耐圧をさらに改善することができる。
【００７５】
なお、図１７中において、横軸は幅Ｗを示している。また、図１７中において、縦軸は第１埋込部ＢＰ１、第２埋込部ＢＰ２、第１キャップ部ＣＡ１及び第２キャップ部ＣＡ２を設けたことによる第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩの第１面ＦＳにおける電位の低下量である。
【００７６】
図１８に示すように、ドリフト領域ＤＲＩ−導電膜ＣＬ間の電位差を５Ｖに設定してシミュレーションを行ったところ、幅Ｗ１及び幅Ｗ２が０．３μｍ以下であれば、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２の間に挟み込まれているドリフト領域ＤＲＩの第１面ＦＳにおける電界緩和が生じている。そのため、この場合には、ドリフト領域ＤＲＩ−導電膜ＣＬ間の電位差が一般的な範囲内において、オフ耐圧をさらに改善することができる。
【００７７】
なお、図１８中において、横軸は幅Ｗ１及び幅Ｗ２を示している。また、図１８中において、縦軸は第１埋込部ＢＰ１、第２埋込部ＢＰ２、第１キャップ部ＣＡ１及び第２キャップ部ＣＡ２を設けたことによる第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩの第１面ＦＳにおける電位の低下量である。
【００７８】
第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２のソース領域ＳＲ側の端においては、電界集中が生じやすい。ゲート電極ＧＥのドレイン領域ＤＲＡ側の端が、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２のソース領域ＳＲ側の端よりもソース領域ＳＲにある場合、当該電界集中を緩和することができる。そのため、この場合には、オフ耐圧をさらに改善することができる。
【００７９】
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を説明する。なお、以下において、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【００８０】
第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、第１絶縁分離膜ＩＳＯ１と、第２絶縁分離膜ＩＳＯ２と、導電膜ＣＬとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ボディコンタクト領域ＢＣＲと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。導電膜ＣＬは、第１埋込部ＢＰ１と、第２埋込部ＢＰ２と、第１キャップ部ＣＡ１と、第２キャップ部ＣＡ２とを有している。これらの点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【００８１】
しかしながら、第２実施形態に係る半導体装置の構成は、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２の配置に関して、第１実施形態に係る半導体装置の構成と異なっている。
【００８２】
図１９に示すように、ドレイン領域ＤＲＡは、平面視において、チャネル幅方向に沿って延在している。第１絶縁分離膜ＩＳＯ１は、ドレイン領域ＤＲＡのチャネル幅方向における端よりも、外側に位置している。第２絶縁分離膜ＩＳＯ２は、ドレイン領域ＤＲＡのチャネル幅方向における当該端よりも内側にある。
【００８３】
第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様である。
【００８４】
以下に、第２実施形態に係る半導体装置の効果を説明する。なお、以下において、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【００８５】
第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２との間に挟み込まれていないドリフト領域ＤＲＩがある場合、当該ドリフト領域ＤＲＩにおいては、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２のいずれか一方からしか電界緩和が行われない（空乏層が延びない）。
【００８６】
他方で、第１絶縁分離膜ＩＳＯ１がドレイン領域ＤＲＡのチャネル幅方向における端よりも外側に位置し、かつ第２絶縁分離膜ＩＳＯ２がドレイン領域ＤＲＡのチャネル幅方向における当該端よりも内側に位置している場合には、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれていないドリフト領域ＤＲＩが存在しなくなる。すなわち、ドリフト領域ＤＲＩには、常にチャネル幅方向における両側からの電界緩和が行われることになる。そのため、第２実施形態に係る半導体装置によると、オフ耐圧をさらに改善することができる。
【００８７】
（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成を説明する。なお、以下においては、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
【００８８】
第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、第１絶縁分離膜ＩＳＯ１と、導電膜ＣＬとを有している。第２実施形態に係る半導体装置は、第２絶縁分離膜ＩＳＯ２をさらに有していてもよい。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ボディコンタクト領域ＢＣＲと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。導電膜ＣＬは、第１埋込部ＢＰ１と、第１キャップ部ＣＡ１とを有している。導電膜ＣＬは、第２埋込部ＢＰ２と、第２キャップ部ＣＡ２とをさらに有していてもよい。これらの点に関して、第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【００８９】
しかしながら、第３実施形態に係る半導体装置の構成は、第１キャップ部ＣＡ１及び第２キャップ部ＣＡ２の詳細に関して、第１実施形態に係る半導体装置の構成と異なっている。より具体的には、図２０に示すように、溝ＴＲ２の上にある第１キャップ部ＣＡ１の上面及び溝ＴＲ４の上にある第２キャップ部ＣＡ２の上面は、平坦である。
【００９０】
以下に、第３実施形態に係る半導体装置の製造方法を説明する。なお、以下において、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【００９１】
第３実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、絶縁分離膜形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、導電膜形成工程Ｓ１４と、第２注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。これらの点に関して、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
【００９２】
しかしながら、第３実施形態に係る半導体装置の製造方法は、導電膜形成工程Ｓ１４の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
【００９３】
導電膜ＣＬの形成においては、導電膜ＣＬの形成においては、第１に、溝ＴＲ２及び溝ＴＲ４の形成が行われる。溝ＴＲ２及び溝ＴＲ４の形成は、例えば、フォトレジストをマスクとしたＲＩＥ等の異方性エッチングにより行われる。
【００９４】
導電膜ＣＬの形成においては、第２に、導電膜ＣＬを構成する材料の成膜が行われる。導電膜ＣＬを構成する材料の成膜は、例えばＣＶＤ等により行われる。これにより、導電膜ＣＬを構成する材料が、ゲート絶縁膜ＧＯの上、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２並びに溝ＴＲ２内及び溝ＴＲ４内に成膜される。
【００９５】
導電膜ＣＬの形成においては、図２１に示すように、第３に、導電膜ＣＬを構成する材料のうち、溝ＴＲ２内及び溝ＴＲ４内を埋め込んでいるもの以外が除去される。この除去は、例えばエッチバックにより行われる。これにより、第１埋込部ＢＰ１及び第２埋込部ＢＰ２が形成される。
【００９６】
導電膜ＣＬの形成においては、第４に、導電膜ＣＬを構成する材料の成膜が再度行われる。導電膜ＣＬの形成においては、第５に、成膜された導電膜ＣＬを構成する材料のパターンニングが行われる。成膜された導電膜ＣＬを構成する材料のパターンニングは、例えば、フォトリソグラフィ及びエッチングにより行われる。これにより、ゲート電極ＧＥ並びに第１キャップ部ＣＡ１及び第２キャップ部ＣＡ２が形成される。
【００９７】
すなわち、第３実施形態に係る半導体装置の製造方法においては、第１キャップ部ＣＡ１、第２キャップ部ＣＡ２及びゲート電極ＧＥは、第１埋込部ＢＰ１及び第２埋込部ＢＰ２で溝ＴＲ２及び溝ＴＲ４をそれぞれ埋め込んだ後に、形成される。その結果、第３実施形態に係る半導体装置においては、溝ＴＲ２の上にある第１キャップ部ＣＡ１の上面及び溝ＴＲ４の上にある第２キャップ部ＣＡ２の上面は、平坦になる。
【００９８】
以下に、第３実施形態に係る半導体装置の効果を説明する。なお、以下において、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【００９９】
溝ＴＲ２の上にある第１キャップ部ＣＡ１の上面及び溝ＴＲ４の上にある第２キャップ部ＣＡ２の上面が平坦ではない場合（第１キャップ部ＣＡ１の上面及び溝ＴＲ４の上にある第２キャップ部ＣＡ２の上面に窪みがある場合）、当該窪みにフォトレジストの残渣等が残るおそれがある。
【０１００】
他方で、第３実施形態に係る半導体装置においては、第１キャップ部ＣＡ１の上面及び溝ＴＲ４の上にある第２キャップ部ＣＡ２の上面が平坦である（第１キャップ部ＣＡ１の上面及び溝ＴＲ４の上にある第２キャップ部ＣＡ２の上面に窪みがない）ため、このような残留物の発生を抑制することができる。
【０１０１】
（第４実施形態）
以下に、第４実施形態に係る半導体装置の構成を説明する。なお、以下において、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【０１０２】
第４実施形態に係る半導体装置は、半導体基板ＳＵＢと、第１絶縁分離膜ＩＳＯ１と、第２絶縁分離膜ＩＳＯ２と、導電膜ＣＬとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ボディコンタクト領域ＢＣＲと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。導電膜ＣＬは、第１埋込部ＢＰ１と、第２埋込部ＢＰ２と、第１キャップ部ＣＡ１と、第２キャップ部ＣＡ２とを有している。これらの点に関して、第４実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【０１０３】
しかしながら、図２２に示すように、第４実施形態に係る半導体装置の構成は、第３絶縁分離膜ＩＳＯ３をさらに有している点において、第１実施形態に係る半導体装置の構成と異なっている。
【０１０４】
図２３に示すように、第３絶縁分離膜ＩＳＯ３は、第１面ＦＳに配置されている。より具体的には、第１面ＦＳには、第２面ＳＳに向かう方向に延在する溝ＴＲ５が設けられている。第３絶縁分離膜ＩＳＯ３は、溝ＴＲ５に埋め込まれている。第３絶縁分離膜ＩＳＯ３は、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に配置されている。好ましくは、第３絶縁分離膜ＩＳＯ３は、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２と一体に形成されている。
【０１０５】
第３絶縁分離膜ＩＳＯ３のソース領域ＳＲ側の端は、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２のソース領域ＳＲ側の端よりも、ドレイン領域ＤＲＡ側にあることが好ましい。第３絶縁分離膜ＩＳＯ３の底部は、ドリフト領域ＤＲＩの中にあることが好ましい。第３絶縁分離膜ＩＳＯ３は、好ましくは、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２と同一の材料で形成されている。すなわち、第３絶縁分離膜ＩＳＯ３は、例えばＳｉＯ２により形成されている。
【０１０６】
第４実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、絶縁分離膜形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、導電膜形成工程Ｓ１４と、第２注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。これらの点に関して、第４実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
【０１０７】
しかしながら、第４実施形態に係る半導体装置の製造方法は、絶縁分離膜形成工程Ｓ１２の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
【０１０８】
絶縁分離膜形成工程Ｓ１２においては、図２４に示すように、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２に加えて、第３絶縁分離膜ＩＳＯ３の形成が行われる。第３絶縁分離膜ＩＳＯ３の形成においては、第１に、溝ＴＲ５の形成が行われる。溝ＴＲ５の形成は、例えばＲＩＥ等の異方性エッチングにより行われる。なお、溝ＴＲ５の形成は、溝ＴＲ１及び溝ＴＲ２の形成と同時に行われることが好ましい。
【０１０９】
第３絶縁分離膜ＩＳＯ３の形成においては、第２に、第３絶縁分離膜ＩＳＯ３を構成する材料の溝ＴＲ５への埋め込みが行われる。この埋め込みは、第１面ＦＳの上に第３絶縁分離膜ＩＳＯ３を構成する材料をＣＶＤ等により堆積するとともに、溝ＴＲ５からはみ出した第３絶縁分離膜ＩＳＯ３を構成する材料を、ＣＭＰ等により除去することにより行われる。なお、第３絶縁分離膜ＩＳＯ３を構成する材料の溝ＴＲ５への埋め込みは、第１絶縁分離膜ＩＳＯ１及び第２絶縁分離膜ＩＳＯ２を構成する材料の溝ＴＲ１及び溝ＴＲ２への埋め込みと同時に行われることが好ましい。
【０１１０】
以下に、第４実施形態に係る半導体装置の効果を説明する。以下においては、第１実施形態に係る半導体装置の効果と異なる点について主に説明し、重複する説明は繰り返さないものとする。
【０１１１】
第４実施形態に係る半導体装置に係る半導体装置においては、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に第３絶縁分離膜ＩＳＯ３が配置されているため、第１絶縁分離膜ＩＳＯ１と第２絶縁分離膜ＩＳＯ２との間に挟み込まれているドリフト領域ＤＲＩのオフ耐圧をさらに改善することができる。
【０１１２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１３】
ＡＬＣ  アナログ回路、ＢＣＲ  ボディコンタクト領域、ＢＰ１  第１埋込部、ＢＰ２  第２埋込部、ＢＲ  ボディ領域、ＢＲ１  第１部分、ＢＲ２  第２部分、ＣＡ１  第１キャップ部、ＣＡ２  第２キャップ部、ＣＨ  コンタクトホール、ＣＬ  導電膜、ＣＰ  コンタクトプラグ、ＤＲＡ  ドレイン領域、ＤＲＣ  ドライバ回路、ＤＲＩ  ドリフト領域、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＯ  ゲート絶縁膜、ＩＬＤ  層間絶縁膜、ＩＯＣ  入出力回路、ＩＳＯ１  第１絶縁分離膜、ＩＳＯ２  第２絶縁分離膜、ＩＳＯ３  第３絶縁分離膜、ＬＧＣ  ロジック回路、ＰＤＣ  プリドライバ回路、ＰＷＣ  電源回路、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ１１  第１注入工程、Ｓ１２  絶縁分離膜形成工程、Ｓ１３  ゲート絶縁膜形成工程、Ｓ１４  導電膜形成工程、Ｓ１５  第２注入工程、Ｓ１６  サイドウォールスペーサ形成工程、Ｓ１７  第３注入工程、Ｓ２１  層間絶縁膜形成工程、Ｓ２２  コンタクトプラグ形成工程、Ｓ２３  配線形成工程、ＳＲ  ソース領域、ＳＲ１  第１部分、ＳＲ２  第２部分、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＷＳ  サイドウォールスペーサ、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５  溝、Ｗ，Ｗ１，Ｗ２  幅、ＷＬ  配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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