(57)【要約】【課題】半導体記憶装置の記憶するデータの信頼性を向上すること。【解決手段】実施形態の半導体記憶装置は、絶縁体を介して積層された複数の導電体とピラーとを含む。ピラーは複数の導電体を通過し、第１及び第２柱状部と、接合部とを含む。第１柱状部が通過した複数の導電体のうち、接合部に最も近い導電体とその他のいずれか１つの導電体とは、それぞれ第１ダミーワード線ＬＤＷＬ及び第１ワード線ＷＬ（ＬＭＨ）として機能する。第２柱状部が通過した複数の導電体のうち、接合部に最も近い導電体とその他のいずれか１つの導電体とは、それぞれ第２ダミーワード線ＵＤＷＬ及び第２ワード線ＷＬ（ＵＭＨ）として機能する。第２ワード線が選択された書き込み動作におけるプリチャージ動作では、第２ダミーワード線及び第２ワード線のそれぞれに第１電圧が印加され、第１ワード線に第１電圧よりも低い第２電圧が印加される。【選択図】図８
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【特許請求の範囲】
【請求項１】
絶縁体を介して積層された複数の導電体と、
前記複数の導電体を通過し、第１柱状部と、第２柱状部と、前記第１柱状部及び前記第２柱状部間の接合部とを含み、前記複数の導電体との交差部分のそれぞれがトランジスタとして機能するピラーと、
書き込み動作を実行するコントローラと、
を備え、
前記第１柱状部が通過した前記複数の導電体のうち、前記接合部に最も近い導電体と、その他のいずれか１つの導電体とは、それぞれ第１ダミーワード線、及び第１ワード線として機能し、
前記第２柱状部が通過した前記複数の導電体のうち、前記接合部に最も近い導電体と、その他のいずれか１つの導電体とは、それぞれ第２ダミーワード線、及び第２ワード線として機能し、
前記コントローラは、
前記書き込み動作において、プリチャージ動作を含むプログラム動作を含むプログラムループを実行し、
前記第１ワード線が選択された前記書き込み動作における前記プリチャージ動作では、前記第１ワード線、前記第１ダミーワード線、前記第２ダミーワード線、及び前記第２ワード線のそれぞれに接地電圧よりも高い第１電圧を印加し、
前記第２ワード線が選択された前記書き込み動作における前記プリチャージ動作では、前記第１ワード線に前記第１電圧よりも低い第２電圧を印加し、前記第２ダミーワード線及び前記第２ワード線のそれぞれに前記第１電圧を印加する、半導体記憶装置。
【請求項２】
前記コントローラは、前記第２ワード線が選択された前記書き込み動作における前記プリチャージ動作において、前記第１ダミーワード線に前記第１電圧を印加する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記コントローラは、前記第２ワード線が選択された前記書き込み動作における前記プリチャージ動作において、前記第１ダミーワード線に前記第２電圧を印加する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第２ダミーワード線として機能する前記導電体と、前記第２ワード線として機能する前記導電体との間に設けられた前記導電体のうち、いずれか１つの導電体は第３ワード線として機能し、
前記コントローラは、前記２ワード線が選択された前記書き込み動作における前記プリチャージ動作において、前記第３ワード線に前記第１電圧よりも高い第３電圧を印加する、
請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１柱状部が通過した前記複数の導電体のうち、前記第１ワード線として機能する前記導電体よりも前記接合部から離れた導電体のうち、いずれか１つの導電体は第４ワード線として機能し、
前記コントローラは、前記第１ワード線が選択された前記書き込み動作における前記プリチャージ動作において、前記第４ワード線に前記第２電圧を印加する、
請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第２柱状部が通過した前記複数の導電体のうち、前記第２ワード線として機能する前記導電体よりも前記接合部から離れた導電体のうち、いずれか１つの導電体は第５ワード線として機能し、
前記コントローラは、前記第２ワード線が選択された前記書き込み動作における前記プリチャージ動作において、前記第５ワード線に前記第１電圧を印加する、
請求項１乃至請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記プログラム動作において前記コントローラは、選択されたワード線にプログラム電圧が印加する前に前記プリチャージ動作を実行する、
請求項１乃至請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第２柱状部が通過した前記複数の導電体は、選択ゲート線として機能する導電体を含み、
前記コントローラは、
前記プリチャージ動作において、前記選択ゲート線に前記第２電圧よりも高い第４電圧を印加し、
選択したワード線にプログラム電圧を印加している間に、前記選択ゲート線に前記第２電圧よりも高く前記第４電圧よりも低い第５電圧を印加する。
請求項１乃至請求項７のいずれかに記載の半導体記憶装置。
【請求項９】
絶縁体を介して積層された複数の導電体と、
前記複数の導電体を通過し、第１柱状部と、第２柱状部と、前記第１柱状部及び前記第２柱状部間の接合部とを含み、前記複数の導電体との交差部分のそれぞれがトランジスタとして機能するピラーと、
書き込み動作を実行するコントローラと、
を備え、
前記第１柱状部が通過した前記複数の導電体のうちいずれか１つの導電体は、第１ワード線として機能し、
前記第２柱状部が通過した前記複数の導電体のうちいずれか１つの導電体は、第２ワード線として機能し、
前記第２ワード線として機能する前記導電体と、前記接合部との間に設けられた前記導電体のうち、いずれか１つの導電体は第３ワード線として機能し、
前記コントローラは、
前記書き込み動作において、プリチャージ動作を含むプログラム動作を含むプログラムループを実行し、
前記第１ワード線が選択された前記書き込み動作における前記プリチャージ動作では、前記第１ワード線、前記第２ワード線、及び前記第３ワード線のそれぞれに接地電圧よりも高い第１電圧を印加し、
前記第２ワード線が選択された前記書き込み動作における前記プリチャージ動作では、前記第１ワード線に前記第１電圧よりも低い第２電圧を印加し、前記第２ワード線に前記第１電圧を印加し、前記第３ワード線に前記第１電圧よりも高い第３電圧を印加する、半導体記憶装置。
【請求項１０】
前記第２柱状部が通過した前記複数の導電体は、選択ゲート線として機能する導電体を含み、
前記コントローラは、
前記プリチャージ動作において、前記選択ゲート線に前記第２電圧よりも高い第４電圧を印加し、
選択したワード線にプログラム電圧を印加している間に、前記選択ゲート線に前記第２電圧よりも高く前記第４電圧よりも低い第５電圧を印加する、
請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２２５３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置が記憶するデータの信頼性を向上すること。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電体と、ピラーと、コントローラと、を含む。複数の導電体は、絶縁体を介して積層される。ピラーは、複数の導電体を通過し、第１柱状部と、第２柱状部と、第１柱状部及び第２柱状部間の接合部とを含み、複数の導電体との交差部分のそれぞれがトランジスタとして機能する。コントローラは、書き込み動作を実行する。第１柱状部が通過した複数の導電体のうち、接合部に最も近い導電体と、その他のいずれか１つの導電体とは、それぞれ第１ダミーワード線、及び第１ワード線として機能する。第２柱状部が通過した複数の導電体のうち、接合部に最も近い導電体と、その他のいずれか１つの導電体とは、それぞれ第２ダミーワード線、及び第２ワード線として機能する。コントローラは、書き込み動作において、プリチャージ動作を含むプログラム動作を含むプログラムループを実行する。コントローラは、第１ワード線が選択された書き込み動作におけるプリチャージ動作では、第１ワード線、第１ダミーワード線、第２ダミーワード線、及び第２ワード線のそれぞれに接地電圧よりも高い第１電圧を印加する。コントローラは、第２ワード線が選択された書き込み動作におけるプリチャージ動作では、第１ワード線に第１電圧よりも低い第２電圧を印加し、第２ダミーワード線及び第２ワード線のそれぞれに第１電圧を印加する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。
【図２】実施形態におけるメモリセルアレイの回路構成の一例を示す回路図。
【図３】実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。
【図４】実施形態におけるメモリセルアレイの断面構成の一例を示す断面図。
【図５】実施形態におけるロウデコーダモジュールの回路構成の一例を示す回路図。
【図６】実施形態に係る半導体記憶装置における書き込み動作の一例を示すフローチャート。
【図７】実施形態に係る半導体記憶装置における第１書き込み動作のプログラム動作における各配線の電圧の一例を示すタイミングチャート。
【図８】実施形態に係る半導体記憶装置における第２書き込み動作のプログラム動作における各配線の電圧の一例を示すタイミングチャート。
【図９】実施形態の比較例に係る半導体記憶装置における第２書き込み動作のプログラム動作における各配線の電圧の一例を示すタイミングチャート。
【図１０】実施形態の比較例に係る半導体記憶装置における第２書き込み動作のプログラム動作におけるメモリピラー内部の電子の挙動の一例を示す模式図。
【図１１】実施形態の比較例に係る半導体記憶装置におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。
【図１２】実施形態の変形例に係る半導体記憶装置における第２書き込み動作のプログラム動作における各配線の電圧の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について模式的な図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
［実施形態］
以下に、実施形態に係る半導体記憶装置について説明する。
【０００９】
［１］構成
［１−１］半導体記憶装置１０の全体構成
図１は、実施形態に係る半導体記憶装置１０の全体構成の一例を示している。半導体記憶装置１０は、図１に示すように、メモリセルアレイ１１、入出力回路１２、レジスタ部１３、ロジックコントローラ１４、シーケンサ１５、レディ／ビジー制御回路１６、並びに電圧生成回路１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９を含んでいる。
【００１０】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。これに限定されず、その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００１１】
入出力回路１２は、例えば８ビット幅の入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８を、外部のメモリコントローラとの間で送受信する。入出力信号Ｉ／Ｏは、例えばデータＤＡＴ、アドレス情報ＡＤＤ、又はコマンドＣＭＤ等を含む。例えば、入出力回路１２は、外部のメモリコントローラから受け取ったデータＤＡＴを、センスアンプモジュール１９に転送する。また、入出力回路１２は、センスアンプモジュール１９によってメモリセルアレイ１１から読み出され、センスアンプモジュール１９から転送されたデータＤＡＴを、外部のメモリコントローラに送信する。
【００１２】
レジスタ部１３は、ステータスレジスタ１３Ａ、アドレスレジスタ１３Ｂ、及びコマンドレジスタ１３Ｃを含んでいる。ステータスレジスタ１３Ａは、例えばシーケンサ１５のステータス情報ＳＴＳを保持し、シーケンサ１５の指示に基づいてステータス情報ＳＴＳを入出力回路１２に転送する。アドレスレジスタ１３Ｂは、入出力回路１２から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含んでいる。コマンドレジスタ１３Ｃは、入出力回路１２から転送されたコマンドＣＭＤを保持する。
【００１３】
ロジックコントローラ１４は、外部のメモリコントローラから受信した各種制御信号に基づいて、入出力回路１２及びシーケンサ１５のそれぞれを制御する。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。チップイネーブル信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、受け取った入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを入出力回路１２に通知するための信号である。ライトイネーブル信号／ＷＥは、入出力信号Ｉ／Ｏの入力を入出力回路１２に命令するための信号である。リードイネーブル／ＲＥは、入出力信号Ｉ／Ｏの出力を入出力回路１２に命令するための信号である。ライトプロテクト信号/ＷＰは、電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。
【００１４】
シーケンサ１５は、レジスタ部１３に保持されたアドレス情報ＡＤＤ及びコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御する。例えば、シーケンサ１５は、電圧生成回路１７、ロウデコーダモジュール１８、センスアンプモジュール１９等を制御して、書き込み動作を実行する。
【００１５】
レディ／ビジー制御回路１６は、シーケンサ１５の動作状態に基づいて、レディ／ビジー信号ＲＢｎを生成する。レディ／ビジー信号ＲＢｎは、半導体記憶装置１０が外部のメモリコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知するための信号である。
【００１６】
電圧生成回路１７は、シーケンサ１５の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１８、センスアンプモジュール１９等に供給する。例えば、電圧生成回路１７は、アドレスレジスタ１３Ｂに保持されたページアドレスに基づいて選択されたワード線に、所望の電圧を印加する。
【００１７】
ロウデコーダモジュール１８は、アドレスレジスタ１３Ｂに保持されたブロックアドレスに基づいて、各種動作を実行するブロックＢＬＫを選択する。そして、ロウデコーダモジュール１８は、電圧生成回路１７から供給された電圧を、例えば選択したブロックＢＬＫに設けられたワード線に印加する。
【００１８】
センスアンプモジュール１９は、メモリセルアレイ１１からデータＤＡＴを読み出し、読み出したデータＤＡＴを入出力回路１２に転送する。また、センスアンプモジュール１９は、入出力回路１２から受け取ったデータＤＡＴに基づいて、各ビット線に対して所望の電圧を印加する。
【００１９】
［１−２］メモリセルアレイ１１の構成
（メモリセルアレイ１１の回路構成）
図２は、実施形態におけるメモリセルアレイ１１の回路構成の一例であり、１つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２０】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられている。また、各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０〜ＭＴ１５、ダミートランジスタＬＤＴ及びＵＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２１】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。ダミートランジスタＬＤＴ及びＵＤＴのそれぞれは、例えば、メモリセルトランジスタＭＴと同様の構成であり、データの記憶に使用されないメモリセルトランジスタである。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ１のソースと、ダミートランジスタＵＤＴのドレインとの間には、メモリセルトランジスタＭＴ８〜ＭＴ１５が直列接続されている。ダミートランジスタＵＤＴのソースは、ダミートランジスタＬＤＴのドレインに接続されている。ダミートランジスタＬＤＴのソースと、選択トランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続されている。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通接続されている。ダミートランジスタＵＤＴの制御ゲートは、ダミーワード線ＵＤＷＬに共通接続されている。ダミートランジスタＬＤＴの制御ゲートは、ダミーワード線ＬＤＷＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。
【００２４】
ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられ、各ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１を共通接続している。ワード線ＷＬ０〜ＷＬ１５並びにダミーワード線ＵＤＷＬ及びＬＤＷＬのそれぞれは、ブロックＢＬＫ毎に設けられている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを記憶する。
【００２６】
以下では、メモリセルトランジスタＭＴの書き込み方式として、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ（Multi-Level Cell）方式を適用した場合を例に説明する。
【００２７】
（メモリセルトランジスタＭＴの閾値分布）
図３は、メモリセルトランジスタＭＴの閾値分布及び読み出し電圧の一例であり、縦軸はメモリセルトランジスタＭＴの個数を示し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖthを示している。ＭＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、図３に示すように、４つの閾値分布を形成する。
【００２８】
これら４個の閾値分布は、例えば、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと称される。“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのそれぞれの閾値分布には、それぞれ異なる２ビットデータが割り当てられる。消去状態のメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベルに含まれる。データが書き込まれたメモリセルトランジスタＭＴの閾値電圧は、書き込まれたデータに応じて“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、又は“Ｃ”レベルに含まれる。
【００２９】
隣り合う閾値分布の間には、それぞれ読み出し電圧が設定される。例えば、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。読み出し電圧ＡＲを用いた読み出し動作では、選択されたワード線ＷＬに読み出し電圧ＡＲが印加され、“ＥＲ”レベルに対応するメモリセルトランジスタＭＴがオン状態になり、“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。これにより、センスアンプモジュール１９は、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルの閾値分布に含まれるのか、“Ａ”レベル以上の閾値分布に含まれるのかを判定することが出来る。
【００３０】
その他の読み出し電圧も同様に設定され、読み出し電圧ＢＲは、“Ａ”レベルの閾値分布と“Ｂ”レベルの閾値分布との間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルの閾値分布と“Ｃ”レベルの閾値分布との間に設定される。最も高い閾値分布における最大の閾値電圧よりも高い電圧には、読み出しパス電圧ＶＲＥＡＤが設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【００３１】
（メモリセルアレイ１１の構造）
図４は、実施形態におけるメモリセルアレイ１１の断面構造の一例であり、層間絶縁膜が省略されたメモリセルアレイ１１の断面と、Ｘ軸、Ｙ軸、及びＺ軸とをそれぞれ示している。半導体記憶装置１０は、図４に示すように、半導体基板２０、導電体２１〜２８、メモリピラーＭＨ、及びコンタクトプラグＢＬＣを含んでいる。
【００３２】
半導体基板２０の表面は、ＸＹ平面に対応している。半導体基板２０の上方には、絶縁膜を介して導電体２１が設けられている。導電体２１は、ＸＹ平面に沿った板状に形成され、ソース線ＳＬとして機能する。導電体２１上には、ＹＺ平面に沿った複数のスリットＳＬＴが、Ｘ方向に配列している。導電体２１上且つ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応している。
【００３３】
具体的には、導電体２１上且つ隣り合うスリットＳＬＴ間には、下層から順に、導電体２２、８個の導電体２３、導電体２４、導電体２５、８個の導電体２６、及び導電体２７が設けられている。これらの導電体のうちＺ方向に隣り合う導電体は、層間絶縁膜を介して積層される。導電体２２〜２７は、それぞれがＸＹ平面に沿った板状に形成される。
【００３４】
導電体２２は、選択ゲート線ＳＧＳとして機能する。８個の導電体２３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電体２４及び２５は、それぞれダミーワード線ＬＤＷＬ及びＵＤＷＬとして機能する。８個の導電体２６は、下層から順に、それぞれワード線ＷＬ８〜ＷＬ１５として機能する。導電体２７は、選択ゲート線ＳＧＤとして機能する。
【００３５】
複数のメモリピラーＭＨは、例えばＹ方向に千鳥状に配列し（図示せず）、それぞれが１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＨは、導電体２７の上面から導電体２１の上面に達するように、導電体２２〜２７を通過して設けられている。また、各メモリピラーＭＨは、複数の柱状部が連結されて設けられ、下部ピラーＬＭＨと、上部ピラーＵＭＨと、下部ピラーＬＭＨ及び上部ピラーＵＭＨ間の接合部ＪＴとを含んでいる。
【００３６】
上部ピラーＵＭＨは、下部ピラーＬＭＨ上に設けられ、下部ピラーＬＭＨと上部ピラーＵＭＨとの間は、接合部ＪＴを介して接合されている。例えば、接合部ＪＴの外径は、下部ピラーＬＭＨと接合部ＪＴとの接触部分の外径よりも大きく、上部ピラーＵＭＨと接合部ＪＴとの接触部分の外径よりも大きい。接合部ＪＴが設けられている接合層のＺ方向における間隔（導電体２４及び２５間の間隔）は、隣り合う導電体２３の間隔よりも広く、隣り合う導電体２６の間隔よりも広い。
【００３７】
また、メモリピラーＭＨは、例えばブロック絶縁膜２９、絶縁膜３０、トンネル酸化膜３１、及び導電性の半導体材料３２を含んでいる。ブロック絶縁膜２９は、メモリピラーＭＨを形成するメモリホールの内壁に設けられている。絶縁膜３０は、ブロック絶縁膜２９の内壁に設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。トンネル酸化膜３１は、絶縁膜３０の内壁に設けられている。半導体材料３２は、トンネル酸化膜３１の内壁に設けられ、半導体材料３２内にＮＡＮＤストリングＮＳの電流経路が形成される。メモリピラーＭＨは、半導体材料３２の内壁に異なる材料を含んでいても良い。
【００３８】
メモリピラーＭＨと導電体２２とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＨと８個の導電体２３とが交差する部分は、下層から順に、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＨと導電体２４とが交差する部分は、ダミートランジスタＬＤＴとして機能する。図示するように、選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及びダミートランジスタＬＤＴのそれぞれは、下部ピラーＬＭＨが通過する部分によって形成される。
【００３９】
メモリピラーＭＨと導電体２５とが交差する部分は、ダミートランジスタＵＤＴとして機能する。メモリピラーＭＨと８個の導電体２６とが交差する部分は、下層から順に、それぞれメモリセルトランジスタＭＴ８〜ＭＴ１５として機能する。メモリピラーＭＨと導電体２７とが交差する部分は、選択トランジスタＳＴ１として機能する。図示するように、ダミートランジスタＵＤＴ、メモリセルトランジスタＭＴ８〜ＭＴ１５、及び選択トランジスタＳＴ１のそれぞれは、上部ピラーＵＭＨが通過する領域によって形成される。
【００４０】
メモリピラーＭＨの上面よりも上層には、層間絶縁膜を介して導電体２８が設けられている。導電体２８は、Ｘ方向に延伸したライン状に形成され、ビット線ＢＬとして機能する。複数の導電体２８はＹ方向に配列し（図示せず）、導電体２８は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＨ内の半導体材料３２上に導電性のコンタクトプラグＢＬＣが設けられ、コンタクトプラグＢＬＣ上に１つの導電体２８が設けられる。メモリピラーＭＨ及び導電体２８間の接続は、複数のコンタクトプラグ、配線等を介していても良い。
【００４１】
尚、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＵＤＴ及びＬＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれは、任意の個数に設計することが出来る。
【００４２】
また、ワード線ＷＬ、ダミーワード線ＵＤＷＬ及びＬＤＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、ダミートランジスタＵＤＴ及びＬＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体２２が割り当てられても良く、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体２７が割り当てられても良い。
【００４３】
その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４４】
［１−３］ロウデコーダモジュール１８の構成
図５は、実施形態におけるロウデコーダモジュール１８の回路構成の一例を示し、電圧生成回路１７とロウデコーダモジュール１８との間の配線を併せて示している。ロウデコーダモジュール１８は、図５に示すように、ロウデコーダＲＤ０〜ＲＤｎを含んでいる。
【００４５】
ロウデコーダＲＤ０〜ＲＤｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに関連付けられている。つまり、１つのブロックＢＬＫに、１つのロウデコーダＲＤが関連付けられている。以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。
【００４６】
ロウデコーダＲＤは、ブロックデコーダＢＤ並びに高耐圧ｎチャネルＭＯＳトランジスタＴＲ０〜ＴＲ２２を含んでいる。ブロックデコーダＢＤは、ブロックアドレスをデコードして、デコード結果に基づいて転送ゲート線ＴＧに所定の電圧を印加する。転送ゲート線ＴＧは、トランジスタＴＲ０〜ＴＲ２２のそれぞれのゲートに共通接続されている。トランジスタＴＲ０〜ＴＲ２２のそれぞれは、電圧生成回路１７から配線された信号線と、ブロックＢＬＫ０に設けられた配線との間に接続されている。
【００４７】
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続され、トランジスタＴＲ０のソースは、ブロックＢＬＫ０の選択ゲート線ＳＧＳに接続されている。トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続され、トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、ブロックＢＬＫ０に設けられたワード線ＷＬ０〜ＷＬ７のそれぞれの一端にそれぞれ接続されている。トランジスタＴＲ９のドレインは、信号線ＬＣＧＤに接続され、トランジスタＴＲ９のソースは、ダミーワード線ＬＤＷＬに接続されている。
【００４８】
トランジスタＴＲ１０のドレインは、信号線ＵＣＧＤに接続され、トランジスタＴＲ１０のソースは、ダミーワード線ＵＤＷＬに接続されている。トランジスタＴＲ１１〜ＴＲ１８のそれぞれのドレインは、それぞれ信号線ＣＧ８〜ＣＧ１５に接続され、トランジスタＴＲ１１〜ＴＲ１８のそれぞれのソースは、ブロックＢＬＫ０に設けられたワード線ＷＬ８〜ＷＬ１５のそれぞれの一端にそれぞれ接続されている。トランジスタＴＲ１９〜２２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、トランジスタＴＲ１９〜２２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続されている。
【００４９】
以上の構成によりロウデコーダモジュール１８は、各種動作を実行するブロックＢＬＫを選択し、選択したブロックＢＬＫに電圧生成回路１７から供給された電圧を印加することが出来る。具体的には、各種動作時において選択及び非選択ブロックＢＬＫに対応するブロックデコーダＢＤは、それぞれ“Ｈ”レベル及び“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。
【００５０】
例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤ０に含まれたトランジスタＴＲ０〜ＴＲ２２がオン状態になり、その他のロウデコーダＲＤに含まれたトランジスタＴＲ０〜ＴＲ２２がオフ状態になる。つまり、ブロックＢＬＫ０に設けられた各配線と、対応する信号線との間の電流経路が形成され、他のブロックＢＬＫに設けられた各配線と、対応する信号線との間の電流経路が遮断される。その結果、電圧生成回路１７によって各信号線にそれぞれ印加された電圧が、ロウデコーダＲＤ０を介して、選択されたブロックＢＬＫ０に設けられた各配線にそれぞれ印加される。
【００５１】
［２］動作
（書き込み動作の概略）
実施形態に係る半導体記憶装置１０の書き込み動作では、シーケンサ１５が、プログラム動作とベリファイ動作との組み合わせであるプログラムループを繰り返し実行する。
【００５２】
プログラム動作では、書き込み対象のメモリセルトランジスタＭＴの制御ゲートにプログラム電圧ＶＰＧＭが印加され、当該メモリセルトランジスタＭＴの閾値電圧が上昇する。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することが可能な高電圧であり、プログラムループが繰り返される度にステップアップされる。また、プログラム動作では、例えばセルフブースト技術が使用され、書き込み禁止のメモリセルトランジスタＭＴにおける閾値電圧の上昇が抑制される。
【００５３】
さらに、実施形態におけるプログラム動作は、プリチャージ動作を含んでいる。プリチャージ動作は、書き込み対象のメモリセルトランジスタＭＴに対応するＮＡＮＤストリングＮＳのチャネルにおける残留電子を減らし、書き込み禁止のメモリセルトランジスタＭＴに対応するＮＡＮＤストリングＮＳのチャネル電位を上昇させる動作である。プリチャージ動作は、選択されたワード線ＷＬにプログラム電圧ＶＰＧＭが印加される前に実行される。
【００５４】
ベリファイ動作は、メモリセルトランジスタＭＴの閾値電圧が所望の電圧に達したかどうかを判定する読み出し動作である。ベリファイ動作が実施される読み出しレベルは、書き込み動作の進行に伴い適宜変更され得る。ベリファイ動作にパスしたメモリセルトランジスタＭＴは、以降のプログラム動作で書き込み禁止に設定される。
【００５５】
図６は、実施形態に係る半導体記憶装置１０の書き込み動作の一例を示すフローチャートである。書き込み動作において、まず半導体記憶装置１０は、図６に示すように、書き込み動作を指示するコマンドＣＭＤ、書き込みデータＤＡＴ、及びアドレス情報ＡＤＤを外部のメモリコントローラから受け取る（ステップＳ１０）。
【００５６】
次に、シーケンサ１５は、受け取ったアドレス情報ＡＤＤが指定するアドレスを確認する（ステップＳ１１）。具体的には、シーケンサ１５は、受け取ったアドレス情報ＡＤＤに基づいて選択されるワード線ＷＬが、下部ピラーＬＭＨに対応するものであるか、上部ピラーＵＭＨに対応するものであるかを確認する。
【００５７】
選択されたワード線ＷＬが下部ピラーＬＭＨに対応している場合（ステップＳ１２、ＹＥＳ）、シーケンサ１５は、第１書き込み動作を実行する（ステップＳ１３）。一方で、選択されたワード線ＷＬが上部ピラーＵＭＨに対応している場合（ステップＳ１２、ＮＯ）、シーケンサ１５は、第２書き込み動作を実行する（ステップＳ１４）。
【００５８】
そして、シーケンサ１５は、第１書き込み動作又は第２書き込み動作を実行することによって、選択されたワード線ＷＬに対応する各メモリセルトランジスタＭＴの閾値電圧をそれぞれ対応する書き込みデータＤＡＴに基づいた電圧まで変化させると、書き込み動作を終了する。
【００５９】
以上で説明した第１書き込み動作と第２書き込み動作との間では、プログラム動作におけるプリチャージ動作の方法が異なっている。以下に、第１書き込み動作及び第２書き込み動作の詳細な動作についてそれぞれ説明する。
【００６０】
以下の説明において、選択されたワード線ＷＬのことを選択ワード線ＷＬselと称する。書き込み対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを、書き込み対象のビット線ＢＬと称する。書き込み禁止のメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを、書き込み禁止のビット線ＢＬと称する。
【００６１】
下部ピラーＬＭＨに対応するワード線ＷＬが選択された場合に、選択ワード線ＷＬselとダミーワード線ＬＤＷＬとの間に設けられたワード線ＷＬと、上部ピラーＵＭＨに対応するワード線ＷＬが選択された場合に、選択ワード線ＷＬselと選択ゲート線ＳＧＤとの間に設けられたワード線ＷＬとのことをワード線ＷＬＤと称する。
【００６２】
下部ピラーＬＭＨに対応するワード線ＷＬが選択された場合に、選択ワード線ＷＬselと選択ゲート線ＳＧＳとの間に設けられたワード線ＷＬと、上部ピラーＵＭＨに対応するワード線ＷＬが選択された場合に、選択ワード線ＷＬselとダミーワード線ＵＤＷＬとの間に設けられたワード線ＷＬとのことをワード線ＷＬＳと称する。
【００６３】
（第１書き込み動作）
図７は、実施形態に係る半導体記憶装置１０における第１書き込み動作のプログラム動作における、選択ゲート線ＳＧＤ、ワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びにビット線ＢＬのそれぞれの電圧の一例を示している。また、第１書き込み動作では、下部ピラーＬＭＨに対応するワード線ＷＬが選択されるため、図７は、下部ピラーＬＭＨに対応するワード線ＷＬＤ及びＷＬＳのそれぞれの電圧を示している。
【００６４】
図７に示すように、時刻ｔ０以前の初期状態において、各選択ゲート線ＳＧＤ、各ワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びにビット線ＢＬのそれぞれの電圧は、例えば電圧ＶＳＳとなっている。電圧ＶＳＳは、半導体記憶装置１０の接地電圧である。
【００６５】
時刻ｔ０において、ロウデコーダモジュール１８は、各選択ゲート線ＳＧＤに電圧ＶＳＧＤＨを印加し、上部ピラーＵＭＨのワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、下部ピラーＬＭＨのワード線ＷＬＤ、並びに選択ワード線ＷＬselにそれぞれ電圧ＶＰＣを印加する。電圧ＶＳＧＤＨ及びＶＰＣのそれぞれは、電圧ＶＳＳよりも高い電圧である。電圧ＶＰＣは、例えば電圧ＶＳＧＤＨよりも低い電圧に設定される。
【００６６】
選択ゲート線ＳＧＤに電圧ＶＳＧＤＨが印加されると、選択トランジスタＳＴ１がオン状態になる。上部ピラーＵＭＨのワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、下部ピラーＬＭＨのワード線ＷＬＤ、並びに選択ワード線ＷＬselのそれぞれに電圧ＶＰＣが印加されると、これらの配線に対応するトランジスタのそれぞれがオン状態になる。
【００６７】
また、時刻ｔ０において、センスアンプモジュール１９は、書き込み対象のビット線ＢＬに電圧ＶＳＳを印加し、書き込み禁止のビット線ＢＬに電圧ＶＢＬを印加する。電圧ＶＢＬは、電圧ＶＳＳよりも高い電圧である。
【００６８】
このとき、書き込み対象のビット線ＢＬが接続されたＮＡＮＤストリングＮＳでは、選択ワード線ＷＬselに対応するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間のトランジスタがオン状態になっていることと、対応するビット線ＢＬに電圧ＶＳＳが印加されていることから、選択ワード線ＷＬselに対応するメモリセルトランジスタＭＴから選択トランジスタＳＴ１までの領域におけるチャネル内の残留電子が、ビット線ＢＬに引き抜かれる。
【００６９】
一方で、書き込み禁止のビット線ＢＬが接続されたＮＡＮＤストリングＮＳでは、選択ワード線ＷＬselに対応するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間のトランジスタがオン状態になっていることと、対応するビット線ＢＬに電圧ＶＢＬが印加されていることから、選択ワード線ＷＬselに対応するメモリセルトランジスタＭＴから選択トランジスタＳＴ１までの領域におけるチャネル電位が、書き込み対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネル電位よりも高くなる。
【００７０】
時刻ｔ１において、ロウデコーダモジュール１８は、各選択ゲート線ＳＧＤ、上部ピラーＵＭＨのワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、下部ピラーＬＭＨのワード線ＷＬＤ、並びに選択ワード線ＷＬselのそれぞれの電圧をＶＳＳまで下降させる。
【００７１】
各選択ゲート線ＳＧＤの電圧がＶＳＳまで下降すると、各選択ゲート線ＳＧＤが対応する選択トランジスタＳＴ１がオフ状態になり、各々が対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。このとき、書き込み禁止のビット線ＢＬが接続されたＮＡＮＤストリングＮＳのチャネル電位は、時刻ｔ０における動作により上昇した状態を保っている。
【００７２】
以上で説明した時刻ｔ０及びｔ１における動作が、第１書き込み動作のプログラム動作におけるプリチャージ動作に対応している。
【００７３】
時刻ｔ２において、ロウデコーダモジュール１８は、選択されたストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加し、非選択のストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＳＳを印加する。電圧ＶＳＧＤは、電圧ＶＳＳよりも高く、電圧ＶＳＧＤＨよりも低い電圧である。
【００７４】
選択ゲート線ＳＧＤに電圧ＶＳＧＤが印加され、且つビット線ＢＬに電圧ＶＢＬが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。つまり、選択されたストリングユニットＳＵにおいて、書き込み禁止のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネルは、フローティング状態になる。
【００７５】
そして、ロウデコーダモジュール１８は、上部ピラーＵＭＨのワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、下部ピラーＬＭＨのワード線ＷＬＤ及びＷＬＳ、並びに選択ワード線ＷＬselのそれぞれに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、電圧ＶＳＧＤよりも高い電圧である。
【００７６】
上部ピラーＵＭＨのワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、下部ピラーＬＭＨのワード線ＷＬＤ及びＷＬＳ、並びに選択ワード線ＷＬselのそれぞれに電圧ＶＰＡＳＳが印加されると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電位が、ワード線ＷＬとのカップリングにより上昇する（セルフブースト）。一方で、書き込み対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳでは、当該ビット線ＢＬに電圧ＶＳＳが印加されているため、チャネル電位の上昇が抑制される。
【００７７】
時刻ｔ３において、ロウデコーダモジュール１８は、選択ワード線ＷＬselにプログラム電圧ＶＰＧＭを印加する。
【００７８】
選択ワード線ＷＬselにプログラム電圧ＶＰＧＭが印加されると、選択ワード線ＷＬselと、書き込み対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネルとの電圧差により、書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電子が注入され、当該メモリセルトランジスタＭＴの閾値電圧が上昇する。
【００７９】
一方で、選択ワード線ＷＬselと、書き込み禁止のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネルとの電圧差はセルフブーストにより小さくなっているため、書き込み禁止のメモリセルトランジスタＭＴにおける閾値電圧の変動は抑制される。
【００８０】
時刻ｔ４において、ロウデコーダモジュール１８は、選択ワード線ＷＬselの電圧をＶＰＡＳＳまで下降させる。
【００８１】
時刻ｔ５において、ロウデコーダモジュール１８は、上部ピラーＵＭＨのワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、下部ピラーＬＭＨのワード線ＷＬＤ及びＷＬＳ、並びに選択ワード線ＷＬselのそれぞれの電圧をＶＳＳまで下降させる。すると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電圧は、ワード線ＷＬの電圧の下降に伴い下降する。
【００８２】
また、時刻ｔ５において、ロウデコーダモジュール１８は、選択されたストリングユニットＳＵに対応する選択ゲート線ＳＧＤの電圧をＶＳＳまで下降させ、センスアンプモジュール１９は、書き込み禁止のビット線ＢＬの電圧をＶＳＳまで下降させる。すると、各配線の電圧が初期状態に戻る。
【００８３】
以上で説明した一連の動作が、１回のプログラム動作に対応している。シーケンサ１５は、プログラム動作が終了するとベリファイ動作を実行し、このベリファイ結果に基づいて、次のプログラムループを実行するか否かを決定する。そして、シーケンサ１５は、例えば、プログラムループの繰り返しにより、最も高いレベルのベリファイにパスしたことを検知すると、第１書き込み動作を終了する。
【００８４】
（第２書き込み動作）
図８は、実施形態に係る半導体記憶装置１０における第２書き込み動作のプログラム動作における、選択ゲート線ＳＧＤ、ワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びにビット線ＢＬのそれぞれの電圧の一例を示している。また、第２書き込み動作では、上部ピラーＵＭＨに対応するワード線ＷＬが選択されるため、図８は、上部ピラーＵＭＨに対応するワード線ＷＬＤ及びＷＬＳのそれぞれの電圧を示している。
【００８５】
図８に示すように、第２書き込み動作のプログラム動作は、図７を用いて説明した第１書き込み動作のプログラム動作に対して、時刻ｔ０及びｔ１のそれぞれに対応する動作（プリチャージ動作）が異なっている。
【００８６】
具体的には、時刻ｔ０において、ロウデコーダモジュール１８は、各選択ゲート線ＳＧＤに電圧ＶＳＧＤＨを印加し、上部ピラーＵＭＨのワード線ＷＬＤ、選択ワード線ＷＬsel、並びにダミーワード線ＬＤＷＬ及びＵＤＷＬにそれぞれ電圧ＶＰＣを印加し、上部ピラーＵＭＨのワード線ＷＬＳに電圧ＶＰＣＨを印加し、下部ピラーＬＭＨのワード線ＷＬに例えば電圧ＶＳＳを印加する。電圧ＶＰＣＨは、電圧ＶＰＣよりも高い電圧である。電圧ＶＰＣＨがゲートに印加されたメモリセルトランジスタＭＴは記憶するデータに依らずにオン状態になることが好ましく、電圧ＶＰＣＨは、例えば電圧ＶＲＥＡＤに相当する電圧に設定される。
【００８７】
選択ゲート線ＳＧＤに電圧ＶＳＧＤＨが印加されると、選択トランジスタＳＴ１がオン状態になる。上部ピラーＵＭＨのワード線ＷＬＤ、選択ワード線ＷＬsel、並びにダミーワード線ＬＤＷＬ及びＵＤＷＬにそれぞれ電圧ＶＰＣが印加されると、これらの配線に対応するトランジスタのそれぞれがオン状態になる。
【００８８】
また、上部ピラーＵＭＨのワード線ＷＬＳに電圧ＶＰＣＨが印加されると、上部ピラーのワード線ＷＬＳに対応するメモリセルトランジスタＭＴは、例えば保持するデータに依らずにオン状態になる。
【００８９】
また、時刻ｔ０において、センスアンプモジュール１９は、書き込み対象のビット線ＢＬに電圧ＶＳＳを印加し、書き込み禁止のビット線ＢＬに電圧ＶＢＬを印加する。電圧ＶＢＬは、電圧ＶＳＳよりも高い電圧である。
【００９０】
このとき、書き込み対象のビット線ＢＬが接続されたＮＡＮＤストリングＮＳでは、ダミートランジスタＬＤＴと選択トランジスタＳＴ１との間のトランジスタがオン状態になっていることと、対応するビット線ＢＬに電圧ＶＳＳが印加されていることから、ダミートランジスタＬＤＴから選択トランジスタＳＴ１までの領域におけるチャネル内の残留電子がビット線ＢＬに引き抜かれる。
【００９１】
一方で、書き込み禁止のビット線ＢＬが接続されたＮＡＮＤストリングＮＳでは、ダミートランジスタＬＤＴと選択トランジスタＳＴ１との間のトランジスタがオン状態になっていることと、対応するビット線ＢＬに電圧ＶＢＬが印加されていることから、ダミートランジスタＬＤＴから選択トランジスタＳＴ１までの領域におけるチャネル電位が、書き込み対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネル電位よりも高くなる。
【００９２】
時刻ｔ１において、ロウデコーダモジュール１８は、各選択ゲート線ＳＧＤ、上部ピラーＵＭＨのワード線ＷＬＤ及びＷＬＳ、選択ワード線ＷＬsel、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びに下部ピラーＬＭＨのワード線ＷＬのそれぞれの電圧をＶＳＳまで下降させる。第２書き込み動作におけるその他の動作は、第１書き込み動作と同様のため、説明を省略する。
【００９３】
［３］効果
以上で説明した実施形態に係る半導体記憶装置１０に依れば、半導体記憶装置が記憶するデータの信頼性を向上することが出来る。以下に、実施形態に係る半導体記憶装置１０の詳細な効果について説明する。
【００９４】
メモリセルが三次元に積層された半導体記憶装置においてメモリセルの積層数を増やす方法としては、複数のメモリホールを積層方向に連結して形成し、連結されたメモリホールを利用して１つのメモリピラーＭＨを形成することが考えられる。この場合、半導体記憶装置の製造工程において、メモリホールの加工時におけるエッチング工程のアスペクト比を下げることが出来、エッチング工程のプロセス難易度を下げることが出来る。
【００９５】
このような構造を有する半導体記憶装置では、メモリピラーＭＨが例えば下層側のメモリホールと上層側のメモリホールとを連結するための接合部ＪＴを含んでいる。接合部ＪＴに隣接するメモリセルトランジスタＭＴ（又はダミートランジスタ）間の間隔は、その他のメモリセルトランジスタＭＴ間の間隔よりも広くなるように設計されることが多い。
【００９６】
このような場合、接合部ＪＴに隣接するメモリセルトランジスタＭＴの特性は、その他のメモリセルトランジスタＭＴの特性と異なる傾向がある。そして、ＮＡＮＤストリングＮＳのチャネル内の接合部ＪＴに対応する領域では、その他の領域よりも電子が残留しやすくなる傾向がある。接合部ＪＴにおける残留電子は、上部ピラーＵＭＨに対応するメモリセルトランジスタＭＴに対する書き込み動作において、誤書き込みの原因となり得る。以下に、接合部ＪＴに起因する誤書き込みのモデルの一例について説明する。
【００９７】
図９は、実施形態の比較例における第２書き込み動作のプログラム動作における、選択ゲート線ＳＧＤ、ワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びにビット線ＢＬのそれぞれの電圧の一例を示している。
【００９８】
図９に示すように、比較例における第２書き込み動作のプログラム動作は、図８を用いて説明した実施形態における第２書き込み動作のプログラム動作に対して、時刻ｔ０及びｔ１のそれぞれに対応する動作（プリチャージ動作）が異なっている。
【００９９】
具体的には、時刻ｔ０において、ロウデコーダモジュール１８は、各選択ゲート線ＳＧＤに電圧ＶＳＧＤＨを印加し、上部ピラーＵＭＨのワード線ＷＬＤ、及び選択ワード線ＷＬselのそれぞれに電圧ＶＰＣを印加し、上部ピラーＵＭＨのワード線ＷＬＳ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びに下部ピラーＬＭＨのワード線ＷＬのそれぞれに例えば電圧ＶＳＳを印加する。
【０１００】
このとき、書き込み対象のビット線ＢＬが接続されたＮＡＮＤストリングＮＳでは、図７を用いて説明した実施形態における第１書き込み動作のプログラム動作と同様に、選択ワード線ＷＬselに対応するメモリセルトランジスタＭＴから選択トランジスタＳＴ１までの領域におけるチャネル内の残留電子が、ビット線ＢＬに引き抜かれる。つまり、比較例におけるプリチャージ動作では、近接するワード線に電圧ＶＰＣが印加され、残留電子が引き抜かれるチャネルの領域に、接合部ＪＴが含まれていない。
【０１０１】
図１０は、実施形態の比較例における第２書き込み動作のプログラム動作における半導体ピラー内部の電子の挙動の一例を示している。また、図１０は、メモリセルアレイ１１の一部の領域を抽出して示し、上部ピラーＵＭＨのワード線ＷＬ８が選択された場合を例示している。
【０１０２】
図１０に示すように、比較例における第２書き込み動作のプログラム動作において、上部ピラーＵＭＨのワード線ＷＬ８にプログラム電圧が印加された場合、接合部ＪＴにおけるＮＡＮＤストリングＮＳのチャネル（半導体材料３２）内の残留電子が、選択されたメモリセルトランジスタＭＴの電荷蓄積層に注入される可能性がある。
【０１０３】
この現象は、上部ピラーＵＭＨに対応するメモリセルトランジスタＭＴが選択される第２書き込み動作において起こり得る。この理由は、下部ピラーＬＭＨに対応するメモリセルトランジスタＭＴが選択される第１書き込み動作では、プリチャージ動作においてＮＡＮＤストリングＮＳのチャネル内の残留電子が引き抜かれる領域に、接合部ＪＴに対応する領域が含まれているからである。
【０１０４】
図１１は、実施形態の比較例におけるメモリセルトランジスタＭＴの閾値分布の一例を示している。上記の理由により、比較例における上部ピラーＵＭＨに対応するメモリセルトランジスタＭＴの閾値分布は、下部ピラーＬＭＨに対応するメモリセルトランジスタＭＴの閾値分布に対して、図１１に示すような上裾の広がりを有する場合がある。
【０１０５】
これに対して、実施形態における第２書き込み動作のプログラム動作におけるプリチャージ動作では、ロウデコーダモジュール１８が、接合部ＪＴに隣接するダミーワード線ＵＤＷＬ及びＬＤＷＬのそれぞれに電圧ＶＰＣを印加し、上部ピラーＵＭＨのワード線ＷＬＳに電圧ＶＰＣＨを印加する。
【０１０６】
つまり、実施形態におけるプリチャージ動作では、ダミートランジスタＬＤＴ及びＵＤＴがオン状態になり、接合部ＪＴの領域に対してもダミーワード線ＵＤＷＬ及びＬＤＷＬによる電圧が印加される。さらに、書き込みが終了した上部ピラーＵＭＨのワード線ＷＬＳに対応するメモリセルトランジスタＭＴに電圧ＶＰＣＨが印加されるため、書き込まれたデータに依らず、これらのメモリセルトランジスタＭＴがオン状態になる。
【０１０７】
その結果、実施形態に係る半導体記憶装置１０では、選択ワード線ＷＬselに対応するメモリセルトランジスタＭＴから選択トランジスタＳＴ１までの領域におけるチャネル内の残留電子がビット線ＢＬに引き抜かれるため、接合部ＪＴに対応する領域における残留電子を減少させることが出来る。
【０１０８】
これにより、実施形態に係る半導体記憶装置１０は、接合部ＪＴにおける残留電子起因の誤書き込みを抑制することが出来、上部ピラーＵＭＨに対応するメモリセルトランジスタＭＴにおける閾値分布の広がりを抑制することが出来る。従って、実施形態に係る半導体記憶装置１０は、読み出し動作におけるエラービット数を抑制することが出来、記憶するデータの信頼性を向上することが出来る。
【０１０９】
［変形例等］
実施形態の半導体記憶装置は、複数の導電体と、ピラー＜図４、ＭＨ＞と、コントローラ＜図１、１５＞と、を含む。複数の導電体は、絶縁体を介して積層される。ピラーは、複数の導電体を通過し、第１柱状部＜図４、ＬＭＨ＞と、第２柱状部＜図４、ＵＭＨ＞と、第１柱状部及び第２柱状部間の接合部＜図４、ＪＴ＞とを含み、複数の導電体との交差部分のそれぞれがトランジスタとして機能する。コントローラは、書き込み動作を実行する。第１柱状部が通過した複数の導電体のうち、接合部に最も近い導電体＜図４、２４＞と、その他のいずれか１つの導電体＜図４、２３＞とは、それぞれ第１ダミーワード線＜図４、ＬＤＷＬ＞、及び第１ワード線＜図４、ＷＬ（ＬＭＨ）＞として機能する。第２柱状部が通過した複数の導電体のうち、接合部に最も近い導電体＜図４、２５＞と、その他のいずれか１つの導電体＜図４、２６＞とは、それぞれ第２ダミーワード線＜図４、ＵＤＷＬ＞、及び第２ワード線＜図４、ＷＬ（ＵＭＨ）＞として機能する。コントローラは、書き込み動作において、プリチャージ動作を含むプログラム動作を含むプログラムループを実行する。コントローラは、第１ワード線が選択された書き込み動作におけるプリチャージ動作＜図７、第１書き込み動作＞では、第１ワード線、第１ダミーワード線、第２ダミーワード線、及び第２ワード線のそれぞれに接地電圧よりも高い第１電圧＜図７、ＶＰＣ＞を印加する。コントローラは、第２ワード線が選択された書き込み動作におけるプリチャージ動作＜図８、第２書き込み動作＞では、第１ワード線に第１電圧よりも低い第２電圧＜図８、ＶＳＳ＞を印加し、第２ダミーワード線及び第２ワード線のそれぞれに第１電圧を印加する。これにより、半導体記憶装置１０は、記憶するデータの信頼性を向上することが出来る。
【０１１０】
尚、実施形態で説明した第２書き込み動作において、上部ピラーＵＭＨに対応するダミーワード線ＵＤＷＬと、下部ピラーＬＭＨに対応するダミーワード線ＬＤＷＬとを、異なる動作にしても良い。以下に、本変形例について図１２を用いて説明する。
【０１１１】
図１２は、実施形態の変形例における第２書き込み動作のプログラム動作において、選択されたブロックＢＬＫに対応する、選択ゲート線ＳＧＤ、ワード線ＷＬ、ダミーワード線ＬＤＷＬ及びＵＤＷＬ、並びにビット線ＢＬのそれぞれの電圧の一例を示している。
【０１１２】
図１２に示すように、変形例における第２書き込み動作のプログラム動作は、図８を用いて説明した実施形態における第２書き込み動作のプログラム動作に対して、時刻ｔ０及びｔ１におけるダミーワード線ＬＤＷＬ及びＵＤＷＬの動作が異なっている。
【０１１３】
具体的には、時刻ｔ０において、ロウデコーダモジュール１８は、各選択ゲート線ＳＧＤに電圧ＶＳＧＤＨを印加し、上部ピラーＵＭＨのワード線ＷＬＤ、選択ワード線ＷＬsel、及びダミーワード線ＬＤＷＬにそれぞれ電圧ＶＰＣを印加し、上部ピラーＵＭＨのワード線ＷＬＳ、ダミーワード線ＵＤＷＬ、並びに下部ピラーＬＭＨのワード線に例えば電圧ＶＳＳを印加する。実施形態の変形例における第２書き込み動作のその他の動作は、図８を用いて説明した実施形態における第２書き込み動作と同様のため、説明を省略する。
【０１１４】
このように、変形例における第２書き込み動作のプリチャージ動作では、ダミートランジスタＬＤＴには電圧ＶＳＳが印加される。変形例における第２書き込み動作のプリチャージ動作では、上部ピラーＵＭＨに対応するダミートランジスタＵＤＴがオン状態になっているため、接合部におけるＮＡＮＤストリングＮＳのチャネル内の残留電子を比較例における第２書き込み動作のプリチャージ動作よりも減らすことが出来る。
【０１１５】
従って、変形例における第２書き込み動作は、接合部ＪＴにおける残留電子起因の誤書き込みを抑制することが出来、上部ピラーＵＭＨに対応するメモリセルトランジスタＭＴにおける閾値分布の広がりを抑制することが出来る。従って、実施形態の変形例に係る半導体記憶装置１０は、読み出し動作におけるエラービット数を抑制することが出来、記憶するデータの信頼性を向上することが出来る。
【０１１６】
上記実施形態では、メモリセルトランジスタＭＴの書き込み方式として、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶させるＭＬＣ（Multi-Level Cell）方式を適用した場合を例に説明したが、これに限定されない。例えば、１つのメモリセルトランジスタＭＴには、１ビットのデータが記憶されても良く、３ビット以上のデータが記憶されても良い。このような場合においても、上記実施形態における第２書き込み動作を適用することで、記憶するデータの信頼性を向上することが出来る。
【０１１７】
上記実施形態では、接合部ＪＴに隣接するトランジスタをダミートランジスタとして利用する場合を例に説明したが、これに限定されない。例えば、接合部ＪＴに対して一方側に設けられたトランジスタをダミートランジスタとして利用し、他方側に設けられたトランジスタをメモリセルトランジスタとして利用しても良いし、両側に設けられたトランジスタをメモリセルトランジスタとして利用しても良い。このような場合においても、第２書き込み動作において、接合部ＪＴに隣接するメモリセルトランジスタに接続されたワード線の動作を、図８を用いて説明した上部ピラーＵＭＨに対応するワード線ＷＬＳと同様に動作させることによって、実施形態と同様の効果を得ることが出来る。
【０１１８】
上記実施形態では、接合部ＪＴの一方側又は他方側に隣接するダミートランジスタが１個設けられた場合を例に説明したが、これに限定されない。例えば、接合部ＪＴに近接する領域における複数のトランジスタを、ダミートランジスタとして利用しても良い。このような場合においても、第２書き込み動作において、接合部ＪＴに近接するダミーワード線の動作を、図８を用いて説明したダミーワード線ＵＤＷＬ又はＬＤＷＬと同様に動作させることによって、実施形態と同様の効果を得ることが出来る。
【０１１９】
上記実施形態では、１本のメモリピラーＭＨが下部ピラーＬＭＨ及び上部ピラーＵＭＨの２段構造で形成されている場合を例に説明したが、これに限定されない。例えば、１本のメモリピラーは、３段以上のピラー部と、２個以上の接合部ＪＴとを含んでいても良い。このような場合、例えば、選択トランジスタＳＴ２が設けられたピラーでは、第１書き込み動作を実行し、その他のピラーでは、第２書き込み動作が実行される。この第２書き込み動作では、例えば、プリチャージ動作において、全ての接合部ＪＴにおける残留電子が除去できるように、最下層の接合部ＪＴから上層のワード線及びダミーワード線に対し電圧ＶＰＣ又はＶＰＣＨを印加しても良いし、選択されたワード線に対応するピラーに近接する接合部ＪＴにおける残留電子が除去できるように、当該接合部ＪＴから上層のワード線及びダミーワード線に対し、電圧ＶＰＣ又はＶＰＣＨを印加しても良い。
【０１２０】
上記実施形態では、接合部ＪＴの外径が、下部ピラーＬＭＨと接合部ＪＴとの接触部分の外径よりも大きく、上部ピラーＵＭＨと接合部ＪＴとの接触部分の外径よりも大きい場合を例に説明したが、これに限定されない。例えば、下部ピラーＬＭＨの上面と、上部ピラーＵＭＨの下面とが直接接合される構造の場合、当該下部ピラーＬＭＨの上面と、当該上部ピラーＵＭＨの下面が接触している領域が、接合部ＪＴに相当する。
【０１２１】
上記実施形態では、書き込み動作について、選択ゲート線、ワード線、及びダミーワード線の電圧をそれぞれ示したタイミングチャートを用いて説明したが、これらの配線の電圧は、例えば電圧生成回路１７がロウデコーダモジュール１８に電圧を供給する信号線の電圧と同様の電圧となる。
【０１２２】
つまり、上記実施形態において、各配線に印加される電圧や、電圧が印加されている期間は、対応する信号線の電圧を調べることにより大まかに知ることが出来る。電圧生成回路１７に接続された各信号線の電圧から選択ゲート線、ワード線、及びダミーワード線等の電圧を見積もる場合には、ロウデコーダＲＤに含まれたトランジスタＴＲによる電圧降下を考慮しても良い。この場合、選択ゲート線、ワード線、及びダミーワード線のそれぞれの電圧は、それぞれ対応する信号線に印加されている電圧よりもトランジスタＴＲの電圧降下の分だけ低くなる。
【０１２３】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【０１２４】
尚、上記各実施形態において、  
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしても良い。  
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしても良い。  
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしても良い。  
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしても良い。
【０１２５】
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としても良い。  
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。  
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。  
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしても良い。
【０１２６】
（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であっても良い。  
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしても良い。
【０１２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２８】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…レジスタ、１４…ロジックコントローラ、１５…シーケンサ、１６…レディ／ビジー制御回路、１７…電圧生成回路、１８…ロウデコーダモジュール、１９…センスアンプモジュール、２０…半導体基板、２１〜２８…導電体、２９…ブロック絶縁膜、３０…絶縁膜、３１…トンネル酸化膜、３２…半導体材料、ＭＨ…メモリピラー、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＵＤＴ，ＬＤＴ…ダミートランジスタ、ＳＴ…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＵＤＷＬ，ＬＤＷＬ…ダミーワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＲＤ…ロウデコーダ、ＢＤ…ブロックデコーダ、ＴＲ…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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