(57)【要約】      （修正有）【課題】メモリプレーンのピーク電力区間の重畳を回避する不揮発性メモリ装置及びその動作方法を提供する。【解決手段】メモリシステム１０において、不揮発性メモリ装置は、メモリチップを備える。メモリチップは、入力信号及び出力信号を通信するように構成されたパッドを共有する複数のメモリプレーンを含むメモリセルアレイと、複数のメモリプレーンのそれぞれの動作をモニタリングし、モニタリングの結果に基づいて複数のメモリプレーンのそれぞれのピーク電力区間が少なくとも部分的に分散されるように、複数のメモリプレーンのうちの少なくとも１つの動作を制御する制御回路と、を含む。【選択図】図１
2019075105.tif 000002
【特許請求の範囲】
【請求項１】
メモリチップを備え、
前記メモリチップは、
入力信号及び出力信号を通信するように構成されたパッドを共有する複数のメモリプレーンを含むメモリセルアレイと、
前記複数のメモリプレーンのそれぞれの動作をモニタリングし、前記モニタリングの結果に基づいて前記複数のメモリプレーンのそれぞれのピーク電力区間が少なくとも部分的に分散されるように、前記複数のメモリプレーンのうちの少なくとも１つの動作を制御する制御回路と、を含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記メモリセルアレイは、前記制御回路の上部に配置され、
前記メモリチップは、ＣＯＰ（Ｃｅｌｌ  Ｏｖｅｒ  Ｐｅｒｉｐｈｅｒｙ）構造を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記制御回路は、前記複数のメモリプレーンのうちの少なくとも一部のメモリプレーンの前記ピーク電力区間が互いに重畳する場合、前記一部のメモリプレーンのうちの少なくとも１つのメモリプレーンの動作を遅延させることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記制御回路は、前記複数のメモリプレーンのそれぞれの動作が該当するピーク電力区間に進入するか否かをモニタリングし、前記モニタリングの結果に基づいてモニタリング信号を生成することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記ピーク電力区間は、プログラム動作のためのビットラインセットアップ区間、読出動作のためのビットラインプリチャージ区間、及び前記プログラム動作又は前記読出動作前のラッチ初期化区間のうちの少なくとも１つに該当することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記制御回路は、前記複数のメモリプレーンのそれぞれに対応する複数の制御ロジックを含み、
前記複数の制御ロジックのそれぞれは、対応するメモリプレーンの動作がピーク電力区間に進入するか否かをモニタリングし、前記モニタリングの結果に基づいてモニタリング信号を生成し、前記生成されたモニタリング信号を前記複数の制御ロジックの他の制御ロジックに提供することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記複数の制御ロジックのそれぞれは、優先順位情報を用いて前記複数のメモリプレーンのそれぞれの優先順位を決定し、それぞれのメモリプレーンよりも高い優先順位を有するメモリプレーンに対するモニタリング信号に基づいて対応するメモリプレーンの動作を制御することを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記複数のメモリプレーンは、第１及び第２メモリプレーンを含み、
前記複数の制御ロジックは、前記第１メモリプレーンに対応する第１モニタリング信号を生成する第１制御ロジック、及び前記第２メモリプレーンに対応する第２モニタリング信号を生成する第２制御ロジックを含み、
前記第１制御ロジックは、前記第１メモリプレーンの動作が前記ピーク電力区間に進入すると、前記第２モニタリング信号に基づいて前記第１メモリプレーンの動作を制御することを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項９】
メモリチップを備え、
前記メモリチップは、
入力信号及び出力信号を通信するように構成されたパッドを共有する複数のメモリプレーンを含むメモリセルアレイと、
前記複数のメモリプレーンのそれぞれのピーク電力区間が少なくとも部分的に分散されるように、前記複数のメモリプレーンのうちの少なくとも１つの動作を制御する制御回路と、を含み、
前記制御回路は、前記複数のメモリプレーンのそれぞれに対応する複数の制御ロジックを含み、
前記複数の制御ロジックのそれぞれは、対応するメモリプレーンの動作がピーク電力区間に進入するか否かをモニタリングし、前記モニタリングの結果に基づいてモニタリング信号を生成し、前記生成されたモニタリング信号を前記複数の制御ロジックの他の制御ロジックに提供することを特徴とする不揮発性メモリ装置。
【請求項１０】
メモリチップを含む不揮発性メモリ装置の制御回路によって行われる動作方法であって、
前記メモリチップに含まれる複数のメモリプレーンの動作をモニタリングする段階と、
前記複数のメモリプレーンのうちの少なくとも１つのメモリプレーンの動作がピーク電力区間に該当するか否かを判断する段階と、
前記複数のメモリプレーンのうちの少なくとも１つのメモリプレーンの動作が前記ピーク電力区間に該当する場合、前記複数のメモリプレーンのうちの他のメモリプレーンの動作が前記ピーク電力区間に該当するか否かを判断する段階と、
前記他のメモリプレーンの動作が前記ピーク電力区間に該当する場合、ピーク電力区間が少なくとも部分的に分散されるように、前記複数のメモリプレーンの動作を制御する段階と、を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、より詳細には、メモリプレーンのピーク電力区間を制御する不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【０００２】
メモリ装置は、データの保存に使用され、揮発性メモリ装置と不揮発性メモリ装置とに分けられる。不揮発性メモリ装置の一例として、フラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置、及びその他の装置で使用される。最近、情報通信装置の多機能化によってメモリ装置の大容量化及び高集積化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３７８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、メモリプレーンのピーク電力区間の重畳を回避する不揮発性メモリ装置及びその動作方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、メモリチップを備え、前記メモリチップは、入力信号及び出力信号を通信するように構成されたパッドを共有する複数のメモリプレーンを含むメモリセルアレイと、前記複数のメモリプレーンのそれぞれの動作をモニタリングし、前記モニタリングの結果に基づいて前記複数のメモリプレーンのそれぞれのピーク電力区間が少なくとも部分的に分散されるように、前記複数のメモリプレーンのうちの少なくとも１つの動作を制御する制御回路と、を含む．
【０００６】
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置は、メモリチップを備え、前記メモリチップは、入力信号及び出力信号を通信するように構成されたパッドを共有する複数のメモリプレーンを含むメモリセルアレイと、前記複数のメモリプレーンのそれぞれのピーク電力区間が少なくとも部分的に分散されるように、前記複数のメモリプレーンのうちの少なくとも１つの動作を制御する制御回路と、を含み、前記制御回路は、前記複数のメモリプレーンのそれぞれに対応する複数の制御ロジックを含み、前記複数の制御ロジックのそれぞれは、対応するメモリプレーンの動作がピーク電力区間に進入するか否かをモニタリングし、前記モニタリングの結果に基づいてモニタリング信号を生成し、前記生成されたモニタリング信号を前記複数の制御ロジックの他の制御ロジックに提供する。
【０００７】
上記目的を達成するためになされた本発明の一態様によるメモリチップを含む不揮発性メモリ装置の制御回路によって行われる動作方法は、前記メモリチップに含まれる複数のメモリプレーンの動作をモニタリングする段階と、前記複数のメモリプレーンのうちの少なくとも１つのメモリプレーンの動作がピーク電力区間に該当するか否かを判断する段階と、前記複数のメモリプレーンのうちの少なくとも１つのメモリプレーンの動作が前記ピーク電力区間に該当する場合、前記複数のメモリプレーンのうちの他のメモリプレーンの動作が前記ピーク電力区間に該当するか否かを判断する段階と、前記他のメモリプレーンの動作が前記ピーク電力区間に該当する場合、ピーク電力区間が少なくとも部分的に分散されるように、前記複数のメモリプレーンの動作を制御する段階と、を含む。
【発明の効果】
【０００８】
本発明によれば、メモリチップに含まれる複数のメモリプレーンが同時に動作する場合、複数のメモリプレーンの動作をモニタリングすることで、複数のメモリプレーンのピーク電力区間を少なくとも部分的に分散させることができる。これにより、メモリチップで消耗される電流又は電力がＰＭＩＣ（電力管理ＩＣ）の最大電流限界又は最大電力限界を超えず、メモリチップの信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態によるメモリシステムを概略的に示すブロック図である。
【図２Ａ】図１のメモリ装置のピーク制御動作の第１例を示す図である。
【図２Ｂ】図１のメモリ装置のピーク制御動作の第２例を示す図である。
【図２Ｃ】図１のメモリ装置のピーク制御動作の第３例を示す図である。
【図３Ａ】図１のメモリ装置のピーク制御動作の第４例を示す図である。
【図３Ｂ】図１のメモリ装置のピーク制御動作の第５例を示す図である。
【図３Ｃ】図１のメモリ装置のピーク制御動作の第６例を示す図である。
【図４】図１のメモリ装置の構造を概略的に示す図である。
【図５】図４の第２半導体層の上面を示す平面図である。
【図６】図１の第１メモリプレーンを示す図である。
【図７Ａ】図６の第１メモリブロックの等価回路図である。
【図７Ｂ】図６の第１メモリブロックを示す斜視図である。
【図８】図５のメモリ装置を示す断面図である。
【図９】本発明の他の実施形態によるメモリシステムを概略的に示すブロック図である。
【図１０】図９のメモリ装置を示すブロック図である。
【図１１】図４の第２半導体層の一例の上面を示す平面図である。
【図１２Ａ】図９のメモリ装置のピーク制御動作の第１例を示す図である。
【図１２Ｂ】図９のメモリ装置のピーク制御動作の第２例を示す図である。
【図１３】本発明の一実施形態によるメモリ装置の動作方法を示すフローチャートである。
【図１４】本発明の一実施形態によるメモリコントローラとメモリ装置との間の動作を示すフローチャートである。
【図１５】本発明の一実施形態によるメモリ装置をＳＳＤシステムに適用した例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明の一実施形態によるメモリシステム１０を概略的に示すブロック図である。
【００１２】
図１を参照すると、メモリシステム１０は、メモリ装置１００及びメモリコントローラ２００を含む。メモリ装置１００は、不揮発性メモリ装置であり、メモリチップとして具現される。メモリ装置１００はメモリセルアレイ１１０及び制御回路１２０を含み、メモリセルアレイ１１０及び制御回路１２０は単一メモリチップとして具現される。以下、メモリ装置１００とメモリチップとを実質的に同一概念として説明する。しかし、本発明はこれに限定されず、メモリ装置は複数のメモリチップを含むメモリパッケージとして具現され、メモリシステム１０は複数のメモリチップ又は複数のメモリパッケージを含む。
【００１３】
一実施例において、メモリシステム１０は、電子装置に内蔵される内部メモリとして具現され、例えばエンベデッドＵＦＳ（Ｕｎｉｖｅｒｓａｌ  Ｆｌａｓｈ  Ｓｔｏｒａｇｅ）メモリ装置、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ  Ｍｕｌｔｉ−Ｍｅｄｉａ  Ｃａｒｄ）、又はＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）である。一実施例において、メモリシステム１０は、電子装置に着脱自在な外装メモリとして具現され、例えばＵＦＳメモリカード、ＣＦ（Ｃｏｍｐａｃｔ  Ｆｌａｓｈ）、ＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）、Ｍｉｃｒｏ−ＳＤ（Ｍｉｃｒｏ  Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）、Ｍｉｎｉ−ＳＤ（Ｍｉｎｉ  Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）、ｘＤ（ｅｘｔｒｅｍｅ  Ｄｉｇｉｔａｌ）又は、メモリスティック（Ｍｅｍｏｒｙ  Ｓｔｉｃｋ）である。
【００１４】
メモリコントローラ２００は、ホスト（ＨＯＳＴ）からの読出／書込要請に応答して、メモリ装置１００に保存されたデータを読出すように、又はメモリ装置１００にデータをプログラムするように、メモリ装置１００を制御する。具体的に、メモリコントローラ２００は、メモリ装置１００にアドレス、コマンド、及び制御信号を提供することにより、メモリ装置１００に対するプログラム、読出、及び消去動作を制御する。また、プログラムのためのデータ及び読出されたデータがメモリコントローラ２００とメモリ装置１００との間で送受信される。
【００１５】
例えば、アドレス、コマンド、及びデータは、入出力ライン又は入出力バスＩＯを介してメモリコントローラ２００とメモリ装置１００との間で送受信される。メモリ装置１００は入出力バスＩＯにそれぞれ連結される複数の入出力パッドＰを含み、例えば複数の入出力パッドＰはメモリ装置１００が具現されたメモリチップ上に露出される。メモリコントローラ２００は入出力バスＩＯにそれぞれ連結される複数の入出力パッドＰ’を含み、例えば複数の入出力パッドＰ’はメモリコントローラ２００が具現されたコントローラチップ上に露出される。
【００１６】
メモリセルアレイ１１０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）を含み、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）は、入出力パッドＰを共有する。しかし、メモリセルアレイ１１０に含まれるメモリプレーンの個数は、４個に限定されず、実施例によって多様に変更される。例えば、メモリセルアレイ１１０は、８個のメモリプレーンを含む。
【００１７】
一実施例において、メモリセルアレイ１１０は、フラッシュメモリを含む。以下、メモリセルアレイ１１０がＮＡＮＤフラッシュメモリを含む場合を例として、本発明の実施例を詳述する。しかし、本発明はこれに限定されず、メモリセルアレイ１１０は、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＰＲＡＭ（ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、又はＭＲＡＭ（ｍａｇｎｅｔｉｃ  ＲＡＭ）のような抵抗型メモリ装置を含む。
【００１８】
一実施例において、メモリセルアレイ１１０は２次元メモリセルアレイを含み、２次元メモリセルアレイは行及び列方向に沿って配置された複数のＮＡＮＤストリングを含む。一実施例において、メモリセルアレイ１１０は３次元メモリセルアレイを含み、３次元メモリセルアレイは複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは基板上に垂直に積層されたワードラインにそれぞれ連結されたメモリセルを含み、これについては、図６、図７Ａ、及び図７Ｂを参照して詳述する。米国特許第７，６７９，１３３号、米国特許第８，５５３，４６６号、米国特許第８，６５４，５８７号、米国特許第８，５５９，２３５号、及び米国特許出願公開第２０１１／０２３３６４８号は、３次元メモリアレイが複数レベルで構成され、ワードライン及び／又はビットラインがレベル間に共有される３次元メモリアレイに対する適切な構成を詳述するものであって、本明細書に引用形式で結合される。
【００１９】
第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作は、それぞれ独立して行われる。例えば、第１メモリプレーンＰＬ１に対してプログラム動作が行われ、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）に対して読出動作が行われる。これにより、メモリ装置１０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）を含むことで、入出力バスＩＯを共有する４個のメモリチップを備えたような類似した効果が得られ、メモリシステム１０の性能を向上させる。また、メモリ装置１００は、ホストからの要請が受信された後のレイテンシーを減少させる。
【００２０】
このような第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の独立した同時動作によって、メモリ装置１００で消耗される電力が非常に高くなる。例えば、第１メモリプレーンＰＬ１の動作のために要求される電圧又は電流が高い場合、即ち第１メモリプレーンＰＬ１の動作が高電力動作である場合、第１メモリプレーンＰＬ１と同時に動作する第２メモリプレーンＰＬ２の動作のために要求される電圧又は電流も高くなる。この時、メモリシステム１０を含む電子装置に含まれる電力管理モジュール、例えばＰＭＩＣ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）で提供可能な電流又は電力の範囲を超え、これによりメモリシステム１０の信頼性が低下する虞がある。
【００２１】
制御回路１２０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれの動作をモニタリングし、モニタリングの結果に基づいて第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれのピーク電力区間が少なくとも部分的に分散されるように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のうちの少なくとも１つの動作を制御する。例えば、制御回路１２０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のうちの少なくとも一部のメモリプレーンのピーク電力区間が互いに重畳する場合、一部のメモリプレーンのうちの少なくとも１つのメモリプレーンの動作を遅延（ｄｅｌａｙ）させることで、ピーク電力区間を分散させる。
【００２２】
ここで、「ピーク電力区間」は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれの動作によって消耗する電力が臨界値以上の区間である。「ピーク電力区間」は、ピーク電流区間又はピーク制御区間とも称される。例えば、ピーク電力区間は、プログラム動作のためのビットラインセットアップ（ｓｅｔｕｐ）区間、読出動作のためのビットラインプリチャージ（ｐｒｅｃｈａｒｇｅ）区間、及びプログラム動作又は読出動作前のラッチ初期化（ｌａｔｃｈ  ｉｎｉｔｉａｌｉｚａｔｉｏｎ）区間のうちの少なくとも１つに該当する。
【００２３】
ピーク電力区間は、メモリコントローラ２００のピーク区間決定部２１０によって決定され、メモリコントローラ２００は、セットフィーチャー（ｓｅｔ  ｆｅａｔｕｒｅ）コマンドを介してピーク区間情報をメモリ装置１００に提供する。例えば、ピーク区間決定部２１０は、ハードウェア、ソフトウェア、又はファームウエアとして具現される。一実施例において、ピーク電力区間は、メモリ装置１００の出荷時に決定され、メモリセルアレイ１１０の一部領域にプログラムされる。メモリコントローラ２００は、ＩＤＲ（Ｉｎｆｏｒｍａｔｉｏｎ  Ｄａｔａ  Ｒｅａｄ）を介してメモリセルアレイ１１０からピーク電力区間に関する情報を読出す。第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）間の優先順位は、メモリコントローラ２００のプレーン優先順位決定部２２０によって決定される。一実施例において、ピーク区間決定部２１０及びプレーン優先順位決定部２２０のうちの一部又は全部によって行われるものとして記載した動作は、ハードウェア（例えば、プロセッサ、ＡＳＩＣなど）の形態として具現されるソフトウェア及び／又は多様なハードウェアのような、上記動作が行われる任意の適切な手段によって行われる。例えば、上記動作は、上記動作に対応する命令語を含むプログラムコードを実行する少なくとも１つのプロセッサ（例えば、メモリコントローラ２００）によって行われる。命令語は、メモリに保存される。本明細書において「プロセッサ」という用語は、例えばプログラムに含まれるコード及び／又は命令語で表示される動作を含む所定の動作を実行するために、物理的に構成された回路を有するハードウェア具現のデータ処理装置を称する。少なくとも一実施例において、ハードウェア具現のデータ処理装置は、コントローラ、マイクロプロセッサ、ＣＰＵ、プロセッサコア、マルチコアプロセッサ、マルチプロセッサ、ＡＳＩＣ、及びＦＰＧＡを含むが、それらに限定されない。
【００２４】
制御回路１２０は、モニタリングロジック１２１及びピーク制御（Ｐｅａｋ  Ｃｏｎｔｒｏｌ）ロジック１２２を含む。モニタリングロジック１２１は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれの動作がピーク電力区間に進入するか否かをモニタリングし、モニタリングの結果によって、モニタリング信号（Ｍｏｎｉｔｏｒｉｎｇ  Ｓｉｇｎａｌ）ＭＳを生成する。ピーク制御ロジック１２２は、モニタリング信号ＭＳに基づいて第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれのピーク電力区間が少なくとも部分的に分散されるように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のうちの少なくとも１つのピーク電力区間を遅延又は中止（ｓｕｓｐｅｎｄ）させる。一実施例において、制御回路１２０、モニタリングロジック１２１、及びピークロジック１２２の動作は、ハードウェアの形態として具現されるソフトウェア及び／又は多様なハードウェアのような、上記動作を行う任意の適切な手段によって行われる。例えば、制御回路１２０は、ハードウェアを用いて具現され、モニタリングロジック１２１及びピーク制御ロジック１２２の一部又は全部によって行われるものとして記載した動作は、対応するハードウェアによって行われる。一実施例において、制御回路１２０はプロセッサであり、モニタリングロジック１２１及びピーク制御ロジック１２２のうちの一部又は全部によって行われるものとして記載した動作は、上記動作に対応する命令語を含むプログラムコードを実行する少なくとも１つのプロセッサ（例えば、制御回路１２０）によって行われる。
【００２５】
図２Ａ〜図２Ｃは、図１のメモリ装置１００のピーク制御動作の多様な例を示す図である。
【００２６】
図２Ａを参照すると、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作がいずれもピーク電力区間に該当する。例えば、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作がいずれもビットラインセットアップ区間ＢＬＳＥＴＵＰに対応する。この時、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれの動作に要求される電流量は、ビットラインセットアップ区間ＢＬＳＥＴＵＰの初期にピーク値を有する。
【００２７】
このように第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが重畳する場合、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）を含むメモリ装置１００の全体電流量がピーク値を有し、この時、ピーク値は、臨界電流量ＴＨよりも高い。その結果、メモリ装置１００で消耗される電力は、外部の電力管理モジュール、例えばＰＭＩＣで提供可能な最大電流限界又は最大電力限界を超過してしまうため、メモリ装置１００の正常動作を保証することが難しい。
【００２８】
図２Ｂを参照すると、制御回路１２０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが重畳しないように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作を時間的に分散させる。一実施例において、制御回路１２０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが全く重畳しないように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作を時間的に完全に分散させる。これにより、メモリ装置１００の全体電流量は臨界電流量ＴＨよりも十分に低く、メモリ装置１００で消耗される電力はＰＭＩＣで提供可能な最大電力限界よりも十分に低い。
【００２９】
例えば、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰの間、第１メモリプレーンＰＬ１に対してビットラインセットアップ動作を正常に行わせ、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）に対するビットラインセットアップ動作を中止させる。次いで、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰが終了すると、第２メモリプレーンＰＬ２に対してビットラインセットアップ動作を再開（ｒｅｓｕｍｅ）させ、第３及び第４メモリプレーン（ＰＬ３、ＰＬ４）に対するビットラインセットアップ動作を継続して中止させる。次いで、第２メモリプレーンＰＬ２のビットラインセットアップ区間ＢＬＳＥＴＵＰが終了すると、第３メモリプレーンＰＬ３に対してビットラインセットアップ動作を再開させ、第４メモリプレーンＰＬ４に対するビットラインセットアップ動作を継続して中止させる。次いで、第３メモリプレーンＰＬ３のビットラインセットアップ区間ＢＬＳＥＴＵＰが終了すると、第４メモリプレーンＰＬ４に対してビットラインセットアップ動作を再開させる。
【００３０】
図２Ｃを参照すると、制御回路１２０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが完全に重畳しないように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作を、時間的に部分的に分散させる。図２Ａを参照して上述したように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれの動作に要求される電流量は、ビットラインセットアップ区間ＢＬＳＥＴＵＰの初期にピーク値を有する。従って、制御回路１２０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰの初期区間が重畳しないように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作を時間的に分散させる。これにより、メモリ装置１００の全体電流量は臨界電流量ＴＨよりも十分に低く、メモリ装置１００で消耗される電力はＰＭＩＣで提供可能な最大電力限界よりも十分に低い。
【００３１】
例えば、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰの間、第１メモリプレーンＰＬ１に対してビットラインセットアップ動作を正常に行わせ、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰのうちの初期の一部区間の間、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）に対するビットラインセットアップ動作を中止させる。次いで、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰのうちの初期の一部区間が終了すると、第２メモリプレーンＰＬ２に対してビットラインセットアップ動作を再開させ、第３及び第４メモリプレーン（ＰＬ３、ＰＬ４）に対するビットラインセットアップ動作を継続して中止させる。次いで、第２メモリプレーンＰＬ２のビットラインセットアップ区間ＢＬＳＥＴＵＰの初期の一部区間が終了すると、第３メモリプレーンＰＬ３に対してビットラインセットアップ動作を再開し、第４メモリプレーンＰＬ４に対するビットラインセットアップ動作を継続して中止させる。次いで、第３メモリプレーンＰＬ３のビットラインセットアップ区間ＢＬＳＥＴＵＰの初期の一部区間が終了すると、第４メモリプレーンＰＬ４に対してビットラインセットアップ動作を再開させる。
【００３２】
図３Ａ〜図３Ｃは、図１のメモリ装置１００のピーク制御動作の更に多様な例を示す図である。
【００３３】
図３Ａを参照すると、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作のうちの一部の動作がピーク電力区間に対応する。例えば、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）の動作がビットラインセットアップ区間ＢＬＳＥＴＵＰに対応し、第３メモリプレーンＰＬ３の動作はセンシング区間ＳＥＮＳＩＮＧに対応する。ここで、センシング区間ＳＥＮＳＩＮＧは、読出動作のうちのプリチャージ区間、ディベロップ区間の後の区間に対応し、センシング区間ＳＥＮＳＩＮＧの電流又は電力消耗量は相対的に大きくない。ここで、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）のそれぞれの動作に要求される電流量は、ビットラインセットアップ区間ＢＬＳＥＴＵＰの初期にピーク値を有する。
【００３４】
このように第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが重畳する場合、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）を含むメモリ装置１００の全体電流量がピーク値を有し、この時、ピーク値は臨界電流量ＴＨよりも高い。その結果、メモリ装置１００で消耗される電力は、外部の電力管理モジュール、例えばＰＭＩＣで提供可能な最大電流限界又は最大電力限界を超過することがあり、メモリ装置１００の正常動作を保証することが難しい。
【００３５】
図３Ｂを参照すると、制御回路１２０は、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが重畳しないように、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）の動作を時間的に分散させる。制御回路１２０は、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが全く重畳しないように、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）の動作を時間的に完全に分散させる。この時、制御回路１２０は、第３メモリプレーンＰＬ３の動作を正常に行わせ、これにより、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰと第３メモリプレーンＰＬ３のセンシング区間ＳＥＮＳＩＮＧとは重畳する。従って、メモリ装置１００の全体電流量は臨界電流量ＴＨよりも十分に低く、メモリ装置１００で消耗される電力はＰＭＩＣで提供可能な最大電力限界よりも十分に低い。
【００３６】
例えば、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰの間、第１メモリプレーンＰＬ１に対してビットラインセットアップ動作を正常に行わせ、第３メモリプレーンＰＬ３に対してセンシング動作を正常に行わせ、第２及び第４メモリプレーン（ＰＬ２、ＰＬ４）に対するビットラインセットアップ動作を中止させる。次いで、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰが終了すると、第２メモリプレーンＰＬ２に対してビットラインセットアップ動作を再開させ、第４メモリプレーンＰＬ４に対するビットラインセットアップ動作を継続して中止させる。次いで、第２メモリプレーンＰＬ２のビットラインセットアップ区間ＢＬＳＥＴＵＰが終了すると、第４メモリプレーンＰＬ４に対してビットラインセットアップ動作を再開させる。
【００３７】
図３Ｃを参照すると、制御回路１２０は、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが完全に重畳しないように、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）の動作を、時間的に部分的に分散させる。図３Ａを参照して上述したように、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）のそれぞれの動作に要求される電流量は、ビットラインセットアップ区間ＢＬＳＥＴＵＰの初期にピーク値を有する。従って、制御回路１２０は、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰの初期区間が重畳しないように、第１、第２、及び第４メモリプレーン（ＰＬ１、ＰＬ２、ＰＬ４）の動作を時間的に分散させる。これにより、メモリ装置１００の全体電流量は臨界電流量ＴＨよりも十分に低く、メモリ装置１００で消耗される電力はＰＭＩＣで提供可能な最大電力限界よりも十分に低い。
【００３８】
例えば、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰの間、第１メモリプレーンＰＬ１に対してビットラインセットアップ動作を正常に行わせ、第３メモリプレーンＰＬ３に対してセンシング動作を正常に行わせ、第２及び第４メモリプレーン（ＰＬ２、ＰＬ４）に対するビットラインセットアップ動作を中止させる。次いで、第１メモリプレーンＰＬ１のビットラインセットアップ区間ＢＬＳＥＴＵＰのうちの初期の一部区間が終了すると、第２メモリプレーンＰＬ２に対してビットラインセットアップ動作を再開させ、第４メモリプレーンＰＬ４に対するビットラインセットアップ動作を継続して中止させる。次いで、第２メモリプレーンＰＬ２のビットラインセットアップ区間ＢＬＳＥＴＵＰのうちの初期の一部区間が終了すると、第４メモリプレーンＰＬ４に対してビットラインセットアップ動作を再開させる。
【００３９】
図４は、図１のメモリ装置１００の構造を概略的に示す図である。
【００４０】
図４を参照すると、メモリ装置１００は第１半導体層Ｌ１及び第２半導体層Ｌ２を含み、第１半導体層Ｌ１は第２半導体層Ｌ２上に第３方向に積層される。一実施例において、図１のメモリセルアレイ１１０は第１半導体層Ｌ１に形成され、図１の制御回路１２０は第２半導体層Ｌ２に形成される。これにより、メモリ装置１００は、メモリセルアレイ１１０が制御回路１２０の上部に配置された構造、即ちＣＯＰ（Ｃｅｌｌ  Ｏｖｅｒ  Ｐｅｒｉｐｈｅｒｙ）構造を有する。例えば、メモリセルアレイ１１０を除いた周辺回路をメモリセルアレイ１１０下に配置することにより、ＣＯＰ構造は、積層方向に対して垂直な面に占める面積を効果的に減少させ、メモリ装置１００の集積度を向上させる。
【００４１】
第２半導体層Ｌ２は基板を含み、基板上にトランジスタのような半導体素子及び素子を配線するためのパターンを形成することで、第２半導体層Ｌ２に制御回路１２０を含む回路を形成する。第２半導体層Ｌ２に回路が形成された後、メモリセルアレイ１１０を含む第１半導体層Ｌ１が形成され、メモリセルアレイ１１０のワードラインＷＬ及びビットラインＢＬと第２半導体層Ｌ２に形成された回路とを電気的に連結するためのパターンが形成される。
【００４２】
図５は、図４の第２半導体層Ｌ２の上面を示す平面図である。
【００４３】
図１及び図５を共に参照すると、第２半導体層Ｌ２はパッド領域ＰＡＤ及び周辺回路領域を含み、周辺回路領域は第１〜第４領域（Ｒ１〜Ｒ４）を含む。パッド領域ＰＡＤには複数の入出力パッドＰが配置され、複数の入出力パッドＰは第２半導体層Ｌ２上のメタル配線を介して第１〜第４領域（Ｒ１〜Ｒ４）に連結される。第１領域Ｒ１の上部には第１メモリプレーンＰＬ１が配置され、第２領域Ｒ２の上部には第２メモリプレーンＰＬ２が配置され、第３領域Ｒ３の上部には第３メモリプレーンＰＬ３が配置され、第４領域Ｒ４の上部には第４メモリプレーンＰＬ４が配置される。
【００４４】
第１領域Ｒ１には第１ロウデコーダＲＤ１及び第１ページバッファＰＢ１が配置され、第１ロウデコーダＲＤ１及び第１ページバッファＰＢ１は第１メモリプレーンＰＬ１に連結される。第２領域Ｒ２には第２ロウデコーダＲＤ２及び第２ページバッファＰＢ２が配置され、第２ロウデコーダＲＤ２及び第２ページバッファＰＢ２は第２メモリプレーンＰＬ２に連結される。第３領域Ｒ３には第３ロウデコーダＲＤ３及び第３ページバッファＰＢ３が配置され、第３ロウデコーダＲＤ３及び第３ページバッファＰＢ３は第３メモリプレーンＰＬ３に連結される。第４領域Ｒ４には第４ロウデコーダＲＤ４及び第４ページバッファＰＢ４が配置され、第４ロウデコーダＲＤ４及び第４ページバッファＰＢ４は第４メモリプレーンＰＬ４に連結される。図５では、第１〜第４領域（Ｒ１〜Ｒ４）のそれぞれに１つのロウデコーダ及び１つのページバッファが配置されるものとして図示したが、本発明は、これに限定されない。一実施例において、第１〜第４領域（Ｒ１〜Ｒ４）のそれぞれには、複数のロウデコーダ及び複数のページバッファが配置される。
【００４５】
周辺回路領域の中心領域には、制御回路１２０が配置される。制御回路１２０は、第１〜第４ロウデコーダ（ＲＤ１〜ＲＤ４）に連結され、第１〜第４ページバッファ（ＰＢ１〜ＰＢ４）に連結される。これにより、制御回路１２０は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作をモニタリングし、モニタリングの結果に基づいて第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のピーク電力区間が少なくとも部分的に分散されるように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作を制御する。図５では、制御回路１２０が周辺回路領域の中心領域に配置されるものとして図示したが、本発明は、これに限定されない。一実施例において、第１〜第４領域（Ｒ１〜Ｒ４）のうちの少なくとも１つに制御回路１２０が配置される。
【００４６】
図６は、図１の第１メモリプレーンＰＬ１を示す図である。
【００４７】
図６を参照すると、第１メモリプレーンＰＬ１は、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｉ）を含む。複数のメモリブロック（ＢＬＫ１〜ＢＬＫｉ）のそれぞれは、３次元構造（又は垂直構造）を有する。具体的に、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｉ）のそれぞれは、第１又は第２方向に沿って伸びた構造物を含む。例えば、各メモリブロックは、第３方向に沿って伸びた複数のＮＡＮＤストリングを含む。この場合、複数のＮＡＮＤストリングは、第１及び第２方向に沿って特定距離ほど離隔して提供される。
【００４８】
図５及び図６を共に参照すると、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｉ）は、ロウデコーダＲＤ１によって選択される。例えば、ロウデコーダＲＤ１は、メモリブロック（ＢＬＫ１〜ＢＬＫｉ）のうちのブロックアドレスに対応するメモリブロックを選択する。図１の第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）も第１メモリプレーンＰＬ１と実質的に同様に具現され、図６を参照して上述した内容は、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）に対しても適用される。
【００４９】
図７Ａは、図６の第１メモリブロックＢＬＫ１の等価回路図である。
【００５０】
図７Ａを参照すると、第１メモリブロックＢＬＫ１は、複数のＮＡＮＤストリング（ＮＳ１１〜ＮＳ３３）、複数のワードライン（ＷＬ１〜ＷＬ８）、複数のビットライン（ＢＬ１〜ＢＬ３）、複数の接地選択ライン（ＧＳＬ１〜ＧＳＬ３）、複数のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）、及び共通ソースラインＣＳＬを含む。ここで、ＮＡＮＤストリングの個数、ワードラインの個数、ビットラインの個数、接地選択ラインの個数、及びストリング選択ラインの個数は、実施例によって多様に変更される。
【００５１】
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が提供され、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が提供され、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が提供される。各ＮＡＮＤストリング（例えば、ＮＳ１１）は、直列連結されたストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣ、及び接地選択トランジスタＧＳＴを含む。
【００５２】
ストリング選択トランジスタＳＳＴは、対応するストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に連結される。複数のメモリセルＭＣは、それぞれ対応するワードライン（ＷＬ１〜ＷＬ８）に連結される。接地選択トランジスタＧＳＴは、対応する接地選択ライン（ＧＳＬ１〜ＧＳＬ３）に連結される。ストリング選択トランジスタＳＳＴは対応するビットライン（ＢＬ１〜ＢＬ３）に連結され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結される。
【００５３】
本実施例において、同じ高さのワードライン（例えば、ＷＬ１）はそれぞれ共通連結され、ストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）はそれぞれ分離されて、接地選択ライン（ＧＳＬ１〜ＧＳＬ３）もそれぞれ分離される。図７では、３本のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）が同じ高さのワードラインを共有するものとして図示したが、本発明は、これに限定されない。例えば、２本のストリング選択ラインが同じ高さのワードラインを共有する。他の例として、４本のストリング選択ラインが同じ高さのワードラインを共有する。
【００５４】
図７Ｂは、図６の第１メモリブロックＢＬＫ１を示す斜視図である。
【００５５】
図７Ｂを参照すると、第１メモリブロックＢＬＫ１は、基板ＳＵＢに対して垂直方向に形成される。基板ＳＵＢは、第１導電型（例えば、ｐタイプ）を有し、基板ＳＵＢ上に第１方向に沿って伸び、第２導電型（例えば、ｎタイプ）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢ領域上に、第１方向に沿って伸びる複数の絶縁膜ＩＬが第３方向に沿って順次に提供され、複数の絶縁膜ＩＬが第３方向に沿って特定距離ほど離隔される。例えば、複数の絶縁膜ＩＬは、シリコン酸化物のような絶縁物質を含む。
【００５６】
隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢ領域上に、第１方向に沿って順次に配置され、第３方向に沿って複数の絶縁膜ＩＬを貫通する複数のピラー（ｐｉｌｌａｒｓ）Ｐが提供される。例えば、複数のピラーＰは、複数の絶縁膜ＩＬを貫通して基板ＳＵＢにコンタクトする。具体的に、各ピラーＰの表面層（ｓｕｒｆａｃｅ  ｌａｙｅｒ）Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域として機能する。一方、各ピラーＰの内部層Ｉは、シリコン酸化物のような絶縁物質又はエアギャップ（ａｉｒ  ｇａｐ）を含む。
【００５７】
隣接する２本の共通ソースラインＣＳＬ間の領域で、絶縁膜ＩＬ、ピラーＰ、及び基板ＳＵＢの露出した表面に沿って電荷保存層（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｌａｙｅｒ）ＣＳが提供される。電荷保存層ＣＳは、ゲート絶縁層（又は「トンネリング絶縁層」と称する）、電荷トラップ層、及びブロッキング絶縁層を含む。例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）構造を有する。また、隣接する２本の共通ソースラインＣＳＬ間の領域で、電荷保存層ＣＳの露出した表面上に、選択ライン（ＧＳＬ、ＳＳＬ）及びワードライン（ＷＬ１〜ＷＬ８）のようなゲート電極ＧＥが提供される。
【００５８】
複数のピラーＰ上には、ドレイン又はドレインコンタクトＤＲがそれぞれ提供される。例えば、ドレイン又はドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含む。ドレインＤＲ上に、第２方向に伸びて第１方向に沿って特定距離ほど離隔して配置されたビットライン（ＢＬ１〜ＢＬ３）が提供される。
【００５９】
図８は、図５のメモリ装置１００を示す断面図である。
【００６０】
図８を参照すると、第２半導体層Ｌ２は、基板ＳＵＢ、第２下部絶縁層ＩＬ２２、及び第１下部絶縁層ＩＬ２１を含み、第２半導体層Ｌ２には、図１の制御回路１２０が配置される。基板ＳＵＢは、単結晶シリコン又は単結晶ゲルマニウムのような半導体物質を含む半導体基板であり、シリコンウェーハから製造される。第１及び第２下部絶縁層（ＩＬ２１、ＩＬ２２）は、シリコン酸化物のような絶縁物質を用いて化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程、スピンコーティング工程などを通じて形成される。
【００６１】
第２半導体層Ｌ２に含まれる基板ＳＵＢ上に複数の半導体素子、例えばトランジスタＴＲが形成され、半導体素子は第２下部絶縁層ＩＬ２２を貫通するコンタクトプラグＣＰ２１を介して第１下部絶縁層ＩＬ２１に形成されたメタルパターンＭＰ２１に電気的に連結される。第２半導体層Ｌ２に形成された半導体素子は、図５の第１〜第４ロウデコーダ（ＲＤ１〜ＲＤ４）、第１〜第４ページバッファ（ＰＢ１〜ＰＢ４）、及び制御回路１２０に対応する回路を構成する。
【００６２】
第１半導体層Ｌ１は第２半導体層Ｌ２上に積層され、第１半導体層Ｌ１には図１のメモリセルアレイ１１０が配置される。第１半導体層Ｌ１は、ベース層ＢＰ及び上部絶縁層ＩＬ１０を含む。一実施例において、ベース層ＢＰは、ポリシリコンを使用してスパッタリング工程、ＣＶＤ工程、原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）工程、物理気相蒸着（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）工程などを通じて形成される。一実施例において、ベース層ＢＰは、第１下部絶縁層ＩＬ２１上に非晶質シリコン層を形成した後、熱処理又はレーザビームの照射によって非晶質シリコン層を単結晶シリコン層に変化させて形成され、これによって、ベース層ＢＰ内の欠陥が除去される。一実施例において、ベース層ＢＰは、ウェーハボンディング（ｗａｆｅｒ  ｂｏｎｄｉｎｇ）工程を介して形成され、この場合、第１下部絶縁層ＩＬ２１上に、例えば単結晶シリコンウェーハを付着させ、ウェーハの上部を部分的に除去するか平坦化することで、ベース層ＢＰが形成される。
【００６３】
また、図７Ｂを参照して上述したように、第１半導体層Ｌ１でストリング選択ラインＳＳＬ、ワードライン（ＷＬ１〜ＷＬ８）、及び接地選択ラインＧＳＬがベース層ＢＰ上に第３方向に積層され、積層されたストリング選択ラインＳＳＬ、ワードライン（ＷＬ１〜ＷＬ８）、及び接地選択ラインＧＳＬを貫通するピラーＰが形成される。
【００６４】
図９は、本発明の他の実施形態によるメモリシステム１０ａを概略的に示すブロック図である。
【００６５】
図９を参照すると、メモリシステム１０ａは、図１のメモリシステム１０の変形実施例に対応し、図１〜図８を参照して上述した内容は、本実施例にも適用される。メモリシステム１０ａは、メモリ装置１００ａ及びメモリコントローラ２００を含む。メモリ装置１００ａは、不揮発性メモリ装置であり、メモリチップとして具現される。メモリ装置１００ａはメモリセルアレイ１１０及び制御回路１２０ａを含み、メモリセルアレイ１１０及び制御回路１２０ａは単一メモリチップとして具現される。本実施例による制御回路１２０ａは、図１の制御回路１２０と異なって具現されるため、以下では、制御回路１２０ａを中心に説明する。
【００６６】
制御回路１２０ａは、第１〜第４制御ロジック（ｃｏｎｔｒｏｌ  ｌｏｇｉｃｓ）（ＣＬ１〜ＣＬ４）を含む。第１〜第４制御ロジック（ＣＬ１〜ＣＬ４）は、それぞれ第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）に対応し、それぞれ第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作を制御する。以下、図１０を参照して第１〜第４制御ロジック（ＣＬ１〜ＣＬ４）の具体的な動作について詳述する。
【００６７】
図１０は、図９のメモリ装置１００ａを示すブロック図である。
【００６８】
図９及び図１０を共に参照すると、メモリ装置１００ａは、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）を含むメモリセルアレイ１１０を含み、例えばメモリセルアレイ１１０は、図４の第１半導体層Ｌ１に配置される。また、メモリ装置１００ａは、第１〜第４ロウデコーダ（ＲＤ１〜ＲＤ４）、第１〜第４ページバッファ（ＰＢ１〜ＰＢ４）、及び第１〜第４制御ロジック（ＣＬ１〜ＣＬ４）を更に含み、例えば第１〜第４ロウデコーダ（ＲＤ１〜ＲＤ４）、第１〜第４ページバッファ（ＰＢ１〜ＰＢ４）、及び第１〜第４制御ロジック（ＣＬ１〜ＣＬ４）は、図４の第２半導体層Ｌ２に配置される。
【００６９】
第１制御ロジックＣＬ１は、第１メモリプレーンＰＬ１の動作をモニタリングすることで第１モニタリング信号ＭＳ１を生成し、生成された第１モニタリング信号ＭＳ１を第２〜第４制御ロジック（ＣＬ２〜ＣＬ４）に提供する。一実施例において、第１メモリプレーンＰＬ１がピーク電力区間に進入した場合、第１モニタリング信号ＭＳ１は活性化され、例えばロジックハイレベルを有する。一実施例において、第１メモリプレーンＰＬ１がピーク電力区間に進入していない場合、第１モニタリング信号ＭＳ１は、非活性化され、例えばロジックロウレベルを有する。例えば、第１モニタリング信号ＭＳ１は、フラグとして具現される。
【００７０】
同様に、第２制御ロジックＣＬ２は、第２メモリプレーンＰＬ２の動作をモニタリングすることで第２モニタリング信号ＭＳ２を生成し、生成された第２モニタリング信号ＭＳ２を第１、第３及び第４制御ロジック（ＣＬ１、ＣＬ３、ＣＬ４）に提供する。第３制御ロジックＣＬ３は、第３メモリプレーンＰＬ３の動作をモニタリングすることで第３モニタリング信号ＭＳ３を生成し、生成された第３モニタリング信号ＭＳ３を第１、第２及び第４制御ロジック（ＣＬ１、ＣＬ２、ＣＬ４）に提供する。第４制御ロジックＣＬ４は、第４メモリプレーンＰＬ４の動作をモニタリングすることで第４モニタリング信号ＭＳ４を生成し、生成された第４モニタリング信号ＭＳ４を第１〜第３制御ロジック（ＣＬ１〜ＣＬ３）に提供する。
【００７１】
第１制御ロジックＣＬ１は、第１モニタリング信号ＭＳ１に基づいて第１メモリプレーンＰＬ１がピーク電力区間に進入したか否かを判断する。判断の結果、第１メモリプレーンＰＬ１がピーク電力区間に進入した場合、第１制御ロジックＣＬ１は、第２〜第４モニタリング信号（ＭＳ２〜ＭＳ４）に基づいて第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）がピーク電力区間に進入したか否かを判断する。
【００７２】
判断の結果、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）のうちの少なくとも１つがピーク電力区間に進入した場合、第１制御ロジックＣＬ１は、第１メモリプレーンＰＬ１の動作を遅延又は中止させる。一実施例において、第１制御ロジックＣＬ１は、活性化された第２〜第４モニタリング信号（ＭＳ２〜ＭＳ４）のうちの少なくとも１つが非活性化されると、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）のうちの少なくとも１つがピーク電力区間から外れたと判断し、第１メモリプレーンＰＬ１の動作を再開させる。一実施例において、第１制御ロジックＣＬ１は、第１メモリプレーンＰＬ１の動作の中止時点から既定の時間が経過すると、第１メモリプレーンＰＬ１の動作を再開させる。
【００７３】
図１１は、図４の第２半導体層Ｌ２ａの一例の上面を示す平面図である。
【００７４】
図４、図９、図１０、及び図１１を共に参照すると、第２半導体層Ｌ２ａはパッド領域ＰＡＤ及び周辺回路領域を含み、周辺回路領域は第１〜第４領域（Ｒ１〜Ｒ４）を含む。パッド領域ＰＡＤには複数の入出力パッドＰが配置され、複数の入出力パッドＰは第２半導体層Ｌ２上のメタル配線を介して第１〜第４領域（Ｒ１〜Ｒ）４に連結される。第１領域Ｒ１の上部には第１メモリプレーンＰＬ１が配置され、第２領域Ｒ２の上部には第２メモリプレーンＰＬ２が配置され、第３領域Ｒ３の上部には第３メモリプレーンＰＬ３が配置され、第４領域Ｒ４の上部には第４メモリプレーンＰＬ４が配置される。
【００７５】
第１領域Ｒ１には、第１ロウデコーダＲＤ１、第１ページバッファＰＢ１、及び第１制御ロジックＣＬ１が配置される。第２領域Ｒ２には、第２ロウデコーダＲＤ２、第２ページバッファＰＢ２、及び第２制御ロジックＣＬ２が配置される。第３領域Ｒ３には、第３ロウデコーダＲＤ３、第３ページバッファＰＢ３、及び第３制御ロジックＣＬ３が配置される。第４領域Ｒ４には、第４ロウデコーダＲＤ４、第４ページバッファＰＢ４、及び第４制御ロジックＣＬ４が配置される。図１１では、第１〜第４領域（Ｒ１〜Ｒ４）のそれぞれに１つのロウデコーダ及び１つのページバッファが配置されるものとして図示したが、本発明は、これに限定されない。一実施例において、第１〜第４領域（Ｒ１〜Ｒ４）のそれぞれには、複数のロウデコーダ及び複数のページバッファが配置される。また、実施例によって、第１〜第４領域（Ｒ１〜Ｒ４）のそれぞれでロウデコーダ、ページバッファ、及び制御ロジックの配置は、多様に変更される。
【００７６】
第１制御ロジックＣＬ１は、第２〜第４制御ロジック（ＣＬ２〜ＣＬ４）に連結され、第２〜第４制御ロジック（ＣＬ２〜ＣＬ４）から第２〜第４モニタリング信号（ＭＳ２〜ＭＳ４）を受信し、第２〜第４制御ロジック（ＣＬ２〜ＣＬ４）に第１モニタリング信号ＭＳ１を提供する。第１制御ロジックＣＬ１は、第１ロウデコーダＲＤ１及び第１ページバッファＰＢ１に連結される。これにより、第１制御ロジックＣＬ１は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作をモニタリングし、モニタリングの結果に基づいて第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のピーク電力区間が少なくとも部分的に分散されるように、第１メモリプレーンＰＬ１の動作を制御する。
【００７７】
図１２Ａ及び図１２Ｂは、図９のメモリ装置１００ａのピーク制御動作の多様な例を示す図である。
【００７８】
第１制御ロジックＣＬ１は、第１〜第４モニタリング信号（ＭＳ１〜ＭＳ４）に基づいて第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作がいずれもピーク電力区間に対応すると判断した場合、例えば第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）の動作がいずれもビットラインセットアップ区間ＢＬＳＥＴＵＰに対応する場合、第１制御ロジックＣＬ１は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが重畳しないように、第１メモリプレーンＰＬ１のビットラインセットアップ動作を中止させる。
【００７９】
例えば、図１２Ａを参照すると、第１制御ロジックＣＬ１は、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが終了するまで、第１メモリプレーンＰＬ１に対してビットラインセットアップ動作を中止させる。第１制御ロジックＣＬ１は、ＰＭＩＣの最大電力限界を考慮して、第１メモリプレーンＰＬ１に対するビットラインセットアップ動作の再開時点を適応的に決定する。第１制御ロジックＣＬ１は、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰがいずれも終了すると、第１メモリプレーンＰＬ１に対するビットラインセットアップ動作を再開させる。一実施例において、第１制御ロジックＣＬ１は、第２〜第４メモリプレーン（ＰＬ２〜ＰＬ４）のうちの少なくとも１つのビットラインセットアップ区間ＢＬＳＥＴＵＰが終了すると、第１メモリプレーンＰＬ１に対するビットラインセットアップ動作を再開させる。
【００８０】
図１２Ｂを参照すると、第１制御ロジックＣＬ１は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰが完全に重畳しないように、第１メモリプレーンＰＬ１のビットラインセットアップ動作を中止させる。図２Ａを参照して上述したように、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のそれぞれの動作に要求される電流量は、ビットラインセットアップ区間ＢＬＳＥＴＵＰの初期にピーク値を有する。従って、第１制御ロジックＣＬ１は、第１〜第４メモリプレーン（ＰＬ１〜ＰＬ４）のビットラインセットアップ区間ＢＬＳＥＴＵＰの初期区間が重畳しないように、第１メモリプレーンＰＬ１のビットラインセットアップ動作を中止させる。例えば、第１制御ロジックＣＬ１は、予め決められた一定時間区間、第１メモリプレーンＰＬ１に対するビットラインセットアップ動作を中止させる。
【００８１】
図１３は、本発明の一実施形態によるメモリ装置の動作方法を示すフローチャートである。
【００８２】
図１３を参照すると、メモリ装置の動作は、単一メモリチップに含まれる複数のメモリプレーンのピーク電力又はピーク電流を制御する動作に対応し、例えば図１のメモリ装置１００又は図９のメモリ装置１００ａで行われる。図１〜図１２Ｂを参照して上述した内容は本実施例にも適用され、重複説明は省略する。
【００８３】
段階Ｓ１１０において、複数のメモリプレーンの動作をモニタリングする。一実施例において、制御回路１２０のモニタリングロジック１２１は、複数のメモリプレーンの動作をモニタリングすることでモニタリング信号ＭＳを生成する。一実施例において、第１〜第４制御ロジック（ＣＬ１〜ＣＬ４）のそれぞれは対応するメモリプレーンの動作をモニタリングすることで第１〜第４モニタリング信号（ＭＳ１〜ＭＳ４）をそれぞれ生成する。
【００８４】
段階Ｓ１２０において、少なくとも１つのメモリプレーンがピーク電力区間に対応するか否かを判断する。一実施例において、制御回路１２０のモニタリングロジック１２１は、複数のメモリプレーンのうちの少なくとも１つがピーク電力区間に進入したか否かを判断する。判断の結果、少なくとも１つのメモリプレーンがピーク電力区間に対応する場合、段階Ｓ１３０を行い、そうではない場合、段階Ｓ１５０を行う。
【００８５】
段階Ｓ１３０において、他のメモリプレーンがピーク電力区間に対応するか否かを判断する。一実施例において、制御回路１２０のモニタリングロジック１２１は、複数のメモリプレーンのうちの少なくとも１つの他のメモリプレーンがピーク電力区間に進入したか否かを判断する。判断の結果、他のメモリプレーンがピーク電力区間に対応する場合、段階Ｓ１４０を行い、そうではない場合、段階Ｓ１５０を行う。
【００８６】
一実施例において、メモリ装置の動作方法は、段階Ｓ１２０とＳ１３０との間に、複数のプレーン間の優先順位情報を用いて他のメモリプレーンを決定する段階を更に含む。具体的に、モニタリングロジック１２１は、段階Ｓ１２０でピーク電力区間に対応すると判断されたメモリプレーンよりも高い優先順位を有するメモリプレーンがピーク電力区間に対応するか否かを判断する。
【００８７】
段階Ｓ１４０において、ピーク電力区間が少なくとも部分的に分散されるように複数のメモリプレーンの動作を制御する。一実施例において、制御回路１２０のピーク制御ロジック１２２は、ピーク電力区間が完全に重畳しないように、一部のメモリプレーンの動作を中止させる。一実施例において、制御回路１２０のピーク制御ロジック１２２は、ピーク電力区間の初期区間が重畳されないように、一部メモリプレーンの動作を中止させる。段階Ｓ１５０において、少なくとも１つのメモリプレーンに対する動作を進める。一実施例において、制御回路１２０のピーク制御ロジック１２２は、少なくとも１つのメモリプレーンに対する動作が正常に行われるように、ロウデコーダ及びページバッファなどを制御する。
【００８８】
図１４は、本発明の一実施形態によるメモリコントローラ２００とメモリ装置１００との間の動作を示すフローチャートである。
【００８９】
図１４を参照すると、本実施形態は、図１３の動作方法の一具現例に対応し、図１〜図１３を参照して上述した内容は本実施例にも適用され、重複説明は省略する。図１４では、メモリ装置が図１のメモリ装置１００に対応するものとして図示したが、本発明はこれに限定されず、図１４のメモリ装置は図９のメモリ装置１００ａに対応してもよい。
【００９０】
段階Ｓ２１０において、メモリコントローラ２００は、ピーク電力区間を指定する。例えば、メモリコントローラ２００のピーク区間決定部２１０は、ピーク電力区間、ピーク電流区間、又はピーク制御区間を指定する。例えば、ピーク電力区間は、プログラム動作のためのビットラインセットアップ区間、読出動作のためのビットラインプリチャージ区間、及びプログラム動作又は読出動作前のラッチ初期化区間のうちの少なくとも１つに該当する。
【００９１】
Ｓ２２０において、メモリコントローラ２００は、複数のプレーン間の優先順位を指定する。例えば、メモリコントローラ２００のプレーン優先順位決定部２２０は、複数のプレーン間の優先順位を決定する。一実施例において、段階Ｓ２１０と段階Ｓ２２０は、実質的に同時に行われる。他の実施例において、段階Ｓ２２０が先に行われ、次いで段階Ｓ２１０が行われる。
【００９２】
一実施例において、ピーク電力区間に関する情報及びプレーン優先順位情報は、メモリ装置１００の出荷時に予め決定され、メモリ装置１００のメモリセルアレイ１１０にプログラムされる。メモリシステム１０に電源が印加されると、即ちブーティングの後、メモリコントローラ２００は、ＩＤＲを通じてメモリセルアレイ１１０にプログラムされたピーク電力区間に関する情報及びプレーン優先順位情報を読出す。
【００９３】
段階Ｓ２３０において、メモリコントローラ２００は、メモリ装置１００にアドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを伝送する。一実施例において、メモリコントローラ２００は、プログラム動作を行うように、メモリ装置１００にデータを更に伝送する。一実施例において、メモリコントローラ２００は、ピーク電力区間に関する情報及び優先順位情報を、セットフィーチャーコマンドを用いてメモリ装置１００に伝送する。
【００９４】
段階Ｓ２４０において、メモリ装置１００は、第１メモリプレーンＰＬ１の動作をモニタリングする。例えば、図１のモニタリングロジック１２１又は図９の第１制御ロジックＣＬ１は、第１メモリプレーンＰＬ１の動作がピーク電力区間に対応するか否かを判断することで、モニタリング信号を生成する。段階Ｓ２５０において、メモリ装置１００は、第１メモリプレーンＰＬ１がピーク電力区間に対応するか否かを判断する。判断の結果、第１メモリプレーンＰＬ１がピーク電力区間に対応する場合、段階Ｓ２７０を行い、そうではない場合、段階Ｓ２９０を行う。
【００９５】
段階Ｓ２６０において、メモリ装置１００は、第２メモリプレーンＰＬ２の動作をモニタリングする。例えば、図１のモニタリングロジック１２１又は図９の第２制御ロジックＣＬ２は、第２メモリプレーンＰＬ２の動作がピーク電力区間に対応するか否かを判断することで、モニタリング信号を生成する。段階Ｓ２７０において、メモリ装置１００は、第２メモリプレーンＰＬ２がピーク電力区間に対応するか否かを判断する。判断の結果、第２メモリプレーンＰＬ２がピーク電力区間に対応する場合、段階Ｓ２８０を行い、そうではない場合、段階Ｓ２９０を行う。
【００９６】
段階Ｓ２８０において、メモリ装置１００は、第１メモリプレーンＰＬ１の動作を中止する。例えば、図１のピーク制御ロジック１２２又は図９の第１制御ロジックＣＬ１は、第１メモリプレーンＰＬ１の動作を一定時間中止させる。段階Ｓ２９０において、メモリ装置１００は、第１メモリプレーンＰＬ１の動作を進める。例えば、図１のピーク制御ロジック１２２又は図９の第１制御ロジックＣＬ１は、第１メモリプレーンＰＬ１の動作を進める。また、段階Ｓ２８０の後、一定時間が経過すると、図１のピーク制御ロジック１２２又は第１制御ロジックＣＬ１は、第１メモリプレーンＰＬ１の動作を再開させる。
【００９７】
図１５は、本発明の一実施形態によるメモリ装置をＳＳＤシステム１０００に適用した例を示すブロック図である。
【００９８】
図１５を参照すると、ＳＳＤシステム１０００は、ホスト１１００及びＳＳＤ１２００を含む。ＳＳＤ１２００は、信号コネクタを通じてホスト１１００と信号を送受信し、電源コネクタを通じて電源が入力される。ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２２０、及びメモリ装置（１２３０、１２４０、１２５０）を含む。メモリ装置（１２３０、１２４０、１２５０）は、垂直積層型ＮＡＮＤフラッシュメモリ装置である。ここで、ＳＳＤ１２００は、図１〜図１４を参照して上述した実施例を用いて具現される。
【００９９】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１００】
１０、１０ａ    メモリシステム
１００、１００ａ、１２３０、１２４０、１２５０    メモリ装置
１１０    メモリセルアレイ
１２０、１２０ａ    制御回路
１２１    モニタリングロジック
１２２    ピーク制御ロジック
２００    メモリコントローラ
２１０    ピーク区間決定部
２２０    プレーン優先順位決定部
１０００    ＳＳＤシステム
１１００    ホスト
１２００    ＳＳＤ
１２１０    ＳＳＤコントローラ
１２２０    補助電源装置
ＢＬ、ＢＬ１〜ＢＬ３    ビットライン
ＢＬＫ１〜ＢＬＫｉ    メモリブロック
ＢＰ    ベース層
ＣＬ１〜ＣＬ４    第１〜第４制御ロジック
ＣＰ１１、ＣＰ１２、ＣＰ２１    コンタクトプラグ
ＣＳ    電荷保存層
ＣＳＬ    共通ソースライン
ＤＲ    ドレイン又はドレインコンタクト
ＧＥ    ゲート電極
ＧＳＬ、ＧＳＬ１〜ＧＬＳ３    接地選択ライン
ＧＳＴ    接地選択トランジスタ
Ｉ    内部層
ＩＬ    絶縁膜
ＩＬ１０    上部絶縁層
Ｌ１、Ｌ２    第１、第２半導体層
ＩＬ２１    第１下部絶縁層
ＩＬ２２    第２下部絶縁層
Ｌ２ａ    第２半導体層
ＭＣ    メモリセル
ＭＰ２１    メタルパターン
ＭＳ１〜ＭＳ４    第１〜第４モニタリング信号
ＮＳ１１〜ＮＳ３１、ＮＳ１２〜ＮＳ３２、ＮＳ１３〜ＮＳ３３    ＮＡＮＤストリング
Ｐ    ピラー
Ｐ、Ｐ’    入出力パッド
ＰＡＤ    パッド領域
ＰＢ１〜ＰＢ４    第１〜第４ページバッファ
ＰＬ１〜ＰＬ４    第１〜第４メモリプレーン
Ｒ１〜Ｒ４    第１〜第４領域
ＲＤ１〜ＲＤ４    第１〜第４ロウデコーダ
Ｓ    表面層
ＳＳＬ、ＳＳＬ１〜ＳＳＬ３    ストリング選択ライン
ＳＳＴ    ストリング選択トランジスタ
ＳＵＢ    基板
ＴＲ    トランジスタ
ＷＬ、ＷＬ１〜ＷＬ８    ワードライン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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