(57)【要約】【課題】一定のセンシング動作をするように制御できるビットラインセンスアンプを含むメモリ装置を提供する。【解決手段】  本メモリ装置は、メモリセルブロック間に配置されるビットラインセンスアンプブロックのうち１又は複数に連結されるセンシング−マッチング制御回路を含む。センシング−マッチング制御回路は、ビットラインセンスアンプを駆動する第１センシング駆動電圧ラインと第２センシング駆動電圧ラインに各々供給される電流レベルを一定に制御する。センシング−マッチング制御回路から出力される第１及び／又は第２センシング駆動制御信号は、全ビットラインセンスアンプブロックのビットラインセンスアンプに提供され、ビットラインセンスアンプは、第１及び第２センシング駆動電圧ラインに供給される決定された電流レベルに基づき同一に駆動される。【選択図】図１
2019061733.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリセルを含むメモリセルブロックと、
前記メモリセルブロック間に配置され、前記メモリセルのデータを感知増幅するセンシング動作を行うビットラインセンスアンプを含むビットラインセンスアンプブロックと、
前記ビットラインセンスアンプブロックのうち、１又は複数のビットラインセンスアンプブロックに連結され、前記１又は複数のビットラインセンスアンプブロックのビットラインセンスアンプに連結される第１センシング駆動電圧ライン及び第２センシング駆動電圧ラインに各々供給される電流レベルを決定するセンシング−マッチング制御回路と、を含み、
前記１又は複数のビットラインセンスアンプブロックのビットラインセンスアンプは、前記センシング−マッチング制御回路により決定された前記第１及び第２センシング駆動電圧ラインの電流レベルに基づき駆動されることを特徴とするメモリ装置。
【請求項２】
前記センシング−マッチング制御回路は、
直列連結される抵抗と、前記抵抗に並列連結されるヒューズとから構成される電圧分配器を含み、
前記電圧分配器は、前記ヒューズの切断有無によってセンシング駆動制御信号を保存し、前記センシング駆動制御信号に応答して前記第１及び第２センシング駆動電圧ラインに供給される電流レベルが決定されることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記センシング−マッチング制御回路は、
前記ビットラインセンスアンプの前記センシング動作前に、前記センシング駆動制御信号を、前記電圧分配器に保存することを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記メモリ装置の製造段階で前記センシング駆動制御信号を前記電圧分配器に保存することを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記センシング−マッチング制御回路は、
第１内部電圧ラインに連結される第１電流源と、
前記第１内部電圧ラインの電圧レベルと第１基準電圧のレベルとを対比し、前記第１内部電圧ラインの電圧レベルと前記第１基準電圧のレベルとが同一であるとき、第１センシング駆動制御信号を発生させる第１比較部と、
前記第１センシング駆動制御信号に応答して、前記第１内部電圧ラインと前記第１センシング駆動電圧ラインとを連結し、前記第１センシング駆動電圧ラインを、前記決定された第１センシング駆動電圧ラインの電流レベルに基づき駆動する第１センシング駆動電圧ドライバと、を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記第１センシング駆動電圧ドライバは、
前記第１センシング駆動制御信号がゲートに連結され、前記第１内部電圧ラインと前記第１センシング駆動電圧ラインとの間に連結されるＮＭＯＳトランジスタであることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記第１センシング駆動電圧ドライバは、
前記第１センシング駆動制御信号がゲートに連結され、前記第１内部電圧ラインと前記第１センシング駆動電圧ラインとの間に連結されるＰＭＯＳトランジスタであることを特徴とする請求項５に記載のメモリ装置。
【請求項８】
前記センシング−マッチング制御回路は、
第２内部電圧ラインに連結される第２電流源と、
前記第２内部電圧ラインの電圧レベルと第２基準電圧のレベルとを比較し、前記第２内部電圧ラインの電圧レベルと前記第２基準電圧のレベルとが同一であるとき、第２センシング駆動制御信号を発生させる第２比較部と、
前記第２センシング駆動制御信号に応答して、前記第２内部電圧ラインと前記第２センシング駆動電圧ラインとを連結し、前記第２センシング駆動電圧ラインを、前記決定された第２センシング駆動電圧ラインの電流レベルに基づき駆動する第２センシング駆動電圧ドライバを含む、ことを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記第２センシング駆動電圧ドライバは、
前記第２センシング駆動制御信号が、ゲートに連結され、前記第２内部電圧ラインと前記第２センシング駆動電圧ラインとの間に連結されるＮＭＯＳトランジスタであることを特徴とする、請求項８に記載のメモリ装置。
【請求項１０】
前記第２センシング駆動電圧ドライバは、
前記第２センシング駆動制御信号がゲートに連結され、前記第２内部電圧ラインと前記第２センシング駆動電圧ラインとの間に連結されるＰＭＯＳトランジスタであることを特徴とする請求項８に記載のメモリ装置。
【請求項１１】
前記センシング−マッチング制御回路は、
第１内部電圧ラインに連結される第１電流源と、
前記第１内部電圧ラインの電圧レベルと第１基準電圧のレベルとを比較し、前記第１内部電圧ラインの電圧レベルと前記第１基準電圧のレベルとが同一であるとき、第１センシング駆動制御信号を発生させる第１比較部と、
前記第１センシング駆動制御信号に応答して、前記第１内部電圧ラインと前記第１センシング駆動電圧ラインとを連結し、前記第１センシング駆動電圧ラインを、前記決定された第１センシング駆動電圧ラインの電流レベルに基づき駆動する第１センシング駆動電圧ドライバと、
第２内部電圧ラインに連結される第２電流源と、
前記第２内部電圧ラインの電圧レベルと第２基準電圧のレベルとを比較し、前記第２内部電圧ラインの電圧レベルと前記第２基準電圧のレベルとが同一であるとき、第２センシング駆動制御信号を発生させる第２比較部と、
前記第２センシング駆動制御信号に応答して、前記第２内部電圧ラインと前記第２センシング駆動電圧ラインとを連結し、前記第２センシング駆動電圧ラインを前記決定された第２センシング駆動電圧ラインの電流レベルに基づき駆動する第２センシング駆動電圧ドライバを含む、ことを特徴とする請求項１に記載のメモリ装置。
【請求項１２】
前記第１センシング駆動電圧ドライバは、前記第１センシング駆動制御信号がゲートに連結され、前記第１内部電圧ラインと前記第１センシング駆動電圧ラインとの間に連結される第１ＮＭＯＳトランジスタであり、
前記第２センシング駆動電圧ドライバは、前記第２センシング駆動制御信号がゲートに連結され、前記第２内部電圧ラインと前記第２センシング駆動電圧ラインとの間に連結される第２ＮＭＯＳトランジスタであることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
前記第１センシング駆動電圧ドライバは、前記第１センシング駆動制御信号がゲートに連結され、前記第１内部電圧ラインと前記第１センシング駆動電圧ラインとの間に連結される第１ＰＭＯＳトランジスタであり、
前記第２センシング駆動電圧ドライバは、前記第２センシング駆動制御信号がゲートに連結され、前記第２内部電圧ラインと前記第２センシング駆動電圧ラインとの間に連結される第２ＰＭＯＳトランジスタであることを特徴とする請求項１１に記載のメモリ装置。
【請求項１４】
前記ビットラインセンスアンプ各々は、
前記センシング動作において、前記メモリセルが連結されるビットラインと相補ビットラインとの間の電圧を感知増幅し、前記増幅された電圧のハイレベルを供給するＰ型センスアンプと、
前記センシング動作において、前記増幅された電圧のローレベルを供給するＮ型センスアンプと、
前記センシング動作前に、前記ビットラインと前記相補ビットラインとをプリチャージ電圧レベルに等化させる、プリチャージ及び等化回路と、を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項１５】
複数個のメモリセルを含むメモリセルブロックと、
前記メモリセルブロック間に配置され、前記メモリセルが連結されるビットラインと相補ビットラインとの間のオフセット電圧を除去する動作を行い、センシング動作において前記ビットラインと前記相補ビットラインとの間の電圧差を感知増幅するビットラインセンスアンプを含むビットラインセンスアンプブロックと、
前記ビットラインセンスアンプブロックのうち、１又は複数のビットラインセンスアンプブロックに連結され、前記１又は複数のビットラインセンスアンプブロックのビットラインセンスアンプに連結される第１センシング駆動電圧ライン及び第２センシング駆動電圧ラインに各々供給される電流レベルを決定するセンシング−マッチング制御回路と、を含み、
前記１又は複数のビットラインセンスアンプブロックのビットラインセンスアンプは、前記センシング−マッチング制御回路により決定された前記第１及び第２センシング駆動電圧ラインの電流レベルに基づき駆動されることを特徴とするメモリ装置。
【請求項１６】
前記センシング−マッチング制御回路は、
直列連結される抵抗と、前記抵抗に並列連結されるヒューズとから構成される電圧分配器を含み、
前記電圧分配器は、前記ヒューズの切断有無によってセンシング駆動制御信号を保存し、前記センシング駆動制御信号に応答して前記第１及び第２センシング駆動電圧ラインに供給される電流レベルが決定されることを特徴とする請求項１５に記載のメモリ装置。
【請求項１７】
前記センシング−マッチング制御回路は、
前記ビットラインセンスアンプの前記オフセット電圧を除去する動作前に、前記センシング駆動制御信号を前記電圧分配器に保存することを特徴とする請求項１６に記載のメモリ装置。
【請求項１８】
前記センシング−マッチング制御回路は、
第１内部電圧ラインの電圧レベルと第１基準電圧のレベルとを比較し、前記第１内部電圧ラインの電圧レベルと前記第１基準電圧のレベルとが同一であるとき、センシング駆動制御信号を発生し、前記センシング駆動制御信号に応答して、前記第１センシング駆動電圧ラインを前記決定された第１センシング駆動電圧ラインの電流レベルに基づき駆動することを特徴とする請求項１５に記載のメモリ装置。
【請求項１９】
前記センシング−マッチング制御回路は、
第２内部電圧ラインの電圧レベルと第２基準電圧のレベルとを比較し、前記第２内部電圧ラインの電圧レベルと前記第２基準電圧のレベルとが同一であるとき、センシング駆動制御信号を発生し、前記センシング駆動制御信号に応答して、前記第２センシング駆動電圧ラインを前記決定された第２センシング駆動電圧ラインの電流レベルに基づき駆動することを特徴とする請求項１５に記載のメモリ装置。
【請求項２０】
前記ビットラインセンスアンプ各々は、
アイソレーション信号に応答して、前記ビットラインとセンシングビットラインとを連結する第１アイソレーショントランジスタと、
オフセット除去信号に応答して、前記ビットラインと相補センシングビットラインを連結する第１オフセット除去トランジスタと、
前記センシング動作において、前記ビットラインと前記相補ビットラインとの間の電圧を感知増幅し、前記増幅された電圧のハイレベルを供給するＰ型センスアンプと、
前記センシング動作において、前記増幅された電圧のローレベルを供給するＮ型センスアンプと、
前記アイソレーション信号に応答して、前記相補ビットラインと前記相補センシングビットラインとを連結する第２アイソレーショントランジスタと、
前記オフセット除去信号に応答して、前記相補ビットラインと前記センシングビットラインとを連結する第２オフセット除去トランジスタと、を含むことを特徴とする請求項１５に記載のメモリ装置。
【請求項２１】
第１センシング駆動電圧ラインと第２センシング駆動電圧ラインとの間に連結され、メモリセルのデータを感知増幅するセンシング動作を行うビットラインセンスアンプを、制御回路により、制御する方法において、
前記ビットラインセンスアンプと連結されるビットラインと相補ビットラインをプリチャージさせる動作と、
第１内部電圧ラインに第１電流を供給する動作と、
前記第１内部電圧ラインの電圧レベルと第１基準電圧のレベルとを比較する動作と、
前記比較の結果、前記第１内部電圧ラインの電圧レベルと前記第１基準電圧のレベルとが同一であるとき、第１センシング駆動制御信号を発生させる動作と、
前記第１センシング駆動制御信号に応答して、前記第１センシング駆動電圧ラインに供給される電流レベルを決定する動作と、
前記決定された第１センシング駆動電圧ラインの電流レベルに基づき前記ビットラインセンスアンプを駆動する動作と、を含むことを特徴とする方法。
【請求項２２】
前記第１センシング駆動制御信号に応答して、前記第１センシング駆動電圧ラインに供給される電流レベルを決定する動作は、
直列連結される抵抗と、前記抵抗に並列連結されるヒューズとから構成される電圧分配器を用いて、前記ヒューズの切断有無によって、前記第１センシング駆動制御信号を保存し、前記保存された第１センシング駆動制御信号に応答して、前記第１内部電圧ラインと前記第１センシング駆動電圧ラインとを連結することを特徴とする請求項２１に記載の方法。
【請求項２３】
前記第１センシング駆動制御信号に応答して、前記第１センシング駆動電圧ラインに供給される電流レベルを決定する動作は、
前記ビットラインセンスアンプの前記センシング動作前に行われることを特徴とする請求項２１に記載の方法。
【請求項２４】
前記第１センシング駆動制御信号に応答して、前記第１センシング駆動電圧ラインに供給される電流レベルを決定する動作は、
前記ビットラインと前記相補ビットラインとの間のオフセット電圧を除去する動作前に行われることを特徴とする請求項２１に記載の方法。
【請求項２５】
前記方法は、
第２内部電圧ラインから第２電流を取り出す動作と、
前記第２内部電圧ラインの電圧レベルと第２基準電圧のレベルとを比較する動作と、
前記比較の結果、前記第２内部電圧ラインの電圧レベルと前記第２基準電圧のレベルとが同一であるとき、第２センシング駆動制御信号を発生させる動作と、
前記第２センシング駆動制御信号に応答して、前記第２センシング駆動電圧ラインに供給される電流レベルを決定する動作と、
前記決定された第２センシング駆動電圧ラインの電流レベルに基づき前記ビットラインセンスアンプを駆動する動作と、をさらに含むことを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに詳細には、ビットラインセンスアンプのセンシング動作を一定に制御するメモリ装置及び方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、メモリセルのセルキャパシタに保存された電荷によってデータを記録する方式で動作する。メモリセルは、ビットラインＢＬと相補ビットラインＢＬＢに連結される。ＤＲＡＭにおいて、読出動作又はリフラッシュ動作が行われる場合、ビットラインセンスアンプは、ビットラインＢＬと相補ビットラインＢＬＢとの電圧差を感知増幅する。ビットラインセンスアンプを構成する半導体素子は、工程・電圧・温度（ＰＶＴ；Ｐｒｏｃｅｓｓ−Ｖｏｌｔａｇｅ−Ｔｅｍｐｅｒａｔｕｒｅ）などの変動によってその素子特性、例えば、閾電圧が互いに異なりうる。これにより、ビットラインセンスアンプのゲイン（ｇａｉｎ）変動が生じ、センシング特性の分布が増大する。ビットラインセンスアンプのセンシング特性分布が広くなれば、ＤＲＡＭのタイミング性能が低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ビットラインセンスアンプのセンシング動作を一定に制御する、即ち、上記のような閾電圧などの素子特性の素子間変動に対してその影響を受けることなく、一定のセンシング動作をするように制御できるメモリ装置及び方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明の実施例によるメモリ装置は、複数個のメモリセルを含むメモリセルブロック、メモリセルブロック間に配置され、メモリセルのデータを感知増幅するセンシング動作を行うビットラインセンスアンプを含むビットラインセンスアンプブロック、そして、ビットラインセンスアンプブロックのうち、１又は複数と連結され、１又は複数ビットラインセンスアンプブロックのビットラインセンスアンプと連結される第１センシング駆動電圧ラインと第２センシング駆動電圧ラインに各々供給される電流レベルを決定するセンシング−マッチング制御回路を含み、１又は複数ビットラインセンスアンプブロックのビットラインセンスアンプは、センシング−マッチング制御回路で決定された第１及び第２センシング駆動電圧ラインに供給される電流レベルに基づき駆動される。
【０００５】
本発明の実施例によるメモリ装置は、複数個のメモリセルを含むメモリセルブロック、メモリセルブロック間に配置され、メモリセルが連結されるビットラインと相補ビットラインとの間のオフセット電圧を除去する動作を行い、ビットラインと相補ビットラインとの間の電圧差を感知増幅するビットラインセンスアンプを含むビットラインセンスアンプブロック、そしてビットラインセンスアンプブロックのうち、一部と連結され、一部ビットラインセンスアンプブロックのビットラインセンスアンプと連結される第１センシング駆動電圧ラインと第２センシング駆動電圧ラインに供給される電流レベルを決定するセンシング−マッチング制御回路を含み、ビットラインセンスアンプブロックのビットラインセンスアンプは、センシング−マッチング制御回路で決定された第１及び第２センシング駆動電圧ラインに供給される電流レベルで駆動される。
【０００６】
本発明の実施例によるビットラインセンスアンプを制御する方法は、ビットラインセンスアンプと連結されるビットラインと相補ビットラインをプリチャージさせる動作、第１内部電圧ラインに第１電流を供給する動作、第１内部電圧ラインの電圧レベルと第１基準電圧のレベルとを比較する動作、比較結果、第１内部電圧ラインの電圧レベルと第１基準電圧のレベルが同一であるとき、第１センシング駆動制御信号を発生させる動作、第１センシング駆動制御信号に応答して、第１センシング駆動電圧ラインに供給される電流レベルを決定する動作、そして決定された第１センシング駆動電圧ラインに供給される電流レベルでビットラインセンスアンプを駆動する動作を含む。
【発明の効果】
【０００７】
本発明によれば、全てのビットラインセンスアンプＳ／Ａが、第１及び第２センシング駆動電圧ラインＬＡ、ＬＡＢに供給される一定レベルの電流に基づいて駆動されるので、ビットラインセンスアンプＳ／Ａのセンシング動作が一定になると予測され、また、ビットラインセンスアンプＳ／Ａの素子特性が素子間で変動する場合でも、ビットラインセンスアンプＳ／Ａのセンシング特性の分散が削減される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例によるメモリ装置を説明するブロックダイヤグラムである。
【図２】図１のメモリセルアレイ及びセンスアンプブロックを具体的に示す図面である。
【図３】図２に示されたビットラインセンスアンプに含まれた回路を示す図面である。
【図４】図３のビットラインセンスアンプの動作を示すタイミング図である。
【図５】本発明の実施例によるセンシング−マッチング制御回路を説明する図面である。
【図６】本発明の実施例によるセンシング−マッチング制御回路を説明する図面である。
【図７】本発明の実施例によるセンシング−マッチング制御回路を説明する図面である。
【図８】本発明の実施例による電圧分配器を説明する回路図である。
【図９】本発明の実施例によるセンシング−マッチング制御回路を説明する図面である。
【図１０】本発明の実施例によるセンシング−マッチング制御回路を説明する図面である。
【図１１】本発明の実施例によるセンシング−マッチング制御回路を説明する図面である。
【図１２】図２に図示されたビットラインセンスアンプの他の例に含まれた回路を示す図面である。
【図１３】図１２のビットラインセンスアンプの動作を説明する図面である。
【図１４】図１２のビットラインセンスアンプの動作を説明する図面である。
【図１５】本発明の実施例によるビットラインセンスアンプのセンシング動作を一定に制御するための方法を説明するフローチャートである。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施例によるメモリ装置を説明するブロックダイヤグラムである。
図１を参照すれば、メモリ装置１００は、半導体素子に基づく保存装置である。例示として、メモリ装置１００は、ＤＲＡＭ、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）、ＬＰＤＤＲ  ＳＤＲＡＭ（Ｌｏｗ  Ｐｏｗｅｒ  Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）、ＧＤＤＲ  ＳＤＲＡＭ（Ｇｒａｐｈｉｃｓ  Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）、ＤＤＲ２  ＳＤＲＡＭ、ＤＤＲ３  ＳＤＲＡＭ、ＤＤＲ４  ＳＤＲＡＭ、サイリスタＲＡＭ（Ｔｈｙｒｉｓｔｏｒ  ＲＡＭ、ＴＲＡＭ）などの揮発性メモリ、又は、ＰＲＡＭ（Ｐｈａｓｅｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの非揮発性メモリである。
【００１０】
メモリ装置１００は、外部装置、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）又はメモリコントローラからコマンドＣＭＤ、アドレスＡＤＤＲ及び制御信号を受信し、データパッドＤＱを通じてデータを入力又は出力する。メモリ装置１００は、メモリセルアレイ１１０、コマンドデコーダ１１２、制御ロジック部１１４、アドレスバッファ１１６、ロウ（行）デコーダ１１７、カラム（列）デコーダ１１８、センスアンプブロック１２０、入出力ゲート回路１２２、そしてデータ入出力回路１２４を含む。
【００１１】
メモリセルアレイ１１０は、行及び列に配列されるマトリックス状に提供される複数のメモリセルを含む。メモリセルアレイ１１０は、メモリセルと連結される複数個のワードラインＷＬと複数個のビットラインＢＬを含む。複数のワードラインＷＬは、メモリセルの行と連結され、複数のビットラインＢＬは、メモリセルの列と連結される。
【００１２】
コマンドデコーダ１１２は、ＣＰＵ又はメモリコントローラから受信されるロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、チップ選択信号（／ＣＳ）、書込イネーブル信号（／ＷＥ）などをデコーディングして、コマンドＣＭＤに相応する制御信号を制御ロジック部１１４で生成させる。コマンドＣＭＤには、アクティベーションコマンド、読出コマンド、書込コマンド、プリチャージコマンドなどを含む。
アクティベーションコマンドは、特定のバンク又はメモリセルを選択して特定のロウ（行）をアクティベート（活性化）して後ほど読出又は書込できるようにするために用いられる。
【００１３】
アドレスバッファ１１６は、ＣＰＵ又はメモリコントローラからアドレスＡＤＤＲを受信する。アドレスＡＤＤＲは、メモリセルアレイ１１０の行をアドレッシングするロウアドレスＲＡとメモリセルアレイ１１０の列をアドレッシングするカラムアドレスＣＡを含む。実施例によって、コマンドＣＭＤとアドレスＡＤＤＲは、コマンドアドレスＣＡバスを通じてメモリ装置１００に提供される。コマンドアドレスＣＡバスには、時系列的にコマンドＣＭＤ又はアドレスＡＤＤＲが載せられる。アドレスバッファ１１６は、ロウアドレスＲＡをロウデコーダ１１７に伝送し、カラムアドレスＣＡをカラムデコーダ１１８に伝送する。
【００１４】
ロウデコーダ１１７は、メモリセルアレイ１１０と連結された複数のワードラインＷＬのうち、何れか１つを選択する。ロウデコーダ１１７は、アドレスバッファ１１６から受信されたロウアドレスＲＡをデコーディングして、ロウアドレスＲＡに相応する何れか１つのワードラインＷＬを選択し、選択されたワードラインＷＬを活性化する。
【００１５】
カラムデコーダ１１８は、メモリセルアレイ１１０の複数のビットラインＢＬのうち、所定のビットラインＢＬを選択する。カラムデコーダ１１８は、アドレスバッファ１１６から受信されたカラムアドレスＣＡをデコーディングしてカラム選択信号ＣＳＬを発生し、入出力ゲート回路１２２を通じてカラム選択信号ＣＳＬに連結されたビットラインＢＬを選択する。
【００１６】
センスアンプブロック１２０は、メモリセルアレイ１１０のビットラインＢＬと連結される。センスアンプブロック１２０は、ビットラインＢＬの電圧変化を感知し、これを増幅して出力する。センスアンプブロック１２０によって感知増幅されたビットラインＢＬは、入出力ゲート回路１２２を介して選択される。
【００１７】
入出力ゲート回路１２２は、カラム選択信号ＣＳＬによって選択されたビットラインＢＬのデータを保存する読出データラッチと、メモリセルアレイ１１０にデータを書込むための書込ドライバを含む。読出データラッチに保存されたデータは、データ入出力回路１２４を介してデータパッドＤＱに提供される。データパッドＤＱを介してデータ入出力回路１２４に提供された書込データは、書込ドライバを介してメモリセルアレイ１１０に書込まれる。
【００１８】
制御ロジック部１１４は、センスアンプブロック１２０内のビットラインセンスアンプのセンシング動作を一定に制御するためのセンシング−マッチング制御回路１３０を含む。センシング−マッチング制御回路１３０は、ビットラインセンスアンプと連結される第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢに供給される電流レベルが一定になるように制御して、そのために第１センシング駆動制御信号ＶＧＮＬＡ、及び／又は第２センシング駆動制御信号ＶＬＡＮＧを出力する。
センシング−マッチング制御回路１３０の第１センシング駆動制御信号ＶＧＮＬＡ、及び／又は第２センシング駆動制御信号ＶＬＡＮＧは、センスアンプブロック１２０内の全ビットラインセンスアンプが一定の第１センシング駆動電圧、及び／又は一定の第２センシング駆動電圧で駆動されるようにして、ビットラインセンスアンプのセンシング動作を一定に制御する。
【００１９】
図２は、図１のメモリセルアレイ１１０とセンスアンプブロック１２０とを具体的に示す図面である。
【００２０】
図２を参照すれば、メモリセルアレイ１１０は、複数のメモリセルブロックＣＢ０〜ＣＢｎ＋１（ｎは、０を含む自然数）で構成される。複数のメモリセルブロックＣＢ０〜ＣＢｎ＋１の間にビットラインセンスアンプブロックＳＡ０〜ＳＡｎが配置される。例えば、ＣＢｎ−１メモリセルブロックとＣＢｎメモリセルブロックとがビットラインセンスアンプブロックＳＡｎ−１の両端に配置される。即ち、ＳＡｎ−１ビットラインセンスアンプブロックの両側にＣＢｎ−１メモリセルブロックとＣＢｎメモリセルブロックとが配置される。
【００２１】
ビットラインセンスアンプブロックＳＡ０〜ＳＡｎ各々は、ビットラインＢＬと相補ビットラインＢＬＢに連結されるビットラインセンスアンプＳ／Ａを複数個含む。ビットラインセンスアンプＳ／Ａは、ビットラインＢＬと相補ビットラインＢＬＢが延びる方向に繰り返して配置される。ビットラインＢＬと相補ビットラインＢＬＢは、対（ｐａｉｒ）を構成し、ビットラインセンスアンプＳ／Ａにそれぞれ連結される。ビットラインセンスアンプＳ／Ａは、２つのビットラインにつき１つのピッチで配置される。
【００２２】
複数のビットラインセンスアンプブロックＳＡ０〜ＳＡｎのうち、１又は複数のビットラインセンスアンプブロック、例えば、ＳＡｋ〜ＳＡｍビットラインセンスアンプブロックがセンシング−マッチング制御回路１３０と連結される。センシング−マッチング制御回路１３０は、ＳＡｋ〜ＳＡｍビットラインセンスアンプブロック内のビットラインセンスアンプＳ／Ａの第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢに一定レベルの電流が供給されるように制御する。
【００２３】
例示として、ＳＡｋ〜ＳＡｍビットラインセンスアンプブロックに含まれるビットラインセンスアンプＳ／Ａの個数が２０４８個程度であると仮定する。センシング−マッチング制御回路１３０は、ＳＡｋ〜ＳＡｍビットラインセンスアンプブロック内の２０４８個のビットラインセンスアンプＳ／Ａの第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢに一定の電流レベルを供給する。ＳＡｋ〜ＳＡｍビットラインセンスアンプブロック内の２０４８個ビットラインセンスアンプＳ／Ａの動作は、残りのビットラインセンスアンプブロック（ＳＡ０〜ＳＡｎ、但し、ＳＡｋ〜ＳＡｍは除く）のビットラインセンスアンプＳ／Ａの動作と確率的に類似した傾向を有すると理解される。
【００２４】
ＳＡｋ〜ＳＡｍビットラインセンスアンプブロック内の２０４８個ビットラインセンスアンプＳ／Ａの第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢの電流レベルが一定に供給されるように制御されて得られる第１及び／又は第２センシング駆動制御信号ＶＧＮＬＡ、ＶＬＡＮＧ（図５を参照）は、全ビットラインセンスアンプブロックＳＡ０〜ＳＡｎに直ちに提供される。全てのビットラインセンスアンプブロックＳＡ０〜ＳＡｎ内のビットラインセンスアンプＳ／Ａの第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢに対して電流レベルが同一に（一定に）供給される。
即ち、全てのビットラインセンスアンプＳ／Ａが、第１及び第２センシング駆動電圧ラインＬＡ、ＬＡＢに供給される一定レベルの電流に基づいて駆動されるので、ビットラインセンスアンプＳ／Ａのセンシング動作が一定になると予測される。また、ビットラインセンスアンプＳ／Ａの素子特性が素子間で変動する場合でも、ビットラインセンスアンプＳ／Ａが第１及び第２センシング駆動電圧ラインＬＡ、ＬＡＢに供給される一定レベルの電流に基づいて駆動されるので、ビットラインセンスアンプＳ／Ａのセンシング特性の分散が削減される。
【００２５】
図３は、図２に図示されたビットラインセンスアンプに含まれた回路を示す図面である。図３において、説明の便宜上、ビットラインセンスアンプＳ／Ａは、ＣＢｎ−１メモリセルブロックとＣＢｎメモリセルブロックとの間に配置されると仮定する。
【００２６】
図３を参照すれば、ビットラインセンスアンプＳ／Ａは、ＰＭＯＳトランジスタで構成されるＰ型センスアンプＰＳＡ、ＮＭＯＳトランジスタで構成されるＮ型センスアンプＮＳＡ、ＮＭＯＳトランジスタで構成されるプリチャージ及び等化回路ＥＱ、そしてカラム選択信号ＣＳＬに応答して動作するカラム選択回路ＣＳを含む。
【００２７】
Ｐ型センスアンプＰＳＡは、ビットラインＢＬ０と相補ビットラインＢＬＢ０との間に直列連結される第１ＰＭＯＳトランジスタＰ１１と第２ＰＭＯＳトランジスタＰ１２とを含む。第１及び第２ＰＭＯＳトランジスタＰ１１、Ｐ１２のソースには、第１センシング駆動電圧ラインＬＡが連結され、第１ＰＭＯＳトランジスタＰ１１のゲートには、相補ビットラインＢＬＢ０が連結され、第２ＰＭＯＳトランジスタＰ１２のゲートには、ビットラインＢＬ０が連結される。第１ＰＭＯＳトランジスタＰ１１と第２ＰＭＯＳトランジスタＰ１２のサイズは、互いに異なってもよいが、望ましくは、互いに同一である。
【００２８】
第１センシング駆動電圧ラインＬＡは、センシング−マッチング制御回路１３０（図２）と連結され、センシング−マッチング制御回路１３０の制御によってビットラインセンスアンプＳ／Ａに第１センシング駆動電圧を供給する。ビットラインセンスアンプＳ／Ａの第１センシング駆動電圧は、メモリセルアレイ１１０（図１）の動作に使用されるように供給される第１内部電圧ＶＩＮＴＡである。第１内部電圧ＶＩＮＴＡは、メモリ装置１００内部の電圧生成部で生成される電圧である。電圧生成部は、メモリ装置１００外部から印加される電源電圧ＶＤＤを受信し、電源電圧ＶＤＤレベルよりも低い電圧レベルの第１内部電圧ＶＩＮＴＡを生成する。
【００２９】
第１センシング駆動電圧ラインＬＡに連結されるＰ型センスアンプＰＳＡは、ビットラインＢＬ０に連結されるメモリセルのデータのセンシング及び増幅動作で増幅されたハイレベル電圧（第１電圧とする）を供給する。
【００３０】
Ｎ型センスアンプＮＳＡは、ビットラインＢＬ０と相補ビットラインＢＬＢ０との間に直列連結される第１ＮＭＯＳトランジスタＮ１１と第２ＮＭＯＳトランジスタＮ１２を含む。第１及び第２ＮＭＯＳトランジスタＮ１１、Ｎ１２のソースには、第２センシング駆動電圧ラインＬＡＢが連結され、第１ＮＭＯＳトランジスタＮ１１のゲートには、相補ビットラインＢＬＢ０が連結され、第２ＮＭＯＳトランジスタＮ１２のゲートには、ビットラインＢＬ０が連結される。第１ＮＭＯＳトランジスタＮ１１と第２ＮＭＯＳトランジスタＮ１２のサイズは、互いに異なってもよいが、望ましくは、互いに同一である。
【００３１】
第２センシング駆動電圧ラインＬＡＢは、センシング−マッチング制御回路１３０と連結され、センシング−マッチング制御回路１３０の制御によって、ビットラインセンスアンプＳ／Ａに第２センシング駆動電圧を供給する。ビットラインセンスアンプＳ／Ａの第２センシング駆動電圧は、メモリ装置１００の第２内部電圧ＶＳＳである。第２内部電圧ＶＳＳは、接地電圧又は負（−）電圧である。
【００３２】
第２センシング駆動電圧ラインＬＡＢと連結されるＮ型センスアンプＮＳＡは、ビットラインＢＬ０に連結されるメモリセルデータのセンシング及び増幅動作で増幅されたローレベル電圧（第１電圧より低い第２電圧とする）を供給する。
【００３３】
プリチャージ及び等化回路ＥＱは、イコライジング信号ＰＥＱに応答して、ビットラインＢＬ０と相補ビットラインＢＬＢ０とをプリチャージ電圧ＶＢＬのレベルに等化させる。プリチャージ及び等化回路ＥＱは、プリチャージ電圧ＶＢＬとビットラインＢＬ０との間に連結される第３ＮＭＯＳトランジスタＮ１３、プリチャージ電圧ＶＢＬと相補ビットラインＢＬＢ０との間に連結される第４ＮＭＯＳトランジスタＮ１４、そして、ビットラインＢＬと相補ビットラインＢＬＢとの間に連結される第５ＮＭＯＳトランジスタＮ１５を含む。実施例によって、プリチャージ及び等化回路ＥＱは、第３ＮＭＯＳトランジスタＮ１３と第４ＮＭＯＳトランジスタＮ１４のうちの何れか１つと第５ＮＭＯＳトランジスタＮ１５とから構成される。
【００３４】
第３ないし第５ＮＭＯＳトランジスタＮ１３〜Ｎ１５のゲートは、イコライジング信号ＰＥＱに連結される。イコライジング信号ＰＥＱは、ビットラインセンスアンプＳ／Ａのプリチャージ動作時にロジックハイレベルとして印加され、第１ないし第３ＮＭＯＳトランジスタＮ１３〜Ｎ１５をターンオンし、ビットラインＢＬ０と相補ビットラインＢＬＢ０とをプリチャージ電圧ＶＢＬレベルにプリチャージする。センシング動作時に、イコライジング信号ＰＥＱは、ロジックローレベルとして印加され、第１ないし第３ＮＭＯＳトランジスタＮ１３〜Ｎ１５をターンオフする。
【００３５】
カラム選択回路ＣＳは、カラム選択信号ＣＳＬに応答してビットラインＢＬ０をデータ入出力ラインＩＯ０に連結し、相補ビットラインＢＬＢ０を相補データ入出力ラインＩＯＢ０に連結する。カラム選択回路ＣＳは、ＰセンスアンプＰＳＡとＮセンスアンプＮＳＡのセンシング及び増幅動作によって、ビットラインＢＬ０と相補ビットラインＢＬＢ０との間の当初にセンスされた電圧差に基づいてディベロップ（ｄｅｖｅｌｏｐｅ、正帰還による増幅）されて得られるビットラインＢＬ０と相補ビットラインＢＬＢ０の電圧レベルを、データ入出力ラインＩＯ０と相補データ入出力ラインＩＯＢ０に伝達する。実施例によって、カラム選択回路ＣＳは、入出力ゲート回路１２２（図１）に含まれる。
【００３６】
図４は、図３のビットラインセンスアンプＳ／Ａの動作を示すタイミング図である。図４では、ビットラインＢＬ０に連結されたメモリセルデータの論理状態が「１」である場合の例が図示されている。
【００３７】
図３及び図４を参照すれば、第１区間Ｔ１において、ビットラインセンスアンプＳ／Ａは、ロジックハイレベルのイコライジング信号ＰＥＱに応答して、プリチャージ動作を行い、ビットライン対ＢＬ０、ＢＬＢ０は、プリチャージ電圧ＶＢＬにプリチャージされる。
【００３８】
例示として、プリチャージ電圧ＶＢＬは、第１センシング駆動電圧ラインＬＡの電圧レベルと第２センシング駆動電圧ラインＬＡＢの電圧レベルとの和の半分に相当する電圧レベルを有する。第１センシング駆動電圧ラインＬＡに第１内部電圧ＶＩＮＴＡが印加され、第２センシング駆動電圧ラインＬＡＢに接地電圧である第２内部電圧ＶＳＳが印加される場合、プリチャージ電圧ＶＢＬは、第１内部電圧ＶＩＮＴＡレベルの半分に相当する電圧レベルを有する。実施例によって、第１センシング駆動電圧ラインＬＡに第１内部電圧ＶＩＮＴＡが印加され、第２センシング駆動電圧ラインＬＡＢに負（−）の第２内部電圧ＶＳＳレベルが印加される場合、プリチャージ電圧ＶＢＬは、第１内部電圧ＶＩＮＴＡレベルと負（−）の第２内部電圧ＶＳＳレベルとの和の半分に相当する電圧レベルを有する。
【００３９】
第２区間Ｔ２において、ビットラインＢＬ０に連結されたメモリセルのワードラインＷＬがロジックローレベルからロジックハイレベルに活性化され、ビットラインセンスアンプＳ／Ａは、チャージシェアリング動作を行う。ビットラインＢＬ０に連結されたメモリセルのセルキャパシタに保存された電荷とビットラインＢＬ０に保存された電荷との間にチャージシェアリングが発生し、ビットラインＢＬ０の電圧レベルは、所定のレベルｄＶＢＬほど上昇する。
【００４０】
第３区間Ｔ３において、ビットラインセンスアンプＳ／Ａは、センシング動作を行う。この際、第１センシング駆動電圧ラインＬＡに第１内部電圧ＶＩＮＴＡが印加され、第２センシング駆動電圧ラインＬＡＢに第２内部電圧ＶＳＳが印加される。ビットラインセンスアンプＳ／Ａは、ビットラインＢＬ０と相補ビットラインＢＬＢ０との電圧差ｄＶＢＬに基づき、ビットラインＢＬ０は、第１内部電圧ＶＩＮＴＡに増加され、相補ビットラインＢＬＢ０は、第２内部電圧ＶＳＳに下降する。ビットラインセンスアンプＳ／Ａは、第１内部電圧ＶＩＮＴＡと第２内部電圧ＶＳＳで駆動され、ビットラインＢＬ０と相補ビットラインＢＬＢ０との電圧差ｄＶＢＬを電圧差ｄＶにディベロップ、即ち、正帰還増幅する。
【００４１】
かようなビットラインセンスアンプＳ／Ａの動作は、メモリ装置１００（図１）のタイミングパラメータと関連付けられる。メモリ装置１００のタイミングパラメータのうち、特にｔＲＣＤ（ＲＡＳ−ｔｏ−ＣＡＳ  Ｄｅｌａｙ）パラメータは、ビットラインセンスアンプＳ／Ａの第３区間Ｔ３のセンシング動作と密接に関連付けられる。
【００４２】
通常、ｔＲＣＤパラメータは、メモリセルに書込まれたデータ読出時の最小限の遅延時間を示すタイミングパラメータであって、／ＣＡＳ信号に基づいて発生するカラム選択信号ＣＳＬと一定部分関連付けられる。図４に図示されたように、ビットラインセンスアンプＳ／Ａのセンシング動作によって、ディベロップされたビットラインＢＬ０と相補ビットラインＢＬＢ０の電圧レベルは、カラム選択信号ＣＳＬに応答して、データ入出力ラインＩＯ０と相補データ入出力ラインＩＯＢ０に伝達される。ビットラインセンスアンプＳ／Ａのセンシング動作が有効（ｖａｌｉｄ）であり、かつカラム選択信号ＣＳＬがロジックローレベルからロジックハイレベルに活性化される時点が、ｔＲＣＤ時点Ａとも見られる。ここで、ビットラインセンスアンプＳ／Ａの動作におけるｔＲＣＤ時点Ａが目標ｔＲＣＤパラメータを満足させると仮定する。
【００４３】
ビットラインセンスアンプＳ／Ａを構成するＰＭＯＳ及び／又はＮＭＯＳトランジスタは、工程変異、温度などによって、素子間特性、例えば、閾電圧が異なる。これにより、ビットラインセンスアンプＳ／Ａの第３区間Ｔ３で行われるセンシング動作特性が悪くなり、ビットラインセンスアンプＳ／Ａのセンシング特性分布が広くなる。この場合、ｔＲＣＤ時点Ａでのセンシング動作が無効（ｉｎｖａｌｉｄ）となる。これにより、メモリ装置１００の目標ｔＲＣＤパラメータが満足できず、メモリ装置１００の収率が低下する問題点が発生する。かような問題点を解決するために、ビットラインセンスアンプＳ／Ａのセンシング動作を一定に制御可能な方法が必要である。
【００４４】
また、メモリ装置１００の高速化要求によって、目標ｔＲＣＤパラメータが徐々に減少（短縮）している。目標ｔＲＣＤパラメータが減少すれば、ビットラインセンスアンプＳ／Ａのセンシング動作のうち、ｔＲＣＤ時点Ａが、Ｂ又はＣ時点に繰り上げられる。ｔＲＣＤ時点Ａが引き寄せられても、ビットラインセンスアンプＳ／Ａのセンシング動作が有効となるように、即ち、目標ｔＲＣＤパラメータを満足させるように、ビットラインセンスアンプＳ／Ａのセンシング動作を一定に制御可能な方法が要求され、そのような方法が本発明の実施形態において適用される。
【００４５】
図５は、図１のセンシング−マッチング制御回路１３０を具現するのに用いられる、本発明の実施例によるセンシング−マッチング制御回路１３０ａを説明する図面である。図５において、センシング−マッチング制御回路１３０ａは、図２に図示された複数のビットラインセンスアンプブロックＳＡ０〜ＳＡｎのうち、一又は複数のビットラインセンスアンプブロックと連結される。説明の便宜上、センシング−マッチング制御回路１３０ａは、ＳＡｎ−１ビットラインセンスアンプブロックと連結されると仮定する。
【００４６】
図５を参照すれば、センシング−マッチング制御回路１３０ａは、ビットラインセンスアンプブロックＳＡｎ−１と連結され、ビットラインセンスアンプブロックＳＡｎ−１内のビットラインセンスアンプＳ／Ａに共通して連結される。センシング−マッチング制御回路１３０ａは、ビットラインセンスアンプブロックＳＡｎ−１内のビットラインセンスアンプＳ／Ａの第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢの電圧レベルが一定になるように制御する。
【００４７】
センシング−マッチング制御回路１３０ａの動作に先立って、ビットラインセンスアンプＳ／Ａは、図４で説明されたＴ１区間のプリチャージ動作を行う。これにより、ビットライン対ＢＬ０、ＢＬＢ０は、プリチャージ電圧ＶＢＬにプリチャージされる。
【００４８】
センシング−マッチング制御回路１３０ａは、第１電流供給部５１０、第１比較部５２０、第１センシング駆動電圧ドライバ５３０、そして、第２センシング駆動電圧ドライバ５４０を含む。
【００４９】
第１電流供給部５１０は、第１内部電圧ＶＩＮＴＡラインに第１電流Ｉ１を供給する。第１電流供給部５１０の第１電流Ｉ１は、第１電流供給部５１０に直列連結される第１センシング駆動電圧ドライバ５３０に提供され、第１センシング駆動電圧ドライバ５３０のバイアス電流として作用する。第１電流供給部５１０の第１電流Ｉ１量によって第１内部電圧ＶＩＮＴＡレベルが変化される。例示として、第１電流供給部５１０の第１電流Ｉ１量が相対的に多ければ、第１内部電圧ＶＩＮＴＡレベルが高くなり、相対的に少なければ、第１内部電圧ＶＩＮＴＡレベルが低くなる。
【００５０】
第１比較部５２０は、第１内部電圧ＶＩＮＴＡレベルと第１基準電圧ＶＲＥＦＡレベルとを比較し、比較の結果、第１センシング駆動制御信号ＶＧＮＬＡを発生させる。第１センシング駆動制御信号ＶＧＮＬＡは、第１センシング駆動電圧ドライバ５３０に提供される。
【００５１】
第１センシング駆動電圧ドライバ５３０は、第１内部電圧ＶＩＮＴＡラインと第１センシング駆動電圧ラインＬＡとの間に連結されるＮＭＯＳトランジスタ５３１から構成される。ＮＭＯＳトランジスタ５３１は、ソースに第１内部電圧ＶＩＮＴＡが連結され、ドレインに第１センシング駆動電圧ラインＬＡが連結され、ゲートに第１センシング駆動制御信号ＶＧＮＬＡが連結される。
【００５２】
第２センシング駆動電圧ドライバ５４０は、第２センシング駆動電圧ラインＬＡＢと第２内部電圧ＶＳＳラインとの間に連結されるＮＭＯＳトランジスタ５４１から構成される。ＮＭＯＳトランジスタ５４１は、ソースに第２内部電圧ＶＳＳが連結され、ドレインに第２センシング駆動電圧ラインＬＡＢが連結され、ゲートに第２センシング駆動制御信号ＶＬＡＮＧが連結される。第２センシング駆動制御信号ＶＬＡＮＧは、制御ロジック部１１４（図１）から提供される。例示として、第２センシング駆動制御信号ＶＬＡＮＧは、ロジックハイレベルとして提供され、ＮＭＯＳトランジスタ５４１がターンオンされて、第２センシング駆動電圧ラインＬＡＢは、第２内部電圧ＶＳＳに駆動される。
【００５３】
第１比較部５２０において、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルよりも高ければ、第１センシング駆動制御信号ＶＧＮＬＡは、ロジックハイレベルとなり、第１センシング駆動電圧ドライバ５３０に提供される。第１センシング駆動電圧ドライバ５３０のＮＭＯＳトランジスタ５３１は、ロジックハイレベルの第１センシング駆動制御信号ＶＧＮＬＡに応答してターンオンされ、第１電流供給部５１０から供給される第１電流Ｉ１が流れる。ターンオンされたＮＭＯＳトランジスタ５３１によって、第１内部電圧ＶＩＮＴＡレベルが低くなる。
【００５４】
第１比較部５２０において、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルよりも低ければ、第１センシング駆動制御信号ＶＧＮＬＡは、ロジックローレベルとなり、第１センシング駆動電圧ドライバ５３０に提供される。第１センシング駆動電圧ドライバ５３０のＮＭＯＳトランジスタ５３１は、ロジックローレベルの第１センシング駆動制御信号ＶＧＮＬＡに応答してターンオフされる。これにより、第１電流供給部５１０から第１内部電圧ＶＩＮＴＡラインに供給される第１電流Ｉ１によって、第１内部電圧ＶＩＮＴＡレベルが高くなる。
【００５５】
このような動作は、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルと同一になるまでにフィードバックされて繰り返して行われる。センシング−マッチング制御回路１３０ａは、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルと同一になったとき、この際の第１センシング駆動制御信号ＶＧＮＬＡの電圧レベル値を保存する。第１センシング駆動制御信号ＶＧＮＬＡの電圧レベル値は、図８に図示された電圧分配器の例示的な回路図に保存されて出力される。
【００５６】
一実施例によれば、図５のＮＭＯＳトランジスタ５３１の出力は、図３のＰＭＯＳトランジスタＰ１１とＰ１２の間のノードに接続され（即ち５３１のドレインはＬＡに接続され）、また、一実施例によれば、図５のＮＭＯＳトランジスタ５４１の入力は、図３のＮＭＯＳトランジスタＮ１１とＮ１２の間のノードに接続され（即ち５４１のドレインはＬＡＢに接続され）る。
【００５７】
図６は、図１のセンシング−マッチング制御回路１３０を具現するのに用いられる、本発明の実施例によるセンシング−マッチング制御回路１３０ｂを説明する図面である。
【００５８】
図６を参照すれば、センシング−マッチング制御回路１３０ｂは、ビットラインセンスアンプブロックＳＡｎ−１と連結され、ビットラインセンスアンプブロックＳＡｎ−１内のビットラインセンスアンプＳＡに共通して連結される。センシング−マッチング制御回路１３０ｂは、ビットラインセンスアンプブロックＳＡｎ−１内のビットラインセンスアンプＳＡの第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢの電圧レベルを一定に制御する。
【００５９】
センシング−マッチング制御回路１３０ｂの動作に先立って、ビットラインセンスアンプＳ／Ａは、図４で説明されたＴ１区間のプリチャージ動作を行う。これにより、ビットライン対ＢＬ０、ＢＬＢ０は、プリチャージ電圧ＶＢＬにプリチャージされる。
【００６０】
センシング−マッチング制御回路１３０ｂは、第１センシング駆動電圧ドライバ６３０、第２センシング駆動電圧ドライバ６４０、第２比較部６５０、そして第２電流供給部６６０を含む。
【００６１】
第１センシング駆動電圧ドライバ６３０は、第１内部電圧ＶＩＮＴＡラインと第１センシング駆動電圧ラインＬＡとの間に連結されるＮＭＯＳトランジスタ６３１から構成される。ＮＭＯＳトランジスタ６３１は、ソースに第１内部電圧ＶＩＮＴＡが連結され、ドレインに第１センシング駆動電圧ラインＬＡが連結され、ゲートに第１センシング駆動制御信号ＶＧＮＬＡが連結される。
【００６２】
第１センシング駆動制御信号ＶＧＮＬＡは、制御ロジック部１１４から提供される。例示として、第１センシング駆動制御信号ＶＧＮＬＡは、ロジックハイレベルとして提供され、ＮＭＯＳトランジスタ６３１がターンオンされて、第１センシング駆動電圧ラインＬＡは、第１内部電圧ＶＩＮＴＡに駆動される。
【００６３】
第２センシング駆動電圧ドライバ６４０は、第２センシング駆動電圧ラインＬＡＢと第２内部電圧ＶＳＳラインとの間に連結されるＮＭＯＳトランジスタ６４１から構成される。ＮＭＯＳトランジスタ６４１は、ソースに第２内部電圧ＶＳＳが連結され、ドレインに第２センシング駆動電圧ラインＬＡＢが連結され、ゲートに第２センシング駆動制御信号ＶＬＡＮＧが連結される。
【００６４】
第２比較部６５０は、第２内部電圧ＶＳＳレベルと第２基準電圧ＶＲＥＦＳＳレベルとを比較し、比較の結果、第２センシング駆動制御信号ＶＬＡＮＧを発生させる。第２センシング駆動制御信号ＶＬＡＮＧは、第２センシング駆動電圧ドライバ６４０に提供される。
【００６５】
第２電流供給部６６０は、第２内部電圧ＶＳＳラインと連結され、第２内部電圧ＶＳＳラインから第２電流Ｉ２を取り出す。第２電流供給部６６０の第２電流Ｉ２は、第２電流供給部６６０に直列連結される第２センシング駆動電圧ドライバ６４０のバイアス電流として作用する。第２電流供給部６６０の第２電流Ｉ２量によって、第２内部電圧ＶＳＳレベルが変化される。例示として、第２電流供給部６６０の第２電流Ｉ２量が相対的に多ければ、第２内部電圧ＶＳＳレベルが低くなり、相対的に少なければ、第２内部電圧ＶＳＳレベルが高くなる。
【００６６】
第２比較部６５０において、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルよりも高ければ、第２センシング駆動制御信号ＶＬＡＮＧは、ロジックローレベルとなり、第２センシング駆動電圧ドライバ６４０に提供される。第２センシング駆動電圧ドライバ６４０のＮＭＯＳトランジスタ６４１は、ロジックローレベルの第２センシング駆動制御信号ＶＬＡＮＧに応答してターンオフされる。これにより、第２電流供給部６６０の第２電流Ｉ２によって第２内部電圧ＶＳＳレベルが低くなる。
【００６７】
第２比較部６５０において、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルよりも低ければ、第２センシング駆動制御信号ＶＬＡＮＧは、ロジックハイレベルとなり、第２センシング駆動電圧ドライバ６４０に提供される。第２センシング駆動電圧ドライバ６４０のＮＭＯＳトランジスタ６４１は、ロジックハイレベルの第２センシング駆動制御信号ＶＬＡＮＧに応答してターンオンされ、第２電流供給部６６０の第２電流Ｉ２が流れる。ターンオンされたＮＭＯＳトランジスタ６４１によって、第２内部電圧ＶＳＳレベルが高くなる。
【００６８】
このような動作は、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルと同一になるまでフィードバックされて繰り返して行われる。センシング−マッチング制御回路１３０ｂは、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルと同一になったとき、この際の第２センシング駆動制御信号ＶＬＡＮＧの電圧レベル値を保存する。第２センシング駆動制御信号ＶＬＡＮＧの電圧レベル値は、図８に示された電圧分配器８００に保存されて出力される。
【００６９】
一実施例によれば、図６のＮＭＯＳトランジスタ６３１の出力は、図３のＰＭＯＳトランジスタＰ１１とＰ１２の間のノードに接続され（即ち６３１のドレインはＬＡに接続され）、また、一実施例によれば、図６のＮＭＯＳトランジスタ６４１の入力は、図３のＮＭＯＳトランジスタＮ１１とＮ１２の間のノードに接続され（即ち６４１のドレインはＬＡＢに接続され）る。
【００７０】
図７は、図１のセンシング−マッチング制御回路１３０を具現するのに用いられる、本発明の実施例によるセンシング−マッチング制御回路１３０ｃを説明する図面である。
【００７１】
図７を参照すれば、センシング−マッチング制御回路１３０ｃは、図５のセンシング−マッチング制御回路１３０ａと比較したとき、第２センシング駆動電圧ドライバ５４０が、図６において説明された第２センシング駆動電圧ドライバ６４０、第２比較部６５０、そして第２電流供給部６６０に置き換えられたことを除いては、図５のセンシング−マッチング制御回路１３０ａと同じ構造を有する。以下、重複する説明は、省略する。
【００７２】
センシング−マッチング制御回路１３０ｃは、第１電流供給部５１０、第１比較部５２０、第１センシング駆動電圧ドライバ５３０を用いて、第１内部電圧ＶＩＮＴＡレベルを、第１基準電圧ＶＲＥＦＡレベルと同一にするフィードバック動作を繰り返して行う。
その際、第２比較部６５０及び第２電流供給部６６０は動作させず、第２センシング駆動電圧ドライバ６４０の第２センシング駆動制御信号ＶＬＡＮＧにはロジックハイレベルを提供し、第２内部電圧ＶＳＳのレベルは第２基準電圧ＶＲＥＦＳＳのレベルと同一とする。
センシング−マッチング制御回路１３０ｃは、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルと同一になったときの第１センシング駆動制御信号ＶＧＮＬＡの電圧レベル値を保存する。
【００７３】
センシング−マッチング制御回路１３０ｃは、第２センシング駆動電圧ドライバ６４０、第２比較部６５０、そして第２電流供給部６６０を用いて、第２内部電圧ＶＳＳレベルを、第２基準電圧ＶＲＥＦＳＳレベルと同一にするフィードバック動作を繰り返して行う。
その際、第１比較部５２０及び第１電流供給部５１０は動作させず、第１センシング駆動電圧ドライバ５３０の第２センシング駆動制御信号ＶＧＮＬＡにはロジックハイレベルを提供し、第１内部電圧ＶＩＮＴＡのレベルは第１基準電圧ＶＲＥＦＡのレベルと同一とする。
センシング−マッチング制御回路１３０ｃは、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルと同一となったときの第２センシング駆動制御信号ＶＬＡＮＧの電圧レベル値を保存する。
【００７４】
センシング−マッチング制御回路１３０ｃの第１及び第２センシング駆動制御信号ＶＧＮＬＡ、ＶＬＡＮＧ各々の電圧レベル値は、図８に示された電圧分配器の例示的な回路図に保存されて出力される。
【００７５】
一実施例によれば、図７のＮＭＯＳトランジスタ５３１の出力は、図３のＰＭＯＳトランジスタＰ１１とＰ１２の間のノードに接続され（即ち、５３１のドレインはＬＡに接続され）、また、一実施例によれば、図７のＮＭＯＳトランジスタ６４１の入力は、図３のＮＭＯＳトランジスタＮ１１とＮ１２の間のノードに接続される。（即ち、６４１のドレインはＬＡＢに接続される。）
【００７６】
図８は、本発明の実施例による電圧分配器を説明する回路図である。図８の電圧分配器８００は、図５ないし図７で説明されたセンシング−マッチング制御回路部１３０ａ〜１３０ｃの一部分として含まれる。
【００７７】
図８を参照すれば、電圧分配器８００は、直列連結された複数の抵抗Ｒ８１〜Ｒ８６と、複数の抵抗Ｒ８１〜Ｒ８６に各々並列に連結される複数のヒューズ８１〜８６を含む。複数の抵抗Ｒ８１〜Ｒ８６は、第１内部電圧ＶＩＮＴＡと第２内部電圧ＶＳＳとの間に連結される。実施例によって、複数の抵抗Ｒ８１〜Ｒ８６は、第１及び第２内部電圧ＶＩＮＴＡ、ＶＳＳ以外の、他の電圧の間に連結される場合がある。
【００７８】
複数のヒューズ８１〜８６は、ビットラインセンスアンプＳ／Ａが活性化される前に、例えば、メモリ装置１００（図１）製造時に、オペレータによって切断されるか、連結される。
図５及び図７のセンシング−マッチング制御回路１３０ａ、１３０ｃにおいて、第１電流供給部５１０、第１比較部５２０、及び第１センシング駆動電圧ドライバ５３０によるフィードバック動作の繰り返しにより得られた第１センシング駆動制御信号ＶＧＮＬＡの電圧レベル値に基づき、該電圧レベル値が発生するようにヒューズ８１〜８６が選択的に切断される。ヒューズ８１〜８６の切断状態如何によって、第１センシング駆動制御信号ＶＧＮＬＡの電圧レベルが決定される。第１センシング駆動制御信号ＶＧＮＬＡの電圧レベルが決定されれば、センシング−マッチング制御回路１３０ａ、１３０ｃは、第１電流供給部５１０と第１比較部５２０とが、これ以上動作しないように制御する。その際、第１センシング駆動電圧ドライバ５３０のＶＩＮＴＡのレベルは、第１基準電圧ＶＲＥＦＡとする。
一実施例によれば、第１センシング駆動制御信号ＶＧＮＬＡは、第１比較部５２０から出力されるのではなく、電圧分配器８００からＮＭＯＳトランジスタ５３１のゲートに対して出力される（即ち、第１比較部５２０はパワーダウンされる）。
【００７９】
同様に、図６及び図７のセンシング−マッチング制御回路１３０ｂ、１３０ｃにおいて、第２センシング駆動電圧ドライバ６４０、第２比較部６５０、及び第２電流供給部６６０によるフィードバック動作の繰り返しにより得られた第２センシング駆動制御信号ＶＬＡＮＧの電圧レベル値に基づき、該電圧レベル値が発生するようにヒューズ８１〜８６が選択的に切断される。ヒューズ８１〜８６の切断状態如何によって、第２センシング駆動制御信号ＶＬＡＮＧの電圧レベルが決定される。第２センシング駆動制御信号ＶＬＡＮＧの電圧レベルが決定されれば、センシング−マッチング制御回路１３０ｂ、１３０ｃは、第２電流供給部６６０と第２比較部６５０が、これ以上動作しないように制御する。その際、第２センシング駆動電圧ドライバ６４０のＶＳＳのレベルは、第２基準電圧ＶＲＥＦＳＳとする。
一実施例によれば、第２センシング駆動制御信号ＶＬＡＮＧは、第２比較部６５０から出力されるのではなく、電圧分配器８００からＮＭＯＳトランジスタ６４１のゲートに対して出力される（即ち、第２比較部６５０はパワーダウンされる）。
【００８０】
電圧分配器８００で出力される第１及び／又は第２センシング駆動制御信号ＶＧＮＬＡ、ＶＬＡＮＧの電圧レベル値が第１センシング駆動電圧ドライバ５３０のＮＭＯＳトランジスタ５３１のゲート及び／又は第２センシング駆動電圧ドライバ６４０のＮＭＯＳトランジスタ６４１のゲートに直ちに印加される。第１センシング駆動電圧ドライバ５３０のＮＭＯＳトランジスタ５３１を介して第１内部電圧ＶＩＮＴＡから第１センシング電圧駆動ラインＬＡに一定レベルの電流が供給される。第２センシング駆動電圧ドライバ６４０のＮＭＯＳトランジスタ６４１を介して第２内部電圧ＶＳＳから第２センシング電圧駆動ラインＬＡＢに一定レベルの電流が供給される。
【００８１】
ビットラインセンスアンプＳ／Ａ（図３）は、第１及び第２センシング駆動電圧ラインＬＡ、ＬＡＢに対して供給される一定レベルの電流によって所定の範囲内で同一にセンシング動作が行える。これにより、ビットラインセンスアンプＳ／Ａのセンシング特性分布は、シャープになる。
一実施例によれば、上記所定の範囲は、電源電圧の変動範囲である。
【００８２】
図９は、図１のセンシング−マッチング制御回路１３０を具現するのに用いられる、本発明の実施例によるセンシング−マッチング制御回路１３０ｄを説明する図面である。
【００８３】
図９を参照すれば、センシング−マッチング制御回路１３０ｄは、図５のセンシング−マッチング制御回路１３０ａと比較したとき、第１及び第２センシング駆動電圧ドライバ５３０、５４０のＮＭＯＳトランジスタ５３１、５４１がＰＭＯＳトランジスタ９３１、９４１に置き換えられ、第１比較部５２０が逆極性であることを除いては、図５のセンシング−マッチング制御回路１３０ａと同じ構造を有する。以下、重複する説明は、省略する。
【００８４】
第１センシング駆動電圧ドライバ５３０は、第１内部電圧ＶＩＮＴＡラインと第１センシング駆動電圧ラインＬＡとの間に連結されるＰＭＯＳトランジスタ９３１から構成される。第２センシング駆動電圧ドライバ５４０は、第２センシング駆動電圧ラインＬＡＢと第２内部電圧ＶＳＳラインとの間に連結されるＰＭＯＳトランジスタ９４１から構成される。
【００８５】
第１比較部５２０において、第１内部電圧ＶＩＮＴＡのレベルが第１基準電圧ＶＲＥＦＡのレベルよりも高ければ、第１センシング駆動制御信号ＶＧＮＬＡは、ロジックローレベルとなり、第１センシング駆動電圧ドライバ５３０に提供される。第１センシング駆動電圧ドライバ５３０のＰＭＯＳトランジスタ９３１は、ロジックローレベルの第１センシング駆動制御信号ＶＧＮＬＡに応答してターンオンされ、第１電流供給部５１０に供給される第１電流Ｉ１が流れる。ターンオンされたＰＭＯＳトランジスタ９３１によって、第１内部電圧ＶＩＮＴＡレベルが低くなる。
【００８６】
第１比較部５２０において、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルよりも低ければ、第１センシング駆動制御信号ＶＧＮＬＡは、ロジックハイレベルとなり、第１センシング駆動電圧ドライバ５３０に提供される。第１センシング駆動電圧ドライバ５３０のＰＭＯＳトランジスタ９３１は、ロジックハイレベルの第１センシング駆動制御信号ＶＧＮＬＡに応答してターンオフされる。これにより、第１電流供給部５１０から第１内部電圧ＶＩＮＴＡラインに供給される第１電流Ｉ１によって、第１内部電圧ＶＩＮＴＡレベルが高くなる。
【００８７】
センシング−マッチング制御回路１３０ｄは、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルと同一になるまでフィードバック動作を繰り返して行い、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルと同一になったときの第１センシング駆動制御信号ＶＧＮＬＡの電圧レベル値を保存する。
【００８８】
一実施例によれば、図９のＰＭＯＳトランジスタ９３１の出力は、図３のＰＭＯＳトランジスタＰ１１とＰ１２の間のノードに接続され、また、一実施例によれば、図９のＰＭＯＳトランジスタ９４１の入力は、図３のＮＭＯＳトランジスタＮ１１とＮ１２の間のノードに接続される。
【００８９】
図１０は、図１のセンシング−マッチング制御回路１３０を具現するのに用いられる、本発明の実施例によるセンシング−マッチング制御回路１３０ｅを説明する図面である。
【００９０】
図１０を参照すれば、センシング−マッチング制御回路１３０ｅは、図６のセンシング−マッチング制御回路１３０ｂと比較したとき、第１及び第２センシング駆動電圧ドライバ６３０、６４０のＮＭＯＳトランジスタ６３１、６４１がＰＭＯＳトランジスタ９３１、９４１に置き換えられ、第２比較部６５０の極性が反対であることを除いては、図６のセンシング−マッチング制御回路１３０ｂと同じ構造を有する。以下、重複する説明は、省略する。
【００９１】
第１センシング駆動電圧ドライバ６３０は、第１内部電圧ＶＩＮＴＡラインと第１センシング駆動電圧ラインＬＡとの間に連結されるＰＭＯＳトランジスタ１０３１から構成される。第２センシング駆動電圧ドライバ６４０は、第２センシング駆動電圧ラインＬＡＢと第２内部電圧ＶＳＳラインとの間に連結されるＰＭＯＳトランジスタ１０４１から構成される。
【００９２】
第２比較部６５０において、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルよりも高ければ、第２センシング駆動制御信号ＶＬＡＮＧは、ロジックローレベルとなり、第２センシング駆動電圧ドライバ６４０に提供される。第２センシング駆動電圧ドライバ６４０のＰＭＯＳトランジスタ１０４１は、ロジックローレベルの第２センシング駆動制御信号ＶＬＡＮＧに応答してターンオンされる。これにより、第２電流供給部６６０の第２電流Ｉ２によって第２内部電圧ＶＳＳレベルが低くなる。
【００９３】
第２比較部６５０において、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルよりも低ければ、第２センシング駆動制御信号ＶＬＡＮＧは、ロジックハイレベルとなり、第２センシング駆動電圧ドライバ６４０に提供される。第２センシング駆動電圧ドライバ６４０のＰＭＯＳトランジスタ１０４１は、ロジックハイレベルの第２センシング駆動制御信号ＶＬＡＮＧに応答してターンオフされ、第２電流供給部６６０の第２電流Ｉ２が流れる。ターンオフされたＰＭＯＳトランジスタ１０４１によって、第２内部電圧ＶＳＳレベルが高くなる。
【００９４】
センシング−マッチング制御回路１３０ｅは、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルと同一になるまでフィードバック動作を繰り返して行い、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルと同一になったときの第２センシング駆動制御信号ＶＬＡＮＧの電圧レベル値を保存する。
【００９５】
一実施例によれば、図１０のＰＭＯＳトランジスタ１０３１の出力は、図３のＰＭＯＳトランジスタＰ１１とＰ１２の間のノードに接続され、また、一実施例によれば、図１０のＰＭＯＳトランジスタ１０４１の入力は、図３のＮＭＯＳトランジスタＮ１１とＮ１２の間のノードに接続される。
【００９６】
図１１は、図１のセンシング−マッチング制御回路１３０を具現するのに用いられる、本発明の実施例によるセンシング−マッチング制御回路１３０ｆを説明する図面である。
【００９７】
図１１を参照すれば、センシング−マッチング制御回路１３０ｆは、図７のセンシング−マッチング制御回路１３０ｃと比較したとき、第１及び第２センシング駆動電圧ドライバ６３０、６４０のＮＭＯＳトランジスタ６３１、６４１がＰＭＯＳトランジスタに置き換えられ、第１及び第２比較部５２０、６５０の極性が反対であることを除いては、図７のセンシング−マッチング制御回路１３０ｃと同じ構造を有する。以下、重複する説明は省略する。
【００９８】
センシング−マッチング制御回路１３０ｆは、第１電流供給部５１０、第１比較部５２０、第１センシング駆動電圧ドライバ５３０を用いて、第１内部電圧ＶＩＮＴＡレベルを第１基準電圧ＶＲＥＦＡレベルと同一にするフィードバック動作を繰り返して行う。センシング−マッチング制御回路１３０ｆは、第１内部電圧ＶＩＮＴＡレベルが第１基準電圧ＶＲＥＦＡレベルと同一になったときの第１センシング駆動制御信号ＶＧＮＬＡの電圧レベル値を保存する。
【００９９】
センシング−マッチング制御回路１３０ｆは、第２センシング駆動電圧ドライバ６４０、第２比較部６５０、そして第２電流供給部６６０を用いて、第２内部電圧ＶＳＳレベルを第２基準電圧ＶＲＥＦＳＳレベルと同一にするフィードバック動作を繰り返して行う。センシング−マッチング制御回路１３０ｆは、第２内部電圧ＶＳＳレベルが第２基準電圧ＶＲＥＦＳＳレベルと同一になったときの第２センシング駆動制御信号ＶＬＡＮＧの電圧レベル値を保存する。
【０１００】
一実施例によれば、図１１のＰＭＯＳトランジスタ９３１の出力は、図３のＰＭＯＳトランジスタＰ１１とＰ１２の間のノードに接続され、また、一実施例によれば、図１１のＰＭＯＳトランジスタ１０４１の入力は、図３のＮＭＯＳトランジスタＮ１１とＮ１２の間のノードに接続される。
【０１０１】
図１２は、図２に示されたビットラインセンスアンプの他の例に含まれた回路を示す図面である。
【０１０２】
図１２を参照すれば、ビットラインセンスアンプＳ／Ａは、第１及び第２アイソレーション部１５１、１５２、第１及び第２オフセット除去部１５３、１５４、そして感知増幅部１５５を含む。
【０１０３】
第１アイソレーション部１５１は、ビットラインＢＬとセンシングビットラインＳＡＢＬとの間に連結され、第２アイソレーション部１５２は、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの間に連結される。第１及び第２アイソレーション部１５１、１５２は、アイソレーション信号ＩＳＯを受信し、アイソレーション信号ＩＳＯに応答して動作する。
【０１０４】
第１アイソレーション部１５１は、アイソレーション信号ＩＳＯに応答してビットラインＢＬとセンシングビットラインＳＡＢＬとの間を連結するか遮断する第１アイソレーショントランジスタＩＳＯ＿１を含む。第１アイソレーショントランジスタＩＳＯ＿１の一端は、ビットラインＢＬと連結され、他端は、センシングビットラインＳＡＢＬと連結され、ゲートは、アイソレーション信号ＩＳＯに連結される。
【０１０５】
第２アイソレーション部１５２は、アイソレーション信号ＩＳＯに応答して相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの間を連結するか、遮断する第２アイソレーショントランジスタＩＳＯ＿２を含む。第２アイソレーショントランジスタＩＳＯ＿２の一端は、相補ビットラインＢＬＢと連結され、他端は、相補センシングビットラインＳＡＢＬＢと連結され、ゲートは、アイソレーション信号ＩＳＯに連結される。
【０１０６】
第１オフセット除去部１５３は、ビットラインＢＬと相補センシングビットラインＳＡＢＬＢとの間に連結され、第２オフセット除去部１５４は相補ビットラインＢＬＢとセンシングビットラインＳＡＢＬとの間に連結される。第１及び第２オフセット除去部１５３、１５４は、オフセット除去信号ＯＣを受信し、オフセット除去信号ＯＣに応答して動作する。
【０１０７】
第１オフセット除去部１５３は、オフセット除去信号ＯＣに応答してビットラインＢＬと相補センシングビットラインＳＡＢＬＢとの間を連結するか、遮断する第１オフセット除去トランジスタＯＣ＿１を含む。第１オフセット除去トランジスタＯＣ＿１の一端は、ビットラインＢＬと連結され、他端は、相補センシングビットラインＳＡＢＬＢと連結され、ゲートは、オフセット除去信号ＯＣに連結される。
【０１０８】
第２オフセット除去部１５４は、オフセット除去信号ＯＣに応答して相補ビットラインＢＬＢとセンシングビットラインＳＡＢＬとの間を連結するか、遮断する第２オフセット除去トランジスタＯＣ＿２を含む。第２オフセット除去トランジスタＯＣ＿２の一端は、相補ビットラインＢＬＢと連結され、他端は、センシングビットラインＳＡＢＬと連結され、ゲートは、オフセット除去信号ＯＣに連結される。
【０１０９】
感知増幅部１５５は、センシングビットラインＳＡＢＬと相補センシングビットラインＳＡＢＬＢとの間に連結され、第１及び第２制御信号ＬＡ、ＬＡＢによってビットラインＢＬと相補ビットラインＢＬＢとの電圧差を感知し、増幅する。感知増幅部１５５は、第１及び第２ＰＭＯＳトランジスタＰ＿１、Ｐ＿２と第１及び第２ＮＭＯＳトランジスタＮ＿１、Ｎ＿２を含む。
【０１１０】
第１ＰＭＯＳトランジスタＰ＿１の一端は、相補センシングビットラインＳＡＢＬＢに連結され、他端は第１センシング駆動電圧ラインＬＡと連結され、ゲートは、センシングビットラインＳＡＢＬと連結される。第２ＰＭＯＳトランジスタＰ＿２の一端は、センシングビットラインＳＡＢＬに連結され、他端は、第１センシング駆動電圧ラインＬＡと連結され、ゲートは、相補センシングビットラインＳＡＢＬＢと連結される。
【０１１１】
第１ＮＭＯＳトランジスタＮ＿１の一端は、相補センシングビットラインＳＡＢＬＢに連結され、他端は第２センシング駆動電圧ラインＬＡＢと連結され、ゲートは、ビットラインＢＬと連結される。第２ＮＭＯＳトランジスタＮ＿２の一端は、センシングビットラインＳＡＢＬに連結され、他端は、第２センシング駆動電圧ラインＬＡＢと連結され、ゲートは、相補ビットラインＢＬＢと連結される。
【０１１２】
図１３及び図１４は、図１２のビットラインセンスアンプの動作を説明する図面である。図１３のタイミング図において、Ｘ軸は、時間を指し、Ｙ軸は、信号レベルを指す。例示として、メモリセルＭＣは、データ「１」を保存すると仮定する。
【０１１３】
図１３を参照すれば、ビットラインセンスアンプＳ／Ａは、プリチャージ動作、オフセット除去動作、チャージシェアリング動作、プリセンシング動作及び再保存動作を順次に行う。
【０１１４】
第１区間ｔ０−ｔ１において、ビットラインセンスアンプＳ／Ａは、プリチャージ動作を行う。この際、アイソレーション信号ＩＳＯとオフセット除去信号ＯＣは、ロジックハイＨであり、ビットライン対ＢＬ、ＢＬＢ及びセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢは、プリチャージ電圧ＶＢＬにプリチャージされる。
【０１１５】
第２区間ｔ１−ｔ２において、ビットラインセンスアンプＳ／Ａは、オフセット除去動作を行う。この際、アイソレーション信号ＩＳＯは、ロジックローＬになる。第１センシング駆動電圧ラインＬＡは、プリチャージ電圧ＶＢＬから第１内部電圧ＶＩＮＴＡに増加し、第２センシング駆動電圧ラインＬＡＢは、プリチャージ電圧ＶＢＬから第２内部電圧ＶＳＳに減少する。
【０１１６】
ビットラインセンスアンプＳ／Ａは、ロジックローＬのアイソレーション信号ＩＳＯに応答して第１及び第２アイソレーショントランジスタＩＳＯ＿１、ＩＳＯ＿２がターンオフされ、ロジックハイＨのオフセット除去信号ＯＣに応答して第１及び第２オフセット除去トランジスタＯＣ＿１、ＯＣ＿２がターンオンされる。この際、第１センシング駆動電圧ラインＬＡは、プリチャージ電圧ＶＢＬから第１内部電圧ＶＩＮＴＡに遷移され、第２センシング駆動電圧ラインＬＡＢは、プリチャージ電圧ＶＢＬから第２内部電圧ＶＳＳに遷移される。以後、第１センシング駆動電圧ラインＬＡは、第１内部電圧ＶＩＮＴＡからプリチャージ電圧ＶＢＬに遷移され、第２センシング駆動電圧ラインＬＡＢは、第２内部電圧ＶＳＳからプリチャージ電圧ＶＢＬに遷移される。
【０１１７】
ビットラインセンスアンプＳ／Ａにおいて、例えば、第１及び第２ＰＭＯＳトランジスタＰ＿１、Ｐ＿２と第１及び第２ＮＭＯＳトランジスタＮ＿１、Ｎ＿２が工程・電圧・温度（ＰＶＴ；Ｐｒｏｃｅｓｓ−Ｖｏｌｔａｇｅ−Ｔｅｍｐｅｒａｔｕｒｅ）などの変動によって、閾電圧Ｖｔｈなどに差が生じ得る。この場合、ビットラインセンスアンプＳ／Ａは、第１及び第２ＰＭＯＳトランジスタＰ＿１、Ｐ＿２と第１及び第２ＮＭＯＳトランジスタＮ＿１、Ｎ＿２との閾電圧Ｖｔｈなどの差によって、オフセットノイズが発生する。以下、第１例ないし第４例を挙げて、オフセット除去動作を介してビットラインセンスアンプＳ／Ａのオフセットを補償する方法を説明する。
【０１１８】
第１例（Ｃａｓｅ  Ｉ）として、第１ＮＭＯＳトランジスタＮ＿１の閾電圧Ｖｔｈが、第２ＮＭＯＳトランジスタＮ−２の閾電圧Ｖｔｈよりも高いと仮定すれば、第１及び第２ＮＭＯＳトランジスタＮ＿１、Ｎ＿２は、ダイオードとして動作する。第１ＮＭＯＳトランジスタＮ＿１を介して流れる電流は、第２ＮＭＯＳトランジスタＮ＿２を介して流れる電流よりも小さい。そして、第１ＰＭＯＳトランジスタＰ＿１を介して流れる電流は、第２ＰＭＯＳトランジスタＰ＿２を介して流れる電流よりも小さい。これにより、相補ビットラインＢＬＢは、図１４に図示されたように、ビットラインＢＬと比較して所定のレベルに上昇する。
【０１１９】
第２例（Ｃａｓｅ  ＩＩ）として、第２ＮＭＯＳトランジスタＮ＿２の閾電圧Ｖｔｈが第１ＮＭＯＳトランジスタＮ＿１の閾電圧Ｖｔｈよりも高いと仮定すれば、第１及び第２ＮＭＯＳトランジスタＮ＿１、Ｎ＿２は、ダイオードとして動作する。第２ＮＭＯＳトランジスタＮ＿２を介して流れる電流は、第１ＮＭＯＳトランジスタＮ＿１を介して流れる電流よりも小さい。そして、第２ＰＭＯＳトランジスタＰ＿２を介して流れる電流は、第１ＰＭＯＳトランジスタＰ＿１を介して流れる電流よりも小さい。これにより、相補ビットラインＢＬＢは、図１４に図示されたように、ビットラインＢＬと比較して所定のレベルに下降する。
【０１２０】
第３例（Ｃａｓｅ  ＩＩＩ）として、第１ＰＭＯＳトランジスタＰ＿１の閾電圧Ｖｔｈが、第２ＰＭＯＳトランジスタＰ＿２の閾電圧Ｖｔｈよりも高いと仮定すれば、第１ＰＭＯＳトランジスタＰ＿１を介して流れる電流は、第２ＰＭＯＳトランジスタＰ＿２を介して流れる電流よりも小さい。第１及び第２ＮＭＯＳトランジスタＮ＿１、Ｎ＿２は、ダイオードとして一定電流を流す。これにより、相補ビットラインＢＬＢは、図１４に図示されたように、ビットラインＢＬと比較して所定レベルに上昇する。
【０１２１】
第４例（Ｃａｓｅ  ＩＶ）として、第２ＰＭＯＳトランジスタＰ＿２の閾電圧Ｖｔｈが第１ＰＭＯＳトランジスタＰ＿１の閾電圧Ｖｔｈよりも高いと仮定すれば、第２ＰＭＯＳトランジスタＰ＿２を介して流れる電流は、第１ＰＭＯＳトランジスタＰ＿１を介して流れる電流よりも小さい。第１及び第２ＮＭＯＳトランジスタＮ＿１、Ｎ＿２は、ダイオードとして一定電流を流す。これにより、相補ビットラインＢＬＢは、図１４に図示されたように、ビットラインＢＬと比較して所定のレベルに下降する。
【０１２２】
上述した第１ないし第４例（Ｃａｓｅｓ  Ｉ〜ＩＶ）において、相補ビットラインＢＬＢは、ビットラインＢＬに比べて、所定レベルに上昇又は下降し、ビットラインＢＬと相補ビットラインＢＬＢは、所定の電圧差を有する。かような電圧差は、オフセットノイズによるオフセット電圧と解釈される。これは、ビットラインＢＬと相補ビットラインＢＬＢとがオフセット電圧分の差を有するように保存されることにより、ビットラインセンスアンプＳ／Ａのオフセットノイズが除去されるということを意味する。即ち、ビットラインセンスアンプＳ／Ａは、オフセット除去動作を介してオフセットを補償する。
【０１２３】
第３区間ｔ２−ｔ３において、ビットラインセンスアンプＳ／Ａは、チャージシェアリング動作を行う。この際、アイソレーション信号ＩＳＯ及びオフセット除去信号ＯＣは、ロジックローＬになり、メモリセルＭＣと連結されたワードラインＷＬが活性化され、メモリセルＭＣのセルキャパシタに保存された電荷とビットラインＢＬに保存された電荷との間にチャージシェアリングが発生する。メモリセルＭＣにデータ「１」が保存された場合、チャージシェアリング動作時にビットラインＢＬの電圧レベルは、所定のレベルほど上昇する。他の実施例において、メモリセルＭＣにデータ「０」が保存された場合、チャージシェアリング動作時にビットラインＢＬの電圧レベルは、所定レベルほど減少する。
【０１２４】
第４区間ｔ３−ｔ４において、ビットラインセンスアンプＳ／Ａは、プリセンシング動作を行う。この際、第１センシング駆動電圧ラインＬＡが第１内部電圧ＶＩＮＴＡに遷移され、第２センシング駆動電圧ラインＬＡＢが第２内部電圧ＶＳＳに遷移される。これにより、ビットラインセンスアンプＳ／Ａは、ビットラインＢＬと相補ビットラインＢＬＢとの電圧差に基づいてセンシングビットラインＳＡＢＬが第１内部電圧ＶＩＮＴＡに増加し、相補センシングビットラインＳＡＢＬＢが第２内部電圧ＶＳＳに下降する。
【０１２５】
第５区間ｔ４−ｔ５において、ビットラインセンスアンプＳ／Ａは、再保存動作を行う。この際、アイソレーション信号ＩＳＯは、ロジックハイＨとなり、第１及び第２アイソレーショントランジスタＩＳＯ＿１、ＩＳＯ＿２がターンオンされる。ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢが互いに連結され、ビットライン対ＢＬ、ＢＬＢは、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの電圧レベルに充電又は放電される。
【０１２６】
図１５は、本発明の実施例によるビットラインセンスアンプのセンシング動作を一定に制御するための方法を説明するフローチャートである。図１５の方法は、図３ないし図１４で説明されたビットラインセンスアンプＳ／Ａとセンシング−マッチング制御回路１３０ａ〜１３０ｆとを用いて行われる。
【０１２７】
図１５を参照すれば、Ｓ１５１０段階において、ビットラインセンスアンプＳ／Ａに連結されたビットラインＢＬと相補ビットラインＢＬＢとをプリチャージし、プリチャージされた状態を保持する。図３のビットラインセンスアンプＳ／Ａは、図４の第１区間Ｔ０でロジックハイレベルのイコライジング信号ＰＥＱに応答して、ビットラインＢＬと相補ビットラインＢＬＢとがプリチャージ電圧ＶＢＬにプリチャージされる。又は、図１３のビットラインセンスアンプＳ／Ａは、図１４の第１区間ｔ０−ｔ１において、アイソレーション信号ＩＳＯとオフセット除去信号ＯＣのロジックハイレベルに応答して、ビットライン対ＢＬ、ＢＬＢ及びセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢがプリチャージ電圧ＶＢＬにプリチャージされる。
【０１２８】
Ｓ１５２０段階において、第１電流源５３０を用いて第１内部電圧ＶＩＮＴＡラインに第１電流Ｉ１を供給するか、第２電流源６４０を用いて第２内部電圧ＶＳＳラインに第２電流Ｉ２を取り出す動作を行う。
【０１２９】
Ｓ１５３０段階において、第１内部電圧ＶＩＮＴＡラインの電圧レベルと第１基準電圧ＶＲＥＦＡのレベルとを比較する。比較結果、第１内部電圧ＶＩＮＴＡラインの電圧レベルと第１基準電圧ＶＲＥＦＡのレベルとが同一であるとき、第１センシング駆動制御信号ＶＧＮＬＡを発生させる。第１センシング駆動制御信号ＶＧＮＬＡによって、第１センシング駆動電圧ラインＬＡに供給される電流レベルが決定される。
【０１３０】
第２内部電圧ＶＳＳラインの電圧レベルと第２基準電圧ＶＲＥＦＳＳのレベルとを比較する。比較結果、第２内部電圧ＶＳＳラインの電圧レベルと第２基準電圧ＶＲＥＦＳＳのレベルとが同一であるとき、第２センシング駆動制御信号ＶＬＡＮＧを発生させる。第２センシング駆動制御信号ＶＬＡＮＧによって、第２センシング駆動電圧ラインＬＡＢに供給される電流レベルが決定される。
【０１３１】
Ｓ１５４０段階において、ビットラインセンスアンプＳ／Ａのセンシング動作前に、第１及び／又は第２センシング駆動制御信号ＶＧＮＬＡ、ＶＬＡＮＧは、図８の電圧分配器８００に保存される。電圧分配器８００内のヒューズ８１〜８６の切断有無によって、第１及び／又は第２センシング駆動制御信号ＶＧＮＬＡ、ＶＬＡＮＧが保存される。
【０１３２】
Ｓ１５５０段階において、電圧分配器８００に保存された第１センシング駆動制御信号ＬＧＮＬＡに応答して、第１内部電圧ＶＩＮＴＡラインと第１センシング駆動電圧ラインＬＡとが連結され、第２センシング駆動制御信号ＶＬＡＮＧに応答して第２内部電圧ＶＳＳラインと第２センシング駆動電圧ラインＬＡＢとが連結される。
【０１３３】
第１及び／又は第２センシング駆動制御信号ＶＧＮＬＡ、ＶＬＡＮＧ各々は、ビットラインセンスアンプＳ／Ａを駆動する第１センシング駆動電圧ラインＬＡと第２センシング駆動電圧ラインＬＡＢに供給される電流レベルを一定に制御することができる。これにより、図３及び図１２のビットラインセンスアンプＳ／Ａのセンシング動作又はオフセット除去動作を一定にすることができる。そして、ビットラインセンスアンプＳ／Ａの素子間の特性が変動しても、ビットラインセンスアンプＳ／Ａが第１及び第２センシング駆動電圧ラインＬＡ、ＬＡＢに供給される電流レベルに同一に駆動されるので、ビットラインセンスアンプＳ／Ａのセンシング特性分布又はオフセット除去分布を減らすのに有益である。
【０１３４】
本開示は、図面に図示された実施例を参考にして説明されたが、これは例示的なものに過ぎず、本技術分野の通常の知識を有する者であれば、それから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。したがって、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【符号の説明】
【０１３５】
８１、８２、８３，８４、８５、８６      ヒューズ
１００      メモリ装置
１１０      メモリセルアレイ
１１２      コマンドデコーダ
１１４      制御ロジック部
１１６      アドレスバッファ
１１７      ロウデコーダ
１１８      カラムデコーダ
１２０      センスアンプブロック
１２２      入出力ゲート回路
１２４      データ入出力回路
１３０      センシング−マッチング制御回路
１３０ａ、１３０ｂ、１３０ｃ      センシング−マッチング制御回路の具現例
１５１，１５２      第１、第２アイソレーション部
１５３、１５４      第１、第２オフセット除去部
１５５      感知増幅部
５１０      第１電流供給部
５２０      第１比較部
５３０、６３０      第１センシング駆動電圧ドライバ
５３１，５４１、６３１，６４１      ＮＭＯＳトランジスタ
５４０、６４０      第２センシング駆動電圧ドライバ
６５０      第２比較部
６６０      第２電流供給部
８００      電圧分配器
９３１，９４１、１０３１，１０４１      ＰＭＯＳトランジスタ
ＡＤＤＲ      アドレス
ＢＬ、ＢＬ０      ビットライン
ＢＬＢ、ＢＬＢ０      相補ビットライン
ＣＡ      コマンドアドレス
ＣＢ、ＣＢ０〜ＣＢｎ＋１      メモリセルブロック
ＣＭＤ      コマンド
ＣＳ      カラム選択回路
ＣＳＬ      カラム選択信号
ＤＱ      データパッド
ＥＱ      等化回路、プリチャージ及び等化回路
Ｉ１、Ｉ２      第１、第２電流
ＩＯ０      データ入出力ライン
ＩＯＢ０      相補データ入出力ライン
ＩＳＯ      アイソレーション信号
ＩＳＯ＿１、ＩＳＯ＿２      第１、第２アイソレーショントランジスタ
ＬＡ      第１センシング駆動電圧ライン
ＬＡＢ      第２センシング駆動電圧ライン
ＮＳＡ      Ｎ型センスアンプ
Ｎ１１、Ｎ１２      第１、第２ＮＭＯＳトランジスタ
Ｎ＿１、Ｎ＿２      第１、第２ＮＭＯＳトランジスタ
Ｎ１３、Ｎ１４、Ｎ１５      第３、第４、第５ＮＭＯＳトランジスタ
ＯＣ      オフセット除去信号
ＯＣ＿１、ＯＣ＿２      第１、第２オフセット除去トランジスタ
ＰＥＱ      イコライジング信号
ＰＳＡ      Ｐ型センスアンプ
Ｐ１１、Ｐ１２      第１、第２ＰＭＯＳトランジスタ
Ｐ＿１、Ｐ＿２      第１、第２ＰＭＯＳトランジスタ
Ｒ８１、Ｒ８２、Ｒ８３、Ｒ８４、Ｒ８５、Ｒ８６      抵抗
ＲＡ      ロウアドレス
Ｓ／Ａ      ビットラインセンスアンプ
ＳＡ０〜ＳＡｎ      ビットラインセンスアンプブロック
ＳＡＢＬ      センシングビットライン
ＳＡＢＬＢ      相補センシングビットライン
ＶＢＬ      プリチャージ電圧
ＶＤＤ      電源電圧
ＶＧＮＬＡ      第１センシング駆動制御信号
ＶＩＮＴＡ      第１内部電圧
ＶＬＡＮＧ      第２センシング駆動制御信号
ＶＲＥＦＡ、ＶＲＥＦＳＳ      第１、第２基準電圧
ＶＳＳ      第２内部電圧
ＷＬ      ワードライン
／ＣＡＳ      カラムアドレスストローブ信号
／ＣＳ      チップ選択信号
／ＲＡＳ      ロウアドレスストローブ信号
／ＷＥ      書込イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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