(57)【要約】【課題】メモリセルブロックと複数のパストランジスタとを連結する導電ラインの抵抗を減少させた不揮発性メモリ装置を提供する。【解決手段】本発明の不揮発性メモリ装置は、基板と、基板上に形成された垂直積層型構造のメモリセルアレイと、メモリセルアレイにロウライン電圧を提供する、複数のパストランジスタを含むロウデコーダと、を備え、ロウライン電圧は、メモリセルアレイと複数のパストランジスタとを連結する複数のロウラインを介して提供され、複数のロウラインは、それぞれ基板の主面に平行に形成された配線ライン及び基板の主面に対して垂直に形成されたコンタクトを含み、複数のロウラインのうちの少なくとも１つのロウラインの配線ラインは、複数の導電ラインを含む。【選択図】図２
2019075560.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された垂直積層型構造のメモリセルアレイと、
前記メモリセルアレイにロウライン電圧を提供する、複数のパストランジスタを含むロウデコーダと、を備え、
前記ロウライン電圧は、前記メモリセルアレイと前記複数のパストランジスタとを連結する複数のロウラインを介して提供され、
前記複数のロウラインは、それぞれ前記基板の主面に平行に形成された配線ライン及び前記基板の主面に対して垂直に形成されたコンタクトを含み、
前記複数のロウラインのうちの少なくとも１つのロウラインの配線ラインは、複数の導電ラインを含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記複数のロウラインに含まれる複数の配線ラインは、それぞれ同じ幅を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記複数の導電ラインは、第１導電ライン及び第２導電ラインを含み、
前記第１導電ライン及び前記第２導電ラインは、前記基板の主面から互いに異なるレベルに形成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記メモリセルアレイは、積層された複数のゲート導電層を含み、
前記少なくとも１つのロウラインは、前記複数のゲート導電層のうちの最大抵抗値を有するゲート導電層に連結されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
基板と、
前記基板上に形成されて複数のパストランジスタを含む周辺回路領域と、
前記周辺回路領域上に形成され、複数のロウラインを介して前記複数のパストランジスタに連結された垂直積層型構造のメモリセルアレイと、を備え、
前記複数のロウラインは、それぞれ前記メモリセルアレイの上部層に形成された第１配線ライン、前記周辺回路領域に形成された第２配線ライン、及び前記第１配線ラインと前記第２配線ラインとを連結するコンタクトを含み、
前記複数のロウラインのうちの第１ロウラインに含まれる前記第１配線ライン、前記コンタクト、及び前記第２配線ラインのうちの少なくとも１つは、複数の導電ラインを含むことを特徴とする不揮発性メモリ装置。
【請求項６】
前記第１ロウラインに含まれる前記第２配線ラインは、第３導電ライン及び第４導電ラインを含み、
前記第３導電ライン及び前記第４導電ラインは、前記基板の主面から互いに同一レベルに形成されることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記第１ロウラインは、前記第１ロウラインに含まれる前記第１配線ラインと前記第２配線ラインとを連結する複数のコンタクトを含むことを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項８】
基板と、
前記基板上に形成された垂直積層型構造のメモリセルアレイと、
前記メモリセルアレイにロウライン電圧を提供する、複数のパストランジスタを含むロウデコーダと、を備え、
前記ロウライン電圧は、前記メモリセルアレイと前記複数のパストランジスタとを連結する複数のロウラインを介して提供され、
前記複数のロウラインは、それぞれ前記基板の主面に平行に形成された配線ライン及び前記基板の主面に対して垂直に形成されたコンタクトを含み、
前記複数のロウラインのうちの第１ロウラインの配線ラインは、前記複数のロウラインのうちの残りのロウラインの配線ラインよりも広幅であることを特徴とする不揮発性メモリ装置。
【請求項９】
前記ロウデコーダは、前記基板と前記メモリセルアレイとの間に配置され、
前記配線ラインは、前記メモリセルアレイの上部層に形成された第１配線ライン、及び前記メモリセルアレイの下部層に形成された第２配線ラインを含み、
前記第１ロウラインの前記第１配線ライン及び前記第２配線ラインのうちの少なくとも１つは、前記残りのロウラインの第１配線ライン及び第２配線ラインよりも広幅であることを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記メモリセルアレイ及び前記ロウデコーダは、前記基板の主面に平行な方向に並んで配置されることを特徴とする請求項８に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロウデコーダを含む不揮発性メモリ装置に関し、より詳細には、ロウデコーダのパストランジスタに連結された積層型不揮発性メモリ装置に関する。
【背景技術】
【０００２】
メモリ装置は、データの保存に使用され、揮発性メモリ装置と不揮発性メモリ装置とに区分される。不揮発性メモリ装置の一例として、フラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯型情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置、及びその他の装置で使用される。
【０００３】
不揮発性メモリ装置に対する高容量化及び小型化の要求によって、積層型メモリ装置が開発された。積層型メモリ装置は、基板上に垂直に積層された複数のメモリセル又はメモリセルアレイを含むメモリ装置を指称する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−０７８７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、複数のメモリセルを含むメモリセルブロックと複数のパストランジスタとを連結する導電ラインの抵抗を減少させた不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、基板と、前記基板上に形成された垂直積層型構造のメモリセルアレイと、前記メモリセルアレイにロウライン電圧を提供する、複数のパストランジスタを含むロウデコーダと、を備え、前記ロウライン電圧は、前記メモリセルアレイと前記複数のパストランジスタとを連結する複数のロウラインを介して提供され、前記複数のロウラインは、それぞれ前記基板の主面に平行に形成された配線ライン及び前記基板の主面に対して垂直に形成されたコンタクトを含み、前記複数のロウラインのうちの少なくとも１つのロウラインの配線ラインは、複数の導電ラインを含む。
【０００７】
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置は、基板と、前記基板上に形成されて複数のパストランジスタを含む周辺回路領域と、前記周辺回路領域上に形成され、複数のロウラインを介して前記複数のパストランジスタに連結された垂直積層型構造のメモリセルアレイと、を備え、前記複数のロウラインは、それぞれ前記メモリセルアレイの上部層に形成された第１配線ライン、前記周辺回路領域に形成された第２配線ライン、及び前記第１配線ラインと前記第２配線ラインとを連結するコンタクトを含み、前記複数のロウラインのうちの第１ロウラインに含まれる前記第１配線ライン、前記コンタクト、及び前記第２配線ラインのうちの少なくとも１つは、複数の導電ラインを含む。
【０００８】
上記目的を達成するためになされた本発明の更に他の態様による不揮発性メモリ装置は、基板と、前記基板上に形成された垂直積層型構造のメモリセルアレイと、前記メモリセルアレイにロウライン電圧を提供する、複数のパストランジスタを含むロウデコーダと、を備え、前記ロウライン電圧は、前記メモリセルアレイと前記複数のパストランジスタとを連結する複数のロウラインを介して提供され、前記複数のロウラインは、それぞれ前記基板の主面に平行に形成された配線ライン及び前記基板の主面に対して垂直に形成されたコンタクトを含み、前記複数のロウラインのうちの第１ロウラインの配線ラインは、前記複数のロウラインのうちの残りのロウラインの配線ラインよりも広幅である。
【発明の効果】
【０００９】
本発明による不揮発性メモリ装置によれば、複数のパストランジスタとメモリセルアレイとを連結するロウラインのうちの少なくとも１つのロウラインの形状を異なって形成することで、ロウラインのうちの少なくとも１つのロウラインの全体抵抗を減少させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。
【図２】図１のロウデコーダの一具現例を示すブロック図である。
【図３】本発明の一実施形態によるメモリブロックを示す回路図である。
【図４】本発明の一実施形態によるメモリセルアレイに含まれるメモリブロックの他の例を示す回路図である。
【図５】図４のメモリブロックを示す斜視図である。
【図６】本発明の一実施形態による不揮発性メモリ装置に含まれるロウデコーダの配置を説明するための一例のレイアウト図である。
【図７Ａ】図６の一部のメモリセルアレイ領域及び一部のロウデコーダ領域を説明するためのレイアウト図である。
【図７Ｂ】図７ＡのＩ−Ｉ’線に沿って見た断面図である。
【図８】図７Ｂの配線ラインを説明するための第１例のレイアウト図である。
【図９】図７Ｂの配線ラインを説明するための第２例のレイアウト図である。
【図１０Ａ】図７Ｂの配線ラインを説明するための第３例のレイアウト図である。
【図１０Ｂ】図１０ＡのＩＩ−ＩＩ’線に沿って見た断面図である。
【図１１Ａ】本発明の他の実施形態による不揮発性メモリ装置の一例のレイアウト図である。
【図１１Ｂ】図１ＡのＩＩＩ−ＩＩＩ’線に沿って見た断面図である。
【図１２】図１１Ｂの第１配線ラインを説明するための第１例のレイアウト図である。
【図１３】図１１Ｂの第１配線ラインを説明するための第２例のレイアウト図である。
【図１４Ａ】図１１Ｂの第１配線ラインを説明するための第３例のレイアウト図である。
【図１４Ｂ】図１４ＡのＩＶ−ＩＶ’線に沿って見た断面図である。
【図１５】本発明の他の実施形態による不揮発性メモリ装置の他の例のレイアウト図である。
【図１６】図１１Ｂの第２配線ラインを説明するための第１例のレイアウト図である。
【図１７】図１１Ｂの第２配線ラインを説明するための第２例のレイアウト図である。
【図１８Ａ】図１１Ｂの第２配線ラインを説明するための第３例のレイアウト図である。
【図１８Ｂ】図１８ＡのＶ−Ｖ’線に沿って見た断面図である。
【図１９】本発明の一実施形態による不揮発性メモリ装置に含まれるロウデコーダの配置を説明するための他の例のレイアウト図である。
【図２０Ａ】本発明の一実施形態によるＱＢＬ構造のページバッファ部を含むメモリ装置を示す図である。
【図２０Ｂ】本発明の一実施形態によるＳＢＬ構造のページバッファ部を含むメモリ装置を示す図である。
【図２１】本発明の一実施形態による不揮発性メモリ装置を備えるコンピュータシステム装置を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１２】
図１は、本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。
【００１３】
図１を参照すると、不揮発性メモリ装置１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ページバッファ１３０、入出力バッファ１４０、制御ロジック１５０、及び電圧発生器１６０を含む。本実施形態による不揮発性メモリ装置１００は、フラッシュメモリ装置、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなどを含む不揮発性メモリである。本実施形態の不揮発性メモリ装置１００には、ワードラインを含むロウ（Ｒｏｗ）ラインを駆動するためのロウデコーダを備える多様なメモリ装置が適用される。
【００１４】
メモリセルアレイ１１０は、ワードライン（ＷＬ１〜ＷＬｎ）を介してロウデコーダ１２０に連結される。また、メモリセルアレイ１１０は、ビットライン（ＢＬ１〜ＢＬｍ）を介してページバッファ１３０に連結される。ページバッファ１３０は、動作モードによって、書込みドライバーとして又は感知増幅器として動作する。例えば、プログラム動作時に、ページバッファ１３０は、ビットライン（ＢＬ１〜ＢＬｍ）にプログラムされるデータに対応する電圧を伝達する。また、読出し動作時に、ページバッファ１３０は、選択されたメモリセルに保存されたデータを、ビットライン（ＢＬ１〜ＢＬｍ）を介して感知して入出力バッファ１４０に伝達する。入出力バッファ１４０は、入力されたデータをページバッファ１３０に伝達し、またページバッファ１３０から提供されるデータを外部に出力する。
【００１５】
制御ロジック１５０は、不揮発性メモリ装置１００に備えられる各種構成要素を制御する。制御ロジック１５０は、外部からのプログラム／読出しなどの命令による内部制御信号を生成する。例えば、制御ロジック１５０は、電圧発生器１６０を制御してプログラム／読出しなどに用いられる各種レベルの電圧が生成されるように制御する。また、制御ロジック１５０は、入出力バッファ１４０を制御してデータの入力及び出力タイミングを制御する。また、制御ロジック１５０は、ロウデコーダ１２０を制御する制御信号ＣＴＲＬを生成する。ロウデコーダ１２０は、制御信号ＣＴＲＬ＿ｒｏｗに基づいてメモリセルアレイ１１０のセルブロック及びワードラインに対する選択動作を行う。
【００１６】
電圧発生器１６０は、制御ロジック１５０の制御に基づいてワードライン（ＷＬ１〜ＷＬｎ）にそれぞれ供給される多種のワードライン電圧と、メモリセルが形成されたバルク（例えば、ウェル領域）に供給されるバルク電圧を発生する。例えば、プログラム動作に関して、電圧発生器１６０は、選択ワードラインに提供されるプログラム電圧や非選択ワードラインに提供されるパス電圧などを生成する。また、読出動作に関して、電圧発生器１６０は、互いに異なるレベルを有する選択ワードライン電圧と非選択ワードライン電圧とを生成する。また、電圧発生器１６０は、消去動作時に選択されたメモリセルアレイが形成されるバルクに高電圧の消去電圧を提供する。
【００１７】
メモリセルアレイ１１０は、多数個のセルブロックを含む。図１では、１つのメモリセルアレイ１１０と１つのロウデコーダ１２０とを図示したが、これは単に説明の便宜のためのものであって、１つのセルブロック当たり１つのロウデコーダが配置されてもよい。或いは、１つのロウデコーダは少なくとも２つのセルブロックによって共有され、その場合、不揮発性メモリ装置１００には、セルブロックよりも少数のロウデコーダが備えられる。
【００１８】
ロウデコーダ１２０は、対応するセルブロックの選択に関する動作を行う。例えば、セルブロックが選択された場合には、当該セルブロックのワードライン（ＷＬ１〜ＷＬｎ）にワードライン電圧が提供され、セルブロックが非選択である場合には、当該セルブロックのワードライン（ＷＬ１〜ＷＬｎ）へのワードライン電圧の提供が遮断される。上記のような動作のために、ロウデコーダ１２０は、ブロック選択部を含み、ブロック選択部に備えられるパストランジスタ（例えば、図２のＴＲ＿Ｐ）のスイッチング動作を介してワードライン電圧の伝達を制御する。
【００１９】
一実施形態において、不揮発性メモリ装置１００はフラッシュメモリ装置であり、メモリセルアレイ１１０は複数のＮＡＮＤ型セルストリング（ＮＡＮＤ  Ｃｅｌｌ  Ｓｔｒｉｎｇｓ）を含む。それぞれのセルストリング（Ｃｅｌｌ  Ｓｔｒｉｎｇｓ）は、垂直又は水平方向にチャネルを形成する。セルストリング（Ｃｅｌｌ  Ｓｔｒｉｎｇｓ）のそれぞれに含まれるメモリセルは、ロウデコーダ１２０から提供される高電圧によってプログラムされるか又は消去される。
【００２０】
また、メモリセルアレイ１１０は、ワードライン（ＷＬ１〜ＷＬｎ）以外にも、他のラインを介してロウデコーダ１２０に連結される。例えば、１つ以上のストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを介してロウデコーダ１２０に連結される。ここで、ストリング選択ラインＳＳＬ、ワードライン（ＷＬ１〜ＷＬｎ）、及び接地選択ラインＧＳＬは、ロウラインと称される。また、ロウラインに提供される電圧は、ロウ駆動電圧と称される。メモリセルアレイ１１０に関する詳細な説明は、図３〜図５を参照してより詳細に後述する。
【００２１】
図２は、図１のロウデコーダの一具現例を示すブロック図である。
【００２２】
図２では、図１の不揮発性メモリ装置１００がフラッシュメモリ装置であり、ロウデコーダ１２１がフラッシュメモリセルを駆動する場合の例を図示する。また、図２に示すセルブロック（ＢＬＫ）１１１は、図１のメモリセルアレイ１１０に備えられた多数個のブロックのうちのいずれか１つのセルブロック１１１である。また、ロウデコーダ１２１は、図１のロウデコーダ１２０の一部構成に該当する。また、図２には、１つのストリング選択ラインＳＳＬ及び１つの接地選択ラインＧＳＬが配置される例を図示したが、一実施例において、ストリング選択ライン及び接地選択ラインの数は、多様に配置される。
【００２３】
図２を参照すると、ロウデコーダ１２１は、ストリング選択ライン（ＳＳＬ）駆動部１２２、ワードライン駆動部１２３、接地選択ライン（ＧＳＬ）駆動部１２４、及びブロック選択部１２５を含む。ブロック選択部１２５は、アドレスＡＤＤの少なくとも一部のビットをデコーディングして対応するセルブロックを選択する。本実施形態において、ブロック選択部１２５は、ストリング選択ライン駆動部１２２、ワードライン駆動部１２３、及び接地選択ライン駆動部１２４とセルブロック１１１との間に配置される。
【００２４】
ストリング選択ライン駆動部１２２は、ブロック選択部１２５を介してストリング選択ラインＳＳＬに連結される。即ち、ストリング選択ライン駆動部１２２は、ブロック選択部１２５を介してストリング選択ラインＳＳＬを駆動する。例えば、消去動作時に、ストリング選択ライン駆動部１２２はストリング選択ラインＳＳＬをフローティングさせ、プログラム動作時に、ストリング選択ライン駆動部１２２はストリング選択ラインＳＳＬに高電圧のストリング選択電圧（例えば、電源電圧）を提供する。
【００２５】
同様に、ワードライン駆動部１２３は、ブロック選択部１２５を介してワードライン（ＷＬ１〜ＷＬｎ）に連結される。即ち、ワードライン駆動部１２３は、ブロック選択部１２５を介してワードライン（ＷＬ１〜ＷＬｎ）を駆動する。例えば、消去動作時に、セルブロック１１１が形成されるバルクに高電圧の消去電圧が印加され、ワードライン駆動部１２３はワードライン（ＷＬ１〜ＷＬｎ）に相対的に低いレベルのワードライン電圧（例えば、接地電圧）を印加する。また、プログラム動作時に、ワードライン駆動部１２３は、選択ワードラインに高レベルのプログラム電圧を提供し、非選択ワードラインにパス電圧を提供する。
【００２６】
同様に、接地選択ライン駆動部１２４は、ブロック選択部１２５を介して接地選択ラインＧＳＬを駆動する。例えば、消去動作時に、接地選択ライン駆動部１２４は接地選択ラインＧＳＬをフローティングさせ、プログラム動作時に、接地選択ライン駆動部１２４は低レベルの接地選択電圧（例えば、接地電圧）を接地選択ラインＧＳＬに提供する。
【００２７】
一方、ブロック選択部１２５は、上記駆動部（１２２〜１２４）とロウライン（ＳＳＬ、ＷＬ１〜ＷＬｎ、ＧＳＬ）との間に連結された複数のパストランジスタＴＲ＿Ｐを含む。複数のパストランジスタＴＲ＿Ｐのスイッチング動作に基づいて、ロウライン（ＳＳＬ、ＷＬ１〜ＷＬｎ、ＧＳＬ）の動作が制御される。
【００２８】
本発明の一実施形態による不揮発性メモリ装置は、複数のパストランジスタとセルブロック１１１とを連結するロウライン（ＳＳＬ、ＷＬ１〜ＷＬｎ、ＧＳＬ）のうちの一部に対して抵抗を減少させねばならない場合、或いはロウライン（ＳＳＬ、ＷＬ１〜ＷＬｎ、ＧＳＬ）を形成するに当って空間的余裕がある場合、ロウライン（ＳＳＬ、ＷＬ１〜ＷＬｎ、ＧＳＬ）のうちの少なくとも１つの形状が異なって形成され、ロウライン（ＳＳＬ、ＷＬ１〜ＷＬｎ、ＧＳＬ）のうちの少なくとも１つの全体抵抗を減少させる。
【００２９】
図３は、本発明の一実施形態によるメモリブロックＢＬＫ０を示す回路図である。
【００３０】
図３を参照すると、メモリセルアレイ（例えば、図１のメモリセルアレイ１１０）は、水平ＮＡＮＤフラッシュメモリのメモリセルアレイであり、複数のメモリブロックを含む。各メモリブロックＢＬＫ０は、ビットライン（ＢＬ１〜ＢＬｍ）方向に、多数個のメモリセルＭＣが直列に連結されたｍ（ｍは、２以上の整数）個のセルストリングＳＴＲを含む。
【００３１】
図３のような構造を有するＮＡＮＤフラッシュメモリ装置は、ブロック単位で消去が行われ、各ワードライン（ＷＬ１〜ＷＬｎ）に対応するページＰＡＧＥ単位でプログラムを行う。図３は、１つのブロックにｎ本のワードライン（ＷＬ１〜ＷＬｎ）に対するｎ個のページが備えられた例を図示する。また、図１の不揮発性メモリ装置１００は、上述したメモリセルアレイ１１０と同じ構造で同じ動作を行う複数のメモリセルアレイを含む。
【００３２】
図４は、本発明の一実施形態によるメモリセルアレイに含まれるメモリブロックの他の例ＢＬＫ０’を示す回路図である。
【００３３】
図４を参照すると、メモリセルアレイ（例えば、図１のメモリセルアレイ１１０）は、垂直ＮＡＮＤフラッシュメモリのメモリセルアレイであり、複数のメモリブロックを含む。図４は、１つのブロックに８本のワードライン（ＷＬ１〜ＷＬ８）が備えられた例を図示する。各メモリブロックＢＬＫ０’は、複数のＮＡＮＤセルストリング（ＮＳ１１〜ＮＳ３３）、複数のワードライン（ＷＬ１〜ＷＬ８）、複数のビットライン（ＢＬ１〜ＢＬ３）、複数の接地選択ライン（ＧＳＬ１〜ＧＳＬ３）、複数のセルストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）、及び共通ソースラインＣＳＬを含む。ここで、ＮＡＮＤセルストリングの個数、ワードラインの個数、ビットラインの個数、接地選択ラインの個数、及びセルストリング選択ラインの個数は、実施形態によって多様に変更される。
【００３４】
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤセルストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が提供され、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤセルストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が提供され、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤセルストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が提供される。各ＮＡＮＤセルストリング（例えば、ＮＳ１１）は、直列に連結されたセルストリング選択トランジスタＳＳＴ、複数のメモリセル（ＭＣ１〜ＭＣ８）、及び接地選択トランジスタＧＳＴを含む。
【００３５】
１つのビットラインに共通連結されたセルストリングは、１つのカラムを構成する。例えば、第１ビットラインＢＬ１に共通連結されたセルストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）は第１カラムに対応し、第２ビットラインＢＬ２に共通連結されたセルストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）は第２カラムに対応し、第３ビットラインＢＬ３に共通連結されたセルストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）は第３カラムに対応する。
【００３６】
１つのセルストリング選択ラインに連結されたセルストリングは、１つのロウを構成する。例えば、第１セルストリング選択ラインＳＳＬ１に連結されたセルストリング（ＮＳ１１、ＮＳ１２、ＮＳ１３）は第１ロウに対応し、第２セルストリング選択ラインＳＳＬ２に連結されたセルストリング（ＮＳ２１、ＮＳ２２、ＮＳ２３）は第２ロウに対応し、第３セルストリング選択ラインＳＳＬ３に連結されたセルストリング（ＮＳ３１、ＮＳ３２、ＮＳ３３）は第３ロウに対応する。
【００３７】
セルストリング選択トランジスタＳＳＴは、対応するセルストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に連結される。複数のメモリセル（ＭＣ１〜ＭＣ８）は、それぞれ対応するワードライン（ＷＬ１〜ＷＬ８）に連結される。接地選択トランジスタＧＳＴは、対応する接地選択ライン（ＧＳＬ１〜ＧＳＬ３）に連結される。セルストリング選択トランジスタＳＳＴは対応するビットライン（ＢＬ１〜ＢＬ３）に連結され、接地選択トランジスタＧＳＴ、共通ソースラインＣＳＬに連結される。
【００３８】
同一高さのワードライン（例えば、ＷＬ１）は互いに共通連結され、セルストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）は互いに分離され、接地選択ライン（ＧＳＬ１〜ＧＳＬ３）も互いに分離される。例えば、第１ワードラインＷＬ１に連結されてセルストリング（ＮＳ１１、ＮＳ１２、ＮＳ１３）に属するメモリセルをプログラムする場合には、第１ワードラインＷＬ１及び第１セルストリング選択ラインＳＳＬ１が選択される。接地選択ライン（ＧＳＬ１〜ＧＳＬ３）は、それぞれ共通に連結される。
【００３９】
図５は、図４のメモリブロックＢＬＫ０’を示す斜視図である。
【００４０】
図５を参照すると、メモリセルアレイ（例えば、図１のメモリセルアレイ１１０）に含まれる各メモリブロックは、基板ＳＵＢに対して垂直方向に形成される。図５では、メモリブロックが２個の選択ライン（ＧＳＬ、ＳＳＬ）、８本のワードライン（ＷＬ１〜ＷＬ８）、及び３本のビットライン（ＢＬ１〜ＢＬ３）を含むものとして図示するが、実際には、それらよりも更に多いか又は少ない。
【００４１】
基板ＳＵＢは、第１導電型（例えば、ｐタイプ）を有し、基板ＳＵＢ上に第１方向（例えば、Ｙ方向）に沿って伸張されて第２導電型（例えば、ｎタイプ）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１方向に沿って伸張された複数の絶縁膜ＩＬが第３方向（例えば、Ｚ方向）に沿って順次に提供され、複数の絶縁膜ＩＬは、第３方向に沿って特定距離ほど離隔される。例えば、複数の絶縁膜ＩＬは、シリコン酸化物のような絶縁物質を含む。
【００４２】
隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１方向に沿って順次に配置されて第３方向に沿って複数の絶縁膜ＩＬを貫通する複数のピラー（ｐｉｌｌａｒｓ）Ｐが提供される。複数のピラーＰは、複数の絶縁膜ＩＬを貫通して基板ＳＵＢにコンタクトする。具体的に、各ピラーＰの表面層Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域として機能する。一方、各ピラーＰの内部層Ｉは、シリコン酸化物のような絶縁物質又はエアギャップを含む。
【００４３】
隣接する２本の共通ソースラインＣＳＬ間の領域において、絶縁膜ＩＬ、ピラーＰ、及び基板ＳＵＢの露出した表面に沿って電荷保存層（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｌａｙｅｒ）ＣＳが提供される。電荷保存層ＣＳは、ゲート絶縁層（又は、「トンネリング絶縁層」と称する）、電荷トラップ層、及びブロッキング絶縁層を含む。例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）構造を有する。また、隣接する２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出した表面上に、選択ライン（ＧＳＬ、ＳＳＬ）及びワードライン（ＷＬ１〜ＷＬ８）のような複数のゲート導電層ＧＥが提供される。
【００４４】
複数のピラーＰ上には、ドレイン又はドレインコンタクトＤＲがそれぞれ提供される。例えば、ドレイン又はドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含む。ドレインＤＲ上に、第２方向（例えば、Ｘ方向）に伸張されて第１方向に沿って特定距離ほど離隔して配置されたビットライン（ＢＬ１〜ＢＬ３）が提供される。
【００４５】
図６は、本発明の一実施形態による不揮発性メモリ装置に含まれるロウデコーダの配置を説明するための一例のレイアウト図である。
【００４６】
図６を参照すると、不揮発性メモリ装置１００ａは半導体チップに具現され、半導体チップは、メモリセルアレイ領域（ＣＡ１、ＣＡ２）、ロウデコーダ領域（ＲＤ１、ＲＤ２、ＲＤ３）、及び周辺回路領域ＰＥＲＩを含む。ロウデコーダ領域（ＲＤ１、ＲＤ２、ＲＤ３）はメモリセルアレイ領域（ＣＡ１、ＣＡ２）に対して第１方向Ｘに隣接し、ロウデコーダ領域（ＲＤ１、ＲＤ２、ＲＤ３）にはロウデコーダが配置される。従って、メモリセルアレイ領域（ＣＡ１、ＣＡ２）とロウデコーダ領域（ＲＤ１、ＲＤ２、ＲＤ３）とは、基板の主面に平行な方向に並んで配置される。
【００４７】
周辺回路領域ＰＥＲＩはメモリセルアレイ領域（ＣＡ１、ＣＡ２）及びロウデコーダ領域（ＲＤ１、ＲＤ２、ＲＤ３）に対して第２方向Ｙに隣接し、周辺回路領域ＰＥＲＩには、ページバッファ、データ入出力回路などが配置される。
【００４８】
図７Ａは、図６の一部メモリセルアレイ領域及び一部ロウデコーダ領域を説明するためのレイアウト図であり、図７Ｂは、図７ＡのＩ−Ｉ’線に沿って見た断面図である。
【００４９】
図７Ａ及び図７Ｂを参照すると、不揮発性メモリ装置１００ａは、基板ＳＵＢ上に形成されたメモリセルアレイ領域ＣＡ１及びロウデコーダ領域ＲＤ１を含む。
【００５０】
基板ＳＵＢは、第１方向Ｘ及び第２方向Ｙに延びる主面（ｍａｉｎ  ｓｕｒｆａｃｅ）を有する。一実施例において、基板ＳＵＢは、Ｓｉ、Ｇｅ、又はＳｉＧｅを含む。他の実施例において、基板ＳＵＢは、ポリシリコン基板、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、又はＧｅＯＩ（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を含む。
【００５１】
メモリセルアレイ領域ＣＡ１には、積層型メモリセルアレイ１１０が形成される。メモリセルアレイ１１０は、垂直積層型構造を有する。具体的に、基板上に複数のチャネルホールＣＨやゲート導電層ＧＥなどが形成されてメモリセルアレイ１１０を構成する。メモリセルアレイ１１０は、図４の例示と類似した回路構成を有する。
【００５２】
ゲート導電層ＧＥをなす複数のゲート電極（Ｇ１〜Ｇ６）は、ワードライン、ストリング選択ライン、又は接地選択ラインと称される。複数のゲート電極（Ｇ１〜Ｇ６）は、基板に対して垂直方向である第３方向Ｚに積層される。図７Ｂにおいて図示するように、複数のゲート電極（Ｇ１〜Ｇ６）のそれぞれの下部又は上部には、ゲート絶縁層１１５が配置される。複数のゲート電極（Ｇ１〜Ｇ６）は基板から距離が遠くなるほど面積が減少し、これにより、図７Ｂに図示するように、ゲート導電層ＧＥの外郭領域は階段形態を有する。ゲート導電層ＧＥの外郭領域に複数の第１コンタクトＣＮＴ１が形成され、複数のゲート電極（Ｇ１〜Ｇ６）は、複数の第１コンタクトＣＮＴ１を介してロウデコーダ領域ＲＤ１に形成されたブロック選択部１２５＿１のパストランジスタＴＲ＿Ｐに連結される。
【００５３】
ゲート導電層ＧＥは、ワードラインカット領域ＷＬＣによって分離される。また、ゲート導電層ＧＥのうちのストリング選択ラインＳＳＬは、選択ラインカット領域ＳＬＣによって分離される。
【００５４】
ゲート導電層ＧＥは、第１〜第６ゲート電極（Ｇ１〜Ｇ６）を含むものとして図示したが、これは、説明の便宜のためのものであり、その限りではない。ゲート電極の数は、メモリセルアレイに含まれるセルストリングの構造によって可変される。例えば、図４及び図５に図示したように、ゲート導電層ＧＥは、１０個のゲート電極を含み、本発明の実施形態による不揮発性メモリ装置は、ゲート電極の数に制限されない。
【００５５】
チャネルホールＣＨは、ゲート導電層ＧＥ及び絶縁層１１５を貫通して基板上面に垂直方向である第３方向Ｚに延び、チャネルホールＣＨの底面が基板ＳＵＢ上面に接触する。チャネルホールＣＨは、第１方向Ｘ及び第２方向Ｙに沿って所定の間隔に離隔して配列される。チャネルホールＣＨは、チャネル層１１１、ゲート絶縁膜１１２、及び埋込み絶縁膜１１３を含む。
【００５６】
チャネル層１１１は、ゲート導電層ＧＥ及び絶縁層１１５を貫通してウェル領域１０１上面に垂直な第３方向Ｚに延び、チャネル層１１１の底面がウェル領域１０１の上面に接触する。チャネル層１１１は、第１方向及び第２方向に沿って所定の間隔に離隔して配列される。
【００５７】
例えば、チャネル層１１１は、不純物がドーピングされたポリシリコンを含むか又は不純物がドーピングされていないポリシリコンを含む。チャネル層１１１は、垂直方向に延びるカップ状（又は有底シリンダ状）に形成され、チャネル層１１１の内側壁上に埋込み絶縁膜１１３が満たされる。埋込み絶縁膜１１３の上面は、チャネル層１１１の上面と同じレベル上に位置する。これとは異なり、チャネル層１１１はピラー状に形成され、このような場合、埋込み絶縁膜１１３が形成されないこともある。
【００５８】
チャネル層１１１とゲート導電層ＧＥとの間にゲート絶縁膜１１２が介在する。選択的に、ゲート絶縁膜１１２とゲート導電層ＧＥとの間には、バリア金属層が更に形成される。
【００５９】
チャネル層１１１及びゲート絶縁膜１１２上にドレイン領域１１６が形成される。例えば、ドレイン領域１１６は、不純物がドーピングされたポリシリコンを含む。
【００６０】
ドレイン領域１１６の側壁上には、エッチング停止膜１１７が形成される。エッチング停止膜１１７の上面は、ドレイン領域１１６の上面と同じレベルに形成される。エッチング停止膜１１７は、シリコン窒化物、シリコン酸化物などの絶縁物質を含む。
【００６１】
ドレイン領域１１６上には、ビットラインコンタクト１１８が形成され、ビットラインコンタクト１１８上にビットラインＢＬが形成される。ビットラインＢＬは、第２方向Ｙに沿って延び、第２方向Ｙに沿って配列された複数のチャネル層１１１は、ビットラインＢＬに電気的に連結される。
【００６２】
ゲート導電層ＧＥは、複数のエッジ領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）を形成し、複数のエッジ領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）には、階段型パッド構造物が形成される。階段型パッド構造物は、パッドラインパッドと称される。複数のエッジ領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）のうちの少なくとも１つのエッジ領域、例えば第２エッジ領域１１０ｂには、複数の第１コンタクトＣＮＴ１が形成され、複数の第１コンタクトＣＮＴ１を介して複数の配線ラインＣＬに連結され、複数の配線ラインＣＬを介してブロック選択部１２５＿１のパストランジスタＴＲ＿Ｐに連結される。複数の配線ラインＣＬのうちの少なくとも１本の配線ラインは、他の配線ラインと形状において互いに異なり、形状的差によって抵抗が小さくなる。
【００６３】
複数のパストランジスタＴＲ＿Ｐは、それぞれゲート（例えば、図１０Ｂの１２３）、ゲート絶縁膜（例えば、図１０Ｂの１２５）、及びソース／ドレイン領域（例えば、図１０Ｂの１２１）を含む。ゲート１２３の両側壁は、絶縁スペーサ（例えば、図１０Ｂの１２７）で覆われる。
【００６４】
基板ＳＵＢのロウデコーダ領域ＲＤ１は、素子分離膜１０３によって活性領域ＡＣＴが定義される。活性領域ＡＣＴにはロウデコーダ用のＰ型ウェル及びＮ型ウェルが形成され、Ｐ型ウェル及びＮ型ウェル上にはＭＯＳトランジスタが形成される。活性領域ＡＣＴは、パストランジスタＴＲ＿Ｐのソース／ドレイン領域を構成する。
【００６５】
複数の配線ラインＣＬは、複数の第２コンタクトＣＮＴ２を介して、ロウデコーダ領域ＲＤ１の活性領域ＡＣＴに連結され、パストランジスタＴＲ＿Ｐのソース／ドレイン領域に連結される。
【００６６】
複数の第１コンタクトＣＮＴ１及び複数の第２コンタクトＣＮＴ２は、金属物質を含む。複数の第１コンタクトＣＮＴ１及び複数の第２コンタクトＣＮＴ２で使用される金属物質の例としては、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、ＷＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎなどが挙げられる。また、複数の第１コンタクトＣＮＴ１及び複数の第２コンタクトＣＮＴ２は、バリア金属膜を更に含む。
【００６７】
複数の配線ラインＣＬは、複数の第１コンタクトＣＮＴ１及び複数の第２コンタクトＣＮＴ２に含まれる金属と異なる物質を含む。例えば、複数の配線ラインＣＬは、複数の第１コンタクトＣＮＴ１に含まれる金属よりも低抵抗を有する物質を含む。
【００６８】
図８は、図７Ｂの配線ラインを説明するための第１例のレイアウト図であって、図７Ａの不揮発性メモリ装置の一部を示した図である。
【００６９】
図８を参照すると、ブロック選択部１２５＿１は、複数のパストランジスタＴＲ＿Ｐを含む。複数のパストランジスタＴＲ＿Ｐは、それぞれ対応するメモリセルアレイ領域ＣＡ１のゲート電極（例えば、図７ＢのＧ１〜Ｇ６）に連結される。ここで、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿１）、及び複数の第２コンタクト（ＣＮＴ２ａ、ＣＮＴ２ｂ、ＣＮＴ２ｃ）を介して、複数のパストランジスタＴＲ＿Ｐとそれに対応するゲート電極（Ｇ１〜Ｇ６）とが互いに連結される。
【００７０】
複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿１）は、基板（例えば、図７ＢのＳＵＢ）から同じレベルに形成される。本明細書で使用する用語「レベル」は、基板ＳＵＢから垂直方向である第３方向Ｚに沿う高さを意味する。
【００７１】
複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿１）は、それぞれ同じ幅の導電ラインを含む。ここで、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿１）のうちの少なくとも１本の配線ライン（例えば、ＣＬｃ＿１）は、互いに並列に連結された同じ幅の複数の導電ラインを含む。互いに並列に連結された複数の導電ラインを含む配線ラインＣＬｃ＿１は、全体抵抗が減少する。
【００７２】
複数の配線ラインのうちの複数の導電ラインを含む配線ラインは、複数の配線ラインにそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された配線ラインが複数の導電ラインを含む。
【００７３】
図７Ｂに図示したように、チャネルホールＣＨの形状は、下部層に行くほど狭幅になる。これにより、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）に連結された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６の抵抗が大きくなる。このような場合には、最上部に配置されたゲート電極Ｇ６に連結された配線ラインＣＬｃ＿１が、互いに並列に連結された複数の導電ラインを含む。但し、これに限定されるものではなく、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６ではない他のゲート電極の抵抗が最も大きい場合、これに基づいて最大抵抗のゲート電極に連結された配線ラインが複数の導電ラインを含む。
【００７４】
本発明の実施形態は、少なくとも１本の配線ラインＣＬｃ＿１が互いに並列に連結された同じ幅の複数の導電ラインを含むことに限定されず、少なくとも１本の配線ラインＣＬｃ＿１は、互いに並列に連結されて互いに異なる幅を有する複数の導電ラインを含んでもよい。
【００７５】
ブロック選択部１２５＿１に備えられたパストランジスタＴＲ＿Ｐのスイッチング動作を介してゲート電極（Ｇ１〜Ｇ６）に伝送されるロウライン電圧の伝達が制御される。複数のパストランジスタＴＲ＿Ｐとセルブロック（例えば、図２の１１１）とを連結するロウライン（例えば、図２のＳＳＬ、ＷＬ１〜ＷＬｎ、ＧＳＬ）は、それぞれ第１コンタクト、配線ライン、及び第２コンタクトを含むため、少なくとも１本の配線ラインの抵抗が減少することにより、少なくとも１つのロウラインの抵抗も減少する。
【００７６】
図９は、図７Ｂの配線ラインを説明するための第２例のレイアウト図であって、図７Ａの不揮発性メモリ装置の一部を示した図である。図８と重複する構成に関する説明は省略する。
【００７７】
図９を参照すると、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿２）、及び複数の第２コンタクト（ＣＮＴ２ａ、ＣＮＴ２ｂ、ＣＮＴ２ｃ）を介して、複数のパストランジスタＴＲ＿Ｐとそれに対応するゲート電極（Ｇ１〜Ｇ６）とが互いに連結される。複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿２）は、基板（例えば、図７ＢのＳＵＢ）から同じレベルに形成される。
【００７８】
複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿２）のうちの少なくとも１つの配線ライン（例えば、ＣＬｃ＿２）は、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿２）のうちの他の一部の配線ライン（例えば、ＣＬａ、ＣＬｂ）よりも広幅の導電ラインを含む。従って、少なくとも一つの配線ラインＣＬｃ＿２は、相対的に全体抵抗が減少する。ここで、他の一部の配線ライン（ＣＬａ、ＣＬｂ）は、互いに同じ幅を有する導電ラインで構成される。
【００７９】
複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿２）のうちの相対的に広幅の導電ラインを含む配線ラインは、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿２）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された配線ラインが相対的に広幅の導電ラインを含む。一実施例において、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６に連結された配線ラインＣＬｃ＿２は、更に広幅の導電ラインを含む。
【００８０】
図１０Ａは、図７Ｂの配線ラインを説明するための第３例のレイアウト図であって、図７Ａの不揮発性メモリ装置の一部を示した図である。図１０Ａにおいて、図８と重複する構成に関する説明は省略する。図１０Ｂは、図１０ＡのＩＩ−ＩＩ’線に沿って見た断面図である。
【００８１】
図１０Ａ及び図１０Ｂを参照すると、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿３）、及び複数の第２コンタクト（ＣＮＴ２ａ、ＣＮＴ２ｂ、ＣＮＴ２ｃ）を介して、複数のパストランジスタＴＲ＿Ｐとそれに対応するゲート電極（Ｇ１〜Ｇ６）とが互いに連結される。
【００８２】
複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿３）のうちの少なくとも１本の配線ライン（例えば、ＣＬｃ＿３）は、互いに異なるレベルに形成された導電ライン（ＣＬｃ＿３ａ、ＣＬｃ＿３ｂ）を含む。互いに異なるレベルに形成された導電ライン（ＣＬｃ＿３ａ、ＣＬｃ＿３ｂ）は、導電ライン（ＣＬｃ＿３ａ、ＣＬｃ＿３ｂ）の間に配置された絶縁層を貫通するビア構造の導電ラインＣＬｃ＿３ｃを介して互いに連結される。従って、少なくとも１本の配線ラインＣＬｃ＿３の全体抵抗が減少する。ここで、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿３）のうちの他の一部の配線ライン（ＣＬａ、ＣＬｂ）は、互いに同じ幅を有して同一レベルに形成される。
【００８３】
複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿３）のうちのそれぞれ異なるレベルに形成された複数の導電ラインを含む配線ラインは、複数の配線ライン（ＣＬａ、ＣＬｂ、ＣＬｃ＿３）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された配線ラインが互いに異なるレベルに形成された複数の導電ラインを含む。一実施例において、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６に連結された配線ラインＣＬｃ＿３は、互いに異なるレベルに形成された導電ライン（ＣＬｃ＿３ａ、ＣＬｃ＿３ｂ）を含む。
【００８４】
図８、図９、図１０Ａ及び図１０Ｂに図示した本発明の一実施形態による不揮発性メモリ装置は、複数のパストランジスタＴＲ＿Ｐとセルブロック（例えば、図２の１１１）とを連結する一部のロウラインの抵抗が減少するように構成される。
【００８５】
図１１Ａは、本発明の他の実施形態による不揮発性メモリ装置の一例のレイアウト図であり、図１１Ｂは、図１ＡのＩＩＩ−ＩＩＩ’線に沿って見た断面図である。
【００８６】
本実施形態による不揮発性メモリ装置１００ｂでは、周辺回路領域２０上にメモリセルアレイ１１０ｂが形成される。このような不揮発性メモリ装置１００ｂの回路構造をＣＯＰ（Ｃｅｌｌ  ｏｖｅｒ  ｐｅｒｉｐｈｅｒａｌ）回路構造と称する。
【００８７】
図１１Ａ及び図１１Ｂを参照すると、不揮発性メモリ装置１００ｂは、基板ＳＵＢ２上の第１レベルに形成された周辺回路領域２０、第１半導体層ＳＵＢ１及び基板ＳＵＢ２上の第２レベルに形成されたメモリセルアレイ１１０ｂを含む。不揮発性メモリ装置１００ｂは、周辺回路領域２０と第１半導体層ＳＵＢ１との間に介在する絶縁薄膜２０９を更に含む。
【００８８】
周辺回路領域２０は、ページバッファ（ｐａｇｅ  ｂｕｆｆｅｒ）、ラッチ回路（ｌａｔｃｈ  ｃｉｒｃｕｉｔ）、キャッシュ回路（ｃａｃｈｅ  ｃｉｒｃｕｉｔ）、カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）、ロウデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）、感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）、データイン／アウト回路（ｄａｔａ  ｉｎ／ｏｕｔ  ｃｉｒｃｕｉｔ）などを含む。
【００８９】
メモリセルアレイ１１０ｂは、図４に例示したような回路構成を有する。
【００９０】
本明細書で使用する用語「レベル」は、基板ＳＵＢ２から垂直方向（Ｚ方向）に沿う高さを意味する。基板ＳＵＢ２上で第１レベルは、第２レベルよりも基板ＳＵＢ２により近い。
【００９１】
基板ＳＵＢ２は、第１方向Ｘ及び第２方向Ｙに延びる主面を有する。一実施例において、基板ＳＵＢ２は、Ｓｉ、Ｇｅ、又はＳｉＧｅを含む。他の実施例において、基板ＳＵＢ２は、ＳＯＩ基板又はＧｅＯＩ基板を含む。
【００９２】
基板ＳＵＢ２は、素子分離膜２１０によって活性領域２１１が定義される。基板ＳＵＢ２の活性領域２１１には、周辺回路用Ｐ型ウェル及び周辺回路用Ｎ型ウェルが形成される。Ｐ型ウェル及びＮ型ウェル上には、ＭＯＳトランジスタが形成され、例えば複数のパストランジスタ（例えば、図２のＴＲ＿Ｐ）が形成される。複数のパストランジスタは、それぞれゲート、ゲート絶縁膜、及びソース／ドレイン領域を含む。
【００９３】
基板ＳＵＢ２上に複数の層間絶縁膜（２０１、２０３、２０５）が順次に積層される。複数の層間絶縁膜（２０１、２０３、２０５）は、シリコン酸化物、シリコン酸窒化物、シリコン酸窒化物などを含む。
【００９４】
周辺回路領域２０は複数のパストランジスタを含み、複数のパストランジスタは、周辺回路領域２０に形成された複数の第２配線ラインＣＬ２及び第３コンタクトＣＮＴ３に電気的に連結される。複数の第２配線ラインＣＬ２及び第３コンタクトＣＮＴ３は、複数の層間絶縁膜（２０１、２０３、２０５）によって相互に絶縁される。
【００９５】
複数の第１配線ラインＣＬ１及び複数の第２配線ラインＣＬ２は、金属、導電性金属窒化物、金属シリサイド、又はこれらの組合せからなる。例えば、複数の第２配線ラインＣＬ２は、タングステン、モリブデン、チタン、コバルト、タンタル、ニッケル、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、タンタルシリサイド、ニッケルシリサイドのような導電物質を含む。
【００９６】
本実施形態において、複数の第２配線ラインＣＬ２が１層の配線構造を有するものとして例示しているが、本発明の技術的思想は、これに限定されるのではない。例えば、複数の第２配線ラインＣＬ２は、複数の層に形成された多層配線構造を有する。
【００９７】
第１半導体層ＳＵＢ１は、その上部に垂直型メモリセルが形成された基板として機能する。一実施例において、第１半導体層ＳＵＢ１は、不純物がドーピングされたポリシリコンを含む。例えば、第１半導体層ＳＵＢ１は、ｐ型不純物がドーピングされたポリシリコンを含む。また、第１半導体層ＳＵＢ１は、約２０〜５００ｎｍの高さに形成されるが、第１半導体層ＳＵＢ１の高さがこれに限定されるものではない。
【００９８】
第１半導体層ＳＵＢ１上には、メモリセルアレイ１１０ｂが形成される。図１１Ｂのメモリセルアレイ１１０ｂの構造は、図７Ａ及び図７Ｂのメモリセルアレイ１１０ａを参照して説明したものと実質的に同一であり、メモリセルアレイ１１０ｂの構造についての詳細な説明は省略する。
【００９９】
ゲート導電層ＧＥは、複数のエッジ領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）を形成し、複数のエッジ領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）には、階段型パッド構造物が形成される。例えば、第２エッジ領域１１０ｂには、複数の第１コンタクトＣＮＴ１が形成される。
【０１００】
複数の第１コンタクトＣＮＴ１、複数の第１配線ラインＣＬ１、複数の第２コンタクトＣＮＴ２、複数の第２配線ラインＣＬ２、及び複数の第３コンタクトＣＮＴ３を介して、複数のゲート導電層ＧＥは、パストランジスタのソース／ドレイン領域が形成された基板ＳＵＢ２の活性領域２１１に連結される。
【０１０１】
複数の第１コンタクトＣＮＴ１及び複数の第１配線ラインＣＬ１は、図７Ａ及び図７Ｂの複数の第１コンタクトＣＮＴ１及び複数の配線ラインＣＬについての説明が適用される。従って、複数の第１配線ラインＣＬ１のうちの少なくとも一部（例えば、ＣＬ１ｃ）は、図８〜図１０Ａの一部の配線ライン（ＣＬｃ＿１、ＣＬｃ＿２、ＣＬｃ＿３）についての説明が適用される。
【０１０２】
図１２、図１３、及び図１４Ａは、図１１Ｂの第１配線ラインを説明するための第１例〜第３例のレイアウト図であり、図１４Ｂは、図１４ＡのＩＶ−ＩＶ’線に沿って見た断面図である。
【０１０３】
図１２を参照すると、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿１）は、基板（例えば、図１１ＢのＳＵＢ１）から同じレベルに形成される。複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿１）は、それぞれ同じ幅の導電ラインを含む。ここで、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿１）のうちの少なくとも１つの第１配線ライン（例えば、ＣＬ１ｃ＿１）は、互いに並列に連結された同じ幅の複数の導電ラインを含む。互いに並列に連結された複数の導電ラインを含む第１配線ラインＣＬ１ｃ＿１は、全体抵抗が減少する。
【０１０４】
複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿１）のうちの複数の導電ラインを含む第１配線ライン（例えば、ＣＬ１ｃ＿１）は、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿１）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された第１配線ラインが複数の導電ラインを含む。
【０１０５】
図１１Ｂに図示したように、チャネルホールＣＨの形状は、下部層に行くほど狭幅になる。これにより、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）に連結された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６の抵抗が大きくなる。このような場合には、最上部に配置されたゲート電極Ｇ６に連結された第１配線ラインＣＬ１ｃ＿１が、互いに並列に連結された複数の導電ラインを含む。
【０１０６】
図１３を参照すると、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿２）のうちの少なくとも１つの第１配線ライン（例えば、ＣＬ１ｃ＿２）は、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿２）のうちの他の一部の第１配線ライン（例えば、ＣＬ１ａ、ＣＬ１ｂ）よりも広幅の導電ラインを含む。従って、少なくとも１つの第１配線ラインＣＬ１ｃ＿２は、相対的に全体抵抗が減少する。ここで、他の一部の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ）は、互いに同じ幅を有する導電ラインで構成される。
【０１０７】
複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿２）のうちの相対的に広幅の導電ラインを含む第１配線ライン（例えば、ＣＬ１ｃ＿２）は、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿２）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された第１配線ラインが相対的に広幅の導電ラインを含む。
【０１０８】
図１４Ａ及び図１４Ｂを参照すると、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿３）のうちの少なくとも１本の配線ライン（例えば、ＣＬ１ｃ＿３）は、互いに異なるレベルに形成された導電ライン（ＣＬ１ｃ＿３ａ、ＣＬ１ｃ＿３ｂ）を含む。互いに異なるレベルに形成された導電ライン（ＣＬ１ｃ＿３ａ、ＣＬ１ｃ＿３ｂ）は、導電ライン（ＣＬ１ｃ＿３ａ、ＣＬ１ｃ＿３ｂ）の間に配置された絶縁層を貫通するビア構造の導電ラインＣＬ１ｃ＿３ｃを介して互いに連結される。従って、少なくとも１本の配線ラインＣＬ１ｃ＿３の全体抵抗が減少する。ここで、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿３）のうちの他の一部の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ）は、互いに同じ幅を有して同一レベルに形成される。
【０１０９】
複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿３）のうちのそれぞれ異なるレベルに形成された導電ラインを含む第１配線ライン（例えば、ＣＬ１ｃ＿３）は、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ＿３）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された第１配線ラインが複数の導電ラインを含む。
【０１１０】
図１１Ｂ、図１２、図１３、図１４Ａ、及び図１４Ｂを参照すると、複数の第１配線ラインＣＬ１は、図１２の第１配線ラインＣＬ１ｃ＿１、図１３の第１配線ラインＣＬ１ｃ＿２、及び図１４Ｂの第１配線ラインＣＬ１ｃ＿３のうちの少なくとも１つを含む。従って、本発明の実施形態によるメモリ装置は、工程環境又は配線ラインの配置を考慮して製造され、周辺回路領域に形成された複数のパストランジスタとメモリセルアレイとを連結する一部のロウラインの抵抗が減少するように構成される。
【０１１１】
図１５は、本発明の他の実施形態による不揮発性メモリ装置の他の例のレイアウト図である。図１１Ａと重複する説明については省略する。
【０１１２】
図１５を参照すると、不揮発性メモリ装置１００ｂ＿１のメモリセルアレイ１１０ｂ＿１において、複数の第１コンタクトＣＮＴ１、複数の第１配線ラインＣＬ１、複数の第２コンタクトＣＮＴ２＿１、複数の第２配線ラインＣＬ２、及び複数の第３コンタクトＣＮＴ３を介して、複数のゲート導電層ＧＥは、パストランジスタのソース／ドレイン領域が形成された基板ＳＵＢ２の活性領域２１１に連結される。
【０１１３】
複数の第２コンタクトＣＮＴ２＿１のうちの少なくとも１つの第２コンタクトＣＮＴ２ｃ＿１は、複数のコンタクトプラグを含む。複数のコンタクトプラグは、第１半導体層ＳＵＢ１、絶縁薄膜２０９、層間絶縁膜２０５などを貫通して、第１配線ラインＣＬ１ｃと第２配線ラインＣＬ２ｃとを互いに連結する。従って、少なくとも１つの第２コンタクトＣＮＴ２ｃ＿１の全体抵抗は減少する。
【０１１４】
複数の第２コンタクトＣＮＴ２＿１のうちの複数のコンタクトプラグを含む第２コンタクトは、複数の第２コンタクトＣＮＴ２＿１にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された複数の第２コンタクトＣＮＴ２＿１が複数のコンタクトプラグを含む。一実施例において、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６に連結された第２コンタクトＣＮＴ２ｃ＿１は、複数のコンタクトプラグを含む。
【０１１５】
本実施形態による不揮発性メモリ装置１００ｂ＿１は、周辺回路２０に形成された複数のパストランジスタとメモリセルアレイ１１０ｂとを連結する一部のロウラインの抵抗が減少するように構成される。
【０１１６】
図１６は、図１１Ｂの第２配線ラインを説明するための第１例のレイアウト図であって、図１１Ａの不揮発性メモリ装置の一部を示した図である。図１６は、層間絶縁膜２０３上に形成された第２配線ラインを説明するためのレイアウトである。
【０１１７】
図１６を参照すると、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ）、複数の第２コンタクト（ＣＮＴ２ａ、ＣＮＴ２ｂ、ＣＮＴ２ｃ）、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿１）、及び複数の第３コンタクト（ＣＮＴ３ａ、ＣＮＴ３ｂ、ＣＮＴ３ｃ）を介して、複数のパストランジスタＴＲ＿Ｐとそれに対応するゲート電極（例えば、図１１ＢのＧ１〜Ｇ６）とが互いに連結される。
【０１１８】
複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿１）は、基板（例えば、図１１ＢのＳＵＢ２）から同じレベル、即ち等しい層間絶縁膜２０３上に形成される。複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿１）は、それぞれ同じ幅の導電ラインを含む。ここで、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿１）のうちの少なくとも１本の配線ライン（例えば、ＣＬ２ｃ＿１）は、互いに並列に連結された同じ幅の複数の導電ラインを含む。互いに並列に連結された複数の導電ラインを含む第２配線ラインＣＬ２ｃ＿１は、全体抵抗が減少する。
【０１１９】
複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿１）のうちの複数の導電ラインを含む第２配線ラインは、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿１）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された第２配線ラインが複数の導電ラインを含む。一実施例において、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６に連結された第２配線ラインＣＬ２ｃ＿１は、互いに並列に連結された複数の導電ラインを含む。
【０１２０】
但し、本発明は少なくとも１つの第２配線ラインＣＬ２ｃ＿１が互いに並列に連結された同じ幅の複数の導電ラインを含むことに限定されず、少なくとも１つの第２配線ラインＣＬ２ｃ＿１は互いに並列に連結された互いに異なる幅を有する複数の導電ラインを含んでもよい。
【０１２１】
図１７は、図１１Ｂの第２配線ラインを説明するための第２例のレイアウト図であって、図１１Ａの不揮発性メモリ装置の一部を示した図である。図１６と重複する構成に関する説明は省略する。
【０１２２】
図１７を参照すると、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ）、複数の第２コンタクト（ＣＮＴ２ａ、ＣＮＴ２ｂ、ＣＮＴ２ｃ）、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿２）、及び複数の第３コンタクト（ＣＮＴ３ａ、ＣＮＴ３ｂ、ＣＮＴ３ｃ）を介して、複数のパストランジスタＴＲ＿Ｐとそれに対応するゲート電極（例えば、図１１ＢのＧ１〜Ｇ６）とが互いに連結される。複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿２）は、基板（例えば、図１１ＢのＳＵＢ１）から同じレベルに形成される。
【０１２３】
複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿２）のうちの少なくとも１つの第２配線ライン（例えば、ＣＬ２ｃ＿２）は、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿２）のうちの他の一部の第２配線ライン（例えば、ＣＬ２ａ、ＣＬ２ｂ）よりも広幅の導電ラインを含む。従って、少なくとも１つの第２配線ラインＣＬｃ＿２は、相対的に全体抵抗が減少する。ここで、他の一部の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ）は、互いに同じ幅を有する導電ラインで構成される。
【０１２４】
複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿２）のうちの相対的に広幅の導電ラインを含む第２配線ラインは、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿２）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された第２配線ラインが相対的に広幅の導電ラインを含む。一実施例において、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６に連結された第２配線ラインＣＬ２ｃ＿２は、更に広幅の導電ラインを含む。
【０１２５】
図１８Ａは、図１１Ｂの第２配線ラインを説明するための第３例のレイアウト図であって、図１１Ａの不揮発性メモリ装置の一部を示した図である。図１８Ａにおいて、図１６と重複する構成に関する説明は省略する。図１８Ｂは、図１８ＡのＶ−Ｖ’線に沿って見た断面図である。
【０１２６】
図１８Ａ及び図１８Ｂを参照すると、複数の第１コンタクト（ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ）、複数の第１配線ライン（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１ｃ）、複数の第２コンタクト（ＣＮＴ２ａ、ＣＮＴ２ｂ、ＣＮＴ２ｃ）、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿３）、及び複数の第３コンタクト（ＣＮＴ３ａ、ＣＮＴ３ｂ、ＣＮＴ３ｃ）を介して、複数のパストランジスタＴＲ＿Ｐとそれに対応するゲート電極（例えば、図１１ＢのＧ１〜Ｇ６）とが互いに連結される。
【０１２７】
複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿３）のうちの少なくとも１本の配線ライン（例えば、ＣＬ２ｃ＿３）は、互いに異なるレベルに形成された導電ライン（ＣＬ２ｃ＿３ａ、ＣＬ２ｃ＿３ｂ）を含む。互いに異なるレベルに形成された導電ライン（ＣＬ２ｃ＿３ａ、ＣＬ２ｃ＿３ｂ）は、導電ライン（ＣＬｃ＿３ａ、ＣＬｃ＿３ｂ）の間に配置された層間絶縁膜２０３を貫通するビア構造の導電ラインＣＬ２ｃ＿３ｃを介して互いに連結される。ここで、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿３）のうちの他の一部の配線ライン（ＣＬ２ａ、ＣＬ２ｂ）は、互いに同じ幅を有して同一レベルに形成された導電ラインを含む。従って、少なくとも１つの第２配線ラインＣＬ２ｃ＿３は、他の一部の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ）よりも相対的に全体抵抗が減少する。
【０１２８】
複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿３）のうちのそれぞれ異なるレベルに形成された複数の導電ラインを含む第２配線ラインは、複数の第２配線ライン（ＣＬ２ａ、ＣＬ２ｂ、ＣＬ２ｃ＿３）にそれぞれ連結されたゲート電極（Ｇ１〜Ｇ６）のそれぞれの抵抗値に基づいて決定される。例えば、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最大抵抗のゲート電極に連結された第２配線ラインが互いに異なるレベルに形成された複数の導電ラインを含む。一実施例において、積層された複数のゲート電極（Ｇ１〜Ｇ６）のうちの最上部に配置されたゲート電極Ｇ６に連結された第２配線ラインＣＬ２ｃ＿３は、互いに異なるレベルに形成された導電ライン（ＣＬ２ｃ＿３ａ、ＣＬ２ｃ＿３ｂ）を含む。
【０１２９】
図１１Ｂ、図１３、図１４、図１５Ａ、及び図１５Ｂを参照すると、複数の第２配線ラインＣＬ２は、図１６の第２配線ラインＣＬ２ｃ＿１、図１７の第２配線ラインＣＬ２ｃ＿２、及び図１８Ｂの第２配線ラインＣＬ２ｃ＿３のうちの少なくとも１つを含む。従って、本発明の実施形態によるメモリ装置は、工程環境又は配線ラインの配置を考慮して製造され、周辺回路領域に形成された複数のパストランジスタとメモリセルアレイとを連結する一部のロウラインの抵抗が減少するように構成される。
【０１３０】
図１１Ａ及び図１１Ｂを再び参照すると、本実施形態による不揮発性メモリ装置１００ｂは、図１２、図１３、図１４Ａ、及び図１４Ｂの第１配線ライン（ＣＬ１ｃ＿１、ＣＬ１ｃ＿２、ＣＬ１ｃ＿３）、図１５の第２コンタクトＣＮＴ２ｃ＿１、及び図１６、図１７、図１８Ａ、及び図１８Ｂの第２配線ライン（ＣＬ２ｃ＿１、ＣＬ２ｃ＿２、ＣＬ２ｃ＿３）のうちの少なくとも１つを含む。
【０１３１】
図１９は、本発明の一実施形態による不揮発性メモリ装置に含まれるロウデコーダの配置を説明するための他の例のレイアウト図である。
【０１３２】
図１９を参照すると、不揮発性メモリ装置１００ｃは半導体チップに具現され、半導体チップは、メモリセルアレイ領域（ＣＡ１〜ＣＡ４）、ロウデコーダ領域（ＲＤ１〜ＲＤ６）、ページバッファ領域（ＰＢ１〜ＰＢ４）、及び周辺回路領域ＰＥＲＩを含む。ロウデコーダ領域（ＲＤ１〜ＲＤ６）はメモリセルアレイ領域（ＣＡ１〜ＣＡ４）に対して第１方向Ｘに隣接し、ロウデコーダ領域（ＲＤ１〜ＲＤ６）にはロウデコーダが配置される。ページバッファ領域（ＰＢ１〜ＰＢ４）は、メモリセルアレイ領域（ＣＡ１〜ＣＡ４）に対して第２方向Ｙに隣接して配置される。ページバッファ領域（ＰＢ１〜ＰＢ４）には、複数のページバッファが配置される。複数のページバッファの動作については、図２０Ａ及び図２０Ｂを参照して、より詳細に説明する。
【０１３３】
メモリセルアレイ領域（ＣＡ１〜ＣＡ４）、ロウデコーダ領域（ＲＤ１〜ＲＤ６）、及びページバッファ領域（ＰＢ１〜ＰＢ４）は、基板の主面に平行な方向に並んで配置される。周辺回路領域ＰＥＲＩには、データ入出力回路などが配置される。
【０１３４】
図１９のメモリセルアレイ領域（ＣＡ１〜ＣＡ４）及びロウデコーダ領域（ＲＤ１〜ＲＤ６）は、図６のメモリセルアレイ領域（ＣＡ１、ＣＡ２）及びロウデコーダ領域（ＲＤ１、ＲＤ２、ＲＤ３）についての説明が適用される。また、本図面では、４個のメモリセルアレイ領域、６個のロウデコーダ領域、及び４個のページバッファのみを図示しているが、本発明は、これに限定されず、それぞれの個数は異なってもよい。
【０１３５】
図２０Ａは、本発明の一実施形態によるＱＢＬ（Ｑｕａｄｒｕｐｌｅ  Ｂｉｔ  Ｌｉｎｅ）構造のページバッファ部を含むメモリ装置を示す。
【０１３６】
図２０Ａを参照すると、メモリセルアレイ１１０ｃは複数のビットライン（ＢＬ１〜ＢＬ＿４ｉ）に連結される（ここで、ｉは３以上の整数である）。ページバッファ部１３０ｃは、複数のページバッファ（１３１ｃ〜１３３ｃ）を含む。複数のページバッファ（１３１ｃ〜１３３ｃ）の個数はｉ個であり、複数のビットライン（ＢＬ１〜ＢＬ＿４ｉ）の個数は４ｉ個である。ここで、４本のビットライン（例えば、ＢＬ１〜ＢＬ４）は１つのページバッファ（例えば、１３１ｃ）に連結され、これによりページバッファ部１３０ｃをＱＢＬ構造のページバッファと称する。
【０１３７】
本実施形態において、複数のビットライン（ＢＬ１〜ＢＬ＿４ｉ）は第１〜第４ビットライングループ（ＢＬＧ１〜ＢＬＧ４）に分けられ、第１〜第４ビットライングループ（ＢＬＧ１〜ＢＬＧ４）に対するプログラム順序はそれぞれ異なる。例えば、第１ビットライングループＢＬＧ１はビットライン（ＢＬ１、ＢＬ５、ＢＬ＿４ｉ−３）を含み、第２ビットライングループＢＬＧ２はビットライン（ＢＬ２、ＢＬ６、ＢＬ＿４ｉ−２）を含み、第３ビットライングループＢＬＧ３はビットライン（ＢＬ３、ＢＬ７、ＢＬ＿４ｉ−１）を含み、第４ビットライングループＢＬＧ４はビットライン（ＢＬ４、ＢＬ８、ＢＬ＿４ｉ）を含む。
【０１３８】
第１〜第４ビットライングループ（ＢＬＧ１〜ＢＬＧ４）にそれぞれ含まれる第１〜第４ビットライン（ＢＬ１〜ＢＬ４）は、１つのページバッファ１３１ｃを共有する。ここで、第１〜第４ビットライングループ（ＢＬＧ１〜ＢＬＧ４）に対するプログラム動作は順次に行われ、言い換えると、第１〜第４ビットライン（ＢＬ１〜ＢＬ４）に連結されたメモリセルに関するプログラム動作は順次に行われる。本明細書では、ＱＢＬ構造のページバッファ部１３０ｃを含むメモリ装置１００ｃに関するプログラム方法を中心に説明する。しかし、本発明は、これに限定されず、図２０Ｂに例示する構造のページバッファ部を含むメモリ装置にも適用される。
【０１３９】
図２０Ｂは、本発明の一実施形態によるＳＢＬ（Ｓｈｉｅｌｄｅｄ  Ｂｉｔ  Ｌｉｎｅ）構造のページバッファ部を含むメモリ装置を示す。
【０１４０】
図２０Ｂを参照すると、メモリセルアレイ１１０ｃ＿１は複数のビットライン（ＢＬ１〜ＢＬ＿２ｉ）に連結される（ここで、ｉは３以上の整数である）。ページバッファ部１３０ｃ＿１は、複数のページバッファ（１３１ｃ＿１〜１３３ｃ＿１）を含む。複数のページバッファ（１３１ｃ＿１〜１３３ｃ＿１）の個数はｉ個であり、複数のビットライン（ＢＬ１〜ＢＬ＿２ｉ）の個数は２ｉ個である。ここで、２本のビットライン（例えば、ＢＬ１及びＢＬ２）は１つのページバッファ（例えば、１３１ｃ＿１）に連結され、これによりページバッファ部１３０ｃ＿１をＳＢＬ構造のページバッファと称する。
【０１４１】
本実施形態において、複数のビットライン（ＢＬ１〜ＢＬ＿２ｉ）は第１及び第２ビットライングループ（ＢＬＧ１及びＢＬＧ２）に分けられ、第１及び第２ビットライングループ（ＢＬＧ１及びＢＬＧ２）に対するプログラム順序は互いに異なる。第１ビットライングループＢＬＧ１はビットライン（ＢＬ１、ＢＬ３、ＢＬ＿２ｉ−１）を含み、第２ビットライングループＢＬＧ２はビットライン（ＢＬ２、ＢＬ４、ＢＬ＿２ｉ）を含む。第１及び第２ビットライングループ（ＢＬＧ１及びＢＬＧ２）にそれぞれ含まれる第１及び第２ビットライン（ＢＬ１及びＢＬ２）は、１つのページバッファ１３１ｃ＿１を共有する。ここで、第１及び第２ビットライングループ（ＢＬＧ１及びＢＬＧ２）に対するプログラム動作は順次に行われ、言い換えると、第１及び第２ビットライン（ＢＬ１及びＢＬ２）に連結されたメモリセルに関するプログラム動作は順次に行われる。
【０１４２】
図２１は、本発明の一実施形態による不揮発性メモリ装置を備えるコンピュータシステム装置を示す図面である。
【０１４３】
図２１を参照すると、コンピュータシステム装置１０００は、バス１０６０に電気的に連結されたＣＰＵ１０３０、ユーザインターフェース１０５０、メモリコントローラ１０１２、及び不揮発性メモリ装置１０１１を備える不揮発性メモリシステム１０１０を含む。
【０１４４】
不揮発性メモリ装置１０１１は、図６、図７Ａ、図１１Ａ、及び図１９に図示した不揮発性メモリ装置（１００ａ、１００ｂ、１００ｃ）を含む。従って、不揮発性メモリ装置１０１１は、メモリセルアレイとロウデコーダに含まれるパストランジスタとを連結するロウラインの抵抗が減少する。
【０１４５】
コンピュータシステム装置１０００は、ＲＡＭ１０４０及びパワー供給装置１０２０を更に備える。
【０１４６】
コンピュータシステム装置１０００がモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー及びベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデムが更に提供される。また、コンピュータシステム装置１０００には、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどが更に提供されるということは、当分野の通常の知識を有する者に自明な事項であるため、詳細な説明は省略する。
【０１４７】
メモリコントローラ１０１２及び不揮発性メモリ装置１０１１は、例えばデータの保存に不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ）を構成する。
【０１４８】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１４９】
２０    周辺回路領域
１００、１００ａ、１００ｂ、１１０ｂ＿１、１００ｃ、１００ｃ＿１    不揮発性メモリ装置
１０１    ウェル領域
１０３    素子分離膜
１１０、１１０ａ、１１０ｂ、１１０ｃ＿１    メモリセルアレイ
１１０ａ〜１１０ｄ    第１〜第４エッジ領域
１１１    セルブロック（ＢＬＫ）、チャネル層
１１２    ゲート絶縁膜
１１３    埋込み絶縁膜
１１５    絶縁層
１１６    ドレイン領域
１１７    エッチング停止膜
１１８    ビットラインコンタクト
１２０    ロウデコーダ
１２１    ロウデコーダ、ソース／ドレイン領域
１２２    ストリング選択ライン（ＳＳＬ）駆動部
１２３    ワードライン駆動部、ゲート
１２４    接地選択ライン（ＧＳＬ）駆動部
１２５    ブロック選択部、ゲート絶縁膜
１２５＿１    ブロック選択部
１２７    絶縁スペーサ
１３０、１３０ｃ＿１、１３１ｃ〜１３３ｃ、１３１ｃ＿１〜１３３＿ｃ１    ページバッファ
１３０ｃ    ページバッファ部
１４０    入出力バッファ
１５０    制御ロジック
１６０    電圧発生器
２０１、２０３、２０５    層間絶縁膜
２０９    絶縁薄膜
２１０    素子分離膜
２１１    活性領域
１０００    コンピュータシステム装置
１０１０    不揮発性メモリシステム
１０１１    不揮発性メモリ装置
１０１２    メモリコントローラ
１０２０    パワー供給装置
１０３０    ＣＰＵ
１０４０    ＲＡＭ
１０５０    ユーザインターフェース
１０６０    バス
ＡＣＴ    活性領域
ＡＤＤ    アドレス
ＢＬ＿２ｉ、ＢＬ＿２ｉ−１、ＢＬ  ４ｉ、ＢＬ＿４ｉ−１〜ＢＬ＿４ｉ−３、ＢＬ１〜ＢＬｍ    ビットライン
ＢＬＫ０、ＢＬＫ０’    メモリブロック
ＢＬＧ１〜ＢＬＧ４    第１〜第４ビットライングループ
ＣＡ１〜ＣＡ４    メモリセルアレイ領域
ＣＨ    チャネルホール
ＣＬ、ＣＬａ〜ＣＬｃ、ＣＬｃ＿１〜ＣＬｃ＿３    配線ライン
ＣＬ１、ＣＬ１ａ、ＣＬ１ｂ、ＣＬ１＿ｃ１〜ＣＬ１＿ｃ３、ＣＬ１ａ〜ＣＬ１ｃ、ＣＬ１ｃ＿１〜ＣＬ１ｃ＿３    第１配線ライン
ＣＬ１ｃ＿３ａ〜ＣＬ１＿ｃ３ｃ、ＣＬ２ｃ＿３ａ〜ＣＬ２ｃ＿３ｃ、ＣＬｃ＿３ａ〜ＣＬｃ３ｃ    導電ライン
ＣＬ２、ＣＬ２ａ〜ＣＬ２ｃ、ＣＬ２ｃ＿１〜ＣＬ２ｃ＿３    第２配線ライン
ＣＮＴ１、ＣＮＴ１ａ〜ＣＮＴ１ｃ    第１コンタクト
ＣＮＴ２、ＣＮＴ２＿１、ＣＮＴ２ａ〜ＣＮＴ２ｃ、ＣＮＴ２ｃ＿１    第２コンタクト
ＣＮＴ３、ＣＮＴ３ａ〜ＣＮＴ３ｃ    第３コンタクト
ＣＳ    電荷保存層
ＣＳＬ    共通ソースライン
ＣＴＲＬ＿ｒｏｗ    制御信号
ＤＲ    ドレイン又はドレインコンタクト
Ｇ１〜Ｇ６    ゲート電極
ＧＥ    ゲート導電層
ＧＳＬ、ＧＳＬ１〜ＧＳＬ３    接地選択ライン
ＧＳＴ    接地選択トランジスタ
Ｉ    ピラーの内部層
ＩＬ    絶縁膜
ＭＣ１〜ＭＣｎ    メモリセル
ＮＳ１１〜ＮＳ３３    ＮＡＮＤセルストリング
Ｐ    ピラー
ＰＢ１〜ＰＢｉ    ページバッファ領域
ＰＥＲＩ    周辺回路領域
ＲＤ１〜ＲＤ６    ロウデコーダ領域
Ｓ    ピラーの表面層
ＳＬＣ    選択ラインカット領域
ＳＳＬ    ストリング選択ライン
ＳＳＬ１〜ＳＳＬ３    セルストリング選択ライン
ＳＳＴ    セルストリング選択トランジスタ
ＳＴＲ    セルストリング
ＳＵＢ    基板
ＳＵＢ１    第１半導体層
ＳＵＢ２    基板、第２半導体層
ＴＲ＿Ｐ    パストランジスタ
ＷＬ１〜ＷＬｎ    ワードライン
ＷＬＣ    ワードラインカット領域
【図１】
2019075560.tif 000003
【図２】
2019075560.tif 000004
【図３】
2019075560.tif 000005
【図４】
2019075560.tif 000006
【図５】
2019075560.tif 000007
【図６】
2019075560.tif 000008
【図７Ａ】
2019075560.tif 000009
【図７Ｂ】
2019075560.tif 000010
【図８】
2019075560.tif 000011
【図９】
2019075560.tif 000012
【図１０Ａ】
2019075560.tif 000013
【図１０Ｂ】
2019075560.tif 000014
【図１１Ａ】
2019075560.tif 000015
【図１１Ｂ】
2019075560.tif 000016
【図１２】
2019075560.tif 000017
【図１３】
2019075560.tif 000018
【図１４Ａ】
2019075560.tif 000019
【図１４Ｂ】
2019075560.tif 000020
【図１５】
2019075560.tif 000021
【図１６】
2019075560.tif 000022
【図１７】
2019075560.tif 000023
【図１８Ａ】
2019075560.tif 000024
【図１８Ｂ】
2019075560.tif 000025
【図１９】
2019075560.tif 000026
【図２０Ａ】
2019075560.tif 000027
【図２０Ｂ】
2019075560.tif 000028
【図２１】
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