(57)【要約】      （修正有）【課題】ＭＲＡＭのアクセス速度がＤＲＡＭより遅いための処理性能を向上させる半導体記憶装置を提供する。【解決手段】第一のメモリ１０４１と第二のメモリ１０４２を混載し、内部で共有バスによって接続した半導体記憶装置において、共有バスと第二のメモリの間にバッファ１０４５を具備する。外部のメモリコントローラからバッファには、第一のメモリのアクセス速度と同じ速度でデータを書込み、バッファから第二のメモリには、第二のメモリのアクセス速度と同じ速度でデータを書込む。第二のメモリからバッファには、第二のメモリのアクセス速度と同じ速度で読出しデータを書込み、バッファから外部のメモリコントローラには、第一のメモリのアクセス速度と同じ速度でデータを読出す。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一のメモリと第二のメモリを混載し、内部で共有バスによって接続した半導体記憶装置において、共有バスと第二のメモリの間にバッファを具備することを特徴とする半導体記憶装置。
【請求項２】
外部のメモリコントローラからバッファには、第一のメモリのアクセス速度と同じ速度でデータを書込み、バッファから第二のメモリには、第二のメモリのアクセス速度と同じ速度でデータを書込むことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
第二のメモリからバッファには、第二のメモリのアクセス速度と同じ速度で読出しデータを書込み、バッファから外部のメモリコントローラには、第一のメモリのアクセス速度と同じ速度でデータを読出すことを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項４】
第一のメモリのアクセス速度は、第二のメモリのアクセス速度以上であることを特徴とする、請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
第二のメモリへのリードコマンドを発行してから、リードデータが出力されるまでの期間、第一のメモリへのアクセスが可能であることを特徴とする、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
第二のメモリからバッファへのリードコマンドと、バッファからのリードコマンドを分けたことを特徴とする、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
第二のメモリからバッファへのリードコマンドを発行してから、バッファからのリードコマンドを発行するまでの期間、第一のメモリへの任意のアクセスが可能であることを特徴とする、請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
メモリ識別部とメモリ識別情報保持部をさらに具備し、メモリ識別部は第一のメモリへのアクセスか第二のメモリへのアクセスかを識別し、メモリ識別情報保持部はメモリ識別部が識別するためのメモリ識別情報を保持することを特徴とする、請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記メモリ識別情報とは、第一のメモリ及び第二のメモリのアドレス範囲、第一のメモリ及び第二のメモリへアクセスするコマンド種別の少なくとも１つ以上であることを特徴とする、請求項１乃至８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
メモリ識別情報保持部の情報は、所定のコマンドを検出することによってメモリ識別部に設定されることを特徴とする、請求項１乃至９のいずれか１項に記載の半導体記憶装置。
【請求項１１】
メモリ識別情報保持部は、第二のメモリ上に保持することを特徴とする、請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
第一のメモリは揮発性メモリで構成され、第二のメモリは不揮発性メモリ構成されることを特徴とする、請求項１乃至１１のいずれか１項に記載の半導体記憶装置。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の半導体記憶装置を使用することを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び画像処理装置に関する。
【背景技術】
【０００２】
ＳＲＡＭやＤＲＡＭといった揮発性メモリの代替品となる不揮発性メモリ（ＭＲＡＭ, ＦｅＲＡＭ等。以下ＭＲＡＭと記す）が登場している。ＭＲＡＭは電源を遮断しても記憶内容が保持されるため、従来と異なった制御や機能を実現することが期待できる。また、積極的な電源遮断と併せてＭＲＡＭを使用することにより、ＤＲＡＭを使用した場合よりも消費電力が低減できる効果も期待できる（ただし、書込みに必要な消費電力は、一般にＭＲＡＭはＤＲＡＭより大きいため、頻繁に書込みを行う用途の場合は、反って消費電力が増加する可能性もある）。さらに、ＤＲＡＭとＭＲＡＭを１つのパッケージに混載した半導体記憶装置が登場する可能性も考えられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平11-306073号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＲＡＭと、ＭＲＡＭを１つのパッケージに混載し、内部で共有バスによって接続した半導体記憶装置においては、ＭＲＡＭのアクセス速度がＤＲＡＭより遅いため、ＭＲＡＭのアクセス頻度が高くなると、当該半導体記憶装置の処理性能がＭＲＡＭに律速されて、低下するおそれがある。
【課題を解決するための手段】
【０００５】
第一のメモリと第二のメモリを混載し、内部で共有バスによって接続した半導体記憶装置において、共有バスと第二のメモリの間にバッファを具備する。外部のメモリコントローラからバッファには、第一のメモリのアクセス速度と同じ速度でデータを書込み、バッファから第二のメモリには、第二のメモリのアクセス速度と同じ速度でデータを書込む。第二のメモリからバッファには、第二のメモリのアクセス速度と同じ速度で読出しデータを書込み、バッファから外部のメモリコントローラには、第一のメモリのアクセス速度と同じ速度でデータを読出す。
【発明の効果】
【０００６】
半導体記憶装置の処理性能が向上する。即ち、ＭＲＡＭへの書込みが見かけ上高速にできるため、次のＤＲＡＭアクセスを従来よりも前倒しすることが可能となる。また読出しの際、ＭＲＡＭへリードコマンドを発行してからから、読出しデータが出力されるまでの期間に、別のＤＲＡＭアクセスを実行することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】メインメモリのブロック図。
【図２】第一の実施形態の画像処理装置を表したブロック図。
【図３】半導体記憶装置への書込みタイミングを表したタイミングチャート。
【図４】半導体記憶装置の読出しタイミングを表したタイミングチャート。
【図５】半導体記憶装置のメモリマップの例。
【図６】メモリ識別情報保持部のメモリマップ。
【図７】メモリ識別情報保持部のコマンド保持部の、データフォーマットの例。
【発明を実施するための形態】
【０００８】
＜第一の実施形態＞
図２は、本発明による半導体記憶装置を使用した画像処理装置の、第一の実施形態を表したブロック図である。スイッチ群１０７は、撮影モードの設定など、撮影に関わる様々な情報をＣＰＵ１０１へ出力する。またレリーズスイッチが出力する信号は、ＡＥやＡＦの動作開始トリガや、撮影の開始トリガとなる。ＣＰＵ１０１はこれらの開始トリガを受けて、メカ群１０８、撮像部１２１、表示部１２４をはじめとする、画像処理装置の各部の制御を行う。また、ＲＯＭ１０３には、ＣＰＵ１０１のためのプログラムやデータが格納されている。
【０００９】
撮像部１２１は、Ａ／Ｄ変換部１２２へ画像データを出力する。Ａ／Ｄ変換部１２２は画像データをデジタル化し、画像処理部１２３へ出力する。画像処理部１２３は、ホワイトバランス、色変換等の様々な画像形成処理や、形成後の画像を圧縮する圧縮処理を行う。処理後の画像データは、バス１０２を介してメインメモリ１０４へ一時的に格納される。格納された画像データは、カードＩ／Ｆ１０５を介して外部の記録媒体（図示せず）に記録されるか、もしくは通信Ｉ／Ｆ１０６を介して、パーソナルコンピュータ等の外部装置（図示せず）に送信される。
【００１０】
表示部１２４は、画像処理装置のユーザインターフェース画面を表示するか、電子ビューファインダとして使用するか、もしくは撮影後の画像を表示する。割込み制御部１０９は、画像処理装置の各部がアサートする割込み要求信号の検知及び制御と、ＣＰＵ１０１への割込み要求の通知を行う。
【００１１】
図１は、本発明による半導体記憶装置である、メインメモリ１０４のブロック図である。１０４１はＤＲＡＭ部で、１０４２はＭＲＡＭ部である。両者はスイッチ１０４３を介して共有バス１０４４と接続される。また、スイッチ１０４３とＭＲＡＭ部１０４２の間にはバッファ１０４５が具備され、ＤＲＡＭ部１０４１とＭＲＡＭ部１０４２のアクセス速度の差を吸収する。メモリ識別部１０４６は、メインメモリ１０４へ発行されるアドレスとコマンドの少なくとも１つ以上に基いて、ＤＲＡＭ部１０４１とＭＲＡＭ部１０４２のどちらのへのアクセスかを識別する。メモリ識別情報保持部１０４７は、メモリ識別部１０４６が識別するための情報を保持する部分で、ＭＲＡＭ部１０４２上に設けられている。
【００１２】
なお、本実施形態においては、ＤＲＡＭ部１０４１はＬＰＤＤＲ２規格に準拠したＤＲＡＭで、ＭＲＡＭ部１０４２は、ＬＰＤＤＲ２規格のインターフェースでアクセスのできるＭＲＡＭである。ただし、ＬＰＤＤＲ２規格に限定されるものではなく、ＬＰＤＤＲ３、ＬＰＤＤＲ４、ＤＤＲ３、ＤＤＲ４など、他の規格のＤＲＡＭデバイスや、ＤＲＡＭインターフェースでもよい。
【００１３】
図３は、画像処理装置から、本発明による半導体記憶装置への書込みタイミングを表したタイミングチャートである。図３（ａ）は、バッファ１０４５が無い場合のタイミングチャートである。符号Ｃ０〜Ｃ１５はサイクル数を表す。
【００１４】
Ｃ０において、ＤＲＡＭ部１０４１に対するＡｃｔｉｖｅコマンドとともにＢａｎｋアドレスとＲｏｗアドレスが、画像処理装置から発行される。続いてＣ２において、ＤＲＡＭ部１０４１に対するＷｒｉｔｅコマンドとともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。さらにＣ４からＣ５において、ＤＲＡＭ部１０４１に対する書込みデータが発行される。
【００１５】
同時にＣ４において、ＭＲＡＭ部１０４２に対するＡｃｔｉｖｅコマンドとともにＢａｎｋアドレスとＲｏｗアドレスが発行される。続いてＣ６において、ＭＲＡＭ部１０４２に対するＷｒｉｔｅコマンドとともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。さらにＣ８からＣ１１において、ＭＲＡＭ部１０４２対する書込みデータが発行される。
【００１６】
図３（ａ）の例では、ＭＲＡＭ部１０４２の書込み速度はＤＲＡＭ部１０４１の半分である。このため書込みデータ、ＤＱＳ、ＤＱＳ＃ともに、ＤＲＡＭ部１０４１の半分のトグル率で変化し、ＭＲＡＭ部１０４２の書込み速度に合せてデータ書込みが実行される。
【００１７】
図３（ｂ）は、バッファ１０４５がある場合のタイミングチャートである。Ｃ０からＣ６までの手順は、図３（ａ）と同様である。図３（ｂ）においては、Ｃ８からＣ９においてＭＲＡＭ部１０４２対する書込みデータが発行される。バッファ１０４５があることによって、ＤＲＡＭ部１０４１と同じ速度で書込みが可能となるため、図３（ａ）で４サイクルかかっていた書込みサイクル数（図３（ａ）のｔ＿ｄｉｎ）が２サイクル（図３（ｂ）のｔ＿ｄｉｎ２）に短縮される。これにより、次のＤＲＡＭアクセスを従来よりも２サイクル前倒しすることが可能となる。
【００１８】
図４は、本発明による半導体記憶装置から、画像処理装置への読出しタイミングを表したタイミングチャートである。図４（ａ）は、バッファ１０４５が無い場合のタイミングチャートである。符号Ｃ０〜Ｃ２３はサイクル数を表す。
【００１９】
Ｃ０において、ＤＲＡＭ部１０４１に対するＡｃｔｉｖｅコマンドとともにＢａｎｋアドレスとＲｏｗアドレスが、画像処理装置から発行される。続いてＣ２において、ＤＲＡＭ部１０４１に対するＲｅａｄコマンドとともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。さらにＣ６からＣ７において、ＤＲＡＭ部１０４１からの読出しデータが出力される。
【００２０】
同時にＣ６において、ＭＲＡＭ部１０４２に対するＡｃｔｉｖｅコマンドとともにＢａｎｋアドレスとＲｏｗアドレスが発行される。続いてＣ８において、ＭＲＡＭ部１０４２に対するＲｅａｄコマンドとともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。さらにＣ１５からＣ１８において、ＭＲＡＭ部１０４２からの読出しデータが出力される。
【００２１】
図４（ａ）の例では、ＭＲＡＭ部１０４２の読出し速度はＤＲＡＭ部１０４１の半分である。このためリード・レイテンシ（図４（ａ）のｔ＿ｒｄ＿ｌａｔｅｎｃｙ）はＤＲＡＭ部１０４１の２倍のサイクル数となる。また、読出しデータ、ＤＱＳ、ＤＱＳ＃ともに、ＤＲＡＭ部１０４１の半分のトグル率で変化し、ＭＲＡＭ部１０４２の読出し速度に合せてデータ読出しが実行される。
【００２２】
図４（ｂ）は、バッファ１０４５がある場合のタイミングチャートである。Ｃ０からＣ８までの手順は、図３（ａ）と同様である。図４（ｂ）においては、Ｃ８で発行されたＭＲＡＭ部１０４２へのＲｅａｄコマンドに対する読出しデータは、Ｃ１７からＣ１８において出力される。バッファ１０４５があることによって、ＭＲＡＭ部１０４２の読出し速度に合せてＣ１７から読出しデータの出力を開始し、かつＤＲＡＭ部１０４１と同じ速度で読出しデータの出力を行う。
【００２３】
本発明による半導体記憶装置においては、図４（ｂ）のＣ９からＣ１５の期間に、別のＤＲＡＭへのアクセスが可能である。図４（ｂ）の例では、Ｃ９からＣ１４の期間（ｔ＿ｄｒａｍ＿ｒｄ）、Ｃ０においてアクティブにしたバンクに対する読出しを実行している。即ち、Ｃ９において、ＤＲＡＭ部１０４１に対するＲｅａｄコマンドとともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。さらにＣ１３からＣ１４において、ＤＲＡＭ部１０４１からの読出しデータが出力される。このように、従来リード・レイテンシであった期間に別のＤＲＡＭへのアクセスが可能となることによって、半導体記憶装置の処理性能を向上することが可能となる。
【００２４】
図４（ｃ）は、バッファ１０４５がある場合の、別の読出し制御方式のタイミングチャートである。Ｃ０からＣ７までの手順は、図４（ａ）及び図４（ｂ）と同様である。図４（ｂ）との相違点は、データ読出しの際に、バッファ１０４５への読出しコマンドと、バッファ１０４５からの読出しコマンドを分けたことである。図４（ｃ）のＣ８においては、ＭＲＡＭ部１０４２に対して、新たなコマンドであるＲｅａｄＴｏＢｕｆｆｅｒコマンド（図４（ｃ）においてはＲＤＢと記載）とともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。これにより、まずＭＲＡＭ部１０４２からバッファ１０４５へのデータ読出しが実行される。
【００２５】
続いてＣ９からＣ１８の期間（図４（ｃ）のｔ＿ｄｒａｍ＿ｒｄ＿ｗｒ）は、別のＤＲＡＭへのアクセスが実行される。図４（ｃ）の例では、Ｃ０においてアクティブにしたバンクに対する読出しと書込みを実行している。即ち、Ｃ９において、ＤＲＡＭ部１０４１に対するＲｅａｄコマンドとともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。さらにＣ１３からＣ１４において、ＤＲＡＭ部１０４１からの読出しデータが出力される。
【００２６】
続いてＣ１５において、ＤＲＡＭ部１０４１に対するＷｒｉｔｅコマンドとともにＢａｎｋアドレスとＣｏｌｕｍｎアドレスが発行される。さらにＣ１７からＣ１８において、ＤＲＡＭ部１０４１に対する書込みデータが発行される。
【００２７】
２つのＤＲＡＭアクセスが完了した後、バッファ１０４５からのデータ読出しを実行する。図４（ｃ）の例では、Ｃ１９において、ＭＲＡＭ部１０４２に対するＲｅａｄコマンドが発行される。さらにＣ２１からＣ２２において、バッファ１０４５からの読出しデータが出力される。
【００２８】
図４（ｃ）の例では、ＲｅａｄＴｏＢｕｆｆｅｒコマンドが発行されずにＲｅａｄコマンドが発行された場合は、ＭＲＡＭ部１０４２からバッファ１０４５を介して、直接データを読出すようになっている。一方、ＲｅａｄＴｏＢｕｆｆｅｒコマンドが発行された後にＲｅａｄコマンドが発行された場合は、バッファ１０４５からデータを読出すようになっている。ただし別の制御方式として、バッファ１０４５からのデータ読出しコマンド（例えばＲｅａｄＦｒｏｍＢｕｆｆｅｒコマンド等）をＲｅａｄコマンドとは別に定義してもよい。
【００２９】
図４（ｃ）の制御方式は、図４（ｂ）の例よりもさらにメリットがある。図４（ｂ）の例では、Ｃ９において発行したＲｅａｄコマンドから、読出しデータが出力されるまでのリード・レイテンシは固定であった。一方、図４（ｃ）の例では、バッファ１０４５からのデータ読出しを実行するタイミングは、リード・レイテンシ経過後であれば、画像処理装置が任意に決定することができる。このため、図４（ｂ）の例よりも、メインメモリ１０４へのアクセス制御に自由度がある。
【００３０】
以上のような処理を行うことにより、半導体記憶装置の処理性能を向上することが可能となる。
【００３１】
図５は、本発明による半導体記憶装置のメモリマップの例である。図５（ａ）は、アドレス０からａｄｄｒ１までの領域にＤＲＡＭ部１０４１がマッピングされ、アドレスａｄｄｒ１からａｄｄｒ２までの領域にＭＲＡＭ部１０４２がマッピングされている。また、アドレスａｄｄｒ２からａｄｄｒ５の領域はリザーブ領域である。図５（ｂ）は、アドレス０からａｄｄｒ１までの領域にＤＲＡＭ部１０４１がマッピングされ、アドレスａｄｄｒ３からａｄｄｒ４までの領域にＭＲＡＭ部１０４２がマッピングされている。また、アドレスａｄｄｒ１からａｄｄｒ３の領域とアドレスａｄｄｒ４からａｄｄｒ５の領域はリザーブ領域である。
【００３２】
即ち図５（ａ）は、ＤＲＡＭ部１０４１及びＭＲＡＭ部１０４２の領域がアドレス０から下詰めにマッピングされ、図５（ｂ）は、ＭＲＡＭ部１０４２がある固定アドレスａｄｄｒ４からにマッピングされている。半導体記憶装置としてのメモリマップとしては、図５（ａ）及び図５（ｂ）のどちらの実施形態も考えられる。なお図５において、ＭＲＡＭ部１０４２がアドレス０からマッピングされてもよい。また、ＤＲＡＭ部１０４１及びＭＲＡＭ部１０４２の領域のサイズは一例である。
【００３３】
図６は、メモリ識別情報保持部１０４７のメモリマップである。図６（ａ）は、メモリ識別部１０４６が半導体記憶装置のアドレスによってのみ識別を行う場合の識別情報保持部の例である。ｏｆｆｓは、ＭＲＡＭ部１０４２の領域におけるオフセットであり、図５（ａ）の例では、「ａｄｄｒ１＋ｏｆｆｓ」が半導体記憶装置内部のアドレスになり、図５（ｂ）の例では、「ａｄｄｒ３＋ｏｆｆｓ」が半導体記憶装置内部のアドレスになる。図６（ａ）においては、ｏｆｆｓから４バイト単位でＤＲＡＭ開始アドレス、ＤＲＡＭ終了アドレス、ＭＲＡＭ開始アドレス、ＭＲＡＭ終了アドレスが保持される。
【００３４】
本実施形態においては、ＤＲＡＭ部１０４１に対する初期化コマンドであるＲｅｓｅｔコマンドを検知すると、メモリ識別情報保持部１０４７からメモリ識別部１０４６内部のレジスタ（図１には図示せず）に識別情報を読出す。そして、メモリ識別部１０４６でのアドレスデコードの際に、読出したアドレス情報と発行されたアドレスを比較することによってメモリの識別を行う。
【００３５】
図６（ｂ）は、メモリ識別部１０４６が半導体記憶装置のアドレスとコマンドによって識別を行う場合の識別情報保持部の例である。図６（ａ）との違いは、ＤＲＡＭコマンド０〜３及びＭＲＡＭコマンド０〜３の８つのコマンドを保持する、コマンド保持部が追加された点である。なお、保持するコマンドの数は、半導体記憶装置の実装形態に応じて増減してもよい。
【００３６】
図７は、メモリ識別情報保持部１０４７のコマンド保持部の、データフォーマットの例である。図７においては、ＣＫが立上りエッジの時のＣＡ［９：０］、ＣＳ＃及びＣＫの値をビット［１１：０］に保持し、ＣＫが立下がりエッジの時のＣＡ［９：０］、ＣＳ＃及びＣＫの値をビット［３０：１６］に保持する。また、当該コマンド情報が有効なデータであるか否かを示す情報をビット３１に格納する（有効データの場合は１、無効データの場合は０を格納）。なお、ＣＡのビット幅は、ＤＲＡＭの容量に応じて増減してもよい。
【００３７】
図６（ｂ）及び図７の実施形態の場合も、初期化コマンドであるＲｅｓｅｔコマンドを検知すると、メモリ識別情報保持部１０４７からメモリ識別部１０４６内部のレジスタに識別情報を読出す。そして、メモリ識別部１０４６においては、アドレスデコードの際に読出したアドレス情報と発行されたアドレスを比較するとともに、読出したコマンド情報と発行されたコマンドを比較することによって、メモリの識別を行う。ただし、コマンド情報のビット３１が０であるコマンド（即ち無効データ）は、比較に使用されることはない。
【００３８】
なお本実施形態においては、ＤＲＡＭ部１０４１及びＭＲＡＭ部１０４２とのインターフェースがＬＰＤＤＲ２規格であるため、Ｒｅｓｅｔコマンドを初期化コマンドとしたが、例えばＤＤＲ３規格のインターフェースの場合は、最初のＭＲＳ（ＭｏｄｅＲｅｇｉｓｔｅｒＳｅｔ）コマンドを初期化コマンドとして検知すればよい。
【００３９】
以上のような処理を行うことにより、半導体記憶装置の電源遮断後、電源が再投入された際にもメモリ識別情報が自動設定され、メモリの識別を行うことが可能になる。
【符号の説明】
【００４０】
１０７  スイッチ群
１０１  ＣＰＵ
１０８  メカ群
１２１  撮像部
１２４  表示部
１０３  ＲＯＭ
１０１  ＣＰＵ
１２１  撮像部
【図１】
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【図２】
2019109557.tif 000004
【図３】
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【図４】
2019109557.tif 000006
【図５】
2019109557.tif 000007
【図６】
2019109557.tif 000008
【図７】
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