(57)【要約】      （修正有）【課題】ゲート・ソース間耐圧の高いヘテロ構造デバイスを提供する。【解決手段】ヘテロ構造半導体デバイスは、第１の活性層１０２と、第１の活性層１０２上に位置する第２の活性層１０６とを含む。二次元電子気体層１０４が、第１の活性層１０２と第２の活性層１０６との間に形成される。サンドウィッチゲート誘電体層構造物１１３が、第２の活性層１０６上に位置する。パッシベーション層１１４が、サンドウィッチゲート誘電体層構造物１１３の上方に位置する。ゲート１１６が、パッシベーション層１１４を通ってサンドウィッチゲート誘電体層構造物１１３まで延びる。第１のオーミック接点１１８と第２のオーミック接点１２０とが、第２の活性層１０６に電気的に接続される。第１のオーミック接点１１８と第２のオーミック接点１２０とが横方向に離隔され、ゲート１１６が第１のオーミック接点１１８と第２のオーミック接点１２０との間に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の活性層と、
前記第１の活性層上に位置する第２の活性層であって、二次元電子気体層が、前記第１の活性層と前記第２の活性層との間に形成される、前記第２の活性層と、
前記第２の活性層上に位置するサンドウィッチゲート誘電体層構造物と、
前記サンドウィッチゲート誘電体層構造物の上方に位置するパッシベーション層と、
前記パッシベーション層を通って前記サンドウィッチゲート誘電体層構造物の上部まで延びたゲートと、
前記第２の活性層に電気的に接続する第１および第２のオーミック接点であって、前記第１のオーミック接点と前記第２のオーミック接点とが、横方向に離隔され、前記ゲートが、前記第１のオーミック接点と前記第２のオーミック接点との間に位置する、前記第１および第２のオーミック接点と、
を備える、ヘテロ構造半導体デバイス。
【請求項２】
前記サンドウィッチゲート誘電体層構造物が、
前記第２の活性層上に位置する第１のゲート誘電体層と、
前記第１のゲート誘電体層上に位置する第２のゲート誘電体層と、
前記第２のゲート誘電体層上に位置する第３のゲート誘電体層と、
を備える、
請求項１に記載のヘテロ構造半導体デバイス。
【請求項３】
前記第３のゲート誘電体層が、酸化アルミニウム（Ａｌ２Ｏ３）を含む、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項４】
前記第１のゲート誘電体層が、第１の厚さをもち、
前記第２のゲート誘電体層が、第２の厚さをもち、
前記第３のゲート誘電体層が、第３の厚さをもち、
前記第２の厚さが、前記第１の厚さおよび前記第３の厚さより大きい、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項５】
前記第１のゲート誘電体層が、窒化物ベースの化合物を含む、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項６】
前記第１のゲート誘電体層が、窒化ケイ素（ＳｉＮ）を含む、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項７】
前記第１のゲート誘電体層が、窒化炭素（ＣＮ）を含む、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項８】
前記第１のゲート誘電体層が、窒化ホウ素（ＢＮ）を含む、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項９】
前記第１のゲート誘電体層と前記第２のゲート誘電体層とが、同じ材料を含む、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項１０】
前記第１のゲート誘電体層が、約１〜５ナノメートルの厚さの範囲内の第１の厚さをもち、
前記第２のゲート誘電体が、約２０〜６０ナノメートルの範囲内の第２の厚さをもち、
前記第３のゲート誘電体が、１０〜２０ナノメートルの範囲内の第３の厚さをもつ、
請求項２に記載のヘテロ構造半導体デバイス。
【請求項１１】
前記ゲートを通る漏れ電流がヘテロ接合半導体デバイスの通常動作中に温度に対して実質的に一定であるように、前記第１の厚さ、前記第２の厚さ、および前記第３の厚さが設定された、
請求項９に記載のヘテロ構造半導体デバイス。
【請求項１２】
閾値電圧がヘテロ接合半導体デバイスの通常動作中に温度に対して実質的に一定であるように、前記第１の厚さ、前記第２の厚さ、および前記第３の厚さが設定された、
請求項９に記載のヘテロ構造半導体デバイス。
【請求項１３】
前記第１の活性層が、窒化ガリウム（ＧａＮ）を含み、
前記第２の活性層が、アルミニウムガリウム窒化物（ＡｌＧａＮ）を含む、
請求項１に記載のヘテロ構造半導体デバイス。
【請求項１４】
前記ゲート金属が、前記ドレインオーミック接点に向けて延びたゲートフィールドプレートを含む、
請求項１５に記載のヘテロ構造半導体デバイス。
【請求項１５】
前記パッシベーション層が、窒化ケイ素（ＳｉＮ）を含む、
請求項１に記載のヘテロ構造半導体デバイス。
【請求項１６】
基材上に第１の活性層を形成することと、
前記第１の活性層上に第２の活性層を形成することであって、
二次元電子気体層が前記第１の活性層と前記第２の活性層との間に形成されるように、前記第１の活性層と前記第２の活性層とが異なるバンドギャップをもつ、
前記第２の活性層を形成することと、
前記第２の活性層上に第１のゲート誘電体層を形成することであって、
前記第１のゲート誘電体層が、第１の厚さをもつ、
前記第１のゲート誘電体層を形成することと、
前記第１のゲート誘電体層上に第２のゲート誘電体層を形成することであって、
前記第２のゲート誘電体層が、前記第１の厚さより大きな第２の厚さをもつ、
前記第２のゲート誘電体層を形成することと、
前記第２のゲート誘電体層上に第３のゲート誘電体層を形成することであって、
前記第３のゲート誘電体層が、前記第２の厚さより小さく、前記第１の厚さより大きな第３の厚さをもつ、
前記第３のゲート誘電体層を形成することと、
前記第３のゲート誘電体層と前記第２のゲート誘電体層と前記第１のゲート誘電体層とを通って縦方向に各々が延びた第１および第２のオーミック接点を形成することであって、
前記第１のオーミック接点と前記第２のオーミック接点とが、横方向に離隔されて、前記第２の活性層に電気的に接続する、
前記第１および第２のオーミック接点を形成することと、
前記第１のオーミック接点と前記第２のオーミック接点との間の横方向位置において前記第３のゲート誘電体層に接触するゲートを形成することと、
を含む、ヘテロ構造半導体デバイスを製造する方法。
【請求項１７】
前記第１のオーミック接点と前記第２のオーミック接点とを形成する前に、前記第３のゲート誘電体層の上方にパッシベーション層を堆積および形成することをさらに含む、
請求項１６に記載の方法。
【請求項１８】
前記第１のオーミック接点と前記第２のオーミック接点とをアニーリングすることをさらに含む、
請求項１６に記載の方法。
【請求項１９】
前記ヘテロ構造半導体デバイスの正常動作中の温度にわたってゲート・ソース漏れ電流が実質的に一定に留まるように、前記第１の厚さ、前記第２の厚さ、および前記第３の厚さが選択される、
請求項１６に記載の方法。
【請求項２０】
前記第１のゲート誘電体層と前記第２のゲート誘電体層とが、窒化ケイ素を含む、
請求項１６に記載の方法。
【請求項２１】
前記第２のゲート誘電体層が、酸化アルミニウムを含む、
請求項２０に記載の方法。
【請求項２２】
前記第１のゲート誘電体層と前記第２のゲート誘電体層とが、前記第１の活性層および前記第２の活性層とインサイチュで形成される、
請求項１６に記載の方法。
【請求項２３】
前記第１のゲート誘電体層が、前記第１の活性層および前記第２の活性層とインサイチュで形成され、
前記第２のゲート誘電体層が、前記第１の活性層および前記第２の活性層とイクサイチュで形成される、
請求項１６に記載の方法。
【請求項２４】
前記第１の厚さが、約１〜５ナノメートルの範囲にある、
請求項１６に記載の方法。
【請求項２５】
前記第２の厚さが、約３０〜４０ナノメートルの範囲内にある、
請求項２４に記載の方法。
【請求項２６】
前記第３の厚さが、１０〜２０ナノメートルの範囲内にある、
請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、高電圧電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ）に関し、特に、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ−ｅｌｅｃｔｒｏｎ−ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）およびヘテロ構造電界効果トランジスタ（ＨＦＥＴ：ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）、およびこのようなパワートランジスタデバイスを製造する方法に関する。
【背景技術】
【０００２】
高電圧ＦＥＴのうちの一種がヘテロ構造ＦＥＴ（ＨＦＥＴ）であり、高電子移動度トランジスタ（ＨＥＭＴ）とも呼ばれる。窒化ガリウム（ＧａＮ）、および、炭化ケイ素（ＳｉＣ）などの他の広バンドギャップＩＩＩ族窒化物ベースの直接遷移半導体材料をベースとしたＨＦＥＴが、それらの物理的性質を理由として特定の電子デバイスにおいて使用される。例えば、ＧａＮおよびＡｌＧａＮ／ＧａＮトランジスタは、ＧａＮベースの材料およびデバイス構造によりもたらされる高電子移動度、高い絶縁破壊電圧、および高飽和電子速度といった特性を理由として、高速スイッチングおよび高出力用途（例えば電力スイッチおよび電力コンバーター）において一般的に使用される。ＨＦＥＴの物理的性質に起因して、ＨＦＥＴは、同じ電圧において同じ電流を伝導する他の半導体スイッチより実質的に速く状態を変えることができ、広バンドギャップは、高温におけるＨＦＥＴの性能を改善することができる。
【０００３】
ＧａＮベースのＨＦＥＴデバイスは、典型的には、薄いゲート誘電体（例えば酸化物）材料の上方に形成されたゲート部材を含む。従来、ゲート酸化物と下方のＧａＮ層との間における界面状態は、ＧａＮベースのＨＦＥＴの安定性および電気的信頼性における役割を果たす。ゲート安定性を改善することは、より高い電圧（例えば６００Ｖ）の動作を達成することができる。典型的なＨＦＥＴゲート構造はショットキーゲートを含み、ショットキーゲートは、ゲート酸化物を含まないか、または単一の薄いゲート酸化物層を含む。これらの構造物は、通常２０〜４０Ｖの範囲内の低クリティカル電圧による影響を受ける。クリティカル電圧ＶＣＲＩＴは、ゲート漏れ電流に比較的急峻な立ち上がりが存在するゲート対ソース電圧ＶＧＳとして規定される。
【０００４】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様の参照符号は、別段の指定がない限り、同様の部分を示す。
【図面の簡単な説明】
【０００５】
【図１】サンドウィッチゲート誘電体構造物をもつ例示的な半導体デバイスの断面側面図である。
【図２】サンドウィッチゲート誘電体構造物をもつ半導体デバイスを製造するための例示的な一工程フローを示す図である。
【図３】サンドウィッチゲート誘電体構造物の印加されたステップストレスに対する例示的なゲート・ソース漏れを示すグラフである。
【発明を実施するための形態】
【０００６】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれることと、一定の縮尺で描かれるとは限らないこととを理解する。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐために、描かれない。
【０００７】
複数のゲート誘電体層を含むヘテロ構造トランジスタの例が本明細書において説明される。以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項が記載される。しかし、本発明を実施する際に特定の詳細事項が使用されるとは限らないことが、当業者には明らかとなる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。
【０００８】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」、または「一例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることと、図面が一定の縮尺で描かれるとは限らないこととが理解される。
【０００９】
本明細書において使用される場合、ＨＦＥＴデバイスの「クリティカル電圧（ｃｒｉｔｉｃａｌ  ｖｏｌｔａｇｅ）」または「クリティカルゲート電圧（ｃｒｉｔｉｃａｌ  ｇａｔｅ  ｖｏｌｔａｇｅ）」は、ゲート漏れ電流に比較的急峻な立ち上がりが存在するゲート対ソース電圧として規定される。熱安定性は、温度に応じてデバイスのゲート漏れ電流がどの程度増加するかに関する。
【００１０】
上述のように、典型的なＨＦＥＴゲート構造は、ゲート酸化物を含まないか、または単一の薄いゲート酸化物層を含むショットキーゲートを含む。これらの構造物は、通常２０〜４０Ｖの範囲内の低クリティカル電圧の影響を受ける。クリティカル電圧ＶＣＲＩＴは、ゲート漏れ電流に比較的急峻な立ち上がりが存在するゲート対ソース電圧ＶＧＳとして規定される。より高い信頼性および高いゲート酸化物の完全性を達成するために、クリティカル電圧は、現在の範囲の２０〜４０Ｖから上げられることが必要である。さらに、単一の薄いゲート酸化物層を含むデバイスは、デバイスが高温（摂氏１２０度など）で動作しているとき、室温における漏れ電流より２または３倍大きなゲート漏れ電流の増加を経験し得る。
【００１１】
ゲート誘電体の性質はまた、ＨＦＥＴの他のパラメータおよび特性に影響を与える。例えば、ゲート誘電体層の厚さに下方の障壁層の厚さを加えたものが、高電圧ＨＦＥＴのゲート閾値電圧を部分的に決定する。より厚いゲート誘電体が、より高い温度またはより高い印加されるゲート電圧にともなうゲート漏れ電流を減らす一方で、ゲート誘電体の厚さは閾値電圧に寄与する。従って、ＨＦＥＴデバイスのための一定の閾値電圧を提供する能力と、熱および電圧安定性との間にトレードオフが存在する。
【００１２】
本発明の実施形態によると、サンドウィッチゲート誘電体構造物を含むＧａＮベースのＨＦＥＴデバイス、およびそれを製造する方法が開示される。一実施形態において、ＨＦＥＴデバイスは、第１の活性層と第２の活性層とを、その間に生じる二次元電子気体層とともに含む。サンドウィッチゲート誘電体構造物は、第２の活性層上に位置し、第１のゲート誘電体層、第２のゲート誘電体層、および第３のゲート誘電体層を含む。第１のゲート誘電体層は、第２の活性層上に位置する。窒化ケイ素（ＳｉＮ）、窒化炭素（ＣＮ）、窒化ホウ素（ＢＮ）、または窒化アルミニウム（ＡｌＮ）などの窒化物ベースの化合物が、第１のゲート誘電体層のために使用され得る。第２のゲート誘電体層は、第１のゲート誘電体層上に位置し、ＳｉＮ、ＣＮ、ＢＮ、またはＡｌＮが、第２のゲート誘電体層のために使用され得る。第３のゲート誘電体層は、第２のゲート誘電体層上に位置する。一例において、酸化アルミニウム（Ａｌ２Ｏ３）が、第３のゲート誘電体層のために使用され得る。ゲートは、第３のゲート誘電体層上に位置し、サンドウィッチゲート誘電体構造物の上部まで延びている。デバイスのオーミック接点（ソースおよびドレイン）は、サンドウィッチゲート誘電体構造物を通って延びて、第２の活性層に接触する。
【００１３】
様々な実施形態において、このサンドウィッチゲート誘電体構造物は、高クリティカル電圧動作（例えば、＞８０Ｖ）をもたらし得る。さらに、サンドウィッチゲート誘電体構造物を使用するデバイスは、改善された熱安定性を経験し得る。デバイスは、摂氏２００度まで上昇する温度においてデバイスが動作しているときに、漏れ電流の変化を実質的に経験しないものであり得る。より安定かつ堅牢なゲート誘電体構造物を製造することに加えて、他の利点は、より低いゲート漏れ、およびより均一なゲート閾値電圧をさらに含み得る。サンドウィッチゲート誘電体構造物は、ＨＦＥＴデバイスがゲート漏れ電流を最小化しながら一定の閾値電圧を維持することをさらに可能にし得る。
【００１４】
以下の説明において、例示的なＨＦＥＴが説明を目的として使用される。しかし、本発明の実施形態が、金属−酸化物−半導体ＦＥＴ（ＭＯＳＦＥＴ：ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）または金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ：ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）デバイスなどの、他の種類のＦＥＴに使用され得ることが理解されなければならない。
【００１５】
図１は、第１の活性層１０２、第２の活性層１０６、第１のゲート誘電体１０８、第２のゲート誘電体１１０、第３のゲート誘電体１１２、パッシベーション層１１４、オーミック接点１１８および１２０、ならびにゲート１１６を含む半導体デバイス１００（例えば、ＧａＮ  ＨＦＥＴ）の断面側面図を示す。図１に、２つの層間のバンドギャップ差に起因して、第１の活性層１０２と第２の活性層１０６との間に生じ得る電荷層１０４がさらに示される。電荷層１０６は、第１の活性層１０２と第２の活性層１０６との間におけるバンドギャップ差によりもたらされる量子井戸に捕獲された電子が、二次元に自由に動くが第３の次元に強く閉じ込められるので、二次元電子気体（２ＤＥＧ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）層１０６とも呼ばれる横方向伝導チャネルを規定する。さらに、第１の活性層１０２がチャネル層またはバッファ層とも呼ばれるのに対し、第２の活性層１０６は障壁層またはドナー層とも呼ばれる。
【００１６】
第２の活性層１０６は、第１の活性層１０２上に位置する。サンドウィッチゲート誘電体構造物１１３は、第２の活性層上に位置し、第１のゲート誘電体層１０８、第２のゲート誘電体層１１０、および第３のゲート誘電体層１１２を含む。第１のゲート誘電体層１０８は、第２の活性層１０６上に位置する。第２のゲート誘電体層１１０は、第１のゲート誘電体層１０８上に位置する。第３のゲート誘電体層１１２は、第２のゲート誘電体層１１０上に位置する。パッシベーション層１１４は、サンドウィッチゲート１１３誘電体構造物上に位置する。示されるように、パッシベーション層１１４は、第３のゲート誘電体層１１２上に位置する。ゲート１１６は、パッシベーション層１１４を通って第３のゲート誘電体層１１２まで縦方向に下方に延びる。ソースオーミック接点１１８およびドレインオーミック接点１２０のそれぞれが、パッシベーション層１１４、第３のゲート誘電体層１１２、第２のゲート誘電体層１１０、および第１のゲート誘電体層１０８を通って縦方向に下方に延びて、第２の活性層１０６に電気的に接続することが示される。言い換えると、オーミック接点１１８および１２０は、サンドウィッチゲート誘電体構造物１１３の底部まで延びる。示されるように、ゲート１１６がソースオーミック接点１１８とドレインオーミック接点１２０との間に位置する状態で、ソースオーミック接点１１８とドレインオーミック接点１２０とが横方向に離隔されている。
【００１７】
第１の活性層１０２は典型的には、サファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）、ＧａＮ、または炭化ケイ素（ＳｉＣ）などの、多くの異なる材料のうちの任意の１つにより形成された基材（図示されない）の上方に位置することが理解される。一実施形態において、第１の活性層１０２は、エピタキシャルＧａＮ層を備える。格子不整合および／または熱膨張係数の差にともなう想定される問題を避けるために、１つまたは複数の追加的な層が、基材と第１の活性層１０２との間に配置され得る。例えば、任意選択的な薄い核形成層が、基材と第１の活性層１０２との間に形成され得る。他の例において、第１の活性層１０２は、他のＩＩＩ族元素の窒化化合物を含有する異なる半導体材料を含み得る。第１の活性層１０２は、基材上に成長または堆積するようにされ得る。
【００１８】
図１に示す例において、第２の活性層１０６は、アルミニウムガリウム窒化物（ＡｌＧａＮ）を含む。他の例において、アルミニウムインジウム窒化物（ＡｌＩｎＮ）およびアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）などの異なるＩＩＩ族窒化物半導体材料が、第２の活性層１０６のために使用され得る。他の実施形態において、第２の活性層１０６の材料は、不定比化合物であり得る。このような材料において、元素の比は通常の整数により簡単に表されない。例えば、第２の活性層１０６は、０＜Ｘ＜１としたときのＡｌＸＧａ１−ＸＮなどのＩＩＩ族窒化物半導体材料の不定比化合物であり得る。第２の活性層１０６は、第１の活性層１０２上に成長または堆積するようにされ得る。
【００１９】
一実施形態において、第１のゲート誘電体層１０８は、窒化ケイ素（ＳｉＮ）を含む。他の実施形態において、第１のゲート誘電体層１０８は、Ｓｉ３Ｎ４を含み得る。さらに違う他の例において、窒化炭素（ＣＮ）、窒化ホウ素（ＢＮ）、または窒化アルミニウム（ＡｌＮ）などの異なる窒化物ベースの化合物が、第１のゲート誘電体層１０８のために使用され得る。第１のゲート誘電体層１０８は、第２の活性層１０６と原子配列を保ち得る窒化物ベースの材料であり得る。さらに、第１のゲート誘電体層１０８は、絶縁性であり得、少なくとも３電子ボルト（ｅＶ）のバンドギャップをもち得る。一例において、第１のゲート誘電体層１０８の厚さは、実質的に１〜５ナノメートル（ｎｍ）の間の厚さであり得る。第１のゲート誘電体層１０８が、第１の活性層１０２および第２の活性層１０６のそれぞれとインサイチュで（ｉｎ−ｓｉｔｕ、引き続き同様の環境で）堆積され得る。第１のゲート誘電体層１０８が、金属・有機化学気相デコンポジション（ＭＯＣＶＤ）を使用して堆積され得る。別の一実施形態において、第１のゲート誘電体層１０８が、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）を通して第１の活性層１０２および第２の活性層１０６からイクサイチュで（ｅｘ−ｓｉｔｕ、同様ではない環境で）堆積され得る。
【００２０】
示されるように、第２のゲート誘電体層１１０は、第１のゲート誘電体層１０８上に位置する。一例において、第２のゲート誘電体層１１０は、窒化ケイ素（ＳｉＮ）を含む。他の実施形態において、第２のゲート誘電体層１１０は、Ｓｉ３Ｎ４を含み得る。窒化炭素（ＣＮ）、窒化ホウ素（ＢＮ）、または窒化アルミニウム（ＡｌＮ）などの異なる窒化物ベースの化合物が、第２のゲート誘電体層１１０のために使用され得る。第２のゲート誘電体層１１０は、約２０〜６０ｎｍの厚さの範囲内の厚さをもつ。一実施形態において、第２のゲート誘電体層１１０は、第１のゲート誘電体層１０８より厚い。さらに、第２のゲート誘電体層１１０と第１のゲート誘電体層１０８との両方のために使用される材料が同じであり得る。第１のゲート誘電体層１０８および第２のゲート誘電体層１１０の厚さの和は、３０〜６０ｎｍの範囲内であり得る。第２のゲート誘電体層１１０は、ＭＯＣＶＤなどの工程を通して第１の活性層１０２および第２の活性層１０６ならびに第１のゲート誘電体層１０８とインサイチュで堆積するようにされ得る。別の一例において、第２のゲート誘電体層１１０は、ＡＬＤなどの工程を通して、第１の活性層１０２および第２の活性層１０６ならびに第１のゲート誘電体層１０８からイクサイチュで堆積するようにされ得る。
【００２１】
第３のゲート誘電体層１１２は、第２のゲート誘電体層１１０上に位置する。一例において、第３のゲート誘電体層１１２は、酸化アルミニウム（Ａｌ２Ｏ３）を備える。さらなる例において、ＺｒＯ、ＨｆＯ、ＳｉＯ２、およびＧｄＯなどの他の酸化物材料が、第３のゲート誘電体層１１２のために使用され得る。第３のゲート誘電体層１１２は、１０〜２０ｎｍの範囲内の厚さをもつ。一実施形態において、第２のゲート誘電体層１１０は、第１のゲート誘電体層１０８および第３のゲート誘電体層１１２より厚い。一例において、第３のゲート誘電体層１１２は、ＡＬＤを使用して第１の活性層１０２および第２の活性層１０６からイクサイチュで堆積される。
【００２２】
上述のゲート誘電体構造物は、第２のゲート誘電体層１１０が第１のゲート誘電体層１０８と第３のゲート誘電体層１１０との間に挟まれているので、サンドウィッチゲート誘電体構造物と呼ばれ得る。後述のように、この種類のサンドウィッチ構造物は、デバイス１００の全体的な安定性を高め得、漏れ電流を大幅に減らし得る。他の例において、第１のゲート誘電体層１０８と第３のゲート誘電体層１１２との間に複数の挟まれた層が存在し得る。
【００２３】
パッシベーション層１１４は、第３のゲート誘電体層１１２上に位置し、およびオーミック接点１１８、１２０、およびゲート１１６を横方向から囲む。一実施形態において、パッシベーション層１１４は、窒化ケイ素（ＳｉＮ）などの誘電体材料を含み得る。パッシベーション層１１４は、複数の材料層を備え得る。パッシベーション層１１４は、環境の電気的および化学的汚染物質からデバイスの表面を隔離することにより、デバイス１００の電気的特性の安定性を提供する。パッシベーション層１１４は、低圧化学蒸着（ＬＰＣＶＤ：ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）またはプラズマエンハンスト化学蒸着（ＰＥＣＶＤ：ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）などの化学蒸着を通して堆積するようにされ得る。
【００２４】
第１のゲート誘電体層１０８、第２のゲート誘電体層１１０、および第３のゲート誘電体層１１２のサンドウィッチゲート誘電体構造物は、それぞれ、第２の活性層１０６からゲート１１６を分離する。示されるように、ゲート１１６は、パッシベーション層１１４を通って位置して、第３のゲート誘電体層１１２に接触する。一実施形態において、ゲート１１６は、チタン／窒化チタン／アルミニウム銅スタックを備える。別の一実施形態において、ゲート１１６は、チタン金（ＴｉＡｕ）合金またはモリブデン金ＭｏＡｕ合金を含む。他の例において、ゲート１１６は、ゲート電極およびゲートフィールドプレートを備え得る。動作時、ゲート１１６は、オーミックソース接点１１８とオーミックドレイン接点１２０との間における順伝導路を制御する。例示的な製造工程において、ゲート１１６は、パッシベーション層１１４において開口をエッチングすることと、続くゲート金属堆積とにより形成され得る。図１に示す例において、パッシベーション層１１４の上方にあり、オーミックドレイン接点１２０に向かって横方向に延びたゲート１１６の一部が、（オーミック接点１２０に最も近い）縁部における電界強度を軽減するように機能するゲートフィールドプレートとして機能する。
【００２５】
オーミック接点１１８および１２０は、パッシベーション層１１４、第３のゲート誘電体層１１２、第２のゲート誘電体層１１０、および第１のゲート誘電体層１０８を通って位置して、第２の活性層１０６に接触する。オーミック接点１１８はソース接点の一例であり、オーミック接点１２０はドレイン接点の一例である。一実施形態において、オーミック接点１１８および１２０は、パッシベーション層１１４、第３のゲート誘電体層１１２、第２のゲート誘電体層１１０、および第１のゲート誘電体層１０８において開口をエッチングすることと、続く金属堆積およびアニーリングステップとにより形成され得る。
【００２６】
示されるように、図１は、それぞれ、ＧａＮ  ＨＦＥＴデバイス１００のソース電極およびドレイン電極を備えるオーミック金属接点１１８および１２０の形成直後における製造工程の一時点におけるデバイス構造を示す。図１は、第２の活性層１０６上に直接形成されたオーミック金属接点１１８および１２０を示す。他の実施形態において、オーミック金属接点１１８および１１３は、第２の活性層１０６内に縦方向に下向きに延びた窪み内に形成され得る。他の実施形態において、オーミック金属接点１１８および１２０は、第２の活性層１０６を通って縦方向に下向きに延びた窪み内に形成されて、第１の活性層１０２に接触し得る。
【００２７】
ＨＦＥＴデバイス１００が電力スイッチとしての使用のために構成されるとき、ゲート１１６ならびにオーミック接点１１８および１２０は、典型的には端子を通して結合されて、外部回路までの電気接続部を形成する。動作時、２ＤＥＧ層１０４における電荷は、オーミック接点１１８とオーミック接点１２０との間において横方向に流れて、外部回路における電流となる。電荷の流れ、および従って電流は、ゲート１１６とオーミック接点１１８との間に電気的に接続された外部回路から電圧により制御され得る。
【００２８】
本開示において使用されるように、電気接続はオーミック接続である。オーミック接続は、電圧と電流との間の関係が実質的に線形であり、両方向の電流に関して対称なものである。例えば、金属のみを通して各々に接触する２つの金属パターンが、電気的に接続される。対照的に、（示されるように）オーミック接点１１８および１２０は、これらの２つの接点の間におけるどの接続も半導体材料内のチャネルを通り、この伝導経路がゲート１１６により制御されるので、ＨＦＥＴデバイス１００において互いに電気的に接続されない。同様に、第１のゲート誘電体層１０８、第２のゲート誘電体層１１０、および第３のゲート誘電体層１１２が下層の活性層からゲート１１６を絶縁するので、ゲート１１６は第２の活性層１０６に電気的に接続されない。
【００２９】
上述の実施形態において、第１のゲート誘電体層（１０８）、第２のゲート誘電体層（１１０）、および第３のゲート誘電体層（１１２）の厚さは、ゲート漏れ電流がＨＦＥＴデバイス１００の通常動作中の温度にわたって実質的に一定に留まるようなものである。言い方を変えれば、ＨＦＥＴデバイス１００は、デバイスが１２０℃で動作しているときに、ゲート漏れ電流の実質的な変化をまったく経験しないものであり得る。加えて、本発明の様々な実施形態は、ゲート漏れ電流に対する著しい変化をともなわずに最大２００℃で動作し得る。
【００３０】
さらに、本明細書において説明されるサンドウィッチゲート誘電体層構造物は、ＨＦＥＴデバイスの電圧安定性を改善し得る。例えば、ＨＦＥＴデバイス１００のクリティカル電圧は、約１００〜１７０Ｖの範囲まで著しく高められる。
【００３１】
図２は、図１に示されるＨＦＥＴデバイス１００などの半導体デバイスを製造するための例示的な工程フローを示す図２００である。示される例において、第１の活性層と第２の活性層との両方が、基材上に堆積または成長するようにされた後、本工程が始まる。ブロック２０２から始まり、第１のゲート誘電体層がインサイチュで成長するようにされる。一実施形態において、第１のゲート誘電体層は、８００〜１０５０℃の間の温度範囲において行われるＭＯＣＶＤ技術を使用して堆積される。第１のゲート誘電体層は、約１〜５ｎｍの厚さに形成され、ウエハの表面の上方において連続的である。一実施形態において、ゲート誘電体層の厚さは約４ｎｍである。別の一実施形態において、第１のゲート誘電体層は、第１の活性層および第２の活性層とインサイチュで形成される。例えば、第１の活性層と第２の活性層とを形成するために使用される同じ機械（ＭＯＣＶＤ）が、第１のゲート誘電体層を形成するためにも使用され得る。第１のゲート誘電体層は、ＳｉＮを含み得る。ＳｉＮの第１のゲート誘電体層を堆積させるとき、堆積のためのＳｉ源は、Ｓｉの源としてのシランまたはジシランであり得る。他の実施形態において第１のゲート誘電体層は、第１の活性層と第２の活性層とからイクサイチュで堆積するようにされ得る。
【００３２】
次に、ブロック２０４において、第２のゲート誘電体層は、第１のゲート誘電体層の上に堆積するようにされる。一実施形態において、第２のゲート誘電体層は、ＭＯＣＶＤを使用して第１の活性層および第２の活性層ならびに第１のゲート誘電体層とインサイチュで堆積するようにされる。第２のゲート誘電体層は、約２０〜６０ｎｍの厚さに形成され、ウエハの表面の上方において連続的である。第１のゲート誘電体層は、ＳｉＮを含み得る。ＳｉＮの第１のゲート誘電体層を堆積させるとき、堆積のためのＳｉ源は、Ｓｉの源としてのシランまたはジシランであり得る。別の一実施形態において、第２のゲート誘電体層は、第１のゲート誘電体層からイクサイチュで堆積するようにされ得、プラズマエンハンスト原子層堆積（ＰＥＡＬＤ：ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、誘導結合プラズマ（ＩＣＰ：ｉｎｄｕｃｔｉｖｅ  ｃｏｕｐｌｉｎｇ  ｐｌａｓｍａ）、化学蒸着（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、または原子層堆積（ＡＬＤ）を使用して堆積するようにされ得る。ＡＬＤによりＳｉＮの第２のゲート誘電体層を堆積させるとき、堆積のためのＳｉ源は、アミノシランまたはＳｉの有機金属源であり得る。
【００３３】
ブロック２０５において、第３のゲート誘電体層は、ＰＥＡＬＤを使用して３００℃において第１のゲート誘電体層ならびに第１の活性層および第２の活性層からイクサイチュでウエハ表面上に堆積される。一実施形態において、第３のゲート誘電体層は、Ａｌ（ＣＨ３）３前駆体およびＯ２プラズマを使用してＡＬＤを使用して堆積するようにされる。第３のゲート誘電体層は、１０〜２０ｎｍの範囲内の厚さまで形成される。
【００３４】
プロセスはブロック２０６に進み、ブロック２０６において、パッシベーション層が第３のゲート誘電体層の上方に堆積するようにされる。一実施形態において、パッシベーション層は、ＰＥＣＶＤを使用して堆積するようにされ得る。パッシベーション層は、典型的には約１００〜１５０ｎｍの範囲内の厚さまで形成される。上述のように、パッシベーション層は、窒化ケイ素（ＳｉＮ）または同様の性質をもつ他の材料を含み得る。
【００３５】
ブロック２０８において、オーミックビアが形成される。オーミックソース接点とオーミックドレイン接点とが、パッシベーション層およびサンドウィッチゲート誘電体構造物を通して形成される。一例において、オーミックビアが、誘導結合プラズマ（ＩＣＰ）エッチングを使用して形成される。
【００３６】
ブロック２１０において、オーミック金属化、エッチング、およびアニーリングが実施される。上述の層を通してオーミックビアが形成された後、金属または金属合金が堆積するようにされて、開口を充填する。１つの例示的な製造シーケンスにおいて、オーミック接点のために使用される金属は、スパッタリング技術または物理蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）を使用して堆積するようにされる。例示的なオーミック接点金属は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）の層を含み得る。金属オーミック接点は、次に、約４００〜６００℃の温度範囲においてＲＴＡツールを使用するアニーリングされる。ブロック２１２において、デバイスを分離する注入分離が、窒素またはアルゴン注入を使用して実施され得る。
【００３７】
ゲートは、オーミック接点と同様の手法で形成され得る。ブロック２１４において、ゲートビアが、パッシベーション層を通して開口をエッチングして第３のゲート誘電体層を露出することにより形成され得る。一実施形態において、ＩＣＰエッチングが実施され得る。
【００３８】
エッチング工程が第３のゲート誘電体層を露出した後、ブロック２１６において、デバイスが高温アニーリングを経る。例示として、アニーリングステップは、約５〜２０分間にわたって４５０〜６５０℃の温度範囲において炉の中で実施され得る。アニーリングは、また、急速熱アニーリング（ＲＴＡ：ｒａｐｉｄ  ｔｅｍｐｅｒａｔｕｒｅ  ａｎｎｅａｌｉｎｇ）ツールなどの多くの異なるツールを使用して実施され得る。
【００３９】
ブロック２１８において、ゲート金属または金属合金堆積が実施されてエッチングされた開口を充填する。金属は、スパッタリング技術または物理蒸着（ＰＶＤ）を使用して堆積するようにされ得る。例示的なゲート金属は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム銅（ＡｌＣｕ）、および窒化チタン（ＴｉＮ）の層を含み得る。
【００４０】
半導体分野の当業者は、ウエハの表面上に金属（例えば、パターン形成された線またはトレース）を形成すること、ウエハ裏面研磨（裏面ラッピングまたはウエハ薄化とも呼ばれる）、ダイ分離、およびパッケージングを含む、他の標準的な製造後の、または最終段階の処理ステップが実施され得ることを理解する。
【００４１】
図３は、各々が図１に示すサンドウィッチゲート誘電体構造物を含む様々なＨＦＥＴデバイスに対する、印加されたステップストレス電圧に対する例示的なゲート・ソース漏れ電流を描いたグラフである。示されるように、ｘ軸は絶対ゲート電圧３０４を表し、ｙ軸はゲート・ソース漏れ電流３０２である。グラフ３００は、クリティカル閾値レベル３０６をさらに示す。クリティカル閾値３０６は、ゲート・ソース漏れ電流３０２がもはや許容可能ではなく、デバイスが絶縁破壊状態にあるとみなされる閾値として規定され得る。示される例において、クリティカル閾値３０６は、実質的に５．００Ｅ−９Ａまたは５ｎＡである。加えて、クリティカル電圧は、特定のデバイスに対するゲート・ソース漏れ電流がクリティカル閾値３０６に達するゲート電圧を表す。
【００４２】
示されるように、グラフ３００は、第１のデバイス３０８、第２のデバイス３１０、および第３のデバイス３１２の性能を示す。ゲート・ソース漏れ電流３０２が測定されながら、様々なデバイスの各々に対するゲート電圧が次第に増加する。第１のデバイス３０８の場合、クリティカル電圧は約−１３５Ｖである。第２のデバイス３１０の場合、クリティカル電圧は約−１６５Ｖである。第３のデバイス３１２の場合、クリティカル電圧は約−１３０Ｖである。３つのデバイス３０８、３１０、および３１２のすべてが、第１のゲート誘電体層、第２のゲート誘電体層、および第３のゲート誘電体層を含むサンドウィッチゲート誘電体構造物を実装する。図３に示されるように、デバイス３０８、３１０、および３１２に対するクリティカル電圧の大きさは、１００Ｖより大きい。サンドウィッチゲート誘電体構造物を使用しないデバイスは、１００Ｖよりはるかに小さなクリティカル電圧の大きさをもち得る。
【００４３】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、特定の例示的な電圧、厚さ、材料種などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
【図１】
2019075558.tif 000003
【図２】
2019075558.tif 000004
【図３】
2019075558.tif 000005
【外国語明細書】
GATE STACK FOR HETEROSTRUCTURE DEVICE
BACKGROUND INFORMATION
Field of the Disclosure
[0001]   The present invention relates generally to high-voltage field effect transistors (FETs); more specifically, to high-electron-mobility transistors (HEMTs) and heterostructure field-effect transistors (HFETs), and to methods of fabricating such power transistor devices. 
Background
[0002]   One type of high-voltage FET is a heterostructure FET (HFET), also referred to as a high-electron mobility transistor (HEMT).  HFETs based on gallium nitride (GaN) and other wide bandgap nitride III based direct transitional semiconductor materials, such as silicon carbide (SiC), are utilized in certain electronic devices due to their physical properties.  For example, GaN and AlGaN/GaN transistors are commonly used in high-speed switching and high-power applications (e.g., power switches and power converters) due to the high electron mobility, high breakdown voltage, and high saturation electron velocity characteristics offered by GaN-based materials and device structures.  Due to the HFETs physical properties, HFETs may change states substantially faster than other semiconductor switches that conduct the same currents at the same voltages and the wide bandgap may improve performance of the HFET at elevated temperatures.
[0003]   GaN-based HFETs devices typically include a gate member formed over a thin gate dielectric (e.g., oxide) material.  In the past, interface states between the gate oxide and underlying GaN layers have played a role in the stability and electrical reliability of GaN-based HFETs.  Improving the gate stability may achieve higher voltage operations (e.g., 600 V).  Typical HFET gate structures include Schottky gates, which have no gate oxide, or a single, thin gate oxide layer.  These structures suffer from low critical voltage usually in the range of 20-40 V.  The critical voltage, VCRIT, is defined as the gate-to-source voltage, VGS, at which there is a relatively sharp rise in the gate leakage current. 
BRIEF DESCRIPTION OF THE DRAWINGS
[0004]   Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0005]   FIG. 1 is a cross-sectional side view of an example semiconductor device having a sandwich gate dielectric structure.
[0006]   FIG. 2 is a diagram illustrating an example process flow for fabricating a semiconductor device having a sandwich gate dielectric structure.
[0007]   FIG. 3 is a graph illustrating example gate source leakage versus applied step stress of a sandwich gate dielectric structure.
[0008]   Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0009]   Examples of a heterostructure transistor with multiple gate dielectric layers are described herein.  In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0010]   Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0011]   As used herein, the “critical voltage” or “critical gate voltage” of a HFET device is defined as the gate-to-source voltage at which there is a relatively sharp rise in the gate leakage current.  Thermal stability relates to how much the gate leakage current of the device increases with temperature.
[0012]   As mentioned above, typical HFET gate structures include Schottky gates, which have no gate oxide, or a single, thin gate oxide layer.  These structures suffer from low critical voltage usually in the range of 20-40 V.  The critical voltage, VCRIT, is defined as the gate-to-source voltage, VGS, at which there is a relatively sharp rise in the gate leakage current.  To achieve higher reliability and high gate oxide integrity, the critical voltage needs to be increased from the present range of 20-40 V.  Further, devices with a single, thin gate oxide layer may experience an increase in gate leakage current two or three times larger than the leakage current at room temperature when the device is operating at high temperatures (such as 120 degrees Celsius).  
[0013]   Properties of the gate dielectric also affect other parameters and characteristics of the HFET.  For example, the thickness of the gate dielectric layer plus the thickness of the underlying barrier layer partially determine the gate threshold voltage of a high-voltage HFET.  Whereas a thicker gate dielectric reduces gate leakage current with increased temperature or increased applied gate voltage, the thickness of the gate dielectric contributes to the threshold voltage.  As such, a trade-off exists between thermal and voltage stability versus the ability to provide a constant threshold voltage for the HFET device.  
[0014]   In accordance with embodiments of the present invention, a GaN-based HFET device and method of fabricating the same is disclosed which includes a sandwich gate dielectric structure.  In one embodiment, the HFET device has first and second active layers with a two-dimensional electron gas layer forming there between.  A sandwich gate dielectric structure is disposed on the second active layer and includes a first, second, and third gate dielectric layer.  A first gate dielectric layer is disposed on the second active layer.  Nitride-based compounds such as silicon nitride (SiN), carbon nitride (CN), boron nitride (BN), or aluminum nitride (AlN) may be utilized for first gate dielectric layer.  A second gate dielectric layer is disposed on the first gate dielectric layer and SiN, CN, BN, or AlN may be used for the second gate dielectric layer.  A third gate dielectric layer is disposed on the second gate dielectric layer.  In one example, aluminum oxide (Al2O3) may be used for the third gate dielectric layer.  A gate is disposed on the third gate dielectric layer and extends to the top of the sandwich gate dielectric structure.  Ohmic contacts (source and drain) of the device extend through the sandwich gate dielectric structure to contact the second active layer. 
[0015]   In various embodiments this sandwich gate dielectric structure may result in high critical voltage operation (e.g., >80 V).  Further, a device utilizing a sandwich gate dielectric structure may experience improved thermal stability.  The device may experience substantially no change in the leakage current when the device is operating at temperatures upwards to 200 degrees Celsius.  In addition to producing a more stable and robust gate dielectric structure, other benefits may also include lower gate leakage and a more uniform gate threshold voltage.  The sandwich gate dielectric structure may also allow the HFET device to maintain a constant threshold voltage while minimizing gate leakage current.
[0016]   In the descriptions below, an example HFET is used for the purpose of explanation.  However, it should be appreciated that embodiments of the present invention may be utilized with other types of FETs, such as a metal oxide semiconductor FET (MOSFET) or metal insulator semiconductor FET (MISFET) devices.
[0017]   FIG. 1 illustrates a cross-sectional side view of a semiconductor device 100 (e.g., a GaN HFET) which includes a first active layer 102, a second active layer 106, a first gate dielectric 108, a second gate dielectric 110, a third gate dielectric 112, a passivation layer 114, ohmic contacts 118 and 120, and gate 116.  Further shown in FIG. 1 is a layer of electrical charge 104 which may form between the first active layer 102 and the second active layer 106 due to the bandgap difference between the two layers.  The layer of electrical charge 106 defines the lateral conductive channel which is sometimes called a two-dimensional electron gas (2DEG) layer 106 because electrons trapped in a quantum well that results from the bandgap difference between the first and second active layer 102 and 106 are free to move in two dimensions but are tightly confined in the third dimension.  Further, the first active layer 102 is sometimes called a channel layer or buffer layer while the second active layer 106 is sometimes called the barrier layer or donor layer.
[0018]   The second active layer 106 is disposed on first active layer 102.  The sandwich gate dielectric structure 113 is disposed on the second active layer and includes the first gate dielectric layer 108, second gate dielectric layer 110 and the third gate dielectric layer 112.  First gate dielectric layer 108 is disposed on second active layer 106.  The second gate dielectric layer 110 is disposed on first gate dielectric layer 108.  A third gate dielectric layer 112 is disposed on the second gate dielectric layer 110.  A passivation layer 114 is disposed on the sandwich gate 113 dielectric structure.  As shown, the passivation layer 114 is disposed on the third gate dielectric layer 112.  A gate 116 extends vertically down through passivation layer 114 to the third gate dielectric layer 112.  Respective source and drain ohmic contacts 118 & 120 are shown extending vertically down through passivation layer 114, third gate dielectric layer 112, second gate dielectric layer 110, and first gate dielectric layer 108 to electrically connect to second active layer 106.  In other words, the ohmic contacts 118 and 120 extend to the bottom of the sandwich gate dielectric structure 113.  As shown, source and drain ohmic contacts 118 & 120 are laterally spaced-apart, with gate 116 being disposed between source and drain ohmic contacts 118 & 120.
[0019]   It is appreciated that first active layer 102 is typically disposed over a substrate (not shown) formed of any one of a number of different materials, such as sapphire (Al2O3), silicon (Si), GaN, or silicon carbide (SiC).  In one embodiment, first active layer 102 comprises an epitaxial GaN layer.  To avoid possible problems with lattice mismatch and/or differences in thermal coefficients of expansion, one or more additional layers may be disposed between the substrate and first active layer 102.  For example, an optional thin nucleation layer may be formed between the substrate and first active layer 102.  In other examples, first active layer 102 may comprise different semiconductor materials containing nitride compounds of other Group III elements.  The first active layer 102 may be grown or deposited on the substrate.
[0020]   In the example of FIG. 1 second active layer 106 comprises aluminum gallium nitride (AlGaN).  In other examples, different Group III nitride semiconductor materials such as aluminum indium nitride (AlInN) and aluminum indium gallium nitride (AlInGaN) may be used for second active layer 106.  In other embodiments, the material of second active layer 106 may be a non-stoichiometric compound.  In such materials, the ratios of the elements are not easily represented by ordinary whole numbers.  For example, the second active layer 106 may be a non-stoichiometric compound of a Group III nitride semiconductor material such as AlXGa1-XN, where 0<X<1.  The second active layer 106 may be grown or deposited on the first active layer 102.  
[0021]   In one embodiment, first gate dielectric layer 108 comprises silicon nitride (SiN).  In other embodiments, first gate dielectric layer 108 may comprise Si3N4.  In still other examples, different nitride-based compounds such as carbon nitride (CN), boron nitride (BN), or aluminum nitride (AlN) may be utilized for first gate dielectric layer 108.  The first gate dielectric layer 108 may be a nitride based material which may conserve the atomic arrangement with the second active layer 106.  Further, the first gate dielectric layer 108 may be insulating and have a band gap of at least 3 electron volts (eV).  In one example, the thickness of first gate dielectric layer 108 may be substantially between 1-5 nanometers (nm) thick.  First gate dielectric layer 108 may be deposited in-situ with first and second active layers 102 and layer 106, respectively.  First gate dielectric layer 108 may be deposited using metal-organic chemical vapor decomposition (MOCVD).  In another embodiment, first gate dielectric layer 108 may be deposited ex-situ from first and second active layers 102 and 106 through atomic layer deposition (ALD).
[0022]   As shown, second gate dielectric layer 110 is disposed on first gate dielectric layer 108.  In one example, second gate dielectric layer 110 comprises silicon nitride (SiN).  In other embodiments, second gate dielectric layer 110 may comprise Si3N4.  Different nitride-based compounds such as carbon nitride (CN), boron nitride (BN), or aluminum nitride (AlN) may be utilized for the second gate dielectric layer 110.  The second gate dielectric layer 110 has a thickness in the range of approximately 20-60 nm thick.  In one embodiment, the second gate dielectric layer 110 is thicker than the first gate dielectric layer 108.  Further, the material used for both the second gate dielectric layer 110 and the first gate dielectric layer 108 may be the same.  The sum of the thicknesses of the first and second gate dielectric layer 108 and 110 may be in the range of 30-60 nm.  The second gate dielectric layer 110 may be deposited in-situ with the first and second active layer 102 and 106 and the first gate dielectric layer 108 through processes such as MOCVD.  In another example, the second gate dielectric layer 110 may be deposited ex-situ from the first and second active layer 102 and 106 and the first gate dielectric layer 108 through processes such as ALD. 
[0023]   The third gate dielectric layer 112 is disposed on the second gate dielectric layer 110.  In one example, the third gate dielectric layer 112 comprises aluminum oxide (Al2O3).  In further examples, other oxide materials such as ZrO, HfO, SiO2, and GdO may be used for the third gate dielectric layer 112.  The third gate dielectric layer 112 has a thickness in the range of 10-20 nm.  In one embodiment, the second gate dielectric layer 110 is thicker than the first gate dielectric layer 108 and the third gate dielectric layer 112.  In one example, the third gate dielectric layer 112 is deposited ex-situ from the first and second active layers 102 and 106 using ALD.  
[0024]   The above mentioned gate dielectric structure may be referred to as a sandwich gate dielectric structure as the second gate dielectric layer 110 is sandwiched between the first gate dielectric layer 108 and the third gate dielectric layer 110.  As will be described later, this type of sandwich structure may increase the overall stability of the device 100 and may greatly reduce the leakage current.  In other examples, there may be multiple sandwiched layers between the first gate dielectric layer 108 and the third gate dielectric layer 112.
[0025]   Passivation layer 114 is disposed on the third gate dielectric layer 112 and laterally surrounds ohmic contacts 118, 120, and gate 116.  In one embodiment, passivation layer 114 may comprise a dielectric material such as silicon nitride (SiN).  Passivation layer 114 may comprise multiple layers of material.  Passivation layer 114 provides stability of the electrical characteristics of the device 100 by isolating the surface of the device from electrical and chemical contaminants of the environment.  Passivation layer 114 may be deposited through chemical vapor deposition such as low pressure chemical vapor deposition (LPCVD) or plasma-enhanced chemical vapor deposition (PECVD).  
[0026]   The sandwich gate dielectric structure of the first, second, and third gate dielectric layers 108, 110, and 112, respectively, separate the gate 116 from second active layer 106.  As shown, gate 116 is disposed through passivation layer 114 to contact the third gate dielectric layer 112.  In one embodiment, gate 116 comprises a titanium/titanium nitride/aluminum copper stack.  In another embodiment, gate 116 comprises a titanium gold (TiAu) alloy or molybdenum gold MoAu alloy.  In other examples, gate 116 may comprise a gate electrode and gate field plate.  In operation, the gate 116 controls the forward conduction path between ohmic source and drain contacts 118 and 120.  In an example fabrication process, gate 116 may be formed by etching an opening in passivation layer 114, followed by a gate metal deposition.  In the example of FIG. 1, the portion of gate 116 which is above passivation layer 114 and extends laterally towards ohmic drain contact 120 serves as a gate field plate, which functions to alleviate the electric field intensity at an edge (closest to ohmic contact 120). 
[0027]   Ohmic contacts 118 and 120 are disposed through passivation layer 114, third gate dielectric layer 112, second gate dielectric layer 110, and first gate dielectric layer 108 to contact the second active layer 106.  Ohmic contact 118 is one example of a source contact, while ohmic contact 120 is one example of a drain contact.  In one embodiment, ohmic contacts 118 and 120 may be formed by etching openings in passivation layer 114, the third gate dielectric layer 112, second gate dielectric layer 110, and first gate dielectric layer 108, followed by a metal deposition and annealing steps.
[0028]   As shown, FIG. 1 illustrates the device structure at a point in the fabrication process just after formation of ohmic metal contacts 118 and 120, which respectively comprise source and drain electrodes of GaN HFET device 100.  FIG. 1 shows ohmic metal contacts 118 and 120 formed directly on the second active layer 106.  In other embodiments, ohmic metal contacts 118 and 113 may be formed in recesses which extend vertically downward into the second active layer 106.  In other embodiments, ohmic metal contacts 118 and 120 may be formed in recesses that extend vertically downward through second active layer 106 to contact the first active layer 102.
[0029]   When HFET device 100 is configured for use as a power switch, gate 116 and ohmic contacts 118 & 120 are typically coupled through terminals to form electrical connections to external circuits.  In operation, electric charge in 2DEG layer 104 flows laterally between the ohmic contacts 118 and 120 to become a current in an external circuit.  The electric charge flow, and hence the current, may be controlled by a voltage from an external circuit that is electrically connected between the gate 116 and ohmic contact 118.
[0030]   As used in this disclosure, an electrical connection is an ohmic connection.  An ohmic connection is one in which the relationship between the voltage and the current is substantially linear and symmetric for both directions of the current.  For example, two metal patterns that contact each through only metal are electrically connected.  In contrast, ohmic contacts 118 and 120 (as shown) are not electrically connected to each other in HFET device 100 because any connection between these two contacts is through a channel in the semiconductor material, which conduction path is controlled by gate 116.  Similarly, gate 116 is not electrically connected to second active layer 106 since first, second, and third gate dielectric layers 108, 110, and 112 insulate gate 116 from the underlying active layers.
[0031]   In the embodiments described above, the thicknesses of the first (108), second (110), and third (112) gate dielectric layers are such that the gate leakage current remains substantially constant over temperature during normal operation of HFET device 100.  Stated differently, HFET device 100 may not experience any substantial change in gate leakage current when the device is operating at 120 ℃.  In addition, various embodiments of the present invention may operate up to 200 ℃ without significant changes to the gate leakage current.  
[0032]   Furthermore, the sandwich gate dielectric layer structure described herein may improve the voltage stability of the HFET device.  For example, the critical voltage of HFET device 100 is significantly increased to range of approximately 100-170 V.
[0033]   FIG. 2 is a diagram 200 illustrating an example process flow for fabricating a semiconductor device such as HFET device 100 shown in FIG. 1.  In the example shown, the process starts after both the first and second active layer layers have been deposited or grown on a substrate.  To begin in block 202, a first gate dielectric layer is grown in-situ.  In one embodiment, the first gate dielectric layer is deposited using a MOCVD technique carried out at a temperature range between 800-1050 ℃.  The first gate dielectric layer is formed to a thickness of approximately 1-5 nm, and is continuous over the surface of the wafer.  In one embodiment, the thickness of the gate dielectric layer is about 4 nm.  In another embodiment, the first gate dielectric layer is formed in-situ with the first and second active layers.  For example, the same machine (MOCVD) that is used to form the first and second active layers may also be used to form the first gate dielectric layer.  The first gate dielectric layer may comprise SiN.  When depositing the SiN first gate dielectric layer, the Si source for the deposition may be silane or di-silane as a source of Si.  In other embodiments the first gate dielectric layer may be deposited ex-situ from the first and second active layers.
[0034]   Next, at block 204, the second gate dielectric layer is deposited atop the first gate dielectric layer.  In one embodiment, the second gate dielectric layer is deposited in-situ with the first and second active layers and the first gate dielectric layers using MOCVD.  The second gate dielectric layer is formed to a thickness of approximately 20-60 nm and is continuous over the surface of the wafer.  The first gate dielectric layer may comprise SiN.  When depositing the SiN first gate dielectric layer, the Si source for the deposition may be silane or di-silane as a source of Si.  In another embodiment, the second gate dielectric layer may be deposited ex-situ from the first gate dielectric layer and may be deposited using plasma-enhanced atomic layer deposition (PEALD), inductive coupling plasma (ICP), chemical vapor deposition (CVD), or atomic layer deposition (ALD).  When depositing the SiN second gate dielectric layer by ALD, the Si source for the deposition may be amino silane or organometallic source of Si. 
[0035]   At block 205, the third gate dielectric layer is deposited on the wafer surface ex-situ from the first gate dielectric layer, and the first and second active layers, at 300 ℃ using PEALD.  In one embodiment, the third gate dielectric layer is deposited using ALD with an Al(CH3)3 precursor and O2 plasma.  The third gate dielectric layer is formed to a thickness in a range of 10-20 nm.  
[0036]   The process continues to block 206 where a passivation layer is deposited over the third gate dielectric layer.  In one embodiment, the passivation layer may be deposited using PECVD.  The passivation layer is typically formed to a thickness in a range of approximately 100-150 nm.  As discussed above, the passivation layer may comprise silicon nitride (SiN) or other materials having similar properties.
[0037]   At block 208, the ohmic vias are formed.  The ohmic source and drain contacts are formed through the passivation layer and the sandwich gate dielectric structure.  In one example, the ohmic vias are formed using inductively coupled plasma (ICP) etching.  
[0038]   At block 210, ohmic metallization, etch and annealing are performed.  Once the ohmic vias are formed through the afore-mentioned layers, a metal or metal alloy is deposited to fill the openings.  In one example fabrication sequence, the metal utilized for the ohmic contacts are deposited using sputtering techniques or physical vapor deposition (PVD).  An example ohmic contact metal may include layers of titanium (Ti), aluminum (Al), titanium (Ti) and titanium nitride (TiN).  The metal ohmic contacts are then annealed utilizing a RTA tool at a temperature range of approximately 400-600 ℃.  At block 212, implant isolation to isolate the device may be performed using nitrogen or argon implantation.
[0039]   The gate may be formed in a similar manner as the ohmic contacts.  At block 214, the gate via may be formed by etching an opening though passivation layer to expose the third gate dielectric layer.  In one embodiment, ICP etching may be performed.  
[0040]   After the etching process exposes the third gate dielectric layer, the device undergoes high temperature annealing in block 216.  By way of example, the annealing step may be performed in a furnace at temperature range of 450-650 ℃ for approximately 5-20 minutes.  Annealing may also be performed using a number of different tools, such as a rapid temperature annealing (RTA) tool.  
[0041]   At block 218, a gate metal or metal alloy deposition is performed to fill the etched opening.  Metal may be deposited using sputtering techniques or physical vapor deposition (PVD).  An example gate metal may include layers of titanium (Ti), titanium nitride (TiN), aluminum copper (AlCu), and titanium nitride (TiN).
[0042]   Persons of ordinary skill in the semiconductor arts will understand that other standard post-fabrication or back-end processing steps may be performed, including forming metal (e.g., patterned lines or traces) on the surface of the wafer, wafer backgrinding (also called backlapping or wafer thinning), die separation, and packaging.
[0043]   FIG. 3 is a graph illustrating example gate source leakage current versus applied step stress voltage for various HFET devices each having a sandwich gate dielectric structure of FIG. 1.  As shown, the x-axis represents absolute gate voltage 304 while the y-axis is the gate-source leakage current 302.  Graph 300 further shows a critical threshold level 306.  The critical threshold 306 may be defined as the threshold where the gate-source leakage current 302 is no longer acceptable and the device is considered in breakdown.  For the example shown, the critical threshold 306 is substantially 5.00E-9 A or 5nA.  In addition, the critical voltage refers to the gate voltage at which the gate-source leakage current for the particular device reaches the critical threshold 306.
[0044]   As shown, graph 300 illustrates the performance of a first device 308, a second device 310, and a third device 312.  The gate voltage for each of the various devices is increased in steps while the gate-source leakage current 302 is measured.  For the first device 308, the critical voltage is approximately -135V.  For the second device 310, the critical voltage is approximately -165 V.  For the third device 312, the critical voltage is approximately -130 V.  All three devices, 308, 310, and 312 implement the sandwich gate dielectric structure with the first, second, and third gate dielectric layers.  As shown in FIG. 3, the magnitude of the critical voltages for devices 308, 310, and 312 are larger than 100V.  Devices which do not use the sandwich gate dielectric structure could have critical voltage magnitudes much less than 100V.
[0045]   The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, thicknesses, material types, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
CLAIMS
What is claimed is:
1.  A heterostructure semiconductor device comprising:
a first active layer; 
a second active layer disposed on the first active layer, a two-dimensional electron gas layer forming between the first and second active layers;
a sandwich gate dielectric layer structure disposed on the second active layer;
a passivation layer disposed over the sandwich gate dielectric layer structure;
a gate that extends through the passivation layer to the top of the sandwich gate dielectric layer structure ;
first and second ohmic contacts that electrically connect to the second active layer, the first and second ohmic contacts being laterally spaced-apart, the gate being disposed between the first and second ohmic contacts.
2.  The heterostructure semiconductor device of claim 1 wherein the sandwich gate dielectric layer structure comprises:
a first gate dielectric layer disposed on the second active layer; 
a second gate dielectric layer disposed on the first gate dielectric layer; and 
a third gate dielectric layer disposed on the second gate dielectric layer.
3.  The heterostructure semiconductor device of claim 2 wherein the third gate dielectric layer comprises aluminum oxide (Al2O3).
4.  The heterostructure semiconductor device of claim 2 wherein the first gate dielectric layer has a first thickness; the second gate dielectric layer has a second thickness, the third gate dielectric layer has a third thickness, and the second thickness is larger than the first thickness and the third thickness.
5.  The heterostructure semiconductor device of claim 2 wherein the first gate dielectric layer comprises a nitride-based compound.
6. The heterostructure semiconductor device of claim 2 wherein the first gate dielectric layer comprises silicon nitride (SiN).
7. The heterostructure semiconductor device of claim 2 wherein the first gate dielectric layer comprises carbon nitride (CN).
8.  The heterostructure semiconductor device of claim 2 wherein the first gate dielectric layer comprises boron nitride (BN).
9.  The heterostructure semiconductor device of claim 2, wherein the first gate dielectric layer and the second gate dielectric layer comprise of the same material.
10. The heterostructure semiconductor device of claim 2 wherein the first gate dielectric layer has a first thickness in a range of approximately 1-5 nanometers thick; 
the second gate dielectric has a second thickness in a range of approximately  20-60 nanometers; and the third gate dielectric has a third thickness in a range of 10-20 nanometers.
11. The heterostructure semiconductor device of claim 9 wherein the first, second, and third thicknesses are set such that a leakage current through the gate is substantially constant versus temperature during normal operation of heterojunction semiconductor device.
12.  The heterostructure semiconductor device of claim 9 wherein the first thickness, second, and the third thicknesses are set such that a threshold voltage is substantially constant versus temperature during normal operation of heterojunction semiconductor device.
13. The heterostructure semiconductor device according to claim 1 wherein the first active layer comprises gallium nitride (GaN) and the second active layer comprises aluminum gallium nitride (AlGaN).
14. The heterostructure semiconductor device of claim 15 wherein the gate metal includes a gate field plate that extends toward the drain ohmic contact.
15. The heterostructure semiconductor device of claim 1 wherein the passivation layer comprises silicon nitride (SiN).
16. A method of fabricating a heterostructure semiconductor device comprising:
forming a first active layer on a substrate;
forming a second active layer on the first active layer, the first active layer and the second active layer having different bandgaps such that a two-dimensional electron gas layer is formed therebetween;
forming a first gate dielectric layer on the second active layer, the first gate dielectric layer having a first thickness;
forming a second gate dielectric layer on the first gate dielectric layer, the second gate dielectric layer having a second thickness greater than the first thickness; 
forming a third gate dielectric layer on the second gate dielectric layer, the third gate dielectric layer having a third thickness smaller than the second thickness and greater than the first thickness; 
forming first and second ohmic contacts that each extend vertically through the third gate dielectric layer, thee second gate dielectric layer, and the first gate dielectric layer, the first and second ohmic contacts being laterally spaced-apart and electrically connected to the second active layer; and
forming a gate that contacts the third gate dielectric layer at a lateral position between the first and second ohmic contacts.
17.  The method of claim 16 further comprising depositing, prior to the forming of the first and second ohmic contacts, forming a passivation layer over the third gate dielectric layer.

18. The method of claim 16 further comprising annealing the first and second ohmic contacts.
19. The method of claim 16 wherein the first, second, and third thicknesses are selected such that a gate-source leakage current remains substantially constant over temperature during a normal operation of the heterostructure semiconductor device.
20.  The method of claim 16 wherein the first gate dielectric layer and the second gate dielectric layer comprise silicon nitride.
21.  The method of claim 20 wherein the second gate dielectric layer comprises aluminum oxide.
22.  The method of claim 16 wherein the first gate dielectric layer and the second gate dielectric layer is formed in-situ with the first and second active layers.
23.  The method of claim 16 wherein the first gate dielectric layer is formed in situ with the first and second active layers and the second gate dielectric layer is formed ex-situ with the first and second active layers.
24.  The method of claim 16 wherein the first thickness is in a range of approximately 1-5 nanometers.
25.  The method of claim 24 wherein the second thickness is in a range of approximately 30-40 nanometers.
26.  The method of claim 25 wherein the third thickness is in a range of 10-20 nanometers.
ABSTRACT OF THE DISCLOSURE
A heterostructure semiconductor device includes a first active layer and a second active layer disposed on the first active layer.  A two-dimensional electron gas layer is formed between the first and second active layers. A sandwich gate dielectric layer structure is disposed on the second active layer.  A passivation layer is disposed over the sandwich gate dielectric layer structure.  A gate extends through the passivation layer to the sandwich gate dielectric layer structure.  First and second ohmic contacts electrically connected to the second active layer.  The first and second ohmic contacts are laterally spaced-apart, with the gate being disposed between the first and second ohmic contacts. 
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