(57)【要約】【課題】スイッチング電源回路においては、誤作動の無い過電圧保護を行うことが望ましい。【解決手段】スイッチングが停止および再開されるバースト動作を行うスイッチング電源回路であって、直流電圧を供給する電源と、電源と接続されスイッチングを制御するスイッチング素子と、スイッチング電源回路の出力電圧が予め定められた電圧より高いかを検出する第１コンパレータと、第１コンパレータの出力を、スイッチングを制御するタイミングに応じて記憶する記憶素子と、第１コンパレータの出力または記憶素子の出力の少なくとも一方が、予め定められた電圧よりも高いことを示し続ける期間を計測し、予め定められた経過時間内に計測がリセットされない場合にスイッチング電源回路が過電圧状態であると判断する判断部とを備え、バースト動作におけるスイッチング停止タイミングに応じたタイミングで計測をリセットする、スイッチング電源回路を提供する。【選択図】図３
2019075940.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングが停止および再開されるバースト動作を行うスイッチング電源回路であって、
直流電圧を供給する電源と、
前記電源と接続され、前記スイッチングを制御するスイッチング素子と、
前記スイッチング電源回路の出力電圧が予め定められた電圧より高いか否かを検出する第１コンパレータと、
前記第１コンパレータの出力を、前記スイッチング素子により前記スイッチングを制御するタイミングに応じて記憶する記憶素子と、
前記第１コンパレータの出力または前記記憶素子の出力の少なくとも一方が、予め定められた前記電圧よりも高いことを示し続ける期間を計測し、予め定められた経過時間内に前記計測がリセットされない場合に、前記スイッチング電源回路が過電圧状態と判断する判断部と、
を備え、
前記バースト動作におけるスイッチング停止タイミングに応じたタイミングで、前記計測をリセットする、
スイッチング電源回路。
【請求項２】
前記スイッチング電源回路の出力電圧に応じたフィードバック電圧に応じて、前記計測をリセットする、請求項１に記載のスイッチング電源回路。
【請求項３】
前記バースト動作のスイッチング停止タイミングと同じタイミングで、前記計測をリセットする、請求項１または２に記載のスイッチング電源回路。
【請求項４】
前記判断部は、前記計測を行うラッチタイマーを有し、
前記判断部は、前記ラッチタイマーによる前記計測が開始されてから予め定められた前記経過時間内に前記ラッチタイマーがリセットされない場合に、前記スイッチング電源回路が過電圧状態と判断し、
前記バースト動作のスイッチング停止タイミングに応じたタイミングで、前記ラッチタイマーをリセットする、
請求項１から３のいずれか一項に記載のスイッチング電源回路。
【請求項５】
前記記憶素子はフリップフロップ回路であり、
前記フリップフロップ回路は、クロック信号に同期して前記第１コンパレータの出力を記憶するとともに、前記フリップフロップ回路にリセット信号が入力されると前記計測をリセットする信号を出力する、
請求項１から４のいずれか一項に記載のスイッチング電源回路。
【請求項６】
トランスをさらに備え、
前記トランスは、１次巻線と、前記１次巻線と磁気的に結合し、前記１次巻線と逆極性の２次巻線と、前記１次巻線と磁気的に結合し、前記１次巻線と逆極性の補助巻線と、を有し、
前記電源は前記１次巻線に接続され、
前記スイッチング素子は前記電源と前記１次巻線との導通を制御し、
前記スイッチング電源回路は、前記スイッチング電源回路の出力電圧に応じたフィードバック電圧および前記補助巻線に誘起される電圧をもとに、前記スイッチング素子の制御信号を生成する、請求項１から５のいずれか一項に記載のスイッチング電源回路。
【請求項７】
第２コンパレータをさらに備え、
前記第１コンパレータは、前記補助巻線に誘起される電圧を第１入力電圧とし、前記第１入力電圧と、前記過電圧状態か否かの閾値である第１基準電圧とを比較し、前記第１入力電圧が前記第１基準電圧よりも高い場合に過電圧状態であることを示す信号を出力し、
前記第２コンパレータは、前記スイッチング電源回路の出力電圧に応じたフィードバック電圧を第２入力電圧とし、前記第２入力電圧と、前記第２入力電圧が過少電圧か否かの閾値である第２基準電圧とを比較した結果に基づきスイッチング停止を指示する信号を出力し、
前記スイッチング電源回路は、前記第２コンパレータの出力に応じて前記計測をリセットする、
請求項６に記載のスイッチング電源回路。
【請求項８】
スイッチングが停止および再開されるバースト動作を行うスイッチング電源回路であって、
直流電圧を供給する電源と、
前記電源と接続され、前記スイッチングを制御するスイッチング素子と、
前記スイッチング素子により前記スイッチングを制御するタイミングに応じて、前記スイッチング電源回路の出力電圧が過電圧か否かを検出する過電圧検出回路と、
前記過電圧検出回路により過電圧が連続して検出された回数が予め定められた回数に達するとラッチ信号を生成するラッチ回路と、
を備え、
前記バースト動作におけるスイッチング停止タイミングに応じたタイミングで、前記回数をリセットする、
スイッチング電源回路。
【請求項９】
前記スイッチング電源回路の出力電圧に応じたフィードバック電圧に応じて、前記回数をリセットする、請求項８に記載のスイッチング電源回路。
【請求項１０】
前記バースト動作におけるスイッチング停止タイミングと同じタイミングで、前記回数をリセットする、請求項８または９に記載のスイッチング電源回路。
【請求項１１】
前記過電圧検出回路により過電圧が連続して検出された回数をカウントするカウンタ回路をさらに備え、
前記ラッチ回路は、前記カウンタ回路のカウント数が予め定められた回数に達すると前記ラッチ信号を生成し、
前記バースト動作におけるスイッチング停止タイミングに応じたタイミングで、前記カウンタ回路をリセットする、請求項８から１０のいずれか一項に記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路に関する。
【背景技術】
【０００２】
従来、負荷に直流電圧を供給するスイッチング電源回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１６５３１６号公報（図６，７）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング電源回路においては、誤作動の無い過電圧保護を行うことが望ましい。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、スイッチングが停止および再開されるバースト動作を行うスイッチング電源回路が提供される。スイッチング電源回路は、直流電圧を供給する電源と、電源と接続され、スイッチングを制御するスイッチング素子を備える。スイッチング電源回路は、スイッチング電源回路の出力電圧が予め定められた電圧より高いか否かを検出する第１コンパレータと、第１コンパレータの出力を、スイッチング素子によりスイッチングを制御するタイミングに応じて記憶する記憶素子を備える。スイッチング電源回路は、第１コンパレータの出力または記憶素子の出力の少なくとも一方が、予め定められた電圧よりも高いことを示し続ける期間を計測し、予め定められた経過時間内に計測がリセットされない場合に、スイッチング電源回路が過電圧状態と判断する判断部を備える。スイッチング電源回路は、バースト動作におけるスイッチング停止タイミングに応じたタイミングで、計測をリセットする。
【０００６】
スイッチング電源回路は、スイッチング電源回路の出力電圧に応じたフィードバック電圧に応じて、計測をリセットしてよい。スイッチング電源回路は、バースト動作のスイッチング停止タイミングと同じタイミングで、計測をリセットしてもよい。
【０００７】
判断部は、計測を行うラッチタイマーを有してよい。判断部は、ラッチタイマーによる計測が開始されたから予め定められた経過時間内にラッチタイマーがリセットされない場合に、スイッチング電源回路が過電圧状態と判断してよい。スイッチング電源回路は、バースト動作のスイッチング停止タイミングに応じたタイミングで、ラッチタイマーをリセットしてよい。
【０００８】
記憶素子は、フリップフロップ回路であってよい。フリップフロップ回路は、クロック信号に同期して第１コンパレータの出力を記憶するとともに、フリップフロップ回路にリセット信号が入力されると計測をリセットする信号を出力してよい。
【０００９】
スイッチング電源回路は、トランスをさらに備えてよい。トランスは、１次巻線と、１次巻線と磁気的に結合し、１次巻線と逆極性の２次巻線を有してよい。トランスは、１次巻線と磁気的に結合し、１次巻線と逆極性の補助巻線を有してよい。電源は１次巻線に接続されてよい。スイッチング素子は電源と１次巻線との導通を制御してよい。スイッチング電源回路の出力電圧に応じたフィードバック電圧および補助巻線に誘起される電圧をもとに、スイッチング素子の制御信号を生成してよい。
【００１０】
スイッチング電源回路は、第２コンパレータをさらに備えてよい。第１コンパレータは、補助巻線に誘起される電圧を第１入力電圧とし、第１入力電圧と、過電圧状態か否かの閾値である第１基準電圧とを比較し、第１入力電圧が第１基準電圧よりも高い場合に過電圧状態であることを示す信号を出力してよい。第２コンパレータは、スイッチング電源回路の出力電圧に応じたフィードバック電圧を第２入力電圧とし、第２入力電圧と、第２入力電圧が過少電圧か否かの閾値である第２基準電圧とを比較した結果に基づき、スイッチング停止を指示する信号を出力してよい。スイッチング電源回路は、スイッチング電源回路は、第２コンパレータの出力に応じて、計測をリセットしてよい。
【００１１】
本発明の第２の態様においては、スイッチングが停止および再開されるバースト動作を行うスイッチング電源が提供される。スイッチング電源回路は、直流電圧を供給する電源と、電源と接続され、スイッチングを制御するスイッチング素子を備える。スイッチング電源回路は、スイッチング素子によりスイッチングを制御するタイミングに応じて、スイッチング電源回路の出力電圧が過電圧か否かを検出する過電圧検出回路を備える。スイッチング電源回路は、過電圧検出回路により過電圧が連続して検出された回数が予め定められた回数に達すると、ラッチ信号を生成するラッチ回路を備える。スイッチング電源回路は、バースト動作におけるスイッチング停止タイミングに応じたタイミングで、回数をリセットする。
【００１２】
スイッチング電源回路は、スイッチング電源回路の出力電圧に応じたフィードバック電圧に応じて、回数をリセットしてよい。スイッチング電源回路は、バースト動作におけるスイッチング停止タイミングと同じタイミングで、回数をリセットしてもよい。
【００１３】
スイッチング電源回路は、過電圧検出回路により過電圧が連続して検出された回数をカウントするカウンタ回路をさらに備えてよい。ラッチ回路は、カウンタ回路のカウント数が予め定められた回数に達すると、ラッチ信号を生成してよい。スイッチング電源回路は、バースト動作におけるスイッチング停止タイミングに応じたタイミングで、カウンタ回路をリセットしてよい。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態に係るスイッチング電源回路１００の一例を示す図である。
【図２】制御回路３０のブロック図の一例を示す図である。
【図３】ＯＶＰ回路２００の一例の詳細を示す図である。
【図４】本実施形態に係るスイッチング電源回路１００の動作を示すタイミングチャートの一例である。
【図５】図４における領域Ａの拡大図である。
【図６】本実施形態に係るスイッチング電源回路１００の動作を示すタイミングチャートの他の一例である。
【図７】比較例のＯＶＰ回路２５０を示す図である。
【図８】比較例のＯＶＰ回路２５０の動作を示すタイミングチャートである。
【図９】本実施形態に係る他のスイッチング電源回路１００に用いられる他のＯＶＰ回路３００の一例を示す図である。
【図１０】本実施形態に係る他のスイッチング電源回路１００の動作を示すタイミングチャートの一例である。
【図１１】本実施形態に係る他のスイッチング電源回路１００の動作を示すタイミングチャートの他の一例である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本実施形態に係るスイッチング電源回路１００の一例を示す図である。本例のスイッチング電源回路１００は、電源１０、スイッチング素子２０および制御回路３０を有する。スイッチング電源回路１００は、負荷２９に電力を供給する。
【００１８】
スイッチング電源回路１００は、一例としてトランス４０を備えてよい。トランス４０は、一例として１次巻線１２、１次巻線１２と磁気的に結合された２次巻線１４および１次巻線１２と２次巻線１４に磁気的に結合された補助巻線１６を有する。２次巻線１４は、１次巻線１２と逆極性に設定されてよい。この場合、本例のトランス４０はフライバック型である。補助巻線１６は、２次巻線１４と同極性に設定され、制御回路３０への電源供給および２次巻線１４に誘起される出力電圧の監視のために設けられる。補助巻線１６に誘起される電圧は、２次巻線１４に誘起される電圧に比例する。当該比例関係の比例定数は、補助巻線１６の巻き数と２次巻線１４の巻き数との比によって決定される。２次巻線１４に誘起された電圧は、ダイオード２６で整流され、コンデンサ２７で平滑化され、直流電圧に変換されて出力端子２８に供給される。
【００１９】
電源１０は、トランス４０の１次巻線１２に直流電圧を供給する。本例においては、電源１０は、一例として交流電源である。電源１０が発生する交流電圧は、ダイオードブリッジ２２で整流され、コンデンサ２４で平滑化され、直流電圧に変換されてトランス４０の１次巻線１２に供給される。なお、トランス４０の１次巻線１２に、バッテリーなどの直流電源を接続してもよい。
【００２０】
スイッチング素子２０は、電源１０とトランス４０の１次巻線１２との導通を制御する。スイッチング素子２０は、制御端子３２を有し、制御端子３２に入力されるオンオフを制御する制御信号により、電源１０と１次巻線１２との導通を制御する。当該制御信号は、制御回路３０のＦＢ端子にフィードバックされる電圧と補助巻線１６に誘起される電圧をもとに生成される。スイッチング素子２０は、一例としてパワーＭＯＳＦＥＴである。
【００２１】
発光ダイオード３４は、出力端子２８の一端に、抵抗６６を介して接続される。発光ダイオード３４は、１次巻線１２側のフォトトランジスタ３５とフォトカプラ３６を構成する。出力端子２８の出力電圧は、フォトカプラ３６を通じて、制御回路３０のＦＢ端子にフィードバックされる。なお、シャントレギュレータ６１は、出力端子２８の出力電圧を監視する。
【００２２】
制御回路３０は、制御端子３２へ、スイッチング素子２０のオンオフを制御する信号を出力する。また、制御回路３０は、スイッチング素子２０のオン時間を可変させ、出力端子２８の出力電圧を定電圧化する。本例のスイッチング電源回路１００は、疑似共振電源回路であってよい。
【００２３】
制御回路３０は、補助巻線１６に誘起される電圧が、所定の基準値よりも大きいか否かを判定する。これにより、２次巻線１４に誘起される出力電圧が過電圧か否かを判定することができる。過電圧と判定される時間が予め定められた時間（本例では６０μｓ）続いた場合、制御回路３０は、スイッチング素子２０をオフにする信号を出力し、スイッチング電源回路１００および負荷２９を過電圧による損傷から保護する。
【００２４】
スイッチング素子２０のスイッチングに伴い補助巻線１６の一端に発生する交流電圧は、制御回路３０のゼロ電圧検出（後述のように、過電圧検出にも使われる）端子ＺＣＤに入力される。また、補助巻線１６の当該一端に発生する交流電圧は、ダイオード５０で整流され、コンデンサ５１で平滑化され、制御回路３０の電源端子ＶＣＣに入力される。補助巻線１６の他端は、接地される。
【００２５】
制御回路３０の高電圧入力端子ＶＨは、交流電源１０がダイオードブリッジ２２で整流された電圧が、抵抗６２を介して入力される。制御回路３０のグランド端子ＧＮＤは、接地される。制御回路３０のＮＣ端子は、何れにも接続されないダミー端子である。
【００２６】
図２は、制御回路３０のブロック図の一例を示す図である。図２に示すように、制御回路３０は、補助巻線１６の一端に発生する交流電圧が入力されるＺＣＤ端子、スイッチング素子２０に流れる電流を検出した電圧信号が入力されるＩＳ端子、出力端子２８の出力電圧に応じた電圧がフィードバックされるＦＢ端子および交流電源１０の電圧が入力されるＶＨ端子を有する。また、制御回路３０は、電源ＶＣＣ端子、スイッチング素子２０のオンオフを制御する信号を出力するＯＵＴ端子および接地されるＧＮＤ端子を有する。
【００２７】
ＶＨ端子に入力される電圧は、入力電圧検出回路７３および高耐圧起動素子７５に入力される。ＶＣＣ端子は、起動素子制御回路７４およびコンパレータ９２の非反転入力端子に接続される。コンパレータ９２は、ＶＣＣ端子から供給される電源電圧と所定の閾値電圧を比較し、ＶＣＣ端子から供給される電源電圧が当該閾値電圧よりも低電圧の場合に、スイッチング電源回路１００を、低電圧誤動作防止状態（ＵＶＬＯ状態）と判定する。
【００２８】
起動素子制御回路７４は、コンパレータ９２の出力およびＶＣＣ端子からの電源電圧を受け、高耐圧起動素子７５の停止を制御する。高耐圧起動素子７５は、起動時にＶＨ端子に入力される高電圧を減圧しながらコンデンサ５１に所定の電流を供給してコンデンサ５１を充電することにより、初期の電源電圧（端子ＶＣＣの電圧）を生成する。起動素子制御回路７４は、ＶＣＣ端子からの電源電圧が所定電圧以上であると判断すると高耐圧起動素子７５を停止して、高耐圧起動素子７５による電力損失が生じないようにする。また、ＶＣＣ端子からの電源電圧が一旦立ち上ると、スイッチング電源回路１００がスイッチング動作を開始するので、補助巻線１６に誘起される電圧により制御回路３０の電源電圧が生成されるようになる。
【００２９】
入力電圧検出回路７３は、高電圧入力端子ＶＨ端子に入力される交流電源１０の電圧を整流した電圧の大小を判断し、制御回路３０内の複数の基準電圧の切り替えを指示する信号ＶｉｎＨを出力する。信号ＶｉｎＨは、一例として、第２コンパレータ４３の第２基準電圧ＶｔｈＦＢ０に用いられる。また、信号ＶｉｎＨは、一例として、ＦＢ端子電流制御回路７６の基準電圧の切り替えにも用いられる。なお、第２コンパレータ４３については、後述する図３の説明において詳細に述べる。
【００３０】
ボトムスキップ制御回路７１は、負荷２９が軽負荷の場合に周波数が上昇し過ぎないよう、スイッチング素子２０がターンオンするまでにカウントする共振ボトムの回数を調整する機能を有する。ＦＢ端子電流制御回路７６はＦＢ端子を介してフォトトランジスタ３５に電流を供給する回路であり、信号ＶｉｎＨおよび第２コンパレータ４３の出力により出力する電流の大きさを制御する。
【００３１】
オントリガ回路７２は、ボトムスキップ制御回路７１からの入力およびイネーブル信号を受け、ＲＳフリップフロップ回路７８のセット端子へスイッチング素子２０の立ち上がりタイミングの基となるオントリガ信号を与える。また、オントリガ回路７２は、最大オン幅検出回路７７にリセット（Ｒｅｓｅｔ）信号を出力する。ＲＳフリップフロップ回路７８は、最大オン幅検出回路７７もしくは電流検出回路９５からのリセット信号を受けてリセットされ、スイッチング素子２０がオフとなる信号を出力する。
【００３２】
分圧回路８０は、ＦＢ端子の電圧を分圧して電流検出回路９５へ出力する。本例の分圧回路８０は、一例としてＦＢ端子からの電圧を１／６に分圧する。
【００３３】
電流検出回路（ＰＷＭ）９５は、ＩＳ端子から入力される、スイッチング素子２０に流れる電流を検出した電圧を、分圧回路８０からの電圧、ソフトスタート回路７９からの電圧、および定電圧源からの電圧のうち最も低い電圧と比較し、比較結果に基づき、ＲＳフリップフロップ回路７８にリセット信号Ｒ１を与える。ソフトスタート回路７９は、スイッチング電源回路１００の起動時のラッシュ電流による障害を回避する機能を有する。なお、分圧回路４１、第１コンパレータ４２、遅延タイマー４４、記憶素子４５、ＯＲ回路４６およびＯＲ回路４７については、後述する図３の説明において詳細に述べる。
【００３４】
過負荷保護回路８１は、ＦＢ端子の電圧により過負荷を判断し、過負荷と判断すると、３入力ＡＮＤ回路４９を介してスイッチング素子２０をオフさせる。なお、３入力ＡＮＤ回路４９の正論理の入力端子には、ＲＳフリップフロップ回路７８の出力が入力される。３入力ＡＮＤ回路４９の負論理の入力端子には、過負荷保護回路８１の出力およびラッチタイマー４８の出力が入力される。ドライバ回路９１は、コンパレータ９２からのイネーブル（ｅｎｂ）信号がイネーブルを指示する場合に、３入力ＡＮＤ回路４９の出力を増幅してＯＵＴ端子へ出力する。
【００３５】
図３は、図２に示すブロック図のうち、破線部で囲ったＯＶＰ（過電圧保護）回路２００の一例の詳細を示す図である。図３に示すように、本例のＯＶＰ回路２００は、一例として第１コンパレータ４２、第２コンパレータ４３、記憶素子４５、およびラッチタイマー４８を有する。
【００３６】
第１コンパレータ４２は、補助巻線１６に誘起され、ＺＣＤ端子を通じて入力される電圧を分圧回路４１により分圧した電圧と、予め定められた電圧第１基準電圧Ｖｏｖｐとの大小を比較する。第１基準電圧Ｖｏｖｐは、ＺＣＤ端子を通じて入力される電圧を分圧回路４１により分圧した電圧が、過電圧か否かの閾値である。分圧回路４１は、第１コンパレータ４２に入力される電圧が適切な動作範囲に入るよう調整するために設けられる。分圧回路４１の分圧比は、ＺＣＤ端子に入力される最大電圧と第１コンパレータ４２の動作特性を考慮して決められる。第１コンパレータ４２は、第１入力電圧として入力される、ＺＣＤ端子を通じて入力される電圧の分圧が、第１基準電圧Ｖｏｖｐよりも高い場合にＨ（Ｈｉｇｈ）レベルの信号を出力し、第１入力電圧が第１基準電圧Ｖｏｖｐよりも低い場合にＬ（Ｌｏｗ）レベルの信号を出力する。
【００３７】
記憶素子４５は、第１コンパレータ４２の出力を、クロック信号Ｃに同期して読み込んで記憶する。当該クロック信号Ｃは、スイッチング素子２０のターンオフが生じたタイミングから、遅延タイマー４４により所定時間を遅らせたタイミングで、記憶素子４５に入力される。記憶素子４５は、一例としてＤフリップフロップ回路である。当該タイミングに関しては、図５の説明において後述する。
【００３８】
判断部９７は、第１コンパレータ４２の出力または記憶素子４５の出力の少なくとも一方が、ＺＣＤ端子を通じて入力される電圧の分圧が第１基準電圧Ｖｏｖｐよりも高いことを示し続ける期間を計測し、予め定められた経過時間内に計測がリセットされない場合に、スイッチング電源回路１００が過電圧状態と判断する。判断部９７は、一例としてＯＲ回路４７およびラッチタイマー４８を有する。
【００３９】
ＯＲ回路４７は、第１コンパレータ４２の出力と記憶素子４５の出力の論理和を出力する。ＯＲ回路４７による論理和の結果は、ラッチタイマー４８に入力される。即ち、ＯＲ回路４７の存在により、第１コンパレータ４２の出力は、記憶素子４５の出力にかかわらず、ラッチタイマー４８に入力され得る。この構成により、制御回路３０のＺＣＤ端子を外部の信号でプルアップすることで、スイッチング電源回路１００を強制的にラッチ保護することができる。本例においては、６０μｓ以上の期間、フォトカプラ等でＺＣＤ端子をＶＣＣ端子電圧にプルアップさせることで、３入力ＡＮＤ回路４９にラッチ信号（Ｈレベルの信号）を出力させ、スイッチング電源回路１００をラッチ保護することができる。
【００４０】
ラッチタイマー４８は、ＯＲ回路４７からＨレベルの信号が入力されてからＬレベルの信号が入力されるまでの経過時間を計測し、経過時間が予め定められた時間Ｔｌａｔ１を経過したか否かを判断および記憶する回路である。当該経過時間が時間Ｔｌａｔ１に達した場合、判断部９７はスイッチング電源回路１００が過電圧状態と判断する。ラッチタイマー４８は、時間Ｔｌａｔ１に達したことを記憶してスイッチング素子２０をオフにする信号を出力する。当該経過時間が時間Ｔｌａｔ１に達する前にＯＲ回路４７の出力がＬレベルになると、ラッチタイマー４８はリセットされる。当該経過時間が時間Ｔｌａｔ１を経過した場合は、ＯＲ回路４７の出力がＬレベルになっても経過時間の計測だけがリセットされて、当該経過時間が時間Ｔｌａｔ１を経過したという記憶はリセットされない。このため、当該経過時間が時間Ｔｌａｔ１を経過した場合は、Ｒｅｓｅｔ端子から入力される信号をＨレベルにしてラッチタイマー４８をリセットする。なお、時間Ｔｌａｔ１は、一例として６０μｓである。
【００４１】
ここで、ラッチタイマー４８は、アナログ回路を使った技術またはデジタル回路を使った技術のいずれによっても実現することができる。アナログ回路を使った技術としては、例えば、コンデンサ、ＯＲ回路４７の出力によってコンデンサの放電と定電流による充電を切り替える回路、コンデンサの充電電圧と基準電圧とを比較するコンパレータ、およびコンパレータの出力を記憶する回路の組み合わせなどを用いることができる。デジタル回路を使った技術としては、例えば、ＯＲ回路４７の出力によって定周期の基本クロックによるカウントアップとリセットを切り替えるカウンタ、並びにカウンタのカウント値が所定の値になったことを検出および記憶する回路の組み合わせなどを用いることができる。
【００４２】
第２コンパレータ４３は、出力端子２８の出力電圧に応じたＦＢ端子電圧（すなわちフィードバック電圧）と、第２基準電圧ＶｔｈＦＢ０との大小を比較する。後述のように、出力端子２８の出力電圧は、負荷２９が軽いほど高くなり、ＦＢ端子電圧は出力端子２８の出力電圧が高いほど低くなるので、ＦＢ端子電圧は負荷の重さを示す指標となる。第２基準電圧ＶｔｈＦＢ０は、負荷２９が軽負荷の場合に、バースト動作によりスイッチング電源回路１００のスイッチング動作を停止させるか否かの閾値である。第２コンパレータ４３は、第２入力電圧として入力されるＦＢ端子電圧が、第２基準電圧ＶｔｈＦＢ０よりも高い場合にＬレベルの信号を出力し、第２入力電圧が第２基準電圧ＶｔｈＦＢ０よりも低い場合にＨレベルの信号を出力する。第２コンパレータ４３から出力されるＨレベルの信号は、図２に示すオントリガ回路７２の負論理のイネーブル端子に入力される。オントリガ回路７２はこれにより動作を停止し、ＲＳフリップフロップ回路７８にセット信号が入らなくなるのでスイッチング動作が停止される。なお、第２基準電圧ＶｔｈＦＢ０は、一例として０．４５Ｖである。
【００４３】
ＯＲ回路４６は、第２コンパレータ４３の出力とＲｅｓｅｔ端子からの入力の論理和を出力する。ＯＲ回路４６による論理和の結果は、記憶素子４５のリセット端子Ｒに入力される。
【００４４】
記憶素子４５は、第２コンパレータ４３から出力されるＨレベルの信号の出力によってリセットされる。記憶素子４５が第２コンパレータ４３から出力されるＨレベルの信号の出力によりリセットされると、記憶素子４５は、ラッチタイマー４８の計測をリセットする信号を出力する。記憶素子４５とラッチタイマー４８を強制的にリセットする場合は、図３に示すＲｅｓｅｔ端子からＨレベルの信号を入力する。
【００４５】
図４は、本実施形態に係るスイッチング電源回路１００の動作を示すタイミングチャートの一例である。図４は、スイッチング素子２０の動作、制御回路３０のＯＵＴ端子の電圧、ＺＣＤ端子の電圧、記憶素子４５の出力ＯＶＰ＿Ｓｔａｔｕｓ、およびラッチタイマー４８の時系列動作を示している。図４に示す通り、スイッチング素子２０は、制御端子３２に入力されるＯＵＴ端子の電圧がオンを指示するＨレベルのときオンとなり、オフを指示するＬレベルのときオフとなる。
【００４６】
なお、スイッチング素子２０のオンからオフへの遷移およびオフからオンへの遷移は、実際には、制御端子３２に内在する寄生容量等により、それぞれＯＵＴ端子のオンからオフへの遷移およびオフからオンへの遷移よりも若干の遅延が存在するが、図４においては当該遅延を省略して示している。
【００４７】
スイッチング素子２０がオンからオフへ遷移すると、補助巻線１６には２次巻線１４の電圧に比例する電圧が発生する。当該比例関係の比例定数は、補助巻線１６の巻き数と２次巻線１４の巻き数との比によって決定される。補助巻線１６に発生した電圧は、抵抗６３を介して制御回路３０のＺＣＤ端子に入力される。抵抗６３は、分圧回路４１に印加される最大電圧が、制御回路３０の許容最大入力電圧を超えないようにするために設けられる。また、ＺＣＤ端子と接地の間に外付けされているコンデンサ５２は、ゼロ電圧検出のタイミングを調整するために設けられる。以上の構成により、スイッチング素子２０がオフしているときのＺＣＤ端子の電圧から、間接的にスイッチング電源回路１００の出力電圧を検出することができる。基準電圧Ｖｏｖｐはスイッチング電源回路１００の出力電圧が過電圧であるか否かを判定する閾値である。記憶素子４５の出力ＯＶＰ＿Ｓｔａｔｕｓは、クロックが入力されたタイミングで、ＺＣＤ端子からの第１入力電圧が第１基準電圧Ｖｏｖｐよりも大きいとＨレベルになり、第１入力電圧が第１基準電圧Ｖｏｖｐよりも小さいとＬレベルになる。
【００４８】
図５は、図４におけるＺＣＤ端子の電圧波形のうち、領域Ａの拡大図である。図５に示す通り、ＺＣＤ端子の電圧がＬレベルからＨレベルへ急峻に遷移すると、リンギングＢが発生する場合がある。なお、ＺＣＤ端子の電圧波形におけるＬレベルおよびＨレベルは、一般的な二値信号のＬレベルおよびＨレベルとは異なる。Ｌレベルは、後述のように、スイッチング素子２０がオンの期間であってＺＣＤ端子の電圧が負の電位Ｖｃにクランプされている状態を示している。また、Ｈレベルは、ＺＣＤ端子の電圧が負の電位Ｖｃにクランプされず、正電圧となっている状態を示す。（以下同様。）ＺＣＤ端子の電圧により過電圧か否かを判定する際、リンギングＢによる一時的な過電圧を検出して、ＺＣＤ端子の電圧が過電圧であると判定しないよう、スイッチング素子２０のターンオフのタイミングから遅延時間Ｔｄｅｌ１の期間を置いたタイミングで、ＺＣＤ端子の電圧が破線に示す第１基準電圧Ｖｏｖｐを超えているかを判断する。遅延時間Ｔｄｅｌ１は、一例として４．５μｓである。
【００４９】
一例として、図５に示す遅延時間Ｔｄｅｌ１が経過した時刻Ｃ１では、ＺＣＤ端子電圧は第１基準電圧Ｖｏｖｐを超えているので、スイッチング電源回路１００は過電圧状態と判定される。時刻Ｃ２では、ＺＣＤ端子電圧は第１基準電圧Ｖｏｖｐを超えていないので、スイッチング電源回路１００は過電圧状態ではないと判定される。
【００５０】
なお、スイッチング素子２０がオンの期間において、ＺＣＤ端子の電圧は、制御回路３０の入力保護ダイオードまたは寄生ダイオードにより、負の電位Ｖｃにクランプされてよい。本例では、一例としてＶｃは約−０．７Ｖである。
【００５１】
スイッチング素子２０のターンオフ（３入力ＡＮＤ回路４９の出力の立ち下り）のタイミングから遅延時間Ｔｄｅｌ１を置いたタイミングで、ＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えているか否かを判断するため、記憶素子４５のクロック端子Ｃには、図４に示す通り、スイッチング素子２０のターンオフ（３入力ＡＮＤ回路４９の出力の立ち下り）を遅延タイマー４４により遅延時間Ｔｄｅｌ１の時間だけ遅らせた信号が入力される。記憶素子４５は、クロック端子Ｃに入力される信号の立ち下りで、Ｄ端子に入力されている信号を読み込んで記憶する。遅延時間Ｔｄｅｌ１の期間を置いたタイミングで、ＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えている場合、図４に示す通り、記憶素子４５の出力Ｑ（ＯＶＰ＿ｓｔａｔｕｓ）はＨレベルになる。
【００５２】
ラッチタイマー４８は、ＯＲ回路４７がＨレベルを出力したタイミングで、ＯＲ回路４７がＨレベルを継続する時間を計測し始める。ＯＲ回路４７には、第１コンパレータ４２の出力および記憶素子４５の出力Ｑ（ＯＶＰ＿ｓｔａｔｕｓ）が入力されるが、ＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えたタイミングで第１コンパレータ４２の出力が先にＨレベルになるので、ＯＲ回路４７の出力は、第１コンパレータ４２の出力がＨレベルになるとＨレベルを出力する。第１コンパレータ４２の出力は、スイッチング素子２０がオンに遷移するとＬレベルになるが、記憶素子４５の出力がＨレベルとなっているので、ラッチタイマー４８は、ＯＲ回路４７がＨレベルを継続する時間を計測し続ける。
【００５３】
ＺＣＤ端子の電圧が、スイッチング素子２０オフから遅延時間Ｔｄｅｌ１が経過したタイミングで第１基準電圧Ｖｏｖｐを超える状態が複数サイクル続き、計測時間がＴｌａｔ１に達すると、判断部９７は、スイッチング電源回路１００が過電圧状態にあると判断する。この場合、ラッチタイマー４８は過電圧状態であることを示すＨレベルの信号（ラッチ信号）を出力する。３入力ＡＮＤ回路４９は、負論値の入力端子の信号がＨレベルとなるので、出力がＬレベルとなる。これにより、スイッチング電源回路１００のスイッチング動作が停止してラッチ保護が動作する。図４において、このタイミングをＤで示している。ＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えていても、ラッチ時間Ｔｌａｔ１に達する前に、続くサイクルにおいてＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えなければ、記憶素子４５の出力Ｑがオフにリセットされ、ラッチ保護は動作しない。なお、図４に示すＶｌａｔｃｈは、ラッチタイマー４８の計測状態に対する閾値であり、ラッチタイマー４８の計測状態を示す信号がこの閾値に達すると、計測時間がＴｌａｔ１に達したと判断される。
【００５４】
図６は、本実施形態に係るスイッチング電源回路１００の動作を示すタイミングチャートの他の一例である。図６は、スイッチング素子２０の動作、制御回路３０のＯＵＴ端子の電圧、ＺＣＤ端子の電圧、記憶素子４５の出力ＯＶＰ＿Ｓｔａｔｕｓ、ラッチタイマー４８、第２コンパレータ４３の出力、およびＦＢ端子の電圧の時系列動作を示している。
【００５５】
スイッチング電源回路１００は、負荷２９が軽負荷の場合、バースト動作を行う場合がある。バースト動作とは、負荷２９の負荷が軽負荷または無負荷の場合に、スイッチングロス低減を目的に、スイッチング電源回路１００のスイッチングが停止および再開される動作をいう。本例においては、２次巻線１４から制御回路３０のＦＢ端子にフィードバックされる電圧が、図２に示す第２コンパレータ４３の第２基準電圧ＶｔｈＦＢ０より低下し、スイッチング素子２０のスイッチングが一時的に停止された後、ＦＢ端子にフィードバックされる電圧が第２基準電圧ＶｔｈＦＢ０を超えてスイッチング素子２０のスイッチング動作が再開される動作である。なお、第２基準電圧ＶｔｈＦＢ０は、一例として０．４５Ｖである。
【００５６】
本例のスイッチング電源回路１００においては、負荷２９が軽負荷の場合、トランス４０の２次巻線１４からコンデンサ２７へ供給される電流が過剰となる。このため、出力端子２８の電圧が増加する。出力端子２８の電圧が増加すると発光ダイオード３４の発光量が増加するので、フォトカプラ３６を通じて制御回路３０のＦＢ端子にフィードバックされる電圧が低下する。ＦＢ端子電圧が第２基準電圧ＶｔｈＦＢ０を下回ると、スイッチング素子２０のスイッチング動作が停止し、スイッチング電源回路１００の動作が停止する。このスイッチング電源回路１００の動作が停止するタイミングが、バースト動作における停止タイミングである。図６において、このタイミングをＥ１で示している。
【００５７】
スイッチング電源回路１００の動作が停止すると、トランス４０の２次巻線１４からコンデンサ２７へ電流が供給されなくなる。コンデンサ２７へ電流が供給されなくなると、出力端子２８の出力電圧が低下するので、フォトカプラ３６を通じて制御回路３０のＦＢ端子にフィードバックされる電圧が増加する。ＦＢ端子電圧が第２基準電圧ＶｔｈＦＢ０を上回ると、スイッチング素子２０のスイッチング動作が再開し、スイッチング電源回路１００の動作が再開する。図６において、このタイミングをＥ２で示している。
【００５８】
バースト動作におけるスイッチング停止期間Ｔｂｕｒに入る前の最後のスイッチングサイクルにおける、スイッチング素子２０のオンからオフへの遷移をトリガとするＺＣＤ端子電圧のオフからオンへの遷移において、図６に示すように雷サージ等でＺＣＤ端子にノイズＮが入ると、遅延時間Ｔｄｅｌ１が経過した後でも過電圧状態が誤検出される場合がある。この場合、ＯＶＰ＿ＳｔａｔｕｓがＨレベルとなり、このままではスイッチング停止期間Ｔｂｕｒの間はスイッチング素子２０のスイッチング動作が発生しないのでＯＶＰ＿Ｓｔａｔｕｓが変化しない。このため、ラッチタイマー４８はＯＶＰ＿ＳｔａｔｕｓがＨレベルを継続する時間の計測を続けてしまう。
【００５９】
そこで、本実施形態では、ＦＢ端子にフィードバックされる電圧が第２基準電圧ＶｔｈＦＢ０よりも低下し、第２コンパレータ４３の出力がＨレベルになるタイミングＥ１で、記憶素子４５をリセットしてＯＶＰ＿ＳｔａｔｕｓをＬレベルにし、ラッチタイマー４８の計測をリセットする。このため、ラッチタイマー４８がラッチ時間Ｔｌａｔ１を計測して、スイッチング電源回路１００が誤って保護動作を行うことを防ぐことができる。
【００６０】
なお、図６は、ラッチタイマー４８による、ＯＶＰ＿ＳｔａｔｕｓがＨレベルを継続する時間の計測を、第２コンパレータ４３からＨレベルの信号が出力されるＥ１で示すタイミングと同じタイミングでリセットする一例であるが、ＯＶＰ＿ＳｔａｔｕｓがＨレベルを継続する時間の計測をリセットするタイミングは、バースト動作における停止タイミングに応じたタイミングであればよい。即ち、出力端子２８の電圧に応じた電圧が第２基準電圧ＶｔｈＦＢ０よりも低下したタイミングの後、ラッチタイマー４８がラッチ時間Ｔｌａｔ１を計測するまでの間であればよい。
【００６１】
なお、図６は、ラッチタイマー４８によるラッチ時間計測のリセットを、出力端子２８からフィードバックされる電圧を用いているが、ラッチ時間計測のリセットを、バースト動作における停止への切替えを制御する電圧であれば、出力端子２８からフィードバックされる電圧以外の電圧を用いて行ってもよい。
【００６２】
図７は、比較例のＯＶＰ回路２５０を示す図である。比較例のＯＶＰ回路２５０は、第２コンパレータ４３が無く、リセット信号が記憶素子４５のリセット端子に直接入力される点で、図３に示すＯＶＰ回路２００と異なる。
【００６３】
図８は、比較例のＯＶＰ回路２５０の動作を示すタイミングチャートである。比較例のＯＶＰ回路２５０は、第２コンパレータ４３が存在しない。このため、バースト動作におけるスイッチング停止期間Ｔｂｕｒに入る前の最後のスイッチングサイクルにおける、スイッチング素子２０のオンからオフへの遷移をトリガとするＺＣＤ端子電圧の立ち上がりにおいて、雷サージ等でＺＣＤ端子にノイズＮが入り、過電圧状態が誤検出された場合、ラッチタイマー４８はＯＶＰ＿ＳｔａｔｕｓがＨレベルを継続する時間の計測を続けてしまう。このため、ラッチタイマー４８がラッチ時間Ｔｌａｔ１を計測したタイミングで、スイッチング電源回路１００が誤って保護動作を行ってしまう。図８において、このタイミングをＦで示している。
【００６４】
ノイズＮによってスイッチング電源回路１００が誤って保護動作を行った場合、スイッチング動作が停止してＶＣＣ端子電圧（制御回路３０の電源電圧）が低下し、制御回路３０はＶＣＣ端子電圧が低下して低電圧誤動作防止状態（ＵＶＬＯ状態）となる。制御回路３０がＵＶＬＯ状態となると、制御回路３０がリセットされるまで、当該ＵＶＬＯ状態は解除されない。このため、スイッチング電源回路１００は、停止したままとなってしまう。
【００６５】
図９は、本実施形態に係る他のスイッチング電源回路１００に用いられる他のＯＶＰ回路３００の一例を示す図である。本実施形態に係るＯＶＰ回路３００においては、ラッチタイマー４８には第１コンパレータ４２の出力のみが入力される。ＡＮＤ回路４７１は、記憶素子４５の出力と遅延タイマー４４の出力との論理積を出力する。
【００６６】
カウンタ回路９８は、図９に示すように、一例として、トグル型フリップフロップ回路（以下「Ｔフリップフロップと記載」）であるＴフリップフロップ回路４７２およびＴフリップフロップ回路４７３を直列につないだ構成であってよい。また、カウンタ回路９８は、Ｔフリップフロップ回路４７２およびＴフリップフロップ回路４７３の出力が所定の値になったことを検出するデコーダ回路４７５を組み合わせた構成であってよい。
【００６７】
ＡＮＤ回路４７１の出力は、Ｔフリップフロップ回路４７２のクロック端子Ｃに入力される。Ｔフリップフロップ回路４７２の反転出力ＱＢは、Ｔフリップフロップ回路４７３のクロック端子Ｃに入力される。Ｔフリップフロップ回路４７２およびＴフリップフロップ回路４７３は、記憶素子４５の出力をインバータ回路４７４で反転した信号でリセットされる。
【００６８】
ＯＲ回路４７６は、ラッチタイマー４８の出力とカウンタ回路９８の出力との論理和を出力する。ラッチ回路４７７は、ＯＲ回路４７６の出力を記憶する。
【００６９】
図１０は、図９の実施形態に係る他のスイッチング電源回路１００の動作を示すタイミングチャートの一例である。図１０は、スイッチング素子２０の動作、制御回路３０のＯＵＴ端子の電圧、ＺＣＤ端子の電圧、記憶素子４５の出力ＯＶＰ＿Ｓｔａｔｕｓ、およびカウンタ回路９８の時系列動作を示している。図４に示す通り、スイッチング素子２０は、制御端子３２に入力されるＯＵＴ端子の電圧がＨレベルのときオンとなり、Ｌレベルのときオフとなる。
【００７０】
ＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えると、まずラッチタイマー４８が計測を開始する。ラッチタイマー４８は、制御回路３０のＺＣＤ端子を外部の信号でプルアップすることによりスイッチング電源回路１００を強制的にラッチ保護する機能を実現する。また、ラッチタイマー４８は、スイッチングが停止してもスイッチング電源回路１００の出力電圧が高い状態が続いて、第１コンパレータ４２の出力がＨレベルとなっている期間が所定時間（例えば６０μｓ）を超えると、スイッチング電源回路１００を過電圧状態から保護する機能を実現する。
【００７１】
記憶素子４５とカウンタ回路９８の出力が全てＬレベルとなっている初期状態において、記憶素子４５が遅延タイマー４４の出力の立ち下りに同期してＨレベルの第１コンパレータ４２の出力を読み込むと、記憶素子４５の出力がＨレベルになる。このとき、ＡＮＤ回路４７１の出力はＬレベルである。続いて、遅延タイマー４４の出力が立ち上ると、ＡＮＤ回路４７１の出力がＨレベルになり、これをクロック端子に受けたカウンタ回路９８がカウント数を１増やすカウントアップ動作を行う。なお、遅延タイマー４４は、入力信号の立ち下りのみ遅延させる回路なので、遅延タイマー４４の出力が立ち上がるタイミングは、ＯＵＴ端子電圧の立ち上がるタイミングと同じになる。
【００７２】
その後、記憶素子４５がＨレベルの第１コンパレータ４２の出力を読み込むサイクルが連続して続くと、続いたサイクル数だけカウンタ回路９８がカウントアップする。また、途中で記憶素子４５がＬレベルの第１コンパレータ４２の出力を読み込むと、記憶素子４５の出力がＬレベルになる。Ｌレベルになった記憶素子４５の出力は、インバータ回路４７４でＨレベルに反転され、リセット信号としてカウンタ回路９８に入力される。このため、カウンタ回路９８はリセットされて、カウント数は０となる。
【００７３】
カウンタ回路９８は、記憶素子４５の出力がＨレベルとなったサイクルの次のサイクルからカウントアップを開始する。本例では、カウンタ回路９８が記憶素子４５のＨレベルの出力を３サイクル連続して読み込むと、Ｔフリップフロップ回路４７２およびＴフリップフロップ回路４７３の出力Ｑが共にＨレベルとなる。デコーダ回路４７５は、Ｔフリップフロップ回路４７２およびＴフリップフロップ回路４７３の出力が両方ともＨレベルになっている状態、すなわちカウンタ回路９８のカウント値が３となった状態を過電圧状態であると判断して、出力をそれまでのＬレベルからＨレベルに変化させる。この変化は、ＯＲ回路４７６を介してラッチ回路４７７に伝えられる。図１０において、このタイミングをＧで示している。
【００７４】
ラッチ回路４７７は、一例としてＲＳ（リセット・セット）フリップフロップ回路である。ラッチ回路４７７は、ＯＲ回路４７６の出力がＨレベルになると、セットされてラッチ信号（Ｈレベルの出力）を３入力ＡＮＤ回路４９に入力する。
【００７５】
本例においては、一例として、ＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超える状態が３サイクル続くと、ラッチ保護が動作する。ＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えていても、カウンタ回路９８が予め定められた回数（本例においては３回）をカウントする前に、続くサイクルにおいてＺＣＤ端子の電圧が第１基準電圧Ｖｏｖｐを超えなければ、ラッチ保護は動作しない。
【００７６】
図１１は、本実施形態に係る他のスイッチング電源回路１００の動作を示すタイミングチャートの他の一例である。図１１は、スイッチング素子２０の動作、制御回路３０のＯＵＴ端子の電圧、ＺＣＤ端子の電圧、記憶素子４５の出力ＯＶＰ＿Ｓｔａｔｕｓ、カウンタ回路９８のＴフリップフロップ回路４７２およびＴフリップフロップ４７３回路の出力、第２コンパレータ４３の出力、並びにＦＢ端子の電圧の時系列動作を示している。なお、記憶素子４５の出力ＯＶＰ＿Ｓｔａｔｕｓは、第２コンパレータ４３の役割を示すために、第２コンパレータ４３の出力により記憶素子４５がリセットされない場合を示している。
【００７７】
カウンタ回路９８があと１回カウントアップするとラッチ保護が動作する状態でスイッチング電源回路１００がバースト動作におけるスイッチング停止期間Ｔｂｕｒに入った場合、本例のスイッチング電源回路１００によれば、ＦＢ端子にフィードバックされる電圧が第２基準電圧ＶｔｈＦＢ０よりも低下すると第２コンパレータ４３からＨレベルの信号が出力される。第２コンパレータ４３からＨレベルの信号が出力されると、記憶素子４５がリセットされて記憶素子４５の出力がＬレベルになる。記憶素子４５のＬレベルの出力は、インバータ回路４７４で反転されて、カウンタ回路９８がリセットされる。図１１において、このタイミングをＨ１で示している。このため、図１１に示すＨ２のタイミングでバースト動作におけるスイッチング停止期間Ｔｂｕｒが終了し、スイッチング素子２０のスイッチングが再開された最初のサイクルのＯＵＴ端子電圧の立ち上がりタイミングにおいて、実際は過電圧状態が解消されているにもかかわらず、スイッチング電源回路１００が誤って保護動作を行うことを防ぐことができる。
【００７８】
なお、図１１は、カウンタ回路９８による過電圧検出の回数を、第２コンパレータ４３からＨレベルの信号が出力されるＨ１で示すタイミングと同じタイミングでリセットする一例であるが、カウンタ回路９８の過電圧検出の回数をリセットするタイミングは、バースト動作の停止タイミングに応じたタイミングであればよい。即ち、出力端子２８の電圧に応じた電圧が第２基準電圧ＶｔｈＦＢ０よりも低下したタイミングの後、スイッチング停止期間Ｔｂｕｒが終了する前までのタイミングであればよい。
【００７９】
なお、図１１は、出力端子２８からフィードバックされる電圧を用いてカウンタ回路９８をリセットしているが、バースト動作における停止への切替えを制御する信号であれば、この信号によってカウンタ回路９８をリセットしてもよい。
【００８０】
特許文献１の図１、図６および図７には、本例と同様に、ＯＶＰ端子の電圧が閾値を連続して超えているサイクル数が所定数を超えていると過電圧状態と判断するスイッチング電源装置、および当該スイッチング電源装置に使用される半導体装置が開示されている。特許文献１におけるスイッチング電源装置は、スイッチング停止期間に入ると、当該スイッチング電源装置はスイッチングを行わないので、出力電圧は徐々に低下する。このため、スイッチング停止期間の間に、スイッチング電源装置の過電圧状態は解消される。
【００８１】
しかしながら、バースト動作におけるスイッチング停止期間の開始直前に、スイッチング電源装置が過電圧状態にあると判断するサイクル数の１つ前までカウントし、その後スイッチング停止期間が終了して最初のスイッチングサイクルにおいて、雷サージ等でＯＶＰ端子にノイズが入り、ＯＶＰ端子の電圧が閾値を超えてしまうと、カウンタ回路９８が所定数のカウントを終了してしまう。このため、スイッチング電源装置の過電圧状態は、実際にはスイッチング停止期間に解消されているにもかかわらず、スイッチング電源装置が誤って保護動作を行ってしまう。これに対し、本例のスイッチング電源回路１００は、スイッチング停止期間Ｔｂｕｒ終了後の最初のスイッチングサイクルでノイズが入っても、誤って保護動作を行ってしまうことはない。
【００８２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８４】
１０・・・電源、１２・・・１次巻線、１４・・・２次巻線、１６・・・補助巻線、２０・・・スイッチング素子、２２・・・ダイオードブリッジ、２４・・・コンデンサ、２７・・・コンデンサ、２８・・出力端子、２９・・・負荷、３０・・・制御回路、３２・・・制御端子、３４・・・発光ダイオード、３５・・・フォトトランジスタ、３６・・・・フォトカプラ、４０・・・トランス、４１・・・分圧回路、４２・・・第１コンパレータ、４３・・・第２コンパレータ、４４・・・遅延タイマー、４５・・・記憶素子、４６・・・ＯＲ回路、４７・・・ＯＲ回路、４８・・・ラッチタイマー、４９・・・３入力ＡＮＤ回路、５０・・・ダイオード、５１・・・コンデンサ、５２・・・コンデンサ、６１・・・シャントレギュレータ、６２・・・抵抗、６３・・・抵抗、６６・・・抵抗、７１・・・ボトムスキップ制御回路、７２・・・オントリガ回路、７３・・・入力電圧検出回路、７４・・・起動素子制御回路、７５・・・高耐圧起動素子、７６・・・ＦＢ端子電流制御回路、７７・・・最大オン幅検出回路、７８・・・ＲＳフリップフロップ回路、７９・・・ソフトスタート回路、８０・・・分圧回路、８１・・・過負荷保護回路、９１・・・ドライバ回路、９２・・・コンパレータ、９５・・・電流検出回路、９７・・・判断部、９８・・・カウンタ回路、１００・・・スイッチング電源回路、２００・・・ＯＶＰ回路、２５０・・・ＯＶＰ回路、３００・・・ＯＶＰ回路、４７２・・・Ｔフリップフロップ回路、４７３・・・Ｔフリップフロップ回路、４７５・・・デコーダ回路、４７６・・・ＯＲ回路、４７７・・・ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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