(57)【要約】      （修正有）【課題】ナノワイヤをチャネルとするナノワイヤトランジスタのゲート長を、トランジスタの特性を悪化させることなくより短くする。【解決手段】ナノワイヤ１０４の外側表面および内側表面に、原子層堆積法（Atomic Layer Deposition：ＡＬＤ）によりゲート絶縁層１０７を形成する。例えば、ＴＭＡとＨ2Ｏとを用い、ＡＬＤ法により酸化アルミニウムからなるゲート絶縁層１０７を形成する。引き続き、ゲート絶縁層１０７を介してナノワイヤ１０４の外側表面および内側表面にゲート電極となる導電体層１１８を原子層堆積法により形成する（第４工程）。例えば、ＤＥＺとＨ2Ｏとを用い、ＡＬＤ法により酸化亜鉛（ＺｎＯ）からなる導電体層１１８を形成する。【選択図】図１Ｊ
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【特許請求の範囲】
【請求項１】
半導体から構成された筒状のナノワイヤを形成する第１工程と、
前記ナノワイヤの延在方向に所定の間隔を開けて前記ナノワイヤの外側側面にソース電極およびドレイン電極を形成する第２工程と、
前記ナノワイヤの外側表面および内側表面に原子層堆積法によりゲート絶縁層を形成する第３工程と、
前記ゲート絶縁層を介して前記ナノワイヤの外側表面および内側表面にゲート電極となる導電体層を原子層堆積法により形成する第４工程と、
前記導電体層をパターニングしてゲート電極を形成する第５工程と
を備えることを特徴とするナノワイヤトランジスタの製造方法。
【請求項２】
請求項１記載のナノワイヤトランジスタの製造方法において、
前記第１工程では、柱状の犠牲ワイヤを形成し、前記犠牲ワイヤの側部を覆って前記半導体の層を形成し、前記犠牲ワイヤを除去して前記半導体の層からなる前記ナノワイヤを形成する
ことを特徴とするナノワイヤトランジスタの製造方法。
【請求項３】
請求項１または２記載のナノワイヤトランジスタの製造方法において、
前記第５工程では、前記ソース電極および前記ドレイン電極の形成領域の前記導電体層を除去するパターニングにより前記ゲート電極を形成する
ことを特徴とするナノワイヤトランジスタの製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載のナノワイヤトランジスタの製造方法において、
前記ナノワイヤは、化合物半導体から構成することを特徴とするナノワイヤトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体からなるナノワイヤをチャネルとするナノワイヤトランジスタの製造方法に関する。
【背景技術】
【０００２】
半導体からなるナノワイヤは、結晶成長によってボトムアップ的に得られる高品質な擬１次元物質である。このナノワイヤを伝導チャネルとして用いる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）が、次世代ナノエレクトロニクスデバイスの構成要素として有望視されている。特に、ナノワイヤの周囲を完全に取り巻いたゲートスタック（絶縁層＋導電層）構造を有するＧＡＡ（gate-all-around）型の電界効果トランジスタは、チャネルの片面のみにゲートスタックを有する電界効果トランジスタに比べ、大きな相互コンダクタンス、短チャネル効果の抑制、小さなＳ値（大きなＯＮ／ＯＦＦ比）を有する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】S. A. Dayeh et al., "III-V Nanowire Growth Mechanism: V/III Ratio and Temperature Effects", Nano Letters, vol. 7, no. 8, pp. 2486-2490, 2007.
【非特許文献２】H. M. Fahad et al., "Silicon Nanotube Field Effect Transistor with CoreShell Gate Stacks for Enhanced High-Performance Operation and Area Scaling Benefits", Nano Letters, vol. 11, pp. 4393-4399, 2011.
【非特許文献３】H. M. Fahad and M. M. Hussain, "Are Nanotube Architectures More Advantageous Than Nanowire Architectures For Field Effect Transistors?", Scientific Reports, 2:475, 2012.
【非特許文献４】P. Mohan et al., "Realization of conductive InAs nanotubes based on lattice-mismatched InP/InAs core-shell nanowires", Applied Physics Letters, vol. 88, 013110, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、電界効果トランジスタの駆動電流を増大するには、ゲート長を極力短くして相互コンダクタンスを大きくすることが重要となる。しかしながら、ＧＡＡ型の電界効果トランジスタにおいても、チャネル長がチャネル幅（ナノワイヤの直径）と同程度にまで短くなると、短チャネル効果によりＳ値が劣化したりＯＦＦ電流が増大したりといった悪影響が現れてしまう。このように、従来では、ナノワイヤをチャネルとするナノワイヤトランジスタのゲート長を、トランジスタの特性を悪化させることなくより短くすることが容易ではないという問題があった。
【０００５】
本発明は、以上のような問題点を解消するためになされたものであり、ナノワイヤをチャネルとするナノワイヤトランジスタのゲート長を、トランジスタの特性を悪化させることなくより短くすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るナノワイヤトランジスタの製造方法は、半導体から構成された筒状のナノワイヤを形成する第１工程と、ナノワイヤの延在方向に所定の間隔を開けてナノワイヤの外側側面にソース電極およびドレイン電極を形成する第２工程と、ナノワイヤの外側表面および内側表面に原子層堆積法によりゲート絶縁層を形成する第３工程と、ゲート絶縁層を介してナノワイヤの外側表面および内側表面にゲート電極となる導電体層を原子層堆積法により形成する第４工程と、導電体層をパターニングしてゲート電極を形成する第５工程とを備える。
【０００７】
上記ナノワイヤトランジスタの製造方法において、第１工程では、柱状の犠牲ワイヤを形成し、犠牲ワイヤの側部を覆って半導体の層を形成し、犠牲ワイヤを除去して半導体の層からなるナノワイヤを形成する。
【０００８】
上記ナノワイヤトランジスタの製造方法において、第５工程では、ソース電極およびドレイン電極の形成領域の導電体層を除去するパターニングによりゲート電極を形成する。
【０００９】
上記ナノワイヤトランジスタの製造方法において、ナノワイヤは、化合物半導体から構成する。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、筒状のナノワイヤの外側表面および内側表面に原子層堆積法によりゲート絶縁層およびゲート電極となる導電体層を形成するようにしたので、ナノワイヤをチャネルとするナノワイヤトランジスタのゲート長を、トランジスタの特性を悪化させることなくより短くできるという優れた効果が得られる。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す写真である。
【図１Ｇ】図１Ｇは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す平面図である。
【図１Ｈ】図１Ｈは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｉ】図１Ｉは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す写真である。
【図１Ｊ】図１Ｊは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｋ】図１Ｋは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図１Ｌ】図１Ｌは、本発明の実施の形態におけるナノワイヤトランジスタの製造方法を説明するための各工程の状態を示す写真である。
【図２】図２は、実際に作製した実施の形態におけるナノワイヤトランジスタにおける、ドレイン電流のゲート電圧依存性（転送特性）を測定した結果を示す特性図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態におけるナノワイヤトランジスタの製造方法について図１Ａ〜図１Ｌを参照して説明する。
【００１３】
まず、図１Ａに示すように、成長基板１０１の上に直径が１０ｎｍ程度の粒子径の金属微粒子１０２を形成する。成長基板１０１は、例えば、主表面が（１１１）面のシリコンから構成されたものである。なお、成長基板１０１は、ＩｎＡｓやＧａＰから構成されたものであってもよい。
【００１４】
次に、図１Ｂに示すように、金属微粒子１０２を触媒とした化学的気相成長法により化合物半導体のナノワイヤである柱状の犠牲ワイヤ１０３を形成する（非特許文献１参照）。例えば、ＩｎソースガスとＰソースガスとを供給する公知の有機金属気相成長法によりＩｎＰからなる犠牲ワイヤ１０３が形成できる。例えば、Ｉｎソースガスとしてトリメチルインジウム（ＴＭＩｎ）を用い、Ｐソースガスとしてフォスフィン（ＰＨ3）を用いればよい。
【００１５】
この金属微粒子１０２を触媒とした化合物半導体の結晶成長では、気相において供給したソースガスが熱分解して生成するＩＩＩ族原子、Ｖ族原子が金属微粒子１０２に溶解して合金化する。このように合金化すると、ＩＩＩ族原子、Ｖ族原子の融点が著しく低下し、金属微粒子１０２においては、所定の成長温度においてＩＩＩ族原子、Ｖ族原子が液体となる。この状態で、ＩＩＩ族原子、Ｖ族原子が金属微粒子１０２において過飽和状態となると、液相エピタキシャル成長と同様に、化合物半導体の犠牲ワイヤ１０３が形成される。また、成長基板１０１として、（１１１）面のシリコン基板を用いれば、基板平面の法線方向に犠牲ワイヤ１０３が成長できる。このように、上述した化学的気相成長法による犠牲ワイヤ１０３の形成では、原料が気相→液相→固相の過程を経るので、ＶＬＳ（気相−液相−固相）法と呼ばれている。
【００１６】
なお、ナノワイヤの成長方法としては、上述したように金属微粒子を用いず、原料ガス自体から形成されるＩＩＩ族元素の微粒子を触媒とする方法や、触媒を用いずにパターニングした酸化膜を用いて選択成長を行うなど、別の手法を用いてもよい。
【００１７】
次に、図１Ｃに示すように、成長モードをＶＰＥ（Vapor Phase Epitaxy）に切り替えた化学的気相成長法により、化合物半導体からなる半導体層１１４を、犠牲ワイヤ１０３を覆って形成する（非特許文献１参照）。例えば、ＩｎソースガスとＡｓソースガスとを供給する有機金属気相成長法によりＩｎＡｓからなる半導体層１１４が形成できる。例えば、ＩｎソースガスとしてＴＭＩｎを用い、Ａｓソースガスとしてアルシン（ＡｓＨ3）を用いればよい。半導体層１１４は、犠牲ワイヤ１０３の側面および上面を覆って筒状に成長する。
【００１８】
次に、金属微粒子１０２および半導体層１１４の上部をエッチング除去することで、図１Ｄに示すように、犠牲ワイヤ１０３の頭部を露出させる。これにより、犠牲ワイヤ１０３の周囲には、筒状のナノワイヤ１０４が形成された状態となる（第１工程）。
【００１９】
次に、ナノワイヤ１０４に対して選択的に犠牲ワイヤ１０３をエッチング除去することで、図１Ｅに示すように、ナノワイヤ１０４の内部を空洞の状態とする。例えば、ＩｎＡｓに対してＩｎＰを選択的にエッチングするエッチング液を用いたウエットエッチング処理により、犠牲ワイヤ１０３を除去すればよい（非特許文献４参照）。図１Ｆに、実際に作製したＩｎＡｓからなる筒状のナノワイヤ１０４の走査型電子顕微鏡の写真を示す。
【００２０】
次に、図１Ｇに示すように、他基板１５１の上にナノワイヤ１０４を転写する。例えば、ナノワイヤ１０４を形成した成長基板１０１を、他基板１５１に物理的に擦りあわせ、他基板１５１の上にナノワイヤ１０４を転写する。次いで、図１Ｇ，図１Ｈに示すように、ナノワイヤ１０４の延在方向に所定の間隔を開けて、ナノワイヤ１０４の外側側面にソース電極１０５およびドレイン電極１０６を形成する（第２工程）。ナノワイヤ１０４は、ソース電極１０５およびドレイン電極１０６は、例えば、チタンなどの金属から構成すればよい。
【００２１】
ここで、ナノワイヤ１０４の他基板１５１への転写では、他基板１５１の上に、例えば金属からなるスペーサ１５２を設け、ナノワイヤ１０４と他基板１５１との間に空隙１５３が形成される状態とする。
【００２２】
この例では、他基板１５１の上に配置されたナノワイヤ１０４の外周面に、ナノワイヤ１０４の延在方向に対して交差するように、短冊状のソース電極１０５およびドレイン電極１０６を掛け渡す。図１Ｉに、実際に、筒状のナノワイヤ（ナノチューブ）の上に、ソース電極およびドレイン電極を作製した状態を走査型電子顕微鏡で観察した写真を示す。
【００２３】
次に、図１Ｊに示すように、ナノワイヤ１０４の外側表面および内側表面に、原子層堆積法（Atomic Layer Deposition：ＡＬＤ）によりゲート絶縁層１０７を形成する（第３工程）。なお、図１Ｊでは、スペーサを省略して示していない。ＡＬＤ法は、形成しようとする膜を構成する各元素の原料を基板に交互に供給することにより、原子層単位で薄膜を形成する技術である。ＡＬＤ法では、例えば、各元素の原料を供給している間に１層だけが表面に吸着し、成長の自己停止作用により、余分な原料が成長に寄与しないことを利用している。
【００２４】
例えば、ＡＬＤ法により酸化アルミニウムからなるゲート絶縁層１０７を形成する場合、アルミニウムの原料としてトリメチルアルミニウム（ＴＭＡ）を用い、酸化物とするための酸素の原料（酸化剤）としては、水（Ｈ2Ｏ）を用いる。
【００２５】
これらの材料を用いたＡＬＤ法による絶縁層の形成では、アルゴンなどの希ガスを用いたキャリアガスにより各原料を他基板１５１が載置されているチャンバーに輸送し、パルス状に交互にチャンバーに供給し、１原子層ずつ成長させる。例えば、ＴＭＡを０．１秒でパルス状に供給し、次いで、窒素ガスで４秒ほどパージし、引き続きＨ2Ｏを０．１秒でパルス状に供給し、次いで窒素ガスで４秒ほどパージする。これを１サイクルとし、６０サイクル行うことで、厚さ６ｎｍのゲート絶縁層１０７が形成できる。１原子層ずつ成長する条件として、典型的には成長温度を２００℃とすればよい。ナノワイヤ１０４と他基板１５１との間に空隙１５３を形成しているので、他基板１５１の側のナノワイヤ１０４の表面にもゲート絶縁層１０７が形成される。ソース電極１０５およびドレイン電極１０６を形成した領域において、ナノワイヤ１０４の外周を覆うように、ゲート絶縁層１０７が形成される。
【００２６】
引き続き、ゲート絶縁層１０７を介してナノワイヤ１０４の外側表面および内側表面にゲート電極となる導電体層１１８を原子層堆積法により形成する（第４工程）。例えば、ＡＬＤ法により酸化亜鉛（ＺｎＯ）からなる導電体層１１８を形成する場合、亜鉛の原料としてジエチル亜鉛（ＤＥＺ）を用い、酸化物とするための酸素の原料（酸化剤）としては、水（Ｈ2Ｏ）を用いる。
【００２７】
例えば、ＤＥＺを０．１秒でパルス状に供給し、次いで、窒素ガスで４秒ほどパージし、引き続きＨ2Ｏを０．１秒でパルス状に供給し、次いで窒素ガスで４秒ほどパージする。これを１サイクルとし、１４０サイクル行うことで、厚さ２０ｎｍの導電体層１１８が形成できる。１原子層ずつ成長する条件として、典型的には成長温度を２００℃とすればよい。ナノワイヤ１０４と他基板１５１との間に空隙１５３を形成しているので、他基板１５１の側のナノワイヤ１０４の表面にも導電体層１１８が形成される。ソース電極１０５およびドレイン電極１０６を形成した領域において、ナノワイヤ１０４の外周を、ゲート絶縁層１０７を介して覆うように、導電体層１１８が形成される。
【００２８】
次に、導電体層１１８を、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図１Ｋに示すように、ゲート電極１０８を形成する（第５工程）。なお、図１Ｋでは、スペーサを省略して示していない。例えば、電子線リソグラフィー技術により、電子線ネガレジストＨＳＱ（hydrogen silsesquioxane）をパターニングしてマスクパターンを形成する。次に、形成したマスクパターンをマスクとし、ソース電極１０５およびドレイン電極１０６の形成領域の導電体層１１８およびゲート絶縁層１０７をドライエッチングにより除去（パターニング）する。この処理により、ゲート電極１０８を形成し、ソース電極１０５およびドレイン電極１０６を露出させる。
【００２９】
図１Ｌに、実際にＨＳＱによるマスクパターンで処理をした状態を走査型電子顕微鏡で観察した写真を示す。図１Ｌに示すように、ＨＳＱのパターニングにより、筒状のナノワイヤ（ナノチューブ）の周辺とゲート引き出し線を覆うマスクが形成され、不要部分のゲート絶縁層がドライエッチングによって除去されている。なお、図１Ｌの（ｂ）は、図１Ｌの（ａ）の一部を拡大して示している。また、図１Ｌの（ａ）において、Ｓがソース電極、Ｄがドレイン電極、Ｇがゲート電極である。
【００３０】
次に、実際に作製した実施の形態におけるナノワイヤトランジスタにおける、ドレイン電流のゲート電圧依存性（転送特性）を測定した結果について、図２を用いて説明する。図２に示すように、実施の形態によれば、１０5を超えるＯＮ／ＯＦＦ比が実現され、従来ＮのＧＡＡ−ＦＥＴの典型的なＯＮ／ＯＦＦ比である１０4程度を、大きく上回っている。
【００３１】
以上に説明したように、本発明によれば、筒状のナノワイヤの外側表面および内側表面に原子層堆積法によりゲート絶縁層およびゲート電極となる導電体層を形成するようにしたので、ナノワイヤをチャネルとするナノワイヤトランジスタのゲート長を、トランジスタの特性を悪化させることなくより短くすることが可能となる。
【００３２】
筒状のナノワイヤの外側表面と内側表面とにゲート絶縁層およびゲート電極を形成し、ＧＡＡ−ＦＥＴの内側からもゲート電界を作用させることにより、電界効果トランジスタの特性を更に改善することが可能となる。この構成の有用性は、シミュレーションによって示されている（非特許文献２，３参照）。本発明によれば、より短ゲート長のＧＡＡ−ＦＥＴデバイスにおいても、短チャネル効果を回避しつつ高いＯＮ／ＯＦＦ比を実現することが可能となる。
【００３３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【００３４】
１０１…成長基板、１０２…金属微粒子、１０３…犠牲ワイヤ、１０４…ナノワイヤ、１０５…ソース電極、１０６…ドレイン電極、１０７…ゲート絶縁層、１０８…ゲート電極、１１４…半導体層、１１８…導電体層、１５１…他基板。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図２】
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