(57)【要約】【課題】メモリセルの微細化及び高集積化により適した構造を備える半導体記憶装置及び電子機器を提供する。【解決手段】半導体基板に設けられた凹部と、前記凹部の内側に沿って設けられた強誘電体膜と、前記強誘電体膜の上から前記凹部を埋め込むように設けられた電極と、前記凹部の下方の前記半導体基板に設けられた第１導電型の分離領域と、前記凹部の少なくとも一側方の前記半導体基板に設けられた第２導電型の電極領域と、を備える、半導体記憶装置。【選択図】図２
2019075470.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた凹部と、
前記凹部の内側に沿って設けられた強誘電体膜と、
前記強誘電体膜の上から前記凹部を埋め込むように設けられた電極と、
前記凹部の下方の前記半導体基板に設けられた第１導電型の分離領域と、
前記凹部の少なくとも一側方の前記半導体基板に設けられた第２導電型の電極領域と、
を備える、半導体記憶装置。
【請求項２】
前記分離領域は、第１導電型不純物を含み、
前記電極領域は、前記第１導電型不純物とは導電型が異なる第２導電型不純物を含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記分離領域及び前記電極領域は、前記第１導電型不純物又は第２導電型不純物を１×１０１８個／ｃｍ３以上の濃度で含む、請求項２に記載の半導体記憶装置。
【請求項４】
前記電極、前記強誘電体膜及び前記電極領域は、前記強誘電体膜の分極によって情報を記憶するキャパシタを構成し、
前記電極は、ソース線と電気的に接続され、
前記電極領域は、電界効果トランジスタのソース及びドレインを介して、ビット線と電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項５】
前記キャパシタの容量は、前記電極領域及び前記半導体基板にて構成される寄生容量の２倍以上である、請求項４に記載の半導体記憶装置。
【請求項６】
前記半導体基板には、前記分離領域及び前記電極領域が形成される素子領域の各々を離隔し、前記半導体基板の面内の第１方向に延伸する素子分離層が設けられる、請求項１に記載の半導体記憶装置。
【請求項７】
前記電極領域は、前記凹部の前記第１方向の両側方にそれぞれ設けられ、
前記電極、前記強誘電体膜及び前記電極領域は、前記強誘電体膜の分極によって情報を記憶するキャパシタを前記両側方の各々に構成する、請求項６に記載の半導体記憶装置。
【請求項８】
前記凹部は、前記第１方向と直交する第２方向に延伸して設けられる、請求項６に記載の半導体記憶装置。
【請求項９】
前記凹部の形成深さは、前記半導体基板に設けられた素子分離層の形成深さよりも浅い、請求項６に記載の半導体記憶装置。
【請求項１０】
前記分離領域は、前記第１導電型不純物を１×１０１８個／ｃｍ３未満の濃度で含み、
前記電極、前記強誘電体膜及び前記電極領域は、前記強誘電体膜の分極によって情報を記憶する電界効果トランジスタを構成する、請求項２に記載の半導体記憶装置。
【請求項１１】
前記電極領域と前記強誘電体膜との間には、金属層がさらに設けられる、請求項１に記載の半導体記憶装置。
【請求項１２】
半導体記憶装置を備え、
前記半導体記憶装置は、
半導体基板に設けられた凹部と、
前記凹部の内側に沿って設けられた強誘電体膜と、
前記強誘電体膜の上から前記凹部を埋め込むように設けられた電極と、
前記凹部の下方の前記半導体基板に設けられた第１導電型の分離領域と、
前記凹部の少なくとも一側方の前記半導体基板に設けられた第２導電型の電極領域と、
を備える、電子機器。
【請求項１３】
半導体基板に凹部を設ける工程と、
前記凹部の少なくとも一側方の前記半導体基板に第２導電型の電極領域を設ける工程と、
前記凹部の下方の前記半導体基板に第１導電型の分離領域を設ける工程と、
前記凹部の内側に沿って強誘電体膜を設ける工程と、
前記強誘電体膜の上から前記凹部を埋め込むように電極を設ける工程と、
を含む、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置及び電子機器に関する。
【背景技術】
【０００２】
同一基板上に設けられたｎＭＯＳＦＥＴ（ｎ型Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。
【０００３】
そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）デバイスで用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ及び論理回路などを１チップに混載したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）として製品化されている。
【０００４】
ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ  ＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。近年、ＬＳＩデバイスのコスト及び消費電力をより低減するために、ＳＲＡＭに替えて、Ｄｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）又はＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）等を用いることが検討されている。
【０００５】
ここで、ＦｅＲＡＭとは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶装置である。ＦｅＲＡＭの構造の一例として、例えば、強誘電体材料を用いたトレンチ型のキャパシタをメモリセルとして用いる構造が提案されている。
【０００６】
例えば、下記の特許文献１には、トレンチ構造の内側面に設けられた強誘電体と、トレンチ構造の内部に設けられた電極と、トレンチ構造の外側面に設けられた電極とから構成されるキャパシタをメモリセルとして用いる半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１６８１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記の特許文献１に開示された半導体記憶装置では、金属／強誘電体／金属から構成されるキャパシタがメモリセルごとに形成されるため、１メモリセルにて占有される面積が大きかった。そのため、上記の特許文献１に開示された半導体記憶装置の構造は、メモリセルの微細化及び高集積化には適していなかった。
【０００９】
そこで、メモリセルの微細化及び高集積化により適した構造を備える半導体記憶装置及び電子機器が求められていた。
【課題を解決するための手段】
【００１０】
本開示によれば、半導体基板に設けられた凹部と、前記凹部の内側に沿って設けられた強誘電体膜と、前記強誘電体膜の上から前記凹部を埋め込むように設けられた電極と、前記凹部の下方の前記半導体基板に設けられた第１導電型の分離領域と、前記凹部の少なくとも一側方の前記半導体基板に設けられた第２導電型の電極領域と、を備える、半導体記憶装置が提供される。
【００１１】
また、本開示によれば、半導体記憶装置を備え、前記半導体記憶装置は、半導体基板に設けられた凹部と、前記凹部の内側に沿って設けられた強誘電体膜と、前記強誘電体膜の上から前記凹部を埋め込むように設けられた電極と、前記凹部の下方の前記半導体基板に設けられた第１導電型の分離領域と、前記凹部の少なくとも一側方の前記半導体基板に設けられた第２導電型の電極領域と、を備える、電子機器が提供される。
【００１２】
また、本開示によれば、半導体基板に凹部を設ける工程と、前記凹部の少なくとも一側方の前記半導体基板に第２導電型の電極領域を設ける工程と、前記凹部の下方の前記半導体基板に第１導電型の分離領域を設ける工程と、前記凹部の内側に沿って強誘電体膜を設ける工程と、前記強誘電体膜の上から前記凹部を埋め込むように電極を設ける工程と、
を含む、半導体記憶装置の製造方法が提供される。
【００１３】
本開示によれば、隣接するメモリセルにて、強誘電体膜を備えるキャパシタが形成される凹部を共有することができる。これによれば、半導体記憶装置は、１つのメモリセルが占有する面積をより縮小することができる。
【発明の効果】
【００１４】
以上説明したように本開示によれば、メモリセルの微細化及び高集積化により適した構造を備える半導体記憶装置及び電子機器を提供することが可能である。
【００１５】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、又は上記の効果に代えて、本明細書に示されたいずれかの効果、又は本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１６】
【図１】本開示の一実施形態に係る半導体記憶装置の等価回路を示した回路図である。
【図２】同実施形態に係る半導体記憶装置の平面構造及び断面構造を示す模式図である。
【図３】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図４】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図５】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図６】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図７】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図８】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図９】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１０】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１１】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１２】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１３】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１４】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１５】半導体記憶装置の第１の製造方法の一工程を説明する平面図及び断面図である。
【図１６】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図１７】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図１８】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図１９】半導体記憶装置の第２の製造方法の一工程を説明する平面図及び断面図である。
【図２０】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図２１】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図２２】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図２３】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図２４】半導体記憶装置の第３の製造方法の一工程を説明する平面図及び断面図である。
【図２５】半導体記憶装置の第４の製造方法の一工程を説明する平面図及び断面図である。
【図２６】半導体記憶装置の第４の製造方法の一工程を説明する平面図及び断面図である。
【図２７】半導体記憶装置の第４の製造方法の一工程を説明する平面図及び断面図である。
【図２８】半導体記憶装置の第４の製造方法の一工程を説明する平面図及び断面図である。
【図２９】半導体記憶装置の第４の製造方法の一工程を説明する平面図及び断面図である。
【図３０】半導体記憶装置の第４の製造方法の一工程を説明する平面図及び断面図である。
【図３１】半導体記憶装置の第４の製造方法の一工程を説明する平面図及び断面図である。
【図３２】同実施形態に係る半導体記憶装置のトランジスタ及びキャパシタに着目した断面図である。
【図３３】変形例に係る半導体記憶装置の等価回路を示した回路図である。
【図３４】変形例に係る半導体記憶装置の平面構造を示す模式図である。
【図３５】変形例に係る半導体記憶装置が備えるトランジスタの各々に着目した断面図である。
【図３６】本開示の一実施形態に係る電子機器の一例を示す外観図である。
【図３７】本開示の一実施形態に係る電子機器の他の例を示す外観図である。
【図３８】本開示の一実施形態に係る電子機器の他の例を示す外観図である。
【発明を実施するための形態】
【００１７】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
【００１９】
なお、説明は以下の順序で行うものとする。
１．概要
２．構造例
３．製造方法
３．１．第１の製造方法
３．２．第２の製造方法
３．３．第３の製造方法
３．４．第４の製造方法
４．動作例
５．変形例
６．適用例
【００２０】
＜１．概要＞
まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概要について説明する。図１は、本実施形態に係る半導体記憶装置の等価回路を示した回路図である。なお、以下では、「ゲート」は、電界効果トランジスタのゲート電極を表し、「ドレイン」は、電界効果トランジスタのドレイン電極又はドレイン領域を表し、「ソース」は、電界効果トランジスタのソース電極又はソース領域を表すものとする。
【００２１】
図１に示すように、半導体記憶装置１０は、情報を記憶するキャパシタ１１と、キャパシタ１１の選択及び非選択を制御するトランジスタ２１と、を備える。半導体記憶装置１０は、例えば、１ビットの情報を０又は１で記憶する１つのメモリセルである。
【００２２】
キャパシタ１１は、強誘電体膜を挟持する一対の電極にて構成される強誘電体キャパシタである。キャパシタ１１は、一対の電極にて挟持された強誘電体膜の残留分極の方向によって情報を記憶することができる。キャパシタ１１では、一対の電極の一方がソース線ＳＬと電気的に接続し、一対の電極の他方がトランジスタ２１のソース又はドレインと電気的に接続する。
【００２３】
また、キャパシタ１１の一方の電極と電気的に接続するソース線ＳＬは、隣接するメモリセルのキャパシタと共有されている。具体的には、キャパシタ１１の電極の一方は、隣接するメモリセルのキャパシタの電極の一方と連続して設けられ、連続して設けられた該電極にソース線ＳＬが接続されている。
【００２４】
トランジスタ２１は、キャパシタ１１の選択及び非選択を制御する電界効果トランジスタである。トランジスタ２１は、ソース又はドレインの一方でキャパシタ１１の他方の電極と電気的に接続し、ソース又はドレインの他方でビット線ＢＬと電気的に接続する。また、トランジスタ２１のゲートは、ワード線ＷＬと電気的に接続しており、トランジスタ２１のチャネルの状態は、ワード線ＷＬからの印加電圧によって制御される。
【００２５】
このような半導体記憶装置１０において、キャパシタ１１に情報を書き込む場合、まず、ワード線ＷＬに電圧を印加することで、トランジスタ２１のチャネルをオン状態に遷移させる。その後、ソース線ＳＬ及びビット線ＢＬの間に所定の電位差を印加することで、キャパシタ１１の強誘電体膜に電界を印加する。これにより、半導体記憶装置１０は、キャパシタ１１の強誘電体膜の残留分極の方向を外部電界によって制御することができるため、キャパシタ１１に情報を書き込むことができる。
【００２６】
一方、半導体記憶装置１０において、キャパシタ１１から情報を読み出す場合、まず、ワード線ＷＬに電圧を印加することで、トランジスタ２１のチャネルをオン状態に遷移させる。その後、ソース線ＳＬ及びビット線ＢＬの間に所定の電位差を印加することで、キャパシタ１１の強誘電体膜の分極方向を所定の方向に遷移させる。このとき、キャパシタ１１は、遷移前の強誘電体膜の分極方向によって、遷移時に流れる電流の大きさが変化する。したがって、半導体記憶装置１０では、キャパシタ１１に流れる電流の大きさを計測することによって、キャパシタ１１に記憶された情報を読み出すことができる。
【００２７】
これによれば、半導体記憶装置１０は、キャパシタ１１に情報を記憶させるＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として動作することができる。
【００２８】
半導体記憶装置１０では、キャパシタ１１の電極の一方が、隣接するメモリセルのキャパシタの電極の一方と共有されている。具体的には、半導体記憶装置１０では、半導体基板に設けられた凹部の内部に埋め込んだ電極は、隣接するメモリセルで共有されており、各々のキャパシタ１１は、該電極の両側に電気的に分離されて設けられる。これによれば、半導体記憶装置１０は、１つのメモリセルが占有する面積を縮小することができるため、よりメモリセルを微細化及び集積化することが可能となる。
【００２９】
また、半導体記憶装置１０では、キャパシタ１１の選択及び非選択を制御するトランジスタ２１が設けられるため、トランジスタ２１によってキャパシタ１１への電圧印加の有無を制御することができる。したがって、半導体記憶装置１０では、選択されたキャパシタ１１への情報の書き込み及び読み出しのいずれの場合でも、非選択のキャパシタ１１に影響が及ぼされること（いわゆる、Ｗｒｉｔｅ  Ｄｉｓｔｕｒｂ又はＲｅａｄ  Ｄｉｓｔｕｒｂ）を防止することができる。これによれば、半導体記憶装置１０は、情報の書き込み及び読み出し時に、選択されたキャパシタ１１にのみ電圧を印加することができるため、キャパシタ１１の強誘電体の劣化を抑制することができる。
【００３０】
＜２．構造例＞
続いて、図２を参照して、本実施形態に係る半導体記憶装置１０の具体的な構造について説明する。図２は、本実施形態に係る半導体記憶装置１０の平面構造及び断面構造を示す模式図である。
【００３１】
なお、図２の平面図は、各構成の配置を明確にするために、半導体基板１００の全面に亘って形成された層、並びに第３層間絶縁膜５００、第２配線層５１０及び第２層間絶縁膜４００は省略して平面透過図として記載している。図２の断面図の各々は、平面図をＡ−Ａ線、Ｂ−Ｂ線又はＣ−Ｃ線の各々で切断した断面を示す。
【００３２】
また、以下では、「第１導電型」は、「ｐ型」又は「ｎ型」の一方を表し、「第２導電型」は、「第１導電型」と異なる「ｐ型」又は「ｎ型」の他方を表すこととする。
【００３３】
図２に示すように、半導体記憶装置１０は、半導体基板１００の上に設けられる。半導体記憶装置１０は、半導体基板１００上にマトリクス状に多数配置されることで、大容量の情報を記憶可能な半導体記憶装置（半導体メモリ）を構成する。
【００３４】
キャパシタ１１は、半導体基板１００に設けられた凹部の内側に沿って設けられた強誘電体膜１１０と、凹部を埋め込むように設けられたキャパシタ電極１２０と、凹部の側方の半導体基板１００に設けられた電極領域１０３とによって構成される。電極領域１０３は、ソース又はドレイン領域１５０の一方と接続することでトランジスタ２１と電気的に接続し、キャパシタ電極１２０は、コンタクト２２０を介してソース線ＳＬと電気的に接続している。なお、キャパシタ１１は、凹部の下方の半導体基板１００に設けられた分離領域１０１によって隣接するメモリセルのキャパシタ１１と電気的に分離されている。
【００３５】
トランジスタ２１は、半導体基板１００の上に設けられたゲート絶縁膜１４０と、ゲート絶縁膜１４０の上に設けられたゲート電極１３０と、半導体基板１００に設けられたソース又はドレイン領域１５０と、によって構成される。ソース又はドレイン領域１５０の一方は、電極領域１０３と接続することでキャパシタ１１と電気的に接続し、ソース又はドレイン領域１５０の他方は、コンタクト２１０を介してビット線ＢＬと電気的に接続している。また、ゲート電極１３０は、延伸した先でワード線ＷＬと電気的に接続している。
【００３６】
なお、半導体基板に設けられた凹部に誘電体及び電極を埋め込むことでキャパシタを構成する構造としては、トレンチ型のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を挙げることができる。ただし、ＤＲＡＭは、キャパシタに蓄えられた電荷によって情報を記憶するため、記憶された情報を十分な精度で読み出すためには、例えば、ビット線の容量１００ｆＦに対して、２０ｆＦ程度のキャパシタ容量が必要であった。
【００３７】
例えば、キャパシタに用いる誘電体の比誘電率が２５である場合、誘電体膜の幅を６０ｎｍとし、膜厚を５ｎｍとすると、容量２０ｆＦのキャパシタを形成するための凹部の深さは、約８μｍとなってしまう。このような深さの凹部は、加工が極めて困難であるため、ＤＲＡＭの微細化及び高集積化を困難にしていた。
【００３８】
本実施形態に係る半導体記憶装置１０は、強誘電体の残留分極にて情報を記憶するＦｅＲＡＭとして機能する。ＦｅＲＡＭは、ＤＲＡＭとは動作原理が異なるため、例えば、ビット線の容量が１００ｆＦであっても、強誘電体の残留分極が２５μＣ／μｍ２程度であれば、４００ｎｍ程度の深さの凹部にキャパシタ１１を形成することで、情報の読み出しを十分な精度で行うことが可能である。したがって、本実施形態に係る半導体記憶装置１０は、微細化及び高集積化を容易に行うことが可能である。
【００３９】
以下、半導体記憶装置１０の各構成についてより具体的に説明する。
【００４０】
半導体基板１００は、半導体材料にて構成され、キャパシタ１１及びトランジスタ２１が形成される基板である。半導体基板１００は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２などの絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１００は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
【００４１】
素子分離層１０５は、絶縁性材料にて構成され、半導体基板１００に設けられる各素子（すなわち、キャパシタ１１及びトランジスタ２１）の各々を互いに電気的に離隔する。素子分離層１０５は、例えば、互いに離隔された平行な帯状領域にて半導体基板１００の第１方向（すなわち、図２に正対した場合の横方向、以下同じ）に延伸して設けられてもよい。例えば、素子分離層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００４２】
例えば、素子分離層１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板１００の一部をエッチング等で除去した後、該開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層１０５は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板１００を熱酸化することで形成されてもよい。
【００４３】
なお、素子分離層１０５によって互いに平行な帯状領域に離隔された領域は、各素子（すなわち、キャパシタ１１及びトランジスタ２１）が形成される素子領域として機能する。素子領域の半導体基板１００には、例えば、第１導電型不純物（例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物）が導入されていてもよい。
【００４４】
強誘電体膜１１０は、強誘電体材料にて構成され、半導体基板１００に設けられた凹部の内側に沿って設けられる。具体的には、強誘電体膜１１０は、素子分離層１０５が延伸する第１方向と直交する第２方向（すなわち、図２に正対した場合の縦方向、以下同じ）に延伸し、複数の素子領域に亘って設けられる凹部の内側に沿って所定の膜厚で設けられる。強誘電体膜１１０は、キャパシタ電極１２０及び電極領域１０３にて挟持されることで、キャパシタ１１として機能する。
【００４５】
強誘電体膜１１０は、自発的に分極し、分極方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、強誘電体膜１１０は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１１０は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料で形成された膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料で形成された膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで形成された強誘電体膜であってもよい。さらに、強誘電体膜１１０は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１１０は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。
【００４６】
キャパシタ電極１２０は、導電性材料にて構成され、半導体基板１００に設けられた凹部を埋め込むように設けられる。具体的には、キャパシタ電極１２０は、素子分離層１０５が延伸する第１方向と直交する第２方向に延伸し、複数の素子領域に亘って設けられる凹部の内部の強誘電体膜１１０の上から凹部を埋め込むように設けられる。これにより、キャパシタ電極１２０は、半導体記憶装置１０の各々のキャパシタ電極１２０を電気的に接続する配線として機能する。例えば、キャパシタ電極１２０は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。キャパシタ電極１２０は、単層で形成されてもよく、複数層の積層体で形成されてもよい。
【００４７】
キャップ層１２１は、絶縁性材料で構成され、キャパシタ電極１２０の上に設けられることで、キャパシタ電極１２０を保護する。具体的には、キャップ層１２１は、キャパシタ１１の形成後にトランジスタ２１を形成する場合に、トランジスタ２１の形成工程で行われるエッチングからキャパシタ電極１２０を保護する。なお、キャップ層１２１は、コンタクト２２０を形成する工程において、平坦化膜２００との間で高いエッチング選択比を提供することで、キャパシタ電極１２０に対してエッチングが進行することを防止することも可能である。例えば、キャップ層１２１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜２００が酸化シリコン（ＳｉＯｘ）である場合、キャップ層１２１は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
【００４８】
電極領域１０３は、半導体基板１００に設けられた凹部の少なくとも一側方に形成される第２導電型の領域である。具体的には、電極領域１０３は、半導体基板１００の素子領域に設けられた凹部の両側方の領域に第２導電型不純物を導入することで設けられる。電極領域１０３は、ソース又はドレイン領域１５０と連続するように設けられることで、キャパシタ１１とトランジスタ２１とを電気的に接続する。
【００４９】
例えば、電極領域１０３は、半導体基板１００に第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を１×１０１８個／ｃｍ３以上の濃度で導入することで設けられてもよい。第２導電型不純物が１×１０１８個／ｃｍ３以上の濃度で導入されることにより、電極領域１０３は、キャパシタ１１の形成に十分な導電性を備えることができる。
【００５０】
分離領域１０１は、半導体基板１００に設けられた凹部の下方に形成された第１導電型の領域である。具体的には、分離領域１０１は、半導体基板１００の素子領域に設けられた凹部の下方の領域に第１導電型不純物を導入することで設けられる。分離領域１０１は、凹部の側方の各々に設けられた電極領域１０３が互いに導通しないように電気的に分離する機能を有する。
【００５１】
例えば、分離領域１０１は、半導体基板１００に第１導電型不純物（例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物）を１×１０１８個／ｃｍ３以上の濃度で導入することで設けられてもよい。第１導電型不純物が１×１０１８個／ｃｍ３以上の濃度で導入されることにより、分離領域１０１は、凹部の側面の各々に形成されたキャパシタ１１が導通しないように電気的に十分に分離することができる。
【００５２】
上述したキャパシタ電極１２０及び電極領域１０３が強誘電体膜１１０を挟持することによって、キャパシタ１１が構成される。これにより、半導体記憶装置１０は、強誘電体膜１１０の残留分極によって、キャパシタ１１に情報を記憶することができる。また、半導体記憶装置１０では、キャパシタ１１は、強誘電体膜１１０及びキャパシタ電極１２０が埋め込まれる凹部の素子領域上の両側にそれぞれ設けられ、キャパシタ１１の各々は、分離領域１０１によって電気的に分離される。これによれば、１つの凹部（トレンチ）を用いて２つのキャパシタを形成することができるため、半導体記憶装置１０が占有する面積を縮小することができる。
【００５３】
ここで、強誘電体膜１１０及びキャパシタ電極１２０が埋め込まれる凹部の形成深さは、素子分離層１０５の形成深さよりも浅くなるように設けられ得る。これは、キャパシタ１１は、半導体基板１００に設けられる他のキャパシタ１１及びトランジスタ２１と意図せず導通しないように、凹部が延伸する第２方向を素子分離層１０５にて電気的に分離するためである。そのため、凹部の形成深さが素子分離層１０５の形成深さよりも深い場合、キャパシタ１１は、凹部が延伸する第２方向にて、隣接するキャパシタ１１との間で意図しない導通又はリーク電流が発生する可能性がある。したがって、強誘電体膜１１０及びキャパシタ電極１２０が埋め込まれる凹部の形成深さは、素子分離層１０５の形成深さよりも浅いことが好ましい。
【００５４】
ここで、キャパシタ１１の容量は、電極領域１０３と半導体基板１００との間で形成されるジャンクション容量の２倍以上となるように設けられ得る。ジャンクション容量は、第２導電型である電極領域１０３と、第１導電型である半導体基板１００との間のｐｎ接合によって生じる寄生容量であり、電極領域１０３の電位は、該ジャンクション容量とキャパシタ１１の容量との比によって変動する。ここで、キャパシタ１１の容量が該ジャンクション容量の２倍以上である場合、非選択のキャパシタ１１の電極領域１０３の電位変動をキャパシタ電極１２０の電位の１／３よりも小さくすることができる。これによれば、非選択のキャパシタ１１に記憶された情報が反転することを抑制することができる。なお、キャパシタ１１の容量は、例えば、強誘電体膜１１０の誘電率、膜厚及び面積によって制御することが可能である。
【００５５】
ゲート絶縁膜１４０は、公知の絶縁性材料で構成され、半導体基板１００の上に設けられる。なお、ゲート絶縁膜１４０は、素子分離層１０５の上には設けられず、素子分離層１０５によって分離された素子領域の半導体基板１００の上に設けられる。これにより、半導体記憶装置１０は、意図しない領域がトランジスタとして機能することを防止することができる。ゲート絶縁膜１４０は、電界効果トランジスタのゲート絶縁膜として一般的な絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１４０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００５６】
ゲート電極１３０は、導電性材料で構成され、ゲート絶縁膜１４０の上に設けられる。また、ゲート電極１３０は、素子分離層１０５が延伸する第１方向と直交する第２方向に素子分離層１０５を越えて延伸することで、複数の素子領域に亘って設けられる。これにより、ゲート電極１３０は、半導体記憶装置１０の各々のゲート電極１３０を電気的に接続する配線として機能する。このとき、ゲート電極１３０は、素子分離層１０５の上にも設けられることになるが、素子分離層１０５の上にはゲート絶縁膜１４０が設けられていない。したがって、ゲート電極１３０は、素子分離層１０５の上では配線として機能する。
【００５７】
例えば、ゲート電極１３０は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は高融点金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。具体的には、ゲート電極１３０は、金属からなる層と、ポリシリコンからなる層との積層構造にて形成されてもよい。例えば、ゲート電極１３０は、ゲート絶縁膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコンからなる層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１３０は、ポリシリコン単層で形成される場合と比較して配線抵抗を低下させることができる。
【００５８】
ソース又はドレイン領域１５０は、半導体基板１００に形成された第２導電型の領域である。具体的には、ソース又はドレイン領域１５０は、ゲート電極１３０を挟んで両側の半導体基板１００に設けられる。ソース又はドレイン領域１５０の一方は、コンタクト２１０を介して、ビット線ＢＬとして機能する第１配線層３１０と接続し、ソース又はドレイン領域１５０の他方は、電極領域１０３と接続する。
【００５９】
例えば、ソース又はドレイン領域１５０は、素子分離層１０５によって分離された素子領域の半導体基板１００に第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。また、ソース又はドレイン領域１５０と、ゲート電極１３０との間の半導体基板１００には、ソース又はドレイン領域１５０と同じ導電型であり、かつソース又はドレイン領域１５０よりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００６０】
なお、ゲート電極１３０を挟んで設けられたソース又はドレイン領域１５０は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、導電型不純物の極性又は配線接続によって任意に変更され得る。
【００６１】
サイドウォール絶縁膜１３２は、絶縁性材料で構成され、ゲート電極１３０の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３２は、ゲート電極１３０を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３２は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で、単層又は複数層にて形成されてもよい。
【００６２】
サイドウォール絶縁膜１３２は、半導体基板１００に導入される第２導電型不純物を遮蔽することで、ゲート電極１３０と、ソース又はドレイン領域１５０との位置関係を自己整合的に制御する。サイドウォール絶縁膜１３２を形成することによって、半導体基板１００への不純物の導入を段階的に行うことができるため、ソース又はドレイン領域１５０と、ゲート電極１３０との間に自己整合的にＬＤＤ領域を形成することが可能である。
【００６３】
コンタクト層１３１は、ゲート電極１３０の上面に設けられ、ゲート電極１３０の導電性を向上させる。具体的には、コンタクト層１３１は、低抵抗の金属又は金属化合物で形成されてもよい。
【００６４】
コンタクト領域１５１は、ソース又はドレイン領域１５０の半導体基板１００の表面に設けられ、ソース又はドレイン領域１５０と、コンタクト２１０との接触抵抗を低下させる。具体的には、コンタクト領域１５１は、Ｎｉなどの高融点金属と、ポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。
【００６５】
平坦化膜２００は、キャパシタ１１及びトランジスタ２１を埋め込み、半導体基板１００の全面に亘って設けられる絶縁膜である。例えば、平坦化膜２００は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００６６】
なお、図２では図示しないが、半導体基板１００、サイドウォール絶縁膜１３２及びコンタクト層１３１の上には、全面に亘って無機絶縁材料で構成されたライナー層が設けられていてもよい。ライナー層は、コンタクト２１０を形成する工程において、平坦化膜２００との間で高いエッチング選択比を提供することで、半導体基板１００にエッチングが進行することを防止することができる。例えば、ライナー層は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜２００が酸化シリコン（ＳｉＯｘ）である場合、ライナー層は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
【００６７】
また、ライナー層は、ゲート絶縁膜１４０の下のチャネルに対して圧縮応力又は引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、応力効果によって、該チャネルにおけるキャリア移動度を向上させることができる。
【００６８】
コンタクト２１０、２２０は、導電性材料で構成され、平坦化膜２００を貫通して設けられる。具体的には、コンタクト２１０は、ソース又はドレイン領域１５０の電極領域１０３と接続しない他方の上に設けられる。コンタクト２１０は、コンタクト領域１５１を介してソース又はドレイン領域１５０の他方と第１配線層３１０とを電気的に接続する。また、コンタクト２２０は、キャパシタ電極１２０が延伸した先の上に設けられる。コンタクト２２０は、ビア４１０を介して第２配線層５１０と、キャパシタ電極１２０とを電気的に接続する。
【００６９】
例えば、コンタクト２１０、２２０は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。コンタクト２１０、２２０は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、コンタクト２１０、２２０は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００７０】
第１層間絶縁膜３００は、第１配線層３１０、３２０を埋め込んで、平坦化膜２００の上に半導体基板１００の全面に亘って設けられる。第１層間絶縁膜３００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７１】
第１配線層３１０は、導電性材料にて構成され、素子領域の延伸方向である第１方向に延伸する配線にてコンタクト２１０の上に設けられる。第１配線層３１０は、コンタクト２１０を介してトランジスタ２１のソース又はドレイン領域１５０の他方と電気的に接続し、ビット線ＢＬとして機能する。第１配線層３２０は、導電性材料にて構成され、コンタクト２２０の上に設けられる。第１配線層３２０は、下層のコンタクト２２０と、上層のビア４１０とを電気的に接続する。第１配線層３１０、３２０は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７２】
第２層間絶縁膜４００は、ビア４１０を埋め込んで、第１層間絶縁膜３００の上に半導体基板１００の全面に亘って設けられる。第２層間絶縁膜４００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７３】
ビア４１０は、導電性材料にて構成され、第１配線層３２０の上に設けられる。具体的には、ビア４１０は、第２層間絶縁膜４００を貫通して設けられ、下層の第１配線層３２０と、上層の第２配線層５１０とを電気的に接続する。ビア４１０は、例えば、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。ビア４１０は、単層で形成されてもよく、複数層の積層体で形成されてもよく、例えば、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
【００７４】
第３層間絶縁膜５００は、第２配線層５１０を埋め込んで、第２層間絶縁膜４００の上に半導体基板１００の全面に亘って設けられる。第３層間絶縁膜５００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
【００７５】
第２配線層５１０は、導電性材料にて構成され、キャパシタ電極１２０の延伸方向である第２方向に延伸する配線にてビア４１０の上に設けられる。第２配線層５１０は、ビア４１０、第１配線層３２０及びコンタクト２２０を介してキャパシタ電極１２０と電気的に接続し、ソース線ＳＬとして機能する。第２配線層５１０は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
【００７６】
上記の構造によれば、半導体記憶装置１０では、キャパシタ１１が形成される凹部を隣接するメモリセルで共有することができるため、半導体記憶装置１０が占有する面積を縮小することができる。これによれば、半導体記憶装置１０は、微細化及び高集積化をより容易に行うことができる。
【００７７】
＜３．製造方法＞
（３．１．第１の製造方法）
続いて、図３〜図１５を参照して、本実施形態に係る半導体記憶装置１０の第１の製造方法について説明する。図３〜図１５は、半導体記憶装置１０の第１の製造方法の各工程を説明する平面図及び断面図である。
【００７８】
なお、図３〜図１５においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【００７９】
まず、図３に示すように、半導体基板１００に素子分離層１０５を形成することで、各素子（すなわち、キャパシタ１１及びトランジスタ２１）が形成される素子領域を設ける。
【００８０】
具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等にてＳｉ３Ｎ４膜を形成する。続いて、素子領域を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体基板１００を３５０ｎｍ〜４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５を形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
【００８１】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
【００８２】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５のＳｉＯ２膜をより緻密な膜とするため、又は素子領域の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体基板１００をＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。次に、半導体基板１００の素子領域の表面を１０ｎｍ程度酸化して酸化膜１００Ａを形成した後、第１導電型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、素子領域の半導体基板１００を第１導電型のウェル領域に変換する。
【００８３】
次に、図４に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上に、下部ゲート電極１３０Ａ（後段にて、ゲート電極１３０の一部となる）及び保護層１６１を形成する。
【００８４】
具体的には、まず、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ〜１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
【００８５】
次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜することで、下部ゲート電極１３０Ａを形成する。続いて、低圧ＣＶＤを用いて、Ｓｉ３Ｎ４を膜厚５ｎｍ〜３０ｎｍ程度にて成膜することで、保護層１６１を形成する。
【００８６】
次に、図５に示すように、半導体基板１００に、第２方向に延伸する凹部１２０Ａを形成する。
【００８７】
具体的には、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、幅６０ｎｍ及び深さ０ｎｍ〜１２００ｎｍの凹部１２０Ａを形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。なお、凹部１２０Ａは、アスペクト比が２０程度までであれば、特に問題なく、エッチング及び埋め込みを行うことが可能である。凹部１２０Ａは、半導体基板１００をエッチングして設けられていなくともよい。例えば、ゲート絶縁膜１４０までで異方性エッチングを止めることで、下部ゲート電極１３０Ａのみをエッチングして設けられていてもよい。
【００８８】
続いて、図６に示すように、凹部１２０Ａの内部にイオン注入を行うことで、電極領域１０３及び分離領域１０１を形成する。
【００８９】
具体的には、第２導電型不純物であるヒ素（Ａｓ）を１０ｋｅＶ〜５０ｋｅＶにて、５〜２０×１０１４個／ｃｍ２の濃度で凹部１２０Ａの内部に斜めにイオン注入することで、電極領域１０３を形成する。斜めにイオン注入する角度は、凹部１２０Ａの内側面にイオンが注入されるように、凹部１２０Ａの幅及び深さによって調整することが可能であるが、例えば、１０°〜４５°であってもよい。また、第１導電型不純物であるホウ素（Ｂ）を５ｋｅＶ〜５０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度で凹部１２０Ａの底部にイオン注入することで、分離領域１０１を形成する。
【００９０】
その後、図７に示すように、凹部１２０Ａを埋め込むように、保護層１６１の上に強誘電体膜１１０及びキャパシタ電極１２０を形成する。
【００９１】
具体的には、凹部１２０Ａ及び保護層１６１の上の自然酸化膜をＨＦ溶液で剥離した後、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）、酸素プラズマ処理又は過酸化水素水などの薬液を用いた化学酸化処理によって、凹部１２０Ａ及び保護層１６１の表面にＳｉＯ２からなる界面層を膜厚０．５ｎｍ〜１．５ｎｍにて形成する。次に、界面層の上に高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）にて膜厚３ｎｍ〜１０ｎｍにて成膜する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【００９２】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）、又はガドリニウム（Ｇｄ）等をドープすることで強誘電体に変換することも可能である。さらには、強誘電体膜１１０として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【００９３】
その後、強誘電体膜１１０の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、キャパシタ電極１２０を形成する。なお、キャパシタ電極１２０を形成する材料として、ＴａＮを用いることも可能である。
【００９４】
続いて、図８に示すように、過剰に成膜された強誘電体膜１１０及びキャパシタ電極１２０を除去することで、キャパシタ１１を形成する。
【００９５】
具体的には、Ｓｉ３Ｎ４膜からなる保護層１６１が露出するまでＣＭＰを行うことで、過剰に成膜された強誘電体膜１１０及びキャパシタ電極１２０を除去する。このとき、Ｓｉ３Ｎ４膜からなる保護層１６１がストッパの役割を果たすため、ＣＭＰによる研磨を制御よく行うことが可能である。その後、強誘電体膜１１０を構成するＨｆＯｘ（現時点では、高誘電体材料）を強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他のアニール工程と同時に行われてもよい。結晶化アニールのアニール温度は、強誘電体膜１１０を構成する高誘電体材料又はドーパントの種類によって変化するが、例えば、４００℃〜１１００℃の範囲で行われればよい。
【００９６】
次に、図９に示すように、キャパシタ電極１２０の一部を除去する。
【００９７】
具体的には、異方性エッチングにて強誘電体膜１１０及びキャパシタ電極１２０を所定の深さだけエッチングすることで、リセスを形成する。リセスの深さは任意に設定することが可能である。
【００９８】
続いて、図１０に示すように、キャパシタ電極１２０の上にキャップ層１２１を形成する。
【００９９】
具体的には、低圧ＣＶＤ等にて、キャパシタ電極１２０の上にＳｉ３Ｎ４を膜厚３０ｎｍ〜６０ｎｍ程度成膜した後、異方性エッチングを行うことで、キャップ層１２１を形成する。キャップ層１２１は、例えば、前段で形成されたリセスの内部に形成されてもよい。
【０１００】
その後、図１１に示すように、下部ゲート電極１３０Ａの上に上部ゲート電極１３０Ｂを成膜する。
【０１０１】
具体的には、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤ法を用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。
【０１０２】
次に、図１２に示すように、下部ゲート電極１３０Ａ及び上部ゲート電極１３０Ｂをパターニングすることで、ゲート電極１３０を形成する。
【０１０３】
具体的には、パターニングされたレジストをマスクとして、下部ゲート電極１３０Ａ及び上部ゲート電極１３０Ｂに対して、異方性エッチングを行うことにより、ゲート電極１３０を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。このような異方性エッチングは、下部ゲート電極１３０Ａ及び上部ゲート電極１３０Ｂを構成するポリシリコンと、ＳｉＯ２又はＳｉ３Ｎ４とが高選択比となる条件で行うことで、Ｓｉ３Ｎ４からなるキャップ層１２１に対するエッチング量を抑制することができる。例えば、４５ｎｍノードでは、ゲート幅を４０ｎｍ〜５０ｎｍ程度として、ゲート電極１３０を形成してもよい。
【０１０４】
続いて、図１３に示すように、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成した後、ソース又はドレイン領域１５０を形成する。その後、ゲート電極１３０及びソース又はドレイン領域１５０に、コンタクト層１３１及びコンタクト領域１５１を形成する。
【０１０５】
具体的には、まず、ゲート電極１３０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、トランジスタ２１の特性ばらつきを抑制することが可能である。なお、第２導電型不純物として、リン（Ｐ）を用いてもよい。
【０１０６】
次に、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤ法によってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成する。
【０１０７】
その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、ゲート電極１３０の両側にソース又はドレイン領域１５０を形成する。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。なお、上述したように、強誘電体膜１１０に対する結晶化アニールを本工程と同時にて行ってもよい。
【０１０８】
また、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ〜８ｎｍにて成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３０及びソース又はドレイン領域１５０に、低抵抗のＮｉＳｉからなるコンタクト層１３１及びコンタクト領域１５１を形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにてコンタクト層１３１及びコンタクト領域１５１を形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
【０１０９】
次に、図１４に示すように、半導体基板１００の全面に亘って平坦化膜２００を形成した後、コンタクト２１０、２２０を形成する。さらに、半導体基板１００の全面に亘って第１層間絶縁膜３００を形成した後、第１配線層３１０、３２０を形成する。
【０１１０】
具体的には、半導体基板１００の上に、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。次に、平坦化膜２００をエッチングすることで開口を形成する。続いて、形成した開口に対して、ＣＶＤ法等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、コンタクト２１０、２２０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１１１】
ここで、平坦化膜２００を形成する前に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。具体的には、プラズマＣＶＤ法を用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜することで、ライナー層を形成してもよい。なお、ライナー層は、減圧ＣＶＤ又はＡＬＤによっても形成することが可能である。ライナー層が設けられている場合、ライナー層と、平坦化膜２００との選択比が高くなる条件でエッチングを行うことによって、平坦化膜２００を高い制御性にてエッチングすることができる。さらに、ライナー層は、圧縮応力又は引張応力を付与する層として形成することも可能である。
【０１１２】
さらに、ＣＶＤ法等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第１層間絶縁膜３００を形成する。続いて、第１層間絶縁膜３００をエッチングすることで、コンタクト２１０、２２０とのコンタクトのための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１０、３２０を形成する。なお、第１配線層３１０、３２０は、Ａｌ等にて形成されてもよい。なお、第１配線層３１０は、コンタクト２１０の上に、素子分離層１０５が延伸する第１方向に延伸されることで、ビット線ＢＬとして機能する。
【０１１３】
続いて、図１５に示すように、半導体基板１００の全面に亘って第２層間絶縁膜４００を形成した後、ビア４１０を形成する。さらに、半導体基板１００の全面に亘って第３層間絶縁膜５００を形成した後、第２配線層５１０を形成する。
【０１１４】
具体的には、ＣＶＤ法等を用いて、第１層間絶縁膜３００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第２層間絶縁膜４００を形成する。続いて、第２層間絶縁膜４００をエッチングすることで、第１配線層３２０とコンタクトするための開口を形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、ビア４１０を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１１５】
次に、ＣＶＤ等を用いて、第２層間絶縁膜４００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第３層間絶縁膜５００を形成する。次に、第３層間絶縁膜５００をエッチングすることで、ビア４１０とのコンタクトのための開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第２配線層５１０を形成する。なお、第２配線層５１０は、Ａｌ等にて形成されてもよい。なお、第２配線層５１０は、ビア４１０の上に、キャパシタ電極１２０が延伸する第２方向に延伸されることで、ソース線ＳＬとして機能する。
【０１１６】
以上の工程によれば、本実施形態に係る半導体記憶装置１０を形成することができる。
【０１１７】
（３．２．第２の製造方法）
続いて、図１６〜図１９を参照して、本実施形態に係る半導体記憶装置１０の第２の製造方法について説明する。図１６〜図１９は、半導体記憶装置１０の第２の製造方法の各工程を説明する平面図及び断面図である。
【０１１８】
なお、図１６〜図１９においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【０１１９】
まず、図３にて説明した工程と同様の工程により、素子分離層１０５を形成する。
【０１２０】
続いて、図１６に示すように、半導体基板１００に、第２方向に延伸する凹部１２０Ａを形成し、凹部１２０Ａの内部にイオン注入を行うことで、分離領域１０１を形成する。
【０１２１】
具体的には、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、幅６０ｎｍ及び深さ０ｎｍ〜１２００ｎｍの凹部１２０Ａを形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。なお、凹部１２０Ａは、アスペクト比が２０程度までであれば、特に問題なく、エッチング及び後段の埋め込みを行うことが可能である。
【０１２２】
続いて、第１導電型不純物であるホウ素（Ｂ）を５ｋｅＶ〜５０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度で凹部１２０Ａの底部にイオン注入することで、分離領域１０１を形成する。
【０１２３】
次に、図１７に示すように、凹部１２０Ａを埋め込むように、強誘電体膜１１０及びキャパシタ電極１２０を形成した後、キャパシタ電極１２０の上にキャップ層１２１を形成する。
【０１２４】
具体的には、凹部１２０Ａの上の自然酸化膜をＨＦ溶液で剥離した後、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）、酸素プラズマ処理又は過酸化水素水などの薬液を用いた化学酸化処理によって、凹部１２０Ａの表面にＳｉＯ２からなる界面層を膜厚０．５ｎｍ〜１．５ｎｍにて形成する。次に、界面層の上に高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）にて膜厚３ｎｍ〜１０ｎｍにて成膜する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【０１２５】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体に変換することも可能である。さらには、強誘電体膜１１０として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【０１２６】
その後、強誘電体膜１１０の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、キャパシタ電極１２０を形成する。なお、キャパシタ電極１２０を形成する材料として、ＴａＮを用いることも可能である。
【０１２７】
次に、ＣＭＰ又は全面エッチバックを行うことで、過剰に成膜された強誘電体膜１１０及びキャパシタ電極１２０を除去する。その後、強誘電体膜１１０を構成するＨｆＯｘ（現時点では、高誘電体材料）を強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他のアニール工程と同時に行われてもよい。結晶化アニールのアニール温度は、強誘電体膜１１０を構成する高誘電体材料又はドーパントの種類によって変化するが、例えば、４００℃〜１１００℃の範囲で行われればよい。
【０１２８】
続いて、低圧ＣＶＤ等にて、キャパシタ電極１２０の上にＳｉ３Ｎ４を膜厚３０ｎｍ〜６０ｎｍ程度成膜した後、異方性エッチングを行うことで、キャップ層１２１を形成する。
【０１２９】
その後、図１８に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上にゲート電極１３０を形成する。
【０１３０】
具体的には、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ〜１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
【０１３１】
次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して、異方性エッチングを行うことにより、ゲート電極１３０を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。例えば、４５ｎｍノードでは、ゲート幅を４０ｎｍ〜５０ｎｍ程度として、ゲート電極１３０を形成してもよい。
【０１３２】
さらに、図１９に示すように、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成した後、ソース又はドレイン領域１５２を形成する。その後、ゲート電極１３０及びソース又はドレイン領域１５２に、コンタクト層１３１及びコンタクト領域１５１を形成する。
【０１３３】
具体的には、まず、ゲート電極１３０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、トランジスタ２１の特性ばらつきを抑制することが可能である。なお、第２導電型不純物として、リン（Ｐ）を用いてもよい。
【０１３４】
次に、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤ法によってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成する。
【０１３５】
その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、ゲート電極１３０の両側にソース又はドレイン領域１５２を形成する。ここで、ソース又はドレイン領域１５２を形成するためのイオン注入の条件を制御することで、ソース又はドレイン領域１５２を凹部１２０Ａの側方まで広がるように形成する。これにより、ソース又はドレイン領域１５２は、図２で説明した電極領域１０３の役割を兼ねることができる。したがって、ソース又はドレイン領域１５２、強誘電体膜１１０、及びキャパシタ電極１２０によってキャパシタ１１が構成される。
【０１３６】
さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。なお、上述したように、強誘電体膜１１０に対する結晶化アニールを本工程と同時にて行ってもよい。
【０１３７】
また、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ〜８ｎｍにて成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３０及びソース又はドレイン領域１５２に、低抵抗のＮｉＳｉからなるコンタクト層１３１及びコンタクト領域１５１を形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにてコンタクト層１３１及びコンタクト領域１５１を形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
【０１３８】
その後、図１４及び図１５にて説明した工程と同様の工程により、平坦化膜２００、コンタクト２１０、２２０、第１層間絶縁膜３００、第１配線層３１０、３２０、第２層間絶縁膜４００、ビア４１０、第３層間絶縁膜５００及び第２配線層５１０を形成することができる。
【０１３９】
以上の工程によっても、本実施形態に係る半導体記憶装置１０を形成することができる。
【０１４０】
（３．３．第３の製造方法）
次に、図２０〜図２４を参照して、本実施形態に係る半導体記憶装置１０の第３の製造方法について説明する。図２０〜図２４は、半導体記憶装置１０の第３の製造方法の各工程を説明する平面図及び断面図である。
【０１４１】
なお、図２０〜図２４においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【０１４２】
まず、図３にて説明した工程と同様の工程により、素子分離層１０５を形成する。
【０１４３】
続いて、図２０に示すように、半導体基板１００の内部にイオン注入を行うことで、分離領域１０１を形成する。
【０１４４】
具体的には、第１導電型不純物であるホウ素（Ｂ）を２０ｋｅＶ〜３００ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度で半導体基板１００にイオン注入することで、分離領域１０１を形成する。ここで、注入するイオンの飛程は、後段で形成される凹部１２０Ａの下方に相当する領域に分離領域１０１が設けられるように適宜調整される。
【０１４５】
次に、図２１に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上にゲート電極１３０を形成する。
【０１４６】
具体的には、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ〜１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
【０１４７】
次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して、異方性エッチングを行うことにより、ゲート電極１３０を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。例えば、４５ｎｍノードでは、ゲート幅を４０ｎｍ〜５０ｎｍ程度として、ゲート電極１３０を形成してもよい。
【０１４８】
続いて、図２２に示すように、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成した後、ソース又はドレイン領域１５２を形成する。その後、ゲート電極１３０及びソース又はドレイン領域１５２に、コンタクト層１３１及びコンタクト領域１５１を形成する。
【０１４９】
具体的には、まず、ゲート電極１３０の両側に、第２導電型不純物であるヒ素（Ａｓ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、トランジスタ２１の特性ばらつきを抑制することが可能である。なお、第２導電型不純物として、リン（Ｐ）を用いてもよい。
【０１５０】
次に、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤ法によってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３０の両側面にサイドウォール絶縁膜１３２を形成する。
【０１５１】
その後、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、ゲート電極１３０の両側にソース又はドレイン領域１５２を形成する。ここで、ソース又はドレイン領域１５２を形成するためのイオン注入の条件を制御することで、ソース又はドレイン領域１５２を分離領域１０１に達するまで広がるように形成する。これにより、ソース又はドレイン領域１５２は、図２で説明した電極領域１０３の役割を兼ねることができる。
【０１５２】
さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。なお、上述したように、強誘電体膜１１０に対する結晶化アニールを本工程と同時にて行ってもよい。
【０１５３】
また、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ〜８ｎｍにて成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド化させる。ＳｉＯ２上のＮｉは、未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて未反応のＮｉを除去することで、ゲート電極１３０及びソース又はドレイン領域１５２に、低抵抗のＮｉＳｉからなるコンタクト層１３１及びコンタクト領域１５１を形成する。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにてコンタクト層１３１及びコンタクト領域１５１を形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定すればよい。
【０１５４】
次に、図２３に示すように、半導体基板１００の全面に亘って平坦化膜２００を形成した後、コンタクト２１０を形成する。その後、平坦化膜２００及び半導体基板１００を貫通し、第２方向に延伸する凹部１２０Ａを形成する。
【０１５５】
具体的には、半導体基板１００の上に、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。次に、平坦化膜２００をエッチングすることで開口を形成する。続いて、形成した開口に対して、ＣＶＤ法等にて、Ｔｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、コンタクト２１０を形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１５６】
ここで、平坦化膜２００を形成する前に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。具体的には、プラズマＣＶＤ法を用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜することで、ライナー層を形成してもよい。ライナー層は、圧縮応力又は引張応力を付与する層として形成することも可能である。
【０１５７】
その後、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングにて、幅６０ｎｍ及び深さ０ｎｍ〜１２００ｎｍの凹部１２０Ａを形成する。異方性エッチングには、例えば、フルオロカーボン系のガスを用いることができる。なお、凹部１２０Ａは、アスペクト比が２０程度までであれば、特に問題なく、エッチング及び後段の埋め込みを行うことが可能である。
【０１５８】
続いて、図２４に示すように、凹部１２０Ａを埋め込むように、強誘電体膜１１０及びキャパシタ電極１２０を形成した後、キャパシタ電極１２０の上にキャップ層１２１を形成する。
【０１５９】
具体的には、凹部１２０Ａの上の自然酸化膜をＨＦ溶液で剥離した後、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）、酸素プラズマ処理又は過酸化水素水などの薬液を用いた化学酸化処理によって、凹部１２０Ａの表面にＳｉＯ２からなる界面層を膜厚０．５ｎｍ〜１．５ｎｍにて形成する。次に、界面層の上に高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）にて膜厚３ｎｍ〜１０ｎｍにて成膜する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【０１６０】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体に変換することも可能である。さらには、強誘電体膜１１０として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【０１６１】
その後、強誘電体膜１１０の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、キャパシタ電極１２０を形成する。なお、キャパシタ電極１２０を形成する材料として、ＴａＮを用いることも可能である。
【０１６２】
次に、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１０及びキャパシタ電極１２０を除去する。その後、強誘電体膜１１０を構成するＨｆＯｘ（現時点では、高誘電体材料）を強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他のアニール工程と同時に行われてもよい。結晶化アニールのアニール温度は、強誘電体膜１１０を構成する高誘電体材料又はドーパントの種類によって変化するが、例えば、４００℃〜８００℃の範囲で行われればよい。
【０１６３】
続いて、異方性エッチングにて強誘電体膜１１０及びキャパシタ電極１２０を所定の深さだけエッチングすることで、リセスを形成する。リセスの深さは任意に調整することが可能である。その後、低圧ＣＶＤ等にて、キャパシタ電極１２０の上にＳｉ３Ｎ４を膜厚３０ｎｍ〜６０ｎｍ程度成膜した後、異方性エッチングを行うことで、キャップ層１２１を形成する。
【０１６４】
その後、図１４及び図１５にて説明した工程と同様の工程により、コンタクト２２０、第１層間絶縁膜３００、第１配線層３１０、３２０、第２層間絶縁膜４００、ビア４１０、第３層間絶縁膜５００及び第２配線層５１０を形成することができる。
【０１６５】
以上の工程によっても、本実施形態に係る半導体記憶装置１０を形成することができる。
【０１６６】
（３．４．第４の製造方法）
続いて、図２５〜図３１を参照して、本実施形態に係る半導体記憶装置１０の第４の製造方法について説明する。図２５〜図３１は、半導体記憶装置１０の第４の製造方法の各工程を説明する平面図及び断面図である。
【０１６７】
なお、図２５〜図３１においても、図２と同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線又はＣＣ線の各々で切断した断面を示す。
【０１６８】
第１〜第３の製造方法では、キャパシタ１１を構成する電極の一方を半導体基板１００中の第２導電型領域として形成している。一方、第４の製造方法では、キャパシタ１１を構成する電極の双方を金属等の導電性材料にて形成する。すなわち、第４の製造方法では、金属等の導電性材料で構成された電極層１１１を電極領域１０３と、強誘電体膜１１０との間に設けることが第１〜第３の製造方法と異なる。
【０１６９】
まず、図３〜図５にて説明した工程と同様の工程により、素子分離層１０５、ゲート絶縁膜１４０、下部ゲート電極１３０Ａ、保護層１６１及び凹部１２０Ａを形成する。
【０１７０】
次に、図２５に示すように、凹部１２０Ａの内部にイオン注入を行うことで、電極領域１０３を形成する。
【０１７１】
具体的には、第２導電型不純物であるヒ素（Ａｓ）を１０ｋｅＶ〜５０ｋｅＶにて、５〜２０×１０１４個／ｃｍ２の濃度で凹部１２０Ａの内部に斜めにイオン注入することで、電極領域１０３を形成する。斜めにイオン注入する角度は、凹部１２０Ａの内側面にイオンが注入されるように、凹部１２０Ａの幅及び深さによって調整することが可能であるが、例えば、１０°〜４５°であってもよい。
【０１７２】
続いて、図２６に示すように、凹部１２０Ａの内部に電極層１１１を形成する。
【０１７３】
具体的には、ＣＶＤ、ＡＬＤ又はスパッタ等を用いて、凹部１２０Ａの内側面にＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、電極層１１１を形成する。なお、電極層１１１を形成する材料として、ＴａＮを用いることも可能である。
【０１７４】
その後、図２７に示すように、凹部１２０Ａの底部をエッチングした後、凹部１２０Ａの内部にイオン注入を行うことで分離領域１０１を形成する。
【０１７５】
具体的には、異方性エッチングにて、凹部１２０Ａの底部をエッチングすることで、電極層１１１が凹部１２０Ａの側面のみに形成されているようにする。また、電極層１１１をオーバーエッチングし、電極層１１１を後退させることで、後段で形成されるキャパシタ電極１２０と、電極層１１１との短絡を抑制する効果を得ることができる。さらに、凹部１２０Ａの底部の半導体基板１００をさらにエッチングすることで、凹部１２０Ａをより深く形成してもよい。その後、第１導電型不純物であるホウ素（Ｂ）を５ｋｅＶ〜２０ｋｅＶにて、５〜２０×１０１３個／ｃｍ２の濃度で凹部１２０Ａの底部にイオン注入することで、分離領域１０１を形成する。
【０１７６】
続いて、図２８に示すように、パターニングされたレジスト層１６３を用いることで、電極層１１１をパターニングする。
【０１７７】
具体的には、リソグラフィにてパターニングされたレジスト層１６３をマスクとする異方性エッチングを行うことで、素子領域の電極層１１１を残し、素子分離層１０５が設けられた領域の電極層１１１を除去する。異方性エッチング後、レジスト層１６３を剥離する。
【０１７８】
次に、図２９に示すように、凹部１２０Ａを埋め込むように、保護層１６１の上に強誘電体膜１１０及びキャパシタ電極１２０を形成する。
【０１７９】
具体的には、保護層１６１の上に凹部１２０Ａに沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）にて膜厚３ｎｍ〜１０ｎｍにて成膜する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
【０１８０】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体に変換することも可能である。さらには、強誘電体膜１１０として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
【０１８１】
その後、強誘電体膜１１０の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍで成膜することで、キャパシタ電極１２０を形成する。なお、キャパシタ電極１２０を形成する材料として、ＴａＮを用いることも可能である。
【０１８２】
続いて、図３０に示すように、過剰に成膜された強誘電体膜１１０及びキャパシタ電極１２０を除去し、さらに凹部１２０Ａ内のキャパシタ電極１２０の一部を除去する。
【０１８３】
具体的には、Ｓｉ３Ｎ４膜からなる保護層１６１が露出するまでＣＭＰを行うことで、過剰に成膜された強誘電体膜１１０及びキャパシタ電極１２０を除去する。このとき、Ｓｉ３Ｎ４膜からなる保護層１６１がストッパの役割を果たすため、ＣＭＰによる研磨を制御よく行うことが可能である。その後、強誘電体膜１１０を構成するＨｆＯｘ（現時点では、高誘電体材料）を強誘電体材料に変換するための結晶化アニールが行われる。なお、ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他のアニール工程と同時に行われてもよい。結晶化アニールのアニール温度は、強誘電体膜１１０を構成する高誘電体材料又はドーパントの種類によって変化するが、例えば、４００℃〜１１００℃の範囲で行われればよい。
【０１８４】
さらに、異方性エッチングにて強誘電体膜１１０及びキャパシタ電極１２０を所定の深さだけエッチングすることで、リセスを形成する。リセスの深さは任意に調整することが可能である。
【０１８５】
続いて、図３１に示すように、キャパシタ電極１２０の上にキャップ層１２１を形成する。
【０１８６】
具体的には、低圧ＣＶＤ等にて、キャパシタ電極１２０の上にＳｉ３Ｎ４を膜厚３０ｎｍ〜６０ｎｍ程度成膜した後、異方性エッチングを行うことで、キャップ層１２１を形成する。キャップ層１２１は、例えば、前段で形成されたリセスの内部に形成されてもよい。
【０１８７】
図１１〜図１５に示した説明した工程と同様の工程により、トランジスタ２１、及びキャパシタ１１及びトランジスタ２１の上の平坦化膜、各種配線層、及び層間絶縁膜を形成することができる。
【０１８８】
以上の工程によっても、本実施形態に係る半導体記憶装置１０を形成することができる。
【０１８９】
＜４．動作例＞
続いて、図３２を参照して、上記で説明した半導体記憶装置１０の書き込み動作及び読み出し動作について説明する。図３２は、半導体記憶装置１０のトランジスタ２１及びキャパシタ１１に着目した断面図である。
【０１９０】
以下の表１は、半導体記憶装置１０の書き込み動作及び読み出し動作において、それぞれの配線及び半導体基板１００に印加される電圧（単位：Ｖ）の一例を示した表である。なお、Ｖｔｈは、トランジスタ２１のチャネルをオン状態にするための閾値電圧であり、Ｖｗは、キャパシタ１１を分極させるための書き込み電圧である。
【０１９１】
【表１】
2019075470.tif 000003
【０１９２】
表１に示すように、例えば、半導体記憶装置１０に「１」の情報を書き込む場合、選択した半導体記憶装置１０に接続するワード線ＷＬにＶｗ＋Ｖｔｈを印加し、ビット線ＢＬにＶｗを印加する。ソース線ＳＬは０Ｖとする。なお、分離領域１０１を含む半導体基板１００は、０Ｖとする。
【０１９３】
これによれば、ビット線ＢＬ（コンタクト２１０）にＶｗを印加することで、トランジスタ２１のソースの電位はＶｗとなるため、キャパシタ１１の電極領域１０３の電位はＶｗとなる。一方、ソース線ＳＬの電位は０Ｖであるため、キャパシタ電極１２０の電位は０Ｖとなる。これにより、キャパシタ１１の強誘電体膜１１０には、電極領域１０３側が高電位となるＶｗの電位差が印加されるため、強誘電体膜１１０の分極状態が制御され、半導体記憶装置１０に、例えば「１」の情報が書き込まれる。
【０１９４】
ただし、トランジスタ２１のソースの電位がＶｗとなるため、隣接する非選択の半導体記憶装置１０のソースの電位０Ｖとの間に電位差が生じる。しかしながら、半導体記憶装置１０では、分離領域１０１の第１導電型不純物の濃度が十分に高く、パンチスルーによる導通が抑制されるため、隣接する非選択の半導体記憶装置１０の強誘電体膜１１０には、電位差が印加されない。したがって、本実施形態によれば、非選択の半導体記憶装置１０に記憶された情報が書き換わることが防止される。
【０１９５】
また、半導体記憶装置１０に「０」の情報を書き込む場合、表１に示すように、選択した半導体記憶装置１０に接続するワード線ＷＬにＶｗ＋Ｖｔｈを印加し、ソース線ＳＬにＶｗを印加する。ビット線ＢＬは０Ｖとする。なお、分離領域１０１を含む半導体基板１００は、０Ｖとする。
【０１９６】
これによれば、ビット線ＢＬ（コンタクト２１０）は０Ｖであるため、トランジスタ２１のソースの電位は０Ｖとなり、キャパシタ１１の電極領域１０３の電位は０Ｖとなる。一方、ソース線ＳＬには、Ｖｗが印加されるため、キャパシタ電極１２０の電位はＶｗとなる。これにより、キャパシタ１１の強誘電体膜１１０には、キャパシタ電極１２０側が高電位となるＶｗの電位差が印加されるため、強誘電体膜１１０の分極状態が制御され、半導体記憶装置１０に、例えば「０」の情報が書き込まれる。
【０１９７】
ただし、ソース線ＳＬにＶｗが印加されるため、キャパシタ電極１２０及び強誘電体膜１１０を埋め込んだ凹部の下方にチャネルが形成されることで、隣接する非選択の半導体記憶装置１０のソースの電位も０Ｖとなる可能性がある。しかしながら、半導体記憶装置１０では、分離領域１０１の第１導電型不純物の濃度が十分に高いため、分離領域１０１にはチャネルが形成されない。さらには、隣接する非選択の半導体記憶装置１０のソースの電位は、ソース線ＳＬ−ソース−半導体基板１００の間の容量比で決定されるが、半導体記憶装置１０では、キャパシタ１１の容量が十分に高く、隣接する非選択の半導体記憶装置１０のソースの電位は、Ｖｗとなる。したがって、本実施形態によれば、非選択の半導体記憶装置１０に記憶された情報が書き換わることが防止される。
【０１９８】
なお、半導体記憶装置１０の情報の読み出しは、半導体記憶装置１０に「０」又は「１」を書き込む際に生じる変位電流が、書き込む前に記憶された情報が「０」又は「１」のいずれであるかによって変化することで行われる。
【０１９９】
例えば、表１では、半導体記憶装置１０に「１」の情報を書き込むことで、半導体記憶装置１０から情報を読み出す場合の配線及び半導体基板１００に印加される電圧を示す。このような場合、半導体記憶装置１０に記憶された情報が「１」であれば、変位電流の量は小さくなる。一方、半導体記憶装置１０に記憶された情報が「０」であれば、変位電流の量は大きくなる。これにより、半導体記憶装置１０は、記憶された情報が「０」又は「１」のいずれであるのかを判定することができる。
【０２００】
ただし、このような読み出し動作によって半導体記憶装置１０から情報を読み出した場合、半導体記憶装置１０に記憶された情報は、「０」又は「１」のいずれかに書き換わってしまう。すなわち、半導体記憶装置１０からの情報の読み出しは、破壊読み出しとなる。したがって、半導体記憶装置１０では、読み出し動作の後に、読み出し動作によって破壊されてしまった情報を修復する再書き込み動作が行われる。
【０２０１】
＜５．変形例＞
続いて、図３３〜図３５を参照して、本実施形態に係る半導体記憶装置１０の変形例について説明する。図３３は、本変形例に係る半導体記憶装置の等価回路を示した回路図である。図３４は、本変形例に係る半導体記憶装置１０Ａの平面構造を示す模式図であり、図３５は、本変形例に係る半導体記憶装置１０Ａが備えるトランジスタの各々に着目した断面図である。
【０２０２】
変形例に係る半導体記憶装置１０Ａは、分離領域１０１の第１導電型不純物の濃度が１×１０１８個／ｃｍ３未満（例えば、１×１０１６〜１０１７個／ｃｍ３程度）であり、キャパシタ１１が電界効果トランジスタとして機能する場合の変形例である。このような場合であっても、半導体記憶装置１０Ａは、上述した半導体記憶装置１０と同様に強誘電体膜１１０に情報を記憶することが可能である。
【０２０３】
図３３に示すように、変形例に係る半導体記憶装置１０Ａは、情報を記憶する強誘電体トランジスタ１２と、強誘電体トランジスタ１２の選択及び非選択を制御する選択トランジスタ３１、３２と、を備える。
【０２０４】
強誘電体トランジスタ１２は、半導体記憶装置１０のキャパシタ１１に対して、分離領域１０１に含まれる第１導電型不純物の濃度が１×１０１８個／ｃｍ３未満である点以外は実質的に同様の構成を備え、電界効果トランジスタとして機能する。強誘電体トランジスタ１２は、ゲートが制御線ＦＬと電気的に接続し、ソース又はドレインがそれぞれ選択トランジスタ３１、３２のソース又はドレインの一方と電気的に接続している。
【０２０５】
選択トランジスタ３１、３２は、強誘電体トランジスタ１２の選択及び非選択を制御する電界効果トランジスタである。選択トランジスタ３１は、ソース又はドレインの一方が強誘電体トランジスタ１２のソース又はドレインの一方と電気的に接続しており、ソース又はドレインの他方がビット線ＢＬと電気的に接続している。また、選択トランジスタ３１のゲートは、第１ワード線ＷＬ１と電気的に接続している。選択トランジスタ３２は、ソース又はドレインの一方が強誘電体トランジスタ１２のソース又はドレインの他方と電気的に接続しており、ソース又はドレインの他方がソース線ＳＬと電気的に接続している。また、選択トランジスタ３２のゲートは、第２ワード線ＷＬ２と電気的に接続している。
【０２０６】
このような半導体記憶装置１０Ａの平面構造を図３４に示す。図３４に示すように、強誘電体膜１１０を備える強誘電体トランジスタ１２は、第１方向に延伸する素子分離層１０５にて互いに分離された半導体基板１００の素子領域と、第２方向に延伸するキャパシタ電極１２０（本変形性では、ゲート電極として機能する）との交点に設けられる。
【０２０７】
選択トランジスタ３１、３２は、第１方向に延伸する素子分離層１０５にて互いに分離された半導体基板１００の素子領域と、第２方向に延伸するゲート電極１３０との交点に設けられる。例えば、キャパシタ電極１２０を挟んで右側が選択トランジスタ３１であるとすると、選択トランジスタ３１は、コンタクト２１１を介してビット線ＢＬと電気的に接続している。また、キャパシタ電極１２０を挟んで左側が選択トランジスタ３２であるとすると、選択トランジスタ３２は、コンタクト２１２を介してソース線ＳＬと電気的に接続している。
【０２０８】
続いて、図３５を参照して、変形例に係る半導体記憶装置１０Ａの書き込み動作及び読み出し動作について説明する。
【０２０９】
以下の表２は、半導体記憶装置１０Ａの書き込み動作及び読み出し動作において、それぞれの配線及び半導体基板１００に印加される電圧（単位：Ｖ）の一例を示した表である。なお、Ｖｔｈは、選択トランジスタ３１、３２のチャネルをオン状態にするための閾値電圧であり、Ｖｗは、強誘電体トランジスタ１２の強誘電体膜１１０を分極させるための書き込み電圧である。
【０２１０】
【表２】
2019075470.tif 000004
【０２１１】
表２に示すように、例えば、半導体記憶装置１０Ａに「１」の情報を書き込む場合、選択した半導体記憶装置１０Ａに接続する第１ワード線ＷＬにＶｗを印加し、制御線ＦＬにＶｗを印加する。また、選択した半導体記憶装置１０Ａに接続する第２ワード線ＷＬ２、ビット線ＢＬ及びソース線ＳＬを０Ｖとする。なお、分離領域１０１を含む半導体基板１００は、０Ｖとする。
【０２１２】
これによれば、ビット線ＢＬ（コンタクト２１１）を０Ｖとすることで、強誘電体トランジスタ１２のソース（電極領域１０３）の電位は０Ｖとなる。一方、制御線ＦＬ（キャパシタ電極１２０）の電位はＶｗであるため、強誘電体トランジスタ１２の強誘電体膜１１０には、キャパシタ電極１２０側が高電位となるＶｗの電位差が印加される。これにより、強誘電体膜１１０の分極状態が制御され、半導体記憶装置１０Ａに、例えば「１」の情報が書き込まれる。なお、このとき、選択トランジスタ３２は、オフ状態である。
【０２１３】
また、半導体記憶装置１０に「０」の情報を書き込む場合、表２に示すように、選択した半導体記憶装置１０Ａに接続する第１ワード線ＷＬにＶｗ＋Ｖｔｈを印加し、ビット線ＢＬにＶｗを印加する。また、選択した半導体記憶装置１０Ａに接続する第２ワード線ＷＬ２、制御線ＦＬ及びソース線ＳＬを０Ｖとする。なお、分離領域１０１を含む半導体基板１００は、０Ｖとする。
【０２１４】
これによれば、ビット線ＢＬ（コンタクト２１１）にＶｗが印加されることで、強誘電体トランジスタ１２のソース（電極領域１０３）の電位はＶｗとなる。一方、制御線ＦＬ（キャパシタ電極１２０）の電位は０Ｖであるため、強誘電体トランジスタ１２の強誘電体膜１１０には、分離領域１０１及び電極領域１０３側が高電位となるＶｗの電位差が印加される。これにより、強誘電体膜１１０の分極状態が制御され、半導体記憶装置１０Ａに、例えば「０」の情報が書き込まれる。なお、このとき、選択トランジスタ３２は、オフ状態である。
【０２１５】
なお、半導体記憶装置１０Ａからの情報の読み出しは、表２に示すように、第１ワード線ＷＬ１、第２ワード線ＷＬ２及び制御線ＦＬに、選択トランジスタ３１、３２及び強誘電体トランジスタ１２の各々をオン状態にする任意の電位（Ｖｒ１、Ｖｒ３）を印加することで行われる。また、ビット線ＢＬには、電流の読み取りに必要な電位（Ｖｒ２）が印加される。このような場合、ソース線ＳＬからビット線ＢＬに流れる電流は、強誘電体トランジスタ１２の閾値電圧（Ｖｔｈ）によって変動する。強誘電体トランジスタ１２の閾値電圧は、強誘電体膜１１０の残留分極の方向によって変化するため、これにより、半導体記憶装置１０Ａは、記憶された情報が「０」又は「１」のいずれであるのかを判定することができる。
【０２１６】
すなわち、半導体記憶装置１０Ａにおける情報の読み出しは、非破壊読み出しとなる。これによれば、半導体記憶装置１０Ａは、情報の読み出しのたびに情報を再書き込みすることなく、安定して情報を読み出すことができる。
【０２１７】
＜６．電子機器＞
続いて、本開示の一実施形態に係る電子機器について説明する。本開示の一実施形態に係る電子機器は、上述した半導体記憶装置１０を含む回路が搭載された種々の電子機器である。図３６〜図３８を参照して、このような本実施形態に係る電子機器の例について説明する。図３６〜図３８は、本実施形態に係る電子機器の一例を示す外観図である。
【０２１８】
例えば、本実施形態に係る電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図３６に示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
【０２１９】
例えば、本実施形態に係る電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図３７及び図３８に示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）９１９と、を備える。なお、図３７は、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図３８は、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０に搭載される回路には、上述した半導体記憶装置１０が設けられてもよい。
【０２２０】
なお、本実施形態に係る電子機器は、上記例示に限定されない。本実施形態に係る電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
【０２２１】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０２２２】
また、本明細書に記載された効果は、あくまで説明的又は例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、又は上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０２２３】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
半導体基板に設けられた凹部と、
前記凹部の内側に沿って設けられた強誘電体膜と、
前記強誘電体膜の上から前記凹部を埋め込むように設けられた電極と、
前記凹部の下方の前記半導体基板に設けられた第１導電型の分離領域と、
前記凹部の少なくとも一側方の前記半導体基板に設けられた第２導電型の電極領域と、
を備える、半導体記憶装置。
（２）
前記分離領域は、第１導電型不純物を含み、
前記電極領域は、前記第１導電型不純物とは導電型が異なる第２導電型不純物を含む、前記（１）に記載の半導体記憶装置。
（３）
前記分離領域及び前記電極領域は、前記第１導電型不純物又は第２導電型不純物を１×１０１８個／ｃｍ３以上の濃度で含む、前記（２）に記載の半導体記憶装置。
（４）
前記電極、前記強誘電体膜及び前記電極領域は、前記強誘電体膜の分極によって情報を記憶するキャパシタを構成し、
前記電極は、ソース線と電気的に接続され、
前記電極領域は、電界効果トランジスタのソース及びドレインを介して、ビット線と電気的に接続される、前記（１）〜（３）のいずれか一項に記載の半導体記憶装置。
（５）
前記キャパシタの容量は、前記電極領域及び前記半導体基板にて構成される寄生容量の２倍以上である、前記（４）に記載の半導体記憶装置。
（６）
前記半導体基板には、前記分離領域及び前記電極領域が形成される素子領域の各々を離隔し、前記半導体基板の面内の第１方向に延伸する素子分離層が設けられる、前記（１）〜（５）のいずれか一項に記載の半導体記憶装置。
（７）
前記電極領域は、前記凹部の前記第１方向の両側方にそれぞれ設けられ、
前記電極、前記強誘電体膜及び前記電極領域は、前記強誘電体膜の分極によって情報を記憶するキャパシタを前記両側方の各々に構成する、前記（６）に記載の半導体記憶装置。
（８）
前記凹部は、前記第１方向と直交する第２方向に延伸して設けられる、前記（６）又は（７）に記載の半導体記憶装置。
（９）
前記凹部の形成深さは、前記半導体基板に設けられた素子分離層の形成深さよりも浅い、前記（６）〜（８）のいずれか一項に記載の半導体記憶装置。
（１０）
前記分離領域は、前記第１導電型不純物を１×１０１８個／ｃｍ３未満の濃度で含み、
前記電極、前記強誘電体膜及び前記電極領域は、前記強誘電体膜の分極によって情報を記憶する電界効果トランジスタを構成する、前記（２）に記載の半導体記憶装置。
（１１）
前記電極領域と前記強誘電体膜との間には、金属層がさらに設けられる、前記（１）〜（９）のいずれか一項に記載の半導体記憶装置。
（１２）
半導体記憶装置を備え、
前記半導体記憶装置は、
半導体基板に設けられた凹部と、
前記凹部の内側に沿って設けられた強誘電体膜と、
前記強誘電体膜の上から前記凹部を埋め込むように設けられた電極と、
前記凹部の下方の前記半導体基板に設けられた第１導電型の分離領域と、
前記凹部の少なくとも一側方の前記半導体基板に設けられた第２導電型の電極領域と、
を備える、電子機器。
（１３）
半導体基板に凹部を設ける工程と、
前記凹部の少なくとも一側方の前記半導体基板に第２導電型の電極領域を設ける工程と、
前記凹部の下方の前記半導体基板に第１導電型の分離領域を設ける工程と、
前記凹部の内側に沿って強誘電体膜を設ける工程と、
前記強誘電体膜の上から前記凹部を埋め込むように電極を設ける工程と、
を含む、半導体記憶装置の製造方法。
【符号の説明】
【０２２４】
１０      半導体記憶装置
１１      キャパシタ
２１      トランジスタ
１００    半導体基板
１０１    分離領域
１０３    電極領域
１０５    素子分離層
１１０    強誘電体膜
１２０    キャパシタ電極
１２０Ａ  凹部
１２１    キャップ層
１３０    ゲート電極
１３１    コンタクト層
１３２    サイドウォール絶縁膜
１４０    ゲート絶縁膜
１５０、１５２    ソース又はドレイン領域
１５１    コンタクト領域
２００    平坦化膜
２１０、２２０    コンタクト
３００    第１層間絶縁膜
３１０、３２０    第１配線層
４００    第２層間絶縁膜
４１０    ビア
５００    第３層間絶縁膜
５１０    第２配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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