(57)【要約】【課題】空洞内に形成された半導体層中のボイドを抑制できる半導体装置を提供すること。【解決手段】半導体装置は、複数の分離部の間のエリアに配置された複数の柱状部であって、積層体内および半導体層内を積層方向に延び、半導体層に接する側壁部を有する複数の半導体ボディを有する複数の柱状部と、複数の柱状部の間のエリアで柱状部に離間して半導体層中に設けられ、分離部と柱状部との間のエリアにおける半導体層中には設けられていないドーパント拡散防止膜と、を備えている。【選択図】図３
2019046916.tif 000002
【特許請求の範囲】
【請求項１】
ドーパントを含む半導体層を有するソース層と、
前記ソース層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
前記積層体内を前記積層体の積層方向に延び、前記積層体を複数のブロックに分離する複数の分離部と、
前記複数の分離部の間のエリアに配置された複数の柱状部であって、前記積層体内および前記半導体層内を前記積層方向に延び、前記半導体層に接する側壁部を有する複数の半導体ボディを有する複数の柱状部と、
前記複数の柱状部の間のエリアで前記柱状部に離間して前記半導体層中に設けられ、前記分離部と前記柱状部との間のエリアにおける前記半導体層中には設けられていないドーパント拡散防止膜と、
を備えた半導体装置。
【請求項２】
前記ドーパント拡散防止膜は、前記積層方向に対して直交する面方向に広がり、前記柱状部の周囲を囲んでいる請求項１記載の半導体装置。
【請求項３】
前記柱状部は、前記半導体ボディの側面に設けられた絶縁膜を有し、
前記絶縁膜は、前記半導体ボディの前記側壁部と前記半導体層とが接する部分で前記積層方向に分断され、
前記ドーパント拡散防止膜は、前記絶縁膜が分断された部分の側方に位置する請求項２記載の半導体装置。
【請求項４】
前記半導体層は、
前記柱状部の下端部を囲む第１半導体層と、
前記ドーパント拡散防止膜を介して、前記第１半導体層上に設けられた半導体部と、
を有する請求項２記載の半導体装置。
【請求項５】
前記半導体部のドーパント濃度は、前記第１半導体層のドーパント濃度よりも低い請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
複数の電極層を含む積層体を貫通するチャネルボディの側壁を、積層体の下に設けられたソース層にコンタクトさせた構造の３次元メモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９４３１４１９号明細書
【特許文献２】米国特許第８３４４３８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、空洞内に形成された半導体層中のボイドを抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、ドーパントを含む半導体層を有するソース層と、前記ソース層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、前記積層体内を前記積層体の積層方向に延び、前記積層体を複数のブロックに分離する複数の分離部と、前記複数の分離部の間のエリアに配置された複数の柱状部であって、前記積層体内および前記半導体層内を前記積層方向に延び、前記半導体層に接する側壁部を有する複数の半導体ボディを有する複数の柱状部と、前記複数の柱状部の間のエリアで前記柱状部に離間して前記半導体層中に設けられ、前記分離部と前記柱状部との間のエリアにおける前記半導体層中には設けられていないドーパント拡散防止膜と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の模式平面図。
【図３】図２におけるＡ−Ａ’断面図。
【図４】図３におけるＡ部の拡大図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の製造方法を示す模式断面図。
【図１５】実施形態の半導体装置の製造方法を示す模式断面図。
【図１６】実施形態の半導体装置の製造方法を示す模式断面図。
【図１７】実施形態の半導体装置の製造方法を示す模式断面図。
【図１８】実施形態の半導体装置の製造方法を示す模式断面図。
【図１９】実施形態の半導体装置の製造方法を示す模式断面図。
【図２０】実施形態の半導体装置の製造方法を示す模式断面図。
【図２１】実施形態の半導体装置の製造方法を示す模式断面図。
【図２２】実施形態の半導体装置の製造方法を示す模式断面図。
【図２３】実施形態の半導体装置の製造方法を示す模式断面図。
【図２４】実施形態の半導体装置の製造方法を示す模式断面図。
【図２５】実施形態の半導体装置の模式平面図。
【図２６】図２５におけるＢ−Ｂ’断面図。
【図２７】実施形態の半導体装置の製造方法を示す模式断面図。
【図２８】実施形態の半導体装置の製造方法を示す模式断面図。
【図２９】実施形態の半導体装置の製造方法を示す模式断面図。
【図３０】実施形態の半導体装置の製造方法を示す模式断面図。
【図３１】実施形態の半導体装置の製造方法を示す模式断面図。
【図３２】実施形態の半導体装置の製造方法を示す模式断面図。
【図３３】実施形態の半導体装置の製造方法を示す模式断面図。
【図３４】実施形態の半導体装置の製造方法を示す模式断面図。
【図３５】実施形態の半導体装置の製造方法を示す模式断面図。
【図３６】シリコン成長の厚さと時間との関係を表すグラフ。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【０００９】
図１は、実施形態のメモリセルアレイ１の模式斜視図である。  
図２は、メモリセルアレイ１の模式平面図である。  
図３は、図２におけるＡ−Ａ’断面図である。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図のＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図１のＸ方向、Ｙ方向、およびＺ方向に対応する。
【００１１】
メモリセルアレイ１は、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
【００１２】
ソース層ＳＬは、基板１０上に絶縁層４１を介して設けられている。基板１０は、例えばシリコン基板である。ソース層ＳＬと積層体１００との間には、ゲート層１５が設けられている。
【００１３】
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。柱状部ＣＬは、さらに積層体１００の下のゲート層１５を貫通し、ソース層ＳＬに達している。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
【００１４】
分離部６０は、積層体１００およびゲート層８０をＹ方向に複数のブロック（またはフィンガー）に分離している。分離部６０は、後述する図２０に示すスリットＳＴ内に絶縁膜６３が埋め込まれた構造を有する。
【００１５】
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
【００１６】
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
【００１７】
図３に示すように、ソース層ＳＬは、金属を含む層１１と、半導体層１２〜１４とを有する。
【００１８】
金属を含む層１１は、絶縁層４１上に設けられている。金属を含む層１１は、例えば、タングステン層またはタングステンシリサイド層である。
【００１９】
金属を含む層１１上に半導体層１２が設けられ、半導体層１２上に半導体層１３が設けられ、半導体層１３上に半導体層１４が設けられている。
【００２０】
半導体層１２〜１４は、ドーパントを含み、導電性をもつ多結晶シリコン層である。半導体層１２〜１４は、例えばリンがドープされた多結晶シリコン層である。
【００２１】
半導体層１４上に絶縁層４４が設けられ、絶縁層４４上にゲート層１５が設けられている。ゲート層１５は、ドーパントを含み、導電性をもつ多結晶シリコン層である。ゲート層１５は、例えばリンがドープされた多結晶シリコン層である。
【００２２】
ゲート層１５上に積層体１００が設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。上下で隣り合う電極層７０の間に絶縁層（絶縁体）７２が設けられている。最下層の電極層７０とゲート層１５との間に絶縁層７２が設けられている。
【００２３】
電極層７０は金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、酸化シリコンを主成分として含むシリコン酸化層である。
【００２４】
複数の電極層７０のうち、少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤ（図１）のコントロールゲート（ドレイン側選択ゲート）であり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳ（図１）のコントロールゲート（ソース側選択ゲート）である。例えば、最下層の電極層７０を含む下層側の複数層の電極層７０がソース側選択ゲートである。ドレイン側選択ゲートも複数層設けられてもよい。
【００２５】
ドレイン側選択ゲートとソース側選択ゲートとの間に、複数層の電極層７０がセルゲートとして設けられている。
【００２６】
ゲート層１５は、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。
【００２７】
複数の柱状部ＣＬは、積層体１００内をその積層方向に延び、さらに、ゲート層１５、絶縁層４４、半導体層（第３半導体層）１４および半導体層（第２半導体層）１３を貫通して、半導体層（第１半導体層）１２に達している。
【００２８】
図４は、図３におけるＡ部の拡大断面図である。
【００２９】
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。
【００３０】
図３に示すように、半導体ボディ２０は、積層体１００内およびゲート層１５内をＺ方向に連続して延び、ソース層ＳＬに達するパイプ状に形成されている。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
【００３１】
半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。図３に示すように、半導体ボディ２０の下端側の側壁部２０ａは、ソース層ＳＬの半導体層１３に接している。
【００３２】
メモリ膜３０は、積層体１００と半導体ボディ２０との間、およびゲート層１５と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。
【００３３】
メモリ膜３０は、積層体１００内およびゲート層１５内をＺ方向に連続して延びている。半導体ボディ２０における半導体層１３と接している側壁部（ソースコンタクト部）２０ａにはメモリ膜３０が設けられていない。側壁部２０ａはメモリ膜３０で覆われていない。
【００３４】
半導体ボディ２０の下端部は、側壁部２０ａに連続して、側壁部２０ａよりも下に位置し、半導体層１２内に位置する。その半導体ボディ２０の下端部と半導体層１２との間にはメモリ膜３０が設けられている。メモリ膜３０は、半導体ボディ２０の側壁部（ソースコンタクト部）２０ａの位置でＺ方向に分断されている。その分断されたメモリ膜３０の下部３０ａは、半導体ボディ２０の下端部外周を囲む位置および半導体ボディ２０の底面下に配置されている。
【００３５】
図４に示すように、トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられ、半導体ボディ２０に接している。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と電極層７０との間に設けられている。
【００３６】
半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
【００３７】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００３８】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３９】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００４０】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００４１】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００４２】
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜との積層膜であってもよい。この場合、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と電極層７０との間に設けることができる。金属酸化膜は、例えばアルミニウム酸化膜である。
【００４３】
図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、半導体ボディ２０をチャネルとしてもつ縦型トランジスタである。
【００４４】
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４５】
半導体ボディ（シリコンボディ）２０の側壁部２０ａは、例えばリン（Ｐ）がドープされた半導体層１３に接し、側壁部２０ａも例えばリンを含む。その側壁部２０ａのドーパント濃度は、半導体ボディ２０における積層体１００に対向する部分のドーパント濃度よりも高い。側壁部（ソースコンタクト部）２０ａのドーパント濃度は、メモリセルＭＣのチャネルのドーパント濃度よりも高い。
【００４６】
読み出し動作時、電子はソース層ＳＬから半導体ボディ２０の側壁部２０ａを通じてメモリセルＭＣのチャネルに供給される。
【００４７】
なお、半導体ボディ２０におけるゲート層１５に対向する部分にドーパント（例えばリン）を拡散させた場合、ゲート層８０を消去動作時におけるＧＩＤＬ（gate induced drain leakage）ジェネレーターとして機能させることができる。
【００４８】
ゲート層１５に消去電位（例えば数ボルト）を印加して、半導体ボディ２０におけるゲート層１５に対向する部分に高電界を与えることで生成される正孔がメモリセルＭＣのチャネルに供給され、チャネル電位を上昇させる。そして、メモリセルＭＣの電極層７０の電位を例えばグランド電位（０Ｖ）にすることで、半導体ボディ２０と電極層７０との電位差で、電荷蓄積膜３２に正孔が注入されデータの消去動作が行われる。
【００４９】
図２に示すように、複数の柱状部ＣＬは、Ｙ方向に離間した２つの分離部６０の間のエリア（ブロック２００）に配置されている。
【００５０】
２つの分離部６０の間のエリアにおいて、分離部６０から最も遠いＹ方向の中央付近には、複数の半導体部８２が配置されている。半導体部８２は柱状の多結晶シリコンである。その柱状の半導体部８２の側面にドーパント拡散防止膜８１が設けられている。ドーパント拡散防止膜８１は、シリコン窒化膜、アルミニウム酸化膜、またはシリコン酸化膜である。
【００５１】
Ｘ方向に並んだ複数の柱状部ＣＬを１つの列とすると、図２に示す例では分離部６０の間に９つの列がある。そのうちの中央の３列の柱状部ＣＬが配置されたエリアに、半導体部８２およびドーパント拡散防止膜８１が配置されている。
【００５２】
半導体部８２およびドーパント拡散防止膜８１は、互いに隣り合う柱状部ＣＬの間のエリアで、柱状部ＣＬから離間して配置されている。
【００５３】
図３に示すように、半導体部８２は、半導体層１２〜１４内を柱状に延びている。半導体部８２の側面に設けられたドーパント拡散防止膜８１は、半導体層１３に隣接する部分でＺ方向に分断されている。そのドーパント拡散防止膜８１が分断された部分における半導体部８２の側面には突出部８３が設けられている。
【００５４】
半導体部８２および突出部８３は、半導体層１３と一体形成された多結晶シリコンである。半導体部８２および突出部８３における半導体層１３に隣接する部分にはドーパント拡散防止膜８１は設けられていない。半導体部８２および突出部８３におけるドーパント拡散防止膜８１が設けられていない部分は、半導体層１３に一体的に接している。
【００５５】
図２に示すように、複数の柱状部ＣＬにおいて最も分離部６０に近い列付近には、半導体部８２およびドーパント拡散防止膜８１は配置されていない。分離部６０と柱状部ＣＬとの間のエリア３００には、半導体部８２およびドーパント拡散防止膜８１は配置されていない。
【００５６】
次に、図５（ａ）〜図２０を参照して、実施形態の半導体装置の製造方法について説明する。図５（ａ）〜図２０に示す断面は、図３に示す断面に対応する。
【００５７】
図５（ａ）に示すように、基板１０上に絶縁層４１が形成される。絶縁層４１上に金属を含む層１１が形成される。金属を含む層１１は、例えばタングステン層またはタングステンシリサイド層である。
【００５８】
金属を含む層１１上に半導体層（第１半導体層）１２が形成される。半導体層１２は、例えばリンがドープされた多結晶シリコン層である。
【００５９】
半導体層１２上に保護膜４２が形成される。保護膜４２は、例えばシリコン酸化膜である。保護膜４２上に犠牲層９１が形成される。犠牲層９１は、例えば、意図的にドーパントをドープしていないアンドープの多結晶シリコン層である。犠牲層９１上に保護膜４３が形成される。保護膜４３は、例えばシリコン酸化膜である。保護膜４３上に半導体層（第２半導体層）１４が形成される。半導体層１４は、例えばアンドープの多結晶シリコン層である。
【００６０】
図５（ｂ）に示すように、半導体層１４、保護膜４３、犠牲層９１、保護膜４２、および半導体層１２に、複数のホール８０が形成される。ホール８０は、図示しないマスクを用いたＲＩＥ（reactive ion etching）で形成される。
【００６１】
ホール８０は、半導体層１４、保護膜４３、犠牲層９１、および保護膜４２を貫通して、半導体層１２に達する。ホール８０のボトムは、半導体層１２中に位置する。
【００６２】
ホール８０の底面および側壁には、図６（ａ）に示すようにドーパント拡散防止膜８１が形成される。ドーパント拡散防止膜８１は、ホール８０の底面および側壁に沿ってコンフォーマルに形成される。
【００６３】
ドーパント拡散防止膜８１は、シリコン中のドーパント（例えばリン）の拡散に対するブロッキング能力をもち、例えばシリコン窒化膜である。または、ドーパント拡散防止膜８１は、アルミニウム酸化膜、またはシリコン酸化膜であってもよい。
【００６４】
ドーパント拡散防止膜８１を形成した後、ホール８０内に半導体部８２が形成される。半導体部８２は、ホール８０内に柱状に形成される。半導体部８２のドーパント濃度は、リンがドープされた半導体層１２のドーパント濃度よりも低く、半導体部８２の材料はアンドープの多結晶シリコンである。
【００６５】
半導体部８２と半導体層１２との間、半導体部８２と犠牲層９１との間、および半導体部８２と半導体層１４との間に、ドーパント拡散防止膜８１が設けられている。
【００６６】
半導体層１４の上面に堆積したドーパント拡散防止膜８１および半導体部８２の材料膜は、例えばＣＭＰ（chemical mechanical polishing）により除去される。図６（ｂ）に示すように、半導体層１４の上面、ドーパント拡散防止膜８１の上面、および半導体部８２の上面は、平坦化される。
【００６７】
このような半導体層中に犠牲層９１および半導体部８２が形成された下地構造上に、図７に示すように、絶縁層４４が形成される。絶縁層４４は、例えばシリコン酸化層である。絶縁層４４上にゲート層１５が形成される。ゲート層１５は、例えばリンがドープされた多結晶シリコン層である。
【００６８】
ゲート層１５上に積層体１００が形成される。ゲート層１５上に、絶縁層（第２層）７２と、犠牲層（第１層）７１とが交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、ゲート層１５上に複数の犠牲層７１と複数の絶縁層７２が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
【００６９】
ゲート層１５の厚さは、犠牲層７１の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。
【００７０】
図８に示すように、例えば図示しないマスクを用いたＲＩＥにより、複数のメモリホールＭＨが形成される。メモリホールＭＨは、柱状の半導体部８２に干渉しない位置に形成される。
【００７１】
メモリホールＭＨは、積層体１００、ゲート層１５、絶縁層４４、半導体層１４、保護膜４３、犠牲層９１、および保護膜４２を貫通して、半導体層１２に達する。メモリホールＭＨのボトムは半導体層１２中に位置する。
【００７２】
複数の犠牲層（シリコン窒化層）７１および複数の絶縁層（シリコン酸化層）７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。このときゲート層（多結晶シリコン層）１５はエッチングストッパーとして機能し、ゲート層１５の位置で一旦エッチングをストップする。厚いゲート層１５によって複数のメモリホールＭＨ間のエッチングレートばらつきが吸収され、複数のメモリホールＭＨ間のボトム位置のばらつきが低減される。
【００７３】
その後、ゲート層１５およびそれより下の各層をガス種を切り替えてステップエッチングする。そして、半導体層１２の途中でエッチングをストップさせる。
【００７４】
厚いゲート層１５によってアスペクト比の高い積層体１００に対するホール加工のエッチング停止位置の制御が容易になる。
【００７５】
メモリホールＭＨ内には、図９に示すように、柱状部ＣＬが形成される。メモリ膜３０がメモリホールＭＨの側面および底面に沿ってコンフォーマルに形成され、そのメモリ膜３０の内側にメモリ膜３０に沿ってコンフォーマルに半導体ボディ２０が形成され、その半導体ボディ２０の内側にコア膜５０が形成される。
【００７６】
その後、図１０に示すように、積層体１００に複数のスリットＳＴが形成される。スリットＳＴは、図示しないマスクを用いたＲＩＥで形成される。
【００７７】
スリットＳＴは、積層体１００、ゲート層１５、絶縁層４４、半導体層１４、および保護膜４３を貫通して、犠牲層９１に達する。
【００７８】
メモリホールＭＨの形成と同様、複数の犠牲層７１および複数の絶縁層７２は、ガス種を切り替えることなく、同じガスを用いて連続してエッチングされる。このときゲート層１５はエッチングストッパーとして機能し、ゲート層１５の位置で一旦スリット加工のエッチングをストップする。厚いゲート層１５によって複数のスリットＳＴ間のエッチングレートばらつきが吸収され、複数のスリットＳＴ間のボトム位置のばらつきが低減される。
【００７９】
その後、ゲート層１５およびそれより下の各層をガス種を切り替えてステップエッチングし、スリットＳＴのボトムに犠牲層９１が露出する。
【００８０】
厚いゲート層１５によって、アスペクト比の高い積層体１００に対するスリット加工のエッチング停止位置の制御が容易になる。さらに、その後のステップエッチングで、スリットＳＴのボトム位置制御を高精度且つ容易に行える。スリットＳＴは犠牲層９１を突き抜けずに、スリットＳＴのボトムは犠牲層９１内にとどまる。
【００８１】
複数の半導体部８２は、少なくともスリットＳＴから最も遠い領域に配置された柱状部の周辺に位置する。半導体部８２は、スリットＳＴに最も近い柱状部ＣＬの周辺には配置されていない。
【００８２】
図１１に示すように、スリットＳＴの側面および底面に沿ってライナー膜６１がコンフォーマルに形成される。ライナー膜６１は、例えばシリコン窒化膜である。スリットＳＴの底面に形成されたライナー膜６１は、例えばＲＩＥで除去される。図１２に示すように、スリットＳＴのボトムに犠牲層９１が露出する。
【００８３】
そして、スリットＳＴを通じたエッチングにより、犠牲層９１を除去する。例えば、スリットＳＴを通じてホットＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を供給して、多結晶シリコン層である犠牲層９１を除去する。
【００８４】
犠牲層９１が除去され、図１３に示すように、半導体層１２と半導体層１４との間に空洞９０が形成される。例えばシリコン酸化膜である保護膜４２、４３は、半導体１２、１４をホットＴＭＹによるエッチングから保護する。また、スリットＳＴの側面に形成されたライナー膜（例えばシリコン窒化膜）６１は、ゲート層１５および半導体層１４のスリットＳＴ側からのサイドエッチングを防ぐ。
【００８５】
空洞９０には、柱状部ＣＬの側壁の一部が露出する。すなわち、メモリ膜３０の一部が露出する。さらに、半導体部８２の側面に形成されたドーパント拡散防止膜８１の一部も空洞９０に露出する。
【００８６】
空洞９０に露出したドーパント拡散防止膜８１の一部を、スリットＳＴを通じたエッチングにより除去する。例えば、ＣＤＥ（chemical or conformal dry etching）によりドーパント拡散防止膜８１をエッチングする。
【００８７】
ドーパント拡散防止膜８１と同種材料（例えば窒化シリコン）のライナー膜６１の厚さをドーパント拡散防止膜８１の厚さよりも厚くしておくことで、スリットＳＴに露出するライナー膜６１は残しつつ、空洞９０に露出するドーパント拡散防止膜８１を除去することができる。
【００８８】
半導体部８２の側面を覆っていたドーパント拡散防止膜８１の一部が除去され、図１４に示すように、半導体部８２の側面の一部が空洞９０に露出する。
【００８９】
そして、スリットＳＴを通じて空洞９０内にシリコンのソースガスを供給し、半導体部８２における空洞９０に露出する側面にシリコン材料をエピタキシャル成長させる。シリコン材料は、柱状の半導体部８２の側面から、半導体部８２の軸方向に直交する直径方向（面方向）に成長し、図１５に示すように、半導体部８２の周囲に突出部８３が形成される。
【００９０】
このエピタキシャル成長のとき、空洞９０内にドーパントは導入されず、突出部８３は半導体部８２と同じアンドープの多結晶シリコンとして形成される。
【００９１】
突出部８３を成長させた後、空洞９０に露出している柱状部ＣＬのメモリ膜３０を、スリットＳＴを通じたエッチング（例えばＣＤＥ）により除去する。このとき、メモリ膜３０に含まれる膜と同種の保護膜４２、４３も除去される。スリットＳＴの側面に形成されたライナー膜６１は、メモリ膜３０に含まれる例えば電荷蓄積膜３２と同種のシリコン窒化膜であるが、ライナー膜６１の膜厚は電荷蓄積膜３２の膜厚よりも厚く、ライナー膜６１はスリットＳＴの側面に残る。
【００９２】
そのライナー膜６１は、空洞９０に露出した上記メモリ膜３０の一部を除去するとき、積層体１００の犠牲層７１、絶縁層７２、および絶縁層４４のスリットＳＴ側からのサイドエッチングを防ぐ。絶縁層４４の下面は半導体層１４で覆われているので、絶縁層４４の下面側からのエッチングも防止される。
【００９３】
空洞９０からメモリ膜３０の一部が除去され、メモリ膜３０は、図１６に示すように積層方向（Ｚ方向）に分断される。エッチング時間の制御により、ゲート層１５と半導体ボディ２０との間のメモリ膜（ゲート絶縁膜）３０はエッチングされないようにする。
【００９４】
また、エッチング時間の制御により、メモリ膜３０における空洞９０よりも下方の下部３０ａが半導体層１２中に残るようにする。柱状部ＣＬにおける下端部がアンカーとして半導体層１２中に残る。半導体層１２は柱状部ＣＬの下端部を囲み、空洞９０が形成された状態において柱状部ＣＬの安定した支持状態が保てる。
【００９５】
上記メモリ膜３０の一部が除去され、図１６に示すように、半導体ボディ２０の一部（側壁部２０ａ）が空洞９０に露出する。また、保護膜４２、４３の除去により、半導体層１４の下面、および半導体層１２の上面も空洞９０に露出する。
【００９６】
すなわち、空洞９０に、半導体ボディ２０の側壁部２０ａ、半導体部８２の一部（突出部８３）、半導体層１４の下面、および半導体層１２の上面が露出している。これらのうち、半導体層１２はリンドープの多結晶シリコンであり、半導体ボディ２０の側壁部２０ａ、半導体部８２（突出部８３も含む）、および半導体層１４は、半導体層１２よりもドーパント濃度が低く、実質的にアンドープの多結晶シリコンである。
【００９７】
すなわち、空洞９０に露出する多結晶シリコンに、リンドープの第１半導体部（半導体層１２）と、アンドープの第２半導体部（半導体ボディ２０の側壁部２０ａ、半導体部８２、半導体層１４）とが存在する。
【００９８】
前述した図９に示す工程で柱状部ＣＬを構成する膜を形成するとき高温アニールをともなう場合がある。そのとき、半導体層１２と半導体部８２との間にはドーパント拡散防止膜８１が形成されているため、半導体層１２から半導体部８２へのドーパント（リン）の拡散を防止することができる。
【００９９】
スリットＳＴを通じて空洞９０内にシリコンのソースガス（成膜ガス）を供給して、空洞９０に露出する第１半導体部および第２半導体部からシリコン材料をエピタキシャル成長させる。図１８に示すように、空洞９０内に、半導体層（第３半導体層）１３が埋め込まれる。
【０１００】
このときマイクロローディング効果により、ガス供給元（スリットＳＴ）に近い領域ほど短いインキュベーションタイム（成膜開始時間）で成膜が始まり、スリットＳＴから遠い領域にボイド（またはシーム）を残して、空洞９０が閉塞してしまう現象が起こり得る。すなわち、ガス供給元（スリットＳＴ）から遠い領域では、スリットＳＴ付近の領域に比べて、ガス不足により、ガス成分の表面吸着から堆積へと進む過程が遅れやすい。
【０１０１】
半導体層１３中のボイドは、後のアニール工程でのマイグレーションにより、半導体ボディ２０と半導体層１３とのコンタクト部に移動してしまうと、半導体ボディ２０と半導体層１３（ソース層）との電気的コンタクト不良の原因になり得る。
【０１０２】
これに対して、実施形態によれば、空洞９０に露出するシリコン部にドーパント濃度の差をもたせている。
【０１０３】
図３６は、シリコン成長の厚さ（縦軸）と、時間（横軸）との関係を表すグラフである。  
破線は、リンドープシリコン（リン濃度１０２０atoms/cm-3程）から成長するシリコンのインキュベーションタイムを表す。  
実線は、アンドープシリコンから成長するシリコンのインキュベーションタイムを表す。
【０１０４】
ガス供給開始直後（成膜開始直後）の一定時間において、アンドープシリコンから成長するシリコンのインキュベーションタイムは、リンドープシリコンから成長するシリコンのインキュベーションタイムよりも速い。すなわち、図１６において、アンドープシリコンである半導体部８２およびその突出部８３からは、半導体層１２の上面からよりも速くシリコンが成長し始める。
【０１０５】
半導体部８２および突出部８３は、スリットＳＴから最も遠いエリア（スリットＳＴ間の中央エリア）に配置された柱状部ＣＬの周辺に配置されているため、そのスリットＳＴ間の中央エリアから先んじてシリコンの成長が進む。
【０１０６】
図１７は、空洞９０内におけるシリコン（半導体層１３）の成膜途中の状態を表す模式断面図である。
【０１０７】
この図１７に示すように、スリットＳＴ間の中央エリアの方がスリットＳＴ付近のエリアよりも速くシリコンの成長が進み、その中央エリアの半導体層１３中にボイド（シーム）が取り残されにくくなる。その後、シリコンの成長がさらに進み、スリットＳＴ付近の空洞９０内にも半導体層１３がボイド無く埋め込まれる（図１８）。
【０１０８】
このように実施形態によれば、空洞９０内に埋め込まれる半導体層１３中のボイドの発生を抑制し、その後のアニールでのボイドマイグレーションによる半導体ボディ２０と半導体層１３（ソース層）との電気コンタクト不良を防ぐことができる。
【０１０９】
また、図１６に示すように、半導体層１２と半導体層１４との間に空洞９０が形成された状態で、半導体部８２は半導体層１２と半導体層１４との間に柱状に設けられている。すなわち、半導体部８２は柱状部ＣＬとともに、半導体層１２と半導体層１４との間に空洞９０を保つ支柱として機能する。柱状部ＣＬに加えて支柱の数が増えることで、空洞９０を含む積層体の抗折強度が増す。
【０１１０】
空洞９０内に埋め込まれた半導体層１３は、図１８に示すように、半導体ボディ２０の側壁部２０ａに接する。柱状部ＣＬを形成した段階では、半導体ボディ２０は実質的にドーパントを含んでいない。半導体層１３は高温アニール下でエピタキシャル成長され、このとき半導体層１２に含まれるドーパント（例えばリン）が半導体層１３、および半導体層１３と半導体ボディ２０の側壁部２０ａとのコンタクト部にも拡散する。したがって、半導体層１３と、半導体ボディ２０の側壁部２０ａとのコンタクト部（ソースコンタクト部）は、リンドープシリコンとなり低抵抗化される。
【０１１１】
リンは、半導体ボディ２０において側壁部２０ａから、少なくとも絶縁層４４に対向する部分にまで拡散させることが望ましい。
【０１１２】
また、半導体層１２中のリンは、半導体層１３を通じて半導体層１４にも拡散し得る。したがって、ソース層ＳＬの一部を構成する半導体層１３および半導体層１４が低抵抗化される。
【０１１３】
空洞９０に露出するメモリ膜３０の一部を除去するとき（図１６）、ドーパント拡散防止膜８１の膜種や膜厚によっては、ドーパント拡散防止膜８１が消失する場合もある。図１８に示すように、ドーパント拡散防止膜８１が半導体層１２中に残った場合においても、ドーパント拡散防止膜８１はメモリ膜３０の下部３０ａから離間している。そのため、半導体部８２が配置された中央エリアにおいて、メモリ膜３０の下部３０ａと、ドーパント拡散防止膜８１との間に、半導体層１２中のリンが半導体層１３に拡散するためのルートが確保される。
【０１１４】
半導体層１２中のリンは、半導体層１３を通じて、半導体部８２にも拡散し得る。半導体部８２において、半導体層１２からのリンの拡散距離が長い部分のドーパント濃度（リン濃度）は、半導体層１２のドーパント濃度（リン濃度）よりも低くなることもある。
【０１１５】
空洞９０内に半導体層１３を埋めた後、スリットＳＴの側面のライナー膜６１を除去する。そのライナー膜６１を除去した後、またはライナー膜６１を除去する工程と同じ工程で、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
【０１１６】
犠牲層７１が除去され、図１９に示すように、上下で隣接する絶縁層７２の間に空隙（エアギャップ）７３が形成される。
【０１１７】
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７３が保たれる。
【０１１８】
空隙７３には、図２０に示すように、電極層７０が形成される。例えばＣＶＤ（chemical vapor deposition）により、電極層７０が形成される。スリットＳＴを通じてソースガスが空隙７３に供給される。スリットＳＴの側面に形成された電極層７０は除去される。その後、スリットＳＴ内に、図３に示す絶縁膜６３が埋め込まれる。
【０１１９】
図１５に示す工程にて、半導体部８２の側面に予め突出部８３を成長させておくことで、空洞９０内に露出するアンドープシリコンの表面積を増大でき、スリットＳＴ間中央エリアにおけるシリコン成長をより促進できる。
【０１２０】
または、図２１に示すように空洞９０を形成した後、メモリ膜３０の一部、保護膜４２、４３、およびドーパント拡散防止膜８１の一部をまとめて除去し（図２２）、その後、予め突出部８３を形成することなく、空洞９０内に半導体層１３を埋め込んでもよい（図２３）。この場合でも、空洞９０に露出したアンドープ半導体部８２の側面から、リンドープ半導体層１２よりも先んじてシリコンが成長し始める。
【０１２１】
図２４（ａ）および（ｂ）は、半導体部８２の他の構造（形成方法）を示す模式断面図である。
【０１２２】
図５（ｂ）に示すホール８０を、犠牲層９１、保護膜４２、および半導体層１２の積層部分にのみ形成することで、図２４（ａ）に示すように、半導体部８２の上面が空洞９０に突出した構造を形成できる。そして、空洞９０に露出した半導体部８２の上面から、半導体層１２よりも先んじてシリコンが成長し始める。
【０１２３】
また、ホール８０のボトム位置を犠牲層９１の途中にすることで、図２４（ｂ）に示すように、半導体部８２の下面が空洞９０に突出した構造を形成できる。そして、空洞９０に露出した半導体部８２の下面から、半導体層１２よりも先んじてシリコンが成長し始める。
【０１２４】
図２５は、他の実施形態のメモリセルアレイ１の模式平面図である。  
図２６は、図２５におけるＢ−Ｂ’断面図である。
【０１２５】
２つの分離部６０の間のエリアにおける分離部６０から最も遠いＹ方向の中央エリアに、半導体部９７が配置されている。半導体部９７は、積層方向（Ｚ方向）に対して直交する面方向（ＸＹ面に平行な方向）に広がる多結晶シリコンである。
【０１２６】
図２６に示すように、半導体部９７は半導体層１２の上に設けられ、半導体層１２と半導体部９７との間に、ドーパント拡散防止膜９８が設けられている。ドーパント拡散防止膜９８は、シリコン窒化膜、アルミニウム酸化膜、またはシリコン酸化膜である。ドーパント拡散防止膜９８も、スリットＳＴ（分離部６０）間の中央エリアにおいて、積層方向（Ｚ方向）に対して直交する面方向（ＸＹ面に平行な方向）に広がっている。
【０１２７】
図２６に示すように、半導体部９７およびドーパント拡散防止膜９８は、柱状部ＣＬのメモリ膜３０が分断された部分（半導体ボディ２０のソースコンタクト部２０ａ）の側方に位置し、柱状部ＣＬから離間している。
【０１２８】
半導体部９７は、半導体層１３と一体形成された多結晶シリコンである。半導体部９７における少なくとも上面は、半導体層１３に一体的に接している。
【０１２９】
図２５に示す例では、Ｘ方向に並んだ複数の柱状部ＣＬによって構成される列が、Ｙ方向に沿って９列配置され、そのうちの最も分離部６０に近い列付近には、半導体部９７およびドーパント拡散防止膜９８は配置されていない。分離部６０と柱状部ＣＬとの間のエリア３００には、半導体部９７およびドーパント拡散防止膜９８は配置されていない。
【０１３０】
次に、図２７（ａ）〜図３４を参照して、図２６に示す半導体装置の製造方法について説明する。図２７（ａ）〜図３４に示す断面は、図２６に示す断面に対応する。
【０１３１】
前述した実施形態と同様、図２７（ａ）に示すように、基板１０上に絶縁層４１が形成され、絶縁層４１上に金属を含む層１１が形成され、金属を含む層１１上に半導体層（第１半導体層）１２が形成される。半導体層１２は、例えばリンがドープされた多結晶シリコン層である。
【０１３２】
半導体層１２に凹部９６が形成される。凹部９６は、図示しないマスクを用いたＲＩＥで形成される。凹部９６は、図２５に示すように、後にスリットＳＴが形成される部分の間における中央エリアに形成される。
【０１３３】
凹部９６の底面および側壁には、図２７（ｂ）に示すようにドーパント拡散防止膜９８が形成される。ドーパント拡散防止膜９８は、凹部９６の底面および側壁に沿ってコンフォーマルに形成される。
【０１３４】
ドーパント拡散防止膜９８は、シリコン中のドーパント（例えばリン）の拡散に対するブロッキング能力をもち、例えばシリコン窒化膜である。または、ドーパント拡散防止膜９８は、アルミニウム酸化膜、またはシリコン酸化膜であってもよい。
【０１３５】
ドーパント拡散防止膜９８を形成した後、凹部９６内に、図２８（ａ）に示すように半導体部９７が形成される。半導体部９７のドーパント濃度は、リンがドープされた半導体層１２のドーパント濃度よりも低く、半導体部９７の材料はアンドープの多結晶シリコンである。半導体部９７と半導体層１２との間に、ドーパント拡散防止膜９８が設けられる。
【０１３６】
半導体層１２の上面に堆積したドーパント拡散防止膜９８および半導体部９７の材料膜は、例えばＣＭＰにより除去される。図２８（ｂ）に示すように、半導体層１２の上面、半導体部９７の上面、およびドーパント拡散防止膜９８の上面は平坦化される。
【０１３７】
それら平坦化された面上に、図２９に示すように、保護膜４２が形成される。保護膜４２上に犠牲層９１が形成される。犠牲層９１上に保護膜４３が形成される。保護膜４３上に半導体層（第２半導体層）１４が形成される。
【０１３８】
このような半導体層中に犠牲層９１および半導体部９７が形成された下地構造上に、絶縁層４４が形成される。絶縁層４４上にゲート層１５が形成される。そして、ゲート層１５上に、複数の絶縁層（第２層）７２と、複数の犠牲層（第１層）７１とを有する積層体１００が形成される。
【０１３９】
以降、前述した実施形態と同様に、メモリホールＭＨおよび柱状部ＣＬの形成が続けられ、さらに、図３０に示すように、スリットＳＴが形成される。
【０１４０】
複数のスリットＳＴが、図示しないマスクを用いたＲＩＥで形成される。スリットＳＴは、積層体１００、ゲート層１５、絶縁層４４、半導体層１４、および保護膜４３を貫通して、犠牲層９１に達する。スリットＳＴのボトムに犠牲層９１が露出する。
【０１４１】
その後、スリットＳＴの側面にライナー膜６１が形成され、前述した実施形態と同様の工程が続けられる。すなわち、スリットＳＴを通じたエッチングにより、犠牲層９１を除去する。
【０１４２】
犠牲層９１が除去され、図３１に示すように、半導体層１２と半導体層１４との間に空洞９０が形成される。空洞９０には、柱状部ＣＬの側壁の一部（メモリ膜３０の一部）が露出する。
【０１４３】
その空洞９０に露出している柱状部ＣＬのメモリ膜３０を、スリットＳＴを通じたエッチング（例えばＣＤＥ）により除去する。このとき、メモリ膜３０に含まれる膜と同種の保護膜４２、４３も除去される。スリットＳＴの側面に形成されたライナー膜６１は、メモリ膜３０に含まれる例えば電荷蓄積膜３２と同種のシリコン窒化膜であるが、ライナー膜６１の膜厚は電荷蓄積膜３２の膜厚よりも厚く、ライナー膜６１はスリットＳＴの側面に残る。
【０１４４】
空洞９０からメモリ膜３０の一部が除去され、メモリ膜３０は、図３２に示すように積層方向（Ｚ方向）に分断される。エッチング時間の制御により、メモリ膜３０における空洞９０よりも下方の下部３０ａが半導体層１２中に残るようにする。柱状部ＣＬにおける下端部がアンカーとして半導体層１２中に残る。半導体層１２は柱状部ＣＬの下端部を囲み、空洞９０が形成された状態において柱状部ＣＬの安定した支持状態が保てる。
【０１４５】
上記メモリ膜３０の一部が除去され、半導体ボディ２０の一部（側壁部２０ａ）が空洞９０に露出する。また、保護膜４２、４３の除去により、半導体層１４の下面、および半導体層１２の上面が空洞９０に露出する。さらに、半導体部９７における少なくとも上面が空洞９０に露出する。
【０１４６】
半導体部９７の側面（図２８（ｂ）に示す凹部９６の側壁）に形成されたドーパント拡散防止膜９８も除去される。ドーパント拡散防止膜９８の膜種や膜厚によっては、半導体部９７の側面にドーパント拡散防止膜９８が残る場合もあり得る。
【０１４７】
空洞９０に、半導体ボディ２０の側壁部２０ａ、半導体部９７、半導体層１４の下面、および半導体層１２の上面が露出する。これらのうち、半導体層１２はリンドープの多結晶シリコンであり、半導体ボディ２０の側壁部２０ａ、半導体部９７、および半導体層１４は、半導体層１２よりもドーパント濃度が低く、実質的にアンドープの多結晶シリコンである。
【０１４８】
すなわち、空洞９０に露出する多結晶シリコンに、リンドープの第１半導体部（半導体層１２）と、アンドープの第２半導体部（半導体ボディ２０の側壁部２０ａ、半導体部９７、半導体層１４）とが存在する。
【０１４９】
柱状部ＣＬを構成する膜を形成するとき高温アニールをともなう場合がある。そのとき、半導体層１２と半導体部９７との間にはドーパント拡散防止膜９８が形成されているため、半導体層１２から半導体部９７へのドーパント（リン）の拡散を防止することができる。
【０１５０】
スリットＳＴを通じて空洞９０内にシリコンのソースガス（成膜ガス）を供給して、空洞９０に露出する第１半導体部および第２半導体部からシリコン材料をエピタキシャル成長させる。図３３に示すように、空洞９０内に、半導体層（第３半導体層）１３が埋め込まれる。
【０１５１】
本実施形態においても、空洞９０に露出するシリコン部にドーパント濃度の差をもたせている。したがって、成膜開始直後の一定時間において、アンドープシリコンである半導体部９７から成長するシリコンのインキュベーションタイムは、リンドープシリコンである半導体層１２から成長するシリコンのインキュベーションタイムよりも速く、半導体部９７からは、半導体層１２の上面からよりも速くシリコンが成長し始める。
【０１５２】
半導体部９７は、スリットＳＴから最も遠いエリア（スリットＳＴ間の中央エリア）に配置された柱状部ＣＬの周辺に配置されているため、そのスリットＳＴ間の中央エリアから先んじてシリコンの成長が進む。
【０１５３】
スリットＳＴ間の中央エリアの方がスリットＳＴ付近のエリアよりも速くシリコンの成長が進み、その中央エリアの半導体層１３中にボイド（シーム）が取り残されにくくなる。本実施形態においても、空洞９０内に埋め込まれる半導体層１３中のボイドの発生を抑制し、その後のアニールでのボイドマイグレーションによる半導体ボディ２０と半導体層１３（ソース層）との電気コンタクト不良を防ぐことができる。
【０１５４】
半導体層１２中に残ったドーパント拡散防止膜９８は、メモリ膜３０の下部３０ａから離間している。そのため、メモリ膜３０の下部３０ａと、ドーパント拡散防止膜９８との間に、半導体層１２中のリンが半導体層１３に拡散するためのルートが確保される。
【０１５５】
半導体層１２中のリンは、半導体層１３を通じて、半導体部９７にも拡散し得る。半導体部９７において、半導体層１２からのリンの拡散距離が長い部分のドーパント濃度（リン濃度）は、半導体層１２のドーパント濃度（リン濃度）よりも低くなることもある。
【０１５６】
空洞９０内に半導体層１３を埋めた後、スリットＳＴの側面のライナー膜６１を除去し、前述した実施形態と同様の工程が続けられる。すなわち、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。
【０１５７】
犠牲層７１が除去され、上下で隣接する絶縁層７２の間に空隙（エアギャップ）が形成される。その空隙には、図３４に示すように、電極層７０が形成される。その後、スリットＳＴ内に、図２６に示す絶縁膜６３が埋め込まれる。
【０１５８】
図３５（ａ）および（ｂ）は、半導体部９７の他の構造（形成方法）を示す模式断面図である。
【０１５９】
図３５（ａ）に示す例では、半導体層１２の上面上に形成されたドーパント拡散防止膜９８および半導体部９７に、それらを貫通する開口部（ホールや溝）９９が形成されている。その開口部９９は、半導体層１２から半導体層１３へのドーパント（リン）の拡散ルートとして機能する。ドーパント拡散防止膜９８が配置されたエリアにおける、半導体層１３中、および半導体ボディ２０の側壁部（ソースコンタクト部）２０ａのドーパント濃度の低下を抑制できる。
【０１６０】
前述した実施形態では、図３２に示すように空洞９０の上に位置する半導体層１４はアンドープシリコン層として説明したが、半導体層１４はリンドープシリコン層であってもよい。
【０１６１】
その場合、例えばスリットＳＴ間の中央エリアにおいて、図３５（ｂ）に示すように、リンドープ半導体層１４の下面にもドーパント拡散防止膜９８を介してアンドープの半導体部９７を設けてもよい。空洞９０の上と下にアンドープの半導体部９７が、空洞９０に露出して設けられ、空洞９０の上壁側からのシリコン成長も促進することができる。
【０１６２】
上記実施形態では、第１層７１としてシリコン窒化層を例示したが、第１層７１として金属層、またはドーパントがドープされたシリコン層を用いてもよい。この場合、第１層７１がそのまま電極層７０となるので、第１層７１を電極層に置換するプロセスは不要である。
【０１６３】
また、第２層７２をスリットＳＴを通じたエッチングにより除去して、上下で隣接する電極層７０の間を空隙にしてもよい。
【０１６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６５】
１…メモリセルアレイ、１２〜１４…半導体層、２０…半導体ボディ、６０…分離部、７０…電極層、７２…絶縁層、８１，９８…ドーパント拡散防止膜、１００…積層体、２００…ブロック、ＳＬ…ソース層、ＣＬ…柱状部
【図１】
2019046916.tif 000003
【図２】
2019046916.tif 000004
【図３】
2019046916.tif 000005
【図４】
2019046916.tif 000006
【図５】
2019046916.tif 000007
【図６】
2019046916.tif 000008
【図７】
2019046916.tif 000009
【図８】
2019046916.tif 000010
【図９】
2019046916.tif 000011
【図１０】
2019046916.tif 000012
【図１１】
2019046916.tif 000013
【図１２】
2019046916.tif 000014
【図１３】
2019046916.tif 000015
【図１４】
2019046916.tif 000016
【図１５】
2019046916.tif 000017
【図１６】
2019046916.tif 000018
【図１７】
2019046916.tif 000019
【図１８】
2019046916.tif 000020
【図１９】
2019046916.tif 000021
【図２０】
2019046916.tif 000022
【図２１】
2019046916.tif 000023
【図２２】
2019046916.tif 000024
【図２３】
2019046916.tif 000025
【図２４】
2019046916.tif 000026
【図２５】
2019046916.tif 000027
【図２６】
2019046916.tif 000028
【図２７】
2019046916.tif 000029
【図２８】
2019046916.tif 000030
【図２９】
2019046916.tif 000031
【図３０】
2019046916.tif 000032
【図３１】
2019046916.tif 000033
【図３２】
2019046916.tif 000034
【図３３】
2019046916.tif 000035
【図３４】
2019046916.tif 000036
【図３５】
2019046916.tif 000037
【図３６】
2019046916.tif 000038