(57)【要約】【課題】印加される電圧に従ってオン状態となるスイッチ回路に直列に接続されたクランプ回路を含む静電気保護回路において、クランプ回路と並列に接続される抵抗素子等の電圧リミッターを不要にして、回路面積を低減する。【解決手段】この静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１のノードと第２のノードとの間に直列に接続されたスイッチ回路及びクランプ回路を備え、スイッチ回路が、第１のノードと第２のノードとの間の電圧が所定の電圧以上となったときに印加される電圧に従ってオン状態となり、クランプ回路が、スイッチ回路がオン状態となったときに順方向に電流が流れるようにスイッチ回路と半導体基板又はウェルとの間に直列に接続された複数のダイオードを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
前記第１のノードと前記第２のノードとの間に直列に接続されたスイッチ回路及びクランプ回路を備え、
前記スイッチ回路が、前記第１のノードと前記第２のノードとの間の電圧が所定の電圧以上となったときに印加される電圧に従ってオン状態となり、
前記クランプ回路が、前記スイッチ回路がオン状態となったときに順方向に電流が流れるように前記スイッチ回路と半導体基板又はウェルとの間に直列に接続された複数のダイオードを含む、静電気保護回路。
【請求項２】
前記複数のダイオードの各々が、
Ｐ型の半導体基板に配置されたＮウェルで構成されるカソードと、
前記Ｎウェルに配置されたＰ型不純物領域で構成されるアノードと、
を有する、請求項１記載の静電気保護回路。
【請求項３】
前記複数のダイオードの各々が、
Ｐ型の半導体基板に配置されたＮウェルによって前記半導体基板から分離されたＰウェルで構成されるアノードと、
前記Ｐウェルに配置されたＮ型不純物領域で構成されるカソードと、
を有する、請求項１記載の静電気保護回路。
【請求項４】
前記スイッチ回路が、
Ｐ型の半導体基板に配置されたＮウェルに配置されたＰ型不純物領域で構成されるアノードと、
前記Ｎウェルによって前記半導体基板から分離されたＰウェルに配置されたＮ型不純物領域で構成されるカソードと、
を有するサイリスターを含む、請求項１〜３のいずれか１項記載の静電気保護回路。
【請求項５】
前記スイッチ回路が、
Ｐ型の半導体基板に配置された第１のＮウェルに配置されたＰ型不純物領域で構成されるアノードと、
前記半導体基板に前記第１のＮウェルから距離を置いて配置された第２のＮウェルで構成されるカソードと、
を有するサイリスターを含む、請求項１〜３のいずれか１項記載の静電気保護回路。
【請求項６】
前記スイッチ回路が、
Ｐ型の半導体基板に配置されたＮウェルに配置されたＰ型不純物領域で構成されるアノードと、
前記半導体基板に前記Ｎウェルから距離を置いて配置されたＰウェルに配置されたＮ型不純物領域で構成されるカソードと、
を有するサイリスターを含み、前記Ｎウェルと前記Ｐウェルとの間の前記半導体基板の領域の不純物濃度が、前記Ｐウェルの不純物濃度よりも低い、請求項１〜３のいずれか１項記載の静電気保護回路。
【請求項７】
前記クランプ回路が、
Ｐ型の半導体基板に配置された複数のＮウェル及び前記複数のＮウェルにそれぞれ配置された複数のＰ型不純物領域で構成される複数のダイオードと、
前記半導体基板において隣り合う２つのＮウェルの間に配置されたＰ型のコンタクト領域と、
前記コンタクト領域と前記第２のノードとの間に電気的に接続された配線と、
を含む、請求項１記載の静電気保護回路。
【請求項８】
前記クランプ回路が、
Ｐ型の半導体基板に配置された複数のＮウェル及び前記複数のＮウェルにそれぞれ配置された複数のＰ型不純物領域で構成される複数のダイオードと、
前記半導体基板において前記Ｎウェルから距離を置いて配置されたＰウェルと、
前記Ｐウェルに配置されたＰ型のコンタクト領域と、
前記コンタクト領域と前記第２のノードとの間に電気的に接続された配線と、
を含み、前記Ｎウェルと前記Ｐウェルとの間の前記半導体基板の領域の不純物濃度が、前記Ｐウェルの不純物濃度よりも低い、請求項１記載の静電気保護回路。
【請求項９】
前記Ｐウェル及び前記半導体基板の前記領域と前記Ｎウェルとで構成される寄生ダイオードの逆方向降伏電圧が、前記スイッチ回路を構成するサイリスターの降伏電圧よりも低い、請求項８記載の静電気保護回路。
【請求項１０】
請求項１〜９のいずれか１項記載の静電気保護回路と、
前記第１のノードと前記第２のノードとの間に接続された回路ブロックと、
を備える半導体装置。
【請求項１１】
請求項１０記載の半導体装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の内部回路をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体装置、及び、そのような半導体装置を用いた電子機器等に関する。
【背景技術】
【０００２】
半導体装置において、人体や搬送機器等に帯電した静電気が内部回路に印加されることによる内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。例えば、静電気保護回路は、高電位側の電源電位が供給される第１の端子と低電位側の電源電位が供給される第２の端子との間に接続される。
【０００３】
静電気の放電等によって第１の端子に正の電荷が印加されて静電気保護回路の両端間の電圧がトリガー電圧に達すると、正の電荷が静電気保護回路を介して第２の端子に放出されて、静電気保護回路の両端間の電圧がホールド電圧まで低下するので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。
【０００４】
そのような静電気保護回路において、通常動作時における誤動作を防止すると共に、静電気保護特性を向上させるために、トリガー電圧及びホールド電圧を比較的任意に設定できることが望まれている。また、静電気保護回路に流れる電流が増加したときに、内部回路が破壊に至る電圧に対する電圧マージンを確保するために、静電気保護回路のオン抵抗を低くすることが望まれている。
【０００５】
関連する技術として、特許文献１には、第１ノードと第２ノードとの間に接続された回路保護用のＥＳＤ保護回路が開示されている。このＥＳＤ保護回路は、第１ノードに接続された第１電圧ドメインの少なくとも１つのクランプ装置と、少なくとも１つのクランプ装置に直列に接続され且つ第２ノードに接続された第２電圧ドメインのスイッチング装置と、少なくとも１つのクランプ装置に接続され且つ少なくとも１つのクランプ装置にかかる電圧を制限するように構成された電圧リミッターとを備えている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１５−５００５６６号公報（請求項１、段落００４６〜００４７、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の図３に示されているＥＳＤ保護回路においては、クランプ装置３１０として、直列に接続された３つのＰＭＯＳ装置３１０ａ、３１０ｂ、及び、３１０ｃが用いられている。各々のＰＭＯＳ装置に電圧分割を通して高電圧が印加されるので、信頼性、例えば、酸化物の信頼性に伴う問題を引き起こすことを防止するために、クランプ装置３１０に印加される高電圧を制限する電圧リミッターとして、抵抗性素子３０６がクランプ装置３１０と並列に接続されている。
【０００８】
しかしながら、クランプ装置と並列に接続される抵抗性素子等の電圧リミッターを設ける場合には、回路面積（チップサイズ）の増大を招いてしまう。また、ＥＳＤ保護回路のオン抵抗は、スイッチング装置のオン抵抗とクランプ装置のオン抵抗との和となるので、クランプ装置を構成するＰＭＯＳ装置単体のオン抵抗を下げるためにチャネル幅を大きくする必要があり、回路面積が増大する原因となる。
【０００９】
そこで、上記の点に鑑み、本発明の第１の目的は、印加される電圧に従ってオン状態となるスイッチ回路に直列に接続されたクランプ回路を含む静電気保護回路において、クランプ回路と並列に接続される抵抗素子等の電圧リミッターを不要にして、回路面積を低減することである。また、本発明の第２の目的は、そのような静電気保護回路において、クランプ回路のオン抵抗を低減することである。さらに、本発明の第３の目的は、そのような静電気保護回路を内蔵した半導体装置、及び、そのような半導体装置を用いた電子機器等を提供することである。
【課題を解決するための手段】
【００１０】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１のノードと第２のノードとの間に直列に接続されたスイッチ回路及びクランプ回路を備え、スイッチ回路が、第１のノードと第２のノードとの間の電圧が所定の電圧以上となったときに印加される電圧に従ってオン状態となり、クランプ回路が、スイッチ回路がオン状態となったときに順方向に電流が流れるようにスイッチ回路と半導体基板又はウェルとの間に直列に接続された複数のダイオードを含む。
【００１１】
本発明の第１の観点によれば、第１のノードと第２のノードとの間の電圧が所定の電圧以上となってスイッチ回路がオン状態となったときに、スイッチ回路と半導体基板又はウェルとの間に直列に接続された複数のダイオードに順方向に電流が流れて、クランプ回路の両端間の電圧が複数のダイオードの順方向電圧の和によって定まる電圧にクランプされるので、クランプ回路と並列に接続される抵抗素子等の電圧リミッターを不要にして、回路面積を低減することができる。
【００１２】
ここで、複数のダイオードの各々が、Ｐ型の半導体基板に配置されたＮウェルで構成されるカソードと、Ｎウェルに配置されたＰ型不純物領域で構成されるアノードとを有するようにしても良い。それにより、Ｐ型の半導体基板に形成された複数のダイオードが、ダーリントン接続された複数のＰＮＰバイポーラトランジスターと等価になり、各々のＰＮＰバイポーラトランジスターにおいて半導体基板への電流経路が形成されるので、クランプ回路のオン抵抗を低減することができる。
【００１３】
あるいは、複数のダイオードの各々が、Ｐ型の半導体基板に配置されたＮウェルによって半導体基板から分離されたＰウェルで構成されるアノードと、Ｐウェルに配置されたＮ型不純物領域で構成されるカソードとを有するようにしても良い。それにより、Ｎウェルに形成された複数のダイオードが、ダーリントン接続された複数のＮＰＮバイポーラトランジスターと等価になり、各々のＮＰＮバイポーラトランジスターにおいてスイッチ回路からの電流経路が形成されるので、クランプ回路のオン抵抗を低減することができる。特に、ＮＰＮバイポーラトランジスターは、ＰＮＰバイポーラトランジスターよりも高い電流増幅率を有し、より多くのコレクター電流が流れるので、クランプ回路のオン抵抗をさらに低減することが可能である。
【００１４】
また、スイッチ回路が、Ｐ型の半導体基板に配置されたＮウェルに配置されたＰ型不純物領域で構成されるアノードと、Ｎウェルによって半導体基板から分離されたＰウェルに配置されたＮ型不純物領域で構成されるカソードとを有するサイリスターを含むようにしても良い。このように、トリプルウェルを用いてサイリスターのカソードを半導体基板から分離することにより、サイリスターのカソードと半導体基板との間の耐圧を向上させることができる。それにより、クランプ回路において直列に接続されるダイオードの数を増加させて、ホールド電圧を高くしたり、又は、クランプ回路のオン抵抗を低減することが可能となる。
【００１５】
あるいは、スイッチ回路が、Ｐ型の半導体基板に配置された第１のＮウェルに配置されたＰ型不純物領域で構成されるアノードと、半導体基板に第１のＮウェルから距離を置いて配置された第２のＮウェルで構成されるカソードとを有するサイリスターを含むようにしても良い。このように、第２のＮウェルを用いてサイリスターのカソードを構成することにより、サイリスターのカソードと半導体基板との間の耐圧を向上させることができる。それにより、クランプ回路において直列に接続されるダイオードの数を増加させて、ホールド電圧を高くしたり、又は、クランプ回路のオン抵抗を低減することが可能となる。
【００１６】
あるいは、スイッチ回路が、Ｐ型の半導体基板に配置されたＮウェルに配置されたＰ型不純物領域で構成されるアノードと、半導体基板にＮウェルから距離を置いて配置されたＰウェルに配置されたＮ型不純物領域で構成されるカソードとを有するサイリスターを含み、ＮウェルとＰウェルとの間の半導体基板の領域の不純物濃度が、Ｐウェルの不純物濃度よりも低くても良い。このように、ＮウェルとＰウェルとの間に不純物濃度が低いスペースを設けることにより、サイリスターのアノード・カソード間の耐圧を向上させて、より高耐圧の静電気保護回路を提供することができる。
【００１７】
また、クランプ回路が、Ｐ型の半導体基板に配置された複数のＮウェル及びそれらのＮウェルにそれぞれ配置された複数のＰ型不純物領域で構成される複数のダイオードと、半導体基板において隣り合う２つのＮウェルの間に配置されたＰ型のコンタクト領域と、コンタクト領域と第２のノードとの間に電気的に接続された配線とを含むようにしても良い。それにより、複数のダイオードによって形成される複数のＰＮＰバイポーラトランジスターのコレクターを構成する半導体基板の寄生抵抗値を下げて、クランプ回路のオン抵抗を低減することができる。
【００１８】
あるいは、クランプ回路が、Ｐ型の半導体基板に配置された複数のＮウェル及びそれらのＮウェルにそれぞれ配置された複数のＰ型不純物領域で構成される複数のダイオードと、半導体基板においてＮウェルから距離を置いて配置されたＰウェルと、Ｐウェルに配置されたＰ型のコンタクト領域と、コンタクト領域と第２のノードとの間に電気的に接続された配線とを含み、ＮウェルとＰウェルとの間の半導体基板の領域の不純物濃度が、Ｐウェルの不純物濃度よりも低くても良い。
【００１９】
このように、半導体基板よりも比抵抗が小さいＰウェルを半導体基板に配置して第２のノードに電気的に接続することにより、複数のダイオードによって形成される複数のＰＮＰバイポーラトランジスターのコレクター側の寄生抵抗値をさらに下げることができる。また、ＮウェルとＰウェルとの間に不純物濃度が低いスペースを設けることにより、ダイオードのカソードと半導体基板との間の耐圧を向上させると共に、イオン打ち込み等のプロセス条件を変えることなく、スペースの大きさによって耐圧を任意に設定することができる。
【００２０】
その場合に、Ｐウェル及び半導体基板の上記領域とＮウェルとで構成される寄生ダイオードの逆方向降伏電圧が、スイッチ回路を構成するサイリスターの降伏電圧よりも低くても良い。それにより、所定の電圧を寄生ダイオードの逆方向降伏電圧よりも高く設定することが可能となる。従って、第１のノードと第２のノードとの間の電圧が所定の電圧以上となってサイリスターがオン状態となったときに、寄生ダイオードの逆方向電圧が逆方向降伏電圧に達すると、寄生ダイオードに流れる逆方向電流によってクランプ回路のオン抵抗を低減することができる。
【００２１】
本発明の第２の観点に係る半導体装置は、上記いずれかの静電気保護回路と、第１のノードと第２のノードとの間に接続された回路ブロックとを備える。本発明の第２の観点によれば、クランプ回路と並列に接続される抵抗素子等の電圧リミッターを不要にして回路面積を低減した静電気保護回路を内蔵して、チップサイズの増大が抑制された高耐圧の半導体装置を提供することができる。
【００２２】
本発明の第３の観点に係る電子機器は、本発明の第２の観点に係る半導体装置を備える。本発明の第３の観点によれば、チップサイズの増大が抑制された高耐圧の半導体装置を用いて、低コストで信頼性の高い電子機器を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る半導体装置の構成例を示す回路図。
【図２】本発明の一実施形態に係る半導体装置の構成例を示す回路図。
【図３】本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。
【図４】本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。
【図５】図１及び図２に示す半導体装置における電流−電圧特性の例を示す図。
【図６】図３又は図４に示すクランプ回路の第１の実施例を示す断面図。
【図７】第１の実施例に係るクランプ回路を含む静電気保護回路の等価回路図。
【図８】図３又は図４に示すクランプ回路の第２の実施例を示す断面図。
【図９】第２の実施例に係るクランプ回路を含む静電気保護回路の等価回路図。
【図１０】図４に示すサイリスターの第１の実施例を示す断面図。
【図１１】図４に示すサイリスターの第２の実施例を示す断面図。
【図１２】図４に示すサイリスターの第３の実施例を示す断面図。
【図１３】図４に示すサイリスターの第４の実施例を示す断面図。
【図１４】図４に示すサイリスターの第５の実施例を示す断面図。
【図１５】図６のクランプ回路において半導体基板の寄生抵抗を考慮した断面図。
【図１６】図３又は図４に示すクランプ回路の第３の実施例を示す断面図。
【図１７】図３又は図４に示すクランプ回路の第４の実施例を示す断面図。
【図１８】図３又は図４に示すクランプ回路の第５の実施例を示す断面図。
【図１９】図３又は図４に示すクランプ回路の第６の実施例を示す断面図。
【図２０】図１９に示す寄生ダイオードの逆方向の電流−電圧特性を示す図。
【図２１】第６の実施例のクランプ回路が適用された静電気保護回路の等価回路図。
【図２２】本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図。
【図２３】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図２４】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図２５】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図２６】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図２７】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図２８】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図２９】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図３０】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図３１】図３又は図２２に示すトリガー回路の実施例を示す回路図。
【図３２】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００２４】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１及び図２は、本発明の一実施形態に係る半導体装置の構成例を示す回路図である。この半導体装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、本発明のいずれかの実施形態に係る静電気保護回路１０と、所望の回路ブロックを構成する内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。
【００２５】
内部回路２０は、一例として、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。図１及び図２においては、信号端子Ｐ３が内部回路２０の出力側（トランジスターＱＰ２０及びＱＮ２０のドレイン）に接続されているが、信号端子Ｐ３は、内部回路２０の入力側（トランジスターＱＰ２０及びＱＮ２０のゲート）に接続されても良い。いずれにしても、静電気保護回路１０の動作仕様は、内部回路２０のトランジスターのゲート破壊電圧によって主に決定される。
【００２６】
静電気保護回路１０は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続されている。例えば、静電気保護回路１０は、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１と低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２との間に接続されても良い。また、静電気保護回路１０は、電源端子Ｐ１と信号端子Ｐ３との間に接続されても良いし、信号端子Ｐ３と電源端子Ｐ２との間に接続されても良い。
【００２７】
以下の実施形態においては、一例として、図１及び図２に示すように、静電気保護回路１０が、電源端子Ｐ１にノードＮ１を介して接続されると共に、電源端子Ｐ２にノードＮ２を介して接続される場合について説明する。その場合には、電源端子Ｐ１及び電源端子Ｐ２が、上記の第１の端子及び第２の端子にそれぞれ相当し、ノードＮ１及びノードＮ２が、上記の第１のノード及び第２のノードにそれぞれ相当する。
【００２８】
静電気の放電等によって電源端子Ｐ２に正の電荷が印加されると、正の電荷がダイオード２を介して信号端子Ｐ３に放出され、又は、ダイオード２及び１を介して電源端子Ｐ１に放出されるので、内部回路２０に過大な電圧が印加されることがなく、内部回路２０の破壊を防止することができる。従って、問題となるのは、ダイオード１及び２の内の少なくとも一方に逆電圧が印加される場合である。
【００２９】
図１には、静電気の放電等によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
【００３０】
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００３１】
また、図２には、静電気の放電等によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
【００３２】
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００３３】
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。そのような静電気保護回路１０を設けることにより、各種の半導体装置において、静電気の放電等による内部回路２０の破壊を防止することができる。
【００３４】
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３に示すように、第１の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続されたスイッチ回路１１及びクランプ回路１２を備えており、ノードＮ１とノードＮ２との間に接続されたトリガー回路１３をさらに備えても良い。
【００３５】
スイッチ回路１１は、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となったときに印加される電圧に従ってオン状態となる。スイッチ回路１１としては、例えば、制御端子に印加される制御信号（電圧又は電流）に従ってオン状態又はオフ状態となる機能を有する素子又は回路を使用することができる。具体的には、サイリスター、ＭＯＳトランジスター、バイポーラトランジスター、又は、それらの内のいずれかと抵抗素子との組み合わせ等が使用可能である。
【００３６】
クランプ回路１２は、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となってスイッチ回路１１がオン状態となったときに順方向に電流が流れるようにスイッチ回路１１と半導体基板又はウェルとの間に直列に接続された複数のダイオードを含んでいる。図３には、一例として、直列に接続された順方向のダイオードＤ１〜Ｄ３を含むクランプ回路１２が示されている。
【００３７】
図３に示す例においては、Ｐ型の半導体基板（例えば、ボロン等のＰ型不純物を含むシリコン基板）が使用され、ノードＮ２がＰ型の半導体基板に電気的に接続されている。また、スイッチ回路１１は、ノードＮ１とノードＮ３との間に接続されており、クランプ回路１２は、ノードＮ３とノードＮ２との間に接続されている。従って、クランプ回路１２の複数のダイオードＤ１〜Ｄ３は、スイッチ回路１１とＰ型の半導体基板との間に直列に接続されることになる。
【００３８】
トリガー回路１３は、ノードＮ１とノードＮ２との間の電圧に基づいて、スイッチ回路１１をオフ状態又はオン状態に制御する制御信号を生成し、ノードＮ４を介してスイッチ回路１１の制御端子に制御信号を印加する。ノードＮ１とノードＮ２との間の電圧が所定の電圧（トリガー電圧）以上となったときに、トリガー回路１３は、制御信号を活性化し、スイッチ回路１１は、制御信号が活性化されているときにオン状態となる。トリガー回路１３を設ける場合には、静電気保護回路のトリガー電圧を比較的任意に設定することができる。
【００３９】
あるいは、トリガー回路１３が省略されても良い。その場合に、スイッチ回路１１の制御端子は、ノードＮ１又はノードＮ３に接続されても良い。ノードＮ１とノードＮ２との間に印加される電圧が寄生抵抗等によって分圧されて、分圧された電圧がノードＮ１とノードＮ３との間に印加される。ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となったときに、スイッチ回路１１は、ノードＮ１とノードＮ３との間に印加される電圧に従ってオン状態となる。
【００４０】
ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となってスイッチ回路１１がオン状態となったときに、クランプ回路１２は、ノードＮ３とノードＮ２との間の電圧をクランプする。クランプ回路１２において直列に接続されるダイオードの数は、スイッチ回路１１がオン状態となったときにクランプ回路１２の両端間に維持すべき所望のクランプ電圧に従って定められる。それにより、静電気保護回路のホールド電圧を比較的任意に設定することができる。
【００４１】
あるいは、Ｐ型の半導体基板にＮウェルによって半導体基板から分離されたＰウェルが設けられる場合には、ノードＮ１がＮウェルに電気的に接続されると共に、ノードＮ２がＰ型の半導体基板の替わりにＰウェルに電気的に接続されても良い。その場合に、クランプ回路１２の複数のダイオードＤ１〜Ｄ３は、スイッチ回路１１とＰウェルとの間に直列に接続されることになる。
【００４２】
本実施形態によれば、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となってスイッチ回路１１がオン状態となったときに、スイッチ回路１１と半導体基板又はウェルとの間に直列に接続された複数のダイオードに順方向に電流が流れて、クランプ回路１２の両端間の電圧が複数のダイオードの順方向電圧の和によって定まる電圧にクランプされるので、クランプ回路１２と並列に接続される抵抗素子等の電圧リミッターを不要にして、静電気保護回路の回路面積を低減することができる。さらに、そのような静電気保護回路を内蔵してチップサイズの増大が抑制された高耐圧の半導体装置を提供することができる。
【００４３】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図であり、図３におけるスイッチ回路１１及びトリガー回路１３の具体的な構成例を示している。第２の実施形態においては、スイッチ回路１１が、サイリスターＴＨ１１と、抵抗素子Ｒ１１とを含んでおり、トリガー回路１３が、抵抗素子Ｒ１３と、ダイオードＤ１３とを含んでいる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【００４４】
サイリスターＴＨ１１は、ＰＮＰバイポーラトランジスターＱＡ１１と、ＮＰＮバイポーラトランジスターＱＣ１１との組合せとして等価的に表される。トランジスターＱＡ１１のエミッター（サイリスターＴＨ１１のアノードに相当）は、ノードＮ１に接続されており、コレクターは、抵抗素子Ｒ１１を介してノードＮ３に接続されており、ベース（サイリスターＴＨ１１のＮゲートＧ１に相当）は、抵抗素子Ｒ１３を介してノードＮ１に接続されている。
【００４５】
また、トランジスターＱＣ１１のコレクターは、トランジスターＱＡ１１のベースに接続されており、エミッター（サイリスターＴＨ１１のカソードに相当）は、ノードＮ３に接続されており、ベース（サイリスターＴＨ１１のＰゲートＧ２に相当）は、トランジスターＱＡ１１のコレクターに接続されている。ここで、サイリスターＴＨ１１のＮゲートＧ１は、図３におけるスイッチ回路１１の制御端子に相当する。
【００４６】
抵抗素子Ｒ１３は、ノードＮ１とサイリスターＴＨ１１のＮゲートＧ１との間に接続されている。ダイオードＤ１３のカソードは、サイリスターＴＨ１１のＮゲートＧ１に接続されており、アノードは、ノードＮ２に接続されている。ダイオードＤ１３のカソード・アノード間電圧が逆方向降伏電圧以上となったときに、ダイオードＤ１３に逆方向電流が流れる。なお、ダイオードＤ１３として、ツェナーダイオードを用いても良い。
【００４７】
ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となって、ダイオードＤ１３のカソード・アノード間電圧が逆方向降伏電圧に達すると、ノードＮ１から抵抗素子Ｒ１３及びダイオードＤ１３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１３の両端間の電圧が上昇する。
【００４８】
それにより、サイリスターＴＨ１１のＮゲートＧ１に印加される制御信号が活性化されて、サイリスターＴＨ１１がオン状態に移行し、ノードＮ１とノードＮ３との間の電圧が低下する。このように、ダイオードＤ１３の逆方向降伏電圧によって、静電気保護回路のトリガー電圧を比較的任意に設定することができる。
【００４９】
図５は、図１及び図２に示す半導体装置における電流−電圧特性の例を示す図である。図５において、横軸は、放電経路における静電気保護回路１０等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。また、実線は、静電気保護回路１０の電流−電圧特性を示しており、破線は、電源配線３又は４の抵抗成分に発生する電圧を考慮した電流−電圧特性を示しており、一点鎖線は、電源配線３又は４の抵抗成分及びダイオード１又は２に発生する電圧を考慮した電流−電圧特性を示している。
【００５０】
図５に示すように、静電気保護回路１０は、両端間の電圧が絶対最大定格電圧ＶＡＢＳ以下の領域においては保護動作を開始しないので、放電経路に電流が流れない。一方、両端間の電圧が所定の電圧に達すると、静電気保護回路１０が保護動作を開始して、放電経路に電流が流れ始める。
【００５１】
電源配線３又は４の抵抗成分やダイオード１又は２に発生する電圧を考慮すると、放電経路に流れる電流がターゲット電流に達したときに、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧに対する電圧マージンを確保するためには、静電気保護回路１０のオン抵抗を低くする必要がある。
【００５２】
＜クランプ回路の第１の実施例＞
図６は、図３又は図４に示すクランプ回路の第１の実施例を示す断面図である。図６に示す第１の実施例において、クランプ回路の複数のダイオードＤ１〜Ｄ３は、Ｐ型の半導体基板１００に形成されている。半導体基板１００には、Ｐ型のコンタクト領域１０１と、Ｎウェル１１１〜１１３とが配置されている。
【００５３】
また、Ｎウェル１１１には、Ｐ型不純物領域１２１及びＮ型のコンタクト領域１３１が配置されており、Ｎウェル１１２には、Ｐ型不純物領域１２２及びＮ型のコンタクト領域１３２が配置されており、Ｎウェル１１３には、Ｐ型不純物領域１２３及びＮ型のコンタクト領域１３３が配置されている。
【００５４】
ダイオードＤ１は、Ｐ型不純物領域１２１で構成されるアノードと、Ｎウェル１１１で構成されるカソードとを有し、ダイオードＤ２は、Ｐ型不純物領域１２２で構成されるアノードと、Ｎウェル１１２で構成されるカソードとを有し、ダイオードＤ３は、Ｐ型不純物領域１２３で構成されるアノードと、Ｎウェル１１３で構成されるカソードとを有している。
【００５５】
さらに、Ｐ型不純物領域１２１〜１２３及びＮ型のコンタクト領域１３１〜１３３等が形成された半導体基板１００上には、層間絶縁膜を介して、アルミニウム又は銅等を含有する金属で構成された配線を含む配線層が配置されている。層間絶縁膜及び配線層は、必要に応じて多層構造としても良い。
【００５６】
Ｐ型不純物領域１２１は、配線を介してノードＮ３に電気的に接続されている。Ｎウェル１１１は、Ｎ型のコンタクト領域１３１及び配線を介してＰ型不純物領域１２２に電気的に接続されている。Ｎウェル１１２は、Ｎ型のコンタクト領域１３２及び配線を介してＰ型不純物領域１２３に電気的に接続されている。Ｎウェル１１３は、Ｎ型のコンタクト領域１３３及び配線を介してノードＮ２に電気的に接続されている。それにより、ノードＮ３とノードＮ２との間にダイオードＤ１〜Ｄ３が直列に接続される。
【００５７】
ここで、Ｎウェル１１１〜１１３が半導体基板１００のＰ型領域に接しており、半導体基板１００のＰ型領域がＰ型のコンタクト領域１０１及び配線を介してノードＮ２に電気的に接続されているので、ダイオードＤ１〜Ｄ３の各々に寄生ＰＮＰバイポーラトランジスターが形成される。例えば、ダイオードＤ１は、Ｐ型不純物領域１２１で構成されるエミッターと、Ｎウェル１１１で構成されるベースと、半導体基板１００のＰ型領域で構成されるコレクターとを有するＰＮＰバイポーラトランジスターとして動作する。
【００５８】
図７は、第１の実施例に係るクランプ回路を含む静電気保護回路の等価回路を示す回路図であり、図６に示すダイオードＤ１〜Ｄ３をＰＮＰバイポーラトランジスターＱＡ１〜ＱＡ３として等価的に示している。トランジスターＱＡ１は、ノードＮ３に接続されたエミッターと、ノードＮ２に接続されたコレクターとを有している。トランジスターＱＡ２は、トランジスターＱＡ１のベースに接続されたエミッターと、ノードＮ２に接続されたコレクターとを有している。
【００５９】
また、トランジスターＱＡ３は、トランジスターＱＡ２のベースに接続されたエミッターと、ノードＮ２に接続されたコレクター及びベースとを有している。従って、トランジスターＱＡ１〜ＱＡ３は、ダーリントン接続されており、トランジスターＱＡ１〜ＱＡ３の各々においてノードＮ２への電流経路が形成される。
【００６０】
具体的な動作としては、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となってサイリスターＴＨ１１がオン状態になると、トランジスターＱＡ１〜ＱＡ３のベースに電流が流れる。トランジスターＱＡ３のベースに電流Ｊ１が流れると、トランジスターＱＡ３のエミッターからコレクターに増幅された電流Ｊ２が流れる。従って、トランジスターＱＡ２のベースに電流（Ｊ１＋Ｊ２）が流れて、トランジスターＱＡ２のエミッターからコレクターに増幅された電流Ｊ３が流れる。
【００６１】
また、トランジスターＱＡ１のベースに電流（Ｊ１＋Ｊ２＋Ｊ３）が流れて、トランジスターＱＡ１のエミッターからコレクターに増幅された電流Ｊ４が流れる。このように、クランプ回路におけるダイオード、即ち、寄生ＰＮＰバイポーラトランジスターの直列接続数が大きいほど電流が増幅されるので、クランプ回路のオン抵抗を低減する効果が大きくなる。
【００６２】
クランプ回路の第１の実施例によれば、Ｐ型の半導体基板１００に形成された複数のダイオードＤ１〜Ｄ３が、ダーリントン接続された複数のＰＮＰバイポーラトランジスターＱＡ１〜ＱＡ３と等価になり、ＰＮＰバイポーラトランジスターＱＡ１〜ＱＡ３の各々において半導体基板１００への電流経路が形成されるので、クランプ回路のオン抵抗を低減することができる。
【００６３】
＜クランプ回路の第２の実施例＞
図８は、図３又は図４に示すクランプ回路の第２の実施例を示す断面図である。図８に示すように、Ｐ型の半導体基板１００には、Ｐ型のコンタクト領域１０１と、比較的深い第１の層にディープＮウェル１１４と、第１の層よりも浅い第２の層にＮウェル１１５及びＰウェル１４１〜１４３とが配置されている。Ｐウェル１４１〜１４３は、半導体基板１００よりも高い不純物濃度を有しており、Ｎウェル１１４及び１１５によって半導体基板１００から分離されている（トリプルウェル構造）。
【００６４】
Ｎウェル１１５には、Ｎ型のコンタクト領域１０２が配置されている。また、Ｐウェル１４１には、Ｐ型のコンタクト領域１５１及びＮ型不純物領域１６１が配置されており、Ｐウェル１４２には、Ｐ型のコンタクト領域１５２及びＮ型不純物領域１６２が配置されており、Ｐウェル１４３には、Ｐ型のコンタクト領域１５３及びＮ型不純物領域１６３が配置されている。
【００６５】
ダイオードＤ１は、Ｐウェル１４１で構成されるアノードと、Ｎ型不純物領域１６１で構成されるカソードとを有し、ダイオードＤ２は、Ｐウェル１４２で構成されるアノードと、Ｎ型不純物領域１６２で構成されるカソードとを有し、ダイオードＤ３は、Ｐウェル１４３で構成されるアノードと、Ｎ型不純物領域１６３で構成されるカソードとを有している。
【００６６】
さらに、Ｐ型のコンタクト領域１５１〜１５３及びＮ型不純物領域１６１〜１６３等が形成された半導体基板１００上には、層間絶縁膜を介して、アルミニウム又は銅等を含有する金属で構成された配線を含む配線層が配置されている。層間絶縁膜及び配線層は、必要に応じて多層構造としても良い。
【００６７】
Ｐウェル１４１は、Ｐ型のコンタクト領域１５１及び配線を介してノードＮ３に電気的に接続されている。Ｎ型不純物領域１６１は、配線及びＰ型のコンタクト領域１５２を介してＰウェル１４２に電気的に接続されている。Ｎ型不純物領域１６２は、配線及びＰ型のコンタクト領域１５３を介してＰウェル１４３に電気的に接続されている。Ｎ型不純物領域１６３は、配線を介してノードＮ２に電気的に接続されている。それにより、ノードＮ３とノードＮ２との間にダイオードＤ１〜Ｄ３が直列に接続される。
【００６８】
ここで、Ｐウェル１４１〜１４３がＮウェル１１４及び１１５に接しており、Ｎウェル１１４及び１１５がＮ型のコンタクト領域１０２及び配線を介してノードＮ３に電気的に接続されているので、ダイオードＤ１〜Ｄ３の各々に寄生ＮＰＮバイポーラトランジスターが形成されることになる。例えば、ダイオードＤ１は、Ｎウェル１１４及び１１５で構成されるコレクターと、Ｐウェル１４１で構成されるベースと、Ｎ型不純物領域１６１で構成されるエミッターとを有するＮＰＮバイポーラトランジスターとして動作する。
【００６９】
図９は、第２の実施例に係るクランプ回路を含む静電気保護回路の等価回路を示す回路図であり、図８に示すダイオードＤ１〜Ｄ３をＮＰＮバイポーラトランジスターＱＣ１〜ＱＣ３として等価的に示している。トランジスターＱＣ３は、ノードＮ３に接続されたコレクターと、ノードＮ２に接続されたエミッターとを有している。トランジスターＱＣ２は、ノードＮ３に接続されたコレクターと、トランジスターＱＣ３のベースに接続されたエミッターとを有している。
【００７０】
また、トランジスターＱＣ１は、ノードＮ３に接続されたコレクター及びベースと、トランジスターＱＣ２のベースに接続されたエミッターとを有している。従って、トランジスターＱＣ１〜ＱＣ３は、ダーリントン接続されており、トランジスターＱＣ１〜ＱＣ３の各々においてノードＮ３からの電流経路が形成される。
【００７１】
クランプ回路の第２の実施例によれば、Ｎウェル１１４及び１１５に形成された複数のダイオードＤ１〜Ｄ３が、ダーリントン接続された複数のＮＰＮバイポーラトランジスターＱＣ１〜ＱＣ３と等価になり、ＮＰＮバイポーラトランジスターＱＣ１〜ＱＣ３の各々においてスイッチ回路１１からの電流経路が形成されるので、クランプ回路のオン抵抗を低減することができる。特に、ＮＰＮバイポーラトランジスターは、ＰＮＰバイポーラトランジスターよりも高い電流増幅率を有し、より多くのコレクター電流が流れるので、クランプ回路のオン抵抗をさらに低減することが可能である。
【００７２】
＜サイリスターの第１の実施例＞
図１０は、図４に示すサイリスターの第１の実施例を示す断面図である。図１０に示すように、Ｐ型の半導体基板１００には、Ｐ型のコンタクト領域１０３と、Ｎ型不純物領域１０４と、Ｎウェル１１６とが配置されている。
【００７３】
また、Ｎウェル１１６には、Ｐ型不純物領域１２４と、Ｎ型のコンタクト領域１３４とが配置されている。例えば、Ｎウェル１１６、Ｐ型不純物領域１２４、及び、Ｎ型不純物領域１０４の各々は、平面視でリング状の形状を有しても良い。なお、本願において、「平面視」とは、半導体基板１００の主面（図中の上面）に垂直な方向から各部を透視することをいう。
【００７４】
サイリスターＴＨ１１（図４）は、Ｐ型不純物領域１２４で構成されるアノードと、Ｎ型不純物領域１０４で構成されるカソードと、Ｎウェル１１６で構成されるＮゲートＧ１と、半導体基板１００のＰ型領域で構成されるＰゲートＧ２とを有している。図４に示すように、サイリスターＴＨ１１は、ＰＮＰバイポーラトランジスターＱＡ１１と、ＮＰＮバイポーラトランジスターＱＣ１１との組合せとして等価的に表される。
【００７５】
トランジスターＱＡ１１は、Ｐ型不純物領域１２４で構成されるエミッターと、Ｎウェル１１６で構成されるベースと、半導体基板１００のＰ型領域で構成されるコレクターとを有している。また、トランジスターＱＣ１１は、Ｎウェル１１６で構成されるコレクターと、半導体基板１００のＰ型領域で構成されるベースと、Ｎ型不純物領域１０４で構成されるエミッターとを有している。
【００７６】
さらに、Ｐ型不純物領域１２４及びＮ型のコンタクト領域１３４等が形成された半導体基板１００上には、層間絶縁膜を介して、アルミニウム又は銅等を含有する金属で構成された配線を含む配線層が配置されている。層間絶縁膜及び配線層は、必要に応じて多層構造としても良い。
【００７７】
Ｐ型不純物領域１２４は、配線を介してノードＮ１に電気的に接続されており、Ｎ型不純物領域１０４は、配線を介してノードＮ３に電気的に接続されている。それにより、ノードＮ１とノードＮ３との間にサイリスターＴＨ１１が接続される。また、Ｎウェル１１６は、Ｎ型のコンタクト領域１３４及び配線を介して抵抗素子Ｒ１３（図４）の一端に電気的に接続されており、半導体基板１００のＰ型領域は、Ｐ型のコンタクト領域１０３及び配線を介して抵抗素子Ｒ１１（図４）の一端に電気的に接続されている。なお、Ｐ型のコンタクト領域１０３とノードＮ２（図４）との間の抵抗値は非常に高い値に設定されている。
【００７８】
このように、半導体基板１００のＰ型領域を利用してサイリスターＴＨ１１を構成する場合には、サイリスターＴＨ１１のカソードと半導体基板１００との間の耐圧は、Ｎ型不純物領域１０４と半導体基板１００のＰ型領域との接合部の耐圧で定まる。従って、クランプ回路１２（図４）において直列に接続されるダイオードの数が多いと、静電気保護回路として動作する際にサイリスターＴＨ１１のカソードと半導体基板１００との間の電圧が高くなって、接合部において破壊が生じる可能性があるというデメリットが存在する。
【００７９】
＜サイリスターの第２の実施例＞
図１１は、図４に示すサイリスターの第２の実施例を示す断面図である。図１１に示すように、Ｐ型の半導体基板１００には、比較的深い第１の層にディープＮウェル１１７と、第１の層よりも浅い第２の層にＮウェル１１８及びＰウェル１４４とが配置されている。Ｐウェル１４４は、半導体基板１００よりも高い不純物濃度を有しており、Ｎウェル１１７及び１１８によって半導体基板１００から分離されている（トリプルウェル構造）。
【００８０】
Ｎウェル１１８には、Ｐ型不純物領域１２４と、Ｎ型のコンタクト領域１３４とが配置されている。Ｐウェル１４４には、Ｐ型のコンタクト領域１５４と、Ｎ型不純物領域１６４とが配置されている。例えば、Ｎウェル１１８、Ｐ型不純物領域１２４、及び、Ｎ型不純物領域１６４の各々は、平面視でリング状の形状を有しても良い。
【００８１】
サイリスターＴＨ１１（図４）は、Ｐ型不純物領域１２４で構成されるアノードと、Ｎ型不純物領域１６４で構成されるカソードと、Ｎウェル１１７及び１１８で構成されるＮゲートＧ１と、Ｐウェル１４４で構成されるＰゲートＧ２とを有している。図４に示すように、サイリスターＴＨ１１は、ＰＮＰバイポーラトランジスターＱＡ１１と、ＮＰＮバイポーラトランジスターＱＣ１１との組合せとして等価的に表される。
【００８２】
トランジスターＱＡ１１は、Ｐ型不純物領域１２４で構成されるエミッターと、Ｎウェル１１７及び１１８で構成されるベースと、Ｐウェル１４４で構成されるコレクターとを有している。また、トランジスターＱＣ１１は、Ｎウェル１１７及び１１８で構成されるコレクターと、Ｐウェル１４４で構成されるベースと、Ｎ型不純物領域１６４で構成されるエミッターとを有している。
【００８３】
さらに、Ｐ型不純物領域１２４及びＮ型不純物領域１６４等が形成された半導体基板１００上には、層間絶縁膜を介して、アルミニウム又は銅等を含有する金属で構成された配線を含む配線層が配置されている。層間絶縁膜及び配線層は、必要に応じて多層構造としても良い。
【００８４】
Ｐ型不純物領域１２４は、配線を介してノードＮ１に電気的に接続されており、Ｎ型不純物領域１６４は、配線を介してノードＮ３に電気的に接続されている。それにより、ノードＮ１とノードＮ３との間にサイリスターＴＨ１１が接続される。また、Ｎウェル１１７及び１１８は、Ｎ型のコンタクト領域１３４及び配線を介して抵抗素子Ｒ１３（図４）の一端に電気的に接続されており、Ｐウェル１４４は、Ｐ型のコンタクト領域１５４及び配線を介して抵抗素子Ｒ１１（図４）の一端に電気的に接続されている。
【００８５】
このように、トリプルウェルを用いてサイリスターＴＨ１１のカソードを半導体基板１００から分離することにより、サイリスターＴＨ１のカソードと半導体基板１００との間の耐圧を向上させることができる。それにより、クランプ回路１２（図４）において直列に接続されるダイオードの数を増加させて、ホールド電圧を高くしたり、又は、クランプ回路１２のオン抵抗を低減することが可能となる。
【００８６】
＜サイリスターの第３の実施例＞
図１２は、図４に示すサイリスターの第３の実施例を示す断面図である。図１２に示す第３の実施例においては、図１０に示す第１の実施例に対して、Ｐ型の半導体基板１００にＮウェル１１６（第１のＮウェル）から距離を置いて配置されたＮウェル１１９（第２のＮウェル）が追加されている。その他の点に関しては、第３の実施例は、第１の実施例と同様でも良い。
【００８７】
図１２に示すように、Ｎウェル１１６には、Ｐ型不純物領域１２４と、Ｎ型のコンタクト領域１３４とが配置されており、Ｎウェル１１９には、Ｎ型のコンタクト領域１３５が配置されている。例えば、Ｎウェル１１６、Ｎウェル１１９、及び、Ｐ型不純物領域１２４の各々は、平面視でリング状の形状を有しても良い。
【００８８】
サイリスターＴＨ１１（図４）は、Ｐ型不純物領域１２４で構成されるアノードと、Ｎウェル１１９で構成されるカソードと、Ｎウェル１１６で構成されるＮゲートＧ１と、半導体基板１００のＰ型領域で構成されるＰゲートＧ２とを有している。図４に示すように、サイリスターＴＨ１１は、ＰＮＰバイポーラトランジスターＱＡ１１と、ＮＰＮバイポーラトランジスターＱＣ１１との組合せとして等価的に表される。
【００８９】
トランジスターＱＡ１１は、Ｐ型不純物領域１２４で構成されるエミッターと、Ｎウェル１１６で構成されるベースと、半導体基板１００のＰ型領域で構成されるコレクターとを有している。また、トランジスターＱＣ１１は、Ｎウェル１１６で構成されるコレクターと、半導体基板１００のＰ型領域で構成されるベースと、Ｎウェル１１９で構成されるエミッターとを有している。
【００９０】
Ｐ型不純物領域１２４は、配線を介してノードＮ１に電気的に接続されており、Ｎウェル１１９は、Ｎ型のコンタクト領域１３５及び配線を介してノードＮ３に電気的に接続されている。それにより、ノードＮ１とノードＮ３との間にサイリスターＴＨ１１が接続される。また、Ｎウェル１１６は、Ｎ型のコンタクト領域１３４及び配線を介して抵抗素子Ｒ１３（図４）の一端に電気的に接続されており、半導体基板１００のＰ型領域は、Ｐ型のコンタクト領域１０３及び配線を介して抵抗素子Ｒ１１（図４）の一端に電気的に接続されている。
【００９１】
このように、Ｎウェル１１９を用いてサイリスターＴＨ１１のカソードを構成する場合には、サイリスターＴＨ１１のカソードと半導体基板１００との間の耐圧は、Ｎウェル１１９と半導体基板１００のＰ型領域との接合部の耐圧で定まる。従って、サイリスターＴＨ１のカソードと半導体基板１００との間の耐圧を向上させることができる。それにより、クランプ回路１２（図４）において直列に接続されるダイオードの数を増加させて、ホールド電圧を高くしたり、又は、クランプ回路１２のオン抵抗を低減することが可能となる。
【００９２】
＜サイリスターの第４の実施例＞
図１３は、図４に示すサイリスターの第４の実施例を示す断面図である。図１３に示す第４の実施例においては、図１０に示す第１の実施例に対して、一般的なツインウェルプロセスによって形成されたＰウェル１４４が追加されている。その他の点に関しては、第４の実施例は、第１の実施例と同様でも良い。
【００９３】
図１３に示すように、Ｐ型の半導体基板１００において互いに隣接するようにＮウェル１１６及びＰウェル１４４が配置されている。Ｐウェル１４４は、半導体基板１００よりも高い不純物濃度を有している。Ｎウェル１１６には、Ｐ型不純物領域１２４と、Ｎ型のコンタクト領域１３４とが配置されている。また、Ｐウェル１４４には、Ｐ型のコンタクト領域１５４と、Ｎ型不純物領域１６４とが配置されている。例えば、Ｎウェル１１６、Ｐ型不純物領域１２４、及び、Ｎ型不純物領域１６４の各々は、平面視でリング状の形状を有しても良い。
【００９４】
サイリスターＴＨ１１（図４）は、Ｐ型不純物領域１２４で構成されるアノードと、Ｎ型不純物領域１６４で構成されるカソードと、Ｎウェル１１６で構成されるＮゲートＧ１と、Ｐウェル１４４で構成されるＰゲートＧ２とを有している。図４に示すように、サイリスターＴＨ１１は、ＰＮＰバイポーラトランジスターＱＡ１１と、ＮＰＮバイポーラトランジスターＱＣ１１との組合せとして等価的に表される。
【００９５】
トランジスターＱＡ１１は、Ｐ型不純物領域１２４で構成されるエミッターと、Ｎウェル１１６で構成されるベースと、Ｐウェル１４４及び半導体基板１００のＰ型領域で構成されるコレクターとを有している。また、トランジスターＱＣ１１は、Ｎウェル１１６で構成されるコレクターと、Ｐウェル１４４で構成されるベースと、Ｎ型不純物領域１６４で構成されるエミッターとを有している。
【００９６】
Ｐ型不純物領域１２４は、配線を介してノードＮ１に電気的に接続されており、Ｎ型不純物領域１６４は、配線を介してノードＮ３に電気的に接続されている。それにより、ノードＮ１とノードＮ３との間にサイリスターＴＨ１１が接続される。また、Ｎウェル１１６は、Ｎ型のコンタクト領域１３４及び配線を介して抵抗素子Ｒ１３（図４）の一端に電気的に接続されており、Ｐウェル１４４は、Ｐ型のコンタクト領域１５４及び配線を介して抵抗素子Ｒ１１（図４）の一端に電気的に接続されている。
【００９７】
このように、Ｎウェル１１６及びＰウェル１４４を用いてサイリスターＴＨ１１を構成することにより、サイリスターＴＨ１の特性を向上させることが可能となる。第４の実施例において、サイリスターＴＨ１１のアノード・カソード間の耐圧は、Ｎウェル１１６とＰウェル１４４との接合部の耐圧で定まる。
【００９８】
＜サイリスターの第５の実施例＞
図１４は、図４に示すサイリスターの第５の実施例を示す断面図である。図１４に示す第５の実施例においては、図１３に示す第４の実施例に対して、半導体基板１００のＰ型領域がＮウェル１１６とＰウェル１４４との間に延在している。その他の点に関しては、第５の実施例は、第４の実施例と同様でも良い。
【００９９】
サイリスターＴＨ１１（図４）は、Ｐ型の半導体基板１００に配置されたＮウェル１１６に配置されたＰ型不純物領域１２４で構成されるアノードと、半導体基板１００にＮウェル１１６から距離を置いて配置されたＰウェル１４４に配置されたＮ型不純物領域１６４で構成されるカソードと、Ｎウェル１１６で構成されるＮゲートＧ１と、Ｐウェル１４４で構成されるＰゲートＧ２とを有している。
【０１００】
ここで、Ｎウェル１１６とＰウェル１４４との間の半導体基板１００のＰ型領域の不純物濃度は、Ｐウェル１４４の不純物濃度よりも低くなっている。サイリスターＴＨ１１のアノード・カソード間の耐圧は、Ｎウェル１１６と半導体基板１００のＰ型領域との接合部の耐圧で定まる。
【０１０１】
このように、Ｎウェル１１６とＰウェル１４４との間に不純物濃度が低いスペースを設けることにより、サイリスターＴＨ１１のアノード・カソード間の耐圧を向上させて、第４の実施例よりも高耐圧の静電気保護回路を提供することができる。また、クランプ回路１２（図４）において、より多くのダイオードを直列に接続して、ホールド電圧を上げたりオン抵抗を下げたりする効果を高めることができる。
【０１０２】
＜クランプ回路の第３の実施例＞
図１５は、図６に示すクランプ回路において半導体基板の寄生抵抗を考慮した断面図である。図１５に示すように、複数のダイオードＤ１〜Ｄ３によって形成される複数の寄生ＰＮＰバイポーラトランジスターのコレクターを構成する半導体基板１００において、寄生抵抗Ｒｐが存在する。
【０１０３】
図１６は、図３又は図４に示すクランプ回路の第３の実施例を示す断面図である。図１６に示す第３の実施例においては、図６に示す第１の実施例に対して、隣り合う２つのダイオード間に、半導体基板１００と同じ導電型のコンタクト領域１０５が設けられて、配線１７０に電気的に接続されている。その他の点に関しては、第３の実施例は、第１の実施例と同様でも良い。
【０１０４】
図１６に示すように、クランプ回路は、Ｐ型の半導体基板１００に配置された複数のＮウェル１１１〜１１３及びそれらのＮウェル１１１〜１１３にそれぞれ配置された複数のＰ型不純物領域１２１〜１２３で構成される複数のダイオードＤ１〜Ｄ３を含んでいる。それらのダイオードＤ１〜Ｄ３によって複数の寄生ＰＮＰバイポーラトランジスターがそれぞれ形成されており、半導体基板１００のＰ型領域がそれらのＰＮＰバイポーラトランジスターのコレクターを構成する。
【０１０５】
さらに、クランプ回路は、半導体基板１００において隣り合う２つのＮウェルの間に配置されたＰ型のコンタクト領域１０５と、コンタクト領域１０５とノードＮ２との間に電気的に接続された配線１７０とを含んでいる。それにより、複数のダイオードＤ１〜Ｄ３によって形成される複数のＰＮＰバイポーラトランジスターのコレクターを構成する半導体基板１００の寄生抵抗値を下げて、クランプ回路のオン抵抗を低減することができる。
【０１０６】
＜クランプ回路の第４の実施例＞
図１７は、図３又は図４に示すクランプ回路の第４の実施例を示す断面図である。図１７に示す第４の実施例においては、図１６に示す第３の実施例に対して、一般的なツインウェルプロセスによって形成されたＰウェル１４５〜１４８が追加されている。その他の点に関しては、第４の実施例は、第３の実施例と同様でも良い。
【０１０７】
図１７に示すように、Ｐ型の半導体基板１００において互いに隣接するように複数のＮウェル１１１〜１１３と複数のＰウェル１４５〜１４８とが配置されている。Ｐウェル１４５〜１４８は、半導体基板１００よりも高い不純物濃度を有しており、一体として形成されても良い。クランプ回路は、複数のＮウェル１１１〜１１３及びそれらのＮウェル１１１〜１１３にそれぞれ配置された複数のＰ型不純物領域１２１〜１２３で構成される複数のダイオードＤ１〜Ｄ３を含んでいる。
【０１０８】
さらに、クランプ回路は、Ｐウェル１４５〜１４８に配置されたＰ型のコンタクト領域１０１及び１０５と、コンタクト領域１０１及び１０５とノードＮ２との間に電気的に接続された配線１７０とを含んでいる。ここで、ダイオードＤ１〜Ｄ３のカソードと半導体基板１００との間の耐圧は、Ｎウェル１１１〜１１３とＰウェル１４５〜１４８との接合部の耐圧で定まる。
【０１０９】
このように、半導体基板１００よりも比抵抗が小さいＰウェル１４５〜１４８を半導体基板１００に配置してノードＮ２に電気的に接続することにより、複数のダイオードＤ１〜Ｄ３によって形成される複数のＰＮＰバイポーラトランジスターのコレクター側の寄生抵抗値を第３の実施例よりも下げることができる。
【０１１０】
＜クランプ回路の第５の実施例＞
図１８は、図３又は図４に示すクランプ回路の第５の実施例を示す断面図である。図１８に示す第５の実施例においては、図１７に示す第４の実施例に対して、半導体基板１００のＰ型領域がＮウェル１１１〜１１３とＰウェル１４５〜１４８との間に延在している。その他の点に関しては、第５の実施例は、第４の実施例と同様でも良い。
【０１１１】
クランプ回路は、Ｐ型の半導体基板１００に配置された複数のＮウェル１１１〜１１３及びそれらのＮウェル１１１〜１１３にそれぞれ配置された複数のＰ型不純物領域１２１〜１２３で構成される複数のダイオードＤ１〜Ｄ３を含んでいる。さらに、クランプ回路は、半導体基板１００においてＮウェル１１１〜１１３から距離を置いて配置されたＰウェル１４５〜１４８と、Ｐウェル１４５〜１４８に配置されたＰ型のコンタクト領域１０１及び１０５と、コンタクト領域１０１及び１０５とノードＮ２との間に電気的に接続された配線１７０とを含んでいる。Ｐウェル１４６及び１４７は、Ｎウェル１１１〜１１３の内で隣り合う２つのＮウェルの間に配置されている。
【０１１２】
ここで、Ｎウェル１１１〜１１３とＰウェル１４５〜１４８との間の半導体基板１００のＰ型領域の不純物濃度が、Ｐウェル１４５〜１４８の不純物濃度よりも低くなっている。従って、ダイオードＤ１〜Ｄ３のカソードと半導体基板１００との間の耐圧は、Ｎウェル１１１〜１１３と半導体基板１００のＰ型領域との接合部の耐圧で定まる。
【０１１３】
このように、半導体基板１００よりも比抵抗が小さいＰウェル１４５〜１４８を半導体基板１００に配置してノードＮ２に電気的に接続することにより、複数のダイオードＤ１〜Ｄ３によって形成される複数のＰＮＰバイポーラトランジスターのコレクター側の寄生抵抗値を第３の実施例よりも下げることができる。また、Ｎウェル１１１〜１１３とＰウェル１４５〜１４８との間に不純物濃度が低いスペースを設けることにより、ダイオードＤ１〜Ｄ３のカソードと半導体基板１００との間の耐圧を向上させると共に、イオン打ち込み等のプロセス条件を変えることなく、スペースの大きさによって耐圧を任意に設定することができる。
【０１１４】
＜クランプ回路の第６の実施例＞
図１９は、図３又は図４に示すクランプ回路の第６の実施例を示す断面図であり、クランプ回路を構成するＮ個のダイオードＤ１〜ＤＮを示している（Ｎは２以上の整数）。図１９に示す第６の実施例は、図１８に示す第５の実施例と同様の構成を有している。
【０１１５】
図１９に示すように、Ｐウェル１４６等及び半導体基板１００のＰ型領域とＮウェル１１１とで寄生ダイオードＤＰ１が構成され、Ｐウェル１４７等及び半導体基板１００のＰ型領域とＮウェル１１２とで寄生ダイオードＤＰ２が構成されている。このようにして、クランプ回路は、寄生ダイオードＤＰ１〜ＤＰＮを含んでいる。ここで、寄生ダイオードＤＰ１の逆方向降伏電圧が、スイッチ回路１１（図３）を構成するサイリスターＴＨ１１（図４）の降伏電圧よりも低く設定されている。他の寄生ダイオードＤＰ２〜ＤＰＮについても同様である。
【０１１６】
図２０は、図１９に示す寄生ダイオードの逆方向の電流−電圧特性の測定データを示す図である。図２０において、横軸は測定電圧（Ｖ）を表しており、縦軸は測定電流（Ａ）を表している。測定対象は、Ｎウェル１１１に配置されたＮ型のコンタクト領域１３１とＰウェル１４６に配置されたＰ型のコンタクト領域１０５との間に接続された逆方向の寄生ダイオードＤＰ１である。
【０１１７】
図２０における曲線Ａ〜Ｊは、ＮウェルとＰウェルとの間のスペースが、０μｍ、０．２μｍ、０．４μｍ、０．６μｍ、０．８μｍ、１．０μｍ、１．２μｍ、１．４μｍ、１．６μｍ、１．８μｍである場合の特性をそれぞれ示している。図２０に示すように、ＮウェルとＰウェルとの間のスペースに対して逆方向降伏電圧（ブレークダウン電圧）は単調に増加する。従って、寄生ダイオードＤＰ１〜ＤＰＮの逆方向降伏電圧は、ＮウェルとＰウェルとの間のスペースで自由に設定することができる。
【０１１８】
図２１は、図４に示す静電気保護回路に第６の実施例に係るクランプ回路が適用された場合の等価回路を示す回路図であり、図１９に示すダイオードＤ１〜ＤＮをＰＮＰバイポーラトランジスターＱＡ１〜ＱＡＮとして等価的に示している。例えば、トランジスターＱＡ１は、ノードＮ３に接続されたエミッターと、ノードＮ２に接続されたコレクターとを有している。寄生ダイオードＤＰ１は、トランジスターＱＡ１のベースに接続されたカソードと、ノードＮ２に接続されたアノードとを有している。
【０１１９】
ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となってサイリスターＴＨ１１がオン状態となったときに、寄生ダイオードＤＰ１のカソード・アノード間電圧が逆方向降伏電圧に達すると、寄生ダイオードＤＰ１が降伏する。それにより、寄生ダイオードＤＰ１に逆方向電流Ｊ５が流れてトランジスターＱＡ１のベース電流となり、トランジスターＱＡ１のエミッターからコレクターに増幅された電流Ｊ６が流れる。
【０１２０】
寄生ダイオードＤＰ１の逆方向降伏電圧がサイリスターＴＨ１１の降伏電圧よりも低いことにより、静電気保護回路のトリガー電圧（所定の電圧）を寄生ダイオードＤＰ１の逆方向降伏電圧よりも高く設定することが可能となる。従って、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となってサイリスターＴＨ１１がオン状態となったときに、寄生ダイオードＤＰ１の逆方向電圧が逆方向降伏電圧に達すると、寄生ダイオードＤＰ１に流れる逆方向電流Ｊ５によってクランプ回路のオン抵抗を低減することができる。
【０１２１】
例えば、図１４に示すサイリスターにおいて、ＮウェルとＰウェルとの間のスペースを約１．６ｕｍ以上にすれば、サイリスターのアノード・カソード間の降伏電圧が約５０Ｖ以上となる。また、図１９に示すクランプ回路において、ＮウェルとＰウェルとの間のスペースを約０．８ｕｍにすれば、寄生ダイオードＤＰ１の逆方向降伏電圧が約３０Ｖとなる。
【０１２２】
その場合に、静電気保護回路のトリガー電圧（所定の電圧）を約３０Ｖよりも高く設定することが可能となる。従って、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上となってサイリスターＴＨ１１がオン状態となったときに、寄生ダイオードＤＰ１の逆方向電圧が約３０Ｖに達すると、寄生ダイオードＤＰ１が降伏して、寄生ダイオードＤＰ１に逆方向電流Ｊ５が流れる。
【０１２３】
また、図１９に示すクランプ回路の寄生ダイオードＤＰ１〜ＤＰＮにおいて、ノードＮ２に近い寄生ダイオードほど（例えば、寄生ダイオードＤＰ１よりも寄生ダイオードＤＰ２において）、ＮウェルとＰウェルとの間のスペースを小さくして逆方向降伏電圧を下げるようにしても良い。それにより、半導体基板１００に流れ込むトータルの電流を増やして、クランプ回路のオン抵抗をさらに低減することが可能となる。
【０１２４】
＜第３の実施形態＞
図２２は、本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図である。以上の図３〜図２１においてはＰ型の半導体基板を使用する場合について説明したが、本発明は、Ｎ型の半導体基板を使用する場合にも同様に適用することができる。その場合には、図３〜図２１において、Ｐ型の領域とＮ型の領域とが逆になり、それに応じて回路間の接続が変更される。
【０１２５】
図２２に示す例においては、Ｎ型の半導体基板（例えば、燐又は砒素等のＮ型不純物を含むシリコン基板）が使用され、ノードＮ１がＮ型の半導体基板に電気的に接続されている。また、クランプ回路１２は、ノードＮ１とノードＮ３との間に接続されており、スイッチ回路１１は、ノードＮ３とノードＮ２との間に接続されている。従って、クランプ回路１２の複数のダイオードＤ１〜Ｄ３は、Ｎ型の半導体基板とスイッチ回路１１との間に直列に接続されることになる。
【０１２６】
あるいは、Ｎ型の半導体基板にＰウェルによって半導体基板から分離されたＮウェルが設けられる場合には、ノードＮ２がＰウェルに電気的に接続されると共に、ノードＮ１がＮ型の半導体基板の替わりにＮウェルに電気的に接続されても良い。その場合に、クランプ回路１２の複数のダイオードＤ１〜Ｄ３は、Ｎウェルとスイッチ回路１１との間に直列に接続されることになる。
【０１２７】
クランプ回路１２の複数のダイオードＤ１〜Ｄ３は、Ｎ型の半導体基板に形成される。例えば、ダイオードＤ１〜Ｄ３の各々が、Ｎ型の半導体基板に配置されたＰウェルで構成されるアノードと、Ｐウェルに配置されたＮ型不純物領域で構成されるカソードとを有しても良い。ここで、Ｐウェルは半導体基板のＮ型領域に接しており、半導体基板のＮ型領域はノードＮ１に電気的に接続されているので、ダイオードＤ１〜Ｄ３の各々に寄生ＮＰＮバイポーラトランジスターが形成される。
【０１２８】
即ち、ダイオードＤ１〜Ｄ３の各々は、半導体基板のＮ型領域で構成されるコレクターと、Ｐウェルで構成されるベースと、Ｎ型不純物領域で構成されるエミッターとを有するＮＰＮバイポーラトランジスターとして動作する。複数のＮＰＮバイポーラトランジスターは、ダーリントン接続されており、各々のＮＰＮバイポーラトランジスターにおいてノードＮ１からの電流経路が形成されるので、クランプ回路１２のオン抵抗を低減することができる。
【０１２９】
＜トリガー回路の実施例＞
図２３〜図３１は、図３又は図２２に示すトリガー回路の実施例を示す回路図である。図２３〜図３１のいずれかに示すトリガー回路は、図３又は図２２に示すトリガー回路１３として使用することが可能であり、図４等に示す抵抗素子Ｒ１３と逆方向のダイオードＤ１３とを直列に接続して構成されるトリガー回路の替わりに使用しても良い。
【０１３０】
例えば、トリガー回路は、両端間に印加される電圧が一定の電圧に達すると電流が流れ出す回路素子と、抵抗特性を有する回路素子とを、ノードＮ１とノードＮ２との間に直列に接続して構成される。それらの回路素子の接続点が、図３又は図２２に示すスイッチ回路１１の制御端子にノードＮ４を介して接続される。トリガー回路は、ノードＮ１とノードＮ２との間の電圧の急峻な立ち上がりに応じて制御信号を活性化し、スイッチ回路１１をオン状態にする電圧又は電流をノードＮ４に供給する。
【０１３１】
具体的には、図２３又は図２４に示すように、ノードＮ１とノードＮ２との間に抵抗素子と少なくとも１つの逆方向のダイオードとを直列に接続してトリガー回路を構成しても良い。スイッチ回路１１の制御信号の極性によって、スイッチ回路１１をオフ状態とする制御信号の電位側のノードＮ１又はＮ２に抵抗素子が接続される。例えば、スイッチ回路１１がＰチャネルＭＯＳトランジスターで構成される場合には、電源電位ＶＤＤ側のノードＮ１に抵抗素子が接続される。
【０１３２】
あるいは、図２５又は図２６に示すように、ノードＮ１とノードＮ２との間に抵抗素子と少なくとも１つのＭＯＳトランジスター又はバイポーラトランジスターとを直列に接続してトリガー回路を構成しても良い。ＭＯＳトランジスターのゲートは、通常動作状態においてＭＯＳトランジスターがオフ状態となるようにソース側に接続される。バイポーラトランジスターのベースは、通常動作状態においてバイポーラトランジスターがオフ状態となるようにエミッター側に接続される。
【０１３３】
あるいは、図２７又は図２８に示すように、ノードＮ１とノードＮ２との間に抵抗素子とキャパシターとを直列に接続してトリガー回路を構成しても良い。その場合には、トリガー回路の両端間に印加される電圧が一定の電圧に達すると、抵抗素子とキャパシターとの時定数で定まる期間において制御信号が活性化される。図２８に示すように、キャパシターには、放電用に逆方向のダイオードを並列に接続しても良い。
【０１３４】
あるいは、図２９〜図３１に示すように、ノードＮ１及びノードＮ２から電源電圧が供給されて動作するインバーターの出力端子からノードＮ４に制御信号が出力されるようにトリガー回路を構成しても良い。インバーターは、例えば、ＰチャネルＭＯＳトランジスター及びＮチャネルＭＯＳトランジスターで構成される。インバーターの入力端子とノードＮ１又はノードＮ２との間には、抵抗素子、キャパシター、又は、ダイオードが接続される。
【０１３５】
＜電子機器＞
図３２は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図３２に示すように、この電子機器は、ＣＰＵ２２０と、操作部２３０と、ＲＯＭ（リードオンリー・メモリー）２４０と、ＲＡＭ（ランダムアクセス・メモリー）２５０と、通信部２６０と、表示部２７０と、音声出力部２８０とを含んでも良い。
【０１３６】
ここで、ＣＰＵ２２０、及び、ＲＯＭ２４０〜音声出力部２８０の少なくとも一部は、本発明の一実施形態に係る半導体装置に内蔵される。なお、図３２に示す構成要素の一部を省略又は変更しても良いし、あるいは、図３２に示す構成要素に他の構成要素を付加しても良い。
【０１３７】
ＣＰＵ２２０は、ＲＯＭ２４０等に記憶されているプログラムに従って、外部から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ２２０は、操作部２３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の画像を表示させるための画像信号を生成したり、音声出力部２８０に各種の音声を出力させるための音声信号を生成したりする。
【０１３８】
操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ２２０に出力する。ＲＯＭ２４０は、ＣＰＵ２２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ２５０は、ＣＰＵ２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、操作部２３０を用いて入力されたデータ、又は、ＣＰＵ２２０がプログラムに従って実行した演算結果等を一時的に記憶する。
【０１３９】
通信部２６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ２２０と外部装置との間のデータ通信を行う。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ２２０から供給される画像信号に基づいて各種の画像を表示する。また、音声出力部２８０は、例えば、スピーカー等を含み、ＣＰＵ２２０から供給される音声信号に基づいて音声を出力する。
【０１４０】
電子機器としては、例えば、腕時計や置時計等の時計、タイマー、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。本実施形態によれば、チップサイズの増大が抑制された高耐圧の半導体装置を用いて、低コストで信頼性の高い電子機器を提供することができる。
【０１４１】
本発明においては、上記の幾つかの実施形態又は実施例を組み合わせて用いることもできる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１４２】
１、２…ダイオード、３、４…電源配線、１０…静電気保護回路、１１…スイッチ回路、１２…クランプ回路、１３…トリガー回路、２０…内部回路、１００…半導体基板、１０１〜１０３、１０５、１３１〜１３５、１５１〜１５４…コンタクト領域、１０４…Ｎ型不純物領域、１１１〜１１９…Ｎウェル、１２１〜１２４…Ｐ型不純物領域、１４１〜１４６…Ｐウェル、１６１〜１６４…Ｎ型不純物領域、１７０…配線、２２０…ＣＰＵ、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、２８０…音声出力部、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、ＱＰ２０…ＰチャネルＭＯＳトランジスター、ＱＮ２０…ＮチャネルＭＯＳトランジスター、Ｄ１〜Ｄ１３…ダイオード、Ｒ１１、Ｒ１３…抵抗素子、ＴＨ１１…サイリスター、Ｇ１…Ｎゲート、Ｇ２…Ｐゲート、ＱＡ１１…ＰＮＰバイポーラトランジスター、ＱＣ１１…ＮＰＮバイポーラトランジスター、ＱＡ１〜ＱＡ３…寄生ＰＮＰバイポーラトランジスター、ＱＣ１〜ＱＣ３…寄生ＮＰＮバイポーラトランジスター、ＤＰ１〜ＤＰ３…寄生ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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