(57)【要約】【課題】  光電変換装置の性能向上に有利な技術を提供する。【解決手段】  画素回路部が絶縁体膜で覆われた状態で半導体基板を加熱する工程と、絶縁体膜を透過して画素回路部へイオン注入を行う工程と、加熱する工程の後に、周辺回路部へイオン注入を行う工程と、周辺回路部へイオン注入を行う工程の後に、トランジスタのゲート電極の側面にサイドウォールを形成する工程と、を有する。【選択図】  図２
2019046924.tif 000002
【特許請求の範囲】
【請求項１】
光電変換装置の製造方法であって、
画素回路部および周辺回路部を有する半導体基板を用意する工程と、
前記画素回路部の上に第１トランジスタのゲート電極を形成した後に、前記画素回路部および前記周辺回路部を覆う絶縁体膜を形成する工程と、
前記画素回路部が前記絶縁体膜で覆われた状態で前記半導体基板を加熱する工程と、
前記絶縁体膜を透過して前記画素回路部へイオン注入を行う工程と、
前記周辺回路部の上に第２トランジスタのゲート電極を形成した後であって、前記加熱する工程の後に、前記周辺回路部へイオン注入を行う工程と、
前記周辺回路部へイオン注入を行う工程の後に、前記第２トランジスタのゲート電極の側面にサイドウォールを形成する工程と、を有し、
前記周辺回路部へイオン注入を行う工程では、前記第２トランジスタのソース／ドレイン領域の少なくとも一部を形成することを特徴とする製造方法。
【請求項２】
前記画素回路部へイオン注入を行う工程は、前記第１トランジスタのドレイン領域を形成する工程を含む、請求項１に記載の製造方法。
【請求項３】
前記画素回路部へイオン注入を行う工程は、前記画素回路部へホウ素をイオン注入する工程を含む、請求項１に記載の製造方法。
【請求項４】
前記絶縁体膜を形成する工程の前に、前記画素回路部に光電変換領域を形成する工程を有する、請求項１乃至３のいずれか１項に記載の製造方法。
【請求項５】
前記光電変換領域を形成する工程は、前記第１トランジスタのゲート電極を形成する工程の前に行われる、請求項４に記載の製造方法。
【請求項６】
前記画素回路部へイオン注入を行う工程は、前記光電変換領域と前記絶縁体膜との間に、前記光電変換領域の導電型とは反対の導電型の不純物領域を形成する工程を含む、請求項４または５のいずれか１項に記載の製造方法。
【請求項７】
前記画素回路部へイオン注入を行う工程の前に、前記加熱する工程を行う、請求項１乃至６のいずれか１項に記載の製造方法。
【請求項８】
前記画素回路部へイオン注入を行う工程の後に、前記半導体基板が前記絶縁体膜で覆われた状態で前記半導体基板を加熱する工程を更に有する、請求項７に記載の製造方法。
【請求項９】
前記画素回路部へイオン注入を行う工程の後に行われる前記加熱する工程では、前記画素回路部へイオン注入を行う工程の前に行われる前記加熱する工程における前記半導体基板の温度を超えないように行われる、請求項８に記載の製造方法。
【請求項１０】
前記画素回路部へイオン注入を行う工程の後に、前記加熱する工程を行う、請求項１乃至６のいずれか１項に記載の製造方法。
【請求項１１】
前記加熱する工程では、前記半導体基板の温度を前記絶縁体膜の成膜温度よりも高くする、請求項１乃至１０のいずれか１項に記載の製造方法。
【請求項１２】
前記加熱する工程では、前記半導体基板の温度を８５０℃以上にする、請求項１乃至１１のいずれか１項に記載の製造方法。
【請求項１３】
前記周辺回路部へイオン注入する工程の前に、少なくとも前記周辺回路部の上から前記絶縁体膜を除去する工程を有する、請求項１乃至１２のいずれか１項に記載の製造方法。
【請求項１４】
前記絶縁体膜を除去する工程では、前記画素回路部へイオン注入する工程で形成された不純物領域の上からも前記絶縁体膜を除去する、請求項１３に記載の製造方法。
【請求項１５】
前記絶縁体膜を除去する工程において、前記絶縁体膜をウェットエッチングにより除去する、請求項１３または１４に記載の製造方法。
【請求項１６】
前記画素回路部へイオン注入を行う工程の後に、前記第２トランジスタのゲート電極の側面を覆う誘電体膜を形成する工程を更に備え、
前記サイドウォールを形成する工程では、前記誘電体膜から前記サイドウォールを形成する、請求項１５に記載の製造方法。
【請求項１７】
前記サイドウォールを形成する工程では、前記画素回路部へイオン注入を行う工程で形成された不純物領域の上に、前記誘電体膜を残留させる、請求項１６に記載の製造方法。
【請求項１８】
前記サイドウォールを形成する工程の後に、前記誘電体膜に接して設けられた金属膜を前記半導体基板と反応させることにより、前記ソース／ドレイン領域の上にシリサイド部を形成する工程を更に備える、請求項１６または１７に記載の製造方法。
【請求項１９】
前記周辺回路部へのイオン注入の注入エネルギーは、前記画素回路部へのイオン注入の注入エネルギーよりも低い、請求項１乃至１８のいずれか１項に記載の製造方法。
【請求項２０】
前記第１トランジスタのゲート絶縁膜は、前記第２トランジスタのゲート絶縁膜よりも厚い、請求項１乃至１９のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
光電変換装置の製造方法に関する。
【背景技術】
【０００２】
撮像装置などの光電変換装置の性能向上のためには、画素回路部と周辺回路部の両方の特性を両立することが重要である。画素回路部においては、半導体基板に生じるダメージの低減が重要である。半導体基板に生じたダメージは白キズ（ホワイトスポット）などの原因となり、画素回路の特性を低下させるためである。また、周辺回路部においては、周辺回路の高速化や集積化のためにトランジスタの微細化を図ることが重要である。
【０００３】
特許文献１には、転送トランジスタのゲート電極（２１）が絶縁膜（３０ｉ）により覆われた状態でイオンを注入することにより、保護領域（１４）を形成することが開示されている。
【０００４】
特許文献２には、ポリシリコン電極ＰＳの側壁の表面を熱酸化することによって熱酸化膜ＴＳを形成し、熱酸化膜ＴＳを透過するように、半導体基板ＳＢにイオンを注入することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６１２３６号公報
【特許文献２】特開２０１０−２１２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１、２の技術では、画素回路部と周辺回路部の両方の特性を向上するには不十分である。本発明は、光電変換装置の性能向上に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
課題を解決するための手段は、光電変換装置の製造方法であって、画素回路部および周辺回路部を有する半導体基板を用意する工程と、前記画素回路部の上に第１トランジスタのゲート電極を形成した後に、前記画素回路部および前記周辺回路部を覆う絶縁体膜を形成する工程と、前記画素回路部が前記絶縁体膜で覆われた状態で前記半導体基板を加熱する工程と、前記絶縁体膜を透過して前記画素回路部へイオン注入を行う工程と、前記周辺回路部の上に第２トランジスタのゲート電極を形成した後であって、前記加熱する工程の後に、前記周辺回路部へイオン注入を行う工程と、前記周辺回路部へイオン注入を行う工程の後に、前記第２トランジスタのゲート電極の側面にサイドウォールを形成する工程と、を有し、前記周辺回路部へイオン注入を行う工程では、前記第２トランジスタのソース／ドレイン領域の少なくとも一部を形成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、光電変換装置の性能向上に有利な技術を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】光電変換装置の製造方法を説明する模式的断面図。
【図２】光電変換装置の製造方法を説明する模式的断面図。
【図３】光電変換装置の製造方法を説明する模式的断面図。
【図４】光電変換装置の製造方法を説明する模式的断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そして、共通する構成を断りなく複数の図面を相互に参照して説明する場合がある。また、共通の符号を付した構成については説明を省略する場合がある。
【００１１】
図１〜４を用いて光電変換装置の製造方法を説明する。図１〜４は光電変換装置の要部を説明する断面模式図である。
【００１２】
図１（ａ）に示す工程ａでは、シリコンウエハなどの半導体基板１０を用意する。半導体基板１０は製造工程を経てその上に画素回路が形成される画素回路部１１と、製造工程を経てその上に周辺回路が形成される周辺回路部１２と、を有する。画素回路は、転送トランジスタや増幅トランジスタ、リセットトランジスタなどを含む。周辺回路は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路や、増幅回路、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｇａｌ  Ｃｏｎｖｅｒｔｏｒ：アナログデジタル変換）回路を含みうる。また、周辺回路は、タインミングジェネレータなどの制御回路や、水平走査回路、垂直走査回路などの駆動回路を含みうる。
【００１３】
半導体基板１０の素子部は素子分離部１３で画定されている。素子分離部１３は例えばＬＯＣＯＳ構造やＳＴＩ構造を有する。さらに工程ａでは半導体基板１０の画素回路部１１にウェル領域（不図示）や、フォトダイオード構造を有する光電変換領域１０１が形成されている。周辺回路部１２にもウェル領域（不図示）が形成されている。
【００１４】
図１（ｂ）に示す工程ｂでは、半導体基板１０の上にゲート絶縁膜となる絶縁膜１１０と絶縁膜１２０を形成する。絶縁膜１１０は、絶縁膜１２０よりも厚い。絶縁膜１１０は画素回路部１１の上と周辺回路部１２の一部の上に形成され、絶縁膜１２０は周辺回路部１２の他の一部の上に形成される。絶縁膜１１０、１２０は酸化シリコン膜であり、窒素を含有する酸化シリコン膜であってもよい。絶縁膜１１０、１２０は熱酸化法で形成することができる。絶縁膜１１０、１２０はｈｉｇｈ−ｋ絶縁膜であってもよい。
【００１５】
さらに絶縁膜１１０、１２０の上に導電体膜２１を形成する。導電体膜２１はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法で形成することができる。本例の導電体膜２１はポリシリコン層の単層膜であるが、ポリシリコン層と金属層との複層膜、ポリシリコン層と金属化合物層との複層膜、金属層と金属化合物層との複層膜であってもよい。
【００１６】
図１（ｃ）に示す工程ｃでは、導電体膜２１をパターニングして、半導体基板１０の上にゲート電極１１３、１１４、１２３、１２４を形成する。ゲート電極１１３、１１４は画素回路部１１の上に形成され、ゲート電極１２３、１２４は周辺回路部１２の上に形成される。導電体膜２１のパターニングはフォトレジストをマスクとして用いたドライエッチングにより行うことができる。また、導電体膜２１の上に酸化シリコン膜や窒化シリコン膜などの無機絶縁膜を形成し、この無機絶縁膜をフォトレジストでパターニングしたものをマスク（ハードマスク）として用いて、導電体膜２１をパターニングしてもよい。
【００１７】
導電体膜２１のエッチングを行った後、フォトレジストおよびそれに伴い発生する有機物を含む残渣を除去する。この残渣の除去では、フッ酸、アンモニア過水、硫酸過水等のアルカリもしくは酸性の溶液を使用した洗浄を行うことができる他、アッシング等のドライエッチングを用いることもできる。
【００１８】
導電体膜２１のパターニングに伴って絶縁膜１１０、１２０のうち、ゲート電極１１３、１１４、１２３、１２４に重なる部分がゲート絶縁膜１１１、１１２、１２１、１２２となる。ゲート絶縁膜１１１、１１２、１２１は、絶縁膜１１０から形成され、絶縁膜１２０から形成されたゲート絶縁膜１２２よりも厚い。例えばゲート絶縁膜１１１、１１２、１２１の厚さは５〜１０ｎｍであり、ゲート絶縁膜１２２の厚さは１〜５ｎｍである。絶縁膜１１０、１２０のうち、ゲート電極１１３、１１４、１２３、１２４に重ならない部分（非重複部）は、導電体膜２１のパターニング時にオーバーエッチングされる。しかし、非重複部が完全に除去されて半導体基板１０が露出することは半導体基板１０へのダメージ低減の上では好ましくない。そのため、非重複部は、ゲート絶縁膜１１１、１１２、１２１から延在した延在部（残膜）として半導体基板１０の上に残留させることが好ましい。上述したオーバーエッチングのため、典型的には延在部はゲート絶縁膜１１１、１１２、１２１よりも薄い。ゲート絶縁膜１１１、１１２、１２１からの延在部の厚さは１〜５ｎｍでありうる。ゲート電極１２４の周囲については、絶縁膜１２０が薄いため、ゲート絶縁膜１２２からの延在部を設けずに半導体基板１０が露出していてもよい。
【００１９】
ゲート電極１１３とゲート絶縁膜１１１とが転送トランジスタのゲートを構成し、ゲート電極１１４とゲート絶縁膜１１２とが画素トランジスタのゲートを構成する。転送トランジスタは光電変換領域１０１の信号電荷を電荷検出領域（後述）へ転送する。そのため、光電変換領域１０１は転送トランジスタのソース領域であり、電荷検出領域は転送トランジスタのドレイン領域である。画素トランジスタは、本例ではリセットトランジスタであるが、増幅トランジスタや選択トランジスタでも同様である。ゲート電極１２３とゲート絶縁膜１２１とが、高電圧（例えば３．３Ｖ）で駆動されるｐ型の周辺トランジスタのゲートを構成し。ゲート電極１２４とゲート絶縁膜１２２とが、低電圧（例えば１．２Ｖ）で駆動されるｎ型の周辺トランジスタのゲートを構成する。これらのトランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であるが、バイポーラトランジスタや接合型トランジスタを含んでもよい。周辺トランジスタはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ）回路を構成しうる。画素回路に厚いゲート絶縁膜１１１、１１２を有するトランジスタを用いることで、電荷転送や駆動力、ダイナミックレンジの観点で、画素回路の特性を向上できる。一方、周辺回路に薄いゲート絶縁膜１２２を有するトランジスタを用いることで、周辺回路の高速化、微細化を図ることができる。
【００２０】
なお、トランジスタのソース／ドレイン領域とは、ソース領域とドレイン領域を総称した領域である。ソース／ドレイン領域は、同じ領域であっても回路動作によってはソース領域として機能する場合とドレイン領域として機能する場合の両方があり得る。また、１つのソース／ドレイン領域が複数のトランジスタで共有されている場合には、当該領域が一方のトランジスタのソース領域であり、他方のトランジスタのドレイン領域となることもある。
【００２１】
図１（ｄ）に示す工程ｄでは、半導体基板１０の画素回路部１１および周辺回路部１２を覆う絶縁体膜３０を形成する。絶縁体膜３０はゲート電極１１３、１１４、１２３、１２４をも覆う。絶縁体膜３０と半導体基板１０との間にはゲート絶縁膜１１１、１１２、１２１、１２２の延在部が位置しうる。絶縁体膜３０を、半導体基板１０の熱酸化法によって形成することもできるが、半導体基板１０の変形等を低減する上ではＣＶＤ法などの堆積法により行うことが好ましい。半導体基板１０へのダメージを低減する観点では、プラズマＣＶＤ法よりも熱ＣＶＤ法により絶縁体膜３０をすることが好ましい。熱ＣＶＤ法による絶縁体膜３０の成膜温度は例えば３００〜７００℃である。絶縁体膜３０は後述するイオン注入に対する耐性や、熱処理に対する耐性から、無機絶縁体材料であることが好ましい。本例の絶縁体膜３０はＴＥＯＳを用いてＬＰ−ＣＶＤ法により成膜した酸化シリコン層の単層膜であるが、窒化シリコン層の単層膜でもよいし、酸化シリコン層と窒化シリコン層の複層膜であってもよい。絶縁体膜３０の厚さは、ゲート絶縁膜１１１、１１２の延在部の厚さと、絶縁体膜３０の厚さとの和が、ゲート絶縁膜１１１、１１２の厚さよりも大きくなるように設定される。絶縁体膜３０の厚さはゲート絶縁膜１１１、１１２の厚さよりも厚いことが好ましい。絶縁体膜３０の厚さは例えば５〜２０ｎｍである。
【００２２】
図１（ｄ）に示す工程ｄでは、半導体基板１０の少なくとも画素回路部１１が絶縁体膜３０で覆われた状態で半導体基板１０を加熱する熱処理を行う。本例では、周辺回路部１２も絶縁体膜３０で覆われた状態で半導体基板１０が加熱される。工程ｄでの熱処理では、ゲート電極１１３、１１４、１２３、１２４の形成時に半導体基板１０に生じたダメージの回復を主たる目的として行うことができる。熱処理における絶縁体膜３０は半導体基板１０の歪を適切に緩和する機能を有する。このような機能は、ゲート絶縁膜１１１、１１２の薄い延在部だけでは得られにくいため、延在部のみの場合よりも厚い絶縁体（延在部と絶縁体膜３０）を半導体基板１０上に配置することで実用的なダメージ回復の効果が得られる。典型的には窒化シリコン層は酸化シリコン層に比べて応力が大きいため、絶縁体膜３０を酸化シリコン層の単層膜とすることはダメージ回復の効果を得る上で好適である。この工程ｄでは、典型的には半導体基板１０の温度は８５０℃以上に加熱される。この加熱による半導体基板１０の温度は９００℃以上であることが好ましく、１０００℃以上であることがより好ましい。この加熱による半導体基板１０の温度は１１００℃以下であってよい。半導体基板１０の温度を絶縁体膜３０の成膜温度よりも高くすることが好ましい。工程ｇの熱処理の時間は、１０〜６０秒とすることが好ましい。この工程ｄの加熱には、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を用いることができる。
【００２３】
なお、絶縁体膜３０の成膜を、熱酸化法によって行う場合には、絶縁体膜３０の形成と半導体基板１０の加熱とを並行して行うことができる。
【００２４】
図２（ｅ）に示す工程ｅでは、画素回路部１１へイオン注入を行う。画素回路部１１の一部と周辺回路部１２とを覆うように適当にパターニングされたレジストパターン４１とゲート電極１１３、１１４をマスクとして用いてＰ（リン）やＡｓ（ヒ素）などのｎ型の不純物をイオン注入する。これにより、転送トランジスタのドレイン領域である電荷検出領域１０２や画素トランジスタのソース／ドレイン領域１０４を形成する。電荷検出領域１０２はＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ：浮遊拡散）領域となる不純物領域である。工程ｅのイオン注入は絶縁体膜３０を不純物が透過するように行われる。
【００２５】
図２（ｆ）に示す工程ｆでは、画素回路部１１へイオン注入を行う。画素回路部１１の一部と周辺回路部１２とを覆うように適当にパターニングされたレジストパターン４２とゲート電極１１３をマスクとして用いてＢ（ホウ素）などのｐ型の不純物をイオン注入する。これにより、光電変換領域１０１と絶縁体膜３０との間に、光電変換領域１０１の導電型（ｎ型）とは反対の導電型（ｐ型）の不純物領域１０３を形成する。不純物領域１０３は光電変換領域１０１を半導体基板１０の表面から分離する分離領域として機能する。工程ｆのイオン注入は絶縁体膜３０を不純物が透過するように行われる。
【００２６】
さらに工程ｆでは、画素回路部１１へイオン注入を行う。画素回路部１１の一部と周辺回路部１２とを覆うように適当にパターニングされたレジストパターンをマスクとして用いてＢ（ホウ素）などのｐ型の不純物をイオン注入する。これにより、半導体基板１０のｐ型のウェル領域に、基準電位を印加するための濃いｐ型の不純物領域を形成する。工程ｆのイオン注入は絶縁体膜３０を不純物が透過するように行われる。
【００２７】
さらに工程ｆでは、周辺回路部１２へイオン注入を行うことができる。画素回路部１１と周辺回路部１２の一部とを覆うように適当にパターニングされたレジストパターンをマスクとして用いてｎ型やｐ型の不純物をイオン注入する。これにより、半導体基板１０の周辺回路部１２にトランジスタの閾値調整用の不純物領域や、短チャンネル効果を抑制するために、ウェル領域よりも不純物濃度を高めたＨａｌｏ領域を形成することもでき。この時のイオン注入は絶縁体膜３０を不純物が透過するように行われる。絶縁体膜３０を透過して形成される不純物領域の深さが１０ｎｍ以上であれば、５〜２０ｎｍ程度の厚さの絶縁体膜３０を透過しても、精度よくイオン注入を行うことができる。
【００２８】
工程ｅ、ｆ等において、絶縁体膜３０を不純物が透過するようにイオン注入を行うと、絶縁体膜３０が緩衝膜として作用することで、イオン注入時の半導体基板１０の表面のダメージが抑制される。これにより、白キズを低減できる。
【００２９】
図２（ｇ）に示す工程ｇでは、半導体基板１０の少なくとも画素回路部１１が絶縁体膜３０で覆われた状態で半導体基板１０を加熱する熱処理を行う。本例では、周辺回路部１２も絶縁体膜３０で覆われた状態で半導体基板１０が加熱される。この工程ｇでは、典型的には半導体基板１０の温度は８５０℃以上に加熱される。画素回路部１１へイオン注入を行う工程ｅ、ｆの後に行われる工程ｇでの加熱では、画素回路部１１へイオン注入を行う工程ｅ、ｆの前に行われる工程ｄにおける半導体基板１０の温度を超えないように行われる。このようにすることで、画素回路部１１へイオン注入を行う工程ｅ、ｆで形成された不純物領域の過度な拡散を抑制することができる。例えば、工程ｄの熱処理が１０００℃以上であり、工程ｇの熱処理は１０００℃未満、例えば９００℃である。また、工程ｅ、ｆで形成された不純物領域の適度な拡散を行う上では、工程ｇの熱処理を１０〜６０秒とすることが好ましい。この工程ｇの加熱には、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を用いることもできる。
【００３０】
このように、工程ｄ、ｇ等において、絶縁体膜３０の存在下で、半導体基板１０を加熱する熱処理を行うことで、半導体基板１０の歪みや格子欠陥が回復される。これにより、白キズを低減できる。なお、工程ｄの熱処理と工程ｇの熱処理の一方を省略してもよい。また、工程ｇの熱処理を工程ｄの熱処理と兼ねてもよい。例えば、工程ｄにおける熱処理を省略して、工程ｇにおいて、工程ｄのように１０００℃以上での熱処理を行ってもよい。
【００３１】
図２（ｇ）に示す工程ｇでは、少なくとも周辺回路部１２の上から絶縁体膜３０を除去する。本例では、画素回路部１１へイオン注入する工程ｅ、ｆで形成された不純物領域である、電荷検出領域１０２や不純物領域１０３、ドレイン領域１０４の上からも絶縁体膜３０を除去する。画素回路部１１の上から絶縁体膜３０を除去することで、イオン注入時に絶縁体膜３０に生じた汚染が白キズ等の原因になることを抑制できる。工程ｇでの絶縁体膜３０の除去には、半導体基板１０へのダメージを抑制するために、エッチングダメージの少ない方法が用いられる。フッ酸、アンモニア過水等を用いたウェットエッチングが好適であるが、低ダメージのドライエッチングを用いることもできる。なお、絶縁体膜３０の除去において半導体基板１０を露出させることは必須ではなく、絶縁体膜３０の一部が除去され、薄くなって残った絶縁体膜３０が半導体基板１０を覆っていてもよい。
【００３２】
図２（ｈ）に示す工程ｈでは、周辺回路部１２へイオン注入を行う。画素回路部１１と周辺回路部１２の一部とを覆うように適当にパターニングされたレジストパターン（不図示）をマスクとして用いてＢ（ホウ素）などのｐ型の不純物をイオン注入する。これにより、半導体基板１０に、厚いゲート絶縁膜１２１を有するｐ型のトランジスタのソース／ドレイン領域の一部（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）である低濃度不純物部１０５を形成する。同様にして、厚いゲート絶縁膜１２１を有するｎ型のトランジスタのソース／ドレイン領域の一部である低濃度不純物部を形成する。
【００３３】
さらに、図２（ｈ）に示す工程ｈでは、周辺回路部１２へイオン注入を行う。画素回路部１１と周辺回路部１２の一部とを覆うように適当にパターニングされたレジストパターン４３をマスクとして用いてＰ（リン）やＡｓ（ヒ素）などのｎ型の不純物をイオン注入する。これにより、半導体基板１０に、薄いゲート絶縁膜１２２を有するｎ型のトランジスタのソース／ドレイン領域の一部（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）である低濃度不純物部１０６を形成する。同様にして、薄いゲート絶縁膜１２２を有するｐ型のトランジスタのソース／ドレイン領域の一部である低濃度不純物部を形成する。
【００３４】
工程ｇで絶縁体膜３０が除去されているため、工程ｈでのイオン注入では、半導体基板１０の表面からの深さが１０ｎｍ未満である不純物領域を精度よく形成することができる。特に、薄いゲート絶縁膜１２２を有するｐ型、ｎ型のトランジスタのソース／ドレイン領域の一部である低濃度不純物部は、表面からの深さは５ｎｍ未満とすることができる。この時の注入エネルギーは５ｋｅＶ未満でありうる。なお、工程ｈで、半導体基板１０の表面からの深さが１０ｎｍ以上である不純物領域を形成してもよい。
【００３５】
工程ｈにおける周辺回路部１２へのイオン注入では、工程ｅ、ｆにおける画素回路部１１へのイオン注入よりも、注入エネルギーおよび／またはドーズ量を低く設定できる。これにより、周辺トランジスタの微細化や高速化を達成できる。このような条件で形成された不純物領域は、熱処理による拡散によって特性を悪化しやすく、また拡散によるトランジスタの特性の影響が大きい。しかし、本実施形態では、熱処理を伴う工程ｄ、ｇの後に、工程ｈのイオン注入を行っているため、工程ｈで形成された不純物領域の異常拡散を抑制することができる。
【００３６】
図３（ｉ）に示す工程ｉでは、トランジスタのゲート電極１２３、１２４の側面を覆う誘電体膜５０を形成する。誘電体膜５０はゲート電極１１３、１１４も覆う。誘電体膜５０の厚さは５０〜２００ｎｍ程度であり、絶縁体膜３０よりも厚い。本例の誘電体膜５０は酸化シリコン層と窒化シリコン層の複層膜であるが、酸化シリコン層の単層膜や窒化シリコン層の単層膜であってもよい。誘電体膜５０の成膜温度は、工程ｈで形成された不純物領域の拡散を抑制するために、できるだけ低温で成膜することが好ましい。誘電体膜５０の成膜温度を、工程ｄ、ｇの熱処理温度よりも低くすることが好ましい。例えば、誘電体膜５０を熱ＣＶＤ法で成膜する場合であっても、成膜温度を５００〜７００℃程度にすることが好ましい。
【００３７】
図３（ｊ）に示す工程ｊでは、誘電体膜５０からゲート電極１２３、１２４の側面を覆うサイドウォール５２、５３を形成する。サイドウォール５２、５３は誘電体膜５０を異方性ドライエッチングでエッチバックすることでゲート電極１２３、１２４に対して自己整合的に形成できる。本例では、誘電体膜５０のうちで、画素回路部１１の上に位置する部分は、レジストパターン４４で保護することで、誘電体膜５１として残留させている。誘電体膜５１が窒化シリコン層を含むことで、光電変換領域１０１上の誘電体膜５１は反射防止膜として機能しうる。なお、画素回路部１１の上において、誘電体膜５０からゲート電極１１３、１１４の側面を覆うサイドウォールを形成することもできる。
【００３８】
図３（ｋ）に示す工程ｋでは、周辺回路部１２へイオン注入を行う。画素回路部１１と周辺回路部１２の一部とを覆うように適当にパターニングされたレジストパターンとサイドウォール５２をマスクとして用いてＢ（ホウ素）などのｐ型の不純物をイオン注入する。これにより、半導体基板１０に、厚いゲート絶縁膜１２１を有するｐ型のトランジスタのソース／ドレイン領域の一部である高濃度不純物部１０７を形成する。高濃度不純物部１０７は、低濃度不純物部１０５よりも不純物濃度が高い。同様にして、厚いゲート絶縁膜１２１を有するｎ型のトランジスタのソース／ドレイン領域の一部である高濃度不純物部を形成する。
【００３９】
さらに、図３（ｋ）に示す工程ｋでは、周辺回路部１２へイオン注入を行う。画素回路部１１と周辺回路部１２の一部とを覆うように適当にパターニングされたレジストパターン４５とサイドウォール５３をマスクとして用いてＰ（リン）やＡｓ（ヒ素）などのｎ型の不純物をイオン注入する。これにより、半導体基板１０に、薄いゲート絶縁膜１２２を有するｎ型のトランジスタのソース／ドレイン領域の一部である高濃度不純物部１０８を形成する。高濃度不純物部１０８は、低濃度不純物部１０６よりも不純物濃度が高い。同様にして、薄いゲート絶縁膜１２２を有するｐ型のトランジスタのソース／ドレイン領域の一部である高濃度不純物部を形成する。
【００４０】
工程ｋは、サイドウォール５２、５３を形成する工程ｊの後に行われる。サイドスペーサとして機能するサイドウォール５２、５３によって、高濃度不純物部１０７，１０８はトランジスタのゲート電極１２３、１２４から離間する。そのため、工程ｋにおける周辺回路部１２へのイオン注入では、工程ｈにおける周辺回路部１２へのイオン注入よりも、注入エネルギーおよび／またはドーズ量を高く設定できる。
【００４１】
サイドウォール５２、５３を形成する工程ｊの前に行われる、イオン注入を伴う工程ｈが、工程ｋよりも熱拡散の影響が大きい不純物領域を形成する工程であるため、工程ｈの前に工程ｄや工程ｇで熱処理を行うことが有利となる。
【００４２】
図３（ｌ）に示す工程ｌでは、半導体基板１０の上にコバルトやニッケルなどの金属膜（不図示）を形成する。本例では金属膜は誘電体膜５１に接して設けられる。この金属膜を半導体基板１０と反応（シリサイド化）させることにより、ソース／ドレイン領域の高濃度不純物部１０７、１０８の上にシリサイド部１２７、１２８を形成する。同様に、金属膜をゲート電極１２３、１２４と反応（シリサイド化）させることにより、ゲート電極１２３、１２４の上にシリサイド部１２５、１２６を形成する。このように、シリサイド部１２５、１２６、１２７、１２８はサイサイドプロセスによって形成されたコバルトシリサイドやニッケルシリサイドで構成される。画素回路部１１の上に設けられた誘電体膜５１は、シリサイド化に対するシリサイドプロテクションとして機能する。
【００４３】
図４（ｍ）に示す工程ｍでは、画素回路部１１と周辺回路部１２の上に窒化シリコン膜を形成し、この窒化シリコン膜を画素回路部１１の上から除去することで、周辺回路部１２の上に窒化シリコン膜６２を形成する。この窒化シリコン膜６２はシリサイド部１２５、１２６、１２７、１２８に含まれる金属の拡散を抑制する。なお、窒化シリコン膜６２とシリサイド部１２５、１２６、１２７、１２８との間に、窒化シリコン膜６２よりも薄い酸化シリコン膜を配置することもできる。
【００４４】
図４（ｎ）に示す工程ｎでは、画素回路部１１と周辺回路部１２の上に酸化シリコン膜７０を形成する。酸化シリコン膜７０をＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ：高密度プラズマ）−ＣＶＤ法で成膜することが好ましい。ＨＤＰ−ＣＶＤ法これにより、半導体基板１０の上のゲート電極１１３、１１４、１２３、１２４による凹凸を良好に被覆して、酸化シリコン膜７０のボイドを低減することができる。さらに、酸化シリコン膜７０の上であって光電変換領域１０１の上に窒化シリコン膜８０を形成する。さらに半導体基板１０の上に層間絶縁膜９０を形成する。層間絶縁膜９０にＣＭＰ法、リフロー法やエッチバック法などにより平坦化処理を施す。そして、層間絶縁膜９０にコンタクトホール（不図示）を形成し、コンタクトホールの中にコンタクトプラグを形成する。画素回路部１１の上において誘電体膜５１はコンタクトホール形成時のエッチングストッパとして用いられる。画素回路部１１の上のコンタクトホールは半導体基板１０やゲート電極１１３、１１４を露出させる。周辺回路部１２の上において窒化シリコン膜６２はコンタクトホール形成時のエッチングストッパとして用いられる。周辺回路部１２の上のコンタクトホールはシリサイド部１２５、１２６、１２７、１２８を露出させる。
【００４５】
図４（ｏ）に示す工程ｏでは、層間絶縁膜９０の上にＡｌ配線やＣｕ配線などの多層配線構造（不図示）を形成する。光電変換領域１０１の上において、多層配線構造の層間絶縁膜と層間絶縁膜９０に開口９１を形成する。窒化シリコン膜８０は開口９１の形成時のエッチングストッパとして用いられる。開口９１の中に酸化シリコン、窒化シリコン、樹脂などの誘電体材料を埋め込んで誘電体領域８１を形成する。誘電体材料の屈折率を層間絶縁膜９０の屈折率よりも高くすることで、誘電体領域８１がコア、層間絶縁膜９０がクラッドとして機能する光導波路構造を得ることできる。誘電体領域８１と窒化シリコン膜８０が共に窒化シリコンであれば、両者の界面での光の反射が抑制されるため、感度向上の上で好ましい。
【００４６】
この後、カラーフィルタやマイクロレンズを形成する。半導体基板１０としてのウエハをダイシングして個別のチップを得る。チップをパッケージングして光電変換装置１００を製造することができる。光電変換装置１００は、撮像装置としてカメラやスマートフォンなどの電子機器、車両や飛行機、船舶などの輸送機器に搭載することができる。
【００４７】
以上説明したように、絶縁体膜３０の存在下でのイオン注入や熱処理を行うことで、画素回路部１１において生じる白キズ（ホワイトスポット）を低減することができる。そして、イオン注入や熱処理のタイミングを上述したようにすることで、周辺回路部１２のトランジスタの特性を向上できる。
【００４８】
工程ｅ、ｆにおいて絶縁体膜３０の存在下でのイオン注入を行い、工程ｄ、ｇにおいて熱処理を行わない第１の変形例が考えられる。また、工程ｅ、ｆにおけるイオン注入時に絶縁体膜３０が存在せず、工程ｄにおいて絶縁体膜３０の存在下での熱処理を行う第２の変形例も考えられる。しかしながら、絶縁体膜３０の存在下で、イオン注入と熱処理との両方を行うことによって得られる白キズの低減効果は、第１の変形例と第２の変形例のそれぞれの場合によって得られる白キズの低減効果の合計よりも多いことが分かっている。つまり、絶縁体膜３０の存在下でのイオン注入と絶縁体膜３０の存在下での熱処理には、相乗効果がある。絶縁体膜３０の存在下でのイオン注入と絶縁体膜３０の存在下での熱処理を行うことで、絶縁体膜３０を設けずにイオン注入と熱処理を行う場合に比べて、白キズを例えば１／１０未満にすることができる。
【００４９】
なお、光電変換領域１０１を工程ｄの前、さらには、工程ｃの前に形成する例を示した。これにより画素回路の微細化可能となる。ただし、光電変換領域１０１をゲート電極１１３の形成後に、ゲート電極１１３に対して自己整合的に形成してもよい。また、光電変換領域１０１を、工程ｄの後に絶縁体膜３０を通過して形成してもよい。
【００５０】
上述した光電変換装置の製造方法はその順番を適宜入れ替えたり、工程の一部を省略したり、適切な工程を追加したりすることができる。
【００５１】
図４（ｐ）を用いて、他の実施形態を説明する。図１（ｃ）に示した工程ｃではゲート電極１２３、１２４を周辺回路部１２の上に形成したが、他の実施形態では、図１（ｃ）に示した工程ｃで周辺回路部１２の上にはゲート電極１２３、１２４を形成しない。代わりに、図４（ｐ）に示すように、周辺回路部１２の上には導電体膜２１の一部が導電体膜２２として残される。工程ｄでは導電体膜２２を覆う様に絶縁体膜３０が形成される。絶縁体膜３０を透過した画素回路部１１へのイオン注入が、工程ｅ、ｆと同様に行われる。そして、工程ｇと同様に絶縁体膜３０が除去される。その後、導電体膜２２をパターニングすることで、図２（ｇ）に示すように導電体膜２２からゲート電極１２３、１２４が形成される。この後の周辺回路部１２へのイオン注入やサイドウォール５２、５３の形成などは、工程ｈ以降と同様に行えばよい。
【符号の説明】
【００５２】
１００  光電変換装置
１０  半導体基板
１１  画素回路部
１２  周辺回路部
１０１  光電変換領域
１０２  電荷検出領域
１０３  不純物領域
１０４  ソース／ドレイン領域
１１１  ゲート絶縁膜
１２２  ゲート絶縁膜
１１３  ゲート電極
１２４  ゲート電極
３０  絶縁体膜
５０  誘電体膜
５３  サイドウォール
１０６  高濃度不純物部（ソース／ドレイン領域）
１０８  低濃度不純物部（ソース／ドレイン領域）
１２８  シリサイド部
【図１】
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【図２】
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【図３】
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【図４】
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