(57)【要約】      （修正有）【課題】電圧を生成する回路、センサ・システムを作動させる方法を提供する。【解決手段】各ビットからなるデータ・ワードのシーケンスを供給するシーケンス生成器であって、ビット数が２よりも大きいシーケンス生成器と、このシーケンス生成器によって供給されるデータ・ワードのシーケンスを受信し、デルタシグマ変調された第１の単一ビット・データ・ストリームを第１のデータレートで供給デルタシグマ変調器３３８と、第１のデータレートでの第１の単一ビット・データ・ストリームから、第２のデータレートで、デシメーション処理済みデータ・ワードのストリームを生成する、各デシメーション処理済みデータ・ワードが複数のビットを含むデシメーション・フィルタ３４０と、第２のデータレートを維持しながら、デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリームに変換する並列／直列変換器３４２とを備える。【選択図】図３Ｂ
2019036948.tif 000002
【特許請求の範囲】
【請求項１】
電圧を生成するように構成された回路であって、
ビット数が２よりも大きい複数のビットからなるデータ・ワードのシーケンスを供給するように構成されたシーケンス生成器と、
前記シーケンス生成器によって供給されるデータ・ワードの前記シーケンスを受信し、デルタシグマ変調された第１の単一ビット・データ・ストリームを第１のデータレートで供給するように構成されたデルタシグマ変調器と、
前記第１のデータレートでの前記第１の単一ビット・データ・ストリームから、第２のデータレートで、デシメーション処理済みデータ・ワードのストリームを生成するように構成されたデシメーション・フィルタであって、前記第２のデータレートが、前記第１のデータレートよりも低く、各デシメーション処理済みデータ・ワードが複数のビットを含むデシメーション・フィルタと、
前記第２のデータレートを維持しながら、前記デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリームに変換するように構成された並列／直列変換器と
を備える、回路。
【請求項２】
前記第１の単一ビット・データ・ストリームの各ビットが、第１のデータ値または第２のデータ値のいずれかを有し、前記デシメーション処理済みデータ・ワードのそれぞれが、前記第１の単一ビット・データ・ストリームの個々の部分での第１のデータ値の百分率を表す、デシメーション処理済みデータ値を有する、請求項１に記載の回路。
【請求項３】
前記並列／直列変換器が、
第１のデータ値の１００％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、前記百分率に対応する一部分のみを、前記第１のデータ値に変換し、
第１のデータ値の０％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全ての前記デシメーション処理済みデータ値のうちから、前記第１のデータ値に変換されていない残りのデータ値を、前記第２のデータ値に変換する
ように構成される、請求項２に記載の回路。
【請求項４】
前記並列／直列変換器が、少なくとも１つの記憶素子を備え、
前記少なくとも１つの記憶素子が、第１のデータ値の０％を超えて１００％未満の所定の百分率を表す前記デシメーション処理済みデータ値の出現数を、前記百分率に対応する前記一部分のみを前記第１のデータ値に変換する場合に記録するように構成される、
請求項３に記載の回路。
【請求項５】
前記第１のデータレートが、前記デルタシグマ変調器に供給される第１の周波数を有する第１のクロック信号によって決定される、請求項１から４のいずれか一項に記載の回路。
【請求項６】
前記第２のデータレートが、少なくとも前記デシメーション処理済みデータ・ワードの前記ビット数に対応する係数分だけ、前記第１のデータレートよりも低い、請求項１から５のいずれか一項に記載の回路。
【請求項７】
前記第１のデータレートが３２０Ｍｂｐｓである、請求項１から６のいずれか一項に記載の回路。
【請求項８】
前記デルタシグマ変調器が、前記デシメーション処理済みデータ・ワードの前記ビット数と同じ数の次数を有するフル・フィードフォワード・デルタシグマ変調器である、請求項１から７のいずれか一項に記載の回路。
【請求項９】
前記シーケンス生成器がデータ記憶装置を備える、請求項１から８のいずれか一項に記載の回路。
【請求項１０】
前記デシメーション処理済みデータ・ワードの前記ビット数が２または４である、請求項１から９のいずれか一項に記載の回路。
【請求項１１】
請求項１から１０のいずれか一項に記載の回路と、
前記第２の単一ビット・データ・ストリームに基づいて電圧を供給するように構成された電圧発生器と、
前記電圧発生器によって供給される前記電圧に基づいてレーダ周波数信号を生成するように構成されたレーダ・ユニットと
を備える、センサ・システム。
【請求項１２】
前記第１のクロック信号、または前記第１の周波数よりも低い第２の周波数を有する第２のクロック信号のいずれかを、前記デルタシグマ変調器に供給するように構成されたマルチプレクサであって、
前記第２の周波数が加えられる場合、前記デシメーション・フィルタおよび前記並列／直列変換器を迂回するようにさらに構成されるマルチプレクサをさらに備える、請求項１１に記載のセンサ・システム。
【請求項１３】
前記第２の周波数が１６０ＭＨｚである、請求項１２に記載のセンサ・システム。
【請求項１４】
回路を使用して電圧を生成する方法であって、前記回路が、シーケンス生成器、デルタシグマ変調器、デシメーション・フィルタ、並列／直列変換器、および電圧発生器を備え、前記方法が、
前記シーケンス生成器を使用して、ビット数が２よりも大きい複数のビットからなるデータ・ワードのシーケンスを供給するステップと、
前記デルタシグマ変調器を使用して、前記シーケンス生成器によって供給されるデータ・ワードの前記ビット・シーケンスに基づく第１のデータレートで、デルタシグマ変調された第１の単一ビット・データ・ストリームを供給するステップと、
前記デシメーション・フィルタを使用して、前記第１のデータレートよりも低い第２のデータレートで、前記第１の単一ビット・データ・ストリームから、複数のビットを含くむデシメーション処理済みデータ・ワードのストリームを生成するステップと、
前記並列／直列変換器を使用して、前記第２のデータレートを維持しながら、前記デシメーション処理済みデータ・ワードを、第２の単一ビット・データ・ストリームに変換するステップと、
前記電圧発生器を使用して、前記第２の単一ビット・データ・ストリームに基づく電圧を供給するステップと
を含む、方法。
【請求項１５】
前記第１の単一ビット・データ・ストリームの各ビットが、第１のデータ値または第２のデータ値のいずれかを有し、前記デシメーション処理済みデータ・ワードのそれぞれが、前記第１の単一ビット・データ・ストリームの個々の部分での第１のデータ値の百分率を表す、デシメーション処理済みデータ値を有する、請求項１４に記載の方法。
【請求項１６】
前記デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリームに変換する前記ステップが、
−  第１のデータ値の１００％を表す全てのデシメーション処理済みデータ値、および、
−  第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、前記百分率に対応する一部分のみを、前記第１のデータ値に変換するステップと、
−  第１のデータ値の０％を表す全てのデシメーション処理済みデータ値、および、
−  第１のデータ値の０％を超えて１００％未満の百分率を表す全ての前記デシメーション処理済みデータ値のうちから、前記第１のデータ値に変換されていない残りのデータ値を、前記第２のデータ値に変換するステップと
を含む、請求項１５に記載の方法。
【請求項１７】
前記百分率に対応する一部分のみを、前記第１のデータ値に変換する前記ステップが、第１のデータ値の０％を超えて１００％未満の所定の百分率を表す前記デシメーション処理済みデータ値の出現数を記録するステップを含む、請求項１６に記載の方法。
【請求項１８】
データ・ワードの前記シーケンスを供給する前記ステップが、プロセッサを使用してデータ・ワードの前記シーケンスを作成するステップと、データ記憶装置を使用して前記シーケンスを記憶するステップとを含む、請求項１４〜１７のいずれか一項に記載の方法。
【請求項１９】
センサ・システムを作動させる方法であって、前記センサ・システムが、請求項１４から１８のいずれか一項に記載の方法を実行するように構成された、請求項１から１０のいずれか一項に記載の回路と、レーダ・ユニットとを備え、前記方法が、
前記電圧発生器によって供給される前記電圧に基づいてレーダ周波数信号を生成するステップを含む、方法。
【請求項２０】
前記センサ・システムがさらに、第１の周波数を有する第１のクロック信号、または前記第１の周波数よりも低い第２の周波数を有する第２のクロック信号のいずれかを、前記デルタシグマ変調器に供給するように構成されたマルチプレクサを備え、前記方法がさらに、
前記第１のクロック信号または前記第２のクロック信号が印加されているかどうか判定するステップと、
前記第２のクロック信号が印加されていると判定する場合に、前記デシメーション・フィルタおよび前記並列／直列変換器を迂回するステップと
を含む、請求項１９に記載の方法。
【請求項２１】
前記第１の周波数が３２０ＭＨｚであり、かつ／または前記第２の周波数が１６０ＭＨｚである、請求項１２に記載のセンサ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
様々な実施形態は一般に、電圧を生成する回路、センサ・システム、方法、およびセンサ・システムを作動させる方法に関する。
【背景技術】
【０００２】
レーダ・システムでは、たとえば車両の近傍で対象物を検出するための、たとえば自動車用途で使用されることがあるので、２４／７７ＧＨＺで作動することのできるモノリシック・マイクロ波集積回路（ＭＭＩＣ）を制御して、周波数変調された「チャープ」を出力で生成しなければならない場合があり、次いで、このチャープを送信してもよく、たとえば対象物が位置している可能性のある領域に向けて放射してもよい。ＭＭＩＣは、信号対雑音比の要求条件が非常に厳しいアナログ電圧によって制御してもよい。
【０００３】
通常、ＭＭＩＣは、ディスクリート・フェーズ・ロック・ループ（ＰＬＬ）を形成することによって制御することができ、ここで、ＭＭＩＣは、電圧制御発振器（ＶＣＯ）を形成してもよく、位相周波数検出器（ＰＦＤ）およびチャージ・ポンプをマイクロコントローラに形成してもよい。この閉ループのソリューションは、設計の複雑さ、電力消費の多さ、広い面積を要すること、および汎用入力／出力（ＧＰＩＯ）による電源雑音の影響をかなり受けて悩まされる場合がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
様々な実施形態では、電圧を生成するように構成された回路が提供される。この回路は、ビット数が２よりも大きい複数のビットからなるデータ・ワードのシーケンスを供給するように構成されたシーケンス生成器と、このシーケンス生成器によって供給されるデータ・ワードのシーケンスを受信し、デルタシグマ変調された第１の単一ビット・データ・ストリームを第１のデータレートで供給するように構成されたデルタシグマ変調器と、第１の単一ビット・データ・ストリームから第２のデータレートで、デシメーション処理済みデータ・ワードのストリームを生成するように構成されたデシメーション・フィルタであって、この第２のデータレートが、第１のデータレートよりも低くてもよく、各デシメーション処理済みデータ・ワードが複数のビットを含むデシメーション・フィルタと、第２のデータレートを維持しながら、デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリームに変換するように構成された並列／直列変換器とを備えてもよい。
【０００５】
各図面において、同様の参照文字は、全体として様々な図を通して同じ部品を指す。各図面は必ずしも縮尺通りではなく、その代わりに、全体として本発明の原理を説明することに重点が置かれている。以下の説明では、以下の各図面を参照しながら、本発明の様々な実施形態を説明する。
【図面の簡単な説明】
【０００６】
【図１】図１は、電圧を生成するように構成された、共通の回路のブロック図を示す。
【図２】図２は、電圧を生成するように構成された、共通の回路のブロック図を示す。
【図３Ａ】図３Ａは、様々な実施形態に従って電圧を生成するように構成された回路を備える、センサ・システムのブロック図を示す。
【図３Ｂ】図３Ｂは、様々な実施形態に従って電圧を生成するように構成された回路を備える、センサ・システムのブロック図を示す。
【図３Ｃ】図３Ｃは、様々な実施形態に従って電圧を生成するように構成された回路のブロック図を示す。
【図４Ａ】図４Ａは、マッピングの例と、様々な実施形態に従って電圧を生成するように構成された回路の並列／直列変換器によって使用されるマッピング・アルゴリズムとを示す。
【図４Ｂ】図４Ｂは、マッピングの例と、様々な実施形態に従って電圧を生成するように構成された回路の並列／直列変換器によって使用されるマッピング・アルゴリズムとを示す。
【図５】図５は、様々な実施形態に従って電圧を生成する方法のプロセスの流れを示す。
【図６】図６は、様々な実施形態に従ってセンサ・システムを作動させる方法のプロセスの流れを示す。
【発明を実施するための形態】
【０００７】
以下の詳細な説明は、例として、本発明を実施することのできる具体的な詳細および実施形態を示す添付図面について述べる。
【０００８】
用語「例示的」は、本明細書において「実例、事例、または例示の役割を果たす」ことを意味するように使用される。本明細書に「例示的」と記載されたいかなる実施形態または設計物も、必ずしも、他の実施形態または設計物に勝って好ましくまたは有利であると解釈されるものではない。
【０００９】
側部または表面の「上に（ｏｖｅｒ）」形成される付着材料について使用される用語「上に（ｏｖｅｒ）」は、本明細書においては、この付着材料を、暗黙のうちに示した側部または表面「上に直接」、たとえばこれに直接接触して形成してもよいことを意味するように使用してもよい。側部または表面「上に（ｏｖｅｒ）」形成される付着材料について使用される用語「上に（ｏｖｅｒ）」は、本明細書においては、この付着材料を、暗黙のうちに示した側部または表面「上に間接的に」形成してもよく、１つまたは複数の追加層が、この暗黙にうちに示した側部または表面と付着材料との間に配置されることを意味するように使用してもよい。
【００１０】
一般的なレーダ・システムは、たとえば自動車用途または他の装置で、たとえば車両の近傍（たとえば、０．７５ｍ〜７０ｍの間の距離）において、たとえば対象物１２６を検出するために使用してもよく、これが図１に示してある。２４ＧＨｚ／７７ＧＨＺで作動することのできるモノリシック・マイクロ波集積回路（ＭＭＩＣ）１２０を制御して、周波数変調された「チャープ」を出力で生成しなければならない場合があり、次いで、このチャープを送信してもよく、たとえば対象物が位置している可能性のある領域に向けて放射してもよい（波／矢印１２２が送信側／受信器１２１から進行している様子が示してある）。ＭＭＩＣ１２０の制御は、通常、ディスクリート・フェーズ・ロック・ループ（ＰＬＬ）を形成することによって実現することができ、ここで、ＭＭＩＣ１２０は、電圧制御発振器（ＶＣＯ）を形成してもよく、位相周波数検出器（ＰＦＤ）およびチャージ・ポンプ（合わせて１０４でラベル付けしてある）をマイクロコントローラ１０２に形成してもよい。
【００１１】
電圧制御発振器（ＶＣＯ）１２０は、その発振周波数が電圧１１４入力、たとえばアナログ電圧１１４に基づいて制御される電子発振器でもよい。作動にあたって、印加される入力電圧１１４は、ＶＣＯ１２０の瞬時発振周波数を決定することができる。変調信号をＶＣＯ１２０の入力に印加して、発振出力信号の周波数変調（ＦＭ）を実現してもよい。
【００１２】
このＶＣＯは、発振周波数（たとえば、送信周波数）に従って信号を生成してもよく、この信号を使用して、レーダ・システム１００の送信機を駆動してもよく、この信号を、レーダ・システム１００によって受信される（たとえば、対象物１２６によって反射されることがある）信号１２４と混合してもよい。レーダ・システム２００および３００の送信機が、それぞれ図２および図３Ａに示してあり、そのそれぞれのＶＣＯによって生成される信号によって同様に駆動してもよい。
【００１３】
アナログ電圧１１４は、信号対雑音比の要求条件が非常に厳しい場合がある。上記その他の理由から、この閉ループのソリューションは、チップから電流を駆動するための設計の複雑さ、電力消費の多さ、広い面積を要すること、および汎用入力／出力（ＧＰＩＯ）による電源雑音の影響をかなり受けて悩まされる場合がある。また、フィードバック・クロック信号１１６を供給するのに、追加のピンが必要となる場合がある。
【００１４】
図２に示すように、開ループのソリューションを使用する選択肢は、シフト・レジスタ２３２を使用して各ビットをシフトし、次いで、高精度の１６ビット・デジタル・アナログ変換器（ＤＡＣ）２３０を使用して、シフト・レジスタ２３２によって出力されるビット・ストリーム２２８を電圧１１４に変換することができる。マイナス面は、１装置当たりの材料コスト（ＢＯＭ）がほぼ２ドルになることである。
【００１５】
様々な実施形態では、高速パルス密度変調モジュール（ＨＳＰＤＭ）を使用して、パルス密度変調されたビット・ストリーム信号を生成してもよく、低域通過フィルタを使用して、この信号を電圧に変換してもよい。様々な実施形態において、この電圧はＶＣＯを制御することができる。様々な実施形態では、ＶＣＯの出力は、２４ＧＨｚの周波数変調信号、７７ＧＨｚの周波数変調信号、または他の任意の適切な搬送周波数、たとえば７９ＧＨｚなどを使用する変調信号でもよい。２４ＧＨｚの搬送波での変調は、ＨＳＰＤＭによって制御することができる。
【００１６】
様々な実施形態は、短距離および中距離のレーダ、または２４／７７ＧＨｚのレーダ・ベースの自動車用ソリューションを対象にしてもよい。
【００１７】
様々な実施形態では、電圧を生成する開ループ回路を設けて、それによって設計の複雑さを軽減することができる。開ループ回路の電力消費は、従来の回路の電力消費よりもはるかに低くすることができる。
【００１８】
電源雑音の影響は従来の回路よりもはるかに低い可能性があり、それというのも、様々な実施形態において、マイクロコントローラの出力を高速ビット・ストリームにすることができ、次いで、ビット・ストリームに低域通過フィルタ（ＬＰＦ）を使用して、このビット・ストリームをアナログ電圧に変換することができるからである。ＬＰＦは、ビット・ストリームを平均し、それによって出力１２８を復調して、３３６で生成される信号のアナログ表現を得ることができる。したがって、高周波成分が減衰し、帯域制限された出力電圧を得ることができる。
【００１９】
様々な実施形態では、より高い信号対雑音比（ＳＮＲ）の要求条件を満たすため、デルタシグマ変調器は非常に高い周波数で作動し、したがって、汎用入力／出力パッドには、非常に高速なビット・ストリームをサポートするよう要求することがある。この要求条件を緩和するため、デシメーション・フィルタ（たとえば、カスケード式積分器／櫛形フィルタ（ＣＩＣフィルタ））を使用して、ビット・ストリームのデータレートを、たとえば１／２にまで下げてもよい。
【００２０】
様々な実施形態では、デシメーション・フィルタ（たとえば、ＣＩＣフィルタ）の出力は、たとえば、２ビット・サンプル（２ビット・データ・ワードのデータ・ストリーム）でもよい。この２ビット・サンプルは、マイクロコントローラの出力パッドに直接接続しなくてもよい。したがって、２ビット・サンプルは、並列／直列変換器（コンパクタとも呼ばれる）を使用して、１ビット・サンプル（単一ビット・データ・ストリーム）に変換して戻してもよい。並列／直列変換器（コンパクタ）は、デシメーション・フィルタ（たとえば、ＣＩＣフィルタ）の出力を２つのデータ値、たとえば「０」または「１」のいずれかにマッピングしてもよい。
【００２１】
様々な実施形態では、デシメーション・フィルタ（たとえば、ＣＩＣフィルタ）および並列／直列変換器（コンパクタ）を使用して、データレートを半分にまで下げることができ、入力／出力（ＩＯ）によってその処理をはるかに容易にすることができる。このことはまた、このようなシステムにとって主な電力消費体となり得る、ＩＯの電力消費を低減するのに役立つことができる。
【００２２】
様々な実施形態では、電圧を生成するように構成された回路は、デジタル論理回路として設けてもよく、したがって、このような実装形態によって占有される（たとえば、チップ上の）領域は、従来のＰＬＬベースのソリューションでの領域よりもはるかに小さくすることができる。
【００２３】
様々な実施形態では、デルタシグマ変調器（ＤＳＭ）、デシメーション・フィルタ（たとえば、ＣＩＣフィルタ）、および並列／直列変換器（コンパクタ）を組み合わせて、２４ＧＨｚ／７７ＧＨｚのレーダＭＭＩＣの周波数を制御する開ループ・ベースの回路を実現することができる。
【００２４】
様々な実施形態では、デシメーション・フィルタ（たとえば、ＣＩＣフィルタ）、および並列／直列変換器（コンパクタ）を使用して、デルタシグマ変調器によって生成される１ビットのビット・ストリームのサンプリング周波数を、どんな（関連）情報をも失うことなく、１／２以下に下げることができる。
【００２５】
様々な実施形態は、２４ＧＨｚのＭＭＩＣの周波数制御向けの、低コスト、低消費電力で、容易なソリューションを提供し、車両（たとえば、自動車）の自律／半自律運転の分野において、実行可能な多くの手段を改良／向上することができる。
【００２６】
デルタシグマ変調器は、様々な実施形態において３２０ＭＨｚで実行作動することができ、したがって、総合的なＳＮＲを劣化させることのある、パッドを介したクロック・ジッタおよび電源雑音に対応できるように、より高い信号対雑音比（ＳＮＲ）のマージンを実現することができる。変調器のクロック周波数を１６０ＭＨｚから３２０ＭＨｚに上げることによって、この用途では、１５ｄＢまでのＳＮＲマージンを得ることができる。
【００２７】
様々な実施形態では、デルタシグマ変調器を使用する開ループ手法を用いて外部のＶＣＯを制御する、新規の方法が提供される。
【００２８】
様々な実施形態では、デルタシグマ変調器とともにデシメーション・フィルタおよび並列／直列変換器（コンパクタ）を設けて、いかなる雑音をも持ち込むことなくデータレートを下げることができる。
【００２９】
様々な実施形態では、コンパクタのアルゴリズムを使用して、デシメーション・フィルタの出力からの２ビット・データ・ワード（サンプルとも呼ばれる）を、１ビット・サンプルにマッピングしてもよい。
【００３０】
様々な実施形態では、デルタシグマ変調器が３２０ＭＨｚで作動して、汎用入力／出力によって処理できるデータレートを低下させるときにのみ、デシメーション・フィルタおよび並列／直列変換器（コンパクタ）を使用してもよい。
【００３１】
並列／直列変換器（コンパクタ）は、このコンパクタの出力において、デシメーション・フィルタの出力からの２ビット・データ・ワード（２ビット・サンプルとも呼ばれる）を、１ビット・データ・ワード（１ビット・サンプル、単一ビット・データ・ワード、または単一ビット・サンプルとも呼ばれる）にマッピングするアルゴリズムでもよい。
【００３２】
様々な実施形態では、デルタシグマ変調器の出力からコンパクタの出力まで、データレートを半分に下げてもよい。
【００３３】
議論を進めるために、各実施形態を、レーダ・システムの実装形態として説明するが、これに限定するものではない。たとえば、電圧を生成するように構成された回路および電圧を生成する方法の、本明細書に記載された各実施形態は、レーダ・システムの実装形態に限定されるものではなく、独立型システムとして使用してもよく、または当業者によって理解されるはずの他のシステムで実装してもよい。
【００３４】
図３Ａおよび３Ｂには、様々な実施形態に従って電圧１１４を生成するように構成された回路３０１（それぞれ３０１ａおよび３０１ｂ）を備える、センサ・システム３００（それぞれ３００ａおよび３００ｂ）のブロック図がそれぞれ示してある。
【００３５】
図３Ｃには、様々な実施形態に従って電圧１１４を生成するように構成された回路３０１ｃのブロック図が示してある。
【００３６】
様々な実施形態では、回路３０１ａ、３０１ｂ、３０１ｃは、各ビットからなるデータ・ワードのシーケンス３３７を供給するように構成されたシーケンス生成器３３６を備えてもよく、ビット数は３以上でもよい。
【００３７】
様々な実施形態では、回路３０１ａ、３０１ｂ、３０１ｃは、シーケンス生成器３３６によって供給されるデータ・ワードのシーケンス３３７を受信して、デルタシグマ変調された第１の単一ビット・データ・ストリーム３３９を第１のデータレートで供給するように構成されたデルタシグマ変調器（ＤＳＭ，すなわちΔΣ変調器）３３８をさらに備えてもよい。
【００３８】
様々な実施形態では、回路３０１ａ、３０１ｂ、３０１ｃはさらに、第１の単一ビット・データ・ストリーム３３９から第２のデータレートで、デシメーション処理済みデータ・ワードのストリーム３４１を作成するように構成されたデシメーション・フィルタ３４０を備えてもよく、この第２のデータレートは、第１のデータレートよりも低くてよい。デシメーション処理済みデータ・ワードのそれぞれは、複数のビットを含んでもよい。
【００３９】
様々な実施形態では、回路３０１ａ、３０１ｂ、３０１ｃはさらに、第２の単一ビット・データ・ストリーム１２８に基づいて電圧１１４を供給するように構成された電圧発生器１１２を備えてもよい。
【００４０】
様々な実施形態では、シーケンス生成器３３６、デルタシグマ変調器３３８、デシメーション・フィルタ３４０、およびコンパクタ３４２は、マイクロコントローラ１０２の一部分でもよい。
【００４１】
様々な実施形態では、シーケンス生成器３３６は、データ記憶装置、たとえばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のような揮発性メモリ・デバイスなどのメモリ・デバイス、または、たとえば不揮発性メモリ・デバイスなど他の任意の適切なタイプのメモリ・デバイスを備えてもよい。ＭＭＩＣを制御するためのアナログ電圧値の表示は、メモリ・デバイス、たとえばマイクロコントローラ１０２のＳＲＡＭに記憶してもよい。様々な実施形態では、プロセッサを使用してこのデータ・ワードのシーケンスを作成し、シーケンス生成器３３６のデータ記憶装置を使用して、このシーケンスを記憶することによって、各ビットからなるデータ・ワードのシーケンスを供給してもよい。
【００４２】
図３Ｃに示すように、シーケンス生成器３３６はさらに、バッファ・マネージャを備えてもよく、ＳＲＡＭメモリ・デバイスが使用される場合、したがって、このバッファ・マネージャはＳＲＡＭバッファ・マネージャでもよい。
【００４３】
ＭＭＩＣを制御するためのアナログ電圧を、デジタル値に変換して、シーケンス生成器３３６のメモリ・デバイスに記憶してもよい。図３Ｃの例示的な実施形態では、この電圧値は、シーケンス生成器３３６とデルタシグマ変調器３３８との間の接続ラインの隣にある「１６」で示すように、１６ビット・データ・ワードとしてＳＲＡＭに記憶してもよい。しかし、１６ビット・データ・ワードの代わりに、シーケンス生成器３３６によって供給されるデータ・ワードについて、他の任意の適切なビット数を使用してもよい。
【００４４】
様々な実施形態では、たとえば、ＳＲＡＭおよびＳＲＡＭバッファ・マネージャ・ブロックのシーケンス生成器３３６の一部でもよいビット・ストリーム・ローダによって、１６ビット・デジタル・データ・ワードを、デルタシグマ変調器３３８の入力にロードしてもよい。
【００４５】
様々な実施形態では、デルタシグマ変調器３３８は、デシメーション処理済みデータ・ワードのビット数と次数が同じである、フル・フィードフォワード・デルタ・シグマ変調器３３８でもよい。様々な他の実施形態では、フル・フィードフォワード・デルタシグマ変調器３３８は、デシメーション処理済みデータ・ワードのビット数とは次数が異なっていてもよい（たとえば、それより次数が高くてもよい）。
【００４６】
例示的な回路３０１ａ、３０１ｂ、および３０１ｃでは、２次フル・フィードフォワード・デルタシグマ変調器３３８を使用してもよい。デルタシグマ変調器３３８の積分器への入力が、この入力とフィードバック信号の間の差であるという事実によって、フル・フィードフォワードのアーキテクチャは、相対的に安定性が高くなるという利点を提供することができる。したがって、積分器の入力での揺れは、フルスケール値よりもはるかに小さい。デルタシグマ変調器３３８のフィードバックは、デジタル／デジタル変換器（ＤＤＣ）への入力として供給してもよく、この変換器は、デルタシグマ変調器３３８の比較器からの１ビット出力を、入力（図示せず）から減算される１７ビット値に変換してもよい。
【００４７】
様々な実施形態では、１６ビット・デジタル・データ・ワードは、デルタシグマ変調器３３８によって、雑音形状の高周波１ビット・ビット・ストリーム３３９に変換してもよい。これが、ビット・ストリーム３３９上の「１」のラベルで示される。
【００４８】
生成されたビット・ストリーム３３９のパルス密度は、フルスケール値に対する絶対入力レベルに依存することがある。
【００４９】
デルタシグマ変調器３３８の周波数、および回路３０１（または、システム３００）の低域通過フィルタ１１２（ＬＰＦ、以下参照）の遮断周波数は、有効オーバサンプリング比を規定し、それによってアナログ電圧のＳＮＲを規定することができる。より高いＳＮＲ要求条件を満たすには、デルタシグマ変調器３３８は、たとえば約３２０ＧＨｚなどの非常に高い周波数で実行してもよい（代わりに、他の適切な周波数を使用してもよい）。その結果、マイクロコントローラ１０２の汎用入力／出力３４３（ＧＰＩＯ）は、非常に高速のビット・ストリームをサポートしなければならないことがある。
【００５０】
より高いＳＮＲ要求条件を適用して、より高い信号対雑音比（ＳＮＲ）マージンを実現して、総合的なＳＮＲを劣化させることのある、パッドを介したクロック・ジッタおよび電源雑音に対応してもよい。デルタシグマ変調器３３８に供給されるクロック周波数を、たとえば１６０ＭＨｚから３２０ＭＨｚまで高くすることによって、この用途では、ＳＮＲマージンが最大１５ｄＢまで得られるようになる。
【００５１】
この要求条件を緩和するため、デシメーション・フィルタ３４０を使用して、データレートを下げてもよい。図３Ｃの例示的な実施形態では、デシメーション・フィルタ３４０は、このデシメーション・フィルタ３４０と並列／直列変換器（コンパクタ）３４２との間の接続矢印をラベル付けする「２」によって示されるように、単一ビット・データのストリーム３３９を２ビットのデシメーション処理済みデータ・ワードのストリーム３４１にデシメーション処理してもよい。様々な実施形態では、単一ビット・データを２ビット・データ・ワードにデシメーション処理する代わりに、この単一ビット・データを、様々なビット数を有するデータ・ワード、たとえば、４ビットまたは他の任意の適切なビット数を有するデータ・ワードにデシメーション処理してもよい。
【００５２】
様々な実施形態では、デシメーション・フィルタ３４０を使用して、入力単一ビット・ストリーム３３９（第１の単一ビット・データ・ストリーム３３９とも呼ばれる）と、出力２ビット・データ・ストリーム３４１との間のビット・ストリームのデータレートを、たとえば２分の１以下に下げてもよい。
【００５３】
様々な実施形態では、カスケード式積分器／櫛形フィルタ（ＣＩＣフィルタ）３４０を、デシメーション・フィルタ３４０として使用してもよい。代わりに、他の適切なタイプのデシメーション・フィルタを使用してもよい。
【００５４】
様々な実施形態では、第１の単一ビット・データ・ストリーム３３９の各ビットは、第１のデータ値または第２のデータ値のいずれかを有してもよく、デシメーション処理済みデータ・ワードの（デシメーション処理済みデータ・ワードのストリーム３４１の）それぞれは、第１の単一ビット・データ・ストリーム３３９の個々の部分での第１のデータ値の百分率を表す、デシメーション処理済みデータ値を有してもよい。様々な実施形態では、個々の部分の長さ、およびデシメーション処理済みデータ・ワードのビット数は、デシメーション係数、およびデシメーション・フィルタの次数に対応してもよい。様々な実施形態では、デシメーション処理済みデータ・ワードは、第１の単一ビット・データ・ストリーム３３９の個々の部分の長さよりも少ないビットを必要とすることがある。
【００５５】
一例として、デシメーション・フィルタ３４０によって以下の対応関係を使用して、第１の単一ビット・データ・ストリーム３３９の２ビット部分を、デシメーション処理済みデータ・ワードのストリーム３４１の２ビットのデシメーション処理済みデータ・ワードに変換してもよい。表１の第３列には、第１の単一ビット・データ・ストリーム３３９の個々の２ビット部分での、第１のデータ値の百分率が示してある。
【００５６】
2019036948.tif 000003
【００５７】
さらなる例では、デシメーション・フィルタ３４０によって以下の対応関係を使用して、第１の単一ビット・データ・ストリーム３３９の４ビット部分を、デシメーション処理済みデータ・ワードのストリーム３４１の３ビットのデシメーション処理済みデータ・ワードに変換してもよい。表２の第３列には、第１の単一ビット・データ・ストリーム３３９の個々の部分での、第１のデータ値の百分率が示してある。
【００５８】
2019036948.tif 000004
【００５９】
第１の単一ビット・データ・ストリーム３３９の複数のビットの各部分と、マルチビットのデシメーション処理済みデータ・ワードのデータ値との間での他の変換を適宜構成してもよい。
【００６０】
様々な実施形態では、デシメーション処理済みデータ・ワードのストリーム３４１は、回路３０１の（シリアル）出力パッド３４３に直接接続することができない、マルチビット・ストリームでもよい。図３Ｃの例示的な実施形態では、ＣＩＣフィルタ３４０の出力は２ビット・サンプルでもよい。
【００６１】
様々な実施形態では、デシメーション処理済みデータ・ワードは、並列／直列変換器３４２（コンパクタ３４２）を使用して、１ビット・サンプルに変換して戻してもよい。
【００６２】
様々な実施形態では、並列／直列変換器３４２は、デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリーム１２８に変換し、第２のデータレートを保存するように構成してもよい。したがって、コンパクタは、デシメーション・フィルタ３４０（たとえば、ＣＩＣフィルタ）の出力を「０」または「１」のいずれかにマッピングしてもよい。
【００６３】
様々な実施形態では、並列／直列変換器３４２は、第１のデータ値の１００％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、この百分率に対応する一部分のみを、第１のデータ値に変換するように構成してもよい。
【００６４】
様々な実施形態では、並列／直列変換器３４２は、第１のデータ値の０％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、第１のデータ値に変換されていない残りのデータ値を、第２のデータ値に変換するように構成してもよい。
【００６５】
図４Ａおよび図４Ｂには、マッピングの例４００と、様々な実施形態に従って電圧を生成するように構成された回路３０１の並列／直列変換器３４２によって使用されるマッピング・アルゴリズム４０１とがそれぞれ示してある。ここで、第１の単一ビット・データ・ストリーム３３９の２ビット部分は、図４Ｂに示すマッピング・アルゴリズムを使用して２ビット・データ・ストリーム３４１に変換してもよく、図４Ａの上部に示すようにコンパクタ３４２への入力データ・ストリーム３４１については、図４Ａの下部に示すように、コンパクタ３４２からの出力データ・ストリーム１２８になる。
【００６６】
便宜上、２ビットから１ビットに変換するためのマッピング・アルゴリズム４０１も、以下の表に再現されている。
【００６７】
2019036948.tif 000005
【００６８】
図４Ａ、図４Ｂ、および表３を見て分かるように、デシメーション・フィルタ３４０からの出力として供給されてきてもよい２ビット・データ・ワードの変換については、たとえば表１に従って、出力された第２の単一ビット・データ・ストリーム１２８としてコンパクタ３４２によって供給される単一ビット・データ・ストリームは、デルタシグマ変調器３３８によって出力される初期のデータ・ストリーム３３９に含まれる、第１のデータ値の百分率を再現するように構成してもよい。
【００６９】
このことは、２ビットのデシメーション処理済みデータ・ワードの例示的な実施形態において、第１のデータ値（たとえば「０」）の１００％に対応する全てのデシメーション処理済みデータ値を、第１のデータ値（「０」）に変換してもよく、第１のデータ値の０％に対応する全てのデシメーション処理済みデータ値（「２」）を、第２のデータ値（「１」）に変換してもよいことを意味する。第１のデータ値（「０」）の５０％に対応する残りの２ビットのデシメーション処理済みデータ値（「１」）については、２ビットのデシメーション処理済みデータ値「１」が出現する場合の半分で、第１のデータ値（「０」）への変換が確実に実行され、２ビットのデシメーション処理済みデータ値「１」が出現する場合のもう半分では、第２のデータ値（「１」）への変換が確実に実行されることが必要になる場合がある。
【００７０】
様々な実施形態では、並列／直列変換器３４２は、少なくとも１つの記憶素子（図示せず）を備えてもよく、この少なくとも１つの記憶素子は、第１のデータ値の０％を超えて１００％未満の所定の百分率を表すデシメーション処理済みデータ値の出現数を、この百分率に対応する一部分のみを第１のデータ値に変換する場合に記録するように構成してもよい。
【００７１】
２ビットのデシメーション処理済みデータ・ワードのストリーム３４１から、単一ビット・データ・ワードのストリーム１２８に変換する例示的な実施形態では、この記憶素子は、第１のデータ値（「０」）の５０％に対応する２ビットのデシメーション処理済みデータ値（「１」）が発生し、第１のデータ値（「０」）への変換が実行されるときに記録するように構成してもよい。この記憶素子の記憶値は、第１のデータ値（「０」）の５０％に対応する、後続の２ビットのデシメーション処理済みデータ値（「１」）が発生するときに評価してもよい。記憶素子の記憶値が、先に第１のデータ値（「０」）への変換が実行されたことを示す場合は、第２のデータ値（「１」）への変換が実行され、そうでない場合には、第１のデータ値（「０」）への変換が実行される。それにより、第１のデータ値の５０％の出現に対応するデシメーション処理済みデータ・ワードのデータ値の５０％が、実際に第１のデータ値へと確実に変換され、その結果、第１の単一ビット・データ・ストリーム３３９と第２の単一ビット・データ・ストリーム１２８との間に、第１のデータ値の百分率を保存してもよい。
【００７２】
記憶素子を含む同様のプロセスは、３ビット以上のデシメーション処理済みデータ・ワードの場合に適用してもよい。様々な実施形態では、データ部分での第１のデータ値の百分率に対応する、デシメーション処理済みデータ・ワードのデータ値が出現する一部分についてのみ、第２の単一ビット・データ・ストリーム１２８のデータ値を第１のデータ値に設定してもよい。その他の出現については、第２の単一ビット・データ・ストリーム１２８のデータ値を、第２のデータ値に設定してもよい。
【００７３】
たとえば表２に示すように、４ビットを有するデシメーション処理済みデータ・ワードの例示的な実施形態では、デシメーション処理済みデータ値「１」について、４つの出現のうち３つの出現においてのみ、第２の単一ビット・データ・ストリーム１２８のデータ値を「０」に設定してもよく、デシメーション処理済みデータ値「２」について、各出現のうち半分の出現においてのみ、第２の単一ビット・データ・ストリーム１２８のデータ値を「０」に設定してもよく（前述の２ビットの場合と同様）、デシメーション処理済みデータ値「３」について、４つの出現のうち１つの出現においてのみ、第２の単一ビット・データ・ストリーム１２８のデータ値を「０」に設定してもよい。少なくとも１つの記憶素子を使用して、それぞれデシメーション処理済みデータ値の出現数を記録してもよく、様々なデシメーション処理済みデータ値のそれぞれについて、互いに異なる記憶素子を設けてもよい。
【００７４】
様々な実施形態では、たとえば、第１のデータ値に設定される第２の単一ビット・データ・ストリーム１２８のデータ値のうちの５０％未満の場合、第２の単一ビット・データ・ストリーム１２８のデータ値は、デシメーション処理済みデータ・ワードのデータ値の第１の出現時に、第２のデータ値に設定してもよい。表２に示す、４ビットのデシメーション処理済みデータ値の例示的な一実施形態に戻ると、データ値「３」は、第１の単一ビット・データ・ストリーム３３９での第１の単一ビット・データ値「０」の２５％の出現のみに対応する場合がある。この場合、第２の単一ビット・データ値は、データ値「３」の第１の出現時には、たとえば「１」に設定してもよく、たとえば、データ値「３」の第２、第３、または第４の発生時での２５％の場合には、「０」に設定してもよい。
【００７５】
様々な実施形態では、第１のデータレートは、デルタシグマ変調器３３８に供給される第１の周波数ｆｍｏｄを有する第１のクロック信号によって決定してもよい。様々な実施形態では、第１のデータレートは３２０Ｍｂｐｓでもよい。
【００７６】
様々な実施形態では、第２のデータレートは、少なくともデシメーション処理済みデータ・ワードでのビット数に対応する係数分だけ、第１のデータレートよりも低くてよい。たとえば、第１のデータレートが３２０Ｍｂｐｓ（および、それに応じて毎秒３２０メガサンプル）であり、デシメーション・フィルタ３４０が、たとえば単一ビット・データ・ストリーム３３９から２ビットのデシメーション処理済みデータ・ワードのストリーム３４１まで、デシメーションを２倍で適用する場合、第２のデータレートは、たとえば３２０Ｍｂｐｓ（および、それに応じて毎秒１６０メガサンプル）でもよい。すなわち、毎秒メガビットについては、データレートは同じまま（たとえば３２０Ｍｂｐｓ）でもよいが、１ビットから２ビットへとサンプル・サイズが増加するので、毎秒メガサンプルに換算して表され、このデータレートはサンプル・レートとも呼ばれ、たとえば毎秒１６０メガサンプルにまで下げてもよい。他のデシメーション係数では、第１のデータレートと第２のデータレートの間のデータレートの比率は、この例とは異なる場合がある。
【００７７】
デシメーション・フィルタ（たとえば、ＣＩＣフィルタ）３４０およびコンパクタ３４２を用いると、データレートは、たとえば半分に低下する場合があり、したがって、ＩＯによって処理するのがはるかに容易になり得る。このことはまた、このようなシステムにとって主な電力消費体となり得る、ＩＯの電力消費を低減するのに役立つことができる。
【００７８】
様々な実施形態おいて、このようなデジタル論理回路では、このような実装形態に必要な領域（たとえば、基板領域）は、従来のＰＬＬベースのソリューションでの領域よりもはるかに小さくてよい。
【００７９】
図３Ｃに示すように、様々な実施形態において、回路３０１および／またはこの回路３０１を含むセンサ・システム３００は、第１のクロック信号ｆｍｏｄ、または第１の周波数よりも低い第２の周波数を有する第２のクロック信号ｆｓｈｉｆｔのいずれかをデルタシグマ変調器３３８に供給するように構成された、マルチプレクサ３４６をさらに備えてもよい。回路３０１はさらに、デシメーション・フィルタ３４０およびコンパクタ３４２によって処理される入力信号１２８、またはデルタシグマ変調器３３８によって直接供給される入力信号３５０のいずれかを、ＧＰＩＯ３４３に送る、さらなるマルチプレクサ３５２を備えてもよい。様々な実施形態において、マルチプレクサ３４６はさらに、第２の周波数ｆｓｈｉｆｔが加えられる場合、デシメーション・フィルタ３４０および並列／直列変換器３４２を迂回するように構成してもよい。
【００８０】
第２の周波数は、たとえば１６０ＭＨｚでもよく、この周波数は、入力／出力パッド３４３が処理するのに十分低くすることができる。
【００８１】
すなわち、デシメーション・フィルタ３４０およびコンパクタ３４２は、デルタシグマ変調器３３８が、相対的に高い周波数、たとえば３２０ＭＨｚで（ＧＰＩＯ３４３には高すぎる周波数で）作動する場合にのみ使用して、ＧＰＩＯ３４４で管理できるデータレートを下げてもよい。コンパクタ３４０の後に、データレートは、たとえば半減することができ、これによって、ＧＰＩＯ３４３が処理できるデータレートになる場合がある。
【００８２】
さらに別の言い方をすれば、デルタシグマ変調器３３８を３２０ＭＨｚで実行するとき、このデルタシグマ変調器３３８からの出力は、３２０Ｍｂｐｓのデータレートを有していてもよい。この高いデータレートは、汎用入力／出力パッド３４３（たとえば、ＴＣ３ＸＸパッド）によって直接処理することができない。したがって、デシメーション・フィルタ３４０を使用して、データレートを３２０Ｍｂｐｓから１６０Ｍｂｐｓにデシメーション処理してもよい（１データ・ワード（サンプル）は、２ビットに対応することができる）。最後に、コンパクタ３４２を使用して、２ビット・データ・ワード（サンプル）を「圧縮」して１ビット・サンプルにすることができる。
【００８３】
様々な実施形態では、コンパクタ３４２は、第２の単一ビット・ストリーム１２８に、どんな雑音またはどんなエラーをも加えなくて済む。
【００８４】
低い値、たとえば１６０ＭＨｚ辺りから開始するデータレートの場合、データレートは、ＧＰＩＯ３４３によって処理するのに既に十分低い値になる場合がある。その場合には、デシメーション・フィルタ３４０およびコンパクタ３４２を迂回してもよい。すなわち、デシメーション・フィルタ（たとえば、ＣＩＣフィルタ）３４０およびコンパクタ３４２が無効になっている状態では、デルタシグマ変調器が生成するビット・ストリーム３３９を、さらなるマルチプレクサ３５２に直接供給してもよい。
【００８５】
様々な実施形態では、図３Ａおよび図３Ｂに示すように、データ・ストリーム１２８を電圧発生器１１２に供給してもよく、この電圧発生器は、図１と関連付けて説明してある電圧発生器１１２と同様に、たとえば低域通過フィルタでもよい。これは図３Ａおよび図３Ｂには示してないが、低いデータレートがデルタシグマ変調器３３８によって供給される場合、さらなるマルチプレクサ３５２によって供給される単一ビット・ストリーム３５０を、電圧発生器１１２に供給してもよい。電圧発生器１１２は、アナログ電圧１１４を供給するように構成してもよい。
【００８６】
様々な実施形態では、図３Ａおよび図３Ｂに示すように、アナログ電圧１１４をＭＭＩＣ１２０に供給して、対象物１２６を検出するためのレーダ信号１２２を生成してもよい。供給されたアナログ電圧１１４を使用してレーダ信号１２２を生成することは、当技術分野で知られているように実行することができる。
【００８７】
図５には、様々な実施形態に従って電圧を生成する方法のプロセスの流れ５００が示してある。
【００８８】
様々な実施形態では、シーケンス生成器、デルタシグマ変調器、デシメーション・フィルタ、並列／直列変換器、および電圧発生器を含む回路を使用して電圧を生成する方法が提供される。
【００８９】
この方法は、シーケンス生成器を使用して、各ビットからなるデータ・ワードのシーケンスを供給するステップであって、ビット数が２よりも大きいステップ（５１０）と、デルタシグマ変調器を使用して、シーケンス生成器によって供給されるデータ・ワードのシーケンスに基づく第１のデータレートで、デルタシグマ変調された第１の単一ビット・データ・ストリームを供給するステップ（５２０）と、デシメーション・フィルタを使用して、第１の単一ビット・データ・ストリームから第２のデータレートで、デシメーション処理済みデータ・ワードのストリームを生成するステップであって、各デシメーション処理済みデータ・ワードが複数のビットを含んでおり、第２のデータレートが、第１のデータレートよりも低くてもよいステップ（５３０）と、並列／直列変換器を使用して、第２のデータレートを維持しながら、デシメーション処理済みデータ・ワードを、第２の単一ビット・データ・ストリームに変換するステップ（５４０）と、電圧発生器を使用して、第２の単一ビット・データ・ストリームに基づく電圧を供給するステップ（５５０）とを含んでもよい。
【００９０】
様々な実施形態では、第１の単一ビット・データ・ストリームの各ビットは、第１のデータ値または第２のデータ値（たとえば「０」または「１」）のいずれかを有してもよく、デシメーション処理済みデータ・ワードのそれぞれは、第１の単一ビット・データ・ストリームの個々の部分での第１のデータ値の百分率を表す、デシメーション処理済みデータ値を有してもよい。
【００９１】
様々な実施形態では、個々の部分の長さは、デシメーション処理済みデータ・ワードのビット数に対応してもよい。
【００９２】
様々な実施形態では、前述の通り、デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリームに変換するステップは、第１のデータ値の１００％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、この百分率に対応する一部分のみを、第１のデータ値に変換するステップと、第１のデータ値の０％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、第１のデータ値に変換されていない残りのデータ値を、第２のデータ値に変換するステップとを含んでもよい。
【００９３】
様々な実施形態では、この百分率に対応する一部分のみを、第１のデータ値に変換するステップは、第１のデータ値の０％を超えて１００％未満の所定の百分率を表すデシメーション処理済みデータ値の出現数を記録するステップを含んでもよい。
【００９４】
様々な実施形態では、データ・ワードのシーケンスを供給するステップは、プロセッサを使用してデータ・ワードのシーケンスを作成するステップと、データ記憶装置を使用してこのシーケンスを記憶するステップとを含んでもよい。
【００９５】
図６には、様々な実施形態に従ってセンサ・システムを作動させる方法のプロセスの流れ６００が示してある。
【００９６】
この方法は、様々な実施形態に従って電圧を供給するシステムの電圧発生器を使用して、電圧を供給するステップ（６１０）を含んでもよい。様々な実施形態では、様々な実施形態において前述したような、電圧を供給する方法を使用してもよい。センサ・システムを作動させる方法はさらに、電圧発生器によって供給される電圧に基づいて、レーダ周波数信号を生成するステップ（６２０）を含んでもよい。
【００９７】
様々な実施形態では、電圧を生成するように構成された回路が提供される。この回路は、ビットからなるデータ・ワードのシーケンスを供給するように構成されたシーケンス生成器であって、ビット数が２よりも多くてよいシーケンス生成器と、このシーケンス生成器によって供給されるデータ・ワードのシーケンスを受信し、デルタシグマ変調された第１の単一ビット・データ・ストリームを第１のデータレートで供給するように構成されたデルタシグマ変調器と、第１の単一ビット・データ・ストリームから第２のデータレートで、デシメーション処理済みデータ・ワードのストリームを生成するように構成されたデシメーション・フィルタであって、この第２のデータレートが、第１のデータレートよりも低くてもよく、各デシメーション処理済みデータ・ワードが複数のビットを含むデシメーション・フィルタと、第２のデータレートを維持しながら、デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリームに変換するように構成された並列／直列変換器とを備えてもよい。
【００９８】
様々な実施形態では、この回路はさらに、第２の単一ビット・データ・ストリームに基づいて電圧を供給するように構成された電圧発生器を備えてもよい。
【００９９】
様々な実施形態では、第１の単一ビット・データ・ストリームの各ビットは、第１のデータ値または第２のデータ値のいずれかを有してもよく、デシメーション処理済みデータ・ワードのそれぞれは、第１の単一ビット・データ・ストリームの個々の部分での第１のデータ値の百分率を表す、デシメーション処理済みデータ値を有してもよい。
【０１００】
様々な実施形態では、個々の部分の長さは、デシメーション処理済みデータ・ワードのビット数に対応してもよい。
【０１０１】
様々な実施形態では、並列／直列変換器は、第１のデータ値の１００％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、この百分率に対応する一部分のみを、第１のデータ値に変換し、第１のデータ値の０％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、第１のデータ値に変換されていない残りのデータ値を、第２のデータ値に変換するように構成してもよい。
【０１０２】
様々な実施形態では、並列／直列変換器は、少なくとも１つの記憶素子を備えてもよく、この少なくとも１つの記憶素子は、第１のデータ値の０％を超えて１００％未満の所定の百分率を表すデシメーション処理済みデータ値の出現数を、この百分率に対応する一部分のみを第１のデータ値に変換する場合に記録するように構成してもよい。
【０１０３】
様々な実施形態では、第１のデータレートは、デルタシグマ変調器に供給される第１の周波数を有する第１のクロック信号によって決定してもよい。
【０１０４】
様々な実施形態では、第２のデータレートは、少なくともデシメーション処理済みデータ・ワードのビット数に対応する係数分だけ、第１のデータレートよりも低くてよい。
【０１０５】
様々な実施形態では、第１のデータレートは３２０Ｍｂｐｓでもよい。
【０１０６】
様々な実施形態では、デルタシグマ変調器は、デシメーション処理済みデータ・ワードのビット数と次数が同じでもよい、フル・フィードフォワード・デルタ・シグマ変調器でもよい。
【０１０７】
様々な実施形態では、ビット・シーケンス生成器は、データ記憶装置を備えてもよい。
【０１０８】
様々な実施形態では、デシメーション処理済みデータ・ワードのビット数は、２または４でもよい。
【０１０９】
様々な実施形態では、センサ・システムを設けてもよい。このセンサ・システムは、様々な実施形態による回路と、電圧発生器によって供給される電圧に基づいてレーダ周波数信号を生成するように構成されたレーダ・ユニットとを備えてもよい。
【０１１０】
様々な実施形態では、このセンサ・システムはさらに、第１のクロック信号、または第１の周波数よりも低い第２の周波数を有する第２のクロック信号のいずれかを、デルタシグマ変調器に供給するように構成されたマルチプレクサであって、第２の周波数が加えられる場合、デシメーション・フィルタおよび並列／直列変換器を迂回するように構成されるマルチプレクサを備えてもよい。
【０１１１】
様々な実施形態では、第２の周波数は１６０ＭＨｚでもよい。
【０１１２】
様々な実施形態では、回路を使用して電圧を生成する方法が提供され、この回路は、ビット・シーケンス生成器、デルタシグマ変調器、デシメーション・フィルタ、並列／直列変換器、および電圧発生器を備え、この方法は、ビット・シーケンス生成器を使用して、各ビットからなるデータ・ワードのシーケンスを供給するステップであって、ビット数が２よりも大きくてもよいステップと、デルタシグマ変調器を使用して、ビット・シーケンス生成器によって供給されるデータ・ワードのシーケンスに基づく第１のデータレートで、デルタシグマ変調された第１の単一ビット・データ・ストリームを供給するステップと、デシメーション・フィルタを使用して、第１の単一ビット・データ・ストリームから第２のデータレートで、デシメーション処理済みデータ・ワードのストリームを生成するステップであって、各デシメーション処理済みデータ・ワードが複数のビットを含んでおり、第２のデータレートが、第１のデータレートよりも低くてもよいステップと、並列／直列変換器を使用して、第２のデータレートを維持しながら、デシメーション処理済みデータ・ワードを、第２の単一ビット・データ・ストリームに変換するステップと、電圧発生器を使用して、第２の単一ビット・データ・ストリームに基づく電圧を供給するステップとを含んでもよい。
【０１１３】
様々な実施形態では、第１の単一ビット・データ・ストリームの各ビットは、第１のデータ値または第２のデータ値のいずれかを有してもよく、デシメーション処理済みデータ・ワードのそれぞれは、第１の単一ビット・データ・ストリームの個々の部分での第１のデータ値の百分率を表す、デシメーション処理済みデータ値を有してもよい。
【０１１４】
様々な実施形態では、個々の部分の長さは、デシメーション処理済みデータ・ワードのビット数に対応してもよい。
【０１１５】
様々な実施形態では、デシメーション処理済みデータ・ワードを第２の単一ビット・データ・ストリームに変換するステップは、第１のデータ値の１００％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、この百分率に対応する一部分のみを、第１のデータ値に変換するステップと、第１のデータ値の０％を表す全てのデシメーション処理済みデータ値、および、第１のデータ値の０％を超えて１００％未満の百分率を表す全てのデシメーション処理済みデータ値のうちから、第１のデータ値に変換されていない残りのデータ値を、第２のデータ値に変換するステップとを含んでもよい。
【０１１６】
様々な実施形態では、この百分率に対応する一部分のみを、第１のデータ値に変換するステップは、第１のデータ値の０％を超えて１００％未満の所定の百分率を表すデシメーション処理済みデータ値の出現数を記録するステップを含んでもよい。
【０１１７】
様々な実施形態では、データ・ワードのシーケンスを供給するステップは、プロセッサを使用してデータ・ワードのシーケンスを作成するステップと、データ記憶装置を使用してこのシーケンスを記憶するステップとを含んでもよい。
【０１１８】
様々な実施形態では、センサ・システムを作動させる方法が提供され、このセンサ・システムは、様々な実施形態による方法を実行するように構成された、様々な実施形態による回路と、レーダ・ユニットとを備え、この方法は、電圧発生器によって供給される電圧に基づいて、レーダ周波数信号を生成するステップを含む。
【０１１９】
様々な実施形態では、このセンサ・システムはさらに、第１の周波数を有する第１のクロック信号、または第１の周波数よりも低い第２の周波数を有する第２のクロック信号のいずれかを、デルタシグマ変調器に供給するように構成されたマルチプレクサを備え、この方法はさらに、第１のクロック信号または第２のクロック信号が印加されているかどうか判定するステップと、第２のクロック信号が印加されていると判定する場合に、デシメーション・フィルタおよび並列／直列変換器を迂回するステップとを含む。
【０１２０】
様々な実施形態では、第１の周波数は３２０ＭＨｚでもよく、かつ／または第２の周波数は１６０ＭＨｚでもよい。
【０１２１】
本発明は、特定の実施形態に関して具体的に図示し説明してきたが、添付特許請求の範囲によって定義された本発明の精神および範囲から逸脱することなく、形態および詳細における様々な変更を本発明に加えてもよいことを当業者には理解されたい。したがって、本発明の範囲は、添付の特許請求の範囲によって示され、したがって、特許請求の範囲の均等性の意味および範囲内にある全ての変更が包含されるものである。
【０１２２】
本開示の様々な態様が各装置に提供され、本開示の様々な態様が各方法に提供される。各装置の基本的な特性も各方法に対して成り立ち、逆の場合も同じであることが理解されよう。したがって、話を簡潔にするために、このような特性の重複した説明が省略されてきてもよい。
【符号の説明】
【０１２３】
１００  レーダ・システム
１０２  マイクロコントローラ
１０４  位相周波数検出器およびチャージ・ポンプ
１１２  電圧発生器
１１４  アナログ電圧
１１６  フィードバック・クロック信号
１２０  モノリシック・マイクロ波集積回路
１２１  送信側／受信器
１２２  波／矢印
１２４  信号
１２６  対象物
１２８  単一ビット・データ・ストリーム
２００  レーダ・システム
２２８  ビット・ストリーム
２３０  デジタル・アナログ変換器
２３２  シフト・レジスタ
３００  センサ・システム
３００ａ  センサ・システム
３００ｂ  センサ・システム
３０１  回路
３０１ａ  回路
３０１ｂ  回路
３０１ｃ  回路
３３６  シーケンス生成器
３３７  データ・ワードのシーケンス
３３８  デルタシグマ変調器
３３９  単一ビット・データ・ストリーム
３４０  デシメーション・フィルタ
３４１  デシメーション処理済みデータ・ワードのストリーム
３４２  並列／直列変換器
３４３  汎用入力／出力
３４４  汎用入力／出力
３４６  マルチプレクサ
３５０  単一ビット・ストリーム
３５２  マルチプレクサ
４００  マッピングの例
４０１  マッピング・アルゴリズム
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【外国語明細書】
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2019036948000002.pdf
2019036948000003.pdf
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