(57)【要約】【課題】簡単な構成で貫通電流を抑制することができる出力回路を提供する。【解決手段】出力回路２は、第１−第３トランジスタ２１ー２３と、抵抗素子２４を備えている。第１及び第２トランジスタ２１、２２は、電源２５とグランド端２８の間で直列に接続されている。抵抗素子２４は、一端が電源２５に接続されており、他端が第１トランジスタ２１のゲートＧ１に接続されている。抵抗素子２４の他端とグランド端２８の間に第３トランジスタ２３が接続されている。第１トランジスタ２１には寄生容量（コンデンサ２９）が付随する。その寄生容量と抵抗素子２４は、電源２５と第１トランジスタ２３のゲートＧ１の間でローパスフィルタを構成する。第１トランジスタ２１の寄生容量と抵抗素子２４で構成されるローパスフィルタの時定数が、第２トランジスタ２２のスイッチング時定数よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源とグランドとの間に直列に接続されている２個のｎチャネル型の第１及び第２スイッチング素子と、
前記第１及び第２スイッチング素子の直列接続の中点に接続されている出力端と、
一端が前記電源に接続されており、他端が高電位側のスイッチング素子である第１スイッチング素子のゲートに接続されている抵抗素子と、
前記抵抗素子の他端と前記グランドとの間に接続されているｎチャネル型の第３スイッチング素子と、
低電位側のスイッチング素子である前記第２スイッチング素子のゲートと前記第３スイッチング素子のゲートに接続されている入力端と、
を備えており、
前記第１スイッチング素子の寄生容量と前記抵抗素子で構成されるローパスフィルタの時定数が、前記第２スイッチング素子のスイッチング時定数よりも大きい、出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、出力回路に関する。特に、低電圧のパルス信号を高電圧のパルス信号にレベル変換する出力回路に関する。
【背景技術】
【０００２】
出力端の電圧がグランド電圧と電源電圧の間で切り換えられる出力回路が知られている。典型的な出力回路は、グランドと電源との間に直列に接続されている２個のスイッチング素子を備えており、その直列接続の中点が出力端に接続されている。以下、説明の便宜上、中点が出力端に接続されている２個のスイッチング素子のうち、高電位側のスイッチング素子を上スイッチング素子と称し、低電位側のスイッチング素子を下スイッチング素子と称する。上スイッチング素子をオン状態に切り換え、下スイッチング素子をオフ状態に切り換えると、出力端は電源電圧に保持される。上スイッチング素子をオフ状態に切り換え、下スイッチング素子をオン状態に切り換えると、出力端はグランド電圧に切り換えられる。出力端から出力される信号は、グランド電圧のＬＯＷレベルと電源電圧のＨＩＧＨレベルを有するパルス信号となる。
【０００３】
一般に、上スイッチング素子にはｐチャネル型のスイッチング素子が用いられ、下スイッチング素子にはｎチャネル型のスイッチング素子が用いられる。ｐチャネル型のスイッチング素子では、高電圧側の電位を基準に電源電圧よりも低い電圧振幅のパルス信号でオンとオフが切り換えられる。ｎチャネル型のスイッチング素子では、低電圧側の電位を基準に電源電圧よりも低い電圧振幅の入力パルス信号でオンとオフが切り換えられる。したがって、グランドを基準に低電圧の入力パルス信号が供給されている場合には、ｎチャネル型のスイッチング素子のゲートに直接に入力パルス信号を接続することで、下スイッチング素子のオンオフ制御が可能である。他方、ｐチャネル型のスイッチング素子のゲート制御のためには、レベル変換回路（例えば特許文献１）を用いて入力パルス信号のＨＩＧＨレベルを電源電圧まで持ち上げた信号を生成して上スイッチング素子のゲート制御を行う必要がある。レベル変換回路には、複数素子が必要となる（特許文献１のレベル変換回路では４個のトランジスタが必要である）。上スイッチング素子にｐチャネル型のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用い、下スイッチング素子にｎチャネル型のＭＯＳトランジスタを用いた直列接続は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路あるいは、相補的ＭＯＳ回路と呼ばれ、汎用されている（例えば特許文献１）。
【０００４】
出力側に２個のスイッチング素子の直列接続を用いた出力回路では、上下のスイッチング素子が切り換わる際、電源からグランドにダイレクトに電流が流れる。そのような電流は「貫通電流」と呼ばれる。貫通電流が大きいと回路にダメージを与えるおそれがある。特許文献２に開示された出力回路は、一方のスイッチング素子をオンからオフへの切り換えた後、そのターンオフ信号を受けて他方のスイッチング素子をオフからオンに切り換える。そうして、両スイッチング素子が共にオンする期間が生じることを回避し、貫通電流を抑える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−９４３０１号公報
【特許文献２】特開２０１４−２７５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２に開示された出力回路は、ＣＭＯＳ回路の前段に複雑な回路を備えることによって、貫通電流が少なくなるように、上下のスイッチング素子の切り換えタイミングを調整する。本明細書は、極めて簡単な回路構成で貫通電流を抑制することができる出力回路を提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示する出力回路は、３個のｎチャネル型のスイッチング素子（第１−第３スイッチング素子）と、抵抗素子と、出力端と、入力端を備えている。第１及び第２スイッチング素子は、電源とグランドの間で直列に接続されている。説明の便宜上、直列に接続された２個のスイッチング素子のうち、高電位側を第１スイッチング素子と称し、低電位側を第２スイッチング素子と称する。第１及び第２スイッチング素子の直列接続の中点に出力端が接続されている。抵抗素子は、一端が電源に接続されており、他端が第１スイッチング素子のゲートに接続されている。抵抗素子の他端とグランドの間に第３スイッチング素子が接続されている。入力端は、第２スイッチング素子のゲートと第３スイッチング素子のゲートに接続されている。第１スイッチング素子には寄生容量が付随する。その寄生容量と抵抗素子は、電源と第１スイッチング素子のゲートの間でローパスフィルタを構成する。本明細書が開示する出力回路では、第１スイッチング素子の寄生容量と抵抗素子で構成されるローパスフィルタの時定数が、第２スイッチング素子のスイッチング時定数よりも大きい。
【０００８】
上記の出力回路では、入力端に入力される入力パルス信号は、ＨＩＧＨレベルの電圧が電源電圧にレベル変換されて出力端から出力される（入力パルス信号のＨＩＧＨレベルの電圧は出力回路の電源電圧よりも低くてよい）。入力端の電圧がＨＩＧＨレベルからＬＯＷレベルに切り換わるとき、第２、第３スイッチング素子は直ちにオンからオフに切り換わる。第３スイッチング素子がオフになるので、第１スイッチング素子のゲート（以下、第１ゲート）がグランドから切り離され、抵抗素子を通じて電源から第１ゲートへ電流が流れる。電源と第１ゲートの間のローパスフィルタの時定数が第２スイッチング素子のスイッチング時定数よりも大きいので、第１ゲートの電圧がオン電圧まで上昇するのは、第２スイッチング素子がオフした後となる。従って貫通電流が抑制される。入力端の電圧がＬＯＷレベルからＨＩＧＨレベルに切り換わるときは、第２、第３スイッチング素子がオフからオンに切り換わる。第１ゲートとグランドの間には第３スイッチング素子のみが接続されており、第１ゲートとグランドの間のインピーダンスは、一般に、出力端に接続されている負荷のインピーダンスよりも小さい。このことから、入力端の電圧がＨＩＧＨレベルからＬＯＷレベルに切り換わると、第１スイッチング素子も遅滞なくオフする。従って、このときも、貫通電流が抑えられる。
【０００９】
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【００１０】
【図１】実施例の出力回路の回路図である。
【図２】出力回路の各部のタイミングチャート図である。
【発明を実施するための形態】
【００１１】
図面を参照して実施例の出力回路を説明する。図１に、出力回路２の回路図を示す。出力回路２は、入力端２６とグランド端２８の間に入力されるパルス信号（入力パルス信号）を、電圧レベルを変換して出力する回路である。なお、図１の回路では、出力パルス信号は入力パルス信号の反転信号となる。非反転信号を出力したい場合には、入力端２６あるいは出力端２７にインバータ素子を加えればよい。
【００１２】
出力回路２は、３個のトランジスタ２１−２３、抵抗素子２４、電源２５、入力端２６、出力端２７、グランド端２８を備えている。３個のトランジスタ２１−２３は全てＮチャネル型の電圧駆動型素子である。より具体的には、３個のトランジスタ２１−２３は、Ｎチャネル型のＭＯＳトランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ）である。ｎチャネル型のＭＯＳトランジスタがオフからオンに切り換わる閾値電圧を記号「Ｖｔｈ」で表す。なお、説明の便宜上、３個のトランジスタを、第１トランジスタ２１、第２トランジスタ２２、第３トランジスタと称する。
【００１３】
第１トランジスタ２１と第２トランジスタ２２は、電源２５とグランド端２８の間に直列に接続されている。直列接続の高電位側のトランジスタが第１トランジスタ２１であり、低電位側のトランジスタが第２トランジスタ２２である。第１トランジスタ２１と第２トランジスタ２２の直列接続の中点に出力端２７が接続されている。２個のスイッチング素子の直列接続の中点を出力端とする回路の場合、高電位側にＰチャネル型スイッチング素子を配し、低電位側にＮチャネル型スイッチング素子を配する相補型と呼ばれる接続が通常である。しかし本実施例の出力回路２の場合、２個ともＮチャネル型のスイッチング素子（トランジスタ）を採用している点に特徴がある。詳しくは後述するが、２個ともＮチャネル型のスイッチング素子を採用することで、貫通電流を抑制するための仕組みが簡単に構成できる。
【００１４】
抵抗素子２４は、その一端が電源２５に接続されており、他端が第１トランジスタ２１のゲートに接続されている。説明の便宜上、以下では、第１トランジスタ２１のゲートを第１ゲートＧ１と称する場合がある。また、第１トランジスタ２１のソースを第１ソースＳ１と称する場合がある。
【００１５】
図１おいて、第１ゲートＧ１と第１ソースＳ１の間にコンデンサ２９が接続されている。コンデンサ２９は、単独の素子ではなく、第１トランジスタ２１の寄生容量である。寄生容量であることを表すため、図１においてコンデンサ２９は破線で描いてある。コンデンサ２９の容量を記号ＣＬで表し、抵抗素子２４の抵抗値を記号ＲＬで表す。第２トランジスタ２２、第３トランジスタ２３にも寄生容量は存在するが、それらについては本実施例では無視する。
【００１６】
抵抗素子２４とコンデンサ２９は、電源２５と第１ゲートＧ１の間でローパスフィルタを構成する。その時定数は、ＲＬ・ＣＬで表される。実施例の出力回路２では、ローパスフィルタの時定数（ＲＬ・ＣＬ）が第２トランジスタ２２のスイッチング時定数よりも大きくなるように、抵抗値ＲＬが選定されている。なお、寄生容量ＣＬは第１トランジスタ２１を選定すれば決まってしまうので調整の余地がない。
【００１７】
第３トランジスタ２３は、抵抗素子２４の他端（即ち、第１ゲートＧ１）とグランド端２８の間に接続されている。第３トランジスタ２３のドレインが抵抗素子２４の他端に接続され、ソースがグランド端２８に接続される。
【００１８】
第２トランジスタ２２のゲートと第３トランジスタ２３のゲートが入力端２６に接続されている。
【００１９】
以上の通り、出力回路２は、極めて簡単な構造である。出力回路２は、簡単な構造で貫通電流を抑制することができる。「貫通電流」とは、直列に接続された２個のトランジスタ（第１トランジスタ２１と第２トランジスタ２２）の夫々が切り換わる際に高電位端（即ち電源２５）から低電位端（即ちグランド端２８）へダイレクトに流れる電流である。以下、出力回路２の動作とともに、貫通電流が抑制できる仕組みを説明する。
【００２０】
図２は、出力回路２の各部のタイミングチャートである。図１とともに図２を参照しつつ出力回路２の動作を説明する。図２のグラフＧｒ１は、入力端２６に印加される入力パルス信号ＶＩＮのタイミングチャートである。グラフＧｒ２は、第２トランジスタ２２と第３トランジスタ２３のタイミングチャートである。図２の記号Ｔｒ２は第２トランジスタ２２を表しており、記号Ｔｒ３は第３トランジスタ２３を表している。なお、第２トランジスタ２２のゲートと第３トランジスタ２３のゲートはともに入力端２６に接続されているので、第２トランジスタ２２と第３トランジスタ２３は同期して動作する。
【００２１】
グラフＧｒ３は第１ゲートＧ１（第１トランジスタ２１のゲート）の電圧ＶＧのタイミングチャートである。グラフＧｒ４は、第１トランジスタ２１のタイミングチャートである。図２の記号Ｔｒ１は第１トランジスタ２１を表している。グラフＧｒ５は、出力端２７から出力される信号（出力パルス信号ＶＯＵＴ）のタイミングチャートである。図２における「ＬＯＷ」の電圧レベルは図１のグランド端２８の電位に相当する。図２における「ＨＩＧＨ＿１」の電圧レベルは、入力パルス信号のＨＩＧＨレベルを表している。入力パルス信号のＨＩＧＨレベル（ＨＩＧＨ＿１）は、出力回路２の電源電圧ＶＨよりも低い。
【００２２】
図２のタイミングチャートでは、時刻Ｔ１に入力パルス信号ＶＩＮがＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わり、時刻Ｔ２にＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。入力パルス信号ＶＩＮは時刻Ｔ３に再びＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わり、時刻Ｔ４にＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。
【００２３】
入力パルス信号ＶＩＮがＬＯＷレベルのとき、即ち、入力端２６の電圧がＬＯＷレベルのとき、第２トランジスタ２２と第３トランジスタ２３はオフ状態である（グラフＧｒ２の時刻Ｔ１以前を参照）。第３トランジスタ２３のドレインはソースから遮断され、第１トランジスタ２１のゲート（第１ゲートＧ１）の電圧ＶＧは電源電圧ＶＨにプルアップされる。その結果、第１トランジスタ２１はオン状態となる（グラフＧｒ３、Ｇ４の時刻Ｔ１以前を参照）。先に述べたようにｎチャネル型のＭＯＳトランジスタである第１トランジスタ２１の閾値電圧が電圧Ｖｔｈであるので、第１トランジスタ２１のソース（第１ソースＳ１）の電圧は、電圧（ＶＨ−Ｖｔｈ）まで上昇し、保持される（グラフＧｒ５の時刻Ｔ１以前を参照）。この電圧（ＶＨ−Ｖｔｈ）が、出力端２７のＨＩＧＨレベルに相当する。以後、電圧（ＶＨ−Ｖｔｈ）を、「電圧ＶＨＯ」と表記する。
【００２４】
入力パルス信号ＶＩＮ、即ち入力端２６の電圧は、時刻Ｔ１にＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わる（グラフＧｒ１の時刻Ｔ１参照）。第２トランジスタ２２と第３トランジスタ２３のゲート電圧がＨＩＧＨ＿１となり、第２トランジスタ２２と第３トランジスタ２３はオフからオンに切り換わる（グラフＧｒ２参照）。第３トランジスタ２３がオン状態になると、第１トランジスタ２１のゲート（第１ゲートＧ１）がグランド端２８と接続され、電圧ＶＧがグランドレベル（ＬＯＷレベル）に下がり、第１トランジスタ２１がオンからオフに切り換わる。
【００２５】
時刻Ｔ１のタイミングで、第１トランジスタ２１は、遅延なくオンからオフに切り換わる。これは次の理由による。第１トランジスタ２１のゲート（第１ゲートＧ１）とグランド端２８の間には第３トランジスタ２３のみが接続されている。第１ゲートＧ１とグランド端２８の間のインピーダンスは第３トランジスタ２３のドレイン／ソース間のインピーダンスが支配的となる。一方、出力端２７には負荷３が接続されている。負荷３は、出力端２７から供給される電力で動作するデバイスが含まれている。一般に、負荷に含まれているデバイスのインピーダンスの方が、１個のトランジスタ（第３トランジスタ２３）のインピーダンスよりも大きい。第１ゲートＧ１とグランド端２８の間のインピーダンスが、出力端２７、即ち、第２トランジスタ２２のドレインに接続されている負荷３のインピーダンスよりも小さいので、第１ゲートＧ１の電圧ＶＧは速やかに立下り、第１トランジスタ２１は速やかにオフに切り換わる。時刻Ｔ１に第２トランジスタ２２と第３トランジスタ２３がオフからオンに切り換わる際に第１トランジスタ２１が遅滞なくオンからオフに切り換わるので、貫通電流（第１トランジスタ２１と第２トランジスタ２２を介して電源２５からグランド端２８へダイレクトに流れる電流）は大きくならない。
【００２６】
時刻Ｔ２に入力パルス信号ＶＩＮ、即ち、入力端２６の電圧がＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。第２トランジスタ２２と第３トランジスタ２３がオンからオフに切り換わる。第３トランジスタ２３がオフに切り換わると、第１トランジスタ２１のゲート（第１ゲートＧ１）がグランド端２８から遮断される。第１ゲートＧ１には、抵抗素子２４を介して電源２５から電流が流れ込む。ここで、先に述べたように、第１トランジスタ２１の寄生容量（コンデンサ２９）と抵抗素子２４がローパスフィルタを構成する。そして、その時定数（ＲＬ・ＣＬ）は、第２トランジスタ２２のスイッチング時定数よりも大きい。従って、第１トランジスタ２１のゲート電圧ＶＧは、第２トランジスタ２２の切り換わり速度よりも緩やかに立ち上がる。即ち、第２トランジスタ２２がオンからオフに切り換わるタイミングに対して第１トランジスタ２１がオフからオンに切り換わるタイミングが遅延する。その結果、貫通電流が抑えられる。図２において記号ｄＴが示す時間差がこの遅延を表している。なお、図２では、第２トランジスタ２２のスイッチング速度は無限大と仮定してタイミングチャートを描いてある。第２トランジスタ２２のスイッチング速度によるオンからオフへの切り換えの時間遅延（即ちスイッチング時定数）は、上記したローパスフィルタの時定数（ＲＬ・ＣＬ）よりも小さい。
【００２７】
時刻Ｔ２において、第２トランジスタ２２がオンからオフに切り換わり、第１トランジスタ２１がオフからオンに切り換わる。その結果、出力端２７はグランド端２８から遮断され、ＬＯＷレベルからＨＩＧＨレベル（電圧ＶＨＯ）に上昇する（グラフＧｒ５、時刻Ｔ２参照）。
【００２８】
時刻Ｔ３で入力パルス信号ＶＩＮ（即ち、入力端２６）の電圧が再びＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わり、時刻Ｔ４で再びＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。時刻Ｔ３、Ｔ４における動作は、それぞれ、上記した時刻Ｔ１、Ｔ２における動作と同じである。
【００２９】
以上の通り、実施例の出力回路２は、貫通電流を抑えることができる。そのポイントは、次の２点である。一つは、中点が出力端２７に接続されている２個のトランジスタ（第１トランジスタ２１と第２トランジスタ２２）の直列接続として、２個ともＮチャネル型のスイッチング素子を採用したことである。もう一つは、第１トランジスタ２１のゲート（第１ゲートＧ１）に、電源２５とグランド端２８に直列接続された抵抗素子２４と第３トランジスタ２３の中点を接続したことである。ここで、抵抗素子２４の抵抗値ＲＬと第１トランジスタ２１の寄生容量ＣＬで構成されるローパスフィルタの時定数（ＲＬ・ＣＬ）が第２トランジスタ２２のスイッチング時定数よりも大きくなるように抵抗値ＲＬが選定されている。出力回路２は、上記の特徴により、簡単な構成で貫通電流を抑制することができる。
【００３０】
実施例で説明した技術に関する留意点を述べる。図１の回路図は最小限の構成を示している。図１の構成に、ノイズ除去のための抵抗やコンデンサなどの受動素子を加えても良い。
【００３１】
実施例の出力回路２は、３個のＮチャネル型ＭＯＳトランジスタを採用している。本明細書が開示する出力回路のスイッチング素子は、ＭＯＳトランジスタに限られない。出力回路のスイッチング素子は、Ｎチャネル型、かつ、電圧駆動型素子であればよい。
【００３２】
実施例の第１トランジスタ２１、第２トランジスタ２２、第３トランジスタ２３が、それぞれ、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子の一例に相当する。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３４】
２：出力回路
３：負荷
２１：第１トランジスタ
２２：第２トランジスタ
２３：第３トランジスタ
２４：抵抗素子
２５：電源
２６：入力端
２７：出力端
２８：グランド端
２９：コンデンサ
Ｇ１：第１ゲート
Ｓ１：第１ソース
ＲＬ：抵抗値
ＣＬ：寄生容量
【図１】
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【図２】
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