(57)【要約】【課題】システムが稼働中でもメモリ装置が正常に動作している事を確認可能な半導体装置を提供することにある。【解決手段】半導体装置は、中央処理装置と、複数のメモリ装置と、冗長メモリ装置と、を有する。前記冗長メモリ装置は、前記複数のメモリ装置内の最大ワード数、最大ビット数、および最大ポート数を有する。前記複数のメモリ装置内の１つのメモリ装置がテストされる時、前記冗長メモリ装置は、テスト対象とされる前記１つのメモリ装置を代替する。【選択図】図１
2019046223.tif 000002
【特許請求の範囲】
【請求項１】
バスと、
前記バスに接続された中央処理装置と、
前記バスに接続された複数のメモリ装置と、
前記バスに接続された冗長メモリ装置と、
を有し、
前記冗長メモリ装置は、前記複数のメモリ装置内の最大ワード数、最大ビット数、および最大ポート数を有し、
前記複数のメモリ装置内の１つのメモリ装置がテストされる時、前記冗長メモリ装置は、テスト対象とされる前記１つのメモリ装置を代替する、
半導体装置。
【請求項２】
請求項１において、
前記複数のメモリ装置のおのおのは、メモリＢＩＳＴ機構を含み、
前記１つのメモリ装置がテストされる時、前記１つのメモリ装置は、前記１つのメモリ装置の前記メモリＢＩＳＴ機構によりテストされる、半導体装置。
【請求項３】
請求項１において、
前記中央処理装置は、アドレス変換回路と、制御信号変換回路と、を含み、
前記アドレス変換回路は、前記１つのメモリ装置がテストされる時、前記１つのメモリ装置に対するアドレス信号を、前記冗長メモリ装置に対するアドレス信号へ変換し、
前記制御信号変換回路は、前記１つのメモリ装置がテストされる時、前記１つのメモリ装置に対するチップイネーブル信号およびライトイネーブル信号を、前記冗長メモリ装置に対するチップイネーブル信号およびライトイネーブル信号へ変換する、半導体装置。
【請求項４】
請求項１において、
前記半導体装置は、車載制御システムに組み込まれた半導体集積回路装置であり、
前記複数のメモリ装置内の１つのメモリ装置のテストは、定期的に実施される、半導体装置。
【請求項５】
請求項１において、
前記１つのメモリ装置のテストの結果、前記１つのメモリ装置にメモリ故障が存在する場合、前記冗長メモリ装置を継続して使用する、半導体装置。
【請求項６】
バスと、
前記バスに接続されたデータ処理装置（ＣＰＵ）と、
前記バスに接続された複数のメモリ装置と、
前記バスに接続された冗長メモリ装置と、
を有し、
前記冗長メモリ装置は、前記複数のメモリ装置内の最大構成とされ、
前記複数のメモリ装置内の１つのメモリ装置がテストされる時、前記１つのメモリ装置はＣＰＵの利用メモリから除外され、前記冗長メモリ装置はＣＰＵの利用メモリに組み込まれて稼働状態にされ、
前記１つのメモリ装置は、前記１つのメモリ装置に内蔵されるメモリＢＩＳＴ機構を使用したテストを実施され、
テスト結果が、メモリ故障が存在しないことを示す判定の場合、テスト終了後に、前記冗長メモリ装置を使用している状態から通常使用される前記１つのメモリ装置にシステム動作を戻し、
前記テスト結果が、メモリ故障が存在することを示す判定の場合、前記１つのメモリ装置が異常であることを示すアラームを出力し、前記冗長メモリ装置をシステム動作として使用し続ける、
半導体装置。
【請求項７】
請求項６において、
前記複数のメモリ装置内の最大構成は、最大ワード数、最大ビット数、および最大ポート数である、半導体装置。
【請求項８】
請求項６において、
前記ＣＰＵは、アドレス変換回路と、制御信号変換回路と、を含み、
前記アドレス変換回路は、前記１つのメモリ装置がテストされる時、前記１つのメモリ装置に対するアドレス信号を、前記冗長メモリ装置に対するアドレス信号へ変換し、
前記制御信号変換回路は、前記１つのメモリ装置がテストされる時、前記１つのメモリ装置に対するチップイネーブル信号およびライトイネーブル信号を、前記冗長メモリ装置に対するチップイネーブル信号およびライトイネーブル信号へ変換する、半導体装置。
【請求項９】
請求項６において、
前記半導体装置は、車載制御システムに組み込まれた半導体集積回路装置であり、
前記複数のメモリ装置内の１つのメモリ装置のテストは、定期的に実施される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、記憶装置を内蔵する車載用半導体装置に適用可能である。
【背景技術】
【０００２】
マイクロコンピュータやＳｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ（ＳｏＣ）等の半導体装置は、データ処理装置としての中央処理装置（ＣＰＵ）と、中央処理装置（ＣＰＵ）のワーク領域またはレジスタファイルとして利用される複数の揮発性記憶装置（以下、メモリ装置）を搭載している。このメモリ装置は、例えば、スタティック型ランダムアクセスメモリにより構成されている。
【０００３】
メモリ装置は、半導体装置の出荷時には、メモリＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）などのテスト機構を用いてテストされるが、それ以降（半導体装置の出荷後）はテストされないことが多い。Ｏｎ−Ｂｏａｒｄ−ＢＩＳＴなどのＢＯＳＴ（Ｂｕｉｌｔ−Ｏｕｔ  Ｓｅｌｆ−Ｔｅｓｔ）機構を使用して、半導体装置の電源印加時（Ｐｏｗｅｒ−ｏｎ時）または電源遮断時（Ｐｏｗｅｒ−ｏｆｆ時）にテストする事はある。
【０００４】
特開２００２−３１９２９６号公報（特許文献１）は、ランダムアクセスメモリ等を搭載する論理集積回路等の製品出荷後の欠陥救済を可能とする技術を提案している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３１９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の市場での寿命期間として、マイクロコンピュータは車載向けでは２０年以上使用され、ＳｏＣでも１０年以上使用されることがある。このため、例えば、半導体装置を組み込んだ車載制御システム（ＥＣＵ）が稼働中でも、メモリ装置を定期的にテストし、メモリ装置が正常に動作している事を確認する事は重要である。
本発明の課題は、システムが稼働中でもメモリ装置が正常に動作している事を確認可能な半導体装置を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、バスと、前記バスに接続された中央処理装置と、前記バスに接続された複数のメモリ装置と、前記バスに接続された冗長メモリ装置と、を有する。前記冗長メモリ装置は、前記複数のメモリ装置内の最大ワード数、最大ビット数、および最大ポート数を有する。前記複数のメモリ装置内の１つのメモリ装置がテストされる時、前記冗長メモリ装置は、テスト対象とされる前記１つのメモリ装置を代替する。
【発明の効果】
【０００８】
上記半導体装置によれば、前記１つのメモリ装置がテストされる時、前記冗長メモリ装置が前記１つのメモリ装置を代替するので、中央処理装置は、前記複数のメモリ装置から前記１つのメモリ装置を除いた残りのメモリ装置と前記冗長メモリとを利用してデータ処理を行うことが可能である。
【図面の簡単な説明】
【０００９】
【図１】実施例に係る半導体装置を説明するための図である。
【図２】実施例に係る半導体装置（ＩＣ）１０の稼働時のテスト構成を説明する図である。
【図３】実施例に係る中央処理装置（ＣＰＵ）１１の構成例を説明するための図である。
【図４】図３におけるアドレス変換回路および制御信号変換回路の概念的な動作を説明するための図である。
【図５】シングルポートメモリセルの構成例を示す図である。
【図６】２ポートメモリセルの構成例を示す図である。
【図７】デュアルポートメモリセルの構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【実施例】
【００１１】
図１は実施例に係る半導体装置を説明するための図である。
【００１２】
半導体装置（ＩＣ）１０は、車載制御システム（ＥＣＵ）１に組み込まれた半導体集積回路装置である。半導体装置（ＩＣ）１０は、データ処理装置としての中央処理装置（ＣＰＵ）１１と、不揮発性記憶装置（ＲＯＭ）１２と、周辺回路（ＰＥＲＩ）１３と、複数の揮発性記憶装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６、（ＲＡＭ４）１７と、冗長記憶装置（ＲＤ−ＲＡＭ）１８と、これら回路（１１、１２、１３、１４、１５、１６、１７、１８）を相互に結合する内部システムバス１９と、を有する。
【００１３】
不揮発性記憶装置（ＲＯＭ）１２は、例えば、フラッシュメモリ等のリードオンリメモリであり、中央処理装置（ＣＰＵ）１１により実行される制御プログラムおよび制御プログラムにより参照される制御データを格納する。
【００１４】
周辺回路（ＰＥＲＩ）１３は、例えば、車両のエンジン等に設けられたアクチュエータおよびセンサー（ＡＣＵ、ＳＥＮ）３０に接続されており、センサーからの信号の入力やアクチュエータの駆動信号の出力などを行う。
【００１５】
内部システムバス１９は、半導体装置（ＩＣ）１０に設けられた複数の外部接続端子１０Ｔを介して、ＢＯＳＴ（Ｂｕｉｌｔ−Ｏｕｔ  Ｓｅｌｆ−Ｔｅｓｔ）機構２０の接続された外部システムバス２１に接続される。
【００１６】
複数の揮発性記憶装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６、（ＲＡＭ４）１７は、中央処理装置（ＣＰＵ）１１のワーク領域またはレジスタファイルを構成する。複数の揮発性記憶装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６、（ＲＡＭ４）１７のおのおのは、例えば、スタティック型ランダムアクセスメモリの様なメモリ装置から構成される。以下、揮発性記憶装置をメモリ装置として説明する。
【００１７】
メモリ装置（ＲＡＭ１）１４は、例えば、ワード数１２８（１２８ｗ）、１ワードのビット数８ビット（８ｂ）、シングルポート（Ｓｉｎｇｌｅ-Ｐｏｒｔ）のメモリセルから構成され、メモリＢＩＳＴ（ＭＢＩＳＴ１）１４１を内蔵する。
【００１８】
メモリ装置（ＲＡＭ２）１５は、例えば、ワード数２５６（２５６ｗ）、１ワードのビット数７２ビット（７２ｂ）、２ポート（２-Ｐｏｒｔ）のメモリセルから構成され、メモリＢＩＳＴ（ＭＢＩＳＴ２）１５１を内蔵する。
【００１９】
メモリ装置（ＲＡＭ３）１６は、例えば、ワード数５１２（５１２ｗ）、１ワードのビット数３６ビット（３６ｂ）、シングルポート（Ｓｉｎｇｌｅ-Ｐｏｒｔ）のメモリセルから構成され、メモリＢＩＳＴ（ＭＢＩＳＴ３）１６１を内蔵する。
【００２０】
メモリ装置（ＲＡＭ４）１７は、例えば、ワード数１０２４（１０２４ｗ）、１ワードのビット数３６ビット（３６ｂ）、デュアルポート（Ｄｕａｌ-Ｐｏｒｔ）のメモリセルから構成され、メモリＢＩＳＴ（ＭＢＩＳＴ４）１７１を内蔵する。
【００２１】
冗長記憶装置（ＲＤ−ＲＡＭ）１８は、メモリ装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６及び（ＲＡＭ４）１７と同様に、スタティック型ランダムアクセスメモリから構成され、メモリＢＩＳＴ（ＭＢＩＳＴ５）１８１を内蔵する。以下、冗長記憶装置を冗長メモリ装置として説明する。
【００２２】
冗長メモリ装置（ＲＤ−ＲＡＭ）１８は、メモリ装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６及び（ＲＡＭ４）１７のうちの、最大のワード数（１０２４ｗ）、最大のビット数（７２ｂ）、および、最大のポート数（Ｄｕａｌ-Ｐｏｒｔ）を有する。すなわち、図１から理解されるように、最大のワード数（１０２４ｗ）はメモリ装置（ＲＡＭ４）１７のワード数であり、最大のビット数（７２ｂ）はメモリ装置（ＲＡＭ２）１５のビット数であり、最大のポート数（Ｄｕａｌ-Ｐｏｒｔ）はメモリ装置（ＲＡＭ４）１７のポート数である。
【００２３】
以上の様に冗長メモリ装置（ＲＤ−ＲＡＭ）１８のワード数、１ワードのビット数、および、ポート数を構成することにより、テスト時において、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６及び（ＲＡＭ４）１７内のいずれのメモリ装置も代替することが可能に構成される。
【００２４】
次に、半導体装置（ＩＣ）１０のテスト構成を説明する。
【００２５】
ＢＯＳＴ機構２０は、主に、車載制御システム（ＥＣＵ）１、または、半導体装置１０の電源印加時（Ｐｏｗｅｒ−ｏｎ時）または電源遮断時（Ｐｏｗｅｒ−ｏｆｆ時）に、半導体装置１０をテストするために設けられる。ＢＯＳＴ機構２０は、また、車載制御システム（ＥＣＵ）１、または、半導体装置１０の稼働時に、メモリ装置１４−１７および冗長メモリ装置１８のテストの為にも用いられる。
【００２６】
メモリ装置１４−１７および冗長メモリ装置１８に設けられたメモリＢＩＳＴ（ＭＢＩＳＴ１（１４１）、ＭＢＩＳＴ２（１５１）、ＭＢＩＳＴ３（１６１）、ＭＢＩＳＴ４（１７１）、ＭＢＩＳＴ５（１８１））は、半導体装置１０のウェハ検査と半導体装置１０の出荷検査のテストの他、車載制御システム（ＥＣＵ）１や半導体装置１０の稼働時のメモリ装置１４−１７および冗長メモリ装置１８のテストにも用いられる。
【００２７】
図１に示されるように、ＢＯＳＴ機構２０に対して、例えば、外部システムバスを経由して、テスト信号ＴＥＳＴが入力されると、ＢＯＳＴ機構２０は、中央処理装置１１、メモリ装置１４−１７、および冗長メモリ装置１８に対してｔｅｓｔ信号（ｔｅｓｔ１−ｔｅｓｔ５）を供給する構成とされている。
【００２８】
図２は、実施例に係る半導体装置（ＩＣ）１０の稼働時のテスト構成を説明する図である。
【００２９】
車載制御システム（ＥＣＵ）１および半導体装置１０の通常動作（Ｎｏｒｍａｌ  Ｏｐｅｒａｔｉｏｎ）は、冗長メモリ装置１８を使用せずに、中央処理装置１１は、不揮発性記憶装置（ＲＯＭ）１２に記憶された制御プログラムの実行において、メモリ装置１４−１７をワーク領域またはレジスタファイルとして利用することで、システムを稼働する。すなわち、システム稼働中における通常動作において、ＣＰＵ利用メモリは、メモリ装置（ＲＡＭ１、ＲＡＭ２、ＲＡＭ３、ＲＡＭ４）１４−１７である。
【００３０】
メモリ装置１４−１７および冗長メモリ装置１８の定期点検ないし定期テストを実施する時は、テスト対象のメモリ装置のシステム動作を停止させ（ＣＰＵ利用メモリからテスト対象のメモリ装置を除外する）、冗長メモリ装置を起動（ＣＰＵ利用メモリに冗長メモリを組み込む）して、車載制御システム（ＥＣＵ）１および半導体装置１０を稼働状態にする。この間に、テスト対象メモリは、内蔵されているメモリＢＩＳＴ機構を使用したテストを実施される。
【００３１】
テスト対象メモリのテスト結果が、メモリ装置が正常であることを示すＰｏｓｉｔｉｖｅ判定（ＯＫ）なら、冗長メモリ装置を使用している状態から通常使用されるメモリ装置にシステム動作を戻す。一方、テスト対象メモリのテスト結果が、メモリ装置が異常であることを示すＮｅｇａｔｉｖｅ判定（ＮＧ）なら、テスト対象メモリが異常であることを示すアラームを出力し、システムの動作としては冗長メモリ装置を使用し続ける。
【００３２】
すなわち、以下の様に、メモリ装置１４−１７および冗長メモリ装置１８の定期点検ないし定期テストが実施される。
【００３３】
まず、ＢＯＳＴ機構２０に対してテスト信号ＴＥＳＴが入力されると、メモリ装置１４−１７、および冗長メモリ装置１８のテストモードがスタート（Ｔｅｓｔ  Ｓｔａｒｔ）される。
【００３４】
ＢＯＳＴ機構２０は、特に制限されないが、テスト信号１（ｔｅｓｔ１）を活性化する。これにより、第1テストステップ（Ｔｅｓｔ１）が実施される。
【００３５】
第1テストステップ（Ｔｅｓｔ１）では、テスト対象メモリ装置がメモリ装置（ＲＡＭ１）１４とされ、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ１）１４を代替するメモリとされて、システムが稼働状態とされることになる。したがって、ＣＰＵ利用メモリは、冗長メモリ装置（ＲＤ−ＲＡＭ）１８と、メモリ装置（ＲＡＭ２、ＲＡＭ３、ＲＡＭ４）１５−１７とされる。この間において、メモリ装置（ＲＡＭ１）１４はメモリＢＩＳＴ（ＭＢＩＳＴ１）１４１によりテストされる。
【００３６】
メモリ装置（ＲＡＭ１）１４のテストの結果、メモリ故障が存在しないことを示すＰｏｓｉｔｉｖｅ判定（ＯＫ）の場合、それがＢＯＳＴ機構２０に通知され、システム動作を冗長メモリ装置（ＲＤ−ＲＡＭ）１８からメモリ装置（ＲＡＭ１）１４に戻す。逆に、メモリ装置（ＲＡＭ１）１４のテスト結果が、メモリ故障が存在することを示すＮｅｇａｔｉｖｅ判定（ＮＧ）の場合、それがＢＯＳＴ機構２０に通知され、冗長メモリ装置（ＲＤ−ＲＡＭ）１８をそのままメモリ装置（ＲＡＭ１）１４の代替メモリとして継続して使用してシステム動作を継続させる。そして、ＢＯＳＴ機構２０は、メモリ装置（ＲＡＭ１）１４が異常であることを通知するためのアラーム（Ａｌａｒｍ１）を出力し、テストを終了（Ｔｅｓｔ  Ｅｎｄ）する。この場合、以降のテストステップ（Ｔｅｓｔ２−５）は実施されない。
【００３７】
メモリ装置（ＲＡＭ１）１４のテスト結果がＰｏｓｉｔｉｖｅ判定（ＯＫ）の時は、メモリ装置（ＲＡＭ１）１４に対しての一連のテスト処理が完了したあとに、ＢＯＳＴ機構２０は、テスト信号２（ｔｅｓｔ２）を活性化する。これにより、第２テストステップ（Ｔｅｓｔ２）が実施される。
【００３８】
第２テストステップ（Ｔｅｓｔ２）では、メモリ装置（ＲＡＭ２）１５について、上記同様に、テストを実施する。テスト対象メモリ装置はメモリ装置（ＲＡＭ２）１５とされ、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ２）１５を代替するメモリとされて、システムが稼働状態とされることになる。したがって、ＣＰＵ利用メモリは、メモリ装置（ＲＡＭ１）、冗長メモリ装置（ＲＤ−ＲＡＭ）１８、メモリ装置（ＲＡＭ３、ＲＡＭ４）１６、１７とされる。この間において、メモリ装置（ＲＡＭ２）１５はメモリＢＩＳＴ（ＭＢＩＳＴ２）１５１によりテストされる。
【００３９】
メモリ装置（ＲＡＭ２）１５のテストの結果、Ｐｏｓｉｔｉｖｅ判定（ＯＫ）の場合、それがＢＯＳＴ機構２０に通知され、システム動作を冗長メモリ装置（ＲＤ−ＲＡＭ）１８からメモリ装置（ＲＡＭ２）１５に戻す。逆に、メモリ装置（ＲＡＭ２）１５のテスト結果がＮｅｇａｔｉｖｅ判定（ＮＧ）の場合、それがＢＯＳＴ機構２０に通知され、冗長メモリ装置（ＲＤ−ＲＡＭ）１８をそのままメモリ装置（ＲＡＭ２）１５の代替メモリとして継続して使用してシステム動作を継続させる。そして、ＢＯＳＴ機構２０は、メモリ装置（ＲＡＭ２）１５が異常であることを通知するためのアラーム（Ａｌａｒｍ２）を出力し、テストを終了（Ｔｅｓｔ  Ｅｎｄ）する。なお、この場合、以降のテストステップ（Ｔｅｓｔ３−５）は実施されない。
【００４０】
メモリ装置（ＲＡＭ２）１５のテスト結果がＰｏｓｉｔｉｖｅ判定（ＯＫ）の時は、メモリ装置（ＲＡＭ２）１５に対しての一連のテスト処理が完了したあとに、ＢＯＳＴ機構２０は、テスト信号３（ｔｅｓｔ３）を活性化する。これにより、第３テストステップ（Ｔｅｓｔ３）が実施される。
【００４１】
第３テストステップ（Ｔｅｓｔ３）では、メモリ装置（ＲＡＭ３）１６について、上記同様に、テストを実施する。テスト対象メモリ装置はメモリ装置（ＲＡＭ３）１６とされ、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ３）１６を代替するメモリとされて、システムが稼働状態とされることになる。したがって、ＣＰＵ利用メモリは、メモリ装置（ＲＡＭ１）１４、メモリ装置（ＲＡＭ２）１５、冗長メモリ装置（ＲＤ−ＲＡＭ）１８、メモリ装置（ＲＡＭ４）１７とされる。この間において、メモリ装置（ＲＡＭ３）１６はメモリＢＩＳＴ（ＭＢＩＳＴ３）１６１によりテストされる。
【００４２】
メモリ装置（ＲＡＭ３）１６のテストの結果、Ｐｏｓｉｔｉｖｅ判定（ＯＫ）の場合、それがＢＯＳＴ機構２０に通知され、システム動作を冗長メモリ装置（ＲＤ−ＲＡＭ）１８からメモリ装置（ＲＡＭ３）１６に戻す。逆に、メモリ装置（ＲＡＭ３）１６のテスト結果がＮｅｇａｔｉｖｅ判定（ＮＧ）の場合、それがＢＯＳＴ機構２０に通知され、冗長メモリ装置（ＲＤ−ＲＡＭ）１８をそのままメモリ装置（ＲＡＭ３）１６の代替メモリとして継続して使用してシステム動作を継続させる。そして、ＢＯＳＴ機構２０は、メモリ装置（ＲＡＭ３）１６が異常であることを通知するためのアラーム（Ａｌａｒｍ３）を出力し、テストを終了（Ｔｅｓｔ  Ｅｎｄ）する。この場合、以降のテストステップ（Ｔｅｓｔ４−５）は実施されない。
【００４３】
メモリ装置（ＲＡＭ３）１６のテスト結果がＰｏｓｉｔｉｖｅ判定（ＯＫ）の時は、メモリ装置（ＲＡＭ３）１６に対しての一連のテスト処理が完了したあとに、ＢＯＳＴ機構２０は、テスト信号４（ｔｅｓｔ４）を活性化する。これにより、第４テストステップ（Ｔｅｓｔ４）が実施される。
【００４４】
第４テストステップ（Ｔｅｓｔ４）では、メモリ装置（ＲＡＭ４）１７について、上記同様に、テストを実施する。テスト対象メモリ装置はメモリ装置（ＲＡＭ４）１７とされ、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ４）１７を代替するメモリとされて、システムが稼働状態とされることになる。したがって、ＣＰＵ利用メモリは、メモリ装置（ＲＡＭ１）１４、メモリ装置（ＲＡＭ２）１５、メモリ装置（ＲＡＭ３）１６、冗長メモリ装置（ＲＤ−ＲＡＭ）１８、とされる。この間において、メモリ装置（ＲＡＭ４）１７はメモリＢＩＳＴ（ＭＢＩＳＴ４）１７１によりテストされる。
【００４５】
メモリ装置（ＲＡＭ４）１７のテストの結果、Ｐｏｓｉｔｉｖｅ判定（ＯＫ）の場合、それがＢＯＳＴ機構２０に通知され、システム動作を冗長メモリ装置（ＲＤ−ＲＡＭ）１８からメモリ装置（ＲＡＭ４）１７に戻す。逆に、メモリ装置（ＲＡＭ４）１７のテスト結果がＮｅｇａｔｉｖｅ判定（ＮＧ）の場合、それがＢＯＳＴ機構２０に通知され、冗長メモリ装置（ＲＤ−ＲＡＭ）１８をそのままメモリ装置（ＲＡＭ４）１７の代替メモリとして継続して使用してシステム動作を継続させる。そして、ＢＯＳＴ機構２０は、メモリ装置（ＲＡＭ４）１７が異常であることを通知するためのアラーム（Ａｌａｒｍ４）を出力し、テストを終了（Ｔｅｓｔ  Ｅｎｄ）する。この場合、以降のテストステップ（Ｔｅｓｔ５）は実施されない。
【００４６】
メモリ装置（ＲＡＭ４）１７のテスト結果がＰｏｓｉｔｉｖｅ判定（ＯＫ）の時は、メモリ装置（ＲＡＭ４）１７に対しての一連のテスト処理が完了したあとに、ＢＯＳＴ機構２０は、テスト信号５（ｔｅｓｔ５）を活性化する。これにより、第５テストステップ（Ｔｅｓｔ５）が実施される。
【００４７】
第５テストステップ（Ｔｅｓｔ５）では、冗長メモリ装置（ＲＤ−ＲＡＭ）１８について、テストを実施する。冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリＢＩＳＴ（ＭＢＩＳＴ５）１８１によりテストされる。冗長メモリ装置（ＲＤ−ＲＡＭ）１８のテストの結果、Ｐｏｓｉｔｉｖｅ判定（ＯＫ）の場合、それがＢＯＳＴ機構２０に通知される。また、メモリ装置（ＲＡＭ４）１７のテスト結果がＮｅｇａｔｉｖｅ判定（ＮＧ）の場合、それがＢＯＳＴ機構２０に通知され、冗長メモリ装置（ＲＤ−ＲＡＭ）１８が異常であることを通知するためのアラーム（Ａｌａｒｍ５）を出力する。そして、テストを終了（Ｔｅｓｔ  Ｅｎｄ）する。
【００４８】
なお、アラーム（Ａｌａｒｍ）が発生された場合、例えば、定期メンテナスとされる定期点検ないし定期テストの時に、車載制御システム（ＥＣＵ）１、または、半導体装置１０を交換することが可能である。定期点検ないし定期テストは、例えば、車検の時、または、1年点検などの法定点検の時とすることが出来る。この場合、第１ないし第５テストステップにおいてアラームが発生されれば、車載制御システム（ＥＣＵ）１、または、半導体装置１０を、即座に交換可能であり、車両の安全性を維持できる。この場合、車両の使用者への影響は皆無である。
【００４９】
定期点検ないし定期テストは、車検の時、または、1年点検などの法定点検の時以外の、所定の時期、例えば、車両の走行距離が1万キロ毎とすることもできる。この場合、第１ないし第４テストステップにおいて、アラームが発生された場合、テスト対象メモリの代替メモリとして冗長メモリ（ＲＤ−ＲＡＭ）１８を利用可能な為、システム動作させることが出来る。なお、車両の使用者へのアラームの通知を行うことにより、車両の使用者へ早期の車載制御システム（ＥＣＵ）１、または、半導体装置１０の交換の必要性を認識させることが出来る。
【００５０】
図３は、実施例に係る中央処理装置（ＣＰＵ）１１の構成例を説明するための図であり、図４は、図３におけるアドレス変換回路および制御信号変換回路の概念的な動作を説明するための図である。
【００５１】
図３に示されるように、中央処理装置（ＣＰＵ）１１は、アドレス発生部（ＡＤＤＧｅｎ）１１１、制御信号発生部（ＣＮＴＧｅｎ）１１２及びデータ入出力部（ＤＡＴＩＯ）１１３、を有する。中央処理装置（ＣＰＵ）１１は、さらに、テスト信号ｔｅｓｔ１−４を受ける、アドレス変換回路（ＡＤＤｃｏｎｖ）１１５と、制御信号変換回路（ＣＮＴｃｏｎｖ）と、を含む。
【００５２】
アドレス変換回路（ＡＤＤｃｏｎｖ）１１５は、アドレス発生部（ＡＤＤＧｅｎ）１１１から出力されるアドレス信号を、テスト信号ｔｅｓｔ１−４に応じて変換して、内部システムバス１９に含まれるアドレスバスＡｂｕｓへ出力する。
【００５３】
制御信号変換回路（ＣＮＴｃｏｎｖ）１１６は、制御信号発生部（ＣＮＴＧｅｎ）１１２から出力されるチップイネーブル信号ＣＥＮおよびライトイネーブル信号ＷＥＮを、テスト信号ｔｅｓｔ１−４に応じて変換して、内部システムバス１９に含まれる制御バスＣｂｕｓへ出力する。
【００５４】
データ入出力部（ＤＡＴＩＯ）１１３は、内部システムバス１９のデータバスＤｂｕｓに接続されデータの入力および出力を行う。
【００５５】
図４には、アドレス変換回路（ＡＤＤｃｏｎｖ）１１５及び制御信号変換回路（ＣＮＴｃｏｎｖ）の変換動作が示されている。
【００５６】
アドレス変換回路（ＡＤＤｃｏｎｖ）１１５は、テスト信号ｔｅｓｔ１に従って、アドレス発生部（ＡＤＤＧｅｎ）１１１から出力されたメモリ装置（ＲＡＭ１）１４に対するアドレス信号ＡＤＤ（ＲＡＭ１）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するアドレス信号ＡＤＤ（ＲＤ−ＲＡＭ）へ変換する。また、制御信号変換回路（ＣＮＴｃｏｎｖ）は、テスト信号ｔｅｓｔ１に従って、制御信号発生部（ＣＮＴＧｅｎ）１１２から発生されたメモリ装置（ＲＡＭ１）１４に対するチップイネーブル信号ＣＥＮ（ＲＡＭ１）及びおよびライトイネーブル信号ＷＥＮ（ＲＡＭ１）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するチップイネーブル信号ＣＥＮ（ＲＤ−ＲＡＭ）及びおよびライトイネーブル信号ＷＥＮ（ＲＤ−ＲＡＭ）へ変換する。なお、テスト信号ｔｅｓｔ１を受けるアドレス変換回路（ＡＤＤｃｏｎｖ）１１５及び制御信号変換回路（ＣＮＴｃｏｎｖ）は、メモリ装置（ＲＡＭ２）１５、（ＲＡＭ３）１６、（ＲＡＭ４）１７に対するアドレス信号および制御信号を変換しない。
【００５７】
アドレス変換回路（ＡＤＤｃｏｎｖ）１１５は、テスト信号ｔｅｓｔ２に従って、アドレス発生部（ＡＤＤＧｅｎ）１１１から出力されたメモリ装置（ＲＡＭ２）１５に対するアドレス信号ＡＤＤ（ＲＡＭ２）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するアドレス信号ＡＤＤ（ＲＤ−ＲＡＭ）へ変換する。また、制御信号変換回路（ＣＮＴｃｏｎｖ）は、テスト信号ｔｅｓｔ１に従って、制御信号発生部（ＣＮＴＧｅｎ）１１２から発生されたメモリ装置（ＲＡＭ２）１５に対するチップイネーブル信号ＣＥＮ（ＲＡＭ２）及びおよびライトイネーブル信号ＷＥＮ（ＲＡＭ２）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するチップイネーブル信号ＣＥＮ（ＲＤ−ＲＡＭ）及びおよびライトイネーブル信号ＷＥＮ（ＲＤ−ＲＡＭ）へ変換する。なお、テスト信号ｔｅｓｔ２を受けるアドレス変換回路（ＡＤＤｃｏｎｖ）１１５及び制御信号変換回路（ＣＮＴｃｏｎｖ）は、メモリ装置（ＲＡＭ１）１４、（ＲＡＭ３）１６、（ＲＡＭ４）１７に対するアドレス信号および制御信号を変換しない。
【００５８】
アドレス変換回路（ＡＤＤｃｏｎｖ）１１５は、テスト信号ｔｅｓｔ３に従って、アドレス発生部（ＡＤＤＧｅｎ）１１１から出力されたメモリ装置（ＲＡＭ３）１６に対するアドレス信号ＡＤＤ（ＲＡＭ３）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するアドレス信号ＡＤＤ（ＲＤ−ＲＡＭ）へ変換する。また、制御信号変換回路（ＣＮＴｃｏｎｖ）は、テスト信号ｔｅｓｔ３に従って、制御信号発生部（ＣＮＴＧｅｎ）１１２から発生されたメモリ装置（ＲＡＭ３）１６に対するチップイネーブル信号ＣＥＮ（ＲＡＭ３）及びおよびライトイネーブル信号ＷＥＮ（ＲＡＭ３）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するチップイネーブル信号ＣＥＮ（ＲＤ−ＲＡＭ）及びおよびライトイネーブル信号ＷＥＮ（ＲＤ−ＲＡＭ）へ変換する。なお、テスト信号ｔｅｓｔ３を受けるアドレス変換回路（ＡＤＤｃｏｎｖ）１１５及び制御信号変換回路（ＣＮＴｃｏｎｖ）は、メモリ装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ４）１７に対するアドレス信号および制御信号を変換しない。
【００５９】
アドレス変換回路（ＡＤＤｃｏｎｖ）１１５は、テスト信号ｔｅｓｔ４に従って、アドレス発生部（ＡＤＤＧｅｎ）１１１から出力されたメモリ装置（ＲＡＭ４）１７に対するアドレス信号ＡＤＤ（ＲＡＭ４）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するアドレス信号ＡＤＤ（ＲＤ−ＲＡＭ）へ変換する。また、制御信号変換回路（ＣＮＴｃｏｎｖ）は、テスト信号ｔｅｓｔ４に従って、制御信号発生部（ＣＮＴＧｅｎ）１１２から発生されたメモリ装置（ＲＡＭ４）１７に対するチップイネーブル信号ＣＥＮ（ＲＡＭ４）及びおよびライトイネーブル信号ＷＥＮ（ＲＡＭ４）を、冗長メモリ装置（ＲＤ−ＲＡＭ）１８に対するチップイネーブル信号ＣＥＮ（ＲＤ−ＲＡＭ）及びおよびライトイネーブル信号ＷＥＮ（ＲＤ−ＲＡＭ）へ変換する。なお、テスト信号ｔｅｓｔ４を受けるアドレス変換回路（ＡＤＤｃｏｎｖ）１１５及び制御信号変換回路（ＣＮＴｃｏｎｖ）は、メモリ装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ４）１６に対するアドレス信号および制御信号を変換しない。
【００６０】
以上の様な構成とすることにより、テスト信号ｔｅｓｔ１に従って、メモリ装置（ＲＡＭ１）１４の代わりに、冗長メモリ装置（ＲＤ−ＲＡＭ）１８がアクセス対象とされるので、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ１）１４を代替することが出来る。テスト信号ｔｅｓｔ２に従って、メモリ装置（ＲＡＭ２）１５の代わりに、冗長メモリ装置（ＲＤ−ＲＡＭ）１８がアクセス対象とされるので、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ２）１５を代替することが出来る。テスト信号ｔｅｓｔ３に従って、メモリ装置（ＲＡＭ３）１６の代わりに、冗長メモリ装置（ＲＤ−ＲＡＭ）１８がアクセス対象とされるので、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ３）１６を代替することが出来る。テスト信号ｔｅｓｔ４に従って、メモリ装置（ＲＡＭ４）１８の代わりに、冗長メモリ装置（ＲＤ−ＲＡＭ）１８がアクセス対象とされるので、冗長メモリ装置（ＲＤ−ＲＡＭ）１８はメモリ装置（ＲＡＭ４）１７を代替することが出来る。
【００６１】
図５は、シングルポートメモリセルの構成例を示す図である。メモリ装置（ＲＡＭ１、ＲＡＭ３）１４、１６に含まれるメモリセルＭＣの各々は、ＣＭＯＳ型の６つのトランジスタを含むシングルポートのスタティック型メモリセルとされている。
【００６２】
メモリセルＭＣは、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２およびＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２、ＮＴＭ１、ＮＴＭ２を含む。負荷トランジスタとされるＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のソース・ドレイン経路は、それぞれ電源電圧ＶＤＤのラインと第１および第２記憶ノードＭＢ、ＭＴとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ、ＭＢに接続される。駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２のソース・ドレイン経路は、それぞれ第１および第２記憶ノードＭＢ、ＭＴと接地電位ＶＳＳのラインとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ、ＭＢに接続される。転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴＭ１、ＮＴＭ２のソース・ドレイン経路は、それぞれ記憶ノードＭＢ、ＭＴとビット線／ＢＬ、ＢＬとの間に接続され、それらのゲートはともにワード線ＷＬに接続される。
【００６３】
ＭＯＳトランジスタＰＭ１、ＮＤ１は、第２記憶ノードＭＴの信号の反転信号を第１記憶ノードＭＢに与える第１のインバータを構成する。ＭＯＳトランジスタＰＭ２、ＮＤ２は、第２記憶ノードＭＢの信号の反転信号を第１記憶ノードＭＴに与える第２のインバータを構成する。２つのインバータは、第１および第２記憶ノードＭＢ、ＭＴの間に逆並列に接続されており、ラッチ回路を構成している。
【００６４】
図６は、２ポートメモリセルの構成例を示す図である。メモリ装置（ＲＡＭ２）１５に含まれるメモリセルＭＣの各々は、ＣＭＯＳ型の８つのトランジスタを含む２ポートのスタティック型メモリセルとされている。図６に示される２ポートメモリセルは、図５に示されるシングルポートメモリセルに対して、ワード線ＷＬが書込み用のワード線ＷＬＷに変更され、ビット線対ＢＬ、／ＢＬが書込み用のビット線対ＢＬＷ、／ＢＬＷへ変更されるとともに、読み出し用のワード線ＷＬＲが追加される。読み出し用のワード線ＷＬＲの追加に対応して、読み出し用のビット線ＢＬＲと、転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴＭ３と、駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ３と、が追加される。他の構成は、図５と同等である。
【００６５】
図７は、デュアルポートメモリセルの構成例を示す図である。メモリ装置（ＲＡＭ４、ＲＤ−ＲＡＭ）１７、１８に含まれるメモリセルＭＣの各々は、ＣＭＯＳ型の８つのトランジスタを含むデュアルポートのスタティック型メモリセルとされている。図７に示されるデュアルポートメモリセルは、図５に示されるシングルポートメモリセルに対して、ワード線ＷＬが第１ワード線ＷＬＡに変更され、ビット線対ＢＬ、／ＢＬが第１ビット線対ＢＬＡ、／ＢＬＡに変更され、ＮチャネルＭＯＳトランジスタＮＴＭ１、ＮＴＭ２が第１駆動トランジスタＮＴＡ１、ＮＴＡ２へ変更される。また、第２ワード線ＷＬＢおよび第２ビット線対ＢＬＢ、／ＢＬＢが新たに追加される。第２ワード線ＷＬＢおよび第２ビット線対ＢＬＢ、／ＢＬＢの追加に対応して、第２駆動トランジスタ対ＮＴＢ１、ＮＴＢ２が追加される。第２駆動トランジスタ対ＮＴＢ１、ＮＴＢ２のおのおのゲートは、第２ワード線ＷＬＢに接続される。第２駆動トランジスタ対ＮＴＢ１、ＮＴＢ２のソース・ドレイン経路は、対応する第２ビット線対ＢＬＢまたは／ＢＬＢと対応する第１または第２記憶ノードＭＢ、ＭＴの間に結合される。他の構成は、図５と同じである。
【００６６】
メモリ装置（ＲＤ−ＲＡＭ）１８を、図７に示される様な以上の様なデュアルポートメモリセルとし、メモリ装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６及び（ＲＡＭ４）１７のうちの、最大のワード数（１０２４ｗ）、最大のビット数（７２ｂ）を有するように構成する。これにより、メモリ装置（ＲＤ−ＲＡＭ）１８は、メモリ装置（ＲＡＭ１）１４、（ＲＡＭ２）１５、（ＲＡＭ３）１６及び（ＲＡＭ４）１７の内のどのメモリ装置をも、代替することが可能である。
【００６７】
上記実施例によれば、以下効果を得ることが可能である。
【００６８】
１）本発明の構成を有する半導体装置は、システムの稼働中にメモリ装置をテストする事が可能であり、システム動作を停止させることなく、メモリ装置観点での故障を検出する事ができる。
【００６９】
２）また、メモリ装置のテスト結果がＮｅｇａｔｉｖｅ判定（ＮＧ）でメモリ故障を検出しても、冗長メモリ（ＲＤ−ＲＡＭ）を継続して使用する事で、半導体装置のメモリ故障が原因でシステム動作を停止させる事がなくなる。
【００７０】
３）また、メモリ故障を検出した半導体装置は、システムの定期メンテナス時に交換するので、使用者への影響は皆無である。
【００７１】
なお、本発明は、上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換える事が可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について他の構成の追加・削除・置換をする事が可能である。
【００７２】
また、制御線や信号線は説明上必要と考えられるものを示しており、必ずしも全ての制御線や信号線を示しているとは限らない。
【００７３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【００７４】
図１では、１つの中央処理装置を有する構成を示したが、中央処理装置は複数でもよい。たとえば、中央処理装置は２つでもよいし、３つや４つでもよい。
【００７５】
図１では、４つのメモリ装置ＲＡＭを有する構成を示したが、メモリ装置ＲＡＭは、１つ、２つ、あるいは、３つでもよい。メモリ装置ＲＡＭは、また、５つでもよいし、６つでもよい。
【００７６】
図１では、１つの冗長メモリ装置ＲＤ−ＲＡＭを有する構成を示したが、冗長メモリ装置ＲＤ−ＲＡＭは複数でもよい。
【符号の説明】
【００７７】
１：車載制御システム（ＥＣＵ）
１０：半導体装置（ＩＣ）
１０Ｔ：外部接続端子
１１：中央処理装置
１２：不揮発性記憶装置（ＲＯＭ）
１３：周辺回路（ＰＥＲＩ）
１４、１５、１６、１７：揮発性記憶装置（ＲＡＭ１、ＲＡＭ２、ＲＡＭ３、ＲＡＭ４）
１８：冗長記憶装置（ＲＤ−ＲＡＭ）
１９：内部システムバス
２０：ＢＯＳＴ機構
２１：外部システムバス
３０：アクチュエータおよびセンサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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