(57)【要約】【課題】製造コストを抑制しつつ、入出力波以外の信号（歪み）に起因する特性低下をより確実に抑制すること。【解決手段】本開示に係る半導体デバイスは、所定の半導体基板の上方に位置する絶縁膜層と、当該絶縁膜層の上方に位置する半導体層と、を有する回路用基板と、前記回路用基板に設けられており、互いに電気的に接続された複数の受動素子と、前記複数の受動素子のうち少なくとも何れかの前記受動素子が設けられている部位に対応する前記絶縁膜層内に、局部的に設けられた電磁シールド層と、を備え、前記電磁シールド層と、前記半導体基板と、が互いに電気的に分離されている。【選択図】図６Ａ
2019075427.tif 000002
【特許請求の範囲】
【請求項１】
所定の半導体基板の上方に位置する絶縁膜層と、当該絶縁膜層の上方に位置する半導体層と、を有する回路用基板と、
前記回路用基板に設けられており、互いに電気的に接続された複数の受動素子と、
前記複数の受動素子のうち少なくとも何れかの前記受動素子が設けられている部位に対応する前記絶縁膜層内に、局部的に設けられた電磁シールド層と、
を備え、
前記電磁シールド層と、前記半導体基板と、が互いに電気的に分離されている、半導体デバイス。
【請求項２】
前記電磁シールド層は、前記絶縁膜層内において、複数の前記受動素子に跨らないように設けられる、請求項１に記載の半導体デバイス。
【請求項３】
前記電磁シールド層は、導電性又は半導電性を有する材料で形成される、請求項１に記載の半導体デバイス。
【請求項４】
前記電磁シールド層は、ｐ型又はｎ型にドーピングされた半導体からなる、請求項１に記載の半導体デバイス。
【請求項５】
前記電磁シールド層のドーピング濃度は、１０１６ｃｍ−３以下である、請求項４に記載の半導体デバイス。
【請求項６】
前記電磁シールド層の厚みは、１００ｎｍ以下である、請求項１に記載の半導体デバイス。
【請求項７】
前記電磁シールド層は、前記受動素子が設けられた部位に対応する前記絶縁膜層内において、全体にわたって設けられるか、櫛歯状に設けられるか、又は、網目状に設けられる、請求項１に記載の半導体デバイス。
【請求項８】
前記半導体基板及び前記電磁シールド層は、それぞれ別個に、所定のバイアスが印加されるか、又は、接地される、請求項１に記載の半導体デバイス。
【請求項９】
前記複数の受動素子は、互いに独立に、スイッチング・トランジスタ、パワーアンプ、ロジック・トランジスタ、及び、インダクタの少なくとも何れかである、請求項１に記載の半導体デバイス。
【請求項１０】
前記電磁シールド層は、少なくともスイッチング・トランジスタとして機能する前記受動素子が設けられている部位に対応する前記絶縁膜層内に設けられる、請求項９に記載の半導体デバイス。
【請求項１１】
前記電磁シールド層は、更に、ロジック・トランジスタとして機能する前記受動素子が設けられている部位に対応する前記絶縁膜層内に設けられる、請求項１０に記載の半導体デバイス。
【請求項１２】
前記半導体基板と前記絶縁膜層との間に、トラップリッチ層を更に備える、請求項１に記載の半導体デバイス。
【請求項１３】
前記トラップリッチ層のドーピング濃度は、１０１６ｃｍ−３以下である、請求項１２に記載の半導体デバイス。
【請求項１４】
前記半導体基板の抵抗率は、５００Ωｃｍ超である、請求項１に記載の半導体デバイス。
【請求項１５】
前記半導体基板は、Ｓｉ基板、Ｇｅ基板、ＳｉＧｅ基板、ＩＩＩ−Ｖ族半導体基板、ＩＩＩ族窒化物半導体基板、又は、ＳｉＣ基板である、請求項１に記載の半導体デバイス。
【請求項１６】
前記半導体層は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ−Ｖ族半導体、ＩＩＩ族窒化物半導体、又は、ＳｉＣからなる層である、請求項１に記載の半導体デバイス。
【請求項１７】
ＲＦスイッチに用いられる、請求項１に記載の半導体デバイス。
【請求項１８】
所定の半導体基板上に位置する第１の絶縁膜層と、当該第１の絶縁膜層上に位置する第１の半導体層と、当該第１の半導体層上に位置する第２の絶縁膜層と、当該第２の絶縁膜層上に位置する第２の半導体層と、を含む積層構造を有し、当該積層構造が素子分離されている基板材料を形成することと、
前記基板材料における前記第１の半導体層をドーピングして、前記半導体基板と電気的に分離された電磁シールド層を形成することと、
前記第２の半導体層を利用して、互いに電気的に接続された複数の受動素子を形成することと、
を含む、半導体デバイスの製造方法。
【請求項１９】
前記基板材料は、Ｓｍａｒｔ  Ｃｕｔ（登録商標）法を２回繰り返すか、又は、ＳＩＭＯＸ法を用いて製造される、請求項１８に記載の半導体デバイスの製造方法。
【請求項２０】
所定の半導体基板の上方に位置する絶縁膜層と、当該絶縁膜層の上方に位置する半導体層と、を有する回路用基板と、
前記回路用基板に設けられており、互いに電気的に接続された複数の受動素子と、
前記複数の受動素子のうち少なくとも何れかの前記受動素子が設けられている部位に対応する前記絶縁膜層内に、局部的に設けられた電磁シールド層と、
を有し、
前記電磁シールド層と、前記半導体基板と、が互いに電気的に分離されている、半導体デバイスを備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体デバイス、半導体デバイスの製造方法及び電子機器に関する。
【背景技術】
【０００２】
従来、携帯電話等の通信機器のフロントエンドには、高周波（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ：ＲＦ）をオン・オフするためのＲＦスイッチが用いられている。かかるＲＦスイッチは、一般的に、高い抵抗値を有する基板と、その基板上に設けられたＳｉＯ２等のボックス層（埋め込み酸化物層）という構造を有しており、基板とボックス層との界面は、欠陥によりプラスに帯電しており、マイナスに帯電している基板内の微少な電子が、基板とボックス層との界面に引き寄せられた状態にあることが多い。
【０００３】
ここで、ＲＦスイッチで求められる最も重要な特性の一つに、入出力波以外の信号（歪み）を発生させないことがある。このような歪みが発生する要因の一つに、基板−ボックス層界面に引き寄せられていた電子が捕獲−放出を繰り返すことによって容量の非線形性が生じることが挙げられる。このような電子の捕獲−放出が繰り返されることで、高周波歪や相互変調歪が発生し、ＲＦスイッチの特性が低下してしまう。
【０００４】
上記のような歪みの発生を抑制するためには、基板−ボックス層界面における電子の捕獲−放出を極限まで少なくすることが重要となる。そのため、例えば以下の特許文献１では、基板とボックス層との間に、多結晶シリコン（ポリシリコン）層のような電子よりも多いトラップを有するトラップ・リッチ（ｔｒａｐ  ｒｉｃｈ）層を設け、意図的にトラップ・リッチ層に電子を捕獲させて電子放出を抑制することで、上記のような歪みの発生を抑制することが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１４−５０９０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のようなトラップ・リッチ層を設けたとしても、入出力波以外の信号（歪み）の発生を十分に抑制することは出来ず、より効果的に歪みの発生を抑制可能な技術が希求されていた。また、上記のような歪みの発生を抑制するために、石英（Ｑｕａｒｔｚ）基板を用いることも考えられるが、かかる石英基板は、従来、ＲＦスイッチ用の基板として用いられているＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板よりも高価なものであるため、コストの増加が懸念される。
【０００７】
そこで、本開示では、上記事情に鑑みて、製造コストを抑制しつつ、入出力波以外の信号（歪み）に起因する特性低下をより確実に抑制することが可能な、半導体デバイス、半導体デバイスの製造方法及び電子機器を提案する。
【課題を解決するための手段】
【０００８】
本開示によれば、所定の半導体基板の上方に位置する絶縁膜層と、当該絶縁膜層の上方に位置する半導体層と、を有する回路用基板と、前記回路用基板に設けられており、互いに電気的に接続された複数の受動素子と、前記複数の受動素子のうち少なくとも何れかの前記受動素子が設けられている部位に対応する前記絶縁膜層内に、局部的に設けられた電磁シールド層と、を備え、前記電磁シールド層と、前記半導体基板と、が互いに電気的に分離されている、半導体デバイスが提供される。
【０００９】
また、本開示によれば、所定の半導体基板上に位置する第１の絶縁膜層と、当該第１の絶縁膜層上に位置する第１の半導体層と、当該第１の半導体層上に位置する第２の絶縁膜層と、当該第２の絶縁膜層上に位置する第２の半導体層と、を含む積層構造を有し、当該積層構造が素子分離されている基板材料を形成することと、前記基板材料における前記第１の半導体層をドーピングして、前記半導体基板と電気的に分離された電磁シールド層を形成することと、前記第２の半導体層を利用して、互いに電気的に接続された複数の受動素子を形成することと、を含む、半導体デバイスの製造方法が提供される。
【００１０】
また、本開示によれば、所定の半導体基板の上方に位置する絶縁膜層と、当該絶縁膜層の上方に位置する半導体層と、を有する回路用基板と、前記回路用基板に設けられており、互いに電気的に接続された複数の受動素子と、前記複数の受動素子のうち少なくとも何れかの前記受動素子が設けられている部位に対応する前記絶縁膜層内に、局部的に設けられた電磁シールド層と、を有し、前記電磁シールド層と、前記半導体基板と、が互いに電気的に分離されている、半導体デバイスを備える電子機器が提供される。
【００１１】
本開示によれば、受動素子が設けられている部位に対応する絶縁膜層内に局部的に設けられた電磁シールド層が、基板とボックス（埋め込み酸化物）層との界面で生じる反転電子によって発生したノイズをカットする。
【発明の効果】
【００１２】
以上説明したように本開示によれば、製造コストを抑制しつつ、入出力波以外の信号（歪み）に起因する特性低下をより確実に抑制することが可能な、半導体デバイス、半導体デバイスの製造方法及び電子機器を提供することができる。
【００１３】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、又は、上記の効果に代えて、本明細書に示されたいずれかの効果、又は、本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１４】
【図１Ａ】ＳＰＮＴ構成のＲＦスイッチを模式的に示した説明図である。
【図１Ｂ】ＳＰＳＴ構成のＲＦスイッチを模式的に示した説明図である。
【図２Ａ】ＳＰＳＴ構成のＲＦスイッチの基本回路構成を模式的に示した説明図である。
【図２Ｂ】ＳＰＳＴ構成のＲＦスイッチの基本回路構成について説明するための説明図である。
【図２Ｃ】ＳＰＳＴ構成のＲＦスイッチの基本回路構成について説明するための説明図である。
【図２Ｄ】ＳＰＳＴ構成のＲＦスイッチの基本回路構成について説明するための説明図である。
【図２Ｅ】ＳＰＳＴ構成のＲＦスイッチの基本回路構成について説明するための説明図である。
【図３】Ｗ−ＣＤＭＡとＧＳＭのマルチバンド対応のスイッチの概念図である。
【図４】ＳＯＩ基板を用いたＲＦスイッチの構造の一例を模式的に示した説明図である。
【図５Ａ】ＲＦスイッチのノイズ源について説明するための説明図である。
【図５Ｂ】ＲＦスイッチのノイズ源について説明するための説明図である。
【図５Ｃ】ＲＦスイッチのノイズ源について説明するための説明図である。
【図６Ａ】本開示の実施形態に係る半導体デバイスの構成の一例を模式的に示した説明図である。
【図６Ｂ】同実施形態に係る半導体デバイスの構成の他の一例を模式的に示した説明図である。
【図７Ａ】同実施形態に係る半導体デバイスにおける電磁シールドの形状について模式的に示した説明図である。
【図７Ｂ】同実施形態に係る半導体デバイスにおける電磁シールドの形状について模式的に示した説明図である。
【図７Ｃ】同実施形態に係る半導体デバイスにおける電磁シールドの形状について模式的に示した説明図である。
【図８Ａ】同実施形態に係る半導体デバイスの構成例を模式的に示した説明図である。
【図８Ｂ】同実施形態に係る半導体デバイスの構成例を模式的に示した説明図である。
【図９】同実施形態に係る半導体デバイスの製造方法の流れの一例を示した流れ図である。
【図１０Ａ】同実施形態に係る半導体デバイスの製造方法の一例を具体的に示した説明図である。
【図１０Ｂ】同実施形態に係る半導体デバイスの製造方法の一例を具体的に示した説明図である。
【図１０Ｃ】同実施形態に係る半導体デバイスの製造方法の一例を具体的に示した説明図である。
【図１１】同実施形態に係る半導体デバイスの製造方法の別の一例を具体的に示した説明図である。
【図１２】同実施形態に係る半導体デバイスの製造方法の別の一例を具体的に示した説明図である。
【図１３】同実施形態に係る半導体デバイスの製造方法の別の一例を具体的に示した説明図である。
【図１４】同実施形態に係る半導体デバイスの製造方法の別の一例を具体的に示した説明図である。
【図１５】同実施形態に係る半導体デバイスの製造方法の別の一例を具体的に示した説明図である。
【図１６】同実施形態に係る半導体デバイスの製造方法の別の一例を具体的に示した説明図である。
【図１７】同実施形態に係る半導体デバイスを有する電子機器の一例を模式的に示した説明図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
なお、説明は以下の順序で行うものとする。
１．本発明者による検討内容について
２．実施形態
２．１．半導体デバイスの構成について
２．２．半導体デバイスの製造方法について
２．３．半導体デバイスの適用例について
【００１７】
（本発明者による検討内容について）
本開示の実施形態に係る半導体デバイス、半導体デバイスの製造方法及び電子機器について説明するに先立ち、上記課題を解決するために本発明者が行った検討内容について、以下で図１〜図５Ｃを参照しながら、詳細に説明する。
【００１８】
＜半導体デバイスの一例であるＲＦスイッチについて＞
以下では、まず、図１Ａ〜図３を参照しながら、半導体デバイスの一例であるＲＦスイッチについて、説明する。
図１Ａは、ＳＰＮＴ構成のＲＦスイッチを模式的に示した説明図であり、図１Ｂは、ＳＰＳＴ構成のＲＦスイッチを模式的に示した説明図である。図２Ａは、ＳＰＳＴ構成のＲＦスイッチの基本回路構成を模式的に示した説明図であり、図２Ｂ〜図２Ｅは、ＳＰＳＴ構成のＲＦスイッチの基本回路構成について説明するための説明図である。図３は、Ｗ−ＣＤＭＡとＧＳＭのマルチバンド対応のスイッチの概念図である。
【００１９】
先だって言及したように、携帯電話等といった各種通信機器のフロントエンドには、高周波をオン・オフするためのＲＦスイッチ（以下、「ＲＦ−ＳＷ」と略記することがある。）が用いられている。ＲＦスイッチには、入出力のポート数により、ＳＰＳＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｕｇｈ）、ＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｕｇｈ）、ＳＰ３Ｔ、・・・、ＳＰＮＴ（Ｎは、整数）といった様々な構成が存在する。例えば、図１Ａでは、アンテナａに接続されたポート数Ｎ＝１０であるＳＰ１０Ｔ構成のＲＦスイッチを模式的に示し、図１Ｂでは、アンテナａに接続されている、基本的なＲＦスイッチの構成であるＳＰＳＴ構成（Ｎ＝１）のＲＦスイッチを模式的に示した。ＲＦスイッチには、様々な構成のものが存在しうるが、いずれの構成のＲＦスイッチも、図１Ｂに示したような、ＳＰＳＴの基本回路構成を組み合わせたものとなる。
【００２０】
ＳＰＳＴ構成のＲＦスイッチの基本回路構成を、図２Ａに示した。図２Ａに示したように、ＳＰＳＴ構成のＲＦスイッチでは、電解効果トランジスタＦＥＴ１、ＦＥＴ２のゲートに対し、抵抗を介して所定のコントロール電圧Ｖｃ１、Ｖｃ２を印加することにより、オン・オフの制御が行われる。オン時・オフ時の等価回路は、単位長あたりのＦＥＴの抵抗値Ｒｏｎ［Ωｍｍ］、単位長あたりのＦＥＴの容量値Ｃｏｆｆ［ｆＦ／ｍｍ］、ゲート幅Ｗｇ［ｍｍ］を用いて、オン時の等価回路は、図２Ｂのように表すことができ、オフ時の等価回路は、図２Ｃのように表すことができる。オン抵抗及びオフ容量は、それぞれ、Ｒｏｎ／Ｗｇ２、Ｃｏｆｆ・Ｗｇ２となり、オン抵抗は、Ｗｇ２に反比例し、オフ容量は、Ｗｇ２に比例する形となる。
【００２１】
ここで、ＲＦスイッチに求められる最も重要な特性は、２つあり、第１は、入出力波以外の信号（歪み）を発生させないこと、第２は、入出力波を低損失で伝送すること、である。
【００２２】
＜歪みの発生メカニズムについて＞
次に、ＲＦスイッチで重要な歪みの発生メカニズムについて、以下で詳細に説明する。
ＲＦスイッチにおいて着目すべき歪みは、高調波歪みと相互変調歪みである。理想的なシステム（例えばＲＦスイッチ）では、周波数（ｆ１）の入力波（信号波）が入力されると、出力波の周波数は、周波数（ｆ１）のみとなる。しかしながら、実際のシステムでは、図２Ｄ及び図２Ｅに示したように、オフ容量及びオン抵抗が非線形性を有するために、歪みが発生してしまう。特定の周波数ｆ１の信号が非線形システムを通過したとき、システムから出力される信号はｆ１だけでなく、システムに不必要な周波数成分が発生してしまう。入力波ｆ１の周波数を基本波としたとき、２倍の周波数を持つ歪みを第２高調波歪みと呼び、ｎ倍の周波数を持つ歪みを第ｎ高調波歪みと呼ぶ。
【００２３】
また、２つの入力波ｆ１、ｆ２が非線形システムを通過した場合、周波数２ｆ１、２ｆ２を有する２次高調波が発生し、かかる高調波と入力波ｆ１、ｆ２とによって、２ｆ１−ｆ２、２ｆ２−ｆ１という周波数成分が発生する。発生するこれらの周波数成分は、３つの入力波が関与することから、３次相互変調歪み（ＩＭ３）と呼ばれる。同様に、２つの入力波ｆ１、ｆ２が非線形システムを通過した場合、３ｆ１−２ｆ２、３ｆ２−２ｆ１という周波数成分が発生し、発生するこれらの周波数成分は、５つの入力波が関与することから、５次相互変調歪み（ＩＭ５）と呼ばれる。
【００２４】
これら相互変調歪みについて、簡単に数学的に説明すると、以下の通りである。ＲＦスイッチ等のような非線形回路に対して、角振動数ω１，ω２を有する２つの入力信号（Ｖ１＝Ｅ１ｃｏｓ（ω１ｔ）、Ｖ２＝Ｅ２ｃｏｓ（ω２ｔ））がそれぞれ入力される場合に着目する。ここで、非線形回路からの出力信号をＶ０と表すこととすると、Ｖ０は、線形項及び非線形項を考慮して、以下の式（１）のように表すことができる。
【００２５】
【数１】
2019075427.tif 000003
【００２６】
ここで、上記式（１）に対して、２つの入力信号（Ｖ１＝Ｅ１ｃｏｓ（ω１ｔ）、Ｖ２＝Ｅ２ｃｏｓ（ω２ｔ））を代入すると、以下の式（３）を得ることができる。
【００２７】
【数２】
2019075427.tif 000004
【００２８】
上記式（３）において、係数ａ０及び係数ａ１が関与している項が、線形項に対応し、係数ａ２以降が関与している項が、非線形項に対応する。上記式（３）において、係数ａ３が関与している３次の非線形項をみると、角振動数が（２ω１−ω２）又は（２ω２−ω１）となる項が存在することがわかる。これらの項に起因する非線形成分が、３次相互変調歪み（ＩＭ３）に対応する。同様に、上記式（１）において、５次の非線形成分に起因する歪みが、５次相互変調歪み（ＩＭ５）である。このように、非線形回路では、３次相互変調歪み（ＩＭ３）や５次相互変調歪み（ＩＭ５）といった、本来存在していない信号が、非線形回路の内部で、勝手に発生していることを示している。
【００２９】
非線形システムから発生した高調波歪みや相互変調歪みをカットするフィルタを用いることで、着目しているような現象が解決できるかというと、そうではない。図３を参照しながら、その理由について簡単に説明する。
【００３０】
Ｗ−ＣＤＭＡの受信波周波数ｆＲｘ１を、２１４０ＭＨｚとし、送信波周波数をｆＴｘ１を、１９５０ＭＨｚとする。Ｄｕｐｌｅｘｅｒ（デュプレクサ）は、周波数２１４０ＭＨｚの信号、又は、周波数１９５０ＭＨｚの信号しか通過させないフィルタの役割を果たす。一方、大気中には、様々な周波数の信号が存在している。例えば、周波数ｆｂｌｏｃｋ＝１７６０ＭＨｚの妨害波と、周波数１９５０ＭＨｚの送信波が、非線形成分を有するスイッチ（ＳＷ）に同時に入力されると、３次歪み成分（２ｆＴｘ１−ｆｂｌｏｃｋ＝２×１９５０−１７６０＝２１４０ＭＨｚ）が生じる。この３次歪み成分の周波数は、受信波周波数ｆＲｘ１と同じであることから、Ｄｕｐｌｅｘｅｒを通過することができ、ノイズ源となってしまう。すなわち、Ｗ−ＣＤＭＡ系は常にＯＮ状態であるため、相互変調歪みが発生すると、送／受信回路にノイズが流れ込んでしまう構造となっているのである。それ故に、根本的に高調波歪み及び相互変調歪みを発生させない半導体デバイスを実現することが、希求される。すなわち、図２Ｄ及び図２Ｅに示したような、オン抵抗Ｒｏｎやオフ容量Ｃｏｆｆの非線形成分を低減することが重要となることがわかる。
【００３１】
図４は、ＳＯＩ基板を用いたＲＦスイッチの構造の一例を模式的に示した説明図である。ここで、図４において、「Ｓ」、「Ｄ」及び「Ｇ」との表記は、それぞれ、トランジスタのソース電極、ドレイン電極、ゲート電極を表しており、「Ｗ」との表記は、タングステンコンタクトプラグを表している。また、「１Ｍ」、「２Ｍ」との表記は、金属等を用いた配線を表している。
【００３２】
図４に示したようなＳＯＩ  ＲＦ−ＳＷシステムは、一般的に、システムのメインとなる（ａ）ＲＦスイッチ領域（ＲＦ−ＳＷ領域）と、（ｂ）配線又はＰＡＤ領域と、（ｃ）ＲＦ−ＳＷを駆動させるためのロジック・トランジスタ領域（Ｌｏｇｉｃ−ＦＥＴ領域）と、に大別される。また、ＲＦ−ＳＷ領域と、Ｌｏｇｉｃ−ＦＥＴ領域とは、ＳｉＯ２層により素子分離されている（図４における「ＬＯＣＯＳ  ＳｉＯ２」）。また、配線又はＰＡＤ領域には、図４中に示したような、配線１Ｍ及び基板に関する非線形容量成分Ｃ１Ｍ−ｓｕｂと、配線２Ｍ及び基板に関する非線形容量成分Ｃ２Ｍ−ｓｕｂと、が発生しうる。更に、基板（一般的に、高抵抗率の基板が用いられる。）と、ボックス層（埋め込み酸化物層、例えば、ＳｉＯ２層）との界面は、欠陥によりプラスに帯電しており、マイナスの基板内の微少な電子が、かかる界面に引き寄せられている。
【００３３】
先だって説明したような非線形容量成分には、（Ａ）ＲＦ−ＳＷ領域をＲＦ信号が通過することにより、空乏層の厚さが変化して生み出される成分と、（Ｂ）基板に侵入したＲＦ信号やＬｏｇｉｃノイズによって、ボックス層と基板との界面に引き寄せられていた電子が捕獲―放出を繰り返すことによって生み出される成分と、が存在する。基板に侵入したＲＦ信号やＬｏｇｉｃノイズが信号ラインに起因して、高調波歪みや相互変調歪みが重畳する様子を、図５Ａ〜図５Ｃに模式的に示した。図５Ａ〜図５Ｃは、ＲＦスイッチのノイズ源について説明するための説明図である。
【００３４】
図５Ａは、大気圏に存在する妨害波が、アンテナからソース電極Ｓに侵入し、基板を伝って侵入していく様子を模式的に示したものであり、図５Ｂは、配線を伝わっていた信号が、基板を伝って帰還する経路を模式的に示したものであり、図５Ｃは、Ｌｏｇｉｃ−ＦＥＴ領域からのＬｏｇｉｃノイズが、基板を伝って侵入してくる経路を模式的に示したものである。図５Ａ〜図５Ｃに示したような、基板まで侵入したノイズ信号によって、ボックス層と基板との界面に引き寄せられていた電子が捕獲―放出を繰り返すことで容量の非線形性が生み出され、高調波歪みや相互変調歪みが発生する。
【００３５】
上記のような歪みの発生を抑制するためには、基板−ボックス層界面における電子の捕獲−放出を極限まで少なくすることが重要となる。そのため、先だって言及したように、基板とボックス層との間に、多結晶シリコン（ポリシリコン）層のような電子よりも多いトラップを有するトラップ・リッチ（ｔｒａｐ  ｒｉｃｈ）層を設け、意図的にトラップ・リッチ層に電子を捕獲させて電子放出を抑制することで、上記のような歪みの発生を抑制することが行われている。
【００３６】
しかしながら、上記のようなトラップ・リッチ層を設けたとしても、入出力波以外の信号（歪み）の発生を十分に抑制することは出来ず、より効果的に歪みの発生を抑制可能な技術が希求されていた。また、上記のような歪みの発生を抑制するために、石英（Ｑｕａｒｔｚ）基板を用いることも考えられるが、かかる石英基板は、従来、ＲＦスイッチ用の基板として用いられているＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板よりも高価なものであるため、コストの増加が懸念される。
【００３７】
そこで、本発明者は、製造コストを抑制しつつ、入出力波以外の信号（歪み）に起因する特性低下をより確実に抑制することが可能な技術について、鋭意検討を行った。その結果、従来のようなトラップ・リッチ層を設けなくとも、基板−ボックス層界面における反転電子に起因する歪みが、スイッチング・トランジスタのような受動素子に伝わらなければよいのではないかとの着想を得るに至った。かかる着想に基づき本発明者が更に検討した結果、反転電子に起因する歪みを遮断するための電磁シールド層を構築することに想到し、以下で詳述するような、本開示の実施形態に係る半導体デバイス及び半導体デバイスの製造方法を完成した。
以下、本開示の実施形態に係る半導体デバイス、半導体デバイスの製造方法及び電子機器について、詳細に説明する。
【００３８】
（実施形態）
＜半導体デバイスの基本的な構成について＞
以下、図６Ａ〜図７Ｃを参照しながら、本開示の実施形態に係る半導体デバイスの基本的な構成について、詳細に説明する。
図６Ａは、本実施形態に係る半導体デバイスの構成の一例を模式的に示した説明図であり、図６Ｂは、本実施形態に係る半導体デバイスの構成の他の一例を模式的に示した説明図である。図７Ａ〜図７Ｃは、本実施形態に係る半導体デバイスにおける電磁シールドの形状について模式的に示した説明図である。
【００３９】
本実施形態に係る半導体デバイス１は、入出力波以外の信号（歪み）に起因する特性低下をより確実に抑制することが可能なものであり、ＲＦスイッチを実現する際に、好適に用いることができる。
【００４０】
かかる半導体デバイス１は、回路用基板１０と、回路用基板１０に設けられており、互いに電気的に接続された複数の受動素子２０と、を有している。
【００４１】
回路用基板１０は、図６Ａに模式的に示したように、所定の半導体基板１０１の上方に位置する絶縁膜層１０３と、絶縁膜層１０３の上方に位置する半導体層１０５と、を有している。また、半導体基板１０１は、例えばタングステンコンタクトプラグのような公知のコンタクトプラグｃｐを介して、Ｇｒｏｂａｌ  ＧＮＤに接続されている（すなわち、接地されている。）。
【００４２】
また、本実施形態に係る半導体デバイス１では、図６Ａに模式的に示したように、受動素子２０が設けられている部位に対応する絶縁膜層１０３内に、局部的に設けられた電磁シールド層３０が設けられている。かかる電磁シールド層は、例えばタングステンコンタクトプラグのような公知のコンタクトプラグｃｐを介して、ｌｏｃａｌ  ＧＮＤに接続されている。このように、本実施形態に係る半導体デバイス１では、電磁シールド層３０と、半導体基板１０１とが、互いに電気的に分離されている。
【００４３】
更に、本実施形態に係る半導体デバイス１は、図６Ｂに模式的に示したように、半導体基板１０１と、絶縁膜層１０３との間に、公知のトラップ・リッチ層１０７が設けられていてもよい。
以下、これらの構成について、詳細に説明する。
【００４４】
［回路用基板１０について］
回路用基板１０の半導体基板１０１は、本実施形態に係る半導体デバイス１の基材として機能する。かかる半導体基板１０１は、特に限定されるものではなく、半導体として機能するものであれば任意のものを使用することが可能である。このような半導体基板１０１としては、例えば、Ｓｉ基板、Ｇｅ基板、ＳｉＧｅ基板、ＩＩＩ−Ｖ族半導体基板、ＩＩＩ族窒化物半導体基板、又は、ＳｉＣ基板を挙げることができる。
【００４５】
また、かかる半導体基板１０１は、抵抗率（より詳細には、有効電気抵抗率）が５００Ωｃｍ超となるような、高抵抗率を有する半導体基板であることが好ましい。ここで、有効電気抵抗率とは、等価電気回路における同質の抵抗性要素の抵抗率であり、公知の測定方法を用いて測定することが可能である。半導体基板１０１が上記のような抵抗率を有することで、半導体デバイス１の寄生容量を更に低減することが可能となる。半導体基板１０１の抵抗率は、より好ましくは、１０００Ωｃｍ超であり、更に好ましくは、３０００Ωｃｍ超である。なお、半導体基板１０１の抵抗率の上限値は、特に規定するものではなく、半導体基板１０１の抵抗率は、大きければ大きいほどよい。
【００４６】
絶縁膜層１０３は、半導体デバイス１におけるボックス層（埋め込み酸化物層）として機能する層であり、例えば、半導体基板１０１として用いられる半導体物質の酸化物等を用いて形成される。例えば、半導体基板１０１がＳｉ基板（より好ましくは、高抵抗Ｓｉ基板（ＨＲ−Ｓｉ基板））である場合、かかる絶縁膜層１０３をＳｉＯ２を用いて形成することが簡便である。
【００４７】
絶縁膜層１０３の上方には、半導体層１０５が位置しており、かかる半導体層１０５は、各種の受動素子２０を形成する際に利用される。本実施形態に係る半導体デバイス１において、半導体層１０５の素材は特に限定されるものではなく、半導体として機能するものであれば任意の物質を使用することが可能である。本実施形態に係る半導体層１０５の具体例として、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ−Ｖ族半導体、ＩＩＩ族窒化物半導体、又は、ＳｉＣからなる層を挙げることができる。
【００４８】
また、本実施形態に係る回路用基板１０において、半導体基板１０１と、絶縁膜層１０３との間には、図６Ｂに模式的に示したように、公知のトラップ・リッチ層１０７が設けられていてもよい。トラップ・リッチ層１０７を設けることで、半導体基板１０１と絶縁膜層１０３との界面に生じる反転電子に起因する電界変動を、より確実に遮蔽することができる。
【００４９】
ここで、トラップ・リッチ層１０７の素材については、特に限定されるものではなく、トラップ・リッチ層１０７として使用することが可能なものであれば、任意の素材を用いることが可能である。例えば、Ｓｉ系の半導体デバイス１を実現する場合、かかるトラップ・リッチ層１０７を、多結晶シリコン（ポリシリコン）を用いて形成することも可能である。
【００５０】
かかるトラップ・リッチ層１０７のドーピング濃度は、例えば、１０１６ｃｍ−３以下であることが好ましい。トラップ・リッチ層１０７のドーピング濃度を上記のような濃度とすることで、半導体基板１０１と絶縁膜層１０３との界面に生じる反転電子に起因する電界変動を、更に確実に遮蔽することができる。トラップ・リッチ層１０７のドーピング濃度は、より好ましくは、１０１４ｃｍ−３以下である。
【００５１】
［受動素子２０について］
受動素子２０は、印加された信号等に応じて受動的に機能する素子であり、かかる受動素子２０の具体例として、例えば、スイッチング・トランジスタ、パワーアンプ、ロジック・トランジスタ、及び、インダクタ等を挙げることができる。本実施形態に係る半導体デバイス１では、回路用基板１０の半導体層１０５を利用して、上記のような受動素子２０が複数設けられており、これら複数の受動素子２０が、互いに電気的に接続されている。かかる受動素子２０の具体的な構成については、特に限定されるものではなく、公知の絶縁体ｉｎｓや公知の電極材料等を用いた、公知の各種受動素子２０の構成を、適宜利用することが可能である。なお、各受動素子２０は、直流的（ＤＣ的）に接続されていてもよいし、交流的（ＡＣ的）に接続されていてもよい。
【００５２】
［電磁シールド層３０について］
本実施形態に係る半導体デバイス１では、複数の受動素子２０のうち少なくとも何れかの受動素子２０が設けられている部位に対応する絶縁膜層１０３内に、電磁シールド層３０が局部的に設けられる。ここで、局部的とは、例えば図６Ａに示したように、電磁シールド層３０が、複数の受動素子２０に跨らないように形成されていることを意味しており、一つの受動素子２０に対応して、一つの電磁シールド層３０が形成されていることを意味する。すなわち、本実施形態に係る半導体デバイス１において、電磁シールド層３０は、隣り合う２つの受動素子２０の下方に、２つの受動素子２０を跨ぐように配置されることはない。
【００５３】
かかる電磁シールド層３０は、公知のコンタクトプラグｃｐを介して、Ｌｏｃａｌ  ＧＮＤに電気的に接続されており、半導体基板１０１とは電気的に接続されていない。これにより、半導体基板１０１と絶縁膜層１０３との界面に生じる反転電子に起因する電界変動を、電磁シールド層３０で遮蔽することができ、生じた電解変動は、Ｌｏｃａｌ  ＧＮＤに落ちるようになる。このように、本実施形態に係る半導体デバイス１では、絶縁膜層１０３の内部に、意図的に導電性を有する層（電磁シールド層３０）を配設する。これにより、高調波歪み及び相互変調歪みといった、信号として不必要なノイズの発生をより確実に抑制して、半導体デバイス１の特性を更に向上させることが可能となる。その結果、かかる半導体デバイス１をＲＦスイッチに適用した場合に、超低歪みのＲＦ−ＳＷを実現することができる。
【００５４】
かかる電磁シールド層３０は、導電性又は半導電性を有する材料で形成されることが好ましく、ｐ型又はｎ型にドーピングされた半導体で形成されることがより好ましい。このような材料で電磁シールド層３０を形成することで、半導体基板１０１と絶縁膜層１０３との界面に生じる反転電子に起因する電界変動を、より確実に遮蔽することができる。例えば、Ｓｉを素材として電磁シールド層３０を形成する場合、多結晶シリコン（ポリシリコン）を用いて電磁シールド層３０を形成してもよいし、ｐ型にドーピングされたＳｉ（ｐ−Ｓｉ）を用いて電磁シールド層３０を形成してもよい。
【００５５】
ここで、電磁シールド層３０のドーピング濃度は、好ましくは、１０１６ｃｍ−３以下である。電磁シールド層３０のドーピング濃度を、１０１６ｃｍ−３以下とすることで、半導体基板１０１と絶縁膜層１０３との界面に生じる反転電子に起因する電界変動を、より一層確実に遮蔽することができる。電磁シールド層３０のドーピング濃度は、より好ましくは、１０１４ｃｍ−３以下であり、更に好ましくは、１０１２ｃｍ−３未満である。
【００５６】
一方、本実施形態に係る電磁シールド層３０は、金属を用いて形成しないことが好ましい。各種の金属は、導電性を有する材料ではあるが、金属を用いて電磁シールド層３０を形成した場合、電磁シールド層３０が容量を有してしまい、低損失の半導体デバイス１を実現することが困難となる。
【００５７】
また、かかる電磁シールド層３０の厚み（図６Ａにおける厚みｄ）は、１００ｎｍ以下であることが好ましい。電磁シールド層３０が上記のような厚みを有することで、半導体基板１０１と絶縁膜層１０３との界面に生じる反転電子に起因する電界変動を、より確実に遮蔽することができる。電磁シールド層３０の厚みは、より好ましくは、５０ｎｍ以下である。
【００５８】
次に、本実施形態に係る電磁シールド層３０の存在形態について、図７Ａ〜図７Ｃを参照しながら簡単に説明する。本実施形態に係る電磁シールド層３０の存在形態（より詳細には、図６Ａに示した電磁シールド層３０において、紙面垂直方向の電磁シールド層３０の存在形態）は、特に限定されるものではなく、任意の形態で存在していてもよい。
【００５９】
図７Ａ〜図７Ｃは、本実施形態に係る電磁シールド層３０を、受動素子２０の側から見た場合の様子を模式的に図示したものである。本実施形態に係る電磁シールド層３０は、図７Ａに示したように、受動素子が設けられた部位（図７Ａにおいて、破線で囲った部位）に対応する絶縁膜層１０３内において、全体にわたってシート状に設けられていてもよい。また、本実施形態に係る電磁シールド層３０は、図７Ｂに示したように櫛歯状に設けられていてもよいし、図７Ｃに示したように網目状に設けられていてもよい。
【００６０】
なお、図７Ｂ及び図７Ｃに示したような、それぞれの電磁シールド層３０の長軸方向は、図７Ｂ及び図７Ｃに示したような方向に限定されるものではなく、所定の傾斜角で傾斜していてもよい。
【００６１】
以上、図６Ａ〜図７Ｃを参照しながら、本開示の実施形態に係る半導体デバイスの基本的な構成について、詳細に説明した。
【００６２】
なお、図６Ａ及び図６Ｂでは、半導体基板１０１がＧｒｏｂａｌ  ＧＮＤに接続され、電磁シールド層３０が、Ｌｏｃａｌ  ＧＮＤに接続される場合を図示したが、半導体基板１０１及び電磁シールド層３０は、それぞれ別個に、所定のバイアスが印加されていてもよいし、それぞれが共に接地されていてもよい。なお、電磁シールド層３０に所定のバイアスを印加する場合、印加するバイアスは、電気的に揺らぎのない、一定のバイアスであることが好ましい。
【００６３】
＜半導体デバイスの構成例について＞
次に、図８Ａ及び図８Ｂを参照しながら、本実施形態に係る半導体デバイス１のより具体的な構成例について、簡単に説明する。図８Ａ及び図８Ｂは、本実施形態に係る半導体デバイスの構成例を模式的に示した説明図である。
【００６４】
図８Ａ及び図８Ｂは、ＲＦスイッチに用いられる半導体デバイスに着目し、本実施形態に係る半導体デバイスの構造を利用した、ＲＦスイッチ領域（ＲＦ−ＳＷ領域）と、配線又はＰＡＤ領域と、ＲＦ−ＳＷを駆動させるためのロジック・トランジスタ領域（Ｌｏｇｉｃ−ＦＥＴ領域）と、を有する半導体デバイスの構成例を模式的に示したものである。
【００６５】
以上説明したような本実施形態に係る半導体デバイス１の構成は、ＲＦスイッチに用いられる半導体デバイスのうち、図８Ａに示したように、ＲＦ−ＳＷ領域とＬｏｇｉｃ−ＦＥＴ領域の双方に適用することが可能である。また、図８Ｂに示したように、本実施形態に係る半導体デバイス１の構成は、ＲＦ−ＳＷ領域のみに適用することも可能である。
【００６６】
図８Ａ及び図８Ｂのいずれの場合においても、ＲＦ−ＳＷ領域、配線又はＰＡＤ領域、及び、Ｌｏｇｉｃ−ＦＥＴ領域は、ＳｉＯ２等の公知の絶縁体を利用した素子分離構造ｉｓｏによって素子分離されており、各受動素子２０に対応して設けられた電磁シールド層３０は、絶縁膜層１０３に挟まれて存在している。更に、電磁シールド層３０は、タングステンコンタクトプラグ等の公知のコンタクトプラグｃｐを介して、Ｌｏｃａｌ  ＧＮＤ（図示せず。）に接続されている。また、半導体基板１０１は、タングステンコンタクトプラグ等の公知のコンタクトプラグｃｐを介して、Ｇｌｏｂａｌ  ＧＮＤ（図示せず。）に接続されている。また、受動素子２０の電極構造（Ｓ、Ｄ、Ｇ）及び各配線（１Ｍ、２Ｍ）は、例えばＳｉＯ２等の絶縁体ｉｎｓによって被覆されている。
【００６７】
ここで、図８Ａに示したように、本実施形態に係る半導体デバイス１の構成をＬｏｇｉｃ−ＦＥＴ領域の双方に適用することで、図５Ｃに示したようなＬｏｇｉｃノイズが基板へと到達することを、効果的に防止することが可能となる。更に、ＲＦ−ＳＷ領域に対して本実施形態に係る半導体デバイス１の構成を適用することで、図５Ｂに示したような配線／ＰＡＤ領域からの信号の帰還を防止することも可能となるため、より一層確実に、入出力波以外の信号（歪み）に起因する特性低下を抑制することが可能となる。
【００６８】
以上、本実施形態に係る半導体デバイスの構成について、詳細に説明した。
【００６９】
＜半導体デバイスの製造方法について＞
続いて、図９〜図１６を参照しながら、本実施形態に係る半導体デバイスの製造方法について、詳細に説明する。
図９は、本実施形態に係る半導体デバイスの製造方法の流れの一例を示した流れ図である。図１０Ａ〜図１０Ｃは、本実施形態に係る半導体デバイスの製造方法の一例を具体的に示した説明図である。図１１〜図１６は、本実施形態に係る半導体デバイスの製造方法の別の一例を具体的に示した説明図である。
【００７０】
図９に示したように、本実施形態に係る半導体デバイスの製造方法は、半導体デバイスの素材となる基板材料を形成する工程（ステップＳ１１）と、得られた基板材料を用いて電磁シールド層３０を形成する工程（ステップＳ２１）と、電磁シールド層３０の形成された基板材料に対して、受動素子２０を形成する工程（ステップＳ３１）と、を含む。
【００７１】
基板材料を形成する工程（ステップＳ１１）は、より詳細には、所定の半導体基板上に位置する第１の絶縁膜層と、第１の絶縁膜層上に位置する第１の半導体層と、第１の半導体層上に位置する第２の絶縁膜層と、第２の絶縁膜層上に位置する第２の半導体層と、を含む積層構造を有し、かかる積層構造が素子分離されている基板材料を形成する工程である。
【００７２】
また、電磁シールド層３０を形成する工程（ステップＳ２１）は、基板材料における第１の半導体層をドーピングして、半導体基板と電気的に分離された電磁シールド層３０を形成する工程である。
【００７３】
また、受動素子２０を形成する工程（ステップＳ３１）は、第２の半導体層を利用して、互いに電気的に接続された複数の受動素子を形成する工程である。
【００７４】
以下、これらの各工程について、図１０Ａ〜図１０Ｃを参照しながら、具体的に説明する。なお、以下では、Ｓｉ系の半導体材料を用いて、本実施形態に係る半導体デバイス１を製造する場合を例に挙げて、詳細に説明を行う。しかしながら、他の半導体材料を用いて本実施形態に係る半導体デバイス１を製造する場合であっても、以下と同様にして本実施形態に係る半導体デバイス１を製造することが可能である。
【００７５】
［製造例−その１：Ｓｍａｒｔ  Ｃｕｔ（登録商標）法を利用］
図１０Ａ〜図１０Ｃに示した製造例は、Ｓｍａｒｔ  Ｃｕｔ（登録商標）法を利用して、本実施形態に係る半導体デバイス１（より詳細には、図６Ａに示したような、本実施形態に係る半導体デバイス１の基本構造）を製造する例を具体的に示したものである。
【００７６】
◆基板材料の形成
本製造例では、まず図１０Ａに示したように、公知のＳｉ基板を準備し、かかるＳｉ基板の両面に対して、酸化膜（ＳｉＯ２）を公知の方法により生成させる（ステップＳ１０１）。続いて、酸化膜の形成されたＳｉ基板に対して、水素イオン（Ｈ＋）を注入する（ステップＳ１０３）。これにより、Ｓｉ基板の内部に、水素イオン注入領域（図中の破線で示した領域）が形成される。
【００７７】
その後、得られた基板を上下反転させて、水素イオンのインプラント注入面が下面となるようにした後、支持基板であるＳｉ基板（好ましくは、高抵抗率Ｓｉ基板ＨＲ−Ｓｉ：Ｈｉｇｈ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｉ  Ｓｕｂｓｔｒａｔｅ））と張り合わせる（ステップＳ１０５）。
【００７８】
このようにして得られた接合体に対して、ステップＳ１０７に示したように、Ｓｍａｒｔ  Ｃｕｔ（登録商標）法により、水素イオン注入領域から、Ｓｉ基板の一部を剥離させる。これにより、Ｓｉ基板上に、ＳｉＯ２及びＳｉが順に積層された、ＳＯＩ基板を製造することができる。
【００７９】
本実施形態に係る半導体デバイスの製造方法では、このようにして得られたＳＯＩ基板を支持基板として用いて、ステップＳ１０１〜ステップＳ１０５に示した工程をもう一度実施し、ステップＳ１０９に示したような接合体を製造する。この接合体に対して、ステップＳ１１１に示したように、もう一度Ｓｍａｒｔ  Ｃｕｔ（登録商標）法を適用して、水素イオン注入領域から、Ｓｉ基板の一部を剥離させる。これにより、Ｓｉ基板上に、ＳｉＯ２（第１の絶縁膜層）、Ｓｉ（第１の半導体層）、ＳｉＯ２（第２の絶縁膜層）及びＳｉ（第２の半導体層）が順に積層された、ＳＯＩ−ＳＯＩ基板を製造することができる。かかるＳＯＩ−ＳＯＩ基板が、本実施形態に係る半導体デバイスの基板材料となる。
【００８０】
◆電磁シールド層の形成
次に、図１０Ｂに示したように、ＳＯＩ−ＳＯＩ構造に対して、ハードマスクを化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いて堆積させる（ステップＳ２０１）。ここで、ハードマスクとしては、公知のものを用いることが可能であり、例えば、ＳｉＯ２／ＳｉＮ／ＳｉＯ２を、それぞれ、１〜５ｎｍ／１０〜１００ｎｍ／５０〜１５０ｎｍ堆積させたものを用いることが可能である。
【００８１】
その後、半導体基板上に積層された第１及び第２の絶縁膜層と、第１及び第２の半導体層と、をエッチングする（ステップＳ２０３）。続いて、エッチングした部分に対し、絶縁体であるＳｉＯ２をＣＶＤ法を用いて堆積させて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を形成させる（ステップＳ２０５）。その後、形成していたハードマスクを、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）やウェットエッチングにより除去する。
【００８２】
続いて、ＬＯＣＯＳ酸化を行うために、マスクとして再度、ＳｉＮを１０〜１００ｎｍ堆積させてパターニングし（ステップＳ２０７）、第２の半導体層をＬＯＣＯＳ酸化する（ステップＳ２０９）。その後、ＳｉＮハードマスクを、ＣＭＰやウェットエッチングにより除去する。
【００８３】
続いて、基板材料の表面に対し、イオン注入スルー膜であるＳｉＯ２を、ＣＶＤ法により例えば１〜１０ｎｍ程度堆積させる（ステップＳ２１１）。その後、Ｂ（ホウ素）イオンを、第１の半導体層が不純物プロファイルのピークとなるようなエネルギーでイオン注入して、第１の半導体層を、ｐ型の電磁シールド層３０とする（ステップＳ２１３）。
【００８４】
ここで、第１の半導体層に対するイオンのドーピング濃度は、先だって言及したように、１０１６ｃｍ−３以下であることが好ましく、１０１４ｃｍ−３以下であることがより好ましく、１０１２ｃｍ−３未満であることが更に好ましい。
【００８５】
また、本製造例では、電磁シールド層３０をｐ型化する場合について説明しているが、Ｂイオンに換えて、Ｐ（リン）イオン又はＡｓ（ヒ素）イオンを注入して、第１の半導体層を、ｎ型の電磁シールド層３０としてもよい。
【００８６】
このようにして、本実施形態に係る半導体デバイス１の電磁シールド層３０が形成される。
【００８７】
◆受動素子の形成
続いて、図１０Ｃに示したように、Ｐイオン又はＡｓイオンを、第２の半導体層が不純物プロファイルのピークとなるようなエネルギーでイオン注入し、受動素子のｃｈａｎｎｎｅｌ層として用いられる第２の半導体層を、ｎ型化する（ステップＳ３０１）。その後、イオン注入のスルー膜を、ＣＭＰやウェットエッチングにより剥離する。
【００８８】
次に、基板材料の表面に対し、例えば１〜２０ｎｍ程度の厚みで、絶縁体ｉｎｓとしてゲート酸化膜を熱酸化法により形成させる。その後、ＣＶＤ（化学気相成長）法により、ＰｏｌｙＳｉを１００〜２００ｎｍ程度堆積させてパターニングし、ゲート電極（Ｇａｔｅ）を形成する（ステップＳ３０３）。
【００８９】
続いて、第２の半導体層のソース領域、及び、ドレイン領域に対し、Ｐイオンを１０〜２０ｋｅＶのエネルギーで、２〜４×１０１５ｃｍ−２程度のドーピング濃度となるように注入する。なお、図１０Ｃでは、ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）インプラを図示していないが、必要に応じて、ＬＤＤインプラとして、Ａｓイオンを５ｋｅＶのエネルギーで、１〜２×１０１４ｃｍ−２程度のドーピング濃度となるように注入する。
【００９０】
次に、基板をＧｌｏｂａｌ  ＧＮＤに落とすためのコンタクトホールｃｈを、開口させ（ステップＳ３０７）、例えば１〜４×１０１５ｃｍ−２程度の濃度のＰをコンタクトインプラとして設けた後（図示せず。）、所定の金属をコンタクトプラグｃｐとして埋め込む（ステップＳ３０９）。続いて、電磁シールド層３０を所定のＬｏｃａｌ  ＧＮＤに落とすためのコンタクトホールｃｈを、電磁シールド層３０まで開口させる（ステップＳ３０９）。
【００９１】
続いて、例えば１〜４×１０１５ｃｍ−２程度の濃度のＢをコンタクトインプラとして設けた後（図示せず。）、所定の金属をコンタクトプラグｃｐとして埋め込む（ステップＳ３１１）。
【００９２】
最後に、ソース領域、及び、ドレイン領域を開口して、ソース、ドレイン電極を形成する（ステップＳ３１３）。これにより、図６Ａに示したような、本実施形態に係る半導体デバイス１の基本構造が製造できる。
【００９３】
［製造例−その２：Ｓｍａｒｔ  Ｃｕｔ（登録商標）法を利用］
次に、図１１を参照しながら、トラップ・リッチ層として機能する多結晶シリコン層（ＰｏｌｙＳｉ）を有する基板材料の製造方法について、簡単に説明する。
【００９４】
まず、公知のＳｉ基板を準備し、かかるＳｉ基板の両面に対して、酸化膜（ＳｉＯ２）及び多結晶シリコン層（ＰｏｌｙＳｉ）を、公知の方法により生成させる（ステップＳ１２１）。続いて、酸化膜及び多結晶シリコン層の形成されたＳｉ基板に対して、水素イオン（Ｈ＋）を注入する（ステップＳ１２３）。これにより、Ｓｉ基板の内部に、水素イオン注入領域（図中の破線で示した領域）が形成される。
【００９５】
その後、得られた基板を上下反転させて、水素イオンのインプラント注入面が下面となるようにした後、支持基板であるＳｉ基板（好ましくは、高抵抗率Ｓｉ基板ＨＲ−Ｓｉ：Ｈｉｇｈ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｉ  Ｓｕｂｓｔｒａｔｅ））と張り合わせる（ステップＳ１２５）。
【００９６】
このようにして得られた接合体に対して、ステップＳ１２７に示したように、Ｓｍａｒｔ  Ｃｕｔ（登録商標）法により、水素イオン注入領域から、Ｓｉ基板の一部を剥離させる。これにより、Ｓｉ基板上に、ＰｏｌｙＳｉ、ＳｉＯ２及びＳｉが順に積層された、トラップ・リッチ層を有するＳＯＩ基板を製造することができる。
【００９７】
本実施形態に係る半導体デバイスの製造方法では、このようにして得られたトラップ・リッチ層を有するＳＯＩ基板を支持基板として用いて、ステップＳ１２１〜ステップＳ１２５に示した工程をもう一度実施し、ステップＳ１２９に示したような接合体を製造する。この接合体に対して、ステップＳ１３１に示したように、もう一度Ｓｍａｒｔ  Ｃｕｔ（登録商標）法を適用して、水素イオン注入領域から、Ｓｉ基板の一部を剥離させる。これにより、Ｓｉ基板上に、トラップ・リッチ層（ＰｏｌｙＳｉ）、ＳｉＯ２（第１の絶縁膜層）、Ｓｉ（第１の半導体層）、ＳｉＯ２（第２の絶縁膜層）及びＳｉ（第２の半導体層）が順に積層された、トラップ・リッチ層を有するＳＯＩ−ＳＯＩ基板を製造することができる。このようなトラップ・リッチ層を有するＳＯＩ−ＳＯＩ基板が、本実施形態に係る半導体デバイスの基板材料となる。
【００９８】
以降は、図１０Ｂ及び図１０Ｃに示したような工程を順次行うことで、図６Ｂに示したような、トラップ・リッチ層を備えた本実施形態に係る半導体デバイス１の基本構造を、製造することができる。
【００９９】
［製造例−その３：ＳＩＭＯＸ法を利用］
次に、図１２を参照しながら、Ｓｍａｒｔ  Ｃｕｔ（登録商標）法ではなく、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ  ｏｆ  ＯＸｙｇｅｎ）法を利用した基板材料の形成方法について、簡単に説明する。
【０１００】
本製造例では、まず、公知のＳＯＩ基板を準備し、かかるＳＯＩ基板に対して、Ｏ（酸素）イオンを注入する（ステップＳ１４１）。その後、例えば１３００℃程度の高温で、Ｏイオンの注入されたＳＯＩ基板をアニールすることで、ステップＳ１４３に示したように、ＳＯＩ−ＳＯＩ構造を有する基板材料を得ることができる。
【０１０１】
以降は、図１０Ｂ及び図１０Ｃに示したような工程を順次行うことで、図６Ａに示したような、本実施形態に係る半導体デバイス１の基本構造を、製造することができる。
【０１０２】
［製造例−その４：ＳＩＭＯＸ法を利用］
次に、図１３を参照しながら、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ  ｏｆ  ＯＸｙｇｅｎ）法を利用した、基板材料の他の形成方法について、簡単に説明する。
【０１０３】
本製造例では、まず、公知のＳＯＩ基板を準備し、かかるＳＯＩ基板に対して、Ｏ（酸素）イオンを注入する（ステップＳ１５１）。その後、ＳＯＩ基板の表面に対して、ＣＶＤ法によりＳｉＮをマスクとして堆積させて、パターニングする（ステップＳ１５３）。
【０１０４】
続いて、Ｏイオンを再度注入した後（ステップＳ１５５）、ＣＭＰやウェットエッチングにより、マスクとして設けたＳｉＮを除去する（ステップＳ１５７）。
【０１０５】
次に、例えば１３００℃程度の高温で、Ｏイオンが２回注入されたＳＯＩ基板をアニールすることで、ステップＳ１５９に示したように、ＳＴＩ構造まで作りこんだＳＯＩ−ＳＯＩ構造の基板材料を得ることができる。
【０１０６】
以降は、図１０ＢのステップＳ２０７以降、及び、図１０Ｃに示したような工程を順次行うことで、図６Ａに示したような、本実施形態に係る半導体デバイス１の基本構造を、製造することができる。
【０１０７】
［製造例−その５：多結晶シリコンを用いた電磁シールド層の形成］
次に、図１４を参照しながら、図１０Ａに示した第１の半導体層を、Ｓｉではなく多結晶シリコン（ＰｏｌｙＳｉ）に換えた構造を実現する場合について、簡単に説明する。
【０１０８】
本製造例では、まず、公知のＳｉ基板を準備し、かかるＳｉ基板の両面に対して、酸化膜（ＳｉＯ２）、多結晶シリコン層（ＰｏｌｙＳｉ）、酸化膜（ＳｉＯ２）を、公知の方法により順に積層させる（ステップＳ１６１）。ここで、多結晶シリコン層のドーピング濃度は、先だって言及したように、好ましくは１０１６ｃｍ−３以下、より好ましくは１０１４ｃｍ−３以下、更に好ましくは１０１２ｃｍ−３未満となるように、ドーピングを行うことが好ましい。
【０１０９】
続いて、得られたＳｉ基板に対して、水素イオン（Ｈ＋）を注入する（ステップＳ１６３）。これにより、Ｓｉ基板の内部に、水素イオン注入領域（図中の破線で示した領域）が形成される。
【０１１０】
その後、得られた基板を上下反転させて、水素イオンのインプラント注入面が下面となるようにした後、支持基板であるＳｉ基板（好ましくは、高抵抗率Ｓｉ基板ＨＲ−Ｓｉ：Ｈｉｇｈ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｉ  Ｓｕｂｓｔｒａｔｅ））と張り合わせる（ステップＳ１６５）。
【０１１１】
このようにして得られた接合体に対して、ステップＳ１６７に示したように、Ｓｍａｒｔ  Ｃｕｔ（登録商標）法により、水素イオン注入領域から、Ｓｉ基板の一部を剥離させる（ステップＳ１６９）。これにより、Ｓｉ基板上に、ＳｉＯ２（第１の絶縁膜層）、ＰｏｌｙＳｉ（第１の半導体層）、ＳｉＯ２（第２の絶縁膜層）及びＳｉ（第２の半導体層）が順に積層された、ＳＯＩ基板を製造することができる。
【０１１２】
以降は、図１０Ｂ及び図１０Ｃに示したような工程を順次行うことで、図６Ａに示したような、本実施形態に係る半導体デバイス１の基本構造を、製造することができる。
【０１１３】
［製造例−その６：第２の半導体層の高移動度化］
次に、非特許文献（Ａ．Ｂｏｎｎｅｖｉａｌｌｅ  ｅｔｃ．，“Ｓｍａｒｔ  Ｓｏｌｕｔｉｏｎｓ  ｆｏｒ  Ｅｆｆｉｃｉｅｎｔ  Ｄｕａｌ  Ｓｔｒａｉｎ  Ｉｎｔｅｇｒａｔｉｏｎ  ｆｏｒ  Ｆｕｔｕｒｅ  ＦＤＳＯＩ  Ｇｅｎｅｒａｔｉｏｎｓ”，２０１６，Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ）で開示されている方法を利用して、図１１に示した方法で得られるＳＯＩ−ＳＯＩ構造の第２の半導体層を、ｔｅｎｓｉｌｅ−Ｓｉ化することで高移動度化する例について、簡単に説明する。
【０１１４】
まず、図１１に示したような方法を用いるなどして、トラップ・リッチ層（ＰｏｌｙＳｉ）、ＳｉＯ２（第１の絶縁膜層）、Ｓｉ（第１の半導体層）、ＳｉＯ２（第２の絶縁膜層）及びＳｉ（第２の半導体層）が順に積層された、トラップ・リッチ層を有するＳＯＩ−ＳＯＩ基板を準備する（ステップＳ１７１）。次に、かかるＳＯＩ−ＳＯＩ基板の表面に対し、シリコンゲルマニウム（ＳｉＧｅ）をエピタキシー（Ｅｐｉｔａｘｙ）成長させる（ステップＳ１７３）。
【０１１５】
続いて、Ａｒイオン又はＮイオンを注入して、第２の半導体層、及び、ＳｉＧｅの一部を、アモルファス化させる（ステップＳ１７５、図１５における「ａ−」との表記は、アモルファス化されたことを意味する。）。その後、かかる基板をアニールして、ＳｉＧｅから再結晶化させていく。かかるアニール処理により、第２の半導体層のＳｉが、より高移動度を示すＴｅｎｓｉｌｅ−Ｓｉへと変化する（ステップＳ１７７）。
【０１１６】
これにより、ステップＳ１７９に示したような、トラップ・リッチ層を有し、第２の半導体層が高移動度化された、高移動度を示すＳＯＩ−ＳＯＩ構造の基板材料を得ることができる。
【０１１７】
以降は、図１０Ｂ及び図１０Ｃに示したような工程を順次行うことで、図６Ａに示したような、本実施形態に係る半導体デバイス１の基本構造を、製造することができる。
【０１１８】
なお、本製造例では、トラップ・リッチ層を有するＳＯＩ−ＳＯＩ基板を用いたが、トラップ・リッチ層を有しないＳＯＩ−ＳＯＩ基板に対しても、本製造例を適用することが可能である。
【０１１９】
［製造例−その７：図８Ｂに示した構成例の製造方法］
次に、図１６を参照しながら、図８Ｂに示したような、ＲＦ−ＳＷ領域とＬｏｇｉｃ−ＦＥＴ領域とが、同一のＳｉ層に存在せずに、段差が存在する構成の製造方法について、簡単に説明する。
【０１２０】
まず、図１０Ａ等に示したような各種の方法を用いて、ＳＯＩ−ＳＯＩ基板を製造する。次に、ＲＦ−ＳＷ領域を形成したい領域が被覆されるように、ハードマスクをＣＶＤ法で堆積させて、パターニングする（ステップＳ２５１）。ここで、ハードマスクとしては、例えば、ＳｉＯ２／ＳｉＮ／ＳｉＯ２を、それぞれ、１〜５ｎｍ／１０〜１００ｎｍ／５０〜１５０ｎｍ堆積させたものを利用することができる。
【０１２１】
続いて、Ｌｏｇｉｃ−ＦＥＴ領域に対応する部分（すなわち、ハードマスクで被覆されていない部分）の第１及び第２の誘電膜層と、第１及び第２の半導体層と、をエッチングする（ステップＳ２５３）。この段階で、Ｌｏｇｉｃ−ＦＥＴ領域がエッチングされる。
【０１２２】
続いて、基板上に、ソース電極、ドレイン電極、及び、ゲート電極を形成して、ロジック・トランジスタを形成する（ステップＳ２５５）。
【０１２３】
その後、ＳｉＯ２をＣＶＤ法で堆積させて、層間絶縁膜を形成する（ステップＳ２５７）。続いて、ＲＦ−ＳＷ領域に形成したハードマスクを、ＣＭＰやウェットエッチングにより除去する。
【０１２４】
次に、Ｌｏｇｉｃ−ＦＥＴ領域がエッチングされることを防止するために、ハードマスクを設けるとともに、ＲＦ−ＳＷ領域に対してＳＴＩ構造を形成するためのハードマスクを形成する（ステップＳ２５９）。かかるハードマスクは、ＣＶＤ法で堆積させてパターニングすることで、形成することができる。ここで、ハードマスクとしては、例えば、ＳｉＯ２／ＳｉＮ／ＳｉＯ２を、それぞれ、１〜５ｎｍ／１０〜１００ｎｍ／５０〜１５０ｎｍ堆積させたものを利用することができる。
【０１２５】
以降は、図１０ＢのステップＳ２０３以降、及び、図１０Ｃに示したような工程を順次行うことで、図８Ｂに示したような、本実施形態に係る半導体デバイス１を製造することができる。
【０１２６】
以上、本実施形態に係る半導体デバイスの製造方法について、詳細に説明した。
【０１２７】
＜半導体デバイス１の適用例について＞
以下では、図１７を参照しながら、本実施形態に係る半導体デバイス１の適用例について、簡単に説明する。図１７は、本実施形態に係る半導体デバイスを有する電子機器の一例を模式的に示した説明図である。
【０１２８】
以上説明したような、本実施形態に係る半導体デバイス１は、先だって言及したように、ＲＦスイッチ用として好適に利用することができる。また、かかる半導体デバイス１を、図１７に示したような、各種の電子機器に利用することが可能である。このような電子機器としては、通信機能を有するような各種の電子機器１０００を挙げることができ、具体的には、携帯電話、スマートフォン、タブレット端末等の携帯通信端末、携帯音楽プレーヤー、携帯ゲーム機、各種デジタルカメラ、ノートブックパソコン等を挙げることができる。
【０１２９】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１３０】
例えば、上記説明では、ｎ型の半導体デバイスを適宜取り上げて具体的な説明を行ったが、本開示の実施形態に係る半導体デバイスは、ｐ型の半導体デバイスにも適用することが可能である。
【０１３１】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、又は、上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１３２】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
所定の半導体基板の上方に位置する絶縁膜層と、当該絶縁膜層の上方に位置する半導体層と、を有する回路用基板と、
前記回路用基板に設けられており、互いに電気的に接続された複数の受動素子と、
前記複数の受動素子のうち少なくとも何れかの前記受動素子が設けられている部位に対応する前記絶縁膜層内に、局部的に設けられた電磁シールド層と、
を備え、
前記電磁シールド層と、前記半導体基板と、が互いに電気的に分離されている、半導体デバイス。
（２）
前記電磁シールド層は、前記絶縁膜層内において、複数の前記受動素子に跨らないように設けられる、（１）に記載の半導体デバイス。
（３）
前記電磁シールド層は、導電性又は半導電性を有する材料で形成される、（１）又は（２）に記載の半導体デバイス。
（４）
前記電磁シールド層は、ｐ型又はｎ型にドーピングされた半導体からなる、（１）〜（３）の何れか１つに記載の半導体デバイス。
（５）
前記電磁シールド層のドーピング濃度は、１０１６ｃｍ−３以下である、（４）に記載の半導体デバイス。
（６）
前記電磁シールド層の厚みは、１００ｎｍ以下である、（１）〜（５）の何れか１つに記載の半導体デバイス。
（７）
前記電磁シールド層は、前記受動素子が設けられた部位に対応する前記絶縁膜層内において、全体にわたって設けられるか、櫛歯状に設けられるか、又は、網目状に設けられる、（１）〜（６）の何れか１つに記載の半導体デバイス。
（８）
前記半導体基板及び前記電磁シールド層は、それぞれ別個に、所定のバイアスが印加されるか、又は、接地される、（１）〜（７）の何れか１つに記載の半導体デバイス。
（９）
前記複数の受動素子は、互いに独立に、スイッチング・トランジスタ、パワーアンプ、ロジック・トランジスタ、及び、インダクタの少なくとも何れかである、（１）〜（８）の何れか１つに記載の半導体デバイス。
（１０）
前記電磁シールド層は、少なくともスイッチング・トランジスタとして機能する前記受動素子が設けられている部位に対応する前記絶縁膜層内に設けられる、（９）に記載の半導体デバイス。
（１１）
前記電磁シールド層は、更に、ロジック・トランジスタとして機能する前記受動素子が設けられている部位に対応する前記絶縁膜層内に設けられる、（１０）に記載の半導体デバイス。
（１２）
前記半導体基板と前記絶縁膜層との間に、トラップリッチ層を更に備える、（１）〜（１１）の何れか１つに記載の半導体デバイス。
（１３）
前記トラップリッチ層のドーピング濃度は、１０１６ｃｍ−３以下である、（１２）に記載の半導体デバイス。
（１４）
前記半導体基板の抵抗率は、５００Ωｃｍ超である、（１）〜（１３）の何れか１つに記載の半導体デバイス。
（１５）
前記半導体基板は、Ｓｉ基板、Ｇｅ基板、ＳｉＧｅ基板、ＩＩＩ−Ｖ族半導体基板、ＩＩＩ族窒化物半導体基板、又は、ＳｉＣ基板である、（１）〜（１４）の何れか１つに記載の半導体デバイス。
（１６）
前記半導体層は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ−Ｖ族半導体、ＩＩＩ族窒化物半導体、又は、ＳｉＣからなる層である、（１）〜（１５）の何れか１つに記載の半導体デバイス。
（１７）
ＲＦスイッチに用いられる、（１）〜（１６）の何れか１つに記載の半導体デバイス。
（１８）
所定の半導体基板上に位置する第１の絶縁膜層と、当該第１の絶縁膜層上に位置する第１の半導体層と、当該第１の半導体層上に位置する第２の絶縁膜層と、当該第２の絶縁膜層上に位置する第２の半導体層と、を含む積層構造を有し、当該積層構造が素子分離されている基板材料を形成することと、
前記基板材料における前記第１の半導体層をドーピングして、前記半導体基板と電気的に分離された電磁シールド層を形成することと、
前記第２の半導体層を利用して、互いに電気的に接続された複数の受動素子を形成することと、
を含む、半導体デバイスの製造方法。
（１９）
前記基板材料は、Ｓｍａｒｔ  Ｃｕｔ（登録商標）法を２回繰り返すか、又は、ＳＩＭＯＸ法を用いて製造される、（１８）に記載の半導体デバイスの製造方法。
（２０）
所定の半導体基板の上方に位置する絶縁膜層と、当該絶縁膜層の上方に位置する半導体層と、を有する回路用基板と、
前記回路用基板に設けられており、互いに電気的に接続された複数の受動素子と、
前記複数の受動素子のうち少なくとも何れかの前記受動素子が設けられている部位に対応する前記絶縁膜層内に、局部的に設けられた電磁シールド層と、
を有し、
前記電磁シールド層と、前記半導体基板と、が互いに電気的に分離されている、半導体デバイスを備える電子機器。
【符号の説明】
【０１３３】
１    半導体デバイス
１０    回路用基板
２０    受動素子
３０    電磁シールド層
１０１    半導体基板
１０３    絶縁膜層
１０５    半導体層
１０７    トラップ・リッチ層
【図１Ａ】
2019075427.tif 000005
【図１Ｂ】
2019075427.tif 000006
【図２Ａ】
2019075427.tif 000007
【図２Ｂ】
2019075427.tif 000008
【図２Ｃ】
2019075427.tif 000009
【図２Ｄ】
2019075427.tif 000010
【図２Ｅ】
2019075427.tif 000011
【図３】
2019075427.tif 000012
【図４】
2019075427.tif 000013
【図５Ａ】
2019075427.tif 000014
【図５Ｂ】
2019075427.tif 000015
【図５Ｃ】
2019075427.tif 000016
【図６Ａ】
2019075427.tif 000017
【図６Ｂ】
2019075427.tif 000018
【図７Ａ】
2019075427.tif 000019
【図７Ｂ】
2019075427.tif 000020
【図７Ｃ】
2019075427.tif 000021
【図８Ａ】
2019075427.tif 000022
【図８Ｂ】
2019075427.tif 000023
【図９】
2019075427.tif 000024
【図１０Ａ】
2019075427.tif 000025
【図１０Ｂ】
2019075427.tif 000026
【図１０Ｃ】
2019075427.tif 000027
【図１１】
2019075427.tif 000028
【図１２】
2019075427.tif 000029
【図１３】
2019075427.tif 000030
【図１４】
2019075427.tif 000031
【図１５】
2019075427.tif 000032
【図１６】
2019075427.tif 000033
【図１７】
2019075427.tif 000034