(57)【要約】【課題】ＡＩ論理回路と、ＡＩ論理回路に電気的に結合された埋込みワンタイム・プログラマブル（ＯＴＰ）ＭＲＡＭメモリとを含む集積回路を提供する。【解決手段】埋込みＯＴＰ  ＭＲＡＭメモリは、複数のストレージセルと、１又は２以上の基準抵抗と、各ストレージセルの状態を判断するためのメモリ読出し回路とを含むことができる。読出し回路は、各ストレージセルを基準抵抗に電気的に結合するように構成されたマルチプレクサと、各ストレージセルに入力電気信号を選択的に供給して第１出力信号を生成するソースラインと、基準抵抗に入力電気信号を供給して第２出力信号を生成する駆動回路と、第１出力信号及び第２出力信号を比較して、各ストレージセルの状態を示す出力信号を生成するように構成されたコンパレータとを含むことができる。【選択図】図１Ａ
2019109956.tif 000002
【特許請求の範囲】
【請求項１】
人工知能（ＡＩ）論理回路と、
前記ＡＩ論理回路に電気的に結合された埋込みワンタイム・プログラマブル（ＯＴＰ）ＭＲＡＭメモリと、
を含む集積回路であって、前記埋込みＯＴＰ  ＭＲＡＭメモリは、
各ストレージセルがワンタイム・プログラマブルＭＴＪビットセルを含む複数のストレージセルと、
基準抵抗と、
メモリ読出し回路と、
を含み、前記メモリ読出し回路は、
前記各ストレージセルを前記基準抵抗に電気的に結合するように構成されたマルチプレクサと、
前記各ストレージセルに第１電気信号を選択的に供給して第１出力信号を生成するソースラインと、
前記基準抵抗に第２電気信号を供給して第２出力信号を生成する駆動回路と、
前記第１出力信号及び前記第２出力信号を比較して、前記各ストレージセルの状態を示す出力を生成するように構成されたコンパレータと、
を含む、集積回路。
【請求項２】
前記ＯＴＰ  ＭＲＡＭは、スピン軌道トルク（ＳＯＴ）、スピン注入トルク（ＳＴＴ）、磁電気ＲＡＭ（ＭｅＲＡＭ）／電圧による磁気異方性制御 （ＶＣＭＡ）ＭＲＡＭ、又は垂直スピン注入（ＯＳＴ）ＭＲＡＭである、請求項１に記載の集積回路。
【請求項３】
前記基準抵抗は、一定の抵抗値を有する固定抵抗である、請求項１に記載の集積回路。
【請求項４】
前記基準抵抗は、ＣＭＯＳトランジスタの下部電極（ＢＥ）層、上部電極（ＴＥ）層、又は金属層内に形成される、請求項１に記載の集積回路。
【請求項５】
前記第１及び第２電気信号の各々は電流であり、前記第１及び第２出力信号の各々は電圧である、請求項１に記載の集積回路。
【請求項６】
前記コンパレータは、センス増幅器である、請求項１に記載の集積回路。
【請求項７】
前記埋込みＯＴＰ  ＭＲＡＭメモリの前記マルチプレクサは、前記ストレージセルのアレイ内の各ストレージセルを前記基準抵抗に電気的に結合するように構成される、請求項１に記載の集積回路。
【請求項８】
前記埋込みＯＴＰ  ＭＲＡＭメモリは、
前記ストレージセルの付加的なアレイ内の各ストレージセルを前記基準抵抗に電気的に結合するように構成された付加的なマルチプレクサと、
前記ストレージセルの前記付加的なアレイ内の各ストレージセルに第３電気信号を選択的に供給して第３出力信号を生成する付加的なソースラインと、
前記第３出力信号及び前記第２出力信号を比較して、前記ストレージセルの前記付加的なアレイ内の各ストレージセルの状態を示す出力を生成するように構成された付加的なコンパレータと、
を更に含む、請求項７に記載の集積回路。
【請求項９】
前記埋込みＯＴＰ  ＭＲＡＭメモリ内の各ストレージセルは、読出しマージンウィンドウを有し、前記基準抵抗は、前記読出しマージンウィンドウのミッドレンジにある値を有する、請求項１に記載の集積回路。
【請求項１０】
前記埋込みＯＴＰ  ＭＲＡＭ内の前記複数のストレージセルは、畳み込みニューラルネットワーク（ＣＮＮ）の１又は２以上の重みを格納し、
前記ＡＩ論理回路は、前記ＣＮＮの前記１又は２以上の重みを用いて、特定のＡＩ機能を実行するように構成される、請求項１に記載の集積回路。
【請求項１１】
人工知能（ＡＩ）集積回路内の埋込みワンタイム・プログラマブル（ＯＴＰ）ＭＲＡＭメモリを読み出す方法であって、
マルチプレクサによって、前記埋込みＯＴＰ  ＭＲＡＭ内の、ワンタイム・プログラマブルＭＴＪビットセルを含む複数のストレージセルの各々を、一定の抵抗値を有する基準抵抗に結合する段階と、
ソースラインによって、前記各ストレージセルに第１電気信号を供給して第１出力信号を生成する段階と、
駆動回路によって、前記基準抵抗に第２電気信号を供給して第２出力信号を生成する段階と、
前記第１出力信号及び前記第２出力信号を比較して、前記各ストレージセルの状態を示す出力信号を生成する段階と、
を含む方法。
【請求項１２】
前記基準抵抗は、ＣＭＯＳトランジスタの下部電極（ＢＥ）層、上部電極（ＴＥ）層、又は金属層内に形成される、請求項１１に記載の方法。
【請求項１３】
前記第１及び第２電気信号の各々は電流であり、前記第１及び第２出力信号の各々は電圧である、請求項１１に記載の方法。
【請求項１４】
前記第１出力信号及び前記第２出力信号を比較する段階は、前記第１出力信号及び前記第２出力信号から入力信号を受け取るように構成されたセンス増幅器を使用する、請求項１１に記載の方法。
【請求項１５】
付加的なマルチプレクサによって、前記埋込みＯＴＰ  ＭＲＡＭ内の、ワンタイム・プログラマブルＭＴＪビットセルを含む付加的な複数のストレージセルの各々を前記基準抵抗に結合する段階と、
付加的なソースラインによって、前記付加的な複数のストレージセルの各々に第３電気信号を供給して第３出力信号を生成する段階と、
前記第３出力信号及び前記第２出力信号を比較して、前記付加的な複数のストレージセルの各々の状態を示す出力信号を生成する段階と、
を更に含む、請求項１４に記載の方法。
【請求項１６】
前記埋込みＯＴＰ  ＭＲＡＭメモリ内の各ストレージセルは、読出しマージンウィンドウを有し、前記基準抵抗は、前記読出しマージンウィンドウのミッドレンジにある値を有する、請求項１１に記載の方法。
【請求項１７】
前記埋込みＯＴＰ  ＭＲＡＭメモリ内の前記複数のストレージセル内に、畳み込みニューラルネットワーク（ＣＮＮ）の１又は２以上の重みを格納する段階と、
前記ＡＩ論理回路に、前記ＣＮＮの前記１又は２以上の重みを用いて、特定のＡＩ機能を実行させる段階と、
を更に含む、請求項１１に記載の方法。
【請求項１８】
人工知能（ＡＩ）論理回路と、
前記ＡＩ論理回路に電気的に結合された第１タイプの埋込みワンタイム・プログラマブル（ＯＴＰ）ＭＲＡＭメモリと、
を含む集積回路であって、前記埋込みＯＴＰ  ＭＲＡＭメモリは、
各ストレージセルがワンタイム・プログラマブルＭＴＪビットセルを含む複数のストレージセルと、
基準抵抗と、
メモリ読出し回路と、
を含み、前記メモリ読出し回路は、
前記各ストレージセルを前記基準抵抗に電気的に結合するように構成されたマルチプレクサと、
前記各ストレージセルに第１電気信号を選択的に供給して第１出力信号を生成するソースラインと、
前記基準抵抗に第２電気信号を供給して第２出力信号を生成する駆動回路と、
前記第１出力信号及び前記第２出力信号を比較して、前記各ストレージセルの状態を示す出力信号を生成するように構成されたコンパレータと、
前記第１タイプとは異なるタイプの１又は２以上の付加的な埋込みＲＡＭメモリと、
を含む、集積回路。
【請求項１９】
前記第１タイプの前記ＯＴＰ  ＭＲＡＭメモリは、スピン軌道トルク（ＳＯＴ）、スピン注入トルク（ＳＴＴ）、磁電気ＲＡＭ（ＭｅＲＡＭ）／電圧による磁気異方性制御（ＶＣＭＡ）ＭＲＡＭ、又は垂直スピン注入（ＯＳＴ）ＭＲＡＭである、請求項１８に記載の集積回路。
【請求項２０】
前記１又は２以上の付加的な埋込みＲＡＭメモリの各々は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、スピン軌道トルク（ＳＯＴ）、スピン注入トルク（ＳＴＴ）、磁電気ＲＡＭ（ＭｅＲＡＭ）／電圧による磁気異方性制御（ＶＣＭＡ）ＭＲＡＭ、又は垂直スピン注入（ＯＳＴ）ＭＲＡＭである、請求項１８に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許明細書は、一般に、集積回路内のメモリセルの読出しに関し、特に、人工知能チップ内のワンタイム・プログラマブル（ＯＴＰ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリ内のメモリセルの読出しに関する。
【背景技術】
【０００２】
各人工知能（ＡＩ）エンジンは通常、複数のメモリ要素から成るので、低電力且つ高性能という特性を有するＡＩチップにおいて、メモリは重要な要素である。ＭＲＡＭメモリ等のメモリ内のデータの通常の読出しは、既知の状態（例えば、１又は０の値）を有する内蔵の基準セルを使用する。メモリは一般に、複数のストレージセルを含み、各々が１又は０の論理値に対応する状態を有する。各ストレージセルの読出しにおいて、０及び１の格納された情報を良好に感知できるように、基準セルが、プロセス・電圧・温度（ＰＶＴ）変化によるマージンを確実に感知できるようにする。特に、読出し処理は、ストレージセルの測定された抵抗及び基準セルの測定された抵抗を比較して、ストレージセルの各々が、「１」又は「０」の論理値に対応する状態を有するかどうかを決定することになる。例えば、Ｎａ他は、スピン注入トルク（ＳＴＴ）−ＲＡＭアーキテクチャの３つのタイプの基準セル／単位、すなわち、基準カラム、基準ロー、及び基準アレイについて説明している。Ｎａ、Ｋｉｍ、Ｋｉｍ、Ｋａｎｇ、及びＪｕｎｇ著「ディープ・サブマイクロメータＳＴＴ−ＲＡＭのための基準スキーム研究及び新規基準スキーム（Ｒｅｆｅｒｅｎｃｅ−Ｓｃｈｅｍｅ  Ｓｔｕｄｙ  ａｎｄ  Ｎｏｖｅｌ  Ｒｅｆｅｒｅｎｃｅ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｄｅｅｐ  Ｓｕｂｍｉｃｒｏｍｅｔｅｒ  ＳＴＴ−ＲＡＭ）」ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ、６１巻、１２号、２０１４年１２月を参照のこと。
【０００３】
ＭＲＡＭメモリの事例において、各ストレージセルは、ＭＴＪビットセルと呼ばれる単一の磁気トンネル接合（ＭＴＪ）素子を含む。ＭＴＪビットセルは、通常、低センスマージンを有する。ストレージセルのセンスマージンは、値１を格納時のストレージセルの測定された抵抗値と、値０を格納時のストレージセルの測定された抵抗値との間の差分によって判断することができる。例えば、ｄＲ／Ｒ＝１００％のＭＴＪビットセルが値０を格納するときには、測定される対応する低抵抗値Ｒｐは、約１．６キロオームであり、ＭＴＪビットが値１を格納するときには、測定される対応する高抵抗値Ｒａｐは、約３．２キロオームとすることができる。ＭＴＪビットセルが、例えば、約１．６キロオームの抵抗値Ｒｃを有するＣＭＯＳトランジスタに通常は電気的に結合されている限り、読出しマージンウィンドウは、（Ｒｐ＋Ｒｃ）から（Ｒａｐ＋Ｒｃ）として計算することができ、これは３．２キロオーム−４．８キロオームである。この読出しマージンウィンドウは、ＰＶＴに起因して狭いと見なされる。
【０００４】
ビットセルの均一性の理由から、各ＭＴＪビットセルを良好に感知するためには、ＰＶＴに起因して、基準セルは、基準セルが用いられるストレージセルにできる限り近く配置する必要がある。更に、基準セルは、均一性を維持するために、ストレージセルと同様に構築されることが多い。例えば、Ｊｕｎｇ他の米国特許第９，２８１，０３９号は、４つのＭＴＪビットセルを有する基準セルについて記述しており、そのうちの２つのＭＴＪビットセルは、値１を有するようにプログラムされ、残りの２つのＭＴＪビットセルは、値０を有するようにプログラムされる。基準セル内の各ＭＴＪビットセルはまた、ストレージセル内のＭＴＪビットセルと類似の構造で、トランジスタに電気的に結合される。別の例では、Ｌｅｅ他が、ＭＴＪビットセルのペアを含む基準セルについて説明しており、一方は高抵抗を有し（値１を格納）、他方は低抵抗を有する（値０を格納）。Ｌｅｅ、Ｋｉｍ  Ｌｅｅ、及びＳｈｉｎ著「Ａ  Ｎｅｗ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌ  ｆｏｒ  １Ｔ−１ＭＴＪ  ＭＲＡＭ（１Ｔ−１ＭＴＪ  ＭＲＡＭのための新規基準セル）」Ｊｏｕｒｎａｌ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｓｃｉｅｎｃｅ、４巻、２号、２００４年６月を参照のこと。
【０００５】
上述のように、既存の基準セル技術は、結局チップサイズにつながることになり、これがまた、基準セルに必要なより高い読出し電流に起因して、チップの電力消費を増加させることにもなる。加えて、正確な読出しのために、基準セルの配置では、基準セルをＭＲＡＭストレージセルのできる限り近くにする必要がある。このことが、メモリレイアウトの柔軟性を低下させる。これらの課題は、基準セルの冗長性を考慮する際に、さらにいっそう明らかになる。例えば、基準カラムが使用され、基準カラム内の１又は２以上のセルが不良である場合、この基準カラムは、冗長カラムに置換されることになる。この手法は、より良好なチップ性能を達成するために、さらに多くの冗長基準セルを必要とすることがある。しかしながら、これは、チップサイズを増大させることにもなる。
【０００６】
上述のように、既存の手法は、大きいメモリビットを有するが、小型のチップサイズが必要な埋込みＭＲＡＭメモリを有する、低電力且つ高性能のＡＩチップに適用される場合に、特に課題が多い。モバイルデバイス用のＡＩチップを設計する上で、この課題を克服することは極めて重要である。
【０００７】
本明細書は、上記の問題及び／又は他の問題のうちの少なくともいくつかに対処することができるデバイス及び方法について記載する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第９，２８１，０３９号
【非特許文献】
【０００９】
【非特許文献１】Ｎａ、Ｋｉｍ、Ｋｉｍ、Ｋａｎｇ、及びＪｕｎｇ著「ディープ・サブマイクロメータＳＴＴ−ＲＡＭのための基準スキーム研究及び新規基準スキーム（Ｒｅｆｅｒｅｎｃｅ−Ｓｃｈｅｍｅ  Ｓｔｕｄｙ  ａｎｄ  Ｎｏｖｅｌ  Ｒｅｆｅｒｅｎｃｅ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｄｅｅｐ  Ｓｕｂｍｉｃｒｏｍｅｔｅｒ  ＳＴＴ−ＲＡＭ）」ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ、６１巻、１２号、２０１４年１２月
【非特許文献２】Ｌｅｅ、Ｋｉｍ  Ｌｅｅ、及びＳｈｉｎ著「Ａ  Ｎｅｗ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌ  ｆｏｒ  １Ｔ−１ＭＴＪ  ＭＲＡＭ（１Ｔ−１ＭＴＪ  ＭＲＡＭのための新規基準セル）」Ｊｏｕｒｎａｌ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｓｃｉｅｎｃｅ、４巻、２号、２００４年６月
【発明の概要】
【課題を解決するための手段】
【００１０】
集積回路は、ＡＩ論理回路と、ＡＩ論理回路に電気的に結合された埋込みワンタイム・プログラマブル（ＯＴＰ）ＭＲＡＭメモリとを含むことができる。埋込みＯＴＰ  ＭＲＡＭメモリは、各ストレージセルがワンタイム・プログラマブルＭＴＪビットセルを含む複数のストレージセルと、基準抵抗と、各ストレージセルの状態を判断するためのメモリ読出し回路とを含むことができる。メモリ読出し回路は、各ストレージセルを基準抵抗に電気的に結合するように構成されたマルチプレクサと、各ストレージセルに第１電気信号を選択的に供給して第１出力信号を生成するソースラインと、基準抵抗に第２電気信号を供給して第２出力信号を生成する駆動回路と、第１出力信号及び第２出力信号を比較して、各ストレージセルの状態を示す出力信号を生成するように構成されたコンパレータとを含むことができる。
【００１１】
一部のシナリオでは、集積回路内の１又は２以上の基準抵抗の各々は、固定抵抗であり、基準抵抗は、ＣＭＯＳトランジスタの下部電極（ＢＥ）層、上部電極（ＴＥ）層、又は金属層内に形成することができる。ＯＴＰ  ＭＲＡＭは、スピン軌道トルク（ＳＯＴ）、スピン注入トルク（ＳＴＴ）、磁電気ＲＡＭ（ＭｅＲＡＭ）／電圧による磁気異方性制御 （ＶＣＭＡ）ＭＲＡＭ、又は垂直スピン注入（ＯＳＴ）ＭＲＡＭとすることができる。
【００１２】
一部のシナリオでは、上述の複数のストレージセルは、ＯＴＰ  ＭＲＡＭメモリのストレージセルのアレイとすることができ、これらが、共通の単一の基準抵抗を共有する。ＯＴＰ  ＭＲＡＭメモリは、単一の基準抵抗に電気的に結合されたストレージセルの付加的なアレイを含むことができる。ＯＴＰ  ＭＲＡＭメモリは、ストレージセルの付加的なアレイ内の各ストレージセルを単一の基準抵抗に電気的に結合するように構成された付加的なマルチプレクサと、ストレージセルの付加的なアレイ内の各ストレージセルに第３電気信号を選択的に供給して第３出力信号を生成する付加的なソースラインと、第３出力信号及び第２出力信号を比較して、付加的なアレイ内の各ストレージセルの状態を示す出力信号を生成するように構成された付加的なコンパレータとを含むことができる。一部のシナリオでは、埋込みＯＴＰ  ＭＲＡＭメモリ内の各ストレージセルが、読出しマージンウィンドウを有し、基準抵抗が、読出しマージンウィンドウのミッドレンジにある値を有する。
【００１３】
一部のシナリオでは、上述の集積回路は、ＯＴＰ  ＭＲＡＭメモリとは異なるタイプの１又は２以上の付加的なメモリを含むことができる。異なるタイプの１又は２以上の付加的なメモリの各々は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＳＴＴ−ＭＲＡＭ、ＭｅＲＡＭ／ＶＣＭＡ  ＭＲＡＭ、ＳＯＴ  ＭＲＡＭ、及び／又はＯＳＴ  ＭＲＡＭとすることができる。
【００１４】
一部のシナリオでは、人工知能（ＡＩ）集積回路内の上述の埋込みワンタイム・プログラマブル（ＯＴＰ）ＭＲＡＭメモリを読み出す方法は、マルチプレクサによって、埋込みＯＴＰ  ＭＲＡＭ内の、各ストレージセルがワンタイム・プログラマブルＭＴＪビットセルを含む複数のストレージセルの各々を基準抵抗に結合する段階と、ソースラインによって、各ストレージセルに第１電気信号を供給して第１出力信号を生成する段階と、駆動回路によって、基準抵抗に第２電気信号を供給して第２出力信号を生成する段階と、第１出力信号及び第２出力信号を比較して、各ストレージセルの状態を示す出力信号を生成する段階と、を含むことができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】様々なメモリタイプを含むＡＩチップの実施例を示す図である。
【図１Ｂ】様々なメモリタイプを含むＡＩチップの実施例を示す図である。
【図２Ａ】埋込みＯＴＰ  ＭＲＡＭメモリの実施例を示す図である。
【図２Ｂ】埋込みＯＴＰ  ＭＲＡＭメモリの実施例を示す図である。
【図３】ストレージセルの複数のアレイ、及び複数のアレイ内のストレージセルからデータを読み出すための基準抵抗を有する集積回路の実施例の概略図である。
【図４】一部の実施形態によるメモリ読出し処理の図の実施例を示している。
【発明を実施するための形態】
【００１６】
本明細書で一般的に説明して添付図面に示すような実施形態の構成要素は、さまざまな様々な構成で配置及び設計することができる点は容易に理解されるであろう。従って、図に示すような、種々の実施形態の以下のより詳細な説明は、本開示の範囲を限定するものではなく、種々の実施形態の代表にすぎない。図面には実施形態の様々な態様を示しているが、他に明確に示されていない限り、図面は、必ずしも縮尺どおりではない。
【００１７】
本発明は、その精神又は本質的特性から逸脱しない限り、他の特定の形態で具現化することができる。ここに記載する実施形態は、あらゆる点で、例証にすぎず、限定的なものとしてみなされるべきではない。従って、本発明の範囲は、この詳細な説明ではなく、添付の特許請求の範囲によって示される。請求項の均等物の意味及び範囲内に収まる全ての変更が、これらの範囲内に含まれることとする。
【００１８】
本明細書を通して、特徴、利点への言及、又は同様の表現は、本発明で実現可能な特徴及び利点の全てが、本発明の何らかの単一の実施形態に存在すべき又は存在することを示唆するものではない。むしろ、特徴及び利点に言及する表現は、一実施形態に関連して説明された特定の特徴、利点、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味すると理解すべきである。従って、本明細書を通して、特徴及び利点の議論、並びに同様の表現は、必然的ではないが、同じ実施形態を指すことができる。
【００１９】
更に、ここで説明する本発明の特徴、利点、及び特性は、１又は２以上の実施形態においていずれかの適切な方法で組み合わせることができる。当業者であれば、本明細書の説明に照らして、本発明は、特定の実施形態の特定の特徴又は利点の１又は２以上を含まずとも実施可能であることは認識されるであろう。場合によっては、本発明の全ての実施形態に存在するとは限らない付加的な特徴及び利点を特定の実施形態で認識することができる。
【００２０】
本明細書で使用するように、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈上、他に明確に示されていない限り、複数形の照応を含む。他に定義されていない限り、本明細書で用いられる技術用語及び科学用語は全て、当業者によって共通に理解されているのと同じ意味を有する。本明細書で使用するように、「含む（ｃｏｍｐｒｉｓｉｎｇ）」という語は、「ｉｎｃｌｕｄｉｎｇ，ｂｕｔ  ｎｏｔ  ｌｉｍｉｔｅｄ  ｔｏ（含むが、限定ではない」を意味する。他に定義されていない限り、本明細書で用いられる技術用語及び科学用語は全て、当業者によって共通に理解されているのと同じ意味を有する。
【００２１】
「人工知能論理回路」及び「ＡＩ論理回路」という用語の各々は、ＡＩ内のニューラルネットワーク又はマシン学習タスク等の特定のＡＩ機能を実行するように構成された論理回路を指す。ＡＩ論理回路は、プロセッサとすることができる。ＡＩ論理回路はまた、外部プロセッサによって制御され、特定のＡＩ機能を実行する論理回路とすることもできる。
【００２２】
「集積回路」「半導体チップ」「チップ」及び「半導体デバイス」という用語の各々は、特定の機能を実行するために、シリコン等の半導体材料の上に電子回路を含む集積回路（ＩＣ）を指す。例えば、集積回路は、マイクロプロセッサ、メモリ、プログラマブルアレイ論理（ＰＡＬ）デバイス、特定用途向け集積回路（ＡＳＩＣ）等とすることができる。ＡＩ論理回路を含む集積回路は、ＡＩ集積回路又はＡＩチップと呼ばれる。
【００２３】
集積回路内でメモリをプログラミングする目的での「ウェハーレベル」という用語は、チップがまだウェハー形態である間にメモリをプログラミングすることを指す。ウェハーレベルのプログラミングは、一般に、製造時に製造工場において実行される。
【００２４】
集積回路（すなわち、半導体チップ）内でメモリをプログラミングする目的での「チップパッケージレベル」又は「チップレベル」という用語は、チップが既にパッケージ化されている間に半導体チップをプログラミングすることを指す。チップレベルのプログラミングは、製造工場で、又はチップ製造後にユーザサイトで実行することができる。
【００２５】
「電気的に結合」という用語は、１つの電気部品から別の電気部品への電流フローを確立することを指す。電流フローの確立は、電圧、電流の印加、又は部品間の電流フローのオン／オフを切り替えるよう動作可能なスイッチングデバイス（例えば、トランジスタ）を通じて行うことができる。
【００２６】
図１Ａには、ＯＴＰ  ＭＲＡＭメモリ及び第２タイプのメモリを有するＡＩチップの実施例が示されている。ＡＩチップ１００は、ＡＩ論理回路１０２を含むことができる。例えば、ＡＩ論理回路１０２は、様々なＡＩタスクを実行するための畳み込みニューラルネットワークアーキテクチャを含むセルラーニューラルネットワーク（ＣＮＮ）論理回路を含むことができる。ＡＩチップは、ＡＩ論理回路１０２に電気的に結合可能なＯＴＰ  ＭＲＡＭメモリ１０４を含むことができる。ＯＴＰ  ＭＲＡＭメモリは、複数のストレージセルを含むことができ、各ストレージセルが、値１又は０を示す状態を有するワンタイム・プログラマブルＭＴＪビットセルを含む。ワンタイム・プログラマブルＭＴＪビットセルにより、ユーザは、セルの状態をただ１度だけプログラムすることができる。ユーザは、ストレージセルの状態を１度、設定することによって、１又は０の値を格納するように各ストレージセルをプログラムすることができ、その後、各ストレージセルの状態は実質的に永続的となる。その後、ＯＴＰ  ＭＲＡＭメモリ内のコンテンツは、安全であり、紫外線（ＵＶ）消去、磁力、放射線、電力サージ等の集積回路チップのプログラミングにおけるあらゆる従来型の手段、又は他の不測のセキュリティ上の脅威によっても変更不能である。このことは、ＡＩチップ内で頻繁な変更が必要ないデータを格納するために、ＯＴＰ  ＭＲＡＭメモリを特に適切とする。
【００２７】
例えば、ＡＩタスクの実行において、ＯＴＰ  ＭＲＡＭメモリは、畳み込みニューラルネットワークの重みを格納して、ＣＮＮ論理回路等のＡＩ論理回路が、格納された重みをＯＴＰ  ＭＲＡＭメモリ１０４から読み出すことができる。顔認識等の特定のアプリケーションでは、特定のフィルタ係数セットが必要であり、これらは、製造中にＡＩチップに永続的に書き込むことができる。代替的に及び／又は付加的に、特定のアプリケーション（例えば、特定のアプリケーション又はユーザのためのセキュリティ）に関して、特定のデータをＡＩチップに永続的に書き込むことができる。
【００２８】
一部のシナリオでは、ＯＴＰ  ＭＲＡＭメモリ１０４は、１又は２以上のストレージセル１０６と、１又は２以上の基準抵抗１０８と、メモリ読出し回路１１０とを含むことができ、これらについて以下で説明する。ＡＩチップはまた、チップ内部に共存する第２タイプのメモリ１１２も含むことができる。第２タイプのメモリ１１２は、ＡＩ論理回路又は外部プロセッサが様々なＡＩタスクを実行するためのプログラミング命令を格納するため、又はＡＩタスクを実行する際の中間結果を格納するためのランダムアクセスメモリ（ＲＡＭ）とすることができる。一部のシナリオでは、第２タイプのメモリ１１２は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＳＴＴ−ＭＲＡＭ、ＭｅＲＡＭ／ＶＣＭＡ  ＭＲＡＭ、ＳＯＴ  ＭＲＡＭ、及び／又はＯＳＴ  ＭＲＡＭを含むことができる。
【００２９】
図１Ｂは、ＡＩチップ１３０の別の実施例を示しており、第１タイプのメモリ１３４と、第２タイプのメモリ１３６と、ＡＩ論理回路に電気的に結合されたＯＴＰ  ＭＲＡＭメモリ１３８とを有する以外は、図１ＡのＡＩチップ１００と類似の構造を含むことができる。第１タイプのメモリ１３４、第２タイプのメモリ１３６、及びＯＴＰ  ＭＲＡＭメモリ１３８（すなわち、第３タイプのメモリ）は、ＡＩチップ内部で共存することができる。第１及び第２タイプのメモリ１３４、１３６は、図１ＡのＡＩチップ内の第２タイプのメモリ１１２と類似のタイプを有することができ、様々なＡＩタスクを実行するためのプログラミング命令、又はＡＩタスクを実行する際の中間結果も格納することができる。一部のシナリオでは、図１ＡのＯＴＰ  ＭＲＡＭメモリ１０４と同様に、ＯＴＰ  ＭＲＡＭメモリ１３８もまた、１又は２以上のストレージセル１４０と、１又は２以上の基準抵抗１４２と、メモリ読出し回路１４４とを含むことができ、これらについて以下で詳細に説明する。
【００３０】
図１Ａ及び１Ｂを参照すると、ＯＴＰ  ＭＲＡＭストレージセル１０６、１４０の各々は、ウェハーレベル、チップパッケージングレベルにおいて、又はＡＩチップの製造中のはんだ付け後などの多くの段階において、永続状態に設定（すなわち、プログラミング）することができる。ＯＴＰ  ＭＲＡＭメモリは、プログラム可能な抵抗デバイスであり、これの抵抗状態は（抵抗値によって決まる）、各ストレージセルをある状態に設定するプログラミング後に変化することができる。例えば、ＭＴＪビットセルを含むＯＴＰ  ＭＲＡＭメモリのストレージセルの場合、ＭＴＪビットセルの状態の設定は、アンチヒューズ技術によって行うことができ、これは、高電流がＯＴＰ  ＭＲＡＭメモリのストレージセルを通って流れるようにするために、ＭＴＪビットセル内に永続的な導電路を形成する。一部のシナリオにおいて、１つのアンチヒューズ技術は、ＭＴＪビットセルの酸化物障壁層を破壊して、高電流がＭＴＪビットセルを通って流れるようにすることを含み得る。ＭＴＪ素子の酸化物障壁層の破壊は、先行技術で利用可能なより高い電圧、より長い電流、又はより小さいＭＴＪサイジング等の多くの技術を含むことができる。
【００３１】
ＯＴＰ  ＭＲＡＭメモリにおいて、ＭＴＪビットセルが破壊されると、ＭＴＪビットセルの低抵抗Ｒｐが０になる。これが、ＯＴＰ  ＭＲＡＭメモリの読出しマージンウィンドウをＲｐ（すなわち０）＋Ｒｃ（すなわち、ＭＴＪビットセルに結合されたトランジスタの抵抗））−（Ｒａｐ＋Ｒｃ）＝Ｒｃ−（Ｒａｐ＋Ｒｃ）にする。本明細書の上述の実施例において、Ｒｐが約１．６キロオーム、Ｒａｐが約３．２キロオーム、Ｒｃが約１．６キロオームの場合、ＯＴＰ  ＭＲＡＭメモリの読出しマージンウィンドウは、１．６キロオーム−４．８キロオームであり、これは、ＭＲＡＭメモリの３．２キロオーム−４．８キロオームよりもかなり高い。一部のシナリオでは、ＯＴＰ  ＭＲＡＭメモリ内の読出しマージンウィンドウの増大により、ＯＴＰ  ＭＲＡＭメモリのストレージセルの読出しは、標準的な基準セルを用いる必要はなく、代わりに一定の抵抗値を有する固定基準抵抗を使用することができる。更に、メモリの読出しには、より低い電流又は電圧を適用することができる。ＯＴＰ  ＭＲＡＭメモリセルを読み出すためのデバイス及び方法について、更に詳細に説明する。
【００３２】
図２Ａを参照すると、チップ内部でＡＩ論理回路（例えば、図１Ａの１０２、図１Ｂの１３２）に電気的に結合された埋込みＯＴＰ  ＭＲＡＭメモリが示されている。埋込みＯＴＰ  ＭＲＡＭメモリ２００は、複数のストレージセルを含むことができ、各ストレージセルが、ワンタイム・プログラマブルＭＴＪビットセル２０６を含む。埋込みＯＴＰ  ＭＲＡＭメモリはまた、基準抵抗２１０を含むこともでき、これは、一定の抵抗値を有する固定基準抵抗とすることができる。固定基準抵抗は、好ましくは、ＣＭＯＳトランジスタの下部電極（ＢＥ）層、上部電極（ＴＥ）層、又は金属層等の、非ＭＴＪビットセル内に形成される。固定基準抵抗はまた、ＭＴＪビットセル内に形成することもできる。
【００３３】
埋込みＯＴＰ  ＭＲＡＭメモリ２００はまた、メモリ内に含まれる各ストレージセルの状態を読み出すためのメモリ読出し回路を含むこともできる。一部のシナリオでは、メモリ読出し回路は、ストレージセル２０６を基準抵抗２１０に電気的に結合するためのマルチプレクサ２０４を含む。例えば、マルチプレクサ２０４は、ストレージセル２０６を基準抵抗２１０に電気的に結合するために、動作可能にオンに切り替えることができる。図２Ａに示すように、１個のストレージセルを一意の基準抵抗に電気的に結合することができる。代替的に、図３に示すように、複数のストレージセルを、共通の基準抵抗に選択的且つ電気的に結合することができる。
【００３４】
図２Ａに戻ると、一部のシナリオでは、マルチプレクサ２０４は、バイポーラトランジスタ等のトランジスタとすることができ、ゲート信号が、トランジスタのオン又はオフを動作可能に切り替えることができる。埋込みメモリ２００はまた、ストレージセルが基準抵抗２１０に結合されるときに、ストレージセル２０６に第１電気信号を選択的に供給するように構成されたソースライン２０２も含み、ストレージセル２０６に供給される第１電気信号が、電圧等の第１出力信号を生成する。例えば、ソースライン２０２は、ストレージセル２０６に定電流２１６を供給して、電圧である第１出力信号を生成することができる。埋込みメモリ２００は各々、基準抵抗２１０に第２電気信号を供給して第２出力信号を生成する駆動回路２０８も含むことができる。例えば、駆動回路２０８は、基準抵抗２１０に電流２１８を供給して、電圧である第２出力信号を生成することができる。
【００３５】
埋込みメモリ２００はまた、ストレージセルの第１出力信号及び基準抵抗の第２出力信号を比較して、出力信号２１４を生成するように構成されたコンパレータ２１２を含むこともできる。一部のシナリオでは、出力信号２１４が、選択されたストレージセルの状態を示す。一部のシナリオでは、コンパレータは、メモリ回路内で一般に使用されるセンス増幅器である。
【００３６】
図２Ａを参照すると、コンパレータ２１２は、電圧センス増幅器とすることができる。この構成では、ソースライン２０２及び駆動回路２０８が各々、選択されたストレージセル２０６及び基準抵抗２１０のそれぞれに電流２１６、２１８を供給する。選択されたストレージセル及び基準抵抗に印加される電流は、各構成要素を横切ってそれぞれの出力電圧を生成する。言い換えれば、各ストレージセルの第１出力信号は、ストレージセルを横切る出力電圧であり、基準抵抗の第２出力信号は、基準抵抗を横切る出力電圧である。ストレージセル（例えば、ＭＴＪビットセル）の抵抗値と基準抵抗の抵抗値との間の差分のために、ストレージセル及び基準抵抗を横切る出力電圧は異なる。電圧センス増幅器２１２は、ストレージセル及び基準抵抗を横切る出力電圧を受け取り、これら２つの間の抵抗値の差分に基づいて、出力信号２１４を生成し、これが、ストレージセルの状態を示す。
【００３７】
一部のシナリオにおいて、コンパレータの出力信号から、選択されたストレージセルの状態を判断する際には、センス増幅器の出力信号を閾値と比較することができる。出力信号が閾値を上回る場合は、選択されたストレージセル内の値１に対応する状態であると判断することができる。出力信号が閾値を下回る場合は、選択されたストレージセル内の値０に対応する状態であると判断することができる。
【００３８】
図２Ｂには、コンパレータ２４４が電流センス増幅器である以外は、図２Ａの埋込みＯＴＰ  ＭＲＡＭメモリと類似の構造を有する、埋込みＯＴＰ  ＭＲＡＭメモリ２３０の実施例が示されている。この構成では、ソースライン２３２及び駆動回路２３８が各々、ストレージセル２３６及び基準セル２４０にそれぞれの定電圧を供給して、供給された電圧が、各構成要素内で出力電流２４６、２４８を生じる。言い換えれば、ストレージセル及び基準セルの出力信号は、各構成要素をそれぞれ通って流れる電流である。ストレージセル及び基準抵抗の抵抗値の差分により、２つの構成要素内の出力電流は異なる。電流センス増幅器２４２は、電圧センス増幅器２１２が行うのと同様の方法で、これらの出力電流を受け取り、抵抗値の差分に基づいて出力信号２４４を出力する。一部のシナリオでは、ソースライン２３８は、ストレージセルを横切る、例えば、１．２ボルトの定電圧を供給することができる。
【００３９】
図２Ａ及び２Ｂを参照すると、一部のシナリオにおいて、センス増幅器がストレージセルの状態を良好に感知するために、基準抵抗２１０、２４０の値は、読出しマージンウィンドウの中間になるように選択することができる。読出しマージンウィンドウは、少なくともストレージセルの抵抗値及びストレージセルに印加される電流／電圧によって変わる。ストレージセルが有する高抵抗値の低抵抗値に対する比率が高くなるほど、読出しマージンウィンドウも高くなる。同様に、駆動電流／電圧が高くなるほど、読出しマージンウィンドウも高くなる。
【００４０】
例えば、上述の実施例では、埋込みＯＴＰ  ＭＲＡＭメモリのストレージセル内の各ＭＴＪビットセルは、それぞれ３．２キロオーム及び１．６キロオームの高抵抗値Ｒａｐ及び低抵抗値Ｒｐを有する。各ストレージセルはまた、ストレージセル内のＭＴＪビットセルに電気的に結合されたＣＭＯＳトランジスタも含み、ＣＭＯＳトランジスタは、例えば、１．６キロオームの抵抗値Ｒｃを有する。このような場合、基準抵抗は、読出しマージンウィンドウのミッドレンジにある値を有することができる。上記の実施例では、読出しマージンウィンドウが、Ｒｃから（Ｒｃ＋Ｒａｐ）、すなわち、１．６キロオーム−４．８キロオームとすることができる。基準抵抗は、ウィンドウのミッドレンジ内の値、例えば、（１．６キロオーム＋４．８キロオーム）／２＝３．２キロオームを有することができる。従来のＭＲＡＭメモリと比較して、ＯＴＰ  ＭＲＡＭメモリに関連する読出しマージンウィンドウが増大することで、ソースライン及び駆動回路は、より低い電流又は電圧を供給することができ、これが、結果的にチップサイズの小型化及び電力消費の低減をもたらすことになる。
【００４１】
更に図３を参照すると、ＡＩチップ内部の埋込みＯＴＰ  ＭＲＡＭメモリ内の複数のメモリアレイが示されている。ＯＴＰ  ＭＲＡＭは、複数のメモリアレイ３０２、３０４を含むことができ、各メモリアレイが複数のストレージセルを含む。例えば、各メモリアレイは、Ｍ個のロー及びＮ個のカラムのストレージセルを含むことができる。代替的に、各メモリアレイは、単一ロー及び単一カラムのストレージセルから成ることができる。或いは、メモリアレイは、１個のストレージセルから成ることができる。複数のＭＲＡＭアレイ３０２、３０４を読み出すために１個の基準抵抗３１２を使用することができ、これについて詳細に説明する。
【００４２】
図３に示すようなＯＴＰ  ＭＲＡＭメモリの場合、マルチプレクサは、ストレージセルアレイ３０２、３０４内の特定のロー３１３を選択するためのワードラインドライバ３０６、及び各それぞれのストレージセルアレイ３０２、３０４内の特定のカラム３１５又は３１７を選択するように各々構成されたビットラインマルチプレクサ３０８、３１０を含むことができる。図３では、マルチプレクサ、すなわち、ワードラインドライバ３０６及びビットラインマルチプレクサ３０８、３１０は、一度に複数のＭＲＡＭアレイ３０２、３０４内のただ１つのストレージセルを選択的且つ電気的に基準抵抗３１２に結合するように構成される。例えば、メモリアレイ３０２、３０４は、共通のワードラインドライバ３０６を使用することができ、各々が、ビットラインマルチプレクサ３０８、３１０を有する。ワードラインドライバ３０６は、２つのアレイ３０２、３０４の間で共通のロー３１３を選択するように構成することができ、ビットラインマルチプレクサ３０８、３１０のうちのただ１つだけが、それぞれのアレイにおいてカラム３１５又は３１７を選択するように動作可能とすることができる。従って、埋込みＯＴＰ  ＭＲＡＭメモリは、その中のストレージセルが選択されるＭＲＡＭアレイ３０４に対応する、付加的なコンパレータ、例えば３１８を含むことができる。
【００４３】
埋込みメモリは、各それぞれのＭＲＡＭアレイ内の選択されたストレージセルに第１電気信号を供給して第１出力信号を生成するソースライン３０９、３１１を含むことができる。埋込みメモリはまた、基準抵抗３１２に第２電気信号を供給して第２出力信号を生成する駆動回路３１４も含むことができる。埋込みメモリはまた、各それぞれのＭＲＡＭアレイ３０２、３０４の第１出力信号及び第２出力信号を比較するように各々構成された３１６、３１８のような複数のコンパレータも含むことができる。コンパレータ３１６、３１８は各々、選択されたストレージセルの状態を示す出力信号３２０、３２２を生成する。図２Ａ及び２Ｂの単一のストレージセルと同様に、コンパレータ３１６、３１８は各々、電圧センス増幅器又は電流センス増幅器のような、メモリ回路内で一般に使用されるセンス増幅器とすることができる。
【００４４】
電圧センス増幅器の場合は、図２Ａと同様に、第１及び第２電気信号の各々は、電流である。例えば、ソースライン３０９、３１１は、選択されたストレージセルに電流フローを供給することができ、第１出力信号は、ストレージセルを横切る電圧とすることができる。同様に、駆動回路３１４もまた、基準抵抗３１２を通って流れる電流を供給し、第２出力信号として出力電圧を生成する。電圧センス増幅器等のコンパレータ３１６が、入力３２４、３２６においてそれぞれ、第１及び第２出力信号を受け取り、３２０で出力信号ｓ０を生成することができる。出力ｓ０は、ロー３１３及びカラム３１５で選択されたストレージセルの状態、例えば、値０又は１のいずれかを示す。
【００４５】
ＯＴＰ  ＭＲＡＭメモリの上記の実施例は、単なる例証目的で、共通のワードラインドライバを有する２つのアレイを有すると説明している。回路レイアウトの他の変形例が可能である。例えば、ソースライン３０９、３１１は、１つの共通の電圧ラインを共有することができる。複数のメモリアレイが、共通のワードラインドライバを共有する必要はない。メモリアレイの各々は、それ自体のビットラインマルチプレクサ及びワードラインドライバを有することができる。複数のメモリアレイが、共通のビットラインマルチプレクサを有することもできる。更に、複数のメモリアレイが、図３に示したような共通の基準抵抗３１２を共有する必要はない。代わりに、複数のメモリアレイの各々は、自己の個別の基準抵抗を有することができ、一部のメモリアレイは、共通の基準抵抗を共有することができるが、各々が個別の基準抵抗を有するメモリアレイもある。更になお、各メモリアレイは、それ自体のコンパレータを有することができる。代替的に及び／又は付加的に、共通のコンパレータを有するメモリアレイもある。
【００４６】
上記に示した埋込みＯＴＰ  ＭＲＡＭメモリ内でのメモリ読出しのための処理について、ここで更に説明する。図４を参照すると、人工知能（ＡＩ）集積回路内の埋込みワンタイム・プログラマブル（ＯＴＰ）ＭＲＡＭメモリを読み出す方法は、（１）マルチプレクサによって、埋込みＯＴＰ  ＭＲＡＭ内の、各ストレージセルがワンタイム・プログラマブルＭＴＪビットセルを含む複数のストレージセルの各々を基準抵抗に結合する段階４０２と、（２）ソースラインによって、各ストレージセルに第１電気信号を供給して第１出力信号を生成する段階４０４と、（３）駆動回路によって、基準抵抗に第２電気信号を供給して第２出力信号を生成する段階４０６と、（４）第１出力信号及び第２出力信号を比較して、各ストレージセルの状態を示す出力信号を生成する段階４０８と、を含むことができる。一部のシナリオでは、第１出力信号及び第２出力信号の比較は、センス増幅器を用いて行うことができる。
【００４７】
本特許明細書に開示する様々な構造及び方法は、単独か又は組合せかに関わらず、先行技術を超える利点をもたらす。上述の埋込みＯＴＰ  ＭＲＡＭメモリ及びメモリ読出し方法は、既存のＭＲＡＭメモリ内の従来型の基準セルの代わりに、１又は２以上の基準抵抗を使用する。これが、基準又はメモリセルのデータ冗長性の過剰使用を回避して、オーバーヘッド容量を低減することができる。固定基準抵抗は、均一性及び正確な読出しを保持するために、ストレージセルの近くに配置する必要も、又はストレージセルと類似の構造を有する必要もない。代わりに、基準抵抗は、レイアウト内のいずれの場所にも柔軟に配置することができ、基準抵抗の数も最小限にすることができる。ＯＴＰ  ＭＲＡＭに関連する読出しマージンウィンドウが増大することで、メモリの読出しに必要な電流／電圧がより低くなる。これらの利点により、サイズ、電力消費、及び性能の点でメモリチップを最適化することが可能になる。
【００４８】
上述の実施形態から得られる、より小型のチップサイズ及び低電力消費という利点により、多くのモバイル及びモノのインターネット（ＩｏＴ）アプリケーションにＡＩチップを特に適切にする。例えば、ＡＩアプリケーションにおいて、ＯＴＰ  ＭＲＡＭメモリは、畳み込みニューラルネットワーク（ＣＮＮ）アーキテクチャのトレーニングされた重みを格納して、ＡＩチップ内のＡＩ論理回路は、ＯＴＰ  ＭＲＡＭメモリ内に格納された１又は２以上の重みを用いて、特定のＡＩ機能を実行するように構成することができる。一部のシナリオにおいて、例えば、セキュリティアプリケーションでは、ＯＴＰ  ＭＲＡＭメモリは、登録された人間の顔及び／又は人間の顔の特徴を格納することができ、顔認識アプリケーションが、プログラミング命令を実行して顔認識タスクを実行している間、登録された人間の顔の特徴をＯＴＰ  ＭＲＡＭメモリから読み出すことができる。
【００４９】
当業者であれば、上記の明細から、他の利点が明らかになるであろう。例えば、上述の種々の実施形態は、１トランジスタ−１磁気トンネル接合（１Ｔ−１ＭＴＪ）として示されているが、２Ｔ−２ＭＴＪビット等の他の変形例にも適用可能とすることができる。基準抵抗のための駆動回路が、電流信号を供給することができ、コンパレータの入力における出力信号は、電圧信号とすることができる。代替的に、基準抵抗のための駆動回路が、電圧信号を供給することができ、コンパレータの入力における出力信号は、電流信号とすることができる。更に、図１Ａ及び１Ｂは、ＯＴＰ  ＭＲＡＭメモリ及び１又は２以上のＲＡＭメモリを有するＡＩチップの実施例を示したにすぎない。代替的に、当業者であれば理解されるように、ＡＩチップは、異なるタイプの付加的なＲＡＭメモリを含むことができ、チップ内の種々のタイプのメモリのレイアウトは、様々とすることができる。
【００５０】
従って、当業者であれば、本発明の広範な発明概念から逸脱することなく、上述の実施形態に変更又は修正を加えることができることを認識できるはずである。従って、本発明は、本明細書で説明した特定の実施形態に限定されず、特許請求の範囲で定義されるような本発明の範囲及び精神の中に収まる、全ての変更、修正、及び様々な実施形態の全ての組合せを含むものと理解されるべきである。
【符号の説明】
【００５１】
１０２  ＡＩ論理回路
１０４  ＯＴＰメモリ
１０６  ストレージセル
１０８  基準抵抗
１１０  メモリ読出し回路
１１２  第２タイプのメモリ
【図１Ａ】
2019109956.tif 000003
【図１Ｂ】
2019109956.tif 000004
【図２Ａ】
2019109956.tif 000005
【図２Ｂ】
2019109956.tif 000006
【図３】
2019109956.tif 000007
【図４】
2019109956.tif 000008
【外国語明細書】
2019109956000001.pdf