(57)【要約】      （修正有）【課題】ＺＱキャリブレーション期間中であっても内部状態通知端子を備えていない半導体メモリ装置における内部状態を把握できる半導体メモリ装置、方法及びプログラムを提供する。【解決手段】半導体メモリ装置は、データバスを具備し、内部状態を通知する内部状態通知端子を具備しない半導体メモリ装置である。半導体メモリ装置は、出力インピーダンスを補正するＺＱキャリブレーション実行時の内部状態を内部状態通知信号としてデータバスを構成している信号線ＤＱを介して通知する。【選択図】図２
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【特許請求の範囲】
【請求項１】
データバスを具備し、内部状態を通知する内部状態通知端子を不具備の半導体メモリ装置であって、
出力インピーダンスを補正するＺＱキャリブレーション実行時の前記内部状態を内部状態通知信号として前記データバスを構成している信号線を介して通知する、
半導体メモリ装置。
【請求項２】
前記信号線として、データ線あるいはデータストローブ線を用いる、
請求項１記載の半導体メモリ装置。
【請求項３】
前記ＺＱキャリブレーションの実行を指示するコマンドの入力後に入力された通知解除コマンドにより前記内部状態の通知を解除する、
請求項１又は請求項２記載の半導体メモリ装置。
【請求項４】
前記通知解除コマンドとして、前記ＺＱキャリブレーションの実行結果を問い合わせるステータスコマンド、前記ＺＱキャリブレーションの実行を指示するコマンドの入力後に最初に入力された他のコマンドあるいは前記内部状態の通知を解除するためのステータスリセットコマンドのいずれかを用いる、
請求項１乃至請求項３のいずれかに記載の半導体メモリ装置。
【請求項５】
前記内部状態通知信号として、ビジー状態を表す固定電圧レベルのプリアンブル部と、レディ状態を表し電圧レベルを“Ｈ”レベルと“Ｌ”レベルとの間でトグルさせるトグル部と、を備えた信号とする、
請求項１乃至請求項３のいずれかに記載の半導体メモリ装置。
【請求項６】
前記プリアンブル部は、前記ＺＱキャリブレーションの実行を指示するコマンドの入力終了のタイミングに同期して出力される、
請求項５記載の半導体メモリ装置。
【請求項７】
前記プリアンブル部は、所定のリードレイテンシ、所定のライトレイテンシあるいは所定のＺＱキャリブレーションレイテンシの経過タイミングに同期して出力される、
請求項５記載の半導体メモリ装置。
【請求項８】
前記ＺＱキャリブレーションレイテンシは、ＺＱキャリブレーションロング及びＺＱキャリブレーションショートのいずれかに対応する値に設定される、
請求項７記載の半導体メモリ装置。
【請求項９】
前記内部状態通知信号として、ビジー状態を表し電圧レベルを“Ｈ”レベルと“Ｌ”レベルとの間でトグルさせるトグル部と、レディ状態を表すハイインピーダンス状態で固定されたハイインピーダンス部と、を備えた信号とする、
請求項１乃至請求項８のいずれかに記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置は、チップイネーブル信号がイネーブル状態である場合に前記内部状態通知信号を出力する、
請求項１乃至請求項９のいずれかに記載の半導体メモリ装置。
【請求項１１】
データバスを具備し、内部状態を通知する内部状態通知端子を不具備の半導体メモリ装置で実行される方法であって、
出力インピーダンスを補正するＺＱキャリブレーションコマンドの入力を受けつける過程と、
前記ＺＱキャリブレーションを行う過程と、
前記ＺＱキャリブレーションコマンドの入力により前記ＺＱキャリブレーション実行時の前記内部状態を内部状態通知信号として前記データバスを構成している信号線を介して通知する過程と、
を備えた方法。
【請求項１２】
データバスを具備し、内部状態を通知する内部状態通知端子を不具備の半導体メモリ装置をコンピュータにより制御するためのプログラムであって、
前記コンピュータを、
出力インピーダンスを補正するＺＱキャリブレーションコマンドの入力を受けつける手段と、
前記ＺＱキャリブレーションを行う手段と、
前記ＺＱキャリブレーションコマンドの入力により前記ＺＱキャリブレーション実行時の前記内部状態を内部状態通知信号として前記データバスを構成している信号線を介して通知する手段と、
して機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリ装置、方法及びプログラムに関する。
【背景技術】
【０００２】
従来ＤＤＲ３  ＳＤＲＡＭ等の半導体メモリ装置においては、出力抵抗Ｒｏｎ及びＯＤＴ（Dynamic On Die Termination）を補正し、信号品質を確保するためにＺＱ（Zero Quotient）キャリブレーションが行われる。
【０００３】
このＺＱキャリブレーションには、初期化時に行われる処理時間の長いＺＱキャリブレーションロング（ＺＱＣＬ）及び初期化後に定期的に行われる処理時間の短いＺＱキャリブレーションショート（ＺＱＣＳ）が存在する。
【０００４】
ＺＱキャリブレーションロング（ＺＱＣＬ）及びＺＱキャリブレーションショート（ＺＱＣＳ）のいずれにおいても、ＺＱキャリブレーション期間中は、全てのコマンドを受けつけることができず、全てのデバイスはデータバス（ＤＱ）に対しハイインピーダンス状態で接続されている必要があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１７２３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、端子数の関係で半導体メモリ装置の内部状態（Ｒｅａｄｙ／Ｂｕｓｙ）を通知するための内部状態通知端子（Ｒｅａｄｙ／Ｂｕｓｙ端子）を備えていない半導体メモリ装置においては、ＺＱキャリブレーション期間中は、半導体メモリ装置の内部がレディ（Ｒｅａｄｙ）状態となっても当該状態を把握することはできなかった。
本発明は、上記に鑑みてなされたものであって、ＺＱキャリブレーション期間中であっても内部状態通知端子を備えていない半導体メモリ装置における内部状態を把握できる半導体メモリ装置、方法及びプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００７】
実施形態の半導体メモリ装置は、データバスを具備し、内部状態を通知する内部状態通知端子を不具備の半導体メモリ装置である。
そして半導体メモリ装置は、出力インピーダンスを補正するＺＱキャリブレーション実行時の内部状態を内部状態通知信号としてデータバスを構成している信号線を介して通知する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態の半導体メモリ装置としてのメモリチップの概要構成ブロック図である。
【図２】図２は、第１実施形態の動作タイミングチャートである。
【図３】図３は、第２実施形態の動作タイミングチャートである。
【図４】図４は、第３実施形態の動作タイミングチャートである。
【図５】図５は、第４実施形態の動作タイミングチャートである。
【図６】図６は、第５実施形態の動作タイミングチャートである。
【図７】図７は、第６実施形態の動作タイミングチャートである。
【図８】図８は、第７実施形態の動作タイミングチャートである。
【図９】図９は、第８実施形態の動作タイミングチャートである。
【発明を実施するための形態】
【０００９】
次に実施形態について図面を参照して詳細に説明する。
図１は、実施形態の半導体メモリ装置としてのメモリチップの概要構成ブロック図である。
メモリチップ１０は、大別すると、入出力制御回路１１と、ロジックコントロール回路１２と、モードレジスタ１３と、アドレスレジスタ１４と、コマンドレジスタ１５と、列デコーダ１６と、データレジスタ１７と、センスアンプ１８と、メモリセルアレイ１９と、行デコーダ２０と、コントロール回路２１と、を備えている。
【００１０】
入出力制御回路１１は、一例として、８ビットに対応する８本のデータ線ＤＱ７〜ＤＱ０を備え、各種コマンド、アドレス及びデータ等が入力され、メモリセルアレイから読み出されたデータ等が出力されるデータバスが接続されるデータバス端子ＴＤＱ及びデータストローブ端子ＴＤＱＳに接続され、データストローブ端子ＴＤＱＳから入力されるタイミングデータ等に基づいてデータバス端子ＴＤＱを介してデータの入出力を制御する。
また、入出力制御回路１１は、一例として、５ビットに対応する５本のアドレス線（図１においては、以下の説明に関係するカラムアドレス送信タイミングに対応するアドレス線としてアドレス線ＣＡ４〜ＣＡ０と標記している）を備え、カラムアドレス送信タイミングを利用して各種コマンドが入力されるアドレスバスが接続されるアドレスバス端子ＴＡＤを介してアドレス及びコマンドの入力を制御している。
【００１１】
ロジックコントロール回路１２は、後述する各端子の状態を解析し、解析結果に応じた制御を行う。
ロジックコントロール回路１２は、当該メモリチップ１０が動作対象として選択されていることを示すチップイネーブル信号ＣＥｎが入力されるチップイネーブル端子ＴＣＥｎ（“Ｌ”アクティブ）と、データバス端子ＴＤＱを介したコマンド取込（コマンドラッチ）の可否を示すコマンドラッチ信号ＣＬＥ（“Ｈ”アクティブ）が入力されるコマンドラッチイネーブル端子ＴＣＬＥと、データバス端子ＤＱを介したアドレス取込（アドレスラッチ）の可否を示すアドレスラッチ信号ＡＬＥ（“Ｈ”アクティブ）が入力されるアドレスラッチイネーブル端子ＴＡＬＥと、を備えている。
【００１２】
また、ロジックコントロール回路１２は、メモリセルアレイ１９へのデータ書き込みの可否を示す書込イネーブル信号ＷＥｎ（“Ｌ”アクティブ）が入力される書込イネーブル端子ＴＷＥｎと、メモリセルアレイ１９からのデータ読み出しの可否を示す読出イネーブル信号ＲＥｎ（“Ｌ”アクティブ）が入力される読出イネーブル端子ＴＲＥｎと、メモリセルアレイ１９への書き込みを禁止するための書込プロテクト信号ＷＰｎ（“Ｌ”アクティブ）が入力される書込プロテクト端子ＴＷＰｎと、を備えている。
【００１３】
モードレジスタ１３は、入出力制御回路１１あるいはコントロール回路２１から入力される動作モード制御用のモードデータＭＯＤを格納する。
アドレスレジスタ１４は、入出力制御回路１１がデータバス端子ＤＱを介して取得したアドレスデータＡＤＤを格納する。
【００１４】
コマンドレジスタ１５は、入出力制御回路１１がデータバス端子ＤＱを介して取得したコマンドデータＣＭＤを格納する。
列デコーダ１６は、アドレスデータＡＤＤに含まれる列アドレスデータをデコーディング（復号化）し、メモリセルアレイ１９のビット線を選択するための信号を生成する。
【００１５】
データレジスタ１７は、メモリセルアレイ１９に書き込むためのデータＤＡＴあるいはメモリセルアレイ１９から読み出したデータＤＡＴを一時的に格納する。
センスアンプ１８は、メモリセルアレイ１９から読み出した信号を増幅してデータＤＡＴとして読み取り可能な状態とする。
【００１６】
メモリセルアレイ１９は、複数のビット線、複数のワード線及び２次元配置あるいは３次元配置された複数のメモリセルを備え、データＤＡＴを記憶する。
行デコーダ１９は、アドレスデータＡＤＤに含まれる行アドレスデータをデコーディング（復号化）し、メモリセルアレイ１９のワード線を選択するための信号を生成する。
【００１７】
コントロール回路２１は、ロジックコントロール回路１２の解析結果及びコマンドレジスタ１５に格納されたコマンドデータＭＣＤに基づいて、モードレジスタ１３にモードデータＭＯＤを書き込むとともに、メモリチップ１０全体の制御を行う。
【００１８】
次にメモリチップ１０の動作について詳細に説明する。
［１］第１実施形態
図２は、第１実施形態の動作タイミングチャートである。
本第１実施形態においては、ＺＱコマンドが入力された場合にデータバスを構成しているデータ線ＤＱ７〜ＤＱ０のうちいずれかのデータ線（図２の例の場合、データ線ＤＱ７）に内部状態通知信号（ビジー／レディ信号）を出力している。
【００１９】
時刻ｔ０において、アドレスバス端子ＴＡＤからＺＱコマンドであるＺＱキャリブレーションショートコマンド（以下、ＺＱＣＳコマンド）の入力が開始されたとすると、入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。すなわち、コントロール回路２１は、接続されている外部の高精度抵抗を利用して、出力ドライバのインピーダンス及びＯＤＴ（On Die Termination）が配線インピーダンスに合わせて調整し、インピーダンスの不整合を緩和する。これにより、信号の反射も抑制される。
【００２０】
すなわち、プロセス、電圧、温度によるばらつきの影響が軽減され、インピーダンス値が適切に制御されて変動幅が小さく維持されるようにＺＱキャリブレーションを実行する。
【００２１】
したがって、本第１実施形態においては、コントロール回路２１は、ＺＱＣＳコマンドの実行中であり、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ１において、データ線ＤＱ７をハイインピーダンス状態（Ｚ）から“Ｌ”レベルへと遷移させる。
【００２２】
この結果、メモリチップ１０の外部に接続され、メモリチップ１０を利用している装置は、データ線ＤＱ７が“Ｌ”レベルとなったことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００２３】
そして、ＺＱＣＳコマンドの実行が終了すると、コントロール回路２１は、ＺＱＣＳコマンドの実行が完了し、待機状態に移行してレディ（Ｒｅｄａｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ３において、データ線ＤＱ７を“Ｌ”レベルから“Ｈ”レベルへと遷移させる。
【００２４】
この結果、メモリチップ１０の外部に接続された装置は、データ線ＤＱ７が“Ｈ”レベルとなったことを検出して、メモリチップ１０がレディ状態に移行したことを把握し、時刻ｔ４において、ＺＱＣＳコマンドの実行の結果が成功したか否か、すなわち、パスした（Ｐａｓｓ）か、あるいは、フェイルした（Ｆａｉｌ）かを検出するためにステータス（Ｓｔａｔｕｓ）コマンドの入力を開始する。
【００２５】
時刻ｔ４において、アドレスバス端子ＴＡＤからステータスコマンドの入力が開始されたとすると、コントロール回路２１は、時刻ｔ５において、入出力制御回路１１を制御し、時刻ｔ５において、データ線ＤＱ７を“Ｈ”レベルからハイインピーダンス状態（Ｚ）へと遷移させる。
【００２６】
これらの結果、時刻ｔ６において、コントロール回路２１は、データ線ＤＱ７〜ＤＱ０を介してパス／フェイルデータを出力してメモリチップ１０の外部に接続された装置に対して通知することとなる。
【００２７】
以上の説明のように、本第１実施形態によれば、ＺＱキャリブレーション期間中であっても状態通知端子を備えていないメモリチップ１０において、ビジー／レディ端子に代えてデータ線ＤＱ７を介して当該メモリチップ１０の内部状態信号であるビジー／レディ信号を外部に接続された装置に対して通知でき、当該外部に接続された装置は、メモリチップ１０の内部状態を把握できる。
【００２８】
以上の説明においては、メモリチップ１０の内部状態を通知するのにデータ線ＤＱ７を用いていたが、データバスを構成しているデータ線ＤＱ７〜ＤＱ０のうち予め定めたいずれかのデータ線を用いることが可能である。
【００２９】
また、以上の説明においては、パス／フェイルデータの出力にデータ線ＤＱ７〜ＤＱ０の全てを用いる場合について説明したが、当該システムにおいて必要とされるパス／フェイルデータの内容に応じて任意数のデータ線を用いるように構成することも可能である。
【００３０】
［２］第２実施形態
上記第１実施形態においては、データ線ＤＱ７に内部状態通知信号（ビジー／レディ信号）を出力する構成を採るとともに、ＺＱＣＳコマンドの実行の結果を取得するためのステータスコマンドの入力によりビジー／レディ情報の出力を解除していたが、本第２実施形態は、ＺＱＣＳコマンドの入力によりＺＱキャリブレーションの終了後に最初に入力されたいずれかのコマンド（以下、ネクストコマンドという）により、内部状態通知信号（ビジー／レディ信号）の出力を解除するとともに、当該メモリチップ１０がＺＱキャリブレーションの実行によりビジー状態となり、その後レディ状態に移行したタイミングでパス／フェイルデータの出力を行い、ネクストコマンドの入力によりパス／フェイルデータの出力も解除する場合の実施形態である。
【００３１】
図３は、第２実施形態の動作タイミングチャートである。
本第２実施形態においては、第１実施形態と同様にアドレスバス端子ＴＡＤからＺＱコマンドが入力された場合にデータバスを構成しているデータ線ＤＱ７〜ＤＱ０のうちいずれかのデータ線（図３の例の場合、データ線ＤＱ７）に内部状態通知信号（ビジー／レディ信号）を出力している。
また、本第２実施形態においては、パス／フェイルデータの出力を、パスあるいはフェイルの１ビットの情報としてビジー／レディ情報を出力しているデータ線以外のいずれかのデータ線（図３の例の場合、データ線ＤＱ６）に対して行っている。
【００３２】
時刻ｔ０において、アドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が開始されたとすると、入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。
【００３３】
したがって、本第２実施形態においても第１実施形態と同様に、コントロール回路２１は、ＺＱＣＳコマンドの実行中であり、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ１において、データ線ＤＱ７をハイインピーダンス状態（Ｚ）から“Ｌ”レベルへと遷移させる。
【００３４】
この結果、メモリチップ１０の外部に接続され、メモリチップ１０を利用している装置は、データ線ＤＱ７が“Ｌ”レベルとなったことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００３５】
そして、ＺＱＣＳコマンドの実行が終了すると、コントロール回路２１は、ＺＱＣＳコマンドの実行が完了し、待機状態に移行してレディ（Ｒｅｄａｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ２において、データ線ＤＱ７を“Ｌ”レベルから“Ｈ”レベルへと遷移させる。
【００３６】
この結果、メモリチップ１０の外部に接続された装置は、データ線ＤＱ７が“Ｈ”レベルとなったことを検出して、次の何らかの処理を行わせるため、時刻ｔ３において、当該処理に対応するネクストコマンドの入力を開始する。
【００３７】
これと並行して、コントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ６を介してパス／フェイルデータを出力してメモリチップ１０の外部に接続された装置に対して通知することとなる。
【００３８】
そして、時刻ｔ４において、ネクストコマンドの入力が終了すると、コントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ７を“Ｈ”レベルからハイインピーダンス状態（Ｚ）へと遷移させる。これとともにコントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ６をハイインピーダンス状態（Ｚ）へと遷移させ、パス／フェイルデータの出力を解除する。
【００３９】
以上の説明のように、本第２実施形態によれば、第１実施形態の効果に加えて、内部状態通知信号（ビジー／レディ信号）の出力解除のための特別なコマンドを設ける必要がなく、メモリチップ１０の外部に接続された装置のコマンド体系を変更する必要がない。
さらにＺＱキャリブレーションの実効的な実施時間（＝ＺＱコマンドの入力からパス／フェイルデータの出力完了までの時間）をより短縮することができ、処理効率の向上が図れる。
【００４０】
以上の説明においては、メモリチップ１０の内部状態を通知するのにデータ線ＤＱ７を用いていたが、データバスを構成しているデータ線ＤＱ７〜ＤＱ０のうちいずれのデータ線を用いるのかは、予め定めてあればいずれのデータ線であって用いることが可能である。
【００４１】
また、以上の説明においては、パス／フェイルデータの出力にデータ線ＤＱ６を用いていたが、メモリチップ１０の内部状態を通知するのに用いたデータ線（本第２実施形態においては、データ線ＤＱ７）以外の予め定めたデータ線であれば、いずれのデータ線であっても用いることが可能である。
【００４２】
［３］第３実施形態
上記第２実施形態においては、内部状態通知信号（ビジー／レディ信号）の出力解除及びパス／フェイルデータの出力解除のために、ＺＱキャリブレーション実行後に最初に入力された他のコマンドであるネクストコマンドを用いる構成を採っていたが、本第３実施形態においては、内部状態通知信号（ビジー／レディ信号）の出力解除及びパス／フェイルデータの出力解除のために新たにステータスリセットコマンドを設け、各チップについて個別に解除を行うようにした場合の実施形態である。
【００４３】
図４は、第３実施形態の動作タイミングチャートである。
本第３実施形態においては、第２実施形態と同様にアドレスバス端子ＴＡＤからＺＱコマンドが入力された場合にデータバスを構成しているデータ線ＤＱ７に内部状態通知信号（ビジー／レディ信号）を出力し、パス／フェイルデータの出力をデータ線ＤＱ６に対して行っている。
【００４４】
時刻ｔ０において、アドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が開始されたとすると、メモリチップ１０の入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。
【００４５】
したがって、本第３実施形態においても第２実施形態と同様に、コントロール回路２１は、ＺＱＣＳコマンドの実行中であり、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ１において、データ線ＤＱ７をハイインピーダンス状態（Ｚ）から“Ｌ”レベルへと遷移させる。
【００４６】
この結果、半導体メモリ装置１００の外部に接続され、メモリチップ１０を利用している装置は、データ線ＤＱ７が“Ｌ”レベルとなったことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００４７】
そして、ＺＱＣＳコマンドの実行が終了すると、メモリチップ１０のコントロール回路２１は、ＺＱＣＳコマンドの実行が完了し、待機状態に移行してレディ（Ｒｅｄａｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ２において、データ線ＤＱ７を“Ｌ”レベルから“Ｈ”レベルへと遷移させる。
【００４８】
これと並行して、メモリチップ１０のコントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ６を介してパス／フェイルデータを出力して半導体メモリ装置１００の外部に接続された装置に対して通知することとなる。
【００４９】
この結果、半導体メモリ装置１００の外部に接続された装置は、データ線ＤＱ７が“Ｈ”レベルとなったことを検出して、メモリチップ１０における内部状態通知信号（ビジー／レディ信号）の出力解除及びパス／フェイルデータの出力解除を行わせるため、時刻ｔ３において、ステータスリセットコマンドの入力を開始する。
【００５０】
そして、時刻ｔ４において、ステータスリセットコマンドの入力が終了すると、メモリチップ１０のコントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ７を“Ｈ”レベルからハイインピーダンス状態（Ｚ）へと遷移させる。これとともにコントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ６をハイインピーダンス状態（Ｚ）へと遷移させ、パス／フェイルデータの出力を解除する。
【００５１】
以上の説明のように、本第３実施形態によれば、第２実施形態の効果に加えて、マルチチップ構成の半導体メモリ装置１００における特定のメモリチップ１０において、ＺＱキャリブレーションを実行させることができる。
【００５２】
以上の説明においては、メモリチップ１０の内部状態を通知するのにデータ線ＤＱ７を用いていたが、データバスを構成しているデータ線ＤＱ７〜ＤＱ０のうちいずれのデータ線を用いるのかは、予め定めてあればいずれのデータ線であって用いることが可能である。
【００５３】
また、以上の説明においては、パス／フェイルデータの出力にデータ線ＤＱ６を用いていたが、メモリチップ１０の内部状態を通知するのに用いたデータ線（本第２実施形態においては、データ線ＤＱ７）以外の予め定めたデータ線であれば、いずれのデータ線であっても用いることが可能である。
【００５４】
［４］第４実施形態
上記各実施形態においては、メモリチップ１０の内部状態を通知するのにデータ線ＤＱ７〜ＤＱ０のいずれかを用いていたが、本第４実施形態は、データストローブ信号線ＤＱＳを用いる場合の実施形態である。
【００５５】
図５は、第４実施形態の動作タイミングチャートである。
以下においては、再び図１に示したメモリチップ１０の構成を用いて説明を行うものとする。
本第４実施形態においてはデータストローブ信号線ＤＱＳに内部状態通知信号（ビジー／レディ信号）を出力している。
【００５６】
時刻ｔ０において、アドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が開始されたとすると、入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。
【００５７】
したがって、本第４実施形態においても第１実施形態と同様に、コントロール回路２１は、ＺＱＣＳコマンドの実行中であり、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ１において、データストローブ信号線ＤＱＳをハイインピーダンス状態（Ｚ）から“Ｈ”レベルあるいは“Ｌ”レベルへと遷移させ、その状態を維持し、プリアンブル部ＰＲＥＡを形成する。
【００５８】
この結果、メモリチップ１０の外部に接続され、メモリチップ１０を利用している装置は、データストローブ信号線ＤＱＳがハイインピーダンス状態（Ｚ）でなくなり“Ｈ”レベルあるいは“Ｌ”レベルとなったことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００５９】
そして、ＺＱＣＳコマンドの実行が終了すると、コントロール回路２１は、ＺＱＣＳコマンドの実行が完了し、待機状態に移行してレディ（Ｒｅｄａｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ２において、プリアンブル部ＰＲＥＡからデータストローブ信号線ＤＱＳを“Ｈ”レベルと“Ｌ”レベルとの間で交互にトグルさせるトグル部ＴＧＬへと移行させる。
【００６０】
そして、時刻ｔ３において、コントロール回路２１は、入出力制御回路１１を制御し、データストローブ信号線ＤＱＳを“Ｈ”レベルと“Ｌ”レベルとの間で交互にトグルさせるトグル部ＴＧＬからハイインピーダンス状態（Ｚ）へと遷移させる。
【００６１】
以上の説明のように、本第４実施形態によれば、ＺＱキャリブレーション期間中であっても状態通知端子を備えていないメモリチップ１０において、ビジー／レディ端子に代えてデータストローブ信号線ＤＱＳを介して当該メモリチップ１０の内部状態に相当する内部状態通知信号（ビジー／レディ信号）を外部に接続された装置に対して通知でき、当該外部に接続された装置は、メモリチップ１０の内部状態を把握できる。
【００６２】
［５］第５実施形態
上記第４実施形態においては、データストローブ信号線ＤＱＳにビジー／レディ情報を出力する構成を採っていたが、本第５実施形態は、当該メモリチップ１０がＺＱキャリブレーションの実行によりビジー状態となり、その後レディ状態に移行したタイミングでパス／フェイルデータの出力を行う場合の実施形態である。
【００６３】
図６は、第５実施形態の動作タイミングチャートである。
以下においても、図１に示したメモリチップ１０の構成を用いて説明を行うものとする。
本第５実施形態においてはデータストローブ信号線ＤＱＳにビジー／レディ情報を出力し、データ線ＤＱ７〜ＤＱ０にパス／フェイルデータを出力している。
【００６４】
時刻ｔ０において、アドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が開始されたとすると、入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。
【００６５】
したがって、本第５実施形態においても第４実施形態と同様に、コントロール回路２１は、ＺＱＣＳコマンドの実行中であり、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ１において、データストローブ信号線ＤＱＳをハイインピーダンス状態（Ｚ）から“Ｈ”レベルあるいは“Ｌ”レベルへと遷移させ、その状態を維持し、プリアンブル部ＰＲＥＡを形成する。
【００６６】
この結果、メモリチップ１０の外部に接続され、メモリチップ１０を利用している装置は、データストローブ信号線ＤＱＳがハイインピーダンス状態（Ｚ）でなくなり“Ｈ”レベルあるいは“Ｌ”レベルとなったことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００６７】
そして、ＺＱＣＳコマンドの実行が終了すると、コントロール回路２１は、ＺＱＣＳコマンドの実行が完了し、待機状態に移行してレディ（Ｒｅｄａｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ２において、プリアンブル部ＰＲＥＡからデータストローブ信号線ＤＱＳを“Ｈ”レベルと“Ｌ”レベルとの間で交互にトグルさせるトグル部ＴＧＬへと移行させる。
【００６８】
これと並行して、コントロール回路２１は、データ線ＤＱ７〜ＤＱ０にパス／フェイルデータを出力するとともにデータストローブ信号線ＤＱＳのトグル状態に同期して、パスフェイルデータを反転するトグル状態で出力する。
【００６９】
そして、時刻ｔ３において、コントロール回路２１は、入出力制御回路１１を制御し、データストローブ信号線ＤＱＳ及びデータ線ＤＱ７〜ＤＱ０を“Ｈ”レベルと“Ｌ”レベルとの間で交互にトグルさせるトグル部ＴＧＬからハイインピーダンス状態（Ｚ）へと遷移させる。
【００７０】
以上の説明のように、本第５実施形態によれば、第４実施形態の効果に加えて、ＺＱキャリブレーションの実効的な実施時間（＝ＺＱコマンドの入力からパス／フェイルデータの出力完了までの時間）をより短縮することができ、処理効率の向上が図れる。
【００７１】
［６］第６実施形態
上記第４実施形態及び第５実施形態においては、ＺＱキャリブレーションコマンド（図５及び図６においては、ＺＱＣＳコマンド）の入力終了からＺＱキャリブレーションの実行終了までの時間をプリアンブル部ＰＲＥＡとしていたが、本第６実施形態は、ＺＱキャリブレーションコマンドの入力開始からリードレイテンシｔＲＬ、ライトレイテンシｔＷＬまたはＺＱキャリブレーションレイテンシｔＺＱＬが経過してからＺＱキャリブレーションの実行終了までの時間をプリアンブル部ＰＲＥＡとして、プリアンブル部ＰＲＥＡの期間を短くする場合の実施形態である。
【００７２】
ここで、ＺＱキャリブレーションレイテンシｔＺＱＬには、ＺＱキャリブレーションロング時のレイテンシであるＺＱキャリブレーションロングレイテンシｔＺＱＬＬ及びＺＱキャリブレーションショートレイテンシｔＺＱＬＳの双方を含むものとし、実際にはＺＱキャリブレーションレイテンシｔＺＱＬはＺＱキャリブレーションに必要な最短時間に基づいて規定されるものとする。
【００７３】
図７は、第６実施形態の動作タイミングチャートである。
以下においても、図１に示したメモリチップ１０の構成を用いて説明を行うものとする。
【００７４】
時刻ｔ０において、アドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が開始されたとすると、入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。その後、時刻ｔ１においてアドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が終了する。
【００７５】
これと並行して、コントロール回路２１は、時刻ｔ０からリードレイテンシｔＲＬ、ライトレイテンシｔＷＬまたはＺＱキャリブレーションレイテンシｔＺＱＬが経過した時刻ｔ２において、ＺＱＣＳコマンドの実行中であり、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ１において、データストローブ信号線ＤＱＳをハイインピーダンス状態（Ｚ）から“Ｈ”レベルあるいは“Ｌ”レベルへと遷移させ、その状態を維持し、プリアンブル部ＰＲＥＡを形成する。
【００７６】
この結果、メモリチップ１０の外部に接続され、メモリチップ１０を利用している装置は、データストローブ信号線ＤＱＳがハイインピーダンス状態（Ｚ）でなくなり“Ｈ”レベルあるいは“Ｌ”レベルとなったことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００７７】
そして、ＺＱＣＳコマンドの実行が終了すると、コントロール回路２１は、ＺＱＣＳコマンドの実行が完了し、待機状態に移行してレディ（Ｒｅｄａｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ３において、プリアンブル部ＰＲＥＡからデータストローブ信号線ＤＱＳを“Ｈ”レベルと“Ｌ”レベルとの間で交互にトグルさせるトグル部ＴＧＬへと移行させる。
【００７８】
そして、時刻ｔ４において、コントロール回路２１は、入出力制御回路１１を制御し、データストローブ信号線ＤＱＳ及びデータ線ＤＱ７〜ＤＱ０を“Ｈ”レベルと“Ｌ”レベルとの間で交互にトグルさせるトグル部ＴＧＬからハイインピーダンス状態（Ｚ）へと遷移させる。
【００７９】
以上の説明のように、本第６実施形態によれば、第４実施形態の効果に加えて、プリアンブル部ＰＲＥＡの期間を短くすることができ、処理効率の向上が図れる。
【００８０】
以上の説明においては、パス／フェイルデータの出力を行っていなかったが、第５実施形態と同様にパス／フェイルデータの出力を行うように構成することも可能である。
【００８１】
［７］第７実施形態
上記第４実施形態〜第６実施形態においては、ＺＱＣコマンドの実行完了後にデータストローブ信号線ＤＱＳをトグル状態としていたが、本第７実施形態は、ＺＱＣコマンドの実行中にデータストローブ信号線ＤＱＳ（あるいはデータ信号線ＤＱ）をトグルさせることによりビジー状態であることを通知する実施形態である。
【００８２】
図８は、第７実施形態の動作タイミングチャートである。
以下においても、図１に示したメモリチップ１０の構成を用いて説明を行うものとする。
【００８３】
時刻ｔ０において、アドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が開始されたとすると、入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。
【００８４】
コントロール回路２１は、その後、時刻ｔ１においてアドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が終了するとデータストローブ信号線ＤＱＳをハイインピーダンス状態（Ｚ）から、“Ｈ”レベルと“Ｌ”レベルとの間で交互に遷移させるトグル部ＴＧＬ１へと移行させる。
【００８５】
この結果、メモリチップ１０の外部に接続され、メモリチップ１０を利用している装置は、データストローブ信号線ＤＱＳがハイインピーダンス状態（Ｚ）でなくなりトグル部ＴＧＬ１へ移行したことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００８６】
そして、時刻ｔ２において、ＺＱキャリブレーションの実行が完了すると、コントロール回路２１は、入出力制御回路１１を制御し、データストローブ信号線ＤＱＳを“Ｈ”レベルと“Ｌ”レベルとの間で交互にトグルさせるトグル部ＴＧＬ１からハイインピーダンス状態（Ｚ）へと遷移させて、レディ（Ｒｅｄａｙ）状態であることを通知する。
【００８７】
以上の説明のように、本第７実施形態によっても、第４実施形態と同様の効果が得られる。
【００８８】
以上の説明においては、パス／フェイルデータの出力を行っていなかったが、第５実施形態と同様にパス／フェイルデータの出力を行うように構成することも可能である。
することができる。
【００８９】
［８］第８実施形態
上記各実施形態においては、チップイネーブル信号ＣＥｎの状態については考慮していなかったが、本第８実施形態は、チップイネーブル信号ＣＥｎがアクティブ状態において内部状態通知信号を通知する場合の実施形態である。
【００９０】
図９は、第８実施形態の動作タイミングチャートである。
本第２実施形態においては、第１実施形態と同様にアドレスバス端子ＴＡＤからＺＱコマンドが入力された場合にデータバスを構成しているデータ線ＤＱ７〜ＤＱ０のうちいずれかのデータ線（図９の例の場合、データ線ＤＱ７）に内部状態通知信号（ビジー／レディ信号）を出力している。
【００９１】
また、本第８実施形態においては、パス／フェイルデータの出力を、パスあるいはフェイルの１ビットの情報としてビジー／レディ情報を出力しているデータ線以外のいずれかのデータ線（図９の例の場合、データ線ＤＱ６）に対して行っている。
【００９２】
時刻ｔ０において、チップイネーブル信号ＣＥｎがアクティブ（図９の例の場合、“Ｌ”レベル）となり、時刻ｔ１においてアドレスバス端子ＴＡＤからＺＱＣＳコマンドの入力が開始され、時刻ｔ２において、ＺＱＣＳコマンドの入力が終了したとすると、チップイネーブル信号ＣＥｎはインアクティブ（図９の例の場合、“Ｈ”レベル）となる。
これと並行して、入出力制御回路１１及びコマンドレジスタ１５を介してコントロール回路２１は、ＺＱＣＳコマンドに対応して、ＺＱキャリブレーションを実行する。
【００９３】
したがって、本第８実施形態においても第２実施形態と同様に、コントロール回路２１は、ＺＱＣＳコマンドの実行に移行し、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態となる。
【００９４】
その後ＺＱＣＳコマンドの実行中に、全てのコマンドを受けつけることができないビジー（Ｂｕｓｙ）状態であることを通知するために、再び時刻ｔ３において、チップイネーブル信号ＣＥｎがアクティブ（図９の例の場合、“Ｌ”レベル）となると、入出力制御回路１１を制御し、データ線ＤＱ７をハイインピーダンス状態（Ｚ）から“Ｌ”レベルへと遷移させる。
【００９５】
この結果、メモリチップ１０の外部に接続され、メモリチップ１０を利用している装置は、データ線ＤＱ７が“Ｌ”レベルとなったことを検出して、メモリチップ１０がビジー状態にあることを把握することができる。
【００９６】
そして、ＺＱＣＳコマンドの実行が終了すると、コントロール回路２１は、ＺＱＣＳコマンドの実行が完了し、待機状態に移行してレディ（Ｒｅｄａｙ）状態であることを通知するために、入出力制御回路１１を制御し、時刻ｔ４において、データ線ＤＱ７を“Ｌ”レベルから“Ｈ”レベルへと遷移させる。
【００９７】
これと並行して、コントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ６を介してパス／フェイルデータを出力してメモリチップ１０の外部に接続された装置に対して通知することとなる。
【００９８】
この結果、メモリチップ１０の外部に接続された装置は、データ線ＤＱ７が“Ｈ”レベルとなったことを検出して、次の何らかの処理を行わせるため、時刻ｔ５において、当該何らかの処理に対応するネクストコマンドの入力を開始する。
【００９９】
そして、時刻ｔ４において、ネクストコマンドの入力が終了すると、コントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ７を“Ｈ”レベルからハイインピーダンス状態（Ｚ）へと遷移させる。これとともにコントロール回路２１は、入出力制御回路１１を制御し、データ線ＤＱ６をハイインピーダンス状態（Ｚ）へと遷移させ、パス／フェイルデータの出力を解除する。
【０１００】
以上の説明のように、本第８実施形態によれば、第２実施形態の効果に加えて、チップイネーブル信号ＣＥｎがアクティブの期間のみ、内部状態通知信号（ビジー／レディ信号）を通知する構成を採っているので、内部状態通知信号（ビジー／レディ信号）の通知期間を必要以上に長くする必要がなく、処理効率の向上が図れる。
【０１０１】
以上の説明においては、期間ＴＭにおいて、内部状態通知信号（ビジー／レディ信号）の通知、パス／フェイルデータの出力及びネクストコマンドの入力を行う構成を採っていた。
【０１０２】
しかしながら、この期間ＴＭにおいて、図５に示した第４実施形態における時刻ｔ１〜時刻ｔ３の処理、図６に示した第５実施形態における時刻ｔ１〜時刻ｔ３の処理、図７に示した第６実施形態において時刻ｔ０〜時刻ｔ２の後に第６実施形態における時刻ｔ２〜時刻ｔ４の処理あるいは、図８に示した第７実施形態における時刻ｔ１〜時刻ｔ２の処理を行うようにすることも可能である。
【０１０３】
以上の説明においては、メモリチップ１０の内部状態を通知するのにデータ線ＤＱ７を用いていたが、データバスを構成しているデータ線ＤＱ７〜ＤＱ０のうちいずれのデータ線を用いるのかは、予め定めてあればいずれのデータ線であって用いることが可能である。
【０１０４】
また、以上の説明においては、パス／フェイルデータの出力にデータ線ＤＱ６を用いていたが、メモリチップ１０の内部状態を通知するのに用いたデータ線（本第２実施形態においては、データ線ＤＱ７）以外の予め定めたデータ線であれば、いずれのデータ線であっても用いることが可能である。
【０１０５】
なお、本実施形態の半導体メモリ装置で実行されるプログラムは、ＲＯＭ等に予め組み込まれて提供される。
本実施形態の半導体メモリ装置で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、携帯可能な半導体メモリ装置（ＵＳＢメモリ等）、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
【０１０６】
さらに、本実施形態の半導体メモリ装置で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の半導体メモリ装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
【０１０７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０８】
１０    メモリチップ
１１    入出力制御回路
１２    ロジックコントロール回路
１３    モードレジスタ
１４    アドレスレジスタ
１５    コマンドレジスタ
１６    列デコーダ
１７    データレジスタ
１８    センスアンプ
１９    メモリセルアレイ
２０    行デコーダ
２１    コントロール回路
１００  半導体メモリ装置
ＡＤＤ  アドレスデータ
ＡＬＥ  アドレスラッチ信号
ＣＡＤＤ  チップアドレス信号
ＣＥｎ  チップイネーブル信号
ＣＬＥ  コマンドラッチ信号
ＣＭＤ  コマンドデータ
２      ＣＡＤＤ
ＣＡＤＤ０  チップアドレス信号
ＤＡＴ  データ
ＴＤＱ    データバス端子
ＤＱ７〜ＤＱ０    データ信号線
ＤＱＳ  データストローブ信号線
ＭＣＤ  コマンドデータ
ＭＯＤ  モードデータ
ＰＲＥＡ  プリアンブル部
ＲＥｎ  読出イネーブル信号
Ｒｏｎ  出力抵抗
ＴＡＬＥ  アドレスラッチイネーブル端子
ＴＣＡＤＤ  チップアドレス信号端子
ＴＣＡＤＤ＿Ａ  共通チップアドレス信号端子
ＴＣＥｎ  チップイネーブル端子
ＴＣＥｎ＿Ａ  共通チップイネーブル端子
ＴＣＬＥ  コマンドラッチイネーブル端子
ＴＤＱ  データバス端子
ＴＤＱ＿Ａ  共通データバス端子
ＴＧＬ  トグル部
ＴＭ    期間
ＴＲＥｎ  読出イネーブル端子
ＴＷＥｎ  書込イネーブル端子
ＴＷＰｎ  書込プロテクト端子
ＷＥｎ  書込イネーブル信号
ＷＰｎ  書込プロテクト信号
ｔＲＬ  リードレイテンシ
ｔＷＬ  ライトレイテンシ
ｔＺＱＬ  ＺＱキャリブレーションレイテンシ
【図１】
2019046254.tif 000003
【図２】
2019046254.tif 000004
【図３】
2019046254.tif 000005
【図４】
2019046254.tif 000006
【図５】
2019046254.tif 000007
【図６】
2019046254.tif 000008
【図７】
2019046254.tif 000009
【図８】
2019046254.tif 000010
【図９】
2019046254.tif 000011