(57)【要約】【課題】トランジスタおよび抵抗部を備える半導体装置の信頼性を向上する。【解決手段】第１導電型のドリフト領域を有する基板に設けられ、ゲート部および第２導電型のウェル層を含むトランジスタと、基板において、トランジスタのウェル層に近接して設けられた抵抗部と、抵抗部に接続された２つの端子とを備え、抵抗部は、基板に形成された第２導電型の領域ではない半導体装置を提供する。当該半導体装置が電流を出力するか否かを切り替える出力用トランジスタ部と、出力用トランジスタ部を制御するための制御保護回路に設けられた制御用トランジスタ部と、当該半導体装置が天絡したか否かを検出する検出用トランジスタ部と、を更に備え、上記トランジスタは、出力用トランジスタ部、制御用トランジスタ部、制御用トランジスタ部のいずれかであってもよい。【選択図】図６
2019046945.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域を有する基板に設けられ、ゲート部および第２導電型のウェル層を含むトランジスタと、
前記基板において、前記トランジスタの前記ウェル層に近接して設けられた抵抗部と、
前記抵抗部に接続された２つの端子と
を備え、
前記抵抗部は、前記基板に形成された第２導電型の領域ではない
半導体装置。
【請求項２】
当該半導体装置が電流を出力するか否かを切り替える出力用トランジスタ部と、
前記出力用トランジスタ部を制御するための制御保護回路に設けられた制御用トランジスタ部と、
当該半導体装置が天絡したか否かを検出する検出用トランジスタ部と、を更に備え、
前記トランジスタは、前記出力用トランジスタ部、前記制御用トランジスタ部、前記検出用トランジスタ部のいずれかである
請求項１に記載の半導体装置。
【請求項３】
前記抵抗部は、前記検出用トランジスタ部のゲート端子に接続されている
請求項２に記載の半導体装置。
【請求項４】
前記検出用トランジスタ部は、第２導電型チャネルを形成すると共に、
当該半導体装置の電源端子に接続されたソース端子と、
前記抵抗部を介して、当該半導体装置の出力端子に接続された前記ゲート端子と、
抵抗を介してグランド端子に接続されたドレイン端子と
を有し、
前記ドレイン端子は、当該半導体装置の天絡状態を示す天絡検出信号を出力するための天絡端子に接続されている
請求項３に記載の半導体装置。
【請求項５】
アノードが前記検出用トランジスタ部の前記ゲート端子に接続され、カソードが前記検出用トランジスタ部のソース端子に接続されたダイオードを更に備え、
前記抵抗部は、一端が前記アノードに接続され、他端が当該半導体装置の出力端子に接続されている
請求項４に記載の半導体装置。
【請求項６】
前記抵抗部は、
前記基板上に設けられた絶縁膜と、
前記絶縁膜上に形成され、前記検出用トランジスタ部のゲート端子に接続されたポリシリコン膜と
を有する請求項２から５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート部は、ポリシリコンで形成されたゲートポリ電極を有し、
前記抵抗部の前記ポリシリコン膜のドーパント濃度は、前記ゲートポリ電極のドーパント濃度よりも低い
請求項６に記載の半導体装置。
【請求項８】
前記基板に設けられた第２導電型の第２ウェル層を更に備え、
前記抵抗部は、前記第２ウェル層に囲まれ、前記検出用トランジスタ部のゲート端子に接続された第１導電型の拡散抵抗層である
請求項２から５のいずれか一項に記載の半導体装置。
【請求項９】
前記拡散抵抗層のドーピング濃度は、前記ドリフト領域のドーピング濃度より薄い
請求項８に記載の半導体装置。
【請求項１０】
前記第２ウェル層は、当該半導体装置の電源端子に設定された電源電圧以下の電位に設定されている
請求項８又は９に記載の半導体装置。
【請求項１１】
前記出力用トランジスタ部、前記制御用トランジスタ部、前記検出用トランジスタ部が、同一の基板上に形成されている
請求項２から１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、天絡検出機能を有する半導体装置が知られている（例えば、特許文献１参照）。
特許文献１  特開２０１７−６００３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従来の半導体装置では、レイアウト構成によっては、寄生ＰＮＰトランジスタが動作し、回路誤動作を誘発する場合がある。したがって、半導体装置の信頼性をより高めることが要求されている。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、第１導電型のドリフト領域を有する基板に設けられ、ゲート部および第２導電型のウェル層を含むトランジスタと、基板において、トランジスタのウェル層に近接して設けられた抵抗部と、抵抗部に接続された２つの端子とを備える半導体装置を提供する。抵抗部は、基板に形成された第２導電型の領域ではなくてよい。
【０００５】
当該半導体装置が電流を出力するか否かを切り替える出力用トランジスタ部と、出力用トランジスタ部を制御するための制御保護回路に設けられた制御用トランジスタ部と、当該半導体装置が天絡したか否かを検出する検出用トランジスタ部と、を更に備えてよい。上記トランジスタは、出力用トランジスタ部、制御用トランジスタ部、検出用トランジスタ部のいずれかであってよい。
【０００６】
抵抗部は、検出用トランジスタ部のゲート端子に接続されてよい。
【０００７】
検出用トランジスタ部は、第２導電型チャネルを形成すると共に、当該半導体装置の電源端子に接続されたソース端子と、抵抗部を介して、当該半導体装置の出力端子に接続されたゲート端子と、抵抗を介してグランド端子に接続されたドレイン端子とを有してよい。ドレイン端子は、当該半導体装置の天絡状態を示す天絡検出信号を出力するための天絡端子に接続されてよい。
【０００８】
当該半導体装置は、アノードが検出用トランジスタ部のゲート端子に接続され、カソードが検出用トランジスタ部のソース端子に接続されたダイオードを更に備えてよい。抵抗部は、一端がアノードに接続され、他端が当該半導体装置の出力端子に接続されてよい。
【０００９】
抵抗部は、基板上に設けられた絶縁膜と、絶縁膜上に形成され、検出用トランジスタ部のゲート端子に接続されたポリシリコン膜とを有してよい。
【００１０】
ゲート部は、ポリシリコンで形成されたゲートポリ電極を有してよい。抵抗部のポリシリコン膜のドーパント濃度は、ゲートポリ電極のドーパント濃度よりも低くてよい。
【００１１】
基板に設けられた第２導電型の第２ウェル層を更に備え、抵抗部は、第２ウェル層で囲まれ、検出用トランジスタ部のゲート端子に接続された第１導電型の拡散抵抗層とを有してよい。
【００１２】
拡散抵抗層のドーピング濃度は、ドリフト領域のドーピング濃度より薄くてよい。
【００１３】
第２ウェル層は、半導体装置の電源端子に設定された電源電圧以下の電位に設定されてよい。
【００１４】
当該半導体装置は、出力用トランジスタ部、前記制御用トランジスタ部、前記検出用トランジスタ部が、同一の基板上に形成されてよい。
【００１５】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１６】
【図１】半導体装置１００の回路図の一例を示す。
【図２】半導体装置１００のタイミングチャートの一例を示す。
【図３】半導体装置１００の断面構造の一例を示す。
【図４】天絡時の半導体装置１００の回路図の一例を示す。
【図５】天絡検出回路３８の構成の一例を示す。
【図６】天絡検出回路３８の構成の一例を示す。
【図７Ａ】バッファ回路３９の構成の一例を示す。
【図７Ｂ】バッファ回路３９の構成の一例を示す。
【図７Ｃ】バッファ回路３９の構成の一例を示す。
【図７Ｄ】バッファ回路３９の構成の一例を示す。
【図８】実施例１に係る半導体装置１００の構成の一例を示す。
【図９】実施例２に係る半導体装置１００の構成の一例を示す。
【図１０】比較例１に係る半導体装置５００の構成を示す。
【発明を実施するための形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００１９】
図１は、半導体装置１００の回路図の一例を示す。半導体装置１００は、出力用トランジスタ部２０と、制御保護回路３０と、負荷４０とを備える。制御保護回路３０は、電源３１と、制御ロジック３２と、レベルシフトドライバ３３と、負荷開放検出回路３４と、過電圧保護回路３５と、過電流保護回路３６と、過熱保護回路３７と、天絡検出回路３８とを備える。本例の半導体装置１００は、出力用トランジスタ部２０および制御保護回路３０を１チップ、且つ、１パッケージで構成したパワーＩＣである。なお、後述の検出用トランジスタ部６０も共に１チップ、且つ、１パッケージに加えてよい。本例の半導体装置１００は、例えばＩＰＳ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｓｗｉｔｃｈ）である。
【００２０】
出力用トランジスタ部２０は、半導体装置１００が電流を出力するか否かを切り替える。即ち、出力用トランジスタ部２０は、電流の通電および非通電スイッチとして機能する。一例において、出力用トランジスタ部２０は、パワーＭＯＳＦＥＴおよびＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等のパワー半導体を有する。出力用トランジスタ部２０、後述の検出用トランジスタ部６０及び制御用トランジスタ部７０は、半導体装置１００が有するトランジスタの一例である。
【００２１】
制御保護回路３０は、制御用回路および保護用回路を有する。制御用回路は、出力用トランジスタ部２０のゲート電圧を調整して、出力用トランジスタ部２０の動作を制御する。制御用回路は、電源３１と、制御ロジック３２と、レベルシフトドライバ３３とを含む。制御ロジック３２は、電源３１から供給された電力に基づいて動作する。一例において、制御ロジック３２は、レベルシフトドライバ３３を介して、出力用トランジスタ部２０のゲート電圧を制御する。
【００２２】
保護用回路は、出力用トランジスタ部２０を過電圧、大電流、熱破壊等から保護する。保護用回路は、過電圧保護回路３５と、過電流保護回路３６と、過熱保護回路３７とを含む。
【００２３】
負荷開放検出回路３４は、出力用トランジスタ部２０に負荷４０が接続されているか否かを検出する。一例において、負荷開放検出回路３４は、負荷４０が接続されているか否かを、ステータス端子ＳＴを介して半導体装置１００の外部に設けられたマイコンに伝達する。
【００２４】
過電圧保護回路３５は、出力用トランジスタ部２０を過電圧から保護する回路である。過電圧保護回路３５は、半導体装置１００の電源端子ＶＣＣに接続される。
【００２５】
過電流保護回路３６は、出力用トランジスタ部２０を過電流から保護する回路である。過電流保護回路３６は、半導体装置１００の出力端子ＯＵＴに接続される。
【００２６】
過熱保護回路３７は、出力用トランジスタ部２０を過熱から保護する回路である。過熱保護回路３７は、出力用トランジスタ部２０の温度を測定し、設定温度以上になった場合は制御ロジック３２へ過熱状態であることを伝達する。
【００２７】
天絡検出回路３８は、半導体装置１００の天絡時に天絡を検出する回路である。天絡とは、出力端子ＯＵＴが半導体装置１００の電源電圧ＶＣＣ以上の高電圧とショートした状態をいう。例えば、天絡検出回路３８は、天絡を検出したか否かをマイコンに伝える。
【００２８】
半導体装置１００は、電源端子ＶＣＣと、グランド端子ＧＮＤと、入力端子ＩＮと、ステータス端子ＳＴと、出力端子ＯＵＴとを有する。電源端子ＶＣＣは、イグニッションスイッチＳＷを介して、バッテリ等の電源供給部に接続されている。本例では、バッテリ電圧が１２Ｖの場合について示すが、これに限られない。
【００２９】
グランド端子ＧＮＤは、グランド電位に接続される。入力端子ＩＮは、マイコンからの入力信号を受信するためにマイコンの入力指令端子に接続される。例えば、入力端子ＩＮは、マイコンから、出力用トランジスタ部２０のオンオフの指令信号を受信する。ステータス端子ＳＴは、出力用トランジスタ部２０および負荷４０の状態をマイコンへ伝達するためにマイコンのダイアグ端子に接続されている。出力端子ＯＵＴは、負荷４０に接続され、出力用トランジスタ部２０がオンした場合に導通する。
【００３０】
図２は、半導体装置１００のタイミングチャートの一例を示す。ＶＩＮは、入力端子ＩＮに入力される入力電圧である。例えば、入力電圧ＶＩＮがＨｉの場合、出力用トランジスタ部２０がオンされ、入力電圧ＶＩＮがＬｏの場合、出力用トランジスタ部２０がオフされる。
【００３１】
出力信号Ｓ３４は、負荷開放検出回路３４の出力信号である。出力信号Ｓ３４がＨｉの場合、負荷４０が開放されていることを示す。
【００３２】
出力信号Ｓ３５は、過電圧保護回路３５の出力信号である。出力信号Ｓ３５がＨｉの場合。過電圧保護回路３５が過電圧状態であることを示す。
【００３３】
出力信号Ｓ３６は、過電流保護回路３６の出力信号である。出力信号Ｓ３６がＨｉの場合。過電流保護回路３６が過電流状態であることを示す。
【００３４】
出力信号Ｓ３７は、過熱保護回路３７の出力信号である。出力信号Ｓ３７がＨｉの場合。過熱保護回路３７が過熱状態であることを示す。
【００３５】
出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧を示す。出力電流ＩＯＵＴは、半導体装置１００が出力端子ＯＵＴから出力する電流を示す。
【００３６】
ステータス電圧ＶＳＴは、ステータス端子ＳＴから出力される電圧を示す。入力電圧ＶＩＮがＨｉの状態において、ステータス電圧ＶＳＴがＨｉの場合、出力用トランジスタ部２０および負荷４０の動作が正常であることを示す。
【００３７】
入力電圧ＶＩＮがＨｉの状態において、過電圧保護回路３５、過電流保護回路３６および過熱保護回路３７が動作しない場合（例えば、期間Ｔ１）、負荷４０に出力電流ＩＯＵＴが流れる。過電圧保護回路３５、過電流保護回路３６および過熱保護回路３７が動作しない場合とは、出力信号Ｓ３５〜出力信号Ｓ３７がＬｏの場合を指す。また、半導体装置１００は、ステータス電圧ＶＳＴとしてＨｉをマイコンに出力する。
【００３８】
入力電圧ＶＩＮがＬｏの状態において、負荷開放検出回路３４が動作している場合（例えば、期間Ｔ２）、負荷４０がオープンなので、負荷４０に出力電流ＩＯＵＴが流れない。負荷開放検出回路３４が動作している場合とは、出力信号Ｓ３４がＨｉの場合を指す。また、半導体装置１００は、ステータス電圧ＶＳＴとしてＨｉをマイコンに出力する。
【００３９】
入力電圧ＶＩＮがＨｉの状態において、過熱保護回路３７が動作している場合（例えば、期間Ｔ３）、出力用トランジスタ部２０を保護するために、負荷４０に流れる出力電流ＩＯＵＴを遮断する。過熱保護回路３７が動作している場合とは、出力信号Ｓ３７がＨｉの場合を指す。また、半導体装置１００は、ステータス電圧ＶＳＴとしてＬｏをマイコンに出力する。
【００４０】
入力電圧ＶＩＮがＨｉの状態において、過電流保護回路３６が動作している場合（例えば、期間Ｔ４）、出力用トランジスタ部２０を保護するために、負荷４０に流れる出力電流ＩＯＵＴを発振動作させる。過電流保護回路３６が動作している場合とは、出力信号Ｓ３６がＨｉの場合を指す。また、半導体装置１００は、ステータス電圧ＶＳＴとしてＬｏをマイコンに出力する。
【００４１】
表１は、出力用トランジスタ部２０の真理値表を示す。入力電圧ＶＩＮ、ステータス電圧ＶＳＴ、および出力電圧ＶＯＵＴの組み合わせにより、出力用トランジスタ部２０の状態が正常であるか否かが識別される。また、入力電圧ＶＩＮ、ステータス電圧ＶＳＴ、および出力電圧ＶＯＵＴの組み合わせにより、出力用トランジスタ部２０が異常の場合に、どのような異常であるかを検出する。
【表１】
2019046945.tif 000003
【００４２】
図３は、半導体装置１００の断面構造の一例を示す。半導体装置１００は、基板１０に形成された第１導電型のドリフト領域１２およびバッファ領域１４を有する。なお、本明細書においては、第１導電型をｎ型とし、第２導電型をｐ型として説明するが、それぞれ逆の導電型に入れ替えてもよい。
【００４３】
出力用トランジスタ部２０および制御保護回路３０は、同一の基板１０上に形成されている。これにより、半導体装置１００の小型化が実現される。例えば、電子制御化が進む自動車分野において、限られたスペースに多数の電子制御部品を搭載することができる。但し、出力用トランジスタ部２０および制御保護回路３０を同一の基板に集積させることにより、出力用トランジスタ部２０と制御保護回路３０が近接し、レイアウト構成に制約が生じる場合がある。
【００４４】
本例では、出力用トランジスタ部２０は、ＮｃｈＭＯＳトランジスタにより構成されている。なお、出力用トランジスタ部２０にＰｃｈＭＯＳトランジスタを用いてもよい。出力用トランジスタ部２０は、ゲート電極２２、ソース電極２４およびドレイン電極１６を有する。また、出力用トランジスタ部２０は、基板１０に設けられ、ソース電極２４に接続されたウェル層２６を有する。本例のウェル層２６は、第２導電型を有する。
【００４５】
本例の制御保護回路３０は、制御用トランジスタ部７０であるＮｃｈＭＯＳトランジスタおよびＰｃｈＭＯＳトランジスタを有する。基板１０には、ｎ−型のドリフト領域１２およびｎ＋型のバッファ領域１４が形成されている。ＰｃｈＭＯＳトランジスタは、ｎ−型のドリフト領域１２に形成される。ＮｃｈＭＯＳトランジスタは、ｎ−型のドリフト領域１２に形成されたＰウェル内に形成されている。バッファ領域１４の裏面側には、ドレイン電極１６が形成されている。
【００４６】
図４は、天絡時の半導体装置１００の回路図の一例を示す。本例では、天絡時において、出力端子ＯＵＴがバッテリ端子に接続されている。したがって、出力端子ＯＵＴの電圧がバッテリ電圧に設定され、出力電圧ＶＯＵＴが１２Ｖとなる。一方、電源端子ＶＣＣは、イグニッションスイッチＳＷを介してバッテリに接続されているので、電源電圧ＶＣＣがバッテリ電圧からイグニッションスイッチＳＷの電圧降下ＶＳＷだけ小さくなる。電圧降下ＶＳＷが０．８Ｖの場合、電源電圧ＶＣＣは、１１．２Ｖ（＝１２Ｖ−０．８Ｖ）となる。
【００４７】
ここで、半導体装置１００が天絡した場合、図１０にて後述するように、Ｐウェルで形成された抵抗部５１と本例ではＮｃｈＭＯＳトランジスタに接続されたグランド端子ＧＮＤとの間で寄生ＰＮＰトランジスタが動作することにより電流が流れ、ＮｃｈＭＯＳトランジスタがオンしていることと同等となり、半導体装置１００が誤動作する場合がある。天絡検出回路３８は、半導体装置１００が天絡しているか否かを検出する。
【００４８】
図５は、天絡検出回路３８の構成の一例を示す。天絡検出回路３８は、抵抗部５０と、検出用トランジスタ部６０と、ダイオード６５とを備える。
【００４９】
検出用トランジスタ部６０は、半導体装置１００が天絡したか否かを検出する。本例の半導体装置１００は、検出用トランジスタ部６０として、検出用メイントランジスタ６０ａを備える。検出用メイントランジスタ６０ａは、抵抗部５０を介して、半導体装置１００の出力端子ＯＵＴに接続されたゲート端子を有する。ゲート端子は、ゲート電極６２に接続されている。検出用メイントランジスタ６０ａは、第２導電型チャネルを形成するトランジスタ部であって、本例ではＰｃｈＭＯＳトランジスタである。検出用メイントランジスタ６０ａは、半導体装置１００の電源端子ＶＣＣに接続されたソース端子を有する。検出用メイントランジスタ６０ａは、抵抗Ｒを介して、グランド端子ＧＮＤに接続されたドレイン端子を有する。検出用メイントランジスタ６０ａのドレイン端子は、半導体装置１００の天絡状態を示す天絡検出信号ＢＦを出力するための天絡端子に接続されている。抵抗Ｒは、天絡検出信号ＢＦを出力すべく、予め定められた抵抗値を有する。
【００５０】
ダイオード６５は、検出用メイントランジスタ６０ａのゲートソース間に設けられる。ダイオード６５のアノード端子は、検出用メイントランジスタ６０ａのゲート端子に接続される。ダイオード６５のカソード端子は、検出用メイントランジスタ６０ａのソース端子に接続される。本例のダイオード６５は、ゲート保護用のツェナーダイオードとして機能する。即ち、ダイオード６５は、電源端子ＶＣＣと出力端子ＯＵＴとの間に生じた電位差によって、検出用メイントランジスタ６０ａのゲート酸化膜が絶縁破壊することを防止する。
【００５１】
抵抗部５０は、ダイオード６５のアノード端子と出力端子ＯＵＴとの間に設けられる。抵抗部５０は、少なくとも２つの端子に接続されている。本例の抵抗部５０は、一端がダイオード６５のアノード端子に接続され、他端が出力用トランジスタ部２０の出力端子ＯＵＴに接続されている。これにより、抵抗部５０は、ダイオード６５がブレークダウンした場合に、電流でダイオード６５が破壊されるのを防止する。本例の抵抗部５０は、基板１０において、トランジスタ部のウェル層に近接して設けられる。以下では、特に後述する制御用トランジスタ部７０のウェル層７４に近接して設けられる場合を説明する。
【００５２】
ここで、天絡していない正常時では、入力電圧ＶＩＮ＝Ｌｏの場合、出力用トランジスタ部２０がオフとなり、出力電圧ＶＯＵＴがおよそＧＮＤ電位を示す。この場合、電源端子ＶＣＣと出力端子ＯＵＴとの間に、検出用メイントランジスタ６０ａの閾値電圧Ｖｔｈ以上の電位差が生じるので、検出用メイントランジスタ６０ａがオンする。天絡検出回路３８は、検出用メイントランジスタ６０ａがオンすると、天絡検出信号ＢＦとしてＨｉを出力する。
【００５３】
天絡時では、入力電圧ＶＩＮ＝Ｌｏの場合、出力用トランジスタ部２０がオンしないので、出力電圧ＶＯＵＴがおよそバッテリ電位を示す。この場合、電源端子ＶＣＣと出力端子ＯＵＴとの間に、検出用メイントランジスタ６０ａの閾値電圧Ｖｔｈ以上の電位差が生じず、検出用メイントランジスタ６０ａがオフする。天絡検出回路３８は、検出用メイントランジスタ６０ａがオフすると、天絡検出信号ＢＦとしてＬｏを出力する。
【００５４】
以上の通り、半導体装置１００は、正常時に、天絡検出信号ＢＦとしてＨｉを出力し、天絡時に、天絡検出信号ＢＦとしてＬｏを出力する。したがって、半導体装置１００の出力する信号により、天絡状態を検出できる。
【００５５】
図６は、天絡検出回路３８の構成の一例を示す。天絡検出回路３８は、バッファ回路３９と、抵抗部５０と、検出用メイントランジスタ６０ａと、ダイオード６５とを備える。本例の天絡検出回路３８は、バッファ回路３９を備える点で、図５の天絡検出回路３８と相違する。
【００５６】
バッファ回路３９は、天絡検出回路３８が出力する天絡検出信号ＢＦの信号波形を整形する。バッファ回路３９は、整形した天絡検出信号ＢＦを出力する。バッファ回路３９は、検出用メイントランジスタ６０ａのドレイン端子と抵抗Ｒとの間の端子に接続されている。本例のバッファ回路３９は、ＮｃｈＭＯＳトランジスタを備える。半導体装置１００は、寄生ＰＮＰトランジスタが動作しにくい構造を有するので、バッファ回路３９のＮｃｈＭＯＳトランジスタを抵抗部５０に隣接して配置してもよい。
【００５７】
図７Ａは、バッファ回路３９の構成の一例を示す。本例のバッファ回路３９は、４つの検出用バッファトランジスタ６０ｂを備える。本例のバッファ回路３９は、検出用バッファトランジスタ６０ｂとして、２つのＰｃｈＭＯＳトランジスタＰ１，Ｐ２と、２つのＮｃｈＭＯＳトランジスタＮ１，Ｎ２を備える。検出用バッファトランジスタ６０ｂは、検出用トランジスタ部６０の一例である。
【００５８】
電源端子ＶＣＣとグランド端子ＧＮＤとの間には、ＰｃｈＭＯＳトランジスタＰ１とＮｃｈＭＯＳトランジスタＮ１が直列に接続されている。また、電源端子ＶＣＣとグランド端子ＧＮＤとの間には、ＰｃｈＭＯＳトランジスタＰ２とＮｃｈＭＯＳトランジスタＮ２が直列に接続されている。ＰｃｈＭＯＳトランジスタＰ１およびＮｃｈＭＯＳトランジスタＮ１のドレイン端子は、ＰｃｈＭＯＳトランジスタＰ２およびＮｃｈＭＯＳトランジスタＮ２のゲート端子に接続されている。本例では、ＰｃｈＭＯＳトランジスタＰ２のドレイン端子と、ＮｃｈＭＯＳトランジスタＮ２のドレイン端子との間の端子から、天絡検出信号ＢＦが出力される。
【００５９】
図７Ｂは、バッファ回路３９の構成の一例を示す。本例のバッファ回路３９は、２つの検出用バッファトランジスタ６０ｂを備える。本例のバッファ回路３９は、２つの抵抗素子Ｒ１，Ｒ２と、検出用バッファトランジスタ６０ｂとして、２つのＮｃｈＭＯＳトランジスタＮ１，Ｎ２を備える。
【００６０】
電源端子ＶＣＣとグランド端子ＧＮＤとの間には、抵抗Ｒ１とＮｃｈＭＯＳトランジスタＮ１が直列に接続されている。また、電源端子ＶＣＣとグランド端子ＧＮＤとの間には、抵抗Ｒ２とＮｃｈＭＯＳトランジスタＮ２が直列に接続されている。抵抗Ｒ１とＮｃｈＭＯＳトランジスタＮ１のドレイン端子との間の端子は、ＮｃｈＭＯＳトランジスタＮ２のゲート端子に接続されている。本例では、抵抗Ｒ２と、ＮｃｈＭＯＳトランジスタＮ２のドレイン端子との間の端子から、天絡検出信号ＢＦが出力される。
【００６１】
図７Ｃは、バッファ回路３９の構成の一例を示す。本例のバッファ回路３９は、４つの検出用バッファトランジスタ６０ｂを備える。本例のバッファ回路３９は、検出用バッファトランジスタ６０ｂとして、４つのＮｃｈＭＯＳトランジスタＮ１〜Ｎ４を備える。
【００６２】
電源端子ＶＣＣとグランド端子ＧＮＤとの間には、ＮｃｈＭＯＳトランジスタＮ１とＮｃｈＭＯＳトランジスタＮ３が直列に接続されている。また、電源端子ＶＣＣとグランド端子ＧＮＤとの間には、ＮｃｈＭＯＳトランジスタＮ２とＮｃｈＭＯＳトランジスタＮ４が直列に接続されている。ＮｃｈＭＯＳトランジスタＮ１のソース端子およびＮｃｈＭＯＳトランジスタＮ３のドレイン端子は、ＮｃｈＭＯＳトランジスタＮ４のゲート端子に接続されている。本例では、ＮｃｈＭＯＳトランジスタＮ２のソース端子と、ＮｃｈＭＯＳトランジスタＮ４のドレイン端子との間の端子から、天絡検出信号ＢＦが出力される。
【００６３】
図７Ｄは、バッファ回路３９の構成の一例を示す。本例のバッファ回路３９は、４つの検出用バッファトランジスタ６０ｂを備える。本例のバッファ回路３９は、検出用バッファトランジスタ６０ｂとして、４つのＮｃｈＭＯＳトランジスタＮ１〜Ｎ４を備える。本例のＮｃｈＭＯＳトランジスタＮ１およびＮｃｈＭＯＳトランジスタＮ２は、ベースがグランド端子ＧＮＤに接続されている点で図７ＣのＮｃｈＭＯＳトランジスタＮ１およびＮｃｈＭＯＳトランジスタＮ２と相違する。
【００６４】
以上の通り、図７Ａ〜図７Ｄに示したバッファ回路３９は、検出用バッファトランジスタ６０ｂを有する。半導体装置１００は、寄生ＰＮＰトランジスタが動作しにくい構造を有するので、バッファ回路３９の検出用バッファトランジスタ６０ｂを抵抗部５０に隣接して配置してもよい。したがって、半導体装置１００では、バッファ回路３９のレイアウトを自由に設計できる。
【００６５】
［実施例１］
図８は、実施例１に係る半導体装置１００の構成の一例を示す。本例の抵抗部５０は、ポリシリコン膜５２および絶縁膜５４を備える。本例の半導体装置１００は、制御用トランジスタ部７０を備える。本例では、抵抗部５０が制御用トランジスタ部７０のトランジスタのウェル層７４に近接する場合について示す。
【００６６】
制御用トランジスタ部７０は、基板１０に設けられている。また、制御用トランジスタ部７０は、制御保護回路３０に配置されている。制御用トランジスタ部７０は、制御保護回路３０に設けられたトランジスタであればよく、機能は特に限定されない。制御用トランジスタ部７０のトランジスタは、ドリフト領域１２に形成されたウェル層７４内に形成されている。本例の制御用トランジスタ部７０のトランジスタは、ＮｃｈＭＯＳトランジスタである。本例のウェル層７４は、第２導電型を有する。
【００６７】
ポリシリコン膜５２は、２つの端子に接続されている。本例のポリシリコン膜５２は、出力端子ＯＵＴおよび検出用メイントランジスタ６０ａのゲート端子に接続されている。ポリシリコン膜５２は、予め定められた抵抗を有するＮ型又はＰ型のポリシリコン膜である。ポリシリコン膜５２は、ダイオード６５を保護する抵抗部５０として機能できる程度に高い抵抗を有する。ポリシリコン膜５２は、基板１０上に形成され絶縁膜５４上に形成されている。ポリシリコン膜５２は、同一の基板１０に設けられる他のポリシリコン膜と共通のプロセスで形成されてもよい。
【００６８】
本例のポリシリコン膜５２は、基板１０へのイオン注入により形成された第２導電型の拡散層ではないので、ドリフト領域１２および制御用トランジスタ部７０のウェル層７４によって、ＰＮＰの寄生トランジスタを形成しない。
【００６９】
絶縁膜５４は、基板１０のおもて面に形成される。絶縁膜５４は、酸化膜や窒化膜等の任意の絶縁材料であってよい。一例において、絶縁膜５４は、基板１０の熱酸化処理により形成されたＬＯＣＯＳ膜である。絶縁膜５４は、同一の基板１０に設けられる他のＬＯＣＯＳ膜と共通のプロセスで形成されてもよい。
【００７０】
出力用トランジスタ部２０、検出用トランジスタ部６０および制御用トランジスタ部７０は、ゲート部を有する。例えば、出力用トランジスタ部２０は、ゲート電極２２を有する。検出用トランジスタ部６０は、ゲート電極６２を有する。制御用トランジスタ部７０は、ゲート電極７２を有する。一例において、ゲート電極２２、ゲート電極６２、およびゲート電極７２の少なくともいずれかは、ポリシリコンで形成されたゲートポリ電極を有する。この場合、ポリシリコン膜５２のドーパント濃度は、ポリシリコンで形成されたゲート電極２２、ゲート電極６２、およびゲート電極７２のドーパント濃度よりも低い。即ち、ポリシリコン膜５２は、ポリシリコンで形成されたゲート電極２２、ゲート電極６２、およびゲート電極７２よりも高抵抗な膜であってよい。
【００７１】
以上の通り、抵抗部５０は、基板１０へのイオン注入により形成された第２導電型の拡散層ではない。即ち、抵抗部５０は、ドリフト領域１２およびウェル層７４と寄生ＰＮＰトランジスタを構成しない。これにより、天絡検出回路３８は、天絡時の回路誤動作を抑制できる。
【００７２】
なお、本例では、抵抗部５０が制御用トランジスタ部７０のＮｃｈＭＯＳトランジスタに近接して設けられる場合について説明したが、抵抗部５０が近接するトランジスタは、抵抗部５０と同一の基板１０に設けられたトランジスタであれば、特に限定されない。即ち、本例の半導体装置１００は、基板１０に設けられたＮｃｈＭＯＳトランジスタと、抵抗部５０とが隣接された場合であっても、寄生ＰＮＰトランジスタを構成しないので、天絡時の回路誤動作を抑制できる。なお、本実施形態の思想は、抵抗部５０が寄生ＰＮＰトランジスタまたは寄生ＮＰＮトランジスタを構成するように、抵抗部５０がトランジスタ部と近接配置される場合に適用できる。
【００７３】
本例の半導体装置１００は、寄生ＰＮＰトランジスタが動作しにくい構造を有するので、抵抗部５０とウェル層７４との距離を近接させることができる。ここで、抵抗部５０とウェル層７４の距離とは、検出用メイントランジスタ６０ａのゲート端子に接続されたポリシリコン膜５２と、ウェル層７４との最短距離を指す。例えば、抵抗部５０およびウェル層７４は、１０μｍ以下や、好ましくは５μｍ以下の距離に近接される。これにより、半導体装置１００の小型化が実現する。
【００７４】
また、例えば、抵抗部５０とウェル層７４とを近接させるとは、抵抗部５０とウェル層７４との間が、ドリフト領域１２により接続されることを指してよい。即ち、抵抗部５０とウェル層７４とが近接する場合、抵抗部５０とウェル層７４との間に絶縁構造や、他の周辺素子等が形成されていないことを指す。なお、ここでは抵抗部５０と制御用トランジスタ部７０のＮｃｈＭＯＳトランジスタのウェル層７４とを近接させる場合について説明したが、寄生トランジスタを形成する、抵抗部５０と、出力用トランジスタ部２０又は検出用トランジスタ部６０のトランジスタのウェル層を近接させる場合についても同様である。また、ウェル層７４に相当する構成を有さない場合であっても、寄生ＰＮＰトランジスタまたはＮＰＮトランジスタが構成されるものであれば、同様の概念を適用できる。
【００７５】
このように、本例の半導体装置１００は、トランジスタのチャネルの導電型を問わず、抵抗部５０に隣接してトランジスタを設けることができる。例えば、半導体装置１００は、ＮｃｈＭＯＳトランジスタを抵抗部５０に近接させて設けることができる。したがって、半導体装置１００が有する回路のレイアウトの自由度が向上する。
【００７６】
［実施例２］
図９は、実施例２に係る半導体装置１００の構成の一例を示す。本例の抵抗部５０は、第２ウェル層５６に囲まれた拡散抵抗層５８である。
【００７７】
第２ウェル層５６は、基板１０のおもて面に形成される。第２ウェル層５６は、ドーパントの注入により形成された第２導電型の拡散層である。例えば、第２ウェル層５６は、ホウ素（Ｂ）やアルミニウム（Ａｌ）等のイオン注入により形成される。本例の第２ウェル層５６は、ｐ−型の導電型を有する。第２ウェル層５６は、電源端子ＶＣＣに設定された電源電圧ＶＣＣ以下の電位に設定されている。例えば、電源電圧ＶＣＣ以下とは、電源電圧ＶＣＣ又はグランド端子ＧＮＤの電圧を指す。
【００７８】
拡散抵抗層５８は、第２ウェル層５６内において、基板１０のおもて面に形成されている。即ち、拡散抵抗層５８は、第２ウェル層５６に囲われて形成されている。拡散抵抗層５８は、ドーパントの注入により形成された第１導電型の拡散層である。例えば、拡散抵抗層５８は、リン（Ｐ）やヒ素（Ａｓ）等のイオン注入により形成される。拡散抵抗層５８のドーピング濃度は、ドリフト領域１２のドーピング濃度より薄い。本例の拡散抵抗層５８は、ｎ−−型の導電型を有する。拡散抵抗層５８は、検出用メイントランジスタ６０ａのゲート端子に接続されている。また、拡散抵抗層５８は、バッテリ端子の電位（例えば、１２Ｖ）に設定されている。
【００７９】
［比較例１］
図１０は、比較例１に係る半導体装置５００の構成を示す。半導体装置５００は、実施例の抵抗部５０に替えて、抵抗部５１として基板１０に形成されたウェル層５５６を有する。
【００８０】
ウェル層５５６は、基板１０のおもて面に形成される。ウェル層５５６は、出力端子ＯＵＴおよび検出用メイントランジスタ６０ａのゲート端子に接続されている。ウェル層５５６は、ドーパントの注入により形成されたｐ−型の拡散層である。したがって、ウェル層５５６は、ｎ−型のドリフト領域１２およびｐ−型のウェル層７４とＰＮＰの寄生トランジスタを形成している。
【００８１】
ここで、本例の半導体装置５００が天絡した場合、ウェル層５５６が出力端子ＯＵＴの電圧１２Ｖに設定され、電源端子ＶＣＣの電圧が１１．２Ｖとなる。また、制御用トランジスタ部７０のＮｃｈＭＯＳトランジスタが形成されたウェル層７４がグランド端子ＧＮＤに接続されている。したがって、寄生ＰＮＰトランジスタがオンして、Ｐウェルで形成された抵抗部５１と制御用トランジスタ部７０のＮｃｈＭＯＳトランジスタのグランド端子ＧＮＤとの間で電流が流れる。これにより、比較例１に係る半導体装置５００では、天絡時に誤作動を誘発する場合がある。
【００８２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８４】
１０・・・基板、１２・・・ドリフト領域、１４・・・バッファ領域、１６・・・ドレイン電極、２０・・・出力用トランジスタ部、２２・・・ゲート電極、２４・・・ソース電極、２６・・・ウェル層、３０・・・制御保護回路、３１・・・電源、３２・・・制御ロジック、３３・・・レベルシフトドライバ、３４・・・負荷開放検出回路、３５・・・過電圧保護回路、３６・・・過電流保護回路、３７・・・過熱保護回路、３８・・・天絡検出回路、３９・・・バッファ回路、４０・・・負荷、５０、５１・・・抵抗部、５２・・・ポリシリコン膜、５４・・・絶縁膜、５６・・・第２ウェル層、５８・・・拡散抵抗層、６０・・・検出用トランジスタ部、６０ａ・・・検出用メイントランジスタ、６０ｂ・・・検出用バッファトランジスタ、６２・・・ゲート電極、６５・・・ダイオード、７０・・・制御用トランジスタ部、７２・・・ゲート電極、７４・・・ウェル層、１００・・・半導体装置、５００・・・半導体装置、５５６・・・ウェル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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