(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】メモリトランジスタ（ＭＴｒ）が形成される領域１Ａａに開口部を有し、且つ、その他の領域１Ａｂ、領域２Ａおよび領域３Ａを覆うレジストパターンＰＲ１を用意する。次に、このレジストパターンＰＲ１をマスクとしてイオン注入を行うことで、領域１Ａａの半導体基板ＳＢの表面にチャネル領域ＣＨ１ａと、チャネル領域ＣＨ１ａ内に窒素導入箇所ＮＬとを形成する。次に、レジストパターンＰＲ１を除去する。その後、領域１Ａａの半導体基板ＳＢ上に、電荷蓄積層（ＣＳＬ）を有するゲート絶縁膜（ＧＦ１ａ）が形成され、ゲート絶縁膜（ＧＦ１ａ）上に、ゲート電極（ＭＧ）が形成される。【選択図】図７
2019135757.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルの一部を構成する第１ＭＩＳＦＥＴが形成される第１領域、および、第２ＭＩＳＦＥＴが形成される第２領域を有する半導体装置の製造方法であって、
（ａ）半導体基板に、第１導電型の第１ウェルを形成する工程、
（ｂ）前記第１領域の前記半導体基板上に開口部を有し、且つ、前記第２領域の前記半導体基板を覆う第１レジストパターンを形成する工程、
（ｃ）前記第１レジストパターンをマスクとして、前記第１導電型と反対の第２導電型の不純物をイオン注入することで、前記第１領域の前記第１ウェルの表面に前記第１ＭＩＳＦＥＴの第１チャネル領域を形成する工程、
（ｄ）前記第１レジストパターンをマスクとして、窒素をイオン注入することで、前記第１チャネル領域内に窒素導入箇所を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１レジストパターンを除去する工程、
（ｆ）前記（ｅ）工程後、前記第１領域の前記第１チャネル領域上に、電荷の保持が可能なトラップ性絶縁膜を有する前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ゲート絶縁膜上に、前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記窒素導入箇所の窒素濃度は、１×１０２０〜２×１０２０／ｃｍ３である、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記窒素導入箇所を形成するためのイオン注入は、窒素のドーズ量を５×１０１４〜１×１０１５／ｃｍ２の範囲とした条件で行われる、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｃ）工程において、前記第１チャネル領域を形成するためのイオン注入は、砒素のドーズ量を２×１０１２／ｃｍ２以下の範囲とした条件で行われる、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、更に、
（ｈ）前記（ｂ）工程前に、前記第１領域および前記第２領域の前記半導体基板上に、第１絶縁膜を形成する工程、
（ｉ）前記（ｄ）工程と前記（ｅ）工程との間に、前記第１レジストパターンをマスクとしてエッチング処理を行うことで、前記第１領域の前記第１絶縁膜を除去する工程、
を有し、
前記（ｂ）工程では、前記第１レジストパターンを、前記第２領域の前記第１絶縁膜上に形成する、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜は、前記半導体基板上に形成された第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成され、且つ、窒化シリコン膜である前記トラップ性絶縁膜と、前記トラップ性絶縁膜上に形成された第２酸化シリコン膜と、を有し、
前記第１酸化シリコン膜には、前記窒素導入箇所から窒素が導入されている、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記不揮発性メモリセルの書き込み動作または消去動作は、ＦＮトンネル現象を用いて行われる、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記半導体装置は、第３ＭＩＳＦＥＴが形成される第３領域を有し、
前記第１ＭＩＳＦＥＴは、前記不揮発性メモリセルのメモリトランジスタを構成し、
前記第３ＭＩＳＦＥＴは、前記不揮発性メモリセルの選択トランジスタを構成し、
前記（ｂ）工程において、第１レジストパターンは、前記第３領域を覆う、半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、更に、
（ｊ）前記（ａ）工程前に、前記半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を準備する工程、
（ｋ）前記（ｊ）工程と前記（ａ）工程との間に、前記第１領域および前記第２領域の前記半導体層を除去する工程、
（ｌ）前記（ｂ）工程と前記（ｃ）工程との間に、前記第１レジストパターンをマスクとしてエッチング処理を行うことで、前記第１領域の前記絶縁層を除去する工程、
を有し、
前記（ｂ）工程では、前記第１レジストパターンを、前記第２領域の前記絶縁層上に形成する、半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、
前記（ｇ）工程において、第１導電性膜をパターニングすることで、前記第１領域に、前記第１ゲート電極が形成され、前記第２領域に、前記第２ＭＩＳＦＥＴの第２ゲート電極が形成される、半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴは、ｎ型のトランジスタであり、
前記第２ＭＩＳＦＥＴは、ｐ型のトランジスタである、半導体装置の製造方法。
【請求項１２】
請求項１に記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、それぞれｎ型のトランジスタである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込および消去が可能な不揮発性メモリセルとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）およびフラッシュメモリが広く使用されている。これらの不揮発性メモリセルは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化シリコン膜などの絶縁膜で挟まれた浮遊ゲート電極またはトラップ性絶縁膜を有しており、この浮遊ゲート電極またはトラップ性絶縁膜に蓄積された電荷状態を記憶情報としている。このトラップ性絶縁膜は、電荷の蓄積可能な絶縁層を言い、一例として、窒化シリコン膜などが挙げられる。このような不揮発性メモリセルとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタが広く用いられている。
【０００３】
例えば、特許文献１には、半導体基板上に、耐圧の異なる２種類のトランジスタと、ＭＯＮＯＳ型トランジスタとを形成する技術が開示されている。
【０００４】
また、特許文献２には、ｐＭＯＳが形成されるｎ型ウェルにフッ素を注入し、ｎＭＯＳが形成されるｐ型ウェルに窒素を注入する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００５０４号公報
【特許文献２】特開２００８−２１８８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＯＮＯＳ型トランジスタのゲート絶縁膜は、まず半導体基板上に下層膜となる酸化シリコン膜を形成し、下層膜上に電荷蓄積層となる窒化シリコン膜を形成し、電荷蓄積層上に上層膜となる酸化シリコン膜を形成する。この時、リテンションなどの不揮発性メモリセル特性を向上させる目的で、下層膜と半導体基板との界面に窒素を導入する。しかしながら、窒素が、ＭＯＮＯＳ型トランジスタの下層膜だけでなく、ＭＯＮＯＳ型トランジスタとは別の領域に形成される他のＭＩＳＦＥＴのゲート絶縁膜にも導入されると、他のＭＩＳＦＥＴの特性が、変動または劣化する恐れがある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板に、第１導電型の第１ウェルを形成する工程、（ｂ）第１領域の半導体基板上に開口部を有し、且つ、第２領域の半導体基板上を覆う第１レジストパターンを形成する工程、を有する。また、半導体装置の製造方法は、（ｃ）第１レジストパターンをマスクとして、第１導電型と反対の第２導電型の不純物をイオン注入することで、第１領域の第１ウェルの表面に第１ＭＩＳＦＥＴの第１チャネル領域を形成する工程、（ｄ）第１レジストパターンをマスクとして、窒素をイオン注入することで、第１チャネル領域内に窒素導入箇所を形成する工程、を有する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態の半導体装置である半導体チップのレイアウトを示す回路ブロック図である。
【図２】不揮発性メモリ回路の一部のメモリセルの平面レイアウト図である。
【図３】メモリセルの動作電圧を示す図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】本願発明者による実験データを示す図である。
【図２１】本願発明者による実験データを示す図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】実施の形態４の半導体装置を示す断面図である。
【図３０】検討例１の半導体装置の製造工程を示す断面図である。
【図３１】検討例２の半導体装置の製造工程を示す断面図である。
【図３２】検討例３の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１４】
（実施の形態１）
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの大まかなレイアウトを示す回路ブロック図である。
【００１５】
回路ブロックＣ１は、ＥＥＰＲＯＭおよびフラッシュメモリなどの不揮発性メモリ回路を構成し、半導体素子として、複数のメモリセルＭＣが形成されている領域である。
【００１６】
回路ブロックＣ２は、Ｉ／Ｏ（Input/Output）回路を構成し、半導体素子として、３．３Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴが形成されている領域である。
【００１７】
回路ブロックＣ３は、ＣＰＵ（Central Processing Unit）を含むロジック回路、および、ＳＲＡＭ（Static Random Access Memory）を構成し、半導体素子として、高耐圧ＭＩＳＦＥＴよりも耐圧が低く、且つ、１．２Ｖ程度の電圧で駆動する低耐圧ＭＩＳＦＥＴが形成されている領域である。
【００１８】
図２は、回路ブロックＣ１の不揮発性メモリ回路の一部を示しており、４つのメモリセル（不揮発性メモリセル）ＭＣの簡易的な平面レイアウト図を示している。なお、図２は平面図であるが、図面を見易くするため、メモリゲート線ＭＧ０、ＭＧ１および制御ゲート線ＣＧ０、ＣＧ１にハッチングを付している。
【００１９】
例えば、左上のメモリセルＭＣは、ＭＩＳＦＥＴとしてメモリトランジスタＭＴｒおよび選択トランジスタＳＴｒを含み、メモリゲート線ＭＧ０、制御ゲート線ＣＧ０、ビット線ＢＬ０およびソース線ＳＬ０に接続している。
【００２０】
複数のメモリセルＭＣは、素子分離部ＳＴＩによって区画された活性領域ＡＲ０、ＡＲ１に形成されている。活性領域ＡＲ０、ＡＲ１は、ソース線ＳＬ０、ＳＬ１と接続し、且つ、メモリセルＭＣのソース領域となる拡散領域ＭＳおよび不純物領域ＬＭＳ、並びに、ビット線ＢＬ０、ＢＬ１と接続し、且つ、メモリセルＭＣのドレイン領域となる拡散領域ＭＤおよび不純物領域ＬＭＤなどが形成されている領域である。これらの領域について、メモリセルＭＣの断面図が示されている図１９の領域１Ａを用いて、以下に説明する。
【００２１】
メモリゲート線ＭＧ０、ＭＧ１の各々は、Ｘ方向に延在し、Ｘ方向で隣接する各メモリセルＭＣに接続し、且つ、図１９のメモリゲート電極ＭＧによって構成されている。
【００２２】
制御ゲート線ＣＧ０、ＣＧ１の各々は、Ｘ方向に延在し、Ｘ方向で隣接する各メモリセルＭＣに接続し、且つ、図１９の制御ゲート電極ＣＧによって構成されている。
【００２３】
ビット線ＢＬ０、ＢＬ１の各々は、Ｙ方向に延在する配線であり、Ｙ方向で隣接する各メモリセルＭＣに接続し、且つ、図１９のドレイン領域を構成する拡散領域ＭＤおよび不純物領域ＬＭＤと電気的に接続されている。なお、ビット線ＢＬ０、ＢＬ１を構成する配線は、例えば図１９に示される配線Ｍ１、または、配線Ｍ１より上層の配線（図示せず）である。
【００２４】
ソース線ＳＬ０，ＳＬ１の各々は、Ｙ方向に延在する配線であり、Ｙ方向で隣接する各メモリセルＭＣに接続し、且つ、図１９のソース領域を構成する拡散領域ＭＳおよび不純物領域ＬＭＳと電気的に接続されている。なお、ソース線ＳＬ０，ＳＬ１を構成する配線は、例えば図１９に示される配線Ｍ１、または、配線Ｍ１より上層の配線（図示せず）である。また、図示はしないが、ソース線ＳＬ０，ＳＬ１は、それぞれグローバルソース線に接続されており、共通の電位が供給される。
【００２５】
また、活性領域ＡＲ０、ＡＲ１には、図１９に示されるｐ型のウェルＰＷが形成されている。
【００２６】
図３は、図２に示されるメモリゲート線ＭＧ０、ＭＧ１、制御ゲート線ＣＧ０、ＣＧ１、ソース線ＳＬ０，ＳＬ１、ビット線ＢＬ０、ＢＬ１、および、ウェルＰＷに、書き込み動作時、消去動作時および読み出し動作時に、それぞれ印加される電圧を示している。なお、図中の「Ｏｐｅｎ」とは、電圧が印加されていないフローティング状態であることを意味している。
【００２７】
書き込み動作時には、図２の左上のメモリセルＭＣが選択され、メモリゲート線ＭＧ０とウェルＰＷとの間に１０Ｖの電位差を発生させる。これにより、メモリゲート電極ＭＧ下のチャネル領域ＣＨ１ａ全面から電荷蓄積層ＣＳＬへ電子が注入されることで、メモリセルＭＣが書き込み状態となる。すなわち、ＦＮ（Fowler-Nordheim）トンネル現象により、メモリセルＭＣの書き込み動作が行われる。
【００２８】
消去動作時には、図２の左上および右上のメモリセルＭＣが選択され、メモリゲート線ＭＧ０とウェルＰＷとの間に１０Ｖの電位差を発生させる。これにより、電荷蓄積層ＣＳＬに蓄積されていた電子が、メモリゲート電極ＭＧ下のチャネル領域へ放出される。すなわち、ＦＮトンネル現象により、メモリセルＭＣの消去動作が行われる。
【００２９】
読み出し時には、図２の左上のメモリセルＭＣが選択される。この時、選択トランジスタＳＴｒはオン状態となるが、メモリトランジスタＭＴｒは、電荷蓄積層ＣＳＬに電子が蓄積されていればオフ状態となり、電荷蓄積層ＣＳＬに電子が蓄積されていなければオン状態となる。このように、選択トランジスタＳＴｒおよびメモリトランジスタＭＴｒに電流が流れるか否かの判定を行うことで、メモリセルＭＣが、書き込み状態であるか、または、消去状態であるかを判定できる。
【００３０】
また、本実施の形態では、チャネル領域ＣＨ１ａは、ｐ型の不純物と、ｎ型の不純物とを含む領域であり、総合的に、チャネル領域ＣＨ１ａをｎ型の不純物領域としている。このため、読み出し時にメモリゲート電極ＭＧへ印加される電圧が０Ｖでも、読み出し動作を行うことができる。なお、チャネル領域ＣＨ１ａを、総合的に、ｐ型の不純物領域としてもよい。その場合には、読み出し時にメモリゲート電極ＭＧへ印加される電圧は、正電圧とする。
【００３１】
後で詳細に説明するが、本実施の形態の半導体装置の主な特徴は、メモリトランジスタＭＴｒのチャネル領域ＣＨ１ａに、イオン注入法によって、選択的に窒素導入箇所ＮＬを形成することである。以下に、本実施の形態の半導体装置の製造方法、検討例の説明、および、本実施の形態の主な特徴を、順番に説明する。
【００３２】
＜半導体装置の製造方法＞
以下に、本実施の形態の半導体装置の製造方法を、図４〜図１９を用いて説明する。まず、図中に示される領域１Ａ〜３Ａについて説明する。
【００３３】
領域１Ａは、半導体チップＣＨＰのうち、回路ブロックＣ１の不揮発性メモリ回路を構成する半導体素子であるメモリセルＭＣが形成される領域であり、図２のＡ−Ａ線に沿った断面図に対応している。また、領域１Ａは、領域１Ａａおよび領域１Ａｂを含み、領域１Ａａは、メモリセルＭＣのメモリトランジスタＭＴｒが形成される領域であり、領域１Ａｂは、メモリセルＭＣの選択トランジスタＳＴｒが形成される領域である。
【００３４】
領域２Ａは、半導体チップＣＨＰのうち、回路ブロックＣ２の高耐圧ＭＩＳＦＥＴであるｐ型のＭＩＳＦＥＴ１Ｑが形成される領域である。なお、回路ブロックＣ２にはｎ型の高耐圧ＭＩＳＦＥＴも形成されるが、ここではその説明を省略する。
【００３５】
領域３Ａは、半導体チップＣＨＰのうち、回路ブロックＣ３の低耐圧ＭＩＳＦＥＴであるｐ型のＭＩＳＦＥＴ２Ｑが形成される領域である。なお、回路ブロックＣ３にはｎ型の低耐圧ＭＩＳＦＥＴも形成されるが、ここではその説明を省略する。
【００３６】
図４には、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＭと、を有する、所謂ＳＯＩ（Silicon On Insulator）基板が示されている。
【００３７】
半導体基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度である。半導体層ＳＭは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＭの厚さは、例えば１０〜２０ｎｍ程度である。なお、半導体層ＳＭには、イオン注入などによって不純物が導入されていない。
【００３８】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により形成される。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせる。その後、第２半導体基板を薄膜化する。この結果、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。
【００３９】
次に、半導体層ＳＭ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなる絶縁膜ＰＡＤを形成する。
【００４０】
図５は、絶縁膜ＰＡＤおよび半導体層ＳＭの除去工程を示している。
【００４１】
まず、フォトリソグラフィ法およびドライエッチング処理によって、絶縁膜ＰＡＤ、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢを貫く溝を形成し、この溝内に絶縁膜を埋め込むことにより素子分離部ＳＴＩを形成する。図５では、素子分離部ＳＴＩを図示していないが、各領域１Ａ〜３Ａは、素子分離部ＳＴＩによって、互いに分離されている。なお、図６〜図２０などの他の断面図でも、素子分離部ＳＴＩの図示を省略している。
【００４２】
次に、フォトリソグラフィ法およびエッチング処理によって、領域３Ａの絶縁膜ＰＡＤおよび半導体層ＳＭを残すように、領域１Ａおよび領域２Ａの絶縁膜ＰＡＤおよび半導体層ＳＭを選択的に順次除去する。これにより、領域１Ａおよび領域２Ａの絶縁層ＢＸを露出させる。
【００４３】
図６は、ウェルＤＮＷ、ウェルＰＷ、ウェルＮＷ１、ウェルＮＷ２、チャネル領域ＣＨ１ｂおよびチャネル領域ＣＨ２の形成工程を示している。
【００４４】
まず、フォトリソグラフィ法およびイオン注入法によって、領域１Ａの半導体基板ＳＢにｎ型のウェルＤＮＷを形成する。
【００４５】
次に、半導体基板ＳＢに熱処理を施すことで、ウェルＤＮＷに含まれる不純物を活性化させる。この活性化のための熱処理は、例えば１１００℃で、２時間程度とした条件で行われる。
【００４６】
次に、フォトリソグラフィ法およびイオン注入法によって、領域１ＡのウェルＤＮＷ内にｐ型のウェルＰＷを形成し、領域２Ａの半導体基板ＳＢにｎ型のウェルＮＷ１を形成し、領域３Ａの半導体基板ＳＢにｎ型のウェルＮＷ２を形成する。また、領域２ＡのウェルＮＷ１の表面、および、領域１Ａのうち領域１ＡｂのウェルＰＷの表面には、閾値調整などを目的とするイオン注入が行われ、ウェルＮＷ１にチャネル領域ＣＨ２が形成され、ウェルＰＷにチャネル領域ＣＨ１ｂが形成される。図面では、チャネル領域ＣＨ１ｂおよびチャネル領域ＣＨ２などの各チャネル領域を、破線で示している。また、本実施の形態では、この時点では、領域１ＡａのウェルＰＷの表面には、閾値調整用のイオン注入は行わない。
【００４７】
また、領域３ＡのウェルＮＷ２は、後述のゲート電極ＧＬと共に、ＭＩＳＦＥＴ２Ｑのゲートとして機能する領域であり、ウェルＮＷ２にゲート電極ＧＬとは独立した電圧を印加することによって、ＭＩＳＦＥＴ２Ｑの閾値を制御するための領域である。なお、ウェルＮＷ２に電圧を印加するために、領域３Ａの半導体層ＳＭおよび絶縁層ＢＸの一部を除去し、ウェルＮＷ２を露出して給電領域としているが、ここでは給電領域の説明は省略する。また、絶縁層ＢＸに接するウェルＮＷ２の表面に、ウェルＮＷ２よりも高濃度のｐ型不純物領域を形成してもよい。
【００４８】
次に、半導体基板ＳＢに熱処理を施すことで、各ウェルおよび各チャネル領域に含まれる不純物を活性化させる。この活性化のための熱処理は、例えば９５０℃で、１分程度とした条件で行われる。
【００４９】
図７は、絶縁膜ＰＡＤおよび絶縁層ＢＸの除去工程、並びに、絶縁膜ＩＦ１、レジストパターンＰＲ１、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬの形成工程を示している。
【００５０】
まず、フッ酸を含む溶液を用いたウェットエッチング処理により、領域１Ａおよび領域２Ａに残されていた絶縁層ＢＸ、および、領域３Ａに残されていた絶縁膜ＰＡＤを除去する。これにより、領域１Ａおよび領域２Ａでは、半導体基板ＳＢが露出し、領域３Ａでは、半導体層ＳＭが露出する。
【００５１】
次に、領域１Ａおよび領域２Ａの半導体基板ＳＢ上、並びに、領域３Ａの半導体層ＳＭ上に、例えば熱酸化法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、後の工程で、選択トランジスタＳＴｒのゲート絶縁膜ＧＦ１ｂ、および、ＭＩＳＦＥＴ１Ｑのゲート絶縁膜ＧＦ２の主体となる膜であり、絶縁膜ＩＦ１の膜厚は、８ｎｍ程度である。
【００５２】
次に、領域１Ａａに開口部を有し、且つ、領域１Ａｂ、領域２Ａおよび領域３Ａを覆うレジストパターンＰＲ１を形成する。
【００５３】
次に、メモリトランジスタＭＴｒの閾値調整用のイオン注入を行う。まず、レジストパターンＰＲ１をマスクとして用いてイオン注入を行うことで、領域１ＡａのウェルＰＷの表面に、チャネル領域ＣＨ１ａを形成する。このイオン注入は、例えば砒素（Ａｓ）を用いて行われ、例えば注入エネルギーを２５ｋｅＶとし、ドーズ量を２．０×１０１２／ｃｍ２以下とした条件で行われる。なお、このイオン注入により、ウェルＰＷの表面はｎ型となる。すなわち、チャネル領域ＣＨ１ａは、ｐ型の不純物と、ｎ型の不純物とを含む領域である。本実施の形態では、最終的に、チャネル領域ＣＨ１ａをｎ型の不純物領域としているが、砒素のドーズ量を調整し、チャネル領域ＣＨ１ａをｐ型の不純物領域としてもよい。
【００５４】
次に、レジストパターンＰＲ１をマスクとして用いてイオン注入を行うことで、チャネル領域ＣＨ１ａの表面に、窒素が導入され、窒素導入箇所ＮＬが形成される。このイオン注入は、窒素（Ｎ）を用いて行われ、注入エネルギーを１０ｋｅＶとし、ドーズ量を５×１０１４〜１×１０１５／ｃｍ２の範囲とした条件、または、注入エネルギーを６ｋｅＶとし、ドーズ量を１×１０１４〜５×１０１４／ｃｍ２の範囲とした条件で行われる。また、この窒素を用いたイオン注入は、領域１Ａａのみで行われ、他の領域では行われない。
【００５５】
なお、この時点では、レジストパターンＰＲ１を除去せずに、残しておく。
【００５６】
図８は、絶縁膜ＩＦ１の除去工程を示している。
【００５７】
図７の工程で使用したレジストパターンＰＲ１をマスクとしてエッチング処理を行うことにより、領域１Ａａにおいて、絶縁膜ＩＦ１が選択的に除去され、半導体基板ＳＢが露出される。このエッチング処理は、例えば、ドライエッチング処理、または、フッ酸などを用いたウェットエッチング処理によって行われる。
【００５８】
絶縁膜ＩＦ１の除去工程後、レジストパターンＰＲ１を、アッシング処理などによって除去する。
【００５９】
その後、半導体基板ＳＢに熱処理を施すことで、チャネル領域ＣＨ１ａに含まれる不純物を活性化させる。この活性化のための熱処理は、例えば９５０℃で、１分程度とした条件で行われる。また、窒素導入箇所ＮＬの窒素濃度は、１×１０２０〜２×１０２０／ｃｍ３程度である。
【００６０】
以上のように、領域１ＡａのウェルＰＷに、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬが形成される。後で詳細に説明するが、この窒素導入箇所ＮＬは、メモリトランジスタＭＴｒのリテンション特性を改善するために設けられている。
【００６１】
本実施の形態では、図８の絶縁膜ＩＦ１の一部を除去する工程に、図７のチャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬの形成工程で使用したレジストパターンＰＲ１を兼用している。このため、新たなマスクを作成する必要がなく、製造コストを低減できる。
【００６２】
図９は、絶縁膜ＩＦ２、絶縁膜ＩＦ３および絶縁膜ＩＦ４の形成工程を示している。
【００６３】
まず、領域１ＡａのウェルＰＷ上に、例えば熱酸化法を用いて、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２の膜厚は、２〜３ｎｍ程度である。なお、この時、領域１Ａｂ、領域２Ａおよび領域３Ａに形成されている絶縁膜ＩＦ１も熱酸化処理に晒されるため、各絶縁膜ＩＦ１の膜厚が少し増加する。また、絶縁膜ＩＦ２の形成工程時に、領域１Ａａにおいて、窒素導入箇所ＮＬの窒素の一部は、絶縁膜ＩＦ２中に取り込まれる。
【００６４】
次に、例えばＣＶＤ法またはＡＬＤ法によって、領域１Ａａの絶縁膜ＩＦ２上に、例えば窒化シリコンからなる絶縁膜ＩＦ３を形成する。この時、領域１Ａｂ、領域２Ａおよび領域３Ａでは、絶縁膜ＩＦ１上に絶縁膜ＩＦ３が形成される。絶縁膜ＩＦ３の膜厚は、５〜１０ｎｍ程度である。また、絶縁膜ＩＦ３は、後の工程で、メモリトランジスタＭＴｒのゲート絶縁膜ＧＦ１ａの一部である電荷蓄積層ＣＳＬとなる膜であり、電荷の保持が可能なトラップ性絶縁膜である。
【００６５】
次に、例えばＩＳＳＧ（In-situ Steam Generation）酸化法によって、領域１Ａ〜３Ａの絶縁膜ＩＦ３上に、例えば酸化シリコンからなる絶縁膜ＩＦ４を形成する。なお、絶縁膜ＩＦ４の膜厚は、３〜４ｎｍ程度である。また、絶縁膜ＩＦ４は、ＩＳＳＧ酸化法に代えて、ＣＶＤ法で形成してもよい。
【００６６】
図１０は、絶縁膜ＩＦ３および絶縁膜ＩＦ４の除去工程を示している。
【００６７】
まず、領域１Ａａを覆い、且つ、領域１Ａｂ、領域２Ａおよび領域３Ａを露出するレジストパターンＰＲ２を形成する。次に、レジストパターンＰＲ２をマスクとして、エッチング処理を行うことにより、レジストパターンＰＲ２から露出している絶縁膜ＩＦ４および絶縁膜ＩＦ３を、順次除去する。これにより、領域１Ａａでは絶縁膜ＩＦ４および絶縁膜ＩＦ３は残され、その他の領域では絶縁膜ＩＦ１が露出される。その後、レジストパターンＰＲ２を、アッシング処理などによって除去する。
【００６８】
図１１は、絶縁膜ＩＦ１の除去工程、および、絶縁膜ＩＦ５の形成工程を示している。
【００６９】
まず、領域１Ａおよび領域２Ａを覆い、且つ、領域３Ａを露出するレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとして、フッ酸などを用いたウェットエッチング処理を行うことにより、領域３Ａにおいて、絶縁膜ＩＦ１を除去し、半導体層ＳＭを露出する。その後、このレジストパターンを、アッシング処理などによって除去する。
【００７０】
次に、ＩＳＳＧ酸化法によって、領域３Ａの半導体層ＳＭ上に、例えば酸化シリコンからなる絶縁膜ＩＦ５を形成する。この絶縁膜ＩＦ５は、後の工程でＭＩＳＦＥＴ２Ｑのゲート絶縁膜ＧＦ３となる。絶縁膜ＩＦ５の膜厚は、２〜３ｎｍ程度である。なお、この時、領域１Ａａに形成されている絶縁膜ＩＦ４、並びに、領域１Ａｂおよび領域２Ａに形成されている絶縁膜ＩＦ１も熱酸化処理に晒されるため、これら絶縁膜の膜厚が少し増加する。
【００７１】
図１２は、導電性膜ＦＧおよび絶縁膜ＩＦ６の形成工程を示している。
【００７２】
まず、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜ＦＧを堆積する。続いて、フォトリソグラフィ法およびイオン注入法を用いて、各領域の導電性膜ＦＧに不純物を導入する。ここでは、領域１Ａの導電性膜ＦＧにはｎ型の不純物を導入し、領域２Ａおよび領域３Ａの導電性膜ＦＧにはｐ型の不純物を導入する。なお、導電性膜ＦＧは、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜であってもよい。
【００７３】
次に、導電性膜ＦＧ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ６を堆積する。
【００７４】
図１３は、キャップ膜ＣＰ、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨ、ゲート電極ＧＬ、オフセットスペーサＯＳ、絶縁膜Ｘ２、ゲート絶縁膜ＧＦ１ｂ、ゲート絶縁膜ＧＦ２およびゲート絶縁膜ＧＦ３の形成工程を示している。
【００７５】
まず、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＩＦ６と導電性膜ＦＧとをパターニングする。導電性膜ＦＧがパターニングされたことにより、領域１Ａａにメモリゲート電極ＭＧが形成され、領域１Ａｂに制御ゲート電極ＣＧが形成され、領域２Ａにゲート電極ＧＨが形成され、領域３Ａにゲート電極ＧＬが形成される。また、各ゲート電極上には、絶縁膜ＩＦ６がパターニングされたことにより、それぞれキャップ膜ＣＰが形成される。
【００７６】
次に、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば酸化シリコンからなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことにより、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの側面に、オフセットスペーサＯＳを形成する。ここで、異方性エッチングを続けることにより、オフセットスペーサＯＳから露出している絶縁膜ＩＦ４、絶縁膜ＩＦ１および絶縁膜ＩＦ５が除去される。この結果、領域１Ａａでは、メモリゲート電極ＭＧ下の絶縁膜ＩＦ４が絶縁膜Ｘ２として残され、領域１Ａｂでは、制御ゲート電極ＣＧ下の絶縁膜ＩＦ１がゲート絶縁膜ＧＦ１ｂとして残され、領域２Ａでは、ゲート電極ＧＨ下の絶縁膜ＩＦ１がゲート絶縁膜ＧＦ２として残され、領域３Ａでは、ゲート電極ＧＬ下の絶縁膜ＩＦ５がゲート絶縁膜ＧＦ３として残される。
【００７７】
図１４は、電荷蓄積層ＣＳＬ、絶縁膜Ｘ１、不純物領域ＬＭＳ、不純物領域ＬＤＤ１および不純物領域ＬＭＤの形成工程を示している。
【００７８】
まず、領域２Ａおよび領域３Ａを覆い、且つ、領域１Ａを露出するレジストパターンＰＲ３を形成する。次に、このレジストパターンＰＲ３をマスクとしてエッチング処理を行うことで、領域１Ａａにおいて、メモリゲート電極ＭＧおよびオフセットスペーサＯＳから露出している絶縁膜ＩＦ３および絶縁膜ＩＦ２を、ドライエッチングによって、順次除去する。この結果、メモリゲート電極ＭＧ下において、絶縁膜ＩＦ３が電荷蓄積層ＣＳＬとして残され、絶縁膜ＩＦ２が絶縁膜Ｘ１として残される。以上により、メモリゲート電極ＭＧ下において、絶縁膜Ｘ２、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ１を有するゲート絶縁膜ＧＦ１ａが形成される。
【００７９】
次に、このレジストパターンＰＲ３をマスクとして、砒素またはリンなどをイオン注入することで、領域１ＡのウェルＰＷ内に、ｎ型の不純物領域ＬＭＳ、ｎ型の不純物領域ＬＤＤ１、および、ｎ型の不純物領域ＬＭＤを形成する。
【００８０】
不純物領域ＬＭＳは、メモリセルＭＣのソース領域の一部を構成し、制御ゲート電極ＣＧの一方側の半導体基板ＳＢに形成される。不純物領域ＬＤＤ１は、選択トランジスタＳＴｒとメモリトランジスタＭＴｒとを電気的に接続させる領域であり、制御ゲート電極ＣＧの他方側とメモリゲート電極ＭＧの一方側との間の半導体基板ＳＢに形成される。不純物領域ＬＭＤは、メモリセルＭＣのドレイン領域の一部を構成し、メモリゲート電極ＣＧの他方側の半導体基板ＳＢに形成される。
【００８１】
その後、レジストパターンＰＲ３を、アッシング処理などによって除去する。
【００８２】
この不純物領域ＬＭＳ、不純物領域ＬＤＤ１および不純物領域ＬＭＤの形成工程は、後で行われる不純物領域ＬＤＤ２などの形成工程と、同じタイミングで行うこともできる。しかしながら、図１４のように、絶縁膜ＩＦ３および絶縁膜ＩＦ２を除去する工程で用いたレジストパターンＰＲ３を兼用することで、新たなマスクを作成する必要がなく、製造コストを低減できる。
【００８３】
図１５は、サイドウォールスペーサＳＷ１、ダミーサイドウォールスペーサＤＳＷおよび絶縁膜ＩＦ７の形成工程を示している。
【００８４】
まず、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングによって加工することで、オフセットスペーサＯＳを介して、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬの各側面に、サイドウォールスペーサＳＷ１が形成される。また、サイドウォールスペーサＳＷ１は、ゲート絶縁膜ＧＦ１ａ、ゲート絶縁膜ＧＦ１ｂ、ゲート絶縁膜ＧＦ２およびゲート絶縁膜ＧＦ３のそれぞれの側面も覆うように形成されている。
【００８５】
次に、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば酸化シリコンからなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングによって加工することで、サイドウォールスペーサＳＷ１およびオフセットスペーサＯＳを介して、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬの各側面に、ダミーサイドウォールスペーサＤＳＷが形成される。
【００８６】
次に、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜ＩＦ７を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、領域１Ａおよび領域２Ａに絶縁膜ＩＦ７が残されるように、領域３Ａの絶縁膜ＩＦ７を除去する。
【００８７】
図１６は、エピタキシャル層ＥＰの形成工程を示している。
【００８８】
領域１Ａおよび領域２Ａが絶縁膜ＩＦ７に覆われた状態で、領域３Ａの半導体層ＳＭ上に、エピタキシャル成長により、例えば単結晶シリコンからなるエピタキシャル層ＥＰ（半導体層ＥＰ）を形成する。半導体層ＥＰの膜厚は、２０ｎｍ〜４０ｎｍ程度である。この時、領域３Ａのゲート電極ＧＬはキャップ膜ＣＰで覆われているので、ゲート電極ＧＬ上にエピタキシャル層ＥＰは形成されない。また、領域１Ａおよび領域２Ａは、絶縁膜ＩＦ７で覆われているため、エピタキシャル層ＥＰは形成されない。
【００８９】
また、このエピタキシャル成長は、半導体層ＳＭにイオン注入などによる不純物の導入が行われていない状態において行うことが望ましく、例えば、後述のエクステンション領域ＥＸを形成する前に行うことが望ましい。この理由としては、イオン注入工程によりダメージを受けた半導体層ＳＭ上にエピタキシャル層ＥＰを形成する場合、上記ダメージに起因して半導体層ＳＭを構成するシリコンの結晶性にばらつきが生じ、エピタキシャル層ＥＰが良好に成長しないためである。この結果、エピタキシャル層ＥＰが、所望の膜厚および形状で形成されない恐れがある。従って、本実施の形態の半導体装置では、エピタキシャル層ＥＰの形成を、エクステンション領域ＥＸを形成する前に行っている。
【００９０】
また、エピタキシャル層ＥＰは、半導体層ＳＭと同じ材料であるため一体化する。また、後の工程によって、エピタキシャル層ＥＰ内および半導体層ＳＭ内に、拡散領域Ｄ３を形成する際に、エピタキシャル層ＥＰの図示が判り辛くなるため、図面中では矢印によってエピタキシャル層ＥＰを示している。
【００９１】
図１７は、絶縁膜ＩＦ７、ダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰの除去工程、並びに、不純物領域ＬＤＤ２およびエクステンション領域ＥＸの形成工程を示している。
【００９２】
まず、リン酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜ＩＦ７を除去する。次に、フッ酸を含む溶液を用いたウェットエッチング処理によって、ダミーサイドウォールスペーサＤＳＷを除去する。この時、ダミーサイドウォールスペーサＤＳＷと同じ酸化シリコンからなるキャップ膜ＣＰも除去される。
【００９３】
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域２Ａおよび領域３Ａに、それぞれ不純物領域を形成する。
【００９４】
領域２Ａには、２つのｐ型の不純物領域ＬＤＤ２が形成される。この不純物領域ＬＤＤ２の各々は、それぞれＭＩＳＦＥＴ１Ｑのソース領域の一部、または、ＭＩＳＦＥＴ１Ｑのドレイン領域の一部を構成し、ゲート電極ＧＨの両側の半導体基板ＳＢに形成される。
【００９５】
領域３Ａには、２つのｐ型のエクステンション領域（不純物領域）ＥＸが形成される。このエクステンション領域ＥＸの各々は、それぞれＭＩＳＦＥＴ２Ｑのソース領域の一部、または、ＭＩＳＦＥＴ２Ｑのドレイン領域の一部を構成し、ゲート電極ＧＬの両側の半導体層ＳＭおよびエピタキシャル層ＥＰに形成される。
【００９６】
図１８は、サイドウォールスペーサＳＷ２、拡散領域ＭＳ、拡散領域ＭＤ、拡散領域Ｄ１〜Ｄ３およびシリサイド層ＳＩの形成工程を示している。
【００９７】
まず、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば酸化シリコンからなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことにより、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの側面に、オフセットスペーサＯＳおよびサイドウォールスペーサＳＷ１を介して、サイドウォールスペーサＳＷ２を形成する。
【００９８】
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域１Ａにｎ型の拡散領域ＭＳ、Ｄ１、ＭＤを形成し、領域２Ａにｐ型の拡散領域Ｄ２を形成し、領域３Ａにｐ型の拡散領域Ｄ３を形成する。
【００９９】
領域１Ａにおいて、ｎ型の拡散領域ＭＳ、Ｄ１、ＭＤの各々は、サイドウォールスペーサＳＷ２から露出し、且つ、不純物領域ＬＭＳ、ＬＤＤ１、ＬＭＤが形成されている半導体基板ＳＢに形成され、不純物領域ＬＭＳ、ＬＤＤ１、ＬＭＤよりも高い不純物濃度を有する。拡散領域ＭＳは、不純物領域ＬＭＳと接続し、メモリセルＭＣのソース領域の一部を構成する。拡散領域ＭＤは、不純物領域ＬＭＤと接続し、メモリセルＭＣのドレイン領域の一部を構成する。
【０１００】
領域２Ａにおいて、ｐ型の拡散領域Ｄ２の各々は、サイドウォールスペーサＳＷ２から露出し、且つ、不純物領域ＬＤＤ２が形成されている半導体基板ＳＢに形成され、不純物領域ＬＤＤ２よりも高い不純物濃度を有する。拡散領域Ｄ２は、不純物領域ＬＤＤ２と接続し、ＭＩＳＦＥＴ１Ｑのソース領域の一部、または、ドレイン領域の一部を構成する。
【０１０１】
領域３Ａにおいて、ｐ型の拡散領域Ｄ３の各々は、サイドウォールスペーサＳＷ２から露出しているエピタキシャル層ＥＰおよび半導体層ＳＭに形成され、エクステンション領域ＥＸよりも高い不純物濃度を有する。拡散領域Ｄ３は、エクステンション領域ＥＸと接続し、ＭＩＳＦＥＴ２Ｑのソース領域の一部、または、ドレイン領域の一部を構成する。
【０１０２】
その後、半導体基板ＳＢに対して熱処理を施すことで、上記の各不純物領域を拡散および活性化させる。
【０１０３】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＭＤ、拡散領域ＭＳ、拡散領域Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
【０１０４】
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、領域１Ａ〜領域３Ａを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに熱処理を施すことによって、拡散領域ＭＤ、ＭＳ、Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬを、金属膜と反応させる。これにより、拡散領域ＭＤ、ＭＳ、Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。シリサイド層ＳＩを形成したことにより、拡散領域ＭＤ、ＭＳ、Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬにおける、拡散抵抗とコンタクト抵抗とを低くすることができる。
【０１０５】
以上より、領域１ＡａにメモリトランジスタＭＴｒが形成され、領域１Ａｂに選択トランジスタＳＴｒが形成され、領域２ＡにＭＩＳＦＥＴ１Ｑが形成され、領域３ＡにＭＩＳＦＥＴ２Ｑが形成される。
【０１０６】
図１９は、層間絶縁膜ＩＬ１、プラグＰＧ、層間絶縁膜ＩＬ２および配線Ｍ１の形成工程を示している。
【０１０７】
まず、領域１Ａ〜領域３Ａにおいて、メモリトランジスタＭＴｒ、選択トランジスタＳＴｒ、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１の形成後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することもできる。
【０１０８】
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ１内に複数のコンタクトホールを形成し、各コンタクトホール内にタングステン（Ｗ）などを主体とする導電性膜を埋め込むことにより、層間絶縁膜ＩＬ１内に複数のプラグＰＧを形成する。各領域１Ａ〜３Ａに形成されたプラグＰＧの各々は、シリサイド層ＳＩを介して、それぞれ、拡散領域ＭＤ、ＭＳ、Ｄ２、Ｄ３に接続される。
【０１０９】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことにより、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
【０１１０】
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【０１１１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１１２】
＜検討例１〜３について＞
以下に、本願発明者が検討した検討例１〜３について、図３０〜図３２を用いて説明する。これらの検討例１〜３では、本実施の形態と同様に、メモリトランジスタＭＴｒのチャネル領域ＣＨ１ａに窒素を導入しているが、本実施の形態とは異なり、選択トランジスタＳＴｒ、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの各チャネル領域または各ゲート絶縁膜にも窒素が導入されている。
【０１１３】
メモリトランジスタＭＴｒでは、書き込み動作および消去動作の繰り返しによるストレスによって、半導体基板ＳＢと絶縁膜Ｘ１（絶縁膜ＩＦ２）との界面において、Ｓｉ−Ｈ結合などが切断されて、界面準位(ダングリングボンド)が発生する。そして、この界面準位の増加に起因して、メモリトランジスタＭＴｒのリテンション特性が悪化する問題がある。このような問題に対して、半導体基板ＳＢと絶縁膜Ｘ１（絶縁膜ＩＦ２）との界面に窒素を導入することで、上記界面準位の増加を抑制することができる。
【０１１４】
検討例１では、窒素導入工程として、例えばＮＯ雰囲気のような、窒素を含む雰囲気中で熱処理を行っている。以降はこの熱処理工程をＮＯ処理と称する。
【０１１５】
図３０は、検討例１における製造工程を示した断面図であり、本実施の形態の図９で説明した、絶縁膜ＩＦ２を形成した直後の工程を示している。絶縁膜ＩＦ２の形成後に、ＮＯ処理が実施される。ＮＯ処理は、９００℃程度で３０秒程度の条件によって行われる。これによって、領域１Ａａにおける半導体基板ＳＢと絶縁膜ＩＦ２との界面、領域１Ａｂおよび領域２Ａにおける半導体基板ＳＢと絶縁膜ＩＦ１との界面、並びに、領域３Ａにおける半導体層ＳＭと絶縁膜ＩＦ１との界面に、それぞれ窒素が導入される。図３０では、窒素が導入された領域を、窒素導入箇所ＮＯとして示している。
【０１１６】
このＮＯ処理によっても、メモリトランジスタＭＴｒのリテンション特性を改善することができる。
【０１１７】
しかしながら、上記のＮＯ処理は、半導体基板ＳＢ全体に対して行われるため、領域１ＡａのメモリトランジスタＭＴｒのゲート絶縁膜だけでなく、他の領域（例えば、領域１Ａｂ、領域２Ａおよび領域３Ａ）のトランジスタのゲート絶縁膜にも窒素が導入されることになる。そうすると、領域２ＡのＭＩＳＦＥＴ１Ｑ、および、領域３ＡのＭＩＳＦＥＴ２Ｑのようなｐ型のＭＩＳＦＥＴでは、ＮＢＴＩ（Negative Bias Temperature Instability）の劣化が発生した。すなわち、検討例１では、窒素の導入によって、各領域のトランジスタの信頼性が低下する問題があることが、本願発明者の検討によって明らかになった。
【０１１８】
検討例２では、窒素導入工程として、本実施の形態と同様に、イオン注入によって窒素を導入しているが、本実施の形態と異なり、領域１Ａ〜３Ａ全体に、イオン注入を行っている。
【０１１９】
図３１は、検討例２における製造工程を示した断面図であり、本実施の形態の図６で説明した工程に続く工程を示している。領域１Ａａにチャネル領域ＣＨ１ａのイオン注入を行った後、領域１Ａ〜３Ａ全体に、窒素を用いたイオン注入が行われる。なお、このイオン注入の条件は、本実施の形態と同様である。これによって、領域１Ａおよび領域２Ａの半導体基板ＳＢの表面、および、領域３Ａの半導体層ＳＭの表面に、窒素導入箇所ＮＬが形成される。
【０１２０】
この窒素イオン注入によっても、メモリトランジスタＭＴｒのリテンション特性を改善することができる。また、検討例１のＮＯ処理と異なり、窒素イオン注入後には、領域２Ａにおいては絶縁層ＢＸが除去され、領域３Ａにおいては絶縁膜ＰＡＤが除去される。その後、領域２Ａの半導体基板ＳＢ上、および、領域３Ａの半導体層ＳＭ上に、絶縁膜ＩＦ１が形成される。そして、絶縁膜ＩＦ１の形成時に、窒素導入箇所ＮＬの窒素の一部が、絶縁膜ＩＦ１中に取り込まれる。
【０１２１】
本願発明者の検討の結果、検討例１で発生していたＮＢＴＩの劣化は、検討例２ではほぼ発生しないことが判った。しかしながら、検討例２では、領域２Ａのｎ型の高耐圧ＭＩＳＦＥＴ（図示せず）において、ＴＺＤＢ（Time Zero Dielectric Breakdown）耐圧の劣化が確認された。このような現象の違いは、窒素が導入されるタイミングの違いにより、絶縁膜ＩＦ１中の窒素濃度のピークが異なることが原因と考えられる。
【０１２２】
以上のように、検討例２においても、メモリトランジスタＭＴｒ以外のトランジスタの信頼性が低下する。
【０１２３】
検討例３では、窒素導入工程として、窒素プラズマ処理を行っている。
【０１２４】
図３２は、検討例３における製造工程を示した断面図であり、本実施の形態の図９で説明した、絶縁膜ＩＦ２を形成した直後の工程を示している。絶縁膜ＩＦ２の形成後に、窒素プラズマ処理が実施される。これによって、絶縁膜ＩＦ２の表面側が窒化され、絶縁膜ＩＦ２中に窒素が導入される。
【０１２５】
しかしながら、この窒素プラズマ処理は、上記のＮＯ処理および窒素イオン注入とは異なり、メモリトランジスタＭＴｒのリテンション特性が悪化することが、本願発明者の実験によって明らかになった。
【０１２６】
以上のように、検討例１〜３では、メモリトランジスタＭＴｒのリテンション特性の改善と、その他のトランジスタの信頼性の向上とを両立させることが難しいことが判った。
【０１２７】
＜本実施の形態の主な特徴について＞
本実施の形態では、図８で説明した窒素イオン注入によって、領域１Ａａにおいて、チャネル領域ＣＨ１ａの表面に窒素が導入され、窒素導入箇所ＮＬが形成されている。そして、領域１Ａｂ、領域２Ａおよび領域３Ａにおいては、窒素イオン注入は行われておらず、窒素導入箇所ＮＬが形成されていない。
【０１２８】
従って、本実施の形態では、メモリトランジスタＭＴｒのリテンション特性が改善され、検討例１〜３とは異なり、ＮＢＴＩの劣化およびＴＺＤＢ耐圧の劣化が発生しない。このため、メモリトランジスタＭＴｒの信頼性の向上と、その他のトランジスタの信頼性の向上とを両立させることができる。すなわち、半導体装置の信頼性を向上させることができる。
【０１２９】
特に、図３で説明したように、本実施の形態のメモリセルＭＣでは、書き込み動作または消去動作に、ＦＮトンネル現象によって、メモリゲート電極ＭＧ下のチャネル領域ＣＨ１ａ全面から電荷蓄積層ＣＳＬへ電子を注入、または、電荷蓄積層ＣＳＬからチャネル領域ＣＨ１ａ全面へ電子の引き抜きを行っている。このように、チャネル領域ＣＨ１ａ全面を使う書き込み動作または消去動作では、例えばメモリゲート電極ＭＧの端部付近など、チャネル領域ＣＨ１ａの一部にのみ窒素が導入されているだけでは効果が無く、チャネル領域ＣＨ１ａ全面に窒素が導入されていることで、メモリトランジスタＭＴｒのリテンション特性が改善される。
【０１３０】
以下に、図２０および図２１を用いて、本実施の形態におけるメモリトランジスタＭＴｒのリテンション特性の改善、および、その他の効果について説明する。
【０１３１】
図２０は、本願発明者による実験データを示す図であり、図８の製造工程時における窒素イオン注入のドーズ量と、メモリトランジスタＭＴｒのリテンションウィンドウの変動値（実線）、および、メモリトランジスタＭＴｒの閾値Ｖｔｈｉの変動値（破線）との関係を示している。なお、この図２０では、窒素イオンの注入エネルギーを１０ｋｅＶとした場合を示している。
【０１３２】
窒素のドーズ量が１×１０１４／ｃｍ２の場合には、リテンションウィンドウはほぼ変動せず、窒素のドーズ量が５×１０１４〜１×１０１５／ｃｍ２の範囲で、リテンションウィンドウの改善が顕著であった。このため、窒素イオン工程は、注入エネルギーを１０ｋｅＶとし、ドーズ量を５×１０１４〜１×１０１５／ｃｍ２の範囲とした条件で行われることが望ましい。また、ドーズ量が高すぎると、半導体基板ＳＢに発生する欠陥が多くなりすぎて、チャネル領域ＣＨ１ａ内でリーク電流が発生しやすくなるため、ドーズ量は上記の範囲内とすることが望ましい。また、注入エネルギーが６ｋｅＶの場合には、ドーズ量を１×１０１４〜５×１０１４／ｃｍ２の範囲とした条件が望ましい。
【０１３３】
また、メモリトランジスタＭＴｒの閾値Ｖｔｈｉの変動については、窒素のドーズ量が１×１０１４／ｃｍ２の場合には、変動がみられず、窒素のドーズ量が５×１０１４／ｃｍ２以下の範囲で、変動がみられた。
【０１３４】
通常、ｐ型のウェルＰＷの表面に、砒素（Ａｓ）などのｎ型不純物をイオン注入することで、チャネル領域ＣＨ１ａを形成し、メモリトランジスタＭＴｒの閾値Ｖｔｈｉを調整する。しかしながら、上記のように、本実施の形態で開示した窒素イオン注入工程を行うことでも、メモリトランジスタＭＴｒの閾値Ｖｔｈｉを調整できることが、このグラフから判る。
【０１３５】
図２１は、本願発明者による実験データを示す図であり、図８の製造工程時における窒素のドーズ量、および、砒素のドーズ量を変化させた時の、メモリゲート電極ＭＧのゲート長、および、メモリトランジスタＭＴｒの閾値Ｖｔｈｉの関係を示している。
【０１３６】
まず、図２１の右のグラフを参照すると、チャネル領域ＣＨ１ａに窒素を導入しない場合には、砒素のドーズ量を増やすことで、メモリトランジスタＭＴｒの閾値Ｖｔｈｉを低くできることが判る。
【０１３７】
次に、図２１の左のグラフを参照すると、チャネル領域ＣＨ１ａに導入する砒素のドーズ量を一定とした場合には、窒素のドーズ量を増やすことで、メモリトランジスタＭＴｒの閾値Ｖｔｈｉを低くできることが判る。
【０１３８】
これらのグラフから、例えば窒素のドーズ量が５×１０１４／ｃｍ２であり、且つ、砒素のドーズ量が５．５×１０１２／ｃｍ２である条件は、窒素を注入せず、且つ、砒素のドーズ量が６．５×１０１２／ｃｍ２である条件に、ほぼ対応している。すなわち、チャネル領域ＣＨ１ａに窒素を導入することで、砒素のドーズ量を減らすことが可能となる。
【０１３９】
上述のように、通常、メモリトランジスタＭＴｒの閾値Ｖｔｈｉを低下させるためには、ｐ型のウェルＰＷの表面に、砒素（Ａｓ）などのｎ型不純物をイオン注入する手法が用いられる。このとき、閾値Ｖｔｈｉを更に低下させる場合には、砒素のドーズ量を多くする必要がある。しかしながら、高濃度の砒素注入は、短チャネル特性の悪化、移動度の低下、および、半導体ウェハ面内における各メモリトランジスタＭＴｒの閾値Ｖｔｈｉのばらつきの増加などの問題を引き起こす。すなわち、半導体装置の信頼性を確保しつつ、メモリトランジスタＭＴｒの閾値Ｖｔｈｉを十分に低下させることは、従来技術においては困難であった。
【０１４０】
これに対し、本実施の形態のように、チャネル領域ＣＨ１ａに窒素を導入することで、メモリトランジスタＭＴｒの閾値Ｖｔｈｉを低下させることができるため、上記の高濃度の砒素注入を行う必要がない。従って、本実施の形態では、上記の各問題が引き起こされることがないので、半導体装置の信頼性を向上させることができる。
【０１４１】
例えば、従来であれば砒素のドーズ量を５．５×１０１２／ｃｍ２とした条件であったのに対し、本実施の形態では、砒素のドーズ量を３．０×１０１２／ｃｍ２以下とした条件で行うことができる。
【０１４２】
また、本実施の形態では、図８の絶縁膜ＩＦ１の一部を除去する工程に、図７のチャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬの形成工程で使用したレジストパターンＰＲ１を兼用している。このため、新たなマスクを作成する必要がなく、製造コストを低減できる。
【０１４３】
また、本実施の形態では、製造コストの増加を抑制させるため、領域１Ａ〜領域３Ａにおいて、各ゲート電極を１層の導電性膜ＦＧで形成している。ここで、例えば、背景技術の欄で記載した特許文献１では、不揮発性メモリセル領域のゲート電極と、他の領域のゲート電極とを、個別の導電性膜を用いて形成している。このため、製造工程が増加し、製造コストが増加するが、各領域において、どのゲート絶縁膜に窒素を導入するかを選択し易かった。例えば、不揮発性メモリセル領域のゲート絶縁膜に窒素を導入した後、不揮発性メモリセル領域のゲート電極を形成し、その後、他の領域のゲート絶縁膜およびゲート電極を形成することができた。
【０１４４】
これに対して、本実施の形態では、各ゲート電極を１層の導電性膜ＦＧで形成するため、予め各領域のゲート絶縁膜を形成しておく必要がある。このため、どのゲート絶縁膜に選択的に窒素を導入するかという技術において、本実施の形態では、特許文献１などよりも困難性を伴っている。従って、上記のように、各ゲート電極を１層の導電性膜ＦＧで形成する場合には、本実施の形態で開示した技術は、非常に効果的である。
【０１４５】
（実施の形態２）
以下に、実施の形態２の半導体装置の製造方法を、図２２を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１４６】
実施の形態１では、図７および図８で説明したように、絶縁膜ＩＦ１の一部を除去する工程で使用されるレジストパターンＰＲ１を用いて、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬを形成していた。
【０１４７】
これに対して、実施の形態２では、絶縁膜ＩＦ１の形成前に、個別のレジストパターンＰＲ４を用いて、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬを形成する。
【０１４８】
図２２は、実施の形態１の図６に続く製造工程を示している。まず、領域１Ａａに開口部を有し、且つ、領域１Ａｂ、領域２Ａおよび領域３Ａを覆うレジストパターンＰＲ４を形成する。次に、このレジストパターンＰＲ４をマスクとしてイオン注入を行うことで、領域１ＡのウェルＰＷ内に、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬを形成する。なお、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬを形成するためのイオン注入の条件は、実施の形態１と同様である。
【０１４９】
その後、実施の形態１のチャネル領域ＣＨ１ａ形成工程および窒素導入箇所ＮＬ形成工程を除く、図７以降の工程が行われることで、実施の形態２の半導体装置が製造される。
【０１５０】
実施の形態２では、個別にレジストパターンＰＲ４を形成しているため、実施の形態１と比較して、製造コストが増加している。しかしながら、窒素導入箇所ＮＬのための窒素イオン注入を個別のタイミングで行うことができるため、製造工程の自由度を広くすることができる。
【０１５１】
（実施の形態３）
以下に、実施の形態３の半導体装置の製造方法を、図２３〜図２８を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１５２】
実施の形態１では、先に絶縁膜ＩＦ１を形成し、その後、ゲート絶縁膜ＧＦ１ａとなる絶縁膜ＩＦ２、絶縁膜ＩＦ３および絶縁膜ＩＦ４を形成していた。
【０１５３】
これに対して、実施の形態３では、先にゲート絶縁膜ＧＦ１ａとなる各絶縁膜を形成する製造方法とする。
【０１５４】
図２３は、実施の形態１の図６に続く製造工程を示している。まず、領域１Ａａに開口部を有し、且つ、領域１Ａｂ、領域２Ａおよび領域３Ａを覆うレジストパターンＰＲ５を形成する。次に、このレジストパターンＰＲ５をマスクとしてエッチング処理を行うことで、領域１Ａａの絶縁層ＢＸを選択的に除去し、半導体基板ＳＢを露出させる。なお、この時点では、レジストパターンＰＲ５を除去せずに、残しておく。
【０１５５】
図２４は、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬの形成工程を示している。
【０１５６】
図２３で使用したレジストパターンＰＲ５をマスクとして用いてイオン注入を行うことで、ウェルＰＷの表面に、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬを形成する。これらのチャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬの形成に用いるイオン注入の条件は、実施の形態１の条件と同様である。
【０１５７】
実施の形態３では、図２４のチャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬの形成工程に、図２３の絶縁層ＢＸの一部を除去する工程で使用したレジストパターンＰＲ５を兼用している。このため、新たなマスクを作成する必要がなく、製造コストを低減できる。
【０１５８】
その後、レジストパターンＰＲ５を、アッシング処理などによって除去する。
【０１５９】
図２５は、絶縁膜ＩＦ２、絶縁膜ＩＦ３および絶縁膜ＩＦ４の形成工程を示している。なお、これらの絶縁膜の形成条件および膜厚などは、実施の形態１と同様である。
【０１６０】
まず、領域１ＡａのウェルＰＷ上に、例えば熱酸化法を用いて、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。
【０１６１】
次に、例えばＣＶＤ法またはＡＬＤ法によって、領域１Ａａの絶縁膜ＩＦ２上に、例えば窒化シリコンからなる絶縁膜ＩＦ３を形成する。この時、領域１Ａｂおよび領域２Ａでは、絶縁層ＢＸ上に絶縁膜ＩＦ３が形成され、領域３Ａでは、絶縁膜ＰＡＤ上に絶縁膜ＩＦ３が形成される。また、絶縁膜ＩＦ３は、後の工程で、メモリトランジスタＭＴｒのゲート絶縁膜ＧＦ１ａの一部である電荷蓄積層ＣＳＬとなる膜であり、電荷の保持が可能なトラップ性絶縁膜である。
【０１６２】
次に、例えばＩＳＳＧ（In-situ Steam Generation）酸化法によって、領域１Ａ〜３Ａの絶縁膜ＩＦ３上に、例えば酸化シリコンからなる絶縁膜ＩＦ４を形成する。
【０１６３】
図２６は、絶縁膜ＩＦ３および絶縁膜ＩＦ４の除去工程を示している。
【０１６４】
まず、領域１Ａａを覆い、且つ、領域１Ａｂ、領域２Ａおよび領域３Ａに開口部を有するレジストパターンＰＲ６を形成する。次に、このレジストパターンＰＲ６をマスクとしてエッチング処理を行うことで、領域１Ａｂ、領域２Ａおよび領域３Ａに形成されていた絶縁膜ＩＦ４および絶縁膜ＩＦ３を、順次除去する。絶縁膜ＩＦ４の除去工程は、フッ酸を含む溶液を用いたウェットエッチング処理によって行われ、絶縁膜ＩＦ３の除去工程は、リン酸を含む溶液を用いたウェットエッチング処理によって行われる。これにより、領域１Ａｂおよび領域２Ａでは絶縁層ＢＸが露出し、領域３Ａでは絶縁膜ＰＡＤが露出する。その後、レジストパターンＰＲ６を、アッシング処理などによって除去する。
【０１６５】
図２７は、絶縁膜ＩＦ４、絶縁層ＢＸおよび絶縁層ＰＡＤの除去工程を示している。
【０１６６】
まず、フッ酸を含む溶液を用いたウェットエッチング処理を行うことで、領域１Ａａでは絶縁膜ＩＦ４が除去され、領域１Ａｂおよび領域２Ａでは絶縁層ＢＸが除去され、領域３Ａでは絶縁膜ＰＡＤが除去される。これにより、領域１Ａａでは絶縁膜ＩＦ３が露出し、領域１Ａｂおよび領域２Ａでは半導体基板ＳＢが露出し、領域３Ａでは半導体層ＳＭが露出する。
【０１６７】
図２８は、絶縁膜ＩＦ１および絶縁膜ＩＦ８の形成工程を示している。
【０１６８】
まず、熱酸化法の一種であるＲＴＯ（Rapid Thermal Oxidation）法によって、領域１Ａｂおよび領域２Ａの半導体基板ＳＢ上、並びに、領域３Ａの半導体層ＳＭ上に、絶縁膜ＩＦ１が形成される。絶縁膜ＩＦ１の膜厚は、５ｎｍ程度である。この時、領域１Ａａの絶縁膜ＩＦ３は、窒化シリコン膜で構成されているため、ＲＴＯ法では絶縁膜ＩＦ３上はほとんど酸化されない。
【０１６９】
次に、ＩＳＳＧ法によって、領域１Ａａの絶縁膜ＩＦ３を酸化することで、絶縁膜ＩＦ３上に絶縁膜ＩＦ８を形成する。絶縁膜ＩＦ８の膜厚は３ｎｍ程度である。この時、領域１Ａｂ、領域２Ａおよび領域３Ａの絶縁膜ＩＦ１も酸化が促進され、絶縁膜ＩＦ１の膜厚は７〜８ｎｍ程度となる。
【０１７０】
絶縁膜ＩＦ８は、実施の形態１の絶縁膜ＩＦ４と同等の膜であり、後の工程でゲート絶縁膜ＧＦ１ａの一部となる絶縁膜Ｘ２となる。
【０１７１】
その後の製造工程は、実施の形態１の図１１以降の製造工程と同様である。
【０１７２】
以上のように、実施の形態３の製造工程によっても、実施の形態１と同様の半導体装置を製造することができる。
【０１７３】
また、実施の形態３では、図２３および図２４で説明したように、領域１Ａａの絶縁層ＢＸを選択的に除去した後に、チャネル領域ＣＨ１ａおよび窒素導入箇所ＮＬの形成用のイオン注入を行ったが、実施の形態２と同様に、図６の工程直後に、これらのイオン注入を行ってもよい。
【０１７４】
（実施の形態４）
以下に、実施の形態４の半導体装置を、図２９を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１７５】
実施の形態１では、メモリセルＭＣは、メモリトランジスタＭＴｒおよび選択トランジスタＳＴｒを含んで構成されていた。
【０１７６】
これに対して、実施の形態４では、メモリセルＭＣは、メモリトランジスタＭＴｒのみで構成されている。ディスターブなどのメモリセルＭＣに対する信頼性が、それほど厳しく要求されない製品であれば、このようなメモリセルＭＣを採用してもよい。実施の形態４においても、メモリトランジスタＭＴｒのチャネル領域ＣＨ１ａに、選択的に窒素導入箇所ＮＬを形成することができるので、他実施の形態と同様の効果を得ることができる。
【０１７７】
実施の形態４の半導体装置の製造方法は、領域１Ａｂの選択トランジスタＳＴｒが無い点を除いて、その他は実施の形態１と同様であるので、その説明を省略する。
【０１７８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１７９】
例えば、実施の形態１〜４では、領域１Ａに形成されるメモリトランジスタＭＴｒおよび選択トランジスタＳＴｒは、半導体基板ＳＢ上に形成されていたが、これらを領域３ＡのようなＳＯＩ基板上に形成してもよい。
【符号の説明】
【０１８０】
１Ａ〜３Ａ、１Ａａ、１Ａｂ    領域
１Ｑ、２Ｑ    ＭＩＳＦＥＴ
ＡＲ０、ＡＲ１    活性領域
ＢＬ０、ＢＬ１    ビット線
ＢＸ    絶縁層
Ｃ１〜Ｃ３    回路ブロック
ＣＧ    制御ゲート電極
ＣＧ０、ＣＧ１    制御ゲート線
ＣＨ１ａ、ＣＨ１ｂ、ＣＨ２    チャネル領域
ＣＨＰ    半導体チップ
ＣＰ    キャップ膜
ＣＳＬ    電荷蓄積層
Ｄ１〜Ｄ３    拡散領域（不純物領域）
ＤＮＷ    ｎ型のウェル
ＤＳＷ    ダミーサイドウォールスペーサ
ＥＰ    エピタキシャル層（半導体層）
ＥＸ    エクステンション領域（不純物領域）
ＦＧ    導電性膜
ＧＨ    ゲート電極
ＧＦ１ａ、ＧＦ１ｂ、ＧＦ２、ＧＦ３    ゲート絶縁膜
ＧＬ    ゲート電極
ＩＦ１〜ＩＦ８    絶縁膜
ＩＬ１，ＩＬ２    層間絶縁膜
ＬＤＤ１、ＬＤＤ２    不純物領域
ＬＭＤ    不純物領域
ＬＭＳ    不純物領域
Ｍ１    配線
ＭＣ    メモリセル
ＭＤ    拡散領域（不純物領域）
ＭＧ    メモリゲート電極
ＭＧ０、ＭＧ１    メモリゲート線
ＭＳ    拡散領域（不純物領域）
ＭＴｒ    メモリトランジスタ
ＮＬ    窒素導入箇所
ＮＯ    窒素導入箇所
ＮＷ１、ＮＷ２    ｎ型のウェル
ＯＳ    オフセットスペーサ
ＰＡＤ    絶縁膜
ＰＧ    プラグ
ＰＷ    ｐ型のウェル
ＰＲ１〜ＰＲ６    レジストパターン
ＳＢ    半導体基板
ＳＩ    シリサイド層
ＳＬ０，ＳＬ１    ソース線
ＳＭ    半導体層
ＳＴＩ    素子分離部
ＳＴｒ    選択トランジスタ
ＳＷ１、ＳＷ２    サイドウォールスペーサ
Ｖｔｈｉ    閾値
Ｘ１、Ｘ２    絶縁膜
【図１】
2019135757.tif 000003
【図２】
2019135757.tif 000004
【図３】
2019135757.tif 000005
【図４】
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【図５】
2019135757.tif 000007
【図６】
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【図７】
2019135757.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2019135757.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2019135757.tif 000018
【図１７】
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【図１８】
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【図１９】
2019135757.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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