(57)【要約】【課題】本発明は、半導体装置、電力変換装置および半導体装置の製造方法に関し、短絡耐量のバラつきを抑制できる半導体装置、電力変換装置および半導体装置の製造方法を得ることを目的とする。【解決手段】本発明に係る半導体装置は、基板と、基板の上面側に設けられた第１導電型のドリフト層と、ドリフト層の上面側に設けられた第２導電型のウェル領域と、ウェル領域の上面側に設けられた第１導電型のソース領域と、ウェル領域の一部であり、ドリフト層とソース領域とに挟まれたチャネル領域と、ドリフト層の上面に設けられたゲート酸化膜と、ゲート酸化膜の上に設けられたゲート電極と、ソース領域と接続されたソース電極と、基板の裏面に設けられたドレイン電極と、を備え、ソース領域には、チャネル領域と隣接する部分と、ソース電極が接続される部分との間に、周囲よりも厚さが薄い薄肉部が設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上面側に設けられた第１導電型のドリフト層と、
前記ドリフト層の上面側に設けられた第２導電型のウェル領域と、
前記ウェル領域の上面側に設けられた前記第１導電型のソース領域と、
前記ウェル領域の一部であり、前記ドリフト層と前記ソース領域とに挟まれたチャネル領域と、
前記ドリフト層の上面から前記チャネル領域の上面に渡って設けられたゲート酸化膜と、
前記ゲート酸化膜を介して、前記ドリフト層の上面から前記チャネル領域の上面に渡って設けられたゲート電極と、
前記ソース領域と接続されたソース電極と、
前記基板の裏面に設けられたドレイン電極と、
を備え、
前記ソース領域には、前記チャネル領域と隣接する部分と、前記ソース電極が接続される部分との間に、周囲よりも厚さが薄い薄肉部が設けられることを特徴とする半導体装置。
【請求項２】
前記薄肉部は、前記ソース領域の上面に凹部が設けられることで形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部の側面は絶縁層に覆われることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記絶縁層は前記ゲート酸化膜を備え、
前記凹部の側面は前記ゲート酸化膜に覆われることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記絶縁層は、前記ゲート電極の上に設けられた層間絶縁膜を備え、
前記凹部は前記層間絶縁膜で埋め込まれることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記薄肉部のキャリア濃度は、前記凹部の深さバラつきの範囲よりも深い位置で最大となることを特徴とする請求項２〜５の何れか１項に記載の半導体装置。
【請求項７】
前記ソース領域の実効キャリア濃度は、前記薄肉部以外の部分よりも前記薄肉部の方が低いことを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記ウェル領域は、前記薄肉部の直下で前記基板の上面と反対側に突出した凸部を有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記半導体装置はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
請求項１〜１０の何れか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【請求項１２】
基板の上面側に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の上面側に第２導電型のウェル領域を形成するウェル形成工程と、
前記ドリフト層の上面側に前記第１導電型のソース領域を形成するソース形成工程と、
前記ソース領域の上面に凹部を形成することで、前記ソース領域に周囲よりも厚さが薄い薄肉部を設ける凹部形成工程と、
前記ドリフト層の上面から前記ウェル領域の上面に渡ってゲート酸化膜を形成する工程と、
前記ゲート酸化膜の上にゲート電極を形成する工程と、
前記ソース領域の上面にソース電極を接続する工程と、
前記基板の裏面にドレイン電極を形成する工程と、
を備え、
前記ソース領域は、前記ウェル領域の上面側に設けられ、
前記ウェル領域は、前記ゲート電極の直下に、前記ドリフト層と前記ソース領域とに挟まれたチャネル領域を有し、
前記ソース電極は、前記ソース領域のうち前記チャネル領域と隣接する部分と前記薄肉部を挟んで反対側に接続されることを特徴とする半導体装置の製造方法。
【請求項１３】
前記凹部形成工程に先んじて、前記基板の上面に第１マスクを設ける工程をさらに備え、
前記凹部形成工程は、
前記第１マスクに開口を形成し、前記ソース領域を露出させる工程と、
前記開口から前記ソース領域に、前記ソース領域の深さよりも浅くイオン注入を行い、前記ソース領域の上面側にアモルファス化したイオン注入部分を形成する工程と、
前記イオン注入部分を熱酸化させる工程と、
熱酸化した前記イオン注入部分を除去する工程と、
を備えることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ソース形成工程は、
前記基板の上面に第１マスクを設ける工程と、
前記第１マスクに開口を形成し、前記基板を露出させる工程と、
前記開口から前記基板にイオン注入を行い、前記ソース領域を形成する工程と、
を備え、
前記凹部形成工程は、
前記開口の幅を狭める工程と、
前記開口の幅を狭めた状態で、前記第１マスクを用いて前記凹部を形成する工程と、
を備えることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
CVDまたは熱酸化により前記開口の幅を狭めることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記凹部形成工程の後に、前記薄肉部にさらにイオン注入を行うことを特徴とする請求項１２〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記薄肉部の厚さを見積もる工程と、
見積もられた前記薄肉部の厚さに基づき、前記薄肉部の抵抗値が目標の抵抗値となる実効キャリア濃度を算出する工程と、
算出された前記実効キャリア濃度に基づき、前記薄肉部にイオン注入を行う工程と、
を備えることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記ウェル形成工程は、前記凹部形成工程の後に実施されることを特徴とする請求項１２〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記ウェル形成工程は、
前記基板の上面にレジストを設ける工程と、
前記凹部を位置基準として前記レジストを写真製版し第２マスクを形成する工程と、
前記第２マスクを用いてイオン注入を行い、前記ウェル領域を形成する工程と、
を備えることを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電力変換装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、チャネル領域からソース電極までの電圧降下を大きくして短絡耐量の向上を図ったＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が開示されている。このＭＯＳＦＥＴのソース領域は、ソースパッドに接続される部分と、チャネル領域に隣接する部分と、それらの間に形成されたソース抵抗制御領域とを含む。ソース抵抗制御領域は、ソース領域よりも深いリセスと、リセスの内壁に形成された半導体抵抗領域とを含む。半導体抵抗領域によって、ソース領域のソースパッドに接続する部分と、チャネル領域に隣接する部分とは接続される。ソース領域に不純物濃度が低い半導体抵抗領域が挿入されることで、ソース領域を高抵抗化し、ソース領域の電圧降下を大きくできる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−９５５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、半導体抵抗領域をエピタキシャル成長で形成する方法およびイオン注入で形成する方法が記載されている。半導体抵抗領域をエピタキシャル成長で形成する場合、エピタキシャル膜のキャリア濃度バラつきおよびウエハ面内およびウエハ間の膜厚バラつき発生する可能性がある。このため、半導体抵抗領域の抵抗値バラつきが発生する可能性がある。一般に、キャリア濃度および膜厚は設計値に対して±１０％程度ばらつく。また、一般にエピ成長装置は、１回の処理で１枚〜１０枚のウエハしか処理できないことが多い。このため、生産性が著しく低下する可能性がある。
【０００５】
また、半導体抵抗領域をイオン注入で形成する場合、リセスの側壁部におけるキャリア濃度の制御性は高くないことが多い。このため、半導体抵抗領域の抵抗値バラつきが大きくなる懸念がある。以上から、いずれの方法においても、半導体抵抗領域の抵抗値バラつきによる短絡耐量のバラつきが大きくなる可能性がある。
【０００６】
本発明は、上述の課題を解決するためになされたもので、短絡耐量のバラつきを抑制できる半導体装置、電力変換装置および半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、基板と、該基板の上面側に設けられた第１導電型のドリフト層と、該ドリフト層の上面側に設けられた第２導電型のウェル領域と、該ウェル領域の上面側に設けられた該第１導電型のソース領域と、該ウェル領域の一部であり、該ドリフト層と該ソース領域とに挟まれたチャネル領域と、該ドリフト層の上面から該チャネル領域の上面に渡って設けられたゲート酸化膜と、該ゲート酸化膜を介して、該ドリフト層の上面から該チャネル領域の上面に渡って設けられたゲート電極と、該ソース領域と接続されたソース電極と、該基板の裏面に設けられたドレイン電極と、を備え、該ソース領域には、該チャネル領域と隣接する部分と、該ソース電極が接続される部分との間に、周囲よりも厚さが薄い薄肉部が設けられる。
【０００８】
本発明に係る半導体装置の製造方法は、基板の上面側に第１導電型のドリフト層を形成する工程と、該ドリフト層の上面側に第２導電型のウェル領域を形成するウェル形成工程と、該ドリフト層の上面側に該第１導電型のソース領域を形成するソース形成工程と、該ソース領域の上面に凹部を形成することで、該ソース領域に周囲よりも厚さが薄い薄肉部を設ける凹部形成工程と、該ドリフト層の上面から該ウェル領域の上面に渡ってゲート酸化膜を形成する工程と、該ゲート酸化膜の上にゲート電極を形成する工程と、該ソース領域の上面にソース電極を接続する工程と、該基板の裏面にドレイン電極を形成する工程と、を備え、該ソース領域は、該ウェル領域の上面側に設けられ、該ウェル領域は、該ゲート電極の直下に、該ドリフト層と該ソース領域とに挟まれたチャネル領域を有し、該ソース電極は、該ソース領域のうち該チャネル領域と隣接する部分と該薄肉部を挟んで反対側に接続される。
【発明の効果】
【０００９】
本発明に係る半導体装置では、ソース領域のチャネル領域と隣接する部分とソース電極が接続される部分との間に、周囲よりも厚さが薄い薄肉部が設けられる。薄肉部によりソース領域が高抵抗化する。ソース領域に高抵抗部分を形成するためにエピタキシャル成長等が必要ないため、ソース領域の抵抗値のバラつきを抑制できる。従って、短絡耐量のバラつきを抑制できる。
本発明に係る半導体装置の製造方法では、ソース領域のチャネル領域と隣接する部分とソース電極が接続される部分との間に、周囲よりも厚さが薄い薄肉部が設けられる。薄肉部によりソース領域が高抵抗化する。ソース領域に高抵抗部分を形成するためにエピタキシャル成長等が必要ないため、ソース領域の抵抗値のバラつきを抑制できる。従って、短絡耐量のバラつきを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の断面図である。
【図２】実施の形態１で第１マスクに開口を形成した状態を示す断面図である。
【図３】実施の形態１のソース領域へのイオン注入工程を説明する断面図である。
【図４】実施の形態１の熱酸化工程を説明する断面図である。
【図５】実施の形態１で第１マスクと熱酸化したイオン注入部分を除去した状態を示す断面図である。
【図６】実施の形態２のソース形成工程を説明する断面図である。
【図７】実施の形態２の開口の幅を狭める工程を説明する断面図である。
【図８】実施の形態２でイオン注入部分が熱酸化した状態を示す断面図である。
【図９】実施の形態２で第１マスクと熱酸化したイオン注入部分を除去した状態を示す断面図である。
【図１０】実施の形態３に係る半導体装置の断面図である。
【図１１】実施の形態３でイオン注入部分が熱酸化した状態を示す断面図である。
【図１２】実施の形態３で熱酸化したイオン注入部分を除去した状態を示す断面図である。
【図１３】実施の形態３の薄肉部へのイオン注入工程を説明する断面図である。
【図１４】実施の形態４に係る半導体装置の断面図である。
【図１５】実施の形態４の基板の上面からの深さに対するキャリア濃度の変化を説明する図である。
【図１６】実施の形態４の凹部の深さに対する薄肉部の抵抗値の変化を説明する図である。
【図１７】実施の形態５に係る半導体装置の断面図である。
【図１８】実施の形態５で凹部を形成した状態を示す断面図である。
【図１９】実施の形態５で基板の上にレジストを設けた状態を示す断面図である。
【図２０】実施の形態５の写真製版工程を説明する図である。
【図２１】実施の形態５のイオン注入工程を説明する断面図である。
【図２２】実施の形態５の第１の変形例に係る半導体装置の断面図である。
【図２３】実施の形態５の第２の変形例に係る半導体装置の断面図である。
【図２４】実施の形態６に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体装置、電力変換装置および半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の断面図である。半導体装置１００は、ＳｉＣ−ＭＯＳＦＥＴである。図１には、半導体装置１００のユニットセルのうちハーフピッチが示されている。半導体装置１００は基板１０を備える。基板１０は炭化珪素から形成される。
【００１３】
基板１０の上面側には、第１導電型のドリフト層１２が設けられる。ドリフト層１２の上面側には、第２導電型のウェル領域１４が設けられる。基板１０の上面は、ドリフト層１２の上面によって形成されている。ウェル領域１４は、ドリフト層１２の一部に形成され、ドリフト層１２の上面から一定の深さまで形成されている。基板１０の上面と垂直な方向から見て、ウェル領域１４はドリフト層１２に囲まれている。なお、本実施の形態では、第１導電型はｎ型であり、第２導電型はｐ型である。これに限らず、第１導電型がｐ型であり、第２導電型がｎ型であっても良い。
【００１４】
ウェル領域１４の上面側には、第１導電型のソース領域１６が設けられる。ソース領域１６は、基板１０の上面から一定の深さまで形成されている。ソース領域１６の厚さはＬｓである。ソース領域１６はウェル領域１４よりも浅く形成される。基板１０の上面と垂直な方向から見て、ソース領域１６はウェル領域１４に囲まれている。
【００１５】
ソース領域１６には、周囲よりも厚さが薄い薄肉部２０が設けられる。薄肉部２０は、ソース領域１６の上面に凹部２２が設けられることで形成される。薄肉部２０の厚さＬｚは、ソース領域の厚さＬｓよりも薄い。薄肉部２０の幅はＬｘである。
【００１６】
ウェル領域１４は、ドリフト層１２とソース領域１６とに挟まれたチャネル領域１３を有する。チャネル領域１３はウェル領域１４の一部である。チャネル領域１３は、ゲート電極２６の直下に設けられ、基板１０の上面に沿った方向においてドリフト層１２とソース領域１６とに挟まれる。チャネル領域１３はチャネルが形成される部分である。チャネル領域１３はチャネル長Ｌｃｈを有する。
【００１７】
基板１０の上面側には、ソース領域１６を貫通するようにｐ型のコンタクト領域１８が設けられる。
【００１８】
基板１０上には、ドリフト層１２の上面からチャネル領域１３の上面に渡って、ゲート酸化膜２４が設けられる。ゲート酸化膜２４は、ドリフト層１２の上面からチャネル領域１３の上面を通り、ソース領域１６の上面まで伸びる。さらに、ゲート酸化膜２４は、凹部２２の側面および底面に沿って伸びる。ゲート酸化膜２４は、ソース領域１６のうち凹部２２に対してチャネル領域１３と反対側の部分まで伸びる。凹部２２の側面および底面はゲート酸化膜２４に覆われる。
【００１９】
基板１０上には、ゲート酸化膜２４を介し、ドリフト層１２の上面からチャネル領域１３の上面に渡って、ゲート電極２６が設けられる。ゲート電極２６は、ドリフト層１２の上面からチャネル領域１３の上面を通り、ソース領域１６の上面まで伸びる。ゲート電極２６は凹部２２の手前まで伸びる。ゲート電極２６は、薄肉部２０の直上には形成されない。
【００２０】
基板１０の上面には絶縁層２５が設けられる。絶縁層２５は、層間絶縁膜２８とゲート酸化膜２４を備える。層間絶縁膜２８はゲート電極２６の上に設けられる。層間絶縁膜２８は、ゲート電極２６の上から薄肉部２０の上まで伸びる。凹部２２は、層間絶縁膜２８で埋め込まれる。なお、ゲート酸化膜２４と層間絶縁膜２８は外見上判別できないが、図１では便宜上、区別して示している。
【００２１】
ソース領域１６の上面にはソース電極３０が設けられる。ソース電極３０は、ソース領域１６の上面からコンタクト領域１８の上面まで伸びる。ソース電極３０はソース領域１６と電気的に接続される。また、ソース電極３０はコンタクト領域１８と電気的に接続される。コンタクト領域１８は、ソース電極３０とウェル領域１４とを電気的に接続している。
【００２２】
また、ソース電極３０は、ソース領域１６のうちチャネル領域１３と隣接する部分と薄肉部２０を挟んで反対側に接続される。つまり、薄肉部２０は、ソース領域１６のうちチャネル領域１３と隣接する部分と、ソース電極３０が接続される部分との間に設けられる。薄肉部２０は、ソース領域１６のうちチャネル領域１３と隣接する部分およびソース電極３０が接続される部分と比較して薄い。
【００２３】
基板１０の裏面にはオーミック電極３４を介してドレイン電極３６が設けられる。基板１０の裏面は、基板１０の上面と反対側の面である。
【００２４】
半導体装置１００がオンした場合、ドレイン電流は、ドレイン電極３６からドリフト層１２、チャネル領域１３およびソース領域１６を通りソース電極３０へ流れる。ここで、薄肉部２０は周囲よりも薄いため、ソース領域１６の薄肉部２０以外の部分と比較して高抵抗となる。
【００２５】
一般に、ＭＯＳＦＥＴで構成されたインバータ回路等では、負荷短絡によりドレイン電極に電源電圧が印加される場合がある。このとき、ＭＯＳＦＥＴに大電流が流れることがある。本実施の形態の半導体装置１００に負荷短絡が発生した場合、高抵抗の薄肉部２０において電圧降下が生じる。薄肉部２０による電圧降下は、ドレイン電流と薄肉部２０の抵抗値の積に対応する。この電圧降下に応じてゲート電極２６に印加される電圧が下がる。これにより、負荷短絡による飽和電流が低下する。従って、本実施の形態では短絡耐量を向上できる。
【００２６】
次に、半導体装置１００の製造方法について説明する。まず、基板１０の上面側に第１導電型のドリフト層１２を形成する。ドリフト層１２は、例えば、エピタキシャル成長により形成される。
【００２７】
次に、ウェル形成工程を実施する。ウェル形成工程では、まず、基板１０の上面にレジストを形成する。次に、レジストを写真製版によりパターン化する。次に、パターン化したレジストを用いて、基板１０にイオン注入を行う。以上から、ドリフト層１２の上面側に第２導電型のウェル領域１４が形成される。また、ウェル形成工程において、終端ｐ型領域が形成されても良い。
【００２８】
次に、ソース形成工程を実施する。ソース形成工程では、まず、ウェル領域１４の上面にレジストを形成する。次に、レジストを写真製版によりパターン化する。次に、パターン化したレジストを用いて、ウェル領域１４にイオン注入を行う。以上から、ドリフト層１２の上面側に第１導電型のソース領域１６が形成される。ソース領域１６は、ウェル領域１４の上面側に設けられる。
【００２９】
ソース領域１６の厚さＬｓは０．３μｍ〜１．０μｍ程度に設定される。また、ソース形成工程のイオン注入では、ソース電極３０と接続される基板１０の表面の不純物濃度を１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３に設定する。さらに、薄肉部２０となる部分の不純物濃度が基板１０の表面の不純物濃度の０．１〜１．０倍以下となるように注入プロファイルを設定すると良い。薄肉部２０の不純物濃度が低く設定されることで、薄肉部２０を高抵抗化できる。
【００３０】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で基板１０の上面に絶縁膜を成膜する。これにより、基板１０の上面に絶縁膜である第１マスクが設けられる。次に、凹部形成工程を実施する。凹部形成工程では、まず、第１マスクに開口を形成し、ソース領域１６を露出させる。
【００３１】
図２は、実施の形態１で第１マスク５０に開口５２を形成した状態を示す断面図である。開口５２は、次のように形成する。まず、第１マスク５０の上面にレジストを形成する。次に、レジストを写真製版によりパターン化する。次に、パターン化したレジストをマスクとして用いて、第１マスク５０をドライエッチングし、開口５２を形成する。これにより、第１マスク５０は凹部形成用のパターンとなる。
【００３２】
開口５２の幅は、薄肉部２０の幅Ｌｘと等しい。ここで、幅Ｌｘを大きくするほど薄肉部２０を高抵抗化できる一方で、ユニットセルに占めるチャネル領域１３の密度が低くなる。この結果、オン抵抗が増大する。このため、薄肉部２０の幅Ｌｘは製造装置の性能およびプロセスバラつきを考慮して、可能な限り小さく設定するとよい。幅Ｌｘは、例えば０．３μｍ〜１．０μｍに設定される。
【００３３】
次に、開口５２からソース領域１６にイオン注入を行う。図３は、実施の形態１のソース領域１６へのイオン注入工程を説明する断面図である。イオン注入工程では、ソース領域１６の深さよりも浅くイオン注入を行う。イオン注入の深さはＬｓ−Ｌｚとなる。薄肉部２０の厚さＬｚは、高抵抗化のため可能な限り小さくすることが望ましい。厚さＬｚは、例えば０．１μｍ以下に設定するとよい。
【００３４】
また、イオンの加速電圧バラつきによって、注入の深さバラつきが大きくなる場合がある。このため、深さバラつきを抑制するようにイオン種を設定するのが望ましい。このとき、原子の重さが軽いイオン種を用いると良い。例えば、Ｈｅ、Ｃ、Ｎ、Ａｌなどを用いるとよい。また、ソース領域１６へのイオン注入工程では、高濃度のイオン注入により、ソース領域１６の上面側にアモルファス化したイオン注入部分３２を形成する。
【００３５】
次に、熱酸化工程を実施する。図４は、実施の形態１の熱酸化工程を説明する断面図である。熱酸化工程では、ソース領域１６のイオン注入部分３２を熱酸化させる。イオン注入部分３２はアモルファス化しているため、酸化されやすい。熱酸化によりイオン注入部分３２のＳｉＣは消費される。
【００３６】
次に、ソース領域１６の熱酸化したイオン注入部分３２を除去する。イオン注入部分３２はウェットエッチングで除去される。また、第１マスク５０を除去する。図５は実施の形態１で第１マスク５０と熱酸化したイオン注入部分３２を除去した状態を示す断面図である。以上から、ソース領域１６の上面に凹部２２が形成される。これにより、ソース領域１６に薄肉部２０が設けられる。
【００３７】
次に、コンタクト領域１８を写真製版とイオン注入を用いて形成する。次に、高温アニールを行い、注入した不純物イオンを活性化する。次に、ドリフト層１２の上面からウェル領域１４の上面に渡ってゲート酸化膜２４を形成する。ゲート酸化膜２４の厚さは３０〜１００ｎｍである。
【００３８】
次に、ゲート電極２６を形成する。まず、ゲート酸化膜２４の上にドープドポリシリコンを成膜する。成膜はＣＶＤにより実施する。その後、ドープドポリシリコンの上にレジストを形成する。次に、レジストを写真製版し、パターン化する。次に、パターン化したレジストをマスクとして用いて、ドープドポリシリコンをエッチングする。以上から、ゲート酸化膜２４の上にゲート電極２６が形成される。ウェル領域１４のうち、ゲート電極２６の直下の、ドリフト層１２とソース領域１６とに挟まれた部分は、チャネル領域１３となる。
【００３９】
次に、ＣＶＤなどにより層間絶縁膜２８を成膜する。層間絶縁膜２８の厚さは１〜数μｍである。このとき、層間絶縁膜２８により凹部２２は埋め込まれる。次に、層間絶縁膜２８にコンタクト開口を形成する。コンタクト開口は、ソース電極３０と図示しないソースパッドを接続するための開口である。コンタクト開口によりソース領域１６およびコンタクト領域１８が露出する。また、層間絶縁膜２８にゲート電極２６を露出させる別のコンタクト開口を形成してもよい。このコンタクト開口により、ゲート電極２６と図示しないゲートパッドが接続される。
【００４０】
次に、ソース領域１６およびコンタクト領域１８のコンタクト開口により露出した部分に、ソース電極３０を形成する。ソース電極３０は、ソース領域１６のうちチャネル領域１３と隣接する部分と薄肉部２０を挟んで反対側に接続される。以上から、ソース領域１６の上面にソース電極３０が接続される。次に、基板１０の裏面にオーミック電極３４およびドレイン電極３６を形成する。
【００４１】
本実施の形態の半導体装置１００の製造方法では、ソース領域１６に高抵抗部分を形成するために、凹部２２を形成すればよい。高抵抗部分を形成のためのエピタキシャル成長または、リセス形成後のさらなるイオン注入などが必要ない。このため、ソース領域１６の抵抗値のバラつきを抑制できる。従って、短絡耐量のバラつきを抑制できる。また、ＳｉＣに対するドライエッチング加工の精度バラつきと比較して、イオン注入による深さバラつきおよび熱酸化による犠牲酸化部分の深さバラつきは一般に小さい。従って、本実施の形態の製造方法によれば、ドライエッチングで凹部２２を形成する場合と比較して、ソース領域１６の抵抗値のバラつきをさらに抑制できる。
【００４２】
また、本実施の形態ではソース領域１６に薄肉部２０を設けるのみで、ソース領域１６を高抵抗化できる。このため、簡易な構造の半導体装置１００によって、短絡耐量を向上できる。
【００４３】
本実施の形態に示した製造方法は半導体装置１００の製造方法の一例であり、別の製造方法を採用しても良い。例えば、基板１０をドライエッチングして凹部２２を形成しても良い。この場合、ドライエッチング装置の能力に凹部２２の深さバラつきが制約される。また、ソース領域１６および凹部２２を形成してから、ウェル領域１４を形成しても良い。
【００４４】
本実施の形態の変形例として、凹部２２の側面および底面はゲート酸化膜２４に限らず、絶縁層２５に覆われれば良い。例えば、凹部２２の側面および底面は層間絶縁膜２８に覆われても良い。この場合、ゲート酸化膜２４のうち凹部２２の側面および底面を覆う部分は除去される。層間絶縁膜２８は、凹部２２がゲート酸化膜２４から露出した状態で凹部２２を埋め込むように形成される。
【００４５】
本実施の形態の別の変形例として、半導体装置１００は炭化珪素以外のワイドバンドギャップ半導体によって形成されても良い。ワイドバンドギャップ半導体は、珪素に比べてバンドギャップが大きい。ワイドバンドギャップ半導体としては、炭化珪素の他に、窒化ガリウム系材料またはダイヤモンドがある。半導体装置１００をワイドバンドギャップ半導体によって形成することで、半導体装置１００が珪素から形成される場合と比較して、半導体装置１００の耐圧性を向上できる。また、半導体装置１００は珪素から形成されても良い。
【００４６】
これらの変形は以下の実施の形態に係る半導体装置、電力変換装置および半導体装置の製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置、電力変換装置および半導体装置の製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
【００４７】
実施の形態２．
実施の形態２に係る半導体装置１００の製造方法について説明する。ウェル形成工程までは、実施の形態１と同様である。次に、ソース形成工程を実施する。図６は、実施の形態２のソース形成工程を説明する断面図である。まず、基板１０の上面に第１マスク１５０を設ける。第１マスク１５０は、絶縁膜またはポリシリコン膜である。第１マスク１５０は、ＣＶＤにより成膜される。
【００４８】
次に、第１マスク１５０上にレジストを設ける。次に、レジストを写真製版し、パターン化する。次に、パターン化されたレジストをマスクとしてドライエッチングを行い、第１マスク１５０に開口１５２を形成する。この結果、基板１０が露出する。以上から、ソース領域１６形成用のハードマスクである第１マスク１５０が形成される。このとき、開口１５２の幅は、ソース領域１６の幅に等しい。次に、開口１５２から基板１０にイオン注入を行い、ソース領域１６を形成する。
【００４９】
次に、凹部形成工程を実施する。まず、第１マスク１５０を除去せずに、開口１５２の幅を狭める。図７は、実施の形態２の開口１５２の幅を狭める工程を説明する断面図である。本実施の形態では、第１マスク１５０に追加でＣＶＤを行う。これにより、図７に示されるように第１マスク１５０に枠づけを行い、開口１５２の幅を狭める。
【００５０】
開口１５２の幅は、薄肉部２０の幅Ｌｘと等しくなるまで狭められる。ここで、ポリシリコン電極であるゲート電極２６と凹部２２とがオーバーラップしないように、写真製版の精度などを考慮して成膜する膜厚を決める。枠づけの精度バラつきは、ＣＶＤ膜厚のバラつきで決まる。ＣＶＤ膜の成長レートを数十Å／ｍｉｎ以下に設定することでＣＶＤ膜厚のバラつきを低減できる。
【００５１】
次に、開口１５２の幅を狭めた状態で、第１マスク１５０を用いて凹部２２を形成する。ここでは、実施の形態１と同様に、アモルファス化したイオン注入部分３２を形成する。さらに、イオン注入部分３２を熱酸化させる。図８は、実施の形態２でイオン注入部分３２が熱酸化した状態を示す断面図である。
【００５２】
次に、第１マスク１５０と熱酸化したイオン注入部分３２を除去する。図９は、実施の形態２で第１マスク１５０と熱酸化したイオン注入部分３２を除去した状態を示す断面図である。以降の工程は、実施の形態１と同様である。
【００５３】
本実施の形態では、第１マスク１５０にＣＶＤにより枠づけをして凹部形成用のパターンを形成する。これにより、実施の形態１と比較して、薄肉部２０の幅Ｌｘのばらつきを低減できる。従って、短絡耐量のバラつきをさらに低減できる。
【００５４】
本実施の形態の変形例として、第１マスク１５０がポリシリコンの場合は、第１マスク１５０を熱酸化させ、枠づけしても良い。また、枠づけ前の開口１５２の仕上がり寸法を測定し、開口１５２が目標とする幅Ｌｘになるように枠づけする膜厚を調整しても良い。
【００５５】
実施の形態３．
図１０は、実施の形態３に係る半導体装置２００の断面図である。本実施の形態ではソース領域２１６の構造が実施の形態１と異なる。ソース領域２１６は、薄肉部２２０を有する。ソース領域２１６の実効キャリア濃度は、薄肉部２２０以外の部分よりも薄肉部２２０において低い。ここで、実効キャリア濃度は、第１型の不純物濃度と第２型の不純物濃度の差分である。
【００５６】
薄肉部２２０の抵抗値は、幅Ｌｘ、厚さＬｚ、奥行きの他に、実効キャリア濃度にも依存する。実効キャリア濃度が小さいほど薄肉部２２０は高抵抗化する。本実施の形態では、薄肉部２２０の実効キャリア濃度を低下させることで、短絡耐量をさらに改善できる。
【００５７】
次に、本実施の形態に係る半導体装置２００の製造方法を説明する。熱酸化工程までは、実施の形態１と同様である。図１１は、実施の形態３でイオン注入部分３２が熱酸化した状態を示す断面図である。次に、イオン注入部分３２を除去する。イオン注入部分３２は、エッチングを行うことで除去する。エッチングはドライエッチングでもウェットエッチングでも良いが、異方性の高いドライエッチングが望ましい。
【００５８】
図１２は、実施の形態３で熱酸化したイオン注入部分３２を除去した状態を示す断面図である。以上から、薄肉部２２０が形成される。次に、イオン注入工程を実施する。図１３は、実施の形態３の薄肉部２２０へのイオン注入工程を説明する断面図である。本実施の形態では、凹部形成工程の後に、薄肉部２２０にさらにイオン注入を行う。ここでは、薄肉部２２０にｐ型不純物であるＡｌイオンを注入する。これにより、薄肉部２２０の実効キャリア濃度が低下する。
【００５９】
本実施の形態の変形例として、次のように薄肉部２２０にイオン注入を行っても良い。まず、凹部形成工程の後に、薄肉部２２０の厚さＬｚを見積もる。次に、見積もられた薄肉部２２０の厚さに基づき、薄肉部２２０の抵抗値が目標の抵抗値となる実効キャリア濃度を算出する。次に、算出された実効キャリア濃度に基づき、薄肉部２２０にイオン注入を行う。
【００６０】
ここで、薄肉部２２０の厚さＬｚは、熱酸化したイオン注入部分３２の厚さを測定することで見積もっても良い。また、ドライエッチングにより凹部２２を形成する場合、ドライエッチングに用いる絶縁膜パターンの開口部の段差をドライエッチング前後で測定することで、薄肉部２２０の厚さＬｚを見積もっても良い。
【００６１】
本変形例では、イオン注入量を調整することで、薄肉部２２０の抵抗バラつきを低減できる。従って、短絡耐量のバラつきをさらに低減できる。
【００６２】
実施の形態４．
図１４は、実施の形態４に係る半導体装置３００の断面図である。本実施の形態ではソース領域３１６の構造が実施の形態１と異なる。ソース領域３１６は、第１ソース領域３１６ａと第２ソース領域３１６ｂとを有する。第１ソース領域３１６ａは、基板１０の上面から形成された厚さＬａの領域である。第２ソース領域３１６ｂは第１ソース領域３１６ａの下に形成された厚さＬｂの領域である。また、ソース領域３１６は薄肉部３２０を有する。
【００６３】
図１５は、実施の形態４の基板１０の上面からの深さに対するキャリア濃度の変化を説明する図である。破線８１はウェル領域１４のキャリア濃度を示す。実線８２はソース領域３１６のキャリア濃度を示す。本実施の形態では、キャリア濃度が第１ソース領域３１６ａと第２ソース領域３１６ｂにそれぞれ設けられた２つのピークを有するように、ソース領域３１６に対して多段イオン注入を行う。
【００６４】
深さの増加に伴うソース領域３１６のキャリア濃度の変化が、減少から増加に切り替わる箇所が、第１ソース領域３１６ａと第２ソース領域３１６ｂの境界である。破線８０は凹部２２の深さの狙い値を示す。また、矢印８５は凹部２２の深さバラつきの範囲を示す。凹部２２の底面付近に、第１ソース領域３１６ａと第２ソース領域３１６ｂの境界が設けられる。
【００６５】
本実施の形態では、第２ソース領域３１６ｂで最もキャリア濃度が高い部分が、凹部２２の深さバラつきの範囲よりも深い位置に設けられるように、イオン注入が実施される。つまり、薄肉部３２０のキャリア濃度は、凹部２２の深さバラつきの範囲よりも深い位置で最大となる。
【００６６】
図１６は、実施の形態４の凹部２２の深さに対する薄肉部３２０の抵抗値の変化を説明する図である。図１６を用いて本実施の形態の効果を説明する。実線８４は、本実施の形態の薄肉部３２０の抵抗値を示す。一点鎖線８３は比較例であり、ソース領域のキャリア濃度が基板の上面からの深さによらず一定の場合の薄肉部の抵抗値を示す。一点鎖線８３に示される比較例では、凹部の深さと比例して抵抗値は変化する。このため、凹部の深さバラつきによる抵抗値のバラつきが大きくなり易い。
【００６７】
次に、本実施の形態では、矢印８５で示される凹部２２の深さバラつきの範囲よりも深い位置において、キャリア濃度がピークを有する。このため、凹部２２の深さバラつきによらず、薄肉部３２０には第２ソース領域３１６ｂでキャリア濃度が最大となる部分が含まれる。ここで、薄肉部３２０の抵抗値は、第２ソース領域３１６ｂでキャリア濃度がピークを有する深さで最も小さくなる。薄肉部３２０の抵抗値には、この最も低抵抗となる部分の抵抗値が大きく寄与する。
【００６８】
このように、本実施の形態では、凹部２２の深さバラつきによらず、薄肉部３２０の抵抗値への寄与が大きい部分が薄肉部３２０に含まれる。このため、凹部２２の深さバラつきに対する薄肉部３２０の抵抗値のバラつきを低減できる。従って、図１６に示されるように、本実施の形態では、キャリア濃度が基板の上面からの深さによらず一定の場合と比較して、薄肉部３２０の抵抗値のバラつきを低減できる。
【００６９】
実施の形態５．
図１７は、実施の形態５に係る半導体装置４００の断面図である。本実施の形態では、ウェル領域４１４の構造が実施の形態１と異なる。ウェル領域４１４は、薄肉部２０の直下で基板１０の上面と反対側に突出した凸部４１５を有する。
【００７０】
本実施の形態では、凸部４１５でウェル領域４１４の電界が強くなる。このため
ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域の電界を緩和できる。ここでＪＦＥＴ領域は、ドリフト層１２の上面側のうち、ウェル領域１４に隣接する部分である。従って、ＪＦＥＴ領域の直上のゲート酸化膜２４の信頼性を向上できる。
【００７１】
次に、本実施の形態の半導体装置４００の製造方法を説明する。本実施の形態では、ウェル形成工程は、凹部形成工程の後に実施される。図１８は、実施の形態５で凹部２２を形成した状態を示す断面図である。次に、ウェル形成工程を実施する。まず、基板１０の上面にレジストを設ける。図１９は、実施の形態５で基板１０の上にレジスト４５４ａを設けた状態を示す断面図である。
【００７２】
次に、写真製版工程を実施する。図２０は、実施の形態５の写真製版工程を説明する図である。まず、凹部２２を位置基準としてレジスト４５４ａを写真製版し第２マスク４５４ｂを形成する。写真製版により、第２マスク４５４ｂには、ウェル領域４１４の幅に応じた開口４５６が形成される。
【００７３】
次に、イオン注入工程を実施する。図２１は、実施の形態５のイオン注入工程を説明する断面図である。イオン注入工程では、第２マスク４５４ｂを用いて開口４５６からイオン注入を行う。これにより、ウェル領域４１４が形成される。イオン注入工程において、凹部２２の形状がウェル領域４１４に反映される。この結果、薄肉部２０の直下に凸部４１５が形成される。
【００７４】
本実施の形態では、凹部２２をマークにして、ウェル領域４１４を形成するためのレジスト４５４ａを写真製版する。ソース領域１６に対して直接ウェル領域４１４の写真重ね合わせができるため、ウェル領域４１４の位置精度を向上できる。これにより、チャネル長Ｌｃｈのバラつきを低減でき、短絡耐量のバラつきを抑制できる。
【００７５】
さらに、ソース領域１６とゲート電極２６とが重なる部分の寸法マージンを小さくできる。従って、セルを微細化できる。また、一般にチャネル長に対応するオン抵抗を小さくするほど、短絡耐量が低下する。これに対し本実施の形態では、ソース領域１６とゲート電極２６とが重なる部分の寸法マージンを小さくできるため、オン抵抗と短絡耐量のトレードオフを改善できる。
【００７６】
図２２は、実施の形態５の第１の変形例に係る半導体装置５００の断面図である。半導体装置５００は実施の形態３の半導体装置２００と本実施の形態のウェル領域４１４を組み合わせた構造を備える。半導体装置５００では、実施の形態３および実施の形態５と比較して、更に短絡耐量を向上できる。また、短絡耐量のバラつきを抑制できる。
【００７７】
図２３は、実施の形態５の第２の変形例に係る半導体装置６００の断面図である。半導体装置６００は実施の形態４の半導体装置２００と本実施の形態のウェル領域４１４を組み合わせた構造を備える。半導体装置６００では、実施の形態４および実施の形態５と比較して、更に短絡耐量を向上できる。また、短絡耐量のバラつきを抑制できる。
【００７８】
実施の形態６．
本実施の形態は、上述した実施の形態１〜５にかかる半導体装置を電力変換装置に適用したものである。本実施の形態は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに実施の形態１〜５にかかる半導体装置を適用した場合について説明する。
【００７９】
図２４は、本実施の形態にかかる電力変換装置８００を適用した電力変換システムの構成を示すブロック図である。
【００８０】
図２４に示す電力変換システムは、電源７００、電力変換装置８００、負荷９００から構成される。電源７００は、直流電源であり、電力変換装置８００に直流電力を供給する。電源７００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができる。また、電源７００は、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源７００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００８１】
電力変換装置８００は、電源７００と負荷９００の間に接続された三相のインバータである。電力変換装置８００は、電源７００から供給された直流電力を交流電力に変換し、負荷９００に交流電力を供給する。電力変換装置８００は、図２４に示すように、直流電力を交流電力に変換して出力する主変換回路８０１と、主変換回路８０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路８０２と、駆動回路８０２を制御する制御信号を駆動回路８０２に出力する制御回路８０３とを備えている。
【００８２】
負荷９００は、電力変換装置８００から供給された交流電力によって駆動される三相の電動機である。なお、負荷９００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機である。負荷９００は、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００８３】
以下、電力変換装置８００の詳細を説明する。主変換回路８０１は、図示しないスイッチング素子と還流ダイオードを備えている。主変換回路８０１は、スイッチング素子がスイッチングすることによって、電源７００から供給される直流電力を交流電力に変換し、負荷９００に供給する。主変換回路８０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路８０１は２レベルの三相フルブリッジ回路である。２レベルの三相フルブリッジ回路は、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路８０１の各スイッチング素子には、上述した実施の形態１〜５のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成する。各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路８０１の３つの出力端子は、負荷９００に接続される。
【００８４】
駆動回路８０２は、主変換回路８０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路８０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路８０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号であるオン信号となる。スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号であるオフ信号となる。
【００８５】
制御回路８０３は、負荷９００に所望の電力が供給されるよう主変換回路８０１のスイッチング素子を制御する。具体的には、負荷９００に供給すべき電力に基づいて主変換回路８０１の各スイッチング素子がオン状態となるべき時間であるオン時間を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路８０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路８０２に制御指令である制御信号を出力する。駆動回路８０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００８６】
本実施の形態に係る電力変換装置８００では、主変換回路８０１のスイッチング素子として実施の形態１〜５にかかる半導体装置を適用するため、アーム短絡などに対する短絡耐性の向上および短絡耐性のバラつきの抑制を実現することができる。
【００８７】
本実施の形態では、２レベルの三相インバータに実施の形態の１〜５を適用する例を説明したが、本実施の形態はこれに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わない。また、単相負荷に電力を供給する場合には単相のインバータに実施の形態１〜５を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１〜５を適用することも可能である。
【００８８】
また、実施の形態１〜５を適用した電力変換装置８００は、上述した負荷９００が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置として用いることもできる。さらに、電力変換装置８００を、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００８９】
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
【符号の説明】
【００９０】
１００、２００、３００、４００、５００、６００  半導体装置、８００  電力変換装置、１０  基板、１２  ドリフト層、１３  チャネル領域、１４、４１４  ウェル領域、４１５  凸部、１６、２１６、３１６  ソース領域、２０、２２０、３２０  薄肉部、２２  凹部、２４  ゲート酸化膜、２５  絶縁層、２６  ゲート電極、２８  層間絶縁膜、３０  ソース電極、３２  イオン注入部分、３６  ドレイン電極、８０１  主変換回路、８０２  駆動回路、８０３  制御回路、５０、１５０  第１マスク、５２、１５２  開口、４５４ａ  レジスト、４５４ｂ  第２マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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