(57)【要約】【課題】半導体記憶装置の書き込み動作を高速化する。【解決手段】実施形態の半導体記憶装置１０は、複数のメモリセルと、複数のメモリセルに接続されたワード線と、複数のメモリセルにそれぞれ接続された複数のビット線と、コントローラとを含む。コントローラは、ベリファイ動作において、ワード線に第１及び第２ベリファイ電圧を順に印加し、第１ベリファイ電圧を印加している間に、第１データを書き込むべきメモリセルに接続されたビット線に第１電圧を印加し、且つ第２データを書き込むべきメモリセルに接続されたビット線に第２電圧を印加し、第２ベリファイ電圧を印加している間に、第１データを書き込むべきメモリセルのうち、第１ベリファイ電圧によるベリファイにパスしたメモリセルに接続されたビット線と、第２データを書き込むべきメモリセルに接続されたビット線とにそれぞれ第１電圧を印加する。【選択図】図７
2019075180.tif 000002
【特許請求の範囲】
【請求項１】
各々が閾値電圧に基づいて複数ビットのデータを記憶し、前記複数ビットのデータとして第１データを記憶する場合は第１閾値電圧を有するように設定され、前記複数ビットのデータとして第２データを記憶する場合は前記第１閾値電圧より高い第２閾値電圧を有するように設定される複数のメモリセルと、
前記複数のメモリセルに接続されたワード線と、
前記複数のメモリセルにそれぞれ接続された複数のビット線と、
書き込み動作においてベリファイ動作を含むプログラムループを実行するコントローラと、
を備え、
前記コントローラは、前記ベリファイ動作において、
前記ワード線に第１ベリファイ電圧と前記第１ベリファイ電圧よりも高い第２ベリファイ電圧とを順に印加し、
前記ワード線に前記第１ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルに接続されたビット線に第１電圧を印加し、前記第２データを書き込むべきメモリセルに接続されたビット線に前記第１電圧よりも低い第２電圧を印加し、
前記ワード線に前記第２ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルのうち、前記第１ベリファイ電圧によるベリファイにパスしたメモリセルに接続されたビット線と、前記第２データを書き込むべきメモリセルに接続されたビット線とにそれぞれ前記第１電圧を印加する、半導体記憶装置。
【請求項２】
前記コントローラは、前記ベリファイ動作において、
前記ワード線に前記第２ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルのうち、前記第１ベリファイ電圧によるベリファイにフェイルしたメモリセルに接続されたビット線に前記第２電圧を印加する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルは、前記複数ビットのデータとして第３データを記憶する場合は前記第２閾値電圧より高い第３閾値電圧を有するように設定され、
前記コントローラは、前記ベリファイ動作において、
前記ワード線に前記第２ベリファイ電圧を印加した後に前記第２ベリファイ電圧よりも高い第３ベリファイ電圧を印加し、
前記ワード線に前記第３ベリファイ電圧を印加している間に、前記第２データを書き込むべきメモリセルのうち、前記第２ベリファイ電圧によるベリファイにパスしたメモリセルに接続されたビット線と、前記第３データを書き込むべきメモリセルに接続されたビット線とにそれぞれ前記第１電圧を印加する、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記コントローラは、前記ベリファイ動作において、
前記ワード線に前記第１ベリファイ電圧を印加している間に、前記第３データを書き込むべきメモリセルに接続されたビット線に前記第２電圧を印加し、
前記ワード線に前記第２ベリファイ電圧を印加している間に、前記第３データを書き込むべきメモリセルに接続されたビット線に前記第２電圧を印加し、
前記ワード線に前記第３ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルに接続されたビット線と、前記第２データを書き込むべきメモリセルのうち、前記第２ベリファイ電圧によるベリファイにフェイルしたメモリセルに接続されたビット線とにそれぞれ前記第２電圧を印加する、
請求項３に記載の半導体記憶装置。
【請求項５】
各々が閾値電圧に基づいて複数ビットのデータを記憶し、前記複数ビットのデータとして第１データを記憶する場合は第１閾値電圧を有するように設定され、前記複数ビットのデータとして第２データを記憶する場合は前記第１閾値電圧より高い第２閾値電圧を有するように設定される複数のメモリセルと、
前記複数のメモリセルに接続されたワード線と、
前記複数のメモリセルにそれぞれ接続された複数のビット線と、
前記複数のビット線にそれぞれ接続され、各々が第１ラッチ回路を含み、前記第１ラッチ回路の保持するデータに基づいて対応するビット線に電圧を印加する複数のセンスアンプユニットと、
書き込み動作においてベリファイ動作を含むプログラムループを実行するコントローラと、
を備え、
前記コントローラは、前記ベリファイ動作において、
前記ワード線に第１ベリファイ電圧と前記第１ベリファイ電圧よりも高い第２ベリファイ電圧とを順に印加し、
前記ワード線に前記第１ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルに対応するセンスアンプユニット内の第１ラッチ回路に第１論理レベルに対応するデータを保持させ、前記第２データを書き込むべきメモリセルに対応するセンスアンプユニット内の第１ラッチ回路に前記第１論理レベルと異なる第２論理レベルに対応するデータを保持させ、
前記ワード線に前記第２ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルのうち前記第１ベリファイ電圧によるベリファイにパスしたメモリセルに対応するセンスアンプユニット内の第１ラッチ回路と、前記第２データを書き込むべきメモリセルに対応するセンスアンプユニット内の前記第１ラッチ回路とに、それぞれ前記第１論理レベルに対応するデータを保持させる、半導体記憶装置。
【請求項６】
前記コントローラは、前記ベリファイ動作において、
前記ワード線に前記第２ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルのうち前記第１ベリファイ電圧によるベリファイにフェイルしたメモリセルに対応するセンスアンプユニット内の第１ラッチ回路に前記第２論理レベルに対応するデータを保持させる、
請求項５に記載の半導体記憶装置。
【請求項７】
前記複数のメモリセルは、前記複数ビットのデータとして第３データを記憶する場合は前記第２閾値電圧より高い第３閾値電圧を有するように設定され、
前記コントローラは、前記ベリファイ動作において、
前記ワード線に前記第２ベリファイ電圧を印加した後に前記第２ベリファイ電圧よりも高い第３ベリファイ電圧を印加し、
前記ワード線に前記第３ベリファイ電圧を印加している間に、前記第２データを書き込むべきメモリセルのうち、前記第２ベリファイ電圧によるベリファイにパスしたメモリセルに対応するセンスアンプユニット内の第１ラッチ回路と、前記第３データを書き込むべきメモリセルに対応するセンスアンプユニット内の第１ラッチ回路とに、それぞれ前記第１論理レベルに対応するデータを保持させる、
請求項５又は請求項６に記載の半導体記憶装置。
【請求項８】
前記コントローラは、前記ベリファイ動作において、
前記ワード線に前記第１ベリファイ電圧を印加している間に、前記第３データを書き込むべきメモリセルに対応するセンスアンプユニット内の前記第１ラッチ回路に前記第２論理レベルに対応するデータを保持させ、
前記ワード線に前記第２ベリファイ電圧を印加している間に、前記第３データを書き込むべきメモリセルに対応するセンスアンプユニット内の前記第１ラッチ回路に前記第２論理レベルに対応するデータを保持させ、
前記ワード線に前記第３ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルに対応するセンスアンプユニット内の前記第１ラッチ回路と、前記第２データを書き込むべきメモリセルのうち、前記第２ベリファイ電圧によるベリファイにフェイルしたメモリセルに対応するセンスアンプユニット内の前記第１ラッチ回路とに、それぞれ前記第２論理レベルに対応するデータを保持させる、
請求項７に記載の半導体記憶装置。
【請求項９】
前記複数のメモリセルは、前記複数ビットのデータとして第４データを記憶する場合は前記第１閾値電圧よりも低い第４閾値電圧を有するように設定され、
前記複数のセンスアンプユニットの各々は、前記書き込み動作において、前記複数ビットのデータのうち第１ビットに対応する書き込みデータを保持する第２ラッチ回路と、前記複数ビットのデータのうち第２ビットに対応する書き込みデータを保持する第３ラッチ回路と、をさらに含み、
前記コントローラは、前記ベリファイ動作において、
前記ワード線に前記第１ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルのベリファイ結果を、対応するセンスアンプユニット内の前記第１ラッチ回路に保持させ、
前記ワード線に前記第２ベリファイ電圧を印加している間に、前記第１データを書き込むべきメモリセルに対応するセンスアンプユニットのうち、前記第１ラッチ回路に保持されたデータが前記第１論理レベルに対応するデータであるセンスアンプユニット内の前記第２ラッチ回路及び第３ラッチ回路に、それぞれ前記第４データの前記第１及び第２ビットと同じデータを保持させる、
請求項５乃至請求項８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記複数のセンスアンプユニットの各々は、一端及び他端が対応する前記ビット線と電源線との間に接続され且つゲートに前記コントローラが生成した制御信号が入力されるトランジスタをさらに含み、
前記コントローラは、前記ベリファイ動作において、
前記第１ベリファイ電圧及び前記第２ベリファイ電圧に基づいてそれぞれ対応する前記メモリセルに記憶されたデータを判定する際に、前記制御信号の電圧を第１電圧にして、
前記第１ベリファイ電圧に基づいたデータの判定と、前記第２ベリファイ電圧に基づいたデータの判定との間に、前記制御信号の電圧を一時的に前記第１電圧よりも高いキック電圧にして、
前記制御信号の電圧を前記キック電圧としている間に、前記第１データを書き込むべきメモリセルに対応するセンスアンプユニット内の前記第１ラッチ回路に保持されている前記ベリファイ結果を、前記第２ラッチ回路及び前記第３ラッチ回路に反映する、
請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１１１８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の書き込み動作を高速化する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数のメモリセルと、ワード線と、複数のビット線と、コントローラとを備える。複数のメモリセルは、各々が閾値電圧に基づいて複数ビットのデータを記憶し、複数ビットのデータとして第１データを記憶する場合は第１閾値電圧を有するように設定され、複数ビットのデータとして第２データを記憶する場合は第１閾値電圧より高い第２閾値電圧を有するように設定される。ワード線は、複数のメモリセルに接続される。複数のビット線は、複数のメモリセルにそれぞれ接続される。コントローラは、書き込み動作においてベリファイ動作を含むプログラムループを実行する。コントローラは、ベリファイ動作において、ワード線に第１ベリファイ電圧と、第１ベリファイ電圧よりも高い第２ベリファイ電圧とを順に印加する。コントローラは、ワード線に第１ベリファイ電圧を印加している間に、第１データを書き込むべきメモリセルに接続されたビット線に第１電圧を印加し、第２データを書き込むべきメモリセルに接続されたビット線に第１電圧よりも低い第２電圧を印加する。コントローラは、ワード線に第２ベリファイ電圧を印加している間に、第１データを書き込むべきメモリセルのうち、第１ベリファイ電圧によるベリファイにパスしたメモリセルに接続されたビット線と、第２データを書き込むべきメモリセルに接続されたビット線とにそれぞれ第１電圧を印加する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体メモリの全体構成の一例を示すブロック図。
【図２】第１実施形態におけるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態におけるメモリセルトランジスタの閾値分布の一例を示す閾値分布図。
【図４】第１実施形態におけるロウデコーダモジュールの回路構成の一例を示す回路図。
【図５】第１実施形態におけるセンスアンプモジュールの回路構成の一例を示す回路図。
【図６】第１実施形態に係る半導体記憶装置の書き込み動作における各配線の信号及び電圧の一例を示すタイミングチャート。
【図７】第１実施形態に係る半導体記憶装置のベリファイ動作における各配線の電圧及び電流の一例を示すタイミングチャート。
【図８】第１実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図９】第１実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図１０】第１実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図１１】第１実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図１２】第１実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図１３】第１実施形態の比較例に係る半導体記憶装置のベリファイ動作における各配線の電圧及び電流の一例を示すタイミングチャート。
【図１４】第１実施形態の比較例に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図１５】第１実施形態の比較例に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図１６】第１実施形態及び比較例における書き込みレベルとベリファイ動作中に充電されるビット線との関係の一例を示すダイアグラム。
【図１７】第２実施形態におけるセンスアンプモジュールの回路構成の一例を示す回路図。
【図１８】第２実施形態に係る半導体記憶装置のベリファイ動作における各配線の電圧及び電流の一例を示すタイミングチャート。
【図１９】第２実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図２０】第２実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図２１】第２実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図２２】第２実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図２３】第２実施形態に係る半導体記憶装置のベリファイ動作におけるラッチ回路の動作の一例を示すダイアグラム。
【図２４】第２実施形態及び比較例における書き込みレベルとベリファイ動作中に充電されるビット線との関係の一例を示すダイアグラム。
【図２５】第１実施形態の変形例に係る半導体記憶装置のベリファイ動作における各配線の電圧及び電流の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、それぞれ同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字又は数字のみを含んだ参照符号により参照される。
【０００８】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。
【０００９】
［１−１］構成
［１−１−１］半導体記憶装置１０の全体構成
図１は、第１実施形態に係る半導体記憶装置１０の全体構成の一例を示している。半導体記憶装置１０は、図１に示すように、メモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。
【００１０】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。これに限定されず、その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００１１】
ロウデコーダモジュール１２は、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択する。そしてロウデコーダモジュール１２は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送する。
【００１２】
センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力する。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００１３】
入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信する。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。
【００１４】
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、例えばそれぞれロウデコーダモジュール１２、センスアンプモジュール１３、及びシーケンサ１７で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。
【００１５】
ロジックコントローラ１６は、外部のメモリコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御する。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。
【００１６】
チップイネーブル信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。ライトイネーブル信号／ＷＥ及びリードイネーブル信号／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。ライトプロテクト信号／ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。
【００１７】
シーケンサ１７は、アドレスレジスタ１５Ｂに保持されたアドレス情報ＡＤＤ、及びコマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御する。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。
【００１８】
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成する。レディ／ビジー信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のメモリコントローラに通知する信号である。
【００１９】
例えば、半導体記憶装置１０がレディ状態である場合にはレディ／ビジー信号ＲＢｎが“Ｈ”レベルになり、半導体記憶装置１０がビジー状態である場合にはレディ／ビジー信号ＲＢｎが“Ｌ”レベルになる。尚、本明細書では、“Ｈ”レベルの電圧がゲートに入力されたｎチャネルＭＯＳトランジスタはオン状態になり、“Ｌ”レベルの電圧がゲートに入力されたｎチャネルＭＯＳトランジスタはオフ状態になるものとする。
【００２０】
電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給する。
【００２１】
［１−１−２］メモリセルアレイ１１の回路構成
図２は、第１実施形態におけるメモリセルアレイ１１の回路構成の一例であり、１つのブロックＢＬＫの詳細な回路構成を抽出して示している。ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２２】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２３】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶する。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
【００２４】
尚、以下の説明では、ストリングユニットＳＵ毎に共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを“ページ”と称する。従って、１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、２ページ分のデータを記憶する。
【００２５】
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続される。ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは選択ゲート線ＳＧＳに共通接続される。
【００２６】
以上で説明したメモリセルアレイ１１の回路構成において、ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０〜ＢＬｍは、複数のブロックＢＬＫ間で共有される。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。尚、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とはあくまで一例であり、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
【００２７】
［１−１−３］メモリセルトランジスタＭＴの閾値分布
第１実施形態に係る半導体記憶装置１０は、メモリセルトランジスタＭＴの書き込み方式として、例えば１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ（Triple-Level Cell）方式を使用する。
【００２８】
図３は、ＴＬＣ方式における、メモリセルトランジスタＭＴの閾値分布、データの割り付け、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示している。図３に示す閾値分布の縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。
【００２９】
ＴＬＣ方式において複数のメモリセルトランジスタＭＴは、図３に示すように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。
【００３０】
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）データ
“Ａ”レベル：“０１１”データ
“Ｂ”レベル：“００１”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“１１０”データ
“Ｆ”レベル：“１００”データ
“Ｇ”レベル：“１０１”データ
【００３１】
隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶが設定される。
【００３２】
ベリファイ電圧ＡＶは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴにベリファイ電圧ＡＶが印加されると、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。
【００３３】
その他のベリファイ電圧ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶもベリファイ電圧ＡＶと同様に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＣＶは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＤＶは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＥＶは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＦＶは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＧＶは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【００３４】
例えば、ベリファイ電圧ＡＶは０．８Ｖに、ベリファイ電圧ＢＶは１．６Ｖに、ベリファイ電圧ＣＶは２．４Ｖに、ベリファイ電圧ＤＶは３．１Ｖに、ベリファイ電圧ＥＶは３．８Ｖに、ベリファイ電圧ＦＶは４．６Ｖに、ベリファイ電圧ＧＶは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、例えば、０Ｖ〜７.０Ｖの範囲で、適宜、段階的に設定してもよい。
【００３５】
また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
【００３６】
その他の読み出し電圧ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも読み出し電圧ＡＲと同様に設定される。読み出し電圧ＢＲは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＤＲは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＥＲは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＦＲは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＧＲは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【００３７】
そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【００３８】
尚、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、例えば読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。
【００３９】
以上で説明したデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＡＲ及びＥＲを用いた読み出し結果によって確定する。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＢＲ、ＤＲ、及びＦＲを用いた読み出し結果によって確定する。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＣＲ及びＧＲを用いた読み出し結果によって確定する。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、このデータの割り付けは“２−３−２コード”と称される。
【００４０】
尚、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、メモリセルトランジスタＭＴの閾値分布に対するデータの割り当てとはあくまで一例であり、これに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、各読み出し電圧及び読み出しパス電圧は、各方式で同じ電圧値に設定されてもよいし、異なる電圧値に設定されてもよい。
【００４１】
［１−１−４］ロウデコーダモジュール１２の回路構成
図４は、第１実施形態におけるロウデコーダモジュール１２の回路構成の一例であり、１つのブロックＢＬＫに対応するロウデコーダモジュール１２の詳細な回路構成を抽出して示している。ロウデコーダモジュール１２は、図４に示すように、ロウデコーダＲＤ０〜ＲＤｎを含んでいる。
【００４２】
ロウデコーダＲＤ０〜ＲＤｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに関連付けられている。つまり、１つのブロックＢＬＫに、１つのロウデコーダＲＤが関連付けられている。以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。
【００４３】
ロウデコーダＲＤは、ブロックデコーダＢＤ並びに高耐圧ｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲ１３を含んでいる。ブロックデコーダＢＤは、ブロックアドレスをデコードして、このデコード結果に基づいて転送ゲート線ＴＧに所定の電圧を印加する。転送ゲート線ＴＧは、トランジスタＴＲ１〜ＴＲ１３のゲートに共通接続されている。トランジスタＴＲ１〜ＴＲ１３は、電圧生成回路１９から配線された各種信号線と、関連付けられたブロックＢＬＫの各配線との間に接続される。
【００４４】
具体的には、トランジスタＴＲ１の一端は、信号線ＳＧＳＤに接続され、トランジスタＴＲ１の他端は、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ２〜ＴＲ９の一端は、それぞれ信号線ＣＧ０〜ＣＧ７に接続され、トランジスタＴＲ２〜ＴＲ９の他端は、それぞれワード線ＷＬ０〜ＷＬ７の一端に接続される。トランジスタＴＲ１０〜１３の一端は、信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、トランジスタＴＲ１０〜１３の他端は、選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
【００４５】
以上の構成によりロウデコーダモジュール１２は、各種動作を実行するブロックＢＬＫを選択する。具体的には、各種動作時において選択及び非選択ブロックＢＬＫに対応するブロックデコーダＢＤは、それぞれ“Ｈ”レベル及び“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。
【００４６】
例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤ０に含まれたトランジスタＴＲ１〜ＴＲ１３がオン状態になり、その他のロウデコーダＲＤに含まれたトランジスタＴＲ１〜ＴＲ１３がオフ状態になる。つまり、ブロックＢＬＫ０に設けられた各配線と、対応する信号線との間の電流経路が形成され、他のブロックＢＬＫに設けられた各配線と、対応する信号線との間の電流経路が遮断される。その結果、電圧生成回路１９によって各信号線に印加された電圧が、ロウデコーダＲＤ０を介して、選択されたブロックＢＬＫ０に設けられた各配線にそれぞれ印加される。
【００４７】
［１−１−５］センスアンプモジュール１３の回路構成
図５は、第１実施形態におけるセンスアンプモジュール１３の回路構成の一例を示している。センスアンプモジュール１３は、ビット線ＢＬ０〜ＢＬｍにそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含み、図５には、１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。
【００４８】
センスアンプユニットＳＡＵは、図５に示すように、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。
【００４９】
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ２０、ｎチャネルＭＯＳトランジスタ２１〜２８、及びキャパシタ２９を含んでいる。
【００５０】
トランジスタ２０の一端は電源線に接続され、トランジスタ２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ２１の一端はトランジスタ２０の他端に接続され、トランジスタ２１の他端はノードＣＯＭに接続され、トランジスタ２１のゲートには制御信号ＢＬＸが入力される。トランジスタ２２の一端はノードＣＯＭに接続され、トランジスタ２２のゲートには制御信号ＢＬＣが入力される。トランジスタ２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ２３の一端はトランジスタ２２の他端に接続され、トランジスタ２３の他端は対応するビット線ＢＬに接続され、トランジスタ２３のゲートには制御信号ＢＬＳが入力される。
【００５１】
トランジスタ２４の一端はノードＣＯＭに接続され、トランジスタ２４の他端はノードＳＲＣに接続され、トランジスタ２４のゲートはノードＩＮＶに接続される。トランジスタ２５の一端はトランジスタ２０の他端に接続され、トランジスタ２５の他端はノードＳＥＮに接続され、トランジスタ２５のゲートには制御信号ＨＬＬが入力される。トランジスタ２６の一端はノードＳＥＮに接続され、トランジスタ２６の他端はノードＣＯＭに接続され、トランジスタ２６のゲートには制御信号ＸＸＬが入力される。
【００５２】
トランジスタ２７の一端は接地され、トランジスタ２７のゲートはノードＳＥＮに接続されている。トランジスタ２８の一端はトランジスタ２７の他端に接続され、トランジスタ２８の他端はバスＬＢＵＳに接続され、トランジスタ２８のゲートには制御信号ＳＴＢが入力される。キャパシタ２９の一端はノードＳＥＮに接続され、キャパシタ２９の他端にはクロックＣＬＫが入力される。
【００５３】
以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ１７によって生成される。また、トランジスタ２０の一端に接続された電源線には、例えば半導体記憶装置１０の内部電源電圧である電圧ＶＤＤが印加され、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧ＶＳＳが印加される。
【００５４】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路１４に接続され、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に使用される。
【００５５】
ラッチ回路ＳＤＬは、例えばインバータ３０及び３１、並びにｎチャネルＭＯＳトランジスタ３２及び３３を含んでいる。インバータ３０の入力ノードはノードＬＡＴに接続され、インバータ３０の出力ノードはノードＩＮＶに接続される。インバータ３１の入力ノードはノードＩＮＶに接続され、インバータ３１の出力ノードはノードＬＡＴに接続される。トランジスタ３２の一端はノードＩＮＶに接続され、トランジスタ３２の他端はバスＬＢＵＳに接続され、トランジスタ３２のゲートには制御信号ＳＴＩが入力される。トランジスタ３３の一端はノードＬＡＴに接続され、トランジスタ３３の他端はバスＬＢＵＳに接続され、トランジスタ３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【００５６】
以上で説明したセンスアンプモジュール１３において、各センスアンプユニットＳＡＵがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。本明細書において「シーケンサ１７が制御信号ＳＴＢをアサートする」とは、シーケンサ１７が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに変化させることに対応している。
【００５７】
尚、第１実施形態におけるセンスアンプモジュール１３の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合に、「シーケンサ１７が制御信号ＳＴＢをアサートする」とは、シーケンサ１７が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに変化させることに対応する。
【００５８】
また、例えばセンスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されてもよい。
【００５９】
［１−２］動作
［１−２−１］書き込み動作の概要
第１実施形態に係る半導体記憶装置１０は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、プログラム動作及びベリファイ動作を含んでいる。プログラム動作は、所望のメモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。ベリファイ動作は、メモリセルトランジスタＭＴの閾値電圧が所望の電圧を超えたかどうかを判定する動作である。
【００６０】
以下の説明では、書き込み動作時に“Ａ”レベルに対応するデータを保持し、対応するメモリセルトランジスタＭＴに当該データを書き込むセンスアンプユニットＳＡＵのことを“Ａ”書き込みのセンスアンプユニットＳＡＵと称する。“Ａ”書き込みのセンスアンプユニットＳＡＵに接続されたビット線ＢＬのことを、“Ａ”書き込みのビット線ＢＬと称する。
【００６１】
また、以下の説明では、プログラム動作によって閾値電圧を上昇させるメモリセルトランジスタＭＴのことを書き込み対象のメモリセルトランジスタＭＴと称する。プログラム動作における閾値電圧の上昇が抑制されるメモリセルトランジスタＭＴのことを書き込み禁止のメモリセルトランジスタＭＴと称する。ベリファイ動作において、メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルを超えたかどうかを判定する読み出し動作のことを、“Ａ”ベリファイと称する。
【００６２】
これらの呼称は、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルのそれぞれについても同様に定義される。
【００６３】
図６は、第１実施形態に係る半導体記憶装置１０の書き込み動作における各配線の電圧の一例であり、入出力信号Ｉ／Ｏの状態と、選択されたワード線ＷＬに対応する信号線ＣＧの電圧とをそれぞれ示している。入出力信号Ｉ／Ｏとしては、半導体記憶装置１０が外部のメモリコントローラからコマンド等を受信する期間と、半導体記憶装置１０がビジー状態になっている期間とを示している。
【００６４】
図６に示すように、まず入出力信号Ｉ／Ｏに、外部のメモリコントローラによって送信されたコマンド等が入力される。具体的には、半導体記憶装置１０は、書き込み動作の実行を指示するコマンド、データを記憶させるメモリセルのアドレス、及び書き込みデータを、外部のメモリコントローラから受け取る。半導体記憶装置１０は、これらのコマンド、アドレス、及びデータを受け取ると、レディ状態からビジー状態に遷移して書き込み動作を実行する。
【００６５】
書き込み動作においてシーケンサ１７は、まずプログラム動作を実行する。具体的には、センスアンプモジュール１３が、書き込み対象のメモリセルトランジスタＭＴに対応するビット線ＢＬに例えば電圧ＶＳＳを印加して、書き込み禁止のメモリセルトランジスタＭＴに対応するビット線に例えば電圧ＶＩＮＨを印加する。電圧ＶＩＮＨはＶＳＳよりも高く、電圧ＶＩＮＨが印加されたビット線ＢＬに対応するＮＡＮＤストリングＮＳは、例えばフローティング状態になる。尚、書き込み動作の開始時には、“ＥＲ”レベルに対応するメモリセルトランジスタＭＴが書き込み禁止に設定される。
【００６６】
そして、電圧生成回路１９が、信号線ＣＧに対してプログラム電圧ＶＰＧＭを印加する。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することが可能な高電圧である。信号線ＣＧに印加されたプログラム電圧ＶＰＧＭは、ロウデコーダモジュール１２を介して、選択されたワード線ＷＬに印加される。
【００６７】
すると、書き込み対象のメモリセルトランジスタＭＴでは、ゲート−チャネル間の電位差により電荷蓄積層に電子が注入され、閾値電圧が上昇する。一方で、書き込み禁止のメモリセルトランジスタＭＴでは、例えばフローティング状態のＮＡＮＤストリングＮＳのチャネルがブーストすることによってゲート−チャネル間の電位差が小さくなり、閾値電圧の上昇が抑制される。
【００６８】
次に、シーケンサ１７は、ベリファイ動作を実行する。具体的には、電圧生成回路１９は、信号線ＣＧに対してベリファイ電圧ＶＦＹを印加する。ベリファイ電圧ＶＦＹとしては、例えば図３に示すベリファイ電圧ＡＶが使用される。信号線ＣＧに印加されたベリファイ電圧ＶＦＹは、ロウデコーダモジュール１２を介して選択されたワード線ＷＬに印加される。
【００６９】
すると、選択されたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、その閾値電圧に応じてオン状態又はオフ状態になる。そして、各センスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて、対応するメモリセルトランジスタＭＴの閾値電圧が所望のベリファイ電圧を超えたかどうかを判定する。
【００７０】
それから、シーケンサ１７は、対応するメモリセルトランジスタＭＴの閾値電圧が所望のベリファイ電圧を超えたことを検知した場合に、当該メモリセルトランジスタＭＴのベリファイにパスしたものとし、以降のプログラム動作において当該メモリセルトランジスタＭＴを書き込み禁止とする。
【００７１】
一方で、シーケンサ１７は、対応するメモリセルトランジスタＭＴの閾値電圧が所望のベリファイ電圧以下であることを検知した場合に、当該メモリセルトランジスタＭＴのベリファにフェイルしたものとし、以降のプログラム動作において当該メモリセルトランジスタＭＴを書き込み対象とする。
【００７２】
シーケンサ１７は、例えば、１回のベリファイ動作で電圧生成回路１９に複数種類のベリファイ電圧を連続で印加させて、センスアンプモジュール１３に複数レベルのベリファイを連続して実行させることが出来る。また、シーケンサ１７は、１回のベリファイ動作において印加させるベリファイ電圧の種類及び数を、書き込み動作の進行に応じて適宜変更することが出来る。尚、シーケンサ１７は、１回のベリファイ動作で電圧生成回路１９に１種類のベリファイ電圧を印加させて、センスアンプモジュール１３に１レベルのベリファイを実行させるだけでもよい。
【００７３】
上述したプログラム動作とベリファイ動作との組が、１回のプログラムループに相当する。シーケンサ１７は、このようなプログラムループを繰り返し実行し、プログラム電圧ＶＰＧＭをプログラムループ毎にΔＶＰＧＭずつステップアップさせる。そして、シーケンサ１７は、プログラムループを複数回（例えば、１９回）繰り返し実行すると、書き込み動作を終了して半導体記憶装置１０をビジー状態からレディ状態に遷移させる。
【００７４】
尚、シーケンサ１７は、例えばベリファイをパスしたメモリセルトランジスタＭＴの数が所定の数より少なくなったことを検知した場合に、書き込み動作を終了して半導体記憶装置１０をビジー状態からレディ状態に遷移させてもよい。
【００７５】
ＩＳＰＰ方式（Incremental Step Pulse Program）を用いた場合において、プログラム電圧ＶＰＧＭのステップアップ幅ΔＶＰＧＭとしては、例えば０.８Ｖ程度としてよいが、これに限定されない。また、書き込み動作の時間は、例えば１２００〜３５００μsの範囲となるようにしてもよいが、これに限定されない。
【００７６】
［１−２−１］ベリファイ動作の詳細
次に、図７〜図１２を用いて、第１実施形態に係る半導体記憶装置１０におけるベリファイ動作の詳細について、１回のベリファイ動作で“Ａ”ベリファイと“Ｂ”ベリファイとが連続で実行される場合を例に説明する。
【００７７】
図７は、第１実施形態に係る半導体記憶装置１０のベリファイ動作における各配線の電圧及び電流の一例であり、選択されたワード線ＷＬに対応する信号線ＣＧ、並びに制御信号ＢＬＣ、ＨＬＬ、ＸＸＬ、及びＳＴＢのそれぞれの電圧と、書き込みレベル毎のビット線ＢＬの電圧と、電源電流ＩＣＣの電流とをそれぞれ示している。電源電流ＩＣＣは、例えば半導体記憶装置１０に電源電圧ＶＣＣを印加する端子を流れる電流に相当し、例えば半導体記憶装置１０の消費電流としてみなすことが出来る。また、電源電流ＩＣＣは、例えば制御信号ＢＬＣの電圧変化に応じてその電流量が変化する。
【００７８】
図８〜図１２は、第１実施形態に係る半導体記憶装置１０のベリファイ動作におけるラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬの動作の一例であり、各書き込みレベルに対応するセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬ、並びにノードＳＥＮの状態を示している。図８〜図１２は、それぞれ図７の（０）〜（４）のそれぞれの期間における動作に対応している。
【００７９】
尚、第１実施形態では、センスアンプユニットＳＡＵ内のラッチ回路が“ＥＲ”レベルに対応するデータを保持する場合に、対応するメモリセルトランジスタＭＴが書き込み禁止に設定される。
【００８０】
また、センスアンプユニットＳＡＵ内のラッチ回路ＳＤＬが保持するデータが“１”である場合、トランジスタ２０がオン状態になり、当該センスアンプユニットＳＡＵに対応するビット線ＢＬが充電される。一方で、ラッチ回路ＳＤＬが保持するデータが“０”である場合、トランジスタ２０がオフ状態になり、当該センスアンプユニットＳＡＵに対応するビット線ＢＬへの電流の供給が遮断される。つまり、各ラッチ回路が保持する“１”データは、“Ｈ”レベル（第１論理レベル）の電圧に対応し、“０”データは、“Ｌ”レベル（第２論理レベル）の電圧に対応している。
【００８１】
図７に示すように、例えば時刻ｔ０より前の信号線ＣＧ並びに制御信号ＢＬＣの電圧は電圧ＶＳＳであり、制御信号ＨＬＬ、ＸＸＬ、及びＳＴＢの電圧は“Ｌ”レベルであり、ビット線ＢＬの電圧はＶＳＳである。また、電源電流ＩＣＣは、例えばＩ１となっている。
【００８２】
時刻ｔ０において、シーケンサ１７は、図８に示すように、“Ａ”書き込みのビット線ＢＬを充電対象に設定し、その他のビット線ＢＬを充電対象外に設定する（図７の（０））。
【００８３】
具体的には、シーケンサ１７は、“Ａ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬが保持するデータを“１”にして、その他のセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬがそれぞれ保持するデータを“０”にする。
【００８４】
尚、本例では、外部のメモリコントローラから受け取った書き込みデータのうち、下位ビットデータはラッチ回路ＡＤＬに保持され、中位ビットデータはラッチ回路ＢＤＬに保持され、上位ビットデータはラッチ回路ＣＤＬに保持されている。これに限定されず、センスアンプユニットＳＡＵが書き込みデータを保持するラッチ回路は、任意の組み合わせに設定することが可能である。
【００８５】
電圧生成回路１９は、選択されたワード線ＷＬに対応する信号線ＣＧにベリファイ電圧ＡＶを印加する。当該信号線ＣＧに印加されたベリファイ電圧ＡＶは、ロウデコーダモジュール１２を介して、選択されたワード線ＷＬに印加される。
【００８６】
シーケンサ１７は、制御信号ＢＬＣの電圧を電圧Ｖblcにする。電圧Ｖblcが印加されたトランジスタ２２はオン状態になり、各センスアンプユニットＳＡＵは、内部のラッチ回路に保持する書き込みデータに応じて、対応するビット線ＢＬに電圧を印加する。
【００８７】
具体的には、“Ａ”書き込みのセンスアンプユニットＳＡＵが、対応するビット線ＢＬに電圧ＶＢＬを印加する。電圧ＶＢＬは、例えば読み出し動作時にビット線ＢＬに印加される電圧である。ビット線ＢＬの電圧が上昇するとソース線ＳＬに流れる電流量が増加するため、電源電流ＩＣＣがビット線ＢＬの電位変動に応じて例えばＩ２まで上昇する。
【００８８】
また、シーケンサ１７は、制御信号ＨＬＬを“Ｈ”レベルにする。制御信号ＨＬＬが“Ｈ”レベルになると、トランジスタ２５がオン状態になり、ノードＳＥＮが充電される。そしてシーケンサ１７は、ノードＳＥＮの充電が完了すると、制御信号ＨＬＬを“Ｌ”レベルにする。
【００８９】
尚、時刻ｔ０においてシーケンサ１７は、図７に示すように信号線ＣＧ及び制御信号ＢＬＣに対してキック動作を実行してもよい。キック動作とは、ドライバの駆動電圧を一時的に目標の電圧値よりも高い値に設定し、その後に目標の電圧値に下げる電圧印加方法である。例えば、制御信号ＢＬＣに対してキック動作が実行された場合、ビット線ＢＬに対する電流の供給量が増加して、一時的にビット線ＢＬが目標の電圧よりも高い電圧に充電される。
【００９０】
時刻ｔ１において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択されたワード線ＷＬに接続されたメモリセルトランジスタＭＴの状態に基づいて、図９に示すようにノードＳＥＮの電位が変化する（図７の（１））。
【００９１】
具体的には、ノードＳＥＮは、当該センスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴがオン状態になった場合に“０”データに相当する状態となり、オフ状態を維持している場合に“１”データに相当する状態となる。
【００９２】
次に、シーケンサ１７は、制御信号ＸＸＬを“Ｌ”レベルにした後に、制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、“Ａ”書き込みのセンスアンプユニットＳＡＵが、ノードＳＥＮの状態に基づいて“Ａ”ベリファイを実行し、図１０に示すようにセンス結果（ベリファイ結果）を内部のラッチ回路ＳＤＬに保持する（図７の（２））。
【００９３】
具体的には、“Ａ”書き込みのセンスアンプユニットＳＡＵにおいて、ノードＳＥＮが“１”データに相当する状態である場合には、ラッチ回路ＳＤＬが保持するデータが“１”に維持され（ベリファイパス）、ノードＳＥＮが“０”データに相当する状態である場合には、ラッチ回路ＳＤＬが保持するデータが“０”に更新される（ベリファイフェイル）。
【００９４】
また、電圧生成回路１９は、例えば制御信号ＳＴＢがアサートされ、“Ｌ”レベルに戻される際に、信号線ＣＧにベリファイ電圧ＢＶを印加する。信号線ＣＧに印加されたベリファイ電圧ＢＶは、ロウデコーダモジュール１２を介して、選択されたワード線ＷＬに印加される。尚、電圧生成回路１９が信号線ＣＧにベリファイ電圧ＢＶを印加するタイミングはこれに限定されず、例えば制御信号ＳＴＢがアサートされるタイミングから、時刻ｔ２までの間に設定される。
【００９５】
次に、シーケンサ１７は、図１１に示すように“Ｂ”書き込みのビット線ＢＬを充電対象に設定する（図７の（３））。具体的には、シーケンサ１７は、“Ｂ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬが保持するデータを“１”に更新する。このとき、“Ａ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬが保持する“Ａ”ベリファイのセンス結果（“１”データ）は、そのまま維持される。
【００９６】
そして、時刻ｔ２において、センスアンプユニットＳＡＵのうち、ラッチ回路ＳＤＬに“１”のデータが保持されているセンスアンプユニットＳＡＵに対応するビット線ＢＬが充電される。具体的には、“Ａ”書き込みのセンスアンプユニットＳＡＵのうち、“Ａ”ベリファイにパスしたセンスアンプユニットＳＡＵに対応するビット線ＢＬと、“Ｂ”書き込みのセンスアンプユニットＳＡＵに対応するビット線ＢＬとがそれぞれ充電対象となる。このとき、“Ａ”ベリファイにフェイルしたセンスアンプユニットＳＡＵに対応するビット線ＢＬは、充電対象外となっている。
【００９７】
その一方で、時刻ｔ２におけるビット線ＢＬの充電と並行して、シーケンサ１７は、図１２に示すように“Ａ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路に“Ａ”ベリファイのセンス結果を反映する（図７の（４））。
【００９８】
具体的には、例えば、図３に示したようにデータが割り付けられている場合、シーケンサ１７は、ラッチ回路ＳＤＬに保持されるデータとラッチ回路ＢＤＬに保持されるデータとの論理積を求め、当該論理積の演算結果とラッチ回路ＡＤＬに保持されるデータとの論理和を求め、当該論理和の演算結果によってラッチ回路ＡＤＬに保持されるデータを更新する。これにより、“Ａ”ベリファイにパスした場合に、対応するセンスアンプユニットＳＡＵ内のラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータを、“ＥＲ”レベルと同様のデータに更新する。
【００９９】
その結果、“Ａ”書き込みのセンスアンプユニットＳＡＵのうち“Ａ”ベリファイにパスしたセンスアンプユニットＳＡＵに対応するビット線ＢＬも、これ以降のベリファイ動作においては、充電対象外となる。言い換えると、“Ａ”書き込みのセンスアンプユニットＳＡＵのうち“Ａ”ベリファイにパスしたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、これ以降のプログラム動作においてプログラムの対象外となる。
【０１００】
また、時刻ｔ２においてシーケンサ１７は、制御信号ＨＬＬを“Ｈ”レベルにする。制御信号ＨＬＬが“Ｈ”レベルになると、トランジスタ２５がオン状態になり、ノードＳＥＮが充電される。そして、シーケンサ１７は、ノードＳＥＮの充電が完了すると、制御信号ＨＬＬを“Ｌ”レベルにする。尚、時刻ｔ２においてシーケンサ１７は、図７に示すように信号線ＣＧ及び制御信号ＢＬＣに対してキック動作を実行してもよい。
【０１０１】
以上のように、図７の（２）〜（４）のそれぞれの期間にはセンスアンプユニットＳＡＵ内のラッチ回路が動作する。この際に電源電流ＩＣＣは、例えば、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬに対する、若しくはそれらからの、若しくはそれら同士でのデータ送受信がなされることによるバスＬＢＵＳへの充放電を行うことで電流が増加する。この時の電流の振幅は、他動作で発生する電流より周期が早いため、ノイズのように見えることがある。その結果、例えば図７の（２）〜（４）の期間における電源電流ＩＣＣの振幅は、例えば図７の（１）の期間における電源電流ＩＣＣの振幅よりも大きくなる。
【０１０２】
時刻ｔ３において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択されたワード線ＷＬに接続されたメモリセルトランジスタＭＴの状態に基づいてノードＳＥＮの電位が変化する。
【０１０３】
次に、シーケンサ１７は、制御信号ＸＸＬを“Ｌ”レベルにした後に、制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、“Ｂ”書き込みのセンスアンプユニットＳＡＵが、ノードＳＥＮの状態に基づいて“Ｂ”ベリファイを実行し、センス結果を内部のラッチ回路ＳＤＬに保持する。そして、シーケンサ１７は、“Ｂ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路に“Ｂ”ベリファイの結果を反映する。
【０１０４】
時刻ｔ４において、シーケンサ１７は、信号線ＣＧの電圧と制御信号ＢＬＣの電圧とをＶＳＳにして、ベリファイ動作を終了する。
【０１０５】
以上のように、第１実施形態に係る半導体記憶装置１０におけるベリファイ動作では、複数のレベルに対するベリファイを連続で実行した場合に、直前に実行されたベリファイをパスしたメモリセルトランジスタＭＴに対応するビット線ＢＬが、続くレベルのベリファイ時で充電される。
【０１０６】
言い換えると、第１実施形態における１回のベリファイ動作において、最初に実行されるレベルのベリファイでは、当該レベルのベリファイに対応するビット線ＢＬのみが充電され、続くレベルのベリファイでは、当該レベルのベリファイに対応するビット線ＢＬと、その１つ前のレベルのベリファイで充電されたビット線ＢＬのうちベリファイにパスしたメモリセルトランジスタＭＴに対応するビット線ＢＬとがそれぞれ充電される。
【０１０７】
具体的には、例えば１回のベリファイ動作において“Ａ”ベリファイ、“Ｂ”ベリファイ、及び“Ｃ”ベリファイが連続で実行される場合、“Ａ”ベリファイ時に、“Ａ”書き込みのビット線ＢＬが充電される。“Ｂ”ベリファイ時に、“Ｂ”書き込みのビット線ＢＬと、“Ａ”ベリファイをパスしたメモリセルトランジスタＭＴに対応するビット線ＢＬとが充電される。“Ｃ”ベリファイ時に、“Ｃ”書き込みのビット線ＢＬと、“Ｂ”ベリファイをパスしたメモリセルトランジスタＭＴに対応するビット線ＢＬとが充電される。
【０１０８】
尚、図７においては、時刻ｔ１及びｔ２間並びに時刻ｔ３及びｔ４間でそれぞれ制御信号ＸＸＬが“Ｌ”レベルとなってから制御信号ＳＴＢがアサートされるまでの間にはタイムラグがあるが、これに限定されない。例えば、制御信号ＸＸＬが“Ｌ”レベルとなるタイミングと、制御信号ＳＴＢがアサートされるタイミングとは、同じであってもよい。
【０１０９】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１０に依れば、書き込み動作を高速化することが出来る。以下に、第１実施形態に係る半導体記憶装置１０の詳細な効果について説明する。
【０１１０】
半導体記憶装置の書き込み動作において、ベリファイ動作時に全てのビット線ＢＬを充電して各レベルのベリファイを実行する方法が知られている。このようなベリファイ動作は、センスアンプモジュール１３の制御を簡便にすることが出来るため高速に動作することが出来るが、消費電流が大きくなってしまう。
【０１１１】
ベリファイ動作時の消費電流は、ベリファイ時に必要なビット線ＢＬのみを充電することによって大幅に抑制することが出来る。ここで、第１実施形態の比較例におけるベリファイ動作について、図１３〜１５を用いて説明する。
【０１１２】
図１３は、第１実施形態の比較例におけるベリファイ動作における各配線の電圧及び電流の一例を示している。図１４及び図１５は、比較例のベリファイ動作におけるラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬの動作の一例を示し、それぞれ図１３の（Ｘ）及び（Ｙ）のそれぞれの期間における動作に対応している。
【０１１３】
図１３に示すように、比較例におけるベリファイ動作では、第１実施形態で説明した図７の（３）及び（４）に対応する動作が、それぞれ（Ｘ）及び（Ｙ）に置き換えられ、図７に示す時刻ｔ２における制御信号ＢＬＣのキック動作が、（Ｙ）の動作の後に実行される。
【０１１４】
具体的には、比較例におけるベリファイ動作では、第１実施形態と同様に制御信号ＳＴＢをアサートした後に、図１４に示すように、“Ａ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬに保持されている“Ａ”ベリファイのセンス結果（ベリファイ結果）を、他のラッチ回路に反映する（図１３の（Ｘ））。
【０１１５】
そして、シーケンサ１７は、図１５に示すように“Ｂ”書き込みのビット線ＢＬを充電対象に設定し、“Ａ”書き込みのビット線ＢＬを充電対象外に設定し（図１３の（Ｙ））、時刻ｔ２の動作に移行する。つまり、シーケンサ１７は、“Ａ”書き込み及び“Ｂ”書き込みのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＳＤＬが保持するデータをそれぞれ“０”及び“１”に更新し、時刻ｔ２の動作に移行する。
【０１１６】
時刻ｔ２において、各センスアンプユニットＳＡＵは、内部のラッチ回路に保持する書き込みデータに応じて、対応するビット線ＢＬに電圧を印加する。具体的には、“Ｂ”書き込みのセンスアンプユニットＳＡＵが、対応するビット線ＢＬに電圧ＶＢＬを印加する。このとき、“Ａ”書き込みのセンスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧をＶＢＬからＶＳＳに下降させる。
【０１１７】
このように、比較例におけるベリファイ動作では、連続して実行される複数レベルのベリファイにおいて、それぞれベリファイが実行されるレベルに対応するビット線ＢＬのみが充電される。しかしながら、比較例におけるベリファイ動作では、ラッチ回路ＳＤＬが保持するセンス結果を他のラッチ回路に反映させてから、続くレベルのベリファイで充電するビット線ＢＬの情報をラッチ回路ＳＤＬに保持させるため、ラッチ回路間のデータ転送に要する時間の分、ベリファイ動作の時間が長くなってしまう。すなわち、比較例においては、図１３の（Ｙ）の動作が終わるまでは、時刻ｔ２におけるビット線ＢＬへの充電がなされない。
【０１１８】
そこで、第１実施形態に係る半導体記憶装置１０では、ベリファイ動作時において、ラッチ回路ＳＤＬが保持するセンス結果をセンスアンプユニットＳＡＵ内の他のラッチ回路に反映する前に、このセンス結果を残した状態で、続くレベルのベリファイにおいて充電するビット線ＢＬの情報をラッチ回路ＳＤＬに保持させる。
【０１１９】
つまり、第１実施形態に係る半導体記憶装置１０では、続くレベルのベリファイにおけるビット線ＢＬの充電と並行して、その１つ前のベリファイにおけるセンス結果をラッチ回路ＳＤＬから他のラッチ回路に反映する。言い換えると、第１実施形態においては、図７の（３）の動作が終わった後、図７の（４）の動作と並行して、時刻ｔ２におけるビット線ＢＬへの充電をすることが出来る。
【０１２０】
その結果、第１実施形態におけるベリファイ動作では、連続するベリファイにおいてビット線ＢＬを充電するタイミングを比較例よりも早くすることが出来る。具体的には、第１実施形態に対応する図７に示された時刻ｔ１から時刻ｔ２までの期間を、比較例に対応する図１３に示された時刻ｔ１から時刻ｔ２までの期間よりも短くすることが出来る。
【０１２１】
これにより、第１実施形態に係る半導体記憶装置１０は、書き込み動作におけるベリファイ動作の時間を比較例よりも短縮することが出来る。従って、第１実施形態に係る半導体記憶装置１０は、書き込み動作を高速化することが出来る。
【０１２２】
尚、第１実施形態におけるベリファイ動作と、比較例におけるベリファイ動作とでは、消費電流が異なっている。図１６は、第１実施形態及び比較例における書き込みレベルとベリファイ動作中に充電されるビット線との関係の一例であり、１回のベリファイ動作で“Ａ”ベリファイ、“Ｂ”ベリファイ、“Ｃ”ベリファイ、“Ｄ”ベリファイ、“Ｅ”ベリファイ、“Ｆ”ベリファイ、及び“Ｇ”ベリファイを連続して実行する場合について示している。
【０１２３】
図１６に示すように、“Ａ”ベリファイにおいて充電されるビット線ＢＬの組み合わせは、第１実施形態と比較例とで同じになる。一方で、“Ｂ”ベリファイ〜“Ｇ”ベリファイにおいてそれぞれ充電されるビット線ＢＬの組み合わせは、それぞれ比較例よりも第１実施形態の方が多くなる。
【０１２４】
具体的には、第１実施形態におけるベリファイ動作では、比較例におけるベリファイ動作に対して、“Ｂ”ベリファイ〜“Ｇ”ベリファイにおいてそれぞれ直前のベリファイにパスしたメモリセルトランジスタＭＴに対応するビット線ＢＬを充電する分、消費電流が大きくなる。
【０１２５】
しかしながら、直前のベリファイにパスしたメモリセルトランジスタＭＴに対応するビット線ＢＬの本数は、全てのビット線ＢＬの本数に対して占める割合が小さい。従って、第１実施形態に係る半導体記憶装置１０は、比較例よりも書き込み動作を高速化し、且つ消費電流の増加を抑制することが出来る。
【０１２６】
尚、第１実施形態におけるベリファイ動作と、比較例におけるベリファイ動作とは、例えばセンスアンプユニットＳＡＵ内のラッチ回路の動作によって電源電流ＩＣＣが受けるノイズの影響を確認することによって区別することが出来る。
【０１２７】
具体的には、図７に示すように、第１実施形態におけるベリファイ動作では、“Ｂ”ベリファイにおいて制御信号ＢＬＣのキック動作が実行された際に、図７の（４）に対応するセンスアンプユニットＳＡＵ内のラッチ回路の動作に起因するノイズが電源電流ＩＣＣに発生している。
【０１２８】
一方で、図１３に示すように、比較例におけるベリファイ動作では、“Ｂ”ベリファイにおいて制御信号ＢＬＣのキック動作が実行される前に、ノイズの発生原因となる図１３の（Ｘ）及び（Ｙ）に対応するセンスアンプユニットＳＡＵの動作が終了しているため、制御信号ＢＬＣのキック動作時にラッチ回路の動作に起因するノイズが発生しない。
【０１２９】
つまり、第１実施形態におけるベリファイ動作が実行されているかどうかは、例えばラッチ回路の動作に起因するノイズが、制御信号ＢＬＣのキック動作時において電源電流ＩＣＣに発生しているかどうかを確認することによって判断することが出来る。
【０１３０】
尚、図７及び図１３では、電源電流ＩＣＣに対して、センスアンプユニットＳＡＵ内のラッチ回路が動作している間にのみノイズが発生している場合を例示しているが、これに限定されない。例えば、その他の期間においてノイズが発生していていも良く、その他の期間におけるノイズは、センスアンプユニットＳＡＵ内のラッチ回路が動作している間に発生するノイズよりも相対的に小さくなる。
【０１３１】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１０は、センスアンプユニットＳＡＵが第１実施形態に係る半導体記憶装置１０よりも多くのラッチ回路を有する。また、第２実施形態におけるベリファイ動作は、第１実施形態におけるベリファイ動作に対して、ラッチ回路の制御方法が異なっている。以下に、第２実施形態に係る半導体記憶装置１０について、第１実施形態に係る半導体記憶装置１０と異なる点について説明する。
【０１３２】
［２−１］構成
図１７は、第２実施形態におけるセンスアンプモジュール１３の回路構成の一例であり、１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示している。
【０１３３】
第２実施形態におけるセンスアンプユニットＳＡＵは、図１７に示すように、第１実施形態で図５を用いて説明したセンスアンプユニットＳＡＵに対して、さらにラッチ回路ＤＤＬを追加したものと同様である。
【０１３４】
ラッチ回路ＤＤＬは、例えばラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬと同様の構成であり、バスＬＢＵＳに接続されている。つまり、ラッチ回路ＤＤＬは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬと、互いにデータを送受信可能なように構成されている。第２実施形態に係る半導体記憶装置１０のその他の構成は、第１実施形態に係る半導体記憶装置１０と同様のため、説明を省略する。
【０１３５】
［２−２］動作
次に、図１８〜図２３を用いて、第２実施形態に係る半導体記憶装置１０におけるベリファイ動作の詳細について、１回のベリファイ動作で“Ａ”ベリファイと“Ｂ”ベリファイとが連続で実行される場合を例に説明する。
【０１３６】
図１８は、第１実施形態に係る半導体記憶装置１０のベリファイ動作における各配線の電圧及び電流の一例であり、選択されたワード線ＷＬに対応する信号線ＣＧ、制御信号ＢＬＣ、ＨＬＬ、ＸＸＬ、及びＳＴＢ、並びにビット線ＢＬのそれぞれの電圧と、電源電流ＩＣＣの電流とをそれぞれ示している。
【０１３７】
図１９〜図２３は、第２実施形態に係る半導体記憶装置１０のベリファイ動作におけるラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬの動作の一例であり、各書き込みレベルに対応するセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬ、並びにノードＳＥＮの状態を示している。図１９〜図２３は、それぞれ図１８の（０）〜（４）のそれぞれの期間における動作に対応している。
【０１３８】
図１８に示すように、時刻ｔ０において、シーケンサ１７は、図１９に示すように、“Ａ”書き込みのビット線ＢＬを充電対象に設定し、その他のビット線ＢＬを充電対象外に設定する（図１８の（０））。
【０１３９】
具体的には、シーケンサ１７は、“Ａ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬが保持するデータを“１”にして、その他のセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬがそれぞれ保持するデータを“０”にする。
【０１４０】
尚、本例において、外部のメモリコントローラから受け取った書き込みデータのうち、下位ビットデータはラッチ回路ＡＤＬに保持され、中位ビットデータはラッチ回路ＢＤＬに保持され、上位ビットデータはラッチ回路ＣＤＬに保持されている。これに限定されず、センスアンプユニットＳＡＵが書き込みデータを保持するラッチ回路は、任意の組み合わせに設定することが可能である。
【０１４１】
電圧生成回路１９は、選択されたワード線ＷＬに対応する信号線ＣＧにベリファイ電圧ＡＶを印加する。当該信号線ＣＧに印加されたベリファイ電圧ＡＶは、ロウデコーダモジュール１２を介して、選択されたワード線ＷＬに印加される。シーケンサ１７は、制御信号ＢＬＣの電圧を電圧Ｖblcにする。電圧Ｖblcが印加されたトランジスタ２２はオン状態になり、各センスアンプユニットＳＡＵは、内部のラッチ回路に保持する書き込みデータに応じて、対応するビット線ＢＬに電圧を印加する。また、シーケンサ１７は、制御信号ＨＬＬを“Ｈ”レベルにする。制御信号ＨＬＬが“Ｈ”レベルになると、トランジスタ２５がオン状態になり、ノードＳＥＮが充電される。そして、シーケンサ１７は、ノードＳＥＮの充電が完了すると、制御信号ＨＬＬを“Ｌ”レベルにする。
【０１４２】
時刻ｔ１において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択されたワード線ＷＬに接続されたメモリセルトランジスタＭＴの状態に基づいて、図２０に示すようにノードＳＥＮの電位が変化する（図１８の（１））。
【０１４３】
次に、シーケンサ１７は、制御信号ＸＸＬを“Ｌ”レベルにした後に、制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、“Ａ”書き込みのセンスアンプユニットＳＡＵが、ノードＳＥＮの状態に基づいて“Ａ”ベリファイを実行し、図２１に示すようにセンス結果（ベリファイ結果）を内部のラッチ回路ＤＤＬに保持する（図１８の（２））。
【０１４４】
また、電圧生成回路１９は、例えば制御信号ＳＴＢがアサートされ、“Ｌ”レベルに戻される際に、信号線ＣＧにベリファイ電圧ＢＶを印加する。信号線ＣＧに印加されたベリファイ電圧ＢＶは、ロウデコーダモジュール１２を介して、選択されたワード線ＷＬに印加される。尚、電圧生成回路１９が信号線ＣＧにベリファイ電圧ＢＶを印加するタイミングはこれに限定されず、例えば制御信号ＳＴＢがアサートされるタイミングから、時刻ｔ２までの間に設定される。
【０１４５】
次に、シーケンサ１７は、図２２に示すように“Ｂ”書き込みのビット線ＢＬを充電対象に設定する（図１８の（３））。具体的には、シーケンサ１７は、“Ｂ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬが保持するデータを“１”に更新し、その他のセンスアンプユニットＳＡＵ内のラッチ回路ＳＤＬが保持するデータを“０”に更新する。その結果、“Ｂ”書き込みのセンスアンプユニットＳＡＵに対応するビット線ＢＬのみが充電対象となる。
【０１４６】
そして、時刻ｔ２において、センスアンプユニットＳＡＵのうち、ラッチ回路ＳＤＬに“１”のデータが保持されているセンスアンプユニットＳＡＵに対応するビット線ＢＬが充電される。具体的には、“Ｂ”書き込みのセンスアンプユニットＳＡＵに対応するビット線ＢＬが充電対象となる。このとき、第２実施形態では、“Ａ”書き込みのセンスアンプユニットＳＡＵに対応するビット線ＢＬは充電対象外となっている。
【０１４７】
その一方で、時刻ｔ２におけるビット線ＢＬの充電と並行して、シーケンサ１７は、図２３に示すように“Ａ”書き込みのセンスアンプユニットＳＡＵ内のラッチ回路に“Ａ”ベリファイの結果を反映する（図１８の（４））。具体的には、シーケンサ１７は、第１実施形態と同様に、“Ａ”ベリファイにパスした場合に、対応するセンスアンプユニットＳＡＵ内のラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータを、“ＥＲ”レベルと同様のデータに更新する。
【０１４８】
また、時刻ｔ２においてシーケンサ１７は、制御信号ＨＬＬを“Ｈ”レベルにする。制御信号ＨＬＬが“Ｈ”レベルになると、トランジスタ２５がオン状態になり、ノードＳＥＮが充電される。そして、シーケンサ１７は、ノードＳＥＮの充電が完了すると、制御信号ＨＬＬを“Ｌ”レベルにする。
【０１４９】
以上のように、図１８の（２）〜（４）のそれぞれの期間にはセンスアンプユニットＳＡＵ内のラッチ回路が動作する。この際に電源電流ＩＣＣには、第１実施形態で図７を用いて説明したように、ノイズのように見える振幅の増大が発生する。その結果、例えば図１８の（２）〜（４）の期間における電源電流ＩＣＣの振幅は、例えば図１８の（１）の期間における電源電流ＩＣＣの振幅よりも大きくなる。
【０１５０】
第２実施形態におけるベリファイ動作のその他の動作は、図７を用いて説明した第１実施形態におけるベリファイ動作と同様のため、説明を省略する。
【０１５１】
［２−２］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１０は、第１実施形態よりもセンスアンプＳＡＵが有するラッチ回路の個数を増やすことによって、センス結果（ベリファイ結果）と、充電するビット線ＢＬの情報とを異なるラッチ回路に保持することが出来る。
【０１５２】
図２４は、第２実施形態と、第１実施形態で説明した比較例における書き込みレベルとベリファイ動作中に充電されるビット線との関係の一例であり、１回のベリファイ動作で“Ａ”ベリファイ、“Ｂ”ベリファイ、“Ｃ”ベリファイ、“Ｄ”ベリファイ、“Ｅ”ベリファイ、“Ｆ”ベリファイ、及び“Ｇ”ベリファイを連続して実行する場合について示している。
【０１５３】
図２４に示すように、第２実施形態における各レベルのベリファイで充電されるビット線ＢＬの個数は、それぞれ比較例における各レベルのベリファイで充電されるビット線ＢＬの個数と同じになる。従って、第２実施形態に係る半導体記憶装置１０は、第１実施形態と同様にベリファイ動作を高速化し、且つベリファイ動作時における消費電流を第１実施形態よりも抑制することが出来る。
【０１５４】
［３］変形例等
実施形態の半導体記憶装置＜図１、１０＞は、複数のメモリセルと、ワード線と、複数のビット線と、コントローラ＜図１、１７＞とを備える。複数のメモリセルは、各々が閾値電圧に基づいて複数ビットのデータを記憶し、複数ビットのデータとして第１データを記憶する場合は第１閾値電圧＜図３、例えば“Ａ”レベル＞を有するように設定され、複数ビットのデータとして第２データを記憶する場合は第１閾値電圧より高い第２閾値電圧＜図３、例えば“Ｂ”レベル＞を有するように設定される。ワード線は、複数のメモリセルに接続される。複数のビット線は、複数のメモリセルにそれぞれ接続される。コントローラは、書き込み動作においてベリファイ動作を含むプログラムループを実行する。コントローラは、ベリファイ動作において、ワード線に第１ベリファイ電圧＜図７、例えばＡＶ＞と、第１ベリファイ電圧よりも高い第２ベリファイ電圧＜図７、例えばＢＶ＞とを順に印加する。コントローラは、ワード線に第１ベリファイ電圧を印加している間に、第１データを書き込むべきメモリセルに接続されたビット線に第１電圧＜図７、ＶＢＬ＞を印加し、第２データを書き込むべきメモリセルに接続されたビット線に第１電圧よりも低い第２電圧＜図７、ＶＳＳ＞を印加する。コントローラは、ワード線に第２ベリファイ電圧を印加している間に、第１データを書き込むべきメモリセルのうち、第１ベリファイ電圧によるベリファイにパスしたメモリセルに接続されたビット線と、第２データを書き込むべきメモリセルに接続されたビット線とにそれぞれ第１電圧を印加する。これにより、半導体記憶装置１０は、書き込み動作を高速化することが出来る。
【０１５５】
尚、上記実施形態において、各時刻における各構成要素の動作タイミングは、ずれていてもよい。例えば、電圧生成回路１９が信号線ＣＧに電圧を印加するタイミングと、シーケンサ１７が制御信号ＢＬＣを変化させるタイミングとは、異なっていてもよい。
【０１５６】
尚、第１実施形態で説明したベリファイ動作において制御信号ＢＬＣは、図２５に示すように制御されてもよい。図２５は、第１実施形態の変形例に係る半導体記憶装置１０のベリファイ動作における各配線の電圧および電流の一例であり、第１実施形態で図７を用いて説明したベリファイ動作に対して、制御信号ＢＬＣの制御が異なっている。
【０１５７】
具体的には、図２５に示すようにシーケンサ１７は、時刻ｔ１において制御信号ＸＸＬを“Ｈ”レベルにして、ノードＳＥＮの電圧がセンス可能な状態に変化した後に、制御信号ＢＬＣの電圧をＶＳＳにする。すると、例えば“Ａ”書き込みのセンスアンプユニットＳＡＵに対応するビット線ＢＬへの電流の供給が停止され、“Ａ”書き込みのビット線ＢＬの電圧が下降する。これに伴い、電源電流ＩＣＣの電流値も下降する。
【０１５８】
そして、シーケンサ１７は、制御信号ＳＴＢをアサートした後に、時刻ｔ２において続くレベルのベリファイを実行する際に、第１実施形態と同様に制御信号ＢＬＣの電圧を電圧Ｖblcにする。続くレベルにおいても、制御信号ＢＬＣは上述した時刻ｔ１における動作と同様に制御される。
【０１５９】
変形例におけるベリファイ動作のその他の動作は、第１実施形態におけるベリファイ動作と同様のため、説明を省略する。これにより、第１実施形態の変形例におけるベリファイ動作では、ベリファイ動作時における消費電流を抑制することが出来る。尚、変形例におけるベリファイ動作の制御信号ＢＬＣにおける制御は、第２実施形態におけるベリファイ動作に対しても適用することが可能である。
【０１６０】
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【０１６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６２】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダモジュール、１３…センスアンプモジュール、１４…入出力回路、１５…レジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＵ…ストリングユニット、ＢＬＫ…ブロック、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット
【図１】
2019075180.tif 000003
【図２】
2019075180.tif 000004
【図３】
2019075180.tif 000005
【図４】
2019075180.tif 000006
【図５】
2019075180.tif 000007
【図６】
2019075180.tif 000008
【図７】
2019075180.tif 000009
【図８】
2019075180.tif 000010
【図９】
2019075180.tif 000011
【図１０】
2019075180.tif 000012
【図１１】
2019075180.tif 000013
【図１２】
2019075180.tif 000014
【図１３】
2019075180.tif 000015
【図１４】
2019075180.tif 000016
【図１５】
2019075180.tif 000017
【図１６】
2019075180.tif 000018
【図１７】
2019075180.tif 000019
【図１８】
2019075180.tif 000020
【図１９】
2019075180.tif 000021
【図２０】
2019075180.tif 000022
【図２１】
2019075180.tif 000023
【図２２】
2019075180.tif 000024
【図２３】
2019075180.tif 000025
【図２４】
2019075180.tif 000026
【図２５】
2019075180.tif 000027