(57)【要約】【課題】ダイオード素子の検出精度が低下することを抑制する。【解決手段】一面１０ａを有し、半導体素子が形成された半導体基板１０と、半導体基板１０の一面１０ａ上に形成されたダイオード素子２３と、を備える半導体装置において、半導体基板１０の一面１０ａ上に、所定の電位に維持されるシールド配線部２１を形成し、ダイオード素子２３をシールド配線部２１上に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板（１０）上にダイオード素子（２３）が形成された半導体装置において、
一面（１０ａ）を有し、半導体素子が形成された前記半導体基板と、
前記半導体基板の一面上に形成された前記ダイオード素子と、を備え、
前記半導体基板の一面上には、所定の電位に維持されるシールド配線部（２１）が形成されており、
前記ダイオード素子は、前記シールド配線部上に形成されている半導体装置。
【請求項２】
前記半導体基板には、前記シールド配線部の下方にシールド用トレンチ（１４ｂ）が形成されており、
前記シールド用トレンチには、シールド絶縁膜（１７）を介して前記シールド配線部と電気的に接続されるシールド電極（１８）が配置されている請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、第１導電型のドリフト層（１１）と、前記ドリフト層上に配置された第２導電型のベース層（１２）と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（１３）と、を有し、
前記ベース層のうちの前記不純物領域と前記ドリフト層との間に位置する部分の表面をチャネル領域とすると、前記チャネル領域を含む領域上に形成されたゲート絶縁膜（１５）と、前記ゲート絶縁膜上に形成されたゲート電極（１６）と、を有するゲート構造と、
前記ベース層および前記不純物領域と電気的に接続される電極（２８）と、を備え、
前記シールド配線部は、前記電極に接続されている請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にダイオード素子が形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体基板上にダイオード素子が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このような半導体装置では、半導体基板には、当該半導体基板内に電流を流すための半導体素子が形成されている。なお、半導体素子とは、例えば、ＭＯＳＦＥＴ（すなわち、Metal Oxide Semiconductor Field Effect Transistor）素子等である。そして、半導体基板の一面上には、絶縁膜を介してダイオード素子が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２３５４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記半導体装置では、絶縁膜を介してダイオード素子が配置されているものの、半導体基板側に発生するノイズ等によってダイオード素子の特性が変化したり、誤作動したりする可能性がある。つまり、上記半導体装置では、ダイオード素子の検出精度が低下してしまう可能性がある。特に、ゲート電極が備えられ、ゲート電極に印加されるゲート電圧を変化させることで半導体基板内に流れる電流が制御される半導体装置では、ゲート電極に印加されるゲート電圧の変化がダイオード素子に影響し、ダイオード素子の検出精度が低下してしまう可能性がある。
【０００５】
本発明は上記点に鑑み、ダイオード素子の検出精度が低下することを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための請求項１では、半導体基板（１０）上にダイオード素子（２３）が形成された半導体装置において、一面（１０ａ）を有し、電流を流す半導体素子が形成された半導体基板と、半導体基板の一面上に形成されたダイオード素子と、を備え、半導体基板の一面上には、所定の電位に維持されるシールド配線部（２１）が形成されており、ダイオード素子は、シールド配線部上に形成されている。
【０００７】
これによれば、ダイオード素子は、所定の電位に維持されるシールド配線部上に形成されている。このため、半導体基板側のノイズ等によってダイオード素子の検出精度が低下することが抑制される。
【０００８】
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】第２実施形態における半導体装置の断面図である。
【図７】図６に示す半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】他の実施形態における半導体装置の断面図である。
【図１２】他の実施形態における半導体装置の断面図である。
【図１３】他の実施形態における半導体装置の断面図である。
【図１４】他の実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１１】
（第１実施形態）
第１実施形態について図面を参照しつつ説明する。本実施形態の半導体装置は、図１に示されるように、セル領域１と周辺領域２とを有し、セル領域１に半導体素子としてのＭＯＳＦＥＴ素子が形成されている。なお、本実施形態のセル領域１は、電流を流すための領域である。また、本実施形態の周辺領域２とは、セル領域１と異なる領域であって、主に電流を流すための領域でない領域であり、セル領域１を囲むように位置する外縁領域や、隣接するセル領域１の間に位置する内縁領域を含むものである。つまり、本実施形態の周辺領域２は、例えば、半導体装置の中心近傍に位置する場合もある領域である。
【００１２】
半導体装置は、ドリフト層１１として機能するＮ−型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。ベース層１２上には、ドリフト層１１よりも高不純物濃度とされたＮ＋型のソース層１３が形成されている。つまり、本実施形態では、ドリフト層１１上には、ドリフト層１１側から順にベース層１２およびソース層１３が形成されている。そして、本実施形態では、このようにソース層１３が形成されることにより、半導体基板１０の一面１０ａがソース層１３を有する構成とされている。なお、本実施形態では、ソース層１３が不純物領域に相当している。
【００１３】
また、半導体基板１０には、セル領域１では、ソース層１３およびベース層１２を貫通してドリフト層１１に達する第１トレンチ１４ａが形成されている。これにより、セル領域１では、ベース層１２は、複数の第１トレンチ１４ａによって分断されている。また、半導体基板１０には、周辺領域２では、第２トレンチ１４ｂが形成されている。本実施形態では、複数の第１トレンチ１４ａおよび第２トレンチ１４ｂは、半導体基板１０の一面１０ａの面方向のうちの所定方向に沿ってストライプ状に形成され、互いに同じ形状とされている。
【００１４】
なお、図１では、第１トレンチ１４ａおよび第２トレンチ１４ｂは、それぞれ図１中紙面奥行方向に沿って形成されている。また、本実施形態では、ベース層１２のうちの第１トレンチ１４ａと接する領域がチャネル領域に相当し、第１トレンチ１４ａが素子用トレンチに相当し、第２トレンチ１４ｂがシールド用トレンチに相当している。
【００１５】
そして、セル領域１では、各第１トレンチ１４ａは、各第１トレンチ１４ａの壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたゲート電極１６とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００１６】
なお、ゲート電極１６は、図１とは別断面において、半導体基板１０の一面１０ａ上に形成される図示しないゲート配線と電気的に接続され、図示しないゲート制御回路から所定のゲート電圧が印加されるようになっている。また、本実施形態では、ゲート絶縁膜１５は、酸化膜等で構成され、ゲート電極１６は、Ｐｏｌｙ−Ｓｉ等で構成される。
【００１７】
一方、周辺領域２では、第２トレンチ１４ｂは、各第２トレンチ１４ｂの壁面を覆うように形成されたシールド絶縁膜１７と、このシールド絶縁膜１７の上に形成されたシールド電極１８とにより埋め込まれている。
【００１８】
なお、シールド電極１８は、図１とは別断面において、後述する第１上部電極２８と電気的に接続されて当該第１上部電極２８と同電位とされている。また、シールド絶縁膜１７は、シールド電極１８が耐圧を向上させるために所定の電位に維持されるものであるため、ゲート絶縁膜１５より厚く形成されている。言い換えると、ゲート絶縁膜１５は、ゲート電極１６に所定のゲート電圧が印加された際、ベース層１２に反転層が形成されるようにシールド絶縁膜１７より薄くされている。また、本実施形態では、シールド絶縁膜１７は、酸化膜等で構成され、シールド電極１８は、Ｐｏｌｙ−Ｓｉ等で構成される。
【００１９】
半導体基板１０の一面１０ａ上には、酸化膜等で構成される一面絶縁膜１９が形成されている。具体的には、セル領域１では、一面絶縁膜１９は、ゲート電極１６を覆うように形成されている。一方、周辺領域２では、一面絶縁膜１９は、半導体基板１０の一面１０ａのうちの第２トレンチ１４ｂの開口部近傍と異なる部分に形成されている。そして、周辺領域２では、第２トレンチ１４ｂの開口部近傍に、シールド絶縁膜１７と繋がる下層絶縁膜２０が形成されている。
【００２０】
また、周辺領域２では、下層絶縁膜２０上に、シールド電極１８と電気的に接続されるシールド配線部２１が形成されている。このシールド配線部２１は、図１とは別断面において、後述する第１上部電極２８と電気的に接続されている。これにより、シールド電極１８は、シールド配線部２１を介して第１上部電極２８と同電位に維持された状態となる。そして、シールド配線部２１の表面側および側面側には、シールド配線部２１を覆うように、酸化膜等で構成される配線絶縁膜２２が形成されている。
【００２１】
シールド配線部２１上には、本実施形態では、ＭＯＳＦＥＴ素子が作動することによって発生する熱に応じた検出信号を出力する感温ダイオード素子２３が形成されている。本実施形態の感温ダイオード素子２３は、Ｐ型Ｐｏｌｙ−Ｓｉで構成されるアノード領域２３ａと、Ｎ型Ｐｏｌｙ−Ｓｉで構成されるカソード領域２３ｂとが接続されることで構成されている。そして、感温ダイオード素子２３を覆うように、酸化膜等で構成される素子保護膜２４が形成されている。なお、本実施形態では、感温ダイオード素子２３がダイオード素子に相当している。
【００２２】
そして、セル領域１および周辺領域２において、酸化膜等で構成される層間絶縁膜２５が形成されている。具体的には、層間絶縁膜２５は、セル領域１では、一面絶縁膜１９を覆うように形成されている。また、周辺領域２では、素子保護膜２４（すなわち、感温ダイオード素子２３）を覆いつつ、一面絶縁膜１９を覆うように形成されている。
【００２３】
層間絶縁膜２５は、セル領域１および周辺領域２において、半導体基板１０の一面１０ａ側と反対側の一面２５ａが平坦化されている。より詳しくは、層間絶縁膜２５は、当該層間絶縁膜２５の一面２５ａと半導体基板１０の一面１０ａとの間隔が半導体基板１０の面方向に沿って等しくなるように、一面２５ａが平坦化されている。すなわち、層間絶縁膜２５は、一面２５ａと半導体基板１０の一面１０ａとの間隔において、感温ダイオード素子２３を覆う部分の間隔と、感温ダイオード素子２３を覆う部分と異なる部分との間隔が等しくされている。
【００２４】
そして、層間絶縁膜２５には、セル領域１では、ソース層１３およびベース層１２を露出させる第１コンタクトホール２６が形成されている。具体的には、第１コンタクトホール２６は、複数形成されており、隣接する各第１トレンチ１４ａ間において、それぞれソース層１３を貫通してベース層１２に達するように形成されている。これにより、ソース層１３は、第１コンタクトホール２６の側面から露出し、ベース層１２は第１コンタクトホール２６の側面および底面から露出した状態となっている。
【００２５】
また、層間絶縁膜２５には、周辺領域２では、感温ダイオード素子２３を露出させる第２コンタクトホール２７が形成されている。第２コンタクトホール２７は、２つ形成されており、一方がアノード領域２３ａを露出させるように形成され、他方がカソード領域２３ｂを露出させるように形成されている。
【００２６】
そして、層間絶縁膜２５上には、セル領域１において、第１コンタクトホール２６を通じてソース層１３およびベース層１２と電気的に接続される第１上部電極２８が形成されている。また、層間絶縁膜２５上には、周辺領域２において、第２コンタクトホール２７を通じて感温ダイオード素子２３と電気的に接続される第２上部電極２９が形成されている。
【００２７】
本実施形態では、第１上部電極２８は、第１コンタクトホール２６内に埋め込まれる第１埋込電極部２８ａと、層間絶縁膜２５上に配置されて第１埋込電極部２８ａと電気的に接続される第１上層電極部２８ｂとを有する構成とされている。同様に、第２上部電極２９は、第２コンタクトホール２７内に埋め込まれる第２埋込電極部２９ａと、層間絶縁膜２５上に配置されて第２埋込電極部２９ａと電気的に接続される第２上層電極部２９ｂとを有する構成とされている。なお、第１、第２埋込電極部２８ａ、２９ａは、本実施形態では、Ｗ（すなわち、タングステン）で構成されている。つまり、第１、第２埋込電極部２８ａ、２９ａは、いわゆるＷプラグとされている。また、第１、第２上層電極部２８ｂ、２９ｂは、Ａｌ（すなわち、アルミニウム）等で構成されている。
【００２８】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたＮ型のドレイン層３０が形成されている。そして、ドレイン層３０を挟んでドリフト層１１と反対側には、下部電極３１が形成されている。つまり、半導体基板１０の他面１０ｂ上には、ドレイン層３０と電気的に接続される下部電極３１が形成されている。
【００２９】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。また、上記のように、本実施形態の半導体基板１０は、ドレイン層３０、ドリフト層１１、ベース層１２、ソース層１３を含んで構成されている。
【００３０】
次に、上記半導体装置の製造工程について図面を参照しつつ説明する。なお、半導体基板１０の他面１０ｂ側（すなわち、ドレイン層３０側）の製造工程については、従来と同様であるため、説明を省略する。
【００３１】
まず、図２（ａ）に示されるように、第１トレンチ１４ａおよび第２トレンチ１４ｂが形成された半導体基板１０を用意する。そして、熱酸化等を行い、第２トレンチ１４ｂにシールド絶縁膜１７を形成すると共に、第２トレンチ１４ｂの開口部周辺に下層絶縁膜２０を形成する。なお、この工程では、第１トレンチ１４ａ、および半導体基板１０の一面１０ａのうちの第２トレンチ１４ｂの開口部周辺と異なる部分にも絶縁膜が形成される。
【００３２】
次に、図２（ｂ）に示されるように、第２トレンチ１４ｂが埋め込まれるように、ＣＶＤ（すなわち、Chemical Vapor Deposition）法等でＰｏｌｙ−Ｓｉを成膜する。これにより、周辺領域２では、第２トレンチ１４ｂ内にシールド絶縁膜１７を介してシールド電極１８が形成される。そして、適宜図示しないマスクを形成してドライエッチング等を行い、周辺領域２において、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ−Ｓｉをパターニングしてシールド配線部２１を形成する。また、セル領域１においては、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ−Ｓｉおよび第１トレンチ１４ａ内に配置されたＰｏｌｙ−Ｓｉを除去する。
【００３３】
次に、図２（ｃ）に示されるように、図示しないマスクを配置し、セル領域１において、図２（ａ）の工程にて形成された絶縁膜を除去する。また、周辺領域２においては、シールド配線部２１の下方に配置される下層絶縁膜２０が残存するように、半導体基板１０の一面１０ａに形成された絶縁膜を除去する。
【００３４】
続いて、図３（ａ）に示されるように、熱酸化等を行う。そして、セル領域１において、第１トレンチ１４ａにゲート絶縁膜１５を形成すると共に、半導体基板１０の一面１０ａ上に一面絶縁膜１９の下層側の部分を構成する下側絶縁膜１９ａを形成する。また、周辺領域２においては、半導体基板１０の一面１０ａ上に一面絶縁膜１９の下層側の部分を構成する下側絶縁膜１９ａを形成すると共に、シールド配線部２１を覆う配線絶縁膜２２を形成する。
【００３５】
次に、図３（ｂ）に示されるように、セル領域１において、各第１トレンチ１４ａが埋め込まれるように、ＣＶＤ法等でＰｏｌｙ−Ｓｉを成膜し、ゲート電極１６を形成する。そして、適宜マスクを形成してドライエッチング等を行い、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ−Ｓｉを適宜パターニングして図示しないゲート配線を構成する。また、周辺領域２に形成されたＰｏｌｙ−Ｓｉを除去する。
【００３６】
続いて、図３（ｃ）に示されるように、シールド配線部２１上にＣＶＤ法等でＰｏｌｙ−Ｓｉを成膜した後、当該Ｐｏｌｙ−Ｓｉをフォトエッチング等することにより、感温ダイオード素子２３の外形を形造る。そして、図示しないマスクを適宜配置し、残存しているＰｏｌｙ−Ｓｉに対してＰ型不純物およびＮ型不純物を適宜イオン注入して熱拡散する。これにより、Ｐ型Ｐｏｌｙ−Ｓｉで構成されるアノード領域２３ａおよびＮ型Ｐｏｌｙ−Ｓｉで構成されるカソード領域２３ｂを有する感温ダイオード素子２３が形成される。
【００３７】
また、半導体基板１０の一面１０ａに対してもＰ型不純物およびＮ型不純物を適宜イオン注入して熱拡散することにより、ベース層１２およびソース層１３を形成する。なお、本実施形態では、シールド配線部２１等を形成した後に不純物をイオン注入するため、シールド配線部２１の下方には、ベース層１２およびソース層１３が形成されていない。その後、熱拡散等を行い、感温ダイオード素子２３を保護する素子保護膜２４を形成しつつ、下側絶縁膜１９ａから一面絶縁膜１９を形成する。
【００３８】
続いて、図４（ａ）に示されるように、一面絶縁膜１９上に、素子保護膜２４（すなわち、感温ダイオード素子２３）を覆うように、層間絶縁膜２５をＣＶＤ法等により形成する。なお、層間絶縁膜２５を形成した直後は、層間絶縁膜２５は、感温ダイオード素子２３を覆う部分と感温ダイオード素子２３を覆わない部分とで段差が形成された状態となっている。言い換えると、層間絶縁膜２５は、一面２５ａに段差が形成された状態となっている。すなわち、層間絶縁膜２５は、感温ダイオード素子２３を覆う部分が盛り上がった状態となっている。また、この工程では、層間絶縁膜２５は、感温ダイオード素子２３を覆う部分と異なる部分における一面２５ａの高さが半導体基板１０の一面１０ａから感温ダイオード素子２３の表面までの高さより高くなるように形成される。なお、感温ダイオード素子２３の表面とは、感温ダイオード素子２３における半導体基板１０の一面１０ａと反対側の面のことである。
【００３９】
次に、図４（ｂ）に示されるように、層間絶縁膜２５の一面２５ａをＣＭＰ（すなわち、Chemical Mechanical Polishing）法等で平坦化する。詳しくは、層間絶縁膜２５の一面２５ａと半導体基板１０の一面１０ａとの間隔において、感温ダイオード素子２３を覆う部分の間隔と、感温ダイオード素子２３を覆う部分と異なる部分の間隔とが等しくなるようにする。
【００４０】
続いて、図４（ｃ）に示されるように、層間絶縁膜２５上にフォトレジスト３２を配置する。この際、層間絶縁膜２５の一面２５ａが平坦化されているため、フォトレジスト３２も平坦化して配置される。なお、本実施形態では、ポジ型のフォトレジスト３２を配置する。
【００４１】
そして、図５（ａ）に示されるように、層間絶縁膜２５のうちの第１コンタクトホール２６および第２コンタクトホール２７が形成される領域が露出するように、フォトレジスト３２を露光、現像してパターニングする。
【００４２】
ここで、フォトレジスト３２を露光する際には、フォトレジスト３２上に図示しないフォトマスクを配置する。そして、フォトレジスト３２のうちの第１コンタクトホール２６が形成される領域上に位置する部分および第２コンタクトホール２７が形成される領域上に位置する部分に、光源からフォトマスクを通過した光を照射する。この際、本実施形態では、フォトレジスト３２が平坦化して配置されている。このため、光源と、フォトレジスト３２のうちの第１コンタクトホール２６が形成される領域上に位置する部分との距離と、光源と、第２コンタクトホール２７が形成される領域上に位置する部分との距離とをほぼ等しくできる。したがって、フォトレジスト３２のうちの第１コンタクトホール２６が形成される領域上に位置する部分に照射される光と、フォトレジスト３２のうちの第２コンタクトホール２７が形成される領域上に位置する部分に照射される光との焦点がずれることが抑制される。これにより、フォトレジスト３２に対する露光精度が低下することが抑制され、フォトレジスト３２の加工精度が低下することが抑制される。
【００４３】
次に、図５（ｂ）に示されるように、フォトレジスト３２をマスクとしてドライエッチング等を行い、第１コンタクトホール２６および第２コンタクトホール２７を同時に形成する。この際、フォトレジスト３２の加工精度が低下することが抑制されているため、第１コンタクトホール２６および第２コンタクトホール２７の加工精度が低下することが抑制される。つまり、第１コンタクトホール２６および第２コンタクトホール２７を高精度に形成できる。
【００４４】
その後、図５（ｃ）に示されるように、フォトレジスト３２を除去し、ベース層１２およびソース層１３と電気的に接続される第１上部電極２８を形成すると共に、感温ダイオード素子２３と電気的に接続される第２上部電極２９を形成する。本実施形態では、まず、第１コンタクトホール２６および第２コンタクトホール２７内にＣＶＤ法等でＷを埋め込み、第１、第２埋込電極部２８ａ、２９ａを形成する。次に、層間絶縁膜２５の一面２５ａ上に積層されたＷ膜を除去する。その後、層間絶縁膜２５上にＣＶＤ法等でＡｌ等の金属膜を成膜する。そして、成膜した金属膜をパターニングすることにより、第１埋込電極部２８ａと電気的に接続される第１上層電極部２８ｂを形成すると共に、第２埋込電極部２９ａと電気的に接続される第２上層電極部２９ｂを形成する。以上のようにして、本実施形態の半導体装置が製造される。
【００４５】
以上説明したように、本実施形態では、感温ダイオード素子２３がシールド配線部２１上に形成され、シールド配線部２１は第１上部電極２８と電気的に接続されて所定の電位に維持されている。このため、半導体基板１０側のノイズ等によって感温ダイオード素子２３の検出精度が低下することを抑制できる。詳しくは、例えば、ゲート電極１６に印加されるゲート電圧の変化に起因するノイズによって感温ダイオード素子２３の検出精度が低下することを抑制できる。
【００４６】
また、本実施形態では、周辺領域２には、第２トレンチ１４ｂが形成され、当該第２トレンチ１４ｂ内にシールド配線部２１と電気的に接続されるシールド電極１８が配置されている。このため周辺領域２の耐圧の向上を図ることもできる。
【００４７】
さらに、本実施形態では、周辺領域２は、半導体装置の中心近傍に位置する場合もある領域である。このため、半導体装置の中心近傍が周辺領域２となるようにし、当該周辺領域２に感温ダイオード素子２３を配置することにより、温度の検出感度の向上を図ることができる。
【００４８】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、セル領域１のトレンチゲート構造を変更したものであり、その他に関しては第１実施形態と同様であるため、説明を省略する。
【００４９】
本実施形態では、図６に示されるように、セル領域１のトレンチゲート構造は、いわゆるスプリットゲート構造とされている。具体的には、各第１トレンチ１４ａには、第１ゲート絶縁膜１５ａ、第２ゲート絶縁膜１５ｂ、第１ゲート電極１６ａ、および第２ゲート電極１６ｂが配置されている。そして、各第１トレンチ１４ａ内において、当該第１トレンチ１４ａの開口部側に、第１ゲート絶縁膜１５ａおよび第１ゲート電極１６ａが配置されることで上段側ゲート構造が構成されている。また、第１トレンチ１４ａの底部側に、第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂが配置されることで下段側ゲート構造が構成されている。
【００５０】
各第１ゲート電極１６ａは、図６とは別断面において、それぞれ図示しないゲート配線と電気的に接続されてゲート制御回路から所定のゲート電圧が印加されるようになっている。また、各第２ゲート電極１６ｂは、図６とは別断面において、互いに電気的に接続されていると共に、所定の電位に維持されるようになっている。本実施形態では、第２ゲート電極１６ｂは、図６とは別断面において、周辺領域２に形成されたシールド配線部２１と電気的に接続されることにより、第１上部電極２８の電位に維持されている。
【００５１】
第１ゲート電極１６ａは、半導体基板１０の一面１０ａ側からベース層１２の底部よりも深い位置まで形成されている。つまり、第１ゲート電極１６ａは、ゲート電圧が印加された際、ベース層１２にソース層１３とドリフト層１１とを繋ぐチャネルが形成されるように配置されている。また、第１ゲート絶縁膜１５ａは、第１ゲート電極１６ａに沿って形成されており、半導体基板１０の一面１０ａ側からベース層１２の底部よりも深い位置まで形成されている。
【００５２】
第２ゲート電極１６ｂは、上段側ゲート構造の底部から第１トレンチ１４ａの底部側に向かって形成されている。第２ゲート絶縁膜１５ｂは、第２ゲート電極１６ｂに沿って配置されており、第１トレンチ１４ａの底部側に配置されている。また、第２ゲート絶縁膜１５ｂは、第２ゲート電極１６ｂが所定の電位に維持されて第１トレンチ１４ａの底部に電界集中が発生することを抑制するものであるため、第１ゲート絶縁膜１５ａよりも厚くされている。なお、第１ゲート電極１６ａと第２ゲート電極１６ｂとの間には、第１ゲート絶縁膜１５ａが配置されている。
【００５３】
本実施形態では、このようなスプリットゲート構造が構成されていることにより、第１トレンチ１４ａの底部に電界集中が発生することを抑制でき、耐圧の向上を図ることができる。
【００５４】
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について説明する。
【００５５】
まず、図７（ａ）に示されるように、図２（ａ）と同様の工程を行い、シールド絶縁膜１７等を形成する。次に、図７（ｂ）に示されるように、第２トレンチ１４ｂが埋め込まれるように、ＣＶＤ法等でＰｏｌｙ−Ｓｉを成膜する。そして、適宜マスクを形成してドライエッチング等を行い、周辺領域２にシールド配線部２１を構成する。また、セル領域１においては、第１ゲート電極１６ａが配置される部分および半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ−Ｓｉを除去する。つまり、第２ゲート電極１６ｂ、シールド電極１８、およびシールド配線部２１は、同じ工程で形成される。
【００５６】
次に、図７（ｃ）に示されるように、図示しないマスクを配置し、セル領域１において、第１トレンチ１４ａのうちの第１ゲート絶縁膜１５ａが配置される部分、および半導体基板１０の一面１０ａに形成された絶縁膜を除去する。また、周辺領域２においては、シールド配線部２１の下方に下層絶縁膜２０が残存するように、半導体基板１０の一面１０ａに形成された絶縁膜を除去する。
【００５７】
続いて、図８（ａ）に示されるように、熱酸化等を行い、セル領域１において、第１トレンチ１４ａの壁面上に第１ゲート絶縁膜１５ａを形成すると共に、半導体基板１０の一面１０ａ上に一面絶縁膜１９の下層側の部分を構成する下側絶縁膜１９ａを形成する。また、周辺領域２において、半導体基板１０の一面１０ａ上に一面絶縁膜１９の下層側の部分を構成する下側絶縁膜１９ａを形成すると共に、シールド配線部２１を覆う配線絶縁膜２２を形成する。
【００５８】
次に、図８（ｂ）に示されるように、第１トレンチ１４ａが埋め込まれるように、ＣＶＤ法等でＰｏｌｙ−Ｓｉを成膜し、第１ゲート電極１６ａを形成する。そして、適宜マスクを形成してドライエッチング等を行い、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ−Ｓｉを適宜パターニングして図示しないゲート配線を構成する。
【００５９】
続いて、図８（ｃ）に示されるように、上記図２（ｃ）と同様の工程を行い、感温ダイオード素子２３、ベース層１２、およびソース層１３を形成すると共に、感温ダイオード素子２３を保護する素子保護膜２４および一面絶縁膜１９を形成する。
【００６０】
その後は、図９および図１０に示されるように、上記図４および図５と同様の工程を行う。すなわち、図９（ａ）に示されるように、一面絶縁膜１９上に、素子保護膜２４（すなわち、感温ダイオード素子２３）を覆うように、層間絶縁膜２５を形成する。そして、図９（ｂ）に示されるように、層間絶縁膜２５のうちの半導体基板１０の一面１０ａと反対側の一面２５ａをＣＭＰ法等で平坦化する。続いて、図９（ｃ）に示されるように、層間絶縁膜２５上にフォトレジスト３２を配置する。
【００６１】
次に、図１０（ａ）に示されるように、層間絶縁膜２５のうちの第１コンタクトホール２６および第２コンタクトホール２７が形成される領域が露出するように、フォトレジスト３２を露光、現像してパターニングする。次に、図１０（ｂ）に示されるように、フォトレジスト３２をマスクとしてドライエッチング等を行い、第１コンタクトホール２６および第２コンタクトホール２７を同時に形成する。その後、図１０（ｃ）に示されるように、ベース層１２およびソース層１３と電気的に接続される第１上部電極２８を形成すると共に、感温ダイオード素子２３と電気的に接続される第２上部電極２９を形成する。以上のようにして、本実施形態の半導体装置が製造される。
【００６２】
以上説明したように、セル領域１にスプリットゲート構造を配置した半導体装置としてもよい。また、セル領域１にスプリットゲート構造を配置することにより、耐圧の向上を図ることもできる。
【００６３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６４】
例えば、上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型とする場合について説明したが、第１導電型をＰ型、第２導電型をＮ型とする半導体装置としてもよい。つまり、上記各実施形態で説明した各部の導電型を反転させた構造としてもよい。
【００６５】
また、上記各実施形態において、半導体基板１０上に形成されるダイオード素子は、感温ダイオード素子２３ではなく、例えば、ツェナーダイオード素子であってもよい
さらに、上記第１実施形態において、図１１に示されるように、第２トレンチ１４ｂが形成されておらず、シールド電極１８を備えない構成としてもよい。同様に、上記第２実施形態において、図１２に示されるように、第２トレンチ１４ｂが形成されておらず、シールド電極１８を備えない構成としてもよい。
【００６６】
さらに、上記第１実施形態において、図１３に示されるように、第２トレンチ１４ｂが形成されておらず、シールド配線部２１は、第１トレンチ１４ａ上に形成されていてもよい。同様に、上記第２実施形態において、図１４に示されるように、第２トレンチ１４ｂが形成されておらず、シールド配線部２１は、第１トレンチ１４ａ上に形成されていてもよい。なお、図１４に示される構成では、図１４とは別断面において、シールド配線部２１は、第２ゲート電極１６ｂと接続されている。
【００６７】
これら図１１〜図１４に示される構成としても、感温ダイオード素子２３が所定の電位に維持されるシールド配線部２１上に形成されることにより、感温ダイオード素子２３の検出精度が低下することを抑制できる。
【００６８】
また、上記各実施形態において、シールド電極１８とシールド配線部２１は、異なる材料で形成されていてもよく、例えば、シールド配線部２１は、Ａｌ等で構成されていてもよい。
【００６９】
そして、上記各実施形態において、ドレイン層３０を備える代わりに、Ｐ型のコレクタ層を備えるようにしてもよい。つまり、半導体基板１０にＩＧＢＴ（すなわち、Insulated Gate Bipolar Transistor）素子が形成されていてもよい。また、ドレイン層３０上に、Ｎ型のカラム領域とＰ型のカラム領域とが配置されたスーパージャンクション構造を有する半導体装置としてもよい。
【００７０】
さらに、上記各実施形態において、ドリフト層１１の表層部にドレイン層３０が形成され、半導体基板１０の面方向に電流を流す横型の半導体装置としてもよい。
【００７１】
また、上記第１実施形態において、トレンチ型のゲート構造の代わりにプレーナ型のゲート構造を採用してもよい。この場合においても、感温ダイオード素子２３をシールド配線部２１上に配置することにより、感温ダイオード素子２３の検出精度が低下することを抑制できる。
【００７２】
さらに、上記各実施形態において、第１コンタクトホール２６および第２コンタクトホール２７の壁面に、Ｔｉ、またはＴｉＮ等で構成されるバリアメタルが形成されていてもよい。なお、このようなバリアメタルは、例えば、第１、第２埋込電極部２８ａ、２９ａを形成する前に、スパッタ法等で形成される。
【００７３】
そして、上記各実施形態において、第１上部電極２８は、第１埋込電極部２８ａと第１上層電極部２８ｂとが同じ材料を用いて構成されていてもよく、例えば、Ａｌで構成されていてもよい。同様に、第２上部電極２９は、第２埋込電極部２９ａと第２上層電極部２９ｂとが同じ材料を用いて構成されていてもよく、例えば、Ａｌで構成されていてもよい。
【００７４】
さらに、上記各実施形態において、ソース層１３は、ベース層１２の表層部に選択的に形成されていてもよい。つまり、半導体基板１０の一面１０ａがベース層１２およびソース層１３を有する構成とされていてもよい。この場合、第１コンタクトホール２６は、ベース層１２およびソース層１３が露出されればよいため、半導体基板１０の一面１０ａより深くまで形成されていなくてもよい。つまり、第１コンタクトホール２６は、半導体基板１０の一面１０ａからベース層１２およびソース層１３が露出するように形成されていればよい。
【００７５】
また、上記各実施形態において、感温ダイオード素子２３は、アノード領域２３ａとカソード領域２３ｂとが複数配置されて構成されていてもよい。
【００７６】
そして、上記各実施形態において、第１コンタクトホール２６および第２コンタクトホール２７を形成する際のフォトレジスト３２は、ネガ型であってもよい。
【符号の説明】
【００７７】
１０    半導体基板
１０ａ  一面
２１    シールド配線部
２３    ダイオード素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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