(57)【要約】【課題】消費電力の小さい半導体装置を提供する。【解決手段】メモリセルと、オフセット補正回路と、を有する半導体装置。メモリセルは、第１および第２のデータに対応する電流を生成する機能を有する。オフセット補正回路は、オペアンプと、第１および第２の抵抗素子と、容量素子と、バッファと、を有する。オペアンプの非反転入力端子または反転入力端子の一方は、第１の抵抗素子の一方の端子と電気的に接続され、オペアンプの非反転入力端子または反転入力端子の他方は、第２の抵抗素子を介してオペアンプの出力端子および容量素子の一方の端子と電気的に接続される。また、第１の容量素子の他方の端子は、バッファと電気的に接続される。オペアンプの非反転入力端子および反転入力端子には、上記電流に対応する電位が供給される。バッファは、第１のデータと、第２のデータと、の積に対応する電位の信号を出力する機能を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
メモリセルと、参照用メモリセルと、オフセット補正回路と、を有する半導体装置であって、
前記メモリセルは、第１のデータと、第２のデータと、に対応する第１の電流を生成する機能を有し、
前記参照用メモリセルは、参照データに対応する参照電流を生成する機能を有し、
前記オフセット補正回路は、オペアンプと、第１の抵抗素子と、第２の抵抗素子と、第１の容量素子と、バッファと、を有し、
前記オペアンプの非反転入力端子または反転入力端子の一方は、前記第１の抵抗素子の一方の端子と電気的に接続され、
前記オペアンプの非反転入力端子または反転入力端子の他方は、前記第２の抵抗素子の一方の端子と電気的に接続され、
前記オペアンプの出力端子は、前記第２の抵抗素子の他方の端子、および前記第１の容量素子の一方の端子と電気的に接続され、
前記第１の容量素子の他方の端子は、前記バッファと電気的に接続され、
前記第１の抵抗素子の他方の端子には、第１の電位が供給され、
前記オペアンプの非反転入力端子および反転入力端子には、前記参照電流と前記第１の抵抗の抵抗値との積と、前記第１の電位と、の和に対応する電位が供給され、
前記オペアンプの出力端子の電位は、前記オペアンプの非反転入力端子または反転入力端子の他方に供給される電位と、前記第１の電流と前記第２の抵抗の抵抗値との積と、の差に対応する電位となり、
前記バッファは、前記第１のデータと、前記第２のデータと、の積に対応する電位の信号を出力する機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記半導体装置は、第１のカレントミラー回路と、第２のカレントミラー回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、
前記第１の配線は、前記メモリセル、および前記第１のカレントミラー回路と電気的に接続され、
前記第２の配線は、前記オペアンプの非反転入力端子または反転入力端子の他方、および前記第１のカレントミラー回路と電気的に接続され、
前記第３の配線は、前記参照用メモリセル、および前記第２のカレントミラー回路と電気的に接続され、
前記第４の配線は、前記オペアンプの非反転入力端子または反転入力端子の一方、および前記第２のカレントミラー回路と電気的に接続され、
前記第１の配線には、前記第１の電流が流れ、
前記第１のカレントミラー回路は、前記第１の電流に対応する電流を、前記第２の配線に供給する機能を有し、
前記第３の配線には、前記参照電流が流れ、
前記第２のカレントミラー回路は、前記参照電流に対応する電流を、前記第４の配線に供給する機能を有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１のカレントミラー回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、および前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第１の配線、前記第３のトランジスタのゲート、および前記第４のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第２のカレントミラー回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、を有し、
前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第５のトランジスタのソースまたはドレインのゲートは、前記第７のトランジスタのソースまたはドレインの一方、前記第７のトランジスタのゲート、および前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続され、
前記第６のトランジスタのゲートは、前記第４の配線、前記第８のトランジスタのソースまたはドレインの他方、および前記第８のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記オフセット補正回路は、第９のトランジスタを有し、
前記第９のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の他方の端子と電気的に接続され、
前記トランジスタのソースまたはドレインの他方には、第２の電位が供給されることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第９のトランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記バッファは、ボルテージフォロアを含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記第１のデータと、前記第２のデータと、前記参照データと、はアナログデータであることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一項において、
前記メモリセルは、第１０のトランジスタと、第１１のトランジスタと、第２の容量素子と、を有し、
前記第１０のトランジスタのソースまたはドレインの一方は、前記第１１のトランジスタのゲート、および前記第２の容量素子の一方の端子と電気的に接続され、
前記第１１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１０のトランジスタのソースまたはドレインの他方には、前記第１のデータが供給され、
前記第２の容量素子の他方の端子には、前記第２のデータが供給され、
前記参照用メモリセルは、第１２のトランジスタと、第１３のトランジスタと、第３の容量素子と、を有し、
前記第１２のトランジスタのソースまたはドレインの一方は、前記第１３のトランジスタのゲート、および前記第３の容量素子の一方の端子と電気的に接続され、
前記第１３のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続され、
前記第１２のソースまたはドレインの他方には、前記参照データが供給されることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第１０のトランジスタおよび前記第１２のトランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
【請求項１０】
第１のメモリセルと、第２のメモリセルと、第１の参照用メモリセルと、第２の参照用メモリセルと、オフセット補正回路と、を有する半導体装置であって、
前記第１のメモリセルは、第１のデータと、第２のデータと、に対応する第１の電流を生成する機能を有し、
前記第２のメモリセルは、前記第１のデータと、第３のデータと、に対応する第２の電流を生成する機能を有し、
前記第１の参照用メモリセルは、前記参照データと、前記第２のデータと、に対応する第１の参照電流を生成する機能を有し、
前記第２の参照用メモリセルは、前記参照データと、前記第３のデータと、に対応する第２の参照電流を生成する機能を有し、
前記オフセット回路は、オペアンプと、第１の抵抗素子と、第２の抵抗素子と、第１の容量素子と、バッファと、を有し、
前記オペアンプの非反転入力端子または反転入力端子の一方は、前記第１の抵抗素子の一方の端子と電気的に接続され、
前記オペアンプの非反転入力端子または反転入力端子の他方は、前記第２の抵抗素子の一方の端子と電気的に接続され、
前記オペアンプの出力端子は、前記第２の抵抗素子の他方の端子、および前記第１の容量素子の一方の端子と電気的に接続され、
前記第１の容量素子の他方の端子は、前記バッファと電気的に接続され、
前記第１の抵抗素子の他方の端子には、第１の電位が供給され、
前記オペアンプの非反転入力端子および反転入力端子には、第３の参照電流と前記第１の抵抗の抵抗値との積と、前記第１の電位と、の和に対応する電位が供給され、
前記第３の参照電流は、前記第１の参照電流と前記第２の参照電流との和に対応し、
前記オペアンプの出力端子の電位は、前記オペアンプの非反転入力端子または反転入力端子の他方に供給される電位と、第３の電流と前記第２の抵抗の抵抗値との積と、の差に対応する電位となり、
前記第３の電流は、前記第１の電流と第２の電流との和に対応し、
前記バッファは、前記第１のデータと前記第２のデータとの積と、前記第１のデータと前記第３のデータとの積と、の和に対応する電位の信号を出力する機能を有することを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記半導体装置は、第１のカレントミラー回路と、第２のカレントミラー回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、
前記第１の配線は、前記第１のメモリセル、前記第２のメモリセル、および前記第１のカレントミラー回路と電気的に接続され、
前記第２の配線は、前記オペアンプの非反転入力端子または反転入力端子の他方、および前記第１のカレントミラー回路と電気的に接続され、
前記第３の配線は、前記第１の参照用メモリセル、前記第２の参照用メモリセル、および前記第２のカレントミラー回路と電気的に接続され、
前記第４の配線は、前記オペアンプの非反転入力端子または反転入力端子の一方、および前記第２のカレントミラー回路と電気的に接続され、
前記第１の配線には、前記第３の電流が流れ、
前記第１のカレントミラー回路は、前記第３の電流に対応する電流を、前記第２の配線に供給する機能を有し、
前記第３の配線には、前記第３の参照電流が流れ、
前記第２のカレントミラー回路は、前記第３の参照電流に対応する電流を、前記第４の配線に供給する機能を有することを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記第１のカレントミラー回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、および前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第１の配線、前記第３のトランジスタのゲート、および前記第４のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第２のカレントミラー回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、を有し、
前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第５のトランジスタのソースまたはドレインのゲートは、前記第７のトランジスタのソースまたはドレインの一方、前記第７のトランジスタのゲート、および前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続され、
前記第６のトランジスタのゲートは、前記第４の配線、前記第８のトランジスタのソースまたはドレインの他方、および前記第８のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項１３】
請求項１０乃至１２のいずれか一項において、
前記オフセット補正回路は、第９のトランジスタを有し、
前記第９のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の他方の端子と電気的に接続され、
前記トランジスタのソースまたはドレインの他方には、第２の電位が供給されることを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記第９のトランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
【請求項１５】
請求項１乃至１４のいずれか一項において、
前記バッファは、ボルテージフォロアを含むことを特徴とする半導体装置。
【請求項１６】
請求項１乃至１５のいずれか一項において、
前記第１乃至第３のデータと、前記参照データと、はアナログデータであることを特徴とする半導体装置。
【請求項１７】
請求項１乃至１６のいずれか一項において、
前記第１のメモリセルは、第１０のトランジスタと、第１１のトランジスタと、第２の容量素子と、を有し、
前記第２のメモリセルは、第１２のトランジスタと、第１３のトランジスタと、第３の容量素子と、を有し、
前記第１の参照用メモリセルは、第１４のトランジスタと、第１５のトランジスタと、第４の容量素子と、を有し、
前記第２の参照用メモリセルは、第１６のトランジスタと、第１７のトランジスタと、第５の容量素子と、を有し、
前記第１０のトランジスタのソースまたはドレインの一方は、前記第１１のトランジスタのゲート、および前記第２の容量素子の一方の端子と電気的に接続され、
前記第１２のトランジスタのソースまたはドレインの一方は、前記第１３のトランジスタのゲート、および前記第３の容量素子の一方の端子と電気的に接続され、
前記第１１のトランジスタのソースまたはドレインの一方、および前記第１３のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１４のトランジスタのソースまたはドレインの一方は、前記第１５のトランジスタのゲート、および前記第４の容量素子の一方の端子と電気的に接続され、
前記第１６のトランジスタのソースまたはドレインの一方は、前記第１７のトランジスタのゲート、および前記第５の容量素子の一方の端子と電気的に接続され、
前記第１５のトランジスタのソースまたはドレインの一方、および前記第１７のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続され、
前記第１０のトランジスタのソースまたはドレインの他方、および前記第１２のトランジスタのソースまたはドレインの他方には、前記第１のデータが供給され、
前記第１４のトランジスタのソースまたはドレインの他方、および前記第１６のトランジスタのソースまたはドレインの他方には、前記参照データが供給され、
前記第２の容量素子の他方の端子、および前記第４の容量素子の他方の端子には、前記第２のデータが供給され、
前記第３の容量素子の他方の端子、および前記第５の容量素子の他方の端子には、前記第３のデータが供給されることを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記第１０のトランジスタ、前記第１２のトランジスタ、前記第１４のトランジスタ、および前記第１６のトランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は半導体装置を有している場合がある。
【背景技術】
【０００４】
近年、人工ニューラルネットワーク（以下、ニューラルネットワークと呼ぶ）等の機械学習技術の開発が盛んに行われ、主に画像認識の分野で成功例が報告されている。
【０００５】
特許文献１には、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のプロセッサを用いてニューラルネットワークによる機械学習を行い、手書き文字の認識を行う例が開示されている。
【０００６】
また、近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている。ＯＳトランジスタはオフ電流が極めて小さい。そのことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている。例えば、特許文献２では、ニューラルネットワークの学習に、ＯＳトランジスタを用いた例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５‐１８２７８５号公報
【特許文献２】特開２０１６‐２１９０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ニューラルネットワークによる機械学習は、膨大な計算量を必要とする。そのため、ＣＰＵやＧＰＵ等のデジタル回路を用いて、ニューラルネットワークを構築する場合、必要となるトランジスタ数が膨大になり、非効率的で消費電力が高い。
【０００９】
本発明の一態様は、消費電力の小さい半導体装置を提供することを課題の１つとする。または、本発明の一態様は、小型の半導体装置を提供することを課題の１つとする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。
【００１０】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面等の記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面等の記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、メモリセルと、参照用メモリセルと、オフセット補正回路と、を有する半導体装置であって、メモリセルは、第１のデータと、第２のデータと、に対応する第１の電流を生成する機能を有し、参照用メモリセルは、参照データに対応する参照電流を生成する機能を有し、オフセット補正回路は、オペアンプと、第１の抵抗素子と、第２の抵抗素子と、第１の容量素子と、バッファと、を有し、オペアンプの非反転入力端子または反転入力端子の一方は、第１の抵抗素子の一方の端子と電気的に接続され、オペアンプの非反転入力端子または反転入力端子の他方は、第２の抵抗素子の一方の端子と電気的に接続され、オペアンプの出力端子は、第２の抵抗素子の他方の端子、および第１の容量素子の一方の端子と電気的に接続され、第１の容量素子の他方の端子は、バッファと電気的に接続され、第１の抵抗素子の他方の端子には、第１の電位が供給され、オペアンプの非反転入力端子および反転入力端子には、参照電流と第１の抵抗の抵抗値との積と、第１の電位と、の和に対応する電位が供給され、オペアンプの出力端子の電位は、オペアンプの非反転入力端子または反転入力端子の他方に供給される電位と、第１の電流と第２の抵抗の抵抗値との積と、の差に対応する電位となり、バッファは、第１のデータと、第２のデータと、の積に対応する電位の信号を出力する機能を有する半導体装置である。
【００１２】
または、上記態様において、半導体装置は、第１のカレントミラー回路と、第２のカレントミラー回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、第１の配線は、メモリセル、および第１のカレントミラー回路と電気的に接続され、第２の配線は、オペアンプの非反転入力端子または反転入力端子の他方、および第１のカレントミラー回路と電気的に接続され、第３の配線は、参照用メモリセル、および第２のカレントミラー回路と電気的に接続され、第４の配線は、オペアンプの非反転入力端子または反転入力端子の一方、および第２のカレントミラー回路と電気的に接続され、第１の配線には、第１の電流が流れ、第１のカレントミラー回路は、第１の電流に対応する電流を、第２の配線に供給する機能を有し、第３の配線には、参照電流が流れ、第２のカレントミラー回路は、参照電流に対応する電流を、第４の配線に供給する機能を有してもよい。
【００１３】
または、上記態様において、第１のカレントミラー回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第１のトランジスタのゲート、第２のトランジスタのゲート、および第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第１の配線、第３のトランジスタのゲート、および第４のトランジスタのゲートと電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、第２のカレントミラー回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、を有し、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインのゲートは、第７のトランジスタのソースまたはドレインの一方、第７のトランジスタのゲート、および第８のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第３の配線と電気的に接続され、第６のトランジスタのゲートは、第４の配線、第８のトランジスタのソースまたはドレインの他方、および第８のトランジスタのゲートと電気的に接続されていてもよい。
【００１４】
または、上記態様において、オフセット補正回路は、第９のトランジスタを有し、第９のトランジスタのソースまたはドレインの一方は、第１の容量素子の他方の端子と電気的に接続され、トランジスタのソースまたはドレインの他方には、第２の電位が供給されてもよい。
【００１５】
または、上記態様において、第９のトランジスタは、チャネル形成領域に金属酸化物を有していてもよい。
【００１６】
または、上記態様において、バッファは、ボルテージフォロアを含んでいてもよい。
【００１７】
または、上記態様において、第１のデータと、第２のデータと、参照データと、はアナログデータであってもよい。
【００１８】
または、上記態様において、メモリセルは、第１０のトランジスタと、第１１のトランジスタと、第２の容量素子と、を有し、第１０のトランジスタのソースまたはドレインの一方は、第１１のトランジスタのゲート、および第２の容量素子の一方の端子と電気的に接続され、第１１のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、第１０のトランジスタのソースまたはドレインの他方には、第１のデータが供給され、第２の容量素子の他方の端子には、第２のデータが供給され、参照用メモリセルは、第１２のトランジスタと、第１３のトランジスタと、第３の容量素子と、を有し、第１２のトランジスタのソースまたはドレインの一方は、第１３のトランジスタのゲート、および第３の容量素子の一方の端子と電気的に接続され、第１３のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、第１２のソースまたはドレインの他方には、参照データが供給されてもよい。
【００１９】
または、上記態様において、第１０のトランジスタおよび第１２のトランジスタは、チャネル形成領域に金属酸化物を有してもよい。
【００２０】
または、本発明の一態様は、第１のメモリセルと、第２のメモリセルと、第１の参照用メモリセルと、第２の参照用メモリセルと、オフセット補正回路と、を有する半導体装置であって、第１のメモリセルは、第１のデータと、第２のデータと、に対応する第１の電流を生成する機能を有し、第２のメモリセルは、第１のデータと、第３のデータと、に対応する第２の電流を生成する機能を有し、第１の参照用メモリセルは、参照データと、第２のデータと、に対応する第１の参照電流を生成する機能を有し、第２の参照用メモリセルは、参照データと、第３のデータと、に対応する第２の参照電流を生成する機能を有し、オフセット回路は、オペアンプと、第１の抵抗素子と、第２の抵抗素子と、第１の容量素子と、バッファと、を有し、オペアンプの非反転入力端子または反転入力端子の一方は、第１の抵抗素子の一方の端子と電気的に接続され、オペアンプの非反転入力端子または反転入力端子の他方は、第２の抵抗素子の一方の端子と電気的に接続され、オペアンプの出力端子は、第２の抵抗素子の他方の端子、および第１の容量素子の一方の端子と電気的に接続され、第１の容量素子の他方の端子は、バッファと電気的に接続され、第１の抵抗素子の他方の端子には、第１の電位が供給され、オペアンプの非反転入力端子および反転入力端子には、第３の参照電流と第１の抵抗の抵抗値との積と、第１の電位と、の和に対応する電位が供給され、第３の参照電流は、第１の参照電流と第２の参照電流との和に対応し、オペアンプの出力端子の電位は、オペアンプの非反転入力端子または反転入力端子の他方に供給される電位と、第３の電流と第２の抵抗の抵抗値との積と、の差に対応する電位となり、第３の電流は、第１の電流と第２の電流との和に対応し、バッファは、第１のデータと第２のデータとの積と、第１のデータと第３のデータとの積と、の和に対応する電位の信号を出力する機能を有する半導体装置である。
【００２１】
または、上記態様において、半導体装置は、第１のカレントミラー回路と、第２のカレントミラー回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、第１の配線は、第１のメモリセル、第２のメモリセル、および第１のカレントミラー回路と電気的に接続され、第２の配線は、オペアンプの非反転入力端子または反転入力端子の他方、および第１のカレントミラー回路と電気的に接続され、第３の配線は、第１の参照用メモリセル、第２の参照用メモリセル、および第２のカレントミラー回路と電気的に接続され、第４の配線は、オペアンプの非反転入力端子または反転入力端子の一方、および第２のカレントミラー回路と電気的に接続され、第１の配線には、第３の電流が流れ、第１のカレントミラー回路は、第３の電流に対応する電流を、第２の配線に供給する機能を有し、第３の配線には、第３の参照電流が流れ、第２のカレントミラー回路は、第３の参照電流に対応する電流を、第４の配線に供給する機能を有してもよい。
【００２２】
または、上記態様において、第１のカレントミラー回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第１のトランジスタのゲート、第２のトランジスタのゲート、および第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第１の配線、第３のトランジスタのゲート、および第４のトランジスタのゲートと電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、第２のカレントミラー回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、を有し、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインのゲートは、第７のトランジスタのソースまたはドレインの一方、第７のトランジスタのゲート、および第８のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第３の配線と電気的に接続され、第６のトランジスタのゲートは、第４の配線、第８のトランジスタのソースまたはドレインの他方、および第８のトランジスタのゲートと電気的に接続されていてもよい。
【００２３】
または、上記態様において、オフセット補正回路は、第９のトランジスタを有し、第９のトランジスタのソースまたはドレインの一方は、第１の容量素子の他方の端子と電気的に接続され、トランジスタのソースまたはドレインの他方には、第２の電位が供給されてもよい。
【００２４】
または、上記態様において、第９のトランジスタは、チャネル形成領域に金属酸化物を有していてもよい。
【００２５】
または、上記態様において、バッファは、ボルテージフォロアを含んでいてもよい。
【００２６】
または、上記態様において、第１乃至第３のデータと、参照データと、はアナログデータであってもよい。
【００２７】
または、上記態様において、第１のメモリセルは、第１０のトランジスタと、第１１のトランジスタと、第２の容量素子と、を有し、第２のメモリセルは、第１２のトランジスタと、第１３のトランジスタと、第３の容量素子と、を有し、第１の参照用メモリセルは、第１４のトランジスタと、第１５のトランジスタと、第４の容量素子と、を有し、第２の参照用メモリセルは、第１６のトランジスタと、第１７のトランジスタと、第５の容量素子と、を有し、第１０のトランジスタのソースまたはドレインの一方は、第１１のトランジスタのゲート、および第２の容量素子の一方の端子と電気的に接続され、第１２のトランジスタのソースまたはドレインの一方は、第１３のトランジスタのゲート、および第３の容量素子の一方の端子と電気的に接続され、第１１のトランジスタのソースまたはドレインの一方、および第１３のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、第１４のトランジスタのソースまたはドレインの一方は、第１５のトランジスタのゲート、および第４の容量素子の一方の端子と電気的に接続され、第１６のトランジスタのソースまたはドレインの一方は、第１７のトランジスタのゲート、および第５の容量素子の一方の端子と電気的に接続され、第１５のトランジスタのソースまたはドレインの一方、および第１７のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、第１０のトランジスタのソースまたはドレインの他方、および第１２のトランジスタのソースまたはドレインの他方には、第１のデータが供給され、第１４のトランジスタのソースまたはドレインの他方、および第１６のトランジスタのソースまたはドレインの他方には、参照データが供給され、第２の容量素子の他方の端子、および第４の容量素子の他方の端子には、第２のデータが供給され、第３の容量素子の他方の端子、および第５の容量素子の他方の端子には、第３のデータが供給されてもよい。
【００２８】
または、上記態様において、第１０のトランジスタ、第１２のトランジスタ、第１４のトランジスタ、および第１６のトランジスタは、チャネル形成領域に金属酸化物を有していてもよい。
【発明の効果】
【００２９】
本発明の一態様により、消費電力の小さい半導体装置を提供することができる。または、本発明の一態様により、小型の半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。
【００３０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面等の記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面等の記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の構成例を示すブロック図。
【図２】半導体装置の構成例を示す回路図。
【図３】半導体装置の構成例を示す回路図。
【図４】半導体装置の構成例を示す回路図。
【図５】半導体装置の構成例を示す回路図。
【図６】半導体装置の構成例を示す回路図。
【図７】半導体装置の動作方法の一例を示すタイミングチャート。
【図８】ニューラルネットワークの構成例を示す図。
【図９】半導体装置の構成例を示す図。
【図１０】半導体装置の構成例を示す図。
【図１１】半導体装置の構成例を示す図。
【図１２】半導体装置の構成例を示す図。
【図１３】半導体装置の構成例を示す図。
【図１４】撮像装置の構成例を示す回路図。
【図１５】撮像装置の構成例を示すブロック図。
【図１６】撮像装置の動作方法の一例を示すタイミングチャート。
【図１７】撮像装置の構成例を示す図。
【図１８】撮像装置の構成例を示す図。
【図１９】撮像装置の構成例を示す図。
【図２０】撮像装置の構成例を示す図。
【図２１】撮像装置を収めたパッケージ、モジュールの斜視図。
【図２２】電子機器の構成例を示す図。
【図２３】電子機器の構成例を示す図。
【図２４】実施例に係る半導体装置の構成を示すブロック図。
【図２５】実施例に係る半導体装置の構成を示す回路図。
【図２６】実施例に係る半導体装置の構成を示す回路図。
【図２７】実施例に係る半導体装置の構成を示す回路図。
【図２８】実施例に係る半導体装置の動作方法を示すタイミングチャート。
【図２９】シミュレーション結果。
【図３０】シミュレーション結果。
【図３１】シミュレーション結果。
【発明を実施するための形態】
【００３２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値等に限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが可能である。
【００３４】
本明細書において、「上に」、「下に」等の配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３５】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００３６】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置である場合があり、または半導体装置を有している場合がある。
【００３７】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
【００３８】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型および各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００３９】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００４０】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００４１】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４２】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００４３】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）等に分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ  ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００４４】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００４５】
また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【００４６】
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【００４７】
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【００４８】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【００４９】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【００５０】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【００５１】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。本発明の一態様は、積和演算を行う機能を有する半導体装置に関する。特に、当該半導体装置が有するオフセット補正回路に関する。
【００５２】
＜半導体装置の構成例＞
図１に、本発明の一態様の半導体装置である半導体装置１０の構成例を示す。半導体装置１０は、第１のデータと第２のデータとを用いた積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデジタルデータ（離散的なデータ）とすることができる。
【００５３】
半導体装置１０は、セルアレイＣＡ、電流源回路ＣＳ、およびオフセット補正回路ＯＦＳＴを有する。
【００５４】
［セルアレイ］
セルアレイＣＡは、複数のメモリセルＭＣおよび複数の参照用メモリセルＭＣｒｅｆを有する。図１には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至ＭＣ［ｍ，ｎ］）と、ｍ個の参照用メモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至ＭＣｒｅｆ［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、参照用メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データは、第１のデータおよび第２のデータと同様に、アナログデータまたは多値のデジタルデータとすることができる。
【００５５】
メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線Ｂ［ｊ］と電気的に接続されている。また、参照用メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、および配線Ｂｒｅｆと電気的に接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線Ｂ［ｊ］との間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、参照用メモリセルＭＣｒｅｆ［ｉ］と配線Ｂｒｅｆとの間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
【００５６】
メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆの具体的な構成例を、図２に示す。図２には代表例としてメモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、メモリセルＭＣ［ｉ＋１，ｊ＋１］、参照用メモリセルＭＣｒｅｆ［ｉ］、および参照用メモリセルＭＣｒｅｆ［ｉ＋１］を示しているが、他のメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１、トランジスタＴｒ２、および容量素子Ｃ１を有する。ここでは、トランジスタＴｒ１およびトランジスタＴｒ２がｎチャネル型のトランジスタである場合について説明する。
【００５７】
メモリセルＭＣにおいて、トランジスタＴｒ１のゲートは配線ＷＬと電気的に接続されている。トランジスタＴｒ１のソースまたはドレインの一方はトランジスタＴｒ２のゲート、および容量素子Ｃ１の一方の端子と電気的に接続されている。トランジスタＴｒ１のソースまたはドレインの他方は配線ＷＤと電気的に接続されている。
【００５８】
トランジスタＴｒ２のソースまたはドレインの一方は配線Ｂと電気的に接続されている。トランジスタＴｒ２のソースまたはドレインの他方は配線ＶＲと電気的に接続されている。容量素子Ｃ１の他方の端子は、配線ＲＷと電気的に接続されている。
【００５９】
ここで、配線ＶＲは、所定の電位を供給する機能を有する。例えば、配線ＶＲから低電源電位（接地電位等）を供給することができる。
【００６０】
トランジスタＴｒ１のソースまたはドレインの一方、トランジスタＴｒ２のゲート、および容量素子Ｃ１の一方の端子と電気的に接続されたノードを、ノードＮとする。また、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、およびメモリセルＭＣ［ｉ＋１，ｊ＋１］のノードＮを、それぞれノードＮ［ｉ，ｊ］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮ［ｉ＋１，ｊ＋１］と表記する。
【００６１】
参照用メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、参照用メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと電気的に接続され、配線Ｂの代わりに配線Ｂｒｅｆと電気的に接続されている。また、参照用メモリセルＭＣｒｅｆ［ｉ］および参照用メモリセルＭＣｒｅｆ［ｉ＋１］において、トランジスタＴｒ１のソースまたはドレインの一方、トランジスタＴｒ２のゲート、および容量素子Ｃ１の一方の端子と電気的に接続されたノードを、それぞれノードＮｒｅｆ［ｉ］およびノードＮｒｅｆ［ｉ＋１］と表記する。
【００６２】
第１のデータは、配線ＷＤを介してメモリセルＭＣに格納することができる。メモリセルＭＣに第１のデータを格納した場合、ノードＮの電位は、第１のデータに対応する電位に保持される。また、参照データは、配線ＷＤｒｅｆを介して参照用メモリセルＭＣｒｅｆに格納することができる。参照用メモリセルＭＣｒｅｆに参照データを格納した場合、ノードＮｒｅｆの電位は、参照データに対応する電位に保持される。
【００６３】
第２のデータは、配線ＲＷを介してメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆに入力することができる。メモリセルＭＣに第１のデータを格納した後、当該メモリセルに第２のデータを入力することにより、ノードＮは第１のデータと、第２のデータと、に対応する電位となる。また、参照用メモリセルＭＣｒｅｆに参照データを格納した後、当該参照用メモリセルに第２のデータを入力することにより、ノードＮｒｅｆは参照データと、第２のデータと、に対応する電位となる。
【００６４】
メモリセルＭＣ［ｉ，ｊ］が有するトランジスタＴｒ２には、配線Ｂ［ｊ］から電流ＩＭＣ［ｉ，ｊ］が流れる。メモリセルＭＣ［ｉ＋１，ｊ］が有するトランジスタＴｒ２には、配線Ｂ［ｊ］から電流ＩＭＣ［ｉ＋１，ｊ］が流れる。メモリセルＭＣ［ｉ，ｊ＋１］が有するトランジスタＴｒ２には、配線Ｂ［ｊ＋１］から電流ＩＭＣ［ｉ，ｊ＋１］が流れる。メモリセルＭＣ［ｉ＋１，ｊ＋１］が有するトランジスタＴｒ２には、配線Ｂ［ｊ＋１］から電流ＩＭＣ［ｉ＋１，ｊ＋１］が流れる。参照用メモリセルＭＣｒｅｆ［ｉ］が有するトランジスタＴｒ２には、配線Ｂｒｅｆから電流ＩＭＣｒｅｆ［ｉ］が流れる。参照用メモリセルＭＣｒｅｆ［ｉ＋１］が有するトランジスタＴｒ２には、配線Ｂｒｅｆから電流ＩＭＣｒｅｆ［ｉ＋１］が流れる。
【００６５】
トランジスタＴｒ１は、ノードＮまたはノードＮｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１のオフ電流は小さいことが好ましい。オフ電流が小さいトランジスタとして、例えばＯＳトランジスタを用いることができる。
【００６６】
酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタのチャネル形成領域に用いられる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、または実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。
【００６７】
ＯＳトランジスタはオフ電流が極めて小さいため、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆに用いるトランジスタとして好適である。ＯＳトランジスタは例えば、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ／μｍ以下、または１０ｚＡ／μｍ以下、または１ｚＡ／μｍ以下、または１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆに用いることにより、ノードＮおよびノードＮｒｅｆの電位の変動を抑えることができるため、積和演算の精度を向上させ、半導体装置１０の信頼性を向上させることができる。また、ノードＮおよびノードＮｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることができるため、半導体装置１０の消費電力を低減することができる。
【００６８】
トランジスタＴｒ２は特に限定されず、ＯＳトランジスタの他、チャネル形成領域にシリコン（単結晶シリコン等）を含むトランジスタ（以下、Ｓｉトランジスタともいう）等を用いることができる。また、トランジスタＴｒ２はｎチャネル型であってもｐチャネル型であってもよい。トランジスタＴｒ１およびトランジスタＴｒ２の両方にｎチャネル型のＯＳトランジスタを用いる場合、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆを単極性回路によって構成することができる。
【００６９】
なお、トランジスタＴｒ１および／またはトランジスタＴｒ２は一対のゲートを有する構成とすることができる。トランジスタが一対のゲートを有する場合、一方のゲートをフロントゲート、または単にゲートと呼ぶことがあり、他方のゲートをバックゲートと呼ぶことがある。
【００７０】
トランジスタＴｒ１および／またはトランジスタＴｒ２が一対のゲートを有する場合、例えばバックゲートに所定の電位を供給することにより、トランジスタの閾値電圧を制御することができる。例えば、トランジスタのバックゲートに正電位を供給することにより、オン電流を大きくすることができる。または、トランジスタのバックゲートに負電位を供給することにより、オフ電流を小さくすることができる。また、トランジスタのバックゲートは、当該トランジスタのフロントゲートと電気的に接続されていてもよい。
【００７１】
［電流源回路］
電流源回路ＣＳは、カレントミラー回路ＣＭ［１］乃至カレントミラー回路ＣＭ［ｎ］、およびカレントミラー回路ＣＭｒｅｆを有する。カレントミラー回路ＣＭ［ｊ］は、配線Ｂ［ｊ］を介してメモリセル［１，ｊ］乃至メモリセル［ｍ，ｊ］と電気的に接続されており、配線ＢＯ［ｊ］を介してオフセット回路ＯＦＳＴと電気的に接続されている。カレントミラー回路ＣＭｒｅｆは、配線Ｂｒｅｆを介して参照用メモリセルＭＣｒｅｆ［１］乃至参照用メモリセルＭＣｒｅｆ「ｍ」と電気的に接続されており、配線ＢＯｒｅｆ［１］乃至配線ＢＯｒｅｆ［ｎ］を介してオフセット補正回路ＯＦＳＴと電気的に接続されている。ここで、配線Ｂ［ｊ］を流れる電流を電流ＩＢ［ｊ］と表記し、配線Ｂｒｅｆを流れる電流を参照電流ＩＢｒｅｆと表記する。
【００７２】
カレントミラー回路ＣＭ［ｊ］は、配線Ｂ［ｊ］を流れる電流ＩＢ［ｊ］を、配線ＢＯ［ｊ］にも流す機能を有する。つまり、配線Ｂ［ｊ］を流れる電流ＩＢ［ｊ］を、配線ＢＯ［ｊ］にコピーする機能を有する。また、カレントミラー回路ＣＭｒｅｆは、配線Ｂｒｅｆを流れる参照電流ＩＢｒｅｆを、配線ＢＯｒｅｆ［１］乃至配線ＢＯｒｅｆ［ｎ］にも流す機能を有する。つまり、配線Ｂｒｅｆを流れる参照電流ＩＢｒｅｆを、配線ＢＯｒｅｆ［１］乃至配線ＢＯｒｅｆ［ｎ］にコピーする機能を有する。
【００７３】
電流源回路ＣＳの具体的な構成例を、図３に示す。図３には代表例としてカレントミラー回路ＣＭ［ｊ］、カレントミラー回路ＣＭ［ｊ＋１］、およびカレントミラー回路ＣＭｒｅｆを示しているが、他のカレントミラー回路ＣＭにも同様の構成を用いることができる。
【００７４】
カレントミラー回路ＣＭは、トランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ１３、およびトランジスタＴｒ１４を有する。カレントミラー回路ＣＭｒｅｆは、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、およびトランジスタＴｒ２４を有する。ここでは、トランジスタＴｒ１１乃至トランジスタＴｒ１４、およびトランジスタＴｒ２１乃至トランジスタＴｒ２４がすべてｐチャネル型のトランジスタである場合について説明する。
【００７５】
カレントミラー回路ＣＭにおいて、トランジスタＴｒ１１のソースまたはドレインの一方は、トランジスタＴｒ１１のゲート、トランジスタＴｒ１２のゲート、およびトランジスタＴｒ１３のソースまたはドレインの一方と電気的に接続されている。トランジスタＴｒ１１のソースまたはドレインの他方は、所定の電位、例えば高電源電位を供給する機能を有する配線と電気的に接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は、トランジスタＴｒ１４のソースまたはドレインの一方と電気的に接続されている。トランジスタＴｒ１２のソースまたはドレインの他方は、所定の電位、例えば高電源電位を供給する機能を有する配線と電気的に接続されている。
【００７６】
トランジスタＴｒ１３のソースまたはドレインの他方は、配線Ｂ、トランジスタＴｒ１３のゲート、およびトランジスタＴｒ１４のゲートと電気的に接続されている。トランジスタ１４のソースまたはドレインの他方は、配線ＢＯと電気的に接続されている。ここで、カレントミラー回路ＣＭ［ｊ］が有するトランジスタＴｒ１３のソースまたはドレインの他方には、配線Ｂ［ｊ］が電気的に接続されており、カレントミラー回路ＣＭ［ｊ］が有するトランジスタＴｒ１４のソースまたはドレインの他方には、配線ＢＯ［ｊ］が電気的に接続されている。また、カレントミラー回路ＣＭ［ｊ＋１］が有するトランジスタＴｒ１３のソースまたはドレインの他方には、配線Ｂ［ｊ＋１］が電気的に接続されており、カレントミラー回路ＣＭ［ｊ＋１］が有するトランジスタＴｒ１４のソースまたはドレインの他方には、配線ＢＯ［ｊ＋１］が電気的に接続されている。
【００７７】
カレントミラー回路ＣＭｒｅｆにおいて、トランジスタＴｒ２１のソースまたはドレインの一方は、トランジスタＴｒ２２のソースまたはドレインの一方と電気的に接続されている。トランジスタＴｒ２１のソースまたはドレインの他方は、所定の電位、例えば高電源電位を供給する機能を有する配線と電気的に接続されている。トランジスタＴｒ２１のゲートは、トランジスタＴｒ２３のソースまたはドレインの一方、トランジスタＴｒ２３のゲート、およびトランジスタＴｒ２４のソースまたはドレインの一方と電気的に接続されている。
【００７８】
トランジスタＴｒ２２のソースまたはドレインの他方は、配線ＢＯｒｅｆと電気的に接続されている。トランジスタＴｒ２２のゲートは、配線Ｂｒｅｆ、トランジスタＴｒ２４のソースまたはドレインの他方、およびトランジスタＴｒ２４のゲートと電気的に接続されている。
【００７９】
また、図３には、カレントミラー回路ＣＭｒｅｆがトランジスタＴｒ２１としてトランジスタＴｒ２１［ｊ］およびトランジスタＴｒ２１［ｊ＋１］を有し、トランジスタＴｒ２２としてトランジスタＴｒ２２［ｊ］およびトランジスタＴｒ２２［ｊ＋１］を有する場合を示している。図３に示すように、トランジスタＴｒ２１［ｊ］のソースまたはドレインの一方にはトランジスタＴｒ２２［ｊ］のソースまたはドレインの一方が電気的に接続され、トランジスタＴｒ２２［ｊ］のソースまたはドレインの他方には配線ＢＯｒｅｆ［ｊ］が電気的に接続されている。また、トランジスタＴｒ２１［ｊ＋１］のソースまたはドレインの一方にはトランジスタＴｒ２２［ｊ＋１］のソースまたはドレインの一方が電気的に接続され、トランジスタＴｒ２２［ｊ＋１］のソースまたはドレインの他方には配線ＢＯｒｅｆ［ｊ＋１］が電気的に接続されている。なお、カレントミラー回路ＣＭｒｅｆは、実際にはトランジスタＴｒ２１としてトランジスタＴｒ２１［１］乃至トランジスタＴｒ２１［ｎ］を有し、トランジスタＴｒ２２としてトランジスタＴｒ２２［１］乃至トランジスタＴｒ２２［ｎ］を有する。
【００８０】
トランジスタＴｒ１１乃至トランジスタＴｒ１４、およびトランジスタＴｒ２１乃至トランジスタＴｒ２４は特に限定されない。例えば、Ｓｉトランジスタを用いることができる。なお、トランジスタＴｒ１１乃至トランジスタＴｒ１４、およびトランジスタＴｒ２１乃至トランジスタＴｒ２４は、ｐチャネル型であってもｎチャネル型であってもよい。トランジスタＴｒ１１乃至トランジスタＴｒ１４、およびトランジスタＴｒ２１乃至トランジスタＴｒ２４がｎチャネル型である場合、ＯＳトランジスタを用いてもよい。
【００８１】
ここで、カレントミラー回路ＣＭは、トランジスタＴｒ１１およびトランジスタＴｒ１３によりカスコード回路を構成し、トランジスタＴｒ１２およびトランジスタＴｒ１４によりカスコード回路を構成している。また、カレントミラー回路ＣＭｒｅｆは、トランジスタＴｒ２１およびトランジスタＴｒ２２によりカスコード回路を構成し、トランジスタＴｒ２３およびトランジスタＴｒ２４によりカスコード回路を構成している。つまり、カレントミラー回路ＣＭおよびカレントミラー回路ＣＭｒｅｆは、カスコードカレントミラーであるということができる。
【００８２】
カレントミラー回路ＣＭをカスコードカレントミラーとすることにより、電流ＩＢのコピー精度を向上させることができる。また、カレントミラー回路ＣＭｒｅｆをカスコードカレントミラーとすることにより、電流ＩＢＲＥＦのコピー精度を向上させることができる。
【００８３】
電流源回路ＣＳの、図３とは異なる構成例を図４に示す。図４に示す構成の電流源回路ＣＳは、トランジスタＴｒ１３、トランジスタＴｒ１４、トランジスタＴｒ２２、およびトランジスタＴｒ２４が設けられていない点で、図３に示す構成の電流源回路ＣＳと異なる。図４に示す構成の電流源回路ＣＳにおいても、配線Ｂ［ｊ］を流れる電流ＩＢ［ｊ］を配線ＢＯ［ｊ］にコピーすることができ、配線Ｂ［ｊ＋１］を流れる電流ＩＢ［ｊ＋１］を配線ＢＯ［ｊ＋１］にコピーすることができる。また、配線Ｂｒｅｆを流れる電流ＩＢＲＥＦを、配線ＢＯｒｅｆ［ｊ］および配線ＢＯｒｅｆ［ｊ＋１］にコピーすることができる。電流源回路ＣＳを図４に示す構成とすることにより、半導体装置１０が有するトランジスタの数を減少させることができる。これにより、半導体装置１０の面積を縮小することができる。
【００８４】
［オフセット補正回路］
オフセット補正回路ＯＦＳＴは、回路ＯＣ［１］乃至回路ＯＣ［ｎ］を有する。回路ＯＣ［ｊ］は、配線ＢＯ［ｊ］を介してカレントミラー回路ＣＭ［ｊ］と電気的に接続され、配線ＢＯｒｅｆ［ｊ］を介してカレントミラー回路ＣＭｒｅｆと電気的に接続されている。また、回路ＯＣ［ｊ］は、配線ＯＵＴ［ｊ］と電気的に接続されている。
【００８５】
オフセット補正回路ＯＦＳＴは、電流ＩＢおよび参照電流ＩＢｒｅｆを基にして、第１のデータと、第２のデータと、の積に対応する電位を出力する機能を有する。具体的には、回路ＯＣ［ｊ］が、電流ＩＢＲＥＦを用いて電流ＩＢ［ｊ］に対してオフセット補正を行うことにより、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれに保持された第１のデータと、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれに入力された第２のデータと、の積に対応する電位を出力する。これにより、積和演算を行うことができる。なお、オフセット補正については後述する。
【００８６】
オフセット回路ＯＦＳＴの構成例を図５に示す。図５では回路ＯＣ［ｊ］の構成例および回路ＯＣ［ｊ＋１］の構成例を示しているが、その他の回路ＯＣについても回路ＯＣ［ｊ］および回路ＯＣ［ｊ＋１］と同様の構成とすることができる。
【００８７】
回路ＯＣは、オペアンプＡＭＰ１、抵抗素子Ｒ１、抵抗素子Ｒ２、トランジスタＴｒ３１、およびバッファＢＵＦを有する。オペアンプＡＭＰ１の非反転入力端子または反転入力端子の一方は、配線ＢＯｒｅｆ、および抵抗素子Ｒ１の一方の端子と電気的に接続されている。オペアンプＡＭＰ１の非反転入力端子または反転入力端子の他方は、配線ＢＯ、および抵抗素子Ｒ２の一方の端子と電気的に接続されている。オペアンプＡＭＰ１の出力端子は、抵抗素子Ｒ２の他方の端子、および容量素子Ｃ２の一方の端子と電気的に接続されている。なお、図５では、オペアンプＡＭＰ１の非反転入力端子が、配線ＢＯｒｅｆ、および抵抗素子Ｒ１の一方の端子と電気的に接続され、オペアンプＡＭＰ１反転入力端子が、配線ＢＯ、および抵抗素子Ｒ２の一方の端子と電気的に接続されている場合を示している。
【００８８】
容量素子Ｃ２の他方の端子は、トランジスタＴｒ３１のソースまたはドレインの一方、およびバッファＢＵＦと電気的に接続されている。抵抗素子Ｒ１の他方の端子は、配線Ｖｒｅｆ１Ｌと電気的に接続されている。トランジスタＴｒ３１のソースまたはドレインの他方は、配線Ｖｒｅｆ２Ｌと電気的に接続されている。トランジスタＴｒ３１のゲートは、配線ＶＯＣと電気的に接続されている。バッファＢＵＦは、配線ＯＵＴと電気的に接続されている。
【００８９】
回路ＯＣ［ｊ］において、オペアンプＡＭＰ１の出力端子、抵抗素子Ｒ２の他方の端子、および容量素子Ｃ２の一方の端子が電気的に接続されたノードをノードＮ１［ｊ］と表記する。回路ＯＣ［ｊ］において、容量素子Ｃ２の他方の端子、トランジスタＴｒ３１のソースまたはドレインの一方、およびバッファＢＵＦが接続されたノードをノードＮ２［ｊ］と表記する。また、回路ＯＣ［ｊ＋１］において、オペアンプＡＭＰ１の出力端子、抵抗素子Ｒ２の他方の端子、および容量素子Ｃ２の一方の端子が電気的に接続されたノードをノードＮ１［ｊ＋１］と表記する。回路ＯＣ［ｊ＋１］において、容量素子Ｃ２の他方の端子、トランジスタＴｒ３１のソースまたはドレインの一方、およびバッファＢＵＦが接続されたノードをノードＮ２［ｊ＋１］と表記する。
【００９０】
配線Ｖｒｅｆ１Ｌは、電位Ｖｒｅｆ１を供給する機能を有し、配線Ｖｒｅｆ２Ｌは、電位Ｖｒｅｆ２を供給する機能を有する。
【００９１】
容量素子Ｃ２は、ノードＮ１の電位と、ノードＮ２の電位と、の電位差を保持する機能を有する。これにより、詳細は後述するが、電流ＩＢＲＥＦを用いて電流ＩＢ［ｊ］に対してオフセット補正を行うことができる。なお、容量素子Ｃ２に保持された電位を、オフセット電位と呼ぶ場合がある。
【００９２】
また、バッファＢＵＦは、ノードＮ２と同電位の信号を出力する機能を有する。詳細は後述するが、ノードＮ２の電位は、第１のデータと、第２のデータと、の積に対応させることができる。以上より、バッファＢＵＦは、第１のデータと、第２のデータと、の積に対応する電位の信号を、配線ＯＵＴを介して半導体装置の外部に出力することができる。なお、バッファＢＵＦは、増幅機能を有していてもよい。
【００９３】
バッファＢＵＦの具体的な構成例を図６（Ａ）、（Ｂ）に示す。図６（Ａ）に示す構成のバッファＢＵＦは、オペアンプＡＭＰ２を有する。オペアンプＡＭＰ２の非反転入力端子および入力端子の一方は、ノードＮ２と電気的に接続されている。また、オペアンプＡＭＰ２の非反転入力端子および入力端子の他方は、オペアンプＡＭＰ２の出力端子、および配線ＯＵＴと電気的に接続されている。つまり、バッファＢＵＦはボルテージフォロアであるということができる。なお、図６（Ａ）に示す構成では、オペアンプＡＭＰ２の非反転入力端子が、ノードＮ２と電気的に接続されている。また、オペアンプＡＭＰ２の反転入力端子が、オペアンプＡＭＰ２の出力端子と電気的に接続されている。
【００９４】
バッファＢＵＦを図６（Ａ）に示す構成とすることで、バッファアンプの入力端子に供給された電位に対応する電位の信号、つまりノードＮ２の電位に対応する電位の信号を、配線ＯＵＴから高精度で出力することができる。また、配線ＯＵＴに電流が流れることを抑制することができる。以上により、半導体装置１０の信頼性を高めることができる。
【００９５】
図６（Ｂ）に示す構成のバッファＢＵＦは、トランジスタＴｒ４１と、電流源ＣｕｒＳと、を有する。トランジスタＴｒ４１のゲートは、ノードＮ２と電気的に接続されている。トランジスタＴｒ４１のソースまたはドレインの一方は、電流源ＣｕｒＳの一方の端子、および配線ＯＵＴと電気的に接続されている。トランジスタＴｒ４１のソースまたはドレインの他方は、所定の電位、例えば高電源電位を供給する機能を有する配線と電気的に接続されている。電流源ＣｕｒＳの他方の端子は、所定の電位、例えば低電源電位を供給する機能を有する配線と電気的に接続されている。
【００９６】
図６（Ｂ）に示す構成のバッファＢＵＦは、ソースフォロア回路であるということができる。なお、図６（Ｂ）ではトランジスタＴｒ４１がｎチャネル型トランジスタであるとしているが、ｐチャネル型トランジスタであってもよい。
【００９７】
バッファＢＵＦを図６（Ｂ）に示す構成とすることで、バッファＢＵＦの回路規模の縮小を図りつつ、ノードＮ２の電位に対応する電位の信号を配線ＯＵＴから出力することができる。これにより、半導体装置１０を小型化することができる。
【００９８】
＜半導体装置の動作例＞
図７に、半導体装置１０の動作例のタイミングチャートを示す。図７には、図２における配線ＷＬ［ｉ］、配線ＷＬ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ．ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、および配線ＲＷ［ｉ＋１］の電位の推移、ならびに電流ＩＢ［ｊ］、電流ＩＢ［ｊ＋１］、および参照電流ＩＢｒｅｆの値の推移を示している。また、図５における配線ＶＯＣ、配線ＯＵＴ［ｉ］、および配線ＯＵＴ［ｊ＋１］の電位の推移を示している。
【００９９】
なお、配線ＢＯ［ｊ］には、配線Ｂ［ｊ］を流れる電流と同じ値の電流が流れ、配線ＢＯ［ｊ＋１］には、配線Ｂ［ｊ＋１］を流れる電流と同じ値の電流が流れるものとする。また、配線ＢＯｒｅｆ［ｊ］および配線ＢＯｒｅｆ［ｊ＋１］には、配線Ｂｒｅｆを流れる電流と同じ値の電流が流れるものとする。さらに、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ２の抵抗値と、は等しいとする。
【０１００】
なお、ここでは代表例として図２に示すメモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ＋１］、参照用メモリセルＭＣｒｅｆ［ｉ］、および参照用メモリセルＭＣｒｅｆ［ｉ＋１］、ならびに図５に示す回路ＯＣ［ｊ］および回路ＯＣ［ｊ＋１］に着目して動作を説明するが、他のメモリセルＭＣ、参照用メモリセルＭＣｒｅｆ、および回路ＯＣも同様に動作させることができる。
【０１０１】
［第１のデータの格納］
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＬ［ｉ］を高電位（Ｈ）、配線ＷＤ［ｊ］の電位を接地電位（ＧＮＤ）よりもＶｐｒ−Ｖｗ［ｉ，ｊ］大きい電位、配線ＷＤ［ｊ＋１］の電位を接地電位よりもＶｐｒ−Ｖｗ［ｉ，ｊ＋１］大きい電位、配線ＷＤｒｅｆの電位を接地電位よりもＶｐｒ大きい電位とする。また、配線ＲＷ［ｉ］の電位、および配線ＲＷ［ｉ＋１］の電位を基準電位（ＲＥＦＰ）とする。なお、配線ＷＬ［ｉ＋１］の電位、および配線ＶＯＣの電位は低電位（Ｌ）とする。
【０１０２】
図７において、電位Ｖｗ［ｉ，ｊ］はメモリセルＭＣ［ｉ，ｊ］に格納される第１のデータに対応する電位であり、電位Ｖｗ［ｉ，ｊ＋１］はメモリセルＭＣ［ｉ，ｊ＋１］に格納される第１のデータに対応する電位である。また、電位Ｖｐｒは参照データに対応する電位である。
【０１０３】
配線ＷＬ［ｉ］を高電位とすることにより、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、および参照用メモリセルＭＣｒｅｆ［ｉ］が有するトランジスタＴｒ１がオン状態となり、ノードＮ［ｉ，ｊ］の電位がＶｐｒ−Ｖｗ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］の電位がＶｐｒ−Ｖｗ［ｉ，ｊ＋１］、ノードＮｒｅｆ［ｉ］の電位がＶｐｒとなる。
【０１０４】
このとき、メモリセルＭＣ［ｉ，ｊ］が有するトランジスタＴｒ２に配線Ｂ［ｊ］から流れる電流ＩＭＣ［ｉ，ｊ］は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量等で決まる定数である。また、ＶｔｈはトランジスタＴｒ２のしきい値電圧である。
【０１０５】
【数１】
2019046282.tif 000003
【０１０６】
また、メモリセルＭＣ［ｉ，ｊ＋１］が有するトランジスタＴｒ２に配線Ｂ［ｊ＋１］から流れる電流ＩＭＣ［ｉ，ｊ＋１］は、次の式で表すことができる。
【０１０７】
【数２】
2019046282.tif 000004
【０１０８】
さらに、参照用メモリセルＭＣｒｅｆ［ｉ］が有するトランジスタＴｒ２に配線Ｂｒｅｆから流れる電流ＩＭＣｒｅｆ［ｉ］は、次の式で表すことができる。
【０１０９】
【数３】
2019046282.tif 000005
【０１１０】
時刻Ｔ０２乃至時刻Ｔ０３において、配線ＷＬ［ｉ］を低電位とする。これにより、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、および参照用メモリセルＭＣｒｅｆ［ｉ］が有するトランジスタＴｒ１がオフ状態となり、ノードＮ［ｉ，ｊ］の電位、ノードＮ［ｉ，ｊ＋１］の電位、およびノードＮｒｅｆ［ｉ］の電位が保持される。
【０１１１】
なお、前述の通り、トランジスタＴｒ１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１のリーク電流を抑えることができ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮｒｅｆ［ｉ］の電位を正確に保持することができる。
【０１１２】
時刻Ｔ０３乃至時刻Ｔ０４において、配線ＷＬ［ｉ＋１］が高電位（Ｈ）、配線ＷＤ［ｊ］の電位が接地電位よりもＶｐｒ−Ｖｗ［ｉ＋１，ｊ］大きい電位、配線ＷＤ［ｊ＋１］の電位が接地電位よりもＶｐｒ−Ｖｗ［ｉ＋１，ｊ＋１］大きい電位、配線ＷＤｒｅｆの電位が接地電位よりもＶｐｒ大きい電位となる。
【０１１３】
図７において、電位Ｖｗ［ｉ＋１，ｊ］はメモリセルＭＣ［ｉ＋１，ｊ］に格納される第１のデータに対応する電位であり、電位Ｖｗ［ｉ＋１，ｊ＋１］はメモリセルＭＣ［ｉ＋１，ｊ＋１］に格納される第１のデータに対応する電位である。また、電位Ｖｐｒは参照データに対応する電位である。
【０１１４】
配線ＷＬ［ｉ＋１］を高電位とすることにより、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ＋１］、および参照用メモリセルＭＣｒｅｆ［ｉ＋１］が有するトランジスタＴｒ１がオン状態となり、ノードＮ［ｉ＋１，ｊ］の電位がＶｐｒ−Ｖｗ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］の電位がＶｐｒ−Ｖｗ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ＋１］の電位がＶｐｒとなる。
【０１１５】
このとき、メモリセルＭＣ［ｉ＋１，ｊ］が有するトランジスタＴｒ２に配線Ｂ［ｊ］から流れる電流ＩＭＣ［ｉ＋１，ｊ］は、次の式で表すことができる。
【０１１６】
【数４】
2019046282.tif 000006
【０１１７】
また、メモリセルＭＣ［ｉ＋１，ｊ＋１］が有するトランジスタＴｒ２に配線Ｂ［ｊ＋１］から流れる電流ＩＭＣ［ｉ＋１，ｊ＋１］は、次の式で表すことができる。
【０１１８】
【数５】
2019046282.tif 000007
【０１１９】
さらに、参照用メモリセルＭＣｒｅｆ［ｉ＋１］が有するトランジスタＴｒ２に配線Ｂｒｅｆから流れる電流ＩＭＣｒｅｆ［ｉ＋１］は、次の式で表すことができる。
【０１２０】
【数６】
2019046282.tif 000008
【０１２１】
時刻Ｔ０４乃至時刻Ｔ０５において、配線ＷＬ［ｉ＋１］を低電位とする。これにより、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ＋１］、および参照用メモリセルＭＣｒｅｆ［ｉ＋１］が有するトランジスタＴｒ１がオフ状態となり、ノードＮ［ｉ＋１，ｊ］の電位、ノードＮ［ｉ＋１，ｊ＋１］の電位、およびノードＮｒｅｆ［ｉ＋１］の電位が保持される。
【０１２２】
以上の動作により、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、メモリセルＭＣ［ｉ＋１，ｊ］、およびメモリセルＭＣ［ｉ＋１，ｊ＋１］に第１のデータが格納される。また、参照用メモリセルＭＣｒｅｆ［ｉ］および参照用メモリセルＭＣｒｅｆ［ｉ＋１］に参照データが格納される。この状態では、配線Ｂ［ｊ］を流れる電流ＩＢ［ｊ］はＩＭＣ［ｉ，ｊ］＋ＩＭＣ［ｉ＋１，ｊ］となる。よって、電流ＩＢ［ｊ］は、式（１）および式（４）より、次の式で表すことができる。
【０１２３】
【数７】
2019046282.tif 000009
【０１２４】
また、配線Ｂ［ｊ＋１］を流れる電流ＩＢ［ｊ＋１］はＩＭＣ［ｉ，ｊ＋１］＋ＩＭＣ［ｉ＋１，ｊ＋１］となる。よって、電流ＩＢ［ｊ＋１］は、式（２）および式（５）より、次の式で表すことができる。
【０１２５】
【数８】
2019046282.tif 000010
【０１２６】
さらに、配線Ｂｒｅｆを流れる参照電流ＩＢｒｅｆはＩＭＣｒｅｆ［ｉ］＋ＩＭＣｒｅｆ［ｉ＋１］となる。よって、参照電流ＩＢｒｅｆは、式（３）および式（６）より、次の式で表すことができる。
【０１２７】
【数９】
2019046282.tif 000011
【０１２８】
［オフセット電位の設定］
時刻Ｔ０５乃至時刻Ｔ０６において、配線ＶＯＣを高電位とする。これにより、トランジスタＴｒ３１がオン状態となり、ノードＮ２［ｊ］の電位ＶＮ２［ｊ］、およびノードＮ２［ｊ＋１］の電位ＶＮ２［ｊ＋１］がＶｒｅｆ２となる。
【０１２９】
また、配線ＢＯｒｅｆ［ｊ］および配線ＢＯｒｅｆ［ｊ＋１］には、配線Ｂｒｅｆに流れる電流と同じ値の電流である参照電流ＩＢｒｅｆが流れる。よって、オペアンプＡＭＰ１の非反転入力端子の電位Ｖ＋は、次の式で表すことができる。ここで、Ｒは、抵抗素子Ｒ１および抵抗素子Ｒ２の抵抗値である。
【０１３０】
【数１０】
2019046282.tif 000012
【０１３１】
オペアンプＡＭＰ１の反転入力端子の電位は、電位Ｖ＋と同一となる。また、配線ＢＯ［ｊ］には、配線Ｂ［ｊ］に流れる電流と同じ値の電流である電流ＩＢ［ｊ］が流れる。よって、ノードＮ１［ｊ］の電位ＶＮ１［ｊ］は、式（７）および式（９）より、次の式で表すことができる。
【０１３２】
【数１１】
2019046282.tif 000013
【０１３３】
また、配線ＢＯ［ｊ＋１］には、配線Ｂ［ｊ＋１］に流れる電流と同じ値の電流である電流ＩＢ［ｊ＋１］が流れる。よって、ノードＮ１［ｊ＋１］の電位ＶＮ１［ｊ＋１］は、式（８）および式（９）より、次の式で表すことができる。
【０１３４】
【数１２】
2019046282.tif 000014
【０１３５】
時刻Ｔ０６乃至時刻Ｔ１１において、配線ＶＯＣを低電位とする。これにより、トランジスタＴｒ３１がオフ状態となり、容量Ｃ２の電位が保持される。
【０１３６】
ここで、回路ＯＣ［ｊ］が有する容量素子Ｃ２に保持されたオフセット電位Ｖｏｆｆｓｅｔ［ｊ］は、電位ＶＮ１［ｊ］と、電位ＶＮ２［ｊ］と、の差で表される。また、電位ＶＮ１［ｊ］は式（１１）で表され、電位ＶＮ２［ｊ］はＶｒｅｆ２となる。以上より、オフセット電位Ｖｏｆｆｓｅｔ［ｊ］は、次の式で表すことができる。
【０１３７】
【数１３】
2019046282.tif 000015
【０１３８】
また、回路ＯＣ［ｊ＋１］が有する容量素子Ｃ２に保持されたオフセット電位Ｖｏｆｆｓｅｔ［ｊ＋１］は、電位ＶＮ１［ｊ＋１］と、電位ＶＮ２［ｊ＋１］と、の差で表される。また、電位ＶＮ１［ｊ＋１］は式（１２）で表され、電位ＶＮ２［ｊ＋１］はＶｒｅｆ２となる。以上より、オフセット電位Ｖｏｆｆｓｅｔ［ｊ＋１］は、次の式で表すことができる。
【０１３９】
【数１４】
2019046282.tif 000016
【０１４０】
なお、前述の通り、トランジスタＴｒ３１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ３１のリーク電流を抑えることができ、容量素子Ｃ２の電位を正確に保持することができる。
【０１４１】
［第１のデータと第２のデータとを用いた積和演算］
次に、時刻Ｔ１１乃至時刻Ｔ１２において、配線ＲＷ［ｉ］の電位を基準電位よりもＶｘ［ｉ］大きい電位とする。これにより、メモリセルＭＣ［ｉ，ｊ］が有する容量素子Ｃ１、メモリセルＭＣ［ｉ，ｊ＋１］が有する容量素子Ｃ１、および参照用メモリセルＭＣｒｅｆ［ｉ］が有する容量素子Ｃ１には電位Ｖｘ［ｉ］が供給され、容量結合によりトランジスタＴｒ２のゲート電位が上昇する。なお、電位Ｖｘ［ｉ］はメモリセルＭＣ［ｉ，ｊ］、メモリセル［ｉ，ｊ＋１］、および参照用メモリセルＭＣｒｅｆ［ｉ］に供給される第２のデータに対応する電位である。
【０１４２】
トランジスタＴｒ２のゲート電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１の容量、トランジスタＴｒ２のゲート容量、および寄生容量等によって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖｘを決定すればよい。
【０１４３】
メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、および参照用メモリセルＭＣｒｅｆ［ｉ］の容量素子Ｃ１に電位Ｖｘ［ｉ］が供給されると、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮｒｅｆ［ｉ］の電位がそれぞれＶｘ［ｉ］上昇する。これにより、電流ＩＭＣ［ｉ，ｊ］、電流ＩＭＣ［ｉ，ｊ＋１］、および電流ＩＭＣｒｅｆ［ｉ］は、それぞれ次の式で表すことができる。
【０１４４】
【数１５】
2019046282.tif 000017
【０１４５】
【数１６】
2019046282.tif 000018
【０１４６】
【数１７】
2019046282.tif 000019
【０１４７】
また、電流ＩＭＣ［ｉ＋１，ｊ］、電流ＩＭＣ［ｉ＋１，ｊ＋１］、および電流ＩＭＣｒｅｆ［ｉ＋１］は、それぞれ式（４）、（５）、（６）と同様である。よって、ノードＮ１［ｊ］の電位ＶＮ１［ｊ］、およびノードＮ１［ｊ＋１］の電位ＶＮ１［ｊ＋１］は、それぞれ次の式で表すことができる。
【０１４８】
【数１８】
2019046282.tif 000020
【０１４９】
【数１９】
2019046282.tif 000021
【０１５０】
ここで、回路ＯＣ［ｊ］が有する容量素子Ｃ２には、式（１３）で示したオフセット電位Ｖｏｆｆｓｅｔ［ｊ］が保持されている。また、回路ＯＣ［ｊ＋１］が有する容量素子Ｃ２には、式（１４）で示したオフセット電位Ｖｏｆｆｓｅｔ［ｊ＋１］が保持されている。よって、ノードＮ２［ｊ］の電位ＶＮ２［ｊ］、およびノードＮ２［ｊ＋１］の電位ＶＮ２［ｊ＋１］は、それぞれ次の式で表すことができる。
【０１５１】
【数２０】
2019046282.tif 000022
【０１５２】
【数２１】
2019046282.tif 000023
【０１５３】
バッファＢＵＦと電気的に接続された配線ＯＵＴ［ｊ］の電位は、式（２０）に示す電位ＶＮ２［ｊ］となり、配線ＯＵＴ［ｊ＋１］の電位は、式（２１）に示す電位ＶＮ２［ｊ＋１］となる。よって、回路ＯＣ［ｊ］は、メモリセルＭＣ［ｉ，ｊ］に格納された第１のデータに対応する電位Ｖｗ［ｉ，ｊ］と、メモリセルＭＣ［ｉ，ｊ］に保持された第２のデータに対応する電位Ｖｘ［ｉ］と、の積に対応する電位の信号を、配線ＯＵＴ［ｊ］から出力することができる。また、回路ＯＣ［ｊ＋１］は、メモリセルＭＣ［ｉ，ｊ＋１］に格納された第１のデータに対応する電位Ｖｗ［ｉ，ｊ＋１］と、メモリセルＭＣ［ｉ，ｊ＋１］に入力された第２のデータに対応する電位Ｖｘ［ｉ］と、の積に対応する電位の信号を、配線ＯＵＴ［ｊ＋１］から出力することができる。
【０１５４】
時刻Ｔ１２乃至時刻Ｔ１３において、配線ＲＷ［ｉ］の電位を基準電位とする。これにより、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮｒｅｆ［ｉ］の電位が時刻Ｔ０６乃至時刻Ｔ１１と同様になる。
【０１５５】
次に、時刻Ｔ１３乃至時刻Ｔ１４において、配線ＲＷ［ｉ＋１］の電位を基準電位よりもＶｘ［ｉ＋１］大きい電位とする。なお、電位Ｖｘ［ｉ＋１］はメモリセルＭＣ［ｉ＋１，ｊ］、メモリセル［ｉ＋１，ｊ＋１］、および参照用メモリセルＭＣｒｅｆ［ｉ＋１］に供給される第２のデータに対応する電位である。これにより、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶｘ［ｉ＋１］上昇するため、電流ＩＭＣ［ｉ＋１，ｊ］、電流ＩＭＣ［ｉ＋１，ｊ＋１］、および電流ＩＭＣｒｅｆ［ｉ＋１］は、それぞれ次の式で表すことができる。
【０１５６】
【数２２】
2019046282.tif 000024
【０１５７】
【数２３】
2019046282.tif 000025
【０１５８】
【数２４】
2019046282.tif 000026
【０１５９】
また、電流ＩＭＣ［ｉ，ｊ］、電流ＩＭＣ［ｉ，ｊ＋１］、および電流ＩＭＣｒｅｆ［ｉ］は、それぞれ式（１）、（２）、（３）と同様である。よって、ノードＮ１［ｊ］の電位ＶＮ１［ｊ］、およびノードＮ１［ｊ＋１］の電位ＶＮ１［ｊ＋１］は、それぞれ次の式で表すことができる。
【０１６０】
【数２５】
2019046282.tif 000027
【０１６１】
【数２６】
2019046282.tif 000028
【０１６２】
また、オフセット電位Ｖｏｆｆｓｅｔ［ｊ］は、式（１３）で示した通りであり、オフセット電位Ｖｏｆｆｓｅｔ［ｊ＋１］は、式（１４）で示した通りである。よって、回路ＯＣ［ｊ］が有するノードＮ２［ｊ］の電位ＶＮ２［ｊ］、および回路ＯＣ［ｊ＋１］が有するノードＮ２［ｊ＋１］の電位ＶＮ２［ｊ＋１］は、それぞれ次の式で表すことができる。
【０１６３】
【数２７】
2019046282.tif 000029
【０１６４】
【数２８】
2019046282.tif 000030
【０１６５】
以上より、回路ＯＣ［ｊ］は、メモリセルＭＣ［ｉ＋１，ｊ］に格納された第１のデータに対応する電位Ｖｗ［ｉ＋１，ｊ］と、メモリセルＭＣ［ｉ＋１，ｊ］に入力された第２のデータに対応する電位Ｖｘ［ｉ＋１］と、の積に対応する電位の信号を、配線ＯＵＴ［ｊ］から出力することができる。また、回路ＯＣ［ｊ＋１］は、メモリセルＭＣ［ｉ＋１，ｊ＋１］に格納された第１のデータに対応する電位Ｖｗ［ｉ＋１，ｊ＋１］と、メモリセルＭＣ［ｉ＋１，ｊ＋１］に入力された第２のデータに対応する電位Ｖｘ［ｉ＋１］と、の積に対応する電位の信号を、配線ＯＵＴ［ｊ＋１］から出力することができる。
【０１６６】
時刻Ｔ１４乃至時刻Ｔ１５において、配線ＲＷ［ｉ＋１］の電位を基準電位とする。これにより、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］の電位が時刻Ｔ０６乃至時刻Ｔ１１と同様になる。
【０１６７】
次に、時刻Ｔ１５乃至時刻Ｔ１６において、配線ＲＷ［ｉ］の電位を基準電位よりもＶｘ［ｉ］大きい電位とし、配線ＲＷ［ｉ＋１］の電位を基準電位よりもＶｘ［ｉ＋１］大きい電位とする。これにより、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮｒｅｆ［ｉ］の電位がそれぞれＶｘ［ｉ］上昇し、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、およびノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶｘ［ｉ＋１］上昇する。したがって、電流ＩＭＣ［ｉ，ｊ］、電流ＩＭＣ［ｉ，ｊ＋１］、および電流ＩＭＣｒｅｆ［ｉ］は、それぞれ式（１５）、（１６）、（１７）で表すことができ、電流ＩＭＣ［ｉ＋１，ｊ］、電流ＩＭＣ［ｉ＋１，ｊ＋１］、および電流ＩＭＣｒｅｆ［ｉ＋１］は、それぞれ式（２２）、（２３）、（２４）で表すことができる。以上より、ノードＮ１［ｊ］の電位ＶＮ１［ｊ］、およびノードＮ１［ｊ＋１］の電位ＶＮ１［ｊ＋１］は、それぞれ次の式で表すことができる。
【０１６８】
【数２９】
2019046282.tif 000031
【０１６９】
【数３０】
2019046282.tif 000032
【０１７０】
また、オフセット電位Ｖｏｆｆｓｅｔ［ｊ］は、式（１３）で示した通りであり、オフセット電位Ｖｏｆｆｓｅｔ［ｊ＋１］は、式（１４）で示した通りである。よって、回路ＯＣ［ｊ］が有するノードＮ２［ｊ］の電位ＶＮ２［ｊ］、および回路ＯＣ［ｊ＋１］が有するノードＮ２［ｊ＋１］の電位ＶＮ２［ｊ＋１］は、それぞれ次の式で表すことができる。
【０１７１】
【数３１】
2019046282.tif 000033
【０１７２】
【数３２】
2019046282.tif 000034
【０１７３】
以上より、回路ＯＣ［ｊ］は、メモリセルＭＣ［ｉ，ｊ］に格納された第１のデータに対応する電位Ｖｗ［ｉ，ｊ］とメモリセルＭＣ［ｉ，ｊ］に入力された第２のデータに対応する電位Ｖｘ［ｉ，ｊ］との積と、メモリセルＭＣ［ｉ＋１，ｊ］に格納された第１のデータに対応する電位Ｖｗ［ｉ＋１，ｊ］とメモリセルＭＣ［ｉ＋１，ｊ］に入力された第２のデータに対応する電位Ｖｘ［ｉ＋１，ｊ］との積と、の和に対応する電位の信号を、配線ＯＵＴ［ｊ］から出力することができる。また、回路ＯＣ［ｊ＋１］は、メモリセルＭＣ［ｉ，ｊ＋１］に格納された第１のデータに対応する電位Ｖｗ［ｉ，ｊ＋１］とメモリセルＭＣ［ｉ，ｊ＋１］に入力された第２のデータに対応する電位Ｖｘ［ｉ，ｊ＋１］との積と、メモリセルＭＣ［ｉ＋１，ｊ＋１］に格納された第１のデータに対応する電位Ｖｗ［ｉ＋１，ｊ＋１］とメモリセルＭＣ［ｉ＋１，ｊ＋１］に入力された第２のデータに対応する電位Ｖｘ［ｉ＋１，ｊ＋１］との積と、の和に対応する電位の信号を、配線ＯＵＴ［ｊ＋１］から出力することができる。
【０１７４】
時刻Ｔ１６以降において、配線ＲＷ［ｉ］の電位、および配線ＲＷ［ｉ＋１］の電位を基準電位とする。これにより、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、およびノードＮｒｅｆ［ｉ＋１］の電位が時刻Ｔ０６乃至時刻Ｔ１１と同様になる。
【０１７５】
以上のように、半導体装置１０を用いることにより、第１のデータと第２のデータとを用いた積和演算を行うことができる。なお、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆとして図２に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。このため、半導体装置１０の回路規模を縮小することができる。これにより、半導体装置１０を小型化することができる。また、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆが有するトランジスタＴｒ１、およびオフセット補正回路ＯＦＳＴが有するトランジスタＴｒ３１を、ＯＳトランジスタ等のオフ電流が小さいトランジスタとすることにより、半導体装置１０の消費電力を低減し、また信頼性を高めることができる。
【０１７６】
＜半導体装置の適用例＞
半導体装置１０は、ニューラルネットワークに用いることができる。図８（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【０１７７】
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【０１７８】
図８（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【０１７９】
ここで、ｗ１、ｗ２等の重みが第１のデータに対応し、ｘ１、ｘ２等の出力が第２のデータに対応する。また、バイアスｂの値が、電位Ｖｒｅｆ２に対応する。
【０１８０】
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
【０１８１】
＜半導体装置の上面・断面構成の構成例＞
図９（Ａ）、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、および図１１は、本発明の一態様に係るトランジスタ２００、トランジスタ５００、および容量素子１００を有するメモリセル６００の上面図および断面図である。
【０１８２】
図９（Ａ）は、メモリセル６００を有する半導体装置の上面図である。また、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、および図１１は当該半導体装置の断面図である。ここで、図９（Ｂ）は、図９（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向、およびトランジスタ５００のチャネル幅方向の断面図でもある。また、図１０（Ａ）は、図９（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１０（Ｂ）は、図９（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ５００のチャネル長方向の断面図でもある。また、図１１は、図９（Ａ）にＡ７−Ａ８の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域の断面図でもある。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１８３】
ここで、メモリセル６００は図７におけるメモリセルＭＣ、または参照用メモリセルＭＣｒｅｆに対応する。また、トランジスタ２００はトランジスタＴｒ１と対応し、トランジスタ５００はトランジスタＴｒ２と対応し、容量素子１００は容量素子Ｃ１と対応する。
【０１８４】
本発明の一態様の半導体装置は、トランジスタ２００と、トランジスタ５００と、容量素子１００と、層間膜として機能する絶縁層２１０、絶縁層２１２、絶縁層２７３、絶縁層２７４、および絶縁層２８０と、を有する。また、トランジスタ２００と電気的に接続され、配線として機能する導電層２０３、およびプラグとして機能する導電層２４０（導電層２４０ａ、導電層２４０ｂ）を有する。また、トランジスタ５００と電気的に接続され、配線として機能する導電層５０３、およびプラグとして機能する導電層５４０ａを有する。また、容量素子１００と電気的に接続され、プラグとして機能する導電層５４０ｂを有する。なお、以下において導電層５４０ａおよび導電層５４０ｂをまとめて導電層５４０と呼ぶ場合がある。ここで、導電層５０３は導電層２０３と同じ層に形成され、同様の構成を有する。また、導電層５４０は導電層２４０と同じ層に形成され、同様の構成を有する。よって、導電層５０３は導電層２０３の記載を参酌することができ、導電層５４０は導電層２４０の記載を参酌することができる。
【０１８５】
なお、導電層２０３は、絶縁層２１２の開口の内壁に接して導電層２０３の第１の導電層が形成され、さらに内側に導電層２０３の第２の導電層が形成されている。ここで、導電層２０３の上面の高さと、絶縁層２１２の上面の高さとは同程度にできる。なお、本実施の形態では、導電層２０３の第１の導電層と、導電層２０３の第２の導電層と、を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層２０３を単層、または３層以上の積層構造として設ける構成にしてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。なお、導電層５０３も導電層２０３と同様の構成を有する。
【０１８６】
絶縁層２７３は、トランジスタ２００の上、トランジスタ５００の上、および容量素子１００の上に配置される。絶縁層２７４は絶縁層２７３の上に配置される。絶縁層２８０は絶縁層２７４の上に配置される。
【０１８７】
また、導電層２４０は、絶縁層２７３、絶縁層２７４、および絶縁層２８０の開口の内壁に接して形成されている。ここで、導電層２４０の上面の高さと、絶縁層２８０の上面の高さは同程度にできる。なお、本実施の形態では、導電層２４０が２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電層２４０は、単層、または３層以上の積層構造でもよい。なお、導電層５４０も導電層２４０と同様の構成を有する。
【０１８８】
図９、図１０（Ａ）に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁層２１４および絶縁層２１６と、絶縁層２１４および絶縁層２１６に埋め込まれるように配置された導電層２０５と、絶縁層２１６と導電層２０５の上に配置された絶縁層２２０と、絶縁層２２０の上に配置された絶縁層２２２と、絶縁層２２２の上に配置された絶縁層２２４と、絶縁層２２４の上に配置された金属酸化物２３０（金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃ）と、金属酸化物２３０の上に配置された絶縁層２５０と、絶縁層２５０上に配置された金属酸化物２５２と、金属酸化物２５２の上に配置された導電層２６０（導電層２６０ａ、および導電層２６０ｂ）と、導電層２６０の上に配置された絶縁層２７０と、絶縁層２７０上に配置された絶縁層２７１と、少なくとも金属酸化物２３０ｃ、絶縁層２５０、金属酸化物２５２、および導電層２６０の側面と接して配置された絶縁層２７５と、金属酸化物２３０上に形成された層２４２と、を有する。また、層２４２の一方に接して導電層２４０ａが配置される。
【０１８９】
トランジスタ２００において、層２４２の一方がソースおよびドレインの一方として機能し、層２４２の他方がソースおよびドレインの他方として機能し、導電層２６０がフロントゲートとして機能し、導電層２０５がバックゲートとして機能する。また、導電層２４０ａは、配線ＷＤに相当する導電層に電気的に接続される。また、導電層２６０は配線ＷＬに相当する導電層に電気的に接続される。
【０１９０】
また、図９、図１０（Ｂ）に示すように、トランジスタ５００は、基板（図示せず。）の上に配置された絶縁層２１４および絶縁層２１６と、絶縁層２１４および絶縁層２１６に埋め込まれるように配置された導電層５０５と、絶縁層２１６と導電層５０５の上に配置された絶縁層２２０と、絶縁層２２０の上に配置された絶縁層２２２と、絶縁層２２２の上に配置された絶縁層５２４と、絶縁層５２４の上に配置された金属酸化物５３０（金属酸化物５３０ａ、金属酸化物５３０ｂ、および金属酸化物５３０ｃ）と、金属酸化物５３０の上に配置された絶縁層５５０と、絶縁層５５０の上に配置された金属酸化物５５２と、金属酸化物５５２の上に配置された導電層５６０（導電層５６０ａ、および導電層５６０ｂ）と、導電層５６０の上に配置された絶縁層５７０と、絶縁層５７０の上に配置された絶縁層５７１と、少なくとも金属酸化物５３０ｃ、絶縁層５５０、金属酸化物５５２、および導電層５６０の側面と接して配置された絶縁層５７５と、金属酸化物５３０の上に形成された層５４２と、を有する。また、層５４２の一方に接して導電層５４０ａが配置され、層５４２の他方に接して導電層５４０ｂが配置される。
【０１９１】
トランジスタ５００において、層５４２の一方がソースおよびドレインの一方として機能し、層５４２の他方がソースおよびドレインの他方として機能し、導電層５６０がフロントゲートとして機能し、導電層５０５がバックゲートとして機能する。また、導電層５４０ａは、配線Ｂに相当する導電層に電気的に接続される。また、導電層５４０ｂは、配線ＶＲに相当する導電層に電気的に接続される。
【０１９２】
ここで、トランジスタ５００は、トランジスタ２００と同じ層に形成され、同様の構成を有する。よって、金属酸化物５３０は、金属酸化物２３０と同様の構成を有し、金属酸化物２３０の記載を参酌することができる。導電層５０５は、導電層２０５と同様の構成を有し、導電層２０５の記載を参酌することができる。絶縁層５２４は、絶縁層２２４と同様の構成を有し、絶縁層２２４の記載を参酌することができる。絶縁層５５０は、絶縁層２５０と同様の構成を有し、絶縁層２５０の記載を参酌することができる。金属酸化物５５２は、金属酸化物２５２と同様の構成を有し、金属酸化物２５２の記載を参酌することができる。導電層５６０は、導電層２６０と同様の構成を有し、導電層２６０の記載を参酌することができる。絶縁層５７０は、絶縁層２７０と同様の構成を有し、絶縁層２７０の記載を参酌することができる。絶縁層５７１は、絶縁層２７１と同様の構成を有し、絶縁層２７１の記載を参酌することができる。絶縁層５７５は、絶縁層２７５と同様の構成を有し、絶縁層２７５の記載を参酌することができる。以下において、特段の記載がない限り、上記のようにトランジスタ５００の構成は、トランジスタ２００の構成の記載を参酌することができる。
【０１９３】
なお、トランジスタ２００では、金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物２３０ｂの単層、金属酸化物２３０ｂと金属酸化物２３０ａの２層構造、金属酸化物２３０ｂと金属酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００の金属酸化物５３０についても同様である。また、トランジスタ２００では、導電層２６０ａおよび導電層２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。また、トランジスタ５００の導電層５６０についても同様である。
【０１９４】
容量素子１００は、導電層１１０と、導電層１１０上の絶縁層１３０と、絶縁層１３０上の導電層１２０と、を有する。導電層１２０は、絶縁層１３０を介して少なくとも一部が導電層１１０と重なるように配置されることが好ましい。また、導電層１２０の上に接して導電層２４０ｃが配置される。導電層１１０は、トランジスタ２００のソースおよびドレインの一方として機能する層２４２と接し、また絶縁層５７０および絶縁層５７１の開口を介して導電層５６０と接する。
【０１９５】
容量素子１００において、導電層１１０は端子の一方として機能し、導電層１２０は端子の他方として機能する。また、絶縁層１３０は容量素子１００の誘電体として機能する。導電層２４０ｂは、配線ＲＷに相当する導電層に電気的に接続される。ここで、導電層１１０は、トランジスタ２００のソースおよびドレインの一方、およびトランジスタ５００のゲートと接続されており、ノードＮとして機能する。
【０１９６】
図９（Ａ）に示すように、容量素子１００の一部が、トランジスタ２００またはトランジスタ５００と重畳するように形成される。これにより、トランジスタ２００、トランジスタ５００、および容量素子１００の投影面積の合計を小さくし、メモリセル６００の占有面積を低減することができる。よって、上記半導体装置の微細化および高集積化が容易になる。また、トランジスタ２００、トランジスタ５００、および容量素子１００を同じ工程で形成することができるので、工程を短縮し、生産性を向上させることができる。
【０１９７】
なお、メモリセル６００において、トランジスタ２００のチャネル長方向とトランジスタ５００のチャネル長方向が直交するように、トランジスタ２００、トランジスタ５００および容量素子１００を設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。メモリセル６００は、半導体装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタを、適宜配置すればよい。
【０１９８】
次に、トランジスタ２００に用いる金属酸化物２３０に係る詳細の説明を行う。以下において、特段の記載を行わない場合、トランジスタ５００の金属酸化物５３０についても金属酸化物２３０の記載を参酌するものとする。トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む金属酸化物２３０（金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
【０１９９】
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法等を用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
【０２００】
例えば、金属酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、金属酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２０１】
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン等の金属元素が添加されることで、金属化合物を形成して低抵抗化する。なお、アルミニウム、チタン、タンタル、タングステン等を添加することが好ましい。
【０２０２】
酸化物半導体に金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、当該金属元素を有する窒化膜、または当該金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が当該膜等に吸収されることにより酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。
【０２０３】
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと拡散する。これにより酸化物半導体と、当該膜とが金属化合物を形成して、酸化物半導体を低抵抗化することができる。また、酸化物半導体に添加された金属元素は、酸化物半導体を構成する元素と金属化合物を形成することで比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。
【０２０４】
また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層（以下、異層ともいう。）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素と、が合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
【０２０５】
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって酸素欠損から抜け出て酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入ることにより、比較的安定な状態となる。したがって、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域はより低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素等の不純物の低減）することにより高抵抗化する傾向がある。
【０２０６】
また、酸化物半導体は、水素または窒素等の不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素または水素を有する酸化物半導体は、低抵抗化される。
【０２０７】
したがって、酸化物半導体に、金属元素、ならびに、水素および窒素等の不純物元素を選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、金属酸化物２３０を選択的に低抵抗化することで、島状に加工した金属酸化物２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域またはドレイン領域として機能する低抵抗化した領域と、を設けることができる。
【０２０８】
ここで、図９（Ｂ）において破線で囲む、選択的に低抵抗化した金属酸化物２３０ｂを含む領域２３９の拡大図を図１２に示す。
【０２０９】
図１２に示すように、金属酸化物２３０は、トランジスタのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる、領域２３２（領域２３２ａ、および領域２３２ｂ）と、を有する。
【０２１０】
ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも酸素濃度が高く、キャリア密度が低い、かつチャネル形成領域として機能する領域２３４よりも酸素濃度が低く、キャリア密度が高い領域である。
【０２１１】
なお、領域２３１は、金属元素、ならびに、水素および窒素等の不純物元素、の少なくとも一の濃度が領域２３２、および領域２３４よりも高いことが好ましい。
【０２１２】
例えば、領域２３１は、金属酸化物２３０の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム等の金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。
【０２１３】
領域２３１を形成するために、例えば、金属酸化物２３０の領域２３１に接するように、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後に、島状にパターニングして導電層１１０となる。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、金属酸化物２３０との界面に、層２４２が形成されていてもよい。例えば層２４２は、金属酸化物２３０の上面および側面に形成される場合がある。なお、層２４２は、当該金属元素を有する膜の成分と、金属酸化物２３０の成分とを含む金属化合物を有する層とし、化合物層と呼ぶこともできる。例えば、層２４２として、金属酸化物２３０中の金属元素と、添加された金属元素と、が合金化した層が形成されていてもよい。
【０２１４】
金属酸化物２３０に金属元素が添加されることで、金属酸化物２３０の中に金属化合物が形成され、領域２３１を低抵抗化することができる。なお、当該金属化合物は、必ずしも金属酸化物２３０の中に形成されていなくともよい。例えば、上記金属元素を有する膜（導電層１１０）に金属化合物が形成されていてもよい。また、例えば、金属酸化物２３０の表面、導電層１１０の表面、または導電層１１０と金属酸化物２３０との界面に形成された層２４２に金属化合物が形成されていてもよい。
【０２１５】
したがって、領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００のソース領域またはドレイン領域として機能する場合がある。
【０２１６】
領域２３２は、絶縁層２７５と重畳する領域を有する。領域２３２は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム等の金属元素、ならびに水素および窒素等の不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、金属酸化物２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体の成分と、が金属化合物を形成する場合がある。当該金属化合物は、金属酸化物２３０に含まれる水素を引き寄せる場合がある。したがって、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。
【０２１７】
なお、領域２３２ａおよび領域２３２ｂのいずれか一方または双方は、導電層２６０と重畳する領域を有する構成としてもよい。当該構成とすることで、導電層２６０と、領域２３２ａおよび領域２３２ｂとを、オーバーラップさせることが可能となる。
【０２１８】
また、図１２では、領域２３４、領域２３１、および領域２３２が、金属酸化物２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、層２４２と金属酸化物２３０との間に形成された化合物層、金属酸化物２３０ａ、および金属酸化物２３０ｃに形成されていてもよい。また、図１２では、各領域の境界を、金属酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が金属酸化物２３０ｂの表面近傍では導電層２６０側に張り出し、金属酸化物２３０ａの下面近傍では、導電層２４０ａ側または導電層２４０ｂ側に後退する形状になる場合がある。
【０２１９】
また、金属酸化物２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素および窒素等の不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素および窒素等の不純物元素の濃度が減少していればよい。
【０２２０】
金属酸化物２３０を選択的に低抵抗化するには、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム等の導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素等を用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
【０２２１】
領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。
【０２２２】
領域２３１を低抵抗化するために、例えば、金属酸化物２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜等を用いることができる。当該金属元素を有する膜は、少なくとも絶縁層２５０、金属酸化物２５２、導電層２６０、絶縁層２７０、絶縁層２７１、および絶縁層２７５を介して、金属酸化物２３０の上に設けることが好ましい。なお、上記金属元素を有する膜は、１０ｎｍ以上２００ｎｍ以下の膜厚にするとよい。上記金属元素を有する膜は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム等の金属元素を含む膜とする。なお、上記金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法等を用いて行うことができる。
【０２２３】
金属酸化物２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と、金属酸化物２３０の成分と、が金属化合物を形成して領域２３１となり、低抵抗化する。また、金属酸化物２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する金属酸化物２３０中の酸素の一部が層２４２に吸収され、金属酸化物２３０に酸素欠損を形成して低抵抗化し、領域２３１を形成する場合がある。
【０２２４】
また、金属酸化物２３０と、上記金属元素を有する膜と、が接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が金属酸化物２３０へ拡散する。または、金属酸化物２３０の成分である金属元素が当該金属元素を有する膜へと拡散する。これにより、金属酸化物２３０の成分と、当該金属元素を有する膜の成分と、が金属化合物を形成して低抵抗化する。このようにして、金属酸化物２３０と当該金属元素を有する膜との間に層２４２が形成される。その際、金属酸化物２３０の金属元素と、当該金属元素を有する膜の金属元素と、が合金化してもよい。したがって、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
【０２２５】
上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で熱処理を行った後に、酸化性ガスを含む雰囲気で熱処理を行ってもよい。
【０２２６】
また、金属酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出して領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入ることにより、比較的安定な状態となる。したがって、熱処理によって領域２３１はより低抵抗化する。また、領域２３４は高純度化（水、水素等の不純物の低減）し、より高抵抗化する。
【０２２７】
一方、金属酸化物２３０の、導電層２６０および絶縁層２７５と重畳する領域（領域２３４、および領域２３２）は、導電層２６０および絶縁層２７５を介しているため、金属元素の添加が抑制される。また、金属酸化物２３０の領域２３４および領域２３２において、金属酸化物２３０中の酸素原子が、上述した上記金属元素を有する膜へ吸収されることが抑制される。
【０２２８】
また、上記金属元素を有する膜に、金属酸化物２３０の領域２３１の酸素、および領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１および領域２３２に酸素欠損が生じる場合がある。金属酸化物２３０中の水素が当該酸素欠損に入ることで、領域２３１および領域２３２のキャリア密度は増加する。したがって、金属酸化物２３０の領域２３１および領域２３２は低抵抗化される。
【０２２９】
ここで、上記金属元素を有する膜が、水素を吸収する特性を有する場合、金属酸化物２３０中の水素は当該膜へと吸収される。したがって、金属酸化物２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後に導電層１１０にパターニングされるので、金属酸化物２３０から吸収した水素の大部分は除去される。
【０２３０】
層２４２を形成した後で、上記金属元素を有する膜の一部を除去して、島状の導電層１１０を形成する。当該金属元素を有する膜の膜厚を十分厚く、例えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、導電層１１０に十分な導電性を与えることができる。よって、導電層１１０も、上記金属元素を有する膜と同様に、膜厚は１０ｎｍ以上２００ｎｍ以下が好ましい。また、導電層１１０は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム等の金属元素を含むことが好ましい。また、導電層１１０は、金属元素を有する酸化膜、または金属元素を有する窒化膜としてもよい。
【０２３１】
導電層１１０と金属酸化物２３０の間には、層２４２が形成される。層２４２では、上記金属元素を有する膜の金属元素と、金属酸化物２３０の金属元素と、が合金化している場合があり、導電層１１０と領域２３１ｂの間の抵抗が低減される場合がある。
【０２３２】
図９（Ｂ）に示すように、導電層１１０は、絶縁層５７０および絶縁層５７１の開口を介して、トランジスタ５００のゲートとして機能する導電層５６０に接する。このように十分な導電性を有する導電層１１０を用いることにより、トランジスタ２００とトランジスタ５００の間の導電性を良好にし、ノードＮにデータに対応する電荷を正確に保持することができる。さらに、このようにトランジスタ２００とトランジスタ５００を同じ層に形成し、導電層１１０で接続することで、余計なプラグを形成して、上層または下層でトランジスタ２００とトランジスタ５００を接続しなくてもよい。よって、トランジスタ２００およびトランジスタ５００を形成する層に、形成するプラグの数を減らすことができるので、当該プラグを通じて、トランジスタ２００およびトランジスタ５００に水素等の不純物が拡散することを抑制することができる。
【０２３３】
ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。
【０２３４】
そこで、図１２に示すように、絶縁層２５０、金属酸化物２３０ｂの領域２３２、および金属酸化物２３０ｃに接して、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含む絶縁層２７５を設けることが好ましい。つまり、絶縁層２７５が有する過剰酸素が、金属酸化物２３０の領域２３４へと拡散することで、金属酸化物２３０の領域２３４における酸素欠損を低減することができる。
【０２３５】
また、絶縁層２７５に過剰酸素領域を設けるには、絶縁層２７５に接する絶縁層２７３として、金属酸化物を、スパッタリング法により成膜するとよい。金属酸化物の成膜にスパッタリング法を用いることにより、水または水素等の不純物の少ない絶縁層を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できる。これにより、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁層２７３となる絶縁層の成膜時に金属酸化物２３０への成膜ダメージを小さくすることができ好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）（登録商標）と呼ぶことができる。
【０２３６】
スパッタリング法による成膜時において、ターゲットと基板との間には、イオンおよびスパッタされた粒子が存在する。例えば、ターゲットには電源が接続されており、電位Ｅ０が与えられる。また、基板には、接地電位等の電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
【０２３７】
プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとなる。反跳イオンは、成膜された膜を通過し、被成膜面と接する絶縁層２７５に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁層２７５内部まで到達する。イオンが絶縁層２７５に取り込まれることにより、イオンが取り込まれた領域が絶縁層２７５に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁層２７５に過剰酸素領域が形成される。
【０２３８】
絶縁層２７５に過剰な酸素を導入することで、絶縁層２７５中に過剰酸素領域を形成することができる。絶縁層２７５の過剰な酸素は、金属酸化物２３０の領域２３４に供給され、金属酸化物２３０の酸素欠損を補償することができる。
【０２３９】
なお、絶縁層２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコン等の材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコン等の材料と比較して、金属酸化物２３０は、スパッタリング法を用いた酸化膜を、金属酸化物２３０上に形成したとしても、過剰酸素領域が形成しにくい傾向がある。したがって、過剰酸素領域を有する絶縁層２７５を、金属酸化物２３０の領域２３４の周辺に設けることで、金属酸化物２３０の領域２３４へ、絶縁層２７５の過剰酸素を効果的に供給することができる。
【０２４０】
また、絶縁層２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、金属酸化物２３０と近接した状態で熱処理を行うことで、金属酸化物２３０中の水素を引き抜く場合がある。なお、金属酸化物２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、金属酸化物２３０中の水素を吸収する場合がある。したがって、金属酸化物２３０中の水素濃度を低減することができる。また、絶縁層２７３と、金属酸化物２３０とを近接した状態で熱処理を行うことで、絶縁層２７３から金属酸化物２３０、絶縁層２２４、または絶縁層２２２に酸素を供給できる場合がある。
【０２４１】
上記構成、または上記工程を組み合わせることで、金属酸化物２３０の選択的な低抵抗化を行うことができる。
【０２４２】
つまり、金属酸化物２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電層２６０、および絶縁層２７５をマスクとすることで、自己整合的に金属酸化物２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、トランジスタ２００のチャネル長は、導電層２６０の幅、または絶縁層２７５の成膜膜厚により決定され、導電層２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。
【０２４３】
以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
【０２４４】
また、酸化物半導体は、スパッタリング法等を用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
【０２４５】
以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
【０２４６】
以下では、本発明の一態様に係るメモリセル６００を有する半導体装置の詳細な構成について説明する。以下において、特段の記載を行わない場合、トランジスタ５００の詳細な構成についてもトランジスタ２００の詳細な構成の記載を参酌するものとする。
【０２４７】
導電層２０３は、図９（Ａ）、および図１０（Ａ）に示すように、チャネル幅方向に延伸されており、導電層２０５に電位を印加する配線として機能する。なお、導電層２０３は、絶縁層２１２に埋め込まれて設けることが好ましい。
【０２４８】
導電層２０５は、金属酸化物２３０および導電層２６０と重なるように配置する。また、導電層２０５は、導電層２０３の上に接して設けるとよい。また、導電層２０５は、絶縁層２１４および絶縁層２１６に埋め込まれて設けることが好ましい。
【０２４９】
ここで、導電層２６０は、第１のゲート（フロントゲートともいう。）電極として機能する場合がある。また、導電層２０５は、第２のゲート（バックゲートともいう。）電極として機能する場合がある。その場合、導電層２０５に印加する電位を、導電層２６０に印加する電位と連動させずに独立して変化させることで、トランジスタ２００の閾値電圧を制御することができる。特に、導電層２０５に負の電位を印加することにより、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層２０５に負の電位を印加したほうが、印加しない場合よりも、導電層２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０２５０】
また、導電層２０３の上に導電層２０５を設けることで、第１のゲート電極および配線としての機能を有する導電層２６０と、導電層２０３との距離を適宜設計することが可能となる。つまり、導電層２０３と導電層２６０の間に絶縁層２１４および絶縁層２１６等が設けられることで、導電層２０３と導電層２６０の間の寄生容量を低減し、導電層２０３と導電層２６０の間の絶縁耐圧を高めることができる。
【０２５１】
また、導電層２０３と導電層２６０の間の寄生容量を低減することで、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電層２０３と導電層２６０の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁層２１４および絶縁層２１６の膜厚を厚くすることが好ましい。なお、導電層２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
【０２５２】
なお、導電層２０５は、図９（Ａ）に示すように、金属酸化物２３０および導電層２６０と重なるように配置する。また、導電層２０５は、金属酸化物２３０における領域２３４よりも大きく設けるとよい。特に、図１０（Ａ）に示すように、導電層２０５は、金属酸化物２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、金属酸化物２３０のチャネル幅方向における側面において、導電層２０５と、導電層２６０とは、絶縁層を介して重畳していることが好ましい。
【０２５３】
上記構成を有することで、導電層２６０および導電層２０５に電位を印加した場合、導電層２６０から生じる電界と、導電層２０５から生じる電界と、がつながり、金属酸化物２３０に形成されるチャネル形成領域を覆うことができる。
【０２５４】
つまり、第１のゲート電極としての機能を有する導電層２６０の電界と、第２のゲート電極としての機能を有する導電層２０５の電界と、によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０２５５】
また、導電層２０５は、絶縁層２１４および絶縁層２１６の開口の内壁に接して第１の導電層が形成され、さらに内側に第２の導電層が形成されている。ここで、第１の導電層および第２の導電層の上面の高さと、絶縁層２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電層２０５の第１の導電層および導電層２０５の第２の導電層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
【０２５６】
ここで、導電層２０５、または導電層２０３の第１の導電層は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
【０２５７】
導電層２０５、または導電層２０３の第１の導電層が酸素の拡散を抑制する機能を持つことにより、導電層２０５、または導電層２０３の第２の導電層が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウム等を用いることが好ましい。したがって、導電層２０５または導電層２０３の第１の導電層としては、上記導電性材料を単層または積層とすればよい。これにより、絶縁層２１０より基板側から、水素、水等の不純物が、導電層２０３、および導電層２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
【０２５８】
また、導電層２０５の第２の導電層は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電層２０５の第２の導電層を単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、上記導電性材料との積層としてもよい。
【０２５９】
また、導電層２０３の第２の導電層は、配線として機能するため、導電層２０５の第２の導電層より導電性が高い導電層を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層２０３の第２の導電層は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２６０】
特に、導電層２０３には、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、金属酸化物２３０に拡散することでトランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁層２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウム等の材料を用いることで、銅の拡散を抑えることができる。
【０２６１】
なお、導電層２０５、絶縁層２１４、および絶縁層２１６は必ずしも設けなくともよい。その場合、導電層２０３の一部が第２のゲート電極として機能することができる。
【０２６２】
絶縁層２１０、および絶縁層２１４は、水または水素等の不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁層２１０、および絶縁層２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、絶縁層２８０の上に、絶縁層２１０または絶縁層２１４と同様のバリア絶縁膜として機能する絶縁層を設けてもよい。これにより、絶縁層２８０の上から、水または水素等の不純物が、トランジスタ２００に混入するのを抑制することができる。
【０２６３】
例えば、絶縁層２１０として酸化アルミニウム等を用い、絶縁層２１４として窒化シリコン等を用いることが好ましい。これにより、水素、水等の不純物が絶縁層２１０および絶縁層２１４よりも基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁層２２４等に含まれる酸素が、絶縁層２１０および絶縁層２１４よりも基板側に、拡散することを抑制することができる。
【０２６４】
また、導電層２０３の上に導電層２０５を積層して設ける構成にすることにより、導電層２０３と導電層２０５の間に絶縁層２１４を設けることができる。ここで、導電層２０３の第２の導電層に銅等拡散しやすい金属を用いても、絶縁層２１４として窒化シリコン等を設けることにより、当該金属が絶縁層２１４より上の層に拡散するのを抑制することができる。
【０２６５】
また、層間膜として機能する絶縁層２１２、絶縁層２１６、および絶縁層２８０は、絶縁層２１０または絶縁層２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２６６】
例えば、絶縁層２１２、絶縁層２１６、および絶縁層２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等の絶縁層を単層または積層で用いることができる。またはこれらの絶縁層に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁層を窒化処理してもよい。上記の絶縁層に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２６７】
絶縁層２２０、絶縁層２２２、および絶縁層２２４は、ゲート絶縁層としての機能を有する。また、トランジスタ５００に設けられる絶縁層５２４も、絶縁層２２４と同様にゲート絶縁層としての機能を有する。なお、本実施の形態では、絶縁層２２４と絶縁層５２４は分離されているが、絶縁層２２４と絶縁層５２４がつながっていてもよい。
【０２６８】
ここで、金属酸化物２３０と接する絶縁層２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いることが好ましい。つまり、絶縁層２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁層を金属酸化物２３０に接して設けることにより、金属酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
【０２６９】
過剰酸素領域を有する絶縁層として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０１９ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【０２７０】
また、絶縁層２２４が、過剰酸素領域を有する場合、絶縁層２２２は、酸素（例えば、酸素原子、酸素分子等）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。
【０２７１】
絶縁層２２２が、酸素の拡散を抑制する機能を有することで、絶縁層２２４が有する過剰酸素領域の酸素は、絶縁層２２０側へ拡散することなく、効率よく金属酸化物２３０へ供給することができる。また、導電層２０５が、絶縁層２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
【０２７２】
絶縁層２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等のいわゆるｈｉｇｈ−ｋ材料を含む絶縁層を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０２７３】
特に、不純物、および酸素等の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁層を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。このような材料を用いて絶縁層２２２を形成した場合、絶縁層２２２は、金属酸化物２３０からの酸素の放出、およびトランジスタ２００の周辺部から金属酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
【０２７４】
または、これらの絶縁層に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁層を窒化処理してもよい。上記の絶縁層に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２７５】
また、絶縁層２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁層と絶縁層２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０２７６】
なお、絶縁層２２０、絶縁層２２２、および絶縁層２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２７７】
金属酸化物２３０は、金属酸化物２３０ａと、金属酸化物２３０ａ上の金属酸化物２３０ｂと、金属酸化物２３０ｂ上の金属酸化物２３０ｃと、を有する。金属酸化物２３０ｂの下に金属酸化物２３０ａを形成することで、金属酸化物２３０ａよりも下方に形成された構造物から、金属酸化物２３０ｂへの不純物の拡散を抑制することができる。また、金属酸化物２３０ｂの上に金属酸化物２３０ｃを形成することで、金属酸化物２３０ｃよりも上方に形成された構造物から、金属酸化物２３０ｂへの不純物の拡散を抑制することができる。
【０２７８】
なお、金属酸化物２３０は、各金属原子の原子数比が異なる金属酸化物により、積層構造を有することが好ましい。具体的には、金属酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、金属酸化物２３０ｃとして、金属酸化物２３０ａまたは金属酸化物２３０ｂに用いることができる金属酸化物を用いることができる。
【０２７９】
また、金属酸化物２３０ａおよび金属酸化物２３０ｃの伝導帯下端のエネルギーが、金属酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、金属酸化物２３０ａおよび金属酸化物２３０ｃの電子親和力が、金属酸化物２３０ｂの電子親和力より小さいことが好ましい。
【０２８０】
ここで、金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化するまたは連続接合するともいうことができる。このようにするためには、金属酸化物２３０ａと金属酸化物２３０ｂとの界面、および金属酸化物２３０ｂと金属酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２８１】
具体的には、金属酸化物２３０ａと金属酸化物２３０ｂ、金属酸化物２３０ｂと金属酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物２３０ａおよび金属酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いるとよい。
【０２８２】
このとき、キャリアの主たる経路は金属酸化物２３０ｂとなる。金属酸化物２３０ａ、金属酸化物２３０ｃを上述の構成とすることで、金属酸化物２３０ａと金属酸化物２３０ｂとの界面、および金属酸化物２３０ｂと金属酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。
【０２８３】
また、金属酸化物２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁層２７３と近接する領域を有する。また、領域２３２は、少なくとも絶縁層２７５と重畳する領域を有する。
【０２８４】
なお、トランジスタ２００をオンさせると、領域２３１ａまたは領域２３１ｂは、ソース領域またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。領域２３１と領域２３４の間に領域２３２が設けられることで、トランジスタ２００において、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
【０２８５】
トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を設けることで、チャネル長方向において、ソース領域およびドレイン領域と、第１のゲート電極（導電層２６０）とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を設けることで、非導通時のリーク電流を小さくすることができる。
【０２８６】
つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。例えば、トランジスタ２００をオフ電流が小さくなる構成とし、トランジスタ５００をオン電流が大きくなる構成にすることができる。
【０２８７】
金属酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０２８８】
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法等を用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【０２８９】
絶縁層２５０は、ゲート絶縁層として機能する。絶縁層２５０は、金属酸化物２３０ｃの上面に接して配置することが好ましい。絶縁層２５０は、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０１９ａｔｏｍｓ／ｃｍ３である金属酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
【０２９０】
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
【０２９１】
加熱により酸素が放出される絶縁層を、絶縁層２５０として、金属酸化物２３０ｃの上面に接して設けることにより、絶縁層２５０から、金属酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁層２２４と同様に、絶縁層２５０中の水または水素等の不純物濃度が低減されていることが好ましい。絶縁層２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【０２９２】
また、絶縁層２５０が有する過剰酸素を効率的に金属酸化物２３０へ供給するために、金属酸化物２５２を設けてもよい。したがって、金属酸化物２５２は、絶縁層２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物２５２を設けることで、絶縁層２５０から導電層２６０への過剰酸素の拡散が抑制される。つまり、金属酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電層２６０の酸化を抑制することができる。
【０２９３】
なお、金属酸化物２５２は、第１のゲートの一部としての機能を有してもよい。例えば、金属酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電層２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【０２９４】
また、金属酸化物２５２は、ゲート絶縁層の一部としての機能を有する場合がある。したがって、絶縁層２５０に酸化シリコンや酸化窒化シリコン等を用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【０２９５】
トランジスタ２００において、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁層の一部として機能する金属酸化物とを積層して設けてもよい。
【０２９６】
金属酸化物２５２を有することで、ゲート電極として機能する場合は、導電層２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、ゲート絶縁層として機能する場合は、絶縁層２５０と、金属酸化物２５２との物理的な厚みにより、導電層２６０と、金属酸化物２３０との間の距離を保つことで、導電層２６０と金属酸化物２３０との間のリーク電流を抑制することができる。したがって、絶縁層２５０、および金属酸化物２５２との積層構造を設けることで、導電層２６０と金属酸化物２３０との間の物理的な距離、および導電層２６０から金属酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
【０２９７】
具体的には、金属酸化物２５２として、金属酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウム等から選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０２９８】
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０２９９】
第１のゲート電極として機能する導電層２６０は、導電層２６０ａ、および導電層２６０ａ上の導電層２６０ｂを有する。導電層２６０ａは、導電層２０５の第１の導電層と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物のうち、少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０３００】
導電層２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁層２５０および金属酸化物２５２が有する過剰酸素により、導電層２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウム等を用いることが好ましい。
【０３０１】
また、導電層２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２６０は、配線として機能するため、導電性が高い導電層を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０３０２】
また、図１０（Ａ）に示すように、導電層２０５が、金属酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電層２６０は、当該領域において、絶縁層２５０を介して、重畳していることが好ましい。つまり、金属酸化物２３０の側面の外側において、導電層２０５と、絶縁層２５０と、導電層２６０とは、積層構造を形成することが好ましい。
【０３０３】
上記構成を有することで、導電層２６０および導電層２０５に電位を印加した場合、導電層２６０から生じる電界と、導電層２０５から生じる電界と、がつながり、金属酸化物２３０に形成されるチャネル形成領域を覆うことができる。
【０３０４】
つまり、第１のゲート電極としての機能を有する導電層２６０の電界と、第２のゲート電極としての機能を有する導電層２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
【０３０５】
また、導電層２６０ｂの上に、バリア膜として機能する絶縁層２７０を配置してもよい。絶縁層２７０は、水または水素等の不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウム等を用いることが好ましい。これにより、絶縁層２７０よりも上方からの酸素で導電層２６０が酸化するのを抑制することができる。また、絶縁層２７０よりも上方からの水または水素等の不純物が、導電層２６０および絶縁層２５０を介して、金属酸化物２３０に混入することを抑制することができる。
【０３０６】
また、絶縁層２７０上に、ハードマスクとして機能する絶縁層２７１を配置することが好ましい。絶縁層２７１を設けることで、導電層２６０の加工の際、導電層２６０の側面が概略垂直、具体的には、導電層２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電層２６０をこのような形状に加工することで、次に形成する絶縁層２７５を所望の形状に形成することができる。
【０３０７】
なお、絶縁層２７１に、水または水素等の不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁層２７０は設けなくともよい。
【０３０８】
バッファ層として機能する絶縁層２７５は、金属酸化物２３０ｃの側面、絶縁層２５０の側面、金属酸化物２５２の側面、導電層２６０の側面、および絶縁層２７０の側面に接して設ける。
【０３０９】
例えば、絶縁層２７５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂等を有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
【０３１０】
また、絶縁層２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁層を、絶縁層２７５として、金属酸化物２３０ｃおよび絶縁層２５０と接して設けることで、金属酸化物２３０ｂの領域２３４に絶縁層２５０から効果的に酸素を供給することができる。また、絶縁層２７５中の水または水素等の不純物濃度が低減されていることが好ましい。
【０３１１】
絶縁層１３０は、比誘電率の大きい絶縁層を用いることが好ましく、絶縁層２２２等に用いることができる絶縁層を用いればよい。例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁層を用いることができる。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。また、絶縁層１３０は、積層構造であってもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等から、２層以上を選び積層構造としてもよい。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつリーク電流の小さな容量素子１００とすることができる。
【０３１２】
図９（Ａ）に示すように、上面視において、絶縁層１３０の側面は、導電層１１０の側面および導電層１２０の側面と一致しているが、これに限られるものではない。例えば、絶縁層１３０をパターン形成せずに、絶縁層１３０がトランジスタ２００およびトランジスタ５００を覆う構成にしてもよい。
【０３１３】
導電層１２０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電層１２０は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０３１４】
絶縁層２７３は、少なくとも層２４２、絶縁層２７５、層５４２、絶縁層５７５、および導電層１２０上に設けられる。絶縁層２７３をスパッタリング法で成膜することで、絶縁層２７５および絶縁層５７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、金属酸化物２３０の中、および金属酸化物５３０の中に酸素を供給することができる。また、絶縁層２７３を、金属酸化物２３０の層２４２上、および金属酸化物５３０の層５４２上に設けることで、金属酸化物２３０および金属酸化物５３０中の水素を、絶縁層２７３へと引き抜くことができる。
【０３１５】
例えば、絶縁層２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウム等から選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０３１６】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素および窒素の拡散を抑制することができる。
【０３１７】
また、絶縁層２７３の上に絶縁層２７４を設ける。絶縁層２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁層２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン等を用いるとよい。バリア性を有する絶縁層２７３と、バリア性を有する絶縁層２７４とを設けることで、層間膜等、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。
【０３１８】
また、絶縁層２７４の上に、層間膜として機能する絶縁層２８０を設けることが好ましい。絶縁層２８０は、絶縁層２２４等と同様に、膜中の水または水素等の不純物濃度が低減されていることが好ましい。なお、絶縁層２８０の上に絶縁層２１０と同様の絶縁層を設けてもよい。当該絶縁層をスパッタリング法で成膜することで、絶縁層２８０の不純物を低減することができる。
【０３１９】
また、絶縁層２８０、絶縁層２７４、および絶縁層２７３に形成された開口に、導電層２４０ａ、導電層２４０ｂ、導電層５４０ａ、および導電層５４０ｂを配置する。導電層２４０ａおよび導電層２４０ｂは、導電層２６０を挟んで対向して設ける。導電層５４０ａおよび導電層５４０ｂは、導電層５６０を挟んで対向して設ける。なお、導電層２４０ａ、導電層２４０ｂ、導電層５４０ａ、および導電層５４０ｂの上面の高さは、絶縁層２８０の上面と、同一平面上としてもよい。
【０３２０】
なお、絶縁層２８０、絶縁層２７４、および絶縁層２７３の開口の内壁に接して導電層２４０ａが形成されている。当該開口の底部の少なくとも一部には金属酸化物２３０の領域２３１ａが位置しており、導電層２４０ａが領域２３１ａと接する。導電層５４０ａ、導電層５４０ｂについても同様である。
【０３２１】
ここで、図１１に示すように、導電層２４０ａは、金属酸化物２３０の側面と重畳することが好ましい。特に、導電層２４０ａは、金属酸化物２３０のチャネル幅方向と交わる側面において、Ａ７側の側面、およびＡ８側の側面の双方または一方と重畳することが好ましい。また、導電層２４０ａが、金属酸化物２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と重畳する構成にしてもよい。このように、導電層２４０ａが、ソース領域またはドレイン領域となる領域２３１、および金属酸化物２３０の側面と重畳する構成とすることで、導電層２４０ａとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電層２４０ａとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。また、金属酸化物２３０のソース領域またはドレイン領域となる領域２３１と接する導電層１１０も同様に金属酸化物２３０および層２４２と接することが好ましい。また、導電層５４０ａ、導電層５４０ｂについても同様である。
【０３２２】
導電層２４０ａ、導電層２４０ｂ、導電層５４０ａ、および導電層５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２４０ａ、導電層２４０ｂ、導電層５４０ａ、および導電層５４０ｂは積層構造としてもよい。
【０３２３】
ここで、例えば、絶縁層２８０、絶縁層２７４、および絶縁層２７３に開口を形成する際に、金属酸化物２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない金属酸化物２３０が露出する場合がある。その場合、導電層２４０の金属酸化物２３０と接する導電層（以下、導電層２４０の第１の導電層ともいう。）に用いる導電層として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない金属酸化物２３０と導電層２４０の第１の導電層とが接することで、金属化合物または金属酸化物２３０に酸素欠損が形成され、金属酸化物２３０の領域２３１が低抵抗化する。したがって、導電層２４０の第１の導電層と接する金属酸化物２３０を低抵抗化することで、金属酸化物２３０と導電層２４０とのコンタクト抵抗を低減することができる。したがって、導電層２４０の第１の導電層は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン等の金属元素を含むことが好ましい。導電層５４０も同様の構造にすればよい。
【０３２４】
また、導電層２４０および導電層５４０を積層構造とする場合、絶縁層２８０、絶縁層２７４、および絶縁層２７３と接する導電層には、導電層２０５の第１の導電層等と同様に、水または水素等の不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウム等を用いることが好ましい。また、水または水素等の不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁層２８０より上層から水素、水等の不純物が、導電層２４０および導電層５４０を通じて金属酸化物２３０および金属酸化物５３０に混入することを抑制することができる。
【０３２５】
また、図示しないが、導電層２４０および導電層５４０の上面に接するように、配線として機能する導電層を配置してもよい。配線として機能する導電層は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電層は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電層は、導電層２０３等と同様に、絶縁層に設けられた開口に埋め込むように形成してもよい。
【０３２６】
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。以下において、特段の記載を行わない場合、トランジスタ２００に用いることができる構成材料は、トランジスタ５００に用いることができるものとする。
【０３２７】
以下に示す構成材料の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて行うことができる。
【０３２８】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法等に分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０３２９】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子等）等は、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子等が破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０３３０】
また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素等の不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素等の不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
【０３３１】
ＣＶＤ法およびＡＬＤ法は、ターゲット等から放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合等に好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法等の他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０３３２】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０３３３】
また、当該構成材料の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【０３３４】
リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電層、半導体または絶縁層等を所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光等を用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシング等のドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、等で、除去することができる。
【０３３５】
また、レジストマスクの代わりに絶縁層や導電層からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０３３６】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置等を用いることができる。
【０３３７】
［基板］
トランジスタ２００およびトランジスタ５００を形成する基板としては、例えば、絶縁層基板、半導体基板または導電層基板を用いればよい。絶縁層基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板等）、樹脂基板等がある。また、半導体基板としては、例えば、シリコン、ゲルマニウム等の半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板等がある。さらには、前述の半導体基板内部に絶縁層領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等がある。導電層基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板等がある。または、金属の窒化物を有する基板、金属の酸化物を有する基板等がある。さらには、絶縁層基板に導電層または半導体が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電層基板に半導体または絶縁層が設けられた基板等がある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子等がある。
【０３３８】
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラス等を用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下等によって基板上の半導体装置に加わる衝撃等を緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
【０３３９】
可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維等を用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔等を用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、アクリル等がある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
【０３４０】
［絶縁層］
絶縁層としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物等がある。
【０３４１】
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁層として機能する絶縁層に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁層の機能に応じて、材料を選択するとよい。
【０３４２】
また、比誘電率の高い絶縁層としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物等がある。
【０３４３】
また、比誘電率が低い絶縁層としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂等がある。
【０３４４】
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアクリル等がある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁層と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０３４５】
また、酸化物半導体を用いたトランジスタは、水素等の不純物および酸素の透過を抑制する機能を有する絶縁層で囲うことによって、トランジスタの電気特性を安定にすることができる。
【０３４６】
水素等の不純物および酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁層を、単層で、または積層で用いればよい。具体的には、水素等の不純物および酸素の透過を抑制する機能を有する絶縁層として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタル等の金属酸化物、窒化酸化シリコンまたは窒化シリコン等を用いることができる。
【０３４７】
例えば、絶縁層２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウム等から選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０３４８】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
【０３４９】
例えば、ゲート絶縁層の一部として機能する絶縁層２２４および絶縁層２５０は、過剰酸素領域を有する絶縁層であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを金属酸化物２３０と接する構造とすることで、金属酸化物２３０が有する酸素欠損を補償することができる。
【０３５０】
また、例えば、ゲート絶縁層の一部として機能する絶縁層２２２において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含む絶縁層を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。
【０３５１】
例えば、絶縁層２２０には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁層として、熱に対して安定な膜と、比誘電率が高い積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【０３５２】
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁層の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。
【０３５３】
絶縁層２１２、絶縁層２１６、絶縁層２７１、絶縁層２７５、および絶縁層２８０は、比誘電率の低い絶縁層を有することが好ましい。例えば、当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂等を有することが好ましい。または、当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアクリル等がある。
【０３５４】
絶縁層２１０、絶縁層２１４、絶縁層２７０、および絶縁層２７３としては、水素等の不純物および酸素の透過を抑制する機能を有する絶縁層を用いればよい。絶縁層２７０および絶縁層２７３としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタル等の金属酸化物、窒化酸化シリコンまたは窒化シリコン等を用いればよい。
【０３５５】
［導電層］
導電層とは、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム等から選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０３５６】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０３５７】
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０３５８】
特に、ゲート電極として機能する導電層として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタル等の窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁層等から混入する水素を捕獲することができる場合がある。
【０３５９】
導電層２６０、導電層２０３、導電層２０５、および導電層２４０としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム等から選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０３６０】
［金属酸化物］
金属酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明に係る金属酸化物２３０に適用可能な金属酸化物について説明する。
【０３６１】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズ等が含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
【０３６２】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズ等とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム等がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０３６３】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０３６４】
〔金属酸化物の構成〕
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０３６５】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０３６６】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０３６７】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０３６８】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０３６９】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【０３７０】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０３７１】
〔金属酸化物の構造〕
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体等がある。
【０３７２】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０３７３】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためである。
【０３７４】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０３７５】
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損等）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０３７６】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３７７】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０３７８】
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３７９】
〔金属酸化物を有するトランジスタ〕
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
【０３８０】
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３８１】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３８２】
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３８３】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
【０３８４】
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３８５】
〔不純物〕
ここで、金属酸化物中における各不純物の影響について説明する。
【０３８６】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３８７】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３８８】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３８９】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３９０】
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０３９１】
＜半導体装置の変形例＞
上記では、図２におけるトランジスタＴｒ１、Ｔｒ２に対応するトランジスタが共にＯＳトランジスタである構成例について説明したが、トランジスタＴｒ２に対応するトランジスタとしてＳｉトランジスタを用いることもできる。この場合、トランジスタＴｒ２に対応するＳｉトランジスタの上方に、トランジスタＴｒ１に対応するＯＳトランジスタを設けることができる。このような構成を有する半導体装置の構成例を、図１３に示す。
【０３９２】
図１３に示す層３１０はトランジスタ３００を有する層であり、層６１０はトランジスタ７００を有する層である。なお、トランジスタ３００はＳｉトランジスタであり、図２におけるトランジスタＴｒ２に対応する。また、トランジスタ７００はＯＳトランジスタであり、図２におけるトランジスタＴｒ１に対応する。トランジスタ７００の構成の詳細については、トランジスタ２００の説明を参酌することができる。
【０３９３】
トランジスタ３００は、基板３１１上に設けられ、基板３１１の一部によって構成される半導体領域３１３、絶縁層３１５、導電層３１６、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａおよび低抵抗領域３１４ｂを有する。また、トランジスタ３００は、素子分離絶縁層として機能する絶縁層３２１によって、他のトランジスタと電気的に分離されている。
【０３９４】
絶縁層３１５はトランジスタ３００のゲート絶縁膜としての機能を有し、導電層３１６はトランジスタ３００のゲートとしての機能を有する。そして、トランジスタ３００のゲートは、トランジスタ７００のソースまたはドレインの他方と接続されている。これにより、トランジスタ３００およびトランジスタ７００を用いたメモリセルを構成することができる。
【０３９５】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０３９６】
（実施の形態２）
本実施の形態では、本発明の一態様を撮像装置に適用した場合について説明する。なお、撮像装置は、半導体装置の一種である。
【０３９７】
＜撮像装置の構成例＞
メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆの、図２とは異なる構成例を図１４に示す。図１４には、図２と同様に代表例としてメモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、メモリセルＭＣ［ｉ＋１，ｊ＋１］、参照用メモリセルＭＣｒｅｆ［ｉ］、および参照用メモリセルＭＣｒｅｆ［ｉ＋１］を示しているが、他のメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆにも同様の構成を用いることができる。図１４に示す構成のメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆは、光電変換素子ＰＤ、トランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ１３、および容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１乃至トランジスタＴｒ１３がｎチャネル型のトランジスタである場合について説明する。なお、本実施の形態において、メモリセルは、画素と言い換えることができる。
【０３９８】
メモリセルＭＣにおいて、光電変換素子ＰＤの一方の電極は、トランジスタＴｒ１１のソースまたはドレインの一方と電気的に接続されている。光電変換素子ＰＤの他方の電極は、配線ＶＰＤと電気的に接続されている。トランジスタＴｒ１１のソースまたはドレインの他方は、トランジスタＴｒ１３のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の一方の端子と電気的に接続されている。トランジスタＴｒ１１のゲートは、配線ＴＸと電気的に接続されている。
【０３９９】
トランジスタＴｒ１３のゲートは、配線ＰＲと電気的に接続されている。トランジスタＴｒ１３のソースまたはドレインの他方は、配線ＶＰＲと電気的に接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は、配線Ｂと電気的に接続されている。トランジスタＴｒ１２のソースまたはドレインの他方は、配線ＶＲと電気的に接続されている。容量素子Ｃ１１の他方の端子は、配線ＲＷと電気的に接続されている。
【０４００】
ここで、配線ＶＰＤ、配線ＶＲ、および配線ＶＰＲは、所定の電位を供給する機能を有する。例えば、配線ＶＰＤおよび配線ＶＲからは低電源電位を供給することができる。また、配線ＶＰＲは、電位Ｖｐｒを供給する機能を有する。
【０４０１】
トランジスタＴｒ１１のソースまたはドレインの他方、トランジスタＴｒ１２のゲート、トランジスタＴｒ１３のソースまたはドレインの一方、および容量素子Ｃ１１の一方の端子と電気的に接続されたノードを、ノードＮとする。また、図２と同様に、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、およびメモリセルＭＣ［ｉ＋１，ｊ＋１］のノードＮを、それぞれノードＮ［ｉ，ｊ］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ，ｊ＋１］、およびノードＮ［ｉ＋１，ｊ＋１］と表記する。
【０４０２】
参照用メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、参照用メモリセルＭＣｒｅｆは配線Ｂの代わりに配線Ｂｒｅｆと電気的に接続されている。また、参照用メモリセルＭＣｒｅｆ［ｉ］および参照用メモリセルＭＣｒｅｆ［ｉ＋１］において、トランジスタＴｒ１１のソースまたはドレインの他方、トランジスタＴｒ１２のゲート、トランジスタＴｒ１３のソースまたはドレインの一方、および容量素子Ｃ１１の一方の端子と電気的に接続されたノードを、それぞれノードＮｒｅｆ［ｉ］およびノードＮｒｅｆ［ｉ＋１］と表記する。
【０４０３】
図１４に示す構成のメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆでは、光電変換素子ＰＤに照射された光の照度に応じた撮像データを取得することができる。メモリセルＭＣでは、当該撮像データを積和演算における第１のデータとすることができ、参照用メモリセルＭＣｒｅｆでは、当該撮像データを積和演算における参照データとすることができる。撮像データを取得した場合、ノードＮの電位は第１のデータに対応する電位に保持され、ノードＮｒｅｆの電位は参照データに対応する電位に保持される。
【０４０４】
第２のデータは、図２に示す場合と同様に、配線ＲＷを介してメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆに入力することができる。
【０４０５】
メモリセルＭＣが有するトランジスタＴｒ１２には、図２に示すトランジスタＴｒ２と同様に、配線Ｂから電流ＩＭＣが流れる。参照用メモリセルＭＣｒｅｆが有するトランジスタＴｒ１２には、図２に示すトランジスタＴｒ２と同様に、配線Ｂｒｅｆから電流ＩＭＣｒｅｆが流れる。
【０４０６】
トランジスタＴｒ１１およびトランジスタＴｒ１３は、ノードＮまたはノードＮｒｅｆの電位を保持する機能を有するため、オフ電流が小さいトランジスタ、例えばＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタをメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆに用いることにより、ノードＮおよびノードＮｒｅｆの電位の変動を抑えることができる。これにより、例えばすべてのメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆが同時に、第１のデータである撮像データを取得しても、積和演算の精度を向上させ、半導体装置１０の信頼性を向上させることができる。また、ノードＮおよびノードＮｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることができるため、半導体装置１０の消費電力を低減することができる。
【０４０７】
トランジスタＴｒ１２は、トランジスタＴｒ２と同様のトランジスタを用いることができる。例えば、トランジスタＴｒ１２として、ＯＳトランジスタの他、Ｓｉトランジスタ等を用いることができる。また、トランジスタＴｒ１１乃至トランジスタＴｒ１３のうち一部または全部のトランジスタは、一対のゲートを有する構成とすることができる。
【０４０８】
また、光電変換素子ＰＤには、光検出感度を高めるためアバランシェフォトダイオードを用いてもよい。アバランシェフォトダイオードを用いる場合は、電位Ｖｐｒを比較的高い電位とする必要がある。
【０４０９】
このとき、トランジスタＴｒ１１およびトランジスタＴｒ１３には、高電位を印加できる高耐圧のトランジスタを用いることが好ましい。ＯＳトランジスタは高耐圧であるので、トランジスタＴｒ１１およびトランジスタＴｒ１３としてＯＳトランジスタを用いることが好ましい。
【０４１０】
光電変換素子ＰＤにアバランシェフォトダイオードを用い、トランジスタＴｒ１１乃至トランジスタＴｒ１３を上述した構成とすることで、本発明の一態様の半導体装置を、低照度における光の検出感度が高く、ノイズの少ない撮像データを取得することができる撮像装置とすることができる。また、光の検出感度が高いため、光の取り込み時間を短くすることができ、撮像データの取得を高速に行うことができる。
【０４１１】
なお、上記構成に限らず、光電変換素子ＰＤはアバランシェフォトダイオードでなくてもよい。また、光電変換素子ＰＤをアバランシェフォトダイオードとした場合であっても、光電変換素子ＰＤにアバランシェ増倍が生じない電位を印加して使用してもよい。
【０４１２】
メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆを図１４に示す構成とした場合の、本発明の一態様の半導体装置である半導体装置１０の構成例を図１５に示す。図１５は、図１の変形例であり、半導体装置１０を撮像装置とした場合の構成例を示している。
【０４１３】
図１５に示すように、参照用メモリセルＭＣｒｅｆは、遮光層ＬＳにより遮光されている。これにより、参照データに対応する電位を、外光の照度に依存しない電位とすることができる。
【０４１４】
＜撮像装置の動作例＞
図１６に、半導体装置１０を撮像装置とした場合における、半導体装置１０の動作例のタイミングチャートを示す。図１６には、図１４における配線ＰＲ、配線ＴＸ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ．ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、および配線ＲＷ［ｉ＋１］の電位の推移、ならびに電流ＩＢ［ｊ］、電流ＩＢ［ｊ＋１］、および参照電流ＩＢｒｅｆの値の推移を示している。また、図５における配線ＶＯＣ、配線ＯＵＴ［ｉ］、および配線ＯＵＴ［ｊ＋１］の電位の推移を示している。
【０４１５】
なお、図７と同様に、配線ＢＯ［ｊ］には、配線Ｂ［ｊ］を流れる電流と同じ値の電流が流れ、配線ＢＯ［ｊ＋１］には、配線Ｂ［ｊ＋１］を流れる電流と同じ値の電流が流れるものとする。また、配線ＢＯｒｅｆ［ｊ］および配線ＢＯｒｅｆ［ｊ＋１］には、配線Ｂｒｅｆを流れる電流と同じ値の電流が流れるものとする。さらに、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ２の抵抗値と、は等しいとする。
【０４１６】
なお、ここでは代表例として図１４に示すメモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｉ，ｊ＋１］、メモリセルＭＣ［ｉ＋１，ｊ］、メモリセルＭＣ［ｉ＋１，ｊ＋１］、参照用メモリセルＭＣｒｅｆ［ｉ］、および参照用メモリセルＭＣｒｅｆ［ｉ＋１］、ならびに図５に示す回路ＯＣ［ｊ］および回路ＯＣ［ｊ＋１］に着目して動作を説明するが、他のメモリセルＭＣ、参照用メモリセルＭＣｒｅｆ、および回路ＯＣも同様に動作させることができる。
【０４１７】
まず、時刻Ｔ２１乃至時刻Ｔ２２において、配線ＰＲ、および配線ＴＸを高電位とする。また、配線ＲＷ［ｉ］、および配線ＲＷ［ｉ＋１］を基準電位（ＲＥＦＰ）とする。なお、配線ＶＯＣは低電位とする。
【０４１８】
配線ＰＲを高電位とすることにより、トランジスタＴｒ１３がオン状態となり、配線ＴＸを高電位とすることにより、トランジスタＴｒ１１がオン状態となる。これにより、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、およびノードＮｒｅｆ［ｉ＋１］が、配線ＶＰＲの電位Ｖｐｒとなる。
【０４１９】
時刻Ｔ２２乃至時刻Ｔ２３において、配線ＰＲを低電位とする。これにより、光電変換素子ＰＤに照射された光の照度に応じて、ノードＮの電位およびノードＮｒｅｆの電位が変化し始める。
【０４２０】
時刻Ｔ２３乃至時刻Ｔ２４において、配線ＴＸを低電位とする。これにより、ノードＮの電位およびノードＮｒｅｆの電位が確定する。ここで、時刻Ｔ２３乃至時刻Ｔ２４におけるノードＮ［ｉ，ｊ］の電位をＶｐｒ−Ｖｗ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］の電位をＶｐｒ−Ｖｗ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］の電位をＶｐｒ−Ｖｗ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］の電位をＶｐｒ−Ｖｗ［ｉ＋１，ｊ＋１］とする。なお、図１５に示すように、参照用メモリセルＭＣｒｅｆ［ｉ］および参照用メモリセルＭＣｒｅｆ［ｉ＋１］は遮光されているので、ノードＮｒｅｆ［ｉ］の電位、およびノードＮｒｅｆ［ｉ＋１］の電位はＶｐｒのままである。
【０４２１】
前述のように、電位Ｖｗ［ｉ，ｊ］、電位Ｖｗ［ｉ，ｊ＋１］、電位Ｖｗ［ｉ＋１，ｊ］、および電位Ｖｗ［ｉ＋１，ｊ＋１］は第１のデータに対応する電位である。また、電位Ｖｐｒは参照データに対応する電位である。以上により、メモリセルＭＣは第１のデータを取得し、参照用メモリセルＭＣｒｅｆは参照データを取得することができる。
【０４２２】
時刻Ｔ２４乃至時刻Ｔ３６における動作は、図７に示す時刻Ｔ０５乃至時刻Ｔ１６における動作と同様である。以上が本発明の一態様を撮像装置に適用した場合における、当該撮像装置の動作方法の一例である。
【０４２３】
＜撮像装置の上面・断面構成の構成例＞
図１７（Ａ）は、本発明の一態様を撮像装置に適用した場合における、当該撮像装置が有するメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆの層構成の一例を示す図であり、層５６１、層５６３、および層５６２の積層構成である例を示している。
【０４２４】
層５６１は、光電変換素子ＰＤを有する。光電変換素子ＰＤは、図１７（Ｂ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
【０４２５】
図１７（Ｂ）に示す光電変換素子ＰＤはｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
【０４２６】
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコン等の薄膜を用いて形成することもできる。
【０４２７】
また、層５６１が有する光電変換素子ＰＤは、図１７（Ｃ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１７（Ｃ）に示す光電変換素子ＰＤはアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、層５６６ｃは光電変換部に相当する。
【０４２８】
層５６６ａは、低抵抗の金属層等とすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
【０４２９】
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェン等を用いることができる。なお、層５６６ｄを省く構成とすることもできる。
【０４３０】
光電変換部の層５６６ｂ、層５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物等を用いることが好ましい。
【０４３１】
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高いという特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できる等の生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタリング法等を用いて形成することができる。
【０４３２】
セレン系材料としては、単結晶セレンや多結晶セレン等の結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）等を用いることができる。
【０４３３】
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物等を用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
【０４３４】
層５６３には、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆが有するトランジスタＴｒ１１およびトランジスタＴｒ１３等の、ＯＳトランジスタが設けられる。また、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆ以外の回路が有するトランジスタの一部または全部を、層５６３に設けてもよい。
【０４３５】
図１７（Ａ）に示す層５６２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆが有するトランジスタＴｒ１２等の、Ｓｉトランジスタ等を有する。また、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆ以外の回路が有するトランジスタの一部または全部を、層５６２に設けることができる。
【０４３６】
図１７（Ａ）に示すように、層５６１、層５６３、および層５６２が積層された構成とすることにより、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆを構成する要素、ならびにそれ以外の回路を構成する要素を複数の層に分散させることができるため、撮像装置の占有面積を小さくすることができる。なお、図１７（Ａ）に示す構成において、層５６２を支持基板とし、層５６１および層５６３にメモリセルＭＣ、参照用メモリセルＭＣｒｅｆ、およびその他の回路を設けてもよい。
【０４３７】
図１８（Ａ）は、図１７（Ａ）に示すメモリセルの断面の一例を説明する図である。層５６１は光電変換素子ＰＤとして、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１８（Ａ）ではメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆを構成する、トランジスタＴｒ１２を示す。層５６３はＯＳトランジスタを有し、図１８（Ａ）ではメモリセルＭＣおよび参照用メモリセルＭＣｒｅｆを構成する、トランジスタＴｒ１１およびトランジスタＴｒ１３を示す。層５６１と層５６３とは、貼り合わせで電気的な接続を得る構成例を示している。
【０４３８】
光電変換素子ＰＤにおいて、層５６５ａはｎ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｐ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｎ＋型領域とすることができる。
【０４３９】
図１８（Ａ）において、Ｓｉトランジスタはシリコン基板５１０にチャネル形成領域を有するプレーナー型の構成を示しているが、図１９（Ａ）、（Ｂ）に示すように、シリコン基板５１０にフィン型の半導体層を有する構成であってもよい。図１９（Ａ）はチャネル長方向の断面、図１９（Ｂ）はチャネル幅方向の断面に相当する。
【０４４０】
または、図１９（Ｃ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５１０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ））とすることができる。
【０４４１】
ここで、図１８（Ａ）では、層５６１が有する要素と層５６３が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
【０４４２】
層５６１には、絶縁層５４４、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４４に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続されている。導電層５３４は、領域５３６と電気的に接続されている。また、絶縁層５４４、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
【０４４３】
層５６３には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３１は、トランジスタＴｒ１１のソースまたはドレインと電気的に接続されている。導電層５３２は、電源線と電気的に接続されている。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
【０４４４】
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４４は、同一の成分で構成されていることが好ましい。
【０４４５】
例えば、導電層５３１、導電層５３２、導電層５３３、および導電層５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、Ｐｔ、またはＡｕ等を用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタン等を用いることができる。
【０４４６】
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４４のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
【０４４７】
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４４の機械的な強度を有する接続を得ることができる。
【０４４８】
金属層同士の接合には、表面の酸化膜および不純物の吸着層等をスパッタリング処理等で除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法等を用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
【０４４９】
また、絶縁層同士の接合には、研磨等によって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法等を用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
【０４５０】
層５６１と、層５６３を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
【０４５１】
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法等を用いることができる。また、金属層の表面をＡｕ等の難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
【０４５２】
図１８（Ｂ）は、図１７（Ａ）に示すメモリセルの層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａを、光電変換層として層５６６ｂおよび層５６６ｃを、他方の電極として層５６６ｄを有する。
【０４５３】
この場合、層５６１は、層５６３上に直接形成することができる。層５６６ａは、トランジスタＴｒ１１のソースまたはドレインと電気的に接続されている。層５６６ｄは、領域５３６を介して電源線と電気的に接続されている。
【０４５４】
図１８（Ａ）において、層５６３に設けられたＯＳトランジスタはセルフアライン型の構成を示しているが、図１９（Ｄ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
【０４５５】
トランジスタＴｒ１１およびトランジスタＴｒ１３はバックゲート５３５を有する構成を示しているが、バックゲートを有さない形態であってもよい。バックゲート５３５は、図１９（Ｅ）に示すように、対向して設けられるトランジスタのゲートと電気的に接続する場合がある。または、バックゲート５３５にゲートとは異なる固定電位を供給することができる構成であってもよい。
【０４５６】
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。トランジスタＴｒ１２のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタＴｒ１１およびトランジスタＴｒ１３のチャネル形成領域の近傍に設けられる絶縁層中の水素は、金属酸化物層中にキャリアを生成する要因の一つとなる。
【０４５７】
絶縁層５４３により一方の層に水素を閉じ込めることで、トランジスタＴｒ１２の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることで、トランジスタＴｒ１１およびトランジスタＴｒ１３の信頼性も向上させることができる。
【０４５８】
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０４５９】
図２０（Ａ）は、本発明の一態様を適用した撮像装置が有する、メモリセルＭＣおよび参照用メモリセルＭＣｒｅｆにカラーフィルタ等を付加した例を示す斜視図である。光電変換素子ＰＤが形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン層等を用いることができる。また、パッシベーション膜として窒化シリコン層を積層してもよい。また、反射防止層として、酸化ハフニウム等の誘電体層を積層してもよい。
【０４６０】
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステン等の金属層を用いることができる。また、当該金属層と反射防止層としての機能を有する誘電体層を積層してもよい。
【０４６１】
絶縁層５８０および遮光層５８１上には、平坦化層として有機樹脂層５８２を設けることができる。また、メモリセルごとにカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）等の色を割り当てることにより、カラー画像を得ることができる。
【０４６２】
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６等を設けることができる。
【０４６３】
また、図２０（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０４６４】
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
【０４６５】
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置等に用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線等の光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより撮像データを取得する。また、放射線検出器等に当該構成の撮像装置を用いてもよい。
【０４６６】
シンチレータは、Ｘ線やガンマ線等の放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯ等を樹脂やセラミクスに分散させたものを用いることができる。
【０４６７】
なお、セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０４６８】
また、図２０（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換素子ＰＤに照射されるようになる。また、図２０（Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
【０４６９】
＜パッケージ、モジュールの構成例＞
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
【０４７０】
図２１（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
【０４７１】
図２１（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）等を有していてもよい。
【０４７２】
図２１（Ａ３）は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
【０４７３】
また、図２１（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路等の機能を有するＩＣチップ４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。
【０４７４】
図２１（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ  ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
【０４７５】
図２１（Ｂ３）は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
【０４７６】
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
【０４７７】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０４７８】
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置が搭載された電子機器の例について説明する。
【０４７９】
本発明の一態様に係る半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｇｅ：電子看板）、パチンコ機等の大型ゲーム機等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。また、本発明の一態様に係る集積回路またはコンピュータを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
【０４８０】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【０４８１】
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【０４８２】
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２２および図２３に、電子機器の例を示す。
【０４８３】
図２２（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６、および障害物センサ２１０７を備える。なお、ここでは一例として、人型のロボットを示している。
【０４８４】
ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７等に、上記半導体装置を適用することができる。
【０４８５】
マイクロフォン２１０２は、使用者の話し声および環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
【０４８６】
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
【０４８７】
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、ロボット２１００が二足歩行で前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
【０４８８】
図２２（Ｂ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダー等各種センサ等を備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無等、周囲の交通状況を判断し、自動運転を行うことができる。
【０４８９】
自動車２９８０において、カメラ２９８１等に上記半導体装置を用いることができる。
【０４９０】
図２２（Ｃ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器２１３０に同時通訳を行わせる状況を示す。
【０４９１】
携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。携帯電子機器２１３０の演算装置等に、上記半導体装置を使用することができる。
【０４９２】
図２３（Ａ）は、飛行体２１２０を示す外観図である。飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自立して飛行する機能を有する。
【０４９３】
飛行体２１２０において、演算装置２１２１およびカメラ２１２２等に上記半導体装置を用いることができる。
【０４９４】
図２３（Ｂ−１）および図２３（Ｂ−２）に、飛行体２１２０の使用形態の例を示す。図２３（Ｂ−１）に示すように、飛行体２１２０は貨物２１２４の運搬に用いることができる。また、図２３（Ｂ−２）に示すように、飛行体２１２０に農薬を封入した容器２１２５を搭載し、飛行体２１２０を農薬の散布に用いることができる。
【０４９５】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【実施例】
【０４９６】
本実施例では、実施の形態１で示した半導体装置１０について、シミュレーションを行った結果について説明する。
【０４９７】
図２４は、本実施例でシミュレーションを行った半導体装置１０の構成を示すブロック図である。セルアレイＣＡには、メモリセルＭＣ［１，１］および参照用メモリセルＭＣｒｅｆ［１］が設けられている。また、電流源回路ＣＳには、カレントミラー回路ＣＭ［１］およびカレントミラー回路ＣＭｒｅｆが設けられている。さらに、オフセット補正回路ＯＦＳＴには、回路ＯＣ［１］が設けられている。以上より、図１に示す半導体装置１０についてｍ＝１、ｎ＝１としたものが、図２４に示す半導体装置１０であるということができる。
【０４９８】
図２５は、図２４に示すメモリセルＭＣ［１，１］および参照用メモリセルＭＣｒｅｆ［１］の具体的な構成を示す回路図である。メモリセルＭＣ［１，１］の構成は、図２に示すメモリセルＭＣの構成と同様であり、参照用メモリセルＭＣｒｅｆ［１］の構成は、図２に示す参照用メモリセルＭＣｒｅｆの構成と同様である。
【０４９９】
図２６は、図２４に示す電流源回路ＣＳの具体的な構成を示す回路図である。電流源回路ＣＳに設けられたカレントミラー回路ＣＭ［１］の構成は、図３に示すカレントミラー回路ＣＭの構成と同様である。また、電流源回路ＣＳに設けられたカレントミラー回路ＣＭｒｅｆの構成は、トランジスタＴｒ２１としてトランジスタＴｒ２１［１］が設けられ、トランジスタＴｒ２２としてトランジスタＴｒ２２［１］が設けられている点以外は、図３に示すカレントミラーＣＭｒｅｆの構成と同様である。
【０５００】
図２７は、図２４に示すオフセット補正回路ＯＦＳＴの具体的な構成を示す回路図である。オフセット補正回路ＯＦＳＴに設けられた回路ＯＣ［１］の構成は、図５に示す回路ＯＣの構成と同様である。
【０５０１】
図２８は、本実施例での半導体装置１０の、シミュレーション上での動作方法を示すタイミングチャートである。図２８には、図２５における配線ＷＬ［１］、配線ＷＤ［１］、配線ＷＤｒｅｆ、および配線ＲＷ［１］の電位の推移を示している。また、図２７における配線ＶＯＣの電位の推移を示している。なお、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３１は、ｎチャネル型のトランジスタとした。
【０５０２】
まず、時刻Ｔ４１乃至時刻Ｔ４２において、配線ＷＬ［１］を高電位（Ｈ）、配線ＲＷを基準電位（ＲＥＦＰ）とした。また、配線ＷＤ［１］の電位をＶｐｒ−Ｖｗ［１，１］、配線ＷＤｒｅｆの電位をＶｐｒとした。なお、配線ＶＯＣの電位は低電位（Ｌ）とする。以上により、メモリセルＭＣ［１，１］が有するノードＮ［１，１］の電位がＶｐｒ−Ｖｗ［１，１］となり、参照用メモリセルＭＣｒｅｆ［１］が有するノードＮｒｅｆ［１］の電位がＶｐｒとなった。
【０５０３】
本実施例では、電位Ｖｐｒを３．５Ｖ、基準電位を５．０Ｖとした。また、本実施例において、電位Ｖｗ［１，１］は、実施の形態１等で示した第１のデータに対応する。
【０５０４】
時刻Ｔ４２乃至時刻Ｔ４３において、配線ＷＬ［１］を低電位とした、これにより、ノードＮ［１，１］の電位およびノードＮｒｅｆ［１］の電位が保持された。
【０５０５】
時刻Ｔ４３乃至時刻Ｔ４４において、配線ＶＯＣを高電位とした。これにより、回路ＯＣ［１］が有するノードＮ２［１］の電位がＶｒｅｆ２となった。
【０５０６】
時刻Ｔ４４乃至時刻Ｔ５１において、配線ＶＯＣを低電位とした。これにより、トランジスタＴｒ３１がオフ状態となり、回路ＯＣ［１］が有する容量Ｃ２の電位が保持された。
【０５０７】
時刻Ｔ５１において、配線ＲＷ［１］を、基準電位より０．４Ｖ小さい電位とした。その後、配線ＲＷ［１］の電位を線形的に上昇させ、時刻Ｔ５２において配線ＲＷ［１］の電位を、基準電位より０．４Ｖ大きい電位とした。時刻Ｔ５２以降では、配線ＲＷ［１］の電位を、基準電位より０．４Ｖ大きい電位に固定した。ここで、時刻Ｔ５１乃至時刻Ｔ５２において、配線ＲＷ［１］の電位が基準電位となる時刻を時刻Ｔ５１’とする。
【０５０８】
ここで、基準電位と、配線ＲＷ［１］の電位と、の差をＶｘ［１］とする。つまり、時刻Ｔ５１では電位Ｖｘ［１］は−０．４Ｖであり、時刻Ｔ５１’では電位Ｖｘ［１］は０Ｖであり、時刻Ｔ５２では電位Ｖｘ［１］は０．４Ｖである。本実施例において、電位Ｖｘ［１］は、実施の形態１等で示した第２のデータに対応する。
【０５０９】
本実施例では、電位Ｖｗ［１，１］を２Ｖ、１Ｖ、０Ｖ、−１Ｖ、−２Ｖとして、それぞれの場合について時刻Ｔ４１乃至時刻Ｔ５２に示す動作をシミュレーション上で行った。
【０５１０】
図２９乃至図３１にシミュレーション結果を示す。図２９（Ａ）は、時刻Ｔ４４乃至時刻Ｔ５２における、ノードＮ［１，１］の電位の推移を示すグラフである。電位Ｖｗ［１，１］がいずれであっても、ノードＮ［１，１］の電位はＶｐｒ−Ｖｗ［１，１］＋Ｖｘ［１］となることがシミュレーション上で確認された。
【０５１１】
図２９（Ｂ）は、時刻Ｔ４４乃至時刻Ｔ５２における、ノードＮｒｅｆ［１］の電位の推移を示すグラフである。電位Ｖｗ［１，１］がいずれであっても、ノードＮｒｅｆ［１］の電位はＶｐｒ＋Ｖｘ［１］となることがシミュレーション上で確認された。
【０５１２】
図３０は、時刻Ｔ４４乃至時刻Ｔ５２における、ノードＮ１［１］の電位の推移を示すグラフである。時刻Ｔ５１乃至時刻Ｔ５２において、電位Ｖｗ［１，１］を０Ｖとした場合は傾きが０となり、電位Ｖｗ［１，１］が大きいほど傾きが大きくなることがシミュレーション上で確認された。
【０５１３】
図３１（Ａ）は、時刻Ｔ４４乃至時刻Ｔ５２における、ノードＮ２［１］の電位の推移を示すグラフである。電位Ｖｘ［１］が０Ｖとなる時刻Ｔ５１’において、電位Ｖｗによらず、ノードＮ２［１］の電位が１０．０Ｖとなった。また、時刻Ｔ５１乃至時刻Ｔ５２において、電位Ｖｗ［１，１］を０Ｖとした場合は傾きが０となり、電位Ｖｗ［１，１］が大きいほど傾きが大きくなった。時刻Ｔ５１乃至時刻Ｔ５２では、電位Ｖｘ［１］の電位を線形的に上昇させているので、図３１（Ａ）より、オフセット補正回路ＯＦＳＴによるオフセット補正が適切に行われ、ノードＮ２［１］の電位は電位Ｖｗ［１，１］と電位Ｖｘ［１］との積に対応することがシミュレーション上で確認された。
【０５１４】
図３１（Ｂ）は、時刻Ｔ４４乃至時刻Ｔ５２における、配線ＯＵＴ［１］の電位の推移を示すグラフである。電位Ｖｗ［１，１］がいずれであっても、配線ＯＵＴ［１］の電位はノードＮ２［１］の電位と等しくなった。したがって、バッファＢＵＦがノードＮ２［１］の電位と同電位の信号を出力することがシミュレーション上で確認された。
【０５１５】
以上より、半導体装置１０は、第１のデータと、第２のデータと、の積を計算できることがシミュレーション上で確認された。
【符号の説明】
【０５１６】
１０    半導体装置
１４    トランジスタ
１００    容量素子
１１０    導電層
１２０    導電層
１３０    絶縁層
２００    トランジスタ
２０３    導電層
２０５    導電層
２１０    絶縁層
２１２    絶縁層
２１４    絶縁層
２１６    絶縁層
２２０    絶縁層
２２２    絶縁層
２２４    絶縁層
２３０    金属酸化物
２３０ａ    金属酸化物
２３０ｂ    金属酸化物
２３０ｃ    金属酸化物
２３１    領域
２３１ａ    領域
２３１ｂ    領域
２３２    領域
２３２ａ    領域
２３２ｂ    領域
２３４    領域
２３９    領域
２４０    導電層
２４０ａ    導電層
２４０ｂ    導電層
２４０ｃ    導電層
２４２    層
２５０    絶縁層
２５２    金属酸化物
２６０    導電層
２６０ａ    導電層
２６０ｂ    導電層
２７０    絶縁層
２７１    絶縁層
２７３    絶縁層
２７４    絶縁層
２７５    絶縁層
２８０    絶縁層
３００    トランジスタ
３１０    層
３１１    基板
３１３    半導体領域
３１４ａ    低抵抗領域
３１４ｂ    低抵抗領域
３１５    絶縁層
３１６    導電層
３２１    絶縁層
４１０    パッケージ基板
４１１    パッケージ基板
４２０    カバーガラス
４２１    レンズカバー
４３０    接着剤
４３５    レンズ
４４０    バンプ
４４１    ランド
４５０    イメージセンサチップ
４５１    イメージセンサチップ
４６０    電極パッド
４６１    電極パッド
４７０    ワイヤ
４７１    ワイヤ
４９０    ＩＣチップ
５００    トランジスタ
５０３    導電層
５０５    導電層
５１０    シリコン基板
５２４    絶縁層
５３０    金属酸化物
５３０ａ    金属酸化物
５３０ｂ    金属酸化物
５３０ｃ    金属酸化物
５３１    導電層
５３２    導電層
５３３    導電層
５３４    導電層
５３５    バックゲート
５３６    領域
５４０    導電層
５４０ａ    導電層
５４０ｂ    導電層
５４１    絶縁層
５４２    層
５４３    絶縁層
５４４    絶縁層
５４５    半導体層
５４６    絶縁層
５５０    絶縁層
５５２    金属酸化物
５６０    導電層
５６０ａ    導電層
５６０ｂ    導電層
５６１    層
５６２    層
５６３    層
５６５ａ    層
５６５ｂ    層
５６５ｃ    層
５６６ａ    層
５６６ｂ    層
５６６ｃ    層
５６６ｄ    層
５７０    絶縁層
５７１    絶縁層
５７５    絶縁層
５８０    絶縁層
５８１    遮光層
５８２    有機樹脂層
５８３    カラーフィルタ
５８３ａ    カラーフィルタ
５８３ｂ    カラーフィルタ
５８３ｃ    カラーフィルタ
５８４    マイクロレンズアレイ
５８５    光学変換層
５８６    絶縁層
６００    メモリセル
６１０    層
７００    トランジスタ
２１００    ロボット
２１０１    照度センサ
２１０２    マイクロフォン
２１０３    上部カメラ
２１０４    スピーカ
２１０５    ディスプレイ
２１０６    下部カメラ
２１０７    障害物センサ
２１１０    演算装置
２１２０    飛行体
２１２１    演算装置
２１２２    カメラ
２１２３    プロペラ
２１２４    貨物
２１２５    容器
２１３０    携帯電子機器
２９８０    自動車
２９８１    カメラ
【図１】
2019046282.tif 000035
【図２】
2019046282.tif 000036
【図３】
2019046282.tif 000037
【図４】
2019046282.tif 000038
【図５】
2019046282.tif 000039
【図６】
2019046282.tif 000040
【図７】
2019046282.tif 000041
【図８】
2019046282.tif 000042
【図９】
2019046282.tif 000043
【図１０】
2019046282.tif 000044
【図１１】
2019046282.tif 000045
【図１２】
2019046282.tif 000046
【図１３】
2019046282.tif 000047
【図１４】
2019046282.tif 000048
【図１５】
2019046282.tif 000049
【図１６】
2019046282.tif 000050
【図１７】
2019046282.tif 000051
【図１８】
2019046282.tif 000052
【図１９】
2019046282.tif 000053
【図２０】
2019046282.tif 000054
【図２１】
2019046282.tif 000055
【図２２】
2019046282.tif 000056
【図２３】
2019046282.tif 000057
【図２４】
2019046282.tif 000058
【図２５】
2019046282.tif 000059
【図２６】
2019046282.tif 000060
【図２７】
2019046282.tif 000061
【図２８】
2019046282.tif 000062
【図２９】
2019046282.tif 000063
【図３０】
2019046282.tif 000064
【図３１】
2019046282.tif 000065