(57)【要約】【課題】電源供給の有無にかかわらず一定の期間フラグを保持することが可能なフラグ保持回路を提供する。【解決手段】一端が第１のラインに接続され、他端が接地された第１の容量と、入力信号に応じて第１の容量を充電するフラグ設定部と、第１の容量の充電電圧に基づいて０又は１を表す出力信号を出力するフラグ判定部と、第１の容量を放電する放電部と、を有する。放電部は、第１のラインを介して第１の容量を放電するトランスコンダクタンス素子と、制御端にフラグ判定部と放電部との間の第２のラインの電圧の供給を受ける制御スイッチと、一端がトランスコンダクタンス素子の制御入力端と制御スイッチとの間のノードに接続され、他端が接地された第２の容量と、を含む。フラグ判定部は、第１のラインの反転電圧を第２のラインに出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
リーダライタ装置から電波による電力供給を受け、前記リーダライタ装置との間で近距離無線通信による情報の送受信を行うＲＦＩＤ（Radio Frequency Identification）のタグ回路に搭載され、前記情報の送受信に用いる０又は１の値を有するフラグの設定を受けて前記フラグを保持するフラグ保持回路であって、
第１の容量と、
前記リーダライタ装置からの電力供給に基づいて電源電圧を供給する電源に接続され、入力信号の供給を受け、前記入力信号に応じて前記第１の容量を充電するフラグ設定部と、
前記第１の容量の充電電圧に基づいて、０又は１を表す出力信号を出力するフラグ判定部と、
前記第１の容量を放電する放電部と、
を有し、
前記第１の容量は、前記フラグ判定部と前記放電部とを接続する第１のラインに一端が接続されるとともに他端が接地され、
前記放電部は、
第１出力端が接地され、第２出力端が前記第１のラインに接続され、制御入力端に供給された電圧を前記第１出力端と前記第２出力端との間の電流に変換し、前記第１のラインを介して前記第１の容量を放電するトランスコンダクタンス素子と、
第１端が直流電圧のノードに接続され、第２端が前記トランスコンダクタンス素子の制御入力端に接続され、制御端が前記フラグ判定部と前記放電部とを接続する第２のラインに接続され、前記第２のラインの電圧に応じて前記第１端と前記第２端との間を接続又は切断する制御スイッチと、
一端が前記トランスコンダクタンス素子の制御入力端と前記制御スイッチの第２端との間のノードに接続され、他端が接地された第２の容量と、
を含み、
前記フラグ判定部は、前記第２のラインに前記第１のラインの電圧を反転させた反転電圧を出力する、
ことを特徴とするフラグ保持回路。
【請求項２】
前記トランスコンダクタンス素子及び前記制御スイッチの各々は、ＭＯＳトランジスタから構成され、
前記トランスコンダクタンス素子は、ソースが前記第１出力端として接地され、ドレインが前記第２出力端として前記第１のラインに接続され、ゲートが前記制御入力端に接続され、
前記制御スイッチは、ソース又はドレインのいずれか一方が前記第１端として前記直流電圧のノードに接続され、他方が前記第２端として前記トランスコンダクタンス素子の制御入力端であるゲートに接続され、ゲートが前記制御端として前記第２のラインに接続されている、
ことを特徴とする請求項１に記載のフラグ保持回路。
【請求項３】
前記フラグ判定部は、
前記電源に一端が接続された第１の電流源と、
前記第１の電流源の他端と接地電位との間に直列接続された第１トランジスタ及び第２トランジスタからなるトランジスタ対と、
を含み、
前記第１トランジスタは、第１導電型のＭＯＳトランジスタから構成され、ソースが前記第１の電流源の他端に接続され、ゲートが前記第１のラインに接続され、ドレインが前記第２のラインに接続され、
前記第２トランジスタは、前記第１導電型とは反対導電型である第２導電型のＭＯＳトランジスタから構成され、ソースが接地され、ゲートが前記第１のラインに接続され、ドレインが前記第２のラインに接続されている、
ことを特徴とする請求項１又は２に記載のフラグ保持回路。
【請求項４】
前記放電部は、
前記電源に一端が接続された第２の電流源と、
前記第２の電流源の他端にゲート及びドレインが接続され、ソース及びバックゲートが接地された第２導電型のＭＯＳトランジスタからなる第３トランジスタと、
を含み、
前記制御スイッチのソース又はドレインの一方は、前記第３トランジスタ及び前記第２の電流源を介して前記電源に接続されている、
ことを特徴とする請求項１乃至３のいずれか１に記載のフラグ保持回路。
【請求項５】
前記フラグ設定部は、ＭＯＳトランジスタからなるリーク抑制スイッチを含み、
前記リーク抑制スイッチは、ソース又はドレインのいずれか一方が前記第１のラインに接続され、他方が前記入力信号に応じて前記電源又は接地電位に接続され、前記第１の容量の充電時にオンとなるように制御される、
ことを特徴とする請求項１乃至４のいずれか１に記載のフラグ保持回路。
【請求項６】
前記フラグ判定部は、入力端が前記第２のラインに接続されたシュミットインバータを含み、
前記シュミットインバータは、前記第１の容量の充電電圧と第１の閾値及び第２の閾値との比較結果に基づいて、前記出力信号を出力することを特徴とする請求項１乃至５のいずれか１に記載のフラグ保持回路。
【請求項７】
前記フラグ判定部は、前記出力信号を出力する出力部を含み、
前記出力部は、入力端の一方が前記第２のラインに接続され、他方にＨレベル又はＬレベルの信号レベルを有する制御信号の供給を受けるＮＡＮＤゲートから構成されていることを特徴とする請求項１乃至５のいずれか１に記載のフラグ保持回路。
【請求項８】
前記フラグ判定部は、前記出力信号を出力する出力部を含み、
前記出力部は、入力端の一方にＬレベル又はＨレベルの信号レベルを有する制御信号の供給を受け、他方が前記第２のラインに接続されたＮＯＲゲートから構成されていることを特徴とする請求項１乃至５のいずれか１に記載のフラグ保持回路。
【請求項９】
電源電圧と第１のノードとに接続され、入力信号に応じて前記第１のノードへの前記電源電圧の供給又は当該電源電圧の供給の遮断を行うフラグ設定部と、
前記第１のノードに接続され、前記電源電圧により充電される第１の容量と、
前記第１のノードに接続され、前記第１の容量の充電電圧に基づいてフラグを判定するフラグ判定部と、
前記第１のノードに接続され、前記第１の容量の充電電圧に応じて前記フラグ判定部から出力された信号に基づき前記第１の容量を放電する放電部と、
を有することを特徴とする半導体回路。
【請求項１０】
請求項１に記載のフラグ保持回路が実行するフラグ保持方法であって、
前記リーダライタ装置からの電力供給及び前記入力信号の供給を受けるステップと、
前記入力信号に応じて前記第１の容量を充電するステップと、
前記第１の容量の充電電圧に基づいて、０又は１を表す出力信号を出力するステップと、
前記トランスコンダクタンス素子の前記第１出力端及び前記第２出力端の間を流れる電流の変化に応じて、前記第１の容量を放電するステップと、
を含むことを特徴とするフラグ保持方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦＩＤのタグにおいてフラグを保持するフラグ保持回路及びフラグ保持方法に関する。
【背景技術】
【０００２】
近年、ＩＤ（IDentification）等の情報を埋め込んだタグから近距離の無線通信を用いて情報を取得するＲＦＩＤ（Radio Frequency Identification）の技術が注目されている。ＲＦＩＤの無線通信システムは、ＩＤ等の情報を埋め込んだタグと、電波を用いてタグに対して非接触での情報の読み書きを行うリーダライタと、から構成されている。自らが電源を持たないパッシブ型のタグを用いたＲＦＩＤの無線通信システム（以下、パッシブ型ＲＦＩＤと称する）は、タグと、電波を用いてタグに対して電源を供給するとともに非接触での情報の読み書きを行うリーダライタと、から構成されている。
【０００３】
パッシブ型ＲＦＩＤでは、“０”及び“１”の情報からなるフラグをタグにおいて一定期間保持するためのパーシステンスタイムが設けられている（例えば、特許文献１）。例えば、ＥＰＣ（Electronic Product Code）のEPCTMglobal規格では、リーダライタからタグへの電源供給の有無にかかわらず、セッションＳ１において０．５秒〜５秒の間フラグを保持することが規定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パッシブ型ＲＦＩＤのタグでは、フラグ保持回路に設けられた容量（キャパシタ）の充電電圧によりフラグを保持する。フラグ保持回路は、例えば容量に電荷を充電して“０”又は“１”のフラグを設定するフラグ設定部と、フラグの判定を行うフラグ判定部と、容量の放電を行う放電部と、から構成されている。容量の充電はフラグ設定部によるフラグの設定時に行われ、その後、放電部による容量の放電が行われる。放電部には、トランスコンダクタンス素子と、パワーオンリセット信号に応じてオン又はオフとなる制御スイッチが設けられており、制御スイッチの状態から決まる電圧をトランスコンダクタンス素子が変換した電流で容量の放電が行われる。
【０００６】
セッションＳ１のフラグ保持期間は、電源供給の有無にかかわらず同じ数値で規定されており、タイマーとしての役割を求められている。しかし、パワーオンリセット信号の信号レベルは、リーダライタからの電源供給がある場合には 電源電圧（“Ｈ”）レベル、電源供給が無い場合にはグランド（“Ｌ”）レベルとなる。このため、電源供給がある場合には制御スイッチがオンとなり、安定した電圧からトランスコンダクタンス素子により変換される一定の電流で放電が行われるのに対し、電源供給がない場合には制御スイッチがオフとなり、制御スイッチの寄生ダイオードで発生するリーク電流により徐々に落ちていく電圧からトランスコンダクタンス素子により変換される電流で、容量の放電が行われる。従って、電源供給の有無に応じて放電部の動作が変わるため、保持期間の長さも電源供給の有無に応じて変わってしまうという問題があった。また、一定の保持期間を持たせ難いため、タイマーとしての精度が低いという問題があった。
【０００７】
本発明は上記問題点に鑑みてなされたものであり、電源供給の有無にかかわらず一定の期間フラグを保持することが可能なフラグ保持回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るフラグ保持回路は、リーダライタ装置から電波による電力供給を受け、前記リーダライタ装置との間で近距離無線通信による情報の送受信を行うＲＦＩＤ（Radio Frequency Identification）のタグ回路に搭載され、前記情報の送受信に用いる０又は１の値を有するフラグの設定を受けて前記フラグを保持するフラグ保持回路であって、第１の容量と、前記リーダライタ装置からの電力供給に基づいて電源電圧を供給する電源に接続され、入力信号の供給を受け、前記入力信号に応じて前記第１の容量を充電するフラグ設定部と、前記第１の容量の充電電圧に基づいて、０又は１を表す出力信号を出力するフラグ判定部と、前記第１の容量を放電する放電部と、を有し、前記第１の容量は、前記フラグ判定部と前記放電部とを接続する第１のラインに一端が接続されるとともに他端が接地され、前記放電部は、第１出力端が接地され、第２出力端が前記第１のラインに接続され、制御入力端に供給された電圧に応じて第２出力端から第１出力端へ流れる電流が決まるトランスコンダクタンス素子と、第１端が直流電圧のノードに接続され、第２端が前記トランスコンダクタンス素子の入力端に接続され、制御端が前記フラグ判定部と前記放電部とを接続する第２のラインに接続され、前記第２のラインの電圧に応じて前記第１端と前記第２端との間を接続又は切断する制御スイッチと、一端が前記トランスコンダクタンス素子の制御入力端と前記制御スイッチの第２端との間のノードに接続され、他端が接地された第２の容量と、を含み、前記フラグ判定部は、前記第２のラインに前記第１のラインの電圧を反転させた反転電圧を出力する、ことを特徴とする。
【０００９】
また、本発明に係る半導体回路は、電源電圧と第１のノードとに接続され、入力信号に応じて前記第１のノードへの前記電源電圧の供給又は当該電源電圧の供給の遮断を行うフラグ設定部と、前記第１のノードに接続され、前記電源電圧により充電される第１の容量と、前記第１のノードに接続され、前記第１の容量の充電電圧に基づいてフラグを判定するフラグ判定部と、前記第１のノードに接続され、前記第１の容量の充電電圧に応じて前記フラグ判定部から出力された信号に基づき前記第１の容量を放電する放電部と、を有することを特徴とする。
【００１０】
また、本発明に係るフラグ保持方法は、前記リーダライタ装置からの電力供給及び前記入力信号の供給を受けるステップと、前記入力信号に応じて前記第１の容量を充電するステップと、前記第１の容量の充電電圧に基づいて、０又は１を表す出力信号を出力するステップと、前記トランスコンダクタンス素子の前記第１出力端及び前記第２出力端の間を流れる電流の変化に応じて、前記第１の容量を放電するステップと、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明に係るフラグ保持回路によれば、電源供給の有無にかかわらず一定の期間フラグを保持することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】セッション毎のフラグの保持期間を模式的に示す図である。
【図２】本実施例のフラグ保持回路の構成を示す回路図である。
【図３】リーク抑制スイッチドライバの構成を示す回路図である。
【図４】リーク抑制スイッチドライバの動作を示すタイムチャートである。
【図５】フラグ保持回路の動作における入出力信号及び内部ノードの電位の時間変化を示すタイムチャートである。
【図６】フラグ保持回路の構成を示す回路図に寄生ダイオードを加えた図である。
【図７】比較例のフラグ保持回路の構成を示す回路図である。
【図８Ａ】比較例におけるトランスコンダクタンス素子の入力電圧の時間変化を模式的に示す図である。
【図８Ｂ】比較例におけるトランスコンダクタンス素子の電流変化を模式的に示す図である。
【図８Ｃ】比較例におけるフラグ電圧の時間変化を模式的に示す図である。
【図９】フラグ保持回路の変形例の構成を示す回路図である。
【図１０】フラグ保持回路の変形例の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【００１４】
本実施例のフラグ保持回路１００は、ＲＦＩＤ（Radio Frequency Identification）のタグ回路に搭載されている。タグ回路は、近距離無線通信を介してリーダライタからの電源供給を受ける。従って、タグ回路がリーダライタから所定の範囲内に位置している場合にのみ電源供給が行われ、当該所定の範囲内から外れた場合には電源供給が停止する。以下の説明では、リーダライタからの電源供給が有る場合を単に「電源供給が有る」と称し、リーダライタからの電源供給が無い場合を単に「電源供給が無い」と称する。
【００１５】
また、ＲＦＩＤのタグ回路では、インベントリのためのフラグを設定し、これをＥＰＣ（Electronic Product Code）のEPCTMglobal規格に従って、所定期間に亘って保持する必要がある。フラグの保持期間は、Ｓ０、Ｓ１、Ｓ２、Ｓ３及びＳＬの各セッションについて定められている。
【００１６】
図１は、セッションＳ１、Ｓ２、Ｓ３及びＳＬについてのセッション毎のフラグの保持期間を模式的に示す図である。なお、ここではセッションＳ０については図示を省略している。
【００１７】
セッションＳ０では、電源供給が無い場合にはフラグを保持しなくてもよく、電源供給が有る場合は常にフラグを保持する必要がある。セッションＳ１では、フラグ“１”が設定されると、電源供給の有無にかかわらず０．５秒〜５秒の所定期間に亘ってフラグ“１”を保持しなければならない。これに対し、セッションＳ２、Ｓ３及びＳＬでは、フラグ“１”が設定されると、電源供給が無くなった後、２秒超の所定期間に亘ってフラグ“１”を保持しなければならない。
【００１８】
本実施例のフラグ保持回路１００は、セッションＳ１におけるフラグを保持する回路である。
【００１９】
図２は、本実施例のフラグ保持回路１００の構成を示す回路図である。フラグ保持回路１００は、容量ＣＦを有し、ロジック回路（図示せず）から入力信号ｉｎ、クロック信号ｃｌｋ及び制御信号ｗ＿ｅｎの供給を受けて容量ＣＦの充放電を行い、“０”又は“１”のフラグとして出力する。また、上記の通り、フラグ保持回路１００を搭載するタグ回路がリーダライタから所定の範囲内に位置している場合にのみ、フラグ保持回路１００に電源供給が行われる。
【００２０】
フラグ保持回路１００は、容量ＣＦ、フラグ設定部１０、放電部１１及びフラグ判定部１２を有する。容量ＣＦは、一方の端子が放電部１１とフラグ判定部１２との間の第１の接続ラインであるノードＮＶＦに接続され、他方の端子が接地されている。
【００２１】
フラグ設定部１０は、インバータＦＳＩ、トランジスタＭＳＰ、トランジスタＭＳＮ、リーク抑制スイッチＭＳＬ及びリーク抑制スイッチドライバＳＤを含む。
【００２２】
インバータＦＳＩは、ロジック回路（図示せず）から入力信号ｉｎの供給を受け、入力信号ｉｎの論理レベルを反転した信号（以下、反転入力信号と称する）をトランジス
タＭＳＰ及びＭＳＮの各々のゲートに供給する。
【００２３】
トランジスタＭＳＰは、第１導電型のＭＯＳトランジスタであるＰチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＳＰのソースは電源（電源電圧ＶＤＤ）に接続されている。トランジスタＭＳＮは、第１導電型とは反対導電型の第２導電型のＭＯＳトランジスタであるＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＳＮのソースは接地されている。トランジスタＭＳＰ及びＭＳＮのドレインは互いに接続されるとともに、ノードＮＦＳに接続されている。トランジスタＭＳＰ及びＭＳＮは、ゲートに供給された反転入力信号に応じてオン又はオフに制御される。
【００２４】
リーク抑制スイッチＭＳＬは、例えばＮチャネル型ＭＯＳトランジスタから構成されている。リーク抑制スイッチＭＳＬのドレインは、ノードＮＦＳを介してトランジスタＭＳＰ及びＭＳＮのドレインに接続されている。リーク抑制スイッチＭＳＬのソースはノードＮＶＦに接続されている。リーク抑制スイッチＭＳＬのバックゲートは接地されている。リーク抑制スイッチＭＳＬをオンさせるには、ドレインソース間の電圧の最大値である電源電圧ＶＤＤよりも大きい電圧をゲートに供給する必要がある。
【００２５】
リーク抑制スイッチドライバＳＤは、リーク抑制スイッチＭＳＬのゲートを制御する制御回路である。リーク抑制スイッチドライバＳＤは、ロジック回路（図示せず）からクロック信号ｃｌｋ及び制御信号ｗ＿ｅｎの供給を受け、リーク制御信号ＮＣＳを生成してリーク抑制スイッチＭＳＬのゲートに供給する。
【００２６】
図３は、リーク抑制スイッチドライバＳＤの構成を示す回路図である。リーク抑制スイッチドライバＳＤは、例えばトランジスタＭＳＤ１、トランジスタＭＳＤ２、容量ＣＳＤ１、容量ＣＳＤ２、ＮＡＮＤゲートＮＤ１、インバータＳＤＩ１、インバータＳＤＩ２及びインバータＳＤＩ３から構成されている。
【００２７】
トランジスタＭＳＤ１及びＭＳＤ２は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＳＤ１及びＭＳＤ２のソースは電源（電源電圧ＶＤＤ）に接続されている。トランジスタＭＳＤ１のゲートは、ノードＮＢＳＴに接続されている。トランジスタＭＳＤ２のドレインは、ノードＮＢＳＴに接続されている。
【００２８】
容量ＣＳＤ１の一端は、トランジスタＭＳＤ１のドレイン及びトランジスタＭＳＤ２のゲートに接続されている。容量ＣＳＤ１の他端は、ＮＡＮＤゲートＮＤ１の出力及びインバータＳＤＩ１の入力に接続されている。
【００２９】
容量ＣＳＤ２の一端は、ノードＮＢＳＴを介して、トランジスタＭＳＤ１のゲート及びトランジスタＭＳＤ２のドレインに接続されている。容量ＣＳＤ２の他端は、インバータＳＤＩ１の出力に接続されている。
【００３０】
ＮＡＮＤゲートＮＤ１は、クロック信号ｃｌｋ及び制御信号ｗ＿ｅｎの入力を受け、クロック信号ｃｌｋと制御信号ｗ＿ｅｎとの否定論理積の信号を出力する。
【００３１】
インバータＳＤＩ１は、入力端がＮＡＮＤゲートＮＤ１の出力端及び容量ＣＳＤ１の他端に接続されている。インバータＳＤＩ１は、入力端に供給された信号を反転して容量ＣＳＤ２に供給する。
【００３２】
インバータＳＤＩ２は、制御信号ｗ＿ｅｎの入力を受け、制御信号ｗ＿ｅｎの論理レベルを反転した信号を出力する。
【００３３】
インバータＳＤＩ３は、インバータＳＤＩ２の出力信号（すなわち、制御信号ｗ＿ｅｎの論理レベルを反転した信号）の入力を受け、論理レベルを反転した信号をリーク制御信号ＮＣＳとして出力する。インバータＳＤＩ３の正の電源端子はノードＮＢＳＴに接続され、負の電源端子は接地されている。従って、リーク制御信号ＮＣＳは、ノードＮＢＳＴの電位に応じた信号レベルを有する信号となる。
【００３４】
図４は、リーク抑制スイッチドライバＳＤの動作を示すタイムチャートである。電源供給が有る場合、ＮＡＮＤゲートＮＤ１にはクロック信号ｃｌｋが供給される。制御信号ｗ＿ｅｎは、信号レベルが論理レベル“０”及び“１”に変化する信号であり、リーク抑制スイッチドライバＳＤによるリーク抑制スイッチＭＳＬの制御のトリガとなる信号である。
【００３５】
制御信号ｗ＿ｅｎが論理レベル“０”（すなわち、オフ）の期間では、容量ＣＳＤ１及び容量ＣＳＤ２に電源電圧ＶＤＤが充電される。従って、ノードＮＢＳＴの電位は電源電圧ＶＤＤレベルとなる。インバータＳＤＩ３から出力されるリーク制御信号ＮＣＳは、制御信号ｗ＿ｅｎと同様に論理レベル“０”であり、接地電位の信号レベルとなる。
【００３６】
制御信号ｗ＿ｅｎが論理レベル“１”（すなわち、オン）になると、ノードＮＢＳＴの電位は、電源電圧ＶＤＤレベルの電位に、クロック信号ｃｌｋに同期して電源電圧ＶＤＤレベルに変化する信号が加算された電位となる。すなわち、ノードＮＢＳＴの電位レベルは、クロック信号ｃｌｋに同期したタイミングでＶＤＤと２×ＶＤＤとに変化する。
【００３７】
インバータＳＤＩ３から出力されるリーク制御信号ＮＣＳは、信号レベルがクロック信号ｃｌｋに同期してＶＤＤ及び２×ＶＤＤに変化する信号となる。従って、制御信号ｗ＿ｅｎがオンの間、信号レベルが最大で２×ＶＤＤとなるリーク制御信号ＮＣＳがリーク抑制スイッチＭＳＬのゲートに供給される。
【００３８】
このように、フラグ設定部１０は、電源（電源電圧ＶＤＤ）と第１のノードであるノードＮＶＦとに接続され、入力信号ｉｎに基づいてノードＮＶＦへの電源電圧ＶＤＤの供給又は電源供給の遮断を行う。
【００３９】
再び図２を参照すると、放電部１１は、電流源ＩＤ、トランジスタＭＤ１、容量ＣＤ、トランジスタＭＤＳ及びトランジスタＭＤ２を含む。
【００４０】
電流源ＩＤの一端は、電源に接続されている。トランジスタＭＤ１は、Ｎチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＤ１のゲート及びドレインは、電流源ＩＤの他端に接続されている。トランジスタＭＤ１のソース及びバックゲートは、接地されている。トランジスタＭＤ１は、電流源ＩＤが流す電流を直流電圧に変換する。容量ＣＤは、一端がノードＮＶＤに接続され、他端が接地されている。
【００４１】
トランジスタＭＤ２は、ノードＮＶＦを介して容量ＣＦを放電するトランスコンダクタンス素子である。トランジスタＭＤ２は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＤ２のソース（第１出力端）及びバックゲートは接地されている。トランジスタＭＤ２のドレイン（第２出力端）は、ノードＮＶＦに接続されている。トランジスタＭＤ２のゲート（制御入力端）は、ノードＮＶＤに接続されている。
【００４２】
トランジスタＭＤＳは、トランジスタＭＤ２の入力電圧を制御する制御スイッチである。トランジスタＭＤＳは、例えばＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＤＳのソース（第１端）は、ノードＮＶＤに接続されている。トランジスタＭＤＳのドレイン（第２端）は、電流源ＩＤの他端、トランジスタＭＤ１のゲート及びドレインに接続されている。すなわち、トランジスタＭＤＳのドレインは、電流源ＩＤの電流がトランジスタＭＤ１により変換された直流電圧のノードに接続されている。トランジスタＭＤＳのゲート（制御端）は、放電部１１とフラグ判定部１２との間の第２の接続ラインであるノードＮＣＤに接続されている。トランジスタＭＤＳのバックゲートは接地されている。
【００４３】
フラグ判定部１２は、容量ＣＦの充電電圧に基づいてフラグを判定する判定部である。フラグ判定部１２は、電流源ＩＪ、トランジスタＭＪＰ、トランジスタＭＪＮ及びシュミットインバータＳＩを含む。
【００４４】
トランジスタＭＪＰは、Ｐチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＪＰのゲートはノードＮＶＦに接続されている。トランジスタＭＪＮは、Ｎチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＪＮのソースは接地されている。トランジスタＭＪＮのゲートはノードＮＶＦに接続されている。トランジスタＭＪＰのドレイン及びＭＪＮのドレインは、互いに接続されている。
【００４５】
電流源ＩＪは、一端が電源に接続され、他端がトランジスタＭＪＰのソースに接続されている。すなわち、トランジスタＭＪＰ及びＭＪＮは、電流源ＩＪの他端と接地電位との間に直列接続されたトランジスタ対を構成している。電流源ＩＪは、トランジスタＭＪＰに大電流が流れないように電流値を制限する役割を果たす。
【００４６】
トランジスタＭＪＰのドレイン及びＭＪＮのドレインは、シュミットインバータＳＩの入力端に接続されている。トランジスタＭＪＰ及びＭＪＮのドレインとシュミットインバータＳＩの入力端との間の接続点と放電部１１のトランジスタＭＤＳのゲートとの間には、フィードバックライン（ノードＮＣＤ）が設けられている。
【００４７】
フラグ判定部１２の前段部分を構成するトランジスタＭＪＰ及びＭＪＮは、ノードＮＶＦの電位（すなわち、容量ＣＦの充電電圧）に応じて動作が定まる。例えば、ノードＮＶＦの電位が電源電圧ＶＤＤ付近のとき、トランジスタＭＪＰはオフ、トランジスタＭＪＮはオンのため、ノードＮＣＤはＬレベル（グランド）となる。また、ノードＮＶＦがグランド付近のとき、トランジスタＭＪＰはオン、トランジスタＭＪＮはオフのため、ノードＮＣＤは電流源ＩＪによりＨレベル（電源電圧ＶＤＤ）まで上昇している。
【００４８】
すなわち、ノードＮＶＦが電源電圧ＶＤＤ付近の場合、トランジスタＭＪＰはオフ、トランジスタＭＪＮはオン、ノードＮＣＤはＬレベルとなる。ノードＮＶＦがグランド付近の場合、トランジスタＭＪＰはオン、トランジスタＭＪＮはオフ、ノードＮＣＤはＨレベルとなる。
【００４９】
ノードＮＶＦが電源電圧ＶＤＤ付近から徐々に低下していくと、トランジスタＭＪＰはオフの状態からオンの状態に向かうにつれてソースドレイン間の抵抗が低くなり、トランジスタＭＪＮはオンの状態からオフの状態に向かうにつれてドレインソース間の抵抗が高くなる。ここで、トランジスタＭＪＮがグランドに流す電流よりも電流源ＩＪがトランジスタＭＪＰ経由で流す電流の方が大きくなると、ノードＮＣＤはＬレベルからＨレベルへと変化する。
【００５０】
なお、トランジスタＭＪＰに流れる電流は、電流源ＩＪにより制限されている。従って、ノードＮＶＦの電位が電源電圧ＶＤＤとグランドとの中間電圧になっても、トランジスタＭＪＰ及びトランジスタＭＪＮに大きな貫通電流は流れない。
【００５１】
シュミットインバータＳＩは、フラグ判定部１２の後段部分を構成している。シュミットインバータＳＩは、ノードＮＣＤの電圧レベルに応じて、Ｌレベル又はＨレベルの出力信号ＯＵＴを出力する。
【００５２】
シュミットインバータＳＩは、入出力がヒステリシス特性を有するシュミットトリガインバータである。シュミットインバータＳＩは、出力電圧がＬ（ロー）レベルからＨ（ハイ）レベルに変化する際の入力閾値電圧Ｖｔｈ＿ＬＨと、出力電圧がＨレベルからＬレベルに変化する際の入力閾値電圧Ｖｔｈ＿ＨＬと、を有する（Ｖｔｈ＿ＨＬ＞Ｖｔｈ＿ＬＨ）。このため、ノードＮＣＤが電源電圧ＶＤＤ及びグランドの中間電圧である場合にも出力論理が決まり、貫通電流が流れたままの状態を回避することができる。
【００５３】
出力信号ＯＵＴがＨレベルからＬレベルへと変化するノードＮＶＦの電圧が、フラグ判定の閾値電圧Ｖｔｈ＿ＦＬとなる。従って、電源供給が有り、ノードＮＶＦの電圧が閾値電圧Ｖｔｈ＿ＦＬ以上の場合、ノードＮＣＤはＬレベル、出力信号ＯＵＴはＨレベルとなる。また、電源供給が有り、ノードＮＶＦの電圧が閾値電圧Ｖｔｈ＿ＦＬ未満の場合、ノードＮＣＤはＨレベル、出力信号ＯＵＴはＬレベルとなる。一方、電源供給が無い場合、ノードＮＶＦの電圧と閾値電圧Ｖｔｈ＿ＦＬとの大小にかかわらず、ノードＮＣＤはＬレベル、出力信号ＯＵＴはＬレベルとなる。
【００５４】
次に、本実施例のフラグ保持回路１００の動作について、図５のタイムチャートを参照して説明する。なお、図５では、フラグ“１”を書き込むまでの期間を「〜１０μｓｅｃ」のオーダー、フラグ“１”を保持する期間を「〜１ｓｅｃ」のオーダーで示している。
【００５５】
まず、フラグ保持回路１００は、電源供給が有る状態において、フラグ“０”の書き込みを行う。フラグ設定部１０には、“０”を表すＬレベルの入力信号ｉｎが供給される。トランジスタＭＳＰ及びＭＳＮのゲートには入力信号ｉｎの論理レベルを反転したＨレベルの信号が供給され、トランジスタＭＳＰはオフ、トランジスタＭＳＮはオンとなる。これにより、ノードＮＦＳはグランド付近の電位となる。
【００５６】
リーク抑制スイッチドライバＳＤには、クロック信号ｃｌｋ、Ｈレベルの制御信号ｗ＿ｅｎが供給される。リーク抑制スイッチドライバＳＤは、これに応じてリーク抑制スイッチＭＳＬをオンに制御する。リーク抑制スイッチＭＳＬがオンになると、容量ＣＦが放電され、ノードＮＶＦの電位はグランド付近となる。
【００５７】
ノードＮＶＦの電位がグランド付近のためノードＮＣＤの電位がＨレベル（電源電圧ＶＤＤレベル）となる。フラグ判定部１２は、これを反転したＬレベル（グランドレベル）の出力信号ＯＵＴを出力する。
【００５８】
放電部１１では、ノードＮＣＤの電位がＨレベル（電源電圧ＶＤＤレベル）であるためトランジスタＭＤＳがオンとなる。ノードＮＶＤの電位は、電流源ＩＤからの電流によって定まるトランジスタＭＤ１のゲート電圧Ｖｇ＿ＭＤ１と等しくなる。
【００５９】
次に、フラグ保持回路１００は、電源供給が有る状態において、フラグ“１”の書き込みを行う。フラグ設定部１０には、“１”を表すＨレベルの入力信号ｉｎが供給される。トランジスタＭＳＰ及びＭＳＮのゲートには入力信号ｉｎの論理レベルを反転したＬレベルの信号が供給され、トランジスタＭＳＰはオン、トランジスタＭＳＮはオフとなる。これにより、ノードＮＦＳは電源電圧ＶＤＤ付近の電位となる。
【００６０】
リーク抑制スイッチドライバＳＤには、クロック信号ｃｌｋ、Ｈレベルの制御信号ｗ＿ｅｎが供給される。リーク抑制スイッチドライバＳＤは、これに応じてリーク抑制スイッチＭＳＬをオンに制御する。リーク抑制スイッチＭＳＬがオンになると、容量ＣＦが充電され、ノードＮＶＦの電位は電源電圧ＶＤＤ付近となる。
【００６１】
ノードＮＶＦの電位が電源電圧ＶＤＤ付近であるためノードＮＣＤの電位がＬレベル（グランドレベル）となる。フラグ判定部１２は、これを反転したＨレベル（電源電圧ＶＤＤレベル）の出力信号ＯＵＴを出力する。
【００６２】
放電部１１では、ノードＮＣＤの電位がＬレベル（グランドレベル）であるためトランジスタＭＤＳがオフとなる。容量ＣＤには、電流源ＩＤからの電流によって定まるトランジスタＭＤ１のゲート電圧Ｖｇ＿ＭＤ１が充電されている。このため、ノードＮＶＤの電位は、フラグ“０”の書き込み時と同様、Ｖｇ＿ＭＤ１となる。
【００６３】
次に、フラグ保持回路１００は、フラグ“１”の保持動作を行う。この動作は、電源供給が有る場合と無い場合とで同様の動作となる。
【００６４】
フラグ“１”が設定された後、容量ＣＦには電源電圧ＶＤＤ付近の電圧が充電されているため、ノードＮＶＦの電位は電源電圧ＶＤＤ付近となっている。このとき、トランジスタＭＪＰがオフ、トランジスタＭＪＮがオンとなるため、ノードＮＣＤの電位はＬレベル（グランドレベル）となる。ノードＮＣＤの電位がグランドレベルであるため、トランジスタＭＤＳはオフの状態となる。ノードＮＶＤには、電流源ＩＤからの電流によって定まるトランジスタＭＤ１のゲート電圧Ｖｇ＿ＭＤ１が充電されているが、トランジスタＭＤＳの寄生ダイオードで発生する逆方向リーク電流により、徐々に放電されていく。
【００６５】
図６は、トランジスタＭＤＳの寄生ダイオードＰＤ１を模式的に示す図である。寄生ダイオードＰＤ１は、容量ＣＤに対して並列となるようにノードＮＶＤとグランドとの間に生じている。この寄生ダイオードＰＤ１において発生する逆方向のリーク電流により、容量ＣＤが徐々に放電され、ノードＮＶＤの電位が徐々に低下する。
【００６６】
トランジスタＭＤ２は、ゲートに接続されるノードＮＶＤの電位をドレイン電流に変換する。変換されるドレイン電流の電流値は、ノードＮＶＤの電位の低下に伴い、徐々に小さくなる。トランジスタＭＤ２のドレイン電流は、リーク抑制スイッチＭＳＬ及びトランジスタＭＤ２の寄生ダイオードで発生する逆方向リーク電流と共に、容量ＣＦを徐々に放電していく。
【００６７】
リーク抑制スイッチＭＳＬ及びトランジスタＭＤ２の寄生ダイオードＰＤ２は、図６に示すように、容量ＣＦに対して並列となるようにノードＮＶＦとグランドとの間に生じている。この寄生ダイオードＰＤ２において発生する逆方向のリーク電流、及びトランジスタＭＤ２のドレイン電流によって、容量ＣＦは徐々に放電され、ノードＮＶＦの電位が徐々に低下する。
【００６８】
ノードＮＶＦの電位がフラグ判定の閾値電圧Ｖｔｈ＿ＦＬを下回るまで、フラグ“１”は保持される。フラグ“１”の設定動作の終了時点から、ノードＮＶＦの電位がフラグ判定の閾値電圧Ｖｔｈ＿ＦＬを下回る時点までの期間が、フラグ“１”の保持期間となる。
【００６９】
フラグ“１”の保持期間は、フラグ保持回路１００の３つの内部ノードであるノードＮＶＦ、ノードＮＣＤ及びノードＮＶＤの電位の変化によって定まる。すなわち、フラグ“１”の保持動作は、３つのノードＮＶＦ、ＮＣＤ及びＮＶＤで完結している。
【００７０】
フラグ“１”の保持期間において、ノードＮＶＦには、容量ＣＦの一端、オフの状態のリーク抑制スイッチＭＳＬのソース、トランジスタＭＤ２のドレイン、トランジスタＭＪＰのゲート、及びトランジスタＭＪＮのゲートが接続されている。そして、当該期間において、ノードＮＶＦの電位は、徐々に低下する。
【００７１】
また、フラグ“１”の保持期間において、ノードＮＣＤには、オフの状態のトランジスタＭＪＰのドレイン、オン状態のトランジスタＭＪＮのドレイン、及びトランジスタＭＤＳのゲートが接続されている。そして、当該期間において、ノードＮＣＤの電位は、Ｌレベル（グランドレベル）となる。
【００７２】
また、フラグ“１”の保持期間において、ノードＮＶＤには、容量ＣＤの一端、オフ状態のトランジスタＭＤＳのソース、及びトランジスタＭＤ２のゲートが接続されている。そして、当該期間において、ノードＮＶＤの電位は、徐々に低下する。
【００７３】
このように、各ノードの状態変化（電位レベルの変化）には、容量ＣＤ、容量ＣＦ、トランジスタＭＪＰ（オフの状態）、トランジスタＭＪＮ（オンの状態）、トランジスタＭＤＳ（オフの状態）、リーク抑制スイッチＭＳＬ（オフの状態）及びトランジスタＭＤ２が関わる。これらの素子は、電源に直接接続される素子ではなく、状態及び動作（例えば、容量ＣＤの充電電圧により決まるトランジスタＭＤ２のドレイン電流や、容量ＣＦの充電電圧）は電源供給の有無にかかわらず同様となる。
【００７４】
図７は、本実施例のフラグ保持回路１００とは異なる比較例のフラグ保持回路２００の構成を示す回路図である。
【００７５】
フラグ保持回路２００のフラグ設定部２０は、フラグ“１”の設定時にＨレベルとなる入力信号ｃｔｒｌの供給を受ける。リーク抑制スイッチＭＳＷのゲートには、電源電圧ＶＤＤを動作電圧とするインバータＩＮＶ１及びＩＮＶ２を介して、入力信号ｃｔｒｌの信号レベルを電源電圧ＶＤＤレベルにした信号が印加される。その際、リーク抑制スイッチＭＳＷのドレインには、電源電圧ＶＤＤよりも小さい基準電圧ＶＲＥＦを動作電圧とするインバータＩＮＶ３を介して、入力信号ｃｔｒｌの信号レベルを基準電圧ＶＲＥＦレベルにした信号が供給される。リーク抑制スイッチＭＳＷがオンとなることにより、容量ＣＦは基準電圧ＶＲＥＦのレベルまで充電される。
【００７６】
フラグ判定部２２は、容量ＣＦの充電電圧を反映したノードＮＶＦの電位を所定の閾値電圧と比較することにより、フラグが“０”か“１”かの判定を行う。
【００７７】
放電部２１は、電流源ＩＤ、トランジスタＭＤ１、トランジスタＭＤ２、容量ＣＤ及びトランジスタＭＤＳを有する。電流源ＩＤの一端は、電源に接続されている。トランジスタＭＤ１は、Ｎチャネル型ＭＯＳトランジスタから構成され、ゲート及びドレインは電流源ＩＤの他端に接続され、ソース及びバックゲートは接地されている。
【００７８】
トランジスタＭＤ２はＮチャネル型ＭＯＳトランジスタから構成され、ドレインがノードＮＶＦに接続され、ゲートがノードＮＶＤに接続され、ソース及びバックゲートが接地されている。容量ＣＤは、一端がノードＮＶＤに接続され、他端が接地されている。トランジスタＭＤＳは、Ｎチャネル型ＭＯＳトランジスタから構成され、ソースがノードＮＶＤ、ドレイン又がＭＤ１のゲート及びドレインと電流源ＩＤの他端に接続されている。
【００７９】
トランジスタＭＤＳのゲートには、パワーオンリセット部ＰＯＲからパワーオンリセット信号ＰＲが供給される。リーダライタからタグ回路への電源供給が有る場合には、パワーオンリセット部ＰＯＲは、電源電圧ＶＤＤレベルの信号をパワーオンリセット信号ＰＲとしてトランジスタＭＤＳのゲートに印加する。リーダライタからタグ回路への電源供給が無い場合には、パワーオンリセット部ＰＯＲは、グランドレベルの信号をパワーオンリセット信号ＰＲとしてトランジスタＭＤＳのゲートに印加する。従って、電源供給が有る場合にはトランジスタＭＤＳはオンとなり、電源供給が無い場合にはトランジスタＭＤＳはオフとなる。
【００８０】
図８Ａは、トランジスタＭＤＳがオンの場合（すなわち、電源供給が有る場合）と、トランジスタＭＤＳがオフの場合（すなわち、電源供給が無い場合）とにおけるトランジスタＭＤ２のゲート電圧（すなわち、容量ＣＤの充電電圧）の変化を示す図である。
【００８１】
トランジスタＭＤＳがオンの場合、トランジスタＭＤ２のゲートは、トランジスタＭＤ１及び電流源ＩＤを介して電源に接続される。従って、トランジスタＭＤ２のゲート電圧は一定となる。一方、トランジスタＭＤＳがオフの場合、トランジスタＭＤ２のゲートは電源から切り離される。容量ＣＤは、トランジスタＭＤＳの寄生ダイオードＰＤ１で発生する逆方向リーク電流により、徐々に放電される。
【００８２】
図８Ｂは、トランジスタＭＤＳがオンの場合（すなわち、電源供給が有る場合）と、トランジスタＭＤＳがオフの場合（すなわち、電源供給が無い場合）とにおけるトランジスタＭＤ２のドレイン電流（すなわち、トランジスタＭＤ２による放電電流）の変化を示す図である。
【００８３】
トランジスタＭＤＳがオンの場合、容量ＣＦの充電電圧が０に近づくまでの間、放電電流はほぼ一定となる。容量ＣＦの充電電圧が０に近づくと、放電電流は一気に０に落ちる。一方、トランジスタＭＤＳがオフの場合、容量ＣＤの放電によるトランジスタＭＤ２のゲート電圧の減少に伴い、放電電流は徐々に減少する。
【００８４】
図８Ｃは、トランジスタＭＤＳがオンの場合（すなわち、電源供給が有る場合）と、トランジスタＭＤＳがオフの場合（すなわち、電源供給が無い場合）とにおける容量ＣＦの充電電圧の変化（すなわち、フラグ電圧の変化）を示す図である。
【００８５】
容量ＣＦは、トランジスタＭＤ２のドレイン電流と、リーク抑制スイッチＭＳＷ及びトランジスタＭＤ２の寄生ダイオードで発生する逆リーク電流と、により放電される。トランジスタＭＤＳがオンの場合、トランジスタＭＤ２のドレイン電流（放電電流）がほぼ一定であるため、容量ＣＦの充電電圧の減少率はほぼ一定となる。一方、トランジスタＭＤＳがオフの場合、トランジスタＭＤ２のドレイン電流（放電電流）が徐々に減少するのに応じて、容量ＣＦの充電電圧の減少率が変化する。
【００８６】
従って、容量ＣＦの充電電圧がフラグ判定の閾値電圧Ｖｔｈ＿ｆｌａｇを下回るタイミングは、トランジスタＭＤＳがオンの場合とオフの場合とで異なり、オンの場合のタイミング（図８Ｃにｔｐ＿ｏｎとして示す）の方がオフの場合のタイミング（図８Ｃにｔｐ＿ｏｆｆとして示す）よりも早い。すなわち、トランジスタＭＤＳがオンの場合の方が、オフの場合よりもフラグ“１”の保持期間が短い。従って、電源供給がある場合と無い場合とで、フラグの保持期間に差異が生じることになる。
【００８７】
これに対し、図２に示すように、本実施例のフラグ保持回路１００は、フラグ判定部１２の内部ノードであるノードＮＣＤを放電部１１のトランジスタＭＤＳのゲートに接続（すなわち、フィードバック）させることにより、容量ＣＦの充電電圧によって、トランジスタＭＤＳのドレイン電流（放電電流）を制御している。すなわち、放電部１１は、容量ＣＦの充電電圧に応じてフラグ判定部１２から出力された信号に基づき容量ＣＦの放電を行う。
【００８８】
このため、フラグ判定部１２によって“１”と判定されるような高い充電電圧が容量ＣＦに充電されているときでも、トランジスタＭＪＰ（オフの状態）、トランジスタＭＪＮ（オンの状態）、トランジスタＭＤＳ（オフの状態）及びリーク抑制スイッチＭＳＬ（オフの状態）、トランジスタＭＤ２、及び容量ＣＤの充電電圧（すなわち、ノードＮＶＤ）だけで動作が完結している。これらの素子は、いずれも直接電源に接続されていないため、フラグ保持回路１００の動作は、電源供給の有無にかかわらず同様の動作となる。
【００８９】
従って、本実施例のフラグ保持回路１００によれば、フラグの保持期間を決める放電部１１の動作（放電電流）が電源供給の有無にかかわらず同じであるため、電源供給の有無にかかわらずフラグ保持期間を一定にすることができる。
【００９０】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、ノードＮＣＤが電源電圧ＶＤＤ及びグランドの中間電圧である場合に貫通電流が流れたままの状態となることを回避するため、フラグ判定部１２の後段部分にシュミットインバータＳＩを用いる構成について説明した。しかし、フラグ判定部１２の後段部分の構成はこれに限られない。
【００９１】
図９は、フラグ判定部１２の後段部分にＮＡＮＤゲートＮＤ２を用いた場合の回路構成を示す図である。ＮＡＮＤゲートＮＤ２の入力端の一方はノードＮＣＤに接続されている。ＮＡＮＤゲートＮＤ２の入力端の他方には、出力制御信号ｒ＿ｅｎが供給される。
【００９２】
出力制御信号ｒ＿ｅｎは、Ｈレベル（電源電圧ＶＤＤレベル）及びＬレベル（グランドレベル）に変化する信号である。出力制御信号ｒ＿ｅｎがＨレベルの場合、ＮＡＮＤゲートＮＤ２は、ノードＮＣＤの電位を論理反転した信号を出力信号ＯＵＴとして出力する。これにより、ノードＮＶＦの電圧（容量ＣＦの充電電圧）が判定される。
【００９３】
一方、出力制御信号ｒ＿ｅｎがＬレベルの場合、ＮＡＮＤゲートＮＤ２は、ノードＮＣＤの電位にかかわらず、Ｈレベル（電源電圧レベル）の信号を出力信号ＯＵＴとして出力する。すなわち、フラグ判定部１２は判定動作を行わず、出力論理が固定される。
【００９４】
かかる構成によれば、ノードＮＣＤが中間電圧のときはＬレベルの出力制御信号ｒ＿ｅｎを供給することにより出力論理を固定し、判定動作を行う場合にのみＨレベルの出力制御信号ｒ＿ｅｎを供給して出力論理の固定を解除することができる。
【００９５】
図１０は、フラグ判定部１２の後段部分にＮＯＲゲートＮＲを用いた場合の回路構成を示す図である。ＮＯＲゲートＮＲの入力端の一方はノードＮＣＤに接続されている。ＮＯＲゲートＮＲの入力端の他方には、出力制御信号ｒ＿ｅｎｂが供給される。
【００９６】
出力制御信号ｒ＿ｅｎｂは、Ｈレベル（電源電圧ＶＤＤレベル）及びＬレベル（グランドレベル）に変化する信号である。出力制御信号ｒ＿ｅｎｂがＬレベルの場合、ＮＯＲゲートＮＲは、ノードＮＣＤの電位を論理反転した信号を出力信号ＯＵＴとして出力する。これにより、ノードＮＶＦの電圧（容量ＣＦの充電電圧）が判定される。
【００９７】
一方、出力制御信号ｒ＿ｅｎｂがＨレベルの場合、ＮＯＲゲートＮＲは、ノードＮＣＤの電位にかかわらず、Ｌレベル（グランドレベル）の信号を出力信号ＯＵＴとして出力する。すなわち、フラグ判定部１２は判定動作を行わず、出力論理が固定される。
【００９８】
かかる構成によれば、ノードＮＣＤが中間電圧のときはＨレベルの出力制御信号ｒ＿ｅｎｂを供給することにより出力論理を固定し、判定動作を行う場合にのみＬレベルの出力制御信号ｒ＿ｅｎｂを供給して出力論理の固定を解除することができる。
【００９９】
ＮＡＮＤゲートＮＤ２を用いる構成（図９）及びＮＯＲゲートＮＲを用いる構成（図１０）のいずれによっても、フラグ判定時以外には出力論理を固定することにより、上記実施例のようにシュミットインバータＳＩを用いた場合と同様、貫通電流を回避し、出力を２値化することができる。また、これらの構成は、出力側で論理レベルのトグルを伝搬させたくない場合（すなわち、余計なトグルによる貫通電流を発生させたくない場合）には特に有用となる。
【０１００】
また、上記実施例では、Ｎチャネル型ＭＯＳトランジスタからなるリーク抑制スイッチＭＳＬのソースがノードＮＶＦに接続され、ドレインがＮＦＳに接続されている場合について説明した。しかし、リーク抑制スイッチＭＳＬのソース及びドレインは、いずれか一方がノードＮＦＳに接続され、他方がノードＮＶＦに接続されていればよい。
【０１０１】
また、上記実施例では、トランジスタＭＤＳのドレインが電流源ＩＤの他端に接続され、ソースがノードＮＶＤに接続されている場合について説明した。しかし、トランジスタＭＤＳのソース及びドレインは、いずれか一方が電流源ＩＤに接続され、他方がノードＮＶＤに接続されていればよい。
【符号の説明】
【０１０２】
１００，２００  フラグ保持回路
１０，２０  フラグ設定部
１１，２１  放電部
１２，２２  フラグ判定部
ＦＳＩ  インバータ
ＳＤ  リーク抑制スイッチドライバ
ＭＳＬ  リーク抑制スイッチ
ＳＩ  シュミットインバータ
ＮＤ１、ＮＤ２  ＮＡＮＤゲート
ＮＲ  ＮＯＲゲート
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３  インバータ
ＳＤＩ１，ＳＤＩ２，ＳＤＩ３  インバータ
【図１】
2019205081.tif 000003
【図２】
2019205081.tif 000004
【図３】
2019205081.tif 000005
【図４】
2019205081.tif 000006
【図５】
2019205081.tif 000007
【図６】
2019205081.tif 000008
【図７】
2019205081.tif 000009
【図８Ａ】
2019205081.tif 000010
【図８Ｂ】
2019205081.tif 000011
【図８Ｃ】
2019205081.tif 000012
【図９】
2019205081.tif 000013
【図１０】
2019205081.tif 000014