(57)【要約】【課題】  撮像素子から、ローリングシャッタ歪を軽減し、且つ高速に信号を読み出せるようにすること。【解決手段】  各画素が、受光した光を電荷に光電変換する光電変換素子と、電荷を保持する電荷保持部と、前記光電変換素子と前記電荷保持部との間に設けられた転送手段とを有する、複数の画素を含む画素部と、前記画素部の読み出し制御を行う制御手段と、前記画素部から読み出された電気信号をＡＤ変換するための、各列に第１の数ずつ備えられたＡＤ変換部と、を有し、前記第１の数は複数であって、前記制御手段は、前記光電変換素子から前記電荷保持部への電荷の転送を、前記第１の数よりも少ない行数ずつ行うように前記転送手段を制御する。【選択図】  図５
2019205086.tif 000002
【特許請求の範囲】
【請求項１】
各画素が、受光した光を電荷に光電変換する光電変換素子と、電荷を保持する電荷保持部と、前記光電変換素子と前記電荷保持部との間に設けられた転送手段とを有する、複数の画素を含む画素部と、
前記画素部の読み出し制御を行う制御手段と、
前記画素部から読み出された電気信号をＡＤ変換するための、各列に第１の数ずつ備えられたＡＤ変換部と、を有し、
前記第１の数は複数であって、前記制御手段は、前記光電変換素子から前記電荷保持部への電荷の転送を、前記第１の数よりも少ない行数ずつ行うように前記転送手段を制御することを特徴とする撮像素子。
【請求項２】
前記制御手段は、前記光電変換素子から前記電荷保持部への電荷の転送を、１行ずつ順に行うように前記転送手段を制御し、前記第１の数の行の、前記電荷保持部への電荷の転送の完了に伴って、前記電荷保持部へ転送した電荷に対応する電気信号を、並列に、行毎に異なる前記ＡＤ変換部へそれぞれ出力するように制御することを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記制御手段は、前記光電変換素子から前記電荷保持部への電荷の転送を、前記第１の数よりも少ない第２の数の行ずつ順に行うように前記転送手段を制御し、前記第１の数の行の、前記電荷保持部への電荷の転送の完了に伴って、前記電荷保持部へ転送した電荷に対応する電気信号を、並列に、行毎に異なる前記ＡＤ変換部へそれぞれ出力するように制御することを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記制御手段は、前記光電変換素子から前記電荷保持部への電荷の転送を、１行ずつ順に行うように前記転送手段を制御し、前記電荷保持部へ転送した電荷に対応する電気信号を、予め決められた時間間隔で１行ずつ順に、行毎に異なる前記ＡＤ変換部へそれぞれ出力するように制御することを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記制御手段は、前記光電変換素子から前記電荷保持部への電荷の転送を、前記第１の数よりも少ない第２の数の行ずつ順に行うように前記転送手段を制御し、前記電荷保持部へ転送した電荷に対応する電気信号を、予め決められた時間間隔で１行ずつ順に、行毎に異なる前記ＡＤ変換部へそれぞれ出力するように制御することを特徴とする請求項１に記載の撮像素子。
【請求項６】
前記ＡＤ変換部は、前記第１の数の行の電気信号の出力の完了に伴って、並列に前記第１の数の行の電気信号のＡＤ変換を行うことを特徴とする請求項４または５に記載の撮像素子。
【請求項７】
前記ＡＤ変換部は、各行の電気信号の出力の完了に伴って、行毎に異なるタイミングでＡＤ変換を行うことを特徴とする請求項４または５に記載の撮像素子。
【請求項８】
各画素が、受光した光を電荷に光電変換する光電変換素子と、電荷を保持する電荷保持部と、前記光電変換素子と前記電荷保持部との間に設けられた転送手段とを有する、複数の画素を含む画素部と、前記画素部の読み出し制御を行う制御手段と、前記画素部から読み出された電気信号をＡＤ変換するための、各列に第１の数ずつ備えられたＡＤ変換部と、を有する撮像装置の制御方法であって、
前記第１の数は複数であって、
前記制御手段が、前記光電変換素子から前記電荷保持部への電荷の転送を、前記第１の数よりも少ない行数ずつ行うように前記転送手段を制御する制御工程と
を有することを特徴とする撮像素子の制御方法。
【請求項９】
請求項１乃至７のいずれか１項に記載の撮像素子と、
前記撮像素子から出力された信号に対して画像処理する画像処理手段と
を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及びその制御方法、及び撮像装置に関し、特に撮像素子から効率よく信号を読み出す技術に関するものである。
【背景技術】
【０００２】
近年、光電変換素子で構成される撮像素子を用いた、デジタル一眼レフカメラや、デジタルビデオカメラにおいて、高精細化や高速化の進歩が大きく進んでいる。
【０００３】
すなわち、撮像素子の画素数が１９２０×１０８０画素から３８４０×２１６０画素、更には７６８０×４３２０画素へとより高精細化が進んでいる。同様に、動画撮影のフレームレートも、３０ｆｐｓから６０ｆｐｓ、更には１２０ｆｐｓとより高フレームレート化が進んでいる。
【０００４】
撮像素子から出力される画像データの高精細化や高フレームレート化が進むと、撮像素子に内蔵されているＡＤ変換器の動作周波数が高くなる。
【０００５】
図１０は、動画のフレームレート（ｆｐｓ：Ｆｒａｍｅｓ  Ｐｅｒ  Ｓｅｃｏｎｄ）と画素数、並びに各画素の画素信号に対して１４ＢｉｔのＡＤ変換器で量子化を行う場合の、ＡＤ変換器の動作周波数を示している。図１０に示されるように、３８４０×２１６０画素の画像データを６０ｆｐｓで読み出す場合、６０×２１６０×２＾１４≒２．１２ＧＨｚとなり、極めて高い周波数で、ＡＤ変換器を動作させることが求められる。
【０００６】
撮像素子から高速に信号を読み出す方法として、特許文献１には、ＣＭＯＳ型撮像素子を複数の行単位に分割して、該複数の行単位に露光及び読み出しを行うことで、ＣＭＯＳ型撮像素子からの読み取りを短縮し、高速動作することが開示されている。
【０００７】
また、特許文献２には、ＣＭＯＳ型撮像素子を用いた装置において、フレーム読み出し速度を高速化する方法として、ＣＭＯＳ型撮像素子の各々の列に対して、複数の列読み出し線を設け、複数の行を該複数の列読み出し線に振り分ける構成が開示されている。該構成により複数行の同時読み出しを行うことで、ＣＭＯＳ型撮像素子からの読み取りを短縮し、高速動作することが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３６６８８７号公報
【特許文献２】特開２００５−３１１８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された従来技術では、ＣＭＯＳ型撮像素子を複数の行単位に分割し、該複数の行単位で露光及び読み出しを行うため、公知のＣＭＯＳ型撮像素子の読み出しに伴うローリングシャッタ歪が、該複数の行単位で発生する。つまり、ローリングシャッタ歪が該複数の行単位で発生し、該複数の行単位の境界で歪が大きく見えるという課題がある。
【００１０】
また、特許文献２に開示された従来技術においても、ＣＭＯＳ型撮像素子を複数行の同時読み出しを行うため、特許文献１と同様に、ローリングシャッタ歪が該複数の行単位で発生し、該複数の行単位の境界での歪が大きく見えるという課題がある。
【００１１】
本発明は上記問題点を鑑みてなされたものであり、撮像素子から、ローリングシャッタ歪を軽減し、且つ高速に信号を読み出せるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の撮像素子は、各画素が、受光した光を電荷に光電変換する光電変換素子と、電荷を保持する電荷保持部と、前記光電変換素子と前記電荷保持部との間に設けられた転送手段とを有する、複数の画素を含む画素部と、前記画素部の読み出し制御を行う制御手段と、前記画素部から読み出された電気信号をＡＤ変換するための、各列に第１の数ずつ備えられたＡＤ変換部と、を有し、前記第１の数は複数であって、前記制御手段は、前記光電変換素子から前記電荷保持部への電荷の転送を、前記第１の数よりも少ない行数ずつ行うように前記転送手段を制御する。
【発明の効果】
【００１３】
本発明によれば、撮像素子から、ローリングシャッタ歪を軽減し、且つ高速に信号を読み出すことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態における撮像装置の概略構成を示すブロック図。
【図２】実施形態における撮像素子の構成例を示す図。
【図３】実施形態における画素及びＡＤ変換部の構成例を示す図。
【図４】実施形態における比較回路の入出力動作を示すタイミングチャート。
【図５】第１の実施形態における撮像素子の動作を説明するタイミングチャート。
【図６】第２の実施形態における撮像素子の動作を説明するタイミングチャート。
【図７】第３の実施形態における撮像素子の動作を説明するタイミングチャート。
【図８】第４の実施形態における撮像素子の動作を説明するタイミングチャート。
【図９】第５の実施形態における撮像素子の動作を説明するタイミングチャート。
【図１０】撮像素子の動作周波数を体系的に示した図。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。
【００１６】
図１は、本発明の実施形態における撮像装置の概略構成を示すブロック図である。図１において、レンズユニット１００は、フォーカスレンズやズームレンズ、更には絞り等を有する光学系で構成される。レンズ駆動部１０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）／ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１０４からの指示に基づいてレンズユニット１００のフォーカスレンズやズームレンズ、絞りを適切に駆動する。これにより、レンズユニット１００に入射する被写体光を、撮像素子１０２に結像させる。
【００１７】
撮像素子１０２は、レンズユニット１００を介して受光した光の強度に応じた電気信号に変換する光電変換素子を有し、光電変換素子により変換されたアナログの電気信号をデジタルの電気信号に変換して出力する。デジタルフロントエンド（ＤＦＥ）１０３は、撮像素子１０２が出力する電気信号に対して、複数画素の並び替えや加算等の単純なデジタル処理を行う。ＣＰＵ／ＤＳＰ１０４は、ＤＦＥ１０３により処理されたデジタル信号に対して、例えば、色域変換、ホワイトバランス補正、ガンマ補正、傷補正、画像圧縮処理等の高度なデジタル画像処理を行い、画像データを生成する。更に、ＣＰＵ／ＤＳＰ１０４は、レンズ駆動部１０１の制御や、撮像素子１０２の動作制御、ＤＦＥ１０３の各種制御も行う。
【００１８】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０５は、ＣＰＵ／ＤＳＰ１０４が高度なデジタル画像処理を行うための、作業用のバッファメモリとして使用される。記録部１０６は、ＣＰＵ／ＤＳＰ１０４で生成された画像信号を記録媒体に記録するものであり、その形態は特に限定されるものではない。
【００１９】
図２は、撮像素子１０２の構成例を示す図である。図２に示すように撮像素子１０２は、画素部１０、選択回路１２、水平走査回路１３、及びＡＤ変換部１４を有する。
【００２０】
画素部１０には、それぞれが光電変換素子を有する複数の画素１１が行列状に配置されている。なお、図２では、８行×４列の画素１１を示しているが、実際には、数百から数千の行及び列からなる画素１１で構成される。また、画素部１０の各画素は、例えば図２に示すような、Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の、所謂ベイヤー配列のフィルタにより覆われている。なお、画素部１０の構成はこれに限定されるものではなく、他に、例えば、Ｃ（Ｃｙａｎ）、Ｍ（Ｍａｇｅｎｔａ）、Ｙ（Ｙｅｌｌｏｗ）のフィルタ等を用いて構成してもよい。
【００２１】
選択回路１２は、画素部１０に含まれる複数の画素１１を、行単位で選択する。ＡＤ変換部１４は、選択回路１２により選択された画素１１の電気信号をデジタル信号に変換する。本実施形態では、ＡＤ変換部１４は、各列にそれぞれ４つのＡＤ変換器ＡＤＣ＿Ａ〜ＡＤＣ＿Ｄを有し、４行を１つのグループとして、グループ単位で並列にＡＤ変換することが可能な構成を有する。水平走査回路１３は、ＡＤ変換部１４により変換されたデジタル信号を、列ごとに順次出力するように制御する。
【００２２】
図３は、図２における１つの画素１１及び、画素１１に付随するＡＤ変換部１４を構成する４つのＡＤ変換器ＡＤＣ＿Ａ〜ＡＤＣ＿Ｄのいずれかの構成、並びに各制御信号を示す図である。なお、図３においては「ＡＤＣ」により表している。
【００２３】
まず画素１１について説明する。フォトダイオード（ＰＤ）２０は、受光した光を電荷に変換する光電変換素子である。転送トランジスタ２１は、ＰＴＸ信号により、ＰＤ２０に発生した電荷をフローティングディフュージョン部（ＦＤ）２２（電荷保持部）に転送する。
【００２４】
リセットトランジスタ２３は、ＰＲＥＳ信号により制御され、オンしたときに、ＦＤ２２を電源電圧ＶＤＤに初期化する。増幅トランジスタ２４は、ＦＤ２２に蓄積された電荷に対応する信号を出力するための増幅トランジスタである。選択トランジスタ２５は、ＰＳＥＬ信号により制御され、オンしたときに、増幅トランジスタ２４で増幅された信号をＡＤ変換部１４に出力する。
【００２５】
なお、本実施形態の画素１１は、ＰＤ２０、転送トランジスタ２１、ＦＤ２２、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５により構成されるものとするが、これに限られるものでは無い。例えば、該画素１１内に、複数のＰＤ２０を設けたものや、ＦＤ２２と同等の働きをするメモリを有する構成等であってもよい。
【００２６】
次に、ＡＤ変換部１４を構成するＡＤ変換器ＡＤＣについて説明する。定電流回路３１は、増幅トランジスタ２４のソース端子を定電流負荷で駆動するための電流回路である。増幅トランジスタ２４により増幅された電圧値がサンプル／ホールド（ＳＨ）回路３２に画素信号として保持される。ランプ回路３３は、ＳＨ回路３２の画素信号が取り得る範囲の値に応じた時間の経過とともに信号レベルが増加または減少するランプ信号を生成するものである。ＳＨ回路３２の出力と、ランプ回路３３により生成されたランプ信号は、比較回路３４に入力される。
【００２７】
図４は、比較回路３４の動作を簡潔に表したものである。ＳＨ期間４１は、ＳＨ回路３２に画素１１から出力された画素信号を保持するための期間である。また、比較期間４２は、ＳＨ回路３２から出力される画素信号と、ランプ信号のレベルの大小を比較する期間である。一般的に、ＳＨ期間４１と比較期間４２との合計期間は、水平同期期間もしくはそれより短い期間に相当する。例えば、横３８４０ｘ縦２１６０の画素信号を６０ｆｐｓで読み出すための水平同期期間は、６０（ｆｐｓ）ｘ２１６０≒１３０ＫＨｚとなる。
【００２８】
比較回路３４は、ランプ信号が増加し始めてから、ランプ信号が画素信号を上回るまで、ハイレベルのＥＮ信号を後段のカウンタ回路３６に出力する。ここで、ランプ回路３３の動作周波数は、画素信号の分解能に依存する。例えば、１４Ｂｉｔの分解能を持たせる場合、カウンタ回路３６は、水平同期期間中に２１４＝１６３８４のカウント動作をする必要がある。
【００２９】
クロック回路３５は、ランプ回路３３とカウンタ回路３６を動作させる為の基準となるクロックを生成するものである。例えば、上述したように横３８４０ｘ縦２１６０の画素信号を６０ｆｐｓで読み出す場合の水平同期期間に略相当する１３０ＫＨｚ中に１６３８４カウントするためには、１３０ＫＨｚｘ１６３８４≒２．１２ＧＨｚ以上の動作周波数が求められる。
【００３０】
なお、ランプ回路３３及びクロック回路３５は、各ＡＤＣに備えるのではなく、ＡＤ変換部１４に１つ構成しても、複数のＡＤ変換器ＡＤＣ＿Ａ〜ＡＤＣ＿Ｄ毎に備えるようにしても良い。
【００３１】
カウンタ回路３６は、比較回路３４から出力されるＥＮ信号がハイレベルである期間、クロック回路３５が出力するクロックをカウントする為の、１４Ｂｉｔバイナリーカウンタである。ただし、カウンタ回路３６を最も単純なバイナリーカウンタで構成すると、カウンタ値の遷移により、そのカウント値が大きく変化する個所が存在する。例えば「０１＿１１１１＿１１１１＿１１１１」から「１０＿００００＿００００＿００００」にカウント値が遷移する時には、全てのＢｉｔが反転し、大きなデジタルノイズ源になる可能性がある。バイナリーカウンタの他に、カウンタ値の遷移が常に１Ｂｉｔのみの反転で構成されるグレイコードカウンタも知られており、カウンタ回路３６は、グレイコードカウンタを利用してデジタルノイズ源を抑えるものであってもよい。
【００３２】
Ｐ／Ｓ変換回路３７は、カウンタ回路３６でカウントされた１４Ｂｉｔカウント値を、シリアルデータに変換して後段のＤＦＥ１０３に出力する。なお、Ｐ／Ｓ変換回路３７を省略して、後段のＤＦＥ１０３に１４Ｂｉｔのパラレルデータを出力してもよい。
【００３３】
本実施形態では、ＡＤ変換部１４として、上述した構成を有する４つのＡＤ変換器ＡＤＣ＿Ａ〜ＡＤＣ＿Ｄを、画素１１の列毎に設けるものとするが、これに限られるものではなく、例えば、複数列毎に設けるように構成してもよい。また、各列に配置するＡＤ変換器ＡＤＣの数も４つに限られるものでは無く、各グループに含まれる行数により、適宜変更すれば良い。
【００３４】
また、ＡＤ変換部１４の構成として、ランプ信号を用いる逐次比較型に関して上述した。しかしながら、回路規模は大きくなるが、複数の比較器を並列に動作させる並列比較型や、Ｎ−Ｂｉｔの逐次比較型ＡＤ変換部を多段接続する循環型等であってもよい。並列比較型や循環型のＡＤ変換器は、回路規模が大きくなるが、逐次比較型のＡＤ変換器に比べて動作周波数を低く抑えることが可能である。
【００３５】
上記構成を有する撮像装置は、以下に説明する実施形態において共通に用いられる。
【００３６】
＜第１の実施形態＞
次に、本発明の第１の実施形態について説明する。図５は、例えば横３８４０×縦２１６０の画素信号を、６０ｆｐｓで読み出す場合の第１の実施形態における動作を示すタイミングチャートである。
【００３７】
図５において、Ｖ＿ＳＹＮＣは垂直同期信号を示し、本実施形態においてはフレームレートに相当する６０Ｈｚの信号となる。Ｈ＿ＳＹＮＣは水平同期信号を示し、垂直同期信号の１周期の間に、画素部１０を構成する画素１１の行数に相当する数の信号を出力する。本実施形態において、その周波数は、２１６０行ｘ６０Ｈｚ＝１２９．６ｋＨｚである。
【００３８】
上述したように、本実施形態においては、第１行目から第４行目を１つのグループ（第１グループ）とし、以降４行毎に１つのグループとして処理が行われ、図２に示す８行×４列の画素１１からなる例では、２つのグループからなる。以下の説明においては、転送トランジスタ２１をオン／オフするＰＴＸ信号及び選択トランジスタ２５をオン／オフするＰＳＥＬ信号に、グループ番号を表す（ｎ）（ｎ＝１または２）と、各グループにおける１〜４行目を表すＡ〜Ｄを付加する。
【００３９】
まず、時刻ｔ１において、選択回路１２はＰＴＸ＿Ａ（１）をＨレベルにし、第１グループの第１行目の画素１１を選択し、該画素１１の転送トランジスタ２１を駆動して、ＰＤ２０に蓄積されている電荷をＦＤ２２に転送する。同様にして、時刻ｔ２において、ＰＴＸ＿Ｂ（１）をＨレベルにして第１グループの第２行目の転送処理、時刻ｔ３において、ＰＴＸ＿Ｃ（１）をＨレベルにして第１グループの第３行目の転送処理を行う。更に、時刻ｔ４において、ＰＴＸ＿Ｄ（１）をＨレベルにして第１グループの第４行目の転送処理を行う。
【００４０】
第１グループの転送処理が完了すると、時刻ｔ５において、選択回路１２は、ＰＳＥＬ＿Ａ（１）、ＰＳＥＬ＿Ｂ（１）、ＰＳＥＬ＿Ｃ（１）、ＰＳＥＬ＿Ｄ（１）を同時にＨレベルにし、第１〜第４行目の選択トランジスタ２５をオンする。これにより、第１グループの第１行目の信号はＳＥＬ＿Ａ（１）、第２行目の信号はＳＥＬ＿Ｂ（１）、第３行目の信号はＳＥＬ＿Ｃ（１）、第４行目の信号はＳＥＬ＿Ｄ（１）がＡＤ変換部１４に出力される。
【００４１】
ＡＤ変換部（１４）に出力された、第１グループの４行分の信号ＳＥＬ＿Ａ（１）〜ＳＥＬ＿Ｄ（１）は、図３及び図４を用いて説明したようにしてＮ−ｂｉｔのデジタル信号にＡＤ変換される。ここで、図５に示されるように、信号ＳＥＬ＿Ａ（１）〜ＳＥＬ＿Ｄ（１）は、水平同期信号の４倍周期の間に、ＡＤ変換される。
【００４２】
１行ずつＡＤ変換する場合、横３８４０×縦２１６０の画素信号を６０ｆｐｓで読み出し、１４Ｂｉｔの分解能を持たせる場合には、カウンタ回路３６に約２．１２ＧＨｚの動作周波数が求められていた。これに対し、第１の実施形態においては、４倍の水平同期信号周期を利用可能となるため、カウンタ回路３６に求められる動作周波数は、１／４の約０．５３ＧＨｚと大幅に抑えることができ、回路作成が容易になる。
【００４３】
また、信号ＳＥＬ＿Ａ（１）〜ＳＥＬ＿Ｄ（１）のＡＤ変換処理と並行して、時刻ｔ６において、選択回路１２はＰＴＸ＿Ａ（２）をＨレベルにする。これにより、第２グループの第１行目（全体では第５行目）の画素１１の転送トランジスタ２１を駆動して、ＰＤ２０に蓄積されている電荷をＦＤ２２に転送する。以降、同様にして、選択回路１２は順次、ＰＴＸ＿Ｂ（２）をＨレベルにして第２グループの第２行目の転送処理、ＰＴＸ＿Ｃ（２）をＨレベルにして第２グループの第３行目の転送処理、ＰＴＸ＿Ｄ（２）をＨレベルにして第２グループの第４行目の転送処理を行う。つまり、第１〜第４行目までの第１グループをＡＤ変換処理するのと並行して、第５〜第８行目までの第２グループのＰＤ２０に蓄積されている電荷をＦＤ２２に転送する。
【００４４】
このように、第１の実施形態においては、４行を１つのグループとして扱うことで、ＡＤ変換部１４で必要とされるクロック回路３５の動作周波数を抑えることができる。一方、ＰＤ２０からＦＤ２２への電荷転送を、水平同期信号Ｈ＿ＳＹＮＣに同期して行毎にタイミングをずらして行うことより、従来の課題であったグループ単位での歪蓄積を抑制した読み出しを高速で行うことが可能となる。
【００４５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図６は、例えば横３８４０×縦２１６０の画素信号を、６０ｆｐｓで読み出す場合の第２の実施形態における動作を示すタイミングチャートである。なお、図６において、図５に示すタイミングチャートと同じ信号は同じ信号名で表す。
【００４６】
第２の実施形態においても、第１〜第４行目を第１グループとして、各画素１１からの電気信号の読み出し及びＡＤ変換処理を行うが、第１の実施形態と比較して、各画素１１から電気信号を読み出すタイミング及びＡＤ変換処理を行うタイミングが異なる。従って、以下、相違点について説明する。
【００４７】
まず、時刻ｔ２１において、選択回路１２はＰＴＸ＿Ａ（１）をＨレベルにし、第１グループの第１行目の画素１１を選択し、該画素１１の転送トランジスタ２１を駆動して、ＰＤ２０に蓄積されている電荷をＦＤ２２に転送する。第１行目の転送処理が終了すると、第１行目の転送処理が完了してから任意の時間遅れて、選択回路１２はＰＳＥＬ＿Ａ（１）をＨレベルにして、第１行目の選択トランジスタ２５をオンする。これにより、第１行目の画素１１のＦＤ２２に保持されていた電荷に応じた信号ＳＥＬ＿Ａ（１）がＡＤ変換部１４に出力される。同様に、時刻ｔ２２において、選択回路１２はＰＴＸ＿Ｂ（１）をＨレベルにし、第１グループの第２行目の画素１１を選択し、ＰＳＥＬ＿Ｂ（１）をＨレベルにする。これにより、第１グループの第２行目のＦＤ２２に保持されていた電荷に応じた信号ＳＥＬ＿Ｂ（１）がＡＤ変換部１４に転送される。同様に、第３行目ではＰＴＸ＿Ｃ（１）、ＰＳＥＬ＿Ｃ（１）により信号ＳＥＬ＿Ｃ（１）が、第４行目ではＰＴＸ＿Ｄ（１）、ＰＳＥＬ＿Ｄ（１）により信号ＳＥＬ＿Ｄ（ｎ）が、それぞれＡＤ変換部１４に転送される。なお、ＰＳＥＬ＿Ａ（１）〜ＰＳＥＬ＿Ｄ（１）は、第１行目の転送処理の終了後、第２グループの第１行目の転送処理が始まる前にＡＤ変換部１４への出力が完了するように、予め決められた時間間隔でＨレベルに制御される。
【００４８】
上述した第１の実施形態では、ＰＳＥＬ＿Ａ（ｎ）〜ＰＳＥＬ＿Ｄ（ｎ）により、１グループ分の信号ＳＥＬ＿Ａ（ｎ）〜ＳＥＬ＿Ｄ（ｎ）を並列にＡＤ変換部１４に転送していた。これに対し、第２の実施形態においては、各々を任意時間ずらして転送処理を行う。これにより、画素１１からの信号読み出しタイミングが分散されるため、信号読み出しに伴う局所的な消費電力の増加を防止することができる。
【００４９】
一方で、ＡＤ変換部１４に出力された信号ＳＥＬ＿Ａ（ｎ）〜ＳＥＬ＿Ｄ（ｎ）は、第１の実施形態と比較すると、有効期間が短くなるというトレードオフの関係になる。例えば、図６に示すように、ＡＤ変換器ＡＤＣ＿Ａ〜ＡＤＣ＿ＤにおけるＡＤ変換処理が重なる時間が、水平同期周期の２周期半であるとする。第１の実施形態の図５に示す駆動方法では、横３８４０ｘ縦２１６０の画素数で６０（ｆｐｓ）の画素信号に１４Ｂｉｔの分解能を持たせる場合には、カウンタ回路３６に約０．５３ＧＨｚの動作周波数が求められていた。これに対し、第２の実施形態においては、水平同期周期の２周期半しか利用可能でないため、カウンタ回路３６に求められる周波数は、約０．８４ＧＨｚになる。しかしながら、１行ずつＡＤ変換する場合に求められるカウンタ回路３６の駆動周波数約２．１２ＧＨｚよりも抑えることができる。
【００５０】
このように、第２の実施形態においては、４行を１つのグループとして扱い、前述のような処理を行うことで、読み出しに伴う局所的な電力の増加を防止しつつ、ＡＤ変換部１４で必要とされるクロック回路３５の動作周波数を抑えることができる。これにより、従来の課題であったグループ単位での歪蓄積を抑制した読み出しを高速で行うことが可能となる。
【００５１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図７は、例えば横３８４０×縦２１６０の画素信号を、６０ｆｐｓで読み出す場合の第３の実施形態における動作を示すタイミングチャートである。なお、図７において、図５に示すタイミングチャートと同じ信号は同じ信号名で表す。
【００５２】
第３の実施形態においても、第１〜第４行目を第１グループとして、各画素１１からの電気信号の読み出し及びＡＤ変換処理を行うが、第１及び第２の実施形態と比較して、各画素１１から電気信号を読み出すタイミング及びＡＤ変換処理を行うタイミングが異なる。従って、以下、相違点について説明する。
【００５３】
時刻ｔ３１において、選択回路１２から出力されるＰＴＸ＿Ａ（１）により第１グループの第１行目の画素１１の電荷転送処理が完了すると、続けて、選択回路１２は、ＰＳＥＬ＿Ａ（１）をＨレベルにする。これにより、第１グループの第１行目の画素１１のＦＤ２２に保持されていた電荷に応じたＳＥＬ＿Ａ（１）が選択トランジスタ２５によりＡＤ変換部１４に転送される。同様に、ＰＴＸ＿Ｂ（１）により第１グループの第２行目の転送処理が完了すると、選択回路１２は、ＰＳＥＬ＿Ｂ（１）をＨレベルにし、第１グループの第２行目の画素１１のＦＤ２２に保持されていた電荷に応じた信号ＳＥＬ＿Ｂ（ｎ）をＡＤ変換部１４に転送する。続けて、ＰＴＸ＿Ｃ（１）により第１グループの第３行目の転送処理、ＰＴＸ＿Ｄ（１）により第１グループの第４行目の転送処理の終了後、ＰＳＥＬ＿Ｃ（１）、ＰＳＥＬ＿Ｄ（１）をそれぞれＨレベルにする。これにより、第１グループの第３及び第４行目の画素１１のＦＤ２２に保持されていた電荷に応じた信号ＳＥＬ＿Ｃ（１）、ＳＥＬ＿Ｄ（ｎ）がＡＤ変換部１４に転送される。
【００５４】
上述した第１の実施形態では、ＰＳＥＬ＿Ａ（１）〜ＰＳＥＬ＿Ｄ（１）信号により１グループ分の信号ＳＥＬ＿Ａ（ｎ）〜ＳＥＬ＿Ｄ（ｎ）を並列にＡＤ変換部１４に転送していた。これに対し、第３の実施形態においては、各画素１１のＰＤ２０に蓄積されている電荷のＦＤ２２への転送完了後に、順次ＡＤ変換部１４への転送処理を行う。これにより、画素１１からの信号読み出しタイミングが分散されるため、信号読み出しに伴う局所的な消費電力の増加を防止することができる。
【００５５】
一方で、ＡＤ変換部１４に出力された、信号ＳＥＬ＿Ａ（１）〜ＳＥＬ＿Ｄ（１）は、第１の実施形態と比較すると、該信号の有効期間が夫々異なることになる。例えば、図７に示すように水平同期周期毎にずらして転送する場合、ＡＤ変換部１４で用いられているランプ回路３３がランプ信号を出力するタイミングが、水平同期信号の一周期分ずつ異なる。そのため第３の実施形態においては、ＡＤ変換器ＡＤＣ＿Ａ、ＡＤＣ＿Ｂ、ＡＤＣ＿Ｃ、ＡＤＣ＿Ｄに応じた、４個のランプ回路３３か、または、ランプ信号を遅延する回路が必要となる。
【００５６】
１行ずつＡＤ変換する場合、横３８４０×縦２１６０の画素信号を６０ｆｐｓで読み出し、１４Ｂｉｔの分解能を持たせる場合には、カウンタ回路３６に約２．１２ＧＨｚの動作周波数が求められていた。これに対し、第３の実施形態においては、第１の実施形態と同じように４倍の水平同期信号周期を利用可能となるため、カウンタ回路３６に求められる周波数は、１／４の約０．５３ＧＨｚと大幅に抑えることができ、回路作成が容易になる。
【００５７】
このように、第３の実施形態においては、４行を１つのグループとして扱い、前述のような処理を行うことで、読み出しに伴う局所的な電力の増加を防止しつつ、ＡＤ変換部１４で必要とされるクロック回路３５の動作周波数を大幅に抑えることができる。これにより、従来課題のグループ単位での歪蓄積を抑制した読出しを高速で行うことが可能である。
【００５８】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図８は、例えば横３８４０×縦２１６０の画素信号を、６０ｆｐｓで読み出す場合の第４の実施形態における動作を示すタイミングチャートである。なお、図８において、図５に示すタイミングチャートと同じ信号は同じ信号名で表す。
【００５９】
第４の実施形態においても、第１〜第４行目を第１グループとして、各画素１１からの電気信号の読み出し及びＡＤ変換処理を行うが、第１乃至第３の実施形態と比較して、以下の点が異なる。すなわち、各画素１１のＰＤ２０の電荷を転送トランジスタ２１によりＦＤ２２に転送するタイミング、ＦＤ２２から電気信号を読み出すタイミング及びＡＤ変換処理を行うタイミングが異なる。従って、以下、相違点について説明する。
【００６０】
第４の実施形態では、まず、時刻ｔ４１において、選択回路１２はＰＴＸ＿Ａ（１）及びＰＴＸ＿Ｂ（１）を同時にＨレベルにする。これにより第１行目と第２行目の画素１１の転送トランジスタ２１を同時にオンすることで、２行分の画素１１のＰＤ２０の電荷を並列にＦＤ２２に転送する。なお、この場合、ＰＴＸ＿Ａ（１）とＰＴＸ＿Ｂ（１）のいずれか一方を第１行目と第２行目の転送処理に用いるように、信号線を構成してもよい。
【００６１】
同様に、時刻ｔ４２において、ＰＴＸ＿Ｃ（１）及びＰＴＸ＿Ｄ（１）を同時にＨレベルにして、第３行目と第４行目のＰＤ２０からＦＤ２２への電荷の転送処理を並列に行う。この場合も、ＰＴＸ＿Ｃ（１）とＰＴＸ＿Ｄ（１）のいずれか一方を第３行目と第４行目の転送処理に用いるように、信号線を構成してもよい。このようにすることで、選択回路１２の信号線を減らすことが可能となる。
【００６２】
第１グループの転送処理が完了すると、時刻ｔ４３において、選択回路１２は、ＰＳＥＬ＿Ａ（１）、ＰＳＥＬ＿Ｂ（１）、ＰＳＥＬ＿Ｃ（１）、ＰＳＥＬ＿Ｄ（１）を同時にＨレベルにし、第１〜第４行目の選択トランジスタ２５をオンする。なお、電気信号をＦＤ２２から読み出してＡＤ変換部１４によりＡＤ変換する処理は、第１の実施形態で図５を参照して説明した処理と同様であるため、ここでは説明を省略する。上述した処理を、第２グループ（第５行目以降）についても、同様に実施する。
【００６３】
図８に示されるように、第４の実施形態においても、信号ＳＥＬ＿Ａ（ｎ）〜ＳＥＬ＿Ｄ（ｎ）は、水平同期信号の４倍周期の間に、ＡＤ変換される。
【００６４】
１行ずつＡＤ変換する場合、横３８４０×縦２１６０の画素信号を６０ｆｐｓで読み出し、１４Ｂｉｔの分解能を持たせる場合には、カウンタ回路３６に約２．１２ＧＨｚの動作周波数が求められていた。これに対し、第４の実施形態においては、４倍の水平同期信号周期を利用可能となるため、カウンタ回路３６に求められる動作周波数は、１／４の約０．５３ＧＨｚと大幅に抑えることができ、回路作成が容易になる。
【００６５】
このように、第４の実施形態においては、４行を１つのグループとして扱うと共に、各グループを２行毎に１つのサブグループとして扱うことで、選択回路１２の構成を簡素化し、ＡＤ変換部１４で必要とされるクロック回路３５の動作周波数を抑えることができる。これにより、従来の課題であったグループ単位での歪蓄積を抑制した読み出しを高速で行うことが可能となる。
【００６６】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図９は、例えば横３８４０×縦２１６０の画素信号を、６０ｆｐｓで読み出す場合の第５の実施形態における動作を示すタイミングチャートである。なお、図９において、図５に示すタイミングチャートと同じ信号は同じ信号名で表す。
【００６７】
第５の実施形態においては、ＰＤ２０に蓄積されている電荷をＦＤ２２に転送する処理を、第４の実施形態で図８を参照して説明した転送処理と同様に、２行ずつのサブグループ単位で行う。その際に、ＰＴＸ＿Ａ（１）とＰＴＸ＿Ｂ（１）のいずれか一方を第１行目と第２行目の転送処理に用い、ＰＴＸ＿Ａ（３）及びＰＴＸ＿Ａ（４）のいずれか一方を第３行目と第４行目の転送処理に用いることで、選択回路１２の信号線の数を減らすことができる。
【００６８】
また、ＦＤ２２に転送された電荷に応じた信号を読み出してＡＤ変換する処理は、第２の実施形態で図６を参照して説明したタイミングで行う。これにより、画素１１からの信号読み出しタイミングが分散されるため、信号読み出しに伴う局所的な消費電力の増加を防止することができる。
【００６９】
一方で、ＡＤ変換部１４に出力された、信号ＳＥＬ＿Ａ（１）〜ＳＥＬ＿Ｄ（１）は、第１の実施形態と比較すると、有効期間が短くなるというトレードオフの関係になる。例えば、図９に示すように、ＡＤ変換器ＡＤＣ＿Ａ〜ＡＤＣ＿ＤにおけるＡＤ変換処理が重なる時間が、水平同期周期の２周期半であるとする。第１の実施形態の図５に示す駆動方法では、横３８４０ｘ縦２１６０画素で６０ｆｐｓの信号に１４Ｂｉｔの分解能を持たせる場合には、カウンタ回路３６に約０．５３ＧＨｚの動作周波数が求められていた。これに対し、第５の実施形態においては、水平同期周期の２周期半しか利用可能でないため、カウンタ回路３６に求められる周波数は、約０．８４ＧＨｚになる。しかしながら、１行ずつＡＤ変換する場合に求められるカウンタ回路３６の駆動周波数約２．１２ＧＨｚよりも抑えることができる。
【００７０】
このように、第５の実施形態においては、４行を１つのグループとして扱い、更に各グループを２行毎に１つのサブグループとして扱う。これにより、選択回路１２の構成を簡素化し、読み出しに伴う局所的な電力の増加を防止しつつ、ＡＤ変換部１４で必要とされるクロック回路３５の動作周波数を抑えることができる。従って、従来の課題であったグループ単位での歪蓄積を抑制した読み出しを高速で行うことが可能となる。
【００７１】
なお、ＦＤ２２に転送された電荷に応じた信号を読み出してＡＤ変換する処理を、図７を参照して説明したタイミングで行っても良い。その場合、ＡＤ変換器ＡＤＣ＿Ａ、ＡＤＣ＿Ｂ、ＡＤＣ＿Ｃ、ＡＤＣ＿Ｄに応じた、４個のランプ回路３３か、または、ランプ信号を遅延する回路が必要となる。
【００７２】
また、上述した第１〜第５の実施形態では、４行分の電気信号を同時処理するために、各列４つのＡＤ変換器ＡＤＣ＿Ａ〜ＡＤＣ＿Ｄを並列に備えている。各々のＡＤ変換部１４からはＰ／Ｓ変換回路３７を介して４行分のシリアルデータが生成され、後段のＤＦＥ１０３に送られる。この時、４行分のＰ／Ｓ変換回路３７出力をまとめて一本のシリアルデータとして、後段のＤＦＥ１０３に送ることも可能である。更には、前述のようにＰ／Ｓ変換回路３７を介さずに、パラレルデータとして、ＤＦＥ１０３に送るもの等でもよい。
【００７３】
また、上述した第１〜第４の実施形態においては、４行を１つのグループとして説明したが、各グループを構成する行数はこれに限定されるものではなく、８行、１２行等、いかなる行数であっても実施可能である。１つのグループに含まれる行数に応じて、各行のＡＤ変換器の数を増やせばよい。各グループを構成する行数が増えることにより、クロック回路３５の動作周波数を更に抑えることが可能となる。
【００７４】
また、上述した第４及び第５の実施形態においては、２行を１つのサブグループとして説明したが、各サブグループを構成する行数もこれに限定されるものではない。
【００７５】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に特段と限定されるものではなく、その要旨の範囲内であれば種々の変更及び変形が可能である。
【符号の説明】
【００７６】
１０：画素部、１１：画素、１２：選択回路、１４：ＡＤ変換部、２０：フォトダイオード（ＰＤ）、２１：転送トランジスタ、２２：フローティングディフュージョン部（ＦＤ）、２５：選択トランジスタ、３２：サンプル／ホールド（ＳＨ）回路、３４：比較回路、３５：クロック回路、３６：カウンタ回路、１０２：撮像素子、１０４：ＣＰＵ／ＤＳＰ、１０５：ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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