(57)【要約】【課題】メモリセルへのアクセス時間を短縮する。【解決手段】一実施形態の半導体記憶装置の第１、第２、第４トランジスタは、第１ノードに共通に接続された第１端を含む。第１及び第２トランジスタはそれぞれ、互いに等しい第１及び第２電圧が供給された第２端を含む。第４トランジスタは、互いに異なる極性を有する第３トランジスタのゲートと同一の信号が入力されるゲートを含み、第１及び第２ノードの間を接続可能である。第５トランジスタは、センスノードに接続された第１端と、第２ノードと互いに反転する論理レベルを有する第３ノードに接続されたゲートと、を含む。ラッチ回路は、セットされたか否かに応じて第１トランジスタをオン状態又はオフ状態に切替える。制御部は、第２、及び第４トランジスタをそれぞれオフ状態及びオン状態にする動作の際、センスノードの論理レベルに応じてラッチ回路がセットされているか否かを判定する。【選択図】図７
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【特許請求の範囲】
【請求項１】
センスノードを含むブロックデコーダと、
制御部と、
を備え、
前記ブロックデコーダは、
第１ノードに電気的に接続された第１端と、第１電圧が供給された第２端と、を含む第１トランジスタと、
前記第１ノードに電気的に接続された第１端と、前記第１電圧と等しい第２電圧が供給された第２端と、を含む第２トランジスタと、
前記第１電圧及び前記第２電圧より大きい第３電圧が供給された第１端と、第２ノードに電気的に接続された第２端と、を含む第３トランジスタと、
前記第１ノードに電気的に接続された第１端と、前記第３トランジスタのゲートと同一の信号が入力されるゲートと、を含み、前記第１ノードと前記第２ノードとの間を電気的に接続可能であり、前記第３トランジスタと互いに異なる極性を有する第４トランジスタと、
前記センスノードに電気的に接続された第１端と、前記第２ノードと互いに反転する論理レベルを有する第３ノードに電気的に接続されたゲートと、を含む第５トランジスタと、
セットされたか否かに応じて、前記第１トランジスタをオン状態又はオフ状態に切替えるラッチ回路と、
を含み、
前記制御部は、前記第２トランジスタ及び前記第３トランジスタをオフ状態にし、前記第４トランジスタをオン状態にする動作の際、前記センスノードの電圧に基づく論理レベルに応じて、前記ラッチ回路がセットされているか否かを判定する、
半導体記憶装置。
【請求項２】
ワード線に電気的に接続されたゲートを含むメモリセルトランジスタと、
ドライバから電圧を供給される配線と、前記ワード線との間を電気的に接続可能であり、前記ブロックデコーダの出力ノードに電気的に接続されたゲートを含む転送トランジスタと、
を更に備え、
前記ブロックデコーダは、前記第３ノードに電気的に接続された入力端と、前記出力ノードに電気的に接続された出力端と、を含むレベルシフタを更に含む、
請求項１記載の半導体記憶装置。
【請求項３】
前記動作は、前記メモリセルトランジスタからのデータの読出し動作、前記メモリセルトランジスタへのデータの書込み動作、又は前記メモリセルトランジスタからのデータの消去動作を含む、
請求項２記載の半導体記憶装置。
【請求項４】
前記ブロックデコーダは、前記動作の際、前記ワード線に印加される第４電圧より大きい第５電圧を前記出力ノードに出力する、
請求項２記載の半導体記憶装置。
【請求項５】
前記ブロックデコーダが前記第５電圧を出力する期間は、前記制御部が前記判定する期間を含む、
請求項４記載の半導体記憶装置。
【請求項６】
前記ラッチ回路は、前記第１トランジスタのゲートに電気的に接続された第４ノード、及び前記第４ノードと互いに反転する論理レベルを有する第５ノードの各々に電気的に接続可能な第１端と、前記第３電圧より小さい第６電圧が供給された第２端と、前記第３ノードに電気的に接続されたゲートと、を含む第７トランジスタを更に含む、
請求項１記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、前記センスノードに電気的に接続された第１端と、第７電圧が供給された第２端と、を含む第６トランジスタを更に備え、
前記第５トランジスタは、前記第７電圧より小さい第８電圧を供給可能な第２端を更に含み、
前記制御部は、前記動作の際、
前記センスノードの電圧が前記第７電圧である場合、前記ラッチ回路がセットされていると判定し、
前記センスノードの電圧が前記第８電圧である場合、前記ラッチ回路がセットされていないと判定する、
請求項６記載の半導体記憶装置。
【請求項８】
前記第５トランジスタは、前記第１トランジスタのゲートに電気的に接続された第４ノード、及び前記第４ノードと互いに反転する論理レベルを有する第５ノードの各々に電気的に接続可能な第２端を更に含む、
請求項１記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、
前記センスノードに電気的に接続された第１端と、第７電圧が供給された第２端と、を含む第６トランジスタと、
前記センスノードに電気的に接続された第１端と、前記第７電圧より小さい第８電圧が供給された第２端と、を含む第７トランジスタと
を更に備え、
前記制御部は、前記動作の際、
前記センスノードの電圧が前記第７電圧である場合、前記ラッチ回路がセットされていると判定し、
前記センスノードの電圧が前記第５ノードの電圧である場合、前記ラッチ回路がセットされていないと判定する、
請求項８記載の半導体記憶装置。
【請求項１０】
ワード線に電気的に接続されたゲートを含むメモリセルトランジスタと、
ドライバから電圧を供給される配線と、前記ワード線との間を電気的に接続可能な転送トランジスタと、
センスノードと、前記転送トランジスタのゲートに電気的に接続された出力ノードと、を含むブロックデコーダと、
制御部と、
を備え、
前記ブロックデコーダは、
第１ノードに電気的に接続された入力端と、前記出力ノードに電気的に接続された出力端と、を含むレベルシフタと、
前記センスノードに電気的に接続された第１端と、前記第１ノードに電気的に接続されたゲートと、を含む第１トランジスタと、
セットされていると、前記ワード線を選択するアドレスが入力されても前記ワード線の非選択を指示する情報を保持するラッチ回路と、
を含み、
前記制御部は、前記ラッチ回路がセットされているか否かに応じて前記第１ノードの論理レベルを変更可能な期間の際に、前記センスノードの電圧に基づく論理レベルに応じて、前記ラッチ回路がセットされているか否かを判定する、
半導体記憶装置。
【請求項１１】
前記期間は、前記配線に読出し電圧が供給される第１期間、及び前記配線に前記読出し電圧が供給された後の第２期間を含む、
請求項１０記載の半導体記憶装置。
【請求項１２】
前記ブロックデコーダは、
第２ノードに電気的に接続された第１端と、第１電圧が供給された第２端と、を含み、前記ラッチ回路がセットされたか否かに応じてオン状態又はオフ状態が切替わる第２トランジスタと、
前記第２ノードに電気的に接続された第１端と、前記第１電圧と等しい第２電圧が供給された第２端と、を含む第３トランジスタと、
前記第１電圧及び前記第２電圧より大きい第３電圧が供給された第１端と、前記第１ノードと互いに反転する論理レベルを有する第３ノードに電気的に接続された第２端と、を含む第４トランジスタと、
前記第２ノードに電気的に接続された第１端と、前記第４トランジスタのゲートと同一の信号が入力されるゲートと、を含み、前記第２ノードと前記第３ノードとの間を電気的に接続可能であり、前記第４トランジスタと互いに異なる極性を有する第５トランジスタと、
を更に含む、請求項１０記載の半導体記憶装置。
【請求項１３】
前記制御部は、前記期間の際に、前記第３トランジスタ及び前記第４トランジスタをオフ状態にし、前記第５トランジスタをオン状態にする、
請求項１２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルへのアクセス時間を短縮する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、選択ブロックが使用不可か否かの情報を読み出すセンスノードを含むブロックデコーダと、制御部と、を備える。上記ブロックデコーダは、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、及び上記使用不可情報を保持するラッチ回路を含む。上記第１トランジスタは、第１ノードに電気的に接続された第１端と、第１電圧が供給された第２端と、を含む。上記第２トランジスタは、上記第１ノードに電気的に接続された第１端と、上記第１電圧と等しい第２電圧が供給された第２端と、を含む。上記第３トランジスタは、上記第１電圧及び上記第２電圧より大きい第３電圧が供給された第１端と、第２ノードに電気的に接続された第２端と、を含む。上記第４トランジスタは、上記第１ノードに電気的に接続された第１端と、上記第３トランジスタのゲートと同一の信号が入力されるゲートと、を含み、上記第１ノードと上記第２ノードとの間を電気的に接続可能であり、上記第３トランジスタと互いに異なる極性を有する。上記第５トランジスタは、上記センスノードに電気的に接続された第１端と、上記第２ノードと互いに反転する論理レベルを有する第３ノードに電気的に接続されたゲートと、を含む。上記ラッチ回路は、上記ブロック使用不可情報をセットされたか否かに応じて、上記第１トランジスタをオン状態又はオフ状態に切替える。上記制御部は、上記第２トランジスタ及び上記第３トランジスタをオフ状態にし、上記第４トランジスタをオン状態にする動作の際、上記センスノードの電圧に基づく論理レベルに応じて、上記ラッチ回路がセットされているか否かを判定する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図４】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図５】第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成を説明するためのブロック図。
【図６】第１実施形態に係る半導体記憶装置のロウデコーダの構成を説明するためのブロック図。
【図７】第１実施形態に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図８】第１実施形態に係る半導体記憶装置のバッドブロックラッチのセンスノードの構成を説明するための回路図。
【図９】第１実施形態に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１０】第１実施形態に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１１】第２実施形態に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図１２】第２実施形態に係る半導体記憶装置のバッドブロックラッチのセンスノードを説明するための回路図。
【図１３】第２実施形態に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１４】第２実施形態に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１５】第１変形例に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１６】第１変形例に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１７】第２変形例に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１８】第２変形例に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図１９】第３変形例に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【図２０】第３変形例に係る半導体記憶装置のバッドブロックラッチにセットされた情報のセンス動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．  第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリを含む。
【０００９】
１．１  構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
【００１１】
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の配線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【００１３】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
【００１４】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
【００１５】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【００１６】
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
【００１７】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
【００１８】
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
【００１９】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
【００２０】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００２１】
半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備えている。
【００２２】
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。以下では、メモリセルトランジスタは、単に「セル」とも言う。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
【００２３】
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
【００２４】
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
【００２５】
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
【００２６】
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。
【００２７】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
【００２８】
ドライバセット２７は、複数のドライバを含み、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
【００２９】
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、例えば当該ロウアドレス内のブロックアドレスに基づいてブロックＢＬＫ等を選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
【００３０】
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００３１】
１．１．４  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。
【００３２】
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。
【００３３】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
【００３４】
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【００３５】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【００３６】
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【００３７】
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。そして、同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することも出来る。
【００３８】
次に、メモリセルアレイ２１の断面構造について図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示している。具体的には、図４は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図４に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
【００３９】
半導体記憶装置２０は、半導体基板３０上に設けられている。以下の説明では、半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
【００４０】
半導体基板３０の上部には、ｐ型ウェル領域３０ｐが設けられる。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２（ＷＬ０〜ＷＬ７）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１〜３３間には、図示せぬ絶縁膜が設けられる。
【００４１】
配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
【００４２】
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込まれる。半導体ピラー３７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上端上には、ビット線ＢＬとして機能する配線層３８が設けられる。
【００４３】
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
【００４４】
ｐ型ウェル領域３０ｐの上部には、ｎ＋型不純物拡散領域３９及びｐ＋型不純物拡散領域４０が設けられる。ｎ＋型不純物拡散領域３９の上面上には、コンタクトプラグ４１が設けられる。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が設けられる。ｐ＋型不純物拡散領域４０の上面上にはコンタクトプラグ４３が設けられる。コンタクトプラグ４３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４４が設けられる。
【００４５】
なお、メモリセルアレイ２１の構成については、その他の構成であってもよい。メモリセルアレイ２１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４６】
１．１．４  センスアンプモジュールの構成について
次に、第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成について図５を用いて説明する。
【００４７】
図５に示すように、センスアンプモジュール２９は、ビット線ＢＬ毎に設けられたｍ個のセンスユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（ｍ−１））を備えている。
【００４８】
センスユニットＳＡＵの各々は、例えば、センスアンプＳＡ、演算部ＯＰ、並びにラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを備えている。
【００４９】
センスアンプＳＡは、対応するビット線ＢＬに読み出されたデータをセンスし、また書き込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプＳＡは、ビット線ＢＬを直接的に制御する回路である。そしてセンスアンプＳＡには、読み出し時には例えばシーケンサ２５によってストローブ信号ＳＴＢが与えられる。センスアンプＳＡは、その内部にデータのセンスノード（図示せず）及びラッチ回路（図示せず）を含む。データのセンスノードは、ワード線ＷＬに接続された読出し対象のメモリセルトランジスタＭＴがオン状態となるかオフ状態となるかにより、その電位が変動する。そして、信号ＳＴＢがアサートされるタイミングにおけるデータのセンスノードの電位に応じて、メモリセルトランジスタＭＴがオンしたかオフしたかが確定され、その結果が“０”または“１”データとして、内部のラッチ回路に保持される。そして、内部のラッチ回路に保持されたデータは、更にラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのいずれかに転送される。
【００５０】
ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。演算部ＯＰは、センスアンプＳＡ、並びにラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬに保持されているデータにつき、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算、否定排他的論理和（ＸＮＯＲ）演算など、種々の論理演算を行う。例えば演算部ＯＰは、センスアンプ内部のラッチ回路から転送されたデータについての演算を行うことで、ページデータを生成する。
【００５１】
これらのセンスアンプＳＡ、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬ、並びに演算部ＯＰは、互いにデータを送受信可能なようにバスによって接続されている。そしてこのバスは、更にラッチ回路ＸＤＬに接続されている。
【００５２】
センスアンプモジュール２９におけるデータの入出力は、ラッチ回路ＸＤＬを介して行われる。すなわち、コントローラ１０から受信したデータは、ラッチ回路ＸＤＬを介して、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬ、またはセンスアンプＳＡに転送される。またラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬ、またはセンスアンプＳＡのデータは、ラッチ回路ＸＤＬを介してコントローラ１０へ送信される。そしてラッチ回路ＸＤＬは、半導体記憶装置２０のキャッシュメモリとして機能する。従って、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、半導体記憶装置２０はレディ状態となることが出来る。
【００５３】
１．１．５  ロウデコーダの構成について
次に、第１実施形態に係る半導体記憶装置のロウデコーダの構成について、図６を用いて説明する。
【００５４】
図６に示すように、ロウデコーダ２８は、複数の転送スイッチ群５１（５１Ａ、５１Ｂ、…）、及び複数のブロックデコーダ５２（５２Ａ、５２Ｂ、…）を含む。
【００５５】
１つの転送スイッチ群５１及び１つのブロックデコーダ５２は、例えば、１つのブロックＢＬＫに割当てられる。図６の例では、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａは、ブロックＢＬＫ０に割当てられ、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂは、ブロックＢＬＫ１に割当てられる。以下の説明では、書込み、読出し、及び消去の対象となるブロックＢＬＫを「選択ブロックＢＬＫ」と言い、選択ブロックＢＬＫ以外のブロックＢＬＫを「非選択ブロックＢＬＫ」と言う。
【００５６】
また、以下の説明では、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａに対応するノードと、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂに対応するノードとを区別する場合、符号の末尾に“＿Ａ”及び“＿Ｂ”等を付して区別する。例えば、転送スイッチ群５１Ａとブロックデコーダ５２Ａとの間を接続するノードＢＬＫＳＥＬはノードＢＬＫＳＥＬ＿Ａと言い、転送スイッチ群５１Ｂとブロックデコーダ５２Ｂとの間を接続するノードＢＬＫＳＥＬはノードＢＬＫＳＥＬ＿Ｂと言う。なお、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａに対応するノードと、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂに対応するノードとを特に区別しない場合は、符号の末尾には“＿Ａ”及び“＿Ｂ”等を付さない。
【００５７】
転送スイッチ群５１は、例えば、１３個の転送トランジスタＴＴｒ（ＴＴｒ０〜ＴＴ１２）を含む。
【００５８】
転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、ドライバセット２７から配線ＣＧ（ＣＧ０〜ＣＧ７）に供給された電圧を、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に転送する。転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に接続された第１端と、配線ＣＧ０〜ＣＧ７に接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートと、を含む。
【００５９】
転送トランジスタＴＴｒ８〜ＴＴｒ１１はそれぞれ、ドライバセット２７から配線ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）に供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に転送する。転送トランジスタＴＴｒ８〜ＴＴｒ１１はそれぞれ、対応するブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続された第１端と、配線ＳＧＤＬ０〜ＳＧＤＬ３に接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートと、を含む。
【００６０】
転送トランジスタＴＴｒ１２は、ドライバセット２７から配線ＳＧＳＬに供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＳに転送する。転送トランジスタＴＴｒ１２は、対応するブロックＢＬＫの選択ゲート線ＳＧＳに接続された第１端と、配線ＳＧＳＬに接続された第２端と、ノードＢＬＫＳＥＬに接続されたゲートと、を含む。
【００６１】
ブロックデコーダ５２は、データの書込み、読出し、及び消去の際に、レジスタ２４から受信したブロックアドレス信号をデコードする。ブロックデコーダ５２は、デコードの結果、当該ブロックデコーダ５２に対応するブロックＢＬＫが選択ブロックＢＬＫであると判定した場合、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。また、ブロックデコーダ５２は、対応するブロックＢＬＫが選択ブロックＢＬＫでないと判定した場合、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力する。ノードＢＬＫＳＥＬに出力される信号は、転送トランジスタＴＴｒ０〜ＴＴｒ１２を、“Ｈ”レベルでオン状態とし、“Ｌ”レベルでオフ状態とする。
【００６２】
また、ブロックデコーダ５２は、バッドブロックラッチ（ＢＢラッチ）５３を含む。より具体的には、ブロックデコーダ５２Ａは、バッドブロックラッチ５３Ａを含み、ブロックデコーダ５２Ｂは、バッドブロックラッチ５３Ｂを含む。バッドブロックラッチ５３は、対応するブロックＢＬＫにリーク等の異常が発生しているか否かを示す情報を保持可能なラッチ回路を含む。ブロックデコーダ５２は、例えば、選択ブロックＢＬＫに異常が発生している（バッドブロックである）場合、バッドブロックラッチ５３に保持される情報に基づいて、ノードＢＬＫＳＥＬに出力される信号を“Ｌ”レベルにし得る。
【００６３】
したがって、例えば、選択ブロックＢＬＫに対応する転送スイッチ群５１では、当該選択ブロックＢＬＫが正常である（バッドブロックでない）場合、転送トランジスタＴＴｒ０〜ＴＴｒ１２はオン状態となることが出来る。これにより、ワード線ＷＬ０〜ＷＬ７はそれぞれ配線ＣＧ０〜ＣＧ７に接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ配線ＳＧＤＬ０〜ＳＧＤＬ３に接続され、選択ゲート線ＳＧＳは配線ＳＧＳＬに接続される。
【００６４】
他方、選択ブロックＢＬＫに対応する転送スイッチ群５１では、当該選択ブロックＢＬＫがバッドブロックである場合、転送トランジスタＴＴｒ０〜ＴＴｒ１２はオフ状態となることが出来る。これにより、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
【００６５】
また、非選択ブロックＢＬＫに対応する転送スイッチ群５１では、当該非選択ブロックＢＬＫがバッドブロックであるか否かによらず、転送トランジスタＴＴｒ０〜ＴＴｒ１２はオフ状態となることが出来る。これにより、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
【００６６】
ドライバセット２７は、レジスタ２４から受信したアドレスＡＤＤに従って、配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに電圧を供給する。配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは、ドライバセット２７から供給された各種電圧を、転送スイッチ群５１Ａ、５１Ｂ、…の各々に対して転送する。つまり、ドライバセット２７から供給される電圧は、選択ブロックＢＬＫに対応する転送スイッチ群５１内の転送トランジスタＴＴｒ０〜ＴＴｒ１２を介して、選択ブロックＢＬＫ内のワード線ＷＬ、選択ゲート線ＳＧＤ及びＳＧＳに転送される。
【００６７】
１．１．６  ブロックデコーダの構成について
次に、第１実施形態に係る半導体記憶装置のブロックデコーダの構成について、図７を用いて説明する。図７では、ブロックデコーダ５２の一例として、ブロックＢＬＫ０に対応するブロックデコーダ５２Ａの構成が示される。
【００６８】
図７に示すように、ブロックデコーダ５２Ａは、１８個のトランジスタＴｒ（Ｔｒ１〜Ｔｒ１８）、３個のインバータＩＮＶ（ＩＮＶ１〜ＩＮＶ３）、及びレベルシフタＬＳを含む。図７の例では、トランジスタＴｒ１、Ｔｒ２、Ｔｒ４、及びＴｒ５は、ｐ型の極性を有し、トランジスタＴｒ２、及びＴｒ６〜Ｔｒ１８は、ｎ型の極性を有する。
【００６９】
トランジスタＴｒ１は、電圧ＶＤＤが供給された第１端と、ノードＮ２＿Ａに接続された第２端と、ノードＲＤＥＣに接続されたゲートと、を含む。電圧ＶＤＤは、例えば、電源電圧であり、ブロックデコーダ５２内の各トランジスタＴｒをオン状態にし得る電圧である。ノードＲＤＥＣは、ブロックアドレスデコードのイネーブル信号が入力されるノードである。ノードＲＤＥＣは、例えば、ブロックデコーダ５２Ａをディセーブルにしている際に“Ｌ”レベルに設定され、イネーブルにしている際に“Ｈ”レベルに設定される。
【００７０】
トランジスタＴｒ２は、電圧ＶＤＤが供給された第１端と、ノードＮ２＿Ａに接続された第２端と、ノードＲＤＥＣＳＥＬ＿Ａに接続されたゲートと、を含む。
【００７１】
インバータＩＮＶ１は、ノードＮ２＿Ａに接続された入力端と、ノードＲＤＥＣＳＥＬ＿Ａに接続された出力端と、を含む。すなわち、ノードＮ２＿Ａ及びＲＤＥＣＳＥＬ＿Ａは、互いに反転した論理レベルの信号を有する。ノードＲＤＥＣＳＥＬ＿Ａは、例えば、ブロックＢＬＫ０が選択ブロックＢＬＫである場合に“Ｈ”レベルとなり得、非選択ブロックＢＬＫである場合に“Ｌ”レベルとなり得る。
【００７２】
レベルシフタＬＳは、ノードＲＤＥＣＳＥＬ＿Ａに接続された入力端と、ノードＢＬＫＳＥＬ＿Ａに接続された出力端と、を含み、ノードＶＢＳＴから電圧が供給される。レベルシフタＬＳは、ノードＲＤＥＣＳＥＬ＿Ａが“Ｈ”レベルの場合、ノードＶＢＳＴの電圧に基づいて昇圧された電圧をノードＢＬＫＳＥＬ＿Ａに出力する。
【００７３】
ノードＶＢＳＴには、例えば、それぞれトランジスタＴｒ３〜Ｔｒ５を介して、電圧ＶＤＤ、ＶＲＥＡＤＨ、及びＶＰＧＭＨ等が供給可能である。
【００７４】
より具体的には、トランジスタＴｒ３は、電圧ＶＤＤが供給された第１端と、ノードＶＢＳＴに電気的に接続された第２端と、ノードＳＷ１に電気的に接続されたゲートと、を含む。ノードＳＷ１には、例えば、電圧ＶＳＳ又はＶＤＤＨが供給される。トランジスタＴｒ３は、ノードＳＷ１に電圧ＶＤＤＨが供給された場合、電圧ＶＤＤをノードＶＢＳＴに転送する。また、トランジスタＴｒ３は、ノードＳＷ１に電圧ＶＳＳを供給された場合は、オフ状態となり、ノードＶＢＳＴへの電圧ＶＤＤの供給を停止する。
【００７５】
電圧ＶＳＳは、例えば、電圧ＶＤＤより小さい接地電圧であり、ブロックデコーダ５２内の各トランジスタＴｒをオフ状態にし得る電圧である。電圧ＶＤＤは、ワード線ＷＬに電圧ＶＳＳを転送可能な程度に転送トランジスタＴＴｒ０〜ＴＴｒ７をオン状態にし得る電圧である。また、電圧ＶＤＤは、ワード線ＷＬの電圧を配線ＣＧに放電可能な程度に転送トランジスタＴＴｒ０〜ＴＴｒ７をオン状態にし得る電圧である。
【００７６】
トランジスタＴｒ４は、電圧ＶＲＥＡＤＨが供給された第１端と、ノードＶＢＳＴに電気的に接続された第２端と、ノードＳＷ２に電気的に接続されたゲートと、を含む。ノードＳＷ２には、例えば、電圧ＶＳＳ又はＶＲＥＡＤＨが供給される。トランジスタＴｒ４は、ノードＳＷ２に電圧ＶＳＳが供給された場合、電圧ＶＲＥＡＤＨをノードＶＢＳＴに転送する。また、トランジスタＴｒ４は、ノードＳＷ２に電圧ＶＲＥＡＤＨが供給された場合、オフ状態となり、ノードＶＢＳＴへの電圧ＶＲＥＡＤＨの供給を停止する。
【００７７】
電圧ＶＲＥＡＤＨは、ワード線ＷＬに電圧ＶＲＥＡＤを転送可能な程度に、転送トランジスタＴＴｒ０〜ＴＴｒ７をオン状態にし得る電圧である。電圧ＶＲＥＡＤは、読出し動作において読出し対象でないメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオン状態にする電圧である。
【００７８】
トランジスタＴｒ５は、電圧ＶＰＧＭＨが供給された第１端と、ノードＶＢＳＴに電気的に接続された第２端と、ノードＳＷ３に電気的に接続されたゲートと、を含む。ノードＳＷ３には、例えば、電圧ＶＳＳ又はＶＰＧＭＨが供給される。トランジスタＴｒ５は、ノードＳＷ３に電圧ＶＳＳが供給された場合、電圧ＶＰＧＭＨをノードＶＢＳＴに転送する。また、トランジスタＴｒ５は、ノードＳＷ３に電圧ＶＰＧＭＨが供給された場合、オフ状態となり、ノードＶＢＳＴへの電圧ＶＰＧＭＨの供給を停止する。
【００７９】
電圧ＶＰＧＭＨは、ワード線ＷＬに電圧ＶＰＧＭを転送可能な程度に、転送トランジスタＴＴｒ０〜ＴＴｒ７をオン状態にし得る電圧である。電圧ＶＰＧＭは、メモリセルトランジスタＭＴの電荷蓄積層３５に電子を注入するための電圧である。
【００８０】
以上のように、トランジスタＴｒ３〜Ｔｒ５のオンオフ状態を切り替えることにより、レベルシフタＬＳには、ノードＶＢＳＴを介して複数種類の“Ｈ”レベルの電圧が供給される。すなわち、レベルシフタＬＳは、トランジスタＴｒ３〜Ｔｒ５のうちトランジスタＴｒ３のみがオン状態である場合電圧ＶＤＤを、トランジスタＴｒ４のみがオン状態である場合電圧ＶＲＥＡＤＨを、トランジスタＴｒ５のみがオン状態である場合電圧ＶＰＧＭＨを、それぞれ出力可能である。
【００８１】
トランジスタＴｒ６〜Ｔｒ１０は、ノードＮ２＿Ａと、トランジスタＴｒ１１の第１端と、の間に直列に接続される。より具体的には、トランジスタＴｒ６の第１端がノードＮ２＿Ａに接続され、トランジスタＴｒ１０の第２端がトランジスタＴｒ１１の第１端に接続される。トランジスタＴｒ６〜Ｔｒ１０は、ゲートにおいてそれぞれ、信号ＡＲＯＷＡ〜ＡＲＯＷＥを受け取る。信号ＡＲＯＷＡ〜ＡＲＯＷＥは、ブロックアドレス信号に基づいて生成される信号であり、ブロックＢＬＫ０が選択ブロックＢＬＫである場合、それぞれトランジスタＴｒ６〜Ｔｒ１０をオン状態にする。
【００８２】
トランジスタＴｒ１１は、ノードＮ１＿Ａに接続された第２端と、ノードＲＤＥＣに接続されたゲートと、を含む。
【００８３】
トランジスタＴｒ１２は、ノードＮ１＿Ａに接続された第１端と、電圧ＶＳＳが供給された第２端と、ノードＲＯＭＢＡＥＮが接続されたゲートと、を含む。ノードＲＯＭＢＡＥＮは、後述のバッドブロックに関わる制御に関係なくノードＲＤＥＣＳＥＬ＿Ａを“Ｈ”レベルにし得る。具体的には、例えば、ノードＲＯＭＢＡＥＮに“Ｈ”レベルが設定された場合、トランジスタＴｒ１２がオン状態となることにより、トランジスタＴｒ１３のオンオフに関係なくノードＮ１＿Ａを介してノードＮ２＿Ａに“Ｌ”レベルが転送され、ノードＲＤＥＣＳＥＬ＿Ａが“Ｈ”レベルに設定され得る。
【００８４】
トランジスタＴｒ１３〜Ｔｒ１８、並びにインバータＩＮＶ２及びＩＮＶ３は、バッドブロックラッチ５３Ａに含まれる。
【００８５】
トランジスタＴｒ１３は、ノードＮ１＿Ａに接続された第１端と、電圧ＶＳＳが供給された第２端と、ノードＧＤ＿Ａに接続されたゲートと、を含む。
【００８６】
インバータＩＮＶ２及びＩＮＶ３は、クロス接続され、ラッチ回路を構成する。具体的には、インバータＩＮＶ２は、ノードＧＤ＿Ａに接続された入力端と、ノードＢＤ＿Ａに接続された出力端と、を含む。インバータＩＮＶ３は、ノードＢＤ＿Ａに接続された入力端と、ノードＧＤ＿Ａに接続された出力端と、を含む。ノードＧＤ＿Ａ及びＢＤ＿Ａは、互いに反転した論理レベルを有する。より具体的には、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルの場合、ブロックＢＬＫ０がバッドブロックでないことを示し、“Ｌ”レベル及び“Ｈ”レベルの場合、ブロックＢＬＫ０がバッドブロックであることを示す。
【００８７】
トランジスタＴｒ１４は、ノードＧＤ＿Ａに接続された第１端と、ノードＮ３＿Ａに接続された第２端と、ノードＲＦＳＥＴ＿Ａに接続されたゲートと、を含む。ノードＲＦＳＥＴ＿Ａは、ブロックＢＬＫ０がバッドブロックである旨の情報をバッドブロックラッチ５３Ａにセットするための信号が転送される。具体的には、ノードＲＦＳＥＴ＿Ａが“Ｈ”レベルの場合、ノードＧＤ＿Ａに“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックである旨の情報がバッドブロックラッチ５３Ａにセットされる。
【００８８】
トランジスタＴｒ１５は、ノードＢＤ＿Ａに接続された第１端と、ノードＮ３＿Ａに接続された第２端と、ノードＲＦＲＳＴ＿Ａに接続されたゲートと、を含む。ノードＲＦＲＳＴ＿Ａは、ブロックＢＬＫ０がバッドブロックである旨の情報をバッドブロックラッチ５３Ａからリセットするための信号が転送される。具体的には、ノードＲＦＲＳＴ＿Ａが“Ｈ”レベルの場合、ノードＢＤ＿Ａに“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックでない旨の情報がバッドブロックラッチ５３Ａからリセットされる。
【００８９】
トランジスタＴｒ１６は、ノードＮ３＿Ａに接続された第１端と、電圧ＶＳＳが供給された第２端と、ノードＲＤＥＣＳＥＬ＿Ａに接続されたゲートと、を含む。
【００９０】
トランジスタＴｒ１７は、ノードＰＢＵＳＢＳに接続された第１端と、トランジスタＴｒ１８の第１端に接続された第２端と、ノードＲＤＥＣＳＥＬ＿Ａに接続されたゲートと、を含む。ノードＰＢＵＳＢＳは、バッドブロックラッチ５３Ａを含む、全てのバッドブロックラッチ５３に保持された情報をセンスするための信号が転送されるノード（バッドブロックラッチ５３のセンスノード）である。ノードＰＢＵＳＢＳは、例えば、センス対象のバッドブロックラッチ５３に対応するブロックＢＬＫがバッドブロックである場合“Ｈ”レベルのフローティング状態となり、バッドブロックでない場合“Ｌ”レベルとなる。
【００９１】
トランジスタＴｒ１８は、電圧ＶＳＳが供給された第２端と、ノードＢＢＳＥＮＳＥに接続されたゲートと、を含む。ノードＢＢＳＥＮＳＥは、バッドブロックラッチ５３Ａを含む、全てのバッドブロックラッチ５３のセンス動作のイネーブル信号が入力されるノードである。ノードＢＢＳＥＮＳＥは、例えば、任意の１つのバッドブロックラッチ５３に対するセンス動作をディセーブルにしている際に“Ｌ”レベルに設定され、イネーブルにしている際に“Ｈ”レベルに設定される。
【００９２】
１．１．７  バッドブロックラッチのセンスノードの構成について
次に、第１実施形態に係る半導体記憶装置のバッドブロックラッチのセンスノードの構成について、図８を用いて説明する。図８では、複数のバッドブロックラッチ５３（５３Ａ、５３Ｂ、…）と、ノードＢＢＳＥＮＳＥ及びＰＢＵＳＢＳとの接続関係が示される。
【００９３】
図８に示すように、ノードＢＢＳＥＮＳＥは、複数のバッドブロックラッチ５３のトランジスタＴｒ１８の各々のゲートに共通接続される。
【００９４】
ノードＰＢＵＳＢＳは、複数のバッドブロックラッチ５３のトランジスタＴｒ１７の各々の第１端に共通接続される。また、ノードＰＢＵＳＢＳは、トランジスタＴｒ１９、Ｔｒ２０、及びＴｒ２１に接続される。図８の例では、トランジスタＴｒ１９及びＴｒ２０は、ｐ型の極性を有し、トランジスタＴｒ２１は、ｎ型の極性を有する。
【００９５】
トランジスタＴｒ１９は、電圧ＶＤＤが供給された第１端と、ノードＰＢＵＳＢＳに接続された第２端と、ノードＰＢＵＳＢＳＥＮに接続されたゲートと、を含む。ノードＰＢＵＳＢＳＥＮは、バッドブロックラッチ５３のセンス動作の際に、ノードＰＢＵＳＢＳを初期化するための信号が転送される。
【００９６】
トランジスタＴｒ２０及びＴｒ２１は、ＣＭＯＳ（Complementary metal oxide semiconductor）回路を構成する。具体的には、トランジスタＴｒ２０は、電圧ＶＤＤが供給された第１端と、ノードＢＢＳＯＵＴに接続された第２端と、ノードＰＢＵＳＢＳに接続されたゲートと、を含む。トランジスタＴｒ２１は、電圧ＶＳＳが供給された第１端と、ノードＢＢＳＯＵＴに接続された第２端と、ノードＰＢＵＳＢＳに接続されたゲートと、を含む。トランジスタＴｒ２０及びＴｒ２１は、ノードＰＢＵＳＢＳに転送された信号レベルが或る閾値（例えば、電圧ＶＤＤ／２）を超えるか否かに応じて、ノードＢＢＳＯＵＴに電圧ＶＤＤ（“Ｈ”レベル）又は電圧ＶＳＳ（“Ｌ”レベル）を出力する比較回路として機能する。
【００９７】
ノードＢＢＳＯＵＴは、ノードＰＢＵＳＢＳにおいてセンスされたバッドブロックラッチ５３のセンス結果の出力端であり、当該センス結果を図示しないラッチ回路に保持可能である。具体的には、ノードＢＢＳＯＵＴが“Ｈ”レベルとなる場合、センス対象のバッドブロックラッチ５３に対応するブロックＢＬＫがバッドブロックでないと判定され、ノードＢＢＳＯＵＴが“Ｌ”レベルとなる場合、センス対象のバッドブロックラッチ５３に対応するブロックＢＬＫがバッドブロックであると判定される。
【００９８】
１．２  バッドブロックのセンス動作について
次に、第１実施形態に係るバッドブロックのセンス動作の概要について説明する。
【００９９】
本例では、一例として、読出し動作に伴って実行されるバッドブロックのセンス動作について、図９及び図１０を用いて説明する。図９では、選択ブロックＢＬＫがバッドブロックでない場合のセンス動作を説明するためのタイミングチャートが示される。図１０では、選択ブロックＢＬＫがバッドブロックである場合のセンス動作を説明するためのタイミングチャートが示される。
【０１００】
なお、以下の説明では、メモリセルトランジスタＭＴ、及び当該メモリセルトランジスタＭＴに接続されたワード線ＷＬ又は配線ＣＧがデータの書込み対象である場合、各々の名称に「選択」を付す。また、データの書込み対象でない場合、各々の名称に「非選択」を付す。
【０１０１】
１．２．１  選択ブロックがバッドブロックでない場合のセンス動作について
まず、選択ブロックＢＬＫがバッドブロックでない場合におけるバッドブロックのセンス動作について、図９を用いて説明する。すなわち、図９の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルが予め設定されている。
【０１０２】
図９に示すように、時刻Ｔ１に至るまでに、半導体記憶装置２０は、読出し動作を実行する旨のコマンドをコントローラ１０から受ける。
【０１０３】
時刻Ｔ１において、ロジック制御回路２３は、信号／ＲＢを“Ｌ”レベルにして、半導体記憶装置２０がビジー状態であることをコントローラ１０に知らせ、読出し動作の実行を開始する。
【０１０４】
時刻Ｔ１の時点では、ノードＲＤＥＣ、ＲＯＭＢＡＥＮは、“Ｌ”レベルに設定される。これに伴い、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは、“Ｌ”レベルとなる。配線ＣＧは電圧ＶＳＳとなっているが、転送スイッチ群５１内の転送トランジスタＴＴｒのうちワード線ＷＬに配線ＣＧの電圧を転送する転送トランジスタＴＴｒ０〜ＴＴｒ７は、オフ状態となるため、ワード線ＷＬはフローティング状態となる。また、ノードＰＢＵＳＢＳＥＮ及びＢＢＳＥＮＳＥは、“Ｌ”レベルに設定される。これに伴い、ノードＰＢＵＳＢＳは、“Ｈ”レベルとなる。また、ノードＲＦＳＥＴ及びＲＦＲＳＴは、“Ｌ”レベルに設定される。なお、トランジスタＴｒ３〜Ｔｒ５は、特に記載のない限りオフ状態であるとする。
【０１０５】
時刻Ｔ２において、シーケンサ２５は、ノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。これにより、選択ブロックＢＬＫのブロックデコーダ５２では、トランジスタＴｒ１及びＴｒ１２がオフ状態となると共に、トランジスタＴｒ６〜Ｔｒ１１がオン状態となる。また、上述の通り、選択ブロックＢＬＫはバッドブロックでないため、トランジスタＴｒ１３がオン状態となっており、ノードＮ１を介してノードＮ２に“Ｌ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬが“Ｈ”レベルとなり、ノードＢＬＫＳＥＬに“Ｈ”レベルが出力される。また、トランジスタＴｒ１６及びＴｒ１７がオン状態となる。
【０１０６】
また、時刻Ｔ２において、読出し動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧が配線ＣＧに供給される。具体的には、選択配線ＣＧには電圧ＶＣＧＲＶが供給され、非選択配線ＣＧには電圧ＶＲＥＡＤが供給される。
【０１０７】
電圧ＶＣＧＲＶは、電圧ＶＲＥＡＤより小さく、読出し動作時において選択ワード線ＷＬに印加される複数の大きさの電圧の総称である。当該複数の大きさの電圧の各々は、保持データに対応し、当該保持データに応じてメモリセルトランジスタＭＴをオン状態にする。
【０１０８】
ここで、電圧ＶＣＧＲＶ及びＶＲＥＡＤをワード線ＷＬに転送するために、トランジスタＴｒ４のゲートには電圧ＶＳＳが供給される。これにより、レベルシフタＬＳにはノードＶＢＳＴを介して電圧ＶＲＥＡＤＨが供給され、ノードＢＬＫＳＥＬに出力される“Ｈ”レベルは、電圧ＶＲＥＡＤＨまで昇圧される。これにより、配線ＣＧに転送された電圧ＶＣＧＲＶ及びＶＲＥＡＤは、転送スイッチ群５１を介してワード線ＷＬに転送される。
【０１０９】
このように、メモリセルトランジスタＭＴにデータを書込み、読出し、又は消去するために配線ＣＧに電圧が供給される期間は、「メモリセルアレイアクセス期間」とも言う。すなわち、時刻Ｔ２は、メモリセルアレイアクセス期間の開始時点となる。
【０１１０】
時刻Ｔ３において、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮを“Ｈ”レベルにする。これにより、トランジスタＴｒ１９がオフ状態となり、ノードＰＢＵＳＢＳは、“Ｈ”レベルの状態からフローティング状態となる。
【０１１１】
時刻Ｔ４において、シーケンサ２５は、ノードＢＢＳＥＮＳＥを“Ｈ”レベルにする。これにより、トランジスタＴｒ１８がオン状態となり、ノードＰＢＵＳＢＳはフローティング状態から“Ｌ”レベルにプルダウンされると共に、ノードＢＢＳＯＵＴが“Ｈ”レベルとなる。シーケンサ２５は、ノードＢＢＳＥＮＳＥが“Ｈ”レベルとなっている間に、ノードＢＢＳＯＵＴの信号レベルをラッチし、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスする。
【０１１２】
時刻Ｔ５において、シーケンサ２５は、ノードＢＢＳＥＮＳＥを“Ｌ”レベルにする。これにより、トランジスタＴｒ１８がオフ状態となり、ノードＰＢＵＳＢＳはフローティング状態となる。
【０１１３】
時刻Ｔ６において、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮを“Ｌ”レベルにする。これにより、トランジスタＴｒ１９がオン状態となり、ノードＰＢＵＳＢＳは“Ｈ”レベルにプルアップされる。
【０１１４】
時刻Ｔ７において、シーケンサ２５は、信号ＳＴＢを“Ｈ”レベルにする。これにより、センスアンプＳＡは、データのセンスノードの状態を内部のラッチ回路に取り込み、メモリセルトランジスタＭＴからデータを読出す。
【０１１５】
時刻Ｔ８において、シーケンサ２５は、トランジスタＴｒ４をオフ状態にするとともに、トランジスタＴｒ３のゲートに電圧ＶＤＤＨを供給してトランジスタＴｒ３をオン状態にする。これにより、ノードＢＬＫＳＥＬから出力される電圧は電圧ＶＤＤとなり、転送スイッチ群５１はワード線ＷＬの電圧を放電可能な程度にオン状態を維持する。また、ドライバセット２７は、配線ＣＧへの電圧ＶＣＧＲＶ及びＶＲＥＡＤの供給を停止する。これに伴い、配線ＣＧ及びワード線ＷＬは電圧ＶＳＳとなる。すなわち、時刻Ｔ８は、メモリセルアレイアクセス期間の終了時点となる。
【０１１６】
時刻Ｔ９において、シーケンサ２５は、ノードＲＤＥＣを“Ｌ”レベルにすると共に、トランジスタＴｒ３をオフ状態とする。これにより、トランジスタＴｒ１及びＴｒ１２がそれぞれオン状態及びオフ状態となり、ノードＮ２に“Ｈ”レベルが転送される。このため、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは“Ｌ”レベルとなる。これに伴い、転送スイッチ群５１はオフ状態となり、ワード線ＷＬはフローティング状態となる。ロジック制御回路２３は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせ、読出し動作の実行が終了する。
【０１１７】
以上のように動作することにより、読出し動作のうちのメモリセルアレイアクセス期間において、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスすることが出来る。
【０１１８】
１．２．２  選択ブロックがバッドブロックである場合のセンス動作について
次に、選択ブロックＢＬＫがバッドブロックである場合におけるバッドブロックのセンス動作について、図１０を用いて説明する。すなわち、図１０の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｌ”レベル及び“Ｈ”レベルが予め設定されている。
【０１１９】
なお、図１０における時刻Ｔ１〜Ｔ９は、図９において説明された時刻Ｔ１〜Ｔ９に対応する。
【０１２０】
図１０に示すように、時刻Ｔ１までの動作は、図９の場合と同様であるため、その説明を省略する。
【０１２１】
時刻Ｔ２において、シーケンサ２５は、ノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。これにより、選択ブロックＢＬＫのブロックデコーダ５２では、トランジスタＴｒ１及びＴｒ１２がオフ状態となると共に、トランジスタＴｒ６〜Ｔｒ１１がオン状態となる。また、上述の通り、選択ブロックＢＬＫはバッドブロックであるため、トランジスタＴｒ１３がオフ状態となっている。このため、ノードＮ２にはトランジスタＴｒ２を介して“Ｈ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは引き続き“Ｌ”レベルとなる。また、トランジスタＴｒ１６及びＴｒ１７がオフ状態となる。
【０１２２】
また、時刻Ｔ２において、読出し動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧ＶＣＧＲＶ及びＶＲＥＡＤが配線ＣＧに転送される。すなわち、時刻Ｔ２は、メモリセルアレイアクセス期間の開始時点となる。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままであり、ワード線ＷＬに電圧ＶＣＧＲＶ及びＶＲＥＡＤは転送されない。
【０１２３】
時刻Ｔ３において、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮを“Ｈ”レベルにする。これにより、トランジスタＴｒ１９がオフ状態となり、ノードＰＢＵＳＢＳは、“Ｈ”レベルの状態からフローティング状態となる。
【０１２４】
時刻Ｔ４において、シーケンサ２５は、ノードＢＢＳＥＮＳＥを“Ｈ”レベルにする。これにより、トランジスタＴｒ１８がオン状態となるが、トランジスタＴｒ１７がオフ状態である。このため、ノードＰＢＵＳＢＳは“Ｈ”レベルのフローティング状態が維持されるとともに、ノードＢＢＳＯＵＴは“Ｌ”レベルとなる。シーケンサ２５は、ノードＢＢＳＥＮＳＥが“Ｈ”レベルとなっている間に、ノードＢＢＳＯＵＴの信号レベルをラッチし、選択ブロックＢＬＫがバッドブロックである旨の情報をセンスする。
【０１２５】
時刻Ｔ５において、シーケンサ２５は、ノードＢＢＳＥＮＳＥを“Ｌ”レベルにする。これにより、トランジスタＴｒ１８がオフ状態となる。
【０１２６】
時刻Ｔ６において、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮを“Ｌ”レベルにする。これにより、トランジスタＴｒ１９がオン状態となり、ノードＰＢＵＳＢＳは“Ｈ”レベルとなる。
【０１２７】
時刻Ｔ７において、シーケンサ２５は、信号ＳＴＢを“Ｈ”レベルにする。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままである。このため、ワード線ＷＬに電圧ＶＣＧＲＶ及びＶＲＥＡＤが転送されておらず、メモリセルトランジスタＭＴからデータは読出されない。
【０１２８】
時刻Ｔ８において、ドライバセット２７は、配線ＣＧへの電圧ＶＣＧＲＶ及びＶＲＥＡＤの供給を停止する。すなわち、時刻Ｔ８は、メモリセルアレイアクセス期間の終了時点となる。
【０１２９】
時刻Ｔ９において、シーケンサ２５は、ノードＲＤＥＣを“Ｌ”レベルにする。また、ロジック制御回路２３は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせ、読出し動作の実行が終了する。
【０１３０】
以上のように動作することにより、読出し動作のうちのメモリセルアレイアクセス期間において、選択ブロックＢＬＫがバッドブロックである旨の情報をセンスすることが出来る。
【０１３１】
なお、図９及び図１０の例では、時刻Ｔ３〜Ｔ６におけるバッドブロックのセンス動作の後に、時刻Ｔ７におけるデータのセンス動作が実行される場合が示されたが、これに限られない。例えば、バッドブロックのセンス動作は、データのセンス動作の後に実行されてもよいし、その一部又は全部の期間がデータのセンス動作と重複して実行されてもよい。
【０１３２】
１．３  本実施形態に係る効果について
第１実施形態によれば、メモリセルへのアクセス時間を短縮することが出来る。本効果につき、以下に説明する。
【０１３３】
シーケンサ２５は、バッドブロックのセンス動作の際、ノードＲＤＥＣを“Ｈ”レベルにしつつ、ノードＲＯＭＢＡＥＮを“Ｌ”レベルに維持する。これにより、ノードＲＤＥＣＳＥＬは、バッドブロックラッチ５３がセットされていれば（すなわち、対応するブロックＢＬＫがバッドブロックであれば）“Ｌ”レベルとなり、リセットされていれば（すなわち、対応するブロックＢＬＫがバッドブロックでなければ）“Ｈ”レベルとなる。すなわち、ノードＲＤＥＣが“Ｈ”レベルとなり、ノードＲＯＭＢＡＥＮが“Ｌ”レベルとなる期間は、バッドブロックラッチ５３がセットされているか否かに応じて、ノードＲＤＥＣＳＥＬの論理レベルを変更可能な期間となる。このため、トランジスタＴｒ１７は、当該期間の際に、バッドブロックラッチ５３がセットされているか否かに応じてオン状態とオフ状態とが切替わることが出来る。
【０１３４】
具体的には、トランジスタＴｒ１７は、ノードＰＢＵＳＢＳに接続された第１端と、トランジスタＴｒ１８を介して電圧ＶＳＳが供給された第２端と、ノードＲＤＥＣＳＥＬに接続されたゲートと、を含む。これにより、ノードＰＢＵＳＢＳは、バッドブロックラッチ５３がセットされていれば（すなわち、対応するブロックＢＬＫがバッドブロックであれば）“Ｈ”レベルの状態からフローティングに遷移した状態が維持され、バッドブロックラッチ５３がリセットされていれば（すなわち、対応するブロックＢＬＫがバッドブロックでなければ）“Ｌ”レベルにプルダウンされる。このため、ノードＢＢＳＯＵＴは、バッドブロックラッチ５３がセットされているか否かに応じて、互いに反転した論理レベルを有することが出来る。したがって、シーケンサ２５は、バッドブロックラッチ５３がセットされているか否かをセンスすることが出来る。
【０１３５】
なお、上述の通り、ノードＰＢＵＳＢＳの論理レベルは、ノードＲＤＥＣＳＥＬの論理レベルに応じて決定される。このため、ノードＰＢＵＳＢＳは、バッドブロックラッチ５３内がセットされているか否かを示す情報を直接参照する構成を省略することが出来る。具体的には、ノードＰＢＵＳＢＳは、ノードＧＤ又はＢＤの論理レベルを直接参照するためのトランジスタを省略することが出来る。したがって、当該トランジスタ分の回路面積を低減させることが出来る。
【０１３６】
また、上述の通り、バッドブロックのセンス動作の際、ノードＲＯＭＢＡＥＮは“Ｌ”レベルに維持される。これにより、バッドブロックラッチ５３がセットされているか否かによらずノードＲＤＥＣＳＥＬが“Ｈ”レベルになることを回避することが出来る。このため、バッドブロックのセンス動作の際、仮にバッドブロックラッチ５３がセットされていた場合（すなわち、対応するブロックＢＬＫがバッドブロックであった場合）において、ノードＢＬＫＳＥＬが“Ｈ”レベルとなることはない。すなわち、バッドブロックのセンス動作をメモリセルアレイアクセス期間内に実行した場合において、バッドブロックラッチ５３がセットされたブロックＢＬＫに対して配線ＣＧからワード線ＷＬに意図しない電流が流れることを抑制することが出来る。したがって、バッドブロックのセンス動作をメモリセルアレイアクセス期間内に実行することができ、ひいては、バッドブロックのセンス動作をメモリセルアレイアクセス期間外に実行した場合よりもメモリセルへのアクセス時間を短縮することが出来る。
【０１３７】
２．  第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置におけるバッドブロックラッチは、ラッチ回路をセット又はリセットするためのパスと、バッドブロックであるか否かをセンスするためのパスとが異なる構成であった。一方、第２実施形態に係る半導体記憶装置におけるバッドブロックラッチは、ラッチ回路をセット又はリセットするためのパスと、バッドブロックであるか否かをセンスするためのパスとを共用する構成である。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
【０１３８】
２．１  構成について
まず、第２実施形態に係る半導体記憶装置の構成について説明する。
【０１３９】
２．１．１  ブロックデコーダの構成について
第２実施形態に係る半導体記憶装置のブロックデコーダの構成について、図１１を用いて説明する。図１１は、第１実施形態において説明した図７に対応し、バッドブロックラッチ５３Ａに代えて、バッドブロックラッチ５４Ａを含む構成が示される。
【０１４０】
図１１に示すように、バッドブロックラッチ５４Ａは、トランジスタＴｒ１３〜Ｔｒ１６、並びにインバータＩＮＶ２及びＩＮＶ３を含むが、図７において示されたトランジスタＴｒ１７及びＴｒ１８は含まない。
【０１４１】
トランジスタＴｒ１３〜Ｔｒ１５、並びにインバータＩＮＶ２及びＩＮＶ３の構成は、第１実施形態と同様であるため、説明を省略する。
【０１４２】
トランジスタＴｒ１６は、ノードＮ３＿Ａに接続された第１端と、ノードＰＢＵＳＢＳに接続された第２端と、ノードＲＤＥＣＳＥＬ＿Ａに接続されたゲートと、を含む。
【０１４３】
ノードＰＢＵＳＢＳは、バッドブロックラッチ５４をセット又はリセットするためのパスとして、及びバッドブロックラッチ５４をセンスするためのパスとして共用される。具体的には、ノードＰＢＵＳＢＳは、バッドブロックラッチ５４をセット又リセットはする場合、“Ｌ”レベルが転送される。また、ノードＰＢＵＳＢＳは、バッドブロックのセンス動作の際に、センス対象のバッドブロックラッチ５４に対応するブロックＢＬＫがバッドブロックである場合“Ｈ”レベルのフローティング状態となり、バッドブロックでない場合“Ｌ”レベルとなる。
【０１４４】
なお、バッドブロックラッチ５４Ａは、ノードＢＤ＿Ａ及びＰＢＵＳＢＳが電気的に接続された場合に、ノードＢＤ＿Ａの論理レベルがノードＰＢＵＳＢＳの電圧によって反転されないように設計されることが望ましい。
【０１４５】
２．１．２  バッドブロックラッチのセンスノードの構成について
次に、第２実施形態に係る半導体記憶装置のバッドブロックラッチのセンスノードの構成について、図１２を用いて説明する。図１２は、第１実施形態において説明した図８に対応し、複数のバッドブロックラッチ５４（５４Ａ、５４Ｂ、…）と、ノードＰＢＵＳＢＳ及びＢＢＳＰＲＥＲＳＴとの接続関係が示される。
【０１４６】
図１２に示すように、ノードＰＢＵＳＢＳは、複数のバッドブロックラッチ５４のトランジスタＴｒ１６の各々の第２端に共通接続される。また、ノードＰＢＵＳＢＳは、トランジスタＴｒ２０及びＴｒ２１に加えてトランジスタＴｒ２２及びＴｒ２３に更に接続されるが、図８において示されたトランジスタＴｒ１９とは接続されない。図１２の例では、トランジスタＴｒ２２は、ｐ型の極性を有し、トランジスタＴｒ２３は、ｎ型の極性を有する。
【０１４７】
トランジスタＴｒ２２は、電圧ＶＤＤが供給された第１端と、ノードＰＢＵＳＢＳに接続された第２端と、論理回路ＬＣ１の出力端に接続されたゲートと、を含む。
【０１４８】
論理回路ＬＣ１は、ノードＰＢＵＳＢＳＥＮに接続された第１入力端と、ノードＢＢＳＰＲＥＲＳＴに接続された第２入力端と、を含む。論理回路ＬＣ１は、第１入力端から入力された信号の否定（ＮＯＴ）演算結果と、第２入力端から入力された信号との論理和（ＯＲ）演算結果を出力端に出力する。すなわち、論理回路ＬＣ１は、ノードＰＢＵＳＢＳＥＮが“Ｈ”レベルで、かつノードＢＢＳＰＲＥＲＳＴが“Ｌ”レベルの場合に“Ｌ”レベルを出力し、その他の場合に“Ｈ”レベルを出力する。
【０１４９】
トランジスタＴｒ２３は、電圧ＶＳＳが供給された第１端と、ノードＰＢＵＳＢＳに接続された第２端と、論理回路ＬＣ２の出力端に接続されたゲートと、を含む。
【０１５０】
論理回路ＬＣ２は、ノードＰＢＵＳＢＳＥＮに接続された第１入力端と、ノードＢＢＳＰＲＥＲＳＴに接続された第２入力端と、を含む。論理回路ＬＣ２は、第１入力端から入力された信号と、第２入力端から入力された信号との否定論理和（ＮＯＲ）演算結果を出力端に出力する。すなわち、論理回路ＬＣ２は、ノードＰＢＵＳＢＳＥＮが“Ｌ”レベルで、かつノードＢＢＳＰＲＥＲＳＴが“Ｌ”レベルの場合に“Ｈ”レベルを出力し、その他の場合に“Ｌ”レベルを出力する。
【０１５１】
ノードＢＢＳＯＵＴは、ノードＰＢＵＳＢＳにおいてセンスされたバッドブロックラッチ５４のセンス結果の出力端であり、当該センス結果を図示しないラッチ回路に保持可能である。具体的には、ノードＢＢＳＯＵＴが“Ｈ”レベルとなる場合、センス対象のバッドブロックラッチ５４に対応するブロックＢＬＫがバッドブロックでないと判定され、ノードＢＢＳＯＵＴが“Ｌ”レベルとなる場合、センス対象のバッドブロックラッチ５４に対応するブロックＢＬＫがバッドブロックであると判定される。
【０１５２】
２．２  バッドブロックのセンス動作について
次に、第２実施形態に係るバッドブロックのセンス動作の概要について説明する。
【０１５３】
本例では、一例として、読出し動作に伴って実行されるバッドブロックのセンス動作について、図１３及び図１４を用いて説明する。図１３及び図１４は、第１実施形態において説明された図９及び図１０に対応する。すなわち、図１３では、選択ブロックＢＬＫがバッドブロックでない場合のセンス動作を説明するためのタイミングチャートが示される。図１４では、選択ブロックＢＬＫがバッドブロックである場合のセンス動作を説明するためのタイミングチャートが示される。
【０１５４】
２．２．１  選択ブロックがバッドブロックでない場合のセンス動作について
まず、選択ブロックＢＬＫがバッドブロックでない場合におけるバッドブロックのセンス動作について、図１３を用いて説明する。すなわち、図１３の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルが予め設定されている。
【０１５５】
図１３に示すように、時刻Ｔ１１及びＴ１２の動作は、図９において説明された時刻Ｔ１及びＴ２の動作と同様であるため、説明を省略する。なお、時刻Ｔ１１の時点では、ノードＰＢＵＳＢＳＥＮ及びＢＢＳＰＲＥＲＳＴは、“Ｌ”レベルに設定される。これに伴い、トランジスタＴｒ２２及びＴｒ２３はそれぞれ、オフ状態及びオン状態となり、ノードＰＢＵＳＢＳは、“Ｌ”レベルとなる。
【０１５６】
時刻Ｔ１３において、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮを“Ｈ”レベルにする。これにより、トランジスタＴｒ２２及びＴｒ２３がそれぞれオン状態及びオフ状態となり、ノードＰＢＵＳＢＳは、“Ｈ”レベルにプルアップされる。
【０１５７】
時刻Ｔ１４において、シーケンサ２５は、ノードＲＦＲＳＴを“Ｈ”レベルにする。これにより、トランジスタＴｒ１５がオン状態となり、ノードＢＤとノードＰＢＵＳＢＳとが接続される。また、シーケンサ２５は、ノードＢＢＳＰＲＥＲＳＴを“Ｈ”レベルにする。これにより、トランジスタＴｒ２２がオフ状態となり、ノードＰＢＵＳＢＳはノードＢＤ＿Ａに設定された“Ｌ”レベルによってプルダウンされると共に、ノードＢＢＳＯＵＴが“Ｈ”レベルとなる。シーケンサ２５は、ノードＢＢＳＰＲＥＲＳＴが“Ｈ”レベルとなっている間に、ノードＢＢＳＯＵＴの信号レベルをラッチし、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスする。
【０１５８】
時刻Ｔ１５において、シーケンサ２５は、ノードＲＦＲＳＴを“Ｌ”レベルにする。こにより、トランジスタＴｒ１５はオフ状態となり、ノードＢＤとノードＰＢＵＳＢＳとが電気的に切断される。また、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮ及びＢＢＳＰＲＥＲＳＴを“Ｌ”レベルにする。これにより、トランジスタＴｒ２２及びＴｒ２３がそれぞれオフ状態及びオン状態となり、ノードＰＢＵＳＢＳは“Ｌ”レベルを維持する。
【０１５９】
時刻Ｔ１６、Ｔ１７、及びＴ１８の動作は、図９において説明された時刻Ｔ７〜Ｔ９の動作と同様であるため、説明を省略する。すなわち、時刻Ｔ１７は、メモリセルアレイアクセス期間の終了時点となり、時刻Ｔ１８において読出し動作が終了する。
【０１６０】
以上のように動作することにより、読出し動作のうちのメモリセルアレイアクセス期間において、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスすることが出来る。
【０１６１】
２．２．２  選択ブロックがバッドブロックである場合のセンス動作について
次に、選択ブロックＢＬＫがバッドブロックである場合におけるバッドブロックのセンス動作について、図１４を用いて説明する。すなわち、図１４の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｌ”レベル及び“Ｈ”レベルが予め設定されている。
【０１６２】
なお、図１４における時刻Ｔ１１〜Ｔ１８は、図１３において説明された時刻Ｔ１１〜Ｔ１８に対応する。
【０１６３】
図１４に示すように、時刻Ｔ１１までの動作は、図１３の場合と同様であるため、その説明を省略する。
【０１６４】
時刻Ｔ１２において、シーケンサ２５は、ノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。これにより、選択ブロックＢＬＫのブロックデコーダ５２では、トランジスタＴｒ１及びＴｒ１２がオフ状態となると共に、トランジスタＴｒ６〜Ｔｒ１１がオン状態となる。また、上述の通り、選択ブロックＢＬＫはバッドブロックであるため、トランジスタＴｒ１３がオフ状態となっている。このため、ノードＮ２にはトランジスタＴｒ２を介して“Ｈ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは引き続き“Ｌ”レベルとなる。また、トランジスタＴｒ１６がオフ状態となる。
【０１６５】
また、時刻Ｔ１２において、読出し動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧ＶＣＧＲＶ及びＶＲＥＡＤが配線ＣＧに転送される。すなわち、時刻Ｔ１２は、メモリセルアレイアクセス期間の開始時点となる。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままであり、ワード線ＷＬに電圧ＶＣＧＲＶ及びＶＲＥＡＤは転送されない。
【０１６６】
時刻Ｔ１３において、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮを“Ｈ”レベルにする。これにより、トランジスタＴｒ２２及びＴｒ２３がそれぞれオン状態及びオフ状態となり、ノードＰＢＵＳＢＳは、“Ｈ”レベルになる。
【０１６７】
時刻Ｔ１４において、シーケンサ２５は、ノードＲＦＲＳＴを“Ｈ”レベルにする。これにより、トランジスタＴｒ１５がオン状態となるが、トランジスタＴｒ１６がオフ状態であるため、ノードＢＤとノードＰＢＵＳＢＳとは接続されない。また、シーケンサ２５は、ノードＢＢＳＰＲＥＲＳＴを“Ｈ”レベルにする。これにより、トランジスタＴｒ２２がオフ状態となり、ノードＰＢＵＳＢＳは“Ｈ”レベルからフローティング状態になるとともに、ノードＢＢＳＯＵＴは“Ｌ”レベルとなる。シーケンサ２５は、ノードＢＢＳＰＲＥＲＳＴが“Ｈ”レベルとなっている間に、ノードＢＢＳＯＵＴの信号レベルをラッチし、選択ブロックＢＬＫがバッドブロックである旨の情報をセンスする。
【０１６８】
時刻Ｔ１５において、シーケンサ２５は、ノードＲＦＲＳＴを“Ｌ”レベルにする。こにより、トランジスタＴｒ１５はオフ状態となる。また、シーケンサ２５は、ノードＰＢＵＳＢＳＥＮ及びＢＢＳＰＲＥＲＳＴを“Ｌ”レベルにする。これにより、トランジスタＴｒ２２及びＴｒ２３がそれぞれオフ状態及びオン状態となり、ノードＰＢＵＳＢＳは“Ｌ”レベルにプルダウンされる。
【０１６９】
時刻Ｔ１６以降の動作は、図１３の場合と同様であるため、その説明を省略する。すなわち、時刻Ｔ１７は、メモリセルアレイアクセス期間の終了時点となり、時刻Ｔ１８において読出し動作が終了する。
【０１７０】
以上のように動作することにより、読出し動作のうちのメモリセルアレイアクセス期間において、選択ブロックＢＬＫがバッドブロックである旨の情報をセンスすることが出来る。
【０１７１】
なお、図１３及び図１４の例では、時刻Ｔ１３〜Ｔ１５におけるバッドブロックのセンス動作の後に、時刻Ｔ１６におけるデータのセンス動作が実行される場合が示されたが、これに限られない。例えば、バッドブロックのセンス動作は、データのセンス動作の後に実行されてもよいし、その一部又は全部の期間がデータのセンス動作と重複して実行されてもよい。
【０１７２】
２．３  本実施形態に係る効果について
第２実施形態によれば、トランジスタＴｒ１６は、ノードＲＤＥＣＳＥＬの論理レベルに応じてオン状態とオフ状態とが切替わる。具体的には、トランジスタＴｒ１６は、トランジスタＴｒ１５を介してノードＢＤに接続された第１端と、ノードＰＢＵＳＢＳに接続された第２端と、ノードＲＤＥＣＳＥＬに接続されたゲートと、を含む。これにより、ノードＰＢＵＳＢＳは、バッドブロックのセンス動作の際に、バッドブロックラッチ５４がセットされていれば（すなわち、対応するブロックＢＬＫがバッドブロックであれば）“Ｈ”レベルからフローティング状態となり、バッドブロックラッチ５４がリセットされていれば（すなわち、対応するブロックＢＬＫがバッドブロックでなければ）“Ｌ”レベルにプルダウンされる。このため、ノードＢＢＳＯＵＴは、バッドブロックラッチ５４がセットされているか否かに応じて、互いに反転した論理レベルを有することが出来る。したがって、シーケンサ２５は、バッドブロックラッチ５４がセットされているか否かをセンスすることが出来る。
【０１７３】
また、ノードＰＢＵＳＢＳは、バッドブロックラッチ５４をセット又はリセットする際に、トランジスタＴｒ２３を介して“Ｌ”レベルにプルダウンされる。これにより、ノードＰＢＵＳＢＳは、バッドブロックラッチ５４をセット又はリセットするためのパスとして、及びバッドブロックラッチ５４をセンスするためのパスとして共用されることが出来る。このため、バッドブロックラッチ５４をセット又はリセットするためには用いられず、バッドブロックラッチ５４をセンスするために用いられるトランジスタ（例えば、トランジスタＴｒ１７及びＴｒ１８）を省略することが出来る。したがって、当該トランジスタ分の回路面積を低減させることが出来ると共に、本提案の動作である、ノードＲＯＭＢＡＥＮを“Ｌ”レベルとしつつバッドブロックラッチ５４の出力が反映されたノードＲＤＥＣＳＥＬをトランジスタＴｒ１６でセンスする動作によって、メモリセルアレイアクセス期間中のバッドブロックラッチ５４のセンスも可能となる。
【０１７４】
３．  変形例等
実施形態は、上述の第１実施形態及び第２実施形態で述べた形態に限らず、種々の変形が可能である。
【０１７５】
３．１  第１変形例
上述の第１実施形態では、バッドブロックのセンス動作が読出し動作のメモリセルアレイアクセス期間内において実行される場合について説明したが、これに限られない。例えば、バッドブロックのセンス動作が、書込み動作のメモリセルアレイアクセス期間内において実行されてもよい。以下では、第１実施形態と同様の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１７６】
まず、バッドブロックのセンス動作が、書込み動作のメモリセルアレイアクセス期間内で実行される場合について、図１５及び図１６を用いて説明する。図１５及び図１６はそれぞれ、第１実施形態において説明された図９及び図１０に対応する。
【０１７７】
３．１．１  選択ブロックがバッドブロックでない場合のセンス動作について
選択ブロックＢＬＫがバッドブロックでない場合におけるバッドブロックのセンス動作について、図１５を用いて説明する。すなわち、図１５の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルが予め設定されている。
【０１７８】
図１５に示すように、時刻Ｔ２１に至るまでに、半導体記憶装置２０は、書込み動作を実行する旨のコマンドをコントローラ１０から受ける。書込み動作は、プログラム動作及びベリファイ動作を含む。図１５の例では、プログラム動作は、時刻Ｔ２２から時刻Ｔ２７までに対応し、ベリファイ動作は、時刻Ｔ２８から時刻Ｔ３０までに対応する。
【０１７９】
時刻Ｔ２１において、ロジック制御回路２３は、信号／ＲＢを“Ｌ”レベルにして、半導体記憶装置２０がビジー状態であることをコントローラ１０に知らせ、書込み動作の実行を開始する。
【０１８０】
時刻Ｔ２１の時点では、ノードＲＤＥＣ、ＲＯＭＢＡＥＮは、“Ｌ”レベルに設定される。これに伴い、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは、“Ｌ”レベルとなる。配線ＣＧは電圧ＶＳＳとなっているが、転送スイッチ群５１内の転送トランジスタＴＴｒのうちワード線ＷＬに配線ＣＧの電圧を転送する転送トランジスタＴＴｒ０〜ＴＴｒ７は、オフ状態となるため、ワード線ＷＬはフローティング状態となる。また、ノードＰＢＵＳＢＳＥＮ及びＢＢＳＥＮＳＥは、“Ｌ”レベルに設定される。これに伴い、ノードＰＢＵＳＢＳは、“Ｈ”レベルとなる。また、ノードＲＦＳＥＴ及びＲＦＲＳＴは、“Ｌ”レベルに設定される。
【０１８１】
時刻Ｔ２２において、シーケンサ２５は、ノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。これにより、選択ブロックＢＬＫのブロックデコーダ５２では、トランジスタＴｒ１及びＴｒ１２がオフ状態となると共に、トランジスタＴｒ６〜Ｔｒ１１がオン状態となる。また、上述の通り、選択ブロックＢＬＫはバッドブロックでないため、トランジスタＴｒ１３がオン状態となっており、ノードＮ１を介してノードＮ２に“Ｌ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬが“Ｈ”レベルとなり、ノードＢＬＫＳＥＬに“Ｈ”レベルが出力される。また、トランジスタＴｒ１６及びＴｒ１７がオン状態となる。
【０１８２】
また、時刻Ｔ２２において、プログラム動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧が配線ＣＧに供給される。具体的には、選択配線ＣＧには電圧ＶＰＡＳＳ及びＶＰＧＭが供給され、非選択配線ＣＧには電圧ＶＰＡＳＳが供給される。
【０１８３】
電圧ＶＰＡＳＳは、電圧ＶＰＧＭより小さく、電子を注入される選択メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳでは非選択メモリセルトランジスタＭＴへのプログラムを制御しつつ、電子を注入されない選択メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳでは選択メモリセルトランジスタＭＴでの閾値電圧上昇を抑制できる程度にカップリングによりチャネルの電位を上昇させることができる大きさを有する。
【０１８４】
ここで、電圧ＶＰＡＳＳ及びＶＰＧＭをワード線ＷＬに転送するために、トランジスタＴｒ５のゲートには電圧ＶＳＳが供給される。これにより、レベルシフタＬＳにはノードＶＢＳＴを介して電圧ＶＰＧＭＨが供給され、ノードＢＬＫＳＥＬに出力される“Ｈ”レベルは、電圧ＶＰＧＭＨまで昇圧される。これにより、配線ＣＧに転送された電圧ＶＰＧＭ及びＶＰＡＳＳは、転送スイッチ群５１を介してワード線ＷＬに転送される。すなわち、時刻Ｔ２２は、メモリセルアレイアクセス期間の開始時点となる。
【０１８５】
時刻Ｔ２３から時刻Ｔ２６までの動作は、図９において説明された時刻Ｔ３から時刻Ｔ６までの動作と同様であるため、説明を省略する。
【０１８６】
時刻Ｔ２７において、シーケンサ２５は、トランジスタＴｒ５をオフ状態にするとともに、トランジスタＴｒ３のゲートに電圧ＶＤＤＨを供給してトランジスタＴｒ３をオン状態にする。これにより、ノードＢＬＫＳＥＬから出力される電圧は電圧ＶＤＤとなり、転送スイッチ群５１はワード線ＷＬの電圧を放電可能な程度にオン状態を維持する。また、ドライバセット２７は、配線ＣＧへの電圧ＶＰＡＳＳ及びＶＰＧＭの供給を停止する。これに伴い、配線ＣＧ及びワード線ＷＬは電圧ＶＳＳとなる。以上で、プログラム動作が終了する。
【０１８７】
時刻Ｔ２８において、ベリファイ動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧が配線ＣＧに供給される。具体的には、選択配線ＣＧには電圧ＶＣＧＲＶが供給され、非選択配線ＣＧには電圧ＶＲＥＡＤが供給される。なお、ベリファイ動作における電圧ＶＣＧＲＶは、読出し動作の際の電圧ＶＣＧＲＶと異なる値が適用され得る。
【０１８８】
ノードＢＬＫＳＥＬに出力される“Ｈ”レベルは、これらの電圧ＶＣＧＲＶ及びＶＲＥＡＤをワード線ＷＬに転送するために、トランジスタＴｒ４がオン状態となることにより、電圧ＶＲＥＡＤＨまでレベルシフタＬＳによって昇圧される。これにより、配線ＣＧに転送された電圧ＶＣＧＲＶ及びＶＲＥＡＤは、転送スイッチ群５１を介してワード線ＷＬに転送される。
【０１８９】
時刻Ｔ２９において、シーケンサ２５は、信号ＳＴＢを“Ｈ”レベルにする。これにより、センスアンプＳＡは、データのセンスノードの状態を内部のラッチ回路に取り込み、メモリセルトランジスタＭＴからデータを読出す。
【０１９０】
時刻Ｔ３０において、シーケンサ２５は、トランジスタＴｒ４をオフ状態にするとともに、ノードＳＷ１に電圧ＶＤＤＨを供給してトランジスタＴｒ３をオン状態にする。これにより、ノードＢＬＫＳＥＬから出力される電圧は電圧ＶＤＤとなり、転送スイッチ群５１はワード線ＷＬの電圧を放電可能な程度にオン状態を維持する。また、ドライバセット２７は、配線ＣＧへの電圧ＶＣＧＲＶ及びＶＲＥＡＤの供給を停止する。これに伴い、配線ＣＧ及びワード線ＷＬは電圧ＶＳＳとなる。以上で、ベリファイ動作が終了する。すなわち、時刻Ｔ３０は、メモリセルアレイアクセス期間の終了時点となる。
【０１９１】
時刻Ｔ３１において、シーケンサ２５は、ノードＲＤＥＣを“Ｌ”レベルにすると共に、トランジスタＴｒ３をオフ状態にする。これにより、トランジスタＴｒ１及びＴｒ１１がそれぞれオン状態及びオフ状態となり、ノードＮ２に“Ｈ”レベルが転送される。このため、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは“Ｌ”レベルとなる。これに伴い、転送スイッチ群５１はオフ状態となり、ワード線ＷＬはフローティング状態となる。ロジック制御回路２３は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせ、書込み動作の実行が終了する。
【０１９２】
以上のように動作することにより、書込み動作のうちのメモリセルアレイアクセス期間において、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスすることが出来る。
【０１９３】
３．１．２  選択ブロックがバッドブロックである場合のセンス動作について
次に、選択ブロックＢＬＫがバッドブロックである場合におけるバッドブロックのセンス動作について、図１６を用いて説明する。すなわち、図１６の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｌ”レベル及び“Ｈ”レベルが予め設定されている。
【０１９４】
なお、図１６における時刻Ｔ２１〜Ｔ３１は、図１５において説明された時刻Ｔ２１〜Ｔ３１に対応する。
【０１９５】
図１６に示すように、時刻Ｔ２１までの動作は、図１５の場合と同様であるため、その説明を省略する。
【０１９６】
時刻Ｔ２２において、シーケンサ２５は、ノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。これにより、選択ブロックＢＬＫのブロックデコーダ５２では、トランジスタＴｒ１及びＴｒ１２がオフ状態となると共に、トランジスタＴｒ６〜Ｔｒ１１がオン状態となる。また、上述の通り、選択ブロックＢＬＫはバッドブロックであるため、トランジスタＴｒ１３がオフ状態となっている。このため、ノードＮ２にはトランジスタＴｒ２を介して“Ｈ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは引き続き“Ｌ”レベルとなる。また、トランジスタＴｒ１６及びＴｒ１７がオフ状態となる。
【０１９７】
また、時刻Ｔ２２において、プログラム動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧ＶＰＡＳＳ及びＶＰＧＭが配線ＣＧに転送される。すなわち、時刻Ｔ２２は、メモリセルアレイアクセス期間の開始時点となる。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままである。このため、ワード線ＷＬに電圧ＶＰＡＳＳ及びＶＰＧＭは転送されず、メモリセルトランジスタＭＴにはデータが書込まれない。
【０１９８】
時刻Ｔ２３から時刻Ｔ２６までの動作は、図１０において説明された時刻Ｔ３から時刻Ｔ６までの動作と同様であるため、説明を省略する。
【０１９９】
時刻Ｔ２７において、ドライバセット２７は、配線ＣＧへの電圧ＶＰＡＳＳ及びＶＰＧＭの供給を停止する。以上で、プログラム動作が終了する。
【０２００】
時刻Ｔ２８において、ベリファイ動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧ＶＣＧＲＶ及びＶＲＥＡＤが配線ＣＧに転送される。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままであり、ワード線ＷＬに電圧ＶＣＧＲＶ及びＶＲＥＡＤは転送されない。
【０２０１】
時刻Ｔ２９において、シーケンサ２５は、信号ＳＴＢを“Ｈ”レベルにする。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままである。このため、ワード線ＷＬに電圧ＶＣＧＲＶ及びＶＲＥＡＤが転送されておらず、メモリセルトランジスタＭＴからデータは読出されない。
【０２０２】
時刻Ｔ３０以降の動作は、図１５において説明された動作と同様であるため、説明を省略する。すなわち、時刻Ｔ３０においてベリファイ動作が終了すると共にメモリセルアレイアクセス期間が終了し、時刻Ｔ３１において書込み動作の実行が終了する。
【０２０３】
以上のように動作することにより、書込み動作のうちのメモリセルアレイアクセス期間においても選択ブロックＢＬＫがバッドブロックである旨の情報をセンスすることが出来る。
【０２０４】
したがって、書込み動作のうちのメモリセルアレイアクセス期間においてバッドブロックのセンス動作を実行した場合においても、第１実施形態において説明した効果と同様の効果を奏することが出来る。
【０２０５】
なお、図１５及び図１６の例では、時刻Ｔ２３〜Ｔ２６におけるバッドブロックのセンス動作の後に、時刻Ｔ２９におけるデータのセンス動作が実行される場合が示されたが、これに限られない。例えば、バッドブロックのセンス動作は、データのセンス動作の後に実行されてもよいし、その一部又は全部の期間がデータのセンス動作と重複して実行されてもよい。
【０２０６】
また、図１５及び図１６の例では、バッドブロックのセンス動作は、プログラム動作中に実行される場合が示されたが、これに限られない。例えば、バッドブロックのセンス動作は、ベリファイ動作中に実行されてもよい。
【０２０７】
３．２  第２変形例
上述の第１変形例では、バッドブロックのセンス動作が書込み動作のメモリセルアレイアクセス期間内において実行される場合について説明したが、これに限られない。例えば、バッドブロックのセンス動作が、消去動作のメモリセルアレイアクセス期間内において実行されてもよい。以下では、第１実施形態と同様の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０２０８】
バッドブロックのセンス動作が、消去動作のメモリセルアレイアクセス期間内で実行される場合について、図１７及び図１８を用いて説明する。図１７及び図１８はそれぞれ、第１実施形態において説明された図９及び図１０に対応する。
【０２０９】
３．２．１  選択ブロックがバッドブロックでない場合のセンス動作について
選択ブロックＢＬＫがバッドブロックでない場合におけるバッドブロックのセンス動作について、図１７を用いて説明する。すなわち、図１７の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルが予め設定されている。
【０２１０】
図１７に示すように、時刻Ｔ４１に至るまでに、半導体記憶装置２０は、消去動作を実行する旨のコマンドをコントローラ１０から受ける。消去動作は、消去メイン動作及び消去ベリファイ動作を含む。図１７の例では、消去メイン動作は、時刻Ｔ４２から時刻Ｔ４７までに対応し、消去ベリファイ動作は、時刻Ｔ４８から時刻Ｔ５０までに対応する。
【０２１１】
時刻Ｔ４１において、ロジック制御回路２３は、信号／ＲＢを“Ｌ”レベルにして、半導体記憶装置２０がビジー状態であることをコントローラ１０に知らせ、消去動作の実行を開始する。
【０２１２】
時刻Ｔ４１の時点では、ノードＲＤＥＣ、ＲＯＭＢＡＥＮは、“Ｌ”レベルに設定される。これに伴い、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは、“Ｌ”レベルとなる。配線ＣＧは電圧ＶＳＳとなっているが、転送スイッチ群５１内の転送トランジスタＴＴｒのうちワード線ＷＬに配線ＣＧの電圧を転送する転送トランジスタＴＴｒ０〜ＴＴｒ７は、オフ状態となるため、ワード線ＷＬはフローティング状態となる。また、ノードＰＢＵＳＢＳＥＮ及びＢＢＳＥＮＳＥは、“Ｌ”レベルに設定される。これに伴い、ノードＰＢＵＳＢＳは、“Ｈ”レベルとなる。また、ノードＲＦＳＥＴ及びＲＦＲＳＴは、“Ｌ”レベルに設定される。
【０２１３】
時刻Ｔ４２において、シーケンサ２５は、ノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。これにより、選択ブロックＢＬＫのブロックデコーダ５２では、トランジスタＴｒ１及びＴｒ１２がオフ状態となると共に、トランジスタＴｒ６〜Ｔｒ１１がオン状態となる。また、上述の通り、選択ブロックＢＬＫはバッドブロックでないため、トランジスタＴｒ１３がオン状態となっており、ノードＮ１を介してノードＮ２に“Ｌ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬが“Ｈ”レベルとなり、ノードＢＬＫＳＥＬに“Ｈ”レベルが出力される。また、トランジスタＴｒ１６及びＴｒ１７がオン状態となる。
【０２１４】
また、時刻Ｔ４２において、消去メイン動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧が供給される。具体的には、配線ＣＧには電圧ＶＳＳが供給され、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及びウェル線ＣＰＷＥＬＬには電圧ＶＥＲＡが供給される。
【０２１５】
電圧ＶＥＲＡは、メモリセルトランジスタＭＴの電荷蓄積層３５に注入された電子を引き抜くための電圧であり、電圧ＶＳＳより大きい。
【０２１６】
ここで、電圧ＶＳＳをワード線ＷＬに転送するために、トランジスタＴｒ３のゲートには電圧ＶＤＤＨが供給される。これにより、レベルシフタＬＳにはノードＶＢＳＴを介して電圧ＶＤＤが供給され、ノードＢＬＫＳＥＬに出力される“Ｈ”レベルは、電圧ＶＤＤまで昇圧される。これにより、配線ＣＧに転送された電圧ＶＳＳは、転送スイッチ群５１を介してワード線ＷＬに転送される。すなわち、時刻Ｔ４２は、メモリセルアレイアクセス期間の開始時点となる。
【０２１７】
時刻Ｔ４３から時刻Ｔ４６までの動作は、図９において説明された時刻Ｔ３から時刻Ｔ６までの動作と同様であるため、説明を省略する。
【０２１８】
時刻Ｔ４７において、ドライバセット２７は、配線ＣＧ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及びウェル線ＣＰＷＥＬＬに電圧ＶＳＳを供給する。以上で、消去メイン動作が終了する。
【０２１９】
時刻Ｔ４８から時刻Ｔ５０の動作は、図１５において説明された時刻Ｔ２８以降の動作と同様であるため、説明を省略する。すなわち、時刻Ｔ５０において、消去ベリファイ動作が終了し、時刻Ｔ５０は、メモリセルアレイアクセス期間の終了時点となる。なお、消去ベリファイ動作における電圧ＶＣＧＲＶは、読出し動作及びベリファイ動作の際の電圧ＶＣＧＲＶと異なる値が適用され得る。
【０２２０】
時刻Ｔ５１において、ロジック制御回路２３は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせ、消去動作の実行が終了する。
【０２２１】
以上のように動作することにより、消去動作のうちのメモリセルアレイアクセス期間において、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスすることが出来る。
【０２２２】
３．２．２  選択ブロックがバッドブロックである場合のセンス動作について
次に、選択ブロックＢＬＫがバッドブロックである場合におけるバッドブロックのセンス動作について、図１８を用いて説明する。すなわち、図１８の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｌ”レベル及び“Ｈ”レベルが予め設定されている。
【０２２３】
なお、図１８における時刻Ｔ４１〜Ｔ５１は、図１７において説明された時刻Ｔ４１〜Ｔ５１に対応する。
【０２２４】
図１８に示すように、時刻Ｔ４１までの動作は、図１７の場合と同様であるため、その説明を省略する。
【０２２５】
時刻Ｔ４２において、シーケンサ２５は、ノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。これにより、選択ブロックＢＬＫのブロックデコーダ５２では、トランジスタＴｒ１及びＴｒ１２がオフ状態となると共に、トランジスタＴｒ６〜Ｔｒ１１がオン状態となる。また、上述の通り、選択ブロックＢＬＫはバッドブロックであるため、トランジスタＴｒ１３がオフ状態となっている。このため、ノードＮ２にはトランジスタＴｒ２を介して“Ｈ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは引き続き“Ｌ”レベルとなる。また、トランジスタＴｒ１６及びＴｒ１７がオフ状態となる。
【０２２６】
また、時刻Ｔ４２において、消去メイン動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧が供給される。具体的には、配線ＣＧには電圧ＶＳＳが供給され、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及びウェル線ＣＰＷＥＬＬには電圧ＶＥＲＡが供給される。すなわち、時刻Ｔ４２は、メモリセルアレイアクセス期間の開始時点となる。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままである。
【０２２７】
時刻Ｔ４３から時刻Ｔ４６までの動作は、図１７において説明された時刻Ｔ４３から時刻Ｔ４６までの動作と同様であるため、説明を省略する。
【０２２８】
時刻Ｔ４７において、ドライバセット２７は、配線ＣＧ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及びウェル線ＣＰＷＥＬＬへ電圧ＶＳＳを供給する。以上で、消去メイン動作が終了する。
【０２２９】
時刻Ｔ４８において、シーケンサ２５は、再びノードＲＤＥＣを“Ｈ”レベルにし、ノードＲＯＭＢＡＥＮを引き続き“Ｌ”レベルに維持する。しかしながら、上述の通り、選択ブロックＢＬＫはバッドブロックであるため、トランジスタＴｒ１３がオフ状態となっている。このため、ノードＮ２にはトランジスタＴｒ２を介して“Ｈ”レベルが転送される。したがって、ノードＲＤＥＣＳＥＬ及びＢＬＫＳＥＬは引き続き“Ｌ”レベルとなる。
【０２３０】
また、時刻Ｔ４８において、消去ベリファイ動作の実行に伴い、ドライバセット２７から選択ブロックＢＬＫに印加される電圧ＶＣＧＲＶ及びＶＲＥＡＤが配線ＣＧに転送される。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままであり、ワード線ＷＬに電圧ＶＣＧＲＶ及びＶＲＥＡＤは転送されない。
【０２３１】
時刻Ｔ４９において、シーケンサ２５は、信号ＳＴＢを“Ｈ”レベルにする。しかしながら、上述の通り、ノードＢＬＫＳＥＬは“Ｌ”レベルであるため、転送スイッチ群５１はオフ状態のままである。このため、ワード線ＷＬに電圧ＶＣＧＲＶ及びＶＲＥＡＤが転送されておらず、メモリセルトランジスタＭＴからデータは読出されない。
【０２３２】
時刻Ｔ５０以降の動作は、図１７において説明された動作と同様であるため、説明を省略する。すなわち、時刻Ｔ５０において消去ベリファイ動作が終了すると共にメモリセルアレイアクセス期間が終了し、時刻Ｔ５１において消去動作の実行が終了する。
【０２３３】
以上のように動作することにより、消去動作のうちのメモリセルアレイアクセス期間において、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスすることが出来る。
【０２３４】
したがって、消去動作のうちのメモリセルアレイアクセス期間においてバッドブロックのセンス動作を実行した場合においても、第１実施形態において説明した効果と同様の効果を奏することが出来る。
【０２３５】
なお、図１７及び図１８の例では、時刻Ｔ４３〜Ｔ４６におけるバッドブロックのセンス動作の後に、時刻Ｔ４９におけるデータのセンス動作が実行される場合が示されたが、これに限られない。例えば、バッドブロックのセンス動作は、データのセンス動作の後に実行されてもよいし、その一部又は全部の期間がデータのセンス動作と重複して実行されてもよい。
【０２３６】
また、図１７及び図１８の例では、バッドブロックのセンス動作は、消去メイン動作中に実行される場合が示されたが、これに限られない。例えば、バッドブロックのセンス動作は、ベリファイ動作中に実行されてもよい。
【０２３７】
３．３  第３変形例
上述の各実施形態及び各変形例では、配線ＣＧに電圧ＶＲＥＡＤが供給される際にバッドブロックのセンス動作が実行される場合について説明したが、これに限られない。例えば、バッドブロックのセンス動作が、配線ＣＧへの電圧ＶＲＥＡＤ等の供給が終了した後において実行されてもよい。以下では、第２実施形態と同様の構成及び動作についてはその説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
【０２３８】
３．３．１  選択ブロックがバッドブロックでない場合のセンス動作について
まず、選択ブロックＢＬＫがバッドブロックでない場合におけるバッドブロックのセンス動作について、図１９を用いて説明する。すなわち、図１９の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルが予め設定されている。
【０２３９】
なお、図１９は、第２実施形態において説明された図１３に対応する。
【０２４０】
図１９に示すように、時刻Ｔ６１及びＴ６２においてそれぞれ、図１３において説明された時刻Ｔ１１及びＴ１２の動作と同様の動作が実行される。すなわち、時刻Ｔ６２において、配線ＣＧ及びワード線ＷＬに電圧ＶＲＥＡＤ等が供給され、メモリセルアレイアクセス期間が開始する。
【０２４１】
時刻Ｔ６３において、図１３において説明された時刻Ｔ１６の動作と同様の動作が実行される。すなわち、シーケンサ２５は、信号ＳＴＢを“Ｈ”レベルにする。これにより、センスアンプＳＡは、データのセンスノードの状態を内部のラッチ回路に取り込み、メモリセルトランジスタＭＴからデータを読出す。
【０２４２】
時刻Ｔ６４において、図１３において説明された時刻Ｔ１７の動作と同様の動作が実行される。すなわち、時刻Ｔ６４において、配線ＣＧ及びワード線ＷＬに電圧ＶＳＳが供給され、メモリセルアレイアクセス期間が終了する。
【０２４３】
時刻Ｔ６５〜時刻Ｔ６７において、図１３において説明された時刻Ｔ１３〜Ｔ１５の動作と同様の動作が実行される。
【０２４４】
すなわち、時刻Ｔ６５において、ノードＰＢＵＳＢＳＥＮが“Ｈ”レベルとなることに応じて、ノードＰＢＵＳＢＳが“Ｈ”レベルにプルアップされる。
【０２４５】
時刻Ｔ６６において、ノードＲＦＲＳＴ及びＢＢＳＰＲＥＲＳＴが“Ｈ”レベルとなることに応じて、ノードＰＢＵＳＢＳが“Ｌ”レベルにプルダウンされる。シーケンサ２５は、ノードＢＢＳＯＵＴの信号レベルをラッチし、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスする。
【０２４６】
時刻Ｔ６７において、ノードＲＳＲＳＴ、ＰＢＵＳＢＳＥＮ、及びＢＢＳＰＲＥＲＳＴが“Ｌ”レベルとなる。
【０２４７】
時刻Ｔ６８において、図１３において説明された時刻Ｔ１８の動作と同様の動作が実行される。すなわち、時刻Ｔ６８において、ノードＲＤＥＣが“Ｌ”レベルとなるとともにワード線ＷＬがフローティング状態となり、読出し動作が終了する。
【０２４８】
以上のように動作することにより、配線ＣＧへの電圧ＶＲＥＡＤの供給が終了した後において、選択ブロックＢＬＫがバッドブロックでない旨の情報をセンスすることが出来る。
【０２４９】
３．３．２  選択ブロックがバッドブロックである場合のセンス動作について
次に、選択ブロックＢＬＫがバッドブロックである場合におけるバッドブロックのセンス動作について、図２０を用いて説明する。すなわち、図２０の例では、ノードＧＤ＿Ａ及びＢＤ＿Ａはそれぞれ、“Ｌ”レベル及び“Ｈ”レベルが予め設定されている。
【０２５０】
なお、図２０は、第２実施形態において説明された図１４に対応し、図２０における時刻Ｔ６１〜Ｔ６８は、図１９において説明された時刻Ｔ６１〜Ｔ６８に対応する。
【０２５１】
図２０に示すように、時刻Ｔ６１及びＴ６２においてそれぞれ、図１４において説明された時刻Ｔ１１及びＴ１２の動作と同様の動作が実行される。すなわち、時刻Ｔ６２において、配線ＣＧに電圧ＶＲＥＡＤ等が供給され、メモリセルアレイアクセス期間が開始する。なお、ワード線ＷＬはフローティング状態を維持する。
【０２５２】
時刻Ｔ６３において、図１４において説明された時刻Ｔ１６の動作と同様の動作が実行される。すなわち、シーケンサ２５は、信号ＳＴＢを“Ｈ”レベルにするが、メモリセルトランジスタＭＴからデータは読出されない。
【０２５３】
時刻Ｔ６４において、図１４において説明された時刻Ｔ１７の動作と同様の動作が実行される。すなわち、時刻Ｔ６４において、配線ＣＧに電圧ＶＳＳが供給され、メモリセルアレイアクセス期間が終了する。
【０２５４】
時刻Ｔ６５〜時刻Ｔ６７において、図１４において説明された時刻Ｔ１３〜Ｔ１５の動作と同様の動作が実行される。
【０２５５】
すなわち、時刻Ｔ６５において、ノードＰＢＵＳＢＳＥＮが“Ｈ”レベルとなることに応じて、ノードＰＢＵＳＢＳが“Ｈ”レベルにプルアップされる。
【０２５６】
時刻Ｔ６６において、ノードＲＦＲＳＴが“Ｈ”レベルとなるが、ノードＢＤとノードＰＢＵＳＢＳとは接続されない。また、ノードＢＢＳＰＲＥＲＳＴが“Ｈ”レベルとなることに応じて、ノードＰＢＵＳＢＳが“Ｈ”レベルからフローティング状態になる。シーケンサ２５は、ノードＢＢＳＯＵＴの信号レベルをラッチし、選択ブロックＢＬＫがバッドブロックである旨の情報をセンスする。
【０２５７】
時刻Ｔ６７において、ノードＲＳＲＳＴ、ＰＢＵＳＢＳＥＮ、及びＢＢＳＰＲＥＲＳＴが“Ｌ”レベルとなる。
【０２５８】
時刻Ｔ６８において、図１４において説明された時刻Ｔ１８の動作と同様の動作が実行される。すなわち、時刻Ｔ６８においてノードＲＤＥＣが“Ｌ”レベルとなり、読出し動作が終了する。
【０２５９】
以上のように動作することにより、配線ＣＧへの電圧ＶＲＥＡＤの供給が終了した後において、選択ブロックＢＬＫがバッドブロックである旨の情報をセンスすることが出来る。
【０２６０】
このように、本変形例では、ワード線ＷＬへの電圧ＶＲＥＡＤの転送が終了した後の時刻Ｔ６４〜Ｔ６８の間においても、バッドブロックのセンス動作を実行することが出来る。補足すると、時刻Ｔ６４〜Ｔ６８の間は、例えば、メモリセルトランジスタＭＴからのデータの読出しが終了した後に、ラッチ回路ＸＤＬを介してデータがコントローラ１０に出力される期間を含む。ラッチ回路ＸＤＬから外部へのデータ出力には、バッドブロックのセンス動作に要する時間よりも長い期間を要する。このため、本変形例において説明されたように、時刻Ｔ６４〜Ｔ６８の間にバッドブロックのセンス動作に要する期間（時刻Ｔ６５〜Ｔ６７）を含めることにより、時刻Ｔ６２以前に当該センス動作を実行する場合よりも読出し動作全体に要する時間を短縮することが出来る。
【０２６１】
なお、図１９の例では、時刻Ｔ６４において、ワード線ＷＬの電圧は速やかに電圧ＶＳＳまで放電されるが、これに限られない。例えば、シーケンサ２５は、ワード線ＷＬの電圧を時刻Ｔ６８の直前まで電圧ＶＳＳより高い電圧に維持するように動作し得る。本変形例によれば、選択ブロックＢＬＫがバッドブロックの場合にはワード線ＷＬがフローティング状態に維持される。このため、上述のようにワード線ＷＬの放電が速やかに実行されない場合においても、バッドブロックである選択ブロックＢＬＫに対して配線ＣＧからワード線ＷＬに意図しない電流が流れることを抑制することが出来る。
【０２６２】
４．  その他
上述の第１実施形態、並びに第１変形例及び第２変形例では、トランジスタＴｒ１８が設けられ、トランジスタＴｒ１８のゲートにノードＢＢＳＥＮＳＥが接続される場合について説明したが、これに限られない。例えば、トランジスタＴｒ１８は省略可能であり、ノードＢＢＳＥＮＳＥはノードＲＤＥＣＳＥＬにて代替され、省略されることが可能である。この場合、バッドブロックのセンス動作は、ノードＰＢＵＳＢＳＥＮが“Ｈ”レベルの間に実行されればよい。
【０２６３】
また、上述の第２実施形態及び第３変形例では、ブロックデコーダ５２内に１つのバッドブロックラッチ５４が設けられる場合について説明したが、これに限られない。例えば、１つのブロックデコーダ５２は、各々が異なるブロックＢＬＫに対応する複数のバッドブロックラッチ５４を含んでもよい。この場合、ブロックデコーダ５２は、同一のブロックアドレス情報に基づいて、当該複数のバッドブロックラッチ５４に対応する全てのブロックＢＬＫがヒットするように構成される。また、同一のブロックデコーダ５２内に設けられる複数のバッドブロックラッチ５４の各々のトランジスタＴｒ１３は、ノードＮ１に対して並列に接続された第１端と、対応するブロックＢＬＫが選択された場合にオン状態となるトランジスタの第１端に直列に接続された第２端と、を含む。これにより、１つのブロックデコーダ５２に複数のバッドブロックラッチ５４が含まれる場合においても、選択ブロックＢＬＫに対応するバッドブロックラッチ５４の情報を選択的にノードＲＤＥＣＳＥＬに対応付けることが出来る。また、同一のブロックデコーダ５２内に設けられる複数のバッドブロックラッチ５４の各々のトランジスタＴｒ１６は、ノードＰＢＵＳＢＳに共通に接続された第２端と、ノードＲＤＥＣＳＥＬに共通に接続されたゲートと、を含む。これにより、１つのブロックデコーダ５２に複数のバッドブロックラッチ５４が含まれる場合においても、選択ブロックＢＬＫに対応するバッドブロックラッチ５４の情報に基づいて、ノードＰＢＵＳＢＳの信号レベルを制御することが出来る。したがって、ブロックデコーダ５２の構成を複数のブロックＢＬＫで共用しつつ、第２実施形態及び第３変形例において説明された効果と同様の効果を奏することが出来る。
【０２６４】
また、上述の第１変形例及び第２変形例は、第１実施形態に適用される場合について説明したが、これに限らず、第２実施形態にも同様に適用可能である。
【０２６５】
また、上述の第３変形例は、第２実施形態に適用される場合について説明したが、これに限らず、第１実施形態にも同様に適用可能である。
【０２６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２６７】
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２８…ロウデコーダ、２９…センスアンプモジュール、３０…半導体基板、３１〜３３、３８、４２、４４…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層、３６…トンネル酸化膜、３７…半導体ピラー、４１、４３…コンタクトプラグ、３９…ｎ＋型不純物拡散領域、４０…ｐ＋型不純物拡散領域、５１Ａ、５１Ｂ…転送スイッチ群、５２Ａ、５２Ｂ…ブロックデコーダ、５３Ａ、５３Ｂ…バッドブロックラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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