(57)【要約】【課題】各レグのスイッチ素子に接続されるスナバ回路全体の実装面積を低減する。【解決手段】ダイオード１１およびＦＥＴ１２の直列回路で構成された第１のレグ４と、ダイオード１３およびＦＥＴ１４の直列回路で構成されると共に第１のレグ４に並列接続された第２のレグ５と、第１のレグ４に並列接続された平滑コンデンサ６と、交流電源４１の一端が第１のインダクタ９を介して接続される第１のレグ４におけるダイオード１１およびＦＥＴ１２の第１の接続点Ａと交流電源４１の他端が第２のインダクタ１０を介して接続される第２のレグ５におけるダイオード１３およびＦＥＴ１４の第２の接続点Ｂとの間に接続されたスナバ回路７と、各ＦＥＴ１２，１４に対するオン・オフ制御を実行する制御回路８とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の整流素子および第１のスイッチ素子の直列回路で構成された第１のレグと、
第２の整流素子および第２のスイッチ素子の直列回路で構成されると共に前記第１のレグに並列接続された第２のレグと、
前記第１のレグに並列接続された平滑コンデンサと、
交流電源の一端が第１のインダクタを介して接続される前記第１のレグにおける前記第１の整流素子および前記第１のスイッチ素子の第１の接続点と当該交流電源の他端が第２のインダクタを介して接続される前記第２のレグにおける前記第２の整流素子および前記第２のスイッチ素子の第２の接続点との間に接続されたスナバ回路と、
前記第１のスイッチ素子および前記第２のスイッチ素子に対するオン・オフ制御を実行する制御回路とを備えているブリッジレス力率改善回路。
【請求項２】
前記第１のスイッチ素子および前記第２のスイッチ素子のそれぞれには、他のスナバ回路が並列に接続されていない請求項１記載のブリッジレス力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブリッジレス力率改善回路に関するものである。
【背景技術】
【０００２】
この種のブリッジレス力率改善回路（以下、単に力率改善回路ともいう）の基本的なものとして、下記の特許文献１に開示された力率改善回路（ＡＣ−ＤＣコンバータ）の構成が知られている。この力率改善回路５１は、図４に示すように、各々が整流素子５２，５３（この例では一例としてダイオード）と主スイッチング素子５４，５５（この例では一例としてＭＯＳＦＥＴ）とを直列接続した２組の上下アーム（レグともいう）５６，５７を並列接続して形成された主スイッチング回路５８、各主スイッチング素子５４，５５にそれぞれ並列接続されたスナバコンデンサ５９，６０、各主スイッチング素子５４，５５にそれぞれ逆並列接続されたダイオード６１，６２、コンバータの交流端子である２組の上下アーム５６，５７の直列接続点Ａ，Ｂ間に、平滑用リアクトル（インダクタ）６３，６４を介して接続されて交流電圧Ｖａｃを出力する交流電源６５、および直流電圧Ｖｄｃを出力するコンバータの直流端子（出力端子）６６ａ，６６ｂである主スイッチング回路５８の両端間に並列接続された平滑用コンデンサ６７を備えている。また、この力率改善回路５１は、各主スイッチング素子５４，５５をオン・オフ制御する制御手段（制御回路）６８を備え、この制御手段６８は、交流電源６５から出力される交流電圧Ｖａｃの半周期内において、主スイッチング素子５４，５５の一方をオンに固定した状態で、主スイッチング素子５４，５５の他方をオン／オフさせる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５４５８２号公報（第２−７頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記の力率改善回路では、２組の上下アーム（レグともいう）を構成する主スイッチング素子（スイッチ素子）のそれぞれにスナバコンデンサが並列接続されているが、この種の力率改善回路に対して、スナバコンデンサ（スナバ回路）全体の実装面積の低減が望まれている。
【０００５】
本発明は、かかる要請に応えるべくなされたものであり、スイッチ素子に接続されるスナバ回路全体の実装面積を低減し得るブリッジレス力率改善回路を提供することを主目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく、本発明に係るブリッジレス力率改善回路は、第１の整流素子および第１のスイッチ素子の直列回路で構成された第１のレグと、第２の整流素子および第２のスイッチ素子の直列回路で構成されると共に前記第１のレグに並列接続された第２のレグと、前記第１のレグに並列接続された平滑コンデンサと、交流電源の一端が第１のインダクタを介して接続される前記第１のレグにおける前記第１の整流素子および前記第１のスイッチ素子の第１の接続点と当該交流電源の他端が第２のインダクタを介して接続される前記第２のレグにおける前記第２の整流素子および前記第２のスイッチ素子の第２の接続点との間に接続されたスナバ回路と、前記第１のスイッチ素子および前記第２のスイッチ素子に対するオン・オフ制御を実行する制御回路とを備えている。
【０００７】
このブリッジレス力率改善回路では、制御回路は、例えば、交流電源から出力される交流電圧の正極性の期間においては、第２のスイッチ素子に対して常時オン状態に維持する制御を実行しつつ、第１のスイッチ素子に対してスイッチング動作（オン・オフ動作）させる制御を実行するが、このときには、スナバ回路はオン状態の第２のスイッチ素子を介して第１のスイッチ素子に等価的に並列に接続された状態に維持される。また、制御回路は、交流電源から出力される交流電圧の負極性の期間においては、第１のスイッチ素子に対して常時オン状態に維持する制御を実行しつつ、第２のスイッチ素子に対してスイッチング動作（オン・オフ動作）させる制御を実行するが、このときには、スナバ回路はオン状態の第１のスイッチ素子を介して第２のスイッチ素子に等価的に並列に接続された状態に維持される。したがって、このブリッジレス力率改善回路によれば、第１および第２の接続点間に接続された１つのスナバ回路が各スイッチ素子において共有される構成となるため、スナバ回路を各スイッチ素子にそれぞれ並列接続する構成と比較して、スナバ回路全体の実装面積を低減することができる。
【０００８】
また、本発明に係るブリッジレス力率改善回路は、前記第１のスイッチ素子および前記第２のスイッチ素子のそれぞれには、他のスナバ回路が並列に接続されていない構成となっている。したがって、このブリッジレス力率改善回路によれば、スナバ回路を各スイッチ素子にそれぞれ並列接続する構成と比較して、スナバ回路全体の実装面積を半分に低減することができる。
【発明の効果】
【０００９】
本発明のブリッジレス力率改善回路によれば、第１のレグにおける第１の接続点と第２のレグにおける第２の接続点との間にスナバ回路を接続したことにより、この１つのスナバ回路が各スイッチ素子において共有される構成となるため、スナバ回路を各スイッチ素子にそれぞれ並列接続する構成と比較して、スナバ回路全体の実装面積を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】力率改善回路１の構成を示す構成図である。
【図２】スナバ回路７の一例についての回路図である。
【図３】スナバ回路７の他の例についての回路図である。
【図４】基本的なブリッジレス力率改善回路５１の構成を示す構成図である。
【発明を実施するための形態】
【００１１】
以下、ブリッジレス力率改善回路の実施の形態について、図面を参照しつつ説明する。
【００１２】
まず、ブリッジレス力率改善回路の一例としてのブリッジレス力率改善回路１（以下、単に力率改善回路１ともいう）の構成について図１を参照して説明する。この力率改善回路１は、一対の入力端子２ａ，２ｂ（以下、特に区別しないときには「入力端子２」ともいう）、一対の出力端子３ａ，３ｂ（以下、特に区別しないときには「出力端子３」ともいう）、第１のレグ４、第２のレグ５、平滑コンデンサ６、スナバ回路７、制御回路８、第１のインダクタ９および第２のインダクタ１０を備え、入力端子２間に入力された交流電圧Ｖａｃを直流電圧Ｖｄｃに変換して、出力端子３間から出力可能に構成されている。
【００１３】
第１のレグ４は、第１の整流素子１１および第１のスイッチ素子（主スイッチング素子）１２の直列回路で構成されている。本例では一例として、第１の整流素子１１はダイオードで構成され（以下、ダイオード１１ともいう）、かつ第１のスイッチ素子１２はｎ型のＭＯＳＦＥＴで構成されて（以下、ＦＥＴ１２ともいう）、ダイオード１１のアノード端子とＦＥＴ１２のドレイン端子とが接続されることで、上記の直列回路が構成されている。また、ＦＥＴ１２には並列にダイオード１２ａが接続されている。このダイオード１２ａは、ＦＥＴ１２とは別体の整流素子で構成することもできるし、ＦＥＴ１２のような寄生ダイオード（ボディダイオード）を有するスイッチ素子のときには、この寄生ダイオードで構成することもできる。
【００１４】
第２のレグ５は、第２の整流素子１３および第２のスイッチ素子（主スイッチング素子）１４の直列回路で構成されている。本例では一例として、第２の整流素子１３はダイオードで構成され（以下、ダイオード１３ともいう）、かつ第２のスイッチ素子１４はｎ型のＭＯＳＦＥＴで構成されて（以下、ＦＥＴ１４ともいう）、ダイオード１３のアノード端子とＦＥＴ１４のドレイン端子とが接続されることで、上記の直列回路が構成されている。また、ＦＥＴ１４には並列にダイオード１４ａが接続されている。このダイオード１４ａは、ＦＥＴ１４とは別体の整流素子で構成することもできるし、ＦＥＴ１４のような寄生ダイオード（ボディダイオード）を有するスイッチ素子のときには、この寄生ダイオードで構成することもできる。
【００１５】
また、第１のレグ４および第２のレグ５は、それぞれのダイオード１１，１３のカソード端子同士、およびそれぞれのＦＥＴ１２，１４のソース端子同士が接続されることで、互いに並列に接続されている。
【００１６】
平滑コンデンサ６は、一端が第１のレグ４を構成するダイオード１１のカソード端子および第２のレグ５を構成するダイオード１３のカソード端子に接続され、かつ他端が第１のレグ４を構成するＦＥＴ１２のソース端子および第２のレグ５を構成するＦＥＴ１４のソース端子に接続されることにより、第１のレグ４および第２のレグ５の双方に並列接続されている。また、本例では図１に示すように、平滑コンデンサ６として電解コンデンサなどの有極性コンデンサを使用する構成を採用しているが、これに限定されるものではなく、フィルムコンデンサやセラミックコンデンサなどの無極性コンデンサを使用する構成を採用することもできる。
【００１７】
両端間に交流電圧Ｖａｃを出力する交流電源４１の一端は入力端子２ａに接続され、交流電源４１の他端は入力端子２ｂに接続されている。また、入力端子２ａ（つまり、交流電源４１の一端）は、第１のレグ４におけるダイオード１１およびＦＥＴ１２の第１の接続点Ａ（ダイオード１１のアノード端子でもあり、ＦＥＴ１２のドレイン端子でもある）に第１のインダクタ９を介して接続されている。また、入力端子２ｂ（つまり、交流電源４１の他端）は、第２のレグ５におけるダイオード１３およびＦＥＴ１４の第２の接続点Ｂ（ダイオード１３のアノード端子でもあり、ＦＥＴ１４のドレイン端子でもある）に第２のインダクタ１０を介して接続されている。各インダクタ９，１０は、本例では一例として同じインダクタンス値に規定されている。
【００１８】
スナバ回路７は、一端７ａが第１の接続点Ａに接続され、かつ他端７ｂが第２の接続点Ｂに接続されて、第１の接続点Ａと第２の接続点Ｂとの間に接続されている。具体的には、スナバ回路７は、図２に示すようなコンデンサ３１のみで構成されたＣスナバ回路、および図３に示すようなコンデンサ３１および抵抗３２の直列回路で構成されたＲＣスナバ回路のうちのいずれか一方のスナバ回路（つまり、コンデンサを含むスナバ回路）として構成されている。
【００１９】
制御回路８は、例えば、コンピュータやＤＳＰ（Digital Signal Processor）で構成されて、ＦＥＴ１２，１４に対するオン・オフ制御を実行する。具体的には、制御回路８は、交流電圧Ｖａｃの極性（例えば、入力端子２ｂの電位を基準として入力端子２ａが正電圧となる正極性であるか、入力端子２ｂの電位を基準として入力端子２ａが負電圧となる負極性であるか）、および直流電圧Ｖｄｃの電圧値を検出しつつ、交流電圧Ｖａｃが正極性の期間では、第２のレグ５のＦＥＴ１４に対しては常時オン状態に維持し、かつ第１のレグ４のＦＥＴ１２に対しては検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。一方、制御回路８は、交流電圧Ｖａｃが負極性の期間では、逆に、第１のレグ４のＦＥＴ１２に対しては常時オン状態に維持し、かつ第２のレグ５のＦＥＴ１４に対しては検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。
【００２０】
次に、力率改善回路１の動作について説明する。
【００２１】
まず、交流電圧Ｖａｃが正極性の期間（交流電圧Ｖａｃの正極性の半周期）では、上記したように、制御回路８が、ＦＥＴ１４に対しては常時オン状態に維持する制御を実行しつつ、ＦＥＴ１２に対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ１２がオン状態のときには、交流電源４１の一端から、入力端子２ａ、第１のインダクタ９、第１の接続点Ａ、ＦＥＴ１２、ＦＥＴ１４（およびダイオード１４ａ）、第２の接続点Ｂ、第２のインダクタ１０および入力端子２ｂを経由して交流電源４１の他端に至る経路に電流が流れて、各インダクタ９，１０にエネルギーが蓄積される。また、ＦＥＴ１２がオフ状態のときには、交流電源４１の一端から、入力端子２ａ、第１のインダクタ９、第１の接続点Ａ、ダイオード１１、平滑コンデンサ６、ＦＥＴ１４（およびダイオード１４ａ）、第２の接続点Ｂ、第２のインダクタ１０および入力端子２ｂを経由して交流電源４１の他端に至る経路に電流が流れて、各インダクタ９，１０に蓄積されていたエネルギーが交流電源４１からのエネルギーと共に平滑コンデンサ６に供給される（直流電圧Ｖｄｃが生成される）。
【００２２】
この各ＦＥＴ１２，１４に対する制御の実行中においては、スナバ回路７の他端７ｂは、常時オン状態のＦＥＴ１４を介してＦＥＴ１２のソース端子に接続された状態に維持される。これにより、スナバ回路７は、ＦＥＴ１４を介して等価的にＦＥＴ１２に並列に接続された状態に維持される。したがって、スイッチング動作しているＦＥＴ１２におけるソース−ドレイン間電圧についてのｄｖ／ｄｔをスナバ回路７によって抑制することが可能なため、ＦＥＴ１２がスイッチング動作することに起因して生じるノイズを低減することが可能となっている。
【００２３】
次いで、交流電圧Ｖａｃが負極性の期間（交流電圧Ｖａｃの負極性の半周期）では、上記したように、制御回路８が、ＦＥＴ１２に対しては常時オン状態に維持する制御を実行しつつ、ＦＥＴ１４に対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ１４がオン状態のときには、交流電源４１の他端から、入力端子２ｂ、第２のインダクタ１０、第２の接続点Ｂ、ＦＥＴ１４、ＦＥＴ１２（およびダイオード１２ａ）、第１の接続点Ａ、第１のインダクタ９および入力端子２ａを経由して交流電源４１の一端に至る経路に電流が流れて、各インダクタ９，１０にエネルギーが蓄積される。また、ＦＥＴ１４がオフ状態のときには、交流電源４１の他端から、入力端子２ｂ、第２のインダクタ１０、第２の接続点Ｂ、ダイオード１３、平滑コンデンサ６、ＦＥＴ１２（およびダイオード１２ａ）、第１の接続点Ａ、第１のインダクタ９および入力端子２ａを経由して交流電源４１の一端に至る経路に電流が流れて、各インダクタ９，１０に蓄積されていたエネルギーが交流電源４１からのエネルギーと共に平滑コンデンサ６に供給される（直流電圧Ｖｄｃが生成される）。
【００２４】
この各ＦＥＴ１２，１４に対する制御の実行中においては、スナバ回路７の一端７ａは、常時オン状態のＦＥＴ１２を介してＦＥＴ１４のソース端子に接続された状態に維持される。これにより、スナバ回路７は、ＦＥＴ１２を介して等価的にＦＥＴ１４に並列に接続された状態に維持される。したがって、スイッチング動作しているＦＥＴ１４におけるソース−ドレイン間電圧についてのｄｖ／ｄｔをスナバ回路７によって抑制することが可能なため、ＦＥＴ１４がスイッチング動作することに起因して生じるノイズを低減することが可能となっている。
【００２５】
このように、この力率改善回路１では、交流電圧Ｖａｃが正極性の期間においては、スナバ回路７はＦＥＴ１２に並列接続され、また交流電圧Ｖａｃが負極性の期間においては、スナバ回路７はＦＥＴ１４に並列接続される、すなわち、この力率改善回路１では、１つのスナバ回路７が各ＦＥＴ１２，１４において共有される構成となっている。したがって、この力率改善回路１によれば、背景技術で説明した一般的な力率改善回路５１の構成（つまり、図４に示すように、スナバ回路としてのスナバコンデンサ５９，６０を各主スイッチング素子（ＦＥＴ）５４，５５にそれぞれ並列接続する構成）と比較して、スナバ回路７がこの力率改善回路５１でのスナバ回路と同様にしてコンデンサのみで構成されるとき（図２に示す構成のとき）には、スナバコンデンサ５９，６０と同じ容量で、かつ同じ耐圧の１つのコンデンサ３１だけをスナバ回路７として実装すればよいことから、ＦＥＴ１２，１４に接続されるスナバ回路７全体の実装面積を低減（具体的には半分に低減）することができる。
【００２６】
また、図４に示す一般的な力率改善回路５１の構成において、スナバコンデンサ５９，６０に代えて、破線で示すようなコンデンサおよび抵抗の直列回路でスナバ回路を構成して各主スイッチング素子（ＦＥＴ）５４，５５にそれぞれ並列接続する構成が採用されることもある。この場合であっても、この力率改善回路１によれば、図３に示す構成のスナバ回路７とすることにより、やはり、各主スイッチング素子（ＦＥＴ）５４，５５にそれぞれスナバ回路を並列接続する一般的な力率改善回路と比較して、ＦＥＴ１２，１４に接続されるスナバ回路７全体の実装面積を低減（具体的には半分に低減）することができる。
【００２７】
なお、上記の力率改善回路１では、ＦＥＴ１２，１４のそれぞれにスナバ回路を並列接続する構成に代えて、第１のレグ４の第１の接続点Ａと第２のレグ５の第２の接続点Ｂとの間にのみスナバ回路７を接続する最も好ましい構成（実装面積を半分に低減し得る構成）を採用しているが、この構成に限定されるものではない。例えば、上記した一般的な力率改善回路５１の構成（つまり、図４に示すように、スナバ回路としてのスナバコンデンサ５９，６０を各主スイッチング素子５４，５５にそれぞれ並列接続する構成）において、さらに各スナバコンデンサ５９，６０の容量を等価的に増やすために、直列接続点Ａ，Ｂ間にスナバ回路７（図２や図３に示す構成のスナバ回路）を接続する構成を採用することもできる。この構成の力率改善回路によれば、各スナバコンデンサ５９，６０の容量をそれぞれ増加させる構成（例えば、不図示のコンデンサ（またはコンデンサと抵抗の直列回路）を並列にさらに接続して容量をそれぞれ増加させる構成）と比較して、増加するコンデンサ（またはコンデンサと抵抗の直列回路）の数を２個から１個に減らすこと（つまり、スナバ回路全体の実装面積を低減すること）ができる。
【００２８】
また、上記の力率改善回路１では、第１の整流素子１１および第２の整流素子１３としてダイオードを使用する構成を採用しているが、この構成に代えて、図示はしないが、制御回路８によって同期整流制御されるＦＥＴで第１の整流素子１１および第２の整流素子１３を構成することもできる。
【００２９】
また、力率改善回路１は、図１において破線で示すように、入力端子２ａと出力端子３ｂ（ＦＥＴ１２，１４の各ソース端子でもある）との間に同図に示す極性でダイオード４２が接続されると共に、入力端子２ｂと出力端子３ｂとの間に同図に示す極性でダイオード４３が接続された構成であってもよいのは勿論である。
【００３０】
上記の実施の形態では、制御回路８が、交流電圧Ｖａｃの極性に応じて、ＦＥＴ１２，１４のうちの一方のＦＥＴを常時オンにしつつ、他方のＦＥＴをスイッチング動作させる制御を実行している（例えば、交流電圧Ｖａｃが正極性の場合、ＦＥＴ１４が常時オンとなり、ＦＥＴ１２がスイッチング動作となる）が、これに限らず、例えば、交流電圧Ｖａｃの極性に応じて、ＦＥＴ１２，１４のうちの一方のＦＥＴを常時オフにしつつ、他方のＦＥＴをスイッチング動作させる制御を実行することもできる（例えば、交流電圧Ｖａｃが正極性の場合、ＦＥＴ１４が常時オフとなり、ＦＥＴ１２がスイッチング動作となる）。この一方のＦＥＴを常時オフに制御する構成では、ＦＥＴ１２，１４に採用するＦＥＴの寄生ダイオードのリカバリー時間を利用して、一方のＦＥＴを常時オンに制御する構成（同期整流させる構成）のときと同様にして、スナバ回路７をスナバとして作用させることができる。つまり、交流電源Ｖａｃの極性に応じて一方のＦＥＴを常時オフに制御する構成においても、このオフ状態の一方のＦＥＴは内部の寄生ダイオードが導通することによってショート状態となるため、交流電源Ｖａｃの極性に応じて一方のＦＥＴを常時オンに制御する同期整流の構成と同様にして、スナバ回路７が他方のＦＥＴのドレイン−ソース間に等価的に並列に接続されてスナバとして作用する。
【００３１】
また、以上のことから、制御回路８が、ＦＥＴ１２とＦＥＴ１４とをそれぞれ力率改善制御によるスイッチング動作（オン・オフ）させることにより、交流電圧Ｖａｃの極性によって一方のＦＥＴを常時オンまたは常時オフにしなくても、採用するＦＥＴの寄生ダイオードのリカバリー時間を利用して、一方のＦＥＴの内部の寄生ダイオードが導通することによってショート状態となるため、スナバ回路７が他方のＦＥＴのドレイン−ソース間に並列に接続されているのと等価とすることができる。
【符号の説明】
【００３２】
１  力率改善回路
４  第１のレグ
５  第２のレグ
６  平滑コンデンサ
７  スナバ回路
８  制御回路
１１，１３  ダイオード（第１，第２の整流素子）
１２，１４  ＦＥＴ（第１，第２のスイッチ素子）
４１  交流電源
Ａ  第１の接続点
Ｂ  第２の接続点
【図１】
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【図２】
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【図３】
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【図４】
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