(57)【要約】【課題】広範囲の入力レベルの電力を整流できる整流回路を提供すること。【解決手段】高周波の入力電力が入力される入力部と、基準電位との間で直列に接続される複数の入力側伝送線路と、前記複数の入力側伝送線路の夫々の間にある複数の接続点のうち、対応する一の接続点にアノードが接続される複数のダイオードと、前記複数のダイオードの夫々のカソードに接続される出力ノードと、前記基準電位との間に接続される出力キャパシタとを備え、前駆複数のダイオードは、互いに異なるサイズを有する、整流回路。例えば、前記複数のダイオードの夫々のカソードと前記出力ノードとの間に接続される複数の出力側伝送線路を備え、前記複数の出力側伝送線路は、前記入力電力の半波長の奇数倍の線路長を有する。【選択図】図４
2019221111.tif 000002
【特許請求の範囲】
【請求項１】
高周波の入力電力が入力される入力部と、基準電位との間で直列に接続される複数の入力側伝送線路と、
前記複数の入力側伝送線路の夫々の間にある複数の接続点のうち、対応する一の接続点にアノードが接続される複数のダイオードと、
前記複数のダイオードの夫々のカソードに接続される出力ノードと、前記基準電位との間に接続される出力キャパシタとを備え、
前駆複数のダイオードは、互いに異なるサイズを有する、整流回路。
【請求項２】
前記複数のダイオードの夫々のカソードと前記出力ノードとの間に接続される複数の出力側伝送線路を備え、
前記複数の出力側伝送線路は、前記入力電力の半波長の奇数倍の線路長を有する、請求項１に記載の整流回路。
【請求項３】
前記複数の入力側伝送線路のうち前記入力部の側からｋ段目の入力側伝送線路が有するインダクタンスと、前記複数のダイオードのうち前記入力部の側からｋ段目のダイオードの容量との比は、前記複数の入力側伝送線路のうち前記入力部の側から（ｋ＋１）段目の入力側伝送線路が有するインダクタンスと、前記複数のダイオードのうち前記入力部の側から（ｋ＋１）段目のダイオードの容量との比は、一定である、請求項２に記載の整流回路。
【請求項４】
前記複数のダイオードのうち前記入力部の側からｋ段目のダイオードは、前記複数のダイオードのうち前記入力部の側から（ｋ＋１）段目のダイオードに比べて小さなサイズを有する、請求項１から３のいずれか一項に記載の整流回路。
【請求項５】
前記複数のダイオードの夫々のカソードの間にある複数のスイッチと、
前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離すように、前記複数のスイッチを制御する制御回路とを備える、請求項４に記載の整流回路。
【請求項６】
前記複数のダイオードの夫々のカソードと、前記出力ノードとの間にある複数のスイッチと、
前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離すように、前記複数のスイッチを制御する制御回路とを備える、請求項４に記載の整流回路。
【請求項７】
前記出力ノードの電圧に応じて、前記複数のダイオードのうち少なくとも一つのダイオードを前記出力ノードから切り離す切り離し機構を備える、請求項１から４のいずれか一項に記載の整流回路。
【請求項８】
前記切り離し機構は、前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離す、請求項７に記載の整流回路。
【請求項９】
前記入力部は、前記入力電力が一端に入力される入力キャパシタを含み、
前記複数の入力側伝送線路は、前記入力キャパシタの他端に直列に接続される、請求項１から８のいずれか一項に記載の整流回路。
【請求項１０】
前記複数の入力側伝送線路の終端は、チョーク素子を介して前記基準電位に接続される、請求項１から９のいずれか一項に記載の整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流回路に関する。
【背景技術】
【０００２】
従来、高周波の入力電力を整流する整流回路が知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６‐３４５６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、整流可能な入力電力の入力レベルが特定の電力範囲に限られている。例えば特許文献１の図６に示されるように、特定の入力レベルの電力（０ｄＢｍ（１ｍＷ））に対しては比較的高い出力電力が得られるが、それ以外の入力レベルの電力に対しては十分な整流特性が得られない。
【０００５】
そこで、本開示は、広範囲の入力レベルの電力を整流できる整流回路を提供する。
【課題を解決するための手段】
【０００６】
本開示は、
高周波の入力電力が入力される入力部と、基準電位との間で直列に接続される複数の入力側伝送線路と、
前記複数の入力側伝送線路の夫々の間にある複数の接続点のうち、対応する一の接続点にアノードが接続される複数のダイオードと、
前記複数のダイオードの夫々のカソードに接続される出力ノードと、前記基準電位との間に接続される出力キャパシタとを備え、
前駆複数のダイオードは、互いに異なるサイズを有する、整流回路を提供する。
【発明の効果】
【０００７】
本開示に係る整流回路によれば、広範囲の入力レベルの電力を整流できる。
【図面の簡単な説明】
【０００８】
【図１】一比較形態の整流回路の構成を例示する回路図である。
【図２】一比較形態の整流回路の検波特性の一例を示す図である。
【図３】一比較形態の整流回路のシミュレーションにより求められた検波特性の一例を示す図である。
【図４】第１の実施形態の整流回路の構成を例示する回路図である。
【図５】第２の実施形態の整流回路の構成を例示する回路図である。
【図６】第３の実施形態の整流回路の構成を例示する回路図である。
【図７】第４の実施形態の整流回路の構成を例示する回路図である。
【図８】本実施形態の整流回路の動作の流れを例示するフローチャートである。
【図９】第２の実施形態の整流回路のシミュレーションにより求められた検波特性の一例を示す図である。
【発明を実施するための形態】
【０００９】
最初に、本実施形態の整流回路と比較するため、一比較形態の整流回路について説明する。
【００１０】
図１は、一比較形態の整流回路の構成を例示する回路図である。図１に示される整流回路１０は、入力ノード１から入力される高周波の入力電力を直流電力に変換し、直流電力を出力ノード７から出力するＲＦ（Radio  Frequency）−ＤＣ（Direct  Current）変換器である。整流回路１０は、ＤＣカット用の入力キャパシタ２、整合回路３、ダイオード４、ＲＦチョーク５及び電荷蓄積用のキャパシタ６を備える。整合回路３は、インダクタンス成分を有する伝送線路３ａ（インダクタンス素子でもよい）と、キャパシタ３ｂとを有する。キャパシタ３ｂは、一端が入力キャパシタ２と伝送線路３ａとの間に接続され、他端がグランド８に接続されている。ダイオード４は、カソードが伝送線路３ａとＲＦチョーク５との間に接続され、アノードがグランド８に接続されている。キャパシタ６は、一端がＲＦチョーク５と出力ノード７との間に接続され、他端がグランド８に接続されている。
【００１１】
図２は、図１に示す整流回路１０の検波特性の一例を示す。入力ノード１から入力される高周波の入力電力の入力レベルがある程度大きくなると、出力ノード７から出力される直流の出力電力は、図２のように飽和したり、低下したりする。これは、入力電力の電圧がダイオード４のブレイクダウン電圧を超えると、十分な整流特性が得られなくなるからである。
【００１２】
図３は、図１に示す整流回路１０のシミュレーションにより求められた検波特性の一例を示す図であり、周波数２．４５ＧＨｚの入力電力に対する検波電圧（出力ノード７から出力される直流の出力電圧）を表す。このシミュレーション結果によれば、−２５ｄＢｍ（３μＷ）の入力電力に対して最も高い出力電圧が得られているものの、それ以外の入力レベルの入力電力に対しては、得られる出力電圧が大きく低下してしまう。
【００１３】
整流回路は、身の回りにある電波、例えば携帯電話や無線ＬＡＮ（Local  Area  Network）のために放射されている電波を利用した発電、いわゆる環境発電に使用されると好適である。無線ＬＡＮの親機の近くでは１μＷから１ｍＷの電波が出力されている。環境電波のような微弱な電波から直流電力を得るためには、電力変換回路（整流回路）には、１μＷから１ｍＷの入力電力に対して高い変換効率をもつ特性が期待される。つまり、１μＷから１ｍＷ程度の広範囲の入力レベルの高周波電力を直流電力に変換するためには、広いダイナミックレンジの入力電力を変換可能な整流回路が望まれる。しかしながら、図１に示す整流回路１０では、高い変換効率を確保したまま整流可能な入力電力のレベルは、ある特定の電力範囲に限られている。
【００１４】
これに対し、本実施形態の整流回路は、さまざまな入力レベルの高周波電力を直流電力に変換し、直流電圧を所定の負荷に供給可能な構成を有するものである。本実施形態の整流回路を備える電子機器の具体例として、ＲＦタグやＩｏＴ（Internet  of  Things）機器などが挙げられるが、そのような電子機器は、これらの機器に限られない。次に、本実施形態の整流回路について説明する。
【００１５】
図４は、第１の実施形態の整流回路の構成を例示する回路図である。図４に示される整流回路１０１は、入力ノード６１から入力される高周波の入力電力Ｐｉｎを直流電力に変換し、その直流の出力電力Ｐｏｕｔを出力ノード６２から出力するＲＦ−ＤＣ変換器である。整流回路１０１は、入力キャパシタ１１、複数の入力側伝送線路２０１〜２０Ｎ＋１、チョーク素子３０、複数のダイオード４０１〜４０Ｎ、複数の出力側伝送線路５０１〜５０Ｎ及び出力キャパシタ１２を備える。以下、入力側伝送線路を「入力線路」、出力側伝送線路を「出力線路」とも称する。Ｎは、２以上の整数を表す。
【００１６】
入力キャパシタ１１は、高周波の入力電力Ｐｉｎが一端に入力される。入力キャパシタ１１は、入力ノード６１と複数の入力線路２０１〜２０Ｎ＋１の一端とに間に接続される。入力ノード６１には、たとえば、マイクロ波又はミリ波の周波数帯の入力電力Ｐｉｎが入力される。入力キャパシタ１１は、一端が入力ノード６１に接続され他端が１段目の入力線路２０１に接続されている。入力ノード６１及び入力キャパシタ１１は、高周波の入力電力が入力される入力部の一例である。入力キャパシタ１１を設けることで、入力ノード６１から入力される直流成分を効果的にカットできる。入力ノード６１の外部にアンテナが接続されることで、いわゆるレクテナ回路が形成される。
【００１７】
複数の入力線路２０１〜２０Ｎ＋１は、入力キャパシタ１１の他端に直列に接続されている。入力線路２０１〜２０Ｎ＋１の一部又は全部は、インダクタンス成分を有する伝送線路であるが、インダクタンス素子が直列に挿入される伝送線路でもよい。
【００１８】
チョーク素子３０は、ＲＦチョークの一例であり、複数の入力線路２０Ｎ＋１の終端と基準電位６３との間に接続されている。より詳細には、チョーク素子３０は、一端が入力線路２０Ｎ＋１に接続され、他端が基準電位６３に接続されている。基準電位６３は、例えば、グランドである。チョーク素子３０のインダクタンスは、複数の入力線路２０１〜２０Ｎ＋１の各インダクタンスよりも十分に大きい。チョーク素子３０は、複数の入力線路２０１〜２０Ｎ＋１の電位を直流的に基準電位６３に固定するために挿入されている。
【００１９】
複数の入力線路２０１〜２０Ｎ＋１の夫々の間には、複数の接続点２１１〜２１Ｎがある。複数のダイオード４０１〜４０Ｎの夫々のアノードは、複数の接続点２１１〜２１Ｎのうち、対応する一の接続点に接続されている。入力キャパシタ１１側から数えて１段目のダイオード４０１のアノードは、入力キャパシタ１１側から数えて１段目の入力線路２０１と入力キャパシタ１１側から数えて２段目の入力線路２０２との間の接続点２１１に接続されている。つまり、全てのｋについて、入力キャパシタ１１側からｋ段目のダイオード４０ｋのアノードは、入力キャパシタ１１側からｋ段目の入力線路２０ｋと入力キャパシタ１１側から（ｋ＋１）段目の入力線路２０ｋ＋１との間の接続点２１ｋに接続されている。ｋは、１以上（Ｎ−１）以下の整数を表す。
【００２０】
複数の出力線路５０１〜５０Ｎの夫々の一端は、複数のダイオード４０１〜４０Ｎの夫々のカソードのうち、対応する一のカソードに接続されている。入力キャパシタ１１側から数えて１段目の出力線路５０１は、入力キャパシタ１１側から数えて１段目のダイオード４０１のカソードに接続されている。つまり、全てのｉについて、入力キャパシタ１１側からｉ段目の出力線路５０ｉは、入力キャパシタ１１側からｉ段目のダイオード４０ｉのカソードに接続されている。ｉは、１以上Ｎ以下の整数を表す。
【００２１】
出力キャパシタ１２は、複数のダイオード４０１〜４０Ｎの夫々のカソードに接続される出力ノード６２と、基準電位６３との間に接続される出力容量である。本実施形態では、出力キャパシタ１２は、複数の出力線路５０１〜５０Ｎの夫々の他端に接続される出力ノード６２と、基準電位６３との間に接続されている。出力キャパシタ１２は、一端が出力ノード６２に接続されており、他端が基準電位６３に接続されている。出力キャパシタ１２には、複数のダイオード４０１〜４０Ｎのうちの少なくとも一つのダイオードから流れ出る電荷が蓄積される。
【００２２】
ここで、整流回路は、ダイオードの非線形性を利用して整流する。そのため、ダイオードのサイズが小さければ、小さな電圧レベルの入力電力を高変換効率で直流電力に変換できる。しかしながら、サイズの小さなダイオードでは、入力電力の電圧レベルが高くなると、ダイオードに順方向に印加されるピーク電圧が順方向電圧Ｖｆに対して大きくなりすぎるため、変換効率が低下してしまう。なお、順方向電圧Ｖｆは、ダイオードのＩ‐Ｖ特性（電流‐電圧特性）において、順方向電流の立ち上がりが始まる立ち上がり電圧を表す。
【００２３】
そこで、本実施形態における複数のダイオード４０１〜４０Ｎは、互いに異なるサイズを有する。ダイオードのサイズが変われば、順方向電圧Ｖｆも変わる。したがって、入力電力の電圧レベルが高くなっても、複数のダイオード４０１〜４０Ｎのうちサイズの大きい方のダイオードの整流特性を利用して整流できるので、変換効率の低下を抑制することができる。したがって、本実施形態の整流回路１０１によれば、様々なサイズのダイオードを用いることで、入力電力の電圧レベルに対して広いダイナミックレンジを実現することができ、広範囲の電圧レベルの入力電力Ｐｉｎを整流することができる。
【００２４】
例えば、全てのｋについて、複数のダイオード４０１〜４０Ｎのうち入力キャパシタ１１側からｋ段目のダイオードは、複数のダイオード４０１〜４０Ｎのうち入力キャパシタ１１側から（ｋ＋１）段目のダイオードに比べて小さなサイズを有する。ｋは、１以上（Ｎ−１）以下の整数を表す。これにより、例えば、電圧レベルが比較的小さな入力電力Ｐｉｎは、１段目のダイオード４０１により高い変換効率で整流でき、入力電力Ｐｉｎの電圧レベルが大きくなると、入力電力Ｐｉｎは２段目のダイオード４０２により高い変換効率を維持したまま整流できる。入力電力Ｐｉｎの電圧レベルが更に高くなると、３段目以降のダイオードによる整流が行われる。よって、高い変換効率を維持したまま整流可能な入力電力Ｐｉｎの電圧範囲を拡大できる。
【００２５】
出力線路５０１〜５０Ｎは、夫々、高周波の入力電力Ｐｉｎの半波長の奇数倍の線路長を有することが好ましい。つまり、出力線路５０１〜５０Ｎは、高周波の入力電力Ｐｉｎの波長をλとすると、波長λの２分の１の長さ（＝λ／２）の奇数倍の線路長を有することが好ましい。例えば、出力線路５０１〜５０Ｎは、損失を抑える点で、いずれもλ／２の線路長を有することが好ましい。
【００２６】
出力線路５０１〜５０Ｎの夫々の他端は、出力キャパシタ１２を介して基準電位６３に接続されているので、高周波的には、基準電位６３に短絡されることになる。出力線路５０１〜５０Ｎが入力電力Ｐｉｎの半波長の奇数倍の線路長を有することにより、出力線路５０１〜５０Ｎの夫々に定在波が発生する。よって、出力線路５０１〜５０Ｎの夫々の一端（つまり、ダイオード４０１〜４０Ｎの夫々のカソード）も、高周波的には基準電位６３に短絡されることになる。したがって、入力側の伝送線路には、インダクタンスＬｉと容量ＣｄｉとによるＮ個のＬＣ伝送線路が直列に接続されるラダー回路が形成される。Ｌｉは、ｉ段目の入力線路２０ｉが有するインダクタンスを表し、Ｃｄｉは、ｉ段目の接続点２１ｉからｉ段目のダイオード４０ｉのアノード側を見た容量を表す。これらの比の平方根（＝√（Ｃｄｉ／Ｌｉ））が、各入力線路の特性インピーダンスとなる。複数のＬＣ伝送線路によるラダー回路が形成されるので、広帯域な伝送特性が得られる。
【００２７】
また、複数の入力線路２０１〜２０Ｎ＋１のうち入力キャパシタ１１側からｋ段目の入力線路が有するインダクタンスと、複数のダイオード４０１〜４０Ｎのうち入力キャパシタ１１側からｋ段目のダイオードの容量との比を、Ａｋとする。また、複数の入力線路２０１〜２０Ｎ＋１のうち入力キャパシタ１１側から（ｋ＋１）段目の入力線路が有するインダクタンスと、複数のダイオード４０１〜４０Ｎのうち入力キャパシタ１１側から（ｋ＋１）段目のダイオードの容量との比を、Ａｋ＋１とする。ｋは、１以上（Ｎ−１）以下の整数である。このとき、全てのｋについて、Ａｋ−１とＡｋとが一定であると、ＬＣ伝送線路の特性インピーダンスが揃うので、損失が低減し、入力電力Ｐｉｎから直流電力への変換効率が向上すする。
【００２８】
ダイオードの大きさが変わると容量Ｃｄｉも変わるので、インダクタンスＬｉは互いに同じ値でなくてもよく、Ａｋ−１とＡｋとが一定になるように、インダクタンスＬｉを互いに異なる値に変えてもよい。例えば、段数が大きくなるほどダイオードのサイズが大きくなるように設定されているが、Ａｋ−１とＡｋとが一定であれば、段数が大きくなるほどダイオードのサイズが大きくなるように設定されなくてもよい。
【００２９】
図５は、第２の実施形態の整流回路１０２の構成を例示する回路図である。上述の実施形態と同様の構成及び効果の説明は、上述の説明を援用することで省略する。ダイオードに過大な電力が加わると、図３のシミュレーション結果を示すように、出力ノード６２から出力される出力電圧Ｖｏｕｔは、低下することがある。これは、高周波の入力電力Ｐｉｎの入力によってダイオードに逆方向に印加される電圧が、ダイオードのブレイクダウン電圧を超えるため、十分な整流特性が得られなくなるためである。
【００３０】
そこで、図５に示される整流回路１０２は、出力ノード６２の出力電圧Ｖｏｕｔに応じて、複数のダイオード４０１〜４０Ｎのうち少なくとも一つのダイオードを出力ノード６２から切り離す切り離し機構９０を備える。切り離し機構９０は、出力ノード６２の電圧低下に応じて、複数のダイオード４０１〜４０Ｎをサイズの小さな方から順番に出力ノード６２から切り離す。
【００３１】
図５の整流回路１０２は、そのような切り離し機構９０として、複数のスイッチ７０１〜７０Ｎと制御回路８０とを備える。
【００３２】
複数のスイッチ７０１〜７０Ｎは、複数のダイオード４０１〜４０Ｎの夫々のカソードの間にある素子である。本実施形態では、複数のスイッチ７０１〜７０Ｎは、複数の出力側伝送線路５０１〜５０Ｎの夫々の他端の間にある。例えば、スイッチ７０１は、出力線路５０１の他端と出力線路５０２の他端との間にある。つまり、全てのｋについて、スイッチ７０ｋは、ｋ段目の出力線路５０ｋの他端と（ｋ＋１）段目の出力線路５０ｋ＋１の他端との間にある。ｋは、１以上（Ｎ−１）以下の整数を表す。スイッチ７０１〜７０Ｎの具体例として、ＦＥＴ（Field  Effect  Transistor）等のトランジスタが挙げられる。
【００３３】
制御回路８０は、出力ノード６２の電圧低下に応じて、複数のダイオード４０１〜４０Ｎをサイズの小さな方から順番に出力ノード６２から切り離すように、複数のスイッチ７０１〜７０Ｎを制御する。より詳細には、制御回路８０は、出力ノード６２の電圧低下を検知すると、複数のダイオード４０１〜４０Ｎをサイズの小さな方から順番に出力ノード６２から切り離すように、複数のスイッチ７０１〜７０Ｎをオンからオフに順番に制御する。
【００３４】
制御回路８０の機能は、例えば、メモリから読み出された制御プログラムに従ってプロセッサが動作することにより実現される。制御プログラムは、制御回路８０が行う処理をプロセッサに実行させる手順を規定する。プロセッサを備える制御回路８０の具体例として、マイクロコンピュータ、ＡＳＩＣ（Application  Specific  Integrated  Circuit）などが挙げられる。
【００３５】
図６は、第３の実施形態の整流回路１０３の構成を例示する回路図である。上述の実施形態と同様の構成及び効果の説明は、上述の説明を援用することで省略する。図６に示される整流回路１０３は、出力線路５０１〜５０Ｎの夫々の他端のうち、対応する一の他端に一端が接続される複数のキャパシタ１２１〜１２Ｎを備える。これにより、ダイオード４０１〜４０Ｎの夫々のカソードから出力される電圧が安定化する。
【００３６】
図７は、第４の実施形態の整流回路１０４の構成を例示する回路図である。上述の実施形態と同様の構成及び効果の説明は、上述の説明を援用することで省略する。図７に示される整流回路１０４は、出力ノード６２の出力電圧Ｖｏｕｔに応じて、複数のダイオード４０１〜４０Ｎのうち少なくとも一つのダイオードを出力ノード６２から切り離す切り離し機構９０を備える。切り離し機構９０は、出力ノード６２の電圧低下に応じて、複数のダイオード４０１〜４０Ｎをサイズの小さな方から順番に出力ノード６２から切り離す。
【００３７】
図７の整流回路１０４は、そのような切り離し機構９０として、複数のスイッチ７０１〜７０Ｎと制御回路８０とを備える。
【００３８】
複数のスイッチ７０１〜７０Ｎは、複数のダイオード４０１〜４０Ｎの夫々のカソードと、出力ノード６２との間にある素子である。本実施形態では、複数のスイッチ７０１〜７０Ｎは、複数の出力線路５０１〜５０Ｎの夫々の他端と、出力ノード６２との間にある。例えば、スイッチ７０１は、出力線路５０１の他端と出力ノード６２との間にある。つまり、全てのｉについて、スイッチ７０ｉは、ｉ段目の出力線路５０ｉの他端と出力ノード６２との間にある。ｉは、１以上Ｎ以下の整数を表す。
【００３９】
制御回路８０は、出力ノード６２の電圧低下に応じて、複数のダイオード４０１〜４０Ｎをサイズの小さな方から順番に出力ノード６２から切り離すように、複数のスイッチ７０１〜７０Ｎを制御する。より詳細には、制御回路８０は、出力ノード６２の電圧低下を検知すると、複数のダイオード４０１〜４０Ｎをサイズの小さな方から順番に出力ノード６２から切り離すように、複数のスイッチ７０１〜７０Ｎをオンからオフに順番に制御する。
【００４０】
図８は、本実施形態の整流回路の動作を例示するフローチャートである。図８に示される処理は、制御回路８０により実行される。初期状態では、スイッチ７０１〜７０Ｎは、全てオンとなっている。
【００４１】
ステップＳ１−１にて、制御回路８０は、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも低下した状態が検知されているか否かを判定する。制御回路８０は、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも低下した状態が検知されていないと判定した場合、本処理を終了する。一方、制御回路８０は、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも低下した状態が検知されていると判定した場合、１段目のスイッチ７０１をオフにする（ステップＳ２−１）。これにより、出力電圧Ｖｏｕｔの低下の原因と推定されるダイオード４０１が出力ノード６２から切り離される。
【００４２】
制御回路８０は、１段目のスイッチ７０１をオフにした後、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも低下した状態が検知されているか否かを判定する（ステップＳ１−２）。制御回路８０は、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも低下した状態が検知されていないと判定した場合、本処理を終了する。一方、制御回路８０は、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも低下した状態が検知されていると判定した場合、２段目のスイッチ７０２もオフにする（ステップＳ２−２）。これにより、出力電圧Ｖｏｕｔの低下の原因と推定されるダイオード４０２も出力ノード６２から切り離される。
【００４３】
このように、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも低下した状態が検知されなくなるまで、スイッチを順番にオフにする（ステップＳ１−Ｎ，Ｓ２−Ｎ）。このように、切り離し機構９０は、出力ノード６２の電圧低下が電圧上昇に転じるまで、複数のダイオード４０１〜４０Ｎをサイズの小さな順に出力ノード６２から切り離す。
【００４４】
図９は、第２の実施形態の整流回路１０２（図５参照）のシミュレーションにより求められた検波特性の一例を示す図であり、周波数２．４５ＧＨｚの入力電力Ｐｉｎに対する検波電圧（出力ノード６２から出力される直流の出力電圧Ｖｏｕｔ）を表す。このシミュレーション結果の場合、ダイオード４０１の出力は、−２１ｄＢｍで飽和しているが、ダイオード４０２は、−１９ｄＢｍで飽和している。このように、ダイオードのサイズの違いによって、電圧が飽和する入力電力の大きさが異なる。
【００４５】
そこで、制御回路８０は、出力ノード６２から出力される出力電圧Ｖｏｕｔ又は出力電力Ｐｏｕｔが最大になるようにスイッチ７０１〜７０Ｎのオンオフを制御する。これにより、図９の一点鎖線で示されるように、入力電力Ｐｉｎが大きくなっても、出力電圧Ｖｏｕｔを高い状態に維持できる。
【００４６】
以上、整流回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００４７】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
高周波の入力電力が入力される入力部と、基準電位との間で直列に接続される複数の入力側伝送線路と、
前記複数の入力側伝送線路の夫々の間にある複数の接続点のうち、対応する一の接続点にアノードが接続される複数のダイオードと、
前記複数のダイオードの夫々のカソードに接続される出力ノードと、前記基準電位との間に接続される出力キャパシタとを備え、
前駆複数のダイオードは、互いに異なるサイズを有する、整流回路。
（付記２）
前記複数のダイオードの夫々のカソードと前記出力ノードとの間に接続される複数の出力側伝送線路を備え、
前記複数の出力側伝送線路は、前記入力電力の半波長の奇数倍の線路長を有する、付記１に記載の整流回路。
（付記３）
前記複数の入力側伝送線路のうち前記入力部の側からｋ段目の入力側伝送線路が有するインダクタンスと、前記複数のダイオードのうち前記入力部の側からｋ段目のダイオードの容量との比は、前記複数の入力側伝送線路のうち前記入力部の側から（ｋ＋１）段目の入力側伝送線路が有するインダクタンスと、前記複数のダイオードのうち前記入力部の側から（ｋ＋１）段目のダイオードの容量との比は、一定である、付記２に記載の整流回路。
（付記４）
前記複数のダイオードのうち前記入力部の側からｋ段目のダイオードは、前記複数のダイオードのうち前記入力部の側から（ｋ＋１）段目のダイオードに比べて小さなサイズを有する、付記１から３のいずれか一項に記載の整流回路。
（付記５）
前記複数のダイオードの夫々のカソードの間にある複数のスイッチと、
前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離すように、前記複数のスイッチを制御する制御回路とを備える、付記４に記載の整流回路。
（付記６）
前記複数のダイオードの夫々のカソードと、前記出力ノードとの間にある複数のスイッチと、
前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離すように、前記複数のスイッチを制御する制御回路とを備える、付記４に記載の整流回路。
（付記７）
前記出力ノードの電圧に応じて、前記複数のダイオードのうち少なくとも一つのダイオードを前記出力ノードから切り離す切り離し機構を備える、付記１から４のいずれか一項に記載の整流回路。
（付記８）
前記切り離し機構は、前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離す、付記７に記載の整流回路。
（付記９）
前記入力部は、前記入力電力が一端に入力される入力キャパシタを含み、
前記複数の入力側伝送線路は、前記入力キャパシタの他端に直列に接続される、付記１から８のいずれか一項に記載の整流回路。
（付記１０）
前記複数の入力側伝送線路の終端は、チョーク素子を介して前記基準電位に接続される、付記１から９のいずれか一項に記載の整流回路。
（付記１１）
高周波の入力電力が入力される入力部に直列に接続される複数の入力側伝送線路と、
前記複数の入力側伝送線路の終端と基準電位との間に接続されるチョーク素子と、
前記複数の入力側伝送線路の夫々の間にある複数の接続点のうち、対応する一の接続点にアノードが接続される複数のダイオードと、
前記複数のダイオードの夫々のカソードのうち、対応する一のカソードに一端が接続される複数の出力側伝送線路と、
前記複数の出力側伝送線路の夫々の他端に接続される出力ノードと、前記基準電位との間に接続される出力キャパシタとを備え、
前駆複数のダイオードは、互いに異なるサイズを有する、整流回路。
（付記１２）
前記複数の出力側伝送線路は、前記入力電力の半波長の奇数倍の線路長を有する、付記１１に記載の整流回路。
（付記１３）
前記複数の入力側伝送線路のうち前記入力部の側からｋ段目の入力側伝送線路が有するインダクタンスと、前記複数のダイオードのうち前記入力部の側からｋ段目のダイオードの容量との比は、前記複数の入力側伝送線路のうち前記入力部の側から（ｋ＋１）段目の入力側伝送線路が有するインダクタンスと、前記複数のダイオードのうち前記入力部の側から（ｋ＋１）段目のダイオードの容量との比は、一定である、付記１２に記載の整流回路。
（付記１４）
前記複数のダイオードのうち前記入力部の側からｋ段目のダイオードは、前記複数のダイオードのうち前記入力部の側から（ｋ＋１）段目のダイオードに比べて小さなサイズを有する、付記１１から１３のいずれか一項に記載の整流回路。
（付記１５）
前記複数の出力側伝送線路の夫々の他端の間にある複数のスイッチと、
前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離すように、前記複数のスイッチを制御する制御回路とを備える、付記１４に記載の整流回路。
（付記１６）
前記複数の出力側伝送線路の夫々の他端と、前記出力ノードとの間にある複数のスイッチと、
前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離すように、前記複数のスイッチを制御する制御回路とを備える、付記１４に記載の整流回路。
（付記１７）
前記出力ノードの電圧に応じて、前記複数のダイオードのうち少なくとも一つのダイオードを前記出力ノードから切り離す切り離し機構を備える、付記１１から１４のいずれか一項に記載の整流回路。
（付記１８）
前記切り離し機構は、前記出力ノードの電圧低下に応じて、前記複数のダイオードをサイズの小さな方から順番に前記出力ノードから切り離す、付記１７に記載の整流回路。
（付記１９）
前記入力部は、前記入力電力が一端に入力される入力キャパシタを含み、
前記複数の入力側伝送線路は、前記入力キャパシタの他端に直列に接続される、付記１１から１８のいずれか一項に記載の整流回路。
（付記２０）
前記切り離し機構は、前記出力ノードの電圧低下が電圧上昇に転じるまで、前記複数のダイオードを前記出力ノードから切り離す、付記７，８，１７，１８のいずれか一項に記載の整流回路。
（付記２１）
前記複数のダイオードのうち前記入力部の側からｋ段目のダイオードは、前記複数のダイオードのうち前記入力部の側から（ｋ＋１）段目以降の後段のダイオードに比べて小さなサイズを有する、付記１から３、１１から１３のいずれか一項に記載の整流回路。
【符号の説明】
【００４８】
１０  整流回路
１１  入力キャパシタ
１２  出力キャパシタ
２０１〜２０Ｎ＋１  入力側伝送線路
２１１〜２１Ｎ＋１  接続点
３０  チョーク素子
４０１〜４０Ｎ  ダイオード
５０１〜５０Ｎ  出力側伝送線路
６１  入力ノード
６２  出力ノード
６３  基準電位
７０１〜７０Ｎ  スイッチ
８０  制御回路
９０  切り離し機構
１０１〜１０４  整流回路
【図１】
2019221111.tif 000003
【図２】
2019221111.tif 000004
【図３】
2019221111.tif 000005
【図４】
2019221111.tif 000006
【図５】
2019221111.tif 000007
【図６】
2019221111.tif 000008
【図７】
2019221111.tif 000009
【図８】
2019221111.tif 000010
【図９】
2019221111.tif 000011