(57)【要約】【課題】デッドタイム損失を低減できるドライバ回路および電力変換装置を提供する。【解決手段】Ｕ相プリドライバ回路７Ｕは、第１出力回路部２１に対してオン指令が入力され、かつ、第２出力回路部２２に対してオフ指令が入力された状態において、第２トランジスタ１５Ｕの第２ゲート電圧Ｖｇ２が第２トランジスタ１５Ｕの駆動に必要な第２閾値電圧Ｖｔｈ２以下であると判定した場合、第１出力回路部２１が第１オン信号Ｓｏｎ１を出力することを許可する第１制御回路部２５と、第１出力回路部２１に対してオフ指令が入力され、かつ、第２出力回路部２２に対してオン指令が入力された状態において、第１トランジスタ１４Ｕの第１ゲート電圧Ｖｇ１が第１トランジスタ１４Ｕの駆動に必要な第１閾値電圧Ｖｔｈ１以下であると判定した場合、第２出力回路部２２が第２オン信号Ｓｏｎ２を出力することを許可する第２制御回路部２６と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
高電圧側の第１トランジスタおよび低電圧側の第２トランジスタを含むアーム回路に接続され、前記第１トランジスタおよび前記第２トランジスタを交互にオンオフ駆動させるドライバ回路であって、
外部からのオン指令に応じた第１オン信号、および、外部からのオフ指令に応じた第１オフ信号を前記第１トランジスタに出力する第１出力部と、
外部からのオン指令に応じた第２オン信号、および、外部からのオフ指令に応じた第２オフ信号を前記第２トランジスタに出力する第２出力部と、
前記第１出力部に対してオン指令が入力され、かつ、前記第２出力部に対してオフ指令が入力された状態において、前記第２トランジスタの制御電圧が前記第２トランジスタの駆動に必要な閾値電圧以下であると判定した場合、前記第１出力部が前記第１オン信号を出力することを許可する第１制御部と、
前記第１出力部に対してオフ指令が入力され、かつ、前記第２出力部に対してオン指令が入力された状態において、前記第１トランジスタの制御電圧が前記第１トランジスタの駆動に必要な閾値電圧以下であると判定した場合、前記第２出力部が前記第２オン信号を出力することを許可する第２制御部と、を含む、ドライバ回路。
【請求項２】
前記第１出力部は、前記第１オン信号を出力する第１上段トランジスタ、および、前記第１オフ信号を出力する第１下段トランジスタを含む第１スイッチング回路を有し、
前記第２出力部は、前記第２オン信号を出力する第２上段トランジスタ、および、前記第２オフ信号を出力する第２下段トランジスタを含む第２スイッチング回路を有している、請求項１に記載のドライバ回路。
【請求項３】
前記第１トランジスタの制御電圧を検出する第１電圧検出部と、
前記第２トランジスタの制御電圧を検出する第２電圧検出部と、をさらに含み、
前記第１制御部は、前記第１電圧検出部によって検出された前記第２トランジスタの制御電圧が前記第２トランジスタの閾値電圧以下であるかを判定し、
前記第２制御部は、前記第２電圧検出部によって検出された前記第１トランジスタの制御電圧が前記第１トランジスタの閾値電圧以下であるかを判定する、請求項１または２に記載のドライバ回路。
【請求項４】
前記第１トランジスタは、絶縁ゲート型のトランジスタを含み、
前記第２トランジスタは、絶縁ゲート型のトランジスタを含み、
前記第１制御部は、前記第２トランジスタのゲート電圧が前記第２トランジスタの閾値電圧以下であるかを判定し、
前記第２制御部は、前記第１トランジスタのゲート電圧が前記第１トランジスタの閾値電圧以下であるかを判定する、請求項１〜３のいずれか一項に記載のドライバ回路。
【請求項５】
高電圧側の第１トランジスタおよび低電圧側の第２トランジスタをそれぞれ含む複数相のアーム回路を有し、直流電源からの直流電力を、モータを駆動するための交流電流に変換するインバータ部と、
前記複数相のアーム回路にそれぞれ接続され、前記第１トランジスタおよび前記第２トランジスタを交互にオンオフ駆動させる請求項１〜４のいずれか一項に記載のドライバ回路と、を含む、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路および電力変換装置に関する。
【背景技術】
【０００２】
特許文献１には、モータおよび制御ユニットを含む駆動装置が開示されている。制御ユニットは、マイクロコンピュータ、インバータおよびプリドライバを含む。
インバータは、複数相のアーム回路を含む。複数相のアーム回路は、高電圧側のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）および低電圧側のＭＯＳＦＥＴをそれぞれ含む。
【０００３】
マイクロコンピュータは、高電圧側のＭＯＳＦＥＴおよび低電圧側のＭＯＳＦＥＴを交互にオンオフ動作させるためのオンオフ指令をプリドライバに入力する。
プリドライバは、マイクロコンピュータからのオンオフ指令に応じたオンオフ信号を生成し、高電圧側のＭＯＳＦＥＴおよび低電圧側のＭＯＳＦＥＴに出力する。これにより、高電圧側のＭＯＳＦＥＴおよび低電圧側のＭＯＳＦＥＴが交互にオンオフ動作する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４５９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高電圧側のトランジスタおよび低電圧側のトランジスタが同時にオン状態になると、高電圧側のトランジスタおよび低電圧側のトランジスタが短絡状態となる。この問題の原因には、ドライバ回路のスイッチング動作に起因する遅延時間や、各トランジスタのスイッチング動作に起因する遅延時間が含まれる。
この種の問題に対しては、マイクロコンピュータからのオン指令およびオフ指令の間に、デッドタイムと称される所定の空き時間を設ける、という設計が行われている。このようなデッドタイムは、ソフトウェアデッドタイムとも称される。
【０００６】
ソフトウェアデッドタイムにより、ドライバ回路や各トランジスタにおいて遅延時間が生じたとしても、高電圧側のトランジスタおよび低電圧側のトランジスタが同時にオン状態になることが回避される。
しかしながら、ドライバ回路の遅延時間や、各トランジスタの遅延時間は、それらが備え付けられた装置毎に異なる。そのため、そのような装置を量産する際には、最も好ましくない形態を想定して、所定の余白時間を有する必要以上に長いソフトウェアデッドタイムが設けられる。このような設計は、不必要なデッドタイム損失の増加を招いているため、改善の余地がある。
【０００７】
そこで、本発明は、デッドタイム損失を低減できるドライバ回路および電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に係る発明は、高電圧側の第１トランジスタ（１４Ｕ，１４Ｖ，１４Ｗ）および低電圧側の第２トランジスタ（１５Ｕ，１５Ｖ，１５Ｗ）を含むアーム回路（１１，１２，１３）に接続され、前記第１トランジスタおよび前記第２トランジスタを交互にオンオフ駆動させるドライバ回路（７Ｕ，７Ｖ，７Ｗ）であって、外部からのオン指令（「０」）に応じた第１オン信号（Ｓｏｎ１）、および、外部からのオフ指令（「１」）に応じた第１オフ信号（Ｓｏｆｆ１）を前記第１トランジスタに出力する第１出力部（２１）と、外部からのオン指令（「０」）に応じた第２オン信号（Ｓｏｎ２）、および、外部からのオフ指令（「１」）に応じた第２オフ信号（Ｓｏｆｆ２）を前記第２トランジスタに出力する第２出力部（２２）と、前記第１出力部に対してオン指令が入力され、かつ、前記第２出力部に対してオフ指令が入力された状態において、前記第２トランジスタの制御電圧（Ｖｇ２）が前記第２トランジスタの駆動に必要な閾値電圧（Ｖｔｈ２）以下であると判定した場合、前記第１出力部が前記第１オン信号を出力することを許可する第１制御部（２５）と、前記第１出力部に対してオフ指令が入力され、かつ、前記第２出力部に対してオン指令が入力された状態において、前記第１トランジスタの制御電圧（Ｖｇ１）が前記第１トランジスタの駆動に必要な閾値電圧（Ｖｔｈ１）以下であると判定した場合、前記第２出力部が前記第２オン信号を出力することを許可する第２制御部（２６）と、を含む、ドライバ回路（７Ｕ，７Ｖ，７Ｗ）である。
【０００９】
括弧内の英数字は、後述の実施形態における対応構成要素等を表すが、この発明の範囲は当該実施形態に限定されない。以下、この項において同じ。
請求項１に係る発明によれば、第１出力部に対してオン指令が入力され、かつ、第２出力部に対してオフ指令が入力された状態において、第２トランジスタの制御電圧が第２トランジスタの閾値電圧以下であると判定されると、第１トランジスタがオフ状態からオン状態に切り替えられる。
【００１０】
また、第１出力部に対してオフ指令が入力され、かつ、第２出力部に対してオン指令が入力された状態において、第１トランジスタの制御電圧が第１トランジスタの閾値電圧以下であると判定されると、第２トランジスタがオフ状態からオン状態に切り替えられる。
これにより、第２トランジスタのオフ状態が確定した後、第１トランジスタをオン状態に切り替え、第１トランジスタのオフ状態が確定した後、第２トランジスタをオン状態に切り替えることができる。
【００１１】
その結果、第１トランジスタおよび第２トランジスタのオンオフ切り替え時において、必要以上に長いソフトウェアデッドタイムを設定する必要がなくなる。よって、デッドタイム損失を低減できるドライバ回路を提供できる。
請求項２に係る発明は、前記第１出力部は、前記第１オン信号を出力する第１上段トランジスタ（３１）、および、前記第１オフ信号を出力する第１下段トランジスタ（３２）を含む第１スイッチング回路（３３）を有し、前記第２出力部は、前記第２オン信号を出力する第２上段トランジスタ（３６）、および、前記第２オフ信号を出力する第２下段トランジスタ（３７）を含む第２スイッチング回路（３８）を有している、請求項１に記載のドライバ回路である。
【００１２】
請求項３に係る発明は、前記第１トランジスタの制御電圧を検出する第１電圧検出部（２３）と、前記第２トランジスタの制御電圧を検出する第２電圧検出部（２４）と、をさらに含み、前記第１制御部は、前記第１電圧検出部によって検出された前記第２トランジスタの制御電圧が前記第２トランジスタの閾値電圧以下であるかを判定し、前記第２制御部は、前記第２電圧検出部によって検出された前記第１トランジスタの制御電圧が前記第１トランジスタの閾値電圧以下であるかを判定する、請求項１または２に記載のドライバ回路である。
【００１３】
請求項４に係る発明は、前記第１トランジスタは、絶縁ゲート型のトランジスタを含み、前記第２トランジスタは、絶縁ゲート型のトランジスタを含み、前記第１制御部は、前記第２トランジスタのゲート電圧（Ｖｇ２）が前記第２トランジスタの閾値電圧以下であるかを判定し、前記第２制御部は、前記第１トランジスタのゲート電圧（Ｖｇ１）が前記第１トランジスタの閾値電圧以下であるかを判定する、請求項１〜３のいずれか一項に記載のドライバ回路である。
【００１４】
請求項５に係る発明は、高電圧側の第１トランジスタ（１４Ｕ，１４Ｖ，１４Ｗ）および低電圧側の第２トランジスタ（１５Ｕ，１５Ｖ，１５Ｗ）をそれぞれ含む複数相のアーム回路（１１，１２，１３）を有し、直流電源（３）からの直流電力を、モータ（２）を駆動するための交流電流に変換するインバータ部（６）と、前記複数相のアーム回路にそれぞれ接続され、前記第１トランジスタおよび前記第２トランジスタを交互にオンオフ駆動させる請求項１〜４のいずれか一項に記載のドライバ回路（７Ｕ，７Ｖ，７Ｗ）と、を含む、電力変換装置（１）である。
【００１５】
請求項５に係る発明によれば、デッドタイム損失を低減できる電力変換装置を提供できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係る電力変換装置の回路図である。
【図２】図２は、図１に示すプリドライバ回路の回路図である。
【図３】図３は、前記プリドライバ回路の動作説明のための回路図である。
【図４】図４は、前記プリドライバ回路の動作説明のための回路図である。
【図５】図５は、前記プリドライバ回路の動作説明のためのタイムチャートである。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電力変換装置１の回路図である。以下では、電力変換装置１が、三相モータ２に電力を供給する三相インバータ回路である形態例について説明する。
図１を参照して、電力変換装置１は、直流電源３、電源スイッチ４、平滑コンデンサ５、インバータ部６、複数のプリドライバ回路７Ｕ，７Ｖ、７Ｗ、および、マイクロコンピュータ８を含む。
【００１８】
平滑コンデンサ５は、電源スイッチ４を介して直流電源３に対して直列接続されている。インバータ部６は、平滑コンデンサ５に対して並列接続されている。
インバータ部６は、Ｕ相アーム回路１１、Ｖ相アーム回路１２およびＷ相アーム回路１３を含む。Ｕ相アーム回路１１、Ｖ相アーム回路１２およびＷ相アーム回路１３は、三相モータ２のＵ相巻線、Ｖ相巻線およびＷ相巻線にそれぞれ対応している。Ｕ相アーム回路１１、Ｖ相アーム回路１２およびＷ相アーム回路１３は、平滑コンデンサ５に対して並列接続されている。
【００１９】
Ｕ相アーム回路１１は、高電圧側の第１トランジスタ１４Ｕおよび低電圧側の第２トランジスタ１５Ｕが直列接続された直列回路を含む。第１トランジスタ１４Ｕは、上段アームとして形成されている。第２トランジスタ１５Ｕは、下段アームとして形成されている。
Ｖ相アーム回路１２は、高電圧側の第１トランジスタ１４Ｖおよび低電圧側の第２トランジスタ１５Ｖが直列接続された直列回路を含む。第１トランジスタ１４Ｖは、上段アームとして形成されている。第２トランジスタ１５Ｖは、下段アームとして形成されている。
【００２０】
Ｗ相アーム回路１３は、高電圧側の第１トランジスタ１４Ｗおよび低電圧側の第２トランジスタ１５Ｗが直列接続された直列回路を含む。第１トランジスタ１４Ｗは、上段アームとして形成されている。第２トランジスタ１５Ｗは、下段アームとして形成されている。
第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗおよび第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗは、この形態では、絶縁ゲート型のトランジスタの一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をそれぞれ含む。
【００２１】
第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗおよび第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗは、ゲート電極、ソース電極およびドレイン電極をそれぞれ有している。
Ｕ相アーム回路１１、Ｖ相アーム回路１２およびＷ相アーム回路１３は、それぞれ、第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗのソース電極および第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗのドレイン電極が接続されることにより形成されている。
【００２２】
第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗは、第１閾値電圧Ｖｔｈ１をそれぞれ有している。第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗは、ゲート電極に印加された第１ゲート電圧Ｖｇ１（第１制御電圧）が第１閾値電圧Ｖｔｈ１を超えると（Ｖｔｈ１＜Ｖｇ１）、オフ状態からオン状態に移行する。
第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗは、ゲート電極に印加された第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下になると（Ｖｔｈ１≧Ｖｇ１）、オン状態からオフ状態に移行する。
【００２３】
第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗは、第２閾値電圧Ｖｔｈ２をそれぞれ有している。第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗは、ゲート電極に印加された第２ゲート電圧Ｖｇ２（第２制御電圧）が第２閾値電圧Ｖｔｈ２を超えると（Ｖｔｈ２＜Ｖｇ２）、オフ状態からオン状態に移行する。
第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗは、ゲート電極に印加された第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下になると（Ｖｔｈ２≧Ｖｇ２）、オン状態からオフ状態に移行する。
【００２４】
第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗおよび第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗには、回生ダイオード１６がそれぞれ並列接続されている。回生ダイオード１６は、第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗおよび第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗのドレイン電極側に順方向電流が流れる向きでそれぞれ接続されている。
Ｕ相アーム回路１１において第１トランジスタ１４Ｕおよび第２トランジスタ１５Ｕの間の接続部には、Ｕ相配線１７が接続されている。Ｕ相配線１７は、三相モータ２のＵ相巻線に接続されている。
【００２５】
Ｖ相アーム回路１２において第１トランジスタ１４Ｖおよび第２トランジスタ１５Ｖの間の接続部には、Ｖ相配線１８が接続されている。Ｖ相配線１８は、三相モータ２のＶ相巻線に接続されている。
Ｗ相アーム回路１３において第１トランジスタ１４Ｗおよび第２トランジスタ１５Ｗの間の接続部には、Ｗ相配線１９が接続されている。Ｗ相配線１９は、三相モータ２のＷ相巻線に接続されている。
【００２６】
複数のプリドライバ回路７Ｕ，７Ｖ、７Ｗは、Ｕ相プリドライバ回路７Ｕ、Ｖ相プリドライバ回路７ＶおよびＷ相プリドライバ回路７Ｗを含む。ここでは、具体的な説明を省略するが、Ｕ相プリドライバ回路７Ｕの構造、Ｖ相プリドライバ回路７Ｖの構造およびＷ相プリドライバ回路７Ｗの構造は、ほぼ同様である。
Ｕ相プリドライバ回路７Ｕは、Ｕ相アーム回路１１に接続されている。Ｕ相プリドライバ回路７Ｕは、Ｕ相アーム回路１１において、第１トランジスタ１４Ｕおよび第２トランジスタ１５Ｕのオンオフを交互に切り替える。
【００２７】
Ｖ相プリドライバ回路７Ｖは、Ｖ相アーム回路１２に接続されている。Ｖ相プリドライバ回路７Ｖは、Ｖ相アーム回路１２において、第１トランジスタ１４Ｖおよび第２トランジスタ１５Ｖのオンオフを交互に切り替える。
Ｗ相プリドライバ回路７Ｗは、Ｗ相アーム回路１３に接続されている。Ｗ相プリドライバ回路７Ｗは、Ｗ相アーム回路１３において、第１トランジスタ１４Ｗおよび第２トランジスタ１５Ｗのオンオフを交互に切り替える。
【００２８】
マイクロコンピュータ８は、複数のプリドライバ回路７Ｕ，７Ｖ、７Ｗに接続されている。
マイクロコンピュータ８は、第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗをオンオフさせるためのオンオフ指令を生成し、複数のプリドライバ回路７Ｕ，７Ｖ、７Ｗにそれぞれ出力する。第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗに対するオンオフ指令は、ＰＷＭ（Pulse Width Modulation）信号に基づいて生成されてもよい。
【００２９】
マイクロコンピュータ８は、第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗをオンオフさせるためのオンオフ指令を生成し、複数のプリドライバ回路７Ｕ，７Ｖ、７Ｗにそれぞれ出力する。第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗに対するオンオフ指令は、ＰＷＭ信号に基づいて生成されてもよい。
複数のプリドライバ回路７Ｕ，７Ｖ、７Ｗは、マイクロコンピュータ８からのオンオフ指令に応じたオンオフ信号を生成し、第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗおよび第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗに出力する。
【００３０】
これにより、第１トランジスタ１４Ｕ，１４Ｖ、１４Ｗおよび第２トランジスタ１５Ｕ，１５Ｖ、１５Ｗが、所定のスイッチングパターンでオンオフ駆動される。そして、直流電源３からの直流電力が交流電流に変換され、三相モータ２が正弦波駆動される。
図２は、図１のＵ相プリドライバ回路７Ｕを示す回路図である。
Ｖ相プリドライバ回路７Ｖの構成およびＷ相プリドライバ回路７Ｗの構成は、Ｕ相プリドライバ回路７Ｕの構成とほぼ同様であるので、以下では、Ｕ相プリドライバ回路７Ｕの構成を例にとって説明する。
【００３１】
Ｕ相プリドライバ回路７Ｕに関する説明は、Ｖ相プリドライバ回路７ＶおよびＷ相プリドライバ回路７Ｗにも準用されるものとし、Ｖ相プリドライバ回路７ＶおよびＷ相プリドライバ回路７Ｗについての説明は省略する。
図２を参照して、Ｕ相プリドライバ回路７Ｕは、第１出力回路部２１（第１出力部）、第２出力回路部２２（第２出力部）、第１電圧検出回路部２３（第１電圧検出部）、第２電圧検出回路部２４（第２電圧検出部）、第１制御回路部２５（第１制御部）、および、第２制御回路部２６（第２制御部）を含む。
【００３２】
第１出力回路部２１は、マイクロコンピュータ８からのオン指令に応じた第１オン信号Ｓｏｎ１、および、マイクロコンピュータ８からのオフ指令に応じた第１オフ信号Ｓｏｆｆ１を第１トランジスタ１４Ｕに出力する。
第１出力回路部２１は、より具体的には、第１上段トランジスタ３１および第１下段トランジスタ３２が直列接続された直列回路を含む。
【００３３】
第１上段トランジスタ３１は、この形態では、絶縁ゲート型のトランジスタの一例としてのｐ型のＭＩＳＦＥＴを含む。第１下段トランジスタ３２は、この形態では、絶縁ゲート型のトランジスタの一例としてのｎ型のＭＩＳＦＥＴを含む。
第１上段トランジスタ３１および第１下段トランジスタ３２は、ゲート電極、ソース電極およびドレイン電極をそれぞれ含む。第１出力回路部２１は、第１上段トランジスタ３１のドレイン電極および第１下段トランジスタ３２のドレイン電極が接続されることにより形成されている。
【００３４】
したがって、第１出力回路部２１は、ｐ型のＭＩＳＦＥＴおよびｎ型のＭＩＳＦＥＴを相補的に含む、第１ＣＭＩＳ（Complementary Metal Insulator Semiconductor）回路３３（第１スイッチング回路）を有している。第１ＣＭＩＳ回路３３は、論理回路の一例としてのＮＯＴゲートを構成している。
第１上段トランジスタ３１には、第１上段回生ダイオード３４が並列接続されている。第１上段回生ダイオード３４は、第１上段トランジスタ３１のソース電極側に順方向電流が流れる向きで接続されている。
【００３５】
第１下段トランジスタ３２には、第１下段回生ダイオード３５が並列接続されている。第１下段回生ダイオード３５は、第１下段トランジスタ３２のドレイン電極側に順方向電流が流れる向きで接続されている。
第１上段トランジスタ３１および第１下段トランジスタ３２の接続部には、第１トランジスタ１４Ｕのゲート電極が接続されている。
【００３６】
マイクロコンピュータ８から第１出力回路部２１にオン指令が入力されると、第１上段トランジスタ３１がオン状態となり、第１下段トランジスタ３２がオフ状態となる。この場合、第１上段トランジスタ３１によって生成された第１オン信号Ｓｏｎ１が、第１トランジスタ１４Ｕのゲート電極に出力される。
マイクロコンピュータ８から第１出力回路部２１にオフ指令が入力されると、第１上段トランジスタ３１がオフ状態となり、第１下段トランジスタ３２がオン状態となる。この場合、第１下段トランジスタ３２によって生成された第１オフ信号Ｓｏｆｆ１が、第１トランジスタ１４Ｕのゲート電極に出力される。
【００３７】
第２出力回路部２２は、マイクロコンピュータ８からのオン指令に応じた第２オン信号Ｓｏｎ２、および、マイクロコンピュータ８からのオフ指令に応じた第２オフ信号Ｓｏｆｆ２を第２トランジスタ１５Ｕに出力する。
第２出力回路部２２は、より具体的には、第２上段トランジスタ３６および第２下段トランジスタ３７が直列接続された直列回路を含む。
【００３８】
第２上段トランジスタ３６は、この形態では、絶縁ゲート型のトランジスタの一例としてのｐ型のＭＩＳＦＥＴを含む。第２下段トランジスタ３７は、この形態では、絶縁ゲート型のトランジスタの一例としてのｎ型のＭＩＳＦＥＴを含む。
第２上段トランジスタ３６および第２下段トランジスタ３７は、ゲート電極、ソース電極およびドレイン電極をそれぞれ含む。第２出力回路部２２は、第２上段トランジスタ３６のドレイン電極および第２下段トランジスタ３７のドレイン電極が接続されることにより形成されている。
【００３９】
したがって、第２出力回路部２２は、ｐ型のＭＩＳＦＥＴおよびｎ型のＭＩＳＦＥＴを相補的に含む、第２ＣＭＩＳ回路３８（第２スイッチング回路）を有している。第２ＣＭＩＳ回路３８は、論理回路の一例としてのＮＯＴゲートを構成している。
第２上段トランジスタ３６には、第２上段回生ダイオード３９が並列接続されている。第２上段回生ダイオード３９は、第２上段トランジスタ３６のソース電極側に順方向電流が流れる向きで接続されている。
【００４０】
第２下段トランジスタ３７には、第２下段回生ダイオード４０が並列接続されている。第２下段回生ダイオード４０は、第２下段トランジスタ３７のドレイン電極側に順方向電流が流れる向きで接続されている。
第２上段トランジスタ３６および第２下段トランジスタ３７の接続部には、第２トランジスタ１５Ｕのゲート電極が接続されている。
【００４１】
マイクロコンピュータ８から第２出力回路部２２にオン指令が入力されると、第２上段トランジスタ３６がオン状態となり、第２下段トランジスタ３７がオフ状態となる。この場合、第２上段トランジスタ３６によって生成された第２オン信号Ｓｏｎ２が、第２トランジスタ１５Ｕのゲート電極に入力される。
マイクロコンピュータ８から第２出力回路部２２にオフ指令が入力されると、第２上段トランジスタ３６がオフ状態となり、第２下段トランジスタ３７がオン状態となる。この場合、第２下段トランジスタ３７によって生成された第２オフ信号Ｓｏｆｆ２が、第２トランジスタ１５Ｕのゲート電極に入力される。
【００４２】
第１電圧検出回路部２３は、第１トランジスタ１４Ｕの第１ゲート電圧Ｖｇ１を検出するために設けられている。第１電圧検出回路部２３は、この形態では、電圧検出デバイスの一例としての第１シャント抵抗４１を含む。第１シャント抵抗４１は、第１下段トランジスタ３２のソース電極および基準電圧（この形態ではグランド電圧）の間に接続されている。
【００４３】
第１トランジスタ１４Ｕがオフ状態となり、かつ、第１下段トランジスタ３２がオン状態となったとき、第１下段トランジスタ３２を介して第１トランジスタ１４Ｕから第１シャント抵抗４１に電流が流れ込む。これにより、第１シャント抵抗４１の端子間に第１端子間電圧Ｖｒ１が生じる。
したがって、第１シャント抵抗４１の第１端子間電圧Ｖｒ１は、第１トランジスタ１４Ｕの第１ゲート電圧Ｖｇ１に対応した値を有している。つまり、この形態では、第１シャント抵抗４１の第１端子間電圧Ｖｒ１が、第１トランジスタ１４Ｕの第１ゲート電圧Ｖｇ１として検出されている。第１シャント抵抗４１の第１端子間電圧Ｖｒ１は、第２制御回路部２６に入力される。
【００４４】
第２電圧検出回路部２４は、第２トランジスタ１５Ｕの第２ゲート電圧Ｖｇ２を検出するために設けられている。第２電圧検出回路部２４は、この形態では、電圧検出デバイスの一例としての第２シャント抵抗４２を含む。第２シャント抵抗４２は、第２下段トランジスタ３７のソース電極および基準電圧（この形態ではグランド電圧）の間に接続されている。
【００４５】
第２トランジスタ１５Ｕがオフ状態となり、かつ、第２下段トランジスタ３７がオン状態となったとき、第２下段トランジスタ３７を介して第２トランジスタ１５Ｕから第２シャント抵抗４２に電流が流れ込む。これにより、第２シャント抵抗４２の端子間に第２端子間電圧Ｖｒ２が生じる。
したがって、第２シャント抵抗４２の第２端子間電圧Ｖｒ２は、第２トランジスタ１５Ｕの第２ゲート電圧Ｖｇ２に対応した値を有している。つまり、この形態では、第２シャント抵抗４２の第２端子間電圧Ｖｒ２が、第２トランジスタ１５Ｕの第２ゲート電圧Ｖｇ２として検出されている。第２シャント抵抗４２の第２端子間電圧Ｖｒ２は、第１制御回路部２５に入力される。
【００４６】
第１制御回路部２５は、マイクロコンピュータ８からのオンオフ指令に応じて第１ゲートオン信号Ｓｇｏｎ１または第１ゲートオフ信号Ｓｇｏｆｆ１を生成する。
第１ゲートオフ信号Ｓｇｏｆｆ１は、第１上段トランジスタ３１を停止させるための信号である。第１ゲートオン信号Ｓｇｏｎ１は、第１上段トランジスタ３１を駆動させるための信号である。
【００４７】
第１制御回路部２５は、第１出力回路部２１に対してオフ指令が入力され、かつ、第２出力回路部２２に対してオン指令が入力された状態において、第１ゲートオフ信号Ｓｇｏｆｆ１を生成する。
第１制御回路部２５によって生成された第１ゲートオフ信号Ｓｇｏｆｆ１は、第１上段トランジスタ３１に入力される。これにより、第１上段トランジスタ３１の駆動が禁止される。
【００４８】
第１制御回路部２５は、第１出力回路部２１に対してオン指令が入力され、かつ、第２出力回路部２２に対してオフ指令が入力された状態において、第１ゲートオフ信号Ｓｇｏｆｆ１または第１ゲートオン信号Ｓｇｏｎ１を生成する。
より具体的には、第１制御回路部２５は、第２電圧検出回路部２４によって検出された第２端子間電圧Ｖｒ２の値に応じて、第１ゲートオフ信号Ｓｇｏｆｆ１または第１ゲートオン信号Ｓｇｏｎ１を生成する。
【００４９】
さらに具体的には、第１制御回路部２５は、第２電圧検出回路部２４によって検出された第２端子間電圧Ｖｒ２に基づいて、第２トランジスタ１５Ｕの第２ゲート電圧Ｖｇ２が第２トランジスタ１５Ｕの第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）であるかを判定する。
第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２を超えている（Ｖｔｈ２＜Ｖｇ２）と判定した場合、第１制御回路部２５は、オフ指令に応じた第１ゲートオフ信号Ｓｇｏｆｆ１を生成する。
【００５０】
第１制御回路部２５によって生成された第１ゲートオフ信号Ｓｇｏｆｆ１は、第１上段トランジスタ３１に入力される。これにより、第１上段トランジスタ３１の駆動が禁止される。
第１ゲートオフ信号Ｓｇｏｆｆ１は、第２ゲート電圧Ｖｇ２が少なくとも第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）になるまで、第１上段トランジスタ３１に入力される。
【００５１】
第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）であると判定した場合、第１制御回路部２５は、オン指令に応じた第１ゲートオン信号Ｓｇｏｎ１を生成する。
第１ゲートオン信号Ｓｇｏｎ１は、第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２未満（Ｖｔｈ２＞Ｖｇ２）である場合に生成されることが好ましい。
【００５２】
第１制御回路部２５によって生成された第１ゲートオン信号Ｓｇｏｎ１は、第１上段トランジスタ３１に入力される。第１出力回路部２１は、第１ゲートオン信号Ｓｇｏｎ１に応じた第１オン信号Ｓｏｎ１を生成する。
第１出力回路部２１によって生成された第１オン信号Ｓｏｎ１は、第１トランジスタ１４Ｕのゲート電極に入力される。これにより、第１トランジスタ１４Ｕが駆動する。
【００５３】
このように、第１制御回路部２５は、所定の条件を満たさない限り、第１上段トランジスタ３１の駆動を禁止する。所定の条件とは、第１出力回路部２１に対してオン指令が入力され、かつ、第２出力回路部２２に対してオフ指令が入力された状態において、第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）となる条件である。
このようにして、第１制御回路部２５は、第２端子間電圧Ｖｒ２の値に応じて、第１出力回路部２１における第１オン信号Ｓｏｎ１の生成を許可し、または、禁止する。
【００５４】
第２制御回路部２６は、マイクロコンピュータ８からのオンオフ指令に応じて第２ゲートオン信号Ｓｇｏｎ２または第２ゲートオフ信号Ｓｇｏｆｆ２を生成する。
第２ゲートオフ信号Ｓｇｏｆｆ２は、第２上段トランジスタ３６を停止させるための信号である。第２ゲートオン信号Ｓｇｏｎ２は、第２上段トランジスタ３６を駆動させるための信号である。
【００５５】
第２制御回路部２６は、より具体的には、第２出力回路部２２に対してオフ指令が入力され、かつ、第１出力回路部２１に対してオン指令が入力された状態において、第２ゲートオフ信号Ｓｇｏｆｆ２を生成する。
第２制御回路部２６によって生成された第２ゲートオフ信号Ｓｇｏｆｆ２は、第２上段トランジスタ３６に入力される。これにより、第２上段トランジスタ３６の駆動が禁止される。
【００５６】
第２制御回路部２６は、第２出力回路部２２に対してオン指令が入力され、かつ、第１出力回路部２１に対してオフ指令が入力された状態において、第２ゲートオフ信号Ｓｇｏｆｆ２または第２ゲートオン信号Ｓｇｏｎ２を生成する。
より具体的には、第２制御回路部２６は、第１電圧検出回路部２３によって検出された第１端子間電圧Ｖｒ１の値に応じて、第２ゲートオフ信号Ｓｇｏｆｆ２または第２ゲートオン信号Ｓｇｏｎ２を生成する。
【００５７】
さらに具体的には、第２制御回路部２６は、第１電圧検出回路部２３によって検出された第１端子間電圧Ｖｒ１に基づいて、第１トランジスタ１４Ｕの第１ゲート電圧Ｖｇ１が第１トランジスタ１４Ｕの第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）であるかを判定する。
第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１を超えている（Ｖｔｈ１＜Ｖｇ１）と判定した場合、第２制御回路部２６は、オフ指令に応じた第２ゲートオフ信号Ｓｇｏｆｆ２を生成する。
【００５８】
第２制御回路部２６によって生成された第２ゲートオフ信号Ｓｇｏｆｆ２は、第２上段トランジスタ３６に入力される。これにより、第２上段トランジスタ３６の駆動が禁止される。
第２ゲートオフ信号Ｓｇｏｆｆ２は、第１ゲート電圧Ｖｇ１が少なくとも第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）になるまで、第２上段トランジスタ３６に入力される。
【００５９】
一方、第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）であると判定した場合、第２制御回路部２６は、オン指令に応じた第２ゲートオン信号Ｓｇｏｎ２を生成する。
第２ゲートオン信号Ｓｇｏｎ２は、第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１未満（Ｖｔｈ１＞Ｖｇ１）である場合に生成されることが好ましい。
【００６０】
第２制御回路部２６によって生成された第２ゲートオン信号Ｓｇｏｎ２は、第２上段トランジスタ３６に入力される。第２出力回路部２２は、第２ゲートオン信号Ｓｇｏｎ２に応じた第２オン信号Ｓｏｎ２を生成する。
第２出力回路部２２によって生成された第２オン信号Ｓｏｎ２は、第２トランジスタ１５Ｕのゲート電極に入力される。これにより、第２トランジスタ１５Ｕが駆動する。
【００６１】
このように、第２制御回路部２６は、所定の条件を満たさない限り、第２上段トランジスタ３６の駆動を禁止する。所定の条件とは、第２出力回路部２２に対してオン指令が入力され、かつ、第１出力回路部２１に対してオフ指令が入力された状態において、第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）となる条件である。
このようにして、第２制御回路部２６は、第１端子間電圧Ｖｒ１の値に応じて、第２出力回路部２２が第２オン信号Ｓｏｎ２を生成することを許可し、または、禁止する。
【００６２】
次に、図３および図４を参照して、図１のＵ相プリドライバ回路７Ｕの動作について具体的に説明する。図３および図４は、それぞれ、Ｕ相プリドライバ回路７Ｕの動作説明のための回路図である。
以下では、マイクロコンピュータ８から第１出力回路部２１および第２出力回路部２２に入力されるオン指令を「０」とし、マイクロコンピュータ８から第１出力回路部２１および第２出力回路部２２に入力されるオフ指令を「１」として説明する。図３および図４では、説明の便宜上、矢印付きの太線によって電気信号を示している。
【００６３】
図３を参照して、第１出力回路部２１に対する指令が、オフ指令「１」からオン指令「０」に切り替えられ、第２出力回路部２２に対する指令が、オン指令「０」からオフ指令「１」に切り替えられる場合について説明する。
第１出力回路部２１に対する指令が、オフ指令「１」からオン指令「０」に切り替えられると、第１上段トランジスタ３１がオン状態となり、第１下段トランジスタ３２がオフ状態となる。これにより、第１トランジスタ１４Ｕが駆動し、オン状態となる。
【００６４】
一方、第２出力回路部２２に対する指令が、オン指令「０」からオフ指令「１」に切り替えられると、第２上段トランジスタ３６がオフ状態となり、第２下段トランジスタ３７がオン状態となる。これにより、第２トランジスタ１５Ｕが停止し、オフ状態となる。
以下、Ｕ相プリドライバ回路７Ｕの上記動作について、第２出力回路部２２側の動作から順を追って具体的に説明する。
【００６５】
第２出力回路部２２に対するオフ指令「１」は、第２制御回路部２６および第２下段トランジスタ３７に入力される。
第２制御回路部２６は、オフ指令「１」に応じた第２ゲートオフ信号Ｓｇｏｆｆ２を生成する。第２ゲートオフ信号Ｓｇｏｆｆ２は、第２上段トランジスタ３６に入力される。これにより、第２上段トランジスタ３６が停止し、オフ状態となる。
【００６６】
一方、第２下段トランジスタ３７は、オフ指令「１」が入力されると駆動し、オン状態となる。これにより、第２下段トランジスタ３７は、オフ指令「１」に応じた第２オフ信号Ｓｏｆｆ２を生成する。
第２オフ信号Ｓｏｆｆ２は、第２トランジスタ１５Ｕのゲート電極に入力される。これにより、第２トランジスタ１５Ｕが停止し、オフ状態となる。
【００６７】
第２下段トランジスタ３７がオン状態になり、かつ、第２トランジスタ１５Ｕがオフ状態になると、第２下段トランジスタ３７を介して第２トランジスタ１５Ｕから第２シャント抵抗４２に電流が流れ込む。これにより、第２シャント抵抗４２に第２端子間電圧Ｖｒ２が生じる。この第２端子間電圧Ｖｒ２は、第１制御回路部２５に入力される。
第１出力回路部２１に対するオン指令「０」は、第１制御回路部２５および第１下段トランジスタ３２に入力される。第１下段トランジスタ３２は、オン指令「０」が入力されると停止する。
【００６８】
第１制御回路部２５は、オン指令「０」が入力された状態において、第２シャント抵抗４２の第２端子間電圧Ｖｒ２に基づいて、第２トランジスタ１５Ｕの第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）であるか否かを判定する。
第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２を超えている（Ｖｔｈ２＜Ｖｇ２）と判定した場合、第１制御回路部２５は、第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）になるまで、第１ゲートオフ信号Ｓｇｏｆｆ１を生成する。
【００６９】
第１ゲートオフ信号Ｓｇｏｆｆ１は、第１上段トランジスタ３１に入力される。これにより、第１上段トランジスタ３１の駆動が禁止される。
第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）であると判定した場合、第１制御回路部２５は、オン指令「０」に応じた第１ゲートオン信号Ｓｇｏｎ１を生成する。第１ゲートオン信号Ｓｇｏｎ１は、第１上段トランジスタ３１に入力される。
【００７０】
第１上段トランジスタ３１は、第１ゲートオン信号Ｓｇｏｎ１に応じた第１オン信号Ｓｏｎ１を生成する。第１オン信号Ｓｏｎ１は、第１トランジスタ１４Ｕのゲート電極に入力される。これにより、第１トランジスタ１４Ｕが駆動し、オン状態となる。
図４を参照して、第１出力回路部２１に対する指令が、オン指令「０」からオフ指令「１」に切り替えられ、第２出力回路部２２に対する指令が、オフ指令「１」からオン指令「０」に切り替えられる場合について説明する。
【００７１】
第１出力回路部２１に対する指令が、オン指令「０」からオフ指令「１」に切り替えられると、第１上段トランジスタ３１がオフ状態となり、第１下段トランジスタ３２がオン状態となる。これにより、第１トランジスタ１４Ｕが停止し、オフ状態となる。
一方、第２出力回路部２２に対する指令が、オフ指令「１」からオン指令「０」に切り替えられると、第２上段トランジスタ３６がオン状態となり、第２下段トランジスタ３７がオフ状態となる。これにより、第２トランジスタ１５Ｕが駆動し、オン状態となる。
【００７２】
以下、Ｕ相プリドライバ回路７Ｕの上記動作について、第１出力回路部２１側の動作から順を追って具体的に説明する。
第１出力回路部２１に対するオフ指令「１」は、第１制御回路部２５および第１下段トランジスタ３２に入力される。
第１制御回路部２５は、オフ指令「１」に応じた第１ゲートオフ信号Ｓｇｏｆｆ１を生成する。第１ゲートオフ信号Ｓｇｏｆｆ１は、第１上段トランジスタ３１に入力される。これにより、第１上段トランジスタ３１が停止し、オフ状態となる。
【００７３】
一方、第１下段トランジスタ３２は、オフ指令「１」が入力されると駆動し、オン状態となる。これにより、第１下段トランジスタ３２は、オフ指令「１」に応じた第１オフ信号Ｓｏｆｆ１を生成する。
第１オフ信号Ｓｏｆｆ１は、第１トランジスタ１４Ｕのゲート電極に入力される。これにより、第１トランジスタ１４Ｕが停止し、オフ状態となる。
【００７４】
第１下段トランジスタ３２がオン状態になり、かつ、第１トランジスタ１４Ｕがオフ状態になると、第１下段トランジスタ３２を介して第１トランジスタ１４Ｕから第１シャント抵抗４１に電流が流れ込む。これにより、第１シャント抵抗４１に第１端子間電圧Ｖｒ１が生じる。この第１端子間電圧Ｖｒ１は、第２制御回路部２６に入力される。
第２出力回路部２２に対するオン指令「０」は、第２制御回路部２６および第２下段トランジスタ３７に入力される。第２下段トランジスタ３７は、オン指令「０」が入力されると停止する。
【００７５】
第２制御回路部２６は、オン指令「０」が入力された状態において、第１シャント抵抗４１の第１端子間電圧Ｖｒ１に基づいて、第１トランジスタ１４Ｕの第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）であるか否かを判定する。
第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１を超えている（Ｖｔｈ１＜Ｖｇ１）と判定した場合、第２制御回路部２６は、第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）になるまで、第２ゲートオフ信号Ｓｇｏｆｆ２を生成する。
【００７６】
第２ゲートオフ信号Ｓｇｏｆｆ２は、第２上段トランジスタ３６に入力される。これにより、第２上段トランジスタ３６の駆動が禁止される。
第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）であると判定した場合、第２制御回路部２６は、オン指令「０」に応じた第２ゲートオン信号Ｓｇｏｎ２を生成する。第２ゲートオン信号Ｓｇｏｎ２は、第２上段トランジスタ３６に入力される。
【００７７】
第２上段トランジスタ３６は、第２ゲートオン信号Ｓｇｏｎ２に応じた第２オン信号Ｓｏｎ２を生成する。第２オン信号Ｓｏｎ２は、第２トランジスタ１５Ｕのゲート電極に入力される。これにより、第２トランジスタ１５Ｕが駆動し、オン状態となる。
次に、図５を参照して、Ｕ相プリドライバ回路７Ｕおよび電力変換装置１の作用効果を説明する。図５は、Ｕ相プリドライバ回路７Ｕの動作説明のためのタイムチャートである。
【００７８】
まず、第１出力回路部２１に対する指令が、オフ指令「１」からオン指令「０」に切り替えられ、第２出力回路部２２に対する指令が、オン指令「０」からオフ指令「１」に切り替えられる場合について説明する（図３も併せて参照）。
この場合、マイクロコンピュータ８は、第１出力回路部２１に対するオフ指令「１」からオン指令「０」への切り替えと同時に、第２出力回路部２２に対するオン指令「０」からオフ指令「１」への切り替えを行うように構成されていてもよい。
【００７９】
第２出力回路部２２に対する指令が、オン指令「０」からオフ指令「１」に切り替わると、第２出力回路部２２は、オフ指令「１」に応じた第２オフ信号Ｓｏｆｆ２を生成する。
この時、第２出力回路部２２の出力において第１遅延時間Ｔ１が生じる。第１遅延時間Ｔ１は、第２出力回路部２２に含まれる第２下段トランジスタ３７のスイッチングオン遅延に起因して生じる。
【００８０】
第２トランジスタ１５Ｕは、第２出力回路部２２からの第２オフ信号Ｓｏｆｆ２を受けて、オン状態からオフ状態に移行する。この時、第２トランジスタ１５Ｕの出力において第２遅延時間Ｔ２が生じる。第２遅延時間Ｔ２は、第２トランジスタ１５Ｕのスイッチングオフ遅延に起因して生じる。
第２トランジスタ１５Ｕの第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）になると、第２トランジスタ１５Ｕがオフ状態となる。また、第２ゲート電圧Ｖｇ２が第２閾値電圧Ｖｔｈ２以下（Ｖｔｈ２≧Ｖｇ２）になると、第１出力回路部２１は、第１オン信号Ｓｏｎ１を生成する。
【００８１】
第１オン信号Ｓｏｎ１は、より具体的には、第１制御回路部２５からの第１ゲートオン信号Ｓｇｏｎ１に基づいて生成される。この時、第１出力回路部２１の出力において第３遅延時間Ｔ３が生じる。第３遅延時間Ｔ３は、第１出力回路部２１に含まれる第１上段トランジスタ３１のスイッチングオン遅延に起因して生じる。
第１トランジスタ１４Ｕは、第１出力回路部２１からの第１オン信号Ｓｏｎ１を受けて、オフ状態からオン状態に移行する。この時、第１トランジスタ１４Ｕの出力において第４遅延時間Ｔ４が生じる。第４遅延時間Ｔ４は、第１トランジスタ１４Ｕのスイッチングオン遅延に起因して生じる。
【００８２】
このように、Ｕ相プリドライバ回路７Ｕによれば、第１出力回路部２１の第３遅延時間Ｔ３および第１トランジスタ１４Ｕの第４遅延時間Ｔ４の合計値が実際の第１デッドタイムＴＤ１（＝Ｔ３＋Ｔ４）として生じる。
その一方で、第２出力回路部２２の第１遅延時間Ｔ１および第２トランジスタ１５Ｕの第２遅延時間Ｔ２は、第２トランジスタ１５Ｕがオフ状態に移行する前段階で生じるので、第１デッドタイムＴＤ１には考慮されない。
【００８３】
つまり、Ｕ相プリドライバ回路７Ｕによれば、第２トランジスタ１５Ｕのオフ状態が確定した後、第１トランジスタ１４Ｕをオン状態に切り替えることができる。
したがって、Ｕ相プリドライバ回路７Ｕによれば、第１出力回路部２１の第３遅延時間Ｔ３の短縮および／または第１トランジスタ１４Ｕの第４遅延時間Ｔ４の短縮によって、第１デッドタイムＴＤ１の短縮を図ることが可能となる。
【００８４】
また、Ｕ相プリドライバ回路７Ｕによれば、マイクロコンピュータ８において、第１トランジスタ１４Ｕに対するオン指令「０」および第２トランジスタ１５Ｕに対するオフ指令「１」の間に、必要以上に長いソフトウェアデッドタイムを設定する必要がない。よって、第１デッドタイムＴＤ１の短縮を図ることができる。
しかも、Ｕ相プリドライバ回路７Ｕによれば、第１トランジスタ１４Ｕに対するオン指令「０」および第２トランジスタ１５Ｕに対するオフ指令「１」を、マイクロコンピュータ８によって同時に入力できる。これにより、ソフトウェアデッドタイムを零にすることができるから、第１デッドタイムＴＤ１の更なる短縮を図ることができる。
【００８５】
次に、第１出力回路部２１に対する指令が、オン指令「０」からオフ指令「１」に切り替えられ、第２出力回路部２２に対する指令が、オフ指令「１」からオン指令「０」に切り替えられる場合について説明する（図４も併せて参照）。
この場合、マイクロコンピュータ８は、第１出力回路部２１に対するオン指令「０」からオフ指令「１」への切り替えと同時に、第２出力回路部２２に対するオフ指令「１」からオン指令「０」への切り替えを行うように構成されていてもよい。
【００８６】
第１出力回路部２１に対する指令が、オン指令「０」からオフ指令「１」に切り替わると、第１出力回路部２１は、オフ指令「１」に応じた第１オフ信号Ｓｏｆｆ１を生成する。
この時、第１出力回路部２１の出力において第５遅延時間Ｔ５が生じる。第５遅延時間Ｔ５は、第１出力回路部２１に含まれる第１下段トランジスタ３２のスイッチングオン遅延に起因して生じる。
【００８７】
第１トランジスタ１４Ｕは、第１出力回路部２１からの第１オフ信号Ｓｏｆｆ１を受けて、オン状態からオフ状態に移行する。この時、第１トランジスタ１４Ｕの出力において第６遅延時間Ｔ６が生じる。第６遅延時間Ｔ６は、第１トランジスタ１４Ｕのスイッチングオフ遅延に起因して生じる。
第１トランジスタ１４Ｕの第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）になると、第１トランジスタ１４Ｕがオフ状態となる。また、第１ゲート電圧Ｖｇ１が第１閾値電圧Ｖｔｈ１以下（Ｖｔｈ１≧Ｖｇ１）になると、第２出力回路部２２は、第２オン信号Ｓｏｎ２を生成する。
【００８８】
第２オン信号Ｓｏｎ２は、より具体的には、第２制御回路部２６からの第２ゲートオン信号Ｓｇｏｎ２に応じて生成される。この時、第２出力回路部２２の出力において第７遅延時間Ｔ７が生じる。第７遅延時間Ｔ７は、第２出力回路部２２に含まれる第２上段トランジスタ３６のスイッチングオン遅延に起因して生じる。
第２トランジスタ１５Ｕは、第２出力回路部２２からの第２オン信号Ｓｏｎ２を受けて、オフ状態からオン状態に移行する。この時、第２トランジスタ１５Ｕの出力において第８遅延時間Ｔ８が生じる。第８遅延時間Ｔ８は、第２トランジスタ１５Ｕのスイッチングオン遅延に起因して生じる。
【００８９】
このように、Ｕ相プリドライバ回路７Ｕによれば、第２出力回路部２２の第７遅延時間Ｔ７および第２トランジスタ１５Ｕの第８遅延時間Ｔ８の合計値が実際の第２デッドタイムＴＤ２（＝Ｔ７＋Ｔ８）として生じる。
その一方で、第１出力回路部２１の第５遅延時間Ｔ５および第１トランジスタ１４Ｕの第６遅延時間Ｔ６は、第１トランジスタ１４Ｕがオフ状態に移行する前段階で生じるので、第２デッドタイムＴＤ２には考慮されない。
【００９０】
つまり、Ｕ相プリドライバ回路７Ｕによれば、第１トランジスタ１４Ｕのオフ状態が確定した後、第２トランジスタ１５Ｕをオン状態に切り替えることができる。
したがって、Ｕ相プリドライバ回路７Ｕによれば、第２出力回路部２２の第７遅延時間Ｔ７の短縮および／または第２トランジスタ１５Ｕの第８遅延時間Ｔ８の短縮によって、第２デッドタイムＴＤ２の短縮を図ることが可能となる。
【００９１】
また、Ｕ相プリドライバ回路７Ｕによれば、マイクロコンピュータ８において、第１トランジスタ１４Ｕに対するオフ指令「１」および第２トランジスタ１５Ｕに対するオン指令「０」の間に、必要以上に長いソフトウェアデッドタイムを設定する必要がない。よって、第２デッドタイムＴＤ２の短縮を図ることができる。
しかも、Ｕ相プリドライバ回路７Ｕによれば、第１トランジスタ１４Ｕに対するオフ指令「１」および第２トランジスタ１５Ｕに対するオン指令「０」を、マイクロコンピュータ８によって同時に入力できる。これにより、ソフトウェアデッドタイムを零にすることができるから、第２デッドタイムＴＤ２のさらなる短縮を図ることができる。
【００９２】
以上、本実施形態によれば、デッドタイム損失を低減できるプリドライバ回路７Ｕ，７Ｖ、７Ｗおよび電力変換装置１を提供できる。
デッドタイム損失には、デッドタイムに起因する種々の損失が含まれ得る。種々の損失には、電圧利得の低下、還流損失の増加、出力制限、および、三相モータ２のトルクリップルの増加のうちの少なくとも１つが含まれ得る。
【００９３】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の実施形態において、第１制御回路部２５は、第１出力回路部２１で生じる遅延時間（第３遅延時間Ｔ３）を遅延させる遅延回路部を含んでいてもよい。これにより、第２トランジスタ１５Ｕの第２閾値電圧Ｖｔｈ２に生じ得るバラツキの影響を低減できる。
【００９４】
前述の実施形態において、第２制御回路部２６は、第２出力回路部２２で生じる遅延時間（第７遅延時間Ｔ７）を遅延させる遅延回路部を含んでいてもよい。これにより、第１トランジスタ１４Ｕの第１閾値電圧Ｖｔｈ１に生じ得るバラツキの影響を低減できる。
前述の実施形態において、第１ＣＭＩＳ回路３３は、１チップにより形成されていてもよいし、２チップにより形成されていてもよい。つまり、第１上段トランジスタ３１および第１下段トランジスタ３２は、互いに一体的に形成されていてもよいし、互いに別体として形成されていてもよい。
【００９５】
前述の実施形態において、第２ＣＭＩＳ回路３８は、１チップにより形成されていてもよいし、２チップにより形成されていてもよい。つまり、第２上段トランジスタ３６および第２下段トランジスタ３７は、互いに一体的に形成されていてもよいし、互いに別体として形成されていてもよい。
【００９６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００９７】
１…電力変換装置、２…三相モータ、３…直流電源、６…インバータ部、７Ｕ…Ｕ相プリドライバ回路、７Ｖ…Ｖ相プリドライバ回路、７Ｗ…Ｗ相プリドライバ回路、１１…Ｕ相アーム回路、１２…Ｖ相アーム回路、１３…Ｗ相アーム回路、１４Ｕ，１４Ｖ，１４Ｗ…第１トランジスタ、１５Ｕ，１５Ｖ，１５Ｗ…第２トランジスタ、２１…第１出力回路部、２２…第２出力回路部、２３…第１電圧検出回路部、２４…第２電圧検出回路部、２５…第１制御回路部、２６…第２制御回路部、３１…第１上段トランジスタ、３２…第１下段トランジスタ、３３…第１ＣＭＩＳ回路、３６…第２上段トランジスタ、３７…第２下段トランジスタ、３８…第２ＣＭＩＳ回路、Ｓｏｎ１…第１オン信号、Ｓｏｎ２…第２オン信号、Ｓｏｆｆ１…第１オフ信号、Ｓｏｆｆ２…第２オフ信号、Ｖｇ１…第１ゲート電圧、Ｖｇ２…第２ゲート電圧、Ｖｔｈ１…第１閾値電圧、Ｖｔｈ２…第２閾値電圧
【図１】
2019088078.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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