(57)【要約】【課題】特性の良好な半導体装置を製造する。【解決手段】周辺領域ＰＥＲに、多結晶シリコン膜ＰＳのようなマスク膜ＭＫに対する高選択比膜を設けるとともに、周辺領域ＰＥＲに、ダミー開口部ＯＡｄを設けることで、周辺領域ＰＥＲに設けられるフォトレジスト膜ＰＲ１を、比較的形成面積が小さいフォトレジスト膜ＰＲ１（０１）と、比較的形成面積が大きいフォトレジスト膜ＰＲ１（ＰＥＲ）とに分割する。これにより、フォトレジスト膜ＰＲ１（０１）の側壁の熱収縮によるテーパー化を回避し、フォトレジスト膜ＰＲ１（０１）の傾斜角θｐａを大きく、より９０°に近くすることができる。そして、トレンチＴ１の底部の角部の鋭角化を防止することができ、トレンチＴ１の底部の角部に位置するゲート絶縁膜への電界集中を緩和し、トランジスタの耐圧を向上することができる。【選択図】図６
2019067902.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１領域と、前記第１領域を囲む第２領域とを有する半導体基板の、前記第１領域に複数の溝を形成する工程、
（ｂ）前記溝内に、ゲート絶縁膜を介してゲート電極を形成する工程、
を有し、
前記（ａ）工程は、
（ａ１）前記半導体基板上に第１膜を形成した後、前記第１領域の前記第１膜を除去しつつ、前記第２領域上に前記第１膜を残存させる工程、
（ａ２）前記半導体基板上にフォトレジスト膜を形成する工程であって、前記第１領域に、前記複数の溝の形成領域にそれぞれ対応する複数の第１開口部を有し、前記第２領域に設けられた第２開口部を有するフォトレジスト膜を形成する工程、
（ａ３）前記（ａ２）工程の後、前記フォトレジスト膜の前記複数の第１開口部に対応する前記半導体基板をエッチングすることにより、前記第１領域に前記複数の溝を形成する工程、を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２開口部の下方は前記第１膜で覆われ、前記（ａ３）工程において、前記第２開口部に対応する前記半導体基板はエッチングされない、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第２開口部および前記複数の第１開口部は、第１方向に延在するライン状であり、
前記複数の第１開口部は、前記第１方向と交差する第２方向に所定の間隔を置いて配置されている、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第２開口部の両側の前記フォトレジスト膜の側壁のうち、前記第１領域側と逆側の側壁は、前記第１領域側の側壁より緩やかに傾斜している、半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、
前記（ａ１）工程は、前記半導体基板上に第２膜を介して前記第１膜を形成した後、前記第１領域の前記第１膜を除去しつつ、前記第２領域上に前記第１膜を残存させる工程であり、
前記（ａ３）工程は、前記フォトレジスト膜をマスクとしてエッチングされた前記第２膜をマスクとしたエッチングにより、前記第１領域に前記複数の溝を形成する工程である、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１膜は、前記半導体基板のエッチングの際に除去される、半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記第１膜は、多結晶シリコン膜であり、前記第２膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記半導体基板は、ＳｉまたはＳｉＣよりなる、半導体装置の製造方法。
【請求項９】
（ａ）第１領域と、前記第１領域を囲む第２領域とを有する半導体基板の、前記第１領域に複数の溝を形成する工程、
（ｂ）前記溝内に、ゲート絶縁膜を介してゲート電極を形成する工程、
を有し、
前記（ａ）工程は、
（ａ１）前記半導体基板上に、前記第２領域の膜厚が前記第１領域の膜厚より大きい第１膜を形成する工程、
（ａ２）前記第１膜上にフォトレジスト膜を形成する工程であって、前記第１領域に、前記複数の溝の形成領域にそれぞれ対応する複数の第１開口部を有し、前記第２領域に設けられた第２開口部を有するフォトレジスト膜を形成する工程、
（ａ３）前記（ａ２）工程の後、前記フォトレジスト膜をマスクとして前記第１膜をエッチングする工程、
（ａ４）前記（ａ３）工程の後、前記第１膜をマスクとして前記半導体基板をエッチングすることにより、前記フォトレジスト膜の前記複数の第１開口部に対応する位置に前記複数の溝を形成する工程、を有する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ａ３）工程の後、前記第２開口部の底部には、前記第１膜が残存し、前記（ａ４）工程において、前記第２開口部に対応する前記半導体基板はエッチングされない、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第２開口部および前記複数の第１開口部は、第１方向に延在するライン状であり、
前記複数の第１開口部は、前記第１方向と交差する第２方向に所定の間隔を置いて配置されている、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第２開口部の両側の前記フォトレジスト膜の側壁のうち、前記第１領域側と逆側の側壁は、前記第１領域側の側壁より緩やかに傾斜している、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記半導体基板は、ＳｉまたはＳｉＣよりなる、半導体装置の製造方法。
【請求項１５】
（ａ）第１領域と、前記第１領域を囲む第２領域と、前記第１領域の一部の領域である第３領域とを、有する半導体基板の、前記第１領域のうち、前記第３領域以外の領域に複数の溝を形成する工程、
（ｂ）前記溝内に、ゲート絶縁膜を介してゲート電極を形成する工程、
を有し、
前記（ａ）工程は、
（ａ１）前記半導体基板上に第１膜を形成した後、前記第１領域のうち、前記第３領域以外の領域の前記第１膜を除去しつつ、前記第３領域上に前記第１膜を残存させる工程、
（ａ２）前記半導体基板上にフォトレジスト膜を形成する工程であって、前記第１領域に、前記複数の溝の形成領域にそれぞれ対応する複数の第１開口部を有し、前記第３領域に設けられた第２開口部を有するフォトレジスト膜を形成する工程、
（ａ３）前記（ａ２）工程の後、前記フォトレジスト膜の前記複数の第１開口部に対応する前記半導体基板をエッチングすることにより、前記第１領域に前記複数の溝を形成する工程、を有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ａ２）工程の後、前記第２開口部の下方は前記第１膜で覆われ、前記（ａ３）工程において、前記第２開口部に対応する前記半導体基板はエッチングされない、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記複数の第１開口部は、第１方向に延在するライン状であり、
前記複数の第１開口部は、前記第１方向と交差する第２方向に所定の間隔を置いて配置されている、半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
前記（ａ１）工程は、前記半導体基板上に第２膜を介して前記第１膜を形成した後、前記第３領域以外の領域の前記第１膜を除去しつつ、前記第３領域上に前記第１膜を残存させる工程であり、
前記（ａ３）工程は、前記フォトレジスト膜をマスクとしてエッチングされた前記第２膜をマスクとしたエッチングにより、前記第１領域に前記複数の溝を形成する工程である、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１膜は、多結晶シリコン膜であり、前記第２膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記半導体基板は、ＳｉまたはＳｉＣよりなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、複数の溝を有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
パワートランジスタと呼ばれる大電力に対応可能なＭＯＳＦＥＴの一種である、トレンチゲート型のＭＯＳＦＥＴは、単位セルの微細化が可能であり、素子のオン抵抗を低減することができると言う利点がある。このトレンチゲート型のＭＯＳＦＥＴは、半導体基板の表面に溝を形成しその中にゲートを埋め込んだ形状である。
【０００３】
また、パワートランジスタにおいて、ＳｉＣ基板を用いた場合、ＳｉＣはＳｉに比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなると言う利点がある。
【０００４】
例えば、特許文献１には、ＳｉＣ基板にドライエッチングによりトレンチを形成する際に、トレンチ内表面性状を平滑にすると共に、トレンチのコーナーの形状を電界集中が低減される非尖角形状にする技術が開示されている。具体的には、ＳｉＣ基板にＭＯＳゲート用トレンチを形成した後、ＡｒまたはＳｉＨ４／Ａｒ雰囲気で１６００℃以上１８００℃以下の第一熱処理を行い、次に、水素雰囲気で１４００℃以上１５００℃以下で第二熱処理を行う工程、を含む、炭化珪素半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７７５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、炭化珪素（ＳｉＣ）基板を用いたトレンチゲート構造の研究開発に従事しており、パワートランジスタについて、トレンチゲート構造を採用し、トランジスタの特性向上について検討している。
【０００７】
そして、トレンチゲート構造のパワートランジスタの研究開発過程において、後述するように、パワートランジスタの特性が劣化する箇所が見られ、その原因を究明した結果、トレンチ（溝）の形状が関与していることが分かった。
【０００８】
そこで、この不具合を解消すべく、鋭意検討した結果、パワートランジスタのトレンチの形状をより良くし、パワートランジスタの特性を向上させることができるトレンチの形成方法を見出すに至った。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置の製造方法は、（ａ）第１領域と、前記第１領域を囲む第２領域とを有する半導体基板の、前記第１領域に複数の溝を形成する工程、（ｂ）前記溝内に、ゲート絶縁膜を介してゲート電極を形成する工程、を有する。そして、前記（ａ）工程は、（ａ１）前記半導体基板に第１膜を形成し、前記第１領域の前記第１膜を除去し、前記第２領域上に前記第１膜を残存させる工程、を有する。そして、（ａ２）前記半導体基板上にフォトレジスト膜を形成する工程であって、前記第１領域に、前記複数の溝の形成領域にそれぞれ対応する複数の第１開口部を有し、前記第２領域に設けられた第２開口部を有するフォトレジスト膜を形成する工程、を有する。そして、（ａ３）前記（ａ２）工程の後、前記フォトレジスト膜の前記複数の第１開口部に対応する前記半導体基板をエッチングすることにより、前記第１領域に前記複数の溝を形成する工程、を有する。
【発明の効果】
【００１２】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】単位トランジスタ部の構成を示す断面図である。
【図３】単位トランジスタ部の構成を示す平面図である。
【図４】１つのチップ領域を示す平面図である。
【図５】比較例のトレンチの形成工程を示す断面図である。
【図６】実施の形態１のトレンチの形成工程を示す断面図である。
【図７】実施の形態１のトレンチの形成工程を示す断面図である。
【図８】実施の形態１のトレンチの形成工程を示す断面図である。
【図９】実施の形態１のトレンチの形成工程を示す断面図である。
【図１０】実施の形態１のトレンチの形成工程を示す断面図である。
【図１１】実施の形態１のトレンチの形成工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２８】基板よりなるウエハを示す平面図である。
【図２９】実施の形態２のトレンチの形成工程を示す断面図である。
【図３０】実施の形態２のトレンチの形成工程を示す断面図である。
【図３１】実施の形態２のトレンチの形成工程を示す断面図である。
【図３２】実施の形態２のトレンチの形成工程を示す断面図である。
【図３３】実施の形態２のトレンチの形成工程を示す断面図である。
【図３４】実施の形態３のトレンチの形成工程を示す断面図である。
【図３５】実施の形態３のトレンチの形成工程を示す断面図である。
【図３６】実施の形態３のトレンチの形成工程を示す断面図である。
【図３７】実施の形態３のトレンチの形成工程を示す断面図である。
【図３８】実施の形態３のトレンチの形成工程を示す断面図である。
【図３９】多層レジスト膜の適用例を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
[構造説明]
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２０】
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、トレンチゲート構造のパワートランジスタを有する。パワートランジスタは、例えば、「パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor）」や「ＩＧＢＴ」とも呼ばれる。
【００２１】
図１に示すように、本実施の形態の半導体装置は、セル領域（アレイ）ＣＲとセル領域の隣に位置する周辺領域ＰＥＲとを有する。後述するように、例えば、平面視において周辺領域ＰＥＲは、セル領域ＣＲを囲む領域である（図４参照）。
【００２２】
セル領域ＣＲには、単位トランジスタＵＣが繰り返し配置されている（図１）。図２は、単位トランジスタ部の構成を示す断面図である。図２に示すように、単位トランジスタＵＣは、基板（半導体基板）Ｓの表面（第１面）側に設けられたドリフト層（ドレイン領域）ＤＲと、ドリフト層ＤＲ上に設けられたチャネル層ＣＨと、チャネル層ＣＨ上に設けられたソース領域ＳＲとを有する。ドリフト層ＤＲは、ｎ型半導体領域（ＮＥＰ）、チャネル層ＣＨは、ｐ型半導体領域ＰＴＲ、ソース領域ＳＲは、ｎ型半導体領域ＮＴＲよりなる。これらの半導体領域は、ＳｉＣよりなり、ｐ型半導体領域は、ｐ型不純物を、ｎ型半導体領域は、ｎ型不純物を有する。また、ここでは、ドリフト層ＤＲを構成するｎ型半導体領域は、ｎ型のエピタキシャル層（ＮＥＰ）で構成されている。
【００２３】
そして、単位トランジスタＵＣは、ソース領域ＳＲとチャネル層ＣＨとを貫通し、ドリフト層ＤＲまで達するトレンチＴ（図１においては、Ｔ１、Ｔ２、Ｔ３と表示）内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。このゲート電極ＧＥは、トレンチ（溝）Ｔ内を埋め込むとともに、平面視において、ソース領域ＳＲ上の一部と重なるように延在しており（図３参照）、その断面が“Ｔ字状”である。このようなゲート電極ＧＥの構造を“Ｔゲート構造”と言う場合がある。
【００２４】
また、トレンチＴと接するソース領域ＳＲの一端部とは反対側の他端部には、チャネル層ＣＨに達するコンタクトホール（Ｃ１、Ｃ２）が設けられている。ここで、コンタクトホール（Ｃ１、Ｃ２）について、幅の大きい部分をコンタクトホールＣ２とし、幅の小さいコンタクトホールをＣ１とする。そして、このコンタクトホール（Ｃ１、Ｃ２）の底面には、ボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体領域からなり、ソース電極ＳＥとチャネル層ＣＨとのオーミックコンタクトを確保するために形成する。また、ボディコンタクト領域ＢＣ上およびボディコンタクト領域ＢＣの両側のソース領域ＳＲ上には、シリサイド膜ＳＩＬが形成されている。
【００２５】
また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１は、酸化シリコン膜などの絶縁膜よりなる。そして、この層間絶縁膜ＩＬ１上およびコンタクトホール（Ｃ１、Ｃ２）の内部には、ソース電極ＳＥが設けられている。ソース電極ＳＥは、導電性膜よりなる。ここでは、ソース電極ＳＥは、下層膜である第１導電性膜１０ａと、上層膜である第２導電性膜１０ｂとの積層膜よりなる。このソース電極ＳＥは、ボディコンタクト領域ＢＣとソース領域ＳＲに、電気的に接続されている。なお、図１に示すように、ソース電極ＳＥの一部の上には、絶縁膜よりなる表面保護膜ＰＡＳが形成されている。また、基板Ｓの裏面（第２面）側には、ドレイン電極ＤＥが形成されている。
【００２６】
＜動作＞
単位トランジスタＵＣにおいて、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加すると、トレンチＴの側面と接するチャネル層（ｎ型半導体領域）ＣＨに反転層（ｎ型半導体領域）が形成される。そして、ソース領域ＳＲとドリフト層ＤＲとは、反転層で電気的に接続されることになり、ソース領域ＳＲとドリフト層ＤＲとの間に電位差がある場合、ソース領域ＳＲから反転層を通ってドリフト層ＤＲに電子が流れる。言い換えれば、ドリフト層ＤＲから反転層を通ってソース領域ＳＲに電流が流れる。このように、トランジスタを、オンさせることができる。
【００２７】
一方、ゲート電極ＧＥにしきい値電圧よりも小さな電圧を印加すると、チャネル層ＣＨに形成されていた反転層が消失し、ソース領域ＳＲとドリフト層ＤＲとが非導通となる。このように、トランジスタを、オフさせることができる。
【００２８】
以上のようにして、トランジスタのゲート電極ＧＥに印加するゲート電圧を変化させることにより、トランジスタのオン／オフ動作を行なう。
【００２９】
＜平面レイアウト＞
図３は、単位トランジスタ部の構成を示す平面図である。図２は、例えば、図３のＡ−Ａ断面部に対応する。また、図２に示す領域ＵＣは、例えば、図４に示す領域ＵＣに対応する。図４は、１つのチップ領域を示す平面図である。
【００３０】
図３に示すように、ゲート電極ＧＥの平面形状は、Ｙ方向に長辺を有する矩形状である。トレンチＴの平面形状は、Ｙ方向に長辺を有する矩形状である。ゲート電極ＧＥの幅（Ｘ方向の長さ）は、トレンチＴの幅（Ｘ方向の長さ）より大きい。トレンチＴの両側には、ソース領域ＳＲが配置されている。ソース領域ＳＲの平面形状は、Ｙ方向に長辺を有する矩形状である。そして、ソース領域ＳＲの外側にはボディコンタクト領域ＢＣが配置されている。ボディコンタクト領域ＢＣの平面形状は、Ｙ方向に長辺を有する矩形状である。
【００３１】
そして、図２、図３を参照しながら説明した単位トランジスタＵＣは、矩形状のボディコンタクト領域ＢＣのＹ方向に延在する中心線について対象に繰り返し配置されている。
【００３２】
よって、例えば、図４に示すセル領域ＣＲには、Ｙ方向にライン状に延在するゲート電極（ＧＥ）がＸ方向に所定の間隔を置いて複数本配置される。即ち、Ｙ方向にライン状に延在するトレンチＴがＸ方向に所定の間隔を置いて複数本配置されることとなる。例えば、前述の図１は、図４のＢ−Ｂ断面部に対応する。図１、図４に示すように、セル領域ＣＲにおいては、Ｙ方向に延在するトレンチＴが繰り返し配置されるが、周辺領域ＰＥＲにおいては、トレンチＴは形成されていない。このような複数のトレンチＴは、後述するように、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。以下に、トレンチの形成工程について説明する。
【００３３】
[トレンチの形成工程]
図５は、比較例のトレンチの形成工程を示す断面図である。例えば、基板Ｓ上のマスク膜ＭＫ上に、フォトレジスト膜ＰＲ１を形成し、露光・現像する（フォトリソグラフィする)ことにより、フォトレジスト膜ＰＲ１においてトレンチＴの形成領域に対応する位置に開口部（ＯＡ１、ＯＡ２、ＯＡ３）を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクとして、マスク膜ＭＫをエッチングした後、マスク膜ＭＫをマスクとして、基板Ｓをエッチングする。なお、基板Ｓをエッチングする際には、フォトレジスト膜ＰＲ１は除去されているが、図５においては、説明を分かりやすくするためにフォトレジスト膜ＰＲ１を表示してある（図６についても同じ）。
【００３４】
上記比較例のトレンチの形成工程によれば、図５に示されるようなトレンチＴの底部において、角部がラウンド化せず、鋭角化（尖角化）する箇所（図５において、トレンチＴ１の底部の左側）が確認された。別の言い方をすれば、トレンチＴの底部において、角部の非対称が確認された。即ち、図５のトレンチＴ１の底部において、左側の角部の曲率が大きく（曲率半径Ｒ１が小さく）、右側の角部の曲率が小さい（曲率半径Ｒ２が大きい）という関係にある（Ｒ１＜Ｒ２）。このようなトレンチＴの底部における、角部の鋭角化、非対称化は、セル領域ＣＲの端部に位置するトレンチＴ１で確認された。図１においては、セル領域ＣＲの端部側から内側に配置されるトレンチを順にＴ１、Ｔ２、Ｔ３…と表示している。
【００３５】
このように、セル領域ＣＲの端部に位置するトレンチＴ１の底部において、角部が鋭角化すると、トレンチＴ１の底部の角部において電界集中が生じる。具体的には、トレンチＴ１の底部の角部においてゲート絶縁膜に電界が集中し、絶縁破壊され得る。このように、トランジスタの耐圧が低下してしまう。
【００３６】
このため、トレンチＴ１の底部における角部の鋭角化を防止することが望まれる。そこで、本発明者は、トレンチＴ１の底部における角部の鋭角化の原因について鋭意検討した結果、次のことが判明した。
【００３７】
即ち、図５に示すように、トレンチＴ１に対応する開口部ＯＡ１の両側には、フォトレジスト膜ＰＲ１（ＰＥＲ）とフォトレジスト膜ＰＲ１（１２）が形成される。トレンチＴ１は、セル領域ＣＲの端部に位置するため、フォトレジスト膜ＰＲ１（ＰＥＲ）は、周辺領域ＰＥＲまで延在することとなり、その形成面積が、フォトレジスト膜ＰＲ１（１２）よりはるかに大きい。このため、フォトレジスト膜ＰＲ１（ＰＥＲ）は、現像工程後に行われる熱処理およびその後の温度低下に起因する熱収縮により、その側壁がテーパー化する。具体的には、側壁の傾斜角θｐｃが小さくなる。傾斜角とは、当該膜において、側壁と底面とのなす角である。別の言い方をすれば、フォトレジスト膜ＰＲ１（ＰＥＲ）の側壁は、緩やかに傾斜してしまう。これに対し、フォトレジスト膜ＰＲ１（１２）は、形成面積が小さいため、熱収縮の影響が小さく、その側壁の傾斜角θｐｂは大きく、より９０°に近くなる。別の言い方をすれば、フォトレジスト膜ＰＲ１（１２）の側壁は、急である（切り立っている）。このように、フォトレジスト膜ＰＲ１（ＰＥＲ）、ＰＲ１（１２）間の開口部ＯＡ１の断面形状が非対称となる。
【００３８】
このようなフォトレジスト膜ＰＲ１（ＰＥＲ）、ＰＲ１（１２）をマスクとして、下層のマスク膜ＭＫをエッチングした場合、マスク膜ＭＫに上記の非対称な開口部ＯＡ１の断面形状が転写されてしまう。具体的には、マスク膜ＭＫの側壁の傾斜角θｍｃが、対向する側壁の傾斜角θｍｂより小さくなる。別の言い方をすれば、フォトレジスト膜ＰＲ１（ＰＥＲ）の下層のマスク膜ＭＫの側壁は、緩やかに傾斜し、フォトレジスト膜ＰＲ１（１２）の下層のマスク膜ＭＫの側壁は、急である（切り立っている）。
【００３９】
このように、マスク膜ＭＫの側壁が緩やかに傾斜していると、エッチング工程、特に、ドライエッチング工程において、反応ガスや衝突イオンが入りこみ易くなり、先述したように、トレンチＴ１の底部の左側の角部が鋭角化する（図５）。
【００４０】
そこで、本発明者は、上記トレンチＴ１の底部の角部の鋭角化を防止するため、以下に説明するトレンチの形成工程を見出した。
【００４１】
図６は、本実施の形態のトレンチの形成工程を示す断面図である。図７〜図１１は、本実施の形態のトレンチの形成工程を順に示す断面図である。
【００４２】
図６に示す本実施の形態のトレンチの形成工程においては、フォトレジスト膜ＰＲ１（ＰＥＲ）とその下方のマスク膜ＭＫとの間に、多結晶シリコン膜（犠牲膜）ＰＳが設けられている。別の言い方をすれば、周辺領域ＰＥＲにのみ、多結晶シリコン膜（犠牲膜）ＰＳが形成されている。
【００４３】
この多結晶シリコン膜ＰＳは、マスク膜ＭＫと高い選択比でエッチングされる高選択被膜である。即ち、マスク膜ＭＫはエッチングされ易い条件下において、エッチングされ難い膜（高選択被膜）である。なお、エッチングされ難い膜であれば、多結晶シリコン膜ＰＳ以外の膜を用いてもよい。
【００４４】
そして、多結晶シリコン膜ＰＳ上には、ダミー開口部ＯＡｄが設けられている。別の言い方をすれば、周辺領域ＰＥＲに設けられるフォトレジスト膜ＰＲ１が、フォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（ＰＥＲ）とに分割されている。このフォトレジスト膜ＰＲ１（０１）は、セル領域ＣＲと、周辺領域ＰＥＲの境界上に延在する。
【００４５】
このように、周辺領域ＰＥＲに、多結晶シリコン膜ＰＳのようなマスク膜ＭＫに対する高選択比膜を設けるとともに、周辺領域ＰＥＲに、ダミー開口部ＯＡｄを設けることで、周辺領域ＰＥＲに設けられるフォトレジスト膜ＰＲ１を、比較的形成面積が小さいフォトレジスト膜ＰＲ１（０１）と、比較的形成面積が大きいフォトレジスト膜ＰＲ１（ＰＥＲ）とに分割することができる。
【００４６】
これにより、フォトレジスト膜ＰＲ１（０１）の側壁の熱収縮によるテーパー化を回避し、フォトレジスト膜ＰＲ１（０１）の傾斜角θｐａを大きく、より９０°に近くすることができる。即ち、フォトレジスト膜ＰＲ１（０１）およびフォトレジスト膜ＰＲ１（１２）の側壁の傾斜角θｐａ、θｐｂをより大きく、より９０°にすることができる。
【００４７】
このようなフォトレジスト膜ＰＲ１（０１）、ＰＲ１（１２）をマスクとして、下層のマスク膜ＭＫをエッチングした場合、マスク膜ＭＫの側壁の傾斜角θｍａと、対向する側壁の傾斜角θｍｂが、それぞれ大きくなる。別の言い方をすれば、フォトレジスト膜ＰＲ１（０１）、ＰＲ１（１２）のそれぞれの下層のマスク膜ＭＫの側壁が、急となる（切り立っている）。
【００４８】
このように、マスク膜ＭＫの側壁を急な形状（切り立った形状）とすることで、ドライエッチング工程において、反応ガスや衝突イオンが入り込みにくくなり、トレンチの底部の角部がラウンド化する（ボトムラウンド化）。また、トレンチＴ１の底部の右側および左側の角部のそれぞれの角部がラウンド化し、トレンチＴ１の断面形状においてその対称性が良くなる。
【００４９】
なお、ダミー開口部ＯＡｄの底面は、マスク膜ＭＫに対する高選択比膜である多結晶シリコン膜ＰＳによって覆われているため、下層のマスク膜ＭＫはエッチングされない。このため、ダミー開口部ＯＡｄに対応するトレンチは形成されない。即ち、ダミー開口部ＯＡｄの両側のフォトレジスト膜ＰＲ１の側壁のうち、セル領域ＣＲ側と逆側のフォトレジスト膜ＰＲ１（ＰＥＲ）の側壁は、セル領域ＣＲ側のフォトレジスト膜ＰＲ１（０１）の側壁より緩やかに傾斜している。図６において、傾斜角θｐｃは、傾斜角θｐａやθｐｂより小さい。しかしながら、ダミー開口部ＯＡｄは、マスク膜ＭＫに転写されない。別の言い方をすれば、フォトレジスト膜ＰＲ１の傾斜角θｐｃの側壁は、マスク膜ＭＫに転写されない。
【００５０】
このように、本実施の形態によれば、トレンチＴ１の底部の角部の鋭角化を防止することができ、トレンチＴ１の底部の角部に位置するゲート絶縁膜への電界集中を緩和し、トランジスタの耐圧を向上することができる。
【００５１】
次いで、図７〜図１１を参照しながら、本実施の形態のトレンチの形成工程をより詳細に説明する。
【００５２】
図７に示すように、セル領域ＣＲとセル領域ＣＲを囲む周辺領域ＰＥＲとを有する基板Ｓを準備する。この基板Ｓは、例えば、ＳｉＣまたはＳｉよりなる。この基板Ｓ上に、マスク膜（ハードマスクとも言う）ＭＫとして、例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により形成する。次いで、マスク膜ＭＫ上に、高選択比膜として多結晶シリコン膜ＰＳをＣＶＤ法により形成する。次いで、多結晶シリコン膜ＰＳ上に、フォトレジスト膜ＰＲ０を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、セル領域ＣＲのフォトレジスト膜ＰＲ０を除去する。次いで、熱処理を行う（ポストベーク）。次いで、フォトレジスト膜ＰＲ０をマスクとして、多結晶シリコン膜ＰＳをエッチングすることにより、周辺領域ＰＥＲにのみ、多結晶シリコン膜ＰＳを残存させる。次いで、フォトレジスト膜ＰＲ０を除去する。
【００５３】
次いで、図８に示すように、多結晶シリコン膜ＰＳおよびマスク膜ＭＫ上に、フォトレジスト膜ＰＲ１を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、開口部ＯＡ１、ＯＡ２、ＯＡ３およびダミー開口部ＯＡｄを形成する。次いで（現像工程後に）、熱処理を行う（ポストベーク）。この熱処理は、フォトレジスト中の溶剤等を除去し、感光剤を熱架橋させ、下層の層との密着性を高めるために行う。例えば、１００℃〜１５０℃程度の温度で、１〜３分の熱処理を行う。
【００５４】
上記開口部ＯＡ１、ＯＡ２、ＯＡ３は、それぞれ、トレンチＴ１、Ｔ２、Ｔ３の形成領域と対応する。フォトレジスト膜ＰＲ１（ＰＥＲ）とフォトレジスト膜ＰＲ１（０１）の間にダミー開口部ＯＡｄが位置する。フォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）の間に開口部ＯＡ１が位置する。フォトレジスト膜ＰＲ１（１２）とフォトレジスト膜ＰＲ１（２３）の間に開口部ＯＡ２が位置する。フォトレジスト膜ＰＲ１（２３）とフォトレジスト膜ＰＲ１（３４）の間に開口部ＯＡ３が位置する。
【００５５】
セル領域ＣＲの端部に位置するトレンチＴ１の形成領域に対応するフォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）のそれぞれの側壁の傾斜角θｐａとθｐｂは、同程度である。なお、フォトレジスト膜ＰＲ１（ＰＥＲ）の傾斜角θｐｃは、傾斜角θｐａやθｐｂより小さい。
【００５６】
ここで、ダミー開口部ＯＡｄの底面からは、多結晶シリコン膜ＰＳが露出している。
【００５７】
次いで、フォトレジスト膜ＰＲ１をマスクとして、マスク膜（酸化シリコン膜）ＭＫをドライエッチングする（図９）。このエッチングは、マスク膜ＭＫを構成する酸化シリコン膜はエッチングされやすく、多結晶シリコン膜ＰＳはエッチングされ難い、エッチングガスを用いて行われる。ここで、トレンチＴ１の形成領域に対応するフォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）のそれぞれの側壁の傾斜角θｐａとθｐｂは、同程度であるため、これらのフォトレジスト膜の下層に位置するマスク膜（酸化シリコン膜）ＭＫのそれぞれの側壁の傾斜角をそれぞれ大きく維持しつつ、かつ同程度とすることができる。ここで、ダミー開口部ＯＡｄの底面は、多結晶シリコン膜ＰＳで覆われているため、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部ＯＡｄに対応する開口部は形成されない。
【００５８】
次いで、図１０に示すように、マスク膜（酸化シリコン膜）ＭＫをマスクとして、基板Ｓをドライエッチングする。これにより、トレンチＴ１、Ｔ２、Ｔ３等が形成される。ここで、多結晶シリコン膜ＰＳを除去した後、基板Ｓをドライエッチングしてもよいが、多結晶シリコン膜ＰＳを残存させたまま、基板Ｓをドライエッチングしてもよい。多結晶シリコン膜ＰＳと基板Ｓとをエッチングすることができるエッチングガスを用いてドライエッチングすることにより、トレンチ（Ｔ１、Ｔ２、Ｔ３）を形成するとともに、多結晶シリコン膜ＰＳを除去することができる。特に、基板ＳとしてＳｉ基板を用いた場合、トレンチ（Ｔ１、Ｔ２、Ｔ３）を形成するとともに、多結晶シリコン膜ＰＳを除去することができる。このように、基板と同じ材料を用いて犠牲膜（ＰＳ）を構成した場合、犠牲膜（ＰＳ）の除去工程を省略することができる。この場合、犠牲膜（ＰＳ）の膜厚を、トレンチＴの深さより小さくする。なお、ドライエッチング条件を調整することで、複数のトレンチＴ１、Ｔ２、Ｔ３等のボトムラウンド化の程度を調整することができる。
【００５９】
次いで、図１１に示すように、基板Ｓ上のマスク膜（酸化シリコン膜）ＭＫをエッチングにより除去する。これにより、セル領域ＣＲに複数のトレンチＴ（Ｔ１、Ｔ２、Ｔ３）を形成することができる。なお、前述したとおり、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部ＯＡｄに対応する開口部は形成されていないので、ダミー開口部ＯＡｄに対応する位置に、トレンチは形成されない。
【００６０】
このように、本実施の形態のトレンチの形成工程によれば、セル領域ＣＲの端部に位置するトレンチＴ１の底部の鋭角化を防止することができ、トレンチＴ１の底部の角部において、ゲート絶縁膜に対する電界集中を緩和し、トランジスタの耐圧を向上することができる。
【００６１】
なお、上記トレンチの形成工程においては、マスク膜ＭＫをマスクとしてトレンチＴを形成したが、マスク膜ＭＫを省略し、フォトレジスト膜ＰＲ１をマスクとしてトレンチＴを形成してもよい。
【００６２】
［製法説明］
次いで、図１２〜図２７を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図１２〜図２６は、本実施の形態の半導体装置の製造工程を示す断面図であり、図２７は、本実施の形態の半導体装置の製造工程を示す平面図である。
【００６３】
まず、図１２に示すように、エピタキシャル層が形成されたＳｉＣ基板（ＳｉＣからなる半導体基板）１Ｓを用意する。エピタキシャル層は、ＳｉＣからなる層であり、ここでは、ＳｉＣ基板１Ｓ上にｎ型エピタキシャル層ＮＥＰが設けられている。このｎ型エピタキシャル層ＮＥＰは、ドリフト層ＤＲとなる。
【００６４】
そして、ＳｉＣ基板１Ｓ上のｎ型エピタキシャル層ＮＥＰには、チャネル層ＣＨとなるｐ型半導体領域ＰＴＲおよびソース領域ＳＲとなるｎ型半導体領域ＮＴＲが、それぞれ、イオン注入法などを用いて形成されている。なお、チャネル層ＣＨとなるｐ型半導体領域ＰＴＲおよびソース領域ＳＲとなるｎ型半導体領域ＮＴＲを、エピタキシャル層としてもよい。ＳｉＣ基板１Ｓ上へのエピタキシャル層の形成方法に制限はないが、例えば、次のようにして形成することができる。例えば、ＳｉＣ基板１Ｓ上に、ボロン（Ｂ）などのｐ型不純物、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層を成長させる。
【００６５】
なお、ＳｉＣ基板１Ｓと、その上のｎ型エピタキシャル層ＮＥＰとを含む構成を、ここでは、基板Ｓとする。このように、ｎ型エピタキシャル層ＮＥＰを含むＳｉＣ基板１Ｓを、基板Ｓとしてもよい。この基板Ｓは、セル領域ＣＲとセル領域ＣＲを囲む周辺領域ＰＥＲとを有する（図４参照）。
【００６６】
次いで、図１３に示すように、セル領域ＣＲの外周の基板Ｓ中にウエルＷＬを形成する。例えば、ｐ型不純物をイオン注入することにより、ウエルＷＬを形成する。次いで、基板Ｓ上に、マスク膜ＭＫとして、例えば、酸化シリコン膜をＣＶＤ法により形成する。次いで、マスク膜ＭＫ上に、高選択比膜（犠牲膜）として多結晶シリコン膜ＰＳをＣＶＤ法により形成する。次いで、多結晶シリコン膜ＰＳ上に、フォトレジスト膜ＰＲ０を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、セル領域ＣＲのフォトレジスト膜ＰＲ０を除去する。次いで、熱処理を行う。次いで、フォトレジスト膜ＰＲ０をマスクとして、多結晶シリコン膜ＰＳをエッチングすることにより、周辺領域ＰＥＲにのみ、多結晶シリコン膜ＰＳを残存させる。次いで、フォトレジスト膜ＰＲ０を除去する。
【００６７】
次いで、図１４〜図１７に示すように、基板Ｓ中に複数のトレンチＴ（Ｔ１、Ｔ２、Ｔ３）を形成する。このトレンチの形成工程は、図７〜図１１を参照しながら説明した上記工程と同様である。
【００６８】
まず、図１４に示すように、多結晶シリコン膜ＰＳおよびマスク膜ＭＫ上に、フォトレジスト膜ＰＲ１を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、開口部ＯＡ１、ＯＡ２、ＯＡ３およびダミー開口部ＯＡｄを形成する。次いで、熱処理を行う。開口部ＯＡ１、ＯＡ２、ＯＡ３およびダミー開口部ＯＡｄの平面形状は、例えば、ライン状である。上記開口部ＯＡ１、ＯＡ２、ＯＡ３は、それぞれ、トレンチＴ１、Ｔ２、Ｔ３の形成領域と対応する。
【００６９】
ここで、セル領域ＣＲの端部に位置するトレンチＴ１の形成領域に対応するフォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）のそれぞれの側壁の傾斜角θｐａとθｐｂは、同程度である。なお、フォトレジスト膜ＰＲ１（ＰＥＲ）の傾斜角θｐｃは、傾斜角θｐａやθｐｂより小さい。
【００７０】
次いで、フォトレジスト膜ＰＲ１をマスクとして、マスク膜（酸化シリコン膜）ＭＫをドライエッチングする。このエッチングは、マスク膜ＭＫを構成する酸化シリコン膜はエッチングされやすく、多結晶シリコン膜ＰＳはエッチングされ難い、エッチングガスを用いて行われる。ここで、トレンチＴ１の形成領域に対応するフォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）のそれぞれの側壁の傾斜角θｐａとθｐｂは、同程度であるため、これらのフォトレジスト膜の下層に位置するマスク膜（酸化シリコン膜）ＭＫのそれぞれの側壁の傾斜角（θｍａ、θｍｂ）を大きく維持しつつ、かつ同程度とすることができる。ここで、ダミー開口部ＯＡｄの底面は、多結晶シリコン膜ＰＳで覆われているため、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部ＯＡｄに対応する開口部は形成されない。
【００７１】
次いで、図１５に示すように、多結晶シリコン膜ＰＳをエッチングする。次いで、図１６に示すように、マスク膜（酸化シリコン膜）ＭＫをマスクとして、基板Ｓをドライエッチングする。これにより、トレンチＴ１、Ｔ２、Ｔ３等が形成される（図１７）。ここで、多結晶シリコン膜ＰＳを残存させたまま、基板Ｓをドライエッチングしてもよい。多結晶シリコン膜ＰＳと基板Ｓとをエッチングすることができるエッチングガスを用いてドライエッチングすることにより、トレンチＴ（Ｔ１、Ｔ２、Ｔ３）を形成するとともに、多結晶シリコン膜ＰＳを除去することができる。
【００７２】
次いで、図１７に示すように、基板Ｓ上のマスク膜（酸化シリコン膜）ＭＫをエッチングにより除去する。これにより、セル領域ＣＲに複数のトレンチＴ（Ｔ１、Ｔ２、Ｔ３）を形成することができる。なお、前述したとおり、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部ＯＡｄに対応する開口部は形成されていないので、ダミー開口部ＯＡｄに対応する位置に、トレンチは形成されない。
【００７３】
上記工程によれば、前述したように、セル領域ＣＲの端部に位置するトレンチＴ１の底部の角部の鋭角化を防止することができる。
【００７４】
上記トレンチＴ（Ｔ１、Ｔ２、Ｔ３）の側面には、下からｎ型エピタキシャル層（ドリフト層ＤＲ）ＮＥＰ、ｐ型半導体領域ＰＴＲ（チャネル層ＣＨ）およびｎ型半導体領域ＮＴＲ（ソース領域ＳＲ）が順に露出している。また、このトレンチＴの底面部には、ｎ型エピタキシャル層（ドリフト層ＤＲ）ＮＥＰが露出している（図１７）。
【００７５】
次いで、図１８に示すように、トレンチＴの両側のｎ型半導体領域ＮＴＲ（ソース領域ＳＲ）中に、それぞれコンタクトホールＣ１を形成する。
【００７６】
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ｎ型半導体領域ＮＴＲ（ソース領域ＳＲ）上に、コンタクトホールＣ１の形成領域に開口部を有するハードマスク（図示せず）を形成する。次いで、このハードマスク（図示せず）をマスクとして、ｎ型半導体領域ＮＴＲ（ソース領域ＳＲ）およびｐ型半導体領域ＰＴＲ（チャネル層ＣＨ）の上部をエッチングすることにより、コンタクトホールＣ１を形成する。次いで、ハードマスク（図示せず）を除去する。このコンタクトホールＣ１の底面には、ｐ型半導体領域ＰＴＲ（チャネル層ＣＨ）が露出している。
【００７７】
次いで、コンタクトホールＣ１の底面の下に、ボディコンタクト領域ＢＣを形成する。例えば、上記ハードマスク（図示せず）をマスクとして、コンタクトホールＣ１の底面に露出したｐ型半導体領域ＰＴＲ（チャネル層ＣＨ）中に、ｐ型不純物をイオン注入することにより、ボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣのｐ型不純物の濃度は、ｐ型半導体領域ＰＴＲ（チャネル層ＣＨ）のｐ型不純物の濃度より、高い。
【００７８】
次いで、図１９に示すように、ゲート絶縁膜ＧＩを形成する。例えば、トレンチＴ、コンタクトホールＣ１内を含むｎ型半導体領域ＮＴＲ（ソース領域ＳＲ）上に、ゲート絶縁膜ＧＩとして酸化シリコン膜をＡＬＤ（Atomic Layer Deposition）法などにより形成する。トレンチＴ（Ｔ１、Ｔ２、Ｔ３）内に露出したエピタキシャル層を熱酸化することにより、ゲート絶縁膜ＧＩを形成してもよい。また、ゲート絶縁膜ＧＩとしては、酸化シリコン膜の他、酸化アルミニウムや酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。
【００７９】
次いで、図２０に示すように、ゲート絶縁膜ＧＩ上に配置され、トレンチＴを埋め込む形状のゲート電極ＧＥを形成する。例えば、ゲート電極ＧＥ用の導電性膜として、例えば、多結晶シリコン膜をＣＶＤ法などにより堆積する。次いで、導電性膜上に、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、導電性膜をエッチングする。これにより、ゲート電極ＧＥを形成する。
【００８０】
次いで、図２１に示すように、ゲート電極ＧＥを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣ２を形成する。
【００８１】
例えば、コンタクトホールＣ１の底面から露出するボディコンタクト領域ＢＣ、ｎ型半導体領域ＮＴＲ（ソース領域ＳＲ）およびゲート電極ＧＥ上に、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法により堆積する。次いで、層間絶縁膜ＩＬ１上に、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ２を形成する。このコンタクトホールＣ２の下方にはコンタクトホールＣ１が位置する。
【００８２】
次いで、図２２および図２３に示すように、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部上にシリサイド膜ＳＩＬを形成する（サリサイドプロセス）。
【００８３】
まず、図２２に示すように、コンタクトホール（Ｃ１、Ｃ２）の内部および層間絶縁膜ＩＬ１上に、金属膜（シリサイド膜用の金属膜）ＭＴとして例えば、Ｎｉ膜をスパッタリング法などを用いて形成する。これにより、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部上が金属膜ＭＴで覆われる。次いで、熱処理を施し、金属膜ＭＴと基板（ボディコンタクト領域ＢＣ、ソース領域ＳＲ）Ｓとの界面において、金属とシリコン（Ｓｉ）との反応（シリサイド化）を生じさせる。次いで、未反応の金属膜ＭＴを除去する。これにより、シリサイド膜ＳＩＬが形成される（図２３）。
【００８４】
この後、図２３に示す断面には示されない、ゲート電極ＧＥ上の層間絶縁膜ＩＬ１を除去し、ゲート電極ＧＥ上にコンタクトホール（図示せず）を形成する。
【００８５】
次いで、図２４に示すように、ソース電極ＳＥを形成する。例えば、コンタクトホール（Ｃ１、Ｃ２）の内部および層間絶縁膜ＩＬ１上に、第１導電性膜（バリアメタル膜）１０ａを形成する。例えば、第１導電性膜１０ａとして、ＴｉＮ膜をスパッタリング法などにより形成する。次いで、第１導電性膜１０ａ上に、第２導電性膜１０ｂを形成する。例えば、第２導電性膜１０ｂとして、Ａｌ膜をスパッタリング法などにより形成する。次いで、上記第１導電性膜１０ａと第２導電性膜１０ｂとの積層膜をパターニングすることにより、ソース電極ＳＥを形成する。この際、図２４の断面に表れない、ソース線ＳＬ、ゲート線ＧＬ、ゲートパッドＧＰＤ等が形成される（図２７参照）。
【００８６】
次いで、ソース電極ＳＥ、ソース線ＳＬ、ゲート線ＧＬ、ゲートパッドＧＰＤを覆うように表面保護膜ＰＡＳを形成する。例えば、ソース電極ＳＥ等の上に、表面保護膜ＰＡＳとして、酸化シリコン膜をＣＶＤ法などを用いて堆積する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域と、ゲートパッドＧＰＤの一部領域とを露出させる。この露出部が、外部接続領域（パッド）となる（図２５）。
【００８７】
次いで、基板Ｓの主面と反対側である裏面（第２面）を上面とし、基板Ｓの裏面を研削し、基板Ｓを薄膜化する。
【００８８】
次いで、図２６に示すように、基板Ｓの裏面に、ドレイン電極ＤＥを形成する。例えば、基板Ｓの裏面側を上面とし、金属膜を形成する。例えば、Ｔｉ膜、Ｎｉ膜、Ａｕ膜を順次スパッタリング法により形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。
【００８９】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００９０】
本実施の形態においては、前述したとおり、セル領域ＣＲの端部に位置するトレンチＴ１の底部の角部の鋭角化を防止することができ、トレンチＴ１の底部の角部のゲート絶縁膜における電界集中を緩和し、トランジスタの耐圧を向上することができる。
【００９１】
［周辺領域に形成される部位］
周辺領域ＰＥＲは、前述したチップ領域Ｃのうち、セル領域ＣＲ以外の領域であり、セル領域ＣＲは、複数のトレンチＴが所定の間隔（ピッチ）で配置されている領域である。
【００９２】
周辺領域ＰＥＲに形成される半導体装置を構成する部位について制限はないが、例えば、図１に示すように、ウエルＷＬが設けられる。また、図２７に示すように、ゲート線ＧＬやソース線ＳＬが設けられる。
【００９３】
例えば、上記ゲート線ＧＬやソース線ＳＬの他、ガードリングを設けてもよい。ガードリングは、セル領域ＣＲを囲む矩形環状の配線（導電性膜）である。このガードリングは、例えば、ゲート電極ＧＥと同層の導電性膜や、ソース電極ＳＥと同層の導電性膜で構成することができる。
【００９４】
このように、周辺領域ＰＥＲに設けられる半導体装置の構成部位に制限はなく、セル領域ＣＲを囲む周辺領域ＰＥＲにおいては、トレンチＴの形成の際、フォトレジスト膜の熱収縮によりトレンチの底部の角部の鋭角化が生じやすい（図５参照）。これに対し、本実施の形態のトレンチの生成方法を用いることで、上記フォトレジスト膜の熱収縮が生じてもトレンチの底部の角部の鋭角化を防止することができる。
【００９５】
また、ウエハのスクライブ領域においても、フォトレジスト膜が広く残存し得るため、上記フォトレジスト膜の熱収縮が生じやすい。図２８は、基板よりなるウエハを示す平面図である。図２８に示すように、ウエハＷは、略円形の薄板であり、複数の略矩形のチップ領域Ｃを有する。チップ領域Ｃ間はスクライブ領域ＳＣであり、この領域をダイサーなどにより切断することで、チップ領域Ｃを個片化することができる。
【００９６】
このようなスクライブ領域ＳＣもフォトレジスト膜の熱収縮の要因となるが、本実施の形態のトレンチの形成方法を用いることで、トレンチの底部の角部の鋭角化による不具合を解消することができる。
【００９７】
（実施の形態２）
実施の形態１においては、マスク膜ＭＫ上に多結晶シリコン膜ＰＳを設けることにより、ダミー開口部ＯＡｄに対応するトレンチの形成を阻止したが、この多結晶シリコン膜ＰＳを設けず、マスク膜ＭＫの膜厚差を利用して、ダミー開口部ＯＡｄに対応するトレンチの形成を阻止してもよい。
【００９８】
[構造説明]
本実施の形態の半導体装置の構成は、実施の形態１（図１〜図４）と同様の構成であるためその説明を省略する。また、本実施の形態の半導体装置の動作は、実施の形態１の場合と同様である。
【００９９】
[トレンチの形成工程]
図２９〜図３３は、本実施の形態のトレンチの形成工程を順に示す断面図である。図２９〜図３３を参照しながら、本実施の形態のトレンチの形成工程を説明する。
【０１００】
図２９に示すように、セル領域ＣＲとセル領域ＣＲを囲む周辺領域ＰＥＲとを有する基板Ｓを準備し、この基板Ｓ上に、マスク膜ＭＫとして、例えば、酸化シリコン膜をＣＶＤ法により形成する。次いで、マスク膜ＭＫ上に、フォトレジスト膜ＰＲ０を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、セル領域ＣＲのフォトレジスト膜ＰＲ０を除去する。次いで、フォトレジスト膜ＰＲ０をマスクとして、マスク膜ＭＫを途中までエッチングすることにより、周辺領域ＰＥＲに、マスク膜ＭＫの厚膜部を設け、セル領域ＣＲに、マスク膜ＭＫの薄膜部を設ける。別の言い方をすれば、周辺領域ＰＥＲの膜厚が、セル領域ＣＲの膜厚より大きいマスク膜ＭＫを設ける。次いで、フォトレジスト膜ＰＲ０を除去する。厚膜部は、薄膜部の２倍以上の膜厚である。オーバーエッチング量を考慮し、厚膜部は、薄膜部の２倍＋薄膜部の１０％以上の膜厚であることが好ましい。
【０１０１】
次いで、図３０に示すように、マスク膜ＭＫ上に、フォトレジスト膜ＰＲ１を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、開口部ＯＡ１、ＯＡ２、ＯＡ３およびダミー開口部ＯＡｄを形成する。次いで、熱処理を行う（ポストベーク）。
【０１０２】
上記開口部ＯＡ１、ＯＡ２、ＯＡ３は、それぞれ、トレンチＴ１、Ｔ２、Ｔ３の形成領域と対応する。フォトレジスト膜ＰＲ１（ＰＥＲ）とフォトレジスト膜ＰＲ１（０１）の間にダミー開口部ＯＡｄが位置する。フォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）の間に開口部ＯＡ１が位置する。フォトレジスト膜ＰＲ１（１２）とフォトレジスト膜ＰＲ１（２３）の間に開口部ＯＡ２が位置する。フォトレジスト膜ＰＲ１（２３）とフォトレジスト膜ＰＲ１（３４）の間に開口部ＯＡ３が位置する。
【０１０３】
セル領域ＣＲの端部に位置するトレンチＴ１の形成領域に対応するフォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）のそれぞれの側壁の傾斜角は、同程度である。なお、フォトレジスト膜ＰＲ１（ＰＥＲ）の傾斜角は、上記２つの傾斜角より小さい。ここで、ダミー開口部ＯＡｄの底部には、マスク膜ＭＫの厚膜部が配置されている。
【０１０４】
次いで、フォトレジスト膜ＰＲ１をマスクとして、マスク膜（酸化シリコン膜）ＭＫをドライエッチングする（図３１）。ここで、ダミー開口部ＯＡｄの底部には、マスク膜ＭＫの厚膜部が配置されているため、マスク膜（酸化シリコン膜）ＭＫ中に、基板Ｓを底面に露出する、ダミー開口部ＯＡｄに対応する開口部は形成されない。即ち、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部は形成されるが、その底面はマスク膜ＭＫで構成され、基板Ｓは露出していない。
【０１０５】
次いで、図３２に示すように、マスク膜（酸化シリコン膜）ＭＫをマスクとして、基板Ｓをドライエッチングする。これにより、トレンチＴ（Ｔ１、Ｔ２、Ｔ３）が形成される。
【０１０６】
次いで、図３３に示すように、基板Ｓ上のマスク膜（酸化シリコン膜）ＭＫをエッチングにより除去する。これにより、セル領域ＣＲに複数のトレンチトレンチＴ（Ｔ１、Ｔ２、Ｔ３）を形成することができる。なお、前述したとおり、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部ＯＡｄに対応する開口部は形成されていないので、ダミー開口部ＯＡｄに対応する位置に、トレンチは形成されない。
【０１０７】
このように、本実施の形態のトレンチの形成工程においても、セル領域ＣＲの端部に位置するトレンチの底部の角部の鋭角化を防止することができ、トレンチＴ１の底部の角部のゲート絶縁膜における電界集中を緩和し、トランジスタの耐圧を向上することができる。
【０１０８】
なお、上記実施の形態においては、マスク膜ＭＫを途中までエッチングすることにより厚膜部と薄膜部を設けたが、次の工程により厚膜部と薄膜部を設けてもよい。基板Ｓ上に、下層マスク膜として、例えば、酸化シリコン膜をＣＶＤ法により形成する。次いで、フォトリソグラフィおよびエッチング技術を用いてセル領域の下層マスク膜を除去する。次いで、基板Ｓ上に、上層マスク膜として、例えば、酸化シリコン膜をＣＶＤ法により形成する。これにより、セル領域には、酸化シリコン膜の単層膜が薄膜部として残存し、周辺領域には、酸化シリコン膜の積層膜が厚膜部として残存する。このようにして、厚膜部と薄膜部を設けてもよい。
【０１０９】
[製法説明]
本実施の形態の半導体装置（図１〜図４）は、実施の形態１の場合と同様の工程により、形成することができる。例えば、実施の形態１の製造工程（図１２〜図２７）のうち、図１３〜図１７を参照しながら説明したトレンチの形成工程に代えて、上記図２９〜図３３を参照しながら説明したトレンチの形成工程とすることによって、本実施の形態の半導体装置（図１〜図４）を製造することができる。
【０１１０】
（実施の形態３）
実施の形態１、２においては、周辺領域ＰＥＲに形成されるフォトレジスト膜の熱収縮による不具合を解消したが、セル領域ＣＲ内においてトレンチが部分的に形成されない領域がある場合には、かかる領域に形成されるフォトレジスト膜の熱収縮による不具合が生じ得る。本実施の形態においては、このような不具合を解消する。
【０１１１】
[トレンチの形成工程]
図３４〜図３８は、本実施の形態のトレンチの形成工程を順に示す断面図である。図３４〜図３８を参照しながら、本実施の形態のトレンチの形成工程を説明する。
【０１１２】
図３４に示すように、セル領域ＣＲの内部に領域１Ａを有する基板Ｓを準備する。領域１Ａは、セル領域ＣＲの内部であって、トレンチが部分的に形成されない領域である。また、領域１Ａは、トレンチ間隔（トレンチのピッチ）Ｄ１より広いトレンチ間隔Ｄ２に対応する領域とも言える。
【０１１３】
この基板Ｓ上に、マスク膜ＭＫとして、例えば、酸化シリコン膜をＣＶＤ法により形成する。次いで、マスク膜ＭＫ上に、高選択比膜として多結晶シリコン膜ＰＳをＣＶＤ法により形成する。次いで、多結晶シリコン膜ＰＳ上に、フォトレジスト膜ＰＲ０を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、セル領域ＣＲの内、領域１Ａ以外の領域のフォトレジスト膜ＰＲ０を除去する。即ち、セル領域ＣＲの内、領域１Ａをフォトレジスト膜ＰＲ０で覆う。次いで、フォトレジスト膜ＰＲ０をマスクとして、多結晶シリコン膜ＰＳをエッチングすることにより、領域１Ａに、多結晶シリコン膜ＰＳを残存させる。次いで、フォトレジスト膜ＰＲ０を除去する。
【０１１４】
次いで、図３５に示すように、多結晶シリコン膜ＰＳおよびマスク膜ＭＫ上に、フォトレジスト膜ＰＲ１を塗布し、露光・現像処理（フォトリソグラフィ処理)することにより、セル領域ＣＲに開口部ＯＡ１、ＯＡ２、ＯＡ３を形成し、領域１Ａにダミー開口部ＯＡｄを形成する。次いで、熱処理を行う（ポストベーク）。
【０１１５】
上記開口部ＯＡ１、ＯＡ２、ＯＡ３は、それぞれ、トレンチＴ１、Ｔ２、Ｔ３の形成領域と対応する。ここで、領域１Ａの隣に位置するトレンチＴ１の形成領域に対応するフォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）のそれぞれの側壁の傾斜角θｐａとθｐｂは、同程度である。なお、ダミー開口部ＯＡｄの底面からは、多結晶シリコン膜ＰＳが露出している。
【０１１６】
次いで、フォトレジスト膜ＰＲ１をマスクとして、マスク膜（酸化シリコン膜）ＭＫをドライエッチングする（図３６）。このエッチングは、マスク膜ＭＫを構成する酸化シリコン膜はエッチングされやすく、多結晶シリコン膜ＰＳはエッチングされ難い、エッチングガスを用いて行われる。ここで、トレンチＴ１の形成領域に対応するフォトレジスト膜ＰＲ１（０１）とフォトレジスト膜ＰＲ１（１２）のそれぞれの側壁の傾斜角θｐａとθｐｂは、同程度であるため、これらのフォトレジスト膜の下層に位置するマスク膜（酸化シリコン膜）ＭＫのそれぞれの側壁の傾斜角を大きく維持しつつ、かつ同程度とすることができる。ここで、ダミー開口部ＯＡｄの底面は、多結晶シリコン膜ＰＳで覆われているため、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部ＯＡｄに対応する開口部は形成されない。
【０１１７】
次いで、図３７に示すように、マスク膜（酸化シリコン膜）ＭＫをマスクとして、基板Ｓをドライエッチングする。これにより、トレンチＴ１、Ｔ２、Ｔ３等が形成される。ここで、多結晶シリコン膜ＰＳを除去した後、基板Ｓをドライエッチングしてもよいが、多結晶シリコン膜ＰＳを残存させたまま、基板Ｓをドライエッチングしてもよい。多結晶シリコン膜ＰＳと基板Ｓとをエッチングすることができるエッチングガスを用いてドライエッチングすることにより、トレンチ（Ｔ１、Ｔ２、Ｔ３）を形成するとともに、多結晶シリコン膜ＰＳを除去することができる。
【０１１８】
次いで、図３８に示すように、基板Ｓ上のマスク膜（酸化シリコン膜）ＭＫをエッチングにより除去する。これにより、セル領域ＣＲに複数のトレンチＴを形成することができる。なお、前述したとおり、マスク膜（酸化シリコン膜）ＭＫ中に、ダミー開口部ＯＡｄに対応する開口部は形成されていないので、ダミー開口部ＯＡｄに対応する位置に、トレンチは形成されない。
【０１１９】
このように、本実施の形態のトレンチの形成工程によれば、セル領域ＣＲ内においてトレンチが部分的に形成されない領域１Ａがある場合において、この領域１Ａと隣り合うトレンチＴ１の底部の角部が鋭角化することを防止することができ、トレンチＴ１の底部の角部のゲート絶縁膜における電界集中を緩和し、トランジスタの耐圧を向上することができる。
【０１２０】
本実施の形態において、領域１Ａの位置に制限はないが、例えば、図２７に示すゲートパッドＧＰＤの下方にトレンチＴが形成されていない場合には、このゲートパッドＧＰＤの形成領域が領域１Ａとなる。
【０１２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２２】
例えば、上記実施の形態においては、基板をＳｉまたはＳｉＣで構成したが、他の材料基板を用いてもよい。但し、基板の構成材料の中でもＳｉＣは、結合強度が大きく、硬いため、トレンチの底部の角部が鋭角化し易く、上記実施の形態を適用して効果的である。
【０１２３】
また、上記実施の形態３と実施の形態１とを組み合わせ、領域１Ａと周辺領域ＰＥＲに多結晶シリコン膜ＰＳを形成してもよい。また、上記実施の形態３の多結晶シリコン膜ＰＳに代えて、上記実施の形態２のマスク膜ＭＫの厚膜部を設けてもよい。
【０１２４】
また、上記実施の形態１（図６）においては、多結晶シリコン膜ＰＳ上に、単層の膜としてフォトレジスト膜ＰＲ１を形成したが、多結晶シリコン膜ＰＳ上に、多層レジスト膜を形成してもよい。図３９は、多層レジスト膜の適用例を示す断面図である。図３９に示すように、多層レジスト膜（ＰＲ１、ＭＫ１、ＭＫ２）を用いてもよい。即ち、フォトレジスト膜ＰＲ１の下層にマスク膜ＭＫ１、ＭＫ２を設けてもよい。マスク膜ＭＫ１は、例えば、ＳＯＣ膜よりなり、その上のマスク膜ＭＫ２は、例えば、酸化シリコン膜よりなる。ＳＯＣ膜は、炭素を主要な成分として含む非感光性膜である。このように、マスク膜ＭＫ１、ＭＫ２を用い、フォトレジスト膜ＰＲ１のパターンを順次下層の膜に転写することにより、高精度のパターンを形成することができる。特に、フォトレジスト膜ＰＲ１の膜厚を小さくすることができ、フォトレジスト膜ＰＲ１の熱収縮によるパターンの変形を防止することができる。
【符号の説明】
【０１２５】
１Ａ  領域
１Ｓ  ＳｉＣ基板
１０ａ  第１導電性膜
１０ｂ  第２導電性膜
ＢＣ  ボディコンタクト領域
Ｃ  チップ領域
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
ＣＨ  チャネル層
ＣＲ  セル領域
Ｄ１  トレンチ間隔
Ｄ２  トレンチ間隔
ＤＥ  ドレイン電極
ＤＲ  ドリフト層
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＧＰＤ  ゲートパッド
ＩＬ１  層間絶縁膜
ＭＫ  マスク膜
ＭＫ１  マスク膜
ＭＫ２  マスク膜
ＭＴ  金属膜
ＮＥＰ  ｎ型エピタキシャル層
ＮＴＲ  ｎ型半導体領域
ＯＡ１  開口部
ＯＡ２  開口部
ＯＡ３  開口部
ＯＡｄ  ダミー開口部
ＰＡＳ  表面保護膜
ＰＥＲ  周辺領域
ＰＲ０  フォトレジスト膜
ＰＲ１  フォトレジスト膜
ＰＲ１（０１）  フォトレジスト膜
ＰＲ１（１２）  フォトレジスト膜
ＰＲ１（２３）  フォトレジスト膜
ＰＲ１（３４）  フォトレジスト膜
ＰＲ１（ＰＥＲ）  フォトレジスト膜
ＰＳ  多結晶シリコン膜
ＰＴＲ  ｐ型半導体領域
Ｒ１  曲率半径
Ｒ２  曲率半径
Ｓ  基板
ＳＣ  スクライブ領域
ＳＥ  ソース電極
ＳＩＬ  シリサイド膜
ＳＬ  ソース線
ＳＲ  ソース領域
Ｔ  トレンチ
Ｔ１  トレンチ
Ｔ２  トレンチ
Ｔ３  トレンチ
ＵＣ  単位トランジスタ
Ｗ  ウエハ
ＷＬ  ウエル
θｍａ  傾斜角
θｍｂ  傾斜角
θｍｃ  傾斜角
θｐａ  傾斜角
θｐｂ  傾斜角
θｐｃ  傾斜角
【図１】
2019067902.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2019067902.tif 000010
【図９】
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【図１０】
2019067902.tif 000012
【図１１】
2019067902.tif 000013
【図１２】
2019067902.tif 000014
【図１３】
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【図１４】
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【図１５】
2019067902.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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