(57)【要約】【課題】異常時に電源回路を適切に処置することができる半導体リレー制御装置を提供する。【解決手段】ＦＥＴ１１は、ＯＮすることで上流側電源回路１０１ａを通電状態とし、ＯＦＦすることで上流側電源回路１０１ａを遮断状態とする。ＦＥＴ１２は、ＯＮすることで下流側電源回路１０１ｂを通電状態とし、ＯＦＦすることで下流側電源回路１０１ｂを遮断状態とする。ＦＥＴ１３は、コンデンサＣに並列に接続され、ＯＮすることでコンデンサＣの陽極と陰極とを通電状態とし、ＯＦＦすることで陽極と陰極とを遮断状態とする。制御部５０は、ＦＥＴ１１及びＦＥＴ１２をＯＮし、且つ、ＦＥＴ１３をＯＦＦすることで電源回路１０１を通電状態とする。制御部５０は、電源回路１０１の通電状態において予め定められた放電要求が入力された場合、ＦＥＴ１１をＯＦＦし、且つ、ＦＥＴ１２及びＦＥＴ１３をＯＮする。【選択図】図１
2019088121.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、
前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、
前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、
前記上流側半導体リレー、前記下流側半導体リレー、及び、前記放電用半導体リレーを制御する制御部と、を備え、
前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレーをオフすることで前記電源回路を通電状態とし、
前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレーをオフし、且つ、前記下流側半導体リレー及び前記放電用半導体リレーをオンすることを特徴とする半導体リレー制御装置。
【請求項２】
（負サージ電圧を抑制）
前記直流電源から前記負荷部に電流が流れる方向に対して通電方向が逆向きに設けられ前記放電用半導体リレーに並列に接続されるダイオードを備え、
前記制御部は、前記電源回路が短絡した場合、前記上流側半導体リレー及び前記放電用半導体リレーをオフし、且つ、前記下流側半導体リレーをオンする請求項１に記載の半導体リレー制御装置。
【請求項３】
（放電電流の制御）
前記制御部は、前記放電用半導体リレーを制御し、当該放電用半導体リレーに流れる電流を調整する請求項１又は２に記載の半導体リレー制御装置。
【請求項４】
（抵抗により放電電流を制御：独立項）
コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、
前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、
前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、
抵抗及びプリチャージ用半導体リレーが直列に接続された直列回路を有し前記直列回路が前記下流側半導体リレーに並列に接続され、前記プリチャージ用半導体リレーがオンすることで前記直列回路に電流を流しオフすることで前記直列回路に電流を流さないプリチャージ回路と、
前記上流側半導体リレー、前記下流側半導体リレー、前記放電用半導体リレー、及び、プリチャージ用半導体リレーを制御する制御部と、を備え、
前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレー及び前記プリチャージ用半導体リレーをオフすることで前記電源回路を通電状態とし、
前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレー及び前記下流側半導体リレーをオフし、且つ、前記プリチャージ用半導体リレー及び前記放電用半導体リレーをオンすることを特徴とする半導体リレー制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー制御装置に関する。
【背景技術】
【０００２】
従来、電気自動車やハイブリッド電気自動車等は、インバータ等の高電圧負荷部と、当該高電圧負荷部を駆動するための高電圧バッテリとを有する電源回路が搭載されている場合がある。この電源回路は、保安を目的として高電圧バッテリから高電圧負荷部に流れる電流を通電又は遮断する遮断回路が設けられている。この遮断回路は、機械式リレーが用いられることが多いが、近年、半導体リレーが用いられる場合がある（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−０９２９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述の特許文献１の遮断回路は、例えば、車両の衝突等の異常時に高電圧負荷部のコンデンサに電荷が充電された状態になる場合があり、この点で更なる改善の余地がある。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであって、異常時に電源回路を適切に処置することができる半導体リレー制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る半導体リレー制御装置は、コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、前記上流側半導体リレー、前記下流側半導体リレー、及び、前記放電用半導体リレーを制御する制御部と、を備え、前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレーをオフすることで前記電源回路を通電状態とし、前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレーをオフし、且つ、前記下流側半導体リレー及び前記放電用半導体リレーをオンすることを特徴とする。
【０００７】
上記半導体リレー制御装置において、前記直流電源から前記負荷部に電流が流れる方向に対して通電方向が逆向きに設けられ前記放電用半導体リレーに並列に接続されるダイオードを備え、前記制御部は、前記電源回路が短絡した場合、前記上流側半導体リレー及び前記放電用半導体リレーをオフし、且つ、前記下流側半導体リレーをオンすることが好ましい。
【０００８】
上記半導体リレー制御装置において、前記制御部は、前記放電用半導体リレーを制御し、当該放電用半導体リレーに流れる電流を調整することが好ましい。
【０００９】
本発明に係る半導体リレー制御装置は、コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、抵抗及びプリチャージ用半導体リレーが直列に接続された直列回路を有し前記直列回路が前記下流側半導体リレーに並列に接続され、前記プリチャージ用半導体リレーがオンすることで前記直列回路に電流を流しオフすることで前記直列回路に電流を流さないプリチャージ回路と、前記上流側半導体リレー、前記下流側半導体リレー、前記放電用半導体リレー、及び、プリチャージ用半導体リレーを制御する制御部と、を備え、前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレー及び前記プリチャージ用半導体リレーをオフすることで前記電源回路を通電状態とし、前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレー及び前記下流側半導体リレーをオフし、且つ、前記プリチャージ用半導体リレー及び前記放電用半導体リレーをオンすることを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体リレー制御装置は、放電要求が入力された場合、上流側半導体リレーをオフし、且つ、下流側半導体リレー及び放電用半導体リレーをオンするので、コンデンサに充電された電荷を放電することができ、異常時に電源回路を適切に処置することができる。
【００１１】
また、本発明に係る半導体リレー制御装置は、放電要求が入力された場合、上流側半導体リレー及び下流側半導体リレーをオフし、且つ、抵抗に接続されるプリチャージ用半導体リレー及び放電用半導体リレーをオンするので、コンデンサに充電された電荷を抵抗により制限して放電することができ、異常時に電源回路を適切に処置することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態１に係る半導体リレー制御装置の構成例を示す回路図である。
【図２】図２は、実施形態１に係る半導体リレー制御装置の動作例（通常停止）を示すタイミングチャートである。
【図３】図３は、実施形態１に係る半導体リレー制御装置の動作例（放電動作）を示す回路図である。
【図４】図４は、実施形態１に係る半導体リレー制御装置の動作例（放電動作）を示すタイミングチャートである。
【図５】図５は、実施形態１に係るゲート−ソース電圧とドレイン電流との関係を示す図である。
【図６】図６は、実施形態１に係る半導体リレー制御装置の動作例（短絡動作）を示す回路図である。
【図７】図７は、実施形態１に係る半導体リレー制御装置の動作例（短絡動作）を示すタイミングチャートである。
【図８】図８は、実施形態２に係る半導体リレー制御装置の構成例を示す回路図である。
【発明を実施するための形態】
【００１３】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
【００１４】
〔実施形態１〕
実施形態１に係る半導体リレー制御装置１について説明する。電気自動車やハイブリッド電気自動車等の車両には、例えば、高電圧バッテリ２から高電圧負荷部３に電源電力を供給して高電圧負荷部３を駆動させる高電圧システム１００が設けられる。この高電圧システム１００は、直流電源としての高電圧バッテリ２と、負荷部としての高電圧負荷部３と、半導体リレー制御装置１とを備える。高電圧システム１００は、高電圧バッテリ２と高電圧負荷部３とが半導体リレー制御装置１を介して電気的に接続された電源回路１０１を構成する。
【００１５】
高電圧バッテリ２は、充放電可能な高電圧の二次電池であって、例えば、複数のバッテリが接続されて構成されたリチウムイオン組電池やニッケル水素組電池等で構成される。高電圧バッテリ２は、例えば、数百Ｖの端子電圧を有する。高電圧バッテリ２は、半導体リレー制御装置１を介して高電圧負荷部３に接続され、高電圧負荷部３に電力を供給する。
【００１６】
高電圧負荷部３は、高電圧の負荷部であり、例えば、直流を交流に変換し電力を駆動モータに供給するインバータ等である。高電圧負荷部３は、半導体リレー制御装置１を介して高電圧バッテリ２に接続される。高電圧負荷部３は、コンデンサＣを有し、当該コンデンサＣが高電圧バッテリ２に並列に接続される。高電圧負荷部３は、例えば、高電圧バッテリ２から供給される直流電力を交流電力に変換して駆動モータに供給する。
【００１７】
半導体リレー制御装置１は、保安を目的として高電圧バッテリ２から高電圧負荷部３に流れる電流を通電又は遮断する遮断装置（電源ボックス）である。半導体リレー制御装置１は、高電圧負荷部３への突入電流を防止するために、プリチャージ制御を行ってプリチャージ電流を電源回路１０１に流す。半導体リレー制御装置１は、プリチャージ制御の後、プリチャージ電流よりも大きい電流を電源回路１０１に流す。半導体リレー制御装置１は、図１に示すように、上流側半導体リレーとしてのＦＥＴ（Ｆｉｅｌｄ-ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）１１と、下流側半導体リレーとしてのＦＥＴ１２と、駆動部２１と、駆動部２２と、電流検出部３０と、プリチャージ制御部４０と、ＦＥＴ１３と、制御部５０とを備える。
【００１８】
ＦＥＴ１１は、高電圧バッテリ２から高電圧負荷部３に流れる電流を通電又は遮断するスイッチング素子である。ＦＥＴ１１は、高電圧バッテリ２の正極と高電圧負荷部３との間である上流側電源回路１０１ａに設けられる。ＦＥＴ１１は、高電圧バッテリ２の正極と高電圧負荷部３との間に直列に接続される。ＦＥＴ１１は、例えば、Ｎチャネル型のＭＯＳ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴである。ＦＥＴ１１は、ゲート端子、ドレイン端子、及び、ソース端子を有する。ＦＥＴ１１は、ゲート端子が駆動部２１に接続され、ドレイン端子が高電圧バッテリ２の正極側に接続され、ソース端子が高電圧負荷部３側に接続される。ＦＥＴ１１は、ゲート端子にＯＮ電圧が印加されることによりドレイン−ソース間に電流（ドレイン電流とも称する。）が流れる。また、ＦＥＴ１１は、ゲート端子にＯＦＦ電圧が印加されることによりドレイン−ソース間に電流が流れない。ＦＥＴ１１は、電流（ドレイン電流）が流れる方向とは逆向きにボディダイオード（寄生ダイオード）Ｄ１が配置される。ボディダイオードＤ１は、カソード端子がＦＥＴ１１のドレイン端子に接続され、アノード端子がＦＥＴ１１のソース端子に接続される。ＦＥＴ１１は、後述する駆動部２１により駆動され、ＯＮ（オン）することで上流側電源回路１０１ａを通電状態とし、高電圧バッテリ２の正極から高電圧負荷部３に電流が流れるようにする。また、ＦＥＴ１１は、駆動部２１により駆動され、ＯＦＦ（オフ）することで上流側電源回路１０１ａを遮断状態とし、高電圧バッテリ２の正極から高電圧負荷部３に流れる電流を遮断する。
【００１９】
ＦＥＴ１２は、高電圧負荷部３から高電圧バッテリ２に流れる電流を通電又は遮断するスイッチング素子である。ＦＥＴ１２は、高電圧バッテリ２の負極と高電圧負荷部３との間である下流側電源回路１０１ｂに設けられる。ＦＥＴ１２は、高電圧バッテリ２の負極と高電圧負荷部３との間に直列に接続される。ＦＥＴ１２は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。ＦＥＴ１２は、ゲート端子、ドレイン端子、及び、ソース端子を有する。ＦＥＴ１２は、ゲート端子が駆動部２２に接続され、ドレイン端子が高電圧負荷部３側に接続され、ソース端子が高電圧バッテリ２の負極側に接続される。ＦＥＴ１２は、ゲート端子にＯＮ電圧が印加されることによりドレイン−ソース間に電流が流れる。また、ＦＥＴ１２は、ゲート端子にＯＦＦ電圧が印加されることによりドレイン−ソース間に電流が流れない。ＦＥＴ１２は、電流（ドレイン電流）が流れる方向とは逆向きにボディダイオードＤ２が配置される。ボディダイオードＤ２は、カソード端子がＦＥＴ１２のドレイン端子に接続され、アノード端子がＦＥＴ１４のソース端子に接続される。ＦＥＴ１２は、後述する駆動部２２により駆動され、ＯＮすることで下流側電源回路１０１ｂを通電状態とし、高電圧負荷部３から高電圧バッテリ２の負極に電流が流れるようにする。また、ＦＥＴ１２は、駆動部２２により駆動され、ＯＦＦすることで下流側電源回路１０１ｂを遮断状態とし、高電圧負荷部３から高電圧バッテリ２の負極に流れる電流を遮断する。また、ＦＥＴ１２は、電源回路１０１を起動するときに、プリチャージ電流を電源回路１０１に流す制御が行われる。
【００２０】
駆動部２１は、ＦＥＴ１１をＯＮ又はＯＦＦする回路である。駆動部２１は、制御部５０及びＦＥＴ１１のゲート端子に接続される。駆動部２１は、制御部５０から上流側半導体駆動信号（ＯＮ）が出力された場合、ＦＥＴ１１のゲート端子にＯＮ電圧を印加してＦＥＴ１１のドレイン−ソース間に電流を流す。また、駆動部２１は、制御部５０から上流側半導体駆動信号（ＯＦＦ）が出力された場合、ＦＥＴ１１のゲート端子にＯＦＦ電圧を印加し、ＦＥＴ１１のドレイン−ソース間に流れる電流を遮断する。
【００２１】
駆動部２２は、ＦＥＴ１２をＯＮ又はＯＦＦする回路である。駆動部２２は、制御部５０及びＦＥＴ１２のゲート端子に接続される。駆動部２２は、制御部５０から下流側半導体駆動信号（ＯＮ）が出力された場合、ＦＥＴ１２のゲート端子にＯＮ電圧を印加してＦＥＴ１２のドレイン−ソース間に電流を流す。また、駆動部２２は、制御部５０から下流側半導体駆動信号（ＯＦＦ）が出力された場合、ＦＥＴ１２のゲート端子にＯＦＦ電圧を印加し、ＦＥＴ１２のドレイン−ソース間に流れる電流を遮断する。さらに、駆動部２２は、プリチャージ制御部４０に接続され、当該プリチャージ制御部４０の制御に基づいてＦＥＴ１２のゲート端子にプリチャージ用のＯＮ電圧を印加してＦＥＴ１２のドレイン−ソース間にプリチャージ電流を流す。
【００２２】
電流検出部３０は、高電圧バッテリ２と高電圧負荷部３との間に流れる電流を検出する検出機器である。電流検出部３０は、例えば、磁電変換素子であるホール素子を用いたホール式の電流センサであり、非接触で電流を検出する。電流検出部３０は、例えば、高電圧バッテリ２の正極とＦＥＴ１１との間に流れる電流を検出し、検出した電流（検出電流）を制御部５０及びプリチャージ制御部４０に出力する。なお、電流検出部３０は、シャント抵抗器の抵抗で発生する電圧降下に基づいて電流を検出するシャント式の電流センサや、ＦＥＴ１１で発生する電圧降下に基づいて電流を検出するＶＤＳ式電流センサ等であってもよい。
【００２３】
プリチャージ制御部４０は、高電圧バッテリ２から高電圧負荷部３に流れる突入電流を回避するプリチャージ制御を行うものである。プリチャージ制御部４０は、ＦＥＴ１１又はＦＥＴ１２のいずれか一方に対してプリチャージ制御を行う。この例では、プリチャージ制御部４０は、ＦＥＴ１２に対してプリチャージ制御を行う。プリチャージ制御部４０は、ＦＥＴ１２のゲート電圧を制御することにより高電圧バッテリ２から高電圧負荷部３にプリチャージ電流を流す。例えば、プリチャージ制御部４０は、電源回路１０１が起動されると、駆動部２２を介してプリチャージ用のＯＮ電圧をＦＥＴ１２のゲート端子に印加し、高電圧バッテリ２から高電圧負荷部３にプリチャージ電流を流す。プリチャージ制御部４０は、例えば、高電圧負荷部３のコンデンサＣを充電する間だけ一定のプリチャージ電流を流す。
【００２４】
ＦＥＴ１３は、コンデンサＣに充電された電荷を放電するスイッチング素子である。ＦＥＴ１３は、コンデンサＣに並列に接続される。ＦＥＴ１３は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。ＦＥＴ１３は、ゲート端子、ドレイン端子、及び、ソース端子を有する。ＦＥＴ１３は、ゲート端子が駆動部２３に接続され、ドレイン端子がコンデンサＣの陽極側に接続され、ソース端子がコンデンサＣの陰極側に接続される。ＦＥＴ１３は、ゲート端子にＯＮ電圧が印加されることによりドレイン−ソース間に電流が流れる。また、ＦＥＴ１３は、ゲート端子にＯＦＦ電圧が印加されることによりドレイン−ソース間に電流が流れない。ＦＥＴ１３は、ゲート端子、ドレイン端子、及び、ソース端子が放電用半導体リレーとして機能する。ＦＥＴ１３は、電流（ドレイン電流）が流れる方向とは逆方向にダイオードとしてのボディダイオードＤ３が配置される。ボディダイオードＤ３は、カソード端子が高電圧バッテリ２の正極側に接続され、アノード端子が高電圧バッテリ２の負極側に接続される。言い換えれば、ボディダイオードＤ３は、カソード端子がＦＥＴ１３のドレイン端子に接続され、アノード端子がＦＥＴ１３のソース端子に接続される。ＦＥＴ１３は、後述する駆動部２３により駆動され、ＯＮすることでコンデンサＣの陽極と陰極とを通電状態とし、コンデンサＣに充電された電荷を放電できるようにする。また、ＦＥＴ１３は、駆動部２３により駆動され、ＯＦＦすることでコンデンサＣの陽極と陰極とを遮断状態とし、コンデンサＣに充電された電荷を放電しない。
【００２５】
駆動部２３は、ＦＥＴ１３をＯＮ又はＯＦＦする回路である。駆動部２３は、制御部５０及びＦＥＴ１３のゲート端子に接続される。駆動部２３は、制御部５０から放電用半導体駆動信号（ＯＮ）が出力された場合、ＦＥＴ１３のゲート端子にＯＮ電圧を印加してＦＥＴ１３のドレイン−ソース間に電流を流す。また、駆動部２３は、制御部５０から放電用半導体駆動信号（ＯＦＦ）が出力された場合、ＦＥＴ１３のゲート端子にＯＦＦ電圧を印加し、ＦＥＴ１３のドレイン−ソース間に流れる電流を遮断する。
【００２６】
制御部５０は、ＦＥＴ１１、ＦＥＴ１２、及び、ＦＥＴ１３を制御するものである。制御部５０は、ＣＰＵ、記憶部を構成するＲＯＭ、ＲＡＭ及びインターフェースを含む周知のマイクロコンピュータを主体とする電子回路を含んで構成される。制御部５０は、駆動部２１に接続され、駆動部２１を介してＦＥＴ１１を制御する。制御部５０は、例えば、上流側半導体駆動信号（ＯＮ）を駆動部２１に出力してＦＥＴ１１をＯＮし、上流側半導体駆動信号（ＯＦＦ）を駆動部２１に出力してＦＥＴ１１をＯＦＦする。また、制御部５０は、駆動部２２に接続され、駆動部２２を介してＦＥＴ１２を制御する。制御部５０は、例えば、下流側半導体駆動信号（ＯＮ）を駆動部２２に出力してＦＥＴ１２をＯＮし、下流側半導体駆動信号（ＯＦＦ）を駆動部２２に出力してＦＥＴ１２をＯＦＦする。また、制御部５０は、駆動部２３に接続され、駆動部２３を介してＦＥＴ１３を制御する。制御部５０は、例えば、放電用半導体駆動信号（ＯＮ）を駆動部２３に出力してＦＥＴ１３をＯＮし、放電用半導体駆動信号（ＯＦＦ）を駆動部２３に出力してＦＥＴ１３をＯＦＦする。
【００２７】
制御部５０は、例えば、上位ＥＣＵ（電子制御ユニット；Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）等の外部機器からの要求に応じてＦＥＴ１１〜１３をＯＮ又はＯＦＦする。制御部５０は、例えば、この外部機器から出力された半導体駆動信号（外部信号）に基づいてＦＥＴ１１〜１３をＯＮ又はＯＦＦする。ここで、半導体駆動信号（ＯＮ）は、ＦＥＴ１１、１２をＯＮすることを示す信号であり、半導体駆動信号（ＯＦＦ）は、ＦＥＴ１１、１２をＯＦＦすることを示す信号である。制御部５０は、例えば、半導体駆動信号（ＯＮ）が出力された場合、ＦＥＴ１１、１２をＯＮしＦＥＴ１３をＯＦＦすることで電源回路１０１を通電状態とする。また、制御部５０は、半導体駆動信号（ＯＦＦ）が出力された場合、ＦＥＴ１１〜１３をＯＦＦすることで電源回路１０１を遮断状態とする。
【００２８】
また、制御部５０は、外部機器から出力される衝突信号（外部信号）に基づいてＦＥＴ１１〜１３をＯＮ又はＯＦＦする。ここで、衝突信号（衝突）は、車両が衝突したことを示す信号であり、衝突信号（正常）は、車両が衝突していないことを示す信号である。制御部５０は、例えば、衝突信号（衝突）が出力された場合、ＦＥＴ１１をＯＦＦしＦＥＴ１２、１３をＯＮすることでコンデンサＣに充電された電荷を放電する。制御部５０は、衝突信号（正常）が出力された場合、ＦＥＴ１１、１２をＯＮしＦＥＴ１３をＯＦＦすることで電源回路１０１を通電状態としコンデンサＣに充電された電荷を放電しない。
【００２９】
また、制御部５０は、電流検出部３０から出力された検出電流に基づいて短絡を判定する。そして、制御部５０は、短絡と判定した場合、ＦＥＴ１１、１３をＯＦＦしＦＥＴ１２をＯＮすることで短絡電流を遮断すると共に、ＦＥＴ１１のＯＦＦに起因する負サージ電圧を抑制する。制御部５０は、短絡と判定していない場合、ＦＥＴ１１、１２をＯＮしＦＥＴ１３をＯＦＦすることで電源回路１０１を通電状態とする。
【００３０】
次に、図２を参照して、半導体リレー制御装置１の動作例（通常停止）について説明する。この例では、高電圧システム１００は、時刻ｔ０で電源回路１０１が通電状態であることを前提とする。つまり、高電圧システム１００は、ＦＥＴ１１、１２がＯＮしＦＥＴ１３がＯＦＦし、高電圧バッテリ２の出力電圧ＶＬが定常電圧ＶＨである。この場合、半導体リレー制御装置１の制御部５０は、外部機器から半導体駆動信号（ＯＦＦ）が出力されたとき、上流側半導体駆動信号（ＯＦＦ）を駆動部２１に出力してＦＥＴ１１をＯＦＦし、下流側半導体駆動信号（ＯＦＦ）を駆動部２２に出力してＦＥＴ１２をＯＦＦする（時刻ｔ１）。この制御により、高電圧システム１００は、電源回路１０１が遮断状態となり、コンデンサＣに充電された電荷が自己放電することで高電圧バッテリ２の出力電圧ＶＬが定常電圧ＶＨから０Ｖまで徐々に下がる（時刻ｔ１〜時刻ｔ２）。なお、時刻ｔ０〜時刻ｔ１までの間は、高電圧システム１００がＯＮし電源回路１０１が通電状態である。時刻ｔ１〜時刻ｔ２までの間は、高電圧システム１００がＯＦＦし電源回路１０１が遮断状態である。
【００３１】
次に、図３及び図４を参照して、半導体リレー制御装置１の動作例（放電動作）について説明する。この例では、高電圧システム１００は、時刻ｔ０で電源回路１０１が通電状態であることを前提とする。つまり、高電圧システム１００は、ＦＥＴ１１、１２がＯＮしＦＥＴ１３がＯＦＦし、高電圧バッテリ２の出力電圧ＶＬが定常電圧ＶＨである。この場合、半導体リレー制御装置１の制御部５０は、外部機器から衝突信号（衝突）が出力された場合、上流側半導体駆動信号（ＯＦＦ）を駆動部２１に出力しＦＥＴ１１をＯＦＦする（時刻ｔ１）。これにより、制御部５０は、電源回路１０１を遮断状態とする。そして、制御部５０は、時刻ｔ１から一定時間経過した時刻ｔ２で、放電用半導体駆動信号（ＯＮ）を駆動部２３に出力する。駆動部２３は、放電用半導体駆動信号（ＯＮ）に基づいてＦＥＴ１３のゲート端子にＯＮ電圧を印加して当該ＦＥＴ１３をＯＮする。これにより、制御部５０は、図３に示すように、コンデンサＣに充電された電荷を放電することができる。この放電により、制御部５０は、高電圧バッテリ２の出力電圧ＶＬを定常電圧ＶＨから０Ｖまで所望時間以内に下げることができる（時刻ｔ２〜時刻ｔ３）。なお、制御部５０は、ＦＥＴ１３に流れる放電電流を調整してもよい。この場合、制御部５０は、例えば、図５に示すように、ＦＥＴ１３のゲート端子に印加する電圧（ゲート−ソース電圧）を相対的に低くすることで放電電流を制限することができる。この制限により、制御部５０は、放電時に電源回路１０１に過電流が流れることを抑制することができ、過電流によりＦＥＴ１３等に悪影響を及ぼすことを防止できる。制御部５０は、コンデンサＣの放電が完了後、下流側半導体駆動信号（ＯＦＦ）を駆動部２２に出力しＦＥＴ１２をＯＦＦし（時刻ｔ４）、高電圧システム１００を完全にＯＦＦする。なお、時刻ｔ０〜時刻ｔ１までの間は、高電圧システム１００がＯＮし電源回路１０１が通電状態である。時刻ｔ１〜時刻ｔ４までの間は、放電用の回路がＯＮし放電状態である。時刻ｔ４以後は、高電圧システム１００がＯＦＦし電源回路１０１が遮断状態である。
【００３２】
なお、制御部５０は、外部機器から衝突信号（衝突）が出力された直後に、外部機器から半導体駆動信号（ＯＦＦ）が出力される。また、上述の放電用半導体駆動信号（ＯＮ）を出力する場合に時刻ｔ１と時刻ｔ２との間で一定時間設ける理由は、短絡を防止するためである。つまり、当該理由は、ＦＥＴ１１をＯＦＦする動作（時刻ｔ１）とＦＥＴ１３をＯＮする動作（時刻ｔ２）とを同じタイミングで行うと、ＦＥＴ１１及びＦＥＴ１３が同時にＯＮし短絡する可能性があり、この短絡を防止するためである。
【００３３】
次に、図６及び図７を参照して、半導体リレー制御装置１の動作例（短絡動作）について説明する。この例では、高電圧システム１００は、時刻ｔ０で電源回路１０１が通電状態であることを前提とする。つまり、高電圧システム１００は、ＦＥＴ１１、１２がＯＮしＦＥＴ１３がＯＦＦし、高電圧バッテリ２の出力電圧ＶＬが定常電圧ＶＨである。この場合、半導体リレー制御装置１の制御部５０は、電流検出部３０から出力された検出電流に基づいて短絡と判定した場合、上流側半導体駆動信号（ＯＦＦ）を駆動部２１に出力しＦＥＴ１１をＯＦＦする（時刻ｔ１）。これにより、制御部５０は、電源回路１０１を遮断状態とする。このとき、高電圧システム１００は、図７に示すように、ＦＥＴ１１をＯＦＦしたことにより当該ＦＥＴ１１のソース端子に負サージ電圧が発生する場合がある。この場合、制御部５０は、ＦＥＴ１２をＯＮしＦＥＴ１３をＯＦＦしているので、負サージ電圧がＦＥＴ１３のボディダイオードＤ３によりクランプされる。これにより、負サージ電圧は、ＦＥＴ１３のボディダイオードＤ３の順方向電圧に抑制される。つまり、負サージ電圧は、図７に示す高電圧バッテリ２の負極側の電位からＦＥＴ１３のボディダイオードＤ３の順方向電圧ＶＦだけ低い電圧（−ＶＦ）程度に抑制される。この抑制により、制御部５０は、負サージ電圧の過電圧によりＦＥＴ１１等に悪影響を及ぼすことを防止できる。制御部５０は、負サージ電圧を抑制後、下流側半導体駆動信号（ＯＦＦ）を駆動部２２に出力してＦＥＴ１２をＯＦＦし（時刻ｔ２）、高電圧システム１００を完全にＯＦＦする。なお、時刻ｔ０〜時刻ｔ１までの間は、高電圧システム１００がＯＮし電源回路１０１が通電状態である。時刻ｔ１〜時刻ｔ２までの間は、負サージ電圧抑制用の回路がＯＮし負サージ電圧の抑制状態である。時刻ｔ２以後は、高電圧システム１００がＯＦＦし電源回路１０１が遮断状態である。
【００３４】
なお、図７には、負サージ電圧がボディダイオードＤ３によりクランプされない場合における負サージ電圧ＶＳを比較例として示している。この負サージ電圧ＶＳは、半導体耐圧を超える場合がある。また、制御部５０は、短絡と判定した場合、外部機器に異常（短絡）検知信号を出力する。そして、制御部５０は、外部機器に異常（短絡）検知信号を出力後、外部機器から半導体駆動信号（ＯＦＦ）が出力される。
【００３５】
以上のように、実施形態１に係る電源回路１０１は、高電圧バッテリ２と高電圧負荷部３とが接続された回路であって高電圧負荷部３のコンデンサＣが高電圧バッテリ２に並列に接続された回路である。上流側電源回路１０１ａは、電源回路１０１において高電圧バッテリ２の正極と高電圧負荷部３との間の回路である。半導体リレー制御装置１は、ＦＥＴ１１と、ＦＥＴ１２と、ＦＥＴ１３と、制御部５０とを備える。ＦＥＴ１１は、上流側電源回路１０１ａにおいて高電圧バッテリ２の正極と高電圧負荷部３との間に直列に接続される。ＦＥＴ１１は、ＯＮすることで上流側電源回路１０１ａを通電状態とし、ＯＦＦすることで上流側電源回路１０１ａを遮断状態とする。ＦＥＴ１２は、高電圧バッテリ２の負極と高電圧負荷部３との間である下流側電源回路１０１ｂにおいて高電圧バッテリ２の負極と高電圧負荷部３との間に直列に接続される。ＦＥＴ１２は、ＯＮすることで下流側電源回路１０１ｂを通電状態とし、ＯＦＦすることで下流側電源回路１０１ｂを遮断状態とする。ＦＥＴ１３は、コンデンサＣに並列に接続され、ＯＮすることでコンデンサＣの陽極と陰極とを通電状態とし、ＯＦＦすることで陽極と陰極とを遮断状態とする。制御部５０は、ＦＥＴ１１、ＦＥＴ１２、及び、ＦＥＴ１３を制御する。制御部５０は、ＦＥＴ１１及びＦＥＴ１２をＯＮし、且つ、ＦＥＴ１３をＯＦＦすることで電源回路１０１を通電状態とする。制御部５０は、電源回路１０１の通電状態において予め定められた放電要求が入力された場合、ＦＥＴ１１をＯＦＦし、且つ、ＦＥＴ１２及びＦＥＴ１３をＯＮする。
【００３６】
この構成により、半導体リレー制御装置１は、例えば、車両の衝突や漏電等の異常時にコンデンサＣの放電要求が入力された場合、ＦＥＴ１３及びＦＥＴ１２を介してコンデンサＣに充電された電荷を速やかに放電することができる。この放電により、半導体リレー制御装置１は、異常時にコンデンサＣの電圧を所望時間以内に下げることができ、コンデンサＣが高電圧の状態で外部に露出することを防止できる。この結果、半導体リレー制御装置１は、異常時に電源回路１０１を適切に処置することができるので安全性を向上できる。
【００３７】
上記半導体リレー制御装置１において、制御部５０は、ＦＥＴ１３を制御し、当該ＦＥＴ１３に流れる電流を調整する。この構成により、半導体リレー制御装置１は、放電時に電源回路１０１に過電流が流れることを抑制することができ、過電流によりＦＥＴ１３等に悪影響を及ぼすことを防止できる。
【００３８】
上記半導体リレー制御装置１において、高電圧バッテリ２から高電圧負荷部３に電流が流れる方向に対して通電方向が逆向きに設けられ、ＦＥＴ１３のソース端子及びドレイン端子に並列に接続されるボディダイオードＤ３を備える。制御部５０は、電源回路１０１が短絡した場合、ＦＥＴ１１及びＦＥＴ１３をＯＦＦし、且つ、ＦＥＴ１２をＯＮする。この構成により、半導体リレー制御装置１は、ＦＥＴ１１をＯＦＦしたことにより発生する負サージ電圧をボディダイオードＤ３によりクランプして抑制することができる。この抑制により、半導体リレー制御装置１は、負サージ電圧によりＦＥＴ１３等に悪影響を及ぼすことを防止できる。半導体リレー制御装置１は、一つのＦＥＴ１３により負サージ電圧の抑制とコンデンサＣの放電とを実現することができるので、部品点数を削減することができる。この削減により、半導体リレー制御装置１は、回路構成を簡素化でき、回路の大型化を抑制できる。また、半導体リレー制御装置１は、製造コストを抑制できる。
【００３９】
〔実施形態２〕
次に、実施形態２に係る半導体リレー制御装置１Ａについて説明する。なお、実施形態２は、実施形態１と同等の構成要素には同じ符号を付し、その詳細な説明を省略する。実施形態２に係る半導体リレー制御装置１Ａは、抵抗により電流制限を行う点で実施形態１に係る半導体リレー制御装置１と異なる。実施形態２に係る半導体リレー制御装置１Ａは、ＦＥＴ１１と、ＦＥＴ１２と、ＦＥＴ１３と、制御部５０と、プリチャージ回路６０とを備える。プリチャージ回路６０は、電流を制限する回路である。プリチャージ回路６０は、プリチャージ用半導体リレーとしてのＦＥＴ１４と、駆動部２４と、抵抗Ｒとを有する。プリチャージ回路６０は、抵抗Ｒ及びＦＥＴ１４が直列に接続された直列回路６１を構成する。直列回路６１は、ＦＥＴ１２に並列に接続される。ＦＥＴ１４は、高電圧負荷部３から高電圧バッテリ２の負極に流れる電流を通電又は遮断するスイッチング素子である。ＦＥＴ１４は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。ＦＥＴ１４は、ゲート端子、ドレイン端子、及び、ソース端子を有する。ＦＥＴ１４は、ゲート端子が駆動部２４に接続され、ドレイン端子が抵抗Ｒを介して高電圧負荷部３側に接続され、ソース端子が高電圧バッテリ２の負極側に接続される。ＦＥＴ１４は、ゲート端子にＯＮ電圧が印加されることによりドレイン−ソース間に電流が流れる。また、ＦＥＴ１４は、ゲート端子にＯＦＦ電圧が印加されることによりドレイン−ソース間に電流が流れない。ＦＥＴ１４は、駆動部２４により駆動され、抵抗Ｒを介してプリチャージ電流を流す。半導体リレー制御装置１Ａは、例えば、ＦＥＴ１１、１４をＯＮしＦＥＴ１２、１３をＯＦＦすることで、プリチャージ回路６０の抵抗Ｒにより電流が制限されたプリチャージ電流を流す。また、半導体リレー制御装置１Ａは、ＦＥＴ１１、１２をＯＦＦしＦＥＴ１３、１４をＯＮすることで、プリチャージ回路６０を介してコンデンサＣに充電された電荷を放電する。半導体リレー制御装置１Ａは、ＦＥＴ１１、１２をＯＮしＦＥＴ１３、１４をＯＦＦすることで、電源回路１０１を通電状態とする。半導体リレー制御装置１Ａは、ＦＥＴ１１〜１４をＯＦＦすることで、電源回路１０１を遮断状態とする。
【００４０】
以上のように、実施形態２に係る半導体リレー制御装置１Ａは、ＦＥＴ１１と、ＦＥＴ１２と、ＦＥＴ１３と、プリチャージ回路６０と、制御部５０とを備える。ＦＥＴ１１は、上流側電源回路１０１ａにおいて高電圧バッテリ２の正極と高電圧負荷部３との間に直列に接続される。ＦＥＴ１１は、ＯＮすることで上流側電源回路１０１ａを通電状態とし、ＯＦＦすることで上流側電源回路１０１ａを遮断状態とする。ＦＥＴ１２は、高電圧バッテリ２の負極と高電圧負荷部３との間である下流側電源回路１０１ｂにおいて高電圧バッテリ２の負極と高電圧負荷部３との間に直列に接続される。ＦＥＴ１２は、ＯＮすることで下流側電源回路１０１ｂを通電状態とし、ＯＦＦすることで下流側電源回路１０１ｂを遮断状態とする。ＦＥＴ１３は、コンデンサＣに並列に接続され、ＯＮすることでコンデンサＣの陽極と陰極とを通電状態とし、ＯＦＦすることで陽極と陰極とを遮断状態とする。プリチャージ回路６０は、抵抗Ｒ及びＦＥＴ１４が直列に接続された直列回路６１を有し、直列回路６１がＦＥＴ１３に並列に接続される。プリチャージ回路６０は、ＦＥＴ１４がＯＮすることで直列回路６１に電流を流し、ＯＦＦすることで直列回路６１に電流を流さない。制御部５０は、ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３、及び、プリチャージ回路６０を制御する。制御部５０は、ＦＥＴ１１及びＦＥＴ１２をＯＮし、且つ、ＦＥＴ１３、１４をＯＦＦすることで電源回路１０１を通電状態とする。制御部５０は、電源回路１０１の通電状態において予め定められた放電要求が入力された場合、ＦＥＴ１１、１２をＯＦＦし、且つ、ＦＥＴ１３、１４をＯＮする。
【００４１】
この構成により、半導体リレー制御装置１Ａは、例えば、車両の衝突や漏電等の異常時にコンデンサＣの放電要求を入力した場合、コンデンサＣに充電された電荷をプリチャージ回路６０の抵抗Ｒにより制限して放電することができる。また、半導体リレー制御装置１Ａは、高電圧システム１００を起動するとき、プリチャージ回路６０によりプリチャージ電流を流すことができる。
【００４２】
〔変形例〕
次に、実施形態１、２の変形例について説明する。ＦＥＴ１１〜１４は、Ｎチャネル型のＭＯＳＦＥＴを使用する例について説明したが、これに限定されない。ＦＥＴ１１〜１４は、例えば、Ｐチャネル型のＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、トランジスタ等でもよい。ＩＧＢＴやトランジスタ等のようにボディダイオードを有さない放電用半導体リレーをＦＥＴ１３の代わりに使用する場合には、ＦＥＴ１２からＦＥＴ１１に向けて順方向電流が流れるダイオードを放電用半導体リレーに並列接続する必要がある。
【００４３】
また、半導体リレー制御装置１、１Ａは、車両に搭載する例について説明したが、これに限定されない。半導体リレー制御装置１、１Ａは、航空機や船舶、建築物等に搭載してもよい。
【符号の説明】
【００４４】
１  半導体リレー制御装置
２  高電圧バッテリ（直流電源）
３  高電圧負荷部（負荷部）
１１  ＦＥＴ（上流側半導体リレー）
１２  ＦＥＴ（下流側半導体リレー）
１３  ＦＥＴ（放電用半導体リレー）
１４  ＦＥＴ（プリチャージ用半導体リレー）
５０  制御部
６０  プリチャージ回路
Ｒ  抵抗
６１  直列回路
１０１  電源回路
１０１ａ  上流側電源回路
１０１ｂ  下流側電源回路
Ｃ  コンデンサ
Ｄ３  ボディダイオード（ダイオード）
【図１】
2019088121.tif 000003
【図２】
2019088121.tif 000004
【図３】
2019088121.tif 000005
【図４】
2019088121.tif 000006
【図５】
2019088121.tif 000007
【図６】
2019088121.tif 000008
【図７】
2019088121.tif 000009
【図８】
2019088121.tif 000010
【手続補正書】
【提出日】平成31年3月4日(2019.3.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、
前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、
前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、
前記直流電源から前記負荷部に電流が流れる方向に対して通電方向が逆向きに設けられ前記放電用半導体リレーに並列に接続されるダイオードと、
前記上流側半導体リレー、前記下流側半導体リレー、及び、前記放電用半導体リレーを制御する制御部と、を備え、
前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレーをオフすることで前記電源回路を通電状態とし、
前記電源回路が短絡した場合、前記上流側半導体リレー及び前記放電用半導体リレーをオフし、且つ、前記下流側半導体リレーをオンすることで、前記上流側半導体リレーのオフに起因する負サージ電圧を前記ダイオードによりクランプすることを特徴とする半導体リレー制御装置。
【請求項２】
前記制御部は、前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレーをオフし、且つ、前記下流側半導体リレー及び前記放電用半導体リレーをオンする請求項１に記載の半導体リレー制御装置。
【請求項３】
前記制御部は、前記放電用半導体リレーを制御し、当該放電用半導体リレーに流れる電流を調整する請求項１又は２に記載の半導体リレー制御装置。
【請求項４】
コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、
前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、
前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、
抵抗及びプリチャージ用半導体リレーが直列に接続された直列回路を有し前記直列回路が前記下流側半導体リレーに並列に接続され、前記プリチャージ用半導体リレーがオンすることで前記直列回路に電流を流しオフすることで前記直列回路に電流を流さないプリチャージ回路と、
前記直流電源から前記負荷部に電流が流れる方向に対して通電方向が逆向きに設けられ前記放電用半導体リレーに並列に接続されるダイオードと、
前記上流側半導体リレー、前記下流側半導体リレー、前記放電用半導体リレー、及び、プリチャージ用半導体リレーを制御する制御部と、を備え、
前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレー及び前記プリチャージ用半導体リレーをオフすることで前記電源回路を通電状態とし、
前記電源回路が短絡した場合、前記上流側半導体リレー及び前記放電用半導体リレーをオフし、且つ、前記下流側半導体リレーをオンすることで、前記上流側半導体リレーのオフに起因する負サージ電圧を前記ダイオードによりクランプすることを特徴とする半導体リレー制御装置。
【請求項５】
前記制御部は、前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレー及び前記下流側半導体リレーをオフし、且つ、前記プリチャージ用半導体リレー及び前記放電用半導体リレーをオンする請求項４に記載の半導体リレー制御装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る半導体リレー制御装置は、コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、前記直流電源から前記負荷部に電流が流れる方向に対して通電方向が逆向きに設けられ前記放電用半導体リレーに並列に接続されるダイオードと、前記上流側半導体リレー、前記下流側半導体リレー、及び、前記放電用半導体リレーを制御する制御部と、を備え、前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレーをオフすることで前記電源回路を通電状態とし、前記電源回路が短絡した場合、前記上流側半導体リレー及び前記放電用半導体リレーをオフし、且つ、前記下流側半導体リレーをオンすることで、前記上流側半導体リレーのオフに起因する負サージ電圧を前記ダイオードによりクランプすることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記半導体リレー制御装置において、前記制御部は、前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレーをオフし、且つ、前記下流側半導体リレー及び前記放電用半導体リレーをオンすることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体リレー制御装置は、コンデンサを含む負荷部と直流電源とが接続された回路であって前記コンデンサが前記直流電源に並列に接続された電源回路において前記直流電源の正極と前記負荷部との間である上流側電源回路で前記正極と前記負荷部との間に直列に接続され、オンすることで前記上流側電源回路を通電状態としオフすることで前記上流側電源回路を遮断状態とする上流側半導体リレーと、前記直流電源の負極と前記負荷部との間である下流側電源回路で前記負極と前記負荷部との間に直列に接続され、オンすることで前記下流側電源回路を通電状態としオフすることで前記下流側電源回路を遮断状態とする下流側半導体リレーと、前記コンデンサに並列に接続され、オンすることで前記コンデンサの陽極と陰極とを通電状態とし、オフすることで前記陽極と前記陰極とを遮断状態とする放電用半導体リレーと、抵抗及びプリチャージ用半導体リレーが直列に接続された直列回路を有し前記直列回路が前記下流側半導体リレーに並列に接続され、前記プリチャージ用半導体リレーがオンすることで前記直列回路に電流を流しオフすることで前記直列回路に電流を流さないプリチャージ回路と、前記直流電源から前記負荷部に電流が流れる方向に対して通電方向が逆向きに設けられ前記放電用半導体リレーに並列に接続されるダイオードと、前記上流側半導体リレー、前記下流側半導体リレー、前記放電用半導体リレー、及び、プリチャージ用半導体リレーを制御する制御部と、を備え、前記制御部は、前記上流側半導体リレー及び前記下流側半導体リレーをオンし、且つ、前記放電用半導体リレー及び前記プリチャージ用半導体リレーをオフすることで前記電源回路を通電状態とし、前記電源回路が短絡した場合、前記上流側半導体リレー及び前記放電用半導体リレーをオフし、且つ、前記下流側半導体リレーをオンすることで、前記上流側半導体リレーのオフに起因する負サージ電圧を前記ダイオードによりクランプすることを特徴とする。
上記半導体リレー制御装置において、前記制御部は、前記電源回路の通電状態において予め定められた放電要求が入力された場合、前記上流側半導体リレー及び前記下流側半導体リレーをオフし、且つ、前記プリチャージ用半導体リレー及び前記放電用半導体リレーをオンすることが好ましい。