(57)【要約】【課題】パワー半導体素子に閾値電圧の変動が生じたときに、その変動を抑制する。【解決手段】炭化珪素（ＳｉＣ）のパワー半導体素子ＳＷ１，ＳＷ２は、そのゲートに上アーム用駆動装置１Ｕおよび下アーム用駆動装置１Ｄがそれぞれ接続されている。上アーム用駆動装置１Ｕは、パワー半導体素子ＳＷ１の閾値電圧を検出する閾値検出部２Ｕと、検出した閾値電圧の変動に応じて閾値電圧の変動を抑制するゲート信号をパワー半導体素子ＳＷ１に印加する閾値変動抑制部３Ｕとを有している。下アーム用駆動装置１Ｄは、パワー半導体素子ＳＷ２の閾値電圧を検出する閾値検出部２Ｄと、検出した閾値電圧の変動に応じて閾値電圧の変動を抑制するゲート信号をパワー半導体素子ＳＷ２に印加する閾値変動抑制部３Ｄとを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
パワー半導体素子の閾値電圧を検出する閾値検出部と、
前記閾値検出部によって検出された前記閾値電圧の変動に応じて閾値電圧の変動を抑制するゲート信号を前記パワー半導体素子に印加する閾値変動抑制部と、
を備えている、パワー半導体素子の駆動装置。
【請求項２】
前記閾値検出部は、前記パワー半導体素子がオン状態にあるときに前記パワー半導体素子の主電極間の電圧を検出する電圧検出部と、前記主電極間の電圧および前記閾値電圧の相関に基づき前記電圧検出部で検出した前記主電極間の電圧から前記閾値電圧を推測する換算部とを有する、請求項１記載のパワー半導体素子の駆動装置。
【請求項３】
前記閾値変動抑制部は、前記換算部によって推測された前記閾値電圧の変動と前記閾値電圧の変動の許容値とを比較する比較部と、前記比較部によって前記閾値電圧の変動が前記許容値の範囲内にあると判断されたときに前記パワー半導体素子のゲートに正の第１の電圧を印加する第１のスイッチング素子と、前記比較部によって前記閾値電圧の変動が前記許容値よりも高いと判断されたときに前記パワー半導体素子のゲートに負の第２の電圧を印加する第２のスイッチング素子と、前記比較部によって前記閾値電圧の変動が前記許容値よりも低いと判断されたときに前記パワー半導体素子のゲートに前記第１の電圧よりも低い正の第３の電圧を印加する第３のスイッチング素子とを有する、請求項２記載のパワー半導体素子の駆動装置。
【請求項４】
前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子は、前記パワー半導体素子に対して同期整流を行うタイミングでオン動作させる、請求項３記載のパワー半導体素子の駆動装置。
【請求項５】
さらに、前記パワー半導体素子をオンさせるゲート信号を受けてオンされる第１のスイッチング素子と、前記第１のスイッチング素子と前記パワー半導体素子のゲートとの間に接続されて前記第１のスイッチング素子がオンされたときに正のゲート電圧を前記パワー半導体素子のゲートに印加するオン時ゲート抵抗と、前記パワー半導体素子をオフさせるゲート信号を受けてオンされる第２のスイッチング素子とを備え、
前記閾値変動抑制部は、前記換算部によって推測された前記閾値電圧の変動と前記閾値電圧の変動の許容値とを比較し、前記閾値電圧の変動が前記許容値の範囲内にあるとき第１の制御信号を出力し、前記閾値電圧の変動が前記許容値の範囲よりも低いとき第２の制御信号を出力する比較部と、前記パワー半導体素子のゲートと前記第２のスイッチング素子との間に接続され、前記第１の制御信号または前記第２の制御信号を受けて抵抗値が切り替えられ、前記第２のスイッチング素子がオンされたときに負のゲート電圧を前記パワー半導体素子のゲートに印加するオフ時ゲート抵抗とを有する、
請求項２記載のパワー半導体素子の駆動装置。
【請求項６】
前記オフ時ゲート抵抗は、前記第１の制御信号を受けてオンする第３のスイッチング素子と、前記第３のスイッチング素子がオンしたときに接続されて第１の抵抗値を有する第１の抵抗と、前記第２の制御信号を受けてオンする第４のスイッチング素子と、前記第４のスイッチング素子がオンしたときに接続されて前記第１の抵抗値よりも小さな第２の抵抗値を有する第２の抵抗とを有する、請求項５記載のパワー半導体素子の駆動装置。
【請求項７】
前記パワー半導体素子は、ワイドバンドギャップ半導体を用いた半導体装置である、請求項１記載のパワー半導体素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー半導体素子の駆動装置に関し、特にワイドバンドギャップ半導体を用いたパワー半導体素子を駆動中にパワー半導体素子の閾値電圧が変動するのを抑制するパワー半導体素子の駆動装置に関する。
【背景技術】
【０００２】
次世代パワー半導体素子として炭化珪素（ＳｉＣ）半導体素子に代表されるワイドバンドギャップ半導体素子が珪素（Ｓｉ）半導体素子よりも高耐圧、低損失、高速スイッチング、高温動作などが可能になるということで注目されている。しかし、ＳｉＣ半導体素子は、Ｓｉ半導体素子と比較してゲート酸化膜の品質が低いことが知られている。このことが、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）での閾値電圧の変動要因になっている。パワー半導体スイッチング素子では、オン状態とオフ状態との境目となる閾値電圧Ｖｔｈが異常に変動すると、誤オンなどにより回路故障が生じる危険性がある。このような閾値電圧Ｖｔｈの異常な変動を防止するため、ゲート酸化膜の品質向上に向けたＳｉＣ半導体素子の製造方法の提案がなされている（特許文献１，２）。
【０００３】
また、閾値電圧Ｖｔｈの異常な変動を回路の工夫により抑制するようにした技術も知られている（特許文献３）。この特許文献３では、パワー半導体素子のゲート電極に印加するゲート電圧が正のとき、閾値電圧Ｖｔｈが正の方向に変動する性質があることに対し、パワー半導体素子が非導通期間に負のゲート電圧を印加することで閾値電圧Ｖｔｈの変動を抑制することにしている。パワー半導体素子の非導通期間に負のゲート電圧を印加した場合、そのパワー半導体素子に還流電流が流れるようなことがあるとその還流電流は、内蔵ダイオードを流れることになる。内蔵ダイオードは、通電性能がよくないので、閾値電圧Ｖｔｈの変動を抑制するために行うパワー半導体素子のゲート電極への負電圧の印加は、還流電流が内蔵ダイオードを流れない期間に行うことにしている。これにより、還流ダイオードの導通性能の低下を抑制しつつ、トランジスタの閾値電圧の変動を抑制している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−２１３４１４号公報
【特許文献２】国際公開第２０１１／０７４２３７号
【特許文献３】特開２０１３−２０７８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献３による閾値電圧の変動を抑制する方法では、内蔵ダイオードに還流電流が流れないことを検出するために、電力変換回路から負荷に向かって流れる電流を検出する電流検出手段が備えられている。また、閾値電圧の変動は、パワー半導体素子をある時間駆動した場合に生じるものであるため、パワー半導体素子を駆動している間、常に閾値電圧の変動が抑制されているとは限らない。
【０００６】
本発明はこのような点に鑑みてなされたものであり、パワー半導体素子に閾値電圧の変動が生じたときに、その変動に応じて、閾値電圧の変動を抑制するようにしたパワー半導体素子の駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明では、上記の課題を解決するために、パワー半導体素子の駆動装置が提供される。このパワー半導体素子の駆動装置は、パワー半導体素子の閾値電圧を検出する閾値検出部と、閾値検出部によって検出された閾値電圧の変動に応じて閾値電圧の変動を抑制するゲート信号をパワー半導体素子に印加する閾値変動抑制部と、を備えている。
【０００８】
このようなパワー半導体素子の駆動装置によれば、一定時間駆動させたときに閾値電圧が変動したとしても、その変動方向と逆方向に閾値電圧が変動するようにパワー半導体素子を駆動するので、閾値電圧の変動によりパワー半導体素子が誤動作することがなくなる。
【発明の効果】
【０００９】
上記構成のパワー半導体素子の駆動装置は、パワー半導体素子の閾値電圧の変動に応じて閾値電圧の変動を抑制するような動作をするので、パワー半導体素子が誤オンなどの誤動作をすることがなくなるという利点がある。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係るパワー半導体素子の駆動装置を適用したスイッチングレギュレータの出力部を示す図である。
【図２】第２の実施の形態に係るパワー半導体素子の駆動装置を示す図である。
【図３】パワー半導体素子がオン状態でのドレイン・ソース間電圧と閾値電圧との関係を示す図である。
【図４】ＳｉＣ素子をある一定時間駆動させたときに逆導通試験を行ったときの閾値電圧の変動を示す図である。
【図５】第２の実施の形態に係るパワー半導体素子の駆動装置の動作の流れを示すフローチャートである。
【図６】パワー半導体素子のゲート電圧の波形例を示す図であって、（Ａ）は同期整流を行わない場合を示し、（Ｂ）は同期整流を行う場合を示している。
【図７】閾値電圧変動抑制制御時におけるパワー半導体素子のゲート電圧の波形例を示す図である。
【図８】第３の実施の形態に係るパワー半導体素子の駆動装置を示す図である。
【図９】パワー半導体素子のオフ時のゲート抵抗回路を示す図である。
【図１０】パワー半導体素子をある一定時間駆動させたときのオフ時のゲート電圧の波形を示す図である。
【図１１】パワー半導体素子をある一定時間駆動させたときの閾値変動の変化の傾向を示す図である。
【図１２】第３の実施の形態に係るパワー半導体素子の駆動装置の動作の流れを示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、ワイドバンドギャップ半導体のパワー半導体素子を２個用いた同期整流式のスイッチングレギュレータに適用した場合を例に図面を参照して詳細に説明する。なお、図中、同一の符号で示される部分は、同一の構成要素を示している。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。
【００１２】
［第１の実施の形態］
図１は第１の実施の形態に係るパワー半導体素子の駆動装置を適用したスイッチングレギュレータの出力部を示す図である。
【００１３】
スイッチングレギュレータの出力部は、電源とグランドとの間に上アーム用のパワー半導体素子ＳＷ１と下アーム用のパワー半導体素子ＳＷ２が直列に接続されている。ここで、パワー半導体素子ＳＷ１，ＳＷ２は、炭化珪素ＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）であり、それぞれ内蔵ダイオードを有している。パワー半導体素子ＳＷ１のソースとパワー半導体素子ＳＷ２のドレインとの接続点は、インダクタＬの一方の端子に接続され、インダクタＬの他方の端子は、コンデンサＣの一方の端子に接続されている。コンデンサＣの他方の端子は、パワー半導体素子ＳＷ２のソースに接続されている。
【００１４】
パワー半導体素子ＳＷ１のゲートは、上アーム用駆動装置１Ｕに接続されている。上アーム用駆動装置１Ｕは、パワー半導体素子ＳＷ１の閾値電圧Ｖｔｈを検出する閾値検出部２Ｕと、パワー半導体素子ＳＷ１の閾値電圧Ｖｔｈの変動を抑制する閾値変動抑制部３Ｕとを有している。パワー半導体素子ＳＷ２のゲートは、下アーム用駆動装置１Ｄに接続されている。下アーム用駆動装置１Ｄは、パワー半導体素子ＳＷ２の閾値電圧Ｖｔｈを検出する閾値検出部２Ｄと、パワー半導体素子ＳＷ２の閾値電圧Ｖｔｈの変動を抑制する閾値変動抑制部３Ｄとを有している。
【００１５】
以上の構成のスイッチングレギュレータにおいて、パワー半導体素子ＳＷ１，ＳＷ２が交互にスイッチング動作をすることによって、入力された電圧Ｖｉｎは、電圧Ｖｏｕｔに変換され、図示しない負荷に供給される。すなわち、パワー半導体素子ＳＷ１がオンするように駆動されると、電流は、インダクタＬを通って負荷に流れる。次に、パワー半導体素子ＳＷ１がオフすると、インダクタＬに流れていた電流は、流れを維持しようとする。このとき、パワー半導体素子ＳＷ１のオフ動作に同期してパワー半導体素子ＳＷ２をオンすると、パワー半導体素子ＳＷ２による逆導通の電流パスが形成され、パワー半導体素子ＳＷ２のソースからドレインに逆方向の還流電流が流れる。これにより、負荷には、同一方向の電流が継続して流れることになる。
【００１６】
このとき、上アーム用駆動装置１Ｕでは、閾値検出部２Ｕがパワー半導体素子ＳＷ１の閾値電圧Ｖｔｈを監視している。ここで、閾値検出部２Ｕが閾値電圧Ｖｔｈの異常な変動を検出すると、閾値変動抑制部３Ｕがパワー半導体素子ＳＷ１の閾値電圧Ｖｔｈの変動を抑制するようにパワー半導体素子ＳＷ１のゲートを駆動する。同様に、下アーム用駆動装置１Ｄでは、閾値検出部２Ｄがパワー半導体素子ＳＷ２の閾値電圧Ｖｔｈを監視している。ここで、閾値検出部２Ｄが閾値電圧Ｖｔｈの異常な変動を検出すると、閾値変動抑制部３Ｄがパワー半導体素子ＳＷ２の閾値電圧Ｖｔｈの変動を抑制するようにパワー半導体素子ＳＷ２のゲートを駆動する。
【００１７】
このように、上アーム用駆動装置１Ｕおよび下アーム用駆動装置１Ｄは、閾値電圧Ｖｔｈの異常な変動を検出していないときは、通常通りの制御によりパワー半導体素子ＳＷ１，ＳＷ２を駆動する。上アーム用駆動装置１Ｕおよび下アーム用駆動装置１Ｄは、閾値電圧Ｖｔｈの異常な変動を検出したときだけ、パワー半導体素子ＳＷ１，ＳＷ２の駆動方法を閾値電圧Ｖｔｈの変動が抑制される方向に動的に切り替えている。
【００１８】
なお、この実施の形態では、パワー半導体素子ＳＷ１，ＳＷ２をＳｉＣ−ＭＯＳＦＥＴで構成したが、ＳｉＣ素子のＩＧＢＴとＦＷＤ（Free Wheeling Diode）との組み合わせで構成してもよい。
【００１９】
［第２の実施の形態］
図２は第２の実施の形態に係るパワー半導体素子の駆動装置を示す図、図３はパワー半導体素子がオン状態でのドレイン・ソース間電圧と閾値電圧との関係を示す図、図４はＳｉＣ素子をある一定時間駆動させたときに逆導通試験を行ったときの閾値電圧の変動を示す図である。図５は第２の実施の形態に係るパワー半導体素子の駆動装置の動作の流れを示すフローチャートである。なお、第１の実施の形態で示した上アーム用駆動装置１Ｕおよび下アーム用駆動装置１Ｄは、同じ構成を有しているので、この第２の実施の形態では、そのうちの一方の構成だけを示し、他方の構成を省略している。したがって、以下では、特に、上アームおよび下アームの要素を区別しないで説明する場合、要素を示す符号は簡単にしている。すなわち、パワー半導体素子ＳＷ１，ＳＷ２は、パワー半導体素子ＳＷとし、上アーム用駆動装置１Ｕおよび下アーム用駆動装置１Ｄは、駆動装置１としている。また、閾値検出部２Ｕおよび閾値検出部２Ｄは、閾値検出部２とし、閾値変動抑制部３Ｕおよび閾値変動抑制部３Ｄは、閾値変動抑制部３としている。
【００２０】
パワー半導体素子ＳＷの駆動装置１は、電圧検出部１１、換算部１２、比較部１３、ゲートドライバ１４およびスイッチング素子Ｔｒ１，Ｔｒ２，Ｔｒ３を備えている。ここで、電圧検出部１１および換算部１２は、閾値検出部２を構成し、比較部１３、ゲートドライバ１４およびスイッチング素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、閾値変動抑制部３を構成している。
【００２１】
閾値検出部２の電圧検出部１１の入力は、パワー半導体素子ＳＷのドレインおよびソースに接続され、出力は、換算部１２の入力に接続されている。換算部１２の出力は、閾値変動抑制部３の比較部１３の入力に接続され、比較部１３の出力は、ゲートドライバ１４の入力に接続されている。ゲートドライバ１４の出力は、スイッチング素子Ｔｒ１，Ｔｒ２，Ｔｒ３のゲートに接続されている。スイッチング素子Ｔｒ１のドレインは、電圧ＶＨの電源に接続され、スイッチング素子Ｔｒ２のドレインは、電圧ＶＬの電源に接続され、スイッチング素子Ｔｒ３のドレインは、電圧ＶＭの電源に接続されている。電圧ＶＨ，ＶＬ，ＶＭは、ＶＨ＞ＶＭ＞ＶＬの関係を有している。スイッチング素子Ｔｒ１，Ｔｒ２，Ｔｒ３のソースは、パワー半導体素子ＳＷのゲートに接続されている。
【００２２】
パワー半導体素子ＳＷのドレインおよびソースに接続された電圧検出部１１は、パワー半導体素子ＳＷがオン状態でのドレイン・ソース（主電極）間の電圧Ｖｏｎを検出する。この電圧Ｖｏｎの検出は、動作中のパワー半導体素子ＳＷの閾値電圧Ｖｔｈを直接検出することが難しいので、電圧Ｖｏｎから閾値電圧Ｖｔｈを間接的に検出するためのものである。すなわち、図３に示したように、パワー半導体素子ＳＷがオンしているときのドレイン・ソース間の電圧Ｖｏｎの変動は、閾値電圧Ｖｔｈの変動と相関がある。つまり、電圧Ｖｏｎおよび閾値電圧Ｖｔｈは、電圧Ｖｏｎが上がると閾値電圧Ｖｔｈも上がり、電圧Ｖｏｎが下がると閾値電圧Ｖｔｈも下がるという比例関係を有している。閾値検出部２は、この関係を用いて、電圧Ｖｏｎを検出することにより電圧Ｖｏｎと相関のある閾値電圧Ｖｔｈを求め、閾値電圧Ｖｔｈの変動を推測している。
【００２３】
電圧Ｖｏｎの検出は、スイッチングレギュレータの動作を停止させてからパワー半導体素子ＳＷをオンして検出してもよいが、好ましくは、リアルタイム検出を行うのがよい。検出のタイミングは、スイッチングごとに実施してもよいし、一定時間ごとに実施してもよい。ただし、検出間隔が長時間になりすぎるとその間に電圧Ｖｏｎが大きく変動する可能性があるため、１００時間を超えない一定時間ごとに検出を実施するのが望ましい。
【００２４】
その後、換算部１２において、検出した電圧Ｖｏｎの変動から閾値電圧Ｖｔｈの変動が推測される。この推測された閾値電圧Ｖｔｈは、閾値変動抑制部３の比較部１３に送られる。
【００２５】
閾値変動抑制部３において、比較部１３は、推測された閾値電圧Ｖｔｈの変動に対応するパワー半導体素子ＳＷの電気特性を把握し、ゲートドライバ１４が推測された閾値電圧Ｖｔｈの変動に応じてその変動を抑えるようにパワー半導体素子ＳＷを駆動する。また、比較部１３では、閾値電圧Ｖｔｈの許容値を設定する必要がある。
【００２６】
パワー半導体素子ＳＷの電気特性および閾値電圧Ｖｔｈの許容値は、半導体素材、ゲート構造、素子構造、素子作製プロセスなどにより変動する可能性があるため、あらかじめ典型的な素子において検出しておくのが望ましい。
【００２７】
ここで、図４は、あるＳｉＣ素子に逆導通試験を行った際の閾値電圧Ｖｔｈの変動を示している。この図４において、閾値電圧Ｖｔｈは、このＳｉＣ素子においては、ドレイン電流Ｉｄｓ＝１８ｍＡ、ドレイン・ソース間電圧Ｖｄｓ＝２０Ｖとなるときのゲート・ソース間電圧Ｖｇｓとして定義され、このＳｉＣ素子では、約２Ｖである。閾値電圧Ｖｔｈの基準となる電流は、任意であるが、定格電流の１／１０００程度にするのが望ましい。図４によれば、ゲート・ソース間電圧Ｖｇｓを負の値にして内蔵ダイオードに逆導通電流を流すと、閾値電圧Ｖｔｈが低下する方向に変動する。また、ゲート・ソース間電圧Ｖｇｓを＋２．５Ｖ〜＋５Ｖとしたときに逆導通電流が流れると、閾値電圧Ｖｔｈは上昇している。この電圧領域を反転領域と呼ぶ。さらに、ゲート・ソース間電圧ＶｇｓをＶｇｓ＞＋７．５Ｖとしたときには、チャネルが完全に強反転領域となり、このとき閾値電圧Ｖｔｈの変動は、ほぼなくなる。この強反転領域は、通常逆導通と呼ばれ、同期整流で逆導通させるときに最も使われる領域である。そして、閾値電圧Ｖｔｈの許容値は、初期値に対して、回路上、誤オンの発生や損失の増大がないような範囲に決められ、たとえば、初期値±０．１Ｖ程度に設定される。
【００２８】
比較部１３では、以上のようなＳｉＣ素子の電気特性に基づいて、閾値電圧Ｖｔｈの変動に対する対処の方法を判断している。すなわち、比較部１３は、閾値電圧Ｖｔｈの変動がその許容値の範囲内にあるかどうか、閾値電圧Ｖｔｈの変動がその許容値より高いかどうか、そして、閾値電圧Ｖｔｈの変動がその許容値より低いかどうかを比較判断する。ここで、図４の電気特性から閾値電圧Ｖｔｈが低下する方向に変動している場合には、ゲート・ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈが上昇する方向に変動する動作条件にすればよいことが分かる。逆に、閾値電圧Ｖｔｈが上昇する方向に変動している場合には、ゲート・ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈが低下する方向に変動する動作条件にすればよいことが分かる。すなわち、閾値電圧Ｖｔｈが許容値より低い方向に変動していれば、反転領域を逆導通させ、閾値電圧Ｖｔｈが許容値より高い方向に変動していれば、内蔵ダイオードを逆導通させる。
【００２９】
ゲートドライバ１４は、比較部１３での判断結果を基にしてパワー半導体素子ＳＷのゲート電圧Ｖｇを可変する。すなわち、閾値電圧Ｖｔｈが許容値より低い方向に変動していれば、ゲートドライバ１４は、スイッチング素子Ｔｒ３をオンさせ、パワー半導体素子ＳＷのゲート電圧Ｖｇを、たとえば電圧ＶＭの５Ｖにする。これにより、パワー半導体素子ＳＷは、反転領域が逆導通となり、閾値電圧Ｖｔｈが上昇する動作条件となる。逆に、閾値電圧Ｖｔｈが許容値より高い方向に変動していれば、ゲートドライバ１４は、スイッチング素子Ｔｒ２をオンさせ、パワー半導体素子ＳＷのゲート電圧Ｖｇを、たとえば電圧ＶＬの−１０Ｖにする。これにより、パワー半導体素子ＳＷは、内蔵ダイオードが逆導通となり、閾値電圧Ｖｔｈが低下する動作条件となる。また、閾値電圧Ｖｔｈが許容値の範囲内にあってほとんど変動していなければ、ゲートドライバ１４は、スイッチング素子Ｔｒ１をオンさせ、パワー半導体素子ＳＷのゲート電圧Ｖｇを、たとえば電圧ＶＨの１５Ｖにする。これにより、パワー半導体素子ＳＷは、通常逆導通となり、閾値電圧Ｖｔｈが変化しない動作条件となる。
【００３０】
なお、ゲートドライバ１４は、ここでは、閾値電圧Ｖｔｈの変動を抑制することに絞って説明したが、パワー半導体素子ＳＷをオン・オフさせる通常の制御でも使用されている。すなわち、ゲートドライバ１４は、パワー半導体素子ＳＷをオンするとき、スイッチング素子Ｔｒ１をオンさせ、パワー半導体素子ＳＷをオフするときには、スイッチング素子Ｔｒ２をオンさせており、閾値電圧Ｖｔｈの変動抑制制御と兼用している。
【００３１】
次に、以上のパワー半導体素子ＳＷの駆動装置の全体の動作について説明する。パワー半導体素子ＳＷの駆動装置では、図５に示したように、まず、パワー半導体素子ＳＷがオン状態でのドレイン・ソース間の電圧Ｖｏｎを電圧検出部１１が検出する（ステップＳ１）。次に、電圧Ｖｏｎと閾値電圧Ｖｔｈとの関係を用いて、換算部１２が、検出した電圧Ｖｏｎに対応する閾値電圧Ｖｔｈを求め、閾値電圧Ｖｔｈの変動を推測する（ステップＳ２）。比較部１３では、推測された閾値電圧Ｖｔｈとあらかじめ設定された許容値とを比較し（ステップＳ３）、推測された閾値電圧Ｖｔｈが許容値より低いかどうかが判断される（ステップＳ４）。ステップＳ４において、閾値電圧Ｖｔｈが許容値より低いと判断されると、ゲートドライバ１４がスイッチング素子Ｔｒ３をオンしてパワー半導体素子ＳＷを反転領域逆導通の状態にする（ステップＳ５）。
【００３２】
ステップＳ４において、閾値電圧Ｖｔｈが許容値より低くないと判断されると、比較部１３は、閾値電圧Ｖｔｈが許容値以内かどうかを判断する（ステップＳ６）。ステップＳ６において、閾値電圧Ｖｔｈが許容値以内と判断されると、ゲートドライバ１４がスイッチング素子Ｔｒ１をオンしてパワー半導体素子ＳＷを通常逆導通の状態にする（ステップＳ７）。ステップＳ６において、閾値電圧Ｖｔｈが許容値より高いと判断されると、ゲートドライバ１４がスイッチング素子Ｔｒ２をオンしてパワー半導体素子ＳＷを内蔵ダイオード逆導通の状態にする（ステップＳ８）。
【００３３】
ゲートドライバ１４およびスイッチング素子Ｔｒ１，Ｔｒ２，Ｔｒ３によるパワー半導体素子ＳＷの駆動が終わると、パワー半導体素子ＳＷの駆動装置は、一定時間動作を継続させる（ステップＳ９）。すなわち、パワー半導体素子ＳＷの駆動装置は、比較部１３による判断結果を保持し、その判断結果を使って変動抑制制御を一定時間継続させる。一定時間経過すると、パワー半導体素子ＳＷの駆動装置は、ステップＳ１に戻り、ドレイン・ソース間の電圧Ｖｏｎの検出を再開する。
【００３４】
次に、パワー半導体素子ＳＷの駆動装置を図１に示したスイッチングレギュレータの出力部に適用したときの２つのパワー半導体素子ＳＷ１，ＳＷ２の相互の動作について説明する。
【００３５】
図６はパワー半導体素子のゲート電圧の波形例を示す図であって、（Ａ）は同期整流を行わない場合を示し、（Ｂ）は同期整流を行う場合を示している。図７は閾値電圧変動抑制制御時におけるパワー半導体素子のゲート電圧の波形例を示す図である。
【００３６】
パワー半導体素子ＳＷ１，ＳＷ２は、ＰＷＭ（Pulse Width Modulation）制御のゲート信号によって駆動される。ここで、同期整流を行わない場合、図６（Ａ）に示したように、パワー半導体素子ＳＷ１，ＳＷ２の一方のゲートにＰＷＭ制御のゲート信号が印加されている期間、他方のゲートには、一定の電圧ＶＬのゲート電圧Ｖｇが印加されている。このとき、たとえば、上アームのパワー半導体素子ＳＷ１のゲートにＰＷＭ制御のゲート信号が印加されている期間であって、ゲート電圧Ｖｇが電圧ＶＨから電圧ＶＬに遷移した後に流れる還流電流は、パワー半導体素子ＳＷ２に逆並列接続された内蔵ダイオードだけを流れることになる。
【００３７】
一方、同期整流を行う場合、図６（Ｂ）に示したように、パワー半導体素子ＳＷ１，ＳＷ２の一方のゲートにＰＷＭ制御のゲート信号が印加されている期間、他方のゲートには、同期整流のためのＰＷＭ制御のゲート信号が印加されている。ここで、パワー半導体素子ＳＷ１，ＳＷ２の他方は、同期整流のためのＰＷＭ制御のゲート信号が印加されている間、通常逆導通の状態になる。
【００３８】
次に、図７に示した閾値電圧変動抑制制御をパワー半導体素子ＳＷ１またはＳＷ２に対して行う場合について説明する。図７に図示した例では、パワー半導体素子ＳＷ２のみ閾値電圧変動抑制制御を行い、パワー半導体素子ＳＷ１には閾値電圧変動抑制制御を行っていない。
【００３９】
パワー半導体素子ＳＷ２において、その閾値電圧Ｖｔｈがその許容値より高いとき、パワー半導体素子ＳＷ１がＰＷＭ制御している期間、ゲートドライバ１４がスイッチング素子Ｔｒ２をオンのままにしてゲート電圧を電圧ＶＬのままにし、同期整流はしていない。パワー半導体素子ＳＷ２は、閾値電圧Ｖｔｈが低下する方向に変化するゲート電圧Ｖｇがゲートに印加されることになる。また、パワー半導体素子ＳＷ２がＰＷＭ制御している期間、パワー半導体素子ＳＷ１のゲートには、同期整流のためのＰＷＭ制御のゲート信号が印加されている。
【００４０】
パワー半導体素子ＳＷ２の閾値電圧Ｖｔｈがその許容値以内のとき、パワー半導体素子ＳＷ１がＰＷＭ制御している期間、ゲートドライバ１４は、スイッチング素子Ｔｒ１，Ｔｒ２を使ってパワー半導体素子ＳＷ２を同期整流のためのＰＷＭ制御をしている。すなわち、ゲートドライバ１４は、パワー半導体素子ＳＷ２をオンにするタイミングでスイッチング素子Ｔｒ１をオンにし、パワー半導体素子ＳＷ２をオフにするタイミングでスイッチング素子Ｔｒ２をオンにする。これにより、パワー半導体素子ＳＷ２は、オンのときにゲート電圧が電圧ＶＨとなり、オフのときにゲート電圧が電圧ＶＬとなる。つまり、このときのパワー半導体素子ＳＷ２のゲートには、閾値電圧変動抑制制御の必要のない通常の値の電圧ＶＨ，ＶＬが印加される。また、パワー半導体素子ＳＷ２がＰＷＭ制御している期間、パワー半導体素子ＳＷ１のゲートには、同期整流のためのＰＷＭ制御のゲート信号が印加されている。
【００４１】
パワー半導体素子ＳＷ２の閾値電圧Ｖｔｈがその許容値より低いとき、パワー半導体素子ＳＷ１がＰＷＭ制御している期間、ゲートドライバ１４は、スイッチング素子Ｔｒ２，Ｔｒ３を使ってパワー半導体素子ＳＷ２を同期整流のためのＰＷＭ制御をしている。すなわち、ゲートドライバ１４は、パワー半導体素子ＳＷ２をオンにするタイミングでスイッチング素子Ｔｒ３をオンにし、パワー半導体素子ＳＷ２をオフにするタイミングでスイッチング素子Ｔｒ２をオンにする。これにより、パワー半導体素子ＳＷ２は、オンのときにゲート電圧が電圧ＶＭとなり、オフのときにゲート電圧が電圧ＶＬとなる。この結果、パワー半導体素子ＳＷ２は、閾値電圧Ｖｔｈが上昇する方向に変化するゲート電圧Ｖｇがゲートに印加されることになる。また、パワー半導体素子ＳＷ２がＰＷＭ制御している期間、パワー半導体素子ＳＷ１のゲートには、同期整流のためのＰＷＭ制御のゲート信号が印加されている。
【００４２】
以上の図７の例では、閾値電圧変動抑制制御を下アームのパワー半導体素子ＳＷ２に適用した場合を示したが、上アームのパワー半導体素子ＳＷ１にも同様に適用することができる。この場合、上アームのパワー半導体素子ＳＷ１の閾値電圧変動抑制制御は、下アームのパワー半導体素子ＳＷ２の閾値電圧変動抑制制御と異なる時間帯に実施される。
【００４３】
［第３の実施の形態］
図８は第３の実施の形態に係るパワー半導体素子の駆動装置を示す図、図９はパワー半導体素子のオフ時のゲート抵抗回路を示す図である。図１０はパワー半導体素子をある一定時間駆動させたときのオフ時のゲート電圧の波形を示す図、図１１はパワー半導体素子をある一定時間駆動させたときの閾値変動の変化の傾向を示す図である。図１２は第３の実施の形態に係るパワー半導体素子の駆動装置の動作の流れを示すフローチャートである。なお、図８において、図２に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００４４】
この第３の実施の形態に係るパワー半導体素子の駆動装置は、第２の実施の形態に係るパワー半導体素子の駆動装置がゲート電圧を変更して閾値電圧変動を抑制しているのに対し、ゲート抵抗を変更して閾値電圧変動を抑制している。
【００４５】
パワー半導体素子ＳＷの駆動装置１は、電圧検出部１１、換算部１２、比較部１３、スイッチング素子Ｔｒ１１，Ｔｒ１２、ゲート抵抗Ｒｇ、オン時ゲート抵抗Ｒｇ（ｏｎ）およびオフ時ゲート抵抗Ｒｇ（ｏｆｆ）を備えている。ここで、電圧検出部１１および換算部１２は、閾値検出部２を構成し、比較部１３およびオフ時ゲート抵抗Ｒｇ（ｏｆｆ）は、閾値変動抑制部３を構成している。
【００４６】
この駆動装置１では、スイッチング素子Ｔｒ１１，Ｔｒ１２のゲートは、ゲート抵抗Ｒｇを介してゲート信号が入力される入力端子２１に接続されている。スイッチング素子Ｔｒ１１のドレインは、正極ゲート電圧Ｖｇ（＋）に接続され、スイッチング素子Ｔｒ１１のソースは、オン時ゲート抵抗Ｒｇ（ｏｎ）の一方の端子に接続されている。オン時ゲート抵抗Ｒｇ（ｏｎ）の他方の端子は、パワー半導体素子ＳＷのゲートおよびオフ時ゲート抵抗Ｒｇ（ｏｆｆ）の一方の端子に接続されている。オフ時ゲート抵抗Ｒｇ（ｏｆｆ）の他方の端子は、スイッチング素子Ｔｒ１２のソースに接続され、スイッチング素子Ｔｒ１２のドレインは、負極ゲート電圧Ｖｇ（−）に接続されている。ここで、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）は、その制御端子が比較部１３の出力に接続されており、比較部１３が出力する制御信号によって抵抗値が変化する可変抵抗である。
【００４７】
オフ時ゲート抵抗Ｒｇ（ｏｆｆ）は、図９に例示したように、スイッチング素子Ｔｒ１３，Ｔｒ１４と抵抗Ｒｇ１，Ｒｇ２とを備えている。抵抗Ｒｇ１，Ｒｇ２の一方の端子は、オン時ゲート抵抗Ｒｇ（ｏｎ）の他方の端子に接続されている。抵抗Ｒｇ１の他方の端子は、スイッチング素子Ｔｒ１３のソースに接続され、抵抗Ｒｇ２の他方の端子は、スイッチング素子Ｔｒ１４のソースに接続されている。スイッチング素子Ｔｒ１３，Ｔｒ１４のドレインは、スイッチング素子Ｔｒ１２のソースに接続され、スイッチング素子Ｔｒ１３，Ｔｒ１４のゲートは、比較部１３の出力に接続されている。なお、このオフ時ゲート抵抗Ｒｇ（ｏｆｆ）では、抵抗Ｒｇ１，Ｒｇ２の値をＲｇ１＞Ｒｇ２の関係にしている。
【００４８】
以上の構成のパワー半導体素子ＳＷの駆動装置において、電圧検出部１１は、パワー半導体素子ＳＷがオン状態でのドレイン・ソース間の電圧Ｖｏｎを検出し、換算部１２では、検出された電圧Ｖｏｎの変動から閾値電圧Ｖｔｈの変動が推測される。比較部１３では、推測された閾値電圧Ｖｔｈの変動と閾値電圧Ｖｔｈの許容値とを比較し、閾値電圧Ｖｔｈの変動が閾値電圧Ｖｔｈの許容値より低いか、閾値電圧Ｖｔｈの変動が閾値電圧Ｖｔｈの許容値以内かを判断する。なお、閾値電圧Ｖｔｈの許容値は、初期値に対して、誤オンの発生などの問題が出ないような範囲に決められる。
【００４９】
ここで、比較部１３は、閾値電圧Ｖｔｈの変動が閾値電圧Ｖｔｈの許容値以内の場合、スイッチング素子Ｔｒ１３をオンにする制御信号を出力し、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）を抵抗Ｒｇ１に設定する。閾値電圧Ｖｔｈの変動が閾値電圧Ｖｔｈの許容値より低い場合、比較部１３は、スイッチング素子Ｔｒ１４をオンにする制御信号を出力し、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）を抵抗Ｒｇ１よりも値の小さな抵抗Ｒｇ２に設定する。
【００５０】
この閾値変動抑制制御は、パワー半導体素子ＳＷの以下の電気特性に基づいている。すなわち、パワー半導体素子ＳＷをある一定時間駆動させると、オフ時のゲート電圧Ｖｇは、図１０に示したように、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）の値によってアンダーシュート電圧ＵＶの大きさが変化する。なお、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）は、ＡからＤの順に小さくした場合を示している。ここで、アンダーシュート電圧ＵＶは、図中の矢印部の大きさで定義される（図では、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）をＤにしたときの跳ね上がり電圧を示している）。一方、図１１に示したように、パワー半導体素子ＳＷがターンオフするときのアンダーシュート電圧ＵＶを大きくすると、閾値電圧Ｖｔｈの上昇幅が大きくなる傾向がある。このことから、閾値電圧Ｖｔｈの変動が許容値の範囲内であれば、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）の値を大きく（通常の値に）しておくことで、オフ時のゲート電圧Ｖｇは、過剰なアンダーシュート電圧ＵＶの発生が抑制されることが分かる。また、閾値電圧Ｖｔｈが許容値より低下した場合には、閾値電圧Ｖｔｈが上昇する方向に制御すればよい。このためには、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）の値を通常の値より小さくすることで、オフ時のゲート電圧Ｖｇは、アンダーシュート電圧ＵＶが大きくなる方向に変化する。これにより、閾値電圧Ｖｔｈの上昇幅が大きくなることから、閾値電圧Ｖｔｈが許容値から大きく外れることが抑制され、パワー半導体素子ＳＷの閾値電圧Ｖｔｈの変動を抑制することができる。
【００５１】
なお、この閾値変動抑制制御において、閾値電圧Ｖｔｈの検出は、パワー半導体素子ＳＷの動作中にリアルタイムに実施することができるが、定期的に装置を停止し個別に検出してもよい。このときの閾値電圧Ｖｔｈが許容値の範囲内であったときは、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）の通常の値、すなわち、抵抗Ｒｇ１の値は、スイッチング損失などを考慮して決めるのが望ましい。また、閾値電圧Ｖｔｈの検出およびオフ時ゲート抵抗Ｒｇ（ｏｆｆ）の切り替えは、一定時間ごとに行うのがよい。
【００５２】
次に、以上のパワー半導体素子ＳＷの駆動装置の全体の動作について説明する。パワー半導体素子ＳＷの駆動装置では、図１２に示したように、まず、パワー半導体素子ＳＷがオン状態でのドレイン・ソース間の電圧Ｖｏｎを電圧検出部１１が検出する（ステップＳ１１）。次に、電圧Ｖｏｎと閾値電圧Ｖｔｈとの関係を用いて、換算部１２が、検出した電圧Ｖｏｎに対応する閾値電圧Ｖｔｈを求め、閾値電圧Ｖｔｈの変動を推測する（ステップＳ１２）。
【００５３】
比較部１３では、推測された閾値電圧Ｖｔｈとあらかじめ設定された許容値とを比較し（ステップＳ１３）、推測された閾値電圧Ｖｔｈが許容値以内かどうかを判断する（ステップＳ１４）。ステップＳ１４において、閾値電圧Ｖｔｈが許容値以内と判断されると、比較部１３は、スイッチング素子Ｔｒ１３をオンする制御信号を出力し、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）を通常の値の抵抗Ｒｇ１に切り替える（ステップＳ１５）。ステップＳ１４において、閾値電圧Ｖｔｈが許容値より低いと判断されると、比較部１３は、スイッチング素子Ｔｒ１４をオンする制御信号を出力し、オフ時ゲート抵抗Ｒｇ（ｏｆｆ）を通常の値より小さな抵抗Ｒｇ２に切り替える（ステップＳ１６）。
【００５４】
オフ時ゲート抵抗Ｒｇ（ｏｆｆ）の切り替えが終わると、パワー半導体素子ＳＷの駆動装置は、一定時間動作を継続させる（ステップＳ１７）。一定時間経過すると、パワー半導体素子ＳＷの駆動装置は、ステップＳ１１に戻り、ドレイン・ソース間の電圧Ｖｏｎの検出を再開する。
【００５５】
この第３の実施の形態では、検出した閾値電圧Ｖｔｈに基づいてオフ時ゲート抵抗Ｒｇ（ｏｆｆ）を２段階に切り替えているが、必要に応じて３以上の複数段階に切り替えるようにしてもよい。
【符号の説明】
【００５６】
１  駆動装置
１Ｄ  下アーム用駆動装置
１Ｕ  上アーム用駆動装置
２  閾値検出部
２Ｄ  閾値検出部
２Ｕ  閾値検出部
３  閾値変動抑制部
３Ｄ  閾値変動抑制部
３Ｕ  閾値変動抑制部
１１  電圧検出部
１２  換算部
１３  比較部
１４  ゲートドライバ
２１  入力端子
Ｃ  コンデンサ
Ｌ  インダクタ
Ｒｇ（ｏｆｆ）  オフ時ゲート抵抗
Ｒｇ（ｏｎ）  オン時ゲート抵抗
Ｒｇ  ゲート抵抗
Ｒｇ１，Ｒｇ２  抵抗
ＳＷ，ＳＷ１，ＳＷ２  パワー半導体素子
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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