(57)【要約】【課題】電源装置におけるスイッチング素子での無効損失を低減させる。【解決手段】電源装置は、ハイサイド側の第一のスイッチング素子と、ローサイド側の第二のスイッチング素子と、第一のスイッチング素子と第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、第一のスイッチング素子に流れる電流を検出する電流検出手段と、電流検出手段の検出結果が所定の閾値よりも大きい場合には、第一のスイッチング素子および第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、電流検出手段の検出結果が所定の閾値よりも小さい場合には、第一のスイッチング素子および第二のスイッチング素子のいずれか一方または両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段とを有する。【選択図】図１
2019058016.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイド側の第一のスイッチング素子と、
ローサイド側の第二のスイッチング素子と、
前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、
前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、
前記電流検出手段の検出結果が所定の閾値よりも大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記電流検出手段の検出結果が前記所定の閾値よりも小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれか一方または両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段と、
を有することを特徴とする電源装置。
【請求項２】
ハイサイド側の第一のスイッチング素子と、
ローサイド側の第二のスイッチング素子と、
前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、
前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、
前記第一のスイッチング素子および前記第二のスイッチング素子のオンオフ制御時の時比率を検出する時比率検出手段と、
前記時比率検出手段の検出結果に応じた設定値を記憶する記憶手段と、
前記電流検出手段の検出結果と前記時比率検出手段の検出結果に応じた設定値とを比較した結果、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段と、
を有することを特徴とする電源装置。
【請求項３】
電源装置であって、
ハイサイド側の第一のスイッチング素子と、
ローサイド側の第二のスイッチング素子と、
前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、
前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、
前記電源装置の入力電圧を検出する第一の電圧検出手段と、
前記電源装置の出力電圧を検出する第二の電圧検出手段と、
前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値を記憶する記憶手段と、
前記電流検出手段の検出結果と前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値とを比較した結果、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段と、
を有することを特徴とする電源装置。
【請求項４】
ハイサイド側の第一のスイッチング素子と、
ローサイド側の第二のスイッチング素子と、
前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、
前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、
前記第一のスイッチング素子および前記第二のスイッチング素子のオンオフ制御時の時比率を検出する時比率検出手段と、
前記時比率検出手段の検出結果に応じた設定値を記憶する記憶手段と、
前記電流検出手段の検出結果をデジタル化するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの出力と前記時比率検出手段の検出結果に応じた設定値とを比較した結果、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段と、
を有することを特徴とする電源装置。
【請求項５】
電源装置であって、
ハイサイド側の第一のスイッチング素子と、
ローサイド側の第二のスイッチング素子と、
前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、
前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、
前記電源装置の入力電圧を検出する第一の電圧検出手段と、
前記電源装置の出力電圧を検出する第二の電圧検出手段と、
前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値を記憶する記憶手段と、
前記電流検出手段の検出結果をデジタル化するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの出力と前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値とを比較した結果、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段と、
を有することを特徴とする電源装置。
【請求項６】
前記記憶手段が記憶する設定値は、前記第一のスイッチング素子用の設定値と、前記第二のスイッチング素子用の設定値とを含むことを特徴とする請求項２から５のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置として動作可能な電源装置に関するものである。
【背景技術】
【０００２】
近年、デジタルカメラやスマートフォンなどの電子機器に搭載される大規模集積回路（以下、ＬＳＩとする）は、ＬＳＩ設計・製造技術の進歩により、回路の集積化が進み、高度な機能が１チップで実現できるようになった。しかし、製造プロセスの微細化に伴う低電圧化と、高機能化に伴う負荷電流の増大も進み、電源装置に求められる高効率化の要求は厳しくなっている。
【０００３】
電源装置におけるスイッチ素子での無効損失は、主にスイッチ素子をオンオフ動作させる際のスイッチング損失と、スイッチ素子をオンした際の導通損失となる。この無効損失は、入力電圧と、スイッチ素子の発振周波数、後段のデバイスへの供給電圧、後段のデバイスへの負荷電流に応じて、スイッチング損失が支配的な場合と、導通損失が支配的な場合とに分かれる。スイッチ素子にＭＯＳＦＥＴを使用する場合、スイッチング損失と導通損失は、それぞれ全ゲート電荷量Ｑｇと、ドレインとソース間のオン抵抗ＲＯＮの特性によりほぼ決まる。しかし、この二つの特性はトレードオフの関係にあり、負荷電流の増大に対応すべく、ＭＯＳＦＥＴの素子面積を大きくすれば、ＲＯＮは小さくなるが、Ｑｇは増大してしまうことが一般的に知られている。
【０００４】
特許文献１には、入力電圧や負荷電流に応じて、特性の異なる複数のＭＯＳＦＥＴを切り替えて制御することで、ＲＯＮ重視とＱｇ重視とを使い分ける方法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３１９６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されている方法では、特性の異なる複数のスイッチ素子を用意する必要があるため、回路規模が大きくなり、コストアップと部品面積増大につながる。また、スイッチ素子からの配線が長くなることによる無効損失増大、寄生インダクタンスが大きくなり、寄生ダイオードが増えることによる高周波ノイズの増大などが懸念される。
【０００７】
そこで、入力電圧と、スイッチ素子の発振周波数、後段のデバイスへの供給電圧、後段のデバイスへの負荷電流に応じて、電源装置におけるスイッチ素子での無効損失を低減させることが望まれている。
【課題を解決するための手段】
【０００８】
本発明に係る電源装置の一つは、ハイサイド側の第一のスイッチング素子と、ローサイド側の第二のスイッチング素子と、前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、前記電流検出手段の検出結果が所定の閾値よりも大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記電流検出手段の検出結果が前記所定の閾値よりも小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれか一方または両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段とを有する。
【０００９】
本発明に係る電源装置の一つは、ハイサイド側の第一のスイッチング素子と、ローサイド側の第二のスイッチング素子と、前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、前記第一のスイッチング素子および前記第二のスイッチング素子のオンオフ制御時の時比率を検出する時比率検出手段と、前記時比率検出手段の検出結果に応じた設定値を記憶する記憶手段と、前記電流検出手段の検出結果と前記時比率検出手段の検出結果に応じた設定値とを比較した結果、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段とを有する。
【００１０】
本発明に係る電源装置の一つは、電源装置であって、ハイサイド側の第一のスイッチング素子と、ローサイド側の第二のスイッチング素子と、前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、前記電源装置の入力電圧を検出する第一の電圧検出手段と、前記電源装置の出力電圧を検出する第二の電圧検出手段と、前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値を記憶する記憶手段と、前記電流検出手段の検出結果と前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値とを比較した結果、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記電流検出手段の検出結果がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段とを有する。
【００１１】
本発明に係る電源装置の一つは、ハイサイド側の第一のスイッチング素子と、ローサイド側の第二のスイッチング素子と、前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、前記第一のスイッチング素子および前記第二のスイッチング素子のオンオフ制御時の時比率を検出する時比率検出手段と、前記時比率検出手段の検出結果に応じた設定値を記憶する記憶手段と、前記電流検出手段の検出結果をデジタル化するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの出力と前記時比率検出手段の検出結果に応じた設定値とを比較した結果、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段とを有する。
【００１２】
本発明に係る電源装置の一つは、電源装置であって、ハイサイド側の第一のスイッチング素子と、ローサイド側の第二のスイッチング素子と、前記第一のスイッチング素子と前記第二のスイッチング素子とを基準クロックに同期させてスイッチング制御するスイッチング制御手段と、前記第一のスイッチング素子に流れる電流を検出する電流検出手段と、前記電源装置の入力電圧を検出する第一の電圧検出手段と、前記電源装置の出力電圧を検出する第二の電圧検出手段と、前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値を記憶する記憶手段と、前記電流検出手段の検出結果をデジタル化するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの出力と前記第一の電圧検出手段および前記第二の電圧検出手段の検出結果に応じた設定値とを比較した結果、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して大きい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第一の電源を選択し、前記Ａ／Ｄコンバータの出力がスイッチング周期毎に連続して所定時間以上継続して小さい場合には、前記第一のスイッチング素子および前記第二のスイッチング素子のいずれかまたは両方に駆動電圧を供給する電源として第二の電源を選択する駆動電圧切替手段とを有する。
【発明の効果】
【００１３】
本発明によれば、電源装置におけるスイッチ素子の無効損失を低減させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施形態１における電源装置１３の構成要素を説明するためのブロック図である。
【図２】電源装置１３の動作例を説明するための電圧／電流波形を示す図である。
【図３】Ｂｉａｓ切替制御部３５の動作例を説明するためのフローチャートである。
【図４】Ｂｉａｓ切替制御部３５の動作例を説明するための設定テーブルを示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。
【００１６】
［実施形態１］
まず、図１を参照して、電源装置１３の構成要素を説明する。電源装置１３は、後段のデバイスに駆動電力を供給する電源装置であり、例えば、電流モード方式の同期整流型のスイッチング電源装置として動作する。電圧を維持するためのフィードバック機構は、ＰＷＭコンパレータ２４で電圧ループ信号と電流ループ信号を比較することで実現する。電圧ループ信号は出力電圧を出力設定抵抗３０で分圧してエラーアンプ２３で基準電圧２２と比較増幅することで得られる。また、電流ループ信号はメイン側ＰチャネルＦＥＴ（ＱＡ）２０に流れる電流にスロープ補償部３７で不安定動作を防ぐスロープ補償を加えることで得られる。ＱＡ２０に流れる電流はＱＡ２０自身のドレイン−ソース間のオン抵抗による電位差を差動アンプ２９で増幅することによって検出される。後段のＲ−Ｓフリップフロップ２５のリセット入力にはＰＷＭコンパレータ２４の出力が、セット入力にはＰＷＭデューティ制御の基準クロックであるＯＳＣ３１の信号が接続される。このフリップフロップ２５の出力に対し、ＱＡ２０と同期整流側のＮチャネルＦＥＴ（ＱＢ）２１のＦＥＴが同時にオンにならないためのデッドタイムをＰＷＭコントローラ２６で付加する。その駆動信号によって、メイン側ＦＥＴプリドライバ２７と同期側ＦＥＴプリドライバ２８を介してそれぞれＱＡ２０とＱＢ２１がオンオフ制御される。ＱＡ２０とＱＢ２１のオンオフ制御にしたがい、インダクタ１９に流れる電流が制御され、これが平滑コンデンサ３８で平滑されることで一定の出力電圧が得られる。負荷変動などで出力電圧が低くなっている場合は、エラーアンプ２３の出力が上がり、ＰＷＭコンパレータ２４がＨｉｇｈを出力する時間が長くなる。すなわち、ＱＡ２０のオンデューティが大きくなり、出力電圧を上げる方向に制御が働く。入力電圧が低くＱＡ２０の電流の立ち上がりが遅い場合も同様である。逆に、出力電圧が高いときや入力電圧が高い場合はＰＷＭコンパレータ２４がＨｉｇｈを出力する時間が短くなる。すなわち、ＱＡ２０のオンデューティが小さくなり、出力電圧を下げる方向に制御が働く。また、負荷短絡などにより過剰に電流が流れる場合はすぐさまＰＷＭコンパレータ２４がＨｉｇｈを出力することでＱＡ２０をオフし、過電流が長時間流れることを防ぐ。
【００１７】
実施形態１では、ＱＡ２０とＱＢ２１を駆動制御するためのＢｉａｓ電源として、メイン側ＦＥＴプリドライバ２７と同期側ＦＥＴプリドライバ２８に、ＰＷＲ１とＰＷＲ２の電源を選択的に供給できるようにしている。Ｂｉａｓ電源を切替制御するブロックは、Ａ／Ｄコンバータ３３と、ＣＬＫ遅延部３２、記憶部３４、Ｂｉａｓ切替制御部３５、Ｂｉａｓ切替ＳＷ３６とで構成される。電流検出部２９で検出された電流はＡ／Ｄコンバータ３３に入力されデジタル信号に変換される。Ａ／Ｄコンバータ３３のサンプリングは電源制御の基準クロックＯＳＣ３１をＣＬＫ遅延部３２で遅延させたＡＤＣＬＫの立ち上がりエッジで行う。Ａ／Ｄ変換された電流値のデジタルデータは、Ｂｉａｓ切替制御部３５に伝達される。Ｂｉａｓ切替制御部３５では、Ａ／Ｄコンバータ３３からの電流値と、入力電圧、出力電圧、記憶部３４にある設定値から、Ｂｉａｓ切替ＳＷ３６を制御する。Ｂｉａｓ切替ＳＷ３６は、ＱＡ２０とＱＢ２１の駆動電源をそれぞれメイン側ＦＥＴプリドライバ２７と同期側ＦＥＴプリドライバ２８に供給する。ＡＤＣＬＫを遅延させる理由を含め、Ｂｉａｓ切替制御部３５の詳細な動作については後述する。
【００１８】
次に、図２（ａ）〜図２（ｊ）の電圧／電流波形を参照して、電源装置１３の動作例を説明する。
【００１９】
図２（ａ）は電源装置１３の基準ＣＬＫ（ＯＳＣ）３１を示し、電源装置１３内のブロックはこのＯＳＣ３１の信号に同期して動作する。図２（ｂ）は電源装置１３から引かれる負荷電流を示す。ここでは説明の簡略化のため周波数ｆＬの正弦波としている。図２（ｃ）は電源装置１３が後段のデバイスへ供給する出力電圧を示している。理想的には一定値であるが、実際にはここに示すように図２（ｂ）の負荷変動に対して追従しきれず揺らぐ成分や、スイッチングに同期したリップル電圧成分が存在する。図２（ｄ）は分圧された図２（ｃ）をエラーアンプ２３で基準値と比較増幅した結果である。図２（ｃ）が設定値どおりの出力であればゼロになるが、実際には前述のような誤差が発生するため、その誤差分が反転増幅される。図２（ｅ）はＱＡ２０の状態、図２（ｆ）はＱＢ２１の状態を示す波形である。便宜上オンをＨｉｇｈ、オフをＬｏｗで示している。前述のようにＲ−Ｓフリップフロップ２５のセット入力にはＯＳＣ３１の信号が、リセット入力にはＰＷＭコンパレータ２４の出力が接続されている。この構成により、サイクル開始時のＯＳＣ立ち上がりとともにフリップフロップ２５の出力はＨｉｇｈ、すなわちＱＡ２０のオン信号が出力される。ＱＡ２０がオンし、流れる電流が多くなって電流ループ信号電位が電圧ループ信号電位を超えると、ＰＷＭコンパレータ２４がＨｉｇｈを出力し、フリップフロップ２５にリセット信号が入力されてフリップフロップ２５の出力がＬｏｗ、すなわちＱＡ２０のオフ信号が出力される。このため、オンオフを合わせた１サイクル周期は必ずＯＳＣ周期に等しくなる。なお、図２（ｆ）には前述の貫通防止のデッドタイムが追加されている。図２（ｇ）はインダクタ１９の電流を示す。ＱＡ２０がオンすると、バッテリ１８−ＱＡ２０−インダクタ１９の経路で負荷電流Ｉｏがインダクタ１９に流れることにより、インダクタ１９にエネルギーが蓄えられる。この場合の電流傾きｄＩ／ｄｔ＿ｏｎは、
ｄＩ／ｄｔ＿ｏｎ＝（Ｖｉ−Ｖｏ）／Ｌ・・・（式１）
で表される。ＯＳＣの１サイクルの短い時間内において、通常の条件下ではＶｉ、Ｖｏ、Ｌはほぼ一定であるので、ｄＩ／ｄｔは固定値となり、インダクタ１９の電流は一次関数で線形的に増加する。この場合、ＱＢ２１はオフしており、バッテリ１８がＧＮＤへショートしないようになっている。その後、ＰＷＭコンパレータ２４の出力がＨｉｇｈになる条件が成立し、ＱＡ２０のオフ期間になると、ＱＢ２１がオンし、インダクタ１９に蓄えられたエネルギーはＧＮＤ−ＱＢ２１−インダクタ１９の経路で放出される。この場合の電流傾きｄＩ／ｄｔ＿ｏｆｆは、
ｄＩ／ｄｔ＿ｏｆｆ＝−Ｖｏ／Ｌ・・・（式２）
で表され、同様に一次関数で線形的に減少する。オンオフのサイクルで三角波状の連続的な電流波形となり、その平均電流は図２（ｂ）の負荷電流に等しくなる。図２（ｈ）は電流検出部２９の出力である。ＱＡ２０に流れる電流をＱＡ２０自身のオン抵抗で電圧変換された波形となる。ＱＡ２０の電流はＱＡ２０がオンの場合にしか流れず、その場合の電流は図２（ｇ）のインダクタ１９の電流に等しいため、図に示すような立ち上がりの傾きがインダクタ１９の電流に比例した台形状の波形となる。この図では分かりやすいようにインダクタ１９の電流と傾きを同じにしてある。図２（ｉ）はＡ／Ｄコンバータ３３のサンプリングＣＬＫであるＡＤＣＬＫを示す。ＡＤＣＬＫをＯＳＣ３１の信号に対して遅延させている理由はサンプリングのタイミング調整のためである。前述のＲ−Ｓフリップフロップ２５やＰＷＭコントローラ２６の動作遅延や、ゲート信号の立ち下がりからＰチャネルＦＥＴの電流立ち上がりまでの遅延により、ＯＳＣ３１の信号の立ち上がりからＱＡ２０の電流立ち上がりまでは遅れが出る。そのため、ＯＳＣ３１の信号の立ち上がりでサンプリングするとＡ／Ｄ値はゼロ近辺の値しか得られない。一方で、遅延量を大きくしすぎると負荷電流が多くなった場合や入力電圧が高くなった場合など、オンデューティが小さくなる場合にオフ区間でサンプリングしてしまう可能性がある。ここではこれらの条件を考慮し遅延量ｔｄを１サイクル期間の約３０％としているが、入出力電圧によって遅延量ｔｄは変更しても構わない。図２（ｊ）は図２（ｉ）のＡＤＣＬＫにしたがい、図２（ｈ）の電流検出部２９の電流信号をＡ／Ｄサンプリングした結果である。１サイクルごとに離散化されるが、図２（ｂ）の負荷電流に近い電流値のデジタルデータが得られている。
【００２０】
次に、図３のフローチャートと図４の設定テーブル（以下、ＬＵＴと称する）とを参照して、Ｂｉａｓ切替制御部３５の動作例を説明する。図４に示すＬＵＴは、記憶部３４に記憶されている。
【００２１】
Ｂｉａｓ切替制御部３５は入出力電圧と負荷電流から、ＱＡ２０とＱＢ２１の駆動電圧を選択して、Ｂｉａｓ切替ＳＷ部３６を制御し、ＱＡ２０とＱＢ２１での電力損失を最小化するための制御手段である。まず、Ｂｉａｓ切替制御部３５は入力電圧値と出力電圧値を検出する（ステップＳ３０１）。ここで、入力電圧値と出力電圧値は、そのまま不図示のＡ／Ｄに入力してデータ値を得てもよいし、不図示のＣＰＵからデジタルデータとして不図示の通信手段を介して得てもよい。次に、Ｂｉａｓ切替制御部３５は記憶部３４に記憶されたＬＵＴ（図４参照）からＱＡ２０とＱＢ２１の駆動電圧を切り替えるための負荷電流閾値を読み出す（ステップＳ３０２）。ＬＵＴには、所定の入出力電圧値に対して、ＱＡ２０とＱＢ２１をＰＷＲ１で駆動した場合の電力損失と、ＰＷＲ２で駆動した場合の電力損失の大小関係における、負荷電流によって入れ替わる閾値が予め用意されている。つまり、Ｂｉａｓ切替制御部３５は、ある入出力状態におけるＱＡ２０とＱＢ２１の駆動電圧を、負荷電流に応じてＰＷＲ１とＰＷＲ２のどちらを選択すれば電力損失が小さくなるのかを、ＬＵＴから読み出すことができる。次に、Ｂｉａｓ切替制御部３５は、Ａ／Ｄコンバータ３３からのデータ値を、ＬＵＴから読み出した負荷電流閾値と比較する（ステップＳ３０３およびＳ３０４）次に、Ｂｉａｓ切替制御部３５は、Ａ／Ｄコンバータ３３からのデータ値が、ＬＵＴから読み出した負荷電流閾値を所定時間以上継続して上回っていればＰＷＲ２を、所定時間以上継続して下回っていればＰＷＲ１を選択する（ステップＳ３０５〜Ｓ３０８）。次に、Ｂｉａｓ切替制御部３５は、Ｂｉａｓ切替ＳＷ部３６をＯＳＣ３１の信号に同期させて制御し、ＱＡ２０とＱＢ２１を駆動する電圧として、ＰＷＲ１とＰＷＲ２の電源を切り替える（ステップＳ３０９およびステップＳ３１０）。例えば、入力電圧が３．５Ｖ、出力電圧が１．０Ｖで、負荷電流が０．５Ａで所定時間以上継続して安定していれば、Ｂｉａｓ切替ＳＷ部３６ではＬＵＴによりＰＷＲ２が選択されており、ＰＷＲ２でＱＡ２０とＱＢ２１を駆動している状態となる。ここで、電子機器の駆動モードが変わり、負荷電流が所定時間以上継続して０．１Ａとなった場合は、Ｂｉａｓ切替制御部３５がＢｉａｓ切替ＳＷ部３６をＯＳＣ３１の信号に同期させて制御し、ＱＡ２０とＱＢ２１の駆動電圧をＰＷＲ１に切り替える。駆動電圧を切り替える際は、必ずいずれかの電源に接続された状態であり、Ｂｉａｓ切替ＳＷ部３６の出力がオープン状態になることはないように制御されている。ここで、負荷電流閾値との比較で、所定時間以上継続していることを条件としているのは、過渡的なラッシュ電流を検出した際に、ＱＡ２０とＱＢ２１の駆動電圧を切替制御させたくないためである。仮に、上述した条件がないと、負荷電流が閾値未満の状態から、ラッシュ電流により負荷電流閾値を上回った場合は、ＱＡ２０とＱＢ２１の駆動電圧を切換制御することになる。しかし、ラッシュ電流の時間が、ＯＳＣ３１の１周期未満で合った場合、駆動電圧を切替制御するのはラッシュ電流がなくなった後になるため、必要のない切替制御となってしまう。また、実施形態１では、Ａ／Ｄコンバータ３３のサンプリング周波数をＯＳＣ３１と同じくしているが、サンプリング周波数を下げた場合は、上述した必要のない切替制御をしている時間が長くなり、その間は余計な無効損失を発生させてしまうことになる。また、過渡的な負荷電流の変化に追従して、ＱＡ２０とＱＢ２１の駆動電圧を切替制御しても、大きな省電効果は得られず、電池の消耗を減らして機器の駆動時間を長くすることはできない。また、負荷電流閾値を跨ぐような、連続した負荷電流の変動が合った場合に、それに追従してＱＡ２０とＱＢ２１の駆動電圧を切替制御すると、Ｂｉａｓ切替ＳＷ部３６で発生する無効損失やスイッチングノイズの影響が懸念される。よって、負荷電流閾値との比較で、所定時間以上継続していることを条件にすることで、無効損失やスイッチングノイズの増加を抑制できる。
【００２２】
このように、電源装置１３によれば、入力電圧と、スイッチ素子の発振周波数、後段のデバイスへの供給電圧、後段のデバイスへの負荷電流に応じて、電源装置におけるスイッチ素子の無効損失を低減させることができる。
【００２３】
［他の実施形態］
本発明の実施形態は上述の実施形態１に限定されるものではない。発明の要旨を逸脱しない範囲で変更または修正された実施形態１も本発明の実施形態に含まれる。
【００２４】
例えば、実施形態１では、ＱＡ２０の電流検出をＱＡ自身のドレイン−ソース間のオン抵抗による電位差を差動アンプで増幅することで実現しているが、カレントミラー構成でミラーリングしたＦＥＴの電流を検出してもよい。
【００２５】
例えば、実施形態１では、ＱＡ２０で電流検出しているが、ＱＢ２１で電流検出しても構わない。
【００２６】
例えば、実施形態１では、Ａ／Ｄコンバータ３３のサンプリング周期を電源の基準クロックと同じにしているが、別のクロックを用いてサンプリングしても構わない。
【００２７】
例えば、実施形態１では、Ａ／Ｄコンバータ３３で負荷電流をサンプリングしているが、電流検出部２９からの出力をデジタル変換せずに所定の閾値と比較して、スイッチング周期毎に連続して所定時間以上継続することを検出するようにしても構わない。
【００２８】
例えば、実施形態１では、入出力電圧を検出して、それに応じた電流閾値と比較しているが、ＱＡ２０とＱＢ２１のオンオフ制御時の時比率を検出して、その時比率に応じた電流閾値と比較するようにしても構わない。
【００２９】
例えば、実施形態１では、負荷電流閾値を一つの固定値として説明したが、負荷電流が増加する際の閾値と、負荷電流が減少する際の閾値に所定の幅を持たせて、閾値付近でのチャタリング動作を防止しても構わない。
【００３０】
例えば、実施形態１では、ＱＡ２０とＱＢ２１の駆動電圧を同時に切替制御しているが、それぞれ別々の負荷電流閾値を持たせて、別々の駆動電圧で制御しても構わない。
【００３１】
例えば、実施形態１では、スイッチ素子の発振周波数を固定としているが、設定可能な発振周波数毎に負荷電流閾値を持たせて、切替制御しても構わない。
【００３２】
例えば、実施形態１では、駆動電圧としてＰＷＲ１とＰＷＲ２の２つの電源を切り替えているが、３つ以上の電源を切り替えても構わない。
【符号の説明】
【００３３】
１３：電源装置
１８：バッテリ
１９：インダクタ
２０：メイン側ＰｃｈＦＥＴ（ＱＡ）
２１：同期側ＮｃｈＦＥＴ（ＱＢ）
２２：基準電圧用Ｄ／Ａコンバータ
２３：エラーアンプ
２４：ＰＷＭコンパレータ
２５：Ｒ−Ｓフリップフロップ
２６：ＰＷＭコントローラ
２７：メイン側ＦＥＴプリドライバ
２８：同期側ＦＥＴプリドライバ
２９：電流検出部
３０：電圧設定抵抗
３１：基準ＣＬＫ（ＯＳＣ）
３２：ＣＬＫ遅延部
３３：Ａ／Ｄコンバータ
３４：記憶部
３５：Ｂｉａｓ切替制御部
３６：Ｂｉａｓ切替ＳＷ部
３７：スロープ補償部
３８：平滑コンデンサ
【図１】
2019058016.tif 000003
【図２】
2019058016.tif 000004
【図３】
2019058016.tif 000005
【図４】
2019058016.tif 000006