(57)【要約】  【課題】ブリッジレスコンバータにおいてダイオードの順方向電圧による電力損失を低減させる。  【解決手段】フルブリッジ回路１４を備えた整流回路１において、交流電源の交流電圧の極性を検出する極性検出部１３と、交流電源の入力電流を検出する入力電流検出部５と、検出された交流電圧の極性、及び検出された入力電流が入力され、ＭＯＳＦＥＴをオンオフ制御する制御部２０とを備える。そして制御部２０は、入力電流が予め定めた電流閾値を超えている間、入力電流が流れる寄生ダイオードを有するＭＯＳＦＥＴをオンにする。【選択図】図１
2019221079.tif 000002
【特許請求の範囲】
【請求項１】
入力される交流電源を整流して直流電圧を出力する整流回路であって、
前記整流回路は、
第１スイッチ素子から第４スイッチ素子の４つのスイッチ素子と、
各前記スイッチ素子にそれぞれ並列に接続されたダイオードと、
前記交流電源の交流電圧の極性を検出する極性検出手段と、
前記交流電源の入力電流における正方向電流と負方向電流とを検出する入力電流検出手段と、
検出された前記交流電圧の極性、及び検出された前記入力電流が入力され、前記スイッチ素子をオンオフ制御する制御手段とを備え、
前記制御手段は、
前記交流電圧の正の半周期の期間内に前記第１スイッチ素子及び前記第４スイッチ素子をオンして前記正方向電流を流し、
前記交流電圧の負の半周期の期間内に前記第２スイッチ素子及び前記第３スイッチ素子をオンして前記負方向電流を流し、
前記正方向電流が予め定めた正電流閾値を超えている間、前記第１スイッチ素子又は前記第４スイッチ素子をオンし、前記負方向電流が予め定めた負電流閾値を超えている間、前記第２スイッチ素子又は前記第３スイッチ素子をオンすることを特徴とする整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流回路に係わり、より詳細には、整流による電力損失を低減させたブリッジレスコンバータに関する。
【背景技術】
【０００２】
従来、ブリッジレスコンバータは図４に示す回路が開示されている（例えば、特許文献１参照。）。このブリッジレスコンバータ１００は、スイッチ素子１１１とスイッチ素子１１２がトーテムポール型に接続され、また、スイッチ素子１１７とスイッチ素子１１８がトーテムポール型に接続されており、これらはさらに並列に接続されてフルブリッジ回路１０１を形成している。なお、スイッチ素子１１７にはダイオード１１３が、また、スイッチ素子１１８にはダイオード１１４が、それぞれ並列に接続されている。
【０００３】
そして、スイッチ素子１１１とスイッチ素子１１２の接続点には交流電源の一方の電極が、スイッチ素子１１７とスイッチ素子１１８の接続点には交流電源の他方の電極が、それぞれ接続されている。さらに、スイッチ素子１１１とスイッチ素子１１７の接続点が平滑コンデンサ１０３の正極と電源出力端１０４の正極に、スイッチ素子１１２とスイッチ素子１１８の接続点が平滑コンデンサ１０３の負極と電源出力端１０５の負極にそれぞれ接続されている。
【０００４】
一方、ブリッジレスコンバータ１００は、ブリッジレスコンバータ１００に入力される交流電圧を検出する交流電圧検出部１０４と、この検出された交流電圧が入力され、また、スイッチ素子１１１、スイッチ素子１１２、スイッチ素子１１７、スイッチ素子１１８のオンオフをそれぞれ制御するＳ１、Ｓ２、Ｓ３、Ｓ４の各信号が出力されるコントローラ１０５を備えている。
【０００５】
図５はブリッジレスコンバータ１００の動作を説明する説明図である。
図５の横軸は時間であり、図５の縦軸に関して、図５（１）は交流電圧を、図５（２）は入力電流を、図５（３）〜図５（６）はＳ１〜Ｓ４の各信号をそれぞれ示している。なお、ｔ２０〜ｔ３２は時刻である。
【０００６】
図５（１）に示すようにｔ２０〜ｔ２６は交流電圧の正の半周期であり、ｔ２６〜ｔ３２は交流電圧の負の半周期である。コントローラ１０５は、交流電圧検出部１０４を介して交流電圧の極性を監視しており、正の半周期で最大電圧となるｔ２３を中心としたｔ２２〜ｔ２４の固定期間において、Ｓ１信号とＳ４信号をハイレベルにしてスイッチ素子１１１とスイッチ素子１１８を共にオンとする。
【０００７】
このため、ダイオード１１４に流れるべき電流が、オン抵抗がほとんどないスイッチ素子１１８に流れるため、ｔ２２〜ｔ２４の期間で発生する電力損失を低減するようになっている。なお、同様に負の半周期で最低電圧となるｔ２９を中心としたｔ２８〜ｔ３０の固定期間において、Ｓ２信号とＳ３信号をハイレベルにしてスイッチ素子１１２とスイッチ素子１１７を共にオンとする。これにより、ダイオード１１３による電力損失を低減するようになっている。
【０００８】
しかしながら、ｔ２１〜ｔ２２とｔ２４〜ｔ２５の期間は電流がダイオード１１４に流れるため、ダイオード１１４の順方向電圧による電力損失が発生していた。同様にｔ２７〜ｔ２８とｔ３０〜ｔ３１の期間は電流がダイオード１１３に流れるため、ダイオード１１３の順方向電圧による電力損失が発生していた。なお、ｔ２２〜ｔ２４やｔ２８〜ｔ３０の期間を長くすると電力損失をさらに低減できるが、長くしすぎると平滑コンデンサ１０の電圧よりも交流電圧が低い時にスイッチ素子をオンすることになり、平滑コンデンサ１０３から交流電源に向かって電流が逆流する場合があり、この期間を長くするには限度があった。
さらに、空気調和機など消費電力の変動が大きい機器にこのブリッジレスコンバータ１００を用いた場合、負荷の変動に対応して入力電流が流れる期間が変動するため、固定の期間でスイッチ素子をオンする従来の技術ではダイオードの順方向電圧により発生する電力損失を十分に低減できない問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１８−４２３４０号公報（段落番号００５６〜００５９）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は以上述べた問題点を解決し、ブリッジレスコンバータにおいてダイオードの順方向電圧による電力損失を低減させる。
【課題を解決するための手段】
【００１１】
本発明は上述の課題を解決するため、本発明の請求項１に記載の発明は、
入力される交流電源を整流して直流電圧を出力する整流回路であって、
前記整流回路は、
第１スイッチ素子から第４スイッチ素子の４つのスイッチ素子と、
各前記スイッチ素子にそれぞれ並列に接続されたダイオードと、
前記交流電源の交流電圧の極性を検出する極性検出手段と、
前記交流電源の入力電流における正方向電流と負方向電流とを検出する入力電流検出手段と、
検出された前記交流電圧の極性、及び検出された前記入力電流が入力され、前記スイッチ素子をオンオフ制御する制御手段とを備え、
前記制御手段は、
前記交流電圧の正の半周期の期間内に前記第１スイッチ素子及び前記第４スイッチ素子をオンして前記正方向電流を流し、
前記交流電圧の負の半周期の期間内に前記第２スイッチ素子及び前記第３スイッチ素子をオンして前記負方向電流を流し、
前記正方向電流が予め定めた正電流閾値を超えている間、前記第１スイッチ素子又は前記第４スイッチ素子をオンし、前記負方向電流が予め定めた負電流閾値を超えている間、前記第２スイッチ素子又は前記第３スイッチ素子をオンすることを特徴とする。
【発明の効果】
【００１２】
以上の手段を用いることにより、本発明による整流回路によれば、ダイオードの順方向電圧による電力損失を低減させる。
【図面の簡単な説明】
【００１３】
【図１】本発明による整流回路の実施例を示すブロック図である。
【図２】本発明による整流回路に流れる電流を説明するブロック図である。
【図３】本発明による整流回路の動作を説明する説明図である。
【図４】従来の整流回路を示すブロック図である。
【図５】従来の整流回路の動作を説明する説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を、添付図面に基づいた実施例として詳細に説明する。
【実施例１】
【００１５】
図１は本発明による整流回路１の実施例を示すブロック図である。
この整流回路１は、図示しない交流電源が接続される入力端２と入力端３と、フルブリッジ回路１４と、直流電圧が出力される正極出力端１１及び負極出力端１２と、正極出力端１１と負極出力端１２の間に接続され、印加される電圧を平滑する平滑コンデンサ１０と、リアクタ４と、例えばカレントトランスである入力電流検出部（入力電流検出手段）５と、入力端２と入力端３との間に接続され、交流電圧の極性を検出する極性検出部（極性検出手段）１３と、フルブリッジ回路１４を制御する制御部２０を備えている。
なお、極性検出部１３は、例えばフォトカプラを用いており、この内部のフォトダイオードに電流が流れる時、つまり、交流電圧が正の半周期の時にハイレベルの極性信号を、また、負の半周期の時にはフォトダイオードに電流が流れないためローレベルの極性信号を、それぞれ出力する。
【００１６】
フルブリッジ回路１４は、スイッチ素子として例えばＭＯＳＦＥＴを４個用いたものであり、この各ＭＯＳＦＥＴには並列にダイオードがそれぞれ接続されている。なお、ＭＯＳＦＥＴの代わりにＩＧＢＴやトランジスタを用いてもよい。ＭＯＳＦＥＴの場合には内部に寄生ダイオードを有しているため、ダイオードを追加する必要がない。
具体的に本実施例のフルブリッジ回路１４は、寄生ダイオード６ａを有する第１ＭＯＳＦＥＴ（第１スイッチ素子）６と、寄生ダイオード７ａを有する第２ＭＯＳＦＥＴ（第２スイッチ素子）７と、寄生ダイオード８ａを有する第３ＭＯＳＦＥＴ（第３スイッチ素子）８と、寄生ダイオード９ａを有する第４ＭＯＳＦＥＴ（第４スイッチ素子）９を備え、これらでフルブリッジ回路１４が構成されている。なお、各寄生ダイオード（ダイオード）は各ＭＯＳＦＥＴに並列に接続されている。
【００１７】
そして、フルブリッジ回路１４は、第１ＭＯＳＦＥＴ６のソース端子と第２ＭＯＳＦＥＴ７のドレイン端子が接続され、第１ＭＯＳＦＥＴ６のドレイン端子は正極出力端１１に、第２ＭＯＳＦＥＴ７のソース端子は負極出力端１２に接続されている。同様に第３ＭＯＳＦＥＴ８のソース端子と第４ＭＯＳＦＥＴ９のドレイン端子が接続され、第３ＭＯＳＦＥＴ８のドレイン端子は正極出力端１１に、第４ＭＯＳＦＥＴ９のソース端子は負極出力端１２に接続されている。
なお、第１ＭＯＳＦＥＴ６のソース端子はリアクタ４を介して入力端２に、また、第３ＭＯＳＦＥＴ８のソース端子は入力電流検出部５を介して入力端３に、それぞれ接続されている。
【００１８】
一方、制御部２０は、スイッチ制御部２１と、負電流監視部２２と、正電流監視部２３と、第１アンド回路２４と、第２アンド回路２５が備えられている。
スイッチ制御部２１はハイレベルで電源電圧の正の半周期を、ローレベルで負の半周期を示す極性信号が入力されており、この極性に従ってフルブリッジ回路内の各ＭＯＳＦＥＴをオンオフさせる各ゲートの信号、つまり、第１ＭＯＳＦＥＴ６用のゲート１信号、第２ＭＯＳＦＥＴ７用のゲート２信号、第３ＭＯＳＦＥＴ８用のスイッチ３信号、第４ＭＯＳＦＥＴ９用のスイッチ４信号をそれぞれ生成する。なお、スイッチ３信号とスイッチ４信号は後述する構成により、タイミングが修正されてゲート３信号とゲート４信号としてフルブリッジ回路１４へ出力される。
【００１９】
負電流監視部２２と正電流監視部２３には入力電流信号が入力されている。負電流監視部２２は、入力電流が予め定めた負電流閾値（−０．５アンペア）を超えない時、つまり、入力電流が−０．５アンペアより大きい場合、負電流信号をローレベルにする。そして、負電流監視部２２は、入力電流が負電流閾値なったか、負電流閾値を超えた時に負電流信号をローレベルからハイレベルにして第１アンド回路２４へ出力する。一方、第１アンド回路２４はスイッチ信号３が入力されており、この入力の論理積の結果をゲート３信号として第３ＭＯＳＦＥＴ８のゲート端子へ出力する。
【００２０】
同様に正電流監視部２３は、入力電流が予め定めた正電流閾値（＋０．５アンペア）未満の時に正電流信号をローレベルにする。そして、正電流監視部２３は、入力電流が正電流閾値以上になった時に正電流信号をローレベルからハイレベルにして第２アンド回路２５へ出力する。一方、第２アンド回路２５はスイッチ信号４が入力されており、この入力の論理積の結果をゲート４信号として第４ＭＯＳＦＥＴ９のゲート端子へ出力する。
【００２１】
図２は本発明による整流回路に流れる電流を説明するブロック図であり、図１のブロック図を簡略化したものである。なお、入力端２からリアクタ４の方向に流れる電流を正方向電流（実線の矢印で図示）、また、これとは逆に入力端３から流れ込む電流を負方向電流（破線の矢印で図示）と呼称する。  
【００２２】
正方向電流は、入力端２からリアクタ４、第１ＭＯＳＦＥＴ６の寄生ダイオード６ａ、正極出力端１１、さらに、図示しない負荷を経由して負極出力端１２、第４ＭＯＳＦＥＴ９の寄生ダイオード９ａ、入力端３の順に流れる。このため、正方向電流が流れた時には第１ＭＯＳＦＥＴ６と第４ＭＯＳＦＥＴ９をオンにすることにより、それぞれの寄生ダイオードの入出力間を短絡してこの寄生ダイオードの順方向電圧による電力損失を低減できる。
【００２３】
同様に、負方向電流は、入力端３から第３ＭＯＳＦＥＴ８の寄生ダイオード８ａ、正極出力端１１、さらに、図示しない負荷を経由して負極出力端１２、第２ＭＯＳＦＥＴ７の寄生ダイオード７ａ、リアクタ４、入力端２の順に流れる。このため、負方向電流が流れた時には第３ＭＯＳＦＥＴ８と第２ＭＯＳＦＥＴ７をオンにすることにより、それぞれの寄生ダイオードの入出力間を短絡してこの寄生ダイオードの順方向電圧による電力損失を低減できる。
【００２４】
従ってスイッチ制御部２１は、極性信号がハイレベル、つまり、交流電圧が正の半周期の時に正方向電流が流れるため、ゲート１信号とスイッチ４信号をハイレベルにして出力する。また、スイッチ制御部２１は、極性信号がローレベル、つまり、交流電圧が負の半周期の時に負方向電流が流れるため、ゲート２信号とスイッチ３信号をハイレベルにして出力する。ただし、交流電圧の極性だけで各ＭＯＳＦＥＴをオンにすると、平滑コンデンサ１０の電圧によっては平滑コンデンサ１０から交流電源に電流が逆流するため、本発明では、入力電流が流れている時、つまり、交流電圧が平滑コンデンサ１０の電圧よりも高い時に、ゲート３信号とゲート４信号をハイレベルにする。この機能を各電流監視部と各アンド回路で実現している。
【００２５】
図３は本発明による整流回路の動作を説明する説明図である。
図３において横軸は時間であり、図３の縦軸に関して、図３（１）は交流電圧を、図３（２）は入力電流を、図３（３）〜図３（６）はゲート１〜ゲート４の各信号を、図３（７）は極性信号を、図３（８）はスイッチ３信号を、図３（９）はスイッチ４信号を、図３（１０）は負電流信号を、図３（１１）は正電流信号をそれぞれ示している。なお、ｔ０〜ｔ１１は時刻である。
【００２６】
図３（１）は交流電圧を示しており、ｔ１〜ｔ６が正の半周期であり、ｔ６〜ｔ１１が負の半周期である。従って図３（７）に示すように極性検出部１３は、正の半周期でハイレベル、負の半周期でローレベルの極性信号を出力する。極性信号が入力されたスイッチ制御部２１は、予め定められた、極性信号の状態とこれに対応して出力する信号の状態に従って、正の半周期でゲート１信号とスイッチ４信号をハイレベルにて出力し、負の半周期でゲート２信号とスイッチ３信号をハイレベルにて出力する。ただし、スイッチ制御部２１はゲート１信号とスイッチ４信号とゲート２信号とスイッチ３信号において短絡電流が流れないように交流電圧のゼロクロス点付近、例えばｔ１〜ｔ２、ｔ５〜ｔ６、ｔ６〜ｔ７、ｔ１０〜ｔ１１をローレベルにしている。
【００２７】
一方、正電流監視部２３は入力電流検出部５を介して入力電流を監視しており、図３（２）に示すように正方向電流が流れはじめて、ｔ３〜ｔ４の間で正電流閾値を超えた場合、正電流信号をハイレベルにする。第２アンド回路２５の一方の入力にはｔ３〜ｔ４の間でハイレベルのスイッチ４信号が入力されているため、第２アンド回路２５はｔ３〜ｔ４の間でハイレベルのゲート４信号を出力する。
【００２８】
同様に、負電流監視部２２は入力電流検出部５を介して入力電流を監視しており、図３（２）に示すように負方向電流が流れはじめて、ｔ８〜ｔ９の間で負電流閾値を超えた場合、負電流信号をハイレベルにする。第１アンド回路２４の一方の入力にはｔ８〜ｔ９の間でハイレベルのスイッチ３信号が入力されているため、第１アンド回路２４はｔ８〜ｔ９の間でハイレベルのゲート３信号を出力する。
このように入力電流が流れている時は交流電圧が平滑コンデンサ１０の電圧よりも高い場合であるため、平滑コンデンサ１０から交流電源へ電流が逆流することがない。
【００２９】
正方向電流が＋０．５アンペア未満の場合と負方向電流が−０．５アンペア未満の場合は寄生ダイオードにそれぞれの電流が流れて順方向電圧による電力損失が発生するが、電流自体がピーク電流に対して非常に小さく、また、この期間は入力電流が流れる期間に比較して非常に短期間であるため、電力損失も小さいのでほとんど無視できる。
【００３０】
以上説明したように、制御部２０は入力電流が電流閾値を超えている間、対応するＭＯＳＦＥＴ（スイッチ素子）をオンにして入力電流を流す。このため、電流閾値をできるだけ０アンペアに近い値に設定することで、ほぼ入力電流の流れ始め直後、例えば図３のｔ３から流れ終わり直前、例えば図３のｔ４まで、入力電流が流れるタイミングに追従してＭＯＳＦＥＴをオンオフ制御して、寄生ダイオードによる電力損失を低減できる。
【００３１】
なお、本実施例では、入力電流の検出をカレントトランスを用いて行っているが、これに限るものでなく、整流した直後の直流電流をシャント抵抗などで検出するようにしてもよい。また、本実施例では、制御部をハードウェアとして説明しているが、これに限るものでなく、同様の機能をソフトウェアで実現してもよい。
【符号の説明】
【００３２】
１  整流回路
２、３  入力端
４  リアクタ
５  入力電流検出部（入力電流検出手段）
６  第１ＭＯＳＦＥＴ（第１スイッチ素子）
６ａ  寄生ダイオード（ダイオード）
７  第２ＭＯＳＦＥＴ（第２スイッチ素子）
７ａ  寄生ダイオード（ダイオード）
８  第３ＭＯＳＦＥＴ（第３スイッチ素子）
８ａ  寄生ダイオード（ダイオード）
９  第４ＭＯＳＦＥＴ（第４スイッチ素子）
９ａ  寄生ダイオード（ダイオード）
１０  平滑コンデンサ
１１  正極出力端
１２  負極出力端
１３  極性検出部（極性検出手段）
１４  フルブリッジ回路
２０  制御部（制御手段）
２１  スイッチ制御部
２２  負電流監視部
２３  正電流監視部
２４  第１アンド回路
２５  第２アンド回路
【図１】
2019221079.tif 000003
【図２】
2019221079.tif 000004
【図３】
2019221079.tif 000005
【図４】
2019221079.tif 000006
【図５】
2019221079.tif 000007