(57)【要約】【課題】  チップ面積を縮小することが可能な半導体記憶装置を提供する。【解決手段】  実施形態の半導体記憶装置は、水平方向に延びるグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬ上に設けられ、グローバルビット線ＧＢＬに接続された第１端子を有する選択トランジスタＳＴと、垂直方向に延びるようにして選択トランジスタＳＴ上に設けられ、選択トランジスタＳＴの第２端子に接続されたビット線ＢＬと、垂直方向に複数の絶縁層をそれぞれ介して積層された複数のワード線ＷＬと、複数のワード線ＷＬの１つとビット線ＢＬの第１側面との間に設けられた第１抵抗変化層２４と、垂直方向に複数の絶縁層をそれぞれ介して積層され、複数のワード線ＷＬと同じレベルに配置された複数のダミーワード線ＤＷＬと、複数のダミーワード線ＤＷＬとビット線ＢＬの第２側面との間に設けられた第２抵抗変化層２４とを含む。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
第１水平方向に延びるグローバルビット線と、
前記グローバルビット線上に設けられ、前記グローバルビット線に接続された第１端子を有する第１選択トランジスタと、
垂直方向に延びるようにして前記第１選択トランジスタ上に設けられ、前記第１選択トランジスタの第２端子に接続された第１ビット線と、
垂直方向に複数の絶縁層をそれぞれ介して積層された複数のワード線と、
前記複数のワード線の１つと、前記第１ビット線の第１側面との間に設けられた第１抵抗変化層と、
垂直方向に複数の絶縁層をそれぞれ介して積層され、前記複数のワード線と同じレベルに配置された複数の第１ダミーワード線と、
前記複数の第１ダミーワード線の１つと、前記第１ビット線の前記第１側面に対向する第２側面との間に設けられた第２抵抗変化層と、
を具備する半導体記憶装置。
【請求項２】
前記複数の第１ダミーワード線の１つを前記第１水平方向と交差する第２水平方向に引き出す第１引き出し電極と、
前記第１引き出し電極に接続され、垂直方向に延びる第１コンタクトプラグと
をさらに具備する請求項１に記載の半導体記憶装置。
【請求項３】
前記グローバルビット線上に設けられ、前記グローバルビット線に接続された第１端子を有する第２選択トランジスタと、
垂直方向に延びるようにして前記第２選択トランジスタ上に設けられ、前記第２選択トランジスタの第２端子に接続された第２ビット線と、
前記複数の第１ダミーワード線の１つと、前記第２ビット線の第１側面との間に設けられた第３抵抗変化層と、
垂直方向に複数の絶縁層をそれぞれ介して積層され、前記複数の第１ダミーワード線と同じレベルに配置された複数の第２ダミーワード線と、
前記複数の第２ダミーワード線の１つと、前記第２ビット線の前記第１側面に対向する第２側面との間に設けられた第４抵抗変化層と
をさらに具備する請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の第１ダミーワード線の１つを前記第１水平方向と交差する第２水平方向に引き出す第１引き出し電極と、
前記第１引き出し電極に接続され、垂直方向に延びる第１コンタクトプラグと、
前記複数の第２ダミーワード線の１つを前記第２水平方向と反対方向の第３水平方向に引き出す第２引き出し電極と、
前記第２引き出し電極に接続され、垂直方向に延びる第２コンタクトプラグと
をさらに具備する請求項３に記載の半導体記憶装置。
【請求項５】
前記第２ダミーワード線の幅は、前記第１ダミーワード線の幅と異なる
請求項３に記載の半導体記憶装置。
【請求項６】
前記グローバルビット線上に設けられ、前記グローバルビット線に接続された第１端子を有する第３選択トランジスタと、
垂直方向に延びるようにして前記第３選択トランジスタ上に設けられ、前記第３選択トランジスタの第２端子に接続された第３ビット線と、
前記複数の第２ダミーワード線の１つと、前記第３ビット線の第１側面との間に設けられた第５抵抗変化層と、
垂直方向に複数の絶縁層をそれぞれ介して積層され、前記複数の第１ダミーワード線と同じレベルに配置された複数の第３ダミーワード線と、
前記複数の第３ダミーワード線の１つと、前記第３ビット線の前記第１側面に対向する第２側面との間に設けられた第６抵抗変化層と
をさらに具備する請求項３に記載の半導体記憶装置。
【請求項７】
前記第３ダミーワード線の幅は、前記第１ダミーワード線の幅と異なる
請求項６に記載の半導体記憶装置。
【請求項８】
前記複数の第１ダミーワード線と前記複数の第３ダミーワード線とをそれぞれ接続する複数の接続電極をさらに具備する
請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記複数の第１ダミーワード線の１つ以上に第１電圧を印加する制御回路をさらに具備する
請求項１乃至８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記第１電圧は、前記複数のワード線のうち非選択のワード線に印加される電圧と同じである
請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１電圧は、リセット動作、セット動作、及び読み出し動作で異なる
請求項９又は１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種として、抵抗変化型メモリ、例えばＲｅＲＡＭ（resistive random access memory）が知られている。ＲｅＲＡＭのメモリセルは、電圧の印加により抵抗値が変化する抵抗変化層を備える。ＲｅＲＡＭのメモリセルを積層して三次元構造とすることで、高集積化と低コスト化が期待されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１６／００７１５８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、所謂ダミーワード線の配置領域を縮小することで、チップ面積を縮小することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１水平方向に延びるグローバルビット線と、前記グローバルビット線上に設けられ、前記グローバルビット線に接続された第１端子を有する第１選択トランジスタと、垂直方向に延びるようにして前記第１選択トランジスタ上に設けられ、前記第１選択トランジスタの第２端子に接続された第１ビット線と、垂直方向に複数の絶縁層をそれぞれ介して積層された複数のワード線と、前記複数のワード線の１つと、前記第１ビット線の第１側面との間に設けられた第１抵抗変化層と、垂直方向に複数の絶縁層をそれぞれ介して積層され、前記複数のワード線と同じレベルに配置された複数の第１ダミーワード線と、前記複数の第１ダミーワード線の１つと、前記第１ビット線の前記第１側面に対向する第２側面との間に設けられた第２抵抗変化層とを具備する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置のブロック図。
【図２】メモリセルアレイのブロック図。
【図３】メモリセルアレイの他の構成例を示すブロック図。
【図４】メモリブロック及びダミーセルアレイの斜視図。
【図５】メモリブロック及びダミーセルアレイの平面図。
【図６】メモリセル及び選択トランジスタを抽出して示した断面図及び等価回路図。
【図７】メモリセルの他の構成例を示す断面図。
【図８】メモリセルアレイの回路図。
【図９】ダミーセルアレイの他の構成例を示す回路図。
【図１０】フックアップ領域の平面図。
【図１１】図１０のＡ−Ａ´線に沿ったフックアップ領域の断面図。
【図１２】図１０のＢ−Ｂ´線に沿ったフックアップ領域の断面図。
【図１３】フックアップ領域の他の構成を示す平面図。
【図１４】図１３のＢ−Ｂ´線に沿ったフックアップ領域の断面図。
【図１５】リセット動作、セット動作、及び読み出し動作を説明するためのメモリセルアレイの模式的な断面図。
【図１６】リセット動作、セット動作、及び読み出し動作の電圧を説明する図。
【発明を実施するための形態】
【０００７】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【０００８】
以下に、半導体記憶装置として、電圧の印加もしくは電流を流すことにより抵抗値が変化する可変抵抗素子を記憶素子として用いた抵抗変化型メモリについて説明する。抵抗変化型メモリは、ＲｅＲＡＭ（resistive random access memory）とも呼ばれる。
【０００９】
［１］  半導体記憶装置の構成
図１は、実施形態に係る半導体記憶装置１０のブロック図である。半導体記憶装置１０は、メモリセルアレイ１１、ＷＬデコーダ１２−１、ＤＷＬデコーダ１２−２、ＳＧデコーダ１３、ＧＢＬデコーダ１４、センスアンプ１５、電圧生成回路１６、及び制御回路１７を備える。
【００１０】
メモリセルアレイ１１は、記憶素子としての複数の可変抵抗素子を備える。可変抵抗素子は、ビット線ＢＬ、及びワード線ＷＬに接続される。また、メモリセルアレイ１１は、複数のビット線ＢＬに対応して設けられた複数の選択トランジスタを備える。ビット線は、選択トランジスタを介してグローバルビット線ＧＢＬに接続される。選択トランジスタのゲートには、選択ゲート線ＳＧが接続される。メモリセルアレイ１１の具体的な構成については後述する。
【００１１】
ＷＬデコーダ１２−１は、複数のワード線ＷＬに接続される。ＷＬデコーダ１２−１は、ワード線選択回路、及びワード線ドライバを含む。ＷＬデコーダ１２−１は、制御回路１７からロウアドレスを受け、このロウアドレスを用いて、１本のワード線を選択する。ＷＬデコーダ１２−１は、選択ワード線及び非選択ワード線に対して、データのリセット、読み出し、及びセットに必要な電圧を印加する。
【００１２】
ＤＷＬデコーダ１２−２は、複数のダミーワード線ＤＷＬに接続される。ＤＷＬデコーダ１２−２は、ダミーワード線選択回路、及びダミーワード線ドライバを含む。ＤＷＬデコーダ１２−２は、ダミーワード線ＤＷＬに所定の電圧を印加する。
【００１３】
ＳＧデコーダ１３は、複数の選択ゲート線ＳＧに接続される。ＳＧデコーダ１３は、選択ゲート線選択回路、及び選択ゲート線ドライバを含む。ＳＧデコーダ１３は、制御回路１７からシートアドレスを受け、このシートアドレスを用いて、１本の選択ゲート線ＳＧを選択する。
【００１４】
ＧＢＬデコーダ１４は、複数のグローバルビット線ＧＢＬに接続される。ＧＢＬデコーダ１４は、グローバルビット線選択回路、及びグローバルビット線ドライバを含む。ＧＢＬデコーダ１４は、制御回路１７からカラムアドレスを受け、このカラムアドレスを用いて、１本のグローバルビット線ＧＢＬを選択する。ＧＢＬデコーダ１４は、選択グローバルビット線ＧＢＬ及び非選択グローバルビット線ＧＢＬに対して、データのリセット、読み出し、及びセットに必要な電圧を印加する。
【００１５】
センスアンプ１５は、読み出し動作において、可変抵抗素子からグローバルビット線ＧＢＬに読み出されたデータを検知及び増幅する。センスアンプ１５によって読み出されたデータは、制御回路１７に送られる。
【００１６】
電圧生成回路１６は、データの書き込み、読み出し、及び消去に必要な複数の電圧を生成する。電圧生成回路１６によって生成された電圧は、ＷＬデコーダ１２−１、ＤＷＬデコーダ１２−２、ＳＧデコーダ１３、及びＧＢＬデコーダ１４に供給される。
【００１７】
制御回路１７は、半導体記憶装置１０の動作を統括的に制御する。制御回路１７は、バスを介してメモリコントローラ（ホスト装置）に接続される。制御回路１７は、ホスト装置からデータ、アドレス、及び制御信号などを受信する。制御回路１７は、データ、アドレス、及び制御信号を用いて、書き込み動作、読み出し動作、及び消去動作を実行する。
【００１８】
［１−１］  メモリセルアレイ１１の構成
次に、図１に示したメモリセルアレイ１１の構成について説明する。図２は、メモリセルアレイ１１のブロック図である。図２に示したＸ方向とＹ方向とは、水平面において互いに直交する。
【００１９】
メモリセルアレイ１１は、複数のメモリブロックＭＢと、２個のダミーセルアレイＤＡとを備える。複数のメモリブロックＭＢの各々は、複数のメモリセルを備える。複数のダミーセルアレイＤＡの各々は、複数のダミーセルを備える。メモリセルは、データを不揮発に記憶する。ダミーセルは、メモリセルと同じ構造を有する。
【００２０】
２個のダミーセルアレイＤＡは、複数のメモリブロックＭＢのＹ方向における両側に配置される。複数のグローバルビット線ＧＢＬは、複数のメモリブロックＭＢと、複数のダミーセルアレイＤＡとに共通接続される。
【００２１】
図３は、メモリセルアレイ１１の他の構成例を示すブロック図である。複数のメモリブロックＭＢと、２個のダミーセルアレイＤＡとからなるユニット（図２に示す構成）が、Ｙ方向に複数個配置されていてもよい。隣接する２つのユニットは、スペースＣＳを空けて配置される。例えば、スペースＣＳには、セル下層の回路とセル上層の配線とを接続するコンタクトなどが配置される。
【００２２】
［１−２］  メモリブロックＭＢの構成の構成
次に、メモリブロックＭＢの構成について説明する。図４は、メモリブロックＭＢ及びダミーセルアレイＤＡの斜視図である。図４に示したＺ方向は、垂直方向である。図５は、メモリブロックＭＢ及びダミーセルアレイＤＡの平面図である。図５において、斜線を付した領域は、ワード線ＷＬのレイアウトを示している。なお、図４及び図５には、ダミーセルアレイＤＡの構成についても示しており、ダミーセルアレイＤＡの構成については後述する。
【００２３】
基板（図示せず）の上方に、それぞれがＹ方向に延び、Ｘ方向に沿って配列された複数のグローバルビット線ＧＢＬの層が設けられる。複数のグローバルビット線ＧＢＬの上方には、それぞれがＸ方向に延び、Ｙ方向に沿って配列された複数の選択ゲート線ＳＧの層が設けられる。複数の選択ゲート線ＳＧの上方には、それぞれがＸ方向に延び、Ｙ方向に沿って配列された複数のワード線の層が設けられる。複数のワード線の層は、さらに複数積層される。積層された複数の配線層の間にはそれぞれ、複数の絶縁層が設けられる。
【００２４】
Ｙ方向に隣接するワード線の間には、それぞれがＺ方向に延びる複数のビット線ＢＬが設けられる。複数のビット線ＢＬの間にはそれぞれ、複数の絶縁層が設けられる。ビット線ＢＬは、選択トランジスタＳＴを介してグローバルビット線ＧＢＬに接続される。
【００２５】
ワード線ＷＬとビット線ＢＬとの間には、抵抗変化層２４が設けられる。抵抗変化層２４は、ワード線ＷＬとビット線ＢＬとの交差部において、データを記憶するメモリセルＭＣの一部として機能する。
【００２６】
図５に示すように、同一レベルの配線層に含まれる複数のワード線ＷＬは、１本おきに共通に接続される。換言すると、メモリセルアレイ１１は、櫛形構造を有する２つのワード線ＷＬを有し、Ｘ方向に延びる複数のワード線部分（櫛形構造の直線部分）は、２つの櫛形構造に交互に属する。
【００２７】
具体的には、図５を記載した紙面の左側から順番に配列された複数のワード線ＷＬのうち、偶数番目に配列された複数のワード線ＷＬは、共通接続され、これらには、同一の電圧が印加される。また、奇数番目に配列された複数のワード線ＷＬは、共通接続され、これらには、同一の電圧が印加される。奇数番目のワード線と偶数番目のワード線とは、電気的に分離されており、異なる電圧が印加可能である。以下では、偶数番目（０番目、２番目、４番目、…）のワード線の組をワード線グループＷＬcomb_aと呼び、奇数番目（１番目、３番目、５番目、・・・）のワード線の組をワード線グループＷＬcomb_bと呼ぶ。また、両者を区別しない場合には単にワード線グループＷＬcombと呼ぶ。
【００２８】
なお、図５には、８本のワード線、５本のグローバルビット線ＧＢＬ、４５本のビット線ＢＬを示しているが、これは例示に過ぎず、これらの本数は適宜選択できる。
【００２９】
図６は、メモリセルＭＣ及び選択トランジスタＳＴを抽出して示した断面図及び等価回路図である。
【００３０】
グローバルビット線ＧＢＬ上には、選択トランジスタＳＴが設けられる。選択トランジスタＳＴは、ソース領域２０、チャネル領域２１、ドレイン領域２２、ゲート絶縁膜２３、及び選択ゲート線（ゲート電極）ＳＧを備える。選択トランジスタＳＴは、縦型ＦＥＴ（Field Effect Transistor）などから構成されるが、スイッチング素子であれば例えば縦型ＴＦＴなど他の形態の素子でもかまわない。
【００３１】
ソース領域２０、チャネル領域２１、及びドレイン領域２２は、この順に積層される。ソース領域２０及びドレイン領域２２はそれぞれ、高濃度のＮ型不純物が導入されたＮ＋型半導体層で構成される。チャネル領域２１は、Ｐ−型半導体層で構成される。
【００３２】
チャネル領域２１の側面には、ゲート絶縁膜２３が設けられる。ゲート絶縁膜２３の側面には、選択ゲート線ＳＧが設けられる。なお、チャネル領域２１をＹ方向における両側から挟む２つの選択ゲート線ＳＧは、互いに電気的に接続され、１本の選択ゲート線として機能する。
【００３３】
選択トランジスタＳＴは、シートセレクタ（選択素子）とも呼ばれる。「シート」とは、いずれかの選択ゲート線ＳＧによって選択されるメモリセルの集合を表す。図４では、Ｘ方向とＺ方向とで形成される平面内にあるメモリセルの集合がシートである。
【００３４】
ドレイン領域２２上には、柱状のビット線ＢＬが設けられる。ビット線ＢＬの側面には、抵抗変化層２４が設けられる。本実施形態では、抵抗変化層２４は、ビット線ＢＬの側面の全面に設けられる。Ｙ方向で隣接するビット線ＢＬ間の領域には、ワード線ＷＬが設けられる。ビット線ＢＬとワード線ＷＬとの間に配置された抵抗変化層２４の部分がメモリセルＭＣとして機能する。
【００３５】
ビット線ＢＬ及び選択ゲート線ＳＧには、例えばポリシリコンが用いられる。ワードＷＬ及びグローバルビット線ＧＢＬには、例えば高濃度の不純物を導入した低抵抗半導体や、金属材料が用いられる。ゲート絶縁膜２３には、例えばシリコン酸化物（ＳｉＯ２）やシリコン窒化物（ＳｉＮ）などが用いられる。
【００３６】
抵抗変化層２４は、例えば酸化ハフニウム（ＨｆＯ）から構成される。このＨｆＯに代表される抵抗変化層２４は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）との少なくとも２つの抵抗値を遷移する材料である。例えば、高抵抗状態の抵抗変化層は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化層は、ある一定以上の電流が流れると高抵抗状態に遷移する。
【００３７】
特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移とが、異なる極性の電圧の印加により行われるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化層２４は、ＨｆＯ以外にも、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＡｌＯ、ＳｒＺｒＯ３、又はＰｒ０．７Ｃａ０．３ＭｎＯ３などを含む薄膜で形成することが可能である。
【００３８】
また、抵抗変化層２４には、多結晶若しくはアモルファス状態のＳｉ、又は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、若しくはＡｌＯなどを用いることができる。また、抵抗変化層２４には、上述した材料の積層膜を用いることもできる。また、抵抗変化層２４とビット線ＢＬとの間に、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、Ｚｒ、若しくはＩｒ、又は、その窒化物若しくは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。
【００３９】
以上により、ワード線ＷＬ、ビット線ＢＬ、及びこれらの間に設けられた抵抗変化層２４を含むメモリセルＭＣが、三次元マトリクス状に配置される。本構造では、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンである。ワード線ＷＬとビット線ＢＬとは、互いに交差する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は、２Ｆ２の領域に１ビットの情報を記憶することができ、高集積化が可能である。
【００４０】
なお、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間にのみ形成するようにしてもよい。図７は、メモリセルＭＣの他の構成例を示す断面図である。抵抗変化層２４は、ワード線ＷＬとビット線ＢＬとの間にのみ設けられる。すなわち、積層方向に隣接するメモリセルＭＣの間で、抵抗変化層２４は繋がっていない。図７のようにメモリセルＭＣを構成することもできる。
【００４１】
また、選択トランジスタＳＴのゲート絶縁膜２３は、チャネル領域２１とゲート電極ＳＧの間にのみ設けられていてもよく、ソース領域２０及びドレイン領域２２の側面部分には必ずしも形成しなくてもよい。
【００４２】
［１−３］  ダミーセルアレイＤＡの構成
次に、ダミーセルアレイＤＡの構成について説明する。図４及び図５に示すように、メモリセルアレイ１１は、ダミーセルアレイＤＡを備える。ダミーセルアレイＤＡの三次元構造は、メモリブロックＭＢの三次元構造と同じである。
【００４３】
ダミーセルアレイＤＡには、複数のダミーワード線ＤＷＬが設けられる。ダミーワード線ＤＷＬの積層数は、ワード線ＷＬの積層数と同じである。
【００４４】
ダミーワード線ＤＷＬは、ワード線を形成する際のリソグラフィ工程やエッチング工程にて必要とされるものであり、ダミーワード線を除くワード線の形状を精度よく形成するためなどに利用される。
【００４５】
図４及び図５には、同一レベルの配線層に含まれるダミーワード線ＤＷＬとして、３本のダミーワード線ＤＷＬを一例として示している。同一レベルの配線層に含まれるダミーワード線ＤＷＬの本数は、１本であってもよいし、３本以外の複数本であってもよい。
【００４６】
Ｙ方向の端部に配置されたワード線ＷＬと、このワード線ＷＬに隣接するダミーワード線ＤＷＬとの間には、ビット線ＢＬ、及び抵抗変化層２４が設けられる。また、隣接するダミーワード線ＤＷＬの間には、ビット線ＢＬ、及び抵抗変化層２４が設けられる。ビット線ＢＬとダミーワード線ＤＷＬとの間に配置された抵抗変化層２４の部分がダミーセルＤＣとして機能する。
【００４７】
ダミーセルＤＣのみに接続されたビット線をＤＢＬと表記し、ダミーセルＤＣのみに接続された選択ゲート線をＤＳＧと表記する。選択ゲート線ＤＳＧに接続された選択トランジスタをＤＳＴと表記する。
【００４８】
［１−４］  メモリセルアレイ１１の回路構成
次に、メモリセルアレイ１１の回路図（等価回路図）について説明する。図８は、メモリセルアレイ１１の回路図である。
【００４９】
偶数番目のワード線を“ＷＬ_ｅ”と表記し、奇数番目のワード線を“ＷＬ_ｏ”と表記する。Ｙ方向に沿って、偶数番目のワード線ＷＬ_ｅと、奇数番目のワード線ＷＬ_ｏとが交互に配置される。ワード線ＷＬ_ｅとワード線“ＷＬ_ｏ”とは、個別に電圧制御が可能である。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差領域に配置され、ビット線ＢＬとワード線ＷＬとに接続される。
【００５０】
選択トランジスタＳＴのドレインは、ビット線ＢＬに接続され、そのソースは、グローバルビット線ＧＢＬに接続され、そのゲートは、選択ゲート線ＳＧに接続される。
【００５１】
ダミーワード線ＤＷＬは、メモリブロックＭＢの端部のワード線ＷＬ_ｏに隣接して配置される。ダミーセルＤＣは、ビット線ＢＬとダミーワード線ＤＷＬとの交差領域に配置され、ビット線ＢＬとダミーワード線ＤＷＬとに接続される。なお、図８には、積層された１列分のダミーワード線ＤＷＬを抽出して示している。
【００５２】
図８には、４層分のワード線、及び４本のビット線を抽出して示している。すなわち、図８には、ワード線ＷＬ_ｅ＜０＞〜ＷＬ_ｅ＜３＞、ワード線ＷＬ_ｏ＜０＞〜ＷＬ_ｏ＜３＞、ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞、選択ゲート線ＳＧ＜０＞〜ＳＧ＜３＞、及びビット線ＢＬ＜ｘ，０＞〜ＢＬ＜ｘ，３＞が示される。“ｘ”は、Ｙ方向の任意の列を意味する。
【００５３】
図９は、ダミーセルアレイＤＡの他の構成例を示す回路図である。偶数番目のダミーワード線を“ＤＷＬ_ｅ”と表記し、奇数番目のワード線を“ＤＷＬ_ｏ”と表記する。
【００５４】
ダミーワード線ＤＷＬ_ｅ＜０＞〜ＤＷＬ_ｅ＜３＞とビット線ＤＢＬ＜ｘ，０＞との間には、複数のダミーセルＤＣが接続される。また、ダミーワード線ＤＷＬ_ｏ＜０＞〜ＤＷＬ_ｏ＜３＞とビット線ＤＢＬ＜ｘ，０＞との間には、複数のダミーセルＤＣが接続される。ビット線ＤＢＬ＜ｘ，０＞は、選択トランジスタＤＳＴに接続され、選択トランジスタＤＳＴは、選択ゲート線ＤＳＧ＜０＞に接続される。
【００５５】
［１−５］  フックアップ領域の構成
次に、フックアップ領域の構成について説明する。フックアップ領域は、積層されたワード線ＷＬをデコーダなどに接続するための領域である。メモリセルアレイ１１は、ワード線ＷＬのＸ方向における両端部にそれぞれフックアップ領域ＨＵ１、ＨＵ２を備える。
【００５６】
図１０は、フックアップ領域ＨＵ１、ＨＵ２の平面図である。図１１は、図１０のＡ−Ａ´線に沿ったフックアップ領域ＨＵ１の断面図である。図１２は、図１０のＢ−Ｂ´線に沿ったフックアップ領域ＨＵ２の断面図である。図１０乃至図１２には、８層のワード線ＷＬ、及び８層のダミーワード線を一例として示している。
【００５７】
同一レベルの配線層において、複数のワード線ＷＬ_ｅは、Ｙ方向に延びる接続電極３０Ａに接続される。接続電極３０Ａは、Ｘ方向に延びる引き出し電極３１Ａに接続される。引き出し電極３１Ａ上には、コンタクトプラグ３２Ａが設けられる。フックアップ領域ＨＵ１の複数のコンタクトプラグ３２Ａは、最上層の引き出し電極３１Ａを中心として、左右交互に配置される。このコンタクトプラグ３２Ａのレイアウトに合わせて、複数の引き出し電極３１Ａは、階段状に形成される。
【００５８】
同一レベルの配線層において、複数のワード線ＷＬ_ｏは、Ｙ方向に延びる接続電極３０Ｂに接続される。接続電極３０Ｂは、Ｘ方向に延びる引き出し電極３１Ｂに接続される。引き出し電極３１Ｂ上には、コンタクトプラグ３２Ｂが設けられる。フックアップ領域ＨＵ２の複数のコンタクトプラグ３２Ｂも、最上層の引き出し電極３１Ｂを中心として、左右交互に配置される。このコンタクトプラグ３２Ｂのレイアウトに合わせて、複数の引き出し電極３１Ｂは、階段状に形成される。
【００５９】
このように、メモリブロックＭＢでは、積層された複数の櫛形のワード線グループＷＬcombが複数のコンタクトプラグ３２Ａ（又は複数のコンタクトプラグ３２Ｂ）に電気的に接続され、複数のコンタクトプラグ３２Ａによって個別に電圧制御が可能となる。また、複数の引き出し電極３１Ａを階段状に形成することで、複数のコンタクトプラグ３２Ａが配置されるフックアップ領域ＨＵ１の面積を小さくできる。複数のコンタクトプラグ３２Ｂについても同様である。
【００６０】
次に、ダミーセルアレイＤＡにおけるフックアップ領域の構成について説明する。例えば、同一レベルの配線層には、３本のダミーワード線ＤＷＬ０〜ＤＷＬ２が設けられる。メモリブロックＭＢに近い側から、ダミーワード線ＤＷＬ０〜ＤＷＬ２の順に配置される。
【００６１】
同一レベルの配線層において、ダミーワード線ＤＷＬ０、及びダミーワード線ＤＷＬ２は、Ｌ字形の接続電極３０Ｃに接続される。８層の接続電極３０Ｃのうち少なくとも１層の接続電極３０Ｃには、Ｘ方向に延びる引き出し電極３１Ｃが接続される。本実施形態では、例えば、引き出し電極３１Ｃは、最下層の接続電極３０Ｃから引き出される。引き出し電極３１Ｃ上には、コンタクトプラグ３２Ｃが設けられる。すなわち、８層のダミーワード線ＤＷＬ０のうち１層のみに対して、コンタクトプラグ３２Ｃを介して電圧制御が可能である。同様に、８層のダミーワード線ＤＷＬ２のうち１層のみに対して、コンタクトプラグ３２Ｃを介して電圧制御が可能である。
【００６２】
同一レベルの配線層において、ダミーワード線ＤＷＬ１は、Ｌ字形の接続電極３０Ｄに接続される。８層の接続電極３０Ｄのうち少なくとも１層の接続電極３０Ｄには、Ｘ方向に延びる引き出し電極３１Ｄが接続される。本実施形態では、例えば、引き出し電極３１Ｄは、最下層の接続電極３０Ｄから引き出される。引き出し電極３１Ｄ上には、コンタクトプラグ３２Ｄが設けられる。すなわち、８層のダミーワード線ＤＷＬ１のうち１層のみに対して、コンタクトプラグ３２Ｄを介して電圧制御が可能である。
【００６３】
例えば、最も端に配置されたダミーワード線ＤＷＬ２の幅は、ダミーワード線ＤＷＬ０の幅より太い。例えば、ダミーワード線ＤＷＬ１の幅は、ダミーワード線ＤＷＬ０の幅と同じである。ダミーワード線ＤＷＬ１の幅は、ダミーワード線ＤＷＬ０の幅と異なっていてもよい。
【００６４】
このように、本実施形態では、積層された８層のダミーワード線ＤＷＬのうち例えば１層のみにコンタクトプラグを接続する。これにより、ダミーセルアレイＤＡにおけるフックアップ領域の面積を小さくすることができる。残りの７層のダミーワード線ＤＷＬはビット線ＢＬと抵抗変化層を介して相互に電気的に接続されているため、電圧制御は可能である。
【００６５】
ここでワード線と同様に積層された全てのダミーワード線にコンタクトプラグを接続することを考えると、メモリブロックＭＢと同じ数のコンタクトプラグを配置する領域が必要とされるため、ダミーセルアレイＤＡはダミーワード線ＤＷＬをメモリブロックＭＢに含まれるワード線ＷＬと同じ数だけ配置しなければならない。一般的にはダミーワード線ＤＷＬは数本程度しか必要とされないため、無駄な領域が形成されてしまいチップサイズの増大の原因となってしまう。
【００６６】
［１−６］  フックアップ領域の他の構成
前述したフックアップ領域の構成例では、フックアップ領域ＨＵ１及びフックアップ領域ＨＵ２の両方において、最下層のダミーワード線にコンタクトプラグを接続している。フックアップ領域ＨＵ１とフックアップ領域ＨＵ２とで異なるレイヤーのダミーワード線にコンタクトプラグを接続してもよい。
【００６７】
図１３は、フックアップ領域ＨＵ１、ＨＵ２の他の構成を示す平面図である。図１４は、図１３のＢ−Ｂ´線に沿ったフックアップ領域ＨＵ２の断面図である。図１３のＡ−Ａ´線に沿った断面図は、図１１と同じである。
【００６８】
８層のダミーワード線ＤＷＬ１は、それぞれ矩形の引き出し電極３１Ｄに接続される。最上層の引き出し電極３１Ｄ上には、コンタクトプラグ３２Ｄが設けられる。すなわち、８層のダミーワード線ＤＷＬ１のうち最上層のダミーワード線ＤＷＬ１に対して、コンタクトプラグ３２Ｄを介して電圧制御が可能である。
【００６９】
なお、最上層以外のダミーワード線ＤＷＬ１にコンタクトプラグ３２Ｄを接続するようにしてもよい。
【００７０】
［２］  動作
次に、上記のように構成された半導体記憶装置１０の動作について説明する。
【００７１】
［２−１］  基本動作
メモリセルＭＣは、１ビットのデータを記憶可能であり、自身の抵抗状態に応じてデータを記憶する。メモリセルＭＣを高抵抗状態にする動作（すなわち、低抵抗状態から高抵抗状態に遷移させる動作）をリセット動作と呼び、メモリセルＭＣを低抵抗状態にする動作（すなわち、高抵抗状態から低抵抗状態に遷移させる動作）をセット動作と呼ぶ。
【００７２】
図１５は、リセット動作、セット動作、及び読み出し動作を説明するためのメモリセルアレイ１１の模式的な断面図である。図１６は、リセット動作、セット動作、及び読み出し動作の電圧を説明する図である。選択グローバルビット線を“ＧＢＬ_ｓ”、非選択グローバルビット線を“ＧＢＬ_ｕ”、選択ワード線を“ＷＬ_ｓ”、非選択ワード線を“ＷＬ_ｕ”、選択の選択ゲート線を“ＳＧ_ｓ”、非選択の選択ゲート線を“ＳＧ_ｕ”と表記する。以下に、リセット動作、セット動作、及び読み出し動作の順に説明する。
【００７３】
（リセット動作）
リセット動作にてメモリセルＭＣにデータを記憶する際には、制御回路１７は、選択グローバルビット線ＧＢＬ_ｓに、リセット電圧Ｖｗ（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_ｕと非選択ワード線ＷＬ_ｕとに、半選択セルに印加される電圧が選択セルに印加される電圧の半分となるように電圧Ｖｗｆ（＝Ｖｗ／２）を印加する。また、制御回路１７は、選択ワード線ＷＬ_ｓと非選択の選択ゲート線ＳＧ_ｕとに０Ｖを印加し、選択の選択ゲート線ＳＧ_ｓに、リセットゲート電圧Ｖｇ_ｗ（＞０Ｖ）を印加する。リセットゲート電圧Ｖｇ_ｗは、リセット動作において、選択トランジスタＳＴをオンさせる電圧である。
【００７４】
この結果、選択ビット線ＢＬに接続された選択トランジスタＳＴがオンし、選択グローバルビット線ＧＢＬ_ｓから選択メモリセルＭＣにリセット電圧Ｖｗが転送される。他方、選択ワード線ＷＬ_ｓから選択メモリセルＭＣに０Ｖが転送される。このように、可変抵抗素子の両端にＶｗの電位差が与えられることで、メモリセルＭＣの抵抗状態が高抵抗状態になる。その結果、メモリセルＭＣのデータがリセットされる。
【００７５】
（セット動作）
セット動作にてメモリセルＭＣのデータを記憶する際には、制御回路１７は、メモリセルＭＣがバイポーラ動作することを考慮して、選択ワード線ＷＬ_ｓに、電圧Ｖｅ（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_ｕと非選択ワード線ＷＬ_ｕとに、半選択セルに印加される電圧が選択セルに印加される電圧の半分となるように電圧Ｖｅｆ（＝Ｖｅ／２）を印加する。また、制御回路１７は、選択グローバルビット線ＧＢＬ_ｓと非選択の選択ゲート線ＳＧ_ｕとに０Ｖを印加し、選択の選択ゲート線ＳＧ_ｓに、セットゲート電圧Ｖｇ_ｅを印加する。セットゲート電圧Ｖｇ_ｅは、セット動作において、選択トランジスタＳＴをオンさせる電圧である。
【００７６】
この結果、選択ビット線ＢＬに接続された選択トランジスタＳＴがオンし、選択ワード線ＷＬ_ｓから選択メモリセルＭＣにセット電圧Ｖｅが転送される。他方、選択グローバルビット線ＧＢＬ_ｓから選択メモリセルＭＣに０Ｖが転送される。このように、可変抵抗素子の両端にＶｅの電位差が与えられることで、メモリセルＭＣの抵抗状態が低抵抗状態となる。その結果、メモリセルＭＣのデータがセットされる。
【００７７】
（読み出し動作）
メモリセルＭＣのデータを読み出す読み出し動作の際には、制御回路１７は、選択グローバルビット線ＧＢＬ_ｓ、及び非選択グローバルビット線ＧＢＬ_ｕに、読み出し電圧Ｖｒを印加する。また、制御回路１７は、選択ワード線ＷＬ_ｓに０Ｖを印加し、非選択ワード線ＷＬ_ｕに、読み出し電圧Ｖｒを印加する。また、制御回路１７は、選択の選択ゲート線ＳＧ_ｓに読み出しゲート電圧Ｖｇ_ｒを印加し、非選択の選択ゲート線ＳＧ_ｕに０Ｖを印加する。読み出しゲート電圧Ｖｇ_ｒは、読み出し動作において、選択トランジスタＳＴをオンさせる電圧である。
【００７８】
この結果、選択ビット線ＢＬに接続された選択トランジスタＳＴがオンし、選択グローバルビット線ＧＢＬ_ｓから選択メモリセルＭＣに読み出し電圧Ｖｒが転送される。他方、選択ワード線ＷＬ_ｓから選択メモリセルＭＣに０Ｖが転送される。ここで、選択メモリセルＭＣの抵抗状態により、選択メモリセルＭＣに流れる電流が異なる。そして、選択グローバルビット線ＧＢＬ_ｓに流れる電流をセンスアンプ１５で検知することにより、選択メモリセルＭＣに記憶されたデータを判別する。
【００７９】
［２−２］  ダミーワード線ＤＷＬの電圧制御
次に、ダミーワード線ＤＷＬの電圧制御について説明する。本実施形態では、一例として、最下層のダミーワード線ＤＷＬにコンタクトプラグ３２Ｃが接続され、コンタクトプラグ３２Ｃを用いて最下層のダミーワード線ＤＷＬの電圧制御が可能である。図１５に示すように、電圧制御が可能な最下層のダミーワード線を“ＤＷＬ_s”と表記する。最下層のダミーワード線以外のダミーワード線、すなわちコンタクトプラグに接続されないダミーワード線を“ＤＷＬ_u”と表記する。図１６には、ダミーワード線ＤＷＬ_sの電圧も示している。
【００８０】
制御回路１７は、ダミーワード線ＤＷＬ_sに、非選択ワード線電圧ＶＵＸを印加する。非選択ワード線電圧ＶＵＸは、リセット動作、セット動作、及び読み出し動作において、非選択ワード線ＷＬ_ｕに印加される電圧と同じである。具体的には、図１６に示すように、（１）リセット動作では、ＶＵＸ＝Ｖｗｆであり、（２）セット動作では、ＶＵＸ＝Ｖｅｆであり、（３）読み出し動作では、ＶＵＸ＝Ｖｒである。
【００８１】
ダミーワード線ＤＷＬとビット線ＢＬとの間の抵抗変化層は、抵抗成分として機能する。すなわち、ダミーワード線ＤＷＬとビット線ＢＬとは、電気的に接続される。よって、ダミーワード線ＤＷＬ_sに印加された電圧ＶＵＸは、ダミーワード線ＤＷＬ_uにも転送される。最終的には、全てのダミーワード線ＤＷＬを概略電圧ＶＵＸに設定することができる。
【００８２】
なお、非選択ワード線電圧ＶＵＸは、リセット動作、セット動作、及び読み出し動作に関わらず、固定電圧に設定してもよい。
【００８３】
［３］  実施形態の効果
以上詳述したように本実施形態では、メモリセルアレイ１１は、メモリブロックＭＢに隣接してダミーセルアレイＤＡを備える。ダミーセルアレイＤＡは、メモリブロックＭＢと同じ三次元積層構造を有し、複数のダミーワード線ＤＷＬを備える。積層された複数のダミーワード線ＤＷＬのうち例えば１つダミーワード線ＤＷＬには、引き出し電極３１Ｃを介してコンタクトプラグ３２Ｃが接続される。一方、その他のダミーワード線ＤＷＬには、コンタクトプラグが接続されない。そして、制御回路１７は、コンタクトプラグ３２Ｃに、非選択ワード線と同じ電圧である非選択ワード線電圧ＶＵＸを印加する。
【００８４】
従って本実施形態によれば、ダミーワード線ＤＷＬに電圧を印加するためのフックアップ領域を小さくできる。これにより、チップ面積を低減できる。
【００８５】
また、複数のダミーワード線ＤＷＬは、抵抗成分であるダミーセルＤＣを介して電気的に接続される。よって、例えば１層のダミーワード線ＤＷＬに電圧ＶＵＸを印加することで、全てのダミーワード線ＤＷＬを概略電圧ＶＵＸに設定することができる。
【００８６】
また、ダミーワード線ＤＷＬの電圧を非選択ワード線ＷＬ_ｕの電圧と同じに設定することができる。これにより、ダミーワード線ＤＷＬに隣接するメモリセルＭＣの誤動作を低減できる。
【００８７】
なお、積層されたダミーワード線ＤＷＬのうちコンタクトプラグに接続されるダミーワード線の数は、１本に限らず、ワード線の積層数より少ない数であればよい。
【００８８】
また、隣接する２つのダミーワード線群において、コンタクトプラグが接続されるダミーワード線の層が異なっていてもよい。
【００８９】
また、三次元構造は、上記実施形態に限定されない。例えば、積層された複数のワード線ＷＬに、これらを貫通するホールを形成し、このホール内に、柱状のビット線ＢＬ、及びビット線ＢＬの側面を囲む抵抗変化層を形成してもよい。
【００９０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ＷＬデコーダ、１３…ＳＧデコーダ、１４…ＧＢＬデコーダ、１５…センスアンプ、１６…電圧生成回路、１７…制御回路、２０…ソース領域、２１…チャネル領域、２２…ドレイン領域、２３…ゲート絶縁膜、２４…抵抗変化層、３０…接続電極、３１…引き出し電極、３２…コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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