(57)【要約】【課題】ドレイン電流をより大きくする。【解決手段】ＴＦＴ１０は、半導体材料からなるチャネル部１５と、チャネル部１５の一端側に接続されるソース電極１３と、チャネル部１５の他端側に接続されるドレイン電極１４と、チャネル部１５の上層側にて重畳するよう配される上層側ゲート電極１１と、チャネル部１５の下層側にて重畳するよう配される下層側ゲート電極１２と、上層側ゲート電極１１とチャネル部１５との間に介在するよう配される上層側ゲート絶縁膜１６と、下層側ゲート電極１２とチャネル部１５との間に介在するよう配されて上層側ゲート絶縁膜１６より膜厚Ｔ１が相対的に大きい下層側ゲート絶縁膜１７と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体材料からなるチャネル部と、
前記チャネル部の一端側に接続されるソース電極と、
前記チャネル部の他端側に接続されるドレイン電極と、
前記チャネル部の上層側にて重畳するよう配される上層側ゲート電極と、
前記チャネル部の下層側にて重畳するよう配される下層側ゲート電極と、
前記上層側ゲート電極と前記チャネル部との間に介在するよう配される上層側ゲート絶縁膜と、
前記下層側ゲート電極と前記チャネル部との間に介在するよう配されて前記上層側ゲート絶縁膜より膜厚が相対的に大きい下層側ゲート絶縁膜と、を備える薄膜トランジスタ。
【請求項２】
前記下層側ゲート絶縁膜には、低誘電率絶縁膜と、比誘電率が前記低誘電率絶縁膜よりも高い高誘電率絶縁膜と、が少なくとも含まれる請求項１記載の薄膜トランジスタ。
【請求項３】
前記低誘電率絶縁膜は、シリコン酸化膜とされるのに対し、前記高誘電率絶縁膜は、膜厚が前記シリコン酸化膜よりも大きいシリコン窒化膜とされる請求項２記載の薄膜トランジスタ。
【請求項４】
前記下層側ゲート絶縁膜には、少なくともＳＯＧ（Spin on Glass）膜が含まれる請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記下層側ゲート絶縁膜には、シリコン化合物膜が含まれる請求項４記載の薄膜トランジスタ。
【請求項６】
前記半導体材料は、酸化物半導体材料とされる請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関する。
【背景技術】
【０００２】
従来、液晶表示装置に備えられる半導体装置の一例として下記特許文献１に記載されたものが知られている。この特許文献１に記載された半導体装置の一種であるトランジスタは、第１の絶縁層と、第２の絶縁層と、酸化物半導体層と、第１乃至第３の導電層と、を有し、酸化物半導体層は、第１の絶縁層と接する領域を有し、第１の導電層は酸化物半導体層と接続され、第２の導電層は酸化物半導体層と接続され、第２の絶縁層は酸化物半導体層と接する領域を有し、第３の導電層は第２の絶縁層と接する領域を有し、酸化物半導体層は第１乃至第３の領域を有し、第１の領域および第２の領域は離れて設けられ、第３の領域は第１の領域と第２の領域との間に設けられ、第３の領域と第３の導電層とは第２の絶縁層を介して重なる領域を有し、第１の領域および第２の領域は炭素濃度が第３の領域よりも高い部分を有する構成とする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１８１１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記した特許文献１には、第３の導電層をゲート電極層として用いつつ、酸化物半導体層に対して第３の導電層側とは反対側に導電層を設け、この導電層を第２のゲート電極層（バックゲート）として用いるようにした構成が記載されており、それによりドレイン電流の増加が図られている。しかしながら、酸化物半導体層は、半導体材料として酸化物半導体材料を用いているため、半導体材料としてポリシリコンを用いた場合との比較では、電荷移動道が低く、ドレイン電流も小さくなる。このため、ポリシリコンの代替材料として酸化物半導体材料を用いる場合には、ドレイン電流のさらなる増加が求められていた。
【０００５】
本発明は上記のような事情に基づいて完成されたものであって、ドレイン電流をより大きくすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の薄膜トランジスタは、半導体材料からなるチャネル部と、前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、前記チャネル部の上層側にて重畳するよう配される上層側ゲート電極と、前記チャネル部の下層側にて重畳するよう配される下層側ゲート電極と、前記上層側ゲート電極と前記チャネル部との間に介在するよう配される上層側ゲート絶縁膜と、前記下層側ゲート電極と前記チャネル部との間に介在するよう配されて前記上層側ゲート絶縁膜より膜厚が相対的に大きい下層側ゲート絶縁膜と、を備える。
【０００７】
このようにすれば、上層側ゲート電極及び下層側ゲート電極が通電されると、ソース電極とドレイン電極との間を半導体材料からなるチャネル部を介して電荷が移動する。チャネル部に対して上層側ゲート電極及び下層側ゲート電極が重畳配置されているので、仮にチャネル部に対して１つのゲート電極のみが重畳配置される場合に比べると、チャネル部に流されるドレイン電流を大きくすることができる。
【０００８】
ここで、チャネル部の幅を「Ｗ」とし、チャネル部の長さを「Ｌ」とし、上層側ゲート電極に印加される電圧を「Ｖｇ」とし、チャネル部と下層側ゲート電極との間に生じる静電容量を「Ｃｇｉ１」とし、チャネル部と上層側ゲート電極との間に生じる静電容量を「Ｃｇｉ２」としたとき、チャネル部に流されるドレイン電流「Ｉｄ」は、式「Ｉｄ≒Ｗ／２Ｌ・Ｃｇｉ２・Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）・Ｖｇ２」により表すことができる。この式によれば、チャネル部の幅「Ｗ」、チャネル部の長さ「Ｌ」、及び上層側ゲート電極に印加される電圧「Ｖｇ」がそれぞれ一定であれば、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」がドレイン電流「Ｉｄ」の大きさに支配的な影響を与えることが分かる。そして、下層側ゲート絶縁膜は、上層側ゲート絶縁膜より膜厚が相対的に大きくされているので、チャネル部と下層側ゲート電極との間に生じる静電容量「Ｃｇｉ１」を、チャネル部と上層側ゲート電極との間に生じる静電容量「Ｃｇｉ２」より小さくすることができる。従って、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」を大きくすることができ、結果としてドレイン電流「Ｉｄ」をより大きくすることができる。
【発明の効果】
【０００９】
本発明によれば、ドレイン電流をより大きくすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係るＴＦＴの平面図
【図２】図１のＡ−Ａ線断面図
【図３】比較実験の実験結果を示す表
【図４】比較実験の実験結果を示すグラフ
【図５】本発明の実施形態２に係るＴＦＴの断面図
【図６】本発明の実施形態３に係るＴＦＴの断面図
【図７】本発明の実施形態４に係るＴＦＴの断面図
【発明を実施するための形態】
【００１１】
＜実施形態１＞
本発明の実施形態１を図１から図４によって説明する。本実施形態では、液晶パネル（表示パネル）に備わるＴＦＴ（薄膜トランジスタ）１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図２の上側を表側とし、下側を裏側とする。
【００１２】
液晶パネルは、一対の基板間に液晶層を挟み込んだ構成を有しており、このうちの一方の基板（アレイ基板）を構成するガラス基板ＧＳに、液晶層に含まれる液晶分子の配向状態を画素毎に制御するためのスイッチング素子としてＴＦＴ１０が設けられている。ＴＦＴ１０は、図１に示すように、一方の基板を構成するガラス基板ＧＳに設けられたゲート配線ＧＬとソース配線ＳＬとの交差位置付近に配されている。ゲート配線ＧＬは、Ｘ軸方向に沿って延在していてＴＦＴ１０に走査信号を供給するのに対し、ソース配線ＳＬは、Ｙ軸方向に沿って延在していてＴＦＴ１０に画像信号（データ信号）を供給する。ＴＦＴ１０は、ゲート配線ＧＬ、ソース配線ＳＬ及び画素を構成する画素電極（図示せず）に接続されており、ゲート配線ＧＬ及びソース配線ＳＬにそれぞれ供給される各種信号に基づいて駆動され、その駆動に伴って画素電極への電位の供給が制御される。
【００１３】
ＴＦＴ１０について詳しく説明する。ＴＦＴ１０は、図１及び図２に示すように、ゲート配線ＧＬに接続される上層側ゲート電極１１及び下層側ゲート電極１２と、ソース配線ＳＬに接続されるソース電極１３と、画素電極に接続されるドレイン電極１４と、ソース電極１３及びドレイン電極１４に接続されるチャネル部１５と、を少なくとも有する。さらには、ＴＦＴ１０は、上層側ゲート電極１１とチャネル部１５との間に介在するよう配される上層側ゲート絶縁膜１６と、下層側ゲート電極１２とチャネル部１５との間に介在するよう配される下層側ゲート絶縁膜１７と、を少なくとも有する。また、ＴＦＴ１０は、ソース電極１３及びドレイン電極１４と上層側ゲート電極１１との間に介在する層間絶縁膜１８を有する。以下では、ＴＦＴ１０の構成を下層側から順に説明する。
【００１４】
下層側ゲート電極１２は、図１及び図２に示すように、一方の基板を構成するガラス基板ＧＳの上層側に直接設けられており、ゲート配線ＧＬと同層に配されている。下層側ゲート電極１２は、ゲート配線ＧＬを分岐してなる。下層側ゲート電極１２及びゲート配線ＧＬは、異なる種類の金属材料からなる複数の積層金属膜からなり、例えば下層側の金属膜がチタン（Ｔｉ）からなり、上層側の金属膜が銅（Ｃｕ）からなる。下層側ゲート絶縁膜１７は、一方の基板を構成するガラス基板ＧＳ及び下層側ゲート電極１２の上層側に積層する形で概ねベタ状に成膜されており、下層側ゲート電極１２とチャネル部１５とを絶縁している。下層側ゲート絶縁膜１７は、詳細は後述するが、複数のシリコン化合物膜の積層構造とされる。チャネル部１５は、半導体材料からなる半導体膜とされており、下層側ゲート絶縁膜１７（シリコン酸化膜１７Ｂ）の上層側に配されるとともに、下層側ゲート電極１２と重畳配置されている。チャネル部１５を構成する半導体材料は、酸化物半導体材料とされる。この酸化物半導体材料の具体例としては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）が挙げられる。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含むが、必ずしもその限りではない。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよいが、結晶質の場合は、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【００１５】
上層側ゲート絶縁膜１６は、図１及び図２に示すように、チャネル部１５の上層側に配されていて、上層側ゲート電極１１とチャネル部１５とを絶縁している。上層側ゲート絶縁膜１６は、平面に視た形成範囲が上層側ゲート電極１１とほぼ一致するよう島状に形成されており、概ねベタ状に成膜される下層側ゲート絶縁膜１７とは形成範囲が異なっている。上層側ゲート絶縁膜１６は、シリコン化合物膜の単層構造とされており、具体的にはシリコン酸化膜（ＳｉＯ２）からなる。上層側ゲート電極１１は、平面に視て方形の島状をなしており、同じ島状の上層側ゲート絶縁膜１６に加えて、チャネル部１５及び下層側ゲート電極１２に対して平面に視て重畳配置されている。上層側ゲート電極１１は、下層側ゲート電極１２と同様に、複数の積層金属膜からなり、例えば下層側の金属膜がチタン（Ｔｉ）からなり、上層側の金属膜が銅（Ｃｕ）からなる。上層側ゲート電極１１は、下層側ゲート電極１２に対して例えばコンタクトホール（図示せず）を通して接続されており、それによりゲート配線ＧＬに伝送される走査信号が同じタイミングで上層側ゲート電極１１及び下層側ゲート電極１２に供給されるようになっている。このコンタクトホールは、上層側ゲート電極１１と下層側ゲート電極１２との間に介在する上層側ゲート絶縁膜１６及び下層側ゲート絶縁膜１７に開口形成される。層間絶縁膜１８は、チャネル部１５及び上層側ゲート電極１１の上層側に配されていて、ソース電極１３及びドレイン電極１４と上層側ゲート電極１１とを絶縁している。層間絶縁膜１８は、平面に視た形成範囲が上層側ゲート電極１１より一回り大きな島状に形成されており、上層側ゲート電極１１の全域に対して重畳するとともに、チャネル部１５の一部（上層側ゲート電極１１側の端部）に対して重畳する。層間絶縁膜１８は、シリコン化合物膜の単層構造とされており、具体的にはシリコン酸化膜またはシリコン窒化膜（ＳｉＮ）からなる。ソース電極１３は、ソース配線ＳＬと同層に配されている。ソース電極１３は、ソース配線ＳＬを分岐してなり、その端部がチャネル部１５の一端側に接続されている。ソース電極１３及びソース配線ＳＬは、各ゲート電極１１，１２やゲート配線ＧＬと同様に、複数の積層金属膜からなり、例えば下層側の金属膜がチタン（Ｔｉ）からなり、上層側の金属膜が銅（Ｃｕ）からなる。ドレイン電極１４は、ソース電極１３に対してＸ軸方向についてチャネル部１５のチャネル長Ｌ分の間隔を空けた位置に対向する形で配されており、チャネル部１５の他端側に接続されている。ドレイン電極１４は、ソース電極１３と同じ積層金属膜からなる。
【００１６】
このように本実施形態によれば、ゲート配線ＧＬに伝送される走査信号が上層側ゲート電極１１及び下層側ゲート電極１２に供給されると、ソース配線ＳＬに伝送される画像信号（電荷）がソース電極１３からドレイン電極１４へと半導体材料からなるチャネル部１５を介して移動し、画素電極が充電される。チャネル部１５に対して上層側ゲート電極１１及び下層側ゲート電極１２が重畳配置されているので、仮にチャネル部１５に対して１つのゲート電極のみが重畳配置される場合に比べると、チャネル部１５に流されるドレイン電流を大きくすることができる。
【００１７】
さて、本実施形態では、下層側ゲート絶縁膜１７は、図２に示すように、その膜厚Ｔ１が上層側ゲート絶縁膜１６の膜厚Ｔ２より大きくされている。下層側ゲート絶縁膜１７は、２つのシリコン化合物膜の積層構造とされており、具体的には相対的に下層側に配されるシリコン窒化膜（ＳｉＮ膜）１７Ａと、相対的に上層側に配されるシリコン酸化膜（ＳｉＯ２膜）１７Ｂと、から構成される。シリコン窒化膜１７Ａは、シリコン酸化膜１７Ｂとの比較において比誘電率が相対的に高い高誘電率絶縁膜とされる。シリコン窒化膜１７Ａは、その膜厚Ｔ３がシリコン酸化膜１７Ｂの膜厚Ｔ４より相対的に大きい。一方、シリコン酸化膜１７Ｂは、シリコン窒化膜１７Ａとの比較において比誘電率が相対的に低い低誘電率絶縁膜とされる。シリコン酸化膜１７Ｂは、その膜厚Ｔ４がシリコン窒化膜１７Ａの膜厚Ｔ３より相対的に小さい。
【００１８】
ここで、チャネル部１５の幅（チャネル幅）を「Ｗ」とし、チャネル部１５の長さ（チャネル長）を「Ｌ」とし、上層側ゲート電極１１に印加される電圧を「Ｖｇ」とし、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量を「Ｃｇｉ１」とし、チャネル部１５と上層側ゲート電極１１との間に生じる静電容量を「Ｃｇｉ２」としたとき、チャネル部１５に流されるドレイン電流「Ｉｄ」は、下記の式（１）により表すことができる。この式（１）は、次のようにして導出される。
【００１９】
「Ｉｄ≒Ｗ／２Ｌ・Ｃｇｉ２・Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）・Ｖｇ２          （１）
【００２０】
まず、下層側ゲート電極１２に印加される電圧を固定することを前提とし、チャネル部１５におけるドレイン電極１４付近にピンチオフ点が生じた場合、下記の式（２）が成り立つ。式（２）において、「Ｖｄ」は、ドレイン電圧であり、「Ｖｇ１」は、下層側ゲート電極１２に印加される電圧である。式（２）を変形することで、ドレイン電圧に係る式（３）が得られる。
【００２１】
Ｃｇｉ１・（Ｖｇ１−Ｖｄ）＋Ｃｇｉ２／（Ｖｇ−Ｖｄ）＝０          （２）
【００２２】
Ｖｄ＝（Ｃｇｉ１・Ｖｇ１＋Ｃｇｉ２・Ｖｇ）／（Ｃｇｉ１＋Ｃｇｉ２）          （３）
【００２３】
その一方、下層側ゲート電極１２に電圧を印加することで生じるドレイン電流を「Ｉｄ１」としたとき、式（４）が成り立つ。同様に、上層側ゲート電極１１に電圧を印加することで生じるドレイン電流を「Ｉｄ２」としたとき、式（５）が成り立つ。チャネル部１５を流れるドレイン電流を「Ｉｄ」としたとき、式（６）が成り立つ。式（６）に式（４）の「Ｉｄ１」と、式（５）の「Ｉｄ２」を代入すると、式（７）となる。式（７）を変形すると、式（８）が得られる。
【００２４】
Ｉｄ１＝Ｗ／Ｌ・Ｃｇｉ１・（Ｖｇ１−１／２・Ｖｄ）・Ｖｄ          （４）
【００２５】
Ｉｄ２＝Ｗ／Ｌ・Ｃｇｉ２・（Ｖｇ−１／２・Ｖｄ）・Ｖｄ          （５）
【００２６】
Ｉｄ＝Ｉｄ１＋Ｉｄ２          （６）
【００２７】
Ｉｄ＝Ｗ／Ｌ・Ｃｇｉ１・（Ｖｇ１−１／２・Ｖｄ）・Ｖｄ＋Ｗ／Ｌ・Ｃｇｉ２（Ｖｇ−１／２・Ｖｄ）・Ｖｄ          （７）
【００２８】
Ｉｄ＝Ｗ／Ｌ・Ｖｄ・（Ｃｇｉ１・Ｖｇ１＋Ｃｇｉ２・Ｖｇ−１／２・Ｖｄ・（Ｃｇｉ１＋Ｃｇｉ２））          （８）
【００２９】
式（８）に含まれるＶｄに式（３）を代入すると、式（９）が得られる。式（９）を整理すると、式（１０）が得られる。式（１０）のうち、「Ｖｇ１」は、既述した通り定数であるから、これを無視することで、上記した式（１）が得られる。
【００３０】
Ｉｄ＝Ｗ／Ｌ・（Ｃｇｉ１・Ｖｇ１＋Ｃｇｉ２・Ｖｇ）／（Ｃｇｉ１＋Ｃｇｉ２）・（Ｃｇｉ１・Ｖｇ１＋Ｃｇｉ２・Ｖｇ−１／２・（Ｃｇｉ１・Ｖｇ１＋Ｃｇｉ２・Ｖｇ）          （９）
【００３１】
Ｉｄ＝Ｗ／２Ｌ・（Ｃｇｉ１・Ｖｇ１＋Ｃｇｉ２・Ｖｇ）２／（Ｃｇｉ１＋Ｃｇｉ２）          （１０）
【００３２】
上記した式（１）によれば、チャネル部１５の幅「Ｗ」、チャネル部１５の長さ「Ｌ」、及び上層側ゲート電極１１に印加される電圧「Ｖｇ」がそれぞれ一定であれば、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」がドレイン電流「Ｉｄ」の大きさに支配的な影響を与えることが分かる。そして、下層側ゲート絶縁膜１７は、上層側ゲート絶縁膜１６より膜厚Ｔ１が相対的に大きくされているので、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量「Ｃｇｉ１」を、チャネル部１５と上層側ゲート電極１１との間に生じる静電容量「Ｃｇｉ２」より小さくすることができる。従って、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」を大きくすることができ、結果としてドレイン電流「Ｉｄ」をより大きくすることができる。しかも、低誘電率絶縁膜であるシリコン酸化膜１７Ｂの膜厚Ｔ４が大きくなり、高誘電率絶縁膜であるシリコン窒化膜１７Ａの膜厚Ｔ３が小さくなるほど、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量「Ｃｇｉ１」が小さくなる傾向にある。従って、低誘電率絶縁膜と高誘電率絶縁膜との膜厚Ｔ３，Ｔ４の比率を調整することで、ドレイン電流「Ｉｄ」のさらなる増加を図ることが可能となる。また、低誘電率絶縁膜であるシリコン酸化膜１７Ｂの膜厚Ｔ４が相対的に小さくされ、高誘電率絶縁膜であるシリコン窒化膜１７Ａの膜厚Ｔ３が相対的に大きくされているので、仮に上記膜厚を逆の関係にした場合に比べると、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量「Ｃｇｉ１」が大きくなる。その一方、シリコン窒化膜１７Ａは、シリコン酸化膜１７Ｂに比べると、緻密な膜構造を有していることから、その膜厚Ｔ３がシリコン酸化膜１７Ｂの膜厚Ｔ４より大きくされることで、チャネル部１５と下層側ゲート電極１２との間にリーク電流が発生し難くなる。
【００３３】
続いて、下層側ゲート絶縁膜１７の膜厚を変化させたとき、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」とドレイン電流「Ｉｄ」とがどのように変化するかについての知見を得るために比較実験を行った。この比較実験では、下層側ゲート絶縁膜１７を構成するシリコン窒化膜１７Ａの膜厚Ｔ３を３２５ｎｍとし、シリコン酸化膜１７Ｂの膜厚Ｔ４を５０ｎｍとしたものを実施例１とし、シリコン窒化膜１７Ａの膜厚Ｔ３を２７５ｎｍとし、シリコン酸化膜１７Ｂの膜厚Ｔ４を１００ｎｍとしたものを実施例２とし、シリコン窒化膜１７Ａの膜厚Ｔ３を２２５ｎｍとし、シリコン酸化膜１７Ｂの膜厚Ｔ４を１５０ｎｍとしたものを実施例３とし、シリコン窒化膜１７Ａの膜厚Ｔ３を３２５ｎｍとし、シリコン酸化膜１７Ｂの膜厚Ｔ４を１００ｎｍとしたものを実施例４とし、シリコン窒化膜１７Ａの膜厚Ｔ３を３２５ｎｍとし、シリコン酸化膜１７Ｂの膜厚Ｔ４を１５０ｎｍとしたものを実施例５としている。なお、実施例１〜実施例５において、上層側ゲート絶縁膜１６の膜厚Ｔ４については１２０ｎｍに固定されている。これら実施例１〜実施例５における静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」とドレイン電流「Ｉｄ」とを測定し、その実験結果を図３及び図４に示す。図３は、実施例１〜実施例５の各ゲート絶縁膜１６，１７の構成（材料及び膜厚）と、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」と、ドレイン電流「Ｉｄ」と、を示す表である。図４は、図３に示される表をグラフ化したものであり、横軸が静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」（無単位）を、縦軸がドレイン電流「Ｉｄ」（単位は「Ａ」）を、それぞれ示す。
【００３４】
まず、図３によれば、実施例１〜実施例３は、下層側ゲート絶縁膜１７の膜厚Ｔ１を一定（３７５ｎｍ）としつつ、シリコン窒化膜１７Ａ及びシリコン酸化膜１７Ｂの膜厚Ｔ３，Ｔ４の比率を変化させたものである。これに対し、実施例４は、下層側ゲート絶縁膜１７の膜厚Ｔ１が４２５ｎｍであり、実施例１〜実施例３の下層側ゲート絶縁膜１７の膜厚Ｔ１（３７５ｎｍ）より大きい。実施例５は、下層側ゲート絶縁膜１７の膜厚Ｔ１が４７５ｎｍであり、実施例４の下層側ゲート絶縁膜１７の膜厚Ｔ１（４２５ｎｍ）より大きい。図４によれば、実施例１〜実施例３と、実施例４と、実施例５と、を比較すると、下層側ゲート絶縁膜１７の膜厚Ｔ１が大きくなるほど静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」が大きくなることが分かる。そして、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」が大きくなるのに伴って、ドレイン電流「Ｉｄ」も大きな値になっていることが分かる。従って、この比較実験では、ドレイン電流「Ｉｄ」が最も大きくなるのは、下層側ゲート絶縁膜１７の膜厚Ｔ１が最大となる実施例５である。このような結果となった理由は、上記した式（１）に示されるように、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」がドレイン電流「Ｉｄ」の大きさに支配的な影響を与えているためであると考えられる。
【００３５】
次に、下層側ゲート絶縁膜１７の膜厚Ｔ１が同一（３７５ｎｍ）とされる実施例１〜実施例３の比較を行う。実施例１〜実施例３のうち、実施例１は、シリコン窒化膜１７Ａの膜厚比率が８６．７％と最も大きく、シリコン酸化膜１７Ｂの膜厚比率が１３．３％と最も小さい。実施例３は、実施例１とは逆に、シリコン窒化膜１７Ａの膜厚比率が６０．０％と最も小さく、シリコン酸化膜１７Ｂの膜厚比率が４０．０％と最も大きい。図３及び図４によれば、シリコン窒化膜１７Ａの膜厚比率が小さくなり、シリコン酸化膜１７Ｂの膜厚比率が大きくなるほど、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」が大きくなり、それに伴ってドレイン電流「Ｉｄ」も大きくなることが分かる。従って、この比較実験では、下層側ゲート絶縁膜１７の膜厚Ｔ１を同一とした場合、ドレイン電流「Ｉｄ」が最も大きくなるのは、シリコン酸化膜１７Ｂの膜厚比率が４０．０％と最も大きい実施例３である。このような結果となった理由は、シリコン酸化膜１７Ｂの比誘電率がシリコン窒化膜１７Ａの比誘電率より小さいことから、シリコン酸化膜１７Ｂの膜厚比率が大きくなるほど、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量「Ｃｇｉ１」が小さくなり、結果として静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」が大きくなったため、と考えられる。
【００３６】
以上説明したように本実施形態のＴＦＴ（薄膜トランジスタ）１０は、半導体材料からなるチャネル部１５と、チャネル部１５の一端側に接続されるソース電極１３と、チャネル部１５の他端側に接続されるドレイン電極１４と、チャネル部１５の上層側にて重畳するよう配される上層側ゲート電極１１と、チャネル部１５の下層側にて重畳するよう配される下層側ゲート電極１２と、上層側ゲート電極１１とチャネル部１５との間に介在するよう配される上層側ゲート絶縁膜１６と、下層側ゲート電極１２とチャネル部１５との間に介在するよう配されて上層側ゲート絶縁膜１６より膜厚Ｔ１が相対的に大きい下層側ゲート絶縁膜１７と、を備える。
【００３７】
このようにすれば、上層側ゲート電極１１及び下層側ゲート電極１２が通電されると、ソース電極１３とドレイン電極１４との間を半導体材料からなるチャネル部１５を介して電荷が移動する。チャネル部１５に対して上層側ゲート電極１１及び下層側ゲート電極１２が重畳配置されているので、仮にチャネル部１５に対して１つのゲート電極のみが重畳配置される場合に比べると、チャネル部１５に流されるドレイン電流を大きくすることができる。
【００３８】
ここで、チャネル部１５の幅を「Ｗ」とし、チャネル部１５の長さを「Ｌ」とし、上層側ゲート電極１１に印加される電圧を「Ｖｇ」とし、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量を「Ｃｇｉ１」とし、チャネル部１５と上層側ゲート電極１１との間に生じる静電容量を「Ｃｇｉ２」としたとき、チャネル部１５に流されるドレイン電流「Ｉｄ」は、式「Ｉｄ≒Ｗ／２Ｌ・Ｃｇｉ２・Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）・Ｖｇ２」により表すことができる。この式によれば、チャネル部１５の幅「Ｗ」、チャネル部１５の長さ「Ｌ」、及び上層側ゲート電極１１に印加される電圧「Ｖｇ」がそれぞれ一定であれば、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」がドレイン電流「Ｉｄ」の大きさに支配的な影響を与えることが分かる。そして、下層側ゲート絶縁膜１７は、上層側ゲート絶縁膜１６より膜厚Ｔ１が相対的に大きくされているので、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量「Ｃｇｉ１」を、チャネル部１５と上層側ゲート電極１１との間に生じる静電容量「Ｃｇｉ２」より小さくすることができる。従って、静電容量の比率「Ｃｇｉ２／（Ｃｇｉ１＋Ｃｇｉ２）」を大きくすることができ、結果としてドレイン電流「Ｉｄ」をより大きくすることができる。
【００３９】
また、下層側ゲート絶縁膜１７には、比誘電率が相対的に低い低誘電率絶縁膜と、比誘電率が相対的に高い高誘電率絶縁膜と、が少なくとも含まれる。低誘電率絶縁膜の膜厚Ｔ４が大きくなり、高誘電率絶縁膜の膜厚Ｔ３が小さくなるほど、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量「Ｃｇｉ１」が小さくなる傾向にある。従って、低誘電率絶縁膜と高誘電率絶縁膜との膜厚Ｔ３，Ｔ４の比率を調整することで、ドレイン電流のさらなる増加を図ることが可能となる。
【００４０】
また、低誘電率絶縁膜は、膜厚Ｔ４が相対的に小さいシリコン酸化膜１７Ｂとされるのに対し、高誘電率絶縁膜は、膜厚Ｔ３が相対的に大きいシリコン窒化膜１７Ａとされる。このようにすれば、低誘電率絶縁膜であるシリコン酸化膜１７Ｂの膜厚Ｔ４を相対的に小さくし、高誘電率絶縁膜であるシリコン窒化膜１７Ａの膜厚Ｔ３を相対的に大きくすると、仮に上記膜厚を逆の関係にした場合に比べると、チャネル部１５と下層側ゲート電極１２との間に生じる静電容量「Ｃｇｉ１」が大きくなる。その一方、シリコン窒化膜１７Ａは、シリコン酸化膜１７Ｂに比べると、緻密な膜構造を有していることから、その膜厚Ｔ３がシリコン酸化膜１７Ｂの膜厚Ｔ４より大きくされることで、チャネル部１５と下層側ゲート電極１２との間にリーク電流が発生し難くなる。
【００４１】
また、半導体材料は、酸化物半導体材料とされる。このようにすれば、仮に半導体材料としてポリシリコンを用いた場合に比べると、電荷移動度は低くなるものの、下層側ゲート絶縁膜１７の膜厚Ｔ１を上層側ゲート絶縁膜１６の膜厚Ｔ２より大きくすることで、ドレイン電流を十分に確保することができる。これにより、半導体材料としてポリシリコンに代替することができる。
【００４２】
＜実施形態２＞
本発明の実施形態２を図５によって説明する。この実施形態２では、ものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【００４３】
本実施形態に係る下層側ゲート絶縁膜１１７は、図５に示すように、シリコン化合物膜の単層構造とされており、具体的にはＳＯＧ（Spin on Glass）膜１７Ｃからなる。ＳＯＧ膜１７Ｃは、例えば、溶媒中に酸化シリコン（ＳｉＯ２）を溶かしてなる液体材料を、ガラス基板ＧＳ上にスピンコートすることで成膜されている。ＳＯＧ膜１７Ｃは、一般的には平坦化膜として用いられることが多いものであることから、膜厚を容易に大きくすることができる。従って、下層側ゲート絶縁膜１１７をＳＯＧ膜１７Ｃとすることで、その膜厚Ｔ１を容易に大きくすることができ、もってドレイン電流「Ｉｄ」の増加を図る上で好適となる。なお、本実施形態に係るＳＯＧ膜１７Ｃの膜厚Ｔ１は、上記した実施形態１に記載したシリコン窒化膜１７Ａの膜厚Ｔ３と、シリコン酸化膜１７Ｂの膜厚Ｔ４と、を足し合わせた大きさとされる（図２を参照）。
【００４４】
以上説明したように本実施形態によれば、下層側ゲート絶縁膜１１７には、少なくともＳＯＧ（Spin on Glass）膜１７Ｃが含まれる。このようにすれば、下層側ゲート絶縁膜１１７の膜厚Ｔ１を容易に大きくすることができるので、ドレイン電流の増加を図る上で好適となる。
【００４５】
＜実施形態３＞
本発明の実施形態３を図６によって説明する。この実施形態３では、上記した実施形態２から下層側ゲート絶縁膜２１７を積層構造に変更したものを示す。なお、上記した実施形態２と同様の構造、作用及び効果について重複する説明は省略する。
【００４６】
本実施形態に係る下層側ゲート絶縁膜２１７は、図６に示すように、ＳＯＧ膜２１７Ｃとシリコン化合物膜との積層構造とされる。具体的には、下層側ゲート絶縁膜２１７は、相対的に下層側に配されるＳＯＧ膜２１７Ｃと、相対的に上層側に配されるシリコン酸化膜２１７Ｂと、からなる。このようにすれば、下層側ゲート絶縁膜２１７の膜厚Ｔ５をより大きくすることができるので、ドレイン電流「Ｉｄ」の増加を図る上でより好適となる。
【００４７】
以上説明したように本実施形態によれば、下層側ゲート絶縁膜２１７には、ＳＯＧ膜２１７Ｃに加えてシリコン化合物膜であるＳＯＧ膜２１７Ｃが含まれる。このように下層側ゲート絶縁膜２１７をＳＯＧ膜２１７Ｃとシリコン化合物膜であるシリコン酸化膜２１７Ｂとの積層構造とすることで、下層側ゲート絶縁膜２１７の膜厚Ｔ５をより大きくすることができ、ドレイン電流の増加を図る上でより好適となる。
【００４８】
＜実施形態４＞
本発明の実施形態４を図７によって説明する。この実施形態４では、上記した実施形態３から下層側ゲート絶縁膜３１７の積層構造を変更したものを示す。なお、上記した実施形態３と同様の構造、作用及び効果について重複する説明は省略する。
【００４９】
本実施形態に係る下層側ゲート絶縁膜３１７は、図７に示すように、ＳＯＧ膜３１７Ｃ及びシリコン酸化膜３１７Ｂに加えて、シリコン窒化膜３１７Ａを有する。具体的には、下層側ゲート絶縁膜３１７は、最も下層側に配されるＳＯＧ膜３１７Ｃと、中間に配されるシリコン窒化膜３１７Ａと、最も上層側に配されるシリコン酸化膜３１７Ｂと、からなる。このようにすれば、下層側ゲート絶縁膜３１７の膜厚Ｔ６をより大きくすることができるので、ドレイン電流「Ｉｄ」の増加を図る上でより好適となる。
【００５０】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記した実施形態１では、下層側ゲート絶縁膜を構成するシリコン窒化膜が下層側に、シリコン酸化膜が上層側に、それぞれ配される場合を示したが、これらの積層順を逆にしても構わない。
（２）上記した実施形態３では、下層側ゲート絶縁膜がＳＯＧ膜とシリコン酸化膜との積層構造とされる場合を示したが、下層側ゲート絶縁膜がＳＯＧ膜とシリコン窒化膜との積層構造であっても構わない。
（３）上記した実施形態３では、下層側ゲート絶縁膜を構成するＳＯＧ膜が下層側に、シリコン酸化膜（シリコン化合物膜）が上層側に、それぞれ配される場合を示したが、これらの積層順を逆にしても構わない。
（４）上記した実施形態４に記載した構成以外にも、下層側ゲート絶縁膜を構成するＳＯＧ膜、シリコン酸化膜及びシリコン窒化膜の具体的な積層順は、適宜に変更可能である。
（５）上記した各実施形態以外にも、下層側ゲート絶縁膜に含まれるシリコン化合物膜は、適宜に変更可能であり、例えば、シリコン酸窒化膜（ＳｉＯＮ）などを用いることができる。
（６）上記した各実施形態以外にも、上層側ゲート絶縁膜を構成するシリコン化合物膜は、適宜に変更可能であり、例えば、シリコン酸窒化膜（ＳｉＯＮ）などを用いることができる。
（７）上記した各実施形態では、ソース電極及びドレイン電極がチャネル部の上層側に配される場合を示したが、ソース電極及びドレイン電極がチャネル部の下層側に配されていても構わない。
（８）上記した各実施形態では、上層側ゲート電極及び下層側ゲート電極が２種類の金属材料からなる２層の積層金属膜とされる場合を示したが、上層側ゲート電極及び下層側ゲート電極が３種類以上の金属材料からなる３層以上の積層金属膜とされていても構わない。また、上層側ゲート電極及び下層側ゲート電極に用いる具体的な金属材料はチタンや銅以外にもアルミニウム（Ａｌ）やモリブデン（Ｍｏ）などを用いることが可能である。
（９）上記した各実施形態では、チャネル部の半導体材料として酸化物半導体材料を用いた場合を示したが、それ以外にもアモルファス半導体材料などを用いることが可能である。
（１０）上記した各実施形態では、液晶パネルに備わるＴＦＴを例示したが、有機ＥＬパネルなどの表示パネルに備わるＴＦＴにも適用可能である。また、表示パネル以外の半導体装置に備わるＴＦＴにも適用可能である。
【符号の説明】
【００５１】
１０…ＴＦＴ（薄膜トランジスタ）、１１…上層側ゲート電極、１２…下層側ゲート電極、１３…ソース電極、１４…ドレイン電極、１５…チャネル部、１６…上層側ゲート絶縁膜、１７，１１７，２１７，３１７…下層側ゲート絶縁膜、１７Ａ，３１７Ａ…シリコン窒化膜（シリコン化合物膜）、１７Ｂ，２１７Ｂ，３１７Ｂ…シリコン酸化膜（シリコン化合物膜）、１７Ｃ，２１７Ｃ，３１７Ｃ…ＳＯＧ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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