(57)【要約】【課題】負荷に利用可能な電力を減少させることによって、および追加的または代替的に、最大基準電流を事前に確立することによって利用可能な電流を制限することによって、負荷に利用可能な電力を制御するための方法、システム、および回路を提供する。【解決手段】基準電流は、負荷または負荷の一部によって引き出される実際のまたは推定された電流と比較される。比較結果は、負荷に直接接続されているか電圧降下デバイスを介して接続されているかにかかわらず、最大電流を超えると、１つ以上または複数の負荷ブロックへの電源または電源レギュレータを切り離すデバイスまたはスイッチを制御するように使用される。【選択図】図１
2019205338.tif 000002
【特許請求の範囲】
【請求項１】
電源から負荷によって引き出される電流を低減するための回路であって、前記回路は電流センサを備え、前記電流センサは、
電源と負荷との間に大きさＶ降下を有する制御された電圧降下を提供し、かつ検知された電流出力を提供するための電圧降下素子と、
前記電圧降下素子の出力端子と入力端子との間に接続されたフィードバック素子と、を備え、
前記フィードバック素子は、前記電圧降下素子の前記入力端子に駆動電圧を提供するように構成されている、回路。
【請求項２】
電流制限器をさらに備える回路であって、前記電流制限器は、
電源を負荷へ接続および切り離すための負荷スイッチと、
基準電流を提供するための基準電流源と、
前記検知された電流出力を前記基準電流と比較し、それによって比較出力信号を提供する電流比較素子と、
前記負荷によって引き出された電流のスケーリングされたコピー信号を提供するように構成されている電流コピーデバイスと、を備え、
前記負荷スイッチは、前記検知された電流出力が前記基準電流を超える場合に前記電源を前記負荷から切り離すように、前記電流比較素子の前記比較出力信号によって制御される、請求項１に記載の回路。
【請求項３】
前記電圧降下素子は、並列に接続された１つ以上のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタＭ３を備え、それにより前記検知された電流出力がＭ３のドレイン端子に提供され、
前記フィードバック素子は、少なくとも１つの第１のＰＭＯＳトランジスタＭ１と少なくとも１つの第２のＰＭＯＳトランジスタＭ２とを備え、
前記Ｍ１のソース端子は前記Ｍ３のドレイン端子に接続されており、
前記Ｍ１のゲート端子は前記Ｍ２のゲート端子に接続され、前記Ｍ２のドレイン端子は前記Ｍ３のゲート端子に接続され、前記Ｍ１のゲート端子は前記Ｍ１のドレイン端子に接続されており、
前記Ｍ３のゲート電圧は、Ｍ１とＭ２との間のサイズ比によって少なくとも部分的に決定される、請求項２に記載の回路。
【請求項４】
前記電流コピーデバイスは、
ＰＭＯＳトランジスタＭ４であって、そのゲート端子が前記Ｍ３のゲート端子に接続され、Ｍ４のドレイン端子が基準電流源に接続されている、ＰＭＯＳトランジスタＭ４と、一対のＰＭＯＳトランジスタＭ１’およびＭ２’と、を備え、
前記負荷スイッチは、ＰＭＯＳトランジスタＭ６を備え、
前記Ｍ１’のゲート端子は、前記Ｍ２’のゲート端子および前記Ｍ２’のドレイン端子に接続され、前記Ｍ２’のゲート端子および前記Ｍ１’のドレイン端子は、バイアス電流源に接続され、前記Ｍ２’のゲート端子は、前記Ｍ２’のドレイン端子に接続されており、かつ前記Ｍ２’のソース端子は、前記Ｍ４のドレイン端子に接続されており、
前記電流比較素子は、ＰＭＯＳトランジスタＭ５を備え、かつ前記Ｍ５のゲート端子は基準電流源に接続され、前記Ｍ５のソース端子は前記基準電流源に接続されており、
前記Ｍ５のソース端子は、前記Ｍ２’のソース端子に接続されており、
前記Ｍ１’のドレイン端子は、前記Ｍ５のゲート端子に接続されており、
前記Ｍ５のドレイン端子は、前記Ｍ６のゲート端子に接続されている、請求項３に記載の回路。
【請求項５】
容量Ｃを有する少なくとも１つのコンデンサが、前記Ｍ３のドレイン端子とゲート端子との間に接続されている、請求項４に記載の回路。
【請求項６】
システムであって、
電源と、
負荷と、
前記電源から前記負荷によって引き出される電流を低減するために、前記電源と前記負荷との間に接続されている回路と、を備え、前記回路は、電流センサを備え、前記電流センサは、
前記電源と前記負荷との間に大きさＶ降下を有する制御された電圧降下を提供し、かつ検知された電流出力を提供するための電圧降下素子と、
前記負荷によって引き出される電流に基づいて前記電圧降下素子の入力端子に駆動電圧を提供するためのフィードバック素子と、を備える、システム。
【請求項７】
前記システムは、電流制限器をさらに備え、前記電流制限器は、
電源を負荷へ接続および切り離すための負荷スイッチと、
基準電流を提供するための基準電流源と、
前記検知された電流出力を前記基準電流と比較し、それによって比較出力信号を提供する電流比較素子と、
前記負荷によって引き出された電流のスケーリングされたコピー信号を提供するように構成されている電流コピーデバイスと、を備え、
前記負荷スイッチは、前記検知された電流出力が前記基準電流を超える場合に前記電源を前記負荷から切り離すように、前記電流比較素子の前記比較出力信号によって制御される、請求項６に記載のシステム。
【請求項８】
前記電圧降下素子は、前記検知された電流出力がＭ３のドレイン端子に提供されるように並列に接続された１つ以上のＰＭＯＳトランジスタＭ３を備え、
前記フィードバック素子は、少なくとも１つのＰＭＯＳトランジスタＭ１と少なくとも１つの第２のＰＭＯＳトランジスタＭ２とを備え、
前記Ｍ１のソース端子は前記Ｍ３のドレイン端子に接続されており、
前記Ｍ１のゲート端子は前記Ｍ２のゲート端子に接続され、前記Ｍ２のドレイン端子は前記Ｍ３のゲート端子に接続され、前記Ｍ１のゲート端子は前記Ｍ１のドレイン端子に接続されており、
前記Ｍ３のゲート電圧は、Ｍ１とＭ２との間のサイズ比によって少なくとも部分的に決定される、請求項７に記載のシステム。
【請求項９】
前記電流コピーデバイスは、
ＰＭＯＳトランジスタＭ４であって、そのゲート端子が前記Ｍ３のゲート端子に接続され、Ｍ４のドレイン端子が前記基準電流源に接続されている、ＰＭＯＳトランジスタＭ４と、一対のＰＭＯＳトランジスタＭ１’およびＭ２’と、を備え、
前記負荷スイッチは、ＰＭＯＳトランジスタＭ６を備え、
前記Ｍ１’のゲート端子は、前記Ｍ２’のゲート端子および前記Ｍ２’のドレイン端子に接続され、前記Ｍ２’のゲート端子および前記Ｍ１’のドレイン端子は、バイアス電流源に接続され、前記Ｍ２’のゲート端子は、前記Ｍ２’のドレイン端子に接続されており、かつ前記Ｍ２’のソース端子は、前記Ｍ４のドレイン端子に接続されており、
前記電流比較素子は、ＰＭＯＳトランジスタＭ５を備え、かつ前記Ｍ５のゲート端子は基準電流源に接続され、前記Ｍ５のソース端子は前記基準電流源に接続されており、
前記Ｍ５のソース端子は、前記Ｍ２’のソース端子に接続されており、
前記Ｍ１’のドレイン端子は、前記Ｍ５のゲート端子に接続されており、
前記Ｍ５のドレイン端子は、前記Ｍ６のゲート端子に接続されている、請求項８に記載のシステム。
【請求項１０】
Ｍ１〜Ｍ６はソース接続され、
前記Ｍ１、Ｍ２、Ｍ１’およびＭ２’のドレイン端子は、各々バイアス電流源に接続され、
前記基準電流源および前記バイアス電流源は、電気的接地基準に接続されており、
前記Ｍ６のドレイン端子は前記負荷に接続され、前記Ｍ６のソース端子は前記Ｍ３のドレイン端子に接続されている、請求項９に記載のシステム。
【請求項１１】
前記システムは、
前記電源と前記負荷との間に接続されたバイパススイッチをさらに備え、前記バイパススイッチは、前記電流センサおよび電流制限器が、低電力モード、超低電力モード、ハイバネーションモード、スリープモード、ディープスリープモード、アイドルモード、省電力モード、またはスタンバイモードのうちの少なくとも１つの間にのみ、前記電源と前記負荷との間にアクティブに接続されるように構成されている、請求項１０に記載のシステム。
【請求項１２】
前記バイアス電流源は、Ｍ１、Ｍ２、Ｍ１’およびＭ２’内に弱反転動作を誘起するように構成されている、請求項１１に記載のシステム。
【請求項１３】
前記負荷は１つ以上のメモリブロックまたは１つ以上のメモリブロックグループを備え、各メモリブロックまたは各メモリブロックグループは、個別に前記電流制限器に接続され、かつ前記負荷スイッチは、前記検知電流出力が前記基準電流を超える場合、メモリブロックまたはメモリブロックグループを切り離すように構成されている、請求項１２に記載のシステム。
【請求項１４】
容量Ｃを有する少なくとも１つのコンデンサが、前記Ｍ３のドレイン端子とゲート端子との間に接続されている、請求項８に記載のシステム。
【請求項１５】
前記基準電流源は、絶対温度比例（ＰＴＡＴ）電流源である、請求項７に記載のシステム。
【請求項１６】
前記電源は、オンチップ電力レギュレータである、請求項７に記載のシステム。
【請求項１７】
前記システムは、マイクロコントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、システムオンチップ（ＳｏＣ）、特定用途向け集積回路（ＡＳＩＣ）、または組込みシステムのうちのいずれか１つである、請求項７に記載のシステム。
【請求項１８】
Ｍ３は、８０〜９０ミリボルト間の大きさを有する電圧降下を提供するように構成されている、請求項８に記載のシステム。
【請求項１９】
システム内の電源によって１つ以上の負荷ブロックに供給される電力を制御する方法であって、前記方法は、
前記システムの低電力動作モード中に前記１つ以上の負荷ブロックに利用可能な前記電力を低減することと、
前記システムの低電力動作モード中に、負荷ブロックによって引き出される電流または推定電流が電流閾値を超える場合、前記負荷ブロックを前記電源から切り離すことと、を含む、方法。
【請求項２０】
前記利用可能な電力を低減することは、
前記システムの前記低電力動作モード中に、
電源によって前記システム内の１つ以上の負荷ブロックに提供される前記電力を低減するように構成されている電圧降下デバイスと、
前記システム内の前記電源から前記１つ以上の負荷ブロックによって引き出される電流を制限するように構成されている電流制限デバイスと、のうちの少なくとも１つをアクティブ化することを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、システムオンチップ（ＳｏＣ）、マイクロコントローラ、および類似のシステムにおける電力安定化の分野に関し、特に、非アクティブまたは低電力動作モード中の電源安定化に関する。
【背景技術】
【０００２】
概観
ますます小型で柔軟なデバイスに対する需要は、長い間、ＳＲＡＭ（スタティックランダムアクセスメモリ）のような揮発性メモリの省スペースの実用性に対して優先性をもたらしてきた。ＳＲＡＭメモリはどこにでもあるが、欠点がないわけではない。そのような欠点の１つは、システムがスリープモードまたは非アクティブモードに入った後にＳＲＡＭメモリ内に所望のデータを保持するのに必要なアクティブデータ保持から生じ得る高電力消費および電流漏れである。データ保持は、システムの覚醒／応答時間（または、最新のデータがＳＲＡＭメモリですぐに利用可能になるように、デバイスを元の速度に戻し中断した場所での作業に戻すための時間）を有利に短縮することができるが、これはかなりの電力消費という代償を払うことになる。
【０００３】
データ保持と電流漏れ
スリープモード中の電流需要は、時々通常動作時よりも高くなり得る。ＳＲＡＭブロックは、最新の記録されたデータ状態／値を維持するために（ローカル）電力レギュレータから電流を引き出し続ける。スリープモードまたは低電力モード中にＳＲＡＭ負荷によって引き出される電流は、時々電流漏れと見なされ、またはそう呼ばれることがある。負荷によって引き出される電流が電力レギュレータの能力を超える場合、レギュレータの不具合の危険性があり、次に、レギュレータによって供給される他の部品の障害をもたらす可能性がある。そのうえ、この不具合はまた、概してＳＲＡＭまたは揮発性データ、特にフラッシュメモリのような不揮発性媒体に（追加的に）記憶されていないデータの損失をもたらす。保持されるデータのタイプの例としては、脈拍またはＳＰＯ２モニタリング中に取得されたデータ、およびＥＣＧなどのヘルスケアアプリケーションに関連するデータを含むが、これらに限定されない。
【０００４】
温度および電流漏れ
様々な理由から、漏れ電流の問題はシステム／ダイ温度が高くなるにつれて激しくなる。漏れ電流は、漏れ電流がシステム構成要素を加熱し、次いで漏れ電流の増加をもたらすように、複合効果を生み出し得る。このため、漏れ電流は電力効率にとって重大な障害となる可能性があり、特により高い温度で電力が動作中に消費されるとき、それらはシステム（例えば、マイクロコントローラ）の動作に悪影響を及ぼす可能性がある。
【０００５】
データ保持および応答／覚醒時間
ＳＲＡＭデータを保持することは、非常に望ましいより速いデバイス動作を達成するために概して重要であるため、データ保持を大幅に最小化または排除することは概して選択肢ではない。このため、概して、保持され得るデータ量（および対応する覚醒時間）と信頼性の高い電力レギュレータ動作との間でトレードオフが行われなければならい。
【０００６】
このトレードオフは、より高い電力消費を伴うより複雑な回路に言い換えられる、絶えず増大する精度および／またはより高い機能性を有するリアルタイムベースのアプリケーション（ヘルスケアアプリケーションなど）を提供するという探求において困難な課題となっている。その結果、デバイスの処理および／または応答時間が非常に重要なパフォーマンス要因になる。このため、許容可能な応答時間を維持しながら、低減された電力消費を提供することが課題となっている。
【発明の概要】
【課題を解決するための手段】
【０００７】
このため、本開示の実施形態の目的の１つは、同時にデータ保持を達成しながら、スリープモードまたはアイドルモード中の漏れ電流を低減および／または制限することである。低電力モード（および／または超低電力モード）は、軽いスリープまたはスタンバイモードからディープスリープモードおよび完全な電源オフまでの範囲であり得、それぞれ段階的により低いレベルの電力を消費する。特にハイバネーションモードまたはスリープおよび／またはアイドルモードでは、システム内のほとんどの構成要素から電源が完全に遮断され得る（信頼性の高い動作を維持するために継続的な電源を必要とする重要な構成要素を除く）。様々な実施形態が、これらの動作モードのいずれかにおける電力消費に対処するために使用され得、低電力および／または超低電力モードを説明するための用語は、本開示を通して交換可能で使用され得る。
【０００８】
これは、負荷に利用可能な電力を低減するためのシステム、回路、および／または方法によって達成され、および追加的または代替的に、実際の引き出し電流と比較される最大（基準）電流を確立することによって負荷に利用可能な電流を制限し、およびこの比較を使用して、前記最大電流を超えたときに、電源または電源レギュレータを（負荷に直接接続されているか、電圧降下を介して接続されているかを問わず）１つ以上または複数の負荷ブロックに切り離すスイッチを制御することによって達成される。
【０００９】
デバイスがスリープモードに入っても、一部または全部のＳＲＡＭデータが保持され得る。データを保持することで、保持されているデータがすぐに利用可能になり、取得する必要がなくなるため、デバイスをより速く起動させる。しかしながら、データを保持することは通常かなりの電流を要求し、ダイ内の温度を上昇させ、それは次に電流需要／漏れを増大させ、このため雪だるま効果を生じさせる。これはチップの不具合をもたらし得、オンチップレギュレータをクラッシュさせる可能性がある。
【００１０】
本明細書に開示されている様々な実施形態は、温度に関連する電流漏れを低減するのを助けることができ、さらにそれは、スリープモード中の動作の安全ウィンドウを拡大する様態でそうする。いくつかの実施形態では、オンチップ電力レギュレータのクラッシュを防ぐために、電源からの負荷を加えて遮断することができる。
【００１１】
第１の回路（二重の電圧降下素子／電流センサ）は、システムの電源／レギュレータとシステム内の負荷との間で一定であるが温度依存の電圧降下を実施し、それにより負荷は減少した電源を認識する。電圧降下は、負荷によって引き出される電流に関して一定であるが、それでも温度依存のままである。
【００１２】
電圧降下部分は、どれだけの電流が負荷によって引き出されているかをサンプリングするのに役立つフィードバック機構を含み、それはまた、そのゲート電圧を提供して電圧降下デバイスを駆動する（それは、回路構成が負荷需要に関係することによる）。
【００１３】
こうして、負荷需要が大きくなるほど、サンプリングされる電流が大きくなり、電圧降下デバイスに提供されるゲート電圧が大きくなり、次にそれは電圧降下を増加し、最終的に負荷に利用可能な電圧を低下する。電圧降下は実質的に一定に保たれ、温度変動によってのみ変化する。
【００１４】
温度が高いほど電圧降下が大きくなり、こうして負荷での電流漏れを減速し、そのため、電流漏れの問題は、より長い高温スパンにわたって阻止される（電流漏れは温度とともに増加し、電流需要が極めて高いと、電力レギュレータの不具合をもたらし得る）。
【００１５】
このため、第１の回路は、負荷によって引き出される電流を少なくすることができるように、負荷から見た電力を低減し、温度が上昇するにつれて電圧降下を増大させるように有効に動作する。第１の回路は、低電力モード中の使用に限定される必要はなく、通常の動作においても同様に使用され得る。
【００１６】
始めにより少ない電圧が提供されるので、ＳＲＡＭデータ保持に関連付けられた温度クリープはより遅い速度で起こり、このため温度／電流需要が動作不能レベル（すなわち、レギュレータがクラッシュしてデータが失われるとき）に達するまで長くかかる。その結果、電力消費が低減され、デバイス／チップの動作の温度ウィンドウを有効に拡大する。
【００１７】
第２の回路を第１の回路に接続して、電流比較および電流制限の機能を行い得る。
【００１８】
この回路は、基準電流を超えると負荷（またはその一部）を切り離すように動作する。基準電流は、電力レギュレータの安全動作の限界であり得る。
【００１９】
これは、安全動作を高め、本開示のこの態様を組み込んだシステムの電源レギュレータの保全性を維持する。
【００２０】
本開示のさらなる変形および実施形態が本明細書に記載されている。
【００２１】
本開示のより完全な理解ならびにその特徴および利点を提供するために、添付の図面と併せて以下の説明を参照し、ここで、同様の参照番号は同様の部分を表す。
【図面の簡単な説明】
【００２２】
【図１】本開示のいくつかの実施形態による、電圧降下素子および電流センサ素子を備えるデバイスの概略図である。
【図２】本開示のいくつかの実施形態による、切り替え可能な電圧降下素子および電流センサ素子を備えるデバイスの概略図である。
【図３】本開示のいくつかの実施形態による、電流制限回路の概略図である。
【図４】本開示のいくつかの実施形態による、回路電圧降下素子および電流センサ回路の概略図である。
【図５】本開示のいくつかの実施形態による、電流センサ回路および電流制限回路を備える回路の概略図である。
【図６】本開示のいくつかの実施形態による、システムの概略図である。
【発明を実施するための形態】
【００２３】
以下の説明および図面は、本開示の特定の例証的な実装形態を詳細に述べており、それらは、本開示の様々な原理が実行され得るいくつかの例示的な方法を示している。しかしながら、例証的な例は、本開示の多くの可能な実施形態を網羅するものではない。本開示の他の目的、利点および新規の特徴は、該当する場合は図面を考慮して要旨で述べられている。
【００２４】
実施されたときに様々なレベルの制御された電力消費削減を有利に提供し得る様々な方式、回路、システム、および方法が本明細書で開示されている。
【００２５】
いくつかの例示的な実施形態は、ＳＲＡＭブロックまたはＳＲＡＭブロックグループである負荷に言及しているが、本開示による回路および方法は、本開示の範囲から逸脱することなく他のタイプの負荷で使用され得ることを留意されたい。
【００２６】
本開示の例示的な実施形態によるブロック図を図１に示す。回路１００は、任意選択の電流制限器１０６に接続された電流センサおよび電圧降下素子１０４を備える。電流センサ／電圧降下素子１０４は、電源１０２に接続されている。電源１０２は、主電源、あるいは代替的に電源レギュレータを備え得る。負荷１０８は、電流センサ／電圧降下素子１０４に接続されており、加えて電流制限器１０６に接続されていてもよい。素子１０２は、電源１０２と負荷１０８との間に電圧降下を提供すると同時に、負荷１０８によって引き出される電流を検知するという二重の機能を有する。電流センサ１０４によって検知またはサンプリングされた電流は、代わりに、漏れ電流（すなわち、非アクティブモードまたは低電力モード中に負荷によって引き出される電流）と呼ばれてもよい。負荷１０８は、電流センサ／電圧降下素子１０４を介して電源１０２に接続されているので、負荷１１０は事実上低減された電源１１０を見ることになる。電源１１０は、電源１０２の電力から電圧降下要素１０４によって提供される電圧降下を差し引いたものに等価な電力を供給するように構成されている。負荷１０８は、ＳＲＡＭブロックなどのメモリブロックを含み得る。「電流検知」または電流センサブロック／電圧降下素子１０４は、負荷によって引き出される漏れ電流をサンプリングし、この漏れ電流のスケーリングされたコピーは、基準電流と比較するために「電流制限」ブロック１０６によって使用されて、負荷への供給を制御し得る。基準電流は、ＰＴＡＴ電流源（絶対温度に比例する電流源）によって提供されてもよい。こうして、この電流は、回路が適宜適合されるようにシステムまたはダイの温度と有利に相関している。
【００２７】
図２は、本開示のさらなる実施形態による、図１に示される方式が展開され得る概略回路２００を図示する。この実施形態では、バイパススイッチＳ１が電流センサ／電圧降下素子および電流制限回路への接続を制御し、例えば、それらがデータ読み取り／書き込み動作中に能動的に接続されないように、そしてスリープまたは低電力モード中にのみアクティブに接続するように、それらを制御してもよい。図１を参照して示されているように、電流制限器は任意選択であってもよく、それで概略回路２００は、代替として、電流制限器２０４なしで提供されてもよい。この方式は、例えば、ＳＲＡＭ負荷がデータ保持モード（非アクティブ／低電力モード）にあるときの漏れ電流を制御することを主な目的としている。このため、典型的にはより高い電流を伴うデータの読み／書き動作（アクティブモード）の間、電流センサおよび電流制限器はバイパススイッチＳ１によってバイパスすることができる。
【００２８】
回路の実装形態
回路の実装形態は、２つの部分、すなわち、電流検知部（または電流センサ／電圧降下部）と電流制限部（または電流制限器）に分割され得る。「電流検知」ブロックは、負荷（例えばＳＲＡＭ）の漏れ電流を検知すること、並びに負荷への供給ライン上で制御された電圧降下を有することの二重の役割を果たす。この電流の（スケーリングされた）コピーが、その後、（ＰＴＡＴ）電流基準と比較される電流ミラーを使用して作成される。スケーリングされていないコピーとは対照的に、電流のスケーリングされたコピーを提供することは、回路の電力消費を有利に低減する。
【００２９】
例示的な回路図では、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタは、寸法Ｗ（幅）およびＬ（長さ）によって特徴付けられ、ｍパラメータは、（モノリシックまたはフィンガー）トランジスタサイズ、あるいは、特定数のディスクリートトランジスタを表す。このため、様々なトランジスタにおけるｍパラメータ値の差は、トランジスタ間のサイズ比の指標として働くことができる。トランジスタは、ディスクリートトランジスタとして、および／またはモノリシックまたは「フィンガートランジスタ」として実装され得ることに留意されたい。回路図のトランジスタ寸法は、マイクロメートル（μｍ）で与えられている。図面に示されたトランジスタ寸法およびサイズ／寸法関係は単なる例示であり、本開示の範囲から逸脱することなく他の寸法およびサイズ比が使用されてもよい。
【００３０】
図３は、低電力動作モード中に電圧降下を提供し、負荷によって引き出される漏れ電流を検知するように構成された回路３００を示す。この電流センサ／電圧降下回路は、流れる電流とは無関係の制御された電圧降下を生成するだけでなく、温度の上昇（これは、例えばシリコンダイ内の回路から見た実際の温度であってもよい）と共に電圧降下も増加させる。２つのＰＭＯＳトランジスタＭ１およびＭ２は同じ電流値Ｉバイアスで弱反転にバイアスされているが、Ｍ１およびＭ２トランジスタ間のサイズ比は、Ｍ３にわたって固定だが温度依存電圧降下を生み出す。周波数誘起効果に対する回路の安定性を高めるために、適切な容量Ｃを有するコンデンサが、Ｍ３のゲートとドレインとの間に補償の目的で接続され得る。容量Ｃは、例えば１０ｐＦであってもよい。「ｘ」とラベル付けされたノードは、Ｍ１とＭ２の対によって発生された駆動電圧を示し、それはＭ３のゲートに提供され、Ｍ３にわたって提供される電圧降下をもたらす。Ｍ３のソースとドレインとの間に提供される電源に対する電圧降下は、式：Ｖ降下＝（ｋＴ／ｑ）＊ｌｎ（（Ｗ／Ｌ）Ｍ２／（Ｗ／Ｌ）Ｍ１）、ここで、ｋ＝ボルツマン定数、Ｔ＝ケルビン単位の温度、およびｑ＝電子電荷、を使用することによってＭ１とＭ２とのサイズの比から決定または概算することができる。例示的なトランジスタ寸法が図３に示されている。全てのトランジスタＭ１、Ｍ２、およびＭ３は、１対４の例示的なＷ／Ｌ比を示す。９対１のＭ２とＭ１との間のサイズ比（ｍパラメータから導出される）が、図３に示されている。サイズ比が大きいほど（すなわち、Ｍ１トランジスタサイズに対するＭ２トランジスタサイズが大きいほど）、Ｍ３で生成される電圧降下は大きくなる。Ｍ３トランジスタはサイズの点でかなり大きくてもよく、例えばそれはｍ＝５０を有するフィンガートランジスタとして実装され得る。Ｍ３にわたる電圧降下Ｖ降下は、ノード３０２の（安定化された）供給電圧をノード３０４の降下供給電圧まで下げる。
【００３１】
図４は、十分に正確な電流コピー機構を有する電流制限回路を実装するために使用され得る回路４００の概略図を示す。Ｍ３を流れる電流（すなわちＳＲＡＭ漏れ電流）の十分に正確なスケーリングされたコピーを得るために、適切に整合されたコピートランジスタＭ５のＶＤＳ電圧を有することが好ましい。これを達成するために、図３に示したのと同様の回路が、図４に示すように複製され得る。ここで、Ｍ１’とＭ２’はΔＶＧＳ対を形成する。この対はコピートランジスタＭ５のＶＤＳを制御し、それは図２のＭ３のＶＤＳの値と同様の値に維持する傾向がある。このようにして、トランジスタＭ５のドレイン端子は、Ｍ３のドレイン端子のものとドレイン端子のものと実質的に同じ電流の大きさを出力する。この電流は、比較トランジスタＭ４において基準電流Ｉｒｅｆと事実上比較される。電流制限器は、ＰＭＯＳトランジスタＭ６を使用して実装され得、そのゲート電圧は、比較トランジスタＭ４によって提供される電流比較点によって制御される。このようにして、比較トランジスタの出力はＭ６を制御し、Ｍ３およびＭ５のドレイン端子に反映されるように、その電流需要が基準電流Ｉｒｅｆを超える場合、負荷（またはその一部）を（降下した）電源４０２から切り離すように適宜有効に切り替わる。図に示される例では、Ｍ１、Ｍ１’、Ｍ３、およびＭ５のソース端子は、メイン（降下されていない）電源４０４に接続されている（例えば、それらはオンチップ電力レギュレータに直接接続されてもよい）。
【００３２】
「ｘ」とラベル付けされたノードは、電流コピーデバイスのためのゲート電圧を提供する。この構成を用いて、漏れ電流の非常に正確でスケーリングされたバージョンが得られ得る。この電流は、ＰＭＯＳトランジスタスイッチＭ６を介して負荷（例えばＳＲＡＭバンク）への供給を制御するために（好ましくはＰＴＡＴ）基準電流と比較される。漏れ電流が所定の閾値と交差するか、またはそれを超えると、ＰＭＯＳトランジスタスイッチはオフになり始め、それによって負荷供給電圧を低下させ、対応する負荷ブロックを遮断してレギュレータの過負荷を防ぐ。図４には単一のスイッチが示されているが、複数のスイッチを使用して、複数の負荷ブロックをそれぞれ制御し、接続（切断）し得る。１つ以上のバンクを備えるＳＲＡＭ負荷の場合、過度の電流漏れがあるとき、切り離されたＳＲＡＭバンクの内容が失われることになり、このような構成は、ＲＴＣ（リアルタイムクロック）など、低電力レギュレータの下で働く他の回路が保護されることを保証する。代替として、漏れ電流は全体的に（すなわち、全負荷漏れ電流）検知されてもよく、この測定は、電流が負荷またはＳＲＡＭブロックにわたって実質的に均等に分配されるという仮定で使用され得る。この実装態様では、システムはまた、どのスイッチをオフにするか（このため、それぞれの遮断負荷の電力を奪い取る）を適宜決定し得る。
【００３３】
この例による「電流制限」回路は、１００ｍＶ未満の順方向電圧降下を有する。室温では、この供給電圧降下は漏れ電流自体を低減するのに役立つ。静止電流は室温で約３０ｎＡであり得る。この方式はまた、データ損失の検出および負荷ブロック（ＳＲＡＭバンク）の優先順位付けに関して柔軟な選択肢を有利に提供する。電流制限スイッチのゲートは、データが失われた場合に、どのバンクまたはブロックが損なわれたか、どの情報が記憶され、および／またはシステムソフトウェアまたはコントローラに伝達されたかに関する情報を保持する。電流制限／最大値の値は、バンクごとに調整することができ、このため、例えば、漏れ電流が異常に増加した事象においてより重要なデータを保持するバンクに保護優先権を与える。
【００３４】
図５は、図３および図４に示されている回路を組み合わせた回路を示しており、それらは前記図を参照して上述されている。
【００３５】
図６は、本開示のいくつかの例示的な実施形態によるシステムの概略図を示す。システム（例えば、マイクロコントローラ）６００は、電流センサブロック６０４（これは、電流センサおよび電圧降下素子の両方として作用する）を含み、加えて、電流制限ブロック６０６を含み得る。電流センサおよび電流制限ブロックは、システム内の電源（またはレギュレータ）６０２と負荷６０８との間に接続されたバイパススイッチ６１０を使用することによってバイパスされ得る。バイパススイッチは、システムがスリープモードまたは低電力モードにないときに電流センサおよび電流制限ブロックがバイパスされ得るように、そしてデータ読み取り／書き込み動作のようなアクティブ動作中に電流センサおよび電流制限ブロックが電源（レギュレータ）間でアクティブに接続され得るように構成され得る。電流制限ブロック６０６は任意選択でよく、いくつかの実施形態では、システムは電流センサブロック６０４のみが提供されてもよく、電流センサブロック６０４は電圧降下を提供するために（安定化された）電源と負荷との間にバイパススイッチを介して接続され得る（これは次いで負荷に利用可能な電力を減少させる）。
【００３６】
本開示に従って提供されるような電圧降下または電圧低下は、温度が上昇するにつれて、負荷に利用可能な電流が少なくなるように温度と共に増加し得る。これは（望ましくない）温度効果を効果的に打ち消し、一体のＳＲＡＭデータ保持の温度ウィンドウおよび効果的な良好スリープ／アイドルモードの時間的持続時間を拡大する。
【００３７】
こうして、本明細書に開示されている技法は、有利に温度依存する効果を提供する。より高い温度では、電流制限回路は電流供給をオフにしてもよい（負荷によって引き出される電流が設定された基準電流を超えると）。これは、ＲＴＣ（リアルタイムクロック）のような他の（より重要な）ブロックの保全性を有利に維持する。一方より低い温度では、本技法は負荷に提供される電位が低下するためにエネルギー消費を低減する。
【００３８】
本明細書ではいくつかの電力削減および電力制限技法が開示されているが、様々な技法を一緒に使用する必要はなく、有利に節電および効率的なデータ保持を達成し、かつシステムの動作温度ウィンドウをさらに拡大しながら、各々が別々に実施されてもよい。
【００３９】
しかしながら、これらの技法のいくつかを組み合わせることは有利な相乗効果をもたらし得る。
【００４０】
さらに、本明細書に開示される実施形態は、ハイバネーションモードの技法を実装するために必要とされる静止電流に対する厳しい制約を有利に満たす。スリープモード、アイドルモード、非アクティブモード、ハイバネーションモード、および低電力モードという用語は、本開示を通して交換可能に使用され得ることに留意されたい。
【００４１】
いくつかの実施形態では、電源から負荷によって引き出される電流を低減および制限するための回路が提供され、本回路は電流センサおよび電流制限器を備え、電流センサは、大きさＶ降下を有する制御された電圧降下と、電源と負荷との間の降下電源出力とを提供するための電圧降下素子、および電圧降下素子の出力端子と入力端子との間に接続されたフィードバック素子を備え、フィードバック素子は、電圧降下素子の入力に駆動電圧を提供するように構成されている。このようにして、実質的に固定されているが制御可能な電圧降下が達成される。フィードバックループの使用は、発生したＶ降下電圧降下がほぼ完全に電流に依存しないことを保証する。
【００４２】
いくつかの実施形態では、回路は電流制限回路をさらに含み、それは負荷に利用可能な電流を制限するように構成されている。こうして、電流制限器は、電源を負荷に接続および切り離すための負荷スイッチを備え、比較のために基準電流を提供するための基準電流源をさらに備える。基準電流は、システムの電力効率の必要性（または優先性）を満たすように選ばれ得る。例示的なアプリケーションでは、１００％のＳＲＡＭデータ、例えば１２８ｋＢのデータ（ＳＲＡＭブロック内の）を保持することが望ましく、電流比較素子は、検知された電流出力を基準電流と比較し、それによって比較出力信号を提供し、負荷によって引き出される電流のスケーリングされたコピー信号を提供するように構成された電流コピーデバイスが、降下電源出力と電流比較素子への負荷スイッチへの入力との間に接続され、ここで負荷スイッチは、検知された電流が基準電流を超えた場合に負荷から電源を切り離すように、電流比較素子の比較出力信号によって制御される。
【００４３】
いくつかの実施形態では、電圧降下素子は、並列に接続された（同様の端子を同様の端子に接続した）１つ以上のＰＭＯＳトランジスタＭ３を備え、Ｍ３ドレイン端子は、負荷によって引き出される電流を検知するように構成され、フィードバック素子は、少なくとも１つの第１のＰＭＯＳトランジスタＭ１と少なくとも１つの第２のＰＭＯＳトランジスタＭ２とを備え、Ｍ１のソース端子はＭ３のドレイン端子に接続されており、Ｍ１のゲート端子はＭ２のゲート端子に接続され、Ｍ２のドレイン端子はＭ３のゲート端子に接続され、Ｍ１のゲート端子はＭ１のドレイン端子にも接続されており、Ｍ３のゲート電圧は、Ｍ１とＭ２との間のサイズ比によって少なくとも部分的に決定され、電圧降下の大きさＶ降下は数学的に（ｋＴ／ｑ）＊ｌｎ（Ｗ／Ｌ）Ｍ２／（Ｗ／Ｌ）Ｍ１）として近似される。
【００４４】
ＰＭＯＳトランジスタは一般に、ゲート、ドレイン、およびソース端子を備え、それらのいずれも入力または出力端子および／または信号を提供し得る。
【００４５】
いくつかの実施形態では、Ｍ２トランジスタとＭ１トランジスタとの間のサイズ比は少なくとも９対１である。これは有効な電圧降下値をもたらす。しかしながら、本開示の範囲から逸脱することなく、他のＭ２対Ｍ１サイズ比を使用し得る。例えば、Ｍ２対Ｍ１サイズ比は、９対１より小さくてもよく、または９対１より大きくてもよい。
【００４６】
トランジスタおよびそれらの間のサイズ比は、別々のデバイスとして実装されてもよく、あるいは代わりに「フィンガートランジスタ」として実装されてもよい。
【００４７】
いくつかの実施形態では、コピーデバイスは、ゲート端子がＭ３のゲート端子に接続され、ドレイン端子がＰＴＡＴ基準電流源素子に接続されたＰＭＯＳトランジスタＭ４と、一対のＰＭＯＳトランジスタＭ１’およびＭ２’とを備える。ＰＴＡＴ基準電流源は絶対温度に比例する電流源である。こうして、電流は、システムまたはダイの温度に有利に相関し、それにより回路が適宜適合される。
【００４８】
いくつかの実施形態では、負荷スイッチは単一のＰＭＯＳトランジスタＭ６を備える。代わりに、スイッチは、単一のスイッチとして、または独立して作用するスイッチとして作用するように構成された１つ以上の並列接続されたＰＭＯＳトランジスタを備えてもよい。
【００４９】
いくつかの実施形態では、Ｍ１’のゲート端子はＭ２’のゲート端子およびＭ２’のドレイン端子に接続され、Ｍ２’のゲート端子およびＭ１’のドレイン端子はバイアス電流源に接続され、Ｍ２’のゲート端子はＭ２’のドレイン端子に接続され、かつＭ２’のソース端子はＭ４のドレイン端子に接続され、電流比較素子はＰＭＯＳトランジスタＭ５を含み、かつＭ５のゲートはＰＴＡＴ基準電流源に接続され、Ｍ５のソース端子は前記ＰＴＡＴ基準電流源に接続され、ゲＭ５のソース端子はＭ２’のソース端子に接続され、Ｍ１’のド端子はＭレイン５のート端子に接続され、Ｍ５のドレイン端子はＭ６のゲート端子に接続されている。
【００５０】
いくつかの実施形態では、容量Ｃを有する少なく１つのコンデンサがＭ３のドレイン端子とゲート端子との間に接続されている。
【００５１】
いくつかの実施形態によれば、電流センサおよび電圧降下素子／ブロックならびに電流制限素子／ブロックを備え、電源および負荷をさらに備えるシステムが提供され、ここで素子／ブロックは電源と負荷との間に接続されている。システムは、例えば、マイクロコントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ＳｏＣ、または組み込みシステムであり得る。電源はオンチップ電力レギュレータであってもよい。電流制限器は安全な動作を強化し、そのような電流制限器素子を組み込んだシステムの電源レギュレータの保全性を維持する。
【００５２】
代替的に、システムは、電流センサ／電圧降下素子のみが設けられてもよい。これは、より低い電力消費から依然として利益を得ながら、システムのより単純でより安価な実装を有利に可能にする。そのような実施形態では、システムは、（安定化された）電源と負荷との間に電流センサ／電圧降下ブロック／素子を選択的に接続するためのバイパススイッチが設けられてもよい。例えば、電流センサ／電圧降下ブロック／素子は、アクティブ時間中またはデータ／読み書き動作中にバイパスされてもよく、スリープモード中に接続されてもよい。
【００５３】
いくつかの実施形態によれば、電流センサおよび電圧降下回路ならびに電流制限回路を備え、かつ電源および負荷をさらに備えるシステムが提供され、ここで回路は電源と負荷との間に接続されている。電流制限器はシステムの安全な動作を強化し、システムの電源レギュレータの保全性を維持する。
【００５４】
代替的に、システムは、電流センサ／電圧降下回路のみが設けられてもよい。そのような実施形態では、システムは、（安定化された）電源と負荷との間に電流センサ／電圧降下回路を選択的に接続するためのバイパススイッチが設けられてもよい。例えば、電流センサ／電圧降下回路は、アクティブ時間中またはデータ／読み書き動作中にバイパスされてもよく、スリープモード中に接続されてもよい。これは、より低い電力消費から依然として利益を得ながら、システムのより単純でより安価な実装を有利に可能にする。
【００５５】
いくつかの実施形態では、電圧降下回路は、並列に接続された１つ以上のＰＭＯＳトランジスタＭ３を備え、Ｍ３ドレイン端子は、負荷によって引き出される電流を検知するように構成され、そしてフィードバック素子は、少なくとも１つの第１のＰＭＯＳトランジスタＭ１と少なくとも１つの第２のＰＭＯＳトランジスタＭ２とを備え、Ｍ１のソース端子はＭ３のドレイン端子に接続され、Ｍ１のゲート端子はＭ２のゲート端子に接続され、Ｍ２のドレイン端子はＭ３のゲート端子に接続され、かつＭ１のゲート端子はＭ１のドレイン端子にも接続され、Ｍ３のゲート電圧は、Ｍ１とＭ２との間のサイズ比によって少なくとも部分的に決定され、それにより電圧降下の大きさＶ降下は、ＰＭＯＳトランジスタ構成およびそれらのサイズ比率を考慮して、数学的に（ｋＴ／ｑ）＊ｌｎ（Ｗ／Ｌ）Ｍ２／（Ｗ／Ｌ）Ｍ１）として近似され、ここで、ｋ＝ボルツマン定数、Ｔ＝ケルビンでの温度、およびｑ＝電子電荷である。Ｍ１とＭ２との間のサイズ関係（サイズ比）は、特定のアプリケーションの要件に適するように実質的に所定の電圧降下を提供するように調整され得る。電圧降下の数学的近似から推測できるように、電圧降下は温度に依存する。これは、有利には温度と共に増加する電圧降下をもたらし、そのため、より長い温度スパンにわたって電流漏れが封じ込められ（減少され）、それによりシステムの動作の有効温度ウィンドウが拡大される。
【００５６】
いくつかの実施形態では、コピーデバイスは、ゲート端子がＭ３のゲート端子に接続され、ドレイン端子がＰＴＡＴ基準電流源素子に接続されたＰＭＯＳトランジスタＭ４と、一対のＰＭＯＳトランジスタＭ１’およびＭ２’とを備え、かつこここで負荷スイッチはＰＭＯＳトランジスタＭ６を備え、Ｍ１’のゲート端子はＭ２’のゲート端子およびＭ２’のドレイン端子に接続され、Ｍ２’のゲート端子とＭ１’のドレイン端子はバイアス電流源に接続され、Ｍ２’のゲート端子はＭ２’のドレイン端子に接続され、かつここでＭ２’のソース端子はＭ４のドレイン端子に接続され、電流比較素子はＰＭＯＳトランジスタＭ５を備え、かつＭ５のゲートはＰＴＡＴ基準電流源に接続され、Ｍ５のソース端子は前記ＰＴＡＴ基準電流源に接続され、Ｍ５のソース端子はＭ２’のソース端子に接続され、Ｍ１’のドレイン端子はＭ５のゲート端子に接続され、Ｍ５のドレイン端子はＭ６のゲート端子に接続され、かつトランジスタＭ１〜Ｍ６はソース接続され、Ｍ１、Ｍ２、Ｍ１’およびＭ２’のドレイン端子は各々バイアス電流源Ｉバイアスに接続されＰＴＡＴ基準電流源および前記バイアス電流源は電気的接地基準に接続され、Ｍ６のドレイン端子は負荷に接続され、Ｍ６のソース端子はＭ３のドレイン端子に接続されている。バイアス電流源は、トランジスタ内で弱反転動作を誘起するために設定されることが好ましく、それによってトランジスタの電力消費が有利に低減される。
【００５７】
いくつかの実施形態では、バイパススイッチが電源と負荷との間に接続され、バイパススイッチは、電流センサおよび電流制限器が、ハイバネーションモード、スリープモード、ディープスリープモード、アイドルモード、省電力モード、またはスタンバイモードのうちの少なくとも１つの間にのみ電源と負荷との間にアクティブに接続（機能する）ように構成されており、それによりそれらが接続されていないとき、電流制限器とセンサはシステムによってバイパスされる。バイパススイッチは、例えば読み／書き動作中に電流制限器と電流センサ回路とを切り離し、システムがスリープモードまたはアイドルモードに入るとこれらの回路を接続し直すように構成されてもよい。
【００５８】
バイパススイッチは、１つ以上の半導体素子を使用して実装され得る。例えば、降下電源と負荷との間に並列接続された１つ以上のＰＭＯＳトランジスタが、バイパススイッチとして作用するように構成され得る。
【００５９】
代替的にまたは追加して、タイマベースの実装形態を使用して、低電力または超低電力（ＵＬＰ）モードをトリガすることができる。
【００６０】
いくつかの実施形態では、バイアス電流源は、Ｍ１、Ｍ２、Ｍ１’およびＭ２’内に弱反転動作を誘起するように構成される。これはトランジスタの電力消費を有利に低減する。
【００６１】
いくつかの実施形態では、負荷は１つ以上のメモリブロックまたは１つ以上のメモリブロックグループを備え、各メモリブロックまたは各メモリブロックグループは個別に電流制限器に接続され、かつそれぞれのメモリブロックまたはメモリブロックグループによって引き出される負荷電流が基準電流を超える場合、電流制限器負荷スイッチは、メモリブロックまたはメモリブロックグループを切り離すように構成される。このため、各負荷は、スイッチを介して個別に切り離されるかまたは作動停止される。このため、各負荷は独立した専用のスイッチを提供され得る。電流漏れは、各負荷に対して（たとえば、各メモリブロックに対して）別々に検知され得る。
【００６２】
いくつかの実施形態では、メモリは１つ以上のＳＲＡＭブロックまたは１つ以上のＳＲＡＭブロックグループを備え、各ＳＲＡＭブロックまたは各ＳＲＡＭブロックグループは個別に電流制限器に接続され、かつそれぞれのＳＲＡＭブロックまたはＳＲＡＭブロックグループによって引き出される負荷電流が基準電流を超える場合、電流制限器負荷スイッチは、ＳＲＡＭブロックまたはＳＲＡＭブロックグループを切り離すように構成される。このため、各負荷は、スイッチを介して個別に切り離されるかまたは作動停止される。このため、各負荷は独立した専用のスイッチを提供され得る。電流漏れは、各負荷に対して（例えば、各ＳＲＡＭブロックに対して）別々に検知され得る。
【００６３】
代わりに、電流漏れは全体的に検知されてもよく（すなわち、全負荷電流漏れ）、この測定は、電流が負荷またはＳＲＡＭブロックにわたって実質的に均等に分配されているという仮定で使用され得る。この実施例では、システムはまた、どのスイッチをオフにするか（したがって、カットオフ負荷の電力を奪う）を適宜決定することもできる。加えて、この決定は、ある負荷が他の負荷よりも先に切り離されるように、負荷またはＳＲＡＭブロックの重要性または臨界性のランクに基づいてもよい。いくつかの実施形態では、いくつかのブロックまたは負荷は決して切り離されないこともあり得る。
【００６４】
いくつかの実施形態では、（トランジスタの任意の固有または内在寄生容量以外の）容量Ｃを有する少なくとも１つのコンデンサがＭ３のドレイン端子とゲート端子との間に接続される。これはフィードバック回路の一部であるので、それが周波数にわたって安定していることを保証することは有利である。つまり、回路はノイズを拾って発振すべきではない。このため、コンデンサはミラーコンデンサとして作用し、「極分割」に役立つ。コンデンサの容量Ｃは、例えば、１０ｐＦ（ピコファラッド）であってもよい。
【００６５】
いくつかの実施形態では、電源はオンチップ電力レギュレータである。いくつかの実施形態では、電力レギュレータは、例えば、バックコンバータであってもよい。
【００６６】
いくつかの実施形態では、Ｍ３は８０〜９０ｍＶの大きさの電圧降下を提供するように構成されている。
【００６７】
いくつかの実施形態では、ＰＭＯＳトランジスタは３．３ｎＡの電流を流すように構成され、電圧降下素子にわたって１００ＭＶの降下があるようにサイズが決められている。これは有利に回路のより低い電力消費につながる。
【００６８】
いくつかの実施形態では、電源によって１つ以上の負荷ブロックに供給される電力を制御するための方法が提供されており、その方法は、（ハイバネーション、アイドルおよび／またはスリープモード、あるいは代替的に超低電力モードのＵＬＰなどの）低電力動作モード中に１つ以上の負荷ブロックに利用可能な電力を低減するステップを含み、低電力動作モード中に負荷ブロックが電力、電流引き出し／漏れ閾値を超えた場合、負荷ブロックを制限または切り離す。このため、制御のステップは、負荷に利用可能な（あるいは消費される）電流を（とりわけ）低減および／または制限することを含み得る。電源は、システムオンチップ（ＳｏＣ）マイクロコントローラ、ＦＰＧＡ、または同様のデバイスなどのシステムで提供されるような電力レギュレータ出力を含み得る。
【００６９】
本方法は、閾値を超えたかどうかを判定するために、引き出された電流を予め確立された基準または閾値電流と比較するステップをさらに含み得る。各別々の負荷ブロックによって引き出された電流は、検知および／または測定され、閾値と比較され得る。したがって、各負荷ブロックは、その電流需要が予め確立された閾値を超える場合には、電源（または安定化電源）から独立してまたは別々に切り離され得る。
【００７０】
いくつかの実施形態では、システムの低電力動作モードの間、プロセッサ内で実行されるときに、電源によってシステム内の負荷に提供される電力を低減するように構成された電圧降下デバイスおよび負荷によってシステム内の電源から引き出される電流を制限するように構成された電流制限デバイスのうちの少なくとも１つをアクティブ化するステップを成し遂げるようにプロセッサを設定する命令を含む非一時的コンピュータ可読媒体が提供されている。
【００７１】
これは、それがエネルギー／電力節約をもたらし、低電力または超低電力モード中のプロセッサまたはマイクロコントローラの動作の温度ウィンドウをさらに拡大するために、それが実施され実行されるプロセッサおよびシステム（例えばマイクロコントローラ）の動作を改善する。コンピュータ可読媒体は、実行されると電流需要を超える負荷ブロックについての情報を受信または取得し、さらにそれに応じてもう１つの負荷ブロックを切り離させるようにプロセッサを設定する命令をさらに含み得る。システムは、マイクロコントローラまたはＳｏＣ、またはＦＰＧＡ、特定用途向け集積回路（ＡＳＩＣ）、または任意の他の同様のデバイスであってもよい。
【００７２】
さらに、負荷または負荷ブロックのどの部分が切り離されたかに関する情報が（一時的に）記憶されてもよく、この情報はコントローラまたは他のデバイスに提供されてもよい。
【００７３】
関連するまたはそれぞれのブロックによって引き出される電流を低減する方法は、アクティブまたは通常のあるいは非低電力モード動作中に提供される電圧より低い、電圧ポストレギュレータを提供することによる。
【００７４】
ブロック構成要素上のこの低下した電圧の効果は、ブロックが引き出すことができる電流の量が、より高い電圧でアクティブ動作しているときよりも少なくなることである。低下した電流の割合または比率は、通常引き出される電流の百分率として説明することができる。
【００７５】
いくつかの実施形態では、Ｍ２のソースへの入力は、Ｍ３からの出力電流の小部分（すなわち、スケーリングされた電流）であり得るフィードバック信号である。コピーデバイスにおいてスケーリングされた電流を使用することは、回路の電力消費を有利に低減する。Ｍ２のソースの電圧は、電源電圧−電圧降下（Ｍ３ＶＤＳ電圧）として定義または近似することができ、固定されている。次にＭ３は、電圧降下トランジスタＭ３のゲート（ｘ）に対する入力を生成する。
【００７６】
いくつかの実施形態によれば、必要であれば、トランジスタバルクとソースとは接続されている。ＰＭＯＳデバイスの場合、ｎウェルを単純にソースに結び付けることができるので、これは容易に行うことができる。このようにｎウェルを結ぶことは、複数のｎウェルアイランドを生み出し、ボードレイアウトで満たされるべき一定のスペース要件があり得るので、これはボード面積を節約するために必要ではない場合には行われない。
【００７７】
いくつかの実施形態では、Ｍ３およびＭ６トランジスタは線形領域で動作する。コピーデバイスにおける正確な電流ミラーリングのためには、デバイスは通常、飽和領域で十分にバイアスをかけなければならないが、電圧降下を大きく保たなければならないのでここでそれを行うことはできない。しかし、これら２つのデバイスのＶＧＳおよびＶＤＳ電圧の両方がよく一致していることを保証することで、たとえそれらが飽和状態になくても、電流を正確にミラーリングすることができる。
【００７８】
有利なことに、本開示によるすべての回路は、標準の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを使用して製造され得る。
【００７９】
回路のＰＭＯＳトランジスタ実装において、ＰＭＯＳトランジスタはすべて、ソース接続（すなわち、電源ネットワークに接続）されるべきであり、反対の特定の理由はない。
【００８０】
いくつかの実施形態では、ＰＭＯＳトランジスタは、弱反転領域で動作するようにバイアス電流によってバイアスされる（またはバイアスされるように構成されている）。これは有利なことに電力低減ニーズにつながる。
【００８１】
いくつかの実施形態では、２つのバイパススイッチ、すなわち電流センサおよび電流制限方式全体のための第１のバイパススイッチ、および電流制限回路専用の第２の別個のバイパススイッチが提供される。このようにして、個々のＳＲＡＭブロックの電圧による電流漏れ変動を有利に監視し得る。
【００８２】
いくつかの実施形態では、回路は代替の半導体技術を使用して実装される。例えば、いくつかの実施形態では、電流センサおよび電流制限回路は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを用いて実施される。そのような実施形態では、トランジスタは、電源ネットワークとは対照的に接地ネットワークに接続されるべきである。さらに、同様のレベルの電圧降下および電流制限を達成するためには、寸法を考慮する必要がある。
【００８３】
本明細書に開示された全ての回路は、本開示の範囲から逸脱することなく、例示的実施形態の半導体技術とは異なる半導体技術を使用して実装されてもよい。そのような半導体技術は、バイポーラ接合トランジスタ（ＢＪＴ）および電界効果トランジスタ（ＦＥＴ）を含み得るが、これらに限定されない。
【００８４】
本開示のさらなる実施形態によれば、実行されたときに本明細書に開示される方法のうちの１つ以上を成し遂げる命令を含む、非一時的コンピュータ可読媒体が提供される。
【００８５】
いくつかの実施形態では、コンピュータ可読媒体は、プロセッサまたはデバイスに（特定の）メモリブロックまたはメモリブロックのグループが損なわれたかまたはデータが失われたという警告信号を発信させる命令をさらに含み得る。この障害は、電源からの負荷の意図的切り離しによる可能性がある。警告は、損なわれた特定のブロックまたはブロックのグループを識別する情報を含み得る。これは、有利にシステムがデータの損失の可能性を考慮することを可能にする。加えて、特定の損なわれたメモリブロックまたはメモリブロックのグループが識別され得、それによりシステムがそのような識別に基づいてなんらかの適切なアクションを有利に取り得る。このようにして、システムの機能性が改善される。
【００８６】
変形および実装形態
本開示は、本明細書に記載の様々な方法を行うことができる装置を包含する。そのような装置は、図によって例示され本明細書に記載の回路を含むことができる。様々な装置の部品は、本明細書に記載の機能を行うための電子回路を含むことができる。場合によっては、装置の１つ以上の部品は、本明細書に記載の機能（たとえば、制御関連機能、タイミング関連機能）を成し遂げるために特別に構成されたプロセッサによって提供され得る。プロセッサは、１つ以上の特定用途向け構成要素を含んでもよく、または本明細書に記載の機能を実行するように構成されているプログラム可能論理ゲートを含んでもよい。いくつかの事例では、プロセッサは、１つ以上の非一時的コンピュータ媒体に記憶された１つ以上の命令を実行することによって、本明細書に記載の機能を成し遂げるように構成され得る。
【００８７】
別の例示的実施形態では、図の構成要素は、スタンドアロンモジュール（例えば、特定のアプリケーションまたは機能を行うように構成された関連構成要素および回路を有するデバイス）として実装され得、あるいは電子デバイスの特定用途向けハードウェアへのプラグインモジュールとして実装され得る。本開示の特定の実施形態は、部分的にまたは全体的に、システムオンチップ（ＳｏＣ）パッケージに容易に含まれ得ることに留意されたい。ＳｏＣは、コンピュータまたは他の電子システムの構成要素を単一のチップに統合する集積回路（ＩＣ）を表す。それは、デジタル、アナログ、混合信号、そしてしばしば無線周波数機能を含むことができ、それらの全ては単一チップの基板上に提供され得る。他の実施形態は、単一の電子パッケージ内に位置付けされ、電子パッケージを介して互いに密接に相互作用するように構成された複数の別々のＩＣを有する、マルチチップモジュール（ＭＣＭ）を含み得る。他の様々な実施形態では、誤差較正機能が、ＡＳＩＣ、ＦＰＧＡ、および他の半導体チップ内の１つ以上のシリコンコア内に実装され得る。
【００８８】
本明細書で概説した仕様、寸法、および関係（例えば、プロセッサの数、論理演算など）は全て、例示および教示だけを目的としてのみ提供されていることにも留意することが不可欠である。そのような情報は、本開示の精神、または（あるとしても）添付の特許請求の範囲または本明細書に記載の実施例の範囲から逸脱することなくかなり変えられてもよい。本明細書は１つの非限定的な例にのみ適用され、したがって、それらはそのように解釈されるべきである。前述の説明において、例示的な実施形態は、特定のプロセッサおよび／または構成要素の構成を参照して説明されてきた。（あるとしても）添付の特許請求の範囲または本明細書に記載の実施例の範囲から逸脱することなく、そのような実施形態に様々な修正および変更がなされてもよい。したがって、説明および図面は、限定的な意味というよりはむしろ例示的と見なされるべきである。
【００８９】
本明細書で提供される多数の例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気的構成要素または部品に関して説明され得ることに留意されたい。しかしながら、これは明確さと例示の目的のためだけになされている。システムは任意の適切な様態で統合することができることを理解されたい。同様の設計代替案に沿って、例示された図の構成要素、モジュール、ブロック、および要素のうちのいずれも様々な可能な構成で組み合わせることができ、それらは全て明らかに本明細書の広い範囲内にある。ある場合には、限られた数の電気的要素を参照するだけで、所与のセットの流れの１つ以上の機能を説明することがより容易であり得る。図の電気回路およびその教示は容易にスケーラブルであり、多数の構成要素、並びにより複雑な／洗練された配置および構成を収容することができることを理解されたい。したがって、提供された例は、潜在的に無数の他のアーキテクチャに適用されるように、範囲を限定したり、または電気回路の広範な教示を妨げたりするべきではない。
【００９０】
本明細書において、「一実施形態」、「例示的実施形態」、「実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替的実施形態」などに含まれる様々な特徴（例えば、素子、構造、モジュール、構成要素、ステップ、動作、特徴など）への参照は、任意のそのような特徴が本開示の１つ以上の実施形態に含まれることを意味することを意図しているが、同じ実施形態において組み合わされてもよく、必ずしも組み合わされてもされなくてもよいことに留意されたい。また、本明細書に記載されている機能は、図に例示されているシステム／回路によって、またはその中で実行され得る可能な機能のうちのいくつかだけを例示していることに留意することも重要である。本開示の範囲から逸脱することなく、適切な場合にはこれらの動作のうちのいくつかが削除または除去されてもよく、あるいはこれらの動作が大幅に修正または変更されてもよい。加えて、これらの動作のタイミングはかなり変更されてもよい。先の動作フローは、例示および考察の目的で提供されている。本開示の教示から逸脱することなく、任意の適切な配置、時系列、構成、およびタイミング機構が提供されてもよいという点で、実質的な柔軟性が本明細書に記載の実施形態によって提供されている。当業者には、多数の他の変更、置換、変形、改変、および修正が確かめられると思われるが、本開示は、（もしあっても）添付の特許請求の範囲または本明細書に記載の実施例の範囲内に入るような全てのそのような変更、置換、変形、改変、および修正を包含することが意図されている。上述の装置の全ての任意選択の特徴は、本明細書に記載の方法またはプロセスに関しても実施することができ、実施例の詳細は１つ以上の実施形態のどこでも使用され得ることに留意されたい。
【符号の説明】
【００９１】
１００  回路
１０２  電源
１０４  電流センサ／電圧降下素子
１０６  電流制限器
１０８  負荷
【図１】
2019205338.tif 000003
【図２】
2019205338.tif 000004
【図３】
2019205338.tif 000005
【図４】
2019205338.tif 000006
【図５】
2019205338.tif 000007
【図６】
2019205338.tif 000008
【手続補正書】
【提出日】令和1年9月2日(2019.9.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源から負荷によって引き出される電流を低減するための回路であって、前記回路は、
前記電源と前記負荷との間に制御された電圧降下を提供する電圧降下部と、
前記電圧降下部の出力端子と入力端子に接続され、前記電圧降下部の前記入力端子に駆動電圧を提供するフィードバック部と、
前記電圧降下部を通る電流のスケーリングされたコピーと基準電流の比較に基づいて比較出力信号を出力する電流比較部と、
前記電圧降下部の出力端子と前記負荷の間の負荷スイッチとを備え、前記負荷スイッチは前記比較出力信号によって制御される、回路。
【請求項２】
前記基準電流を提供する基準電流源と、
前記電圧降下部を通る電流のスケーリングされたコピーを生成する電流コピー部とをさらに備え、
前記電流比較部の比較出力信号は、前記電流のスケーリングされたコピーが前記基準電流を超えることに応じて前記電圧降下部の出力端子から前記負荷を切り離す、請求項１に記載の回路。
【請求項３】
前記電圧降下部は第１のトランジスタを備え、
前記フィードバック部は第２のトランジスタと第３のトランジスタとを備え、
前記第１のトランジスタのゲート電圧は、前記第２のトランジスタと前記第３のトランジスタとの間のサイズ比によって少なくとも部分的に決定される、請求項２に記載の回路。
【請求項４】
前記電流コピー部は、第４のトランジスタであって、そのゲートが第１のトランジスタのゲートに接続されている、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を備え、
前記電流比較部は、第８のトランジスタであって、そのドレインで前記比較出力信号を生成する、第８のトランジスタを備え、
前記負荷スイッチは、第７のトランジスタであって、そのゲートが前記比較出力信号によって駆動される、第７のトランジスタを備えている、請求項３に記載の回路。
【請求項５】
前記第１のトランジスタのドレインとゲートとの間に接続された少なくとも１つのコンデンサをさらに備えている、請求項３に記載の回路。
【請求項６】
システムであって、
電源と、
負荷と、
前記電源と前記負荷との間に接続されている回路と、を備え、前記回路は、
前記電源に接続されている電圧降下トランジスタと、
前記負荷によって引き出される電流に基づいて前記電圧降下トランジスタのゲートに対する駆動電圧を生成する一対のトランジスタを備えるフィードバック部と、
前記負荷によって引き出される電流のスケーリングされたコピーを生成する電流ミラー部と、
前記負荷によって引き出される電流のスケーリングされたコピーが基準電流を超えることに応じて前記電圧降下トランジスタから前記負荷を切り離す負荷スイッチと、
を備える、システム。
【請求項７】
前記回路は、
前記負荷によって引き出される電流のスケーリングされたコピーと前記基準電流を比較して、比較制御信号を生成する電流比較トランジスタをさらに備えていて、前記負荷スイッチは前記比較制御信号に応答する、請求項６に記載のシステム。
【請求項８】
前記電圧降下トランジスタを横切る電圧降下は、前記一対のトランジスタ間のサイズ比によって少なくとも部分的に決定される、請求項６に記載のシステム。
【請求項９】
前記電流ミラー部は、
コピートランジスタと、
前記コピートランジスタのゲートを駆動する更なる駆動電圧を提供して、前記電圧降下トランジスタを横切るドレイン対ソース電圧と同じである、前記コピートランジスタを横切るドレイン対ソース電圧を維持する更なる一対のトランジスタと、を備えている、請求項６に記載のシステム。
【請求項１０】
前記電流比較トランジスタのドレインは、比較制御信号を生成し、かつ前記電流比較トランジスタのドレインは、基準電流および前記電圧降下トランジスタのゲートに接続されている、請求項７に記載のシステム。
【請求項１１】
前記システムは、
前記電源と前記負荷との間に接続されたバイパススイッチをさらに備え、前記バイパススイッチは、前記回路が、低電力モード、超低電力モード、ハイバネーションモード、スリープモード、ディープスリープモード、アイドルモード、省電力モード、およびスタンバイモードのうちの少なくとも１つの間にのみ、前記電源と前記負荷との間にアクティブに接続されるように構成されている、請求項６に記載のシステム。
【請求項１２】
前記一対のトランジスタおよび更なる一対のトランジスタは、それぞれのバイアス電流源によってバイアスされている、請求項９に記載のシステム。
【請求項１３】
前記負荷は、複数のメモリブロックまたはメモリブロックグループのうちの１つであり、
他のメモリブロックまたはメモリブロックグループは、それぞれの回路を介して前記電源に接続されていて、それぞれのメモリブロックまたはメモリブロックグループによって引き出されるそれぞれの負荷電流が、それぞれの基準電流を超えることに応じて、前記それぞれのメモリブロックまたはメモリブロックグループを切り離す、請求項６に記載のシステム。
【請求項１４】
前記電圧降下トランジスタのドレインとゲートとの間に接続された少なくとも１つのコンデンサをさらに備えている、請求項６に記載のシステム。
【請求項１５】
前記基準電流は、絶対温度比例（ＰＴＡＴ）電流源によって提供される、請求項６に記載のシステム。
【請求項１６】
前記電源は、オンチップ電力レギュレータである、請求項６に記載のシステム。
【請求項１７】
前記システムは、マイクロコントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、システムオンチップ（ＳｏＣ）、特定用途向け集積回路（ＡＳＩＣ）、または組込みシステムのうちのいずれか１つである、請求項６に記載のシステム。
【請求項１８】
前記電圧降下トランジスタは、８０〜９０ミリボルト間の大きさを有する電圧降下を提供する、請求項６に記載のシステム。
【請求項１９】
システム内の電源によって負荷ブロックに供給される電力を制御する方法であって、前記方法は、
電圧降下部によって、前記電源と前記負荷との間に制御された電圧降下を提供して、降下した電圧供給を出力することであって、前記制御された電圧降下は、負荷によって引き出される電流には依存しない、ことと、
電流制限部によって、前記負荷ブロックによって引き出される電流のスケーリングされたコピーを生成することと、
前記電流制限部によって、前記負荷ブロックによって引き出される電流のスケーリングされたコピーを、絶対温度比例（ＰＴＡＴ）電流源によって提供される基準電流と比較することと、
前記電流制限部によって、負荷ブロックによって引き出される電流のスケーリングされたコピーが前記基準電流を超えることに応じて、負荷ブロックを降下した電源から切り離すことと、によって、
前記システムの低電力動作モード中に前記負荷ブロックが利用可能な前記電力を低減することを含む、方法。
【請求項２０】
前記システムのアクティブ動作モード中は前記電圧降下部および前記電流制限部をバイパスすることをさらに含む、請求項１９に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本開示の例示的な実施形態によるブロック図を図１に示す。回路１００は、任意選択の電流制限器１０６に接続された電流センサおよび電圧降下素子１０４を備える。電流センサ／電圧降下素子１０４は、電源１０２に接続されている。電源１０２は、主電源、あるいは代替的に電源レギュレータを備え得る。負荷１０８は、電流センサ／電圧降下素子１０４に接続されており、加えて電流制限器１０６に接続されていてもよい。素子１０４は、電源１０２と負荷１０８との間に電圧降下を提供すると同時に、負荷１０８によって引き出される電流を検知するという二重の機能を有する。電流センサ１０４によって検知またはサンプリングされた電流は、代わりに、漏れ電流（すなわち、非アクティブモードまたは低電力モード中に負荷によって引き出される電流）と呼ばれてもよい。負荷１０８は、電流センサ／電圧降下素子１０４を介して電源１０２に接続されているので、負荷１１０は事実上低減された電源１１０を見ることになる。電源１１０は、電源１０２の電力から電圧降下要素１０４によって提供される電圧降下を差し引いたものに等価な電力を供給するように構成されている。負荷１０８は、ＳＲＡＭブロックなどのメモリブロックを含み得る。「電流検知」または電流センサブロック／電圧降下素子１０４は、負荷によって引き出される漏れ電流をサンプリングし、この漏れ電流のスケーリングされたコピーは、基準電流と比較するために「電流制限」ブロック１０６によって使用されて、負荷への供給を制御し得る。基準電流は、ＰＴＡＴ電流源（絶対温度に比例する電流源）によって提供されてもよい。こうして、この電流は、回路が適宜適合されるようにシステムまたはダイの温度と有利に相関している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
いくつかの実施形態では、コピーデバイスは、ゲート端子がＭ３のゲート端子に接続されたＰＭＯＳトランジスタＭ５と、一対のＰＭＯＳトランジスタＭ１’およびＭ２’とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
いくつかの実施形態では、Ｍ１’のゲート端子はＭ２’のゲート端子およびＭ２’のドレイン端子に接続されている。Ｍ２’のゲート端子およびＭ１’のドレイン端子は、それぞれのバイアス電流源に接続されている。Ｍ２’のゲート端子はＭ２’のドレイン端子に接続されている。Ｍ２’のソース端子はＭ５のドレイン端子に接続されている。電流比較素子はＰＭＯＳトランジスタＭ４を含む。Ｍ４のゲートは電源に接続されている。Ｍ４のドレインはＰＴＡＴ基準電流源に接続されている。Ｍ４のソース端子はＭ２’のソース端子に接続されている。Ｍ１’のドレイン端子はＭ４のゲート端子に接続されている。Ｍ４のドレイン端子はＭ６のゲート端子に接続されている。ＰＴＡＴ基準電流源は絶対温度に比例する電流源である。こうして、電流源は、システムまたはダイの温度に有利に相関し、それにより回路が適宜適合される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
いくつかの実施形態では、電圧降下回路は、並列に接続された１つ以上のＰＭＯＳトランジスタＭ３を備えている。Ｍ３ドレイン端子は、負荷によって引き出される電流を検知するように構成されている。フィードバック素子は、少なくとも１つの第１のＰＭＯＳトランジスタＭ１と少なくとも１つの第２のＰＭＯＳトランジスタＭ２とを備えている。Ｍ１のソース端子はＭ３のソース端子に接続されている。Ｍ１のゲート端子はＭ２のゲート端子に接続されている。Ｍ２のドレイン端子はＭ３のゲート端子に接続されている。Ｍ１のゲート端子はＭ１のドレイン端子にも接続されている。Ｍ３のゲート電圧は、Ｍ１とＭ２との間のサイズ比によって少なくとも部分的に決定され、それにより電圧降下の大きさＶ降下は、ＰＭＯＳトランジスタ構成およびそれらのサイズ比率を考慮して、数学的に（ｋＴ／ｑ）＊ｌｎ（Ｗ／Ｌ）Ｍ２／（Ｗ／Ｌ）Ｍ１）として近似され、ここで、ｋ＝ボルツマン定数、Ｔ＝ケルビンでの温度、およびｑ＝電子電荷である。Ｍ１とＭ２との間のサイズ関係（サイズ比）は、特定のアプリケーションの要件に適するように実質的に所定の電圧降下を提供するように調整され得る。電圧降下の数学的近似から推測できるように、電圧降下は温度に依存する。これは、有利には温度と共に増加する電圧降下をもたらし、そのため、より長い温度スパンにわたって電流漏れが封じ込められ（減少され）、それによりシステムの動作の有効温度ウィンドウが拡大される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
いくつかの実施形態では、コピーデバイスは、ゲート端子がＭ３のゲート端子と、一対のＰＭＯＳトランジスタＭ１’およびＭ２’とに接続されている。負荷スイッチはＰＭＯＳトランジスタＭ６を備えている。Ｍ１’のゲート端子はＭ２’のゲート端子およびＭ２’のドレイン端子に接続されている。Ｍ２’のゲート端子とＭ１’のドレイン端子は、それぞれのバイアス電流源に接続されている。Ｍ２’のゲート端子はＭ２’のドレイン端子に接続されている。Ｍ２’のソース端子はＭ４のドレイン端子に接続されている。電流比較素子はＰＭＯＳトランジスタＭ４を備えている。Ｍ４のゲートは電源に接続されている。Ｍ４のドレインはＰＴＡＴ基準電流源に接続されている。Ｍ４のソース端子はＭ２’のソース端子に接続されている。Ｍ１’のドレイン端子はＭ４のゲート端子に接続されている。Ｍ４のドレイン端子はＭ６のゲート端子に接続されている。Ｍ１、Ｍ２、Ｍ１’、およびＭ２’のドレイン端子は各々それぞれのバイアス電流源Ｉバイアスに接続されている。ＰＴＡＴ基準電流源およびバイアス電流源は電気的接地基準に接続されている。Ｍ６のドレイン端子は負荷に接続され、Ｍ６のソース端子はＭ３のドレイン端子に接続されている。バイアス電流源は、トランジスタ内で弱反転動作を誘起するために設定されることが好ましく、それによってトランジスタの電力消費が有利に低減される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
いくつかの実施形態では、バイアス電流源は、Ｍ１、Ｍ２、Ｍ１’、およびＭ２’内に弱反転動作を誘起するように構成される。これはトランジスタの電力消費を有利に低減する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】削除
【補正の内容】
【外国語明細書】
2019205338000001.pdf