(57)【要約】      （修正有）【課題】同じ入力ポートにリセット信号と通信のための信号が入力される制御部において、通信時には信号を正常に受信し、ノイズによるリセット信号の誤検知を防止できる電源装置を提供する。【解決手段】トランスＴ１と、トランスＴ１の一次側に接続されたＦＥＴ１と、トランスＴ１の二次側に誘起される出力電圧Ｖｏｕｔを抵抗分圧された電圧に応じた情報を出力するフィードバック部１１５と、フィードバック部１１５からの情報に基づいて、ＦＥＴ１のオン又はオフを制御するＣＰＵ２０１と、を備える。ＣＰＵ２０１は、ＣＰＵ２０１にデータを送信する通信信号と通信信号とは異なる信号とが入力可能なＲＳＴ／ＤＡＴＡ端子を有し、ＲＳＴ／ＤＡＴＡ端子は、通信信号が入力される場合は、通信信号のノイズを除去するコンデンサＣ７が接続され、入力されない場合は、コンデンサＣ７と、通信信号とは異なる信号のノイズを除去するコンデンサＣ８が接続される。【選択図】図１
2019088136.tif 000002
【特許請求の範囲】
【請求項１】
一次巻線、二次巻線及び補助巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続されたスイッチング素子と、
前記トランスの前記二次巻線に誘起される出力電圧を分圧抵抗により分圧された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、前記スイッチング素子のオン又はオフを制御する制御手段と、
を備える電源装置であって、
前記制御手段は、前記制御手段にデータを送信する通信信号と前記通信信号とは異なる信号とが入力可能な１つの入力ポートを有し、
前記通信信号のノイズを除去する第一のノイズフィルタと、
前記通信信号とは異なる信号のノイズを除去する第二のノイズフィルタと、
を備え、
前記入力ポートは、前記通信信号が入力される場合には前記第一のノイズフィルタが接続され、前記通信信号が入力されない場合には前記第二のノイズフィルタと前記第一のノイズフィルタとが接続されることを特徴とする電源装置。
【請求項２】
前記通信信号とは異なる信号は、前記制御手段をリセットするリセット信号を含むことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記第一のノイズフィルタは、第一のコンデンサであり、
前記第二のノイズフィルタは、第二のコンデンサであり、
前記第二のコンデンサの容量は、前記第一のコンデンサの容量よりも大きいことを特徴とする請求項１又は２に記載の電源装置。
【請求項４】
前記第二のコンデンサは、前記第一のコンデンサと並列に接続されることを特徴とする請求項３に記載の電源装置。
【請求項５】
前記制御手段にリセット信号を出力するリセット手段を備え、
前記リセット手段は、前記一次巻線に入力される電圧が所定の電圧よりも低い場合には、前記制御手段に前記リセット信号を出力することを特徴とする請求項４に記載の電源装置。
【請求項６】
前記電源装置の部品を実装する第一の基板及び第二の基板を備え、
前記第一の基板は、前記制御手段、前記リセット手段、前記第一のコンデンサ、及び前記第二の基板と接続するための第一のコネクタを有し、
前記第二の基板は、前記第二のコンデンサ、前記トランス、前記スイッチング素子、前記フィードバック手段、及び前記第一の基板と接続するための第二のコネクタを有し、
前記第一の基板及び前記第二の基板は、前記入力ポートに前記通信信号が入力されない場合には、前記第一のコネクタ及び前記第二のコネクタを介して接続されていることを特徴とする請求項５に記載の電源装置。
【請求項７】
前記第一の基板は、外部装置から前記入力ポートに前記通信信号が入力される場合には、前記第二の基板とは接続されないことを特徴とする請求項６に記載の電源装置。
【請求項８】
前記第一の基板は、前記外部装置との通信のための端子を有し、
前記制御手段は、前記端子を介して、前記外部装置から入力される信号を受信することを特徴とする請求項７に記載の電源装置。
【請求項９】
前記第二のコンデンサと直列に接続され、前記第二のコンデンサと前記入力ポートとを接続又は切断するスイッチ手段を備え、
前記スイッチ手段は、前記入力ポートに前記通信信号が入力される場合には、前記第二のコンデンサと前記入力ポートとの接続を切断し、前記入力ポートに前記通信信号が入力されない場合には、前記第二のコンデンサと前記入力ポートとを接続することを特徴とする請求項５に記載の電源装置。
【請求項１０】
前記通信信号を送信する外部装置との通信のための端子を備え、
前記制御手段は、前記端子を介して、前記外部装置から前記入力ポートに入力される信号を受信することを特徴とする請求項９に記載の電源装置。
【請求項１１】
前記スイッチ手段は、前記外部装置から前記端子を介して入力される信号により、前記第二のコンデンサと前記入力ポートとの接続を切断するように設定されることを特徴とする請求項１０に記載の電源装置。
【請求項１２】
前記スイッチ手段は、電界効果トランジスタ又はトランジスタであり、
前記電界効果トランジスタ又は前記トランジスタは、前記外部装置から入力される前記信号によりオフ状態に設定されることを特徴とする請求項１１に記載の電源装置。
【請求項１３】
記録材に画像形成を行う画像形成手段と、
請求項１から請求項１２のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【請求項１４】
記録材に画像形成を行う画像形成手段と、
請求項９から請求項１２のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【請求項１５】
前記画像形成手段を制御するコントローラを備え、
前記コントローラは、前記制御手段との通信を行うときには、前記スイッチ手段をオフ状態に設定することを特徴とする請求項１４に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータ等により制御される電源装置及び画像形成装置に関する。
【背景技術】
【０００２】
商用電源等から入力される交流電圧を直流電圧に変換するスイッチング電源には、制御部にクロック発信器からのクロック信号により動作するマイクロコンピュータやＡＳＩＣ等の制御ＩＣを用いた電源装置がある（例えば、特許文献１参照）。なお、以下では、制御ＩＣを用いた電源装置をデジタル制御電源という。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２７７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
デジタル制御電源を安価に製造するためには、例えば汎用の安価な制御ＩＣを用いることが一つの方法である。しかしながら、汎用の制御ＩＣは、入出力ポート（ＩＯポート）の数が限られているものが多く、そのため、１つの入出力ポートに複数の機能を割り当てている制御ＩＣもある。例えば１つの入力ポートに制御プログラムを書き込むための通信信号が入力される通信ポートと、制御ＩＣをリセットするリセット信号の入力ポートとを兼用させている制御ＩＣがある。このような制御ＩＣを使用する場合、例えば兼用ポートに入力される信号にノイズが混入することによりリセット機能が誤って動作することを防ぐため、入力ポートに容量の大きなコンデンサを接続し、入力信号を平滑することがある。ところが、兼用ポートを通信ポートとして使用する場合には、大容量のコンデンサが接続されていることにより、制御プログラムを書き込むための通信信号が平滑されてしまい、その結果、例えばハイレベル信号がローレベル信号に誤検知されることがある。そのため、通信機能が正常に動作しなくなるという課題が生じる。
【０００５】
本発明は、このような状況のもとでなされたもので、同じ入力ポートにリセット信号と通信のための信号が入力される制御部において、通信時には信号を正常に受信し、ノイズによるリセット信号の誤検知を防止することを目的とする。
【課題を解決するための手段】
【０００６】
前述の課題を解決するために、本発明は、以下の構成を備える。
【０００７】
（１）一次巻線、二次巻線及び補助巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続されたスイッチング素子と、前記トランスの前記二次巻線に誘起される出力電圧を分圧抵抗により分圧された電圧に応じた情報を出力するフィードバック手段と、前記フィードバック手段から入力された前記情報に基づいて、前記スイッチング素子のオン又はオフを制御する制御手段と、を備える電源装置であって、前記制御手段は、前記制御手段にデータを送信する通信信号と前記通信信号とは異なる信号とが入力可能な１つの入力ポートを有し、前記通信信号のノイズを除去する第一のノイズフィルタと、前記通信信号とは異なる信号のノイズを除去する第二のノイズフィルタと、を備え、前記入力ポートは、前記通信信号が入力される場合には前記第一のノイズフィルタが接続され、前記通信信号が入力されない場合には前記第二のノイズフィルタと前記第一のノイズフィルタとが接続されることを特徴とする電源装置。
【０００８】
（２）記録材に画像形成を行う画像形成手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。
【発明の効果】
【０００９】
本発明によれば、同じ入力ポートにリセット信号と通信のための信号が入力される制御部において、通信時には信号を正常に受信し、ノイズによるリセット信号の誤検知を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１のスイッチング電源の構成を示す回路図
【図２】実施例１のＣＰＵの内部構成を示すブロック図、及びメイン基板とサブ基板の接続を説明する図
【図３】実施例１の通信機能を使用する場合と使用しない場合のサブ基板の接続を説明する図
【図４】実施例２のスイッチング電源の構成を示す回路図
【図５】実施例２の通信機能を使用する場合と使用しない場合のサブ基板の接続を説明する図
【図６】実施例３の画像形成装置を示す図
【発明を実施するための形態】
【００１１】
以下に、図面を参照して本発明の実施の形態について詳細に説明する。
【実施例１】
【００１２】
［スイッチング電源の構成］
図１は、実施例１のスイッチング電源１００の回路構成を示す回路図である。本実施例のスイッチング電源１００は、制御部にＣＰＵ２０１を用いたデジタル制御電源である。スイッチング電源１００は、フライバック方式の絶縁型のＡＣ／ＤＣコンバータであり、第二の基板であるメイン基板２００と、第一の基板であるサブ基板３００から構成されている。メイン基板２００及びサブ基板３００については後述する。
【００１３】
図１において、商用電源等の交流電源１０からは、スイッチング電源１００に交流電圧が入力される。全波整流手段であるブリッジダイオードＢＤ１は、交流電源１０から入力された交流電圧を整流し、直流電圧を出力する。平滑用コンデンサＣ１は、ブリッジダイオードＢＤ１により整流された直流電圧を平滑する平滑手段であり、平滑用コンデンサＣ１の低電位側をＤＣＬ、高電位側をＤＣＨとする。トランスＴ１は、一次巻線Ｐ１、二次巻線Ｓ１、及び補助巻線Ｐ２を備えた絶縁型のトランスである。スイッチング素子である電界効果トランジスタ（以下、ＦＥＴという）１は、トランスＴ１の一次巻線Ｐ１と直列に接続され、ＦＥＴ１のスイッチング動作によってトランスＴ１の一次巻線Ｐ１から二次巻線Ｓ１にエネルギーの供給を行う。ＦＥＴ１のスイッチング動作によって、トランスＴ１の二次巻線Ｓ１に生じるフライバック電圧は、整流平滑手段であるダイオードＤ２１及びコンデンサＣ２１により整流、平滑され、電源電圧Ｖｏｕｔ（出力電圧Ｖｏｕｔともいう）として出力される。本実施例では、電源電圧Ｖｏｕｔの電圧は２４Ｖとする。また、トランスＴ１の補助巻線Ｐ２には、一次巻線Ｐ１に印加された入力電圧Ｖｉｎのフォワード電圧が誘起され、整流平滑手段であるダイオードＤ４及びコンデンサＣ４により整流、平滑され、電源電圧Ｖ１が生成される。ＤＣ／ＤＣコンバータ１０４は、スイッチング方式の降圧コンバータであり、補助巻線Ｐ２で生成された電源電圧Ｖ１が入力され、電源電圧Ｖ２を生成する。なお、本実施例では、電源電圧Ｖ２の電圧値を３．３Ｖとする。ＤＣ／ＤＣコンバータ１０４が出力する電源電圧Ｖ２は、リセット信号を出力するＲＳＴ＿ＩＣ４０１やスイッチング電源１００を制御するＣＰＵ２０１のＶＣ端子に供給される。
【００１４】
フィードバック手段であるフィードバック部１１５は、電源電圧Ｖｏｕｔを所定の電圧に制御するために、二次側に出力された電源電圧Ｖｏｕｔの電圧値に応じた情報を一次側にフィードバックする。電源電圧Ｖｏｕｔの電圧は、分圧抵抗Ｒ１２、Ｒ１３により分圧され、シャントレギュレータＩＣ１のリファレンス端子ＲＥＦに入力される。シャントレギュレータＩＣ１は、リファレンス端子ＲＥＦに入力された電圧と基準電圧とを比較し、比較結果に応じて、導通状態又は非導通状態となる。電源電圧Ｖｏｕｔの電圧が所定の電圧より高くなると、シャントレギュレータＩＣ１は導通状態となり、カソード端子Ｋへ電流が流れ込む。そのため、フォトカプラＰＣ１の二次側ダイオードが導通状態となり、プルアップ抵抗Ｒ１１を介して出力電圧Ｖｏｕｔから電流が流れる。これにより、フォトカプラＰＣ１の一次側フォトトランジスタがオン状態となり、コンデンサＣ６から電荷が放電される。その結果、ＣＰＵ２０１のＦＢ端子に入力される電圧（以下、ＦＢ端子電圧という）が低下する。一方、電源電圧Ｖｏｕｔが所定の電圧より低くなると、シャントレギュレータＩＣ１は非導通状態となり、フォトカプラＰＣ１の二次側ダイオードも非導通状態となる。これにより、フォトカプラＰＣ１の一次側フォトトランジスタもオフ状態となり、電源電圧Ｖ２から抵抗Ｒ２を介してコンデンサＣ６に電流が流れ、コンデンサＣ６が充電される。その結果、ＣＰＵ２０１のＦＢ端子電圧が上昇する。このように、フィードバック部１１５は、電源電圧Ｖｏｕｔの電圧値の変動に応じて、ＣＰＵ２０１のＦＢ端子電圧を変化させる。
【００１５】
制御手段であるＣＰＵ２０１は、スイッチング電源１００の制御部であり、ＦＥＴ１のスイッチング動作を制御し、出力電圧Ｖｏｕｔを制御する。ＣＰＵ２０１はＦＢ端子電圧に基づいて、Ｄ端子から駆動部３０１に出力されるＰＷＭ信号のオンデューティ（ＰＷＭ信号のオン状態の比率）を制御する。なお、ＣＰＵ２０１の詳細は後述する。駆動部３０１は、ＦＥＴ１を制御する駆動部であり、ＣＰＵ２０１のＤ端子から出力され、ＩＮ端子に入力されるＰＷＭ信号に基づいて、Ｄ１端子からＦＥＴ１のゲート端子にＤＲＶ信号を出力し、ＦＥＴ１のオン、オフ制御を行う。駆動部３０１のＩＮ端子とＤ１端子は、それぞれＣＰＵ２０１のＤ端子、ＦＥＴ１のゲート端子と接続されている。また、駆動部３０１のＶＣ端子には、電源電圧Ｖ１が供給される。ＣＰＵ２０１のＤ端子から出力されるＰＷＭ信号がハイレベルのときには、駆動部３０１のＤ１端子からはハイレベル信号が出力され、ＦＥＴ１はオン状態となる。一方、ＣＰＵ２０１のＤ端子から出力されるＰＷＭ信号がローレベルのときには、駆動部３０１のＤ１端子からはローレベル信号が出力され、ＦＥＴ１はオフ状態となる。
【００１６】
リセット手段であるＲＳＴ＿ＩＣ４０１は、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子に入力される電圧を制御し、ローレベル状態が所定時間続くリセット信号を出力することにより、ＣＰＵ２０１に対するリセット起動を行う。ＲＳＴ＿ＩＣ４０１のＶｒ端子は、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子と接続され、抵抗Ｒ２１を介して電源電圧Ｖ２でプルアップされている。また、ＲＳＴ＿ＩＣ４０１のＶＣ端子には、電源電圧Ｖ２が供給されている。ＲＳＴ＿ＩＣ４０１は、電源電圧Ｖ２の電圧値を検知し、電源電圧Ｖ２が所定の電圧未満の場合には、ＣＰＵ２０１をリセットするリセット信号を出力するため、Ｖｒ端子の出力電圧（以下、Ｖｒ端子電圧という）をローレベル状態に設定する。一方、ＲＳＴ＿ＩＣ４０１は、電源電圧Ｖ２が所定の電圧以上の場合には、ＣＰＵ２０１がリセット解除状態であるハイレベル状態となるようにＶｒ端子電圧を制御する。ＲＳＴ＿ＩＣ４０１のＣｄ端子は、Ｖｒ端子から出力するリセット信号のローレベル状態の時間を設定するための端子である。ＣＰＵ２０１をリセットさせるリセット信号のローレベル状態の継続時間は、Ｃｄ端子に接続されたコンデンサＣ５の容量によって決定される。なお、本実施例では、コンデンサＣ５の容量は０．３３μＦとし、この場合のリセット時間（リセット信号のローレベル状態の時間）は８００ｍｓ（ミリ秒）である。
【００１７】
第二のノイズフィルタであるコンデンサＣ８（第二のコンデンサ）は、抵抗Ｒ１５を介し、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子とＧ端子との間に接続されている。本実施例では、コンデンサＣ８の容量を１μＦとする。また、第一のノイズフィルタであるコンデンサＣ７（第一のコンデンサ）も、コンデンサＣ８と同様に、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子とＧ端子との間に接続されている。本実施例では、コンデンサＣ７の容量を２２００ｐＦとする。
【００１８】
ここで、コンデンサＣ７、Ｃ８を設けることにより、ＲＳＴ／ＤＡＴＡ端子に入力されるノイズに対する効果について説明する。後述するように、ＲＳＴ／ＤＡＴＡ端子を使用して通信が行われない場合には、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子とＧ端子との間にはコンデンサＣ７、Ｃ８が並列に接続されている。この場合、ＲＳＴ／ＤＡＴＡ端子に対するコンデンサの容量は、２つのコンデンサの容量の和となる。これにより、ＲＳＴ／ＤＡＴＡ端子に入力されるハイレベル信号に、例えば交流電源からの周波数が５０Ｈｚの低周波ノイズが混入した場合にも、２つのコンデンサによりノイズが平滑化される。このとき、ＲＳＴ／ＤＡＴＡ端子に接続されるコンデンサがＣ７だけの場合には、コンデンサの容量が小さいため、低周波ノイズを平滑化することができない。その結果、ＲＳＴ／ＤＡＴＡ端子に入力される信号がローレベル状態になってリセット信号と検知されてしまい、リセット動作が起動されるおそれがある。
【００１９】
一方、後述するように、ＲＳＴ／ＤＡＴＡ端子を使用して通信を行う場合には、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子とＧ端子との間にはコンデンサＣ７のみが接続されている。ＲＳＴ／ＤＡＴＡ端子に入力される通信のための信号に、例えば周波数が１ＭＨｚの高周波ノイズが混入した場合にも、コンデンサＣ７によりノイズが除去され、通信信号が平滑化されることはない。その結果、ＲＳＴ／ＤＡＴＡ端子に入力される通信信号がノイズにより誤検知され、正常に通信信号を受信できないことを防止することができる。ところで、ＲＳＴ／ＤＡＴＡ端子に２つのコンデンサＣ７、Ｃ８が接続されている場合には、コンデンサの容量が大きいため、高周波ノイズだけでなく、通信信号自体も平滑化されてしまうおそれがある。その結果、ＲＳＴ／ＤＡＴＡ端子に入力されるハイレベル信号が平滑化されることにより、ローレベル信号と誤検知されてしまい、正常に通信信号を受信することができなくなる。なお、本実施例では、ＣＰＵ２０１の誤動作防止のためのノイズフィルタとして、コンデンサＣ７、Ｃ８を用いているが、例えばインダクタやＲＣフィルタ等のノイズフィルタを用いてもよい。また、抵抗Ｒ１５は、コンデンサＣ８に流れる電流を制限する電流制限抵抗であり、ＲＳＴ＿ＩＣ４０１の出力電流値を下げるために用いている。また、図１に示すチェックパッドＣＰ１〜チェックパッドＣＰ４、コネクタＪ１−１〜コネクタＪ１−５、及びコネクタＪ２−１〜コネクタＪ２−５の詳細は後述する。
【００２０】
［ＣＰＵの内部構成］
図２（ａ）は、ＣＰＵ２０１の内部構成を示す機能ブロック図である。ＣＰＵ２０１は、１チップのマイクロコンピュータであり、ＣＬＫ（クロック）発振部１１９、演算制御部１１１、記憶部１１２、記憶部１１３、ＡＤ変換部１１４、ＰＷＭ出力部１１６、リセット部１１７、通信部１１８を備えている。演算制御部１１１は、ＣＬＫ発振部１１９から供給されるＣＬＫ（クロック）信号により演算制御を行う制御部である。演算制御部１１１は、フラッシュ（ＦＬＡＳＨ）メモリやＲＯＭから構成される記憶部１１３に記憶された制御プログラム及びデータを、一旦、ＲＡＭで構成される記憶部１１２に読み込む。その後、演算制御部１１１は記憶部１１２に設定された制御プログラム及びデータに基づいて演算制御を行う。また、演算制御部１１１は、ＦＢ端子と接続されたＡＤ変換部１１４が検知したＦＢ端子電圧に基づき、ＰＷＭ出力部１１６がＤ端子から出力するＰＷＭ信号の設定値（制御開始タイミング、周期、デューティ）を制御し、ＦＥＴ１のスイッチング制御を行う。
【００２１】
ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子には、リセット部１１７と通信部１１８が接続されており、リセット部１１７及び通信部１１８から出力される信号が入力可能である。リセット部１１７は、ＲＳＴ／ＤＡＴＡ端子に入力される信号の電圧（以下、ＲＳＴ／ＤＡＴＡ端子電圧という）が所定の電圧より低い電圧（ローレベル状態に相当する電圧）であることを検知すると、ＣＰＵ２０１をリセットする制御を行う。一方、通信部１１８は、ＣＬＫ端子に入力されるＣＬＫ（クロック）信号に同期して、ＲＳＴ／ＤＡＴＡ端子から入力される記憶部１１３に書き込まれる制御プログラムデータ等を含む信号の受信処理を行う。このように、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子は、リセット動作を起動する信号の入力端子の他に、通信用の信号の入力端子としても使用される。なお、ＣＰＵ２０１と通信を行う場合には、ＲＳＴ／ＤＡＴＡ端子に通信用の信号を入力するとともに、ＣＬＫ端子に信号を処理するためのＣＬＫ信号を入力する必要がある。ＣＰＵ２０１は、ＲＳＴ／ＤＡＴＡ端子電圧が所定の電圧よりも高いハイレベル状態であるリセット解除時に、ＣＬＫ端子にＣＬＫ信号が入力された場合には、通信部１１８はＲＳＴ／ＤＡＴＡ端子より入力される通信信号の受信処理を行う。このとき、リセット部１１７は、ＲＳＴ／ＤＡＴＡ端子に入力される通信信号が所定の電圧よりも低い信号（ローレベル信号）でも、リセット動作を起動する処理は行わない。
【００２２】
［メイン基板とサブ基板の接続］
図２（ｂ）は、本実施例のスイッチング電源１００を構成するメイン基板２００とサブ基板３００との接続方法を説明する図である。サブ基板３００には、図１に示すように、ＣＰＵ２０１、ＲＳＴ＿ＩＣ４０１、その周辺回路、及びメイン基板２００と接続するためのコネクタＪ１（第一のコネクタ）が実装されている。一方、メイン基板２００には、サブ基板３００に実装された部品を除く、スイッチング電源１００を構成する部品と、サブ基板３００を接続するためのコネクタＪ２（第二のコネクタ）が実装されている。コネクタＪ１は５つのコネクタ端子Ｊ１−１〜Ｊ１−５を有し、コネクタＪ２は５つのコネクタ端子Ｊ２−１〜Ｊ２−５を有し、コネクタＪ１のコネクタ端子Ｊ１−１〜Ｊ１−５は、それぞれコネクタＪ２のコネクタ端子Ｊ２−１〜Ｊ２−５と接続される。これにより、サブ基板３００のコネクタＪ１のコネクタ端子Ｊ１−１は、コンデンサＣ８を介してメイン基板２００の電位ＤＣＬ、すなわちグランドと接続される。また、コネクタＪ１のコネクタ端子Ｊ１−２は、電位ＤＣＬ、すなわちグランドに接続される。更に、コネクタＪ１のコネクタ端子Ｊ１−３は、メイン基板２００の電源電圧Ｖ２と接続され、サブ基板３００に電源電圧Ｖ２が供給される。また、コネクタＪ１のコネクタ端子Ｊ１−４は、コネクタＪ２のコネクタ端子Ｊ２−４に接続されることにより、ＣＰＵ２０１のＤ端子から出力されたＰＷＭ信号が駆動部３０１のＩＮ端子に入力される。そして、コネクタＪ１のコネクタ端子Ｊ１−５は、コネクタＪ２のコネクタ端子Ｊ２−５に接続されることにより、フィードバック部１１５からの信号がＣＰＵ２０１のＦＢ端子に入力される。なお、メイン基板２００とサブ基板３００の接続は、本実施例のような基板に実装されたコネクタ経由でなくても、後述する制御プログラム書き込み装置との接続の際にサブ基板３００を取り外し可能であれば、その他の方法で接続してもよい。
【００２３】
［制御プログラムの書き込み］
次に、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子を使用して、ＣＰＵ２０１に制御プログラムを書き込む方法について説明する。図３（ａ）は、ＣＰＵ２０１に制御プログラムを書き込む場合の、外部装置である制御プログラム書き込み装置とＣＰＵ２０１が実装されたサブ基板３００との接続を説明する図である。本実施例では、ＣＰＵ２０１に制御プログラムを書き込む場合には、サブ基板３００はメイン基板２００から取り外される。そして、図３（ａ）に示すサブ基板３００上のチェックパッドＣＰ１〜ＣＰ４が、それぞれ制御プログラム書き込み装置のピンＰｉｎ１〜Ｐｉｎ４と接続される。チェックパッドＣＰ１〜ＣＰ４は、プリント基板であるサブ基板３００の回路パターンの導通部分を露出させた端子である。
【００２４】
図３（ａ）において、チェックパッドＣＰ１は、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子と接続されており、チェックパッドＣＰ２は、ＣＰＵ２０１とＲＳＴ＿ＩＣ４０１のＧ（グランド）端子、及びコンデンサＣ７の一端に接続されている。また、チェックパッドＣＰ３は、電源電圧Ｖ２と接続されており、チェックパッドＣＰ４は、ＣＰＵ２０１のＣＬＫ端子に接続されている。そして、チェックパッドＣＰ１〜ＣＰ４と制御プログラム書き込み装置のピンＰｉｎ１〜Ｐｉｎ４とを接続する。これにより、ピンＰｉｎ１を介して、制御プログラム書き込み装置からＣＰＵ２０１の記憶部１１３に制御プログラムを書き込むための通信用の信号がＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子に入力される。また、ピンＰｉｎ２を介して、ＣＰＵ２０１とＲＳＴ＿ＩＣ４０１のＧ端子、及びコンデンサＣ７の一端がグランドに接続される。更に、ピンＰｉｎ３を介して、サブ基板３００には制御プログラム書き込み装置から電源電圧Ｖ２’が供給される。なお、本実施例では、電源電圧Ｖ２’は、３．３Ｖとする。そして、ピンＰｉｎ４を介して、ＣＰＵ２０１のＣＬＫ端子には制御プログラム書き込み装置からＣＬＫ（クロック）信号が入力される。ＣＰＵ２０１の通信部１１８は、ＣＬＫ端子から入力されるクロック信号を用いて、ＲＳＴ／ＤＡＴＡ端子から入力される制御プログラムのデータを含む通信信号を受信し、受信したデータを記憶部１１３に書き込み、制御プログラムの更新を行う。
【００２５】
図３（ａ）に示すサブ基板３００と制御プログラム書き込み装置とが接続された状態では、メイン基板２００側に実装されたコンデンサＣ８はＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子には接続されていない。これにより、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子に接続されているコンデンサは、コンデンサＣ８に比べて容量の少ないコンデンサＣ７のみとなる。そのため、図３（ａ）に示す接続状態では、制御プログラム書き込み装置からＲＳＴ／ＤＡＴＡ端子に入力されるデータ信号がコンデンサＣ７によって、例えばハイレベル信号がローレベル信号に平滑化されることはない。その結果、ＣＰＵ２０１の通信部１１８は制御プログラム書き込み装置から送信されるデータ信号を正常に受信することができる。そして、ＣＰＵ２０１は、制御プログラム書き込み装置から受信した制御プログラムのデータを記憶部１１３に書き込むことができる。
【００２６】
図３（ｂ）は、ＣＰＵ２０１に制御プログラムの書き込みを行わない通常時の状態である、メイン基板２００とサブ基板３００とが接続された状態を説明する図であり、メイン基板２００とサブ基板３００とは、コネクタＪ１、Ｊ２を介して接続されている。これにより、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子は、抵抗Ｒ１５及びコンデンサＣ８を介して、電位ＤＣＬであるグランドと接続されている。また、ＣＰＵ２０１及びＲＳＴ＿ＩＣ４０１のＧ端子は、電位ＤＣＬであるグランドと接続されている。更に、サブ基板３００には、コネクタ端子Ｊ１−３を介して、メイン基板２００から電源電圧Ｖ２が供給されている。なお、図３（ｂ）では、ＣＰＵ２０１のＤ端子と駆動部３０１のＩＮ端子とを繋ぐコネクタ端子Ｊ１−４とコネクタ端子Ｊ２−４の接続表示、及びコネクタ端子Ｊ１−５とコネクタ端子Ｊ２−５の接続表示を省略している。
【００２７】
図３（ｂ）に示す通常時の接続状態では、メイン基板２００に実装されたコンデンサＣ８は、抵抗Ｒ１５を介してサブ基板３００のＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子に接続されている。そのため、上述したように、ＲＳＴ／ＤＡＴＡ端子に低周波ノイズが印加された場合には、コンデンサＣ８により平滑化され、ＲＳＴ／ＤＡＴＡ端子の入力電圧が所定の電圧よりも低くならない。その結果、リセット部１１７が誤ってリセット動作を起動する誤動作を防止することができる。また、本実施例のスイッチング電源１００では、ＣＰＵ２０１は、トランスＴ１の一次側に配置されている。そこで、スイッチング電源１００の制御部であるＣＰＵ２０１は、交流電源１０からの交流電圧にノイズが混入した場合に誤動作を起こすおそれがある。そのため、ＡＣ／ＤＣコンバータの一次側に配置された制御部に、本実施例で説明したリセット機能と通信機能とを兼用させた入力ポートを有するＣＰＵ２０１を用いる場合には、上述したように入力ポートにコンデンサＣ８、Ｃ７を接続する。これにより、ノイズによりリセット信号が誤検知され、リセット動作が起動されてことを防ぐことができる。一方、制御プログラム書き込み装置と、制御プログラムを書き込むための通信を行う場合には、入力ポートにコンデンサＣ７のみが接続されることにより、通信信号が正常に受信され、制御プログラムの書き込みが正常に実施される。
【００２８】
以上説明したように、１つの入力ポートにリセット機能のためのリセット信号入力ポートと、制御プログラム書き込みのための通信ポートを割り当てたＣＰＵにおいて、入力ポートに接続するコンデンサの容量を使用する機能に応じて切り替える。すなわち、通信ポートとして使用する場合には容量の小さいコンデンサを接続し、リセット信号入力ポートとして使用する場合には、容量の大きなコンデンサを入力ポートに接続することにより、通信信号の誤検知やリセットの誤起動を防止することができる。
【００２９】
以上説明したように、本実施例によれば、同じ入力ポートにリセット信号と通信のための信号が入力される制御部において、通信時には信号を正常に受信し、ノイズによるリセット信号の誤検知を防止することができる。
【実施例２】
【００３０】
実施例１では、メイン基板とサブ基板から構成されるスイッチング電源において、ＣＰＵ及びＣＰＵにリセット信号を出力するＲＳＴ＿ＩＣがサブ基板に実装された構成の実施例について説明した。実施例２では、メイン基板のみで構成されるスイッチング電源において、ＣＰＵ及びＲＳＴ＿ＩＣがメイン基板に実装されている構成の実施例について説明する。
【００３１】
［スイッチング電源の構成］
図４は、実施例２のスイッチング電源１０１の回路構成を示す回路図である。本実施例のスイッチング電源１０１は、制御部にＣＰＵ２０１を用いたデジタル制御電源である。スイッチング電源１０１は、フライバック方式の絶縁型のＡＣ／ＤＣコンバータであり、メイン基板２０３だけで構成されている。
【００３２】
スイッチング電源１０１では、実施例１のスイッチング電源１００においてサブ基板３００に実装されていたＣＰＵ２０１及びＲＳＴ＿ＩＣ４０１も、本実施例ではメイン基板２０３に実装されている。本実施例では、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子とコンデンサＣ８との接続又は切断を、スイッチ手段であるＦＥＴ２により制御できるようにしている点が実施例１と異なる。図４に示すように、コンデンサＣ８の一端は抵抗Ｒ１５に接続され、他端はＦＥＴ２のドレイン端子に接続されている。ＦＥＴ２は、ゲート端子はプルアップ抵抗Ｒ２３を介して電源電圧Ｖ２と接続され、ソース端子は電位ＤＣＬ（グランド）に接続されている。なお、ＦＥＴ２のゲート端子は、チェックパッドＣＰ２２にも接続されている。その他の回路構成は、実施例１の図１と同様であり、同じ回路部品には図１と同一の符号を付し、ここでの説明は省略する。また、ＣＰＵ２０１の内部構成は、実施例１の図２（ａ）と同様であり、ここでの説明は省略する。
【００３３】
［制御プログラムの書き込み］
図５（ａ）は、ＣＰＵ２０１の記憶部１１３に制御プログラムを書き込む場合の、制御プログラム書き込み装置とＣＰＵ２０１が実装されたメイン基板２０３との接続を説明する図である。図５（ａ）において、チェックパッドＣＰ１は、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子と接続されており、チェックパッドＣＰ２は、ＣＰＵ２０１とＲＳＴ＿ＩＣ４０１のＧ（グランド）端子、コンデンサＣ７の一端、及びＦＥＴ２のソース端子に接続されている。また、チェックパッドＣＰ３は、電源電圧Ｖ２と接続されており、チェックパッドＣＰ４は、ＣＰＵ２０１のＣＬＫ端子に接続され、チェックパッドＣＰ２２は、ＦＥＴ２のゲート端子に接続されている。
【００３４】
本実施例では、ＣＰＵ２０１に制御プログラムを書き込む場合には、メイン基板２０３に設けられたチェックパッドＣＰ１〜ＣＰ４、ＣＰ２２は、それぞれ制御プログラム書き込み装置のピンＰｉｎ１〜Ｐｉｎ４、Ｐｉｎ２２と接続される。これにより、ピンＰｉｎ１を介して、制御プログラム書き込み装置からＣＰＵ２０１の記憶部１１３に制御プログラムを書き込むための通信用の信号がＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子に入力される。また、ピンＰｉｎ２を介して、ＣＰＵ２０１とＲＳＴ＿ＩＣ４０１のＧ端子、コンデンサＣ７の一端、及びＦＥＴ２のソース端子はグランドに接続される。更に、ピンＰｉｎ３を介して、制御プログラム書き込み装置から電源電圧Ｖ２’が供給される。なお、本実施例では、電源電圧Ｖ２’は、３．３Ｖとする。なお、制御プログラム書き込み時には、スイッチング電源１０１には交流電源１０からの交流電圧は入力されず、ＣＰＵ２０１、ＲＳＴ＿ＩＣ４０１等を駆動する電源電圧Ｖ２は、プログラム書き込み装置から供給される。そして、ピンＰｉｎ４を介して、ＣＰＵ２０１のＣＬＫ端子には制御プログラム書き込み装置からＣＬＫ（クロック）信号が入力される。ＣＰＵ２０１の通信部１１８は、ＣＬＫ端子からのロック信号を用いて、ＲＳＴ／ＤＡＴＡ端子から入力される制御プログラムの書き込みのための信号を受信し、受信した信号に含まれるデータを記憶部１１３に書き込み、制御プログラムの更新を行う。また、チェックパッドＣＰ２２は、制御プログラム書き込み装置がＦＥＴ２を制御するために設けられた接点である。ＣＰ２２がピンＰｉｎ２２と接続されることにより、ＦＥＴ２のゲート端子はグランドに接続される。その結果、ＦＥＴ２のゲート端子は、制御プログラム書き込み装置のグランドに接続されるため、ＦＥＴ２はオフ状態となる。
【００３５】
図５（ａ）に示すメイン基板２０３と制御プログラム書き込み装置とが接続された状態では、ＦＥＴ２がオフ状態であるため、コンデンサＣ８はＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子とは接続されない。そのため、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子には、コンデンサＣ８に比べて容量の少ないコンデンサＣ７だけが接続されている状態となる。これにより、図５（ａ）に示す接続状態では、制御プログラム書き込み装置からＲＳＴ／ＤＡＴＡ端子に入力される通信信号がコンデンサＣ７によって、例えばハイレベル信号がローレベル信号に平滑化されることはない。その結果、ＣＰＵ２０１の通信部１１８は制御プログラム書き込み装置から送信されるデータを含む通信信号を正常に受信することができる。そして、ＣＰＵ２０１は、制御プログラム書き込み装置から受信した制御プログラムのデータを記憶部１１３に書き込むことができる。
【００３６】
図５（ｂ）は、ＣＰＵ２０１に制御プログラムの書き込みを行わない通常時の状態である、メイン基板２０３の状態を説明する図である。図５（ｂ）では、ＦＥＴ２のゲート端子には、プルアップ抵抗Ｒ２３を介して電源電圧Ｖ２が印加されており、ＦＥＴ２はオン状態となる。そのため、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子とＧ端子との間は、直列に接続された抵抗Ｒ１５及びコンデンサＣ８とコンデンサＣ７とが並列に接続されている構成となる。そのため、上述したように、ＲＳＴ／ＤＡＴＡ端子に低周波ノイズが印加された場合には、コンデンサＣ８により低周波ノイズが平滑化され、ＲＳＴ／ＤＡＴＡ端子の入力電圧が所定の電圧よりも低くならない。その結果、リセット部１１７が誤ってリセット動作を起動する誤動作を防止することができる。なお、本実施例では、コンデンサＣ８との接続を制御するスイッチとしてＦＥＴを用いたが、ＦＥＴの代わりに、例えばトランジスタを用いる構成でもよい。
【００３７】
このように、本実施例のスイッチング電源１０１では、ＦＥＴ２を設けて、コンデンサＣ８とＲＳＴ／ＤＡＴＡ端子との接続を制御する。これにより、スイッチング電源１０１の制御部であるＣＰＵ２０１をメイン基板２０３に実装している場合においても、ＲＳＴ／ＤＡＴＡ端子のリセット機能の誤動作防止と、制御プログラム書き込みの通信機能を両立させることができる。なお、上述した実施例では、制御プログラム書き込み装置を接続した制御プログラムの書き込みについて説明したが、通信部１１８を使用した通信機能は、これに限定されるものではない。例えば、電子機器にスイッチング電源１０１が搭載され、電子機器を制御する制御部（以下、ＣＰＵという）の出力ポートとスイッチング電源１０１のＦＥＴ２のゲート端子とがチェックパッドＣＰ２２を介して接続されているものとする。スイッチング電源１０１を起動した後に、ＣＰＵが出力ポートからローレベルの信号を出力すると、ローレベル信号がＦＥＴ２のゲート端子に入力され、ＦＥＴ２はオフ状態に設定される。これにより、ＲＳＴ／ＤＡＴＡ端子にはコンデンサＣ７のみが接続される構成となるため、ＣＰＵからＣＰＵ２０１に送信される信号は通信部１１８により受信可能となる。そして、ＣＰＵが、ＣＰＵ２０１に、例えばスイッチング電源１０１の制御パラメータ（例えば入力電圧Ｖｉｎや負荷）等を送信することにより、ＣＰＵ２０１は受信した制御パラメータに基づいて、スイッチング電源１０１を制御することができる。
【００３８】
以上説明したように、１つの入力ポートにリセット機能のためのリセット信号入力ポートと、制御プログラム書き込みのための通信ポートを割り当てたＣＰＵにおいて、入力ポートに接続するコンデンサの容量を機能に応じて切り替える。すなわち、通信ポートとして使用する場合には容量の小さいコンデンサを接続し、リセット信号入力ポートとして使用する場合には、容量の大きなコンデンサを入力ポートに接続することにより、通信信号の誤検知やリセットの誤起動を防止することができる。
【００３９】
以上説明したように、本実施例によれば、同じ入力ポートにリセット信号と通信のための信号が入力される制御部において、通信時には信号を正常に受信し、ノイズによるリセット信号の誤検知を防止することができる。
【実施例３】
【００４０】
実施例１、２で説明した電源装置であるスイッチング電源は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２の電源装置が適用される画像形成装置の構成を説明する。
【００４１】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図６に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ４００は、静電潜像が形成される像担持体としての感光ドラム４１１、感光ドラム４１１を一様に帯電する帯電部４１７（帯電手段）、感光ドラム４１１に形成された静電潜像をトナーで現像する現像部４１２（現像手段）を備えている。そして、感光ドラム４１１に現像されたトナー像をカセット４１６から供給された記録材としてのシート（不図示）に転写部４１８（転写手段）によって転写して、シートに転写したトナー像を定着器４１４で定着してトレイ４１５に排出する。この感光ドラム４１１、帯電部４１７、現像部４１２、転写部４１８が画像形成部である。また、レーザビームプリンタ４００は、実施例１、２で説明したスイッチング電源１００、１０１である電源装置５００を備えている。なお、電源装置５００を適用可能な画像形成装置は、図６に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム４１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
【００４２】
レーザビームプリンタ４００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ４２０を備えている。コントローラ４２０は、実施例１、２に記載のスイッチング電源１００、１０１である電源装置５００からＤＣ／ＤＣコンバータ（不図示）を経由して電力を供給される。また、実施例１、２に記載のスイッチング電源１００、１０１である電源装置５００は、感光ドラム４１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。更に、実施例１、２に記載のスイッチング電源１００、１０１である電源装置５００は、ＣＰＵ２０１のＲＳＴ／ＤＡＴＡ端子に接続されたコンデンサＣ８により、交流電源からの混入ノイズ等によるＣＰＵ２０１のリセット動作の起動を防止することができる。また、実施例２に記載のスイッチング電源１０１である電源装置５００に対しては、前述した電子機器を制御するＣＰＵに対応するコントローラ４２０が、スイッチング電源１０１の制御パラメータ（例えば入力電圧Ｖｉｎや負荷）等を送信する。これにより、制御パラメータに応じた電源装置５００の制御を行うことができる。
【００４３】
以上説明したように、本実施例によれば、同じ入力ポートにリセット信号と通信のための信号が入力される制御部において、通信時には信号を正常に受信し、ノイズによるリセット信号の誤検知を防止することができる。
【００４４】
なお、上記の実施例において、同じ入力ポートにリセット信号と通信のための信号の両方が入力される制御部について説明した。しかし、同じ入力ポートに入力される信号としてはリセット信号に限らず、他の信号でもよい。他の信号の一例としては、制御部の動作を一時的に停止／再起動させるような信号が挙げられる。
【符号の説明】
【００４５】
Ｃ７、Ｃ８        コンデンサ
Ｔ１              トランス
１                ＦＥＴ
１１５            フィードバック部
２０１            ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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