(57)【要約】【課題】回路の安定性を損なうことなく消費電流が削減可能な半導体装置を提供すること。【解決手段】入力信号に基づいて表示装置を駆動する駆動信号を出力する出力アンプ１４と、入力が出力アンプ１４の出力部に接続されるとともに出力アンプ１４の発振が検知された場合に、出力アンプ１４の動作を停止させる停止信号を出力アンプ１４に出力する発振防止回路２４と、を含む。【選択図】図１
2019205076.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づいて表示装置を駆動する駆動信号を出力する出力アンプと、
入力が前記出力アンプの出力部に接続されるとともに前記出力アンプの発振が検知された場合に、前記出力アンプの動作を停止させる停止信号を前記出力アンプに出力する発振防止回路と、を含む
半導体装置。
【請求項２】
前記駆動信号を出力する出力端子と、
前記出力アンプの出力部と前記出力端子との間に接続された抵抗と、
前記入力信号が入力される入力端子と前記出力アンプの入力部との間に接続された容量と、をさらに含む
請求項１に記載の半導体装置。
【請求項３】
前記発振防止回路は、前記停止信号によって前記出力アンプの電流を遮断することにより、前記出力アンプの動作を停止させる
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記発振防止回路は、前記出力アンプの出力部に接続されるとともに前記出力アンプの発振を検知する発振検知回路、前記発振検知回路に接続されるとともに前記発振検知回路が発振を検知している場合に、予め定められた測定期間内の該発振によるパルス数を計数するパルスカウンタ、前記パルスカウンタに接続されるとともに前記パルスカウンタによるパルスの計数値が予め定められた個数以上であった場合に前記停止信号を生成するラッチ回路を備える
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記発振検知回路は、前記出力アンプの出力部に接続されるとともにバイアス電位を生成する自己バイアス生成回路、および前記自己バイアス生成回路に接続されるとともに前記自己バイアス生成回路の出力をバッファリングする電流制御型のバッファ回路を備える  請求項４に記載の半導体装置。
【請求項６】
前記バッファ回路は、同じ構成のバッファ回路が複数直列に接続されている
請求項５に記載の半導体装置。
【請求項７】
複数の前記出力アンプ、および１つまたは複数の前記発振防止回路を含み、
予め定められた個数の前記出力アンプの１つまたは複数のグループごとに前記発振防止回路の少なくとも一部が共用化されている
請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記発振防止回路は、前記出力アンプの出力部に接続されるとともに前記出力アンプの発振を検知する発振検知回路、前記発振検知回路に接続されるとともに前記発振検知回路が発振を検知している場合に、予め定められた測定期間内の該発振によるパルス数を計数するパルスカウンタ、前記パルスカウンタに接続されるとともに前記パルスカウンタによるパルスの計数値が予め定められた個数以上であった場合に前記停止信号を生成するラッチ回路を備え、
前記共用化されている回路が前記グループごとに設けられた１つまたは複数の前記発振検知回路および前記パルスカウンタであり、
前記出力アンプの出力部と前記グループごとの前記発振検知回路の入力部との間に接続された１つまたは複数の第１のスイッチと、
前記グループごとの前記パルスカウンタの出力部と前記ラッチ回路の入力部との間に配置された１つまたは複数の第２のスイッチと、
前記グループごとに前記停止信号が前記出力アンプに出力されるように前記第１のスイッチおよび前記第２のスイッチを制御する制御部と、をさらに含む
請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に液晶等のディスプレイのドライバ回路を含む半導体装置に関する。
【背景技術】
【０００２】
従来、ディスプレイドライバの出力回路に関連する文献として、特許文献１が知られている。特許文献１には、液晶表示装置における液晶を駆動するための液晶表示装置のＶｒｅｆ電圧生成回路であって、ドライバＩＣの入力インピーダンスの変動による電圧波形の歪を補正する為の回路を設けたことを特徴とする液晶表示装置のＶｒｅｆ電圧生成回路が開示されている。すなわち、特許文献１は高画質化を目的とした液晶ドライバに関する発明であり、駆動信号の振動を抑制するためにＯＰアンプの出力端にダンピング抵抗を設ける構成が開示されている。このように、ディスプレイドライバの出力回路において、高抵抗値からなるダンピング抵抗を用い信号の安定化を図ることが、従来知られている。
【０００３】
図５に示す比較例に係るディスプレイドライバ５０を参照し、ディスプレイドライバの出力回路についてより詳細に説明する。図５（ａ）に示すように、ディスプレイドライバ５０は、デジタルアナログ変換回路１２、出力アンプ１４、抵抗２２を含んで構成されている。ディスプレイドライバの出力アンプ１４には一般にヴォルテージフォロアタイプのオペアンプが用いられ、発振防止用のダンピング抵抗である抵抗２２を介して出力端子ｏｕｔに接続される。
【０００４】
出力端子ｏｕｔに接続される負荷として、例えばディスプレイパネル（図示省略）のデータラインが接続される。図５（ａ）では、該負荷を抵抗Ｒ、コンデンサＣで表しており、抵抗Ｒは例えばディスプレイの電極の抵抗の等価回路を表し、コンデンサＣはディスプレイの負荷容量の等価回路を表している。一般にディスプレイドライバの出力端子ｏｕｔの数はデータラインの数より多くなっており、余った出力端子ｏｕｔは、図５（ｂ）に示すように何も接続されない状態となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２７１７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、昨今のディスプレイパネルの大型化に伴い駆動時間が短くなってきており（駆動速度が上昇してきており）、その結果ダンピング抵抗（抵抗２２）の値を小さくする必要が生じてきている。ダンピング抵抗を減少させると出力アンプ１４の発振に対する安定性が低下し、特にディスプレイパネルのデータラインに接続されていない出力アンプ１４は発振する可能性が高くなる。無負荷の出力アンプ１４が発振すると、発振ノイズが発振していない正常動作の出力アンプ１４に混入される恐れがある。そのため、データラインが接続されない状態でも発振しないように出力アンプ１４の待機電流を増やす必要があった。しかしながら、この対策ではディスプレイドライバの消費電流が増大してしまう。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、回路の安定性を損なうことなく消費電流の削減が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、入力信号に基づいて表示装置を駆動する駆動信号を出力する出力アンプと、入力が前記出力アンプの出力部に接続されるとともに前記出力アンプの発振が検知された場合に、前記出力アンプの動作を停止させる停止信号を前記出力アンプに出力する発振防止回路と、を含むものである。
【発明の効果】
【０００９】
本発明によれば、回路の安定性を損なうことなく消費電流が削減可能な半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係るディスプレイドライバ回路の構成の一例を示すブロック図である。
【図２】（ａ）は第１の実施の形態に係る発振検知回路の構成の一例を示す回路図、（ｂ）は発振検知回路の入力、出力を示す図である。
【図３】第２の実施の形態に係る発振検知回路の構成の一例を示す回路図である。
【図４】第３の実施の形態に係るディスプレイドライバの構成の一例を示すブロック図である。
【図５】（ａ）、（ｂ）は比較例に係るディスプレイドライバの構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、本発明を実施するための形態について詳細に説明する。以下の説明では、本発明に係る半導体装置の一例として、液晶等のディスプレイのドライバ回路（以下、「ディスプレイドライバ回路」）を含む半導体装置を例示して説明する。本実施の形態に係るディスプレイドライバ回路は、ディスプレイの複数のチャンネルに対応して複数設けられている。本実施の形態に係るディスプレイドライバ回路では、出力アンプの出力が発振しているか否かに応じて出力アンプの電流量を調整することで消費電流の低減を図っている。このことにより、本実施の形態に係るディスプレイドライバ回路は出力アンプの待機電流を減らすことが可能となっている。
【００１２】
［第１の実施の形態］
図１および図２を参照して、本実施の形態に係るディスプレイドライバ回路１０について説明する。図１に示すように、ディスプレイドライバ回路１０は、デジタルアナログ変換回路１２（図１では「ＤＡＣ」と表記）、出力アンプ１４（図１では「ｏｕｔｐｕｔ  ａｍｐ」と表記）、抵抗２２、および発振防止回路２４を含んで構成されている。ディスプレイドライバ回路１０は液晶等の表示装置（ディスプレイ）を駆動する回路であり、デジタルアナログ変換回路１２に図示しないディスプレイを駆動するための駆動信号が入力され、図１に示す出力端子ｏｕｔにディスプレイの各チャンネルが接続され、出力端子ｏｕｔから出力される駆動信号によってディスプレイが駆動される。
【００１３】
デジタルアナログ変換回路１２は、図示しない信号源からデジタル信号としてのディスプレイの駆動信号を受け取り、アナログ信号に変換する。出力アンプ１４は、負荷として接続されたディスプレイに対するバッファ回路であり、本実施の形態ではヴォルテージフォロワ型のアンプ回路とされている。しかしながらこれに限られず、出力アンプ１４は利得を有していてもよい。抵抗２２は上述したダンピング抵抗である。
【００１４】
発振防止回路２４は出力アンプ１４の出力と抵抗２２との間のノードＡから分岐して接続され、発振防止回路２４の出力は出力アンプ１４に帰還（フィードバック）されている。図１に示すように、発振防止回路２４は、発振検知回路１６、パルスカウンタ１８、およびラッチ回路２０（図１では「ラッチ」と表記）を備えている。
【００１５】
発振検知回路１６は、出力アンプ１４の出力に接続され、ディスプレイドライバ回路１０の状態を監視し、発振を検知した場合は該発振の状態に応じた信号（以下、「発振信号」）を出力する。パルスカウンタ１８は発振検知回路１６の出力を受け（ノードＢ）、該出力が発振信号である場合には該発振信号に基づいてパルス数を計数する。ラッチ回路２０はパルスカウンタ１８の出力を受け（ノードＣ）、予め定められた条件に応じて発振状態が検知された場合には、検知されたことを保持する。ラッチ回路２０での発振が検知されたことの信号（以下、「ラッチ信号」）は出力アンプ１４の図示しない制御回路に帰還され（ノードＤ）、該ラッチ信号によって出力アンプ１４の電流を制御する回路が制御されることにより出力アンプ１４の動作が制御される。
【００１６】
図２を参照して、本実施の形態に係る発振検知回路１６についてより詳細に説明する。図２（ａ）に示すように、発振検知回路１６は、自己バイアス生成回路２６、および電流制御バッファ２８を含んで構成され、発振検知回路１６の入力はノードＡに接続され、発振検知回路１６の出力はノードＢに接続されている。図２（ａ）に示す容量３０はカップリング容量である。一方、Ｎ型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、「ＮＭＯＳトランジスタ」）Ｎ７はゲートがディスエーブル端子ＤＥに接続され、発振検知回路１６の動作、非動作を切り替えるディスエーブル回路の機能を有している。本実施の形態では、ディスエーブル端子ＤＥに入力されるディスエーブル信号がロウレベル（以下、「Ｌ」）で動作（イネーブル）、ハイレベル（以下、「Ｈ」）で非動作（ディスエーブル）である。なお、本実施の形態では、ノードＡを境にして発振検知回路１６側が低電圧（ＬＶ）回路、発振検知回路１６の接続元（すなわち出力端子ｏｕｔ）が高電圧（ＨＶ）回路となっている。以下では、ＨＶの高電位側を「ＶＤＤＨ」、低電位側を「ＶＳＳＨ」、ＬＶの高電位側を「ＶＤＤＩ」、低電位側を「ＶＳＳＩ」と表記する。図２（ａ）に示すように、本実施の形態に係る発振検知回路１６は、ＶＤＤＩとＶＳＳＩとの間に接続されている。
【００１７】
自己バイアス生成回路２６は容量３０に接続され、Ｐ型のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」）Ｐ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２を含んで構成されている。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ１はダイオード接続され、ＰＭＯＳトランジスタＰ１のゲートはバイアス電圧が供給されるバイアス端子ｐｂに接続され、ＮＭＯＳトランジスタＮ２のゲートはバイアス電圧が供給されるバイアス端子ｎｂに接続されている。
【００１８】
電流制御バッファ２８は、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５、Ｐ６、ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６を含んで構成され、前段、後段の２段構成となっている。前段バッファは、ＰＭＯＳトランジスタＰ３、Ｐ４、ＮＭＯＳトランジスタＮ３、Ｎ４を備えており、ＰＭＯＳトランジスタＰ４のゲート、およびＮＭＯＳトランジスタＮ３のゲートは各々自己バイアス生成回路２６の出力に接続され、ＰＭＯＳトランジスタＰ３のゲートにはバイアス端子ｐｂが、ＮＭＯＳトランジスタＮ４のゲートにはバイアス端子ｎｂが接続されている。
【００１９】
一方、後段バッファは、ＰＭＯＳトランジスタＰ５、Ｐ６、ＮＭＯＳトランジスタＮ５、Ｎ６を備え、ＰＭＯＳトランジスタＰ３、Ｐ４、ＮＭＯＳトランジスタＮ３、Ｎ４から構成される前段バッファと同じ回路構成となっている。すなわち、ＰＭＯＳトランジスタＰ６のゲート、およびＮＭＯＳトランジスタＮ５のゲートは各々前段バッファの出力に接続され、ＰＭＯＳトランジスタＰ５のゲートにはバイアス端子ｐｂが、ＮＭＯＳトランジスタＮ６のゲートにはバイアス端子ｎｂが接続されている。本実施の形態に係る電流制御バッファ２８は、同サイズの前段バッファ、後段バッファを直列に接続することで微小発振をパルス状に増幅することが可能となっている。なお、電流制御バッファ２８を構成するバッファの段数は、発振の検知感度等に応じて１段であってもよいし、３段以上であってもよい。
【００２０】
次に、図２（ｂ）を参照して、発振検知回路１６の動作について説明する。図２（ｂ）は、発振検知回路１６の各部（出力端子ｏｕｔ、ノードＥ、ノードＢ）の波形のシミュレーション結果を示している。ディスプレイドライバ回路１０の発振の有無を検出する場合には、ディスエーブル端子ＤＥをＬにして、ディスエーブル回路（ＮＭＯＳトランジスタＮ７）をオフにする。このとき、発振検知回路１６の内部の図２（ａ）に示すノードＥは、自己バイアス生成回路２６によりインバータのスレッショルド電圧と等しくなる。
【００２１】
そして、出力アンプ１４が発振している場合、ディスプレイドライバ回路１０の出力端子ｏｕｔは、図２（ｂ）に示すように、該発振に応じた周波数で振動している。この出力端子ｏｕｔの振動は、容量３０を介してノードＥの電位を細かく上下させる。その結果、後段バッファ（ＰＭＯＳトランジスタＰ５、Ｐ６、ＮＭＯＳトランジスタＮ５、Ｎ６）は、スレッショルド電圧を挟んで入力が上下しているので、発振検知回路１６の出力であるノードＢの出力はＬＶレベルのパルス状の信号に変換される。パルスカウンタ１８には予め発振を検知するための期間である発振測定期間ＭＴが設定されており、パルスカウンタ１８は該発振測定期間ＭＴ内におけるパルスカウンタ１８からのパルス状信号のパルス数をカウント（計数）する。
【００２２】
パルスカウンタ１８で係数されたパルス数が予め定められた数（以下、「発振閾値」）以上の場合には出力アンプ１４が発振しているとみなし、パルスカウンタ１８はノードＣにＨを出力する。パルスカウンタ１８から出力されたＨを受け、ラッチ回路２０は発振測定期間ＭＴが終了後もＨを保持し、該Ｈを出力アンプ１４に帰還させる。Ｈを受けた出力アンプ１４は、出力アンプ１４の電流をカット（遮断）して出力アンプを非動作（ディスエーブル）にする。
【００２３】
以上詳述したように、本実施の形態に係るディスプレイドライバ回路によれば、データラインが接続されてない出力アンプ１４は電流がカットされ、他のデータラインが接続されている出力に影響を与えることがない。その結果、無負荷状態で発振する程度まで待機電流を減らすことが可能になる。
【００２４】
［第２の実施の形態］
図３を参照して、本実施の形態に係るディスプレイドライバ回路について説明する。本実施の形態に係るディスプレイドライバ回路は、上記実施の形態に係るディスプレイドライバ回路の発振検知回路１６を発振検知回路１６Ａに置き換えたものである。従って、ディスプレイドライバ回路は必要に応じ図１を参照することとし、図示を省略する。また、発振検知回路１６Ａにおいて発振検知回路１６と同様の機能を有する構成には同じ符号を付して詳細な説明を省略する。
【００２５】
ディスプレイドライバ回路１０の出力端子ｏｕｔはＨＶであるところ、上記実施の形態では、出力端子ｏｕｔがＨＶで発振しているのを、発振検知回路１６ではＬＶに変換して検知していた。本実施の形態は、出力端子ｏｕｔのＨＶをＬＶに変換せず、ＨＶのまま検知している。このように、本実施の形態では、出力端子ｏｕｔのＨＶをＬＶに変換しなくともＨＶのまま検知することが可能である
【００２６】
図３を参照して、本実施の形態に係る発振検知回路１６Ａの動作について説明する。図３に示すように、発振検知回路１６Ａは、自己バイアス生成回路２６Ａ、電流制御バッファ２８Ａを備え、電源ＶＤＤＨとＶＳＳＨとの間に接続されている。本実施の形態に係る自己バイアス生成回路２６Ａおよび電流制御バッファ２８Ａの回路構成は、各々上記実施の形態に係る自己バイアス生成回路２６、電流制御バッファ２８の回路構成と同様であり、電源のみ異なる。発振検知回路１６Ａにおいて、ディスエーブル端子ＤＥをＬにして、ディスエーブル回路（ＮＭＯＳトランジスタＮ７）をオフにすると、ノードＥの電位は、ＨＶの電源ＶＤＤＨとＶＳＳＨとの間のＨＶインバータ（自己バイアス生成回路２６Ａ）のスレッショルド電圧に等しくなる。その状態で出力アンプ１４が発振すると、ノードＥの電位はＨＶインバータのスレッショルド電圧を挟んで上下するようになる。これをバッファリングするとノードＢにＨＶのパルス状の出力が得られ、このパルス数をカウントすることで発振の有無を判別が可能となる。以降の動作は上記実施の形態と同様なので、詳細な説明を省略する。
【００２７】
上記実施の形態と同様に、本実施の形態に係るディスプレイドライバ回路によれば、データラインが接続されてない出力アンプ１４は電流がカットされ、他のデータラインが接続されている出力に影響を与えることはない。そのため、無負荷状態で発振する程度まで待機電流を減らすことが可能となる。
【００２８】
［第３の実施の形態］
図４を参照して、本実施の形態に係るディスプレイドライバ回路１０Ａについて説明する。ディスプレイドライバ回路１０Ａは、上記各実施の形態に係るディスプレイドライバ回路１０の発振防止回路２４の一部を、予め定められた複数のチャンネルごとに共有するようにしたものである。従って、ディスプレイドライバ回路１０Ａにおいてディスプレイドライバ回路１０と同様の機能を有する構成には同じ符号を付して詳細な説明を省略する。
【００２９】
図４に示すように、本実施の形態に係るディスプレイドライバ回路１０Ａはチャンネル数分だけ設けられ、さらに複数のディスプレイドライバ回路１０Ａごとに設けられた共用回路３２を含んで構成されている。ディスプレイドライバ回路１０Ａは、デジタルアナログ変換回路１２、出力アンプ１４、抵抗２２、ラッチ回路２０、およびスイッチＳＷ１、ＳＷ２を備えている。共用回路３２は、発振検知回路１６およびパルスカウンタ１８を備えている。すなわち、上記各実施の形態では、各チャンネルごとに発振検知回路１６（１６Ａ）を備えていたが、本実施の形態では、発振検知回路１６（１６Ａ）およびパルスカウンタ１８を、予め定められた複数のチャンネルごとに１個ずつとしている（複数のチャンネルで共有している）。そして、スイッチＳＷ１およびＳＷ２によって、共用回路３２に接続される出力アンプ１４を時分割で切り替えて発振を検知する。
【００３０】
本実施の形態に係るディスプレイドライバ回路１０Ａについて、具体例を用いて説明する。例えばチャンネル数が一例として３０であり、この３０のチャンネルが１０チャンネルごとに３つにグルーピングされているものとする。この場合、共用回路３２はチャンネル１〜１０の共用回路３２−１、チャンネル１１〜２０の共用回路３２−２、チャンネル２１〜３０の共用回路３２−３の３つとなる。例えば、チャンネル１〜１０のディスプレイドライバ回路１０Ａは、各々１０連のスイッチＳＷ１、ＳＷ２を介して共用回路３２−１に接続される。そして、チャンネル１の発振を検知する場合にはスイッチＳＷ１、ＳＷ２によりチャンネル１の出力アンプ１４に共用回路３２−１を接続し、チャンネル２の発振を検知する場合にはスイッチＳＷ１、ＳＷ２によりチャンネル２の出力アンプ１４に共用回路３２−１を接続する。チャンネル３〜１０についても同様であり、また他のチャンネルグループについても同様である。
【００３１】
なお、本実施の形態ではディスプレイの複数のチャンネルを複数にグループ分けして、各グループごとに発振検知回路を配置する形態を例示して説明したが、これに限られず、全チャンネルに対して１つの発振検知回路を配置し、接続する出力アンプ１４を切り換える形態としてもよい。またグループ分けするチャンネルの数は等しくとも、異なっていてもよい。
【００３２】
以上のように、本実施の形態に係るディスプレイドライバ回路１０Ａによれば、発振検知回路１６の少なくとも一部を、時分割制御により複数のディスプレイドライバ回路１０Ａのグループで共用化することにより、発振検知回路１６の回路規模をおよそグループ数分の１に抑制することが可能となる。
【符号の説明】
【００３３】
１０、１０Ａ  ディスプレイドライバ回路
１２      デジタルアナログ変換回路
１４      出力アンプ
１６、１６Ａ  発振検知回路
１８      パルスカウンタ
２０      ラッチ回路
２２      抵抗
２４      発振防止回路
２６、２６Ａ  自己バイアス生成回路
２８、２８Ａ  電流制御バッファ
３０      容量
３２      共用回路
ＭＴ      発振測定期間
ｏｕｔ    出力端子
Ｐ１〜Ｐ６  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ７  ＮＭＯＳトランジスタ
ｐｂ、ｎｂ  バイアス端子
ＳＷ１、ＳＷ２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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