(57)【要約】      （修正有）【課題】平面視において第１抵抗部と第２抵抗部とが隣り合うように配置されているペア抵抗素子と比べて、占有面積が小さいペア抵抗素子を実現する半導体装置及びその製造方法を提供する。【解決手段】半導体基板の主面上に一端および他端に一対の第１引出部ＰＯ１を接続した１つの第１抵抗層Ｒ１と、一端および他端に一対の第２引出部ＰＯ２を接続し第１抵抗部ＲＬ１上に配置したＲＬ２とで、ペア抵抗素子を構成する。第１抵抗部ＲＬ１と第２抵抗部ＲＬ２との間に配置されている第１層間絶縁層を備える。一対の第１引出部ＰＯ１の各々は、平面視において一対の第２引出部ＰＯ２の各々から突き出るように配置されている第１部分を有する。平面視において、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方が他方の全体と重なるように配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ペア抵抗素子を有する半導体装置であって、
主面を有する基板と、
前記主面上に配置されている第１抵抗部と、前記第１抵抗部の一端および他端に接続されている一対の第１引出部とを含む少なくとも１つの第１抵抗層と、
前記第１抵抗部上に配置されている第２抵抗部と、前記第２抵抗部の一端および他端に接続されている一対の第２引出部とを含み、かつ前記第１抵抗層とともに前記ペア抵抗素子を構成する少なくとも１つの第２抵抗層と、
前記第１抵抗部と前記第２抵抗部との間に配置されている第１層間絶縁層とを備え、
前記一対の第１引出部の各々は、平面視において前記第２抵抗部および前記一対の第２引出部の各々から突き出るように配置されており、
平面視において、前記第１抵抗部および前記第２抵抗部の一方が前記第１抵抗部および前記第２抵抗部の他方の全体と重なるように配置されている、半導体装置。
【請求項２】
平面視において、前記第１抵抗部および前記第２抵抗部の一方の全体が前記第１抵抗部および前記第２抵抗部の他方の全体と重なるように配置されている、請求項１に記載の半導体装置。
【請求項３】
前記少なくとも１つの第１抵抗層は、複数の前記第１抵抗層であり、
前記少なくとも１つの第２抵抗層は、複数の前記第２抵抗層であり、
前記複数の第１抵抗層と前記複数の第２抵抗層とは、複数組の積層体を構成し、前記複数組の積層体の各々は、１つの前記第１抵抗層と１つの前記第２抵抗層とが互いに積層されることにより構成されており、
平面視において、前記複数組の積層体は、互いに隣り合う第１組の積層体および第２組の積層体を含み、
前記第１組の積層体の前記第１抵抗部は前記第２組の積層体の前記第２抵抗部と電気的に接続されており、
前記第１組の積層体の前記第２抵抗部は前記第２組の積層体の前記第１抵抗部と電気的に接続されている、請求項１に記載の半導体装置。
【請求項４】
前記第１抵抗層、前記第２抵抗層、および前記第１層間絶縁層を覆い、かつ前記一対の第１引出部の各々に達する第１孔と前記一対の第２引出部の各々に達する第２孔とを有する保護膜と、
前記保護膜上に配置された第１配線部および第２配線部と、
前記第１孔内に配置され、かつ前記第１配線部と前記第１引出部との双方に接する第１導電部と、
前記第２孔内に配置され、かつ前記第２配線部と前記第２引出部との双方に接する第２導電部とをさらに備える、請求項１に記載の半導体装置。
【請求項５】
前記少なくとも１つの第１抵抗層は、前記第１抵抗部と前記第１層間絶縁層との間に配置されている第３抵抗部をさらに含み、
前記少なくとも１つの第２抵抗層は、前記第２抵抗部上に配置されている第４抵抗部をさらに含み、
平面視において、前記第１抵抗部および前記第３抵抗部の一方が前記第１抵抗部および前記第３抵抗部の他方の全体と重なるように配置されており、かつ平面視において、前記第２抵抗部および前記第４抵抗部の一方が前記第２抵抗部および前記第４抵抗部の他方の全体と重なるように配置されており、
前記第１抵抗部および前記第３抵抗部の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されており、前記第１抵抗部および前記第３抵抗部の他方は、温度上昇に伴い抵抗値が下降する材料で構成されており、
前記第２抵抗部および前記第４抵抗部の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されており、前記第２抵抗部および前記第４抵抗部の他方は、温度上昇に伴い抵抗値が下降する材料で構成されており、
前記少なくとも１つの第１抵抗層は、前記第３抵抗部の一端および他端に接続されている一対の第３引出部をさらに含み、
前記少なくとも１つの第２抵抗層は、前記第４抵抗部の一端および他端に接続されている一対の第４引出部をさらに含み、
前記一対の第１引出部および前記一対の第３引出部の各々と接続されている複数の第１配線部と、
前記一対の第２引出部および前記一対の第４引出部の各々と接続されている複数の第２配線部とを備える、請求項１に記載の半導体装置。
【請求項６】
前記第１抵抗層は、前記第１抵抗部と前記第３抵抗部との間に配置されている第２層間絶縁層をさらに含み、
前記第２抵抗層は、前記第２抵抗部と前記第４抵抗部との間に配置されている第３層間絶縁層をさらに含む、請求項１に記載の半導体装置。
【請求項７】
ペア抵抗素子を有する半導体装置の製造方法であって、
主面を有する基板を準備する工程と、
前記主面上に第１抵抗膜を成膜する工程と、
前記第１抵抗膜上に第１層間絶縁膜を成膜する工程と、
前記第１層間絶縁膜上に第２抵抗膜を成膜する工程と、
前記第１抵抗膜、前記第１層間絶縁膜、および前記第２抵抗膜から、第１抵抗部を含む少なくとも１つの第１抵抗層、第２抵抗部を含む少なくとも１つの第２抵抗層、および前記第１抵抗部と前記第２抵抗部との間に配置された第１層間絶縁層を形成する工程とを備え、
前記少なくとも１つの第１抵抗層、前記第１層間絶縁層、および前記少なくとも１つの第２抵抗層を形成する工程では、前記一対の第１引出部の各々が、平面視において前記一対の第２引出部の各々から突き出るように形成され、かつ、平面視において前記第１抵抗部および前記第２抵抗部の一方が前記第１抵抗部および前記第２抵抗部の他方の全体と重なるように形成される、半導体装置の製造方法。
【請求項８】
前記少なくとも１つの第１抵抗層、前記第１層間絶縁層、および前記少なくとも１つの第２抵抗層を形成する工程では、同一のマスクを用いて前記第１抵抗膜、前記第１層間絶縁膜および前記第２抵抗膜の各一部を除去することにより、前記第１抵抗部および前記第２抵抗部が形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記少なくとも１つの第１抵抗層、前記第１層間絶縁層、および前記少なくとも１つの第２抵抗層を形成する工程では、平面視において前記第１抵抗部および前記第２抵抗部の一方の全体が前記第１抵抗部および前記第２抵抗部の他方の全体と重なるように形成される、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記少なくとも１つの第１抵抗層は、複数の前記第１抵抗層であり、
前記少なくとも１つの第２抵抗層は、複数の前記第２抵抗層であり、
前記少なくとも１つの第１抵抗層、前記第１層間絶縁層、および前記少なくとも１つの第２抵抗層を形成する工程では、前記複数の第１抵抗層と前記複数の第２抵抗層とにより構成された複数組の積層体が形成され、
前記複数組の積層体の各々は、１つの前記第１抵抗層と１つの前記第２抵抗層とが互いに積層されることにより構成されており、平面視において、前記複数組の積層体は、互いに隣り合う第１組の積層体および第２組の積層体を含み、平面視において、前記複数組の積層体は、互いに隣り合う第１組の積層体および第２組の積層体を含み、
前記第１組の積層体の前記第１抵抗部と前記第２組の積層体の前記第２抵抗部とを電気的に接続するとともに、前記第１組の積層体の前記第２抵抗部と前記第２組の積層体の前記第１抵抗部とを電気的に接続する工程をさらに備える、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第１抵抗膜上に第２層間絶縁膜および第３抵抗膜を順に成膜する工程と、
前記第２抵抗膜上に第３層間絶縁膜および第４抵抗膜を順に成膜する工程とをさらに備え、
前記第１層間絶縁膜を成膜する工程では、前記第１層間絶縁膜が前記第３抵抗膜上に成膜され、
前記第１抵抗部、前記第１層間絶縁層、および前記第２抵抗部を形成する工程では、同一のマスクを用いて前記第１抵抗膜、前記第３抵抗膜、前記第１層間絶縁膜、前記第２抵抗膜、および前記第４抵抗膜の一部を除去することにより、前記第１抵抗部、前記第３抵抗層、前記第１層間絶縁層、前記第２抵抗部および前記第４抵抗層が形成され、
前記第１抵抗部および前記第３抵抗部の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されており、前記第１抵抗部および前記第３抵抗部の他方は、温度上昇に伴い抵抗値が下降する材料で構成されており、
前記第２抵抗部および前記第４抵抗部の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されており、前記第２抵抗部および前記第４抵抗部の他方は、温度上昇に伴い抵抗値が下降する材料で構成されており、
前記一対の第１引出部および前記一対の第３引出部の各々と接続されている複数の第１配線部と、前記一対の第２引出部および前記一対の第４引出部の各々と接続されている複数の第２配線部とを形成する工程をさらに備える、請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記第１抵抗部および前記第２抵抗部を構成する材料は、珪素を含み、
前記第１抵抗部および前記第２抵抗部の少なくともいずれかに対し、第１導電型を有する不純物を注入する工程をさらに備える、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ペア抵抗素子が知られている。例えば、マイクロコンピュータの基準電圧回路等には、基準電圧の安定化のために、ペア抵抗素子が利用されている。ペア抵抗素子は、半導体基板の主面上に互いに隣接して配置された２つの抵抗体を備える。このようなペア抵抗素子は、例えば特開２０１３−１０５９１１号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１０５９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記ペア抵抗素子によれば、上記主面上において異なる位置に形成される２つの抵抗体を備えるため、ペア抵抗素子の占有面積を小さくすることは困難である。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態に係る半導体装置は、複数の抵抗部を備えるペア抵抗素子であって、主面を有する基板と、主面上に配置されている第１抵抗部と、第１抵抗部の一端および他端に接続されている一対の第１引出部とを含む少なくとも１つの第１抵抗層と、第１抵抗部上に配置されている第２抵抗部と、第２抵抗部の一端および他端に接続されている一対の第２引出部とを含み、かつ第１抵抗層とともにペア抵抗素子を構成する少なくとも１つの第２抵抗層と、第１抵抗部と第２抵抗部との間に配置されている第１層間絶縁層とを備える。一対の第１引出部の各々は、平面視において一対の第２引出部の各々から突き出るように配置されている第１部分を有している。平面視において、第１抵抗部および第２抵抗部の一方が他方の全体と重なるように配置されている。
【発明の効果】
【０００７】
一実施の形態によれば、占有面積が小さいペア抵抗素子を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係るペア抵抗素子を示す平面図である。
【図２】図１中の線分ＩＩ−ＩＩに沿う断面図である。
【図３】図１中の線分ＩＩＩ−ＩＩＩに沿う断面図である。
【図４】実施の形態１に係るペア抵抗素子の適用例を示す図である。
【図５】実施の形態１に係るペア抵抗素子の他の適用例を示す図である。
【図６】実施の形態１に係るペア抵抗素子を備える半導体装置の構成を示す平面図である。
【図７】実施の形態１に係る半導体装置の製法方法の一工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製法方法の、図７に示される工程後の一工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製法方法の、図８に示される工程後の一工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製法方法の、図９に示される工程後の一工程を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製法方法の、図１０に示される工程後の一工程を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製法方法の、図１１に示される工程後の一工程を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製法方法の、図１２に示される工程後の一工程を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製法方法の、図１３に示される工程後の一工程を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製法方法の、図１４に示される工程後の一工程を示す断面図である。
【図１６】実施の形態１に係る半導体装置の製法方法の、図１５に示される工程後の一工程を示す断面図である。
【図１７】実施の形態１に係る半導体装置の製法方法の、図１６に示される工程後の一工程を示す断面図である。
【図１８】実施の形態１に係る半導体装置の製法方法の、図１７に示される工程後の一工程を示す断面図である。
【図１９】実施の形態１に係る半導体装置の製法方法の、図１８に示される工程後の一工程を示す断面図である。
【図２０】実施の形態１に係る半導体装置の製法方法の、図１９に示される工程後の一工程を示す断面図である。
【図２１】実施の形態１に係るペア抵抗素子の変形例を示す平面図である。
【図２２】図２１中の線分ＸＸＩＩ−ＸＸＩＩに沿う断面図である。
【図２３】実施の形態２に係るペア抵抗素子を示す平面図である。
【図２４】図２３中の線分ＸＸＩＶ−ＸＸＩＶに沿う断面図である。
【図２５】図２３中の線分ＸＸＶ−ＸＸＶに沿う断面図である。
【図２６】実施の形態３に係るペア抵抗素子を示す平面図である。
【図２７】図２６中の線分ＸＸＶＩＩ−ＸＸＶＩＩに沿う断面図である。
【図２８】図２６中の線分ＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿う断面図である。
【図２９】実施の形態３に係る半導体装置の製法方法の、一工程を示す平面図である。
【図３０】図２９中の線分ＸＸＸ−ＸＸＸに沿う断面図である。
【図３１】図２９中の線分ＸＸＸＩ−ＸＸＸＩに沿う断面図である。
【図３２】実施の形態３に係る半導体装置の製造方法の、図２９に示される工程後の一工程を示す平面図である。
【図３３】図３２中の線分ＸＸＸＩＩＩ−ＸＸＸＩＩＩに沿う断面図である。
【図３４】図３２中の線分ＸＸＸＩＶ−ＸＸＸＩＶに沿う断面図である。
【図３５】実施の形態３に係る半導体装置の製造方法の、図３２に示される工程後の一工程を示す平面図である。
【図３６】図３５中の線分ＸＸＸＶＩ−ＸＸＸＶＩに沿う断面図である。
【図３７】図３５中の線分ＸＸＸＶＩＩ−ＸＸＸＶＩＩに沿う断面図である。
【図３８】実施の形態３に係る半導体装置の製造方法の、図３５に示される工程後の一工程を示す平面図である。
【図３９】図３８中の線分ＸＸＸＩＸ−ＸＸＸＩＸに沿う断面図である。
【図４０】図３８中の線分ＸＬ−ＸＬに沿う断面図である。
【図４１】実施例中の試料１の平面図である。
【図４２】図４１に示される試料１の断面図である。
【図４３】実施例中の試料２の平面図である。
【図４４】図４３に示される試料２の断面図である。
【図４５】実施例中の試料１の第１抵抗部および第２抵抗部の膜厚のバラつきを示すグラフである。
【図４６】実施例中の試料２の第１抵抗部および第２抵抗部の幅寸法のバラつきを示すグラフである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１０】
（実施の形態１）
＜ペア抵抗素子の構成＞
図１〜図３に示されるように、実施の形態１に係るペア抵抗素子ＰＲＥは、基板ＳＵＢと、第１抵抗層Ｒ１、第２抵抗層Ｒ２、第１層間絶縁層ＩＬＤ、第１導電部ＣＴ１、第１配線部ＰＡＤ１、第２導電部ＣＴ２、第２配線部ＰＡＤ２、および保護膜ＰＴＣを主に備える。
【００１１】
基板ＳＵＢは、主面ＰＳＦを有する。基板ＳＵＢは、ウエハ状に構成されていてもよいし、チップ状に構成されていてもよい。基板ＳＵＢは、任意の材料により構成されていればよいが、例えば半導体材料で構成された半導体基板である。基板ＳＵＢの大きさは、任意に設定され得るが、例えば６インチ以上であり、８インチ、１２インチであってもよい。
【００１２】
図１に示されるように、第１抵抗層Ｒ１は、主面ＰＳＦ上に配置されている第１抵抗部ＲＬ１と、第１抵抗部ＲＬ１の一端および他端に接続されている一対の第１引出部ＰＯ１とを含む。第２抵抗層Ｒ２は、第１抵抗部ＲＬ１上に配置されている第２抵抗部ＲＬ２と、第２抵抗部ＲＬ２の両端に接続されている複数の第２引出部ＰＯ２とを含む。
【００１３】
第１抵抗層Ｒ１および第１引出部ＰＯ１は、主面ＰＳＦ上に成膜された１つの膜（第１抵抗膜）から形成されている。第２抵抗層Ｒ２および第２引出部ＰＯ２は、第１抵抗膜上に成膜された１つの膜（第２抵抗膜）から形成されている。第１抵抗部ＲＬ１の厚みは、第１引出部ＰＯ１の厚みと等しい。第２抵抗部ＲＬ２の厚みは、第２引出部ＰＯ２の厚みと等しい。第１層間絶縁層ＩＬＤは、第１抵抗膜と第２抵抗膜との間に成膜された第１層間絶縁膜から形成されている。
【００１４】
第１抵抗部ＲＬ１は、第１抵抗層Ｒ１において所定の抵抗値を実現するための主な構成部材である。第２抵抗部ＲＬ２は、第２抵抗層Ｒ２において所定の抵抗値を実現するための主な構成部材である。一対の第１引出部ＰＯ１の各々は、第１抵抗部ＲＬ１を他の回路構成部材と接続するための接続部材の一部を成しており、第１抵抗部ＲＬ１よりも低抵抗に設けられている。平面視において第１抵抗部ＲＬ１の延在方向に対し垂直な方向での各第１引出部ＰＯ１の幅は、当該垂直な方向での第１抵抗部ＲＬ１の幅よりも広い。一対の第２引出部ＰＯ２、複数の第２導電部ＣＴ２および複数の第２配線部ＰＡＤ２の各々は、第２抵抗部ＲＬ２を他の回路構成部材と接続するための接続部材であり、第２抵抗部ＲＬ２よりも低抵抗に設けられている。平面視において第１抵抗部ＲＬ１の延在方向に対し垂直な方向での各第１引出部ＰＯ１の幅は、当該垂直な方向での第１抵抗部ＲＬ１の幅よりも広い。
【００１５】
第１抵抗部ＲＬ１および一対の第１引出部ＰＯ１を構成する材料は、所定の抵抗値を実現し得る限りにおいて任意の材料であればよいが、例えばリン（Ｐ）またはホウ素（Ｂ）などの不純物が導入された多結晶シリコン（ドープドポリシリコン）層である。第２抵抗部ＲＬ２および一対の第２引出部ＰＯ２を構成する材料は、所定の抵抗値を実現し得る限りにおいて任意の材料であればよいが、例えばリン（Ｐ）またはホウ素（Ｂ）などの不純物が導入された多結晶シリコン（ドープドポリシリコン）層などの不純物が導入された多結晶シリコン（ドープドポリシリコン）層である。第１抵抗部ＲＬ１および一対の第１引出部ＰＯ１を構成する材料は、例えば第２抵抗部ＲＬ２および一対の第２引出部ＰＯ２を構成する材料と同じである。
【００１６】
第１層間絶縁層ＩＬＤは、第１抵抗部ＲＬ１と第２抵抗部ＲＬ２との間、および第１引出部ＰＯ１において第２引出部ＰＯ２と重なるように配置されている部分と第２引出部ＰＯ２との間に配置されている。第１層間絶縁層ＩＬＤは、電気的絶縁性を有する任意の材料で構成されていればよいが、例えば窒化珪素（ＳＩＮ）層を含む。
【００１７】
図１および図２に示されるように、平面視において、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方は、他方の全体と重なるように配置されている。図１〜図３に示されるペア抵抗素子ＰＲＥでは、第２抵抗部ＲＬ２の全体が第１抵抗部ＲＬ１の全体と重なるように配置されている。このような第１抵抗部ＲＬ１と第２抵抗部ＲＬ２とは、１つのマスクを用いた異方性エッチングにより形成され得る（詳細は後述する）。
【００１８】
図２に示されるように、第１抵抗部ＲＬ１の幅Ｗ１は、第２抵抗部ＲＬ２の幅Ｗ２に等しい。ここで、第１抵抗部ＲＬ１の幅Ｗ１と第２抵抗部ＲＬ２の幅Ｗ２とが等しいとは、一方の幅Ｗ２に対する２つの幅の差の比率（Ｗ１−Ｗ２）／Ｗ２が１．０％以下であることを示す。第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各々の形状および寸法は、例えば櫛歯の外形線に沿って一筆書きされたライン状である。
【００１９】
第１抵抗部ＲＬ１の厚みは、第２抵抗部ＲＬ２の厚みと等しい。ここで、第１抵抗部ＲＬ１の厚みと第２抵抗部ＲＬ２の厚みとが等しいとは、第１抵抗膜および第２抵抗膜の各成膜条件としての厚みの設計値ＳＰＥＣに対する第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各厚みｔと該設計値ＳＰＥＣとの差の比率（ｔ−ＳＰＥＣ）／ＳＰＥＣが、１％以下であることを示す。
【００２０】
図１および図３に示されるように、平面視において、一対の第１引出部ＰＯ１の各々は、一対の第２引出部ＰＯ２の各々と重なるように配置されている部分と、一対の第２引出部ＰＯ２の各々と重ならないように配置されている第１部分ＥＸＰとを有している。第１引出部ＰＯ１において第２引出部ＰＯ２と重なるように配置されている部分と、第２引出部ＰＯ２との間には、第１層間絶縁層ＩＬＤが配置されている。
【００２１】
図２および図３に示されるように、保護膜ＰＴＣは、第１抵抗部ＲＬ１、一対の第１引出部ＰＯ１、複数の第１導電部ＣＴ１、第２抵抗部ＲＬ２、一対の第２引出部ＰＯ２、複数の第２導電部ＣＴ２、および第１層間絶縁層ＩＬＤを覆うように設けられている。複数の第１配線部ＰＡＤ１および複数の第２配線部ＰＡＤ２の各々は、保護膜ＰＴＣ上に配置されている。
【００２２】
保護膜ＰＴＣには、保護膜ＰＴＣの上面に開口している複数の第１孔ＴＨ１および複数の第２孔ＴＨ２が形成されている。複数の第１孔ＴＨ１の各々は、第１引出部ＰＯ１に達するように形成されている。複数の第２孔ＴＨ２の各々は、第２引出部ＰＯ２に達するように形成されている。
【００２３】
複数の第１導電部ＣＴ１の各々は、第１孔ＴＨ１内に配置され、かつ第１引出部ＰＯ１と第１配線部ＰＡＤ１との双方に接している。複数の第２導電部ＣＴ２の各々は、第２孔ＴＨ２内に配置され、かつ第２引出部ＰＯ２と第２配線部ＰＡＤ２との双方に接している。保護膜ＰＴＣは、電気的絶縁性を有する任意の材料で構成されていればよいが、例えば窒化珪素（ＳＩＮ）層を含む。好ましくは、複数の第１導電部ＣＴ１の各々と第１抵抗部ＲＬ１との最短距離は、複数の第２導電部ＣＴ２の各々と第２抵抗部ＲＬ２との最短距離と等しい。言い換えると、好ましくは、第１引出部ＰＯ１において第１抵抗部ＲＬ１と接続されている部分と第１導電部ＣＴ１と接続されている部分との間の距離は、第２引出部ＰＯ２において第２抵抗部ＲＬ２と接続されている部分と第２導電部ＣＴ２と接続されている部分との間の距離と等しい。
【００２４】
複数の第１導電部ＣＴ１および複数の第１配線部ＰＡＤ１の各々は、第１抵抗部ＲＬ１を他の回路構成部材と接続するための接続部材の一部を成しており、第１抵抗部ＲＬ１よりも低抵抗に設けられている。複数の第２導電部ＣＴ２および複数の第２配線部ＰＡＤ２の各々は、第２抵抗部ＲＬ２を他の回路構成部材と接続するための接続部材の一部を成しており、第２抵抗部ＲＬ２よりも低抵抗に設けられている。
【００２５】
第１導電部ＣＴ１、第１配線部ＰＡＤ１、第２導電部ＣＴ２および第２配線部ＰＡＤ２を構成する材料は、第１抵抗部ＲＬ１、第１引出部ＰＯ１、第２抵抗部ＲＬ２および第２引出部ＰＯ２を構成する材料よりも電気伝導率の高い任意の材料であればよいが、例えばタングステン（Ｗ）などの金属材料である。第１導電部ＣＴ１、第１配線部ＰＡＤ１を構成する材料は、例えば第２導電部ＣＴ２および第２配線部ＰＡＤ２を構成する材料と同じである。
【００２６】
＜ペア抵抗素子の製造方法＞
次に、ペア抵抗素子ＰＲＥの製造方法の一例を説明する。ペア抵抗素子ＰＲＥの製造方法では、まず主面ＰＳＦを有する基板ＳＵＢが準備される。主面ＭＦＳにはあらかじめ酸化膜(図示しない)が形成されている。
【００２７】
次に、主面ＰＳＦ上に第１抵抗膜（図示しない）が成膜される。次に、第１抵抗膜上に第１層間絶縁膜（図示しない）が成膜される。次に、第１層間絶縁膜上に第２抵抗膜（図示しない）が成膜される。第１抵抗膜および第２抵抗膜の各成膜条件は、同等とする。具体的には、第１抵抗膜および第２抵抗膜の各厚みの設定値および各成膜材料は、少なくとも同等とする。成膜方法は、特に制限されないが、例えば化学気相成長法（ＣＶＤ法）または物理気相成長法（ＰＶＤ法）である。なお、第１抵抗膜、第１層間絶縁膜、および第２抵抗膜は、連続して成膜され得る。このようにして、主面ＰＳＦ上には、第１抵抗膜、第１層間絶縁膜、および第２抵抗膜からなる積層体が形成される。なお、第１抵抗膜および第２抵抗膜は、例えばリン（Ｐ）およびホウ素（Ｂ）などの不純物が原料ガス中に添加された雰囲気下で成膜された膜である。また、第１抵抗膜および第２抵抗膜は、上記不純物が原料ガス中に添加されていない雰囲気下で成膜された後、イオン注入法等により上記不純物が導入された膜であってもよい。
【００２８】
次に、上記積層体から、第１抵抗層、第１層間絶縁層、および第２抵抗層が形成される。
【００２９】
本工程では、まず、第１抵抗部ＲＬ１、第１引出部ＰＯ１、第１層間絶縁層ＩＬＤ、および第２抵抗部ＲＬ２が形成される。
【００３０】
具体的には、同一の第１マスクを用いて第１抵抗膜、第１層間絶縁膜および第２抵抗膜の各一部が除去される。本工程での第１抵抗膜、第１層間絶縁膜および第２抵抗膜の各一部の除去処理は、異方性エッチングにより実施される。同一の第１マスクを用いた各膜に対する異方性エッチングは、例えば連続して実施される。上記第１マスクは、異方性エッチングのマスクとして使用可能な限りにおいて任意に構成され得るが、例えばフォトリソグラフィにより第２抵抗膜上に形成された感光性材料からなるマスクパターンである。平面視において、上記第１マスクの形状は、形成されるべき第１抵抗部ＲＬ１および第１引出部ＰＯ１の形状と同一である。異方性エッチングの方法は、特に制限されないが、例えばＲＩＥ（Reactive  Ion  Etching）により実施される。
【００３１】
これにより、第１抵抗膜から第１抵抗部ＲＬ１および第１引出部ＰＯ１が、第１層間絶縁膜から第１層間絶縁層ＩＬＤが形成される。さらに、第２抵抗膜から、第２抵抗部ＲＬ２と、該第２抵抗部ＲＬ２の両端と接続されかつ平面視において第１引出部ＰＯ１の全面と重なっている第２部分とが形成される。該第２抵抗部ＲＬ２の両端と接続されかつ平面視において第１引出部ＰＯ１の全面と重なっている第２部分の一部が、第２引出部ＰＯ２となるべき部分である。上記第２部分の残部が、第１引出部ＰＯ１の上記第１部分ＥＸＰとなるべき部分である。
【００３２】
次に、第２引出部ＰＯ２が形成される。具体的には、まず上記第１マスクが除去される。次に、新たなマスクを用いて、上記第２部分の一部が除去される。上記第２部分の一部の除去処理は、異方性エッチングにより実施される。上記マスクは、異方性エッチングのマスクとして使用可能な限りにおいて任意に構成され得るが、例えばフォトリソグラフィにより第２抵抗膜上に形成された感光性材料からなるマスクパターンである。平面視において、上記マスクは、第２抵抗部ＲＬ２上および上記第２部分の第２引出部ＰＯ２となるべき一部上を覆うとともに、上記第２部分の上記第１部分ＥＸＰとなるべき部分上を露出させるように形成される。これにより、上記第２部分から第２引出部ＰＯ２が形成される。
【００３３】
次に、主面ＰＳＦ上に保護膜ＰＴＣが形成される。保護膜ＰＴＣは、主面ＰＳＦ、第１抵抗部ＲＬ１、第１引出部ＰＯ１、第１層間絶縁層ＩＬＤ、第２抵抗部ＲＬ２、および第２引出部ＰＯ２を覆うように形成される。次に、保護膜ＰＴＣにおいて各第１導電部ＣＴ１または各第２導電部ＣＴ２が形成されるべき部分にコンタクトホールＴＨ１，ＴＨ２が形成される。該コンタクトホールＴＨ１，ＴＨ２の各々は、保護膜ＰＴＣの上面上に開口している。
【００３４】
次に、複数の第１導電部ＣＴ１、複数の第１配線部ＰＡＤ１、複数の第２導電部ＣＴ２、および複数の第２配線部ＰＡＤ２が形成される。具体的には、まず、各コンタクトホールＴＨ１，ＴＨ２内に導電性材料からなる第１導電部ＣＴ１または第２導電部ＣＴ２が形成される。次に、保護膜ＰＴＣの上面上に複数の第１配線部ＰＡＤ１および複数の第２配線部ＰＡＤ２が形成される。このようして、図１〜図３に示されるペア抵抗素子ＰＲＥが形成される。
【００３５】
なお、ペア抵抗素子ＰＲＥは、上記製造方法以外の方法によっても製造される。上記ペア抵抗素子ＰＲＥの製造方法では、第１抵抗部ＲＬ１、第１引出部ＰＯ１および第２抵抗部ＲＬ２が形成された後、第２引出部ＰＯ２が形成されるが、これに限られるものではない。例えば、ペア抵抗素子ＰＲＥの製造方法では、第２抵抗部ＲＬ２および第２引出部ＰＯ２が形成された後、第１抵抗部ＲＬ１および第１引出部ＰＯ１が形成されてもよい。この場合、第１抵抗部ＲＬ１が形成される工程では、第２抵抗部ＲＬ２および第２引出部ＰＯ２が形成される工程において第２抵抗部ＲＬ２を形成するために用いたマスクと、第１引出部ＰＯ１が形成されるべき領域上を覆うように新たに形成された保護マスクとを用いて、第１抵抗膜の一部が除去される。上記第１引出部ＰＯ１を形成するための保護マスクは、第２抵抗部ＲＬ２を形成するために用いたマスクも覆うように形成される。これにより、第１抵抗部ＲＬ１および第１引出部ＰＯ１が形成される。
【００３６】
以下において、ペア抵抗素子ＰＲＥを備える半導体装置の製造方法の一例を説明するが、以下の例では、第２抵抗部ＲＬ２および第２引出部ＰＯ２が形成された後に第１抵抗部ＲＬ１および第１引出部ＰＯ１が形成される方法が採用されている。
【００３７】
＜半導体装置＞
ペア抵抗素子ＰＲＥおよびペア抵抗素子ＰＲＥ２は、半導体装置ＭＣＰに組み込まれることができる。図６に示されるように、半導体装置ＭＣＰは、例えばフラッシュメモリＦＬＡＳＨと、ペア抵抗素子ＰＲＥを含む電源とを備える。
【００３８】
＜半導体装置の製造方法＞
図６に示される半導体装置ＭＣＰは、例えば図７〜図２５に示される半導体装置の製造方法により製造される。半導体装置ＭＣＰの製造方法において、上記ペア抵抗素子ＰＲＥとフラッシュメモリＦＬＡＳＨとは、１つの基板ＳＵＢの主面ＰＳＦ上に同時に作り込まれることができる。図７〜図２５では、１つの半導体装置ＭＣＰに含まれる複数領域の断面図を並べて示したものである。なお、各領域の断面図は同一断面上に形成された構造を示すものではなく、各領域の構造上の特徴がより明らかに示される断面を選択して示すものである。図７〜図２５において、メモリ領域とは図６中のフラッシュメモリＦＬＡＳＨ内に位置する領域である。図７〜図２５において、周辺トランジスタ領域とは例えば図６中のロジック内に位置する領域であり、例えばＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が形成される領域である。図７〜図２５において、第１抵抗領域とは、図６中の電源内に配置されたペア抵抗素子ＰＲＥの第１抵抗部ＲＬ１および第２抵抗部ＲＬ２が形成される領域であり、第２抵抗領域とは、該ペア抵抗素子ＰＲＥの第１引出部ＰＯ１および第２引出部ＰＯ２が形成される領域である。また、以下において、半導体装置ＭＣＰの製造方法のうちペア抵抗素子ＰＲＥの製造工程と直接関係しない工程については、説明を省略する。
【００３９】
図７に示されるように、まず、基板ＳＵＢとして、シリコン基板が準備される。基板ＳＵＢのメモリ領域および周辺トランジスタ領域には、活性領域を画定するための図示しない溝型の素子分離溝が形成されている。素子分離溝は、例えば以下のように形成される。まず、基板ＳＵＢの主面ＰＳＦの上記各領域上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって第１酸化膜ＯＬ１、第１ポリシリコン膜ＣＬ１、第２酸化膜ＯＬ２、第１窒化膜ＮＬ１が順に成膜される。次に、該積層膜の素子分離溝が形成されるべき領域に開口部が形成され、該積層膜をマスクとして基板ＳＵＢに溝が形成される。第１ポリシリコン膜ＣＬ１は、メモリ領域におけるフローティングゲート、第１抵抗領域における第１抵抗部ＲＬ１、および第２抵抗領域における第１引出部ＰＯ１となる膜である。第１ポリシリコン膜ＣＬ１の厚みは、例えば７０ｎｍである。
【００４０】
次に、図８に示されるように、主面ＰＳＦ上に酸化膜が形成された後、化学的機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法により該酸化膜が平坦化され、さらに第１窒化膜ＮＬ１、第２酸化膜ＯＬ２が除去される。
【００４１】
次に、図９に示されるように、基板ＳＵＢの主面ＰＳＦの上記各領域上に、第３酸化膜ＯＬ３、第２窒化膜ＮＬ２、第４酸化膜ＯＬ４、および第２ポリシリコン膜ＣＬ２が形成される。第３酸化膜ＯＬ３は、酸化膜ＯＬ２とその上に形成された酸化膜とからなっている。第３酸化膜ＯＬ３、第２窒化膜ＮＬ２、および第４酸化膜ＯＬ４は、メモリ領域におけるメモリゲートとコントロールゲートとの間に配置される層間絶縁膜、第１抵抗領域における第１抵抗部ＲＬ１および第２抵抗部ＲＬ２との間に配置される層間絶縁層ＩＬＤ、および第２抵抗領域における第１引出部ＰＯ１と第２引出部ＰＯ２との間に配置される層間絶縁層ＩＬＤとなる膜である。
【００４２】
第２ポリシリコン膜ＣＬ２は、メモリ領域におけるコントロールゲートと、第１抵抗領域における第２抵抗部ＲＬ２と、第２抵抗領域における第２引出部ＰＯ２となる膜である。第２ポリシリコン膜ＣＬ２の厚みは、第１ポリシリコン膜ＣＬ１の厚みと等しく、例えば７０ｎｍである。
【００４３】
次に、第１ポリシリコン膜ＣＬ１および第２ポリシリコン膜ＣＬ２に、例えばリン（Ｐ）またはホウ素（Ｂ）などの不純物が導入される。本工程は、第１ポリシリコン膜ＣＬ１の不純物濃度と第２ポリシリコン膜ＣＬ２の不純物濃度とが等しくなるように、実施される。導入は、例えばイオン注入により実施される。注入条件は、例えば注入エネルギーが数ｋｅＶ〜数百ｋｅＶ（例えば６０ｋｅＶ）、ドーズ量が１０15ｃｍ-2〜１０16ｃｍ-2（例えば３×１０15ｃｍ-2）である。
【００４４】
次に、図１０に示されるように、第２ポリシリコン膜ＣＬ２上に、第３窒化膜ＮＬ３が成膜される。第３窒化膜ＮＬ３は、メモリ領域におけるコントロールゲート、第１抵抗領域における第１抵抗部ＲＬ１および第２抵抗部ＲＬ２、および第２抵抗領域における第２引出部ＰＯ２を形成するためのマスクに加工される。
【００４５】
次に、図１１に示されるように、第３窒化膜ＮＬ３をマスクとして、第３酸化膜ＯＬ３、第２窒化膜ＮＬ２、第４酸化膜ＯＬ４、および第２ポリシリコン膜ＣＬ２の一部が除去される。本工程での第２ポリシリコン膜ＣＬ２に対するエッチングは、異方性エッチングである。これにより、メモリ領域におけるコントロールゲートＣＧと、第１抵抗領域における第２抵抗部ＲＬ２と、第２抵抗領域における第２引出部ＰＯ２とが形成される。
【００４６】
次に、図１２に示されるように、第１ポリシリコン膜ＣＬ１の一部が除去される。本工程での第１ポリシリコン膜ＣＬ１に対するエッチングは、異方性エッチングである。例えば、メモリ領域においては、左右非対称構造のフローティングゲートを形成するために、隣り合うコントロールゲート間に位置する第１ポリシリコン膜ＣＬ１のみが残され、他が除去される。周辺トランジスタ領域においては、第１ポリシリコン膜ＣＬ１が全て除去される。第２抵抗領域においては、第１引出部ＰＯ１となるべき第１ポリシリコン膜ＣＬ１が残され、他が除去される。
【００４７】
第１抵抗領域においては、第２ポリシリコン膜ＣＬ２から第２抵抗部ＲＬ２を形成するために用いた第３窒化膜ＮＬ３をマスクとして、第１ポリシリコン膜ＣＬ１が除去される。これにより、第１抵抗領域において、第１抵抗部ＲＬ１が形成される。
【００４８】
図１２に示されるように、メモリセル領域および第２抵抗領域での第１ポリシリコン膜ＣＬ１の加工は、例えば感光性レジストＰＲ１をマスクとして行われる。感光性レジストＰＲＩは、第２抵抗領域において、第１引出部ＰＯ１となるべき領域を覆うように形成される。これにより、第２抵抗領域において、第１引出部ＰＯ１が形成される。つまり、ペア抵抗素子ＰＲＥの第１抵抗層Ｒ１と第２抵抗層Ｒ２とが形成される。
【００４９】
感光性レジストＰＲＩは、メモリ領域において、一対のコントロールゲート構造体において表出している第１ポリシリコン膜ＣＬ１を覆うように形成される。一対のコントロールゲート構造体は、ソース領域上に配置された第１ポリシリコン膜ＣＬ１と、ソース領域を挟むように配置された一対の第３酸化膜ＯＬ３、第２窒化膜ＮＬ２、第４酸化膜ＯＬ４、コントロールゲートＣＧおよび第３窒化膜ＮＬ３で構成されている。これにより、メモリ領域において、図１２に示される一対のコントロールゲート構造体が形成される。
【００５０】
図１２に示されるように、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各断面積は等しい。第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各体積は等しい。
【００５１】
次に、図１３に示されるように、メモリ領域におけるゲート構造の側面に、第１側壁酸化膜ＳＷＯ１、第１側壁窒化膜ＳＷＮ１、および第２側壁酸化膜ＳＷＯ２が形成される。
【００５２】
次に、図１４に示されるように、メモリ領域において、ソースまたはドレインとなる１対の不純物領域の一方が形成されるべき領域上の第１ポリシリコン膜ＣＬ１が除去される。本工程での第１ポリシリコン膜ＣＬ１に対するエッチングは、例えばその他の領域を覆うように形成された感光性レジストＰＲ２をマスクとして行われる。
【００５３】
次に、図１５に示されるように、基板ＳＵＢの主面ＰＳＦ上に、第５酸化膜ＯＬ５が形成される。第５酸化膜ＯＬ５は、メモリ領域におけるメモリゲート酸化膜の一部と、周辺トランジスタ領域におけるゲート酸化膜となる膜である。
【００５４】
次に、図１６に示されるように、基板ＳＵＢの主面ＰＳＦ上に、第３ポリシリコン膜ＣＬ３が形成される。第３ポリシリコン膜ＣＬ３は、周辺トランジスタ領域におけるゲートとなる膜である。
【００５５】
次に、図１７に示されるように、メモリ領域、第１抵抗領域および第２抵抗領域に形成された第３ポリシリコン膜ＣＬ３がいわゆるエッチバックされる。本工程での第３ポリシリコン膜ＣＬ３に対するエッチングは、例えば、メモリ領域において、第３ポリシリコン膜ＣＬ３の上面が図示しないソース領域を挟むように配置された１対のコントロールゲート構造体間にコントロールゲート構造体よりも下方に位置するように、実施される。また、当該エッチングは、例えばメモリ領域、第１抵抗領域および第２抵抗領域上に開口部を有し、周辺トランジスタ領域に形成された第３ポリシリコン膜ＣＬ３を覆う感光性レジストＰＲ３をマスクとして実施される。これにより、メモリ領域に消去ゲートＥＧが形成される。
【００５６】
次に、図１８に示されるように、メモリ領域および周辺トランジスタ領域における第３ポリシリコン膜ＣＬ３の一部と、第１抵抗領域および第２抵抗領域における第３ポリシリコン膜ＣＬ３の全部とが除去される。本工程での第３ポリシリコン膜ＣＬ３に対するエッチングは、例えば感光性レジストＰＲ３をマスクとして行われる。これにより、メモリ領域においてワードゲートＷＧが形成され、周辺トランジスタ領域においてゲートＧＥが形成される。
【００５７】
次に、図１９に示されるように、第２抵抗領域において第２引出部ＰＯ２上に形成されていた第３窒化膜ＮＬ３の一部が除去される。本工程での第３ポリシリコン膜ＣＬ３に対するエッチングは、例えば感光性レジストＰＲ４をマスクとして行われる。なお、本工程では、メモリ領域におけるコントロールゲートＣＧ上に形成された第３窒化膜ＮＬ３の一部が除去されてもよい。
【００５８】
その後、図示しない複数工程、例えば側壁絶縁膜ＳＷＩ（図２０参照）形成工程、保護膜ＰＴＣ形成工程、保護膜ＰＴＣに対するコンタクトホール加工工程等が実施される。さらに、コンタクトホール内に導電部が形成され、保護膜ＰＴＣ上に導電部と接続された配線部が形成される。これにより、図２０に示されるように、第１引出部ＰＯ１と接続された第１導電部ＣＴ１，第１配線部ＰＡＤ１、第２引出部ＰＯ２と接続された第２導電部ＣＴ２，第２配線部ＰＡＤ２、が形成される。さらに、メモリ領域においてフラッシュメモリのメモリセルが、周辺トランジスタ領域においてＭＯＳＦＥＴが、それぞれ形成される。以上のように、ペア抵抗素子ＰＲＥは、半導体装置ＭＣＰの製造方法において、ペア抵抗素子ＰＲＥを形成するために新たな工程を追加することなく、メモリ領域および周辺トランジスタ領域と同時に形成されることができる。
【００５９】
＜作用効果＞
実施の形態１に係るペア抵抗素子ＰＲＥは、主面ＰＳＦを有する基板ＳＵＢと、第１抵抗層Ｒ１と、第２抵抗層Ｒ２とを備える。第１抵抗層Ｒ１は、主面ＰＳＦ上に配置されている第１抵抗部ＲＬ１と、第１抵抗部ＲＬ１の一端および他端に接続されている一対の第１引出部ＰＯ１とを含む。第２抵抗層Ｒ２は、第１抵抗部ＲＬ１上に配置されている第２抵抗部ＲＬ２と、第２抵抗部ＲＬ２の一端および他端に接続されている一対の第２引出部ＰＯ２とを含む。ペア抵抗素子ＰＲＥは、第１抵抗部ＲＬ１と第２抵抗部ＲＬ２との間に配置されている第１層間絶縁層ＩＬＤをさらに備える。一対の第１引出部ＰＯ１の各々は、平面視において一対の第２引出部ＰＯ２の各々から突き出るように配置されている第１部分ＥＸＰを有している。平面視において、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方の全体が第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の他方の全体と重なるように配置されている。
【００６０】
上記ペア抵抗素子ＰＲＥは、平面視において第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方が他方の全体と重なるように配置されている。そのため、主面ＰＳＦ上でのペア抵抗素子ＰＲＥの専有面積は、平面視において第１抵抗部と第２抵抗部とが隣り合うように配置されているペア抵抗素子（以下、単に比較例１という）のそれと比べて、小さい。
【００６１】
さらに、上記ペア抵抗素子ＰＲＥでは、平面視において第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方の全体が他方の全体と重なるように配置されている。そのため、ペア抵抗素子ＰＲＥによれば、第１抵抗層Ｒ１の抵抗値と第２抵抗層Ｒ２の抵抗値との間のバラつきを、上記比較例１のそれと比べて、小さくすることができる。
【００６２】
これは、以下の理由による。また、以下の理由は、発明者が実施した評価結果（詳細は後述する実施例参照）により裏付けられている。
【００６３】
ペア抵抗素子の製造方法において実施されるエッチング工程では、基板の主面内の異なる領域間で加工バラつきが生じるが、隣り合う領域間でも無視することが出来ない程度の加工バラつきが生じ得る。上記比較例１では、上記エッチング工程での加工バラつきに起因して、隣り合う領域上に形成される第１抵抗部および第２抵抗部の各寸法間にバラつきが生じ、第１抵抗部および第２抵抗部の各抵抗値にバラつきが生じるという問題がある。
【００６４】
発明者は、１つの成膜工程が複数回繰り返えされて基板ＳＵＢの主面ＰＳＦ上の特定の領域上に成膜された積層膜間の膜厚ばらつきが、１つのエッチング工程において１つの膜をエッチングすることにより基板の主面内の隣り合う領域上に形成された複数パターン間の平面視における寸法バラつきよりも十分に小さいことに着目した。さらに、発明者は、１つのエッチング工程において同一マスクを用いて上記積層膜をエッチングすることにより、基板ＳＵＢの主面ＰＳＦ上の特定の領域上に形成された各積層パターン間の平面視における寸法のばらつきが、１つのエッチング工程において１つの膜をエッチングすることにより基板の主面内の隣り合う領域上に形成された複数パターン間の平面視における寸法バラつきよりも十分に小さいことに着目した。
【００６５】
上記２つの観点から、ペア抵抗素子ＰＲＥの第１抵抗部ＲＬ１と第２抵抗部ＲＬ２とは、平面視において第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方の全体が他方の全体と重なるように配置されている。これにより、同一条件で成膜された第１抵抗膜および第２抵抗膜から第１抵抗層Ｒ１および第２抵抗層Ｒ２が形成されることで、第１抵抗層Ｒ１および第２抵抗層Ｒ２の膜厚のバラつきは、上述した１つのエッチング工程において基板の主面内の隣り合う領域間で平面視における寸法のバラつきよりも十分に小さい。さらに、平面視における第１抵抗層Ｒ１および第２抵抗層Ｒ２の寸法のバラつきは、上述した１つのエッチング工程において基板の主面内の隣り合う領域間で平面視における寸法のバラつきよりも十分に小さい。上述のように、ペア抵抗素子ＰＲＥの抵抗値は第１抵抗部ＲＬ１および第２抵抗部ＲＬ２により主に決定される。その結果、ペア抵抗素子ＰＲＥによれば、第１抵抗層Ｒ１および第２抵抗層Ｒ２の各抵抗値のバラつきが、上記比較例１の第１抵抗層および第２抵抗層の各抵抗値のバラつきよりも十分に低減されている。
【００６６】
上記ペア抵抗素子ＰＲＥは、保護膜ＰＴＣ、第１配線部ＰＡＤ１、第２配線部ＰＡＤ２、第１導電部ＣＴ１、第２導電部ＣＴ２をさらに備える。保護膜ＰＴＣは、第１抵抗層Ｒ１、第２抵抗層Ｒ２、および第１層間絶縁層ＩＬＤを覆い、かつ一対の第１引出部ＰＯ１の各々に達する第１孔と一対の第２引出部ＰＯ２の各々に達する第２孔とを有する。第１配線部ＰＡＤ１および第２配線部ＰＡＤ２は、保護膜ＰＴＣ上に配置されている。第１導電部ＣＴ１は、第１孔内に配置され、かつ第１配線部ＰＡＤ１と第１引出部ＰＯ１との双方に接する。第２導電部ＣＴ２は、第２孔内に配置され、かつ第２配線部ＰＡＤ２と第２引出部ＰＯ２との双方に接する。
【００６７】
上記ペア抵抗素子ＰＲＥでは、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２において、第１配線部ＰＡＤ１、第２配線部ＰＡＤ２、第１導電部ＣＴ１、第２導電部ＣＴ２等を介して外部と接続される第１引出部ＰＯ１および第２引出部ＰＯ２を除く他の領域の全体、すなわち第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の全体、が互いに重なるように配置されることができる。このようなペア抵抗素子ＰＲＥによれば、上記比較例１、および平面視において第１抵抗部および第２抵抗部の各一部のみが重なるように配置されているペア抵抗素子（以下、単に比較例２という）と比べて、占有面積を小さくすることができ、かつ第１抵抗層Ｒ１および第２抵抗層Ｒ２の各抵抗値のバラつきが十分に抑制されている。
【００６８】
実施の形態１に係るペア抵抗素子ＰＲＥの製造方法は、主面ＰＳＦを有する基板ＳＵＢを準備する工程と、主面ＰＳＦ上に第１抵抗膜を成膜する工程と、第１抵抗膜上に第１層間絶縁膜を成膜する工程と、第１層間絶縁膜上に第２抵抗膜を成膜する工程と、第１抵抗膜、第１層間絶縁膜、および第２抵抗膜から、第１抵抗部ＲＬ１を含む第１抵抗層Ｒ１、第２抵抗部ＲＬ２を含む第２抵抗層Ｒ２、および第１抵抗部ＲＬ１と第２抵抗部ＲＬ２との間に配置された第１層間絶縁層ＩＬＤを形成する工程とを備える。第１抵抗層Ｒ１、第１層間絶縁層ＩＬＤ、および第２抵抗層Ｒ２を形成する工程では、一対の第１引出部ＰＯ１の各々が、平面視において一対の第２引出部ＰＯ２の各々から突き出るように配置された第１部分ＥＸＰを有するように形成され、かつ、平面視において第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方の全体が第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の他方の全体と重なるように形成される。
【００６９】
上記製造方法によれば、第１抵抗層Ｒ１、第１層間絶縁層ＩＬＤ、および第２抵抗層Ｒ２を形成する工程において、例えば１つのマスクを用いることにより、平面視において一方が他方の全体と重なるように配置されている第１抵抗部ＲＬ１および第２抵抗部ＲＬ２が容易に形成され得る。そのため、上記製造方法によれば、主面ＰＳＦ上での専有面積が上記比較例１と比べて小さいペア抵抗素子ＰＲＥを容易に実現することができる。
【００７０】
さらに、上記ペア抵抗素子ＰＲＥは、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各寸法のバラつきが上記比較例と比べて十分に軽減されている。そのため、ペア抵抗素子ＰＲＥの製造方法によれば、上記第１抵抗層、第１層間絶縁層、および第２抵抗層が形成される工程後に、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各寸法のバラつきに基づいた抵抗値調整工程は不要である。
【００７１】
＜ペア抵抗素子の使用例＞
図４に示されるように、ペア抵抗素子ＰＲＥは、一例として、電源電圧の抵抗分圧回路に使用され得る。この場合、ペア抵抗素子ＰＲＥの第１抵抗層Ｒ１および第２抵抗層Ｒ２は、抵抗分圧回路内で直列に接続され、出力電圧ＶＯＵＴを分圧する。ペア抵抗素子ＰＲＥの第１抵抗層Ｒ１および第２抵抗層Ｒ２の各抵抗値のバラつきが上記比較例１と比べて減少している。そのため、ペア抵抗素子ＰＲＥを備える抵抗分圧回路は、上記比較例１を備える抵抗分圧回路と比べて、より高い精度で出力電圧Ｖｏｕｔを入力電圧Ｖｉｎの半値に制御することができる。また、図５に示されるように、ペア抵抗素子ＰＲＥは、他の一例として、電源電圧のフィードバック回路の分圧器に使用され得る。図５に示されるフィードバック回路の場合、分圧比はＲ２／（Ｒ１＋Ｒ２）となる。そのため、上記ペア抵抗素子ＰＲＥは、分圧比が１／２であるフィードバック回路に好適である。
【００７２】
＜変形例＞
ペア抵抗素子ＰＲＥは、第２抵抗部ＲＬ２の全体が第１抵抗部ＲＬ１の全体と重なるように配置されているが、これに限られるものではない。本実施の形態に係るペア抵抗素子ＰＲＥは、平面視において第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の一方の少なくとも一部が、他方の全体と重なるように配置されていればよい。
【００７３】
図２１は、ペア抵抗素子ＰＲＥの変形例の第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の平面図であり、図２２は図２１に示されるペア抵抗素子ＰＲＥの第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の延在方向に垂直な断面図である。図２１に示されるように、第２抵抗部ＲＬ２の全体が第１抵抗部ＲＬ１の一部と重なるように配置されていてもよい。このような第１抵抗部ＲＬ１および第２抵抗部ＲＬ２を備えるペア抵抗素子ＰＲＥの変形例も、主面ＰＳＦ上でのその専有面積は、上記比較例１のそれと比べて、小さい。
【００７４】
また、図２１および図２２に示される第１抵抗部ＲＬ１および第２抵抗部ＲＬ２は、１つのマスクを用いた異方性エッチングにより形成されることができる。上述のように、基板ＳＵＢの主面ＰＳＦ上の特定の領域に１つの成膜工程を複数回繰り返して成膜された積層膜間の膜厚ばらつき、および基板ＳＵＢの主面ＰＳＦ上の特定の領域に１つのエッチング工程において同一マスクを用いて積層膜を連続してエッチングしたときの各積層膜間での寸法ばらつきが、上述した１つのエッチング工程において基板の主面内の隣り合う領域間で平面視における寸法のバラつきよりも十分に小さい。そのため、例えば第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各断面積が等しくなるように、第１抵抗膜および第２抵抗膜の成膜条件を調整することにより、図２１および図２２に示される第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各抵抗値のバラつきを、上記ペア抵抗素子ＰＲＥと同様に、減少させることができる。
【００７５】
また、図２１および図２２に示される変形例を製造する場合には、上記第１抵抗層、第１層間絶縁層、および第２抵抗層が形成される工程の前に第１抵抗膜および第２抵抗膜の少なくともいずれかに対し、不純物を導入する工程をさらに備えていてもよい。また、上記第１抵抗層、第１層間絶縁層、および第２抵抗層が形成される工程の後に第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の少なくともいずれかに対し不純物を導入する工程をさらに備えていてもよい。不純物を導入する工程では、例えばリン（Ｐ）またはホウ素（Ｂ）などの不純物がイオン注入法により第１抵抗部ＲＬ１および第２抵抗部ＲＬ２に導入される。このような不純物を導入する工程は、例えば、上記第１抵抗層、第１層間絶縁層、および第２抵抗層が形成される工程の後に、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の寸法（幅、厚み等）を評価し、その評価結果に基づいて見積もられる抵抗値を調整するために、実施されてもよい。
【００７６】
例えば、イオン注入法により第１抵抗層Ｒ１および第２抵抗層Ｒ２に不純物が導入される工程において、第１抵抗層Ｒ１に導入される不純物量（ドーズ量）と、第２抵抗層Ｒ２に導入される不純物量（ドーズ量）とのバラつきは、上述した１つのエッチング工程において基板の主面内の隣り合う領域間で平面視における寸法のバラつきよりも十分に小さい。そのため、不純物を導入する工程によって不純物量が調整されたペア抵抗素子ＰＲＥであっても、第１抵抗層Ｒ１の抵抗値と第２抵抗層Ｒ２の抵抗値との間のバラつきを、上記比較例１のそれと比べて、小さくすることができる。
【００７７】
なお、第１抵抗部ＲＬ１の全体が第２抵抗部ＲＬ２の一部と重なるように配置されていてもよい。この場合も、上述した第２抵抗部ＲＬ２の全体が第１抵抗部ＲＬ１の一部と重なるように配置されている場合と同様に、各抵抗値のバラつきを減少させることができる。
【００７８】
（実施の形態２）
図２３〜２５に示されるように、実施の形態２に係るペア抵抗素子ＰＲＥ２は、実施の形態１に係るペア抵抗素子ＰＲＥと基本的に同様の構成を備えるが、複数の第１抵抗層Ｒ１および複数の第２抵抗層Ｒ２を備える点で異なる。
【００７９】
複数の第１抵抗層Ｒ１と複数の第２抵抗層Ｒ２とは、複数組の積層体を構成している。複数組の積層体の各々は、１つの第１抵抗層Ｒ１と１つの第２抵抗層Ｒ２とが互いに積層されることにより構成されている。具体的には、各積層体に含まれる１つの第１抵抗部ＲＬ１と１つの第２抵抗部ＲＬ２とは、平面視において当該１つの第１抵抗部ＲＬ１と１つの第２抵抗部ＲＬ２との一方が他方の全体と重なるように配置されている。平面視において、複数組の積層体は、互いに隣り合う第１組の積層体および第２組の積層体を含む。
【００８０】
第１組の積層体の第１抵抗部ＲＬ１は第２組の積層体の第２抵抗部ＲＬ２と電気的に接続されている。第１組の積層体の第２抵抗部ＲＬ２は第２組の積層体の第１抵抗部ＲＬ１と電気的に接続されている。つまり、第１組の積層体の第１抵抗層Ｒ１と第２組の積層体の第２抵抗層Ｒ２とは、電気的に直列に接続されている。ペア抵抗素子ＰＲＥ２の一方および他方の抵抗体の抵抗値は、互いに電気的に直列に接続された複数の第１抵抗層Ｒ１および複数の第２抵抗層Ｒ２の各抵抗値の和となる。
【００８１】
ペア抵抗素子ＰＲＥ２は、さらに以下の構成を有していてもよい。
複数組の積層体は、第３組の積層体および第４組の積層体をさらに含む。
【００８２】
平面視における第１抵抗部ＲＬ１および各第２抵抗部ＲＬ２の形状は、例えば長方形状である。平面視において、各第１抵抗部ＲＬ１の長手方向および各第２抵抗部ＲＬ２の長手方向は、例えば互いに平行である。以下、第１抵抗部ＲＬ１の長手方向を第１方向とよび、第１抵抗部ＲＬ１の短手方向を第２方向とよぶ。
【００８３】
平面視において、第１組の積層体、第２組の積層体、第３組の積層体、および第４組の積層体とは、第２方向において隣り合うように配置されている。平面視において、複数の第１抵抗層Ｒ１は、例えば第２方向に互いに間隔を隔てて配置されている。複数の第２抵抗層Ｒ２は、例えば第２方向に互いに間隔を隔てて配置されている。１対の第１引出部ＰＯ１は、第１方向に互いに間隔を隔てて配置されている。１対の第２引出部ＰＯ２は、第１方向に互いに間隔を隔てて配置されている。
【００８４】
第１組の積層体の第１抵抗層Ｒ１の一方の第１引出部ＰＯ１は、第１の第３配線部ＣＮＴを介して、第２組の積層体の第２抵抗層Ｒ２の一方の第２引出部ＰＯ２と電気的に接続されている。第３配線部ＣＮＴは、１つの第１配線部ＰＡＤ１と１つの第２配線部ＰＡＤ２とが電気的に接続された構成を有している。
【００８５】
第２組の積層体の第２抵抗層Ｒ２の他方の第２引出部ＰＯ２は、第２の第３配線部ＣＮＴを介して、第３組の積層体の第１抵抗層Ｒ１の一方の第１引出部ＰＯ１と電気的に接続されている。
【００８６】
第３組の積層体の第１抵抗層Ｒ１の他方の第１引出部ＰＯ１は、第３の第３配線部ＣＮＴを介して、第４組の積層体の第２抵抗層Ｒ２の一方の第２引出部ＰＯ２と電気的に接続されている。
【００８７】
第１組の積層体の第２抵抗層Ｒ２の一方の第２引出部ＰＯ２は、第４の第３配線部ＣＮＴを介して、第２組の積層体の第１抵抗層Ｒ１の一方の第１引出部ＰＯ１と電気的に接続されている。
【００８８】
第２組の積層体の第１抵抗層Ｒ１の他方の第１引出部ＰＯ１は、第５の第３配線部ＣＮＴを介して、第３組の積層体の第２抵抗層Ｒ２の一方の第２引出部ＰＯ２と電気的に接続されている。
【００８９】
第３組の積層体の第２抵抗層Ｒ２の他方の第２引出部ＰＯ２は、第６の第３配線部ＣＮＴを介して、第４組の積層体の第１抵抗層Ｒ１の一方の第１引出部ＰＯ１と電気的に接続されている。
【００９０】
ペア抵抗素子ＰＲＥ２の一方の抵抗体は、第１積層体の第１抵抗層Ｒ１、第２積層体の第２抵抗層Ｒ２、第３抵抗体の第１抵抗層Ｒ１、および第４組の積層体の第２抵抗層Ｒ２が、順に電気的に直列に接続されてなる。ペア抵抗素子ＰＲＥ２の他方の抵抗体は、第１積層体の第１抵抗層Ｒ１、第２積層体の第２抵抗層Ｒ２、第３抵抗体の第１抵抗層Ｒ１、および第４組の積層体の第２抵抗層Ｒ２が、順に電気的に直列に接続されてなる。
【００９１】
上記ペア抵抗素子ＰＲＥ２は、実施の形態１に係るペア抵抗素子ＰＲＥの製造方法と基本的に同様の製造方法により、製造されることができる。
【００９２】
ペア抵抗素子ＰＲＥ２の製造方法において、第１抵抗層Ｒ１、第１層間絶縁層ＩＬＤ、および第２抵抗層Ｒ２を形成する工程では、複数の第１抵抗層Ｒ１と複数の第２抵抗層Ｒ２とにより構成された複数組の積層体が形成される。
【００９３】
複数の第１導電部ＣＴ１、複数の第１配線部ＰＡＤ１、複数の第２導電部ＣＴ２、および複数の第２配線部ＰＡＤ２が形成される工程では、第１組の積層体の第１抵抗部ＲＬ１と第２組の積層体の第２抵抗部ＲＬ２とが電気的に接続されるとともに、第１組の積層体の第２抵抗部ＲＬ２と第２組の積層体の第１抵抗部ＲＬ１とが電気的に接続される。本工程では、上記第１配線部ＰＡＤ１および第２配線部ＰＡＤ２と同時に、第３配線部ＣＮＴが形成される。
【００９４】
＜作用効果＞
上述のように、上記ペア抵抗素子ＰＲＥによれば、第１抵抗層Ｒ１および第２抵抗層Ｒ２の各抵抗値のバラつきが、上記比較例１および比較例２と比べて、減少している。しかし、上記ペア抵抗素子ＰＲＥでは、基板ＳＵＢの主面ＰＳＦ上の特定の領域に１つの成膜工程を複数回繰り返して成膜された積層膜間の膜厚ばらつき、または基板ＳＵＢの主面ＰＳＦ上の特定の領域に１つのエッチング工程において同一マスクを用いて積層膜を連続してエッチングしたときの各積層膜間での寸法ばらつきに起因して、第１抵抗層Ｒ１および第２抵抗層Ｒ２の各抵抗値の微小なバラつきが生じることがある。このようなバラつきは、複数工程間でのバラつきに起因した、主面ＰＳＦに垂直な方向でのバラつきであるため、上記複数組の積層体の各々について同様に生じることになる。
【００９５】
これに対し、ペア抵抗素子ＰＲＥ２の一方および他方の抵抗体は、複数の積層体の各第１抵抗層Ｒ１および第２抵抗層Ｒ２の一方または他方が電気的に直列に接続されて成る。そのため、ペア抵抗素子ＰＲＥ２によれば、ペア抵抗素子ＰＲＥにおいて生じる第１抵抗部ＲＬ１と第２抵抗部ＲＬ２との間での抵抗値の微小なバラつきを平均化することができる。
【００９６】
さらに、ペア抵抗素子ＰＲＥ２によれば、平面視における第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の形状を例えば長方形状等の比較的単純な形状としながらも、高い抵抗値を実現することができる。例えば平面視における第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の形状が例えば櫛歯状である場合には、平面視における折り返し部での第１抵抗部ＲＬ１と第２抵抗部ＲＬ２との間の寸法バラつきは、直線部のそれと比べて大きくなることが懸念される。ペア抵抗素子ＰＲＥ２によれば、平面視における複数の第１抵抗部ＲＬ１および複数の第２抵抗部ＲＬ２の各々の形状を比較的単純な形状としながらも高抵抗化が可能である。そのため、ペア抵抗素子ＰＲＥ２によれば、高抵抗化のためには複数の第１抵抗部ＲＬ１および複数の第２抵抗部ＲＬ２の各々の平面形状を比較的複雑な形状とする必要があるペア抵抗素子ＰＲＥと比べて、第１抵抗部ＲＬ１と第２抵抗部ＲＬ２との間での抵抗値のバラつきをさらに減少させることができる。
【００９７】
なお、ペア抵抗素子ＰＲＥ２において、平面視における第１抵抗部ＲＬ１および各第２抵抗部ＲＬ２の形状は、長方形状に限られるものではなく、任意の形状とすることができる。
【００９８】
上記ペア抵抗素子ＰＲＥ２の製造方法によれば、ペア抵抗素子ＰＲＥ２を容易に製造することができる。
【００９９】
（実施の形態３）
図２６〜２８に示されるように、実施の形態３に係るペア抵抗素子ＰＲＥ３は、実施の形態１に係るペア抵抗素子ＰＲＥと基本的に同様の構成を備えるが、第１抵抗層Ｒ１が第３抵抗部ＲＬ３をさらに含み、第２抵抗層Ｒ２が第４抵抗部ＲＬ４をさらに含む点で異なる。
【０１００】
図２７に示されるように、第１抵抗層Ｒ１は、第１抵抗部ＲＬ１と第１層間絶縁層ＩＬＤとの間に配置されている第３抵抗部ＲＬ３をさらに含む。第１抵抗部ＲＬ１および第３抵抗部ＲＬ３の一方が他方の全体と重なるように配置されている。第２抵抗層Ｒ２は、第２抵抗部ＲＬ２上に配置されている第４抵抗部ＲＬ４をさらに含む。第２抵抗部ＲＬ２および第４抵抗部ＲＬ４の一方が他方の全体と重なるように配置されている。
【０１０１】
第１抵抗部ＲＬ１および第３抵抗部ＲＬ３の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されている。第１抵抗部ＲＬ１および第３抵抗部ＲＬ３の他方は、温度上昇に伴い抵抗値が下降する材料で構成されている。第２抵抗部ＲＬ２および第４抵抗部ＲＬ４の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されている。第２抵抗部ＲＬ２および第４抵抗部ＲＬ４の他方は、温度上昇に伴い抵抗値が下降する材料で構成されている。例えば、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２が、温度上昇に伴い抵抗値が上昇する材料で構成されている。この場合、第３抵抗部ＲＬ３および第４抵抗部ＲＬ４が、温度上昇に伴い抵抗値が下降する材料で構成されている。
【０１０２】
第１抵抗部ＲＬ１、第２抵抗部ＲＬ２、第３抵抗部ＲＬ３および第４抵抗部ＲＬ４は、例えばリン（Ｐ）またはホウ素（Ｂ）などの不純物が導入された多結晶シリコン（ドープドポリシリコン）層である。
【０１０３】
なお、第１抵抗部ＲＬ１および第４抵抗部ＲＬ４、第３抵抗部ＲＬ３および第２抵抗部ＲＬ２、または第３抵抗部ＲＬ３および第４抵抗部ＲＬ４が、温度上昇に伴い抵抗値が上昇する材料で構成されていてもよい。
【０１０４】
第１抵抗層Ｒ１は、第３抵抗部ＲＬ３の一端および他端に接続されている一対の第３引出部ＰＯ３をさらに含む。第２抵抗層Ｒ２は、第４抵抗部ＲＬ４の一端および他端に接続されている一対の第４引出部ＰＯ４をさらに含む。
【０１０５】
平面視において、１対の第４引出部ＰＯ４の各々は、一対の第２引出部ＰＯ２の各々と重なるように配置されている。
【０１０６】
平面視において、一対の第３引出部ＰＯ３の各々は、一対の第１引出部ＰＯ１の各々の第１部分ＥＸＰと重なるが、一対の第２引出部ＰＯ２および一対の第４引出部ＰＯ４の各々から突き出るように配置されている第３部分ＥＸＰ３を有する。
【０１０７】
第１導電部ＣＴ１は、第１部分ＥＸＰと第３部分ＥＸＰ３との双方に接している。第２導電部ＣＴ２は、第２引出部ＰＯ２と第４引出部ＰＯ４との双方と接している。
【０１０８】
第１抵抗層Ｒ１は、例えば、第１抵抗部ＲＬ１と第３抵抗部ＲＬ３との間に配置されている第２層間絶縁層ＩＬＤ２をさらに含む。第２層間絶縁層ＩＬＤ２は、例えば第１引出部ＰＯ１と第３引出部ＰＯ３との間にも配置されている。第２抵抗層Ｒ２は、例えば、第２抵抗部ＲＬ２と第４抵抗部ＲＬ４との間に配置されている第３層間絶縁層ＩＬＤ３をさらに含む。第３層間絶縁層ＩＬＤ３は、例えば、第２引出部ＰＯ２と第４引出部ＰＯ４との間にも配置されている。
【０１０９】
第２層間絶縁層ＩＬＤ２および第３層間絶縁層ＩＬＤ３の各厚みは、例えば第１層間絶縁層ＩＬＤの厚み以下である。第１層間絶縁層ＩＬＤの厚みは、例えば１０ｎｍ以上３０ｎｍ以下である。第２層間絶縁層ＩＬＤ２および第３層間絶縁層ＩＬＤ３の厚みは、例えば数１０Å以上３０Å以下である。
【０１１０】
第２層間絶縁層ＩＬＤ２および第３層間絶縁層ＩＬＤ３は、電気的絶縁性を有する任意の材料で構成されていればよいが、例えば二酸化ケイ素（ＳｉＯ２）層を含む。
【０１１１】
＜ペア抵抗素子ＰＲＥ３の製造方法＞
図２９〜図４０を参照して、ペア抵抗素子ＰＲＥ３の製造方法を説明する。まず、基板ＳＵＢの主面ＰＳＦ上に第１抵抗膜、第２層間絶縁層、および第３抵抗膜が順に成膜される。第１抵抗膜および第３抵抗膜は、例えばＣＶＤ法により形成される。第２層間絶縁層は、例えば第１抵抗膜および第３抵抗膜と連続して形成される。この場合、第１抵抗膜が形成された後に原料ガスにリン（Ｐ）等に代えて酸素を添加することにより、第１抵抗膜の成膜工程に連続して第２層間絶縁層を成膜することができる。第２層間絶縁層の厚みは、例えば数Å〜数十Åである。図３０，３１、３３，３４、３６，３７，３９，４０では省略しているが主面ＰＳＦ上にはあらかじめ酸化膜が形成されている。
【０１１２】
次に、第１抵抗膜、第２層間絶縁層、および第３抵抗膜の各一部が第１マスク（図示しない）を用いて除去される。これにより、図２９〜図３１に示される、第１抵抗膜、第２層間絶縁層、および第２抵抗膜の積層体からなるパターンＰ１が形成される。図２９〜図３１に示されるように、当該パターンＰ１は、ペア抵抗素子ＰＲＥ３の第１引出部ＰＯ１と第３引出部ＰＯ３との積層体として形成された引出パターンＰＰ１と、ペア抵抗素子ＰＲＥ３の第１抵抗部ＲＬ１と第３抵抗部ＲＬ３が形成されるべき領域上に形成され平面視における占有面積が第１抵抗部ＲＬ１の占有面積以上である抵抗パターンＲＰ１とを含む。上記パターン１が形成された後、パターニングに用いた第１マスクは除去される。
【０１１３】
次に、図２９〜図３１に示されるパターンＰ１上に、第１層間絶縁膜、第２抵抗膜、第３層間絶縁膜、および第４抵抗膜が順に成膜される。次に、第４抵抗膜上に、上記パターンＰ１の形成に用いられたマスクとは異なる第２マスクＭＫ２が形成される。次に、第２抵抗膜、第３層間絶縁膜、および第４抵抗膜の各一部が、上記パターンＰ１の形成に用いられたマスクとは異なる第２マスクＭＫ２を用いて除去される。これにより、図３２〜図３４に示されるパターンＰ２が形成される。図３２〜図３４に示されるように、当該パターンＰ２は、ペア抵抗素子ＰＲＥ３の第２引出部ＰＯ２と第４引出部ＰＯ４との積層体として形成された引出パターンＰＰ２と、ペア抵抗素子ＰＲＥ３の第２抵抗部ＲＬ２と第４抵抗部ＲＬ４との積層体として形成された抵抗パターンＲＰ２とを含む。平面視において、抵抗パターンＲＰ２の形状は、任意に設定され得るが、例えば櫛歯状である。第２抵抗部ＲＬ２および第４抵抗部ＲＬ４の一方は他方の全体と重なるように形成される。引出パターンＰＰ２は、例えば平面視において引出パターンＰＰ１の一部を露出させるように形成される。
【０１１４】
次に、上記パターンＰ２のパターニングに用いた第２マスクＭＫ２を残した状態で、引出パターンＰＰ２から露出している引出パターンＰＰ１を保護するための新たな第３マスクＭＫ３が形成される。第３マスクＭＫ３を構成する材料は、例えば感光性レジストである。次に、図３５〜図３７に示されるように、上記第２マスクＭＫ２および第３マスクＭＫ３を用いて、両マスクから露出している抵抗パターンＲＰ１の一部が除去される。これにより、第１抵抗部ＲＬ１および第３抵抗部ＲＬ３が形成される。その後、上記第２マスクＭＫ２および第３マスクＭＫ３が除去される。このようにして、図３８〜図４０に示される積層構造体が形成される。
【０１１５】
次に、保護膜ＰＴＣ（図２７および図２８参照）が形成される。次に、保護膜ＰＴＣ、引出パターンＰＰ１および引出パターンＰＰ２中に、第１引出部ＰＯ１および第３引出部ＰＯ３に達するコンタクトホールと、第２引出部ＰＯ２および第４引出部ＰＯ４に達するコンタクトホールが複数形成される。次に、各コンタクトホール内に、導電部が形成される。これにより、第１引出部ＰＯ１および第３引出部ＰＯ３と電気的に接続された第１導電部ＣＴ１と、第２引出部ＰＯ２および第４引出部ＰＯ４と電気的に接続された第２導電部ＣＴ２とが形成される。さらに、第１導電部ＣＴ１と電気的に接続された第１配線部ＰＡＤ１と、第２導電部ＣＴ２と電気的に接続された第２配線部ＰＡＤ２とが形成される。このようにして、図２７〜図２９に示されるペア抵抗素子ＰＲＥ３が形成される。
【０１１６】
なお、第１抵抗膜、第２層間絶縁層、および第３抵抗膜が形成された後に、第１抵抗膜および第３抵抗膜に不純物が導入されてもよい。また、第２抵抗膜、第３層間絶縁膜、および第４抵抗膜が形成された後に、第２抵抗膜および第４抵抗膜に不純物が導入されてもよい。
【０１１７】
また、ペア抵抗素子ＰＲＥ３は、第２層間絶縁層ＩＬＤ２および第３層間絶縁層ＩＬＤ３を備えているが、これらを備えていなくてもよい。第２層間絶縁層ＩＬＤ２は、第１抵抗膜、第２層間絶縁層、および第３抵抗膜が成膜された後に、第１抵抗膜および第３抵抗膜に不純物が導入される場合に有用である。第２層間絶縁層ＩＬＤ２は、第１抵抗部ＲＬ１と第３抵抗部ＲＬ３との間での不純物の拡散を抑制することができる。同様に、第３層間絶縁層ＩＬＤ３は、第２抵抗部ＲＬ２と第４抵抗部ＲＬ４との間での不純物の拡散を抑制することができる。
【０１１８】
＜作用効果＞
上記ペア抵抗素子ＰＲＥ３において、少なくとも１つの第１抵抗層Ｒ１は、第１抵抗部ＲＬ１と第１層間絶縁層ＩＬＤとの間に配置されている第３抵抗部ＲＬ３をさらに含む。少なくとも１つの第２抵抗層Ｒ２は、第２抵抗部ＲＬ２上に配置されている第４抵抗部ＲＬ４をさらに含む。平面視において、第１抵抗部ＲＬ１および第３抵抗部ＲＬ３の一方が他方の全体と重なるように配置されており、かつ第２抵抗部ＲＬ２および第４抵抗部ＲＬ４の一方が他方の全体と重なるように配置されている。
【０１１９】
第１抵抗部ＲＬ１および第３抵抗部ＲＬ３の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されている。第１抵抗部ＲＬ１および第３抵抗部ＲＬ３の他方は、温度上昇に伴い抵抗値が下降する材料で構成されている。第２抵抗部ＲＬ２および第４抵抗部ＲＬ４の一方は、温度上昇に伴い抵抗値が上昇する材料で構成されている。第２抵抗部ＲＬ２および第４抵抗部ＲＬ４の他方は、温度上昇に伴い抵抗値が下降する材料で構成されている。少なくとも１つの第１抵抗層Ｒ１は、第３抵抗部ＲＬ３の一端および他端に接続されている一対の第３引出部ＰＯ３をさらに含む。少なくとも１つの第２抵抗層Ｒ２は、第４抵抗部ＲＬ４の一端のよび他端に接続されている一対の第４引出部ＰＯ４をさらに含む。
【０１２０】
上記ペア抵抗素子ＰＲＥ３は、一対の第１引出部ＰＯ１および一対の第３引出部ＰＯ３の各々と接続されている複数の第１配線部ＰＡＤ１と、一対の第２引出部ＰＯ２および一対の第４引出部ＰＯ４の各々と接続されている複数の第２配線部ＰＡＤ２とを備える。
【０１２１】
上記ペア抵抗素子ＰＲＥ３は、上記ペア抵抗素子ＰＲＥと基本的に同様の構成を備えるため、ペア抵抗素子ＰＲＥと同様の効果を奏することができる。
【０１２２】
さらに、ペア抵抗素子ＰＲＥ３における第１抵抗層Ｒ１および第２抵抗層Ｒ２の各々は、温度上昇に伴い抵抗値が上昇する材料とからなる抵抗体と、温度上昇に伴い抵抗値が下降する材料からなる抵抗体とが並列に接続された構造を有している。そのため、ペア抵抗素子ＰＲＥ３によれば、温度変化に伴う抵抗値変化が抑制されている。ペア抵抗素子ＰＲＥ３の製造方法によれば、このようなペア抵抗素子ＰＲＥ３を容易に製造することができる。
【実施例】
【０１２３】
本実施例では、実施の形態１に係るペア抵抗素子ＰＲＥと、平面視において第１抵抗部と第２抵抗部とが隣り合うように配置されている上記比較例１のペア抵抗素子とについて、互いに抵抗値が等しくなるように設計された２つの抵抗体間の寸法のバラつきを評価した。
【０１２４】
（実施例試料）
実施例試料は、実施の形態１に係るペア抵抗素子ＰＲＥの製造方法により製造された、ペア抵抗素子ＰＲＥとした。図４１および図４２に示されるように、実施例試料は、第１抵抗部ＲＬ１と第２抵抗部ＲＬ２とを含む。
【０１２５】
実施例試料において、最もバラつきが大きくなると懸念される寸法値は、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の主面ＰＳＦに垂直な方向の各厚みである。実施例試料では、第１抵抗部ＲＬ１の主面ＰＳＦに垂直な方向の幅（厚み）ｔ１と、第１抵抗部ＲＬ１の主面ＰＳＦに垂直な方向の幅（厚み）ｔ２との間で、バラつきの発生が懸念される。これは、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２が、第１層間絶縁層ＩＬＤを挟んで積層された異なる２つの抵抗膜から形成されるためである。
【０１２６】
これに対し、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２が、同一のマスクを用いて形成されるため、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の延在方向の各長さＬは互いに等しく、第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の当該延在方向に垂直な方向の幅Ｗは互いに等しくなる。
【０１２７】
（実施例試料の評価）
そこで、実施例試料では、第１抵抗部ＲＬ１の主面ＰＳＦに垂直な方向の幅（厚み）ｔ１と、第１抵抗部ＲＬ１の主面ＰＳＦに垂直な方向の幅（厚み）ｔ２とについて、設計値からのバラつきの大きさを評価した。なお、評価は、複数の半導体基板上の各々の特定の位置に形成された各実施例試料に対して行った。特定の位置とは、各半導体基板の中心よりも外周端に近い位置とした。図４５の横軸は、１７枚の半導体基板上の特定の位置に形成された各実施例試料の第１抵抗部および第２抵抗部の各厚みｔ１、ｔ２の設計値ＳＰＥＣに対するバラつき（（ｔ１−ＳＰＥＣ）／ＳＰＥＣおよび（ｔ２−ＳＰＥＣ）／ＳＰＥＣ、単位：％）を示し、縦軸はバラつきの標準偏差を示す。なお、設計値ＳＰＥＣは、半導体基板上に形成される複数のペア抵抗素子の上記厚みｔ１、ｔ２の平均値として設定された値である。
【０１２８】
図４５に示されるように、実施例試料では、上記厚みｔ１、ｔ２の設計値ＳＰＥＣに対するバラつきは、平均で１％程度であり、最大でも２％以内でることが確認された。さらに、実施例試料では、半導体基板上の特定の領域上に形成された１つのペア抵抗素子の第１抵抗部ＲＬ１の厚みｔ１とその上に形成された第２抵抗部ＲＬ２の厚みｔ２との間でのバラつきは、１％未満であることが確認された。
【０１２９】
（比較例試料）
比較例試料は、上記比較例１に係るペア抵抗素子とした。図４３および図４４に示されるように、比較例試料は、第１抵抗部ＲＭ１と第２抵抗部ＲＭ２とを含む。上述のように、比較例試料では、第１抵抗部ＲＭ１の延在方向に垂直な方向の幅Ｗ１と、第２抵抗部ＲＭ２の延在方向に垂直な方向の幅Ｗ１との間で、バラつきが生じる。
【０１３０】
なお、比較例試料では、第１抵抗部ＲＭ１および第２抵抗部ＲＭ２の主面ＰＳＦに垂直な方向の各厚みについても、バラつきの発生が懸念される。しかし、１つの成膜工程によって成膜される膜において、主面の隣り合う領域上に形成された部分間に生じる厚みのバラつきは、一般的に、１つのエッチング工程によって主面の隣り合う領域上に形成されるパターン間に生じる幅のバラつきよりも小さい。
【０１３１】
（比較例試料の評価）
そこで、比較例試料では、第１抵抗部ＲＭ１の延在方向に垂直な方向の幅Ｗ１と、第２抵抗部ＲＭ２の延在方向に垂直な方向の幅Ｗ１とについて、バラつきの大きさを評価した。なお、評価は、複数の半導体基板上の各々の特定の位置に形成された各比較例試料に対して行った。特定の位置とは、各半導体基板の中心よりも外周端に近い位置とした。図４６の横軸は、１７枚の半導体基板上の特定の位置に形成された各比較例試料の第１抵抗部および第２抵抗部の各幅Ｗ１、Ｗ２のバラつき（（Ｗ１−Ｗ２）／Ｗ２、単位：％）を示し、縦軸はバラつきの標準偏差を示す。
【０１３２】
図４６に示されるように、比較例試料では、上記幅Ｗ１，Ｗ２のバラつきは、平均で２．５Ｒ程度であり、最大で７％超えであることが確認された。
【０１３３】
（実施例試料と比較例試料との相対的評価）
図４５および図４６に示される評価結果から、実施例試料の第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各寸法は比較例試料の第１抵抗部ＲＭ１および第２抵抗部ＲＭ２の各寸法と比べて、バラつきが抑制されていることが確認された。
【０１３４】
上記ペア抵抗素子ＰＲＥの製造方法によれば、実施例試料の第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の延在方向に垂直な幅寸法のバラつきは、比較例試料の第１抵抗部ＲＭ１および第２抵抗部ＲＭ２の各厚みのバラつきよりも小さく抑えられる。このような傾向と、上記評価結果とを照らし合わせることにより、実施例試料の第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の延在方向に垂直な断面積のバラつきは、比較例試料の第１抵抗部ＲＭ１および第２抵抗部ＲＭ２の延在方向に垂直な断面積のバラつきと比べて、さらに小さく抑えられるということが分かる。つまり、上記評価結果から、実施例試料によれば、第１抵抗層Ｒ１の抵抗値と第２抵抗層Ｒ２の抵抗値との間のバラつきを上記比較例試料のそれと比べて、小さくすることができることが確認された。
【０１３５】
また、イオン注入法などにより、第１抵抗層Ｒ１および第２抵抗層Ｒ２に不純物が導入される工程において、第１抵抗層Ｒ１および第２抵抗層Ｒ２の各不純物量（ドーズ量）の設計値に対するバラつきは、１％以下である。ここで、不純物量の設計値とは、半導体基板上に形成される複数のペア抵抗素子の第１抵抗層および第２抵抗層の各不純物量の平均値として設定された値である。つまり、実施例試料の第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各不純物量の設計値に対するバラつきは、比較例試料の第１抵抗部ＲＭ１および第２抵抗部ＲＭ２の各厚みのバラつきよりも小さく抑えられる。
【０１３６】
さらに、実施例試料では、上記厚みｔ１、ｔ２の設計値ＳＰＥＣに対するバラつきと第１抵抗部ＲＬ１および第２抵抗部ＲＬ２の各不純物量の設計値に対するバラつきとの２乗平均値は、１．４％以下となる。このような傾向と、上記評価結果とを照らし合わせることにより、実施例試料によれば、不純物量のバラつきを考慮しても、第１抵抗層Ｒ１の抵抗値と第２抵抗層Ｒ２の抵抗値との間のバラつきを上記比較例試料のそれと比べて、小さくすることができることが確認された。
【０１３７】
以上、本発明者によってなされた発明を実施の形態および実施例に基づき具体的に説明したが、本発明は前記実施の形態および実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３８】
ＣＧ  コントロールゲート、ＣＬ１  第１ポリシリコン膜、ＣＬ２  第２ポリシリコン膜、ＣＬ３  第３ポリシリコン膜、ＣＮＴ  第３配線部、ＣＴ１  第１導電部、ＣＴ２  第２導電部、ＥＧ  消去ゲート、ＥＸＰ  第１部分、ＥＸＰ３  第３部分、ＦＬＡＳＨ  フラッシュメモリ、ＧＥ  ゲート、ＩＬＤ  第１層間絶縁層、ＩＬＤ２  第２層間絶縁層、ＩＬＤ３  第３層間絶縁層、ＭＣＰ  半導体装置、ＭＫ２  第２マスク、ＭＫ３  第３マスク、ＮＬ１  第１窒化膜、ＮＬ２  第２窒化膜、ＮＬ３  第３窒化膜、ＯＬ１  第１酸化膜、ＯＬ２  第２酸化膜、ＯＬ３  第３酸化膜、ＯＬ４  第４酸化膜、ＯＬ５  第５酸化膜、ＰＡＤ１  第１配線部、ＰＡＤ２  第２配線部、ＰＯ１  第１引出部、ＰＯ２  第２引出部、ＰＯ３  第３引出部、ＰＯ４  第４引出部、ＰＰ１，ＰＰ２  引出パターン、ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲＩ  感光性レジスト、ＰＲＥ，ＰＲＥ２，ＰＲＥ３  ペア抵抗素子、ＰＳＦ  主面、ＰＴＣ  保護膜、Ｒ１  第１抵抗層、Ｒ２  第２抵抗層、ＲＬ１  第１抵抗部、ＲＬ２  第２抵抗部、ＲＬ３  第３抵抗部、ＲＬ４  第４抵抗部、ＲＰ１，ＲＰ２  抵抗パターン、ＳＵＢ  基板、ＳＷＩ  側壁絶縁膜、ＳＷＮ１  第１側壁窒化膜、ＳＷＯ１  第１側壁酸化膜、ＳＷＯ２  第２側壁酸化膜、ＴＨ１  第１孔、ＴＨ２  第２孔、ＷＧ  ワードゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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