(57)【要約】【課題】サージ電圧の検出が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の一端と第１の他端を有し、第１の一端が、第１の電極、第２の電極及びゲート電極を有するトランジスタの第１の電極及び第２の電極のいずれか一方に電気的に接続された第１のキャパシタと、第１のアノードと第１のカソードを有し、第１のアノードが第１の他端に電気的に接続された第１のダイオードと、第２の一端と第２の他端を有し、第２の一端が第１のカソードに電気的に接続された第２のキャパシタと、第１のカソード及び第２の一端に電気的に接続されたサンプルホールド回路と、第２の一端と第２の他端の間に、第２のキャパシタに電気的に並列に接続されたスイッチと、第２のアノードと第２のカソードを有し、第２のカソードが第１の他端及び第１のアノードに電気的に接続された第２のダイオードと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の一端と第１の他端を有し、前記第１の一端が、第１の電極、第２の電極及びゲート電極を有するトランジスタの前記第１の電極及び前記第２の電極のいずれか一方に電気的に接続された第１のキャパシタと、
第１のアノードと第１のカソードを有し、前記第１のアノードが前記第１の他端に電気的に接続された第１のダイオードと、
第２の一端と第２の他端を有し、前記第２の一端が前記第１のカソードに電気的に接続された第２のキャパシタと、
前記第１のカソード及び前記第２の一端に電気的に接続されたサンプルホールド回路と、
前記第２の一端と前記第２の他端の間に、前記第２のキャパシタに電気的に並列に接続されたスイッチと、
第２のアノードと第２のカソードを有し、前記第２のカソードが前記第１の他端及び前記第１のアノードに電気的に接続された第２のダイオードと、
を備える半導体装置。
【請求項２】
前記第１のダイオードはショットキーバリアダイオードを有する請求項１記載の半導体装置。
【請求項３】
前記第１のダイオードはＰＮダイオードをさらに有する請求項２記載の半導体装置。
【請求項４】
前記第１のキャパシタ及び前記第２のキャパシタはフィルムコンデンサ又はセラミックコンデンサである請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記トランジスタの電源電圧ＶＤＤと前記第１のキャパシタの容量Ｃ１と前記第２のキャパシタの容量Ｃ２が、１５Ｖ≦（Ｃ１ＶＤＤ）／（Ｃ１＋Ｃ２）の関係を満たす請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第１のキャパシタの容量Ｃ１は前記トランジスタの出力容量の１／１０以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記第２のキャパシタの容量Ｃ２は１００ｐＦ以上である請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
第１の電極、第２の電極及びゲート電極を有するトランジスタと、
第１の一端と第１の他端を有し、前記第１の一端が前記第１の電極及び前記第２の電極のいずれか一方に電気的に接続された第１のキャパシタと、
第１のアノードと第１のカソードを有し、前記第１のアノードが前記第１の他端に電気的に接続された第１のダイオードと、
第２の一端と第２の他端を有し、前記第２の一端が前記第１のカソードに電気的に接続された第２のキャパシタと、
前記第１のカソード及び前記第２の一端に電気的に接続されたサンプルホールド回路と、
前記第２の一端と前記第２の他端の間に、前記第２のキャパシタに電気的に並列に接続されたスイッチと、
第２のアノードと第２のカソードを有し、前記第２のカソードが前記第１の他端及び前記第１のアノードに電気的に接続された第２のダイオードと、
を備える電力変換装置。
【請求項９】
前記ゲート電極に電気的に接続された可変抵抗と、
前記サンプルホールド回路から出力される電圧値に基づいて前記可変抵抗の抵抗値を制御する制御部と、
をさらに備える請求項８記載の電力変換装置。
【請求項１０】
前記第１のダイオードはショットキーバリアダイオードを有する請求項８又は請求項９記載の電力変換装置。
【請求項１１】
前記第１のダイオードはＰＮダイオードをさらに有する請求項１０記載の電力変換装置。
【請求項１２】
前記第１のキャパシタ及び前記第２のキャパシタはフィルムコンデンサ又はセラミックコンデンサである請求項８ないし請求項１１いずれか一項記載の電力変換装置。
【請求項１３】
前記トランジスタの電源電圧ＶＤＤと前記第１のキャパシタの容量Ｃ１と前記第２のキャパシタの容量Ｃ２が、１５Ｖ≦（Ｃ１ＶＤＤ）／（Ｃ１＋Ｃ２）×Ｖｄｄの関係を満たす請求項８ないし請求項１２いずれか一項記載の電力変換装置。
【請求項１４】
前記第１のキャパシタの容量Ｃ１は前記トランジスタの出力容量の１／１０以下である請求項８ないし請求項１３いずれか一項記載の電力変換装置。
【請求項１５】
前記第２のキャパシタの容量Ｃ２は１００ｐＦ以上である請求項８ないし請求項１４いずれか一項記載の電力変換装置。
【請求項１６】
前記サンプルホールド回路に接続されたアナログデジタルコンバータをさらに備える請求項８ないし請求項１５いずれか一項記載の電力変換装置。
【請求項１７】
請求項８ないし請求項１６いずれか一項記載の電力変換装置を備える駆動装置。
【請求項１８】
請求項８ないし請求項１６いずれか一項記載の電力変換装置を備える車両。
【請求項１９】
請求項８ないし請求項１６いずれか一項記載の電力変換装置を備える昇降機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、電力変換装置、駆動装置、車両、及び、昇降機に関する。
【背景技術】
【０００２】
高速でスイッチング動作するパワートランジスタでは、例えば、ターンオフの際に、寄生インダクタンスに起因するサージ電圧が生ずる場合がある。サージ電圧が生ずるとゲート絶縁膜の破壊生じたり、回路のリンギングが生じたりするため問題となる。サージ電圧は高電圧であり、かつ、短時間に発生するため検出することが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−３４４３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、サージ電圧の検出が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の一端と第１の他端を有し、第１の一端が、第１の電極、第２の電極及びゲート電極を有するトランジスタの第１の電極及び第２の電極のいずれか一方に電気的に接続された第１のキャパシタと、第１のアノードと第１のカソードを有し、第１のアノードが第１の他端に電気的に接続された第１のダイオードと、第２の一端と第２の他端を有し、第２の一端が第１のカソードに電気的に接続された第２のキャパシタと、第１のカソード及び第２の一端に電気的に接続されたサンプルホールド回路と、第２の一端と第２の他端の間に、第２のキャパシタに電気的に並列に接続されたスイッチと、第２のアノードと第２のカソードを有し、第２のカソードが第１の他端及び第１のアノードに電気的に接続された第２のダイオードと、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式図である。
【図２】第１の実施形態の電力変換装置の模式図である。
【図３】第１の実施形態の第１のダイオードの一例を示す模式図である。
【図４】第１の実施形態の半導体装置における電圧と電流の時間変化を示す模式図である。
【図５】サージ電圧の波形の一例を示す模式図である。
【図６】第１の実施形態の半導体装置のサージ電圧の検出特性を示す模式図である。
【図７】第２の実施形態の電力変換装置の模式図である。
【図８】第２の実施形態の半導体装置の模式図である。
【図９】第３の実施形態の駆動装置の模式図である。
【図１０】第４の実施形態の車両の模式図である。
【図１１】第５の実施形態の車両の模式図である。
【図１２】第６の実施形態の昇降機の模式図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
また、本明細書中、半導体装置とは、複数の素子がワンチップ化されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、複数の電子部品が配置された電子回路基板、又は、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュールを包含する概念である。
【０００９】
（第１の実施形態）
本実施形態の半導体装置は、第１の一端と第１の他端を有し、第１の一端が、第１の電極、第２の電極及びゲート電極を有するトランジスタの第１の電極及び第２の電極のいずれか一方に電気的に接続された第１のキャパシタと、第１のアノードと第１のカソードを有し、第１のアノードが第１の他端に電気的に接続された第１のダイオードと、第２の一端と第２の他端を有し、第２の一端が第１のカソードに電気的に接続された第２のキャパシタと、第１のカソード及び第２の一端に電気的に接続されたサンプルホールド回路と、第２の一端と第２の他端の間に、第２のキャパシタに電気的に並列に接続されたスイッチと、第２のアノードと第２のカソードを有し、第２のカソードが第１の他端及び第１のアノードに電気的に接続された第２のダイオードと、を備える。
【００１０】
また、本実施形態の電力変換装置は、第１の電極、第２の電極及びゲート電極を有するトランジスタと、第１の一端と第１の他端を有し、第１の一端が第１の電極及び第２の電極のいずれか一方に電気的に接続された第１のキャパシタと、第１のアノードと第１のカソードを有し、第１のアノードが第１の他端に電気的に接続された第１のダイオードと、第２の一端と第２の他端を有し、第２の一端が第１のカソードに電気的に接続された第２のキャパシタと、第１のカソード及び第２の一端に電気的に接続されたサンプルホールド回路と、第２の一端と第２の他端の間に、第２のキャパシタに電気的に並列に接続されたスイッチと、第２のアノードと第２のカソードを有し、第２のカソードが第１の他端及び第１のアノードに電気的に接続された第２のダイオードと、を備える。
【００１１】
図１は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、サージ電圧検出回路１１０である。
【００１２】
図２は、本実施形態の電力変換装置の模式図である。本実施形態の電力変換装置は、サージ電圧検出回路１１０を備えるインバータ回路２１０である。
【００１３】
図１は、インバータ回路２１０の一部を示す図である。図１は、サージ電圧検出回路１１０の構成の詳細を示す図である。
【００１４】
図２に示すインバータ回路２１０は、３組のローサイドトランジスタ１０（トランジスタ）とハイサイドトランジスタ（トランジスタ）２０、３個のサージ電圧検出回路１１０、正端子Ｐ、負端子Ｎ、出力端子Ｕ、出力端子Ｖ、出力端子Ｗ、検出端子Ｄ’を備える。正端子Ｐは直流電源３０の正極３０ａに接続され、負端子Ｎは直流電源３０の負極３０ｂに接続される。例えば、平滑キャパシタ４０が、正端子Ｐと負端子Ｎとの間に、直流電源３０に並列に設けられる。インバータ回路２１０は、３相インバータである。検出端子Ｄ’からサージ電圧検出回路１１０によるサージ電圧の検出結果が出力される。
【００１５】
直流電源３０の電圧は、例えば、２００Ｖ以上１５００Ｖ以下である。
【００１６】
ローサイドトランジスタ１０及び、ハイサイドトランジスタ２０は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。ローサイドトランジスタ１０とハイサイドトランジスタ２０には、例えば、図示しない還流ダイオードが接続される。
【００１７】
サージ電圧検出回路１１０は、例えば、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。サージ電圧検出回路１１０は、ローサイドトランジスタ１０とハイサイドトランジスタ２０との間に生ずるサージ電圧を検出する。
【００１８】
図１には、インバータ回路２１０の３組のローサイドトランジスタ１０とハイサイドトランジスタ２０の内、出力端子Ｕに接続される１組のローサイドトランジスタ１０とハイサイドトランジスタ２０を示す。また、その１組のローサイドトランジスタ１０とハイサイドトランジスタ２０に接続されるサージ電圧検出回路１１０を示す。
【００１９】
サージ電圧検出回路１１０は、第１のキャパシタ１１２と、第１のダイオード１１４と、第２のダイオード１１６と、第２のキャパシタ１１８と、サンプルホールド回路１２０と、スイッチ１２２と、制御部５０と、入力端子Ａと、入力端子Ｂと、検出端子Ｄとを備える。
【００２０】
インバータ回路２１０のローサイドトランジスタ１０は、エミッタ電極１０ａ（第１の電極）、コレクタ電極１０ｂ（第２の電極）、ゲート電極１０ｃを有する。インバータ回路２１０のハイサイドトランジスタ２０は、エミッタ電極２０ａ（第１の電極）、コレクタ電極２０ｂ（第２の電極）、ゲート電極２０ｃを有する。
【００２１】
サージ電圧検出回路１１０の入力端子Ａは、ローサイドトランジスタ１０のコレクタ電極１０ｂ、及び、ハイサイドトランジスタ２０のエミッタ電極２０ａに電気的に接続されている。入力端子Ａは、電子回路でサージ電圧が発生する可能性がある箇所に電気的に接続されている。サージ電圧検出回路１１０の入力端子Ｂは、直流電源３０の負極３０ｂに電気的に接続される。
【００２２】
サージ電圧検出回路１１０の検出端子Ｄから、サージ電圧の検出結果が出力される。
【００２３】
第１のキャパシタ１１２は、第１の一端１１２ａと、第１の他端１１２ｂと、を有する。第１の一端１１２ａは、入力端子Ａに電気的に接続されている。第１の一端１１２ａは、入力端子Ａを介して、ローサイドトランジスタ１０のコレクタ電極１０ｂ、及び、ハイサイドトランジスタ２０のエミッタ電極２０ａに電気的に接続されている。第１の一端１１２ａは、入力端子Ａを介して、電子回路でサージ電圧が発生する可能性がある箇所に電気的に接続されている。
【００２４】
第１のダイオード１１４は、第１のアノード１１４ａと、第１のカソード１１４ｂと、を有する。第１のアノード１１４ａは、第１のキャパシタ１１２の第１の他端１１２ｂに電気的に接続されている。
【００２５】
第２のキャパシタ１１８は、第２の一端１１８ａと、第２の他端１１８ｂと、を有する。第２の一端１１８ａは、第１のダイオード１１４の第１のカソード１１４ｂに電気的に接続されている。
【００２６】
サンプルホールド回路１２０は、第１のダイオード１１４の第１のカソード１１４ｂ及び第２のキャパシタ１１８の第２の一端１１８ａに電気的に接続されている。サンプルホールド回路１２０は、例えば、図示しないオペアンプ、ダイオード、キャパシタ及びリセットスイッチを有する。サンプルホールド回路１２０は、サンプルホールド回路１２０が有するオペアンプに入力された電圧のピーク値を所定の期間、維持する機能を備える。ピーク値を所定の期間、維持する機能を備えるものであれば、サンプルホールド回路１２０の構成は、必ずしも上記の構成に限られるものではない。
【００２７】
スイッチ１２２は、第２のキャパシタ１１８の第２の一端１１８ａと第２のキャパシタ１１８の第２の他端１１８ｂの間に、第２のキャパシタ１１８に電気的に並列に接続されている。スイッチ１２２は、第２の一端１１８ａと第２の他端１１８ｂを電気的に接続し、第２のキャパシタ１１８に充電されている電荷を放電させる。スイッチ１２２は例えばトランジスタであるが、これに限定されるものではない。
【００２８】
スイッチ１２２のオン・オフ動作は、例えば、制御部５０で制御される。制御部５０は、例えば、マイクロコンピュータである。制御部５０は、例えば、サージ電圧検出回路１１０の外に設けられる。
【００２９】
第２のダイオード１１６は、第２のアノード１１６ａと、第２のカソード１１６ｂと、を有する。第２のカソード１１６ｂは、第１のキャパシタ１１２の第１の他端１１２ｂ及び第１のダイオード１１４の第１のアノード１１４ａに電気的に接続されている。
【００３０】
第１のキャパシタ１１２及び第２のキャパシタ１１８は、フィルムコンデンサ又はセラミックコンデンサであることが好ましい。
【００３１】
フィルムコンデンサは、ポリエチレン・テレフタレート（ＰＥＴ）、ポリプロピレン（ＰＰ）、ポリフェニレン・スルフィド（ＰＰＳ）、ポリエチレン・ナフタレート（ＰＥＮ）又はポリスチレン（ＰＳ）等の樹脂を誘電体に用いたコンデンサである。
【００３２】
セラミックコンデンサは、酸化チタン、酸化アルミニウム、チタン酸バリウム又はチタン酸ストロンチウム等のセラミックを誘電体に用いたコンデンサである。
【００３３】
トランジスタの電源電圧ＶＤＤと第１のキャパシタ１１２の容量Ｃ１と第２のキャパシタ１１８の容量Ｃ２が、１５Ｖ≦（Ｃ１ＶＤＤ）／（Ｃ１＋Ｃ２）の関係を満たす事が好ましい。
【００３４】
第１のキャパシタ１１２の容量Ｃ１は、ローサイドトランジスタ１０又はハイサイドトランジスタ２０の出力容量の１／１０以下であることが好ましい。
【００３５】
第２のキャパシタ１１８の容量Ｃ２は、１００ｐＦ以上であることが好ましい。
【００３６】
図３は、本実施形態の第１のダイオード１１４の一例を示す模式図である。
【００３７】
図３（ａ）は、ショットキーバリアダイオードを第１のダイオード１１４として用いた本実施形態の半導体装置の回路の一部の一例である。図３（ｂ）と図３（ｃ）は、ショットキーバリアダイオードとＰＮダイオードの組合せを第１のダイオード１１４として用いた本実施形態の半導体装置の回路の一部の一例である。なお、図３（ｂ）に示すように、第１のキャパシタ１１２とＰＮダイオードの間にショットキーバリアダイオードが電気的に接続されていても良い。また、図３（ｃ）に示すように、第１のキャパシタ１１２とショットキーバリアダイオードの間にＰＮダイオードが接続されていても良い。
【００３８】
図４は、本実施形態の半導体装置における電圧と電流の時間変化を示す模式図である。図４には、入力端子Ａの電圧ＶＡ、スイッチ１２２とサンプルホールド回路１２０の間のＣ点（図１）の電圧ＶＣ、サンプルホールド回路１２０で検出される電圧ＶＳ＆Ｈ、及び第２のダイオード１１６に流れる電流ＩＤ２の時間変化が示されている。
【００３９】
図４を用いて、本実施形態の半導体装置の動作を説明する。
【００４０】
サージは、インバータ回路２１０のトランジスタがオンからオフになるときに発生する。ここでは、ローサイドトランジスタ１０がオンからオフになる場合を考える。ローサイドトランジスタ１０がオンの間、ローサイドトランジスタ１０の抵抗はゼロである。そのため、ローサイドトランジスタ１０がオンの間のＶＡはゼロである。
【００４１】
次に、ローサイドトランジスタ１０がオンからオフになることによりサージが発生し、時刻ｔ１でサージ電圧が最大になり、その後サージが消滅するものとする。
【００４２】
ＶＡには、時刻ｔ１でサージ電圧の発生に対応する電圧の極大が検出される。
【００４３】
入力端子Ａは第１のキャパシタ１１２に接続されているため、第１のキャパシタ１１２には変位電流が流れる。このときに第１のダイオード１１４がオンし、第２のキャパシタ１１８に電荷が蓄積される。そのため、ＶＣが増加する。
【００４４】
第１のダイオード１１４の順方向電圧は、通常サージ電圧やインバータ回路２１０から出力される電圧に比べれば充分小さい。そこで、第１のダイオード１１４の順方向電圧を無視すると、ＶＣには、トランジスタの電源電圧ＶＤＤを第１のキャパシタ１１２と第２のキャパシタ１１８で分圧した電圧が検出される。
【００４５】
時刻ｔ１の後にサージは消滅する。そのため、ＶＡは、時刻ｔ１が経過した後に低下する。このときにはハイサイドトランジスタ２０がオフからオンに、またローサイドトランジスタ１０がオンからオフになっているため、ＶＡにはトランジスタの電源電圧ＶＤＤが検出される。
【００４６】
ＶＡの電圧がＶＤＤに低下しても、第１のダイオード１１４が設けられているため、第２のキャパシタ１１８に蓄積された電荷は第１のキャパシタ１１２に流れない。一方、第１のキャパシタ１１２に蓄積された電荷は入力端子Ａの方に流れる。第２のダイオード１１６が設けられているため、入力端子Ａの方に流れる電流は、第２のダイオード１１６から第１のキャパシタ１１２を通って流れる。そのために、時刻ｔ１の経過後、サージが消滅する時には、第２のダイオード１１６に電流が流れる。
【００４７】
サンプルホールド回路１２０のオペアンプにはサージの時間変化より長い時定数があるため、ＶＳ＆Ｈは時刻ｔ１の後に増加し、その後一定の電圧となる。
【００４８】
時刻ｔ２でスイッチ１２２を用い第２のキャパシタ１１８に蓄積された電荷を放電させる。これにより、ＶＣはゼロとなる。
【００４９】
時刻ｔ２の後に、サンプルホールド回路１２０のリセットスイッチを用い、サンプルホールド回路１２０をリセットする。これにより、ＶＳ＆Ｈはゼロとなる。
【００５０】
時刻ｔ３で、ローサイドトランジスタ１０がオンになり、ハイサイドトランジスタ２０がオフになるものとする。このときＶＡは時間経過と共に減少し、時刻ｔ４でゼロになる。第１のダイオード１１４が設けられているため第２のキャパシタ１１８から第１のキャパシタ１１２には電流が流れないが、第２のダイオード１１６から第１のキャパシタ１１２には電流が流れる。
【００５１】
図５は、サージ電圧の波形の一例を示す模式図である。時刻１０μＳのところで、幅約２０ｎｓｅｃ、大きさ１００Ｖのサージ電圧が発生している。主電圧は４００Ｖである。
【００５２】
図６は、本実施形態の半導体装置のサージ電圧の検出特性を示す模式図である。図６は、図５に示したサージ電圧を、本実施形態の半導体装置で検出したものである。主電圧４００Ｖとサージ電圧１００Ｖの和である５００Ｖの電圧が検出されている。
【００５３】
次に、本実施形態の半導体装置及び電力変換装置の作用及び効果について説明する。
【００５４】
本実施形態のように、第１の一端と第１の他端を有し、第１の一端が、第１の電極、第２の電極及びゲート電極を有するトランジスタの第１の電極及び第２の電極のいずれか一方に電気的に接続された第１のキャパシタと、第１のアノードと第１のカソードを有し、第１のアノードが第１の他端に電気的に接続された第１のダイオードと、第２の一端と第２の他端を有し、第２の一端が第１のカソードに電気的に接続された第２のキャパシタと、第１のカソード及び第２の一端に電気的に接続されたサンプルホールド回路と、第２の一端と第２の他端の間に、第２のキャパシタに電気的に並列に接続されたスイッチと、第２のアノードと第２のカソードを有し、第２のカソードが第１の他端及び第１のアノードに電気的に接続された第２のダイオードと、を備えることにより、サージ電圧の検出が可能となる。
【００５５】
高速でスイッチング動作するパワートランジスタでは、例えば、ターンオフの際に、寄生インダクタンスに起因するサージ電圧が生ずる場合がある。サージ電圧が生ずるとゲート絶縁膜の破壊生じたり、回路のリンギングが生じたりするため問題となる。
【００５６】
パワートランジスタに生ずるサージ電圧のピーク値は、電圧が数百ボルトと高く、かつ、ピークのパルス幅が数十ナノ秒と短い。このため、例えば、既存のサンプルホールド回路１２０のみでは、サージ電圧のピーク値を検出することが困難である。
【００５７】
本実施形態の半導体装置及び電力変換装置では、第１のキャパシタ１１２により変位電流を流し、第２のキャパシタ１１８で電荷を蓄積させる。そして、電荷の蓄積により増加した電圧をサンプルホールド回路１２０で検出する。これにより、既存のサンプルホールド回路１２０により、サージ電圧の検出が可能となる。なお、第２のキャパシタ１１８に蓄積された電荷の放電は、第１のダイオード１１４により避けられる。
【００５８】
サージが消失する際には第１のキャパシタ１１２から入力端子Ａの方へ電流が流れる。この電流の流れは、第２のダイオード１１６により保証される。
【００５９】
サージは、電力変換装置が有するトランジスタのオフの度に発生するおそれがある。そのため、サージ電圧検出回路１１０は、頻繁にサージを測定できるものであることが好ましい。本実施形態の半導体装置及び電力変換装置ではスイッチ１２２が設けられているため、第２のキャパシタ１１８に蓄積された電荷を逐一放電することが可能となる。
【００６０】
ショットキーバリアダイオードはＰＮダイオードに比べてリカバリーが少ない。そのため、第１のダイオード１１４は、ショットキーバリアダイオードを有することが好ましい。
【００６１】
一方、ＰＮダイオードはショットキーバリアダイオードに比較してリーク電流が少ない。そこで、第１のダイオード１１４は、ショットキーバリアダイオードとＰＮダイオードの両方を有し、リカバリーとリーク電流の両方を少なくすることが好ましい。
【００６２】
フィルムコンデンサ及びセラミックコンデンサは周波数特性が良好であるため、第１のキャパシタ１１２及び第２のキャパシタ１１８に用いることにより、半値幅の狭いサージ電圧の検出が可能になる。
【００６３】
サンプルホールド回路１２０に用いるオペアンプの耐圧として最も多いのは、１５Ｖである。そのため、第２のキャパシタ１１８に加わる電圧（Ｃ１ＶＤＤ）／（Ｃ１＋Ｃ２）が１５Ｖ以下であれば、既存のサンプルホールド回路１２０を活用することが容易となる。
【００６４】
第１のキャパシタ１１２の容量Ｃ１は、ローサイドトランジスタ１０又はハイサイドトランジスタ２０の動作に対して影響を与えない程度に小さいものであることが好ましい。あまりに第１のキャパシタ１１２の容量Ｃ１が大きくなると、ローサイドトランジスタ１０又はハイサイドトランジスタ２０に対して大きな容量が接続されてしまうため、電力変換装置の動作に影響を及ぼしてしまい、結果として電力変換装置が発生するサージの測定にも影響を及ぼしてしまうためである。第１のキャパシタ１１２の容量Ｃ１がローサイドトランジスタ１０又はハイサイドトランジスタ２０の出力容量の１／１０以下であれば、電力変換装置の動作に影響を及ぼさずにサージを測定することが可能となる。
【００６５】
第２のキャパシタ１１８の容量Ｃ２が１００ｐＦ未満であると、リークが多くなるため電荷を安定して蓄積することが難しくなる。そのため、第２のキャパシタ１１８の容量Ｃ２は１００ｐＦ以上であることが好ましい。
【００６６】
本実施形態の半導体装置及び電力変換装置によれば、サージ電圧の検出が可能な半導体装置及び電力変換装置の提供が可能となる。
【００６７】
（第２の実施形態）
本実施形態の電力変換装置は、ゲート電極に電気的に接続される可変抵抗と、サンプルホールド回路から出力される電圧値に基づいて可変抵抗の抵抗値を制御する制御部を、さらに備える点で、第１の実施形態の電力変換装置とは異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００６８】
図７は、本実施形態の電力変換装置の模式図である。本実施形態の電力変換装置は、サージ電圧検出回路１３０を備えるインバータ回路２２０である。
【００６９】
図８は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、サージ電圧検出回路１３０である。
【００７０】
本実施形態のインバータ回路２２０は、パワートランジスタのゲート電圧を動的に制御する、いわゆる、アクティブゲートコントロールを実現する。
【００７１】
インバータ回路２２０は、可変抵抗６０を備える。可変抵抗６０は、ローサイドトランジスタ（トランジスタ）１０のゲート電極１０ｃ及びハイサイドトランジスタ（トランジスタ）２０のゲート電極２０ｃのそれぞれに電気的に接続される。
【００７２】
サージ電圧検出回路１３０は、サンプルホールド回路１２０、アナログデジタルコンバータ１２６及びマイクロコンピュータ（制御部）１２４を備える。
【００７３】
入力端子Ａの電圧値はサンプルホールド回路１２０及びアナログデジタルコンバータ１２６を経由して、マイクロコンピュータ１２４に入力される。
【００７４】
アナログデジタルコンバータ１２６は、サンプルホールド回路１２０に接続されている。アナログデジタルコンバータ１２６は、サンプルホールド回路１２０で検出された電圧をデジタル変換して出力する。サンプルホールド回路１２０に接続されたアナログデジタルコンバータ１２６を備えることにより、サージ電圧のデジタル出力が可能となる。
【００７５】
入力端子Ａの電圧値は、サージ電圧のピーク値に基づいている。マイクロコンピュータ１２４は、入力端子Ａの電圧値から導きだされるサージ電圧のピーク値に基づき、可変抵抗６０の抵抗値を変化させる指令を出す。その結果、ローサイドトランジスタ１０及びハイサイドトランジスタ２０のゲート充放電電流が変化し、サージ電圧が所定の電圧値以下になるようにインバータ回路２２０が制御される。
【００７６】
可変抵抗６０は、抵抗が可変であれば、その構成が限定されるものではない。例えば、可変抵抗６０は、アナログ動作するＭＯＳＦＥＴである。マイクロコンピュータ１２４からの指令により、例えば、ＭＯＳＦＥＴのゲート電圧が変化し、抵抗が変化する。また、例えば、可変抵抗６０は、並列に接続される複数のＭＯＳＦＥＴである。オン状態とオフ状態のＭＯＳＦＥＴの個数を切り替えることで、抵抗が変化する。
【００７７】
スイッチ１２２のオン・オフ動作も、マイクロコンピュータ１２４からの指令により、制御される。
【００７８】
以上、本実施形態によれば、サージ電圧検出回路を用いて動的にパワートランジスタのゲート電圧を制御することで、サージ電圧を抑制するインバータ回路が実現できる。
【００７９】
（第３の実施形態）
本実施形態の駆動装置は、第１の実施形態の電力変換装置を備える駆動装置である。
【００８０】
図９は、本実施形態の駆動装置の模式図である。駆動装置１０００は、モーター３４０と、インバータ回路２１０を備える。インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。
【００８１】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、駆動装置１０００の特性が向上する。
【００８２】
（第４の実施形態）
本実施形態の車両は、第１の実施形態の電力変換装置を備える車両である。
【００８３】
図１０は、本実施形態の車両の模式図である。本実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター３４０と、インバータ回路２１０を備える。
【００８４】
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により車両１１００の車輪９０が回転する。
【００８５】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、車両１１００の特性が向上する。
【００８６】
（第５の実施形態）
本実施形態の車両は、第１の実施形態の電力変換装置を備える車両である。
【００８７】
図１１は、本実施形態の車両の模式図である。本実施形態の車両１２００は、自動車である。車両１２００は、モーター３４０と、インバータ回路２１０を備える。
【００８８】
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により車両１２００の車輪９０が回転する。
【００８９】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、車両１２００の特性が向上する。
【００９０】
（第６の実施形態）
本実施形態の昇降機は、第１の実施形態の電力変換装置を備える昇降機である。
【００９１】
図１２は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター３４０と、インバータ回路２１０を備える。
【００９２】
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により巻上機６１６が回転し、かご６１０が昇降する。
【００９３】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、昇降機１３００の特性が向上する。
【００９４】
第１又は第２の実施形態では、電力変換装置としてインバータ回路を例に説明したが、電力変換装置としてＤＣ−ＤＣコンバータを適用することも可能である。また、サージ電圧検出回路によって、電力変換装置のトランジスタに生ずるサージ電圧を検出する場合を例に説明したが、電力変換装置以外に使用されるトランジスタに生ずるサージ電圧の検出に実施形態及び変形例のサージ電圧検出回路を適用することも可能である。
【００９５】
また、第３ないし第６の実施形態において、本発明の半導体装置及び電力変換装置を駆動装置、車両、又は、エレベータに適用する場合を例に説明したが、本発明の半導体装置及び電力変換装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
【００９６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１０      ローサイドトランジスタ（トランジスタ）
１０ａ    エミッタ電極（第１の電極）
１０ｂ    コレクタ電極（第２の電極）
１０ｃ    ゲート電極
２０      ハイサイドトランジスタ（トランジスタ）
２０ａ    エミッタ電極（第１の電極）
２０ｂ    コレクタ電極（第２の電極）
２０ｃ    ゲート電極
５０      制御部
６０      可変抵抗
１１０    サージ電圧検出回路（半導体装置）
１１２    第１のキャパシタ
１１２ａ  第１の一端
１１２ｂ  第１の他端
１１４    第１のダイオード
１１４ａ  第１のアノード
１１４ｂ  第１のカソード
１１６    第２のダイオード
１１６ａ  第２のアノード
１１６ｂ  第２のカソード
１１８    第２のキャパシタ
１１８ａ  第２の一端
１１８ｂ  第２の他端
１２０    サンプルホールド回路
１２２    スイッチ
１２４    マイクロコンピュータ（制御部）
１２６    アナログデジタルコンバータ
１３０    サージ電圧検出回路（半導体装置）
２１０    インバータ回路（電力変換装置）
２２０    インバータ回路（電力変換装置）
１０００  駆動装置
１１００  車両
１２００  車両
１３００  昇降機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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