(57)【要約】【課題】半導体装置のサイズ及びコストを抑制可能な技術を提供することを目的とする。【解決手段】半導体装置は、ＩＧＢＴ１２を含むＩＧＢＴモジュール１１と、ＩＧＢＴ１２と動作特性が異なるＭＯＳＦＥＴ２２を含み、ＩＧＢＴモジュール１１と並列接続されたＭＯＳＦＥＴモジュール２１とを備える。半導体装置は、ＩＧＢＴモジュール１１のスイッチングのタイミングと、ＭＯＳＦＥＴモジュール２１のスイッチングのタイミングとをずらす動作モードを選択的に実行可能である。【選択図】図１
2019088152.tif 000002
【特許請求の範囲】
【請求項１】
第１パワー半導体スイッチング素子を含む第１パワー半導体モジュールと、
前記第１パワー半導体スイッチング素子と動作特性が異なる第２パワー半導体スイッチング素子を含み、前記第１パワー半導体モジュールと並列接続された第２パワー半導体モジュールと
を備え、
前記第１パワー半導体モジュールのスイッチングのタイミングと、前記第２パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２パワー半導体モジュールは、
前記動作モードを実行するための信号が入力される入力ピンをさらに含む、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１パワー半導体モジュール及び前記第２パワー半導体モジュールは、
前記第１パワー半導体モジュール及び前記第２パワー半導体モジュールを制御する制御回路からの信号に応じて前記動作モードを選択的に実行する、半導体装置。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
パッケージサイズまたは定格電流に関して、前記第１パワー半導体モジュールは前記第２パワー半導体モジュールよりも大きく、
前記第２パワー半導体モジュールと接触する放熱フィンが存在しない、半導体装置。
【請求項５】
請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
基板をさらに備え、
前記第２パワー半導体モジュールは前記基板に平面実装され、
前記第１パワー半導体モジュールは前記第２パワー半導体モジュールとの間に前記基板を挟んで前記基板に実装される、半導体装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
前記半導体装置に短絡が生じた場合に、前記第２パワー半導体モジュールの出力遮断と、前記第１パワー半導体モジュールの出力遮断とが順に行われる、半導体装置。
【請求項７】
請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
前記動作モードが実行された場合、前記第１パワー半導体モジュールがオンした後に前記第２パワー半導体モジュールがオンし、前記第２パワー半導体モジュールがオフした後に前記第１パワー半導体モジュールがオフする、半導体装置。
【請求項８】
請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
前記第２パワー半導体モジュールは、ワイドバンドギャップ半導体を含む、半導体装置。
【請求項９】
請求項１から請求項８のうちのいずれか１項に記載の半導体装置であって、
前記第１パワー半導体スイッチング素子はＩＧＢＴまたはＲＣ−ＩＧＢＴであり、
前記第２パワー半導体スイッチング素子はＭＯＳＦＥＴである、半導体装置。
【請求項１０】
半導体装置の駆動方法であって、
前記半導体装置は、
第１パワー半導体スイッチング素子を含む第１パワー半導体モジュールと、
前記第１パワー半導体スイッチング素子と動作特性が異なる第２パワー半導体スイッチング素子を含み、前記第１パワー半導体モジュールと並列接続された第２パワー半導体モジュールと
を備え、
前記駆動方法は、
前記第１パワー半導体モジュールのスイッチングのタイミングと、前記第２パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である、半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体スイッチング素子を用いる半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
パワー半導体素子の発生損失を低減する技術として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）及びＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を並列接続する構成が提案されている（例えば特許文献１）。
【０００３】
半導体装置は、パワー半導体素子のディスクリート方式で構成される場合もあれば、パッケージなどによるモジュール方式で構成される場合もある。ディスクリート方式の構成では、部品点数の増加に伴って組立性及び基板配線パターンが複雑化する。一方、モジュール方式の構成では、２つのパワートランジスタの分流制御を行うために、ゲートドライバの出力を独立したり、ワイヤボンドの制約を考慮したり、ゲート配線への抵抗追加をしたりする設計が行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２０３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、同一の駆動信号（ＰＷＭ信号）がＩＧＢＴ及びＭＯＳＦＥＴの双方に入力され、ＩＧＢＴ及びＭＯＳＦＥＴが同時に動作することが前提となっている。しかしながら、素子特性のバラツキなどにより、実製品ではＩＧＢＴ及びＭＯＳＦＥＴのターンオン及びターンオフのタイミングにズレが生じることがある。このズレが著しい場合、例えばＩＧＢＴよりもＭＯＳＦＥＴの方が先にターンオンすることがあり、ＩＧＢＴよりも大きな電流がＭＯＳＦＥＴに流れてしまうことがある。
【０００６】
ここでＭＯＳＦＥＴの寄生ダイオードを還流ダイオードとして積極的に使用することによって、このような現象を抑制する構成も考えられる。しかしながら、そのような構成では、寄生ダイオードの通電能力（例えばＶＦ−ＩＦ特性）を確保して、ＭＯＳＦＥＴの電流容量に余裕を持たせる必要がある。その結果、ＭＯＳＦＥＴのチップサイズ及び基板面積の増加、ひいては高コスト化が生じてしまうという問題があった。このような問題は、ＩＧＢＴ及びＭＯＳＦＥＴにおいて生じるだけでなく、動作特性が異なるパワー半導体スイッチング素子同士においても生じる。
【０００７】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体装置のサイズ及びコストを抑制可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１パワー半導体スイッチング素子を含む第１パワー半導体モジュールと、前記第１パワー半導体スイッチング素子と動作特性が異なる第２パワー半導体スイッチング素子を含み、前記第１パワー半導体モジュールと並列接続された第２パワー半導体モジュールとを備え、前記第１パワー半導体モジュールのスイッチングのタイミングと、前記第２パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である。
【発明の効果】
【０００９】
本発明によれば、第１パワー半導体モジュールのスイッチングのタイミングと、第２パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である。このような構成によれば、半導体装置のサイズ及びコストを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の構成を示す回路図である。
【図２】実施の形態１に係る動作モードを説明するためのタイミングチャートである。
【図３】実施の形態２に係る半導体装置の構成を示す回路図である。
【図４】実施の形態３に係る半導体装置の構成を示す側面図である。
【図５】実施の形態４に係る半導体装置の構成を示す側面図である。
【図６】実施の形態５に係る半導体装置の構成を示す回路図である。
【図７】実施の形態５に係る半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す回路図である。図１の半導体装置は、第１パワー半導体モジュールであるＩＧＢＴモジュール１１と、第２パワー半導体モジュールであるＭＯＳＦＥＴモジュール２１と、制御回路３１と、電解コンデンサ３２とを備える。
【００１２】
制御回路３１は、例えばマイクロコンピュータであり、ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１を制御する。
【００１３】
ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１の入力は、制御回路３１に接続され、ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１の出力は、モータなどの負荷４１に接続されている。このように、本実施の形態１に係るＭＯＳＦＥＴモジュール２１は、ＩＧＢＴモジュール１１の入力と出力との間にＩＧＢＴモジュール１１と並列接続されている。
【００１４】
ＩＧＢＴモジュール１１は、第１パワー半導体スイッチング素子であるＩＧＢＴ１２と、還流ダイオード１３と、ＨＶＩＣ（High Voltage Integrated Circuit）などの高圧側駆動部１４と、ＬＶＩＣ（Low Voltage Integrated Circuit）などの低圧側駆動部１５とを含む。
【００１５】
電解コンデンサ３２の一端と他端との間に直列接続された２つのＩＧＢＴ１２はアームを構成し、このアームがＵ相、Ｖ相及びＷ相のそれぞれについて設けられている。高圧側駆動部１４は、各アームの高圧側のＩＧＢＴ１２のゲートに接続されており、これらＩＧＢＴ１２を駆動する。低圧側駆動部１５は、各アームの低圧側のＩＧＢＴ１２のゲートに接続されており、これらＩＧＢＴ１２を駆動する。各アームにおいて、高圧側のＩＧＢＴ１２と低圧側のＩＧＢＴ１２との間の電圧は、ＩＧＢＴモジュール１１の出力電圧として負荷４１に出力される。各還流ダイオード１３は、各ＩＧＢＴ１２のコレクタとエミッタとの間にＩＧＢＴ１２と並列接続されている。
【００１６】
ＭＯＳＦＥＴモジュール２１は、第２パワー半導体スイッチング素子であるＭＯＳＦＥＴ２２と、ＨＶＩＣなどの高圧側駆動部２６と、ＬＶＩＣなどの低圧側駆動部２７と、入力ピン２８とを含む。
【００１７】
電解コンデンサ３２の一端と他端との間に直列接続された２つのＭＯＳＦＥＴ２２はアームを構成し、このアームがＵ相、Ｖ相及びＷ相のそれぞれについて設けられている。高圧側駆動部２６は、各アームの高圧側のＭＯＳＦＥＴ２２のベースに接続されており、これらＭＯＳＦＥＴ２２を駆動する。低圧側駆動部２７は、各アームの低圧側のＭＯＳＦＥＴ２２のベースに接続されており、これらＭＯＳＦＥＴ２２を駆動する。各アームにおいて、高圧側のＭＯＳＦＥＴ２２と低圧側のＭＯＳＦＥＴ２２との間の電圧は、ＭＯＳＦＥＴモジュール２１の出力電圧として負荷４１に出力される。
【００１８】
ここで、ＩＧＢＴ１２とＭＯＳＦＥＴ２２とは互いに動作特性が異なっており、ＩＧＢＴ１２がオンしていない場合にＭＯＳＦＥＴ２２がオンすることは好ましくない。そこで、本実施の形態１に係る半導体装置は、その現象を抑制可能に構成されている。以下、その構成について説明する。
【００１９】
ＭＯＳＦＥＴモジュール２１の高圧側駆動部２６及び低圧側駆動部２７には、動作モードを実行するための信号が例えば半導体装置外部から入力される入力ピン２８が設けられている。高圧側駆動部２６及び低圧側駆動部２７、ひいてはＭＯＳＦＥＴモジュール２１は、当該信号に応じてＭＯＳＦＥＴモジュール２１の入力から出力までの信号伝達時間を変化させる機能を、動作モードとして有している。
【００２０】
図２は動作モードを説明するためのタイミングチャートである。動作モードが実行されていない場合、図２の破線に示すように、ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１がオンするタイミングは概ね同一であり、ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１がオフするタイミングは概ね同一である。これに対して、動作モードが実行された場合、図２の実線に示すように、ＩＧＢＴモジュール１１がオンした後にＭＯＳＦＥＴモジュール２１がオンし、ＭＯＳＦＥＴモジュール２１がオフした後にＩＧＢＴモジュール１１がオフする。
【００２１】
このように本実施の形態１に係る半導体装置では、ＩＧＢＴモジュール１１のスイッチングのタイミングと、ＭＯＳＦＥＴモジュール２１のスイッチングのタイミングとをずらす動作モードを選択的に実行することが可能となっている。
【００２２】
以上のような本実施の形態１に係る半導体装置によれば、ＩＧＢＴ１２がオンしていない場合にＭＯＳＦＥＴ２２がオンすることを抑制することができる。これにより、ＭＯＳＦＥＴ２２のチップサイズを抑制することができるので、半導体装置のサイズ及びコストを抑制することができる。また、入力ピン２８への信号を入力するだけで、発生損失を低減可能となる。
【００２３】
なお、１つのパッケージ内でＩＧＢＴ１２及びＭＯＳＦＥＴ２２を設ける場合には、高圧側駆動部１４，２６または低圧側駆動部１５，２７とＩＧＢＴ１２のゲートまたはＭＯＳＦＥＴ２２のベースとの間の配線、及び、メイン電流のワイヤボンド領域における制約を緩和することができる。このため、半導体装置の設計及び制御の簡素化が期待できる。さらに、ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１を一つの基板に設けることが可能であることから、基板共通化によるコスト低減化も期待できる。
【００２４】
なお、本実施の形態１では、第１パワー半導体スイッチング素子及び第２パワー半導体スイッチング素子は、それぞれＩＧＢＴ及びＭＯＳＦＥＴであるものとして説明した。しかし、第１パワー半導体スイッチング素子及び第２パワー半導体スイッチング素子は、互いの動作特性が異なっていれば他のパワー半導体スイッチング素子であってもよい。例えば、第１パワー半導体スイッチング素子及び第２パワー半導体スイッチング素子は、それぞれＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ）及びＭＯＳＦＥＴであってもよい。
【００２５】
＜実施の形態２＞
図３は、本発明の実施の形態２に係る半導体装置の構成を示す回路図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００２６】
本実施の形態２に係るＭＯＳＦＥＴモジュール２１には入力ピン２８が設けられていない。その代わりに、本実施の形態２に係るＭＯＳＦＥＴモジュール２１は、制御回路３１とＩＧＢＴモジュール１１の出力との間にＩＧＢＴモジュール１１と並列接続されている。
【００２７】
これにより、制御回路３１は、ＩＧＢＴモジュール１１に入力される信号と異なる信号をＭＯＳＦＥＴモジュール２１に入力することが可能となっている。そして本実施の形態２では、ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１は、制御回路３１からの信号に応じて実施の形態１で説明した動作モードを選択的に実行することが可能となっている。
【００２８】
このような本実施の形態２に係る半導体装置によれば、ＭＯＳＦＥＴモジュール２１が動作モードひいては入力ピン２８を有さない汎用モジュールである場合にも、実施の形態１と同様に半導体装置のサイズ及びコストを抑制することができる。
【００２９】
＜実施の形態３＞
図４は、本発明の実施の形態３に係る半導体装置の構成を示す側面図である。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００３０】
本実施の形態３に係る半導体装置は、実施の形態１または実施の形態２の構成に加えて、基板４６と放熱フィン４７とを備えている。
【００３１】
ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１は、基板４６の一つの面に設けられている。ここで実施の形態１及び２の構成によれば、ＭＯＳＦＥＴモジュール２１のスイッチングロスは実質的に０になる。この場合、ＭＯＳＦＥＴモジュール２１のパッケージサイズまたは定格電流を比較的小さくすることができ、また、ＭＯＳＦＥＴモジュール２１の発生損失及び温度上昇も比較的低くすることができる。
【００３２】
本実施の形態３では、そのことを考慮して、パッケージサイズまたは定格電流に関して、ＩＧＢＴモジュール１１はＭＯＳＦＥＴモジュール２１よりも大きく、ＭＯＳＦＥＴモジュール２１が放熱フィン４７と接触しないように構成されている。つまり、ＭＯＳＦＥＴモジュール２１と接触する放熱フィンが存在しないように構成されている。このような構成によれば、ＭＯＳＦＥＴモジュール２１が、ＩＧＢＴモジュール１１と放熱フィン４７との接触の邪魔になることを抑制することができる。これにより例えば、その接触を行うためのＩＧＢＴモジュール１１とＭＯＳＦＥＴモジュール２１との高さ合わせが不要となる。また、その接触を行うためのスペーサの削減、及び、放熱フィン４７の体積縮小などによって、半導体装置のさらなる小型化及び低コスト化が期待できる。
【００３３】
＜実施の形態４＞
図５は、本発明の実施の形態４に係る半導体装置の構成を示す側面図である。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００３４】
本実施の形態４では、ＭＯＳＦＥＴモジュール２１は基板４６に平面実装され、ＩＧＢＴモジュール１１はＭＯＳＦＥＴモジュール２１との間に基板４６を挟んで基板４６に実装されている。つまり、ＩＧＢＴモジュール１１及びＭＯＳＦＥＴモジュール２１は、基板４６にて並列接続及び並列実装されている。そして、ＩＧＢＴモジュール１１は、基板４６と逆側にて放熱フィン４７と接続されている。
【００３５】
このような本実施の形態４に係る構成によれば、面実装タイプのパッケージにおける組立性を確保することができる。また実施の形態３よりも基板４６の面積を縮小することができ、さらに各モジュールのピン配置が近づくように統一することで基板４６上の配線が簡素化できる。この結果、配線パターンの設計を簡素化することができる。
【００３６】
＜実施の形態５＞
図６は、本発明の実施の形態５に係る半導体装置の構成を示す回路図である。以下、本実施の形態５に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００３７】
本実施の形態５では、実施の形態２の構成に追加してシャント抵抗３６が設けられている。シャント抵抗３６は、ＭＯＳＦＥＴ２２のソースと、ＭＯＳＦＥＴモジュール２１内の低圧側駆動部２７の端子Ｖｓｃとの間に接続されている。ここで、本実施の形態５に係る半導体装置に短絡が生じた場合、シャント抵抗３６の電圧が変化する。低圧側駆動部２７は、シャント抵抗３６の電圧の変化に基づいて半導体装置に短絡が生じたか否かを検出することが可能となっている。
【００３８】
図７は、本実施の形態５に係る半導体装置の動作を示すタイミングチャートである。図７には、ＩＧＢＴモジュール１１の出力電流に相当するＩＧＢＴ１２のコレクタ電流Ｉｃ、ＭＯＳＦＥＴモジュール２１の出力電流に相当するＭＯＳＦＥＴ２２のドレイン電流Ｉｄ、シャント抵抗３６の電圧に相当する端子Ｖｓｃの電圧、端子Ｆｏの電圧及び端子Ｖｓｃ１の電圧が示されている。以下、端子Ｖｓｃの電圧を端子電圧Ｖｓｃ、端子Ｆｏの電圧を端子電圧Ｆｏ、端子Ｖｓｃ１の電圧を端子電圧Ｖｓｃ１と記して説明する。なお、図６に示すように、低圧側駆動部２７の端子Ｆｏと、低圧側駆動部１５の端子Ｖｓｃ１とは接続されており、端子電圧Ｆｏと端子電圧Ｖｓｃ１とは実質的に同じになる。
【００３９】
さて、図７の時刻ｔ１にて、半導体装置の短絡が生じてコレクタ電流Ｉｃが閾値を超えると、端子電圧Ｖｓｃがオンする。ＭＯＳＦＥＴモジュール２１の低圧側駆動部２７は、端子電圧Ｖｓｃのオンに応じて、ＭＯＳＦＥＴモジュール２１の出力を遮断する。この結果、時刻ｔ２にてＭＯＳＦＥＴ２２のドレイン電流Ｉｄが遮断される。
【００４０】
時刻ｔ２からＭＯＳＦＥＴ２２のドレイン電流Ｉｄが遮断するのに十分な一定時間が経過した後の時刻ｔ３にて、ＭＯＳＦＥＴモジュール２１の低圧側駆動部２７は、端子電圧Ｆｏをオンにするエラー信号を出力する。これにより、ＩＧＢＴモジュール１１の低圧側駆動部１５は、端子電圧Ｖｓｃ１をオンにするエラー信号を受ける。エラー信号を受けた低圧側駆動部１５は、ＩＧＢＴモジュール１１の出力を遮断する。この結果、ＩＧＢＴ１２のコレクタ電流Ｉｃが遮断される。
【００４１】
以上のような本実施の形態５に係る半導体装置によれば、半導体装置に短絡が生じた場合に、ＭＯＳＦＥＴモジュール２１の出力遮断と、ＩＧＢＴモジュール１１の出力遮断とが順に行われる。このような構成によれば、ＭＯＳＦＥＴ２２に短絡電流が流れ込むことを抑制することができるので、半導体装置のサイズ及びコストを抑制することができる。なお、以上では本実施の形態５を実施の形態２に適用した場合について説明したが、本実施の形態５を実施の形態１に適用してもよい。
【００４２】
＜その他＞
実施の形態１〜５に係るＭＯＳＦＥＴモジュール２１は、例えばＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などのワイドバンドギャップ半導体を含んでもよい。ワイドバンドギャップ半導体からなるＭＯＳＦＥＴは、ＳｉからなるＭＯＳＦＥＴに比べて発生損失を低減することができる。このため、ＭＯＳＦＥＴモジュール２１のサイズ及びコストを抑制することができる。
【００４３】
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００４４】
１１  ＩＧＢＴモジュール、１２  ＩＧＢＴ、２１  ＭＯＳＦＥＴモジュール、２２  ＭＯＳＦＥＴ、２８  入力ピン、３１  制御回路、４６  基板。
【図１】
2019088152.tif 000003
【図２】
2019088152.tif 000004
【図３】
2019088152.tif 000005
【図４】
2019088152.tif 000006
【図５】
2019088152.tif 000007
【図６】
2019088152.tif 000008
【図７】
2019088152.tif 000009