(57)【要約】【課題】高度ナノメートルフラッシュメモリデバイスにおいて使用される感知回路の改良形ＰＭＯＳ及びＮＭＯＳトランジスタデザイン技術を提供する。【解決手段】メモリデバイスに用いられるデコーダにおいて、ビット線から受信するように構成された複数の受信ブロック７００、７０１〜７０７は、それぞれ近接効果及びＳＴＩ効果の異なる２種類のトランジスタから構成される。またＰＭＯＳ及びＮＭＯＳトランジスタそれぞれにおいて２種類のトランジスタを感知回路に使用し、アナログ回路の性能を向上させる。【選択図】図７
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【特許請求の範囲】
【請求項１】
メモリデバイスにおいて使用される感知回路であって、
選択されたメモリセルに結合された、Ｐ−ＬＤＥ１トランジスタ及び１つ以上のＮ−ＬＤＥ２トランジスタを含む第１の回路ブロックと、
参照メモリセルに結合された、Ｐ−ＬＤＥ１トランジスタと、１つ以上のＮ−ＬＤＥ２トランジスタとを含む第２の回路ブロックと、
前記選択されたメモリセル内に記憶されたデータを示す出力を生成するために、前記第１の回路ブロック及び前記第２の回路ブロックに結合された第３の回路ブロックと、を備える、感知回路。
【請求項２】
前記第１の回路ブロックは、電流源を更に含む、請求項１に記載の感知回路。
【請求項３】
前記第２の回路ブロックは、電流源を更に含む、請求項２に記載の感知回路。
【請求項４】
前記第３の回路ブロックは、複数のＰ−ＬＤＥ２トランジスタと、複数のＮ−ＬＤＥ２トランジスタとを含む、請求項１に記載の感知回路。
【請求項５】
それぞれのＰ−ＬＤＥ１トランジスタは、ドレインまでの１〜２μｍのウェル間隔を設けて製造された、請求項１に記載の感知回路。
【請求項６】
それぞれのＰ−ＬＤＥ１トランジスタは、ソースまでの１〜２μｍのウェル間隔を設けて製造された、請求項５に記載の感知回路。
【請求項７】
それぞれのＰ−ＬＤＥ１トランジスタは、縁部が最も近い浅溝分離（ＳＴＩ）領域の縁部から０．６〜１．０μｍ離れているゲートを含む、請求項１に記載の感知回路。
【請求項８】
それぞれのＰ−ＬＤＥ１トランジスタは、幅１．９〜２．０μｍのＳＴＩ領域を含む、請求項７に記載の感知回路。
【請求項９】
それぞれのＮ−ＬＤＥ２トランジスタは、ドレインまでの０．５〜０．６μｍのウェル間隔を設けて製造された、請求項１に記載の感知回路。
【請求項１０】
それぞれのＮ−ＬＤＥ２トランジスタは、ソースまでの１〜２μｍのウェル間隔を設けて製造された、請求項９に記載の感知回路。
【請求項１１】
それぞれのＮ−ＬＤＥ２トランジスタは、縁部が最も近い浅溝分離（ＳＴＩ）領域の縁部から２〜４μｍ離れているゲートを含む、請求項１に記載の感知回路。
【請求項１２】
それぞれのＮ−ＬＤＥ２トランジスタは、幅０．２〜０．３μｍのＳＴＩ領域を含む、請求項１１に記載の感知回路。
【請求項１３】
メモリデバイスにおいて使用される感知回路であって、
選択されたメモリセルに結合された、Ｐ−ＬＤＥ２トランジスタを含む第１の回路ブロックと、
参照メモリセル及び前記第１の回路ブロックに結合された、Ｐ−ＬＤＥ２トランジスタを含む第２の回路ブロックと、
前記選択されたメモリセル内に記憶されたデータを示す出力を生成するために、前記第１の回路ブロックに結合された第３の回路ブロックと、を備える、感知回路。
【請求項１４】
前記第３の回路ブロックは、Ｐ−ＬＤＥ１トランジスタと、Ｎ−ＬＤＥ２トランジスタとを含む、請求項１３に記載の感知回路。
【請求項１５】
それぞれのＰ−ＬＤＥ２トランジスタは、ドレインまでの０．５〜０．６μｍのウェル間隔を設けて製造された、請求項１３に記載の感知回路。
【請求項１６】
それぞれのＰ−ＬＤＥ２トランジスタは、ソースまでの１〜２μｍのウェル間隔を設けて製造された、請求項１５に記載の感知回路。
【請求項１７】
それぞれのＰ−ＬＤＥ２トランジスタは、縁部が最も近い浅溝分離（ＳＴＩ）領域の縁部から０．６〜１．０μｍ離れているゲートを含む、請求項１３に記載の感知回路。
【請求項１８】
それぞれのＰ−ＬＤＥ２トランジスタは、幅１．９〜２．０μｍのＳＴＩ領域を含む、請求項１７に記載の感知回路。
【請求項１９】
メモリデバイスにおいて使用されるデコーダであって、
それぞれが、１ビットのデータをビット線から受信するように構成された複数の受信ブロックであって、それぞれの受信ブロックは、Ｎ−ＬＤＥ１トランジスタと、Ｎ−ＬＤＥ２つのトランジスタとを含む、複数の受信ブロックと、
前記複数の受信ブロックに結合された、出力を生成する出力ブロックと、を備えるデコーダ。
【請求項２０】
前記出力ブロックは、Ｎ−ＬＤＥ１トランジスタと、Ｎ−ＬＤＥ２つのトランジスタとを含む、請求項１９に記載のデコーダ。
【請求項２１】
それぞれのＮ−ＬＤＥ１トランジスタは、ドレインまでの１〜２μｍのウェル間隔を設けて製造された、請求項１９に記載の感知回路。
【請求項２２】
それぞれのＮ−ＬＤＥ１トランジスタは、ソースまでの１〜２μｍのウェル間隔を設けて製造された、請求項２１に記載の感知回路。
【請求項２３】
それぞれのＮ−ＬＤＥ１トランジスタは、縁部が最も近い浅溝分離（ＳＴＩ）領域の縁部から２〜４μｍ離れているゲートを含む、請求項１９に記載の感知回路。
【請求項２４】
それぞれのＮ−ＬＤＥ１トランジスタは、幅０．２〜０．３μｍのＳＴＩ領域を含む、請求項２３に記載の感知回路。
【請求項２５】
メモリデバイスにおいて使用される感知回路であって、
選択されたメモリセルに結合された、キャスコーディングＮ−ＬＤＥ１トランジスタと、負荷Ｐ−ＬＤＥ１トランジスタとを含む第１の回路ブロックと、
参照メモリセルに結合された、キャスコーディングＮ−ＬＤＥ１トランジスタと、負荷Ｐ−ＬＤＥ１トランジスタとを含む第２の回路ブロックと、
前記選択されたメモリセル内に記憶された前記データを示す出力を生成するために、前記第１の回路ブロック及び前記第２の回路ブロックに結合された第３の回路ブロックと、を備える、感知回路。
【請求項２６】
前記第１の回路ブロックは、電流源を更に含む、請求項２５に記載の感知回路。
【請求項２７】
前記第２の回路ブロックは、電流源を更に含む、請求項２５に記載の感知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
高度ナノメートルフラッシュメモリ装置において使用される改良形ＰＭＯ及びＮＭＯＳトランジスタ設計を開示する。
【背景技術】
【０００２】
アナログ回路がナノメートル技術においてレイアウト特性により悪影響を受け得ることが、従来技術において知られている。例えば、一部の既知の近接効果としては、ウェル近接、浅溝分離（ＳＴＩ）応力、ポリゲート位置効果、ソース／ドレイン寸法効果、チャネル長変調及び狭幅効果が挙げられる。これらの近接効果のこれらの影響は、プロセス技術が小さくなるにつれて大きくなる。
【０００３】
アナログ回路設計におけるこれらの近接効果を低減する様々な従来技術ソリューションが提案されてきた。しかしながら、必要とされるものは、特にメモリ感知回路についてアナログ回路の動作を向上させるためにこれらの近接効果を利用かつ使用するアナログ回路設計技術である。スプリットゲートフラッシュメモリ動作及び様々な回路が、Ｈｉｅｕ  Ｖａｎ  Ｔｒａｎらによる「Ｓｕｂ  Ｖｏｌｔ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」米国特許第７，９９０，７７３号、及び、Ｈｉｅｕ  Ｖａｎ  Ｔｒａｎらによる「Ａｒｒａｙ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  Ｉｎｃｌｕｄｉｎｇ  Ｅｍｂｅｄｄｅｄ  Ｌｏｃａｌ  ａｎｄ  Ｇｌｏｂａｌ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌｓ  ａｎｄ  Ｓｙｓｔｅｍｓ」米国特許第８，０７２，８１５号において説明されており、これらの特許は、参照することで本明細書に組み入れられる。
【発明の概要】
【課題を解決するための手段】
【０００４】
上述した近接効果及びＳＴＩ効果は、様々な実施形態によりメモリ感知のためのアナログ回路の設計を向上させるために使用される。
【図面の簡単な説明】
【０００５】
【図１Ａ】従来技術によるイオン注入プロセスを示す。
【図１Ｂ】従来技術によるイオン注入プロセスの結果を示す。
【図２】感知回路の実施形態を示す。
【図３】感知回路の別の実施形態を示す。
【図４】感知回路の別の実施形態を示す。
【図５】感知回路の別の実施形態を示す。
【図６】感知回路の別の実施形態を示す。
【図７】Ｙデコーダの実施形態を示す。
【発明を実施するための形態】
【０００６】
図１Ａは、従来技術によるウェル注入プロセス１０を示す。典型的には、溝のパターンをシリコン内にエッチングし、誘電材料を溝内に堆積させて、一切の余分な誘電材料を除去することによってＳＴＩ領域３０を先に半導体５０内に作成した。注入プロセス１０（ウェル注入）中、イオンを加速して半導体５０内へ注入する。イオン２０が隣接領域に注入するのを防止するためにフォトレジスト材料４０を当該の領域の境界に載置する。例示を目的として、フォトレジスト材料４０の１つの実施例のみを図１Ａに示す。ウェル近接効果は、フォトレジスト材料４０に関するイオン２０の移動から生じる。具体的には、イオン２０は、図１Ａに例示するように、フォトレジスト材料４０に最も近い領域においてより大きな密度にて散乱することになる。フォトレジスト材料４０の縁部とＳＴＩ領域３０の縁部との間の距離は、図１Ａに示すように、「ＷＥ間隔」と称され得る。
【０００７】
図１Ｂは、ウェル注入プロセス１０後の完成した製品８０を示す。わかるように、より大きな注入が、フォトレジスト４０の隣のＳＴＩ領域３０に最も近い領域６０において発生している。また、制御ゲート７０が図示されている。チャネル全体にわたるイオン注入内のこの不均一性のために、結果的に、チャネル全体にわたるＶｔ（閾値電圧）の不均一性が発生することになる。閾値電圧は、ゲート／ソース接合部を通る電子の流れを可能にする反転層ができる場合のゲート電圧である。したがって、ウェル近接効果のため、異なるＶｔが、制御ゲート７０より下方のチャネル全体にわたって存在する。Ｖｔは、ウェル縁部に近いほど高く、ウェル縁部から遠いほど低い。
【０００８】
Ｉｄ（ドレイン電流）が、また、ウェル近接効果の結果としてチャネル全体にわたって変わることになる。所与のゲート電圧については、Ｉｄは、ウェル縁部に近いほど低くなり、ウェル縁部から離れるほど高くなる。Ｉｄｓａｔ（ドレイン飽和電流）が、ウェル縁部に近いほど低くなり、ウェル縁部から遠いほど高くなる。
【０００９】
ＳＴＩ応力効果は、また、チャネルの電気性能に影響を与える。一般に、ＳＴＩ圧縮応力効果は、ＮＭＯＳトランジスタには良いが、ＰＭＯＳトランジスタには悪いと考えられている（ＳＴＩ圧縮応力、図１Ｂのようにチャネル全体にわたって走っている）。
【００１０】
「ＬＯＤ」という用語は、ゲートの縁部とＳＴＩ縁部との間の距離を指すために使用することができる。「ＳＴＩ幅」という用語は、ＳＴＩ領域の幅を指すために使用することができる。
【００１１】
ＰＭＯＳトランジスタでは、Ｉｄｓａｔは、小さいＬＯＤについては低くなり、大きいＬＯＤについては高くなる。Ｉｘｄｓａｔは、小さいＳＴＩ幅については低くなり、大きいＳＴＩ幅については高くなる。
【００１２】
ＮＭＯＳトランジスタでは、Ｉｄｓａｔは、小さいＬＯＤについては高くなり、大きいＬＯＤについては低くなる。Ｉｄｓａｔは、また、小さいＳＴＩ幅については高くなり、大きいＳＴＩ幅については低くなる。
【００１３】
これらの概念を念頭に置くと、４つのデバイス形式を表１に従って定義することができる。
【００１４】
【表１】
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【００１５】
一実施形態では、小さいＳＴＩ幅は、０．２〜０．３μｍであり得、大きいＳＴＩ幅は、１．９〜２μｍであり得る。小さいＬＯＤは、０．６〜１μｍであり得、大きいＬＯＤは、２〜４μｍであり得る。小さいＷＥ間隔は、０．５〜０．６μｍであり得、大きいＷＥ間隔は、１〜２μｍであり得る。前出の「小さい」数は、現行の製造技術ことによって許容される最小数である。最小数は、製造技術が向上し続けるにつれて減少することが予測される。
【００１６】
前出の数は例示的であるにすぎず、重要なことは、各メトリックについて小及び大という相対的サイズである。
【００１７】
デバイスＮ−ＬＤＥ１については、Ｖｔｓ（ソース近傍のＶｔ）は、相対的に小となり、Ｖｔｄ（ドレイン近傍のＶｔ）は、相対的に小となり、Ｉｄｓａｔは、相対的に大となる。
【００１８】
Ｐ−ＬＤＥ１については、Ｖｔｓは、相対的に小となり、Ｖｔｄは、相対的に小となり、Ｉｄｓａｔは、相対的に大となる。
【００１９】
Ｎ−ＬＤＥ２については、Ｖｔｓは、相対的に小となり、Ｖｔｄは、相対的に大となり、Ｉｄｓａｔは、ＮＭＯＳ  Ｎ−ＬＤＥ１よりも低くなる。
【００２０】
Ｐ−ＬＤＥ２については、Ｖｔｓは、相対的に小となり、Ｖｔｄは、相対的に大となり、Ｉｄｓａｔは、ＰＭＯＳ  Ｐ−ＬＤＥ１よりも低くなる。
【００２１】
これらのデバイスがこの時点で定義された状態で、各デバイスの特性は、フラッシュメモリ感知回路についてアナログ回路設計における利点として用いられ得る。
【００２２】
図２を参照すると、感知回路１００が示されている。感知回路１００は、メモリデータ読み込みブロック１１０と、メモリ参照読み込みブロック１２０と、差動増幅器ブロック１３０とを含む。データ読み込みブロック１１０は、電流源１１１と、Ｎ形ＬＤＥ２のキャスコーディング感知ＮＭＯＳトランジスタ１１２と、Ｎ形ＬＤＥ２のビット線クランプＮＭＯＳトランジスタ１１３と、Ｐ形ＬＤＥ１のダイオード接続感知負荷ＰＭＯＳトランジスタ１１４とを含む。メモリ参照読み込みブロック１２０は、電流源１２１と、Ｎ形ＬＤＥ２の基準ビット線クランプＮＭＯＳトランジスタ１２２と、Ｎ形ＬＤＥ２のキャスコーディング感知ＮＭＯＳトランジスタ１２３と、Ｐ形ＬＤＥ１のダイオード接続感知負荷ＰＭＯＳトランジスタ１２４とを含む。差動増幅器ブロック１３０は、Ｎ形ＬＤＥ２の入力差動対ＮＭＯＳトランジスタ１３１及び１３５と、Ｐ形ＬＤＥ２の電流ミラー負荷ＰＭＯＳトランジスタ１３２及び１３３と、Ｐ形ＬＤＥ２の出力ＰＭＯＳトランジスタ１３４と、Ｎ形ＬＤＥ２の電流バイアスＮＭＯＳトランジスタ１３６と、Ｎ形ＬＤＥ２の出力電流バイアスＮＭＯＳトランジスタ１３７と、出力部１３８とを含む。ノード１１５は、読み取られるべき選択されたメモリセル（図示せず）に結合され、ノード１２５は、選択されたメモリセルの値を判定するために使用されるべき参照メモリセル（図示せず）に結合される。差動増幅器ブロック１３０は、選択されたメモリセル内に記憶されたデータの値を示す出力１３８を生成するためにデータ読み込みブロック１１０及び参照読み込みブロック１２０から受信された信号を比較するために使用される。これらのコンポーネントは、図２に示すように互いに接続される。キャスコーディング、入力差動対、電流ミラー、及び出力トランジスタでは、低電圧オーバヘッド及び高い利得が得られるようにＮ形ＬＤＥ２を使用する。あるいは、トランジスタ１１２、１２３は、Ｎ形ＬＤＥ１であり得る。
【００２３】
図３を参照すると、感知回路２００が示されている。感知回路２００は、Ｐ形ＬＤＥ２の電流ミラーＰＭＯＳトランジスタ２０１と、Ｎ形ＬＥＤ２のキャスコーディングＮＭＯＳトランジスタ２０２と、電流源２０３と、Ｐ形ＬＤＥ２のダイオード接続基準電流バイアスＰＭＯＳトランジスタ２０４と、Ｎ形ＬＤＥ２のキャスコーディングＮＭＯＳトランジスタ２０５と、Ｎ形ＬＤＥ２の基準ビット線クランプＮＭＯＳトランジスタ２０６と、Ｐ形ＬＤＥ１の出力ＰＭＯＳトランジスタ２０７と、Ｎ形ＬＤＥ２の電流バイアスＮＭＯＳトランジスタ２０８と、出力部２０９とを含む。トランジスタ２０７、２０８は、出力部用シングルエンド増幅器を構成する。ノード２１０は、読み取られるべき選択されたメモリセル（図示せず）に結合され、ノード２１１は、選択されたメモリセルの値を判定するために使用されるべき参照メモリセル（図示せず）に結合される。これらのコンポーネントは、図３に示すように互いに接続される。
【００２４】
この感知回路２００では、データメモリセル（ノード２１０）上のビット線電圧は、基準ビット線クランプ電圧（トランジスタ２０５のゲート）によって判定される。感知された出力ノード（トランジスタ２０７のゲート）は、（基準電流バイアストランジスタ２０４からトランジスタ２０１によりミラーリングされる）基準電流及び（ノード２１０を介して結合された）データメモリセルの直接感知（比較）から生じている。あるいは、トランジスタ２０１、２０４は、Ｐ形ＬＤＥ１であり得、トランジスタ２０２、２０５は、Ｎ形ＬＤＥ１であり得る。
【００２５】
図４を参照すると、感知回路３００が示されている。感知回路３００は、Ｐ形ＬＤＥ２の電流ミラーＰＭＯＳトランジスタ３０１と、Ｎ形ＬＤＥ２のキャスコーディングＮＭＯＳトランジスタ３０２と、Ｐ形ＬＤＥ２のダイオード接続基準電流バイアスＰＭＯＳトランジスタ３０３と、Ｎ形ＬＤＥ２のキャスコーディングＮＭＯＳトランジスタ３０４と、Ｐ形ＬＤＥ２の出力ＰＭＯＳトランジスタ３０５と、Ｎ形ＬＤＥ２の電流バイアスＮＭＯＳトランジスタ３０６と、出力部３０７とを含む。出力ＰＭＯＳトランジスタ３０５及び電流バイアスＮＭＯＳトランジスタ３０６を併せて、出力部用シングルエンド増幅器を構成する。ノード３０８は、読み取られるべき選択されたメモリセル（図示せず）に結合され、ノード３０９は、選択されたメモリセルの値を判定するために使用されるべき参照メモリセル（図示せず）に結合される。これらのコンポーネントは、図４に示すように互いに接続される。キャスコーディングＮＭＯＳトランジスタ３０２及びカスケージングＮＭＯＳトランジスタ３０４は、ゲートを有するコラムデコーダ（ｙｍｕｘ）回路であり、ゲートは、読み込みにおけるビット線電圧を判定するためにバイアス電圧によってバイアスされる（ほぼＶｂｌｒｄ＝〜トランジスタ３０２又は３０４ゲートバイアス−閾値電圧Ｖｔ）。この方式は、共有ビット線バイアス方式という。あるいは、トランジスタ３０１及び３０３は、Ｐ形ＬＤＥ１であり得、トランジスタ３０２及び３０４は、Ｎ形ＬＤＥ１であり得る。
【００２６】
図５を参照すると、感知回路４００が示されている。感知回路４００は、Ｐ形ＬＤＥ２のＰＭＯＳトランジスタ４０８と、Ｎ形ＬＤＥ２のキャスコーディングＮＭＯＳトランジスタ４０１と、Ｐ形ＬＤＥ１の出力ＰＭＯＳトランジスタ４０２と、Ｎ形ＬＤＥ２の電流バイアスＮＭＯＳトランジスタ４０３と、出力部４０４とを含む。ノード４０６は、読み取られるべき選択されたメモリセル（図示せず）に結合される。図２〜図４の実施形態とは異なり、参照セルは、この実施形態では不要である。トランジスタ４０８のゲートは、予充電ノード電圧４０５を受電し、該電圧は、この実施例では、１．２Ｖ又はｇｎｄであり得る。トランジスタ４０２、４０３は、出力部用シングルエンド増幅器を構成する。これらのコンポーネントは、図５に示すように互いに接続される。感知されたノード（トランジスタ４０２のゲート）は、ｇｎｄである予充電ノード電圧４０５によってトランジスタ４０８を介してバイアスレベルに予充電される。その後、予充電ノード電圧４０５、トランジスタ４０８を引き外す（弱くバイアスが掛けられるか、又は、電源オフ）ために電圧レベルに行っている。ノード４０６に結合されたメモリセルの状態によっては、電流がある（例えば、米国特許第８，０７２，８１５号において説明されているスプリットゲートセルの消去状態）場合、感知されたノードは、下がり、これによって、出力部４０４を高にさせるようにトランジスタ４０２が電源オンになる。電流がない（例えば、米国特許第８，０７２，８１５号において説明されているスプリットゲートセルのプログラムされた状態）場合、感知されたノードは、高にとどまり、これによって、出力部４０４を低にさせるためにトランジスタ４０４が電源オフになる。この方式は、基準なし感知という。
【００２７】
ＰＭＯＳトランジスタ４０８の４０９のバルク（ｎｗｅｌｌ）基板端子及びＰＭＯＳトランジスタ４０２の４１０のバルク（ｎｗｅｌｌ）端子は、電圧のより低いヘッドルーム及びより高い速度が得られるように閾値電圧（低下状態）及び高Ｉｄｓａｔを高めるために、更に順方向バイアスされる（Ｖｓｏｕｒｃｅ電圧−バルク電圧＝〜０．６ｖのＶｐ／ｎ順方向接合を下回る小さい＋、例えば０．４ｖ）。このバルク技術は、他の図についても適用され得る。あるいは、トランジスタ４０８、４０１は、それぞれＰ形ＬＤＥ１及びＮ形ＬＤＥ１であり得る。
【００２８】
図６を参照すると、感知回路５００が示されている。感知回路５００は、Ｐ形ＬＤＥ２の電流ミラー負荷ＰＭＯＳトランジスタ５０１と、Ｐ形ＬＤＥ２のダイオード接続基準電流バイアスＰＭＯＳトランジスタ５０２と、Ｐ形ＬＤＥ１の出力ＰＭＯＳトランジスタ５０３と、Ｎ形ＬＤＥ２の電流バイアスＮＭＯＳトランジスタ５０４と、出力部５０５とを含む。ノード５０６は、読み取られるべき選択されたメモリセル（図示せず）に結合され、ノード５０７は、選択されたメモリセルの値を判定するために使用されるべき参照メモリセル（図示せず）に結合される。ＰＭＯＳトランジスタ５０２の基板は、バイアス電圧５０８を受電し、ＰＭＯＳトランジスタ５０３の基板は、バイアス電圧５１０を受電する。バルク基板バイアスは、電圧閾値を下げて性能を向上させるために閾値を少量で順方向バイアスされる。トランジスタ５０３、５０４は、出力部用シングルエンド増幅器を構成する。これらのコンポーネントは、図６に示すように互いに接続される。あるいは、トランジスタ５０１、５０２は、Ｎ形ＬＤＥ１であり得る。
【００２９】
図７を参照すると、Ｙデコーダ６００が示されている。Ｙデコーダ６００は、ビット線（図示せず）のビット０を受信するブロック７００と、ビット線のビット１を受信するブロック７０１と、ビット線のビット７を受信するブロック７０７とを含む。ビット２〜６を受信するか、又は、ビット７を上回るビットを受信する（例えば、１６ビットのビット線である場合）全く同じブロックが、また、使用され得ることを理解されたい。ブロック７００は、Ｎ形ＬＤＥ１のＮＭＯＳトランジスタ６０１と、Ｎ形ＬＤＥ２のＮＭＯＳトランジスタ６０２とを含む。ブロック７０１は、Ｎ形ＬＤＥ１のＮＭＯＳトランジスタ６１１と、Ｎ形ＬＤＥ２のＮＭＯＳトランジスタ６１２とを含む。ブロック７０８は、Ｎ形ＬＤＥ１のＮＭＯＳトランジスタ６７１と、Ｎ形ＬＤＥ２のＮＭＯＳトランジスタ６７２とを含む。Ｙデコーダ６００は、Ｎ形ＬＤＥ１のＮＭＯＳトランジスタ６０５と、Ｎ形ＬＤＥ２のＮＭＯＳトランジスタ６０６と、出力部６０９とを更に含む。Ｙデコーダ６００は、データをフラッシュメモリアレイ（図示せず）から読み込むビット線デコーダとして使用され得る。これらのコンポーネントは、図７に示すように互いに接続される。
【００３０】
本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用されるとき、用語「上に（over）」及び「上に（on）」の両方は、「直接上に」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に上に」（中間の材料、要素、又は間隙が間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、並びに１つ以上の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2019067480.tif 000010
【図７】
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【手続補正書】
【提出日】平成30年12月11日(2018.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスにおいて使用される感知回路であって、
選択されたメモリセルに結合され、キャスコーディングＮ−ＬＤＥ１トランジスタ及び負荷Ｐ−ＬＤＥ１トランジスタを含む第１の回路ブロックと、
参照メモリセルに結合され、キャスコーディングＮ−ＬＤＥ１トランジスタ及び負荷Ｐ−ＬＤＥ１トランジスタを含む第２の回路ブロックと、
前記第１の回路ブロック及び前記第２の回路ブロックに結合され、前記選択されたメモリセル内に記憶された前記データを示す出力を生成する第３の回路ブロックと、を備え、
各Ｎ−ＬＤＥ１トランジスタは、幅０．２〜０．３μｍの第１の浅溝分離領域を有するソースと、幅０．２〜０．３μｍの第２の浅溝分離領域を有するドレインと、第１のゲートとを備えるＮＭＯＳトランジスタであって、前記第１のゲートの第１の縁部と、前記第１の浅溝分離領域の最も近い縁部との距離は２．０〜４．０μｍであり、前記第１のゲートの第２の縁部と、前記第２の浅溝分離領域の最も近い縁部との距離は２．０〜４．０μｍであり、各Ｎ−ＬＤＥ１トランジスタは、そのドレインまでの１．０〜２．０μｍのウェル間隔、及びそのソースまでの１．０〜２．０μｍのウェル間隔を設けて製造されており、
各Ｐ−ＬＤＥ１トランジスタは、幅１．９〜２．０μｍの第１の浅溝分離領域を有するソースと、幅１．９〜２．０μｍの第２の浅溝分離領域を有するドレインと、ゲートとを備えるＰＭＯＳトランジスタであって、前記ゲートの第１の縁部と、前記第１の浅溝分離領域の最も近い縁部との距離は０．６〜１．０μｍであり、前記ゲートの第２の縁部と、前記第２の浅溝分離領域の最も近い縁部との距離は０．６〜１．０μｍであり、各Ｐ−ＬＤＥ１トランジスタは、そのドレインまでの１．０〜２．０μｍのウェル間隔、及びそのソースまでの１．０〜２．０μｍのウェル間隔を設けて製造されている、感知回路。
【請求項２】
前記第１の回路ブロックは、電流源を更に含む、請求項１に記載の感知回路。
【請求項３】
前記第２の回路ブロックは、電流源を更に含む、請求項１に記載の感知回路。
【請求項４】
前記第２の回路ブロックは、電流源を更に含む、請求項２に記載の感知回路。