(57)【要約】【課題】第１ＭＯＳトランジスタ配置領域と第２ＭＯＳトランジスタ配置領域との分離幅を縮小させつつ、製造工程を簡略化できる半導体装置およびその製造方法を提供する。【解決手段】第１ＭＯＳトランジスタＦＭＴＲと第２ＭＯＳトランジスタＳＭＴＲとは、双方向スイッチを構成している。第１ＭＯＳトランジスタＦＭＴＲおよび第２ＭＯＳトランジスタＳＭＴＲの各々は、縦型トレンチ構造を有している。第１不純物領域ＡＩＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの外側において第１ＭＯＳトランジスタ素子ＦＭＴＥにおける第１ゲート用溝ＴＲ１の側壁に接し、かつ第１ソース領域ＳＲ１と電気的に接続されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
双方向スイッチを有する半導体装置であって、
互いに対向する第１面および第２面を有し、かつ前記第１面から前記第２面に向かって延びる第１ゲート用溝を有する半導体基板と、
前記第２面に配置された第１導電型の第１ドレイン領域と、前記第１面に配置された第１導電型の第１ソース領域と、前記第１ゲート用溝の内部に配置された第１ゲート電極とを含み、かつ前記双方向スイッチに含まれる第１トランジスタ素子と、
前記第１トランジスタ素子の配置領域の外側において前記第１ゲート用溝の側壁に接し、かつ前記第１ソース領域と電気的に接続された第２導電型の第１不純物領域とを備えた、半導体装置。
【請求項２】
前記半導体基板は、前記第１面から前記第２面に向かって延びる第２ゲート用溝を有し、
前記第２面に配置された第１導電型の第２ドレイン領域と、前記第１面に配置された第１導電型の第２ソース領域と、前記第２ゲート用溝の内部に配置された第２ゲート電極とを含み、かつ前記双方向スイッチに含まれる第２トランジスタ素子と、
前記第２トランジスタ素子の配置領域の外側において前記第２ゲート用溝の側壁に接し、かつ前記第２ソース領域と電気的に接続された第２導電型の第２不純物領域とをさらに備えた、請求項１に記載の半導体装置。
【請求項３】
前記第１不純物領域と前記第２不純物領域とは互いに分離している、請求項２に記載の半導体装置。
【請求項４】
前記第１ソース領域とｐｎ接合を構成し、かつ前記第１ゲート電極と絶縁しながら対向する第２導電型のベース領域をさらに備え、
前記第１不純物領域は、前記第１面から前記ベース領域と同じ深さで形成され、かつ前記ベース領域と同じ不純物濃度を有する、請求項１に記載の半導体装置。
【請求項５】
前記第１ソース領域とｐｎ接合を構成し、かつ前記第１ゲート電極と絶縁しながら対向する第２導電型のベース領域をさらに備え、
前記第１不純物領域は、前記第１面から前記ベース領域よりも深く形成され、かつ前記ベース領域よりも低い不純物濃度を有する、請求項１に記載の半導体装置。
【請求項６】
前記第１面の上に配置されたソース電極と、
前記ソース電極と前記第１ソース領域とに接続された第１導電層と、
前記ソース電極と前記第１不純物領域とに接続された第２導電層とをさらに備え、
前記第１導電層は、前記第２導電層よりも前記第１面から深く前記半導体基板の内部に延びている、請求項５に記載の半導体装置。
【請求項７】
前記第１ゲート用溝の壁面と前記第１ゲート電極との間に配置されたゲート絶縁層をさらに備え、
前記ゲート絶縁層は、前記第１面から第１の深さまでの第１領域においては第１の膜厚を有し、かつ前記第１の深さから前記第２面側の第２の深さまでの第２領域においては前記第１の膜厚よりも厚い第２の膜厚を有し、
前記第１不純物領域は、前記第１面から前記第１の深さよりも前記第２面側に深い位置まで延在している、請求項５に記載の半導体装置。
【請求項８】
前記第１ソース領域とｐｎ接合を構成し、かつ前記第１ゲート電極と絶縁しながら対向する第２導電型の第１ベース領域と、
前記第２ソース領域とｐｎ接合を構成し、かつ前記第２ゲート電極と絶縁しながら対向する第２導電型の第２ベース領域と、
前記第１ベース領域に接続され、かつ前記第１ベース領域から前記第２面に向かって延びる第２導電型の第１カラム領域と、
前記第２ベース領域に接続され、かつ前記第２ベース領域から前記第２面に向かって延びる第２導電型の第２カラム領域とをさらに備えた、請求項２に記載の半導体装置。
【請求項９】
前記第１ソース領域とｐｎ接合を構成し、かつ前記第１ゲート電極と絶縁しながら対向する第２導電型の第１ベース領域と、
前記第２ソース領域とｐｎ接合を構成し、かつ前記第２ゲート電極と絶縁しながら対向する第２導電型の第２ベース領域と、
前記第１ベース領域および前記第２ベース領域の各々とｐｎ接合を構成する第１導電型のエピタキシャル領域と、
前記第１トランジスタ素子の配置領域と前記第２トランジスタ素子の配置領域との間に位置する前記エピタキシャル領域の中に配置されたフローティング電位で第２導電型のカラム領域とをさらに備えた、請求項２に記載の半導体装置。
【請求項１０】
双方向スイッチを有する半導体装置の製造方法であって、
互いに対向する第１面および第２面を有し、かつ前記第１面から前記第２面に向かって延びる第１ゲート用溝を有する半導体基板を形成する工程と、
前記第２面に配置された第１導電型の第１ドレイン領域と、前記第１面に配置された第１導電型の第１ソース領域と、前記第１ゲート用溝の内部に配置された第１ゲート電極とを含み、かつ前記双方向スイッチに含まれる第１トランジスタ素子を形成する工程と、
前記第１トランジスタ素子の配置領域の外側において前記第１ゲート用溝の側壁に接し、かつ前記第１ソース領域と電気的に接続された第２導電型の第１不純物領域を形成する工程とを備えた、半導体装置の製造方法。
【請求項１１】
前記半導体基板に、前記第１面から前記第２面に向かって延びる第２ゲート用溝を形成する工程と、
前記第２面に配置された第１導電型の第２ドレイン領域と、前記第１面に配置された第１導電型の第２ソース領域と、前記第２ゲート用溝の内部に配置された第２ゲート電極とを含み、かつ前記双方向スイッチに含まれる第２トランジスタ素子を形成する工程と、
前記第２トランジスタ素子の配置領域の外側において前記第２ゲート用溝の側壁に接し、かつ前記第２ソース領域と電気的に接続された第２導電型の第２不純物領域を形成する工程とをさらに備えた、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１不純物領域と前記第２不純物領域とは互いに分離するように形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１ソース領域とｐｎ接合を構成し、かつ前記第１ゲート電極と絶縁しながら対向する第２導電型の第１ベース領域を形成する工程をさらに備え、
前記第１不純物領域は、前記第１ベース領域と同じ工程で形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記第１ソース領域とｐｎ接合を構成し、かつ前記第１ゲート電極と絶縁しながら対向する第２導電型の第１ベース領域を形成する工程をさらに備え、
前記第１不純物領域々は、前記第１ベース領域と異なる工程で形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記第１ソース領域とｐｎ接合を構成し、かつ前記第１ゲート電極と絶縁しながら対向する第２導電型の第１ベース領域を形成する工程と、
前記第２ソース領域とｐｎ接合を構成し、かつ前記第２ゲート電極と絶縁しながら対向する第２導電型の第２ベース領域を形成する工程と、
前記第１ベース領域から前記第２面に向かって延びる第２導電型の第１カラム領域および前記第２ベース領域から前記第２面に向かって延びる第２導電型の第２カラム領域の少なくとも１つのカラム領域を形成する工程とをさらに備えた、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、たとえば双方向スイッチを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
双方向スイッチを有する半導体装置は、たとえば特開２００４−２７４０３９号公報（特許文献１）、特開２００７−２０１３３８号公報（特許文献２）、特開２００６−１４７７００号公報（特許文献３）に記載されている。
【０００３】
特許文献１〜３においては、双方向スイッチを構成する縦型の第１ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ素子と第２ＭＯＳトランジスタ素子とが１つのチップ内において交互に配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２７４０３９号公報
【特許文献２】特開２００７−２０１３３８号公報
【特許文献３】特開２００６−１４７７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１〜３に記載のように第１ＭＯＳトランジスタ素子の配置領域と第２ＭＯＳトランジスタ素子の配置領域とが交互に配置された構成では、第１ＭＯＳトランジスタ素子の配置領域と第２ＭＯＳトランジスタ素子の配置領域との分離幅を縮小させつつ、製造工程を簡略化することが求められている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態の半導体装置は、双方向スイッチを有する半導体装置である。この半導体装置は、半導体基板と、第１トランジスタ素子と、第２導電型の第１不純物領域とを備えている。半導体基板は、互いに対向する第１面および第２面を有し、かつ第１面から第２面に向かって延びる第１ゲート用溝を有している。第１トランジスタ素子は、第２面に配置された第１導電型の第１ドレイン領域と、第１面に配置された第１導電型の第１ソース領域と、第１ゲート用溝の内部に配置された第１ゲート電極とを含み、かつ双方向スイッチに含まれている。第１不純物領域は、第１トランジスタ素子の配置領域の外側において第１ゲート用溝の側壁に接し、かつ第１ソース領域と電気的に接続されている。
【０００８】
一実施の形態の半導体装置の製造方法は、双方向スイッチを有する半導体装置の製造方法であって、以下の工程を備えている。
【０００９】
互いに対向する第１面および第２面を有し、かつ前記第１面から前記第２面に向かって延びる第１ゲート用溝を有する半導体基板が形成される。第２面に配置された第１導電型の第１ドレイン領域と、第１面に配置された第１導電型の第１ソース領域と、第１ゲート用溝の内部に配置された第１ゲート電極とを含み、かつ双方向スイッチに含まれる第１トランジスタ素子が形成される。第１トランジスタ素子の配置領域の外側において第１ゲート用溝の側壁に接し、かつ第１ソース領域と電気的に接続された第２導電型の第１不純物領域が形成される。
【発明の効果】
【００１０】
前記一実施の形態によれば、第１ＭＯＳトランジスタ素子の配置領域と第２ＭＯＳトランジスタ素子の配置領域との分離幅を縮小させつつ、製造工程を簡略化できる半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】各実施の形態における半導体装置を適用した保護回路の一例を示す図である。
【図２】実施の形態１における半導体装置の構成を示す平面図である。
【図３】図２の領域ＲＡを拡大して示す部分拡大平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。
【図６】実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。
【図７】実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。
【図８】実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。
【図９】実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第９工程を示す断面図である。
【図１４】実施の形態１における半導体装置の製造方法の第１０工程を示す断面図である。
【図１５】比較例１におけるオン電流の経路を説明するための断面図である。
【図１６】第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとの分割数を変えた場合の抵抗値の変化を示す図である。
【図１７】比較例２における半導体装置の構成を示す断面図である。
【図１８】比較例３における半導体装置の構成を示す断面図である。
【図１９】実施の形態２における半導体装置の構成を示す断面図である。
【図２０】実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。
【図２１】実施の形態２における半導体装置の製造方法の第２工程を示す断面図である。
【図２２】実施の形態２における半導体装置の製造方法の第３工程を示す断面図である。
【図２３】実施の形態２における半導体装置の製造方法の第４工程を示す断面図である。
【図２４】実施の形態２における半導体装置の製造方法の第５工程を示す断面図である。
【図２５】実施の形態３における半導体装置の構成を示す断面図である。
【図２６】実施の形態４における半導体装置の構成を示す断面図である。
【図２７】実施の形態５における半導体装置の構成を示す断面図であり、図２８のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。
【図２８】実施の形態５における半導体装置の構成を示す平面図である。
【図２９】実施の形態５における半導体装置の製造方法の第１工程を示す断面図である。
【図３０】実施の形態５における半導体装置の製造方法の第２工程を示す断面図である。
【図３１】実施の形態５における半導体装置の製造方法の第３工程を示す断面図である。
【図３２】実施の形態５における半導体装置の製造方法の第４工程を示す断面図である。
【図３３】実施の形態５における半導体装置の製造方法の第５工程を示す断面図である。
【図３４】実施の形態５における半導体装置の製造方法の第６工程を示す断面図である。
【図３５】実施の形態５における半導体装置の製造方法の第７工程を示す断面図である。
【発明を実施するための形態】
【００１２】
はじめに、以下の各実施の形態における半導体装置の使用態様について説明する。
（半導体装置の使用態様）
図１に示されるように、この回路は、たとえば二次電池ＳＢＡの保護回路である。二次電池ＳＢＡは、たとえばリチウムイオン電池である。この二次電池ＳＢＡに対して、半導体装置ＳＥＤと、制御部ＰＣＰとが接続されている。
【００１３】
半導体装置ＳＥＤは、双方向スイッチを有している。この双方向スイッチは、第１ＭＯＳトランジスタＦＭＴＲと第２ＭＯＳトランジスタＳＭＴＲとを有している。第１ＭＯＳトランジスタＦＭＴＲと第２ＭＯＳトランジスタＳＭＴＲとは、互いに電気的に直列に接続されている。
【００１４】
具体的には、第１ＭＯＳトランジスタＦＭＴＲのドレインＤと第２ＭＯＳトランジスタＳＭＴＲのドレインＤとが互いに電気的に接続されている。第１ＭＯＳトランジスタＦＭＴＲのソースＳ１は、保護回路のマイナス（−）端子に電気的に接続されている。第２ＭＯＳトランジスタＳＭＴＲのソースＳ２は、二次電池ＳＢＡのマイナス電極に接続されている。
【００１５】
二次電池ＳＢＡのプラス（＋）電極は、保護回路のプラス端子に電気的に接続されている。第１ＭＯＳトランジスタＦＭＴＲの第１ゲートＧ１と第２ＭＯＳトランジスタＳＭＴＲの第２ゲートＧ２との各々は、制御部ＰＣＰに電気的に接続されている。
【００１６】
この保護回路において二次電池ＳＢＡを充電する場合、まず保護回路のマイナス端子およびプラス端子に外部電源ＥＢＡが接続される。また、制御部ＰＣＰからの信号によって、半導体装置ＳＥＤでは、第１ＭＯＳトランジスタＦＭＴＲおよび第２ＭＯＳトランジスタＳＭＴＲの双方がオンの状態になる。外部電源ＥＢＡから矢印Ｙ１の向きに電流が流れることで、二次電池ＳＢＡが充電される。
【００１７】
充電が完了すると、制御部ＰＣＰは、充電が完了したことを検知して、第１ＭＯＳトランジスタＦＭＴＲをオフの状態に制御する。これにより、回路が遮断されて、二次電池ＳＢＡへの過充電が防止される。
【００１８】
次に、二次電池ＳＢＡを放電する場合、保護回路のマイナス端子およびプラス端子に負荷（図示せず）が接続される。また、制御部ＰＣＰからの信号によって、半導体装置ＳＥＤでは、第１ＭＯＳトランジスタＦＭＴＲおよび第２ＭＯＳトランジスタＳＭＴＲの双方がオンの状態になる。二次電池ＳＢＡから負荷へ矢印Ｙ２の向きに電流が流れることで、二次電池ＳＢＡに蓄えられた電気の量は減少して二次電池ＳＢＡは放電される。
【００１９】
放電が完了すると、制御部ＰＣＰは、放電が完了したことを検知し、第２ＭＯＳトランジスタＳＭＴＲをオフの状態に制御する。これにより、回路が遮断されて、二次電池ＳＢＡからの過放電が防止される。
【００２０】
以下、第１ＭＯＳトランジスタＦＭＴＲと第２ＭＯＳトランジスタＳＭＴＲとを備えた半導体装置ＳＥＤについて説明する。
【００２１】
（実施の形態１）
図２および図３に示されるように、本実施の形態の半導体装置ＳＥＤは、上記のとおり、第１ＭＯＳトランジスタＦＭＴＲと第２ＭＯＳトランジスタＳＭＴＲとを有している。
【００２２】
第１ＭＯＳトランジスタＦＭＴＲは、複数の第１ＭＯＳトランジスタ素子ＦＭＴＥを有している。複数の第１ＭＯＳトランジスタ素子ＦＭＴＥは、複数の第１ＭＯＳトランジスタ配置領域ＦＭＴＡ（図３）に分かれて配置されている。
【００２３】
図３に示されるように、第１ＭＯＳトランジスタ配置領域ＦＭＴＡは、平面視において第１ゲート用溝ＴＲ１の外周壁にて取り囲まれる領域（図中一点鎖線で取り囲まれる領域）である。１つの第１ＭＯＳトランジスタ配置領域ＦＭＴＡには、複数の第１ＭＯＳトランジスタ素子ＦＭＴＥが配置されている。本実施の形態では、１つの第１ＭＯＳトランジスタ配置領域ＦＭＴＡにたとえば２つの第１ＭＯＳトランジスタ素子ＦＭＴＥが配置されている。しかし、１つの第１ＭＯＳトランジスタ配置領域ＦＭＴＡに配置される第１ＭＯＳトランジスタ素子ＦＭＴＥの個数は、２つ以上の複数または１つの単数であってもよい。
【００２４】
図２および図３に示されるように、第２ＭＯＳトランジスタＳＭＴＲは、複数の第２ＭＯＳトランジスタ素子ＳＭＴＥを有している。複数の第２ＭＯＳトランジスタ素子ＳＭＴＥは、複数の第２ＭＯＳトランジスタ配置領域ＳＭＴＡ（図３）に分かれて配置されている。
【００２５】
図３に示されるように、第２ＭＯＳトランジスタ配置領域ＳＭＴＡは、平面視において第２ゲート用溝ＴＲ２の外周壁にて取り囲まれる領域（図中二点鎖線で取り囲まれる領域）である。１つの第２ＭＯＳトランジスタ配置領域ＳＭＴＡには、複数の第２ＭＯＳトランジスタ素子ＳＭＴＥが配置されている。本実施の形態では、１つの第２ＭＯＳトランジスタ配置領域ＳＭＴＡにたとえば２つの第２ＭＯＳトランジスタ素子ＳＭＴＥが配置されている。しかし、１つの第２ＭＯＳトランジスタ配置領域ＳＭＴＡに配置される第２ＭＯＳトランジスタ素子ＳＭＴＥの個数は、２つ以上の複数または１つの単数であってもよい。
【００２６】
図２および図３に示されるように、第１ＭＯＳトランジスタ配置領域ＦＭＴＡおよび第２ＭＯＳトランジスタ配置領域ＳＭＴＡは、平面視において交互に配置されている。１つの第１ＭＯＳトランジスタ配置領域ＦＭＴＡ内には、１つの第１ソース電極Ｓ１が配置されている。この第１ソース電極Ｓ１は、後述するようにプラグ導電層ＰＬを介在して第１ＭＯＳトランジスタ素子ＦＭＴＥの第１ソース領域に電気的に接続されている。１つの第１ソース電極Ｓ１は、複数の第１ＭＯＳトランジスタ素子ＦＭＴＥと電気的に接続されている。
【００２７】
１つの第２ＭＯＳトランジスタ配置領域ＳＭＴＡ内には、１つの第２ソース電極Ｓ２が配置されている。この第２ソース電極Ｓ２は、後述するようにプラグ導電層ＰＬを介在して第２ＭＯＳトランジスタ素子ＳＭＴＥの第２ソース領域に電気的に接続されている。１つの第２ソース電極Ｓ２は、複数の第２ＭＯＳトランジスタ素子ＳＭＴＥと電気的に接続されている。
【００２８】
１つの第１ＭＯＳトランジスタ配置領域ＦＭＴＡ内の第１ゲート用溝ＴＲ１の内部には、後述するように第１ゲート電極Ｇ１が配置されている。複数の第１ゲート電極Ｇ１の各々は、プラグ導電層ＰＬを介在して第１ゲート配線層ＧＩＮ１に電気的に接続されている。この第１ゲート配線層ＧＩＮ１は、第１ゲートパッドＧＰ１に電気的に接続されている。
【００２９】
これにより、複数の第１ＭＯＳトランジスタ配置領域ＦＭＴＡの各々の第１ゲート電極Ｇ１は、プラグ導電層ＰＬおよび第１ゲート配線層ＧＩＮ１を介在して第１ゲートパッドＧＰ１に電気的に接続されている。
【００３０】
１つの第２ＭＯＳトランジスタ配置領域ＳＭＴＡ内の第２ゲート用溝ＴＲ２の内部には、後述するように第２ゲート電極Ｇ２が配置されている。複数の第２ゲート電極Ｇ２の各々は、プラグ導電層ＰＬを介在して第２ゲート配線層ＧＩＮ２に電気的に接続されている。この第２ゲート配線層ＧＩＮ２は、第２ゲートパッドＧＰ２に電気的に接続されている。
【００３１】
これにより、複数の第２ＭＯＳトランジスタ配置領域ＳＭＴＡの各々の第２ゲート電極Ｇ２は、プラグ導電層ＰＬおよび第２ゲート配線層ＧＩＮ２を介在して第２ゲートパッドＧＰ２に電気的に接続されている。
【００３２】
図４に示されるように、半導体基板ＳＵＢは、互いに対向する第１面ＦＳと第２面ＳＳとを有している。この半導体基板ＳＵＢには、複数の第１ＭＯＳトランジスタ素子ＦＭＴＥと、複数の第２ＭＯＳトランジスタ素子ＳＭＴＥとが形成されている。
【００３３】
複数の第１ＭＯＳトランジスタ素子ＦＭＴＥの各々および複数の第２ＭＯＳトランジスタ素子ＳＭＴＥの各々は、縦型トレンチゲート構造を有している。
【００３４】
半導体基板ＳＵＢは、第１ＭＯＳトランジスタ配置領域ＦＭＴＡ内の第１面ＦＳに第１ゲート用溝ＴＲ１を有している。また半導体基板ＳＵＢは、第２ＭＯＳトランジスタ配置領域ＳＭＴＡ内の第１面ＦＳに第２ゲート用溝ＴＲ２を有している。
【００３５】
第１ＭＯＳトランジスタ配置領域ＦＭＴＡ内の半導体基板ＳＵＢには、第１ドレイン領域ＤＲと、第１エピタキシャル領域ＥＲと、第１ベース領域ＢＲ１と、第１ソース領域ＳＲ１とが配置されている。
【００３６】
第１ドレイン領域ＤＲは、ｎ型の導電型を有し、かつ半導体基板ＳＵＢの第２面ＳＳに配置されている。第１エピタキシャル領域ＥＲは、ｎ型の導電型を有し、かつ第１ドレイン領域ＤＲよりも低いｎ型不純物濃度を有している。第１エピタキシャル領域ＥＲは、第１ドレイン領域ＤＲの第１面ＦＳ側に位置し、かつ第１ドレイン領域ＤＲに接している。
【００３７】
第１ソース領域ＳＲ１は、ｎ型の導電型を有し、かつ半導体基板ＳＵＢの第１面ＦＳに配置されている。第１ベース領域ＢＲ１は、ｐ型の導電型を有し、かつ第１ソース領域ＳＲ１と第１エピタキシャル領域ＥＲとの間に配置されている。第１ベース領域ＢＲ１は、第１ソース領域ＳＲ１および第１エピタキシャル領域ＥＲの各々とｐｎ接合を構成している。
【００３８】
第１ゲート用溝ＴＲ１は、第１面ＦＳから第１ドレイン領域ＤＲに達するように延びている。これによりオン電流は、第１ゲート用溝ＴＲ１の側壁および底壁に沿って流れる。第１ゲート用溝ＴＲ１の内部には、第１ゲート電極Ｇ１が配置されている。第１ゲート電極Ｇ１は、たとえば不純物が導入された多結晶シリコンよりなっている。第１ゲート用溝ＴＲ１の壁面と第１ゲート電極Ｇ１との間には、第１ゲート絶縁層ＧＩ１が配置されている。
【００３９】
第１ゲート絶縁層ＧＩ１は、第１薄膜部ＦＧＩ１と、第１厚膜部ＳＧＩ１とを有している。第１薄膜部ＦＧＩ１における第１ゲート絶縁層ＧＩ１の厚みは、第１厚膜部ＳＧＩ１における第１ゲート絶縁層ＧＩ１の厚みよりも薄い。
【００４０】
第１薄膜部ＦＧＩ１は、第１厚膜部ＳＧＩ１よりも第１面ＦＳ側に位置している。第１薄膜部ＦＧＩ１は、第１面ＦＳから第１深さ位置まで延在している。第１厚膜部ＳＧＩ１は、第１深さ位置からその第１深さ位置よりも第２面ＳＳ側に位置する第２深さ位置まで延在している。第２深さ位置は、第１ゲート用溝ＴＲ１の底部の深さ位置である。
【００４１】
第１ゲート電極Ｇ１は、第１幅広部ＦＧ１と、第１幅狭部ＳＧ１とを有している。第１幅広部ＦＧ１における第１ゲート電極Ｇ１の幅は、第１幅狭部ＳＧ１における第１ゲート電極Ｇ１の幅よりも大きい。
【００４２】
第１幅広部ＦＧ１は、第１幅狭部ＳＧ１よりも第１面ＦＳ側に位置している。第１幅広部ＦＧ１は、第１面ＦＳから上記第１深さ位置まで延在している。第１幅狭部ＳＧ１は、第１深さ位置からその第１深さ位置よりも第２面ＳＳ側に深い位置まで延在している。
【００４３】
第１ゲート用溝ＴＲ１は、第１浅溝部ＦＴＲ１と、第１深溝部ＳＴＲ１とを有している。第１浅溝部ＦＴＲ１は第１薄膜部ＦＧＩ１に接する部分であり、第１深溝部ＳＴＲ１は第１厚膜部ＳＧＩ１に接する部分である。第１浅溝部ＦＴＲ１は、第１深溝部ＳＴＲ１よりも第１面ＦＳ側に位置している。
【００４４】
第１ＭＯＳトランジスタ配置領域ＦＭＴＡの外側において、第１ゲート用溝ＴＲ１の側壁に接するように第１不純物領域ＡＩＲ１が配置されている。第１不純物領域ＡＩＲ１は、ｐ型の導電型であり、第１面ＦＳに配置されている。第１不純物領域ＡＩＲ１は、第１エピタキシャル領域ＥＲとｐｎ接合を構成している。第１不純物領域ＡＩＲ１の下部（第２面ＳＳ側端部）は、上記第１深さ位置よりも第１面ＦＳ側に位置している。第１不純物領域ＡＩＲ１の下部（第２面ＳＳ側端部）は、上記第１深さ位置と同じ深さ位置に位置していてもよい。第１不純物領域ＡＩＲ１は、図３に示されるように平面視において第１ゲート用溝ＴＲ１の周囲を取り囲んでいる。
【００４５】
図４に示されるように、第２ＭＯＳトランジスタ配置領域ＳＭＴＡ内の半導体基板ＳＵＢには、第２ドレイン領域ＤＲと、第２エピタキシャル領域ＥＲと、第２ベース領域ＢＲ２と、第２ソース領域ＳＲ２とが配置されている。
【００４６】
第２ドレイン領域ＤＲは、ｎ型の導電型を有し、かつ半導体基板ＳＵＢの第２面ＳＳに形成されている。この第２ドレイン領域ＤＲは、第１ドレイン領域ＤＲと電気的に接続されている。第２ドレイン領域ＤＲは、第１ドレイン領域ＤＲと共通の不純物領域から構成されている。
【００４７】
第２エピタキシャル領域ＥＲは、ｎ型の導電型を有し、かつ第１ドレイン領域ＤＲよりも低いｎ型不純物濃度を有している。第１エピタキシャル領域ＥＲは、第１ドレイン領域ＤＲの第１面ＦＳ側に位置し、かつ第１ドレイン領域ＤＲに接している。
【００４８】
第２エピタキシャル領域ＥＲは、第１エピタキシャル領域ＥＲと電気的に接続されている。第２エピタキシャル領域ＥＲは、第１エピタキシャル領域ＥＲと共通の不純物領域から構成されている。
【００４９】
第２ソース領域ＳＲ２は、ｎ型の導電型を有し、かつ半導体基板ＳＵＢの第１面ＦＳに形成されている。第２ベース領域ＢＲ２は、ｐ型の導電型を有し、かつ第２ソース領域ＳＲ２と第２エピタキシャル領域ＥＲとの間に配置されている。第２ベース領域ＢＲ２は、第２ソース領域ＳＲ２および第２エピタキシャル領域ＥＲの各々とｐｎ接合を構成している。
【００５０】
第２ゲート用溝ＴＲ２は、第１面ＦＳから第２ドレイン領域ＤＲに達するように延びている。これによりオン電流は、第２ゲート用溝ＴＲ２の側壁および底壁に沿って流れる。第２ゲート用溝ＴＲ２の内部には、第２ゲート電極Ｇ２が配置されている。第２ゲート電極Ｇ２は、たとえば不純物が導入された多結晶シリコンよりなっている。第２ゲート用溝ＴＲ２の壁面と第２ゲート電極Ｇ２との間には、第２ゲート絶縁層ＧＩ２が配置されている。
【００５１】
第２ゲート絶縁層ＧＩ２は、第２薄膜部ＦＧＩ２と、第２厚膜部ＳＧＩ２とを有している。第２薄膜部ＦＧＩ２における第２ゲート絶縁層ＧＩ２の厚みは、第２厚膜部ＳＧＩ２における第２ゲート絶縁層ＧＩ２の厚みよりも薄い。
【００５２】
第２薄膜部ＦＧＩ２は、第２厚膜部ＳＧＩ２よりも第１面ＦＳ側に位置している。第２薄膜部ＦＧＩ２は、第１面ＦＳから第１深さ位置まで延在している。第２厚膜部ＳＧＩ２は、第１深さ位置からその第１深さ位置よりも第２面ＳＳ側に位置する第２深さ位置まで延在している。第２深さ位置は、第２ゲート用溝ＴＲ２の底部の深さ位置である。
【００５３】
第２ゲート電極Ｇ２は、第２幅広部ＦＧ２と、第２幅狭部ＳＧ２とを有している。第２幅広部ＦＧ２における第２ゲート電極Ｇ２の幅は、第２幅狭部ＳＧ２における第２ゲート電極Ｇ２の幅よりも大きい。
【００５４】
第２幅広部ＦＧ２は、第２幅狭部ＳＧ２よりも第１面ＦＳ側に位置している。第２幅広部ＦＧ２は、第１面ＦＳから上記第１深さ位置まで延在している。第２幅狭部ＳＧ２は、第１深さ位置からその第１深さ位置よりも第２面ＳＳ側に深い位置まで延在している。
【００５５】
第２ゲート用溝ＴＲ２は、第２浅溝部ＦＴＲ２と、第２深溝部ＳＴＲ２とを有している。第２浅溝部ＦＴＲ２は第２薄膜部ＦＧＩ２に接する部分であり、第２深溝部ＳＴＲ２は第２厚膜部ＳＧＩ２に接する部分である。第２浅溝部ＦＴＲ２は、第２深溝部ＳＴＲ２よりも第１面ＦＳ側に位置している。
【００５６】
第１薄膜部ＦＧＩ１が延在する第１の深さ位置と、第２薄膜部ＦＧＩ２が延在する第１の深さ位置とは略同じである。第１厚膜部ＳＧＩ１が延在する第２の深さ位置と、第２厚膜部ＳＧＩ２が延在する第２の深さ位置とは略同じである。また第１幅狭部ＳＧ１の第２面ＳＳ側の端部の深さ位置と、第２幅狭部ＳＧ２の第２面ＳＳ側の端部の深さ位置とは略同じである。
【００５７】
第２ＭＯＳトランジスタ配置領域ＳＭＴＡの外側において、第２ゲート用溝ＴＲ２の側壁に接するように第２不純物領域ＡＩＲ２が配置されている。第２不純物領域ＡＩＲ２は、ｐ型の導電型であり、第１面ＦＳに配置されている。第２不純物領域ＡＩＲ２は、第２エピタキシャル領域ＥＲとｐｎ接合を構成している。第２不純物領域ＡＩＲ２の下部（第２面ＳＳ側端部）は、上記第１深さ位置よりも第１面ＦＳ側に位置している。第２不純物領域ＡＩＲ２の下部（第２面ＳＳ側端部）は、上記第１深さ位置と同じ深さ位置に位置していてもよい。第２不純物領域ＡＩＲ２は、図３に示されるように平面視において第１ゲート用溝ＴＲ１の周囲を取り囲んでいる。
【００５８】
第１不純物領域ＡＩＲ１と第２不純物領域ＡＩＲ２とは、互いに分離している。特に第１ＭＯＳトランジスタ配置領域ＦＭＴＡと第２ＭＯＳトランジスタ配置領域ＳＭＴＡとの間の分離領域ＳＰＲにおいて、第１不純物領域ＡＩＲ１と第２不純物領域ＡＩＲ２とは、エピタキシャル領域ＥＲ（第１または第２エピタキシャル領域ＥＲ）を挟んで互いに分離している。
【００５９】
半導体基板ＳＵＢの第１面ＦＳの上には、層間絶縁層ＩＩ１が配置されている。層間絶縁層ＩＩ１には、層間絶縁層ＩＩ１の上面から半導体基板ＳＵＢの第１面ＦＳに達する複数のコンタクトホールＣＨが設けられている。複数のコンタクトホールＣＨの各々は、半導体基板ＳＵＢの第１面ＦＳから同じ深さで第２面ＳＳ側へ延びている。複数のコンタクトホールＣＨの各々の内部には、たとえばタングステン（Ｗ）よりなるプラグ導電層ＰＬが埋め込まれている。
【００６０】
第１ＭＯＳトランジスタ配置領域ＦＭＴＡ内のコンタクトホールＣＨは、半導体基板ＳＵＢの第１面ＦＳから第１ソース領域ＳＲ１を貫通して第１ベース領域ＢＲ１に達している。このため第１ＭＯＳトランジスタ配置領域ＦＭＴＡ内のコンタクトホールＣＨ内を埋め込むプラグ導電層ＰＬは、第１ソース領域ＳＲ１および第１ベース領域ＢＲ１に接している。
【００６１】
層間絶縁層ＩＩ１の上面から第１不純物領域ＡＩＲ１に達するコンタクトホールＣＨ内にもプラグ導電層ＰＬが埋め込まれている。
【００６２】
第１ＭＯＳトランジスタ配置領域ＦＭＴＡの真上に位置するように、層間絶縁層ＩＩ１の上面には第１ソース電極Ｓ１が配置されている。第１ソース電極Ｓ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡ内のコンタクトホールＣＨを埋め込むプラグ導電層ＰＬと、第１不純物領域ＡＩＲ１に達するコンタクトホールＣＨ内を埋め込むプラグ導電層ＰＬとの各々に接続されている。これにより第１ソース電極Ｓ１は、第１ソース領域ＳＲ１、第１ベース領域ＢＲ１および第１不純物領域ＡＩＲ１にプラグ導電層ＰＬを介在して電気的に接続されている。第１不純物領域ＡＩＲ１は、第１ソース電極Ｓ１と同電位（第１ソース電位）にされている。
【００６３】
第１ソース電極Ｓ１は、複数の第１ＭＯＳトランジスタ素子ＦＭＴＥの真上に配置されており、かつ複数の第１ＭＯＳトランジスタ素子ＦＭＴＥと電気的に接続されている。
【００６４】
第２ＭＯＳトランジスタ配置領域ＳＭＴＡ内のコンタクトホールＣＨは、半導体基板ＳＵＢの第１面ＦＳから第２ソース領域ＳＲ２を貫通して第２ベース領域ＢＲ２に達している。このため第２ＭＯＳトランジスタ配置領域ＳＭＴＡ内のコンタクトホールＣＨ内を埋め込むプラグ導電層ＰＬは、第２ソース領域ＳＲ２および第２ベース領域ＢＲ２に接している。
【００６５】
層間絶縁層ＩＩ１の上面から第２不純物領域ＡＩＲ２に達するコンタクトホールＣＨ内にもプラグ導電層ＰＬが埋め込まれている。
【００６６】
第２ＭＯＳトランジスタ配置領域ＳＭＴＡの真上に位置するように、層間絶縁層ＩＩ１の上面には第２ソース電極Ｓ２が配置されている。第２ソース電極Ｓ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡ内のコンタクトホールＣＨを埋め込むプラグ導電層ＰＬと、第２不純物領域ＡＩＲ２に達するコンタクトホールＣＨ内を埋め込むプラグ導電層ＰＬとの各々に接続されている。これにより第２ソース電極Ｓ２は、第２ソース領域ＳＲ２、第２ベース領域ＢＲ２および第２不純物領域ＡＩＲ２にプラグ導電層ＰＬを介在して電気的に接続されている。第２不純物領域ＡＩＲ２は、第２ソース電極Ｓ２と同電位（第２ソース電位）にされている。
【００６７】
第２ソース電極Ｓ２は、複数の第２ＭＯＳトランジスタ素子ＳＭＴＥの真上に配置されており、かつ複数の第２ＭＯＳトランジスタ素子ＳＭＴＥと電気的に接続されている。
【００６８】
第１ソース電極Ｓ１および第２ソース電極Ｓ２の各々を覆うように層間絶縁層ＩＩ１の上に層間絶縁層ＩＩ２が形成されている。また半導体基板ＳＵＢの第２面ＳＳには、裏面電極（ドレイン電極）は形成されていない。
【００６９】
次に、本実施の形態の半導体装置の製造方法について図４〜図１４を用いて説明する。
図５に示されるように、ドレイン領域ＤＲの上に、エピタキシャル成長によってｎ-エピタキシャル領域ＥＲが形成される。これにより第２面ＳＳにドレイン領域ＤＲが位置し、かつ第１面ＦＳにｎ-エピタキシャル領域ＥＲが位置する半導体基板ＳＵＢが形成される。上記ドレイン領域ＤＲは、上記の第１ドレイン領域および第２ドレイン領域となる領域である。またエピタキシャル領域ＥＲは、上記の第１エピタキシャル領域および第２エピタキシャル領域となる領域である。
【００７０】
この後、通常の写真製版技術およびエッチング技術により、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの第１面ＦＳには第１浅溝部ＦＴＲ１が、第２ＭＯＳトランジスタ配置領域ＳＭＴＡの第１面ＦＳには第２浅溝部ＦＴＲ２が形成される。
【００７１】
図６に示されるように、半導体基板ＳＵＢの第１面ＦＳ、第１浅溝部ＦＴＲ１および第２浅溝部ＦＴＲ２の壁面を覆うようにマスク層ＭＬ１が形成される。このマスク層ＭＬ１は、たとえばシリコン窒化膜より形成される。この後、マスク層ＭＬ１が選択的に除去される。これにより第１浅溝部ＦＴＲ１の底面の一部および第２浅溝部ＦＴＲ２の底面の一部の各々がマスク層ＭＬ１から露出する。
【００７２】
この後、マスク層ＭＬ１から露出した第１浅溝部ＦＴＲ１の底面の一部および第２浅溝部ＦＴＲ２の底面の一部の各々がエッチングにより除去される。
【００７３】
図７に示されるように、上記のエッチングにより、第１浅溝部ＦＴＲ１の下側に第１深溝部ＳＴＲ１が形成される。また第２浅溝部ＦＴＲ２の下側に第２深溝部ＳＴＲ２が形成される。第１深溝部ＳＴＲ１は、第１浅溝部ＦＴＲ１の幅よりも小さい幅を有するように形成される。また第２深溝部ＳＴＲ２は、第２浅溝部ＦＴＲ２の幅よりも小さい幅を有するように形成される。第１浅溝部ＦＴＲ１と第１深溝部ＳＴＲ１とにより第１ゲート用溝ＴＲ１が構成され、第２浅溝部ＦＴＲ２と第２深溝部ＳＴＲ２とにより第２ゲート用溝ＴＲ２が構成される。
【００７４】
図８に示されるように、マスク層ＭＬ１が形成された状態で、半導体基板ＳＵＢが酸化雰囲気中で酸化される。この酸化により、マスク層ＭＬ１から露出した第１深溝部ＳＴＲ１の壁面および第２深溝部ＳＴＲ２の壁面が酸化される。これにより、第１深溝部ＳＴＲ１の壁面にシリコン酸化膜よりなる絶縁層ＳＧＩ１が形成され、かつ第２深溝部ＳＴＲ２の壁面にシリコン酸化膜よりなる絶縁層ＳＧＩ２が形成される。この後、マスク層ＭＬ１が選択的にエッチング除去される。
【００７５】
図９に示されるように、上記マスク層ＭＬ１のエッチング除去により、半導体基板ＳＵＢの第１面ＦＳ、第１浅溝部ＦＴＲ１の壁面および第２浅溝部ＦＴＲ２の壁面の各々が露出する。
【００７６】
図１０に示されるように、第１浅溝部ＦＴＲ１の壁面および第２浅溝部ＦＴＲ２の壁面の各々が酸化される。これにより第１浅溝部ＦＴＲ１の壁面にシリコン酸化膜よりなる絶縁層ＦＧＩ１が形成され、かつ第２浅溝部ＦＴＲ２の壁面にシリコン酸化膜よりなる絶縁層ＦＧＩ２が形成される。
【００７７】
絶縁層ＦＧＩ１は絶縁層ＳＧＩ１よりも膜厚が薄くなるように形成される。絶縁層ＦＧＩ１と絶縁層ＦＧＩ１とにより第１ゲート絶縁層ＧＩ１が構成される。また絶縁層ＦＧＩ２は絶縁層ＳＧＩ２よりも膜厚が薄くなるように形成される。絶縁層ＦＧＩ２と絶縁層ＦＧＩ２とにより第２ゲート絶縁層ＧＩ２が構成される。
【００７８】
図１１に示されるように、第１ゲート用溝ＴＲ１の内部に第１ゲート電極Ｇ１が形成される。第１ゲート電極Ｇ１は、第１浅溝部ＦＴＲ１を埋め込む部分ＦＧ１の幅が第１深溝部ＳＴＲ１を埋め込む部分ＳＧ１の幅よりも大きくなるように形成される。
【００７９】
また第２ゲート用溝ＴＲ２の内部に第２ゲート電極Ｇ２が形成される。第２ゲート電極Ｇ２は、第２浅溝部ＦＴＲ２を埋め込む部分ＦＧ２の幅が第２深溝部ＳＴＲ２を埋め込む部分ＳＧ２の幅よりも大きくなるように形成される。
【００８０】
図１２に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｐ型の不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、第１ベース領域ＢＲ１、第２ベース領域ＢＲ２、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２が形成される。第１ベース領域ＢＲ１、第２ベース領域ＢＲ２、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２は、同じイオン注入工程により形成される。
【００８１】
第１ベース領域ＢＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおける第１ゲート用溝ＴＲ１の間の第１面ＦＳに形成される。第１不純物領域ＡＩＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの外側において、第１ゲート用溝ＴＲ１の側壁に接するように第１面ＦＳに形成される。
【００８２】
第２ベース領域ＢＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおける第２ゲート用溝ＴＲ２の間の第１面ＦＳに形成される。第２不純物領域ＡＩＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡの外側において、第２ゲート用溝ＴＲ２の側壁に接するように第１面ＦＳに形成される。
【００８３】
図１３に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｎ型の不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、第１ソース領域ＳＲ１および第２ソース領域ＳＲ２が形成される。
【００８４】
第１ソース領域ＳＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおける第１ゲート用溝ＴＲ１の間の第１面ＦＳに形成され、第１ベース領域ＢＲ１とｐｎ接合を構成する。第２ソース領域ＳＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおける第２ゲート用溝ＴＲ２の間の第１面ＦＳに形成され、第２ベース領域ＢＲ２とｐｎ接合を構成する。
【００８５】
これにより第１ドレイン領域ＤＲと、第１ソース領域ＳＲ１と、第１ゲート電極Ｇ１とを有する第１ＭＯＳトランジスタ素子ＦＭＴＥが形成される。また第２ドレイン領域ＤＲと、第２ソース領域ＳＲ２と、第２ゲート電極Ｇ２とを有する第２ＭＯＳトランジスタ素子ＳＭＴＥが形成される。
【００８６】
図１４に示されるように、半導体基板ＳＵＢの第１面ＦＳの上に層間絶縁層ＩＩ１が形成される。この後、通常の写真製版技術およびエッチング技術を用いて層間絶縁層ＩＩ１に複数のコンタクトホールＣＨが形成される。
【００８７】
第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおけるコンタクトホールＣＨは、第１ソース領域ＳＲ１を貫通して第１ベース領域ＢＲ１に達するように形成される。また第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおけるコンタクトホールＣＨは、第２ソース領域ＳＲ２を貫通して第２ベース領域ＢＲ２に達するように形成される。
【００８８】
また第１不純物領域ＡＩＲ１に達するコンタクトホールＣＨと、第２不純物領域ＡＩＲ２に達するコンタクトホールＣＨとが形成される。
【００８９】
図４に示されるように、層間絶縁層ＩＩ１の上面に第１ソース電極Ｓ１および第２ソース電極Ｓ２が形成される。第１ソース電極Ｓ１は、第１ソース領域ＳＲ１、第１ベース領域ＢＲ１および第１不純物領域ＡＩＲ１の各々と電気的に接続されるように形成される。第２ソース電極Ｓ２は、第２ソース領域ＳＲ２、第２ベース領域ＢＲ２および第２不純物領域ＡＩＲ２の各々と電気的に接続されるように形成される。
【００９０】
この後、第１ソース電極Ｓ１および第２ソース電極Ｓ２を覆うように層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成される。これにより本実施の形態の半導体装置が製造される。
【００９１】
次に、本実施の形態の作用効果について図１５に示す比較例１、図１７に示す比較例２および図１８に示す比較例３と対比して説明する。
【００９２】
まず図１５に示す比較例１では、半導体基板ＳＵＢの裏面に裏面電極（ドレイン電極）ＤＥが形成されている。なお図１５においては説明の便宜上、トランジスタの図示は省略されている。
【００９３】
この比較例１においては、オン電流は、図中の矢印に沿って、半導体基板ＳＵＢの表面側の第２ソース電極Ｓ２から裏面電極ＤＥへと縦方向に流れ、その後、裏面電極ＤＥ内を横方向に流れ、その後、裏面電極ＤＥから第１ソース電極Ｓ１へと縦方向に流れる。この比較例１の場合、オン電流の電流経路が長く、オン抵抗を容易に下げられないという欠点がある。
【００９４】
オン電流が縦方向に流れる際のチャネル領域の抵抗、エピタキシャル領域の抵抗および基板領域の抵抗と、裏面電極ＤＥ内を流れる際のメタル抵抗とが主なオン抵抗の成分となる。抵抗成分を小さくするためには、なるべく半導体基板ＳＵＢの厚みを薄くすることが望ましい。しかし、半導体基板ＳＵＢの割れおよび反りが発生しやすくなるという欠点がある。また、低抵抗の裏面電極ＤＥをたとえば厚いメタルなどで形成するためには複雑な工程も必要となり、このような構成はコスト的にも不利である。
【００９５】
前述の欠点を回避するために、特許文献３（特開２００６−１４７７００号公報）に開示された構造では、１つの第１ＭＯＳトランジスタ素子と１つの第２ＭＯＳトランジスタ素子とが１チップ内で隣り合わせで交互に配置されている。この構造の場合、第１ＭＯＳトランジスタ素子と第２ＭＯＳトランジスタ素子との間のオン電流は、裏面電極内ではなく、トレンチ底部に沿って流れることとなる。この場合は、低抵抗の裏面電極を形成する必要がないという利点がある。しかし、トレンチ底部がエピタキシャル層であるため横方向経路のオン抵抗に高抵抗のエピタキシャル領域の抵抗が加わってしまうという欠点がある。
【００９６】
１つの第１ＭＯＳトランジスタ素子と１つの第２ＭＯＳトランジスタ素子とを交互に配置する構造であれば、オン抵抗の上昇は最小限に抑えられる。しかし、トランジスタの平面サイズでソース電極を形成する必要があり、その製造が困難であり現実的ではない。また、高密度化のためのセルシュリンクが進むにつれソース電極の形成はより困難さを増す。
【００９７】
回避策として本発明者は、複数の第１ＭＯＳトランジスタ素子に１つの第１ソース電極を電気的に接続し、複数の第２ＭＯＳトランジスタ素子に１つの第２ソース電極を電気的に接続し、第１ソース電極と第２ソース電極とを交互に配置する構造を検討した。
【００９８】
本発明者は、裏面電極を形成せずにＭＯＳトランジスタの分割数によってオン抵抗がどのように変化するかをシミュレーションした。その結果を図１６に示す。
【００９９】
図１６に示されるように、ＭＯＳトランジスタの分割数を増やしていくと基板領域の抵抗が低減する。分割数を増やしすぎると基板領域の抵抗は低減するが、チャネル領域の抵抗およびエピタキシャル領域の抵抗が増大する。これは仮に設定した第１ＭＯＳトランジスタ素子と第２ＭＯＳトランジスタ素子との分離幅が広かったために、分割数を増やすとＭＯＳトランジスタ領域が減ってしまうことが原因であった。
【０１００】
分割数を増やすには第１ＭＯＳトランジスタ素子と第２ＭＯＳトランジスタ素子との分離幅を縮小することが重要となる。
【０１０１】
図１７に示される比較例２の構成では、分離領域ＳＰＲの第１面ＦＳにフローティング電位の不純物領域ＡＩＲが配置されている。この比較例２の構造では、第１ＭＯＳトランジスタがオフの状態において第１ＭＯＳトランジスタ配置領域ＦＭＴＡ最外周の薄い第１薄膜部ＦＧＩ１（領域Ｒ１）にドレイン−ソース間の高電圧が印加される。このため、第１薄膜部ＦＧＩ１を薄くすることができず、分離領域ＳＰＲの幅を縮小することが難しい。
【０１０２】
図１８に示される比較例３の構成では、分離領域ＳＰＲの第１面ＦＳに溝ＴＲ３が形成され、その溝ＴＲ３内に絶縁層ＢＩと導電層ＢＥとが埋め込まれている。この絶縁層ＢＩの厚みを厚くするとともに、導電層ＢＥをソース電位とすることにより、薄い第１薄膜部ＦＧＩ１（領域Ｒ２）にかかる電界を緩和することができる。しかしながら、溝ＴＲ３、絶縁層ＢＩおよび導電層ＢＥを形成する必要があるため、工程数の増加と分離幅の拡大が課題となる。
【０１０３】
これに対して本実施の形態では、図４に示されるように、分離領域ＳＰＲの第１面ＦＳにおいて、第１ソース電極Ｓ１に電気的に接続された第１不純物領域ＡＩＲ１が第１ゲート用溝ＴＲ１における第１浅溝部ＦＴＲ１の壁面に接している。つまり、ソース電位の第１不純物領域ＡＩＲ１は薄い第１薄膜部ＦＧＩ１に接している。
【０１０４】
これにより第１ＭＯＳトランジスタ素子ＦＭＴＥがオフの状態において印加されるドレイン−ソース間の高電圧は、ドレイン電位となるエピタキシャル領域ＥＲとソース電位となる第１不純物領域ＡＩＲ１との接合部に印加される。このため、その接合部に生じる空乏層が電界を分担することとなる。これにより第１ゲート絶縁層ＧＩ１にはゲート−ソース間電位のみが印加されることとなり、第１ゲート絶縁層ＧＩ１における薄い第１薄膜部ＦＧＩ１を薄くすることが可能となる。よって、オン抵抗を低減することができる。
【０１０５】
また第１ゲート絶縁層ＧＩ１における薄い第１薄膜部ＦＧＩ１を薄くできるため、第１ＭＯＳトランジスタ配置領域ＦＭＴＡと第２ＭＯＳトランジスタ配置領域ＳＭＴＡとの分離幅を縮小することが可能となる。この分離幅が小さいほど、図１６に示すシミュレーションの結果から、分割数を増やしてオン抵抗を低減することが可能となる。つまり分割数が多いほど、第１ＭＯＳトランジスタ配置領域ＦＭＴＡから第２ＭＯＳトランジスタ配置領域ＳＭＴＡまでの電流移動距離が短くなり、オン抵抗を低減することができる。
【０１０６】
また上記のようにオン抵抗を低減できるため、メタルよりなる裏面電極（ドレイン電極）を第２面ＳＳに形成する必要がなくなる。
【０１０７】
また図１２に示されるように、第１不純物領域ＡＩＲ１を第１ベース領域ＢＲ１と同じ工程で形成することができる。これにより図１８に示す比較例３のように工程数を増加させる必要も無く、簡易な製造工程で本実施の形態の半導体装置を製造することができる。
【０１０８】
また第２ＭＯＳトランジスタＳＭＴＲについても第１ＭＯＳトランジスタＦＭＴＲと同様に形成すれば、第１ＭＯＳトランジスタ配置領域ＦＭＴＡと第２ＭＯＳトランジスタ配置領域ＳＭＴＡとの分離幅はさらに大きく縮小できる。
【０１０９】
また第１不純物領域ＡＩＲ１と第２不純物領域ＡＩＲ２とは互いに分離している。このため第１不純物領域ＡＩＲ１を第１ソース領域ＳＲ１と同電位にすることができ、かつ第２不純物領域ＡＩＲ２を第２ソース領域ＳＲ２と同電位にすることができる。つまり第１不純物領域ＡＩＲ１と第２不純物領域ＡＩＲ２とを別電位で制御することができる。
【０１１０】
また第１不純物領域ＡＩＲ１は、第１面ＦＳから第１ベース領域ＢＲ１と同じ深さで形成され、かつ第１ベース領域ＢＲ１と同じ不純物濃度を有している。このため第１不純物領域ＡＩＲ１と第１ベース領域ＢＲ１とを同じ工程で形成することが可能となり、上述したように簡易な製造工程で本実施の形態の半導体装置を製造することができる。
【０１１１】
また第２不純物領域ＡＩＲ２は、第１面ＦＳから第２ベース領域ＢＲ２と同じ深さで形成され、かつ第２ベース領域ＢＲ２と同じ不純物濃度を有している。このため第２不純物領域ＡＩＲ２と第２ベース領域ＢＲ２とを同じ工程で形成することが可能となり、上述したように簡易な製造工程で本実施の形態の半導体装置を製造することができる。
【０１１２】
（実施の形態２）
図１９に示されるように、本実施の形態の半導体装置の構成は、図４に示す実施の形態１の構成と比較して、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２の構成と、プラグ導電層ＰＬの構成とにおいて異なっている。
【０１１３】
第１不純物領域ＡＩＲ１は第１ベース領域ＢＲ１よりも第１面ＦＳから深く形成され、かつ第１ベース領域ＢＲ１よりも低いｐ型不純物濃度を有している。第１不純物領域ＡＩＲ１は第１面ＦＳから上記第１深さ位置よりも深く形成されていてもよく、また上記第１深さ位置と同じ深さ位置まで形成されていてもよい。
【０１１４】
第２不純物領域ＡＩＲ２は第２ベース領域ＢＲ２よりも第１面ＦＳから深く形成され、かつ第２ベース領域ＢＲ２よりも低いｐ型不純物濃度を有している。第２不純物領域ＡＩＲ２は第１面ＦＳから上記第１深さ位置よりも深く形成されていてもよく、また上記第１深さ位置と同じ深さ位置まで形成されていてもよい。
【０１１５】
また第１不純物領域ＡＩＲ１と第２不純物領域ＡＩＲ２とは互いに同じ深さ位置まで形成されている。
【０１１６】
第１ソース電極Ｓ１と第１ソース領域ＳＲ１とを繋ぐプラグ導電層ＰＬ（第１導電層）は、第１ソース電極Ｓ１と第１不純物領域ＡＩＲ１とを繋ぐプラグ導電層ＰＬ（第２導電層）よりも第１面ＦＳから深く半導体基板ＳＵＢの内部に延びている。
【０１１７】
第２ソース電極Ｓ２と第２ソース領域ＳＲ２とを繋ぐプラグ導電層ＰＬは、第２ソース電極Ｓ２と第２不純物領域ＡＩＲ２とを繋ぐプラグ導電層ＰＬよりも第１面ＦＳから深く半導体基板ＳＵＢの内部に延びている。
【０１１８】
なお、上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
【０１１９】
次に、本実施の形態の半導体装置の製造方法について図１９〜図２４を用いて説明する。
【０１２０】
実施の形態の半導体装置の製造方法は、まず図５〜図１１に示す実施の形態１と同様の工程を経る。この後、図２０に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｐ型の不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２が形成される。第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２は、同じイオン注入工程により、互いに分離するように形成される。
【０１２１】
第１不純物領域ＡＩＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの外において、第１ゲート用溝ＴＲ１の側壁に接するように第１面ＦＳに形成される。第２不純物領域ＡＩＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡの外において、第２ゲート用溝ＴＲ２の側壁に接するように第１面ＦＳに形成される。
【０１２２】
図２１に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｐ型の不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、第１ベース領域ＢＲ１および第２ベース領域ＢＲ２が形成される。第１ベース領域ＢＲ１および第２ベース領域ＢＲ２は、同じイオン注入工程により形成される。
【０１２３】
第１ベース領域ＢＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおける第１ゲート用溝ＴＲ１の間の第１面ＦＳに形成される。第１ベース領域ＢＲ１は、第１不純物領域ＡＩＲ１よりも浅く、かつ低いｐ型不純物濃度を有するように形成される。
【０１２４】
第２ベース領域ＢＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおける第２ゲート用溝ＴＲ２の間の第１面ＦＳに形成される。第２ベース領域ＢＲ２は、第２不純物領域ＡＩＲ２よりも浅く、かつ低いｐ型不純物濃度を有するように形成される。
【０１２５】
図２２に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｎ型の不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、第１ソース領域ＳＲ１および第２ソース領域ＳＲ２が形成される。
【０１２６】
第１ソース領域ＳＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおける第１ゲート用溝ＴＲ１の間の第１面ＦＳに形成され、第１ベース領域ＢＲ１とｐｎ接合を構成する。第２ソース領域ＳＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおける第２ゲート用溝ＴＲ２の間の第１面ＦＳに形成され、第２ベース領域ＢＲ２とｐｎ接合を構成する。
【０１２７】
これにより第１ドレイン領域ＤＲと、第１ソース領域ＳＲ１と、第１ゲート電極Ｇ１とを有する第１ＭＯＳトランジスタ素子ＦＭＴＥが形成される。また第２ドレイン領域ＤＲと、第２ソース領域ＳＲ２と、第２ゲート電極Ｇ２とを有する第２ＭＯＳトランジスタ素子ＳＭＴＥが形成される。
【０１２８】
図２３に示されるように、半導体基板ＳＵＢの第１面ＦＳの上に層間絶縁層ＩＩ１が形成される。この後、通常の写真製版技術およびエッチング技術を用いて層間絶縁層ＩＩ１に複数のコンタクトホールＣＨが形成される。このコンタクトホールＣＨとして、第１不純物領域ＡＩＲ１に達するコンタクトホールＣＨと、第２不純物領域ＡＩＲ２に達するコンタクトホールＣＨとが形成される。これらの各コンタクトホールＣＨにプラグ導電層ＰＬが埋め込まれる。
【０１２９】
図２４に示されるように、通常の写真製版技術およびエッチング技術を用いて層間絶縁層ＩＩ１に複数のコンタクトホールＣＨが形成される。このコンタクトホールＣＨとして、第１ソース領域ＳＲ１を貫通して第１ベース領域ＢＲ１に達するコンタクトホールＣＨと、第２ソース領域ＳＲ２を貫通して第２ベース領域ＢＲ２に達するコンタクトホールＣＨとが形成される。これらの各コンタクトホールＣＨにプラグ導電層ＰＬが埋め込まれる。
【０１３０】
上記の第１ソース領域ＳＲ１に達するコンタクトホールＣＨは、第１不純物領域ＡＩＲ１に達するコンタクトホールＣＨよりも第１面ＦＳから深く半導体基板ＳＵＢの内部へ延びるように形成される。第２ソース領域ＳＲ２に達するコンタクトホールＣＨは、第２不純物領域ＡＩＲ２に達するコンタクトホールＣＨよりも第１面ＦＳから深く半導体基板ＳＵＢの内部へ延びるように形成される。
【０１３１】
図１９に示されるように、層間絶縁層ＩＩ１の上面に第１ソース電極Ｓ１および第２ソース電極Ｓ２が形成される。第１ソース電極Ｓ１は、第１ソース領域ＳＲ１、第１ベース領域ＢＲ１および第１不純物領域ＡＩＲ１の各々と電気的に接続されるように形成される。第２ソース電極Ｓ２は、第２ソース領域ＳＲ２、第２ベース領域ＢＲ２および第２不純物領域ＡＩＲ２の各々と電気的に接続されるように形成される。
【０１３２】
この後、第１ソース電極Ｓ１および第２ソース電極Ｓ２を覆うように層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成される。これにより本実施の形態の半導体装置が製造される。
【０１３３】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、図１９に示されるように、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの外部の第１面ＦＳにおいて、第１ソース電極Ｓ１に電気的に接続された第１不純物領域ＡＩＲ１が第１ゲート用溝ＴＲ１における第１浅溝部ＦＴＲ１の壁面に接している。つまり、ソース電位の第１不純物領域ＡＩＲ１は薄い第１薄膜部ＦＧＩ１に接している。これにより実施の形態１と同様の効果を得ることができる。
【０１３４】
また第１不純物領域ＡＩＲ１が第１ベース領域ＢＲ１よりも深く形成され、かつ低いｐ型不純物濃度を有するように形成されている。これにより第１不純物領域ＡＩＲ１とエピタキシャル領域ＥＲとの接合部から第１不純物領域ＡＩＲ１内へ空乏層が延びやすくなるため耐圧を向上させることができる。
【０１３５】
また第１不純物領域ＡＩＲ１に達するコンタクトホールＣＨは、第１面ＦＳに接するように形成されており、第１面ＦＳから半導体基板ＳＵＢの内部へ深く延びてはいない。このため第１不純物領域ＡＩＲ１内へ空乏層が延びた場合でも、その空乏層がコンタクトホールＣＨ内のプラグ導電層ＰＬに接することは抑制される。この点からも耐圧を向上させることができる。
【０１３６】
また第２不純物領域ＡＩＲ２が第１不純物領域ＡＩＲ１と同様の構成を有しているため、第２不純物領域ＡＩＲ２によっても第１不純物領域ＡＩＲ１と同様の効果が得られる。
【０１３７】
（実施の形態３）
図２５に示されるように、本実施の形態の半導体装置は、実施の形態１の構成と比較して、第１ゲート用溝ＴＲ１および第２ゲート用溝ＴＲ２の構成と、ｐ-カラム領域ＳＪ１、ＳＪ２、ＳＪ３、ＳＪ４、ＳＪ５が設けられている点において異なっている。
【０１３８】
本実施の形態においては、第１ゲート用溝ＴＲ１は、ドレイン領域ＤＲに達していない。第１ゲート用溝ＴＲ１の底部は、エピタキシャル領域ＥＲ内に位置している。第１ゲート用溝ＴＲ１内に配置される第１ゲート絶縁層ＧＩ１は単一の厚みを有している。第１ゲート電極Ｇ１は、単一の幅を有している。
【０１３９】
第２ゲート用溝ＴＲ２は、ドレイン領域ＤＲに達していない。第２ゲート用溝ＴＲ２の底部は、エピタキシャル領域ＥＲ内に位置している。第２ゲート用溝ＴＲ２内に配置される第２ゲート絶縁層ＧＩ２は単一の厚みを有している。第２ゲート電極Ｇ２は、単一の幅を有している。
【０１４０】
ｐ-カラム領域ＳＪ１、ＳＪ２、ＳＪ３、ＳＪ４、ＳＪ５の各々は、第１ベース領域ＢＲ１、第２ベース領域ＢＲ２、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２の各々のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。
【０１４１】
ｐ-カラム領域ＳＪ１（第１カラム領域）は、第１ベース領域ＢＲ１に接続され、かつ第１ベース領域ＢＲ１から第２面ＳＳに向かって延びている。ｐ-カラム領域ＳＪ２（第２カラム領域）は、第２ベース領域ＢＲ２に接続され、かつ第２ベース領域ＢＲ２から第２面ＳＳに向かって延びている。
【０１４２】
ｐ-カラム領域ＳＪ３は、第１不純物領域ＡＩＲ１に接続され、かつ第１不純物領域ＡＩＲ１から第２面ＳＳに向かって延びている。ｐ-カラム領域ＳＪ４は、第２不純物領域ＡＩＲ２に接続され、かつ第２不純物領域ＡＩＲ２から第２面ＳＳに向かって延びている。
【０１４３】
ｐ-カラム領域ＳＪ５は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡおよび第２ＭＯＳトランジスタ配置領域ＳＭＴＡとの間の分離領域ＳＰＲに位置するエピタキシャル領域ＥＲの中に配置されている。ｐ-カラム領域ＳＪ５の周囲は、エピタキシャル領域ＥＲに囲まれている。ｐ-カラム領域ＳＪ５は、フローティング電位を有している。
【０１４４】
なお、上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
【０１４５】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、図２５に示されるように、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの外部の第１面ＦＳにおいて、第１ソース電極Ｓ１に電気的に接続された第１不純物領域ＡＩＲ１が第１ゲート用溝ＴＲ１における第１浅溝部ＦＴＲ１の壁面に接している。つまり、ソース電位の第１不純物領域ＡＩＲ１は薄い第１薄膜部ＦＧＩ１に接している。これにより実施の形態１と同様の効果を得ることができる。
【０１４６】
また第２不純物領域ＡＩＲ２が第１不純物領域ＡＩＲ１と同様の構成を有しているため、第２不純物領域ＡＩＲ２によっても第１不純物領域ＡＩＲ１と同様の効果が得られる。
【０１４７】
またカラム領域ＳＪ１〜ＳＪ５の各々が、ｎ-エピタキシャル領域ＥＲ内に縦方向（第１面ＦＳから第２面ＳＳへ向かう方向）に延びている。このためカラム領域ＳＪ１〜ＳＪ５とｎ-エピタキシャル領域ＥＲとによりスーパージャンクション構造を構成することができ、オン抵抗の低減と耐圧の向上を図ることができる。
【０１４８】
（実施の形態４）
図２６に示されるように、本実施の形態の構成は、実施の形態３の構成と比較して、分離領域ＳＰＲに複数個（２個以上）のｐ-カラム領域ＳＪ５が配置されている点において異なっている。
【０１４９】
なお、上記以外の本実施の形態の構成は、実施の形態３の構成とほぼ同じであるため、実施の形態１の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
【０１５０】
これにより実施の形態３よりも耐圧をさらに向上させることが可能となる。
（実施の形態５）
図２７および図２８に示されるように、本実施の形態の構成は、実施の形態３の構成と比較して、カラム領域ＳＪ２、ＳＪ４が設けられていない点において異なっている。
【０１５１】
本実施の形態においては、第２ベース領域ＢＲ２の下面全体および第２不純物領域ＡＩＲ２の下面全体の各々は、エピタキシャル領域ＥＲとｐｎ接合を構成している。
【０１５２】
なお、上記以外の本実施の形態の構成は、実施の形態３の構成とほぼ同じであるため、実施の形態１の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
【０１５３】
次に、本実施の形態の半導体装置の製造方法について図２７〜図３５を用いて説明する。
【０１５４】
図２８に示されるように、ドレイン領域ＤＲの上に、エピタキシャル成長によってｎ-エピタキシャル領域ＥＲが形成される。これにより第２面ＳＳにドレイン領域ＤＲが位置し、かつ第１面ＦＳにｎ-エピタキシャル領域ＥＲが位置する半導体基板ＳＵＢが形成される。上記ドレイン領域ＤＲは、第１ドレイン領域および第２ドレイン領域となる領域である。またエピタキシャル領域ＥＲは、第１エピタキシャル領域および第２エピタキシャル領域となる領域である。
【０１５５】
この後、通常の写真製版技術およびエッチング技術により、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの第１面ＦＳには第１ゲート用溝ＴＲ１が、第２ＭＯＳトランジスタ配置領域ＳＭＴＡの第１面ＦＳには第２ゲート用溝ＴＲ２が形成される。
【０１５６】
図２９に示されるように、第１ゲート用溝ＴＲ１の内部に第１ゲート絶縁層ＧＩ１と第１ゲート電極Ｇ１とが形成される。また第２ゲート用溝ＴＲ２の内部に第２ゲート絶縁層ＧＩ２と第２ゲート電極Ｇ２とが形成される。
【０１５７】
第１ゲート絶縁層ＧＩ１と第２ゲート絶縁層ＧＩ２とは同じ工程で形成される。また第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とは同じ工程で形成される。
【０１５８】
図３１に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｐ型の不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、第１ベース領域ＢＲ１、第２ベース領域ＢＲ２、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２が形成される。第１ベース領域ＢＲ１、第２ベース領域ＢＲ２、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２は、同じイオン注入工程により形成される。
【０１５９】
第１ベース領域ＢＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおける第１ゲート用溝ＴＲ１の間の第１面ＦＳに形成される。第１不純物領域ＡＩＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡの外において、第１ゲート用溝ＴＲ１の側壁に接するように第１面ＦＳに形成される。
【０１６０】
第２ベース領域ＢＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおける第２ゲート用溝ＴＲ２の間の第１面ＦＳに形成される。第２不純物領域ＡＩＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡの外において、第２ゲート用溝ＴＲ２の側壁に接するように第１面ＦＳに形成される。
【０１６１】
図３２に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢにｐ型の不純物が注入される。これにより半導体基板ＳＵＢの内部にカラム領域ＳＪ１、ＳＪ３、ＳＪ５の各々が形成される。カラム領域ＳＪ１、ＳＪ３、ＳＪ５の各々は同じイオン注入の工程により形成される。
【０１６２】
このイン注入は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡおよび第２不純物領域ＡＩＲ２の各々の全体を覆うようにマスクが配置された状態で行われる。このため、第２ベース領域ＢＲ２および第２不純物領域ＡＩＲ２の各々の下方にはカラム領域は形成されない。
【０１６３】
図３３に示されるように、たとえばイオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｎ型の不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、第１ソース領域ＳＲ１および第２ソース領域ＳＲ２が形成される。
【０１６４】
第１ソース領域ＳＲ１は、第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおける第１ゲート用溝ＴＲ１の間の第１面ＦＳに形成され、第１ベース領域ＢＲ１とｐｎ接合を構成する。第２ソース領域ＳＲ２は、第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおける第２ゲート用溝ＴＲ２の間の第１面ＦＳに形成され、第２ベース領域ＢＲ２とｐｎ接合を構成する。
【０１６５】
図３４に示されるように、半導体基板ＳＵＢの第１面ＦＳの上に層間絶縁層ＩＩ１が形成される。この後、通常の写真製版技術およびエッチング技術を用いて層間絶縁層ＩＩ１に複数のコンタクトホールＣＨが形成される。
【０１６６】
第１ＭＯＳトランジスタ配置領域ＦＭＴＡにおけるコンタクトホールＣＨは、第１ソース領域ＳＲ１を貫通して第１ベース領域ＢＲ１に達するように形成される。また第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおけるコンタクトホールＣＨは、第２ソース領域ＳＲ２を貫通して第２ベース領域ＢＲ２に達するように形成される。
【０１６７】
また第１不純物領域ＡＩＲ１に達するコンタクトホールＣＨと、第２不純物領域ＡＩＲ２に達するコンタクトホールＣＨとが形成される。
【０１６８】
図３５に示されるように、複数のコンタクトホールＣＨの内部にプラグ導電層ＰＬが形成される。この後、層間絶縁層ＩＩ１の上面に第１ソース電極Ｓ１と第２ソース電極Ｓ２とが形成される。
【０１６９】
第１ソース電極Ｓ１は、第１ソース領域ＳＲ１、第１ベース領域ＢＲ１および第１不純物領域ＡＩＲ１の各々と電気的に接続されるように形成される。第２ソース電極Ｓ２は、第２ソース領域ＳＲ２、第２ベース領域ＢＲ２および第２不純物領域ＡＩＲ２の各々と電気的に接続されるように形成される。
【０１７０】
図２７に示されるように、この後、第１ソース電極Ｓ１および第２ソース電極Ｓ２を覆うように層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成される。これにより本実施の形態の半導体装置が製造される。
【０１７１】
本実施の形態によれば、カラム領域ＳＪ２、ＳＪ４が削除されているため、実施の形態３と比較して、第２ＭＯＳトランジスタ配置領域ＳＭＴＡにおける耐圧は低下するが、オン抵抗を低減することが可能となる。
【０１７２】
なお上記実施の形態における半導体装置ＳＥＤは、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【０１７３】
また第１ＭＯＳトランジスタＦＭＴＲおよび第２ＭＯＳトランジスタＳＭＴＲの各々は、ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタであってもよい。
【０１７４】
また第１ＭＯＳトランジスタＦＭＴＲおよび第２ＭＯＳトランジスタＳＭＴＲの各々は、ｎチャネル型について説明したが、ｐチャネル型であってもよく、この場合、第１不純物領域ＡＩＲ１および第２不純物領域ＡＩＲ２の各々はｎ型の導電型である。
【０１７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１７６】
ＡＩＲ１  第１不純物領域、ＡＩＲ２  第２不純物領域、ＢＥ  導電層、ＢＩ  絶縁層、ＢＲ１  第１ベース領域、ＢＲ２  第２ベース領域、ＣＨ  コンタクトホール、ＤＲ  ドレイン領域（第１ドレイン領域、第２ドレイン領域）、ＥＢＡ  外部電源、ＥＲ  エピタキシャル領域（第１エピタキシャル領域、第２エピタキシャル領域）、ＦＧ１  第１幅広部、ＦＧ２  第２幅広部、ＦＧＩ１  第１薄膜部、ＦＧＩ２  第２薄膜部、ＦＭＴＡ  第１トランジスタ配置領域、ＦＭＴＥ  第１トランジスタ素子、ＦＭＴＲ  第１トランジスタ、ＦＳ  第１面、ＦＴＲ１  第１浅溝部、ＦＴＲ２  第２浅溝部、Ｇ１  第１ゲート電極、Ｇ２  第２ゲート電極、ＧＩ１  第１ゲート絶縁層、ＧＩ２  第２ゲート絶縁層、ＧＩＮ１  第１ゲート配線層、ＧＩＮ２  第２ゲート配線層、ＧＰ１  第１ゲートパッド、ＧＰ２  第２ゲートパッド、ＩＩ１，ＩＩ２  層間絶縁層、ＭＬ１  マスク層、ＰＣＰ  制御部、ＰＬ  プラグ導電層、Ｓ１  第１ソース電極、Ｓ２  第２ソース電極、ＳＢＡ  二次電池、ＳＥＤ  半導体装置、ＳＧ１  第１幅狭部、ＳＧ２  第２幅狭部、ＳＧＩ１  第１厚膜部、ＳＧＩ２  第２厚膜部、ＳＪ１，ＳＪ２，ＳＪ３，ＳＪ４，ＳＪ５  カラム領域、ＳＭＴＡ  第２トランジスタ配置領域、ＳＭＴＥ  第２トランジスタ素子、ＳＭＴＲ  第２トランジスタ、ＳＰＲ  分離領域、ＳＲ１  第１ソース領域、ＳＲ２  第２ソース領域、ＳＳ  第２面、ＳＴＲ１  第１深溝部、ＳＴＲ２  第２深溝部、ＳＵＢ  半導体基板、ＴＲ１  第１ゲート用溝、ＴＲ２  第２ゲート用溝。
【図１】
2019067796.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2019067796.tif 000010
【図９】
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【図１０】
2019067796.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2019067796.tif 000032
【図３１】
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【図３２】
2019067796.tif 000034
【図３３】
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【図３４】
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【図３５】
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