(57)【要約】【課題】  ミラー期間に発生するスイッチング損失を増加させることなく、ターンオフ時の跳ね上がり電圧を抑制すること。【解決手段】  上アームおよび下アームをそれぞれ形成する高電位側スイッチング素子および低電位側スイッチング素子、これらのスイッチング素子にそれぞれ逆並列に接続された還流ダイオード、並びに高電位側スイッチング素子および低電位側スイッチング素子をオン・オフ駆動する高電位側駆動回路および低電位側駆動回路を備えた半導体モジュールの上アームにおいて、還流ダイオードのアノード電極と高電位側駆動回路の基準電位電極は第１の配線により直接接続され、還流ダイオードのアノード電極は、インダクタンスを有する第２の配線を介して高電位側スイッチング素子の基準電位電極と接続される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
上アームおよび下アームをそれぞれ形成する高電位側スイッチング素子および低電位側スイッチング素子、これらのスイッチング素子にそれぞれ逆並列に接続された還流ダイオード、並びに前記高電位側スイッチング素子および前記低電位側スイッチング素子をオン・オフ駆動する高電位側駆動回路および低電位側駆動回路を備えた半導体モジュールであって、
前記上アームにおいて、前記還流ダイオードのアノード電極と前記高電位側駆動回路の基準電位電極は第１の配線により直接接続され、
前記還流ダイオードのアノード電極は、インダクタンスを有する第２の配線を介して前記高電位側スイッチング素子の基準電位電極と電気的に接続されていることを特徴とする半導体モジュール。
【請求項２】
前記第２の配線のインダクタンスは、当該配線の寄生インダクタンスであることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１の配線はワイヤであり、前記還流ダイオードのアノード電極にボンディングされていることを特徴とする請求項１に記載の半導体モジュール。
【請求項４】
前記第１の配線はインダクタンスを有し、
前記高電位側スイッチング素子をオン・オフ駆動した場合に、前記第１の配線と前記第２の配線との間で磁気結合が生じるように、前記第１の配線および前記第２の配線が設けられていることを特徴とする請求項１乃至３のいずれかに記載の半導体モジュール。
【請求項５】
上アームおよび下アームをそれぞれ形成する高電位側スイッチング素子および低電位側スイッチング素子、これらのスイッチング素子にそれぞれ逆並列に接続された還流ダイオード、並びに前記高電位側スイッチング素子および前記低電位側スイッチング素子をオン・オフ駆動する高電位側駆動回路および低電位側駆動回路を備えた半導体モジュールであって、
前記上アームにおいて、前記還流ダイオードのアノード電極と前記高電位側駆動回路の基準電位電極は、インダクタンスを有する第１の配線により直接接続され、
前記還流ダイオードのアノード電極は、インダクタンスを有する第２の配線を介して前記高電位側スイッチング素子の基準電位電極と直接接続され、
前記高電位側スイッチング素子をオン・オフ駆動した場合に、前記第１の配線と前記第２の配線との間で磁気結合が生じるように、前記第１の配線および前記第２の配線が設けられていることを特徴とする半導体モジュール。
【請求項６】
前記第１の配線と前記第２の配線は電流同相となるように配設されていることを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
前記第１の配線のインダクタンスおよび前記第２の配線のインダクタンスは、それぞれ配線の寄生インダクタンスであることを特徴とする請求項請求項５又は６に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電位側半導体スイッチング素子と低電位側スイッチング素子、及びこれらのスイッチング素子を駆動させる駆動回路を備え、高電位側の半導体スイッチング素子の基準電位と駆動回路の基準電位が接続された構成の半導体モジュールに関する。
【背景技術】
【０００２】
民生・産業用のモータ駆動用などに広く用いられるインバータ装置はＭＯＳＦＥＴやＩＧＢＴなどの半導体スイッチング素子と、その半導体スイッチング素子を駆動する駆動回路を有している。また、機器の小型化と保護回路内蔵のための手段として、前記の半導体スイッチング素子と駆動回路を一つにパッケージ化した半導体モジュールであるIntelligent Power Module(以下、「ＩＰＭ」ともいう。) が用いられている。以下、半導体スイッチング素子として、ＩＧＢＴを用いた場合について説明する。
【０００３】
図１は、ＩＰＭの３相インバータ回路である。この図においてＩＰＭ１は高電位側ＩＧＢＴ２ｕ，２ｖ，２ｗとこれらのコレクタ・エミッタ間にそれぞれ逆並列に接続された高電位側の還流ダイオード（以下、「ＦＷＤ」ともいう。）４ｕ，４ｖ，４ｗと、低電位側ＩＧＢＴ３ｕ，３ｖ，３ｗとこれらのコレクタ・エミッタ間にそれぞれ逆並列に接続された低電位側ＦＷＤ５ｕ，５ｖ，５ｗを備える。また、ＩＰＭ１は、高電位側ＩＧＢＴ２ｕ，２ｖ，２ｗをそれぞれ駆動する駆動回路（以下、「ＨＶＩＣ」ともいう。）６ｕ，６ｖ，６ｗと低電位側ＩＧＢＴ３ｕ，３ｖ，３ｗを駆動する駆動回路（以下、「ＬＶＩＣ」ともいう。）７を備えている。
【０００４】
図１において高電位側ＩＧＢＴ２ｕ，２ｖ，２ｗの基準電位となるエミッタ（Ｅ）とＨＶＩＣ６ｕ，６ｖ，６ｗの基準電位（Ｖｓ）は、図９の参考例に示すようにボンディングワイヤ８ｕ，８ｖ，８ｗによって接続されている。なお、図９では、三相のうちＵ相の回路を代表して記載している。一般的にはこのボンディングワイヤは、ワイヤ長が短くなるように配線される。
【０００５】
ＩＰＭ１のインバータ装置では、高電位側ＩＧＢＴ２ｕ，２ｖ，２ｗと低電位側ＩＧＢＴ３ｕ，３ｖ，３ｗを交互にターンオン・ターンオフ動作をすることで電力変換を行なうため、図１０に示すようにターンオン・ターンオフ動作時にスイッチング損失が発生する。図１０において、図１０（ａ）は一般的なスイッチング素子であるＩＧＢＴのターンオン、ターンオフ時のコレクタ・エミッタ間の電圧（ＶＣＥ）、図１０（ｂ）は当該ＩＧＢＴのコレクタ電流（ＩＣ）の波形を表す。このとき図１０（ｃ）に示すように、ターンオン・ターンオフ時のＶＣＥとＩＣが重なったタイミング（同図斜線部分）でスイッチング損失が発生する。
【０００６】
一般的にＩＧＢＴは、ターンオン・ターンオフ動作において、ゲート・コレクタ間の寄生容量の電荷を充放電し、ゲート・エミッタ間の電圧（基準電位に対するゲート電圧）がフラットになる期間が発生する。以下、この期間を「ミラー期間」という。
【０００７】
ミラー期間を図１１に示す。図１１（ａ）は、従来回路におけるＩＧＢＴのターンオフ時の電圧ＶＣＥ、図１１（ｂ）はこのときの電流ＩＣ、図１１（ｃ）はゲート電圧ＶＧＥの波形である。図１１（ｃ）に示すように、ゲート電圧ＶＧＥがフラットになっている期間（ｔ１〜ｔ２）がミラー期間である。
【０００８】
一方、図１２に示すように、一般に高電位側ＩＧＢＴ２ｕ，２ｖ，２ｗのエミッタとＨＶＩＣ６ｕ，６ｖ，６ｗの基準電位間のインダクタンスＬａは、低電位側ＩＧＢＴ３ｕ，３ｖ，３ｗのエミッタとＬＶＩＣ７の基準電位間の配線のインダクタンスＬｂに比べて小さい。このため、図１３（ｂ）に示すように低電位側ＩＧＢＴ３ｕ，３ｖ，３ｗに比べて高電位側ＩＧＢＴ２ｕ，２ｖ，２ｗのターンオフ時のコレクタ電流の時間変化率ｄｉ／ｄｔは急峻になる。
【０００９】
直流電源電圧をＶＤＣ、配線等の寄生インダクタンスをＬとすると、一般に跳ね上がり電圧ＶＣＥ（surge）は次の式で表される。
ＶＣＥ（surge）＝ＶＤＣ＋Ｌ・ｄｉ／ｄｔ
【００１０】
したがって、図１３（ａ）に示すように高電位側ＩＧＢＴ２ｕ，２ｖ，２ｗがターンオフするときは、ＩＧＢＴ２ｕ，２ｖ，２ｗのコレクタ・エミッタ間に印加される跳ね上がり電圧ＶＣＥ（surge）も大きくなる。この跳ね上がり電圧ＶＣＥ（surge）がＩＧＢＴの耐量を超えると、アバランシェ破壊を引き起こす。なお、図１３では高電位側の回路の波形を実線、低電位側の回路の波形を破線で示している。
【００１１】
アバランシェ破壊への対処方法としては、例えば特許文献１に示すように、ＩＧＢＴのゲート抵抗Ｒｇの抵抗値を大きくして、ｄｉ／ｄｔの傾きを緩やかにして、ＶＣＥ（surge）の跳ね上がりを抑制するという方法が従来から知られている。
【００１２】
しかしながら、ＩＧＢＴのゲート抵抗Ｒｇの値を大きくすると、図１４に示すように、ゲート・エミッタ間の電圧がフラットになるミラー期間が長くなる。これにより、スイッチング損失が増大するという問題がある。
【００１３】
また、特許文献２では、ＩＧＢＴ等のＭＯＳゲート型半導体チップを内部に有するモジュール型素子において、半導体チップのエミッタとモジュール型素子のエミッタ端子との間にインダクタンスを介挿し、ＶＣＥ（surge）の跳ね上がりを抑制する技術が開示されている。しかしながら、特許文献２は、半導体チップ単体を対象としており、還流ダイオードが逆並列接続された回路においてどのようにＶＣＥ（surge）の跳ね上がりを抑制するかについては何ら言及されていない。
【００１４】
また、特許文献３には、「高電位側半導体スイッチのエミッタと低電位側半導体スイッチのコレクタとの間の配線」と、「低電位側半導体スイッチ駆動のためのゲートへの配線」とを磁気結合させて逆起電力を得ることで、低電位側半導体スイッチのゲート・エミッタ間電圧Ｖｇｅを抑えてターンオン電流を抑制する電力変換装置が記載されている。しかしながら、特許文献３は、低電位側の半導体スイッチのターンオン電流抑制を目的としたものであり、ターンオフ時ではＶｇｅを増加させるように逆起電力が発生するため、−ｄｉ／ｄｔの傾きは急峻になり、ＶＣＥ（surge）が増大するという問題がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００２−１５３０４３号公報
【特許文献２】国際公開第９８／５３５４６号パンフレット
【特許文献３】特許第６０６５７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、上述のかかる事情に鑑みてなされたものであり、還流ダイオードを有する半導体モジュールにおいて、ミラー期間に発生するスイッチング損失を増加させることなく、ターンオフ時の跳ね上がり電圧を抑制することのできる半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明の半導体モジュールにおいては、上アームおよび下アームをそれぞれ形成する高電位側スイッチング素子（２ｕ，２ｖ，２ｗ）および低電位側スイッチング素子（３ｕ，３ｖ，３ｗ）、これらのスイッチング素子にそれぞれ逆並列に接続された還流ダイオード（４ｕ，４ｖ，４ｗ，５ｕ，５ｖ，５ｗ）、並びに前記高電位側スイッチング素子および前記低電位側スイッチング素子をオン・オフ駆動する高電位側駆動回路（６ｕ，６ｖ，６ｗ）および低電位側駆動回路（７）を備えた半導体モジュール（１）であって、
前記上アームにおいて、前記還流ダイオード（４ｕ，４ｖ，４ｗ）のアノード電極と前記高電位側駆動回路（６ｕ，６ｖ，６ｗ）の基準電位電極（Ｖｓ）は第１の配線（９ｕ，９ｖ，９ｗ）により直接接続され、
前記還流ダイオード（４ｕ，４ｖ，４ｗ）のアノード電極は、インダクタンスを有する第２の配線（１１ｕ，１１ｖ，１１ｗ）を介して前記高電位側スイッチング素子の基準電位電極と電気的に接続されていることを特徴とする。
【００１８】
本発明では、還流ダイオード（ＦＷＤ）のアノード電極と高電位側スイッチング素子の基準電位電極が配線接続された構成の半導体モジュールにおいて、還流ダイオードのアノード電極と高電位側駆動回路の基準電位電極を直接配線接続する。
【００１９】
これにより、還流ダイオードのアノード・高電位側スイッチング素子の基準電位間の配線（前記第２の配線）の有するインダクタンスを利用して、ターンオフ時の跳ね上がり電圧を抑制することができる。
【００２０】
ここで、「スイッチング素子の基準電位」とは、スイッチング素子を動作させるための基準となる電位であって、同スイッチング素子を動作させる駆動回路の基準電位と同電位となる部分を意味する。「直接接続され」とは、電極の端子に直接接続される場合の他、端子の近傍に引き出され、端子と同電位となる回路パターンを介して接続される場合も含む。また、「電気的に接続」とは、電気的に導通していれば足り、物理的に直接接続されている場合を含む趣旨である。
【００２１】
なお、第２の配線のインダクタンスは、当該配線の寄生インダクタンスを利用することにしてもよい。また、第１の配線をボンディングワイヤとすることにより、当該第１の配線のインダクタンスの調整を容易にすることができる。
【００２２】
また、本発明の半導体モジュールは、上アームおよび下アームをそれぞれ形成する高電位側スイッチング素子および低電位側スイッチング素子、これらのスイッチング素子にそれぞれ逆並列に接続された還流ダイオード、並びに前記高電位側スイッチング素子および前記低電位側スイッチング素子をオン・オフ駆動する高電位側駆動回路および低電位側駆動回路を備えた半導体モジュールであって、
前記上アームにおいて、前記還流ダイオードのアノード電極と前記高電位側駆動回路の基準電位電極は、インダクタンスを有する第１の配線により直接接続され、
前記還流ダイオードのアノード電極は、インダクタンスを有する第２の配線を介して前記高電位側スイッチング素子の基準電位電極と直接接続され、
前記高電位側スイッチング素子をオン・オフ駆動した場合に、前記第１の配線と前記第２の配線との間で磁気結合が生じるように、前記第１の配線および前記第２の配線が設けられていることを特徴とする。
【００２３】
特に、本発明は、第１の配線および第２の配線は、同相に電流が流れ、磁気結合により逆起電力が発生するよう配置されていることを特徴とする。
【００２４】
本発明では、還流ダイオードのアノード電極と高電位側駆動回路の基準電位電極とを接続する第１の配線と、還流ダイオードのアノード電極と高電位側スイッチング素子の基準電位電極とを接続する第２の配線とを電流同相で磁気結合させて、高電位側スイッチング素子のターンオフ時に第２の配線を介して第１の配線側に逆起電力を発生させる。そして、この逆起電力を利用して高電位側スイッチング素子のゲート駆動能力を低下させて、ターンオフ時の跳ね上がり電圧ＶＣＥ（surge）の抑制効果を高める。
【００２５】
なお、第１の配線および第２の配線の電流が同相で流れるように配線すれば、第１の配線は、還流ダイオードのアノード電極と高電位側駆動回路の基準電位電極とを接続することに代えて、高電位側スイッチング素子の基準電位電極と高電位側駆動回路の基準電位電極とを接続するようにしても良い。
【００２６】
好ましくは、第１の配線および第２の配線はワイヤであり、スイッチング素子の基準電位と同電位となる配線パターン上にボンディングするのが良い。
【発明の効果】
【００２７】
本発明の半導体モジュールによれば、還流ダイオードを有する半導体モジュールにおいて、ミラー期間に発生するスイッチング損失を増加させることなく、ターンオフ時の跳ね上がり電圧を抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】従来および本発明の実施の形態による半導体モジュール（ＩＰＭ）の回路図である。
【図２】本発明の第１の実施の形態における実施例１のＩＰＭの要部結線図（図２（ａ））とその回路図（図２（ｂ））である。
【図３】参考例、実施例１によるＩＰＭの高電位側ＩＧＢＴのターンオフ時の電圧ＶＣＥ、電流ＩＣ、およびゲート電圧ＶＧＥの波形比較図である。
【図４】実施例２（図２との比較例）のＩＧＢＴの回路図である。
【図５】図２と図４に示す回路構成の効果の違いの説明図であり、図５（ａ）は図４の回路構成時の逆回復電流経路を示す図、図５（ｂ）は、図２の回路構成時の逆回復電流経路を示す図である。
【図６】本発明の第２の実施の形態における実施例３のＩＰＭの要部結線図（図６（ａ））とその回路図（図６（ｂ））である。
【図７】実施例３の作用効果の説明図である。
【図８】参考例、実施例１、実施例３によるＩＰＭの高電位側ＩＧＢＴのターンオフ時の電圧ＶＣＥ、電流ＩＣ、およびゲート電圧ＶＧＥの波形比較図である。
【図９】参考例によるＩＰＭの要部結線図（図９（ａ））とその回路図（図９（ｂ））である。
【図１０】一般的なスイッチング素子であるＩＧＢＴのターンオン、ターンオフ時のスイッチング損失の説明図であり、図１０（ａ）はＩＧＢＴのコレクタ・エミッタ間の電圧（ＶＣＥ）の波形図、図１０（ｂ）はＩＧＢＴのコレクタ電流（ＩＣ）の波形図、図１０（ｃ）はスイッチング損失の発生範囲の説明図である。
【図１１】ミラー期間の説明図であり、図１１（ａ）は、ＩＧＢＴのターンオフ時の電圧ＶＣＥの波形図、図１１（ｂ）はこのときの電流ＩＣＥの波形図、図１１（ｃ）はゲート電圧ＶＧＥの波形とミラー期間を示す図である。
【図１２】ＩＧＢＴのエミッタからの配線の寄生インダクタンスの概念説明図である。
【図１３】高電位側ＩＧＢＴと低電位側ＩＧＢＴのターンオフ時の電圧ＶＣＥの波形図（図１３（ａ））と、電流ＩＣの波形図（図１３（ｂ））である。
【図１４】ゲート抵抗Ｒｇの大きさとＩＧＢＴターンオフ時の跳ね上がり電圧およびミラー期間との関係を示す図である。
【発明を実施するための形態】
【００２９】
以下に本発明の第１の実施の形態について図面を参照しながら説明する。なお、本実施の形態による半導体モジュール（ＩＰＭ）１の全体回路は、従来と同様に図１によって表されるため、説明は割愛する。また、以下の説明は、高電位側の回路に関するものであるため、高電位／低電位の記載は省略する。
【００３０】
（実施例１）
図２（ａ）に実施例１によるＩＰＭ１のモジュール内部の結線構成、図２（ｂ）にその回路構成を示す。なお、図２では、三相のうちＵ相の回路を代表して記載しているが、他の相についても同様に適用できることは言うまでもない。
【００３１】
図２（ａ）に示すように、ＩＰＭ１は、絶縁基板上にＨＶＩＣ６ｕ（６ｖ，６ｗ）と外部端子Ｕ（Ｖ，Ｗ）を配置し、その間にＩＧＢＴ２ｕ（２ｖ，２ｗ）とＦＷＤ４ｕ（４ｖ，４ｗ）をＨＶＩＣ６ｕ（６ｖ，６ｗ）から順に配置して形成されている。
【００３２】
そして、ＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位ＶｓとＦＷＤ４ｕ（４ｖ，４ｗ）のアノードとはボンディングワイヤ９ｕ（９ｖ，９ｗ）で接続されている。また、ＨＶＩＣ６ｕ（６ｖ，６ｗ）の出力ＯＵＴは、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のゲートとボンディングワイヤ１０ｕ（１０ｖ，１０ｗ）で接続されている。ＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタとＦＷＤ４ｕ（４ｖ，４ｗ）のアノードはボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）で接続され、ＦＷＤ４ｕ（４ｖ，４ｗ）のアノードと外部端子Ｕ（Ｖ，Ｗ）はボンディングワイヤ１２ｕ（１２ｖ，１２ｗ）で接続されている。また、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のコレクタとＦＷＤ４ｕ（４ｖ，４ｗ）のカソードは、回路パターン１６ｕ（１６ｖ，１６ｗ）で繋がっている。なお、図２（ａ）において、ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）、１２ｕ（１２ｖ，１２ｗ）が並行に２本設けられているが、ワイヤの電流容量により、任意の本数設けることができる。
【００３３】
各ボンディングワイヤやＩＧＢＴ素子、ＦＷＤ素子は図２（ｂ）に示すインダクタンスを有する。図２（ｂ）において、Ｌｉ，ＬｆはそれぞれＩＧＢＴ２ｕ（２ｖ，２ｗ）、ＦＷＤ４ｕ（４ｖ，４ｗ）の有する内部インダクタンス、Ｌ２はＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタとＦＷＤ４ｕ（４ｖ，４ｗ）のアノード間のボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）の配線インダクタンス、Ｌ４はＩＰＭ１の外部端子Ｕ（Ｖ，Ｗ）へのボンディングワイヤ１２ｕ（１２ｖ，１２ｗ）の配線インダクタンスを表している。また、Ｌ１’はＦＷＤ４ｕ（４ｖ，４ｗの）アノードとＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位間のボンディングワイヤ９ｕ（９ｖ，９ｗ）の配線インダクタンスである。
【００３４】
次に、この半導体モジュール（ＩＰＭ）１の結線構成の作用効果について図９の参考例と比較しながら説明する。
【００３５】
図２に示す本実施例のＩＰＭ１の結線構成では、ＩＧＢＴ２ｕ（２ｖ，２ｗ）の基準電位となるエミッタＥとＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位Ｖｓとの間のインダクタンスは、Ｌｉ＋Ｌ２＋Ｌ１’となる。一方、図９に示す参考例の結線構成では、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタＥとＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位Ｖｓ間のインダクタンスは、Ｌｉ＋Ｌ１である。通常は、Ｌ１とＬ１’はほぼ同じ値か、図２（ａ）のように、ＨＶＩＣ６ｕ（６ｖ，６ｗ）とＦＷＤ４ｕ（４ｖ，４ｗの）の間にＩＧＢＴ２ｕ（２ｖ，２ｗ）を配置した構成の下では、Ｌ１’の方が大きな値となる。このため、本実施例による結成構成は、参考例よりも少なくともインダクタンスＬ２分だけ、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタＥとＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位Ｖｓ間のインダクタンスが大きくなる。すなわち参考例に比べて本実施例の結線構成の方が、ＩＧＢＴターンオフ時の−ｄｉ／ｄｔによって、少なくともインダクタンスＬ２に起因する分だけ大きな逆起電力が発生し、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のゲートがバイアスされることになる。これにより本実施例は参考例に比べて、ＩＧＢＴターンオフ時のｄｉ／ｄｔの傾きが緩やかになり、その分、跳ね上がり電圧の抑制効果を高めることができる。
【００３６】
ちなみに、インダクタンス成分Ｌによる起電力は、Ｌ・ｄｉ／ｄｔで計算することができるので、ｄｉ／ｄｔ＝１０００Ａ／μｓのときに、上記インダクタンスＬ２が５〜１０ｎＨの配線インダクタンスを有するボンディングワイヤを用いると、５〜１０Ｖ程度の跳ね上がり電圧抑制効果が得られることになる。
【００３７】
図３に本実施例の結線構成におけるＩＧＢＴ２ｕ（２ｖ，２ｗ）のターンオフ時の電圧ＶＣＥ、電流ＩＣ、電圧ＶＧＥの時間変化波形を参考例と比較して示す。図３において、実線は本実施例の波形、破線は参考例の波形である。図３（ａ）に示すように、本実施例による回路の跳ね上がり電圧ＶＣＥ（surge）のピーク値は、参考例の回路による跳ね上がり電圧ＶＣＥ（surge）のピーク値よりも低くなった。すなわち、本実施例による回路は、ｔ１〜ｔ２（ミラー期間）およびその後のｔ３までのｄＶ／ｄｔは参考例と同等であり、かつその後の跳ね上がり電圧ＶＣＥ（surge）を抑制することができる。
また、図３（ｂ）に示すように、本実施例は参考例に比べてｄｉ／ｄｔの傾きは緩やかになる。また図３（ｃ）に示すように、両回路のミラー期間（ｔ１〜ｔ２）は同等である。
【００３８】
以上の如く、本実施例による半導体モジュール（ＩＰＭ）の結線構成によれば、スイッチング素子(ＩＧＢＴ)に対し、逆並列に還流ダイオード（ＦＷＤ）を接続した回路構成において、ＩＧＢＴのゲート抵抗Ｒｇの抵抗値を変えずにＩＧＢＴのエミッタ側のインダクタンス成分を増加させるので、ミラー期間は長くなることはなく、ミラー期間中のスイッチング損失は従来と同程度に維持したまま、跳ね上がり電圧ＶＣＥ（surge）を抑制することができる。
【００３９】
なお、図２の結線構成において、ＦＷＤ４ｕ（４ｖ，４ｗ）のアノード電極とＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位電極間をボンディングワイヤ９Ｕ（９ｖ，９ｗ）を用いて直接接続することができる。これにより、インダクタンス値（Ｌ１’）が調整されたボンディングワイヤを用いることで、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタとＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位間のインダクタンスＬｉ＋Ｌ２＋Ｌ１’を従来よりも十分に大きな値にして、ＩＧＢＴターンオフ時のｄｉ／ｄｔの傾きを従来よりも緩やかな所望の値に調整することができる。ＦＷＤ４ｕ（４ｖ，４ｗ）のアノードとＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位間のインダクタンスＬ１’は、インダクタを介挿してもよいが、ワイヤの寄生インダクタンスを利用することもできる。
【００４０】
特に、図２のようにＨＶＩＣ６ｕ（６ｖ，６ｗ）とＦＷＤ４ｕ（４ｖ，４ｗ）との間にＩＧＢＴ２ｕ（２ｖ，２ｗ）を配置する構成においては、ＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位端子（Ｖｓ）とＦＷＤ４ｕ（４ｖ，４ｗ）のアノード端子とをボンディングワイヤ９Ｕ（９ｖ，９ｗ）で直接接続することにより、ボンディングワイヤの寄生インダクタンス（Ｌ１’）が大きくなるので、簡便に跳ね上がり電圧ＶＣＥ（surge）を抑制することができる。
【００４１】
この他ＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタ電極とＦＷＤ４ｕ（４ｖ，４ｗ）のアノード電極とをボンディングワイヤを用いて接続することにより、インダクタンスＬ１’のみならずインダクタンスＬ２も調整可能にすることができる。
【００４２】
（実施例２）
図２は、ＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位電極とＦＷＤ４ｕ（４ｖ，４ｗ）のアノード電極とを直接ワイヤボンディングした構成であるが、図４に示すように、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタ電極からＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位間に外付けインダクタンスＬｅｘを介挿することもできる。図４の回路構成の場合、ＩＧＢＴ２ｕ（２ｖ，２ｗ）の基準電位であるエミッタＥとＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位Ｖｓとの間のインダクタンスは、Ｌｉ＋Ｌｅｘ＋Ｌ１となる。すなわち、図９に示す参考例による回路構成に比べて、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタ側のインダクタンス成分は（Ｌｅｘ）分だけ大きくなる。その分ＩＧＢＴゲートのバイアスが大きくなり、ｄｉ／ｄｔを抑制することができる。
【００４３】
このように図４に示す結線構成でも、図２の結線構成と同様にＩＧＢＴのゲート抵抗Ｒｇの抵抗値を変えずに、エミッタ側のインダクタンス成分のみを増加させることができる。したがって、この実施例においても、ミラー期間に発生する損失を増加させることなく、ターンオフ時の跳ね上がり電圧ＶＣＥ(surge)を抑制することができる。
【００４４】
ところで、図４の結線構成は、図２の結線構成に比べて、逆回復電流が大きくなる。ここで、逆回復電流とは、還流ダイオード（ＦＷＤ）に印加される電圧が順方向電圧から逆方向電圧に切り替わった瞬間に流れる電流であり、その大きさは還流ダイオード（ＦＷＤ）の電流経路に存在するインダクタンスによって決まる。
【００４５】
図４の回路構成による逆回復電流時のインダクタンスは、図５（ａ）にその電流経路を示すように、Ｌｆ＋Ｌ２＋Ｌｅｘ＋Ｌ４となる。一方、図９の回路構成による逆回復電流時のインダクタンスは、Ｌｆ＋Ｌ４である。したがって、図４に示す参考例の回路構成によれば、ターンオフ時の跳ね上がり電圧ＶＣＥ(surge)を抑制するという効果はあるものの、ＦＷＤのリカバリ動作時の跳ね上がり電圧が大きくなるという欠点がある。
【００４６】
一方、図２に示した回路構成では、逆回復電流時のインダクタンスは、図５（ｂ）にその電流経路を示すように、Ｌｆ＋Ｌ４であり、図４の参考例と変わらない。したがって、図２の回路構成には、ＦＷＤのリカバリ動作時の跳ね上がり電圧が参考例よりも大きくなるという欠点はない。
【００４７】
以上説明したように、本実施の形態による半導体モジュールによれば、ＩＧＢＴのエミッタ側のインダクタンスを大きくすることにより、ミラー期間に発生する損失を増加させることなく、ターンオフ時の跳ね上がり電圧ＶＣＥ(surge)を抑制することができる。さらに、還流ダイオード（ＦＷＤ）のアノード電極と駆動回路（ＨＶＩＣ）の基準電位電極間をボンディングワイヤにより直接接続するという図２の回路構成によれば、リカバリ動作時の跳ね上がり電圧を増加させることなく、これを実現することができ実用多大なる効果を奏するものである。
【００４８】
次に本発明の第２の実施の形態について説明する。
本実施の形態は、図２（ａ）に例示する結線構成に対して、インダクタンスＬ１’を有するボンディングワイヤ９ｕ（９ｖ，９ｗ）とインダクタンスＬ２を有するボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）とを近接配置し、両インダクタンスＬ１’，Ｌ２の磁気結合により、ＩＧＢＴ２ｕ（２ｖ，２ｗ）とのターンオフ時にボンディングワイヤ９ｕ（９ｖ，９ｗ）のインダクタンスＬ１’に逆起電力を生じさせ、これを利用して、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のゲート駆動能力を低下させて、ターンオフ時の跳ね上がり電圧ＶＣＥ（surge）を抑制するものである。
【００４９】
（実施例３）
図６（ａ）に本実施の形態の実施例３によるＩＰＭ１のモジュール内部の結線構成、図６（ｂ）にその回路構成を示す。なお、図６（ａ）では、三相のうちＵ相の回路を代表して記載しているが、他の相についても同様に適用できることは言うまでもない。
【００５０】
本実施の形態による結線構成の特徴は、具体的にはボンディングワイヤ９ｕ（９ｖ，９ｗ）をＦＷＤ４ｕ（４ｖ，４ｗ）の２本のボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）の両端子の略中央にボンディングしたことである。このようにボンディングワイヤ９ｕ（９ｖ，９ｗ）のＦＷＤ４ｕ（４ｖ，４ｗ）上の接続位置を定めれば、ＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位ＶｓからＦＷＤ４ｕ（４ｖ，４ｗ）に至るボンディングワイヤ９ｕ（９ｖ，９ｗ）を２本のボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）の間を通すことができ、ボンディングワイヤ９ｕ（９ｖ，９ｗ），１１ｕ（１１ｖ，１１ｗ）が一定値以下の間隔で並行して配線される区間（以下、「並行配線区間」という。）を設けることが可能となる。また、図６（ａ）の結線構成によれば、並行配線区間において、ボンディングワイヤ９ｕ（９ｖ，９ｗ），１１ｕ（１１ｖ，１１ｗ）を夫々流れる電流は同相となる。
【００５１】
ボンディングワイヤ９ｕ（９ｖ，９ｗ），１１ｕ（１１ｖ，１１ｗ）は、夫々インダクタンスＬ１’、Ｌ２を有する。このインダクタンスは、ワイヤの寄生インダクタンスを利用することができる。この場合、ボンディングワイヤ９ｕ（９ｖ，９ｗ），１１ｕ（１１ｖ，１１ｗ）の間隔や並行配線区間の長さは、相互インダクタンスや磁気結合による逆起電力の大きさに影響を与える。すなわち、両ボンディングワイヤ９ｕ（９ｖ，９ｗ），１１ｕ（１１ｖ，１１ｗ）の間隔を狭くし、あるいは並行配線区間を長くすることにより、両ボンディングワイヤ９ｕ（９ｖ，９ｗ），１１ｕ（１１ｖ，１１ｗ）の相互インダクタンスやそれにより発生する逆起電力を大きくすることができる。
【００５２】
次に、図７を用いて、図６（ａ）の結線構成の作用効果について説明する。図７は、ＩＰＭ１の構成要素のうち、磁気結合の説明に必要な要素のみを表している。この図において、ボンディングワイヤ９ｕ（９ｖ，９ｗ）を介してＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位電極（Ｖｓ）から流れ出す電流（ｉ１）とＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタから流れ出す電流（ｉ２）は同一方向の矢印で示すように同相になっている。
【００５３】
この回路構成において、ＩＧＢＴ２ｕ（２ｖ，２ｗ）がターンオフすると、電流（ｉ２）が減少方向へ変化する。これにより、ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）との相互インダクタンスにより磁気結合されたボンディングワイヤ９ｕ（９ｖ，９ｗ）に逆起電力（＝相互インダクタンスの値×電流ｉ２の時間変化分）が発生して、その分、ＨＶＩＣ６ｕ（６ｖ，６ｗ）の基準電位Ｖｓに対してＩＧＢＴ２ｕ（２ｖ，２ｗ）のエミッタの電位が相対的に上昇する。その結果として、ＩＧＢＴ２ｕ（２ｖ，２ｗ）のゲートがバイアスされることになり、ＨＶＩＣ６ｕ（６ｖ，６ｗ）のゲート駆動能力が低下する。見方を変えれば、図６（ａ）の結線構成では、ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）とボンディングワイヤ９ｕ（９ｖ，９ｗ）は互いのインダクタンスＬ２，Ｌ１’を増加させるように磁気結合が働く。これにより、図８の一点鎖線で示すように、ターンオフ時のコレクタ電流の時間変化率ｄｉ／ｄｔは緩やかになり、その結果ＶＣＥ（surge）の跳ね上がりが抑制される。
【００５４】
実用的には、通常の電流容量を有する両ボンディングワイヤ９ｕ（９ｖ，９ｗ），１１ｕ（１１ｖ，１１ｗ）の間隔は、３ｍｍ程度以下（好ましくは、１．５ｍｍ以下）、並行配線区間は、１０ｍｍ以上（好ましくは１５ｍｍ以上）が望ましい。
この条件下では、ｄｉ／ｄｔ＝１０００Ａ／μｓのとき、従来の構成（参考例）に比べて約２０Ｖ程度のＶsurge抑制効果が期待できる。
【００５５】
なお、図６では、ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）を２本に分け、その略中央にボンディングワイヤ９ｕ（９ｖ，９ｗ）を配置したが、ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）の分割本数はこれに限らず、任意の数（ｎ）（ｎは２以上の整数）に分け、（ｎ−１）本の数のボンディングワイヤ９ｕ（９ｖ，９ｗ）をそれぞれ各ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）の間に配置するようにしても良い。一方、ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）の電流容量が十分あれば本数は１本でも良い。この場合、ボンディングワイヤ１１ｕ（１１ｖ，１１ｗ）の接続ＦＷＤ４ｕ（４ｖ，４ｗ）上の接続位置に近接させて、ボンディングワイヤ９ｕ（９ｖ，９ｗ）を接続する。
【００５６】
以上説明したように本実施の形態によれば、第１の実施の形態の効果に加え、次の効果を奏する。すなわち、本実施の形態では、ゲート抵抗値を変えず、「ＩＧＢＴのエミッタ端子からＦＷＤのアノード端子間の配線」と、「ＨＶＩＣの基準電位端子（Ｖｓ）からＦＷＤのアノード端子間の配線」又は「ＨＶＩＣの基準電位端子（Ｖｓ）からＩＧＢＴのエミッタ端子間の配線」とを磁気結合させる回路としている。このため、ＩＧＢＴのオフ時に誘導起電力が発生することでＩＧＢＴのゲート駆動能力が下がり、図８に示すように、−ｄｉ／ｄｔを低減することができる。このため、スイッチング損失を増大させることなく、ＶＣＥ(surge)を抑制することが可能となる。また第１の実施の形態に比べて、短いワイヤ長で同等のＶＣＥ(surge)抑制効果を奏するため、ＩＰＭのパッケージを小型化することが可能となる。
【００５７】
本発明は上述した実施の形態に限定されることなく、その要旨を逸脱しない範囲で種々変形して実現することができる。例えば、上記の説明では、半導体スイッチング素子としてＮＰＮ型のＩＧＢＴを例にして、エミッタ端子がＩＧＢＴの基準電位電極となる回路について説明したが、ＰＮＰ型のＩＧＢＴを用いてコレクタ端子をＩＧＢＴの基準電位電極とした回路についても同様に適用可能であることは言うまでもない。
【００５８】
また、ＩＧＢＴ以外の半導体スイッチング素子、たとえばバイポーラトランジスタやＭＯＳＦＥＴを用いる場合でも同様に適用することができる。なお、ＮＭＯＳを用いる場合は、その基準電位電極はソース電極となり、ＰＭＯＳを用いる場合は、その基準電位電極はドレイン電極となる。
【００５９】
ボンディングワイヤは、ＦＷＤのアノード端子、ＨＶＩＣの基準電位端子、ＩＧＢＴの基準電位端子と夫々同電位となる配線パターン上にボンディングするのがよい。スイッチング素子、または、還流用ダイオード、もしくはその両方を珪素、炭化珪素、窒化ガリウム系材料、酸化ガリウム系材料、ダイヤモンドの何れかを用いて構成することができる。
【符号の説明】
【００６０】
１      半導体モジュール（ＩＰＭ）
２ｕ，２ｖ，２ｗ  高電位側ＩＧＢＴ（高電位側スイッチング素子）
３ｕ，３ｖ，３ｗ  低電位側ＩＧＢＴ（低電位側スイッチング素子）
４ｕ，４ｖ，４ｗ  高電位側還流ダイオード（ＦＷＤ）
５ｕ，５ｖ，５ｗ  低電位側還流ダイオード（ＦＷＤ）
６ｕ，６ｖ，６ｗ  高電位側駆動回路（ＨＶＩＣ）
７  低電位側駆動回路（ＬＶＩＣ）
９ｕ，９ｖ，９ｗ  ボンディングワイヤ（第１の配線）
１１ｕ，１１ｖ，１１ｗ  ボンディングワイヤ（第２の配線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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