(57)【要約】【課題】電気特性が向上した半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、積層体と、柱状部と、を備える。前記柱状部は、前記積層体内に設けられ、前記第１方向に延びる半導体部を有し、前記第１方向に垂直な第２方向に互いに大きさが異なる複数の幅を有する。前記複数の幅は、複数の電極膜の内の最下層の第１電極膜内に位置する前記柱状部の幅であって、前記柱状部の前記第１方向の位置において略同じ幅である第１の幅と、前記複数の電極膜の内の第２電極膜内に位置する前記柱状部の幅であって、前記柱状部の前記第１方向の位置において略同じ幅である第２の幅と、を有する。前記第１の幅は、前記第２の幅より小さい。【選択図】図１
2019169535.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、第１方向に互いに離れて積層された複数の電極膜を有する積層体と、
前記積層体内に設けられ、前記第１方向に延びる半導体部を有し、前記第１方向に垂直な第２方向に互いに大きさが異なる複数の幅を有する柱状部と、
を備え、
前記複数の幅は、前記複数の電極膜の内の最下層の第１電極膜内に位置する前記柱状部の幅であって、前記柱状部の前記第１方向の位置において略同じ幅である第１の幅と、前記複数の電極膜の内の第２電極膜内に位置する前記柱状部の幅であって、前記柱状部の前記第１方向の位置において略同じ幅である第２の幅と、を有し、
前記第１の幅は、前記第２の幅より小さい半導体記憶装置。
【請求項２】
前記積層体は、前記複数の電極膜と交互に積層された複数の絶縁膜をさらに有し、
前記複数の絶縁膜は、前記基板及び前記第１電極膜の間に設けられた第１絶縁膜を有し、
前記複数の幅は、前記第１絶縁膜内に位置する前記柱状部の幅であって、前記柱状部の前記第１方向の位置において略同じ幅である第３の幅をさらに有し、
前記第３の幅は、前記第１の幅と略同じである請求項１記載の半導体記憶装置。
【請求項３】
前記柱状部は、前記半導体部及び前記積層体の間に設けられた第２絶縁膜と、前記第２絶縁膜及び前記積層体の間に設けられた電荷蓄積膜と、前記電荷蓄積膜及び前記積層体の間に設けられた第３絶縁膜と、をさらに有する請求項１または２に記載の半導体記憶装置。
【請求項４】
前記柱状部は、前記半導体部及び前記積層体の間に設けられた第２絶縁膜と、前記第２絶縁膜及び前記第２電極膜の間に設けられた電荷蓄積膜と、前記電荷蓄積膜及び前記第２電極膜の間に設けられた第３絶縁膜と、をさらに有する請求項１または２に記載の半導体記憶装置。
【請求項５】
前記柱状部は、前記半導体部及び前記積層体の間に設けられた第２絶縁膜と、前記第２絶縁膜及び前記積層体の間に設けられた電荷蓄積膜と、前記電荷蓄積膜及び前記第２電極膜の間に設けられた第３絶縁膜と、をさらに有する請求項１または２に記載の半導体記憶装置。
【請求項６】
前記第１電極膜は、ポリシリコンを含む請求項１から５のいずれか１つに記載の半導体記憶装置。
【請求項７】
基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜に第１電極膜を形成する工程と、
前記第１絶縁膜及び前記第１電極膜に、前記第１絶縁膜及び前記第１電極膜を貫通して前記基板に達する第１貫通孔を形成する工程と、
前記第１貫通孔内に第１膜を形成する工程と、
前記第１電極膜及び前記第１膜上に、前記第２絶縁膜及び第２電極膜を交互に積層して積層体を形成する工程と、
前記積層体に、前記積層体を貫通して前記第１膜に達するように、前記積層体の積層方向に垂直な方向の幅が前記第１貫通孔より大きい第２貫通孔を形成する工程と、
前記第２貫通孔を介して、前記第１貫通孔内の前記第１膜を除去する工程と、
前記第１貫通孔及び前記第２貫通孔内に、半導体部を有する柱状部を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項８】
基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜に第１電極膜を形成する工程と、
前記第１電極膜上に、前記第２絶縁膜及び第２電極膜を交互に積層して積層体を形成する工程と、
前記積層体の一部を除去して、前記第１電極膜に達する第１貫通孔を形成する工程と、
前記第１貫通孔の内面上に、第３絶縁膜を形成する工程と、
前記第１貫通孔内であって前記第３絶縁膜上に、電荷蓄積膜を形成する工程と、
前記第１貫通孔を介して、前記電荷蓄積膜の一部、前記第３絶縁膜の一部、前記第１電極膜の一部、及び、前記第１絶縁膜の一部を除去して、前記基板に達し、前記積層体の積層方向に垂直な方向の幅が前記第１貫通孔より小さい第２貫通孔を形成する工程と、
前記第１貫通孔及び前記第２貫通孔内に、第４絶縁膜を形成する工程と、
前記第１貫通孔及び前記第２貫通孔内であって前記第４絶縁膜上に、半導体部を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項９】
基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜に第１電極膜を形成する工程と、
前記第１電極膜上に、前記第２絶縁膜及び第２電極膜を交互に積層して積層体を形成する工程と、
前記積層体の一部を除去して、前記第１電極膜に達する第１貫通孔を形成する工程と、
前記第１貫通孔の内面上に、第３絶縁膜を形成する工程と、
前記第１貫通孔を介して、前記第３絶縁膜の一部、前記第１電極膜の一部、及び、前記第１絶縁膜の一部を除去して、前記基板に達し、前記積層体の積層方向に垂直な方向の幅が前記第１貫通孔より小さい第２貫通孔を形成する工程と、
前記第１貫通孔及び前記第２貫通孔内に、電荷蓄積膜を形成する工程と、
前記第１貫通孔及び前記第２貫通孔内であって前記電荷蓄積膜上に、第４絶縁膜を形成する工程と、  
前記第１貫通孔及び前記第２貫通孔内であって前記第４絶縁膜上に、半導体部を形成する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
複数の電極膜が積層された積層体にメモリホールを形成し、そのメモリホール内にチャネルが設けられた３次元構造の半導体記憶装置が提案されている。複数の電極膜の内、積層体の上層及び下層に設けられた電極膜は選択トランジスタのゲート電極として機能し、各選択トランジスタと、選択トランジスタ間に位置するメモリセルとがチャネルを通じて接続することでメモリストリングを構成する。このような半導体記憶装置では、選択トランジスタのゲート電極として機能する電極膜の電気特性を向上することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０２９６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、電気特性が向上した半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、積層体と、柱状部と、を備える。前記積層体は、前記基板上に設けられ、第１方向に互いに離れて積層された複数の電極膜を有する。前記柱状部は、前記積層体内に設けられ、前記第１方向に延びる半導体部を有し、前記第１方向に垂直な第２方向に互いに大きさが異なる複数の幅を有する。前記複数の幅は、前記複数の電極膜の内の最下層の第１電極膜内に位置する前記柱状部の幅であって、前記柱状部の前記第１方向の位置において略同じ幅である第１の幅と、前記複数の電極膜の内の第２電極膜内に位置する前記柱状部の幅であって、前記柱状部の前記第１方向の位置において略同じ幅である第２の幅と、を有する。前記第１の幅は、前記第２の幅より小さい。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示す斜視図である。
【図２】第１実施形態に係る半導体記憶装置の一部を示す断面図である。
【図３】第１実施形態に係る半導体記憶装置の一部を示す上面図である。
【図４】図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体記憶装置の電気特性を示す図である。
【図５】図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７】図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】第２実施形態に係る半導体記憶装置の一部を示す断面図である。
【図９】第２実施形態に係る半導体記憶装置の一部を示す上面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】第３実施形態に係る半導体記憶装置の一部を示す断面図である。
【図１３】第３実施形態に係る半導体記憶装置の一部を示す上面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、半導体記憶装置１の斜視図である。図２は、半導体記憶装置１の一部の断面図である。図３は、半導体記憶装置１の一部の上面図である。
図１に示すように、半導体記憶装置１には、基板１０が設けられている。基板１０は、例えば、シリコン（Ｓｉ）を含む。ここで、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第２方向）とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向（第１方向）とする。なお、図２は、半導体記憶装置１のＹ−Ｚ断面を示しており、図３は、半導体記憶装置１のＸ−Ｙ平面を示している。
【０００９】
半導体記憶装置１には、積層体１５と、柱状部２０と、配線部１８と、が設けられている。
積層体１５は、基板１０上に設けられている。積層体１５は、複数の電極膜１１と、複数の絶縁膜３と、を有する。例えば、電極膜１１は、タングステン（Ｗ）等の金属を含む。電極膜１１は、アモルファスシリコンを結晶化させたポリシリコンを含んでも良い。絶縁膜３は、シリコン酸化物（ＳｉＯ）等を含む。絶縁膜３は電極膜１１の間に設けられた層間絶縁膜である。なお、電極膜１１の積層数は任意である。
【００１０】
図１の例では、積層体１５は、基板１０上に設けられているが、積層体１５は、下地として、基板１０上に回路素子や配線等を有する層を形成し、その層の上に設けられても良い。
積層体１５上には、絶縁膜１２が設けられている。絶縁膜１２は、シリコン酸化物等を含む。
【００１１】
柱状部２０は、積層体１５内に複数設けられている。柱状部２０は、積層体１５内をＺ方向に延びる。柱状部２０は、例えば、円柱状、もしくは楕円柱状に形成される。柱状部２０の上端はコンタクト４０に接続され、柱状部２０は、コンタクト４０を介して、Ｙ方向に延びるビット線ＢＬに接続される。
【００１２】
配線部１８は、積層体１５内に複数設けられている。例えば、配線部１８は、タングステン等の金属を含む。配線部１８はＸ方向及びＺ方向に延びる。配線部１８の下端は基板１０上に位置して基板１０と電気的に接続される。配線部１８の上端は、コンタクト４１を介してソース線ＳＬに接続される。配線部１８は、積層体１５に形成されたスリットＳＴ内に設けられている。なお、配線部１８のＹ方向両側には、積層体１５の複数の電極膜１１と絶縁するための絶縁膜（図示せず）が設けられている。また、スリットＳＴ内に配線部１８を設ける代わりに、積層体１５同士を分離するための絶縁部材を設けても良い。
【００１３】
図２に示すように、積層体１５の複数の電極膜１１は、ソース側選択ゲート、ドレイン側選択ゲート及びワード線によって構成される。例えば、積層体１５の複数の電極膜１１において、ソース側選択ゲートは、最下層の電極膜（第１電極膜）１１Ａに相当し、ドレイン側選択ゲートは、最上層の電極膜１１Ｄに相当する。例えば、ワード線は、最下層の電極膜１１Ａ、及び、最上層の電極膜１１Ｄを除いた電極膜１１に相当する。例えば、ワード線は、電極膜（第２電極膜）１１Ｂ及び電極膜１１Ｃに相当する。
【００１４】
例えば、複数の電極膜１１において、電極膜１１Ｂ、１１Ｃの少なくともいずれかがソース側選択ゲートとして機能しても良い。例えば、複数の電極膜１１において、電極膜１１Ｂ、１１Ｃは、ダミー電極膜であっても良い。ここで、ダミー電極膜とは、読出動作や書込動作では選択されない電極膜であって、メモリセルに対する書込電圧や読出電圧が供給されない電極膜に相当する。なお、ダミー電極膜でない電極膜１１は、読出動作や書込動作において選択される電極膜１１に相当する。
【００１５】
例えば、複数の電極膜１１において、電極膜１１Ａと、電極膜１１Ｂ、１１Ｃ、１１Ｄとは、異なる材料を含む。例えば、電極膜１１Ａは、ポリシリコンを含み、電極膜１１Ｂ、１１Ｃ、１１Ｄは、タングステン等の金属を含む。電極膜１１Ｂ、１１Ｃ、１１Ｄには、例えばタングステンからなる本体部と、例えばチタン窒化物（ＴｉＮ）からなり、本体部の表面を覆うバリアメタル層とが設けられても良い。
【００１６】
例えば、電極膜１１ＡのＺ方向の厚さは、電極膜１１Ｂ、１１Ｃ、１１ＤのＺ方向の厚さより厚い。例えば、電極膜１１Ａの厚さＴ１は、電極膜１１Ｂの厚さＴ２より厚い。
【００１７】
柱状部２０は、コア膜９と、チャネル膜（半導体部）８と、トンネル絶縁膜（第２絶縁膜）７と、電荷蓄積膜６と、ブロック絶縁膜（第３絶縁膜）５と、を有する。
コア膜９は、絶縁性の膜であって、例えば、シリコン酸化物を含む。コア膜９の形状は、例えば、円柱状である。なお、柱状部２０にコア膜９を設けなくても良い。
【００１８】
チャネル膜８は、コア膜９の周囲に設けられている。チャネル膜８は、半導体部であって、例えば、ポリシリコンを含む。チャネル膜８の形状は、例えば、底を有する筒状である。チャネル膜８の下端は、基板１０に接している。図１に示すように、チャネル膜８の上端が、絶縁膜１２内に設けられたコンタクト４０に接続される。これにより、チャネル膜８はコンタクト４０を介してビット線ＢＬに接続される。
【００１９】
トンネル絶縁膜７は、チャネル膜８の周囲に設けられている。トンネル絶縁膜７は、例えば、シリコン酸化物を含む。トンネル絶縁膜７の形状は、例えば、円筒形である。トンネル絶縁膜７は、電荷蓄積膜６と、チャネル膜８との間の電位障壁である。書込時には、トンネル絶縁膜７においてチャネル膜８から電荷蓄積膜６に電子がトンネリングして情報が書き込まれる。一方、消去時には、トンネル絶縁膜７においてチャネル膜８から電荷蓄積膜６に正孔がトンネリングして電子の電荷を打ち消すことにより保持されている情報が消去される。
【００２０】
電荷蓄積膜６は、トンネル絶縁膜７の周囲に設けられている。電荷蓄積膜６は、例えば、シリコン窒化物（ＳｉＮ）を含む。電荷蓄積膜６の形状は、例えば、円筒形である。チャネル膜８と電極膜１１との交差部分に、電荷蓄積膜６を含むメモリセルが形成される。電荷蓄積膜６は、層内に、電荷をトラップするトラップサイトを有する。メモリセルの閾値電圧は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
半導体記憶装置１においては、電荷蓄積膜６をそれぞれ含む多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元の格子状に配列されており、各メモリセルにデータを記憶することができる。
【００２１】
ブロック絶縁膜５は、電荷蓄積膜６の周囲に設けられている。ブロック絶縁膜５は、例えば、シリコン酸化物を含む。ブロック絶縁膜５は、シリコン酸化物を含む膜と、アルミニウム酸化物（ＡｌＯ）などの高誘電絶縁体を含む膜との積層体でも良い。ブロック絶縁膜５の形状は、例えば、円筒形である。ブロック絶縁膜５は、電極膜１１を形成するとき、例えば、電荷蓄積膜６をエッチングから保護する。
【００２２】
図２に示すように、柱状部２０は、積層体１５に形成されたメモリホールＭＨ内に設けられている。メモリホールＭＨは、第１ホールＭＨ１と、第２ホールＭＨ２とを含む。第１ホールＭＨ１の底面は基板１０上に位置し、第１ホールＭＨ１上に、第１ホールＭＨ１と一体的に形成されるように第２ホールＭＨ２が位置する。第１ホールＭＨ１及び第２ホールＭＨ２は、貫通孔である。
複数の電極膜１１の内、電極膜１１Ａに形成された第１ホールＭＨ１の直径は、電極膜１１Ａ以外の電極膜１１（例えば、電極膜１１Ｂ、１１Ｃ、１１Ｄ）に形成された第２ホールＭＨ２の直径より小さい。第１ホールＭＨ１の直径が第２ホールＭＨ２の直径より小さいので、図２に示すように、第１ホールＭＨ１及び第２ホールＭＨ２の境界において積層体１５内には段差Ｓが形成される。積層体１５の段差Ｓには、ブロック絶縁膜５、電荷蓄積膜６及びトンネル絶縁膜７が段差Ｓを覆うように位置している。
【００２３】
第１ホールＭＨ１は、積層体１５において、複数の絶縁膜３の内の最下層の絶縁膜（第１絶縁膜）３Ａ、及び、複数の電極膜１１の内の最下層の電極膜１１Ａに形成されたホールに相当する。第２ホールＭＨ２は、積層体１５において、絶縁膜３Ａ及び電極膜１１Ａを除いた部分に形成されたホールに相当する。Ｚ方向に垂直な方向において、電極膜１１Ａ内に位置する第１ホールＭＨ１の幅（第１の幅）Ｗ１は、第２電極膜１１Ｂ内に位置する第２ホールＭＨ２の幅（第２の幅）Ｗ２より小さい。また、Ｚ方向に垂直な方向において、最下層の絶縁膜３Ａ内に位置する第１ホールＭＨ１の幅（第３の幅）Ｗ１は、電極膜１１Ａ内に位置する第１ホールＭＨ１の幅（第１の幅）Ｗ１と略同じである。図２の例では、幅Ｗ１、Ｗ２は、Ｙ方向の幅に相当する。
【００２４】
ここで、ホールの幅とは、Ｚ方向に垂直な方向におけるホールの幅であって、例えば、ホールの形状が円柱である場合に、円柱の外縁間を結ぶように中心を通る直線によって定まる幅に相当する。図３に示すように、円柱状の第１ホールＭＨ１の幅Ｗ１は、円柱の外縁ｔ１、ｔ２間を結ぶように中心Ｃを通る直線によって定められる。つまり、第１ホールＭＨ１の幅Ｗ１は円柱の直径に相当する。
【００２５】
なお、図３は、電極膜１１Ａに形成された第１ホールＭＨ１を上面から見た図に相当する。第１ホールＭＨ１内には、コア膜９、チャネル膜８、トンネル絶縁膜７、電荷蓄積膜６及びブロック絶縁膜５を有する柱状部２０が位置しており、第１ホールＭＨ１の幅は、柱状部２０の幅に相当する。
【００２６】
したがって、複数の電極膜１１の内、電極膜１１Ａに形成された第１ホールＭＨ１の直径は、電極膜１１Ａ以外の電極膜１１（例えば、電極膜１１Ｂ、１１Ｃ、１１Ｄ）に形成された第２ホールＭＨ２の直径より小さい。第１ホールＭＨ１の直径が第２ホールＭＨ２の直径より小さいので、図２に示すように、第１ホールＭＨ１及び第２ホールＭＨ２の境界において積層体１５内には段差Ｓが形成される。積層体１５の段差Ｓには、ブロック絶縁膜５、電荷蓄積膜６及びトンネル絶縁膜７が段差Ｓを覆うように位置している。
【００２７】
例えば、第１ホールＭＨ１の幅（直径）は、Ｚ方向の位置において略同じである。つまり、絶縁膜３Ａ内の第１ホールＭＨ１の幅（直径）は、電極膜１１Ａ内の第１ホールＭＨ１の幅（直径）と略同じである。
例えば、第２ホールＭＨ２の幅（直径）は、Ｚ方向の位置において略同じである。例えば、電極膜１１Ｂ内の第２ホールＭＨ２の幅（直径）、電極膜１１Ｃ内の第２ホールＭＨ２の幅（直径）、及び、電極膜１１Ｄ内の第２ホールＭＨ２の幅（直径）は、略同じである。
【００２８】
なお、ホールの幅（直径）がＺ方向の位置において略同じであるとは、後述する図５（ｂ）及び図７（ａ）の工程のような第１ホールＭＨ１及び第２ホールＭＨ２の形成時、もしくは、その後の工程において、熱等の影響でホールの形状が変わってホールの幅（直径）がＺ方向の位置で部分的に異なる場合を含む。例えば、形成条件によっては、ホールの径が下層において意図せずに小さくなる場合もある。このような場合も、「第１の方向の位置において略同じ幅である」に含むものとする。
【００２９】
次に、ソース側選択ゲートとして機能する電極膜１１Ａの電気特性について説明する。
図４（ａ）及び図４（ｂ）は、第１ホールＭＨ１の直径と、電極膜１１Ａの配線抵抗及び配線容量との関係を示す図である。
図４（ａ）は、第１ホールＭＨ１の直径及び電極膜１１Ａの配線抵抗の関係を示している。縦軸は電極膜１１Ａの配線抵抗Ｒの値であって、例えば、単位はオーム（Ω）である。横軸は第１ホールＭＨ１の直径ｄの値であって、例えば、単位はナノメートルである。図４（ａ）では、第１ホールＭＨ１の直径ｄを変えた場合（直径ｄ１、ｄ２、ｄ３）の配線抵抗Ｒの値が示されている。なお、直径ｄ１は直径ｄ２より大きく、直径ｄ２は直径ｄ３より大きい。
【００３０】
図４（ａ）に示すように、直径ｄ１、直径ｄ２及び直径ｄ３の配線抵抗Ｒを比較すると、第１ホールＭＨ１の直径ｄが小さくなると、配線抵抗Ｒの値が小さくなることが分かった。これは、直径ｄ１、直径ｄ２及び直径ｄ３のように第１ホールＭＨ１の直径ｄが小さくなるにつれて、スリットＳＴ間（図１参照）の電極膜１１Ａ（例えば、ポリシリコン膜）の体積が増えるので配線抵抗Ｒの値が小さくなるからである。
【００３１】
図４（ｂ）は、第１ホールＭＨ１の直径及び電極膜１１Ａの配線容量の関係を示している。縦軸は電極膜１１Ａの配線容量Ｃの値であって、例えば、単位はファラド（Ｆ）である。横軸は第１ホールＭＨ１の直径ｄの値であって、例えば、単位はナノメートルである。図４（ｂ）では、第１ホールＭＨ１の直径ｄを変えた場合（直径ｄ１、ｄ２、ｄ３）の配線容量Ｃの値が示されている。なお、直径ｄ１は直径ｄ２より大きく、直径ｄ２は直径ｄ３より大きい。
【００３２】
また、図中の配線容量Ｃ１は、電極膜１１Ａの上部における配線容量に相当する。図２では、電極膜１１Ａの上面には絶縁膜３Ｂが設けられている。図中の配線容量Ｃ２は、電極膜１１Ａの第１ホールＭＨ１と対向する部分における配線容量に相当する。図２では、電極膜１１Ａにおける第１ホールＭＨ１との対向面にはブロック絶縁膜５が設けられている。図中の配線容量Ｃ３は、電極膜１１Ａの下部における配線容量に相当する。図２では、電極膜１１Ａの下面には絶縁膜３Ａが設けられている。
したがって、図４（ｂ）では、電極膜１１Ａの配線容量Ｃは、配線容量Ｃ１、配線容量Ｃ２及び配線容量Ｃ３の和となる。
【００３３】
図４（ｂ）に示すように、直径ｄ１、直径ｄ２及び直径ｄ３の配線容量Ｃ（配線容量Ｃ１、Ｃ２、Ｃ３）を比較すると、第１ホールＭＨ１の直径ｄが小さくなると、配線容量Ｃ２の値が小さくなることが分かった。したがって、第１ホールＭＨ１の直径ｄが小さくなると、配線容量Ｃの値が小さくなることが分かった。これは、直径ｄ１、直径ｄ２及び直径ｄ３のように第１ホールＭＨ１の直径ｄが小さくなるにつれて第１ホールＭＨ１の円周が小さくなるので、電極膜１１Ａの第１ホールＭＨ１と対向する部分における配線容量Ｃ２の値が小さくなるからである。
【００３４】
図４（ａ）及び図４（ｂ）から、電極膜１１Ａに形成された第１ホールＭＨ１の直径を小さくすると、電極膜１１Ａの配線抵抗及び配線容量を低減できることが分かった。したがって、電極膜１１Ａに形成された第１ホールＭＨ１の直径を小さくすることで、選択トランジスタのトランジスタ機能が向上する。
【００３５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）及び図５（ｂ）〜図７（ａ）及び図７（ｂ）は、半導体記憶装置１の製造方法を示す断面図である。図５（ａ）及び図５（ｂ）〜図７（ａ）及び図７（ｂ）は、図２に相当する領域の一部であって、図２の絶縁膜３Ｃから下の部分を示している。
まず、図５（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、基板１０上に絶縁膜３Ａを形成した後、絶縁膜３Ａ上に電極膜１１Ａを形成する。絶縁膜３Ａは、例えばシリコン酸化物により形成され、電極膜１１Ａは、例えばポリシリコンにより形成される。
【００３６】
次に、図５（ｂ）に示すように、例えば、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）により、絶縁膜３Ａ及び電極膜１１Ａに第１ホールＭＨ１を形成する。第１ホールＭＨ１は絶縁膜３Ａ及び電極膜１１Ａを貫通して基板１０に達する。第１ホールＭＨ１が複数形成される場合、複数の第１ホールＭＨ１は、Ｚ方向から見て、例えば格子状に形成される。
【００３７】
次に、図６（ａ）に示すように、例えばＣＶＤ法により、第１ホールＭＨ１内に膜５１を形成する。膜５１は、例えばシリコン酸化物により形成される。
【００３８】
次に、図６（ｂ）に示すように、例えばＣＶＤ法により、電極膜１１Ａ及び膜５１上に、絶縁膜３及び電極膜１１を交互に積層する。電極膜１１は、例えば金属材料により形成される。これにより、複数の電極膜１１と、複数の絶縁膜３とを有する積層体１５が形成される。例えば、積層体１５において、最下層の電極膜１１Ａはポリシリコンにより形成され、最下層の電極膜１１Ａを除いた電極膜１１はタングステンにより形成される。
【００３９】
次に、図７（ａ）に示すように、例えばフォトリソグラフィ法及びＲＩＥにより、積層体１５に第２ホールＭＨ２を形成する。第２ホールＭＨ２は、第１ホールＭＨ１の直上に位置するように積層体１５を貫通する。これにより、膜５１の上面、及び、電極膜１１Ａの上面の一部が露出する。フォトリソグラフィ法において、第１ホールＭＨ１に対する第２ホールＭＨ２の位置ずれを考慮して、第２ホールＭＨ２が第１ホールＭＨ１の直上に位置するように位置合わせを行うことが望ましい。
【００４０】
続いて、ＲＩＥ等のエッチング処理を施して、第２ホールＭＨ２を介して、第１ホールＭＨ１内の膜５１を除去する。膜５１が除去されて、第１ホールＭＨ１及び第２ホールＭＨ２を含むメモリホールＭＨが形成される。第１ホールＭＨ１の幅Ｗ１は、第２ホールＭＨ２の幅Ｗ２より小さい。
【００４１】
次に、図７（ｂ）に示すように、例えばＣＶＤ法により、メモリホールＭＨの内面上に、ブロック絶縁膜５を形成する。ブロック絶縁膜５は、例えばシリコン酸化物により形成される。続いて、メモリホールＭＨ内であってブロック絶縁膜５上に電荷蓄積膜６を形成する。電荷蓄積膜６は、例えばシリコン窒化物により形成される。その後、メモリホールＭＨ内であって電荷蓄積膜６上にトンネル絶縁膜７を形成する。トンネル絶縁膜７は、例えばシリコン酸化物により形成される。
【００４２】
続いて、例えばＣＶＤ法により、メモリホールＭＨ内に、チャネル膜８を形成した後、コア膜９を形成する。チャネル膜８は、例えばポリシリコンにより形成され、コア膜９は、例えばシリコン酸化物により形成される。これにより、コア膜９、チャネル膜８、トンネル絶縁膜７、電荷蓄積膜６及びブロック絶縁膜５を有する柱状部２０が形成される。
【００４３】
その後、積層体１５及び柱状部２０上に、シリコン酸化物を堆積して絶縁膜１２（図１及び図２参照）を形成する。続いて、ＲＩＥ等のエッチング処理を施して、積層体１５及び絶縁膜１２に、Ｘ方向及びＺ方向に延びる複数のスリットＳＴ（図１参照）を形成する。スリットＳＴは、Ｚ方向において絶縁膜１２及び積層体１５を貫通して基板１０まで達する。その後、スリットＳＴ内にタングステン等の金属材料を埋めこんで配線部１８を形成する。そして、周知の方法により、チャネル膜８に接続するコンタクト４０及びビット線ＢＬを形成し、配線部１８に接続するコンタクト４１及びソース線ＳＬを形成する。
このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４４】
なお、図６（ｂ）の工程において、電極膜１１Ａ及び膜５１上に、絶縁膜３及び犠牲膜を交互に積層して積層体を形成した後、図７（ｂ）の工程において、柱状部２０の形成後、スリットＳＴを介して積層体の犠牲膜を選択的に除去し、犠牲膜の除去によって形成された空洞内に電極膜１１を形成しても良い。このような工程を行うことで、複数の電極膜１１と、複数の絶縁膜３とを有する積層体１５が形成される。
【００４５】
次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置において、複数の電極膜の内、積層体の上層及び下層に設けられた電極膜は選択トランジスタのゲート電極として機能し、各選択トランジスタと、選択トランジスタ間に位置するメモリセルとがチャネルを通じて接続することでメモリストリングを構成する。
【００４６】
例えば、複数の電極膜の内、最下層の電極膜がポリシリコンにより形成されていると、金属材料により形成されている場合と比較して、電極膜の抵抗率が高くなる虞がある。これにより、最下層の電極膜において配線抵抗が高くなって配線遅延（ＲＣ遅延）が起こり易くなる。これにより、半導体記憶装置の電気特性が低下する。
【００４７】
ここで、最下層の電極膜における配線抵抗を低減させるために、電極膜のＺ方向の厚さを厚くさせることが考えられる。しかしながら、電極膜のＺ方向の厚さを厚くすると、電極膜における配線容量が増加してしまうので配線遅延を解消するには困難であった。
【００４８】
本実施形態の半導体記憶装置１では、積層体１５の複数の電極膜１１の内、最下層の電極膜１１Ａに形成された第１ホールＭＨ１の直径は、最下層の電極膜１１Ａを除いた電極膜１１の内の１つに形成された第２ホールＭＨ２の直径より小さい。最下層の電極膜１１Ａに形成された第１ホールＭＨ１の直径を小さくすることで、電極膜１１の配線抵抗及び配線容量を低減できる。
【００４９】
例えば、図４（ａ）及び図４（ｂ）に示したように、電極膜１１Ａに形成された第１ホールＭＨ１の直径を小さくすると、電極膜１１Ａの配線抵抗及び配線容量を低減できる。したがって、選択トランジスタのトランジスタ機能が向上する。
本実施形態によれば、電気特性が向上した半導体記憶装置及びその製造方法を提供する。
【００５０】
（第２実施形態）
図８は、半導体記憶装置１Ａの一部の断面図である。図９は、半導体記憶装置１Ａの一部の上面図である。
図８及び図９に示された領域は、図２及び図３に示された領域にそれぞれ相当する。
本実施形態に係る半導体記憶装置１Ａは、第１実施形態に係る半導体記憶装置１と比較して、メモリホールＭＨの第１ホールＭＨ１内に形成される素子が異なる。これ以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
【００５１】
図８に示すように、柱状部２０は、積層体１５に形成されたメモリホールＭＨ内に設けられている。メモリホールＭＨは、第１ホールＭＨ１と、第２ホールＭＨ２とを含む。第１ホールＭＨ１は、積層体１５において、複数の絶縁膜３の内、最下層の絶縁膜３Ａ、及び、複数の電極膜１１の内、最下層の電極膜１１Ａに形成されたホールに相当する。第２ホールＭＨ２は、積層体１５において、絶縁膜３Ａ及び電極膜１１Ａを除いた部分に形成されたホールに相当する。
【００５２】
柱状部２０は、コア膜９と、チャネル膜８と、トンネル絶縁膜７と、電荷蓄積膜６と、ブロック絶縁膜５と、を有する。図９に示すように、第１ホールＭＨ１内には、柱状部２０のコア膜９、チャネル膜８及びトンネル絶縁膜７が位置する。
第２ホールＭＨ２内には、柱状部２０のコア膜９、チャネル膜８、トンネル絶縁膜７、電荷蓄積膜６及びブロック絶縁膜５が位置する。
【００５３】
第１ホールＭＨ１及び第２ホールＭＨ２内に位置するトンネル絶縁膜７は、例えば、筒状を有する。第２ホールＭＨ２内に位置する電荷蓄積膜６は、例えば、筒状を有する。第２ホールＭＨ２内に位置するブロック絶縁膜５は、例えば、筒状を有する。また、ブロック絶縁膜５は、電荷蓄積膜６の側面及び底面を覆っており、Ｘ方向から見たときにＬ字状を有する。
積層体１５の段差Ｓには、ブロック絶縁膜５及びトンネル絶縁膜７が段差Ｓを覆うように位置している。
【００５４】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１０（ａ）、図１０（ｂ）、図１１（ａ）及び図１１（ｂ）は、半導体記憶装置１Ａの製造方法を示す断面図である。図１０（ａ）、図１０（ｂ）、図１１（ａ）及び図１１（ｂ）は、図８に相当する領域の一部であって、図８の絶縁膜３Ｃから下の部分を示している。
まず、図１０（ａ）に示すように、基板１０上に絶縁膜３Ａを形成した後、絶縁膜３Ａ上に電極膜１１Ａを形成する。
【００５５】
次に、図１０（ｂ）に示すように、電極膜１１Ａ上に、絶縁膜３及び電極膜１１を交互に積層して積層体１５を形成する。続いて、例えばフォトリソグラフィ法及びＲＩＥにより、積層体１５に第２ホールＭＨ２を形成する。第２ホールＭＨ２は積層体１５を貫通し、電極膜１１Ａの上面の一部が露出する。
【００５６】
続いて、例えばＣＶＤ法により、第２ホールＭＨ２の内面上に、ブロック絶縁膜５を形成した後、第２ホールＭＨ２内であってブロック絶縁膜５上に電荷蓄積膜６を形成する。例えば、ブロック絶縁膜５はシリコン酸化物により形成され、電荷蓄積膜６はシリコン窒化物により形成される。
【００５７】
次に、図１１（ａ）に示すように、ＲＩＥ等のエッチング処理を施して、第２ホールＭＨ２を介して、電荷蓄積膜６の一部、ブロック絶縁膜５の一部、電極膜１１Ａの一部、及び、絶縁膜３Ａの一部を除去する。これにより、第１ホールＭＨ１が形成され、第１ホールＭＨ１及び第２ホールＭＨ２を含むメモリホールＭＨが形成される。第１ホールＭＨ１の形成時、電荷蓄積膜６の一部、及び、ブロック絶縁膜５の一部がマスクとして機能するので、第１ホールＭＨ１の幅Ｗ１が第２ホールＭＨ２の幅Ｗ２より小さくなる。また、ブロック絶縁膜５は、電荷蓄積膜６の側面及び底面を覆っており、Ｘ方向から見たときにＬ字状を有する。
【００５８】
次に、図１１（ｂ）に示すように、例えばＣＶＤ法により、メモリホールＭＨ内であって、電荷蓄積膜６、ブロック絶縁膜５、電極膜１１Ａ及び絶縁膜３Ａ上に、トンネル絶縁膜７を形成する。トンネル絶縁膜７は、例えばシリコン酸化物により形成される。続いて、メモリホールＭＨ内に、チャネル膜８を形成した後、コア膜９を形成する。これにより、コア膜９、チャネル膜８、トンネル絶縁膜７、電荷蓄積膜６及びブロック絶縁膜５を有する柱状部２０が形成される。
【００５９】
その後、積層体１５及び柱状部２０上に絶縁膜１２（図８参照）を形成する。続いて、積層体１５及び絶縁膜１２に複数のスリットＳＴ（図１参照）を形成し、スリットＳＴ内に配線部１８を形成する。そして、周知の方法により、チャネル膜８に接続するコンタクト４０及びビット線ＢＬを形成し、配線部１８に接続するコンタクト４１及びソース線ＳＬを形成する。
このようにして、本実施形態に係る半導体記憶装置１Ａが製造される。
【００６０】
なお、図１１（ｂ）の工程において、メモリホールＭＨの第１ホールＭＨ１内であって、電極膜１１Ａ上に、シリコン酸化物を堆積してトンネル絶縁膜７を形成しているが、メモリホールＭＨを介して電極膜１１Ａ（ポリシリコン膜）の一部を熱酸化することでトンネル絶縁膜７を形成しても良い。
また、第２実施形態の効果は、第１実施形態の効果と同じである。
【００６１】
（第３実施形態）
図１２は、半導体記憶装置１Ｂの一部の断面図である。図１３は、半導体記憶装置１Ｂの一部の上面図である。
図１２及び図１３に示された領域は、図２及び図３に示された領域にそれぞれ相当する。
本実施形態に係る半導体記憶装置１Ｂは、第１実施形態に係る半導体記憶装置１と比較して、メモリホールＭＨの第１ホールＭＨ１内に形成される素子が異なる。これ以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
【００６２】
図１２に示すように、柱状部２０は、積層体１５に形成されたメモリホールＭＨ内に設けられている。メモリホールＭＨは、第１ホールＭＨ１と、第２ホールＭＨ２とを含む。第１ホールＭＨ１は、積層体１５において、複数の絶縁膜３の内、最下層の絶縁膜３Ａ、及び、複数の電極膜１１の内、最下層の電極膜１１Ａに形成されたホールに相当する。第２ホールＭＨ２は、積層体１５において、絶縁膜３Ａ及び電極膜１１Ａを除いた部分に形成されたホールに相当する。
【００６３】
柱状部２０は、コア膜９と、チャネル膜８と、トンネル絶縁膜７と、電荷蓄積膜６と、ブロック絶縁膜５と、を有する。図１３に示すように、第１ホールＭＨ１内には、柱状部２０のコア膜９、チャネル膜８、トンネル絶縁膜７及び電荷蓄積膜６が位置する。
第２ホールＭＨ２内には、柱状部２０のコア膜９、チャネル膜８、トンネル絶縁膜７、電荷蓄積膜６及びブロック絶縁膜５が位置する。
【００６４】
第１ホールＭＨ１及び第２ホールＭＨ２内に位置するトンネル絶縁膜７及び電荷蓄積膜６は、例えば、筒状を有する。第２ホールＭＨ２内に位置するブロック絶縁膜５は、電荷蓄積膜６の側面の一部を覆っており、例えば、筒状を有する。
積層体１５の段差Ｓには、ブロック絶縁膜５及び電荷蓄積膜６が段差Ｓを覆うように位置している。
【００６５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１４（ａ）、図１４（ｂ）、図１５（ａ）及び図１５（ｂ）は、半導体記憶装置１Ｂの製造方法を示す断面図である。図１４（ａ）、図１４（ｂ）、図１５（ａ）及び図１５（ｂ）は、図１２に相当する領域の一部であって、図１２の絶縁膜３Ｃから下の部分を示している。
まず、図１４（ａ）に示すように、基板１０上に絶縁膜３Ａを形成した後、絶縁膜３Ａ上に電極膜１１Ａを形成する。
【００６６】
次に、図１４（ｂ）に示すように、電極膜１１Ａ上に、絶縁膜３及び電極膜１１を交互に積層して積層体１５を形成する。続いて、例えばフォトリソグラフィ法及びＲＩＥにより、積層体１５に第２ホールＭＨ２を形成する。第２ホールＭＨ２は積層体１５を貫通し、電極膜１１Ａの上面の一部が露出する。続いて、例えばＣＶＤ法により、第２ホールＭＨ２の内面上に、ブロック絶縁膜５を形成する。例えば、ブロック絶縁膜５はシリコン酸化物により形成される。
【００６７】
次に、図１５（ａ）に示すように、ＲＩＥ等のエッチング処理を施して、第２ホールＭＨ２を介して、ブロック絶縁膜５の一部、電極膜１１Ａの一部、及び、絶縁膜３Ａの一部を除去する。これにより、第１ホールＭＨ１が形成される。また、第１ホールＭＨ１及び第２ホールＭＨ２を含むメモリホールＭＨが形成される。第１ホールＭＨ１の形成時、ブロック絶縁膜５の一部がマスクとして機能するので、第１ホールＭＨ１の幅Ｗ１が第２ホールＭＨ２の幅Ｗ２より小さくなる。
【００６８】
次に、図１５（ｂ）に示すように、例えばＣＶＤ法により、メモリホールＭＨ内であって、ブロック絶縁膜５、電極膜１１Ａ及び絶縁膜３Ａ上に、電荷蓄積膜６を形成する。電荷蓄積膜６は、例えばシリコン窒化物により形成される。続いて、例えばＣＶＤ法により、メモリホールＭＨ内であって電荷蓄積膜６上に、トンネル絶縁膜７を形成する。トンネル絶縁膜７は、例えばシリコン酸化物により形成される。
【００６９】
続いて、メモリホールＭＨ内に、チャネル膜８を形成した後、コア膜９を形成する。これにより、コア膜９、チャネル膜８、トンネル絶縁膜７、電荷蓄積膜６及びブロック絶縁膜５を有する柱状部２０が形成される。
【００７０】
その後、積層体１５及び柱状部２０上に絶縁膜１２（図１２参照）を形成する。続いて、積層体１５及び絶縁膜１２に複数のスリットＳＴ（図１参照）を形成し、スリットＳＴ内に配線部１８を形成する。そして、周知の方法により、チャネル膜８に接続するコンタクト４０及びビット線ＢＬを形成し、配線部１８に接続するコンタクト４１及びソース線ＳＬを形成する。
このようにして、本実施形態に係る半導体記憶装置１Ｂが製造される。
なお、第３実施形態の効果は、第１実施形態の効果と同じである。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７２】
１、１Ａ、１Ｂ：半導体記憶装置、３：絶縁膜、５：ブロック絶縁膜、６：電荷蓄積膜、７：トンネル絶縁膜、８：チャネル膜、９：コア膜、１０：基板、１０ａ：上面、１１、１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ：電極膜、１５、１５ａ：積層体、１８：配線部、２０：柱状部、４０、４１：コンタクト、５１：膜、ＢＬ：ビット線、Ｃ、Ｃ１、Ｃ２、Ｃ３：配線容量、Ｒ：配線抵抗、Ｓ：段差、ＳＬ：ソース線、ＳＴ：スリット、Ｔ１、Ｔ２：厚さ、Ｗ１、Ｗ２：幅、ｄ１、ｄ２、ｄ３：直径、ｔ１、ｔ２：外縁
【図１】
2019169535.tif 000003
【図２】
2019169535.tif 000004
【図３】
2019169535.tif 000005
【図４】
2019169535.tif 000006
【図５】
2019169535.tif 000007
【図６】
2019169535.tif 000008
【図７】
2019169535.tif 000009
【図８】
2019169535.tif 000010
【図９】
2019169535.tif 000011
【図１０】
2019169535.tif 000012
【図１１】
2019169535.tif 000013
【図１２】
2019169535.tif 000014
【図１３】
2019169535.tif 000015
【図１４】
2019169535.tif 000016
【図１５】
2019169535.tif 000017