(57)【要約】【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、半導体基板１０の上方に形成された第１絶縁層１１と、金属層１２と、金属層１２の第１領域上に形成された密着層１３と、金属層１２の第２領域上及び密着層１３上に形成された導電層１４と、導電層１４上に形成された第２絶縁層１５と、第２絶縁層１５の上方にそれぞれが離隔して積層された複数の配線層１８と、半導体基板１０に垂直な第１方向に延伸し、底面が導電層１４に接続された半導体層２０と、複数の配線層１８の少なくとも一つと半導体層２０との間に配置された記憶部ＭＴと、第２領域の上方において、第１方向に延伸し、側面が複数の配線層１８に接し、底面が導電層１４に達し、内部に絶縁材料が配置されたスリットＳＬＴとを含む。【選択図】図４
2019169539.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層上に形成された金属層と、
前記金属層の第１領域上に形成された密着層と、
前記金属層の前記第１領域とは異なる第２領域上及び前記密着層上に形成された導電層と、
前記導電層上に形成された第２絶縁層と、
前記第２絶縁層の上方に、それぞれが離隔して積層された複数の配線層と、
前記半導体基板に垂直な第１方向に延伸し、底面が前記導電層に接続された半導体層と、
前記複数の配線層の少なくとも一つと前記半導体層との間に配置された記憶部と、
前記第２領域の上方において、前記第１方向に延伸し、側面が前記複数の配線層に接し、底面が前記導電層に達し、内部に絶縁材料が配置されたスリットと
を備える半導体記憶装置。
【請求項２】
前記第２領域における前記導電層の前記第１方向の膜厚は、前記第１領域における前記導電層の前記第１方向の前記膜厚よりも厚い
請求項１記載の半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層内に形成された第１配線層、前記第１絶縁層内において前記第１配線層上に形成されたコンタクトプラグ、及び前記第１絶縁層上及び前記コンタクトプラグ上に形成された第２配線層を含む金属層と、
前記第２配線層上に形成された導電層と、
前記導電層上に形成された第２絶縁層と、
前記第２絶縁層の上方に、それぞれが離隔して積層された複数の第３配線層と、
前記半導体基板に垂直な第１方向に延伸し、底面が前記導電層に接続された半導体層と、
前記複数の第３配線層の少なくとも一つと前記半導体層との間に配置された記憶部と、
を備える半導体記憶装置。
【請求項４】
前記コンタクトプラグは、前記半導体基板に平行な第２方向において前記第１配線層の端部から離れた位置で、前記第１配線層と接続される
請求項３記載の半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層内に形成された突出部並びに前記第１絶縁層上及び前記突出部上に形成された第１配線層を含む金属層と、
前記第１配線層上に形成された導電層と、
前記導電層上に形成された第２絶縁層と、
前記第２絶縁層の上方に、それぞれが離隔して積層された複数の第２配線層と、
前記半導体基板に垂直な第１方向に延伸し、底面が前記導電層に接続された半導体層と、
前記複数の第２配線層の少なくとも一つと前記半導体層との間に配置された記憶部と、
を備える半導体記憶装置。
【請求項６】
前記突出部は、前記半導体基板に平行な第２方向において、前記第１配線層に接する上面の幅が前記第１方向における中間の高さ位置における幅よりも小さい
請求項５記載の半導体記憶装置。
【請求項７】
前記突出部は、前記第１方向に延伸する円柱形状を有する
請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９４３１４１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の上方に形成された第１絶縁層と、第１絶縁層上に形成された金属層と、金属層の第１領域上に形成された密着層と、金属層の第１領域とは異なる第２領域上及び密着層上に形成された導電層と、導電層上に形成された第２絶縁層と、第２絶縁層の上方に、それぞれが離隔して積層された複数の配線層と、半導体基板に垂直な第１方向に延伸し、底面が導電層に接続された半導体層と、複数の配線層の少なくとも一つと半導体層との間に配置された記憶部と、第２領域の上方において、第１方向に延伸し、側面が複数の配線層に接し、底面が導電層に達し、内部に絶縁材料が配置されたスリットとを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図４】図４は、図３のＡ１−Ａ２線に沿ったメモリセルアレイの断面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１２】図１２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図１３】図１３は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１４】図１４は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１５】図１５は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図１６】図１６は、図１５の領域ＲＡにおけるメモリセルアレイの断面図である。
【図１７】図１７は、第３実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１８】図１８は、第３実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１９】図１９は、第４実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２０】図２０は、第４実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２１】図２１は、第４実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２２】図２２は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２３】図２３は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、ＮＡＮＤ型フラッシュメモリ１００の全体構成を示すブロック図である。
【００１０】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、大まかにはメモリコア部１１０及び周辺回路１２０を備えている。
【００１１】
メモリコア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を含む。
【００１２】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。同一ブロックＢＬＫ内のデータは例えば一括して消去される。
【００１３】
ブロックＢＬＫの各々は、例えば４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。そして、各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳ内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内のブロックＢＬＫ、ストリングユニットＳＵ、及びＮＡＮＤストリングＮＳの数は任意である。
【００１４】
ロウデコーダ１１２は、書き込み動作、読み出し動作、及び消去動作の際、ブロックＢＬＫのアドレスやストリングユニットＳＵのアドレスをデコードして、対象となるワード線を選択する。
【００１５】
センスアンプ１１３は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。また、書き込み動作時には、書き込みデータをメモリセルトランジスタに転送する。
【００１６】
周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を含む。
【００１７】
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。より具体的には、シーケンサ１２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路１２２、ロウデコーダ１１２、及びセンスアンプ１１３等を制御する。
【００１８】
電圧発生回路１２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１１２及びセンスアンプ１１３等に供給する。
【００１９】
１．１．２  メモリセルアレイの構成
次に、メモリセルアレイ１１１の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
【００２０】
図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば９６個のメモリセルトランジスタＭＴ０〜ＭＴ９５、６個のダミーメモリセルトランジスタＭＴＤＤ０、ＭＴＤＤ１、ＭＴＤ０、ＭＴＤ１、ＭＴＤＳ０、及びＭＴＤＳ１、選択トランジスタＳＴ１、並びに２個の選択トランジスタＳＴ２（ＳＴ２ａ及びＳＴ２ｂ）を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ９５を限定しない場合は、メモリセルトランジスタＭＴと表記する。また、ダミーメモリセルトランジスタＭＴＤＤ０、ＭＴＤＤ１、ＭＴＤ０、ＭＴＤ１、ＭＴＤＳ０、及びＭＴＤＳ１を限定しない場合は、ダミーメモリセルトランジスタＭＴＤと表記する。
【００２１】
メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは、データを不揮発に保持する。ダミーメモリセルトランジスタＭＴＤは、メモリセルトランジスタＭＴと同じ構成であるが、ダミーとして用いられ、データの保持には使用されない。
【００２２】
なお、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は、８個や１６個、３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、ダミーメモリセルトランジスタＭＴＤ並びに選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上あればよい。
【００２３】
メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２ａのドレインとの間に直列接続されている。より具体的には、ダミーメモリセルトランジスタＭＴＤＳ０及びＭＴＤＳ１、メモリセルトランジスタＭＴ０〜ＭＴ４７、ダミーメモリセルトランジスタＭＴＤ１及びＭＴＤ０、メモリセルトランジスタＭＴ４８〜ＭＴ９５、並びにダミーメモリセルトランジスタＭＴＤＤ１及びＭＴＤＤ０は、その電流経路が直列に接続される。そしてダミーメモリセルトランジスタＭＴＤＤ０のドレインは、選択トランジスタＳＴ１のソースに接続され、ダミーメモリセルトランジスタＭＴＤＳ０のソースは、選択トランジスタＳＴ２ａのドレインに接続されている。そして、選択トランジスタＳＴ２ａのソースは、選択トランジスタＳＴ２ｂのドレインに接続されている。
【００２４】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２ａのゲートは選択ゲート線ＳＧＳに共通に接続され、選択トランジスタＳＴ２ｂのゲートは選択ゲート線ＳＧＳＢに共通に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。なお、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２ａのゲートは、それぞれ異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよく、選択トランジスタＳＴ２ｂのゲートはそれぞれ異なる選択ゲート線ＳＧＳＢ０〜ＳＧＳＢ３に接続されてもよい。
【００２５】
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に共通接続される。ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＴＤＤ０ａ及びＭＴＤＤ０ｂの制御ゲートは、ダミーワード線ＤＤ０に共通に接続される。ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＴＤＤ０、ＭＴＤＤ１、ＭＴＤ０、ＭＴＤ１、ＭＴＤＳ０、及びＭＴＤＳ１の制御ゲートは、それぞれダミーワード線ＷＬＤＤ０、ＷＬＤＤ１、ＷＬＤ０、ＷＬＤ１、ＷＬＤＳ０、及びＷＬＤＳ１に共通に接続される。以下、ワード線ＷＬ０〜ＷＬ９５を限定しない場合は、ワード線ＷＬと表記する。ダミーワード線ＷＬＤＤ０、ＷＬＤＤ１、ＷＬＤ０、ＷＬＤ１、ＷＬＤＳ０、及びＷＬＤＳ１を限定しない場合は、ダミーワード線ＷＬＤと表記する。
【００２６】
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１、但しＮは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２ｂのソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００２７】
データの書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して一括して行われる。
【００２８】
なお、メモリセルアレイ１１１の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１１１の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２９】
１．１．３  メモリセルアレイの平面構成
次に、メモリセルアレイ１１１の平面構成について、図３を用いて説明する。図３は、１つブロックＢＬＫにおけるストリングユニットＳＵ０〜ＳＵ３の平面図である。なお、図３の例では、層間絶縁膜が省略されている。
【００３０】
図３に示すように、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０とストリングユニットＳＵ１の選択ゲート線ＳＧＤ１との間には半導体基板に平行なＹ方向に沿って延びるスリットＳＨＥが形成され、選択ゲート線ＳＧＤ０とＳＧＤ１とが離隔されている。選択ゲート線ＳＧＤ０及びＳＧＤ１の下方には、ストリングユニットＳＵ０とＳＵ１とで共有されている図示せぬワード線ＷＬ、ダミーワード線ＷＬＤ、並びに選択ゲート線ＳＧＳ及びＳＧＳＢが積層されている。ストリングユニットＳＵ２及びＳＵ３も同様である。ストリングユニットＳＵ１とＳＵ２との間はＹ方向に沿って延びるスリットＳＬＴが形成されている。スリットＳＬＴの底面は、メモリセルアレイ１１１の最下層に設けられた図示せぬソース線ＳＬに達している。スリットＳＬＴにより、選択ゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢ、ワード線ＷＬ、並びにダミーワード線ＷＬＤがそれぞれ離隔されている。ソース線ＳＬ内には、スリットＳＬＴの下方に配置され、Ｙ方向に延びるスリットＳＳＴが形成されている。Ｙ方向に直交し、半導体基板に平行なＸ方向において、スリットＳＳＴの幅は、スリットＳＬＴの幅よりも大きい。スリットＳＳＴの詳細は後述する。
【００３１】
各ストリングユニットＳＵには、半導体基板に垂直なＺ方向に延びる複数のメモリピラーＭＰが形成されている。１つのメモリピラーＭＰは、１つのＮＡＮＤストリングＮＳに対応する。図３の例では、各ストリングユニットＳＵにおいて、複数のメモリピラーＭＰがＹ方向に沿って１列に配置されている。例えば、Ｘ方向に沿って配置されている各ストリングユニットＳＵのメモリピラーＭＰの上端は、図示せぬビット線ＢＬにより共通に接続されている。複数のメモリピラーＭＰの底面は、ソース線ＳＬに共通に接続されている。
【００３２】
なお、１つのストリングユニットＳＵにおけるメモリピラーＭＰの配列は任意に設定可能である。例えば、Ｘ方向に沿って、２列並行に配置されてもよく、４列の千鳥配置に配列されてもよい。
【００３３】
１．１．４  メモリセルアレイの断面構成
次に、メモリセルアレイ１１１の断面構成について、図４を用いて説明する。図４は、図３のＡ１−Ａ２線に沿ったメモリセルアレイの断面図である。なお、図４の例では、説明を簡略化するため、メモリピラーＭＰ上に形成されるコンタクト及びコンタクトと接続されるビット線ＢＬが省略されている。
【００３４】
図４に示すように、半導体基板１０上には、絶縁層１１が形成されている。絶縁層１１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。絶縁層１１が形成されている領域、すなわち半導体基板１０とソース線ＳＬとの間には、例えば、ロウデコーダ１１２及びセンスアンプ１１３等のメモリコア部１１０の回路が設けられてもよい。
【００３５】
絶縁層１１上には、ソース線ＳＬとして機能する金属層１２及び導電層１４が積層されている。そして、金属層１２と導電層１４との間の一部には、密着層１３が形成されている。密着層１３は、金属層１２と導電層１４との密着性を向上させるために用いられる。
【００３６】
金属層１２には、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、タングステンナイトライド（ＷＮ）等の金属材料が用いられてもよい。以下、本実施形態では、金属層１２にＷＳｉを用いた場合について説明する。導電層１４には、例えば、導電材料としてシリコン（Ｓｉ）等の半導体に不純物を添加したｎ型半導体が用いられる。以下、本実施形態では、導電層１４としてリンドープドポリシリコン（P doped poly-Si）を用いた場合を例として説明する。密着層１３は、金属層１２と導電層１４との密着性を向上できる材料であれば、導電材料であってもよく、絶縁材料であってもよい。以下、本実施形態では、密着層１３に、シラン（ＳｉＨ４）を用いたプラズマＣＶＤ（chemical vapor deposition）により形成されたＳｉＯ２を用いた場合について説明する。
【００３７】
図４の例では、密着層１３の一部が、Ｙ方向に沿って除去されており、Ｙ方向に延びるスリットＳＳＴが形成されている。スリットＳＳＴは、例えば密着層１３がＳｉＯ２のような絶縁材料である場合に、金属層１２と導電層１４とを電気的に接続するために設けられる。スリットＳＳＴが形成されている領域の上方にスリットＳＬＴが配置されている。例えば、導電層１４の膜厚は、密着層１３が形成されている領域よりもスリットＳＳＴが形成されている領域の方が厚くなる。
【００３８】
導電層１４上には、絶縁層１５、及び選択ゲート線ＳＧＳＢとして機能する配線層１６が積層される。更に、その上に、それぞれの配線層間に絶縁層１７を介在させて、下層から順に、選択ゲート線ＳＧＳ、ダミーワード線ＷＬＤＳ０及びＷＬＤＳ１、ワード線ＷＬ０〜ＷＬ４７、ダミーワード線ＷＬＤ１及びＷＬＤ０、ワード線ＷＬ４８〜ＷＬ９５、ダミーワード線ＷＬＤＤ１及びＷＬＤＤ０、並びに選択ゲート線ＳＧＤとしてそれぞれ機能する１０４層の配線層１８が積層されている。すなわち１０４層の配線層１８がＺ方向に離間して配置されている。そして、最上層の配線層１８上に絶縁層１７が形成される。絶縁層１５及び１７には、例えばＳｉＯ２が用いられる。配線層１６及び１８には、導電材料として、例えば、Ｗなどの金属材料、ｎ型半導体、またはｐ型半導体などが用いられてもよい。以下、本実施形態では、配線層１６にリンドープドポリシリコンを用い、配線層１８にＷ及びそのバリアメタルとして窒化チタン（ＴｉＮ）を用いた場合を説明する。
【００３９】
１０４層の配線層１８、配線層１６、複数の絶縁層１７、及び絶縁層１５を貫通して、導電層１４に達するようにスリットＳＬＴが形成されている。スリットＳＬＴの内部は、絶縁層２５により埋め込まれている。絶縁層２５には、例えばＳｉＯ２が用いられる。
【００４０】
メモリピラーＭＰは、コア層１９、半導体層２０、トンネル絶縁膜２１、電荷蓄積層２２、ブロック絶縁膜２３、及びキャップ層２４を含む。
【００４１】
より具体的には、１０４層の配線層１８、配線層１６、複数の絶縁層１７、及び絶縁層１５を貫通して、導電層１４に達するようにメモリホールＭＨが形成されている。メモリホールＭＨの側面の一部及び底面にはブロック絶縁膜２３、電荷蓄積層２２、及びトンネル絶縁膜２１が順次形成されている。メモリホールＭＨの内部は半導体層２０及びコア層１９により埋め込まれており、メモリホールＭＨの上部には、キャップ層２４が設けられている。半導体層２０は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２（ＳＴ２ａ及びＳＴ２ｂ）のチャネルが形成される領域である。メモリホールＭＨの側面におけるブロック絶縁膜２３、電荷蓄積層２２、及びトンネル絶縁膜２１は、配線層１８及び配線層１６と半導体層２０とが接しないように形成されている。すなわち、メモリホールＭＨにおいて、配線層１８及び配線層１６と接する領域を含む側面の１部にブロック絶縁膜２３、電荷蓄積層２２、及びトンネル絶縁膜２１が形成されている。そして、メモリホールＭＨの上部及び導電層１４に接する領域の一部において、ブロック絶縁膜２３、電荷蓄積層２２、及びトンネル絶縁膜２１が除去されている。これにより、半導体層２０の側面の一部は、導電層１４と接している。
【００４２】
メモリピラーＭＰとワード線ＷＬ０〜ＷＬ９５として機能する配線層１８とにより、メモリセルトランジスタＭＴ０〜ＭＴ９５が構成される。換言すれた、ワード線ＷＬとして機能する１つの配線層１８と半導体層２０との間に１つの記憶部が配置される。同様に、メモリピラーＭＰとダミーワード線ＷＬＤＤ０、ＷＬＤＤ１、ＷＬＤ０、ＷＬＤ１、ＷＬＤＳ０、及びＷＬＤＳ１として機能する配線層１８とにより、ダミーメモリセルトランジスタＭＴＤＤ０、ＭＴＤＤ１、ＭＴＤ０、ＭＴＤ１、ＭＴＤＳ０、及びＭＴＤＳ１が構成される。メモリピラーＭＰと選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層１８とにより、選択トランジスタＳＴ１及びＳＴ２ａが構成される。メモリピラーＭＰと選択ゲート線ＳＧＳＢとして機能する配線層１６とにより、選択トランジスタＳＴ２ｂが構成される。
【００４３】
ブロック絶縁膜２３、トンネル絶縁膜２１、コア層１９には、例えばＳｉＯ２が用いられる。電荷蓄積層２２には、例えば、シリコン窒化膜（ＳｉＮ）が用いられる。半導体層２０には、例えばポリシリコンが用いられる。キャップ層２４には、導電材料として、例えば、Ｗなどの金属材料またはｎ型半導体などが用いられてもよい。
【００４４】
なお、メモリピラーＭＰは、２段以上の積層構造であってもよい。
【００４５】
１．２  メモリセルアレイの製造方法
次に、メモリセルアレイ１１１の製造方法について、図５〜図１３を用いて説明する。本実施形態では、配線層１８に相当する構造を犠牲層３４で形成した後、犠牲層３４を除去してから導電材料で埋め込んで配線層１８を形成する方法（以下、「埋め戻し」と呼ぶ）について説明する。以下では、犠牲層３４としてＳｉＮを用い、配線層１８の導電材料としてＴｉＮ及びＷの積層膜を用いる場合について説明する。ＴｉＮは、Ｗを形成する際、例えばＷとＳｉとの反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層として機能を有する。なお、犠牲層３４は、ＳｉＮに限定されない。例えばシリコン酸窒化膜（ＳｉＯＮ）でもよく、絶縁層１７（例えばＳｉＯ２）とウエットエッチングの選択比が十分に得られる材料であればよい。
【００４６】
図５に示すように、半導体基板１０上に、絶縁層１１、金属層１２、及び密着層１３を積層する。そして、密着層１３を加工してスリットＳＳＴを形成する。
【００４７】
次に、導電層１４、絶縁層３０、及び半導体層３１を積層する。絶縁層３０には、例えばＳｉＯ２が用いられ、半導体層３１には、例えばアモルファスシリコン（amorphous Si）が用いられる。このとき、スリットＳＳＴが形成された領域は凹型形状となる。
【００４８】
次に、ＣＭＰ（chemical mechanical polishing）により半導体層３１の表面を平坦化する。これにより、スリットＳＳＴが形成された領域においては、密着層１３が無いため、密着層１３の膜厚の分だけ半導体層３１のＺ方向の膜厚が他の領域よりも厚くなる。
【００４９】
図６に示すように、半導体層３１上に絶縁層３２、半導体層３３、絶縁層１５、及び配線層１６を順次積層する。絶縁層３２には、例えばＳｉＯ２が用いられ、半導体層３３には、例えばノンドープのアモルファスシリコンが用いられる。そして、配線層１６上に、それぞれの層間に絶縁層１７を介在させて、１０４層の犠牲層３４を順次形成する。そして、最上層の犠牲層３４にスリットＳＨＥを形成した後、上面に絶縁層１７を形成する。
【００５０】
図７に示すように、底面が導電層１４に達するようにメモリホールＭＨを形成し、ブロック絶縁膜２３、電荷蓄積層２２、トンネル絶縁膜２１、半導体層２０、及びコア層１９を順次積層する。なお、半導体層２０により、メモリホールＭＨ内部が埋め込まれた場合、またはメモリホールＭＨの開口部が閉塞した場合、メモリホールＭＨの内部には、コア層１９が形成されなくてもよい。そして、例えば、ドライエッチングにより絶縁層１７上の余剰のブロック絶縁膜２３、電荷蓄積層２２、トンネル絶縁膜２１、半導体層２０、及びコア層１９を除去する。このとき、メモリホールＭＨ内の上部において、ブロック絶縁膜２３、電荷蓄積層２２、トンネル絶縁膜２１、半導体層２０、及びコア層１９が一部エッチングされる。その後、メモリホールＭＨの上部を埋め込むようにキャップ層２４を形成する。そして、例えば、ＣＭＰまたはドライエッチング等により絶縁層１７上のキャップ層２４を除去する。
【００５１】
図８に示すように、キャップ層２４上に絶縁層１７を形成した後、底面が半導体層３１に達するようにスリットＳＬＴを形成する。半導体層３１は、スリットＳＬＴを加工する際にエッチングストッパー膜として機能する。
【００５２】
図９に示すように、スリットＳＬＴの側面に絶縁層３５を形成する。より具体的には、スリットＳＬＴ内部を埋め込まない程度の薄い膜厚の絶縁層３５を形成した後、ドライエッチングにより絶縁層１７上及びスリットＳＬＴ底部の絶縁層３５を除去する。絶縁層３５には、例えばＳｉＮが用いられる。
【００５３】
図１０に示すように、まず、例えば、アルカリ系の薬液を用いたウエットエッチングにより半導体層３１を除去する。次に、弗酸系の薬液を用いたウエットエッチングにより絶縁層３０及び３２を除去し、導電層１４と半導体層３３との間に空隙ＧＰを形成する。このとき、空隙ＧＰ内のブロック絶縁膜２３、電荷蓄積層２２及びトンネル絶縁膜２１もウエットエッチングにより除去し、半導体層２０を露出させる。
【００５４】
絶縁層３２が除去されることにより、空隙ＧＰ内では絶縁層３５の底部が下方に突き出した形状（以下、「突き出し」と呼ぶ）となる。Ｚ方向における密着層１３の膜厚を絶縁層３２の膜厚よりも厚くすることにより、空隙ＧＰ内において、絶縁層３５（突き出し）の底部から導電層１４の上面までの距離Ｈ１は、密着層１３が存在する他の領域における半導体層３３の底部から導電層１４の上面までの距離Ｈ２よりも長くなる。
【００５５】
図１１に示すように、空隙ＧＰを、導電層１４で埋め込む。その後、例えば、ウエットエッチングによりスリットＳＬＴ内及び絶縁層１７上の余剰の導電層を除去する。これにより、金属層１２及び導電層１４によるソース線ＳＬが形成される。
【００５６】
次に、犠牲層３４をＷ及びＴｉＮにより埋め戻し、図４に示すように配線層１８を形成する。より具体的には、犠牲層３４及び絶縁層３５がＳｉＮの場合、燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングにより、犠牲層３４及び絶縁層３５を除去し、犠牲層３４があった部分に空隙を形成する。次に、ＣＶＤによりＴｉＮ及びＷを順に形成し、空隙を埋め込む。次に、スリットＳＬＴの側面及び底部、並びに絶縁層１７上に形成されたＴｉＮ及びＷを除去して配線層１８を形成した後、スリットＳＬＴを絶縁層２５（ＳｉＯ２）により埋め込む。
【００５７】
１．３  本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。本効果につき、詳述する。
【００５８】
例えばソース線ＳＬを金属層１２（例えばＷＳｉ）と導電層１４（例えばリンドープドポリシリコン）とによる２層構造とした場合、後工程の熱処理またはストレス等の影響により金属層１２と導電層１４との界面で剥離が発生する場合がある。
【００５９】
これに対し本実施形態に係る構成では、金属層１２と導電層１４との間に密着層１３を形成することにより、金属層１２と導電層１４との剥離を抑制し、半導体記憶装置の信頼性を向上できる。
【００６０】
更に、本実施形態に係る構成では、金属層１２上の密着層１３を一部除去しスリットＳＳＴを形成することにより、スリットＳＳＴの領域において金属層１２と導電層１４とを電気的に接続することができる。
【００６１】
更に、本実施形態に係る構成では、スリットＳＳＴの上方にスリットＳＬＴを形成できる。これによりスリットＳＬＴの加工不良を低減できる。より具体的には、スリットＳＳＴを形成することにより、スリットＳＳＴ上方における半導体層３１の膜厚を、密着層１３の上方における半導体層３１の膜厚よりも厚くできる。半導体層３１は、スリットＳＬＴを加工する際のエッチングストッパー膜として機能する。このため、スリットＳＳＴ上方の半導体層３１の膜厚が厚い領域にスリットＳＬＴを形成することにより、スリットＳＬＴ加工時のオーバーエッチ量を多くでき、スリットＳＬＴの抜け不良を抑制できる。
【００６２】
更に、スリットＳＬＴ加工後に絶縁層３０、半導体層３１、及び絶縁層３２を除去して空隙ＧＰを形成した際に、絶縁層３５の底部から導電層１４の上面までの距離Ｈ１を、密着層１３が存在する他の領域における半導体層３３の底部から導電層１４の上面までの距離Ｈ２よりも長くできる。よって、空隙ＧＰを埋め込む際に、絶縁層３５の突き出しにより空隙ＧＰが閉塞して空孔が形成されるのを抑制することができる。
【００６３】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる金属層１２の形状について説明する。以下、第１実施形態と異なる点についてのみ説明する。
【００６４】
２．１  メモリセルアレイの断面構成
メモリセルアレイ１１１の断面構成について、図１２を用いて説明する。図１２の例では、説明を簡略化するため、図４における配線層１６から上方の構造が省略されている。なお、図１２の例では、密着層１３が廃されている。
【００６５】
図１２に示すように、本実施形態における金属層１２は、第０配線層Ｌ０とコンタクトプラグＣ０と第１配線層Ｌ１とを含む２層配線構造を有する。
【００６６】
より具体的には、絶縁層１１内に第０配線層Ｌ０が形成されており、更に第０配線層Ｌ０上には複数のコンタクトプラグＣ０が形成されている。第０配線層Ｌ０は、第１配線層Ｌ１と絶縁層１１との剥離を抑制するための裏打ち配線として機能する。なお、コンタクトプラグＣ０は、下層に第０配線層Ｌ０が配置されていない領域にも形成されてもよい。また、コンタクトプラグＣ０は、例えばＸ方向において、第０配線層Ｌ０の端部には配置されないようにする。すなわちコンタクトプラグＣ０は、Ｘ方向において第０配線層Ｌ０の端部から離れた位置で、第０配線層Ｌ０に接続される。これにより、コンタクトプラグＣ０との接続位置から第０配線層Ｌ０の端部がＸ方向に突き出すようにする（以下、このような突き出し形状を「アンカー形状」と呼ぶ）。更に、コンタクトプラグＣ０は、例えば円柱形状であってもよく、Ｙ方向に延びるライン形状であってもよい。コンタクトプラグＣ０上には第１配線層Ｌ１が形成されており、第１配線層Ｌ１上には導電層１４が形成されている。第０配線層Ｌ０、コンタクトプラグＣ０、及び第１配線層Ｌ１は、例えば同じ材料を用いて形成される。以下では、ＷＳｉを用いて第０配線層Ｌ０、コンタクトプラグＣ０、及び第１配線層Ｌ１を形成する場合について説明する。
【００６７】
なお、第０配線層Ｌ０、コンタクトプラグＣ０、及び第１配線層Ｌ１は異なる材料により形成されてもよい。この場合、第０配線層Ｌ０、コンタクトプラグＣ０、及び第１配線層Ｌ１は、互いの密着性が金属層１２と絶縁層１１との密着性よりも優れた材料が選択される。
【００６８】
２．２  金属層の製造方法
次に、金属層１２の製造方法について、図１３及び図１４を用いて説明する。図１３及び図１４は、金属層１２の製造方法を示している。
【００６９】
図１３に示すように、半導体基板１０上に、絶縁層１１、第０配線層Ｌ０に対応する金属層１２、及びマスク層４０を積層する。より具体的には、絶縁層１１として、例えばＴＥＯＳ（tetra ethyl ortho silicate）を用いたＣＶＤによりＳｉＯ２を形成する。次に、スパッタリングによりＷＳｉを形成した後、ＣＶＤによりＳｉＮを形成する。マスク層４０は、金属層１２を加工する際のエッチングストッパー膜として機能する。マスク層４０は、金属層１２に対してエッチング選択比が十分に得られる材料であればよく、例えばＳｉＮが用いられる。
【００７０】
次に、マスク層４０及び金属層１２を加工して、第０配線層Ｌ０を形成する。
【００７１】
次に、絶縁層１１を形成して金属層１２及びマスク層４０を埋め込んだ後、ＣＭＰにより表面を平坦化し、マスク層４０の上面を露出させる。
【００７２】
次に、マスク層４０及び絶縁層１１の表面をエッチングして、金属層１２の上面を露出させる。
【００７３】
図１４に示すように、次に、絶縁層１１を形成して、金属層１２の上面を絶縁層１１により被覆する。
【００７４】
次に、絶縁層１１を加工して、コンタクトプラグＣ０に対応するコンタクトホール４１を形成する。
【００７５】
次に、コンタクトプラグＣ０に対応する金属層１２を形成し、コンタクトホール４１を埋め込む。
【００７６】
次に、ＣＭＰにより金属層１２の表面を平坦化し、コンタクトプラグＣ０及び第１配線層Ｌ１を形成する。これにより、第０配線層Ｌ０、コンタクトプラグＣ０、及び第１配線層Ｌ１を有する金属層１２が形成される。
【００７７】
その後、金属層１２上に第１実施形態で説明した導電層１４を形成する。以降の工程は、第１実施形態と同じである。なお、金属層１２の上面に、第１実施形態で説明した密着層１３を形成してもよい。
【００７８】
２．３  本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。本効果につき、詳述する。
【００７９】
後工程の熱処理またはストレス等の影響により絶縁層１１と金属層１２との界面で剥離が発生する場合がある。
【００８０】
これに対し本実施形態に係る構成では、裏打ち配線を有する金属層１２を形成できる。より具体的には、第０配線層Ｌ０、コンタクトプラグＣ０、及び第１配線層Ｌ１を含む２層配線構造を有する金属層１２を形成できる。これにより、金属層１２と絶縁層１１との剥離を抑制し、半導体記憶装置の信頼性を向上できる。
【００８１】
更に、本実施形態に係る構成では、第０配線層Ｌ０、すなわち裏打ち配線がアンカー形状を有することにより、金属層１２と絶縁層１１との剥離を更に抑制できる。
【００８２】
更に、本実施形態に係る構成では、第０配線層Ｌ０上に複数のコンタクトプラグＣ０を形成することにより、コンタクトプラグＣ０と第０配線層Ｌ０または第１配線層Ｌ１との接触面積を増加させ、金属層１２と絶縁層１１との界面における横方向（Ｘ方向またはＹ方向）への剥離を抑制できる。
【００８３】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態とは異なる金属層１２の形状について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【００８４】
３．１  メモリセルアレイの断面構成
メモリセルアレイ１１１の断面構成について、図１５を用いて説明する。図１５の例では、説明を簡略化するため、図４における配線層１６から上方の構造が省略されている。なお、図１５の例では、密着層１３が廃されている。
【００８５】
図１５に示すように、本実施形態における金属層１２は、第１配線層Ｌ１と第１配線層Ｌ１の底面から絶縁層１１に向かって突出した複数の突出部ＴＳとを含む。
【００８６】
より具体的には、絶縁層１１内に複数の突出部ＴＳが形成されており、複数の突出部ＴＳ上及び絶縁層１１上に第１配線層Ｌ１が形成されている。突出部ＴＳは、第１配線層Ｌ１と絶縁層１１との剥離を抑制するための裏打ちとして機能する。第１配線層Ｌ１上には導電層１４が形成されている。突出部ＴＳ及び第１配線層Ｌ１は、例えば、同じ材料を用いて形成される。なお、突出部ＴＳ及び第１配線層Ｌ１は異なる材料により形成されてもよい。この場合、突出部ＴＳ及び第１配線層Ｌ１は、互いの密着性が金属層１２と絶縁層１１との密着性よりも優れた材料が選択される。
【００８７】
次に、突出部ＴＳの形状の詳細について、図１６を用いて説明する。図１６は図１５における領域ＲＡの断面図を示す。
【００８８】
図１６に示すように、突出部ＴＳは、Ｘ方向において、第１配線層Ｌ１に接する上面の幅Ｗ１が、突出部ＴＳのＺ方向における中間付近の高さにおける幅Ｗ２よりも小さい。図１６の例では、ＸＺ平面において、突出部ＴＳの断面は、台形形状（または、第１配線層Ｌ１の裏面にくさびを打ち込んだようにも見えるので、「くさび形状」とも称す）を有する。なお、突出部ＴＳの断面は、台形形状でなくてもよく、例えば、突出部ＴＳの底面の幅が幅Ｗ２よりも小さくてもよい。更には、突出部ＴＳは、例えば柱形状であってもよく、Ｙ方向に延びるライン形状であってもよい。
【００８９】
３．２  金属層の製造方法
次に、金属層１２の製造方法ついて、２つの例を示す。
【００９０】
３．２．１  第１例
まず、第１例について、図１７を用いて説明する。図１７は、金属層１２の製造方法を示している。なお、本例では、金属層１２にＷＳｉを用いた場合について説明する。
【００９１】
図１７に示すように、半導体基板１０上に、絶縁層１１、突出部ＴＳに対応する金属層１２、及びマスク層４０を積層する。より具体的には、絶縁層１１として例えばＣＶＤによりＳｉＯ２を形成する。次に、金属層１２としてスパッタリングによりＷＳｉを形成した後、マスク層４０としてＣＶＤによりＳｉＮを形成する。
【００９２】
次に、マスク層４０及び金属層１２を加工して、突出部ＴＳを形成する。このとき、マスク層４０及び金属層１２は、底面（＝半導体基板平面）に対する側面の角度が９０度未満の形状（以下、「テーパー形状」と呼ぶ）となるように加工される。
【００９３】
次に、絶縁層１１を形成した後、ＣＭＰにより表面を平坦化し、マスク層４０の上面を露出させる。更に、エッチバックによりマスク層４０及び絶縁層１１の表面をエッチングして、金属層１２の上面を露出させる。
【００９４】
次に、第１配線層Ｌ１に対応する金属層１２を形成する。これにより、突出部ＴＳ及び第１配線層Ｌ１を有する金属層１２が形成される。
【００９５】
その後、金属層１２上に第１実施形態で説明した導電層１４を形成する。以降の工程は、第１実施形態と同じである。なお、金属層１２の上面に、第１実施形態で説明した密着層１３を形成してもよい。
【００９６】
３．２．２  第２例
次に、第２例について、図１８を用いて説明する。図１８は、金属層１２の製造方法を示している。なお、本例では、金属層１２にＷを用いた場合について説明する。
【００９７】
図１８に示すように、半導体基板１０上に、絶縁層１１を形成した後、突出部ＴＳに対応するホール４２（またはスリット４２）を形成する。このとき、ホール４２は、開口部の面積（Ｘ方向における幅）が、底面の面積（Ｘ方向における幅）よりも小さくなるにように加工される。すなわちホール４２の底面に対する側面の角度が９０度よりも大きい形状（以下、「逆テーパー形状」と呼ぶ）となるように加工される。
【００９８】
次に、バリアメタルとしてＣＶＤによりＴｉＮを形成した後、ＣＶＤによりＷを形成してホール４２を埋め込む。そして、ＣＭＰにより表面を平坦化して、突出部ＴＳ及び第１配線層Ｌ１を有する金属層１２を形成する。
【００９９】
その後、金属層１２上に第１実施形態で説明した導電層１４を形成する。以降の工程は、第１実施形態と同じである。なお、金属層１２の上面に、第１実施形態で説明した密着層１３を形成してもよい。
【０１００】
３．３  本実施形態に係る効果
本実施形態に係る構成であれば、第２実施形態と同様の効果が得られる。
【０１０１】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１乃至第３実施形態とは異なる金属層１２の形状について、３つの例を説明する。
【０１０２】
４．１  第１例
まず、第１例について、図１９を用いて説明する。図１９の例では、説明を簡略化するため、図４における配線層１６から上方の構造が省略されている。なお、図１９の例では、密着層１３が廃されている。
【０１０３】
図１９に示すように、本実施形態における金属層１２は、第３実施形態と同様に突出部ＴＳと第１配線層Ｌ１とを含む。第３実施形態の図１５とは異なり、本実施形態における突出部ＴＳは、ＸＺ平面において、矩形形状を有する。なお、突出部ＴＳは、例えば円柱形状であってもよく、Ｙ方向に延びるライン形状であってもよい。他の構成は第３実施形態と同じである。
【０１０４】
４．２  第２例
次に、第２例について、図２０を用いて説明する。図２０の例では、説明を簡略化するため、図４における配線層１６から上方の構造が省略されている。なお、図２０の例では、密着層１３が廃されている。
【０１０５】
図２０に示すように、本実施形態における金属層１２は、第２実施形態と同様に第０配線層Ｌ０とコンタクトプラグＣ０と第１配線層Ｌ１とを含む２層配線構造を有する。第２実施形態の図１２とは異なり、本実施形態の金属層１２では、１つの第０配線層Ｌ０に対して１つのコンタクトプラグＣ０が設けられている。その他の構成は第２実施形態と同じである。
【０１０６】
４．３  第３例
次に、第３例について、図２１を用いて説明する。図２１の例では、説明を簡略化するため、図４における配線層１６から上方の構造が省略されている。なお、図２１の例では、密着層１３が廃されている。
【０１０７】
図２１に示すように、金属層１２は、第２及び第３実施形態、並びに第４実施形態の第１及び第２例で説明した形状を組み合わせてもよい。すなわち、金属層１２は、第２実施形態の図１２及び第４実施形態の第２例の図２０で説明した２層配線構造、並びに第３実施形態の図１５及び第４実施形態の第１例の図１９で説明した突出部ＴＳをそれぞれ含んでいてもよい。更には、例えば第３実施形態で説明した台形形状の突出部ＴＳの底面に第４実施形態の第１例で説明した円柱形状の突出部ＴＳを形成するように、それぞれの形状を組み合わせてもよい。
【０１０８】
４．４  本実施形態に係る効果
本実施形態に係る構成であれば、第２及び第３実施形態と同様の効果が得られる。
【０１０９】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第３実施形態で説明した突出部ＴＳを２層の金属層により埋め込む場合について説明する。以下、第１乃至第４実施形態と異なる点についてのみ説明する。
【０１１０】
５．１  メモリセルアレイの断面構成
メモリセルアレイ１１１の断面構成について、図２２を用いて説明する。図２２の例では、説明を簡略化するため、図４における配線層１６から上方の構造が省略されている。なお、図２２の例では、密着層１３が廃されている。
【０１１１】
図２２に示すように、本実施形態では、第３実施形態で説明した金属層１２の膜厚を薄くして、第１配線層Ｌ１及び突出部ＴＳを金属層１２と金属層５０の積層構造により形成している。金属層５０は、金属層１２と同様に、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、タングステンナイトライド（ＷＮ）等の金属材料が用いられてもよい。以下、本実施形態では、金属層１２にスパッタリングにより形成されたＷＮを用い、金属層５０にＣＶＤにより形成されたＷを用いた場合について説明する。
【０１１２】
５．２  金属層の製造方法
次に、金属層１２及び５０の製造方法ついて、図２３を用いて説明する。
【０１１３】
図２３に示すように、半導体基板１０上に、絶縁層１１を形成した後、絶縁層１１を加工して、突出部ＴＳを形成するためのホール５２（またはスリット５２）を形成する。
【０１１４】
次に、絶縁層５１として例えばＴＥＯＳを用いたＣＶＤによりＳｉＯ２を形成する。このとき、ＣＶＤで形成されたＳｉＯ２の段差被覆性に応じてホール５２の開口部にはひさしが形成され、ホール５２の開口部の径は、Ｚ方向におけるホール５２の中央部における径よりも小さくなる。このため、ＳｉＯ２の膜厚は、ホール５２の開口部を閉塞させない膜厚とする。
【０１１５】
次に、金属層１２としてスパッタリングによりＷＮを形成する。ＷＮの膜厚は、ホール５２を閉塞させない膜厚とする。次に、金属層５０としてＣＶＤによりＷを形成し、ホール５２を埋め込む。
【０１１６】
次に、ＣＭＰによりＷの表面を平坦化し、ＷＮとＷとによる積層構造を形成する。そして、Ｗ上には、導電層１４との反応を抑制するためのバリア層５３を形成する。例えば、バリア層５３には、例えばスパッタリングにより形成されたＴｉとＴｉＮとの積層膜が用いられる。
【０１１７】
その後、バリア層５３上に第１実施形態で説明した導電層１４を形成する。以降の工程は、第１実施形態と同じである。なお、バリア層５３の上面に、第１実施形態で説明した密着層１３を形成してもよい。
【０１１８】
５．３  本実施形態に係る効果
本実施形態に係る構成であれば、第２乃至第４実施形態と同様の効果が得られる。
【０１１９】
６．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板(10)と、半導体基板の上方に形成された第１絶縁層(11)と、第１絶縁層上に形成された金属層(12)と、金属層の第１領域上に形成された密着層(13)と、金属層の第１領域とは異なる第２領域(SST)上及び密着層上に形成された導電層(14)と、導電層上に形成された第２絶縁層(15)と、第２絶縁層の上方に、それぞれが離隔して積層された複数の配線層(18)と、半導体基板に垂直な第１方向(Z方向)に延伸し、底面が導電層に接続された半導体層(20)と、複数の配線層の少なくとも一つと半導体層との間に配置された記憶部と、第２領域の上方において、第１方向に延伸し、側面が複数の配線層に接し、底面が導電層に達し、内部に絶縁材料が配置されたスリット(SLT)とを含む。
【０１２０】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０１２１】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１２２】
例えば、上記実施形態は可能な限り組み合わせることができる。
【０１２３】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２５】
１０…半導体基板、１１、１５、１７、２５、３０、３２、３５、５１…絶縁層、１２、５０…金属層、１３…密着層、１４…導電層、１６、１８…配線層、１９…コア層、２０、３１、３３…半導体層、２１…トンネル絶縁膜、２２…電荷蓄積層、２３…ブロック絶縁膜、２４…キャップ層、３４…犠牲層、４０…マスク層、４１…コンタクトホール、４２、５２…ホール、５３…バリア層、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリコア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路。
【図１】
2019169539.tif 000003
【図２】
2019169539.tif 000004
【図３】
2019169539.tif 000005
【図４】
2019169539.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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