(57)【要約】      （修正有）【課題】金属ベース、及びセラミック製のフレームと、セラミック製のリッドとによって構成され、コストメリットを改善する高周波半導体装置を提供する。【解決手段】半導体装置１は、半導体チップ３を、焼結型金属ペースト６を介して搭載する金属ベース２と、金属ベースの外辺に沿って設けられ、焼結型金属ペーストにより金属ベースに固定された樹脂製の側壁１１と、側壁の頂面に固定され、側壁に対して該金属ベースの外方に伸び出す入力パターン及び出力パターンを有する配線層１２と、側壁上に設けられ、金属ベース及び側壁で囲まれ半導体チップを収納する空間を構成するリッド５、を備える。配線層の入力パターン及び出力パターンの少なくともいずれか一方の、リッドと重なる領域の一部が除かれている。【選択図】図３
2019169712.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを、焼結型金属ペーストを介して搭載する金属ベースと、
該金属ベースの外辺に沿って設けられ、該焼結型金属ペーストにより該金属ベースに固定された樹脂製の側壁と、
該側壁の頂面に固定され、該側壁に対して該金属ベースの外方に伸び出す入力パターン及び出力パターンを有する配線層と、
該側壁上に設けられ、該金属ベース及び該側壁で囲まれ該半導体チップを収納する空間を構成するリッド、を備え、
該配線層の該入力パターン及び該出力パターンの少なくともいずれか一方の、該リッドと重なる領域の一部が除かれている、半導体装置。
【請求項２】
該入力パターン若しくは該出力パターンの該リッドと重なる領域の両端が切り欠かれている、請求項１に記載の半導体装置。
【請求項３】
該入力パターン若しくは該出力パターンの該リッドと重なる領域に開口を有する、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特開２０１１−１６５９３１号公報は、高周波信号を扱う電子部品が実装された第１のプリント基板と、第１のプリント基板に対向配置された第２のプリント基板とを備えた回路モジュールを開示している。第２のプリント基板は、第１のプリント基板の電子部品が設置される凹部を有する。この凹部は、ビアホールを有し、表層又は内層によって形成された壁に囲まれている。第１及び第２のプリント基板のパターン同士は互いに接続されている。第２のプリント基板の凹部には、複数の電子部品が互いに電気的に分離された状態で配置される。
【０００３】
特開２０１４−１３２６５１号公報は、マイクロ波電力素子用外囲器を開示している。マイクロ波電力素子用外囲器は、セラミックフレームと、Ｃｕ、Ｃｕ−ダイヤモンド複合材、及びＡｌ−ダイヤモンド複合材のうちいずれか１種からなる金属ベース板を備える。フレームには端子が接合されており、フレームは低温焼結性の金属粒子で金属ベース板に気密接合されている。一般的に、高周波用半導体装置のパッケージは、金属ベース、リード端子付きのセラミック製のフレーム、及びセラミック製のリッドから構成される。セラミック製のフレームはベースに、リード端子はフレームに、それぞれ銀蝋付けされる。更に、リッドは、金属ベース上に搭載された半導体チップ、及び回路基板を気密封止するためにフレームに銀蝋付けされる。低雑音及び小信号のデバイスでは、ベースが金属製ではなくセラミック製である場合がある。
【０００４】
しかしながら、金属ベース、及びセラミック製のフレームと、セラミック製のリッドとによって構成された高周波半導体装置はコストメリットが少ない。リッド付きのフレームを備える高周波半導体装置に代えて、コストメリットが高いガラスエポキシ等の樹脂製の高周波半導体装置が用いられることがある。しかしながら、この高周波半導体装置は、組立性の点で改善の余地がある。すなわち、樹脂製のパッケージは、材料のコストは抑えられるものの組立てにかかるコストは相対的に高い。
【発明の概要】
【０００５】
本発明の一側面は、半導体チップを、焼結型金属ペーストを介して搭載する金属ベースと、該金属ベースの外辺に沿って設けられ、該焼結型金属ペーストにより該金属ベースに固定された樹脂製の側壁と、該側壁の頂面に固定され、該側壁に対して該金属ベースの外方に伸び出す入力パターン及び出力パターンを有する配線層と、該側壁上に設けられ、該金属ベース及び該側壁で囲まれ該半導体チップを収納する空間を構成するリッド、を備え、該配線層の該入力パターン及び該出力パターンの少なくともいずれか一方の、該リッドと重なる領域の一部が除かれている。
【図面の簡単な説明】
【０００６】
【図１】図１は、本発明の実施形態に係る半導体装置の斜視図を示す。
【図２】図２は、半導体装置の内部を示す平面図である。
【図３】図３は、半導体装置の断面を示す。
【図４Ａ】図４Ａは、配線層の上面を示す平面図である。
【図４Ｂ】図４Ｂは、配線層の裏面を示す平面図である。
【図５Ａ】図５Ａは、側壁の底部を金属ベース側から見た平面図である。
【図５Ｂ】図５Ｂは、側壁と焼結型金属ペーストとを示す断面図である。
【図６Ａ】図６Ａは、キャリアと金属ベースの断面を示す。
【図６Ｂ】図６Ｂは、金属ベースを並べて搭載するキャリアの平面図である。
【図７Ａ】図７Ａは、焼結型金属ペーストが塗布されている金属ベースの断面を示す。
【図７Ｂ】図７Ｂは、焼結型金属ペーストが塗布されておりキャリアに並んで配置された金属ベースの平面図である。
【図８Ａ】図８Ａは、基板、半導体チップ及び回路素子が焼結型金属ペーストによって固定された金属ベースの断面を示す。
【図８Ｂ】図８Ｂは、半導体チップ、回路素子及び配線層を、側壁を介してそれぞれ搭載する基板の平面図である。
【図９】図９は、金属ベース、半導体チップ、回路素子、及び基板が互いにワイヤボンディングされて焼結型金属ペーストが樹脂層が覆われた金属ベースの断面を示す。
【図１０Ａ】図１０Ａは、接着シートを介してリッドを組み立てる半導体装置の断面を示す。
【図１０Ｂ】図１０Ｂは、タイバーを介して接続されると共に各側壁に組み立てられたリッドの平面図である。
【図１１Ａ】図１１Ａは、外部の回路基板に組み立てられた半導体装置の断面を示す。
【図１１Ｂ】図１１Ｂは、金属が充填されたビアホールを有する配線層を拡大した図である。
【図１２Ａ】図１２Ａは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。
【図１２Ｂ】図１２Ｂは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。
【図１２Ｃ】図１２Ｃは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。
【図１２Ｄ】図１２Ｄは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。
【図１３】図１３は、図４Ａに示される配線層の他の変形例に係る配線層を示す。
【図１４Ａ】図１４Ａは、図４Ａに示される配線層の変形例であってインピーダンスを補償する配線層の平面図である。
【図１４Ｂ】図１４Ｂは、図４Ａに示される配線層の変形例であってインピーダンスを補償する配線層の平面図である。
【図１５】図１５は、配線層の曲率を調整する切り欠きを有する変形例の側壁を備え、外部の回路基板に組み立てられた半導体装置の断面を示す。
【図１６Ａ】図１６Ａは、図５Ａに示される側壁の変形例に係る側壁の底面を示す。
【図１６Ｂ】図１６Ｂは、金属ベースに搭載された変形例に係る側壁の断面を示す。
【図１７Ａ】図１７Ａは、図５Ａに示される側壁の更なる変形例に係る側壁の平面図である。
【図１７Ｂ】図１７Ｂは、図１７Ａに示されるXVIIb−XVIIb線に沿った側壁とベースの断面を示す。
【発明を実施するための形態】
【０００７】
次に、本発明に係る実施形態を図面を参照しながら説明する。図面の説明において、同一又は相当する要素には同一の符号を付し、重複する説明を適宜省略する。
【０００８】
図１は、本発明の実施形態に係る半導体装置１の斜視図を示す。図２は、半導体装置１の内部を示す平面図である。本実施形態の半導体装置１は、金属ベース２と、金属ベース２に搭載された半導体チップ３と、入力整合回路４ａ及び出力整合回路４ｂを含む回路素子と、リッド５と、基板１０とを備える。半導体チップ３、入力整合回路４ａ及び出力整合回路４ｂは、金属ベース２に搭載されている。基板１０は、側壁１１と配線層１２とを備え、金属ベース２に、半導体チップ３及び回路素子４が搭載される空間Ａを画定する。本実施形態の半導体装置１は、互いに独立して動作する２つの半導体チップ３を備える。
【０００９】
金属ベース２は、例えば、銅（Ｃｕ）、銅とモリブデン（ＣｕＭｏ）の合金、Ｃｕ／ＣｕＭｏ／Ｃｕ、銅とダイヤモンドの複合体（Ｃｕ−ダイヤモンドとも称される）、アルミニウムとダイヤモンドの複合体（Ａｌ−Ｄｉａｍｏｎｄ）、銅と黒鉛の複合体（Ｃｕ−Ｃｒａｐｈｉｔｅ）、アルミニウムと黒鉛の複合体（Ａｌ−Ｇｒａｐｈｉｔｅ）、銅とタングステンの合金（ＣｕＷ）、銅とモリブデンの合金（ＣｕＭｏ）及び銅スラブを含む。これらの材料のうち、Ｃｕ／Ｍｏ／Ｃｕ、Ｃｕ／ＣｕＭｏ／Ｃｕ及び銅スラブの積層金属はコストメリットがある。
【００１０】
金属ベース２は、１０ｍｍ×２０ｍｍの長方形の平面形状を有する。しかしながら、半導体装置１の種類や用途に応じて、金属ベース２の大きさや面積は適宜変更可能である。好ましくは０．５〜１．５ｍｍの厚さを有する金属ベース２に、厚さ３．０μｍのニッケルと厚さ１．５μｍの金（Ｎｉ−Ａｕ）のメッキを施す。ニッケル、パラジウム及び金（Ｎｉ−Ｐｄ−Ａｕ）を、それぞれ、３．０μｍ、０．２μｍ及び３．０μｍの厚さとしてもよいし、厚さ０．１μｍのパラジウム及び厚さ０．１μｍの金を含んでいてもよい。
【００１１】
基板１０は、空間Ａ（第２領域）を取り囲む周辺領域に搭載されている。半導体装置１は、金属ベース２の空間Ａに半導体チップ３及び回路素子４を搭載する。空間Ａには、入力整合回路４ａ、半導体チップ３及び出力整合回路４ｂがこの順に配置される。半導体チップ３は、例えば、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、及び／又はダイヤモンドからなる基板を有する。半導体チップ３の当該基板は、金属ベース２に対向する裏面に金属層を備える。
【００１２】
半導体チップ３は、ＧａＮを主成分とする高電子移動度トランジスタ（ＨＥＭＴ）の一種であり、主としてＧａＮからなるＨＥＭＴを高出力で動作させることができる。半導体チップ３は、アスペクト比が１〜１０の細長い平面形状を有する。一例として、半導体チップ３の短辺は０．５ｍｍ、半導体チップ３の長辺は８．０ｍｍ、半導体チップ３の厚さは５０〜２００μｍである。
【００１３】
図３は、半導体装置１の側断面を示している。図３に示すように、半導体チップ３、入力整合回路４ａ及び出力整合回路４ｂは、焼結型金属ペースト６を介して金属ベース２上に搭載されている。各ボンディングワイヤＷが、配線層１２と、入力整合回路４ａと、半導体チップ３と、出力整合回路４ｂと、他の配線層１２とを互いに電気的に接続する。入力整合回路４ａ及び出力整合回路４ｂは、平行平板型のコンデンサ、すなわち、ダイキャパシタを含んでいる。
【００１４】
入力整合回路４ａは、半導体装置１の入力リード端子、すなわち一方の配線層１２の上の配線と、半導体チップ３のゲートとのインピーダンスとを整合させる。出力整合回路４ｂは、半導体装置１の出力リード端子、すなわち他方の配線層１２上の配線と半導体チップ３のドレインとのインピーダンスを整合させる。具体的には、出力整合回路４ｂは、半導体装置１の出力効率が最大となり、設計された周波数特性を示すようにインピーダンスの整合を行う。
【００１５】
金属ベース２と半導体チップ３との間、金属ベース２と回路素子４との間、及び金属ベース２と基板１０の側壁１１との間、のそれぞれには焼結型金属ペースト６が配置されている。微細な金属粉末を含有する焼結型金属ペースト６は、粉末に含まれる溶媒を焼結することによって硬化させることができる。焼結型金属ペースト６は、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）及び亜鉛（Ｚｎ）の少なくともいずれかが１５０〜３００℃といった比較的低温で揮発性が高い溶媒に含浸されたものであってもよい。この温度で焼結型金属ペースト６を曝すことにより、焼結型金属ペースト６の溶媒が輝散し、焼結型金属ペースト６の金属紛体のみが残存する。
【００１６】
基板１０は、例えば、ポリフェニレンエーテル（ＰＰＥ）、液晶ポリマー（ＬＣＰ）、炭化水素セラミック（ＦＣＣ）及び／又はエポキシ樹脂のうちの少なくとも１つをガラスクロスに含浸させることによって構成される。基板１０は、側壁１１と、側壁１１の上部に位置する配線層１２とを備える。配線層１２の上部にリッド５が取り付けられる。側壁１１と配線層１２との間には接着層（プリプレグ）が介在している。リッド５は、ＰＰＥ、ＬＣＰ、ＰＥＥＫ（ポリエーテルエーテルケトン）及びエポキシ樹脂の少なくともいずれかを含むガラスクロスを固化させて形成されている。
【００１７】
側壁１１の厚さは０．２〜１．０ｍｍであることが好ましく、配線層１２の厚さは０。０５〜０．２ｍｍであることが好ましい。本実施形態に係る半導体装置１では、側壁１１の厚さは０．５ｍｍであり、配線層１２の厚さは０．１ｍｍである。配線層１２は、高周波信号を入力及び出力する上面１２ａ及び下面１２ｂを有し、上面１２ａ及び下面１２ｂの両方に配線を有する。入力側の配線層１２は、面取り部を有しており、この面取り部によって入力側の配線層１２と出力側の配線層１２とが識別される。
【００１８】
図４Ａ及び図４Ｂは、配線層１２の上面１２ａ及び下面１２ｂのそれぞれを示す平面図である。図５Ａは、側壁１１の平面を金属ベース２側から見た底面図である。図５Ｂは、金属ベース２と側壁１１の間の焼結型金属ペースト６の断面を示す。側壁１１及び配線層１２は、それぞれ、空間Ａに対応する開口１１ｃ及び開口１２ｃを有する。図４Ａ及び図４Ｂに示すように、配線層１２は、２つの開口１２ｃを形成する枠部１２ｇ及び壁部１２ｈを備える。配線層１２の上面１２ａは、枠部１２ｇ及び壁部１２ｈに金属パターン１２ｄを備える。枠部１２ｇと壁部１２ｈは第１の金属パターン１２ｄ１を有し、枠部１２ｇと壁部１２ｈとを互いに接続する部分は第２の金属パターン１２ｄ２を有する。金属パターン１２ｄ１はリッド５を固定するために設けられる。一方、金属パターン１２ｄ２は信号端子として設けられる。金属パターン１２ｄ１は互いに物理的に分離されている。図４Ｂに示すように、配線層１２の下面１２ｂには枠部１２ｇの外側の領域において上側の金属パターン１２ｄ２に対応する金属パターン１２ｅが設けられる。下面１２ｂの金属パターン１２ｅは、金属が充填されたビアホール１２ｆを介して上面１２ａの金属パターン１２ｄ２と電気的に接続されている。
【００１９】
図５Ａに示すように、側壁１１は、枠部１１ｇ、壁部１１ｈ及び開口１１ｃを備え、側壁１１は、枠部１１ｇ、壁部１１ｈ及び開口１１ｃのそれぞれは、枠部１２ｇ、壁部１２ｈ及び開口１２ｃのそれぞれに対応する。枠部１１ｇ及び壁部１１ｈには、金属ベース２を固定するための金属パターン１１ｄが設けられる。焼結型金属ペースト６は金属パターン１１ｄ上に塗布される。側壁１１の金属パターン１１ｄは、配線層１２の上面１２ａの金属パターン１２ｄと電気的に隔離されており、両者の熱膨張係数の差により、配線層１２の側壁１１からの機械的応力、反り、及び／又は剥がれを抑制することができる。
【００２０】
次に、本発明の実施形態に係る半導体装置１の製造方法について説明する。本実施形態に係る方法は、複数の半導体装置１を一括して同時に組み立てることを特徴とする。まず、図６Ａ及び図６Ｂに示すように、キャリア２１を用意する。図６Ａは、金属ベース２を搭載したキャリア２１の断面図を示し、図６Ｂは、キャリア２１と金属ベース２を示す平面図である。なお、図６Ａでは、キャリア２１に搭載された１つの金属ベース２を拡大している。キャリア２１は、複数の金属ベース２をアレイ状に搭載し、図６Ｂに示すように、６×４の金属ベース２を搭載する。キャリア２１は、後述する後工程において耐熱性を有するものであれば、金属製であってもよいし、セラミック製であってもよい。キャリア２１には複数の金属ベース２を配列する。キャリア２１には、キャリア２１に搭載される部品を整列するための整合孔２１ａが設けられる。少なくとも１つの整合孔２１ａは細長い円形状を呈する。
【００２１】
次に、図７Ａ及び図７Ｂに示すように、焼結型金属ペースト６をスクリーン印刷によって複数の金属ベース２のそれぞれに同時に塗布する。焼結型金属ペースト６は、金属ベース２上に搭載される基板１０、半導体チップ３及び回路素子４に塗布される。具体的には、まず、アレイ状に配置された金属ベース２上の焼結型金属ペースト６を塗布する領域に対向する開口部が形成されたマスクを載置する。このマスクは、キャリア２１の整合孔２１ａに整合する孔を有する。マスクの孔をキャリア２１の整合孔２１ａに合わせることにより、金属ベース２に対する正確な位置合わせが可能となる。焼結型金属ペースト６をマスクを介して金属ベース２上に塗布し、塗布した焼結型金属ペーストをへらやスキージ等によって平滑化する。そして、キャリア２１からマスクを外す。これにより、図７Ｂに示すように金属ベース２上に焼結型金属ペースト６を同時に塗布する。
【００２２】
以上のように同時に塗布を行うことにより、塗布の工程を簡易にできるだけでなく、焼結型金属ペースト６を均一に塗布することができる。従来の方法では、焼結型金属ペースト６を１つの金属ベース２に対して１つずつ塗布しており、この場合、例えば１つの金属ベース２当たり約２０秒間のタクトタイムを要する。本実施形態の方法では、焼結型金属ペースト６の塗布に約２秒半の時間を要し、２４の金属ベース２に対して約１分（６０秒）程度の時間を要する。しかしながら、本実施形態の方法では、２４の金属ベース２に対して一括して塗布を行うことにより、タクトタイムは従来の１／８となる。
【００２３】
本実施形態では、基板１０の半導体チップ３、回路素子４及び側壁１１のそれぞれに、焼結型金属ペースト６を塗布している。各部の焼結型金属ペースト６の厚さは適宜変更可能である。すなわち、焼結型金属ペースト６の厚さは、半導体チップ３、回路素子４及び側壁１１のそれぞれの面積に応じた厚さであってもよい。この場合、前述したマスクは、半導体チップ３、回路素子４及び基板１０のそれぞれに対応して互いに深さが異なる複数の開口を有する。
【００２４】
続いて、半導体チップ３、回路素子４及び基板１０を金属ベース２上に搭載する。側壁１１に配線層１２を貼り付けて予め基板１０を形成し、その基板１０を金属ベース２上に実装する。基板１０では、図８Ｂに示すように、１つの金属ベース２と１つの側壁１１に対応する複数のユニットを１つの半導体装置１とする。それぞれのユニットは長方形の穴１４に囲まれている。基板１０は、整列用の孔１３、及び分割用の穴１４を有する。孔１３とキャリア２１の位置合わせ用の整合孔２１ａとが一致する。穴１４は、各ユニットを分割するために設けられる。
【００２５】
基板１０上の孔１３をキャリア２１の整合孔２１ａに整列するときに、基板１０の側壁１１が金属ベース２と共に揃えられる。よって、半導体チップ３及び回路素子４を損傷することなく、金属ベース２上に搭載された半導体チップ３及び回路素子４を基板１０と共に整列することが可能となる。
【００２６】
図８Ａ及び図８Ｂに示すように、キャリア２１、金属ベース２及び基板１０を組み立てるときに、焼結型金属ペースト６に含まれる溶媒を加熱によって輝散する。具体的には、例えば、２００℃で２時間加熱を行い、焼結型金属ペースト６に含まれる溶媒を金属成分のみが残るように輝散させることによって半導体チップ３、回路素子４及び基板１０を金属ベース２上に固定する。加熱の条件は、上記の例に限られず適宜変更可能であり、溶媒を完全に輝散させないように加熱を行ってもよい。
【００２７】
図５Ａ及び図５Ｂに示すように、基板１０の側壁１１は金属ベース２に対向する面に金属パターン１１ｄを有する。焼結型金属ペースト６は、金属ベース２と金属パターン１１ｄの間の隙間１１ｅにおいて厚くなり、金属パターン１１ｄにおいて薄くなる。薄く塗布された焼結型金属ペースト６では、金属ベース２と側壁１１との間の強度が低下し、この部分において強度が不十分になる可能性がある。裏面の金属層１１ｄが数μｍ、具体的には３０〜５０μｍの厚さを有する。
【００２８】
図９に示すように、基板１０にワイヤボンディングを行う工程は、配線層１２の金属パターン１２ｄ２、回路素子４及び半導体チップ３に行う。具体的には、ボンディングワイヤＷは、金属パターン１２ｄ２と入力整合回路４ａ、入力整合回路４ａと半導体チップ３、半導体チップ３と出力整合回路４ｂ、及び出力整合回路４ｂと金属パターン１２ｄ２のそれぞれを接続する。このワイヤボンディングは、キャリア２１上における組み立ての工程とは別に行われる。
【００２９】
ワイヤボンディングの工程は、ボンディング箇所の特定のために基準位置を設定し、２つのボンディング箇所間をボンディングワイヤＷで接続する。従来のように、各金属ベース２が個別にワイヤボンディングされるときには、１つの金属ベース２に対しワイヤボンディングの基準位置を個別に設定する必要がある。これに対し、本実施形態のように複数の金属ベース２に対して一括でワイヤボンディングを行う場合には、複数の金属ベース２を一括して搭載してから基準位置を確認し、ワイヤボンディングを一括して行うことができる。従って、ワイヤボンディングの作業を一括で行うことができ、作業時間を短縮させることができる。
【００３０】
ワイヤボンディングの後には、加熱された焼結型金属ペースト６が樹脂８によって覆われる。具体的には、樹脂８は、焼結型金属ペースト６を覆うように塗布され、樹脂８の溶媒が１５０℃の条件下において数分で輝散する。本実施形態に係る半導体装置１は、例えば、ガラスエポキシ等によって構成された側壁１１を備え、空間Ａに水分が入り込むことがある。リッド５が樹脂製である場合には、水分の侵入がより顕著となる可能性がある。更に、銀による焼結型金属ペーストは、水分によってＡｇ＋にイオン化しやすく、ゲートを備える半導体チップ３が陰イオン化しやすくなる。銀イオンＡｇ＋は、半導体チップ３のゲートの方向に移動して半導体チップ３に流れ込み、最終的に短絡を引き起こす懸念がある。すなわち、半導体チップ３に流れ込んだ銀イオンがグランド電位とされることによってイオンマイグレーションが生じる可能性がある。従って、図９に示すように、本実施形態に係る半導体装置１は、揮発する焼結型金属ペーストを樹脂８によって覆っている。樹脂８は、数μｍの厚さとされていてもよい。
【００３１】
図１０Ａ及び図１０Ｂに示すように、樹脂８が硬化した後に、キャリア２１に並べて配置されると共に側壁１１が載せられた各ユニットにリッド５を取り付ける工程を実行する。図１０Ｂに示すように、リッド５は、キャリア２１の整合孔２１ａに合わされる孔２２ａを有するタイバー２２によって連結されている。よって、整合孔２１ａに孔２２ａを合わせることにより、各側壁１１に各リッド５が正確に載せられる。
【００３２】
具体的には、基板１０を取り付ける前にリッド５の底面５ａに接着シート７を接着し、整合孔２１ａに孔２２ａを重ねて基板１０の上にリッド５を配置し、リッド５を基板１０に押し付けてリッド５を含むユニットを１５０℃で加熱する。金属ベース２及び側壁１１に載せられるリッド５の取り付けによって空間Ａを封止する。すなわち、一対の側壁１１間における２つの空間Ａを封止する。最終的に、図８Ｂに示される配線層１２に示される孔１４を繋ぐ線Ｌに沿ってタイバー２２においてリッド５を支持する橋部２２ｂを切断することにより、図１に示される複数の半導体装置１が一括して製造される。
【００３３】
本実施形態に係る半導体装置１を製造する工程では、まず、キャリア２１に複数の金属ベース２を配置し、スクリーン印刷によって金属ベース２に一括して焼結型金属ペースト６を塗布する。また、それぞれ半導体チップ３、回路素子４及び基板１０を搭載する金属ベース２がまとめて加熱され、焼結型金属ペースト６の溶媒がまとめて揮発する。従って、工程作業時間を著しく低減させることができる。更に、半導体装置１は、例えば、ガラスエポキシ等の樹脂材料によって構成された側壁１１を備えるので、半導体装置１にかかる材料のコストをセラミック製の側壁を備える場合と比較して低減させることができる。
【００３４】
（第１変形例）
次に、半導体装置１の変形例について説明する。図１１Ａは、外部の回路基板によって製造される半導体装置１の断面図である。図１１Ｂは、金属が充填されたビアホール１２ｆ１の周囲の部分Ｈにおける配線層１２を拡大した図である。図１１Ａに示すように、配線層１２は、ビアホール１２ｆ１が下面１２ｂから上面１２ａまで貫通していない特徴を備える。上面１２ａには、ビアホール１２ｆ１を塞ぐ金属パターン１２ｄ，１２ｅが設けられる。側壁１１の外部の配線層１２は、上側の金属パターン１２ｄと下側の金属パターン１２ｅに挟まれた支持部材１２ｍを備える。支持部材１２ｍは、側壁１１と実質同一の材料によって構成されていてもよい。図１１Ａに示すように、半導体装置１は、配線５１ａを上面に有する外部の回路基板５１に組み立てられる。配線層１２は、配線５１ａに半田付けされ、金属パターン１２ｄが配線５１ａに接続される。ビアヒール１２ｆ１が開放されている場合、配線５１ａにおいて溶融した半田が金属パターン１２ｄに流れ込みビアホール１２ｆ１を通過する可能性がある。本実施形態に係る半導体装置１は、少なくとも１つの上側の金属パターン１２ｄと下側の金属パターン１２ｅに覆われたビアホール１２ｆ１を有し、ビアホール１２ｆ１は、好ましくは、金属によって完全に塞がれる。
【００３５】
（第２変形例）
図１２Ａ〜図１２Ｄは、それぞれ、配線層１２Ａ〜１２Ｄを示す平面図であり図４Ａに示される配線層１２の変形例を示す。変形例に係る配線層１２Ａ〜１２Ｄは、半導体チップ３にゲートバイアスとドレインバイアスを供給するパッド１２ｄ３を備える。
【００３６】
具体的には、半導体装置１の内部に搭載された半導体チップ３はＦＥＴを備え、ゲートバイアスとドレインバイアスが半導体チップ３を動作させるために必要となる。半導体チップ３のソースは、金属ベース２に直接グランド接続されている。ゲートバイアス及びドレインバイアスには金属パターン１２ｄ２を介してＲＦ信号が供給されるが、追加の回路要素が半導体装置１の外部に必要となる。半導体チップ３には、パッド１２ｄ３と線状のパターン１２ｄ４を介してパッド１２ｄ３から金属パターン１２ｄ２にゲートバイアスが供給される。図１２Ａに示すように、金属パターン１２ｄ２〜１２ｄ４は、それぞれ並んでいる。線状の金属パターン１２ｄ４は、半導体チップ３によって増幅されたＲＦ信号を伝送し、バイアスパッド１２ｄ３は、実質的に上側の金属パターン１２ｄ２からＲＦ信号の周波数帯域において隔離されている。半導体チップ３は、図１２Ａにおいて下側にそれぞれ配置されているバイアスパッド１２ｄ３及び線状の金属パターン１２ｄ４を介してドレインバイアスが供給されうる。下側のバイアスパッド１２ｄ３は、半導体チップ３から出力されるＲＦ信号から実質隔離されており、ＲＦ信号は下側の金属パターン１２ｄ２に伝送される。よって、半導体チップ３は、金属パターン１２ｄ２等の信号線及び回路要素が介在することなく、バイアスされている。
【００３７】
図１２Ｂは、図４Ａに示される配線層１２とは別の変形例を示している。変形例に係る配線層１２Ｂは、ゲートバイアスとドレインバイアスがバイアスパッド１２ｄ３を介して供給される。バイアスパッド１２ｄ３は、配線層１２Ｂの角部のそれぞれに配置され、バイアスパッド１２ｄ３から、前述した線状の金属パターン１２ｄ４に代えて設けられるボンディングワイヤＷＢによって接続されている。ボンディングワイヤＷＢは、例えば金（Ａｕ）等の金属製であり、数μｍの直径を有し、半導体装置１の周波数に相当するナノヘンリーのインダクタンスを有する。
【００３８】
図１２Ｃは、更に別の変形例に係る配線層１２Ｃを示しており、配線層１２Ｃはバイアスパッド１２ｄ３が入力整合回路４ａ又は出力整合回路４ｂと共にワイヤボンディングされているという特徴を有する。ボンディングワイヤＷＢは、図１２Ｂに示されるボンディングワイヤＷＢよりも長く、金属パターン１２ｄ２を超えて入力整合回路４ａ又は出力整合回路４ｂと直接接続している。よって、ボンディングワイヤＷＢは、半導体装置１の周波数付近の周波数において更に実質的なインピーダンスを示すことがあり、半導体装置１の信号線はバイアスラインから更に隔離されうる。
【００３９】
図１２Ｄは、更に別の変形例に係る配線層１２Ｄを示しており、配線層１２Ｄは半導体チップ３のゲートバイアスとドレインバイアスがバイアスパッド１２ｄ３からボンディングワイヤＷＢを介して金属パターン１２ｄ２及び入力整合回路４ａを超えて直接接続されている特徴を有する。すなわち、半導体チップ３は、更に別のゲートパッドを備え、ボンディングワイヤＷＢを介してバイアスパッド１２ｄ３にワイヤボンディングされている。半導体チップ３は、更に別のドレインパッドを備え、ボンディングワイヤＷＢを介してワイヤボンディングされている。この変形例に係る配線層１２Ｄでは、ボンディングワイヤＷＢは、図１２Ｃに示されるものより更に長いので、バイアスパッド１２ｄ３と金属パターン１２ｄ２等の信号線のアイソレーションがより効果的となる。
【００４０】
図１３は、更に別の変形例に係る配線層１２Ｅを示す平面図である。配線層１２Ｅは、ドレインバイアスのためのバイアスパッド１２ｄ３を備える特徴を有する。半導体チップ３のゲートバイアスは、半導体装置１の外部から半導体チップ３のゲートに接続されている金属パターン１２ｄ２を介して供給される。半導体チップ３は、バイアスパッド１２ｄ３、長尺状のパターン１２ｄ５及びリレー回路４ｃを介してドレインバイアスを受けてもよい。配線層１２Ｅでゲート側からドレイン側にリッド５の下で延びる長尺状のパターン１２ｄ５は、ボンディングワイヤＷＢを介してリレー回路４ｃにワイヤボンディングされている。金属ベース２にグランド接続された上側の電極と下側の電極とを有するダイキャパシタであるリレー回路４ｃは、半導体チップ３上に設けられたゲートパッドにワイヤボンディングされている。よって、リレー回路４ｃは、ドレインバイアスを安定化させる半導体チップ３に隣接するバイパスキャパシタとして機能する。
【００４１】
（第３変形例）
図１４Ａ及び図１４Ｂは、図４Ａに示される配線層１２の変形例であって本発明の第３変形例に係る配線層１２Ｆ及び配線層１２Ｇを示す平面図であり、配線層１２Ｆ及び配線層１２Ｇは、インピーダンスの変動を補償する機能を有する。すなわち、それぞれＲＦ信号を入力及び出力するリード端子として機能する金属層１２ｄ６及び金属層１２ｄ７は、好ましくは、入力整合回路４ａ及び出力整合回路４ｂの付近で外部から内部へ実質同一のインピーダンスを有する。しかしながら、リッド５は、金属層１２ｄ６及び金属層１２ｄ７の一部を覆う。このリッド５が覆う部分は金属層１２ｄ６及び金属層１２ｄ７のインピーダンスの不整合を生じさせる可能性がある。図１４Ａ及び図１４Ｂに示すように、配線層１２Ｆ及び配線層１２Ｇのそれぞれは、インピーダンスの不整合又は変動を補償しうる。図１４Ａ及び図１４Ｂに示すように、配線層１２Ｆ、配線層１２Ｇ、及び不図示の側壁１１は、壁部１１ｈに相当する仕切部を有しない。
【００４２】
例えば、リッド５の誘電率は空気の誘電率とは異なり、リッド５は樹脂で構成されているものの場合、約４．０の誘電率を有する。リッド５に覆われる金属層１２〜１２Ｇの部分のインピーダンスは、空気に曝される他の部分のインピーダンスとは異なる。例えば、配線層１２〜１２Ｇの下部の側壁１１は、誘電率が約４．１、厚さが０．６ｍｍのガラスエポキシ樹脂によって構成されており、リッド５は、誘電率が約４．１であって厚さが約５５μｍ、幅が６ｍｍであり、リッド５と重なる部分の金属層１２〜１２Ｇの等価インピーダンスは１４．１Ωであり、リッド５がない空気に曝される他の部分の等価インピーダンスは１５．１Ωであり、これらの差は１Ωである。インピーダンスの変動を補償するために、金属層１２〜１２Ｇの幅を５．５ｍｍに狭める必要がある。リッド５がセラミックによって構成される場合、リッド５の誘電率が９．５を超えて配線層１２〜１２Ｇのインピーダンスのばらつきが大きくなる。インピーダンスの差が１Ωであっても、配線層１２〜１２Ｇに伝送されるＲＦ信号の特性が劣化する可能性がある。
【００４３】
インピーダンスの変動を補償する１つの手段として、リッド５と重なる配線層１２〜１２Ｇの部分を狭くすることが挙げられる。しかしながら、配線層１２〜１２Ｇの幅が互いに異なる場合、配線層１２〜１２Ｇを接続するボンディングワイヤが半導体チップ３の幅方向の中心に伝送されるＲＦ信号と半導体チップ３の周辺部に供給されるＲＦ信号との間に位相のずれを生じさせる可能性がある。この点を考慮して、幅のずれを補う半導体チップ３が必要となる。従って、配線層１２〜１２Ｇとしては、半導体チップ３と略同一の幅を有することが求められる。
【００４４】
図１４Ａ及び図１４Ｂに示される配線層１２Ｆ，１２Ｇによれば前述した問題を解決することが可能となる。すなわち、配線層１２Ｆ，１２Ｇでは、金属層１２ｄ６，１２ｄ７のリッド５と重なる部分の幅を半導体チップ３の幅と略同一となるように狭くしている。金属層１２ｄ６は複数の開口部１２ｊを有し、金属層１２ｄ７は切り込み１２ｋを有する。図１４Ａに示す配線層１２Ｆは、幅が６ｍｍである金属層１２ｄ６と、幅が０．２５ｍｍである２つの開口部１２ｊとを有し、２つの開口部１２ｋの金属の被覆率は８７．５％となっており、２つの開口部の側方の金属の被覆率は９３．４％である。開口部１２ｊの幅が狭く、開口部１２ｊの数が多い場合、金属被覆率の差が小さくなり、金属層１２ｄ６のエッチングの精度によっては開口部１２ｊの幅の最小値は約０．１ｍｍに抑えられる。
【００４５】
図１４Ｂに示すように、金属層１２ｄ７の両側には幅が０．２５ｍｍである２つの切り込み１２ｋを有し、その中央部の金属被覆率は１００％、側方の金属被覆率は８７．５％である。この金属被覆率の相違により、半導体チップ３の中央部のインピーダンスと、半導体チップ３の周辺部のインピーダンスとは異なっている。このように、半導体チップ３と、半導体チップ３の外側との精密なインピーダンスのマッチングの観点では、図５に示される金属層１２ｄ５の配置が好ましい。
【００４６】
（第４変形例）
図１５は、図３に示される側壁１１の変形例に係る別の半導体装置を示す断面図である。半導体装置１を外部の回路基板５１に組み付ける場合、半導体装置１のＲＦ信号は、外部の回路基板５１に設けられた伝送線路５１ａ、金属層１２ｄ及び入力整合回路４ａを介して半導体チップ３に入力される。図１１Ａに示すように、金属層１２ｄの入力端子は、外部の回路基板５１の伝送線路５１ａが設けられた上面と略水平になっている。しかしながら、外部の回路基板５１の当該上面の高さは、金属層１２ｄの高さと異なる場合がある。また、外部の回路基板５１は、図１５に示すように、可能な限り近くに半導体装置１を組み付けることが求められる場合がある。この場合、配線層１２の曲がり具合が大きくなり、配線層１２の根元部分の損傷を引き起こす可能性がある。変形例に係る側壁１１Ａは、配線層１２に対向する切り欠き１１ｆを有する。切り欠き１１ｆにより配線層１２の曲げを適切にすることが可能となる。すなわち、半導体装置１に対向する端部の伝送線路５１ａは、外部の回路基板５１の端部から例えば０．５ｍｍ程度後退している。切り欠き１１ｆの深さが側壁１１Ａの端部から例えば０．２ｍｍである場合、配線層１２の長さを３０％以上長くすることができる。これにより、配線層１２に付与される応力が緩和され、配線層１２が損傷する可能性を低減させることができる。
【００４７】
（第５変形例）
本実施形態に係る方法では、銀イオン（Ａｇ＋）が半導体チップ３のゲートパッドに引き込まれることを防止するために、溶媒を輝散させた後の焼結型金属ペースト６に樹脂を流し込む。図１６Ａ及び図１６Ｂに示されるように、第５変形例に係る半導体装置１は、側壁１１と金属ベース２の間に介在する銀イオンＡｇ＋が配線層１２の裏側の金属層１２ｅに入り込むことを抑制することが可能である。図１６Ａは側壁１１の裏面を示す図であり、図１６Ｂは図１６ＡのXVIb-XVIb線に沿った断面図である。半導体チップ３のゲートパッドに接続された裏側の金属層１２ｅは負のバイアスとされている。このため、焼結型金属ペースト６に含まれる銀（Ａｇ）は、空気中の水分によって正にイオン化されて裏側の金属層１２ｅに引き寄せられることがあり、その結果、ゲート電極のグランドへの短絡を引き起こす可能性がある。本変形例では、側壁１１の下側の焼結型金属ペースト６にピンホール６ａを形成している。ピンホール６ａには樹脂８ａが塗布され、塗布された樹脂８ａはピンホール６ａを介して空間Ａから外部に漏れ出し、図１６Ｂに示すように、金属ベース２に流れ出て焼結型金属ペースト６を覆う。これにより、焼結型金属ペースト６が空間Ａの外側で樹脂８ａに覆われるため、配線層１２の銀イオン（Ａｇ＋）と裏側の金属層１２ｅとのイオンマイグレーションを効果的に防止することができる。
【００４８】
裏側の金属層１１ｄは、入力リード端子に対応する部分を除いて隙間１１ｅを有していない。すなわち、メッシュ状とされた裏側の金属層１１ｄは、入力リード端子に対応する部分のみに設けられる。図５Ｂに示すように、裏側の金属層１１ｄでは焼結型金属ペースト６が薄くなるので、側壁１１を固定する工程において、金属ベース２と側壁１１との間にスペースを介在する。具体的には、金属ベース２上に焼結型金属ペースト６を塗布した後、基板１０を金属ベース２に載せて、金属ベース２と金属層１１ｄとの間に４０〜６０μｍの隙間を確保することにより、隙間１１ｅに８０〜１００μｍ程度の間隔を形成する。このように、金属ベース２上に焼結型金属ペースト６を介在させて側壁１１を配置すると。焼結型金属ペースト６の熱処理の後にピンホール６ａが隙間１１ｅに効果的に残ることとなる。焼結型金属ペースト６を覆って空間Ａに設けられた樹脂８を流し込むと、ピンホール６ａを通り抜けた樹脂８ａが側壁１１の下方に位置する焼結型金属ペースト６を効果的に覆う。
【００４９】
（第６変形例）
図１７Ａは、半導体装置１を示す平面図であり、図１７Ｂは、図１７ＡのXVIIb-XVIIb線に沿った線断面図である。図１７Ａ及び図１７Ｂに示すように、半導体装置１の金属ベース２は、側壁１１Ｂ及び配線層１２Ｈの横幅よりも短い入力リード端子として機能する２つの上側の金属層１２ｄを結ぶ方向に沿った横幅を有する。入力リード端子として機能する金属層１２ｄと出力リード端子とを結ぶ方向に沿った金属ベース２の幅は、側壁１１Ｂの幅と略同一、又は側壁１１Ｂの幅よりも僅かに大きい。金属ベース２の幅は、配線層１２Ｈ及び側壁１１Ｂの幅と同一、又は当該幅より若干大きい。よって、半導体装置１に組み立てられる外部の回路基板が隣接する半導体装置１及び外部の回路基板を搭載する平面の大きさに相当する。従って、半導体装置１及び外部の回路基板を搭載する装置の平面の大きさを小さくすることができる。
【００５０】
また、側壁１１Ｂ及び配線層１２Ｈの端部から金属ベース２が後退しており、側壁１１Ｂ及び配線層１２Ｈは凹部１２ｎ（１１ｇ）を有する。半導体装置１を組み立てるときに、半導体装置１を組み立てる装置が凹部１２ｎ（１１ｇ）を保持することが可能となる。
【００５１】
本発明の種々の実施形態を説明のために本明細書に記載したが、多くの修正及び変更が可能であることは当業者にとって明らかである。従って、特許請求の範囲には、本発明の精神及び範囲内にある全ての改変及び変更が包含されることが意図される。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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