(57)【要約】      （修正有）【課題】耐圧低下及び駆動能力の低下を招くことなく、ゲート電圧・ドレイン電流特性におけるハンプを抑制する。【解決手段】素子領域の周囲を囲む素子分離領域３１が形成されている半導体基板と、素子領域の上面部において夫々が第１の方向に延在して互いに離間して形成されており、第１の方向における端部が絶縁膜と接している一対の第１の拡散層１３ｄ、１３ｓと、第１の方向における端部が絶縁膜と接しているゲート酸化膜と、ゲート酸化膜上に形成されているゲート電極１５と、一対の第１の拡散層間のチャネル領域内におけるゲート酸化膜が絶縁膜と接する部分を含む領域に形成されている第２の拡散層３２と、を含み、一対の第１の拡散層間に第２の拡散層が含まれる第１の方向における区間での一対の第１の拡散層間の間隔が、第２の拡散層が含まれていない第１の方向における区間での一対の第１の拡散層間の間隔よりも広い。【選択図】図１Ａ
2019169682.tif 000002
【特許請求の範囲】
【請求項１】
半導体の素子領域と、前記素子領域の周囲を囲み前記素子領域に接する絶縁膜を含む素子分離領域と、が形成されている半導体基板と、
前記素子領域の上面部において夫々が第１の方向に延在して互いに離間して形成されており、前記第１の方向における端部が前記絶縁膜と接している一方及び他方の第１の拡散層と、
前記素子領域上において前記第１の方向に延在して形成されており、前記第１の方向における端部が前記絶縁膜と接しているゲート酸化膜と、
前記ゲート酸化膜上において前記第１の方向に延在しており、前記第１の方向における端部が前記絶縁膜上に形成されているゲート電極と、
前記一方及び他方の第１の拡散層間のチャネル領域内における、前記ゲート酸化膜が前記絶縁膜と接する部分を含む領域に形成されている第２の拡散層と、を含み、
前記一方及び他方の第１の拡散層間に前記第２の拡散層が含まれる前記第１の方向における区間での前記一方及び他方の第１の拡散層間の間隔が、前記第２の拡散層が含まれていない前記第１の方向における区間での前記一方及び他方の第１の拡散層間の間隔よりも広いことを特徴とする半導体装置。
【請求項２】
前記絶縁膜は前記半導体基板に形成されているトレンチに埋設されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の拡散層には、前記チャネル領域よりも高い濃度の不純物が含まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の拡散層及び前記チャネル領域は第１導電型であり、前記一方及び他方の第１の拡散層は前記第１導電型とは異なる第２導電型であることを特徴とする請求項１〜３のいずれか１に記載の半導体装置。
【請求項５】
前記一方及び他方の第１の拡散層よりも高濃度の不純物を含む一方及び他方の高濃度拡散層が前記一方及び他方の第１の拡散層の各々の表層に形成されており、
前記ゲート電極の前記端部は前記第２の拡散層を覆う領域を含み、前記ゲート電極の前記端部での前記第１の方向に直交する方向における電極幅が、前記端部以外の前記ゲート電極の領域での前記第１の方向に直交する方向における電極幅よりも広く、
前記一方及び他方の高濃度拡散層間に前記第２の拡散層が含まれる前記第１の方向における区間での前記一方及び他方の高濃度拡散層間の間隔が、前記第２の拡散層が含まれていない前記第１の方向における区間での前記一方及び他方の高濃度拡散層間の間隔よりも広いことを特徴とする請求項１〜４のいずれか１に記載の半導体装置。
【請求項６】
前記一方及び他方の高濃度拡散層の各々は、前記一方及び他方の高濃度拡散層間に前記第２の拡散層が含まれていない前記第１の方向における区間に、前記チャネル領域の方向に突出した突出部を有し、
前記一方及び他方の高濃度拡散層各々の上面における前記突出部を含む領域にコンタクトが結合されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
素子領域と前記素子領域の周囲を接して囲む素子分離領域とを主面に備えた半導体基板と、
一端が前記素子分離領域上に配置されると共に、前記主面の前記素子領域上に絶縁層を介して配置された電極と、
平面視において前記電極に対応する領域に内包される前記素子領域に、互いに対向して配置される一対の第１の拡散層と、
平面視において前記電極に対応する領域に内包される前記素子領域に、前記素子領域と前記素子分離領域との境界が形成する辺に接すると共に前記一対の第１の拡散層から離間して配置される第２の拡散層と、を備え、
前記一対の第１の拡散層に挟まれるチャネル領域は、前記辺と垂直な方向に延在すると共に前記第１拡散層を内包し、
前記第２の拡散層を内包すると共に前記辺と平行な方向の幅が第１の長さである第１の領域と、前記辺と平行な方向の幅が前記第１の長さより短い第２の長さである第２の領域と、を備えることを特徴とする半導体装置。
【請求項８】
半導体の素子領域と、前記素子領域の周囲を囲み前記素子領域に接する絶縁膜を含む素子分離領域と、を含む半導体装置の製造方法であって、
前記素子領域の上面部に不純物を注入することにより、夫々が第１の方向に延在して互いに離間しており、前記第１の方向における端部が前記絶縁膜と接している一方及び他方の拡散層を形成する第１の工程と、
前記一方及び他方の第１の拡散層間に挟まれるチャネル領域の上面部において前記絶縁膜と接する部分を含む領域に不純物を注入して第２の拡散層を形成する第２の工程と、
前記素子領域上において前記第１の方向に延在しており前記第１の方向における端部が前記絶縁膜と接しているゲート酸化膜、及び前記ゲート酸化膜上において前記第１の方向に延在しており、前記第１の方向における端部が前記絶縁膜上にあるゲート電極を形成する第３の工程と、を含み、
前記第１の工程では、
前記一方及び他方の第１の拡散層間に前記第２の拡散層が含まれている前記第１の方向における区間での前記一方及び他方の第１の拡散層間の間隔が、前記第２の拡散層が含まれていない前記第１の方向における区間での前記一方及び他方の第１の拡散層間の間隔よりも広くなるような形態を有する前記一方及び他方の第１の拡散層を前記素子領域の上面部に形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁膜は前記半導体基板に形成されているトレンチに埋設されていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の工程では、前記一方及び他方の第１の拡散層よりも高い濃度の不純物を前記素子領域に注入することにより、前記第２の拡散層を形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記素子領域は第１導電型であり、
前記第１の工程では、前記第１導電型とは異なる第２導電型の不純物を前記素子領域に注入することにより前記一方及び他方の第１の拡散層を形成し、
前記第２の工程では、前記第１導電型の不純物を前記素子領域に注入することにより前記第２の拡散層を形成することを特徴とする請求項８〜１０のいずれか１に記載の半導体装置の製造方法。
【請求項１２】
前記一方及び他方の第１の拡散層よりも高濃度の不純物を前記一方及び他方の第１の拡散層に注入することにより前記一方及び他方の第１の拡散層の各々の表層に一方及び他方の高濃度拡散層を形成する第４の工程を含み、
前記第３の工程では、
前記ゲート電極における前記第２の拡散層を覆う領域を含む前記端部での前記第１の方向に直交する方向における電極幅が、前記端部以外の前記ゲート電極の領域での前記第１の方向に直交する方向における電極幅よりも広くなるような形態を有する前記ゲート電極を形成し、
前記第４の工程では、
前記一方及び他方の高濃度拡散層間に前記第２の拡散層が含まれる前記第１の方向における区間での前記一方及び他方の高濃度拡散層間の間隔が、前記第２の拡散層が含まれていない前記第１の方向における区間での前記一方及び他方の高濃度拡散層間の間隔よりも広くなるような形態を有する前記一方及び他方の高濃度拡散層を前記一方及び他方の第１の拡散層の上面に形成することを特徴とする請求項８〜１１のいずれか１に記載の半導体装置の製造方法。
【請求項１３】
前記第４の工程では、前記チャネル領域内における前記第２の拡散層が含まれていない前記第１の方向における区間に前記チャネル領域の方向に突出した突出部を夫々が有する前記一方及び他方の高濃度拡散層を形成し、
前記一方及び他方の高濃度拡散層各々の前記突出部を含む領域に結合したコンタクトを形成する第５の工程を更に含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関する。                      
【背景技術】
【０００２】
半導体装置の素子分離構造として、シリコン基板の表面にトレンチを設け、当該トレンチにシリコン酸化材料等の絶縁材を埋設したＳＴＩ（shallow trench isolation）が知られている。
【０００３】
また、このような半導体装置では、シリコン基板（又はウエル領域）内における、ＳＴＩによる素子分離絶縁層とゲート酸化膜との境界部で、本来のチャネルとは特性が異なるサブチャンネルを有する寄生トランジスタが形成されることが知られている（例えば、特許文献１参照）。
【０００４】
例えば、当該半導体装置の製造過程において、素子分離絶縁層の上面の端部には「窪み」が生じる場合がある。この際、当該「窪み」に起因して、素子分離絶縁層近傍のゲート酸化膜の膜厚がチャネル中央部に比べて薄くなる場合があり、薄い膜厚のゲート酸化膜に対応する領域に形成される寄生トランジスタの閾値電圧が本来のトランジスタの閾値電圧よりも低くなる。
【０００５】
これにより、ゲート電圧の増加に伴い、先に、寄生トランジスタがオン状態となり、更なるゲート電圧の増加によって本来のトランジスタがオン状態となる。従って、ゲート電圧が寄生トランジスタの閾値電圧以上であり且つ本来のトランジスタの閾値電圧より低い場合には寄生トランジスタに応じたドレイン電流がソースとドレイン間を流れ、当該ゲート電圧が本来のトランジスタの閾値電圧以上になると寄生トランジスタと本来のトランジスタに応じたドレイン電流がソース及びドレイン間に流れる、いわゆるハンプ（hump）が生じる。
【０００６】
このようなハンプ特性は、要求される特性とは異なるため、動作マージンの低下を招くことになる。
【０００７】
そこで、当該寄生トランジスタの形成領域に不純物を注入することにより、本来のトランジスタの閾値電圧と同等になるまで上記した寄生トランジスタの閾値電圧を増加させて、ハンプ特性の抑制を図るようにした技術が提案された（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２８８８７３号公報
【特許文献２】特開２０１１−１７６１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、例えば液晶表示パネルを駆動するドライバの出力段には、ロジック回路用の電源電圧よりも高い電圧を扱う高耐圧トランジスタが用いられる。高耐圧トランジスタは、低耐圧トランジスタに比べてゲート酸化膜の膜厚が厚いので、ゲート電圧・ドレイン電流特性（Ｖｇ−Ｉｄ特性とも称する）において、ハンプが生じるゲート電圧の範囲が大きくなる。
【００１０】
そこで、かかる高耐圧トランジスタに対しても、上記した特許文献１と同様に、寄生トランジスタが形成される領域（以下、ハンプ抑制イオン注入領域と称する）に不純物を注入することにより、ハンプ抑制を図ることが考えられる。
【００１１】
ところが、この高耐圧トランジスタのゲートに高電圧が印加されると、ソース又はドレインを担う低濃度拡散層からの空乏層の伸張がハンプ抑制イオン注入領域によって抑制され、耐圧が低下するという問題が生じる。
【００１２】
尚、この耐圧低下を回避するために、低濃度拡散層とハンプ抑制イオン注入領域との距離を拡大することが考えられるが、その分だけゲート長が長くなるため、トランジスタの駆動能力低下を招くという問題が生じる。
【００１３】
そこで、本発明は、耐圧低下及び駆動能力の低下を招くことなく、ゲート電圧・ドレイン電流特性におけるハンプを抑制することが可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、半導体の素子領域と、前記素子領域の周囲を囲み前記素子領域に接する絶縁膜を含む素子分離領域と、が形成されている半導体基板と、前記素子領域の上面部において夫々が第１の方向に延在して互いに離間して形成されており、前記第１の方向における端部が前記絶縁膜と接している一方及び他方の拡散層と、前記素子領域上において前記第１の方向に延在して形成されており、前記第１の方向における端部が前記絶縁膜と接しているゲート酸化膜と、前記ゲート酸化膜上において前記第１の方向に延在しており、前記第１の方向における端部が前記絶縁膜上に形成されているゲート電極と、前記一方及び他方の拡散層間のチャネル領域内における、前記ゲート酸化膜が前記絶縁膜と接する部分を含む領域に形成されている第２の拡散層と、を含み、前記一方及び他方の拡散層間に前記第２の拡散層が含まれる前記第１の方向における区間での前記一方及び他方の拡散層間の間隔が、前記ハンプ抑制拡散領が含まれていない前記第１の方向における区間での前記一方及び他方の拡散層間の間隔よりも広いことを特徴とする。
【００１５】
また、本発明に係る半導体装置は、素子領域と前記素子領域の周囲を接して囲む素子分離領域とを主面に備えた半導体基板と、一端が前記素子分離領域上に配置されると共に、前記主面の前記素子領域上に絶縁層を介して配置された電極と、平面視において前記電極に対応する領域に内包される前記素子領域に、前記素子領域と前記素子分離領域との境界が形成する辺に接して形成された第１拡散層と、平面視において前記電極に対応する領域に内包される前記素子領域に、前記第１拡散層から離間すると共に互いに対向して配置される一対の第２拡散層と、を備え、前記一対の第２拡散層に挟まれるチャネル領域は、前記辺と垂直な方向に延在すると共に前記第１拡散層を内包し、前記第１拡散層を内包すると共に前記辺と平行な方向の幅が第１の長さである第１の領域と、前記辺と平行な方向の幅が前記第１の長さより短い第２の長さである第２の領域と、を備える。
【００１６】
また、本発明に係る半導体装置の製造方法は、半導体の素子領域と、前記素子領域の周囲を囲み前記素子領域に接する絶縁膜を含む素子分離領域と、を含む半導体装置の製造方法であって、前記素子領域の上面部に不純物を注入することにより、夫々が第１の方向に延在して互いに離間しており、前記第１の方向における端部が前記絶縁膜と接している一方及び他方の第１の拡散層を形成する第１の工程と、前記一方及び他方の第１の拡散層間に挟まれるチャネル領域の上面部において前記絶縁膜と接する部分を含む領域に不純物を注入して第２の拡散層を形成する第２の工程と、前記素子領域上において前記第１の方向に延在しており前記第１の方向における端部が前記絶縁膜と接しているゲート酸化膜、及び前記ゲート酸化膜上において前記第１の方向に延在しており、前記第１の方向における端部が前記絶縁膜上にあるゲート電極を形成する第３の工程と、を含み、前記第１の工程では、前記一方及び他方の第１の拡散層間に前記第２の拡散層が含まれている前記第１の方向における区間での前記一方及び他方の第１の拡散層間の間隔が、前記ハンプ抑制拡散領が含まれていない前記第１の方向における区間での前記一方及び他方の拡散層間の間隔よりも広くなるような形態を有する前記一方及び他方の第１の拡散層を前記素子領域の上面部に形成することを特徴とする。
【発明の効果】
【００１７】
本発明では、一方及び他方の第１の拡散層間のチャネル領域内に、ゲート電圧・ドレイン電流特性に生じるハンプを抑制するハンプ抑制拡散領域である第２の拡散層を設ける。ここで、一方及び他方の第１の拡散層間にハンプ抑制拡散領域が含まれる区間での一方及び他方の第１の拡散層間の間隔を、ハンプ抑制拡散領域を含まない区間での一方及び他方の第１の拡散層間の間隔よりも広くする。
【００１８】
かかる構成により、一方及び他方の第１の拡散層からの空乏層の伸びがハンプ抑制拡散領域によって抑制されることなく伸張するようになるので、トランジスタの耐圧低下を防止することが可能となる。
【００１９】
更に、一方及び他方の第１の拡散層間の間隔を、ハンプ抑制拡散領域を含む区間での間隔よりも、ハンプ抑制拡散領域を含まない区間での間隔を狭くしているので、ハンプ抑制拡散領域の大きさに拘わらず、トランジスタのチャネル長を短くすることが可能となる。
【００２０】
よって、本発明によれば、耐圧低下及び駆動能力の低下を招くことなく、ゲート電圧・ドレイン電流特性におけるハンプを抑制することが可能となる。
【図面の簡単な説明】
【００２１】
【図１Ａ】半導体装置１００の上面を示す上面図である。
【図１Ｂ】図１ＡにおけるＸ−Ｘ線での断面を表す断面図である。
【図１Ｃ】図１ＡにおけるＹ−Ｙ線での断面を表す断面図である。
【図２】半導体装置１００の他の実施例による上面を示す上面図である。
【図３】図２に示される半導体装置１００の変形例を示す上面図である。
【図４】半導体装置１００の製造手順を示すフロー図である。
【図５】半導体装置１００の製造手順を示すフロー図である。
【図６Ａ】製造初期段階での半導体ウェハの上面を示す上面図である。
【図６Ｂ】図６ＡにおけるＸ−Ｘ線での断面を表す断面図である。
【図６Ｃ】図６ＡにおけるＹ−Ｙ線での断面を表す断面図である。
【図７Ａ】低濃度拡散層露光工程Ｓ１での半導体ウェハの上面を示す上面図である。
【図７Ｂ】図７ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図７Ｃ】図７ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図８Ａ】低濃度不純物注入工程Ｓ２での半導体ウェハの上面を示す上面図である。
【図８Ｂ】図８ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図８Ｃ】図８ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図９Ａ】ハンプ抑制拡散領域露光工程Ｓ３での半導体ウェハの上面を示す上面図である。
【図９Ｂ】図９ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図９Ｃ】図９ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１０Ａ】ハンプ抑制拡散領域不純物注入工程Ｓ４での半導体ウェハの上面を示す上面図である。
【図１０Ｂ】図１０ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１０Ｃ】図１０ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１１Ａ】ポリシリコン形成工程Ｓ５での半導体ウェハの上面を示す上面図である。
【図１１Ｂ】図１１ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１１Ｃ】図１１ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１２Ａ】ゲート形成工程Ｓ６での半導体ウェハの上面を示す上面図である。
【図１２Ｂ】図１２ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１２Ｃ】図１２ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１２Ｄ】ゲート形成工程Ｓ６での半導体ウェハの上面の他の一例を示す上面図である。
【図１３Ａ】レジスタ除去工程Ｓ７での半導体ウェハの上面を示す上面図である。
【図１３Ｂ】図１３ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１３Ｃ】図１３ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１４Ａ】サイドウォール絶縁層形成工程Ｓ８での半導体ウェハの上面を示す上面図である。
【図１４Ｂ】図１４ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１４Ｃ】図１４ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１５Ａ】サイドウォール形成工程Ｓ９での半導体ウェハの上面を示す上面図である。
【図１５Ｂ】図１５ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１５Ｃ】図１５ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１６Ａ】高濃度拡散層形成工程Ｓ１０での半導体ウェハの上面を示す上面図である。
【図１６Ｂ】図１６ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１６Ｃ】図１６ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１６Ｄ】高濃度拡散層形成工程Ｓ１０での半導体ウェハの上面の他の一例を示す上面図である。
【図１７Ａ】サリサイド層形成工程Ｓ１１での半導体ウェハの上面を示す上面図である。
【図１７Ｂ】図１７ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１７Ｃ】図１７ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【図１８Ａ】絶縁層形成工程Ｓ１２、コンタクト形成工程Ｓ１３及びメタル配線層形成工程Ｓ１４での半導体ウェハの上面を示す上面図である。
【図１８Ｂ】図１８ＡにおけるＸ−Ｘ線での断面を表す工程断面図である。
【図１８Ｃ】図１８ＡにおけるＹ−Ｙ線での断面を表す工程断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施例について詳細に説明する。
【００２３】
図１Ａは、本発明に係る半導体装置１００の一部を素子形成面の上方から透視した上面図である。図１Ｂは、図１ＡにおけるＸ−Ｘ線に沿った断面図である。また、図１Ｃは、図１ＡにおけるＹ−Ｙ線に沿った断面図である。
【００２４】
図１Ｂ又は図１Ｃに示すように、第１導電型（例えばｐ型導電型）のＳｉ（シリコン）からなる半導体基板１０には、第１導電型のウェル１１と、半導体基板１０の表面に形成されたトレンチに素子分離絶縁膜３１を埋設した素子分離領域が形成されている。そして、素子分離領域により画定される半導体基板１０の素子領域に、トランジスタＴＡが設けられ、トランジスタＴＡ上に絶縁層５１が設けられている。
【００２５】
トランジスタＴＡは、半導体基板１０上に設けられたゲート酸化膜１４、ゲート酸化膜１４上に設けられたゲート電極１５、ゲート電極１５の側壁に設けられたサイドウォール１６を備えている。そして、ゲート電極１５の下方の半導体基板１０には、ゲート電極１５の下方において対向して設けられた第２導電型（例えばｎ型導電型）の低濃度拡散層１３ｄ及び１３ｓ、並びに素子分離絶縁膜３１に接すると共に低濃度拡散層１３ｄ及び１３ｓから離間して設けられた第１導電型のハンプ抑制拡散領域３２が設けられている。
【００２６】
半導体基板１０には、素子領域の周囲を囲む、ＳＴＩ構造を採用した素子分離領域が形成されている。素子分離領域は、低濃度拡散層１３ｄ及び１３ｓの形成領域を囲むトレンチと、当該トレンチに埋設されている、例えば酸化シリコン等を含む素子分離絶縁膜３１と、を含む。
【００２７】
半導体基板１０上には、例えば酸化シリコンからなるゲート酸化膜１４と、ゲート酸化膜１４の上面に形成されたゲート電極１５が設けられている。図１Ｃに示すように、ゲート酸化膜１４は、ウェル１１の上面部において方向ＤＸに延在して形成されている。この方向ＤＸにおけるゲート酸化膜１４の端部が素子分離絶縁膜３１と接している。そして、ゲート電極１５は、ゲート酸化膜１４上において方向ＤＸに延在して形成されており、方向ＤＸにおける端部が素子分離絶縁膜３１上に形成されている。ゲート電極１５の側壁は、図１Ｂ及び図１Ｃに示すように、シリコン酸化膜等の絶縁膜からなるサイドウォール１６で覆われている。
【００２８】
また、素子形成領域の半導体基板１０の表層には、図１Ｂに示すように、トランジスタのドレインを担う第２導電型の低濃度拡散層１３ｄと、トランジスタのソースを担う第２導電型の低濃度拡散層１３ｓが形成されている。低濃度拡散層１３ｄ及び１３ｓはゲート電極下の半導体基板１０で対向し且つ離間して形成され、半導体基板１０の低濃度拡散層１３ｄと、低濃度拡散層１３ｓとに挟まれた領域が、トランジスタＴＡのチャネル領域となる。
【００２９】
低濃度拡散層１３ｓ及び１３ｄは、素子形成領域の表層において夫々が図１Ａに示される方向ＤＸに延在して互いに離間して形成されており、方向ＤＸにおける夫々の端部が図１Ｂに示すように素子分離絶縁膜３１と接している。
【００３０】
低濃度拡散層１３ｄ及び１３ｓの各々には、不純物として、低濃度のｎ型導電型の例えばＰ+（リン）或いはＡｓ+（ヒ素）が含まれている。
【００３１】
ここで、前述したように、トランジスタＴＡのチャネル領域に形成されるゲート酸化膜１４のうちで、素子分離絶縁膜３１との境界部のゲート酸化膜１４の膜厚はチャネル中央部のゲート酸化膜１４の膜厚より薄くなる。よって、図１Ａに示される低濃度拡散層１３ｄと１３ｓとの間のチャネル領域内において、図１Ｃに示すようにゲート酸化膜１４の端部と素子分離絶縁膜３１とが接する部分を含む領域ＰＡに、寄生トランジスタが形成される。寄生トランジスタの閾値電圧は本来のトランジスタの閾値電圧よりも低いので、それに伴いＶｇ-Ｉｄ特性にハンプが生じる。
【００３２】
そこで、この寄生トランジスタの閾値電圧を増加して本来のトランジスタの閾値電圧以上とする為に、図１Ａ又は図１Ｃに示す領域ＰＡ内には、第１導電型のハンプ抑制拡散領域３２が形成されている。ハンプ抑制拡散領域３２には、不純物としてｐ型導電型の例えばＢ+（ボロン）等が含まれている。ハンプ抑制拡散領域３２は、低濃度拡散層１３ｄと低濃度拡散層１３ｓとの間のチャネル領域内において、図１Ｃに示すように、ゲート酸化膜１４が素子分離絶縁膜３１と接する部分を含む領域に形成されている。尚、この寄生トランジスタの閾値電圧を本来のトランジスタの閾値電圧と等しくする為に、ハンプ抑制拡散領域３２には、トランジスタＴＡのチャネル領域よりも高い濃度の不純物が含まれている。
【００３３】
ところで、トランジスタのゲートに高電圧が印加されると、ソース及びドレインを担う低濃度拡散層１３ｄ及び１３ｓからの空乏層の伸びがハンプ抑制拡散領域３２によって遮られ、トランジスタとしての耐圧低下を招く恐れがある。
【００３４】
そこで、低濃度拡散層１３ｄ及び１３ｓからの空乏層が過不足無く伸張するように、図１Ａに示すように、低濃度拡散層１３ｄ及び１３ｓの各々から、方向ＤＸに直交する方向ＤＹにおいて所定の間隔ｗｔだけ離間した位置にハンプ抑制拡散領域３２を形成する。
【００３５】
つまり、方向ＤＹにおける低濃度拡散層１３ｄと低濃度拡散層１３ｓとの間隔を、ハンプ抑制拡散領域３２の方向ＤＹでの長さに２・ｗｔを加えたもの、つまり図１Ａの間隔Ｌｇとする。
【００３６】
すなわち、低濃度拡散層１３ｄ及び１３ｓ間にハンプ抑制拡散領域３２が含まれる、第１の方向ＤＸでの区間Ｐ１では、低濃度拡散層１３ｄ及び１３ｓ間の間隔を図１Ａに示す間隔Ｌｇとすることにより、トランジスタの耐圧低下を抑制するのである。
【００３７】
ところで、ハンプ抑制拡散領域３２の方向ＤＹでの長さ、又は耐圧低下を回避する為の間隔ｗｔが大きくなる場合に、低濃度拡散層１３ｄ及び１３ｓ間の間隔を一律に間隔Ｌｇとすると、ゲート長が長くなり、トランジスタの電流駆動能力の低下を招く。
【００３８】
そこで、図１Ａに示すように、低濃度拡散層１３ｄ及び１３ｓ間にハンプ抑制拡散領域３２が含まれる区間Ｐ１での低濃度拡散層１３ｄ及び１３ｓ間の間隔Ｌｇを、低濃度拡散層１３ｄ及び１３ｓ間にハンプ抑制拡散領域３２が含まれていない区間Ｐ２での低濃度拡散層１３ｄ及び１３ｓ間の間隔ＣＬより広くしている。
【００３９】
すなわち、低濃度拡散層１３ｄ及び１３ｓ間にハンプ抑制拡散領域３２が含まれていない区間Ｐ２では、低濃度拡散層１３ｄ及び１３ｓ間の間隔を、ハンプ抑制拡散領域３２が含まれている区間Ｐ１での間隔よりも狭くするのである。
【００４０】
これにより、ハンプ抑制拡散領域３２の方向ＤＹにおける長さ、及び耐圧低下を回避する為の間隔ｗｔに拘わらず、トランジスタのチャネル長を短くすることができるので、トランジスタの電流駆動能力の低下を抑えることが可能となる。
【００４１】
素子分離領域とサイドウォール１６により画定される低濃度拡散層１３ｄと、低濃度拡散層１３ｓの表層には、図１Ｂに示すように、低濃度拡散層１３ｄと、低濃度拡散層１３ｓに内包される第２導電型（例えばｎ型導電型）の高濃度拡散層１２ｄと、第２導電型の高濃度拡散層１２ｓと、が互いに離間して形成されている。高濃度拡散層１２ｄ及び１２ｓの各々には、不純物としてｎ型導電型の例えばＰ+（リン）或いはＡｓ+（ヒ素）が含まれている。
【００４２】
ゲート電極１５、高濃度拡散層１２ｓ及び１２ｄ各々の上面は、後述するコンタクトとの接合抵抗を低減する為に、シリサイド（silicide）化されている。すなわち、ゲート電極１５、高濃度拡散層１２ｓ及び１２ｄ各々の上面には、サリサイド(Self Aligned Silicide）層ＳＣＬが形成されている。
【００４３】
図１Ｂ及び図１Ｃに示すように、上記した高濃度拡散層１２ｄ、１２ｓ、ゲート電極１５の上面に夫々形成されているサリサイド層ＳＣＬと、サイドウォール１６及び素子分離絶縁膜３１の上面は、例えば酸化シリコン等を含む絶縁層５１によって覆われている。
【００４４】
高濃度拡散層１２ｄ及び１２ｓの各々は、図１Ｂに示すように、絶縁層５１を貫通するコンタクト６５を介して、絶縁層５１の上面に形成されているメタル配線層７０と結合されている。ゲート電極１５は、図１Ｃに示すように、絶縁層５１を貫通するコンタクト６５を介して、絶縁層５１の上面に形成されているメタル配線層７０と結合されている。
【００４５】
尚、コンタクト６５は、金属プラグ６０と、その表面を被覆するバリアメタル６１と、を含む。コンタクト６５は、絶縁層５１の上面に形成されているメタル配線層７０と結合されている。尚、メタル配線層７０は、上層バリアメタル７１と、例えばＡｌ（アルミ）−Ｃｕ（銅）等の合金からなる導電部材７２と、例えばＴi（チタン）又はＴiＮ（窒化チタン）等からなる下層バリアメタル７３と、による積層構造を有する。
【００４６】
このように、半導体装置１００では、図１Ａに示すように、低濃度拡散層１３ｄ及び１３ｓ間にハンプ抑制拡散領域３２が含まれていない区間Ｐ２に亘りチャネル領域の方向に突出した突出部Ｐｔを有する凸形状の低濃度拡散層１３ｄ、１３ｓを採用している。これにより、耐圧低下及び駆動能力の低下を招くことなく、Ｖｇ-Ｉｄ特性におけるハンプを抑制することが可能となる。
【００４７】
尚、上記した実施例では、低濃度拡散層１３ｄ、１３ｓとして図１Ａに示すような凸形状を有するものを採用しているが、高濃度拡散層１２ｄ、１２ｓについても同様な凸形状を有するものを採用しても良い。
【００４８】
図２は、かかる点に鑑みて為された他の実施例による半導体装置１００の一部を、素子形成面の上方から透視した上面図である。尚、図２に示す構成では、高濃度拡散層１２ｄ、１２ｓ、ゲート電極１５及びサイドウォール１６の形状を除く他の構成は、図１Ａ〜図１Ｃに示すものと同様である。
【００４９】
よって、以下に高濃度拡散層１２ｄ、１２ｓ、ゲート電極１５及びサイドウォール１６の形状について説明する。
【００５０】
図２に示す一例では、ゲート電極１５における方向ＤＸでの端部Ｅｄは、ハンプ抑制拡散領域３２を覆う領域を含み、当該端部Ｅｄにおける方向ＤＸに直交する方向ＤＹでの電極幅Ｗ１が、端部Ｅｄ以外のゲート電極１５の領域での方向ＤＹにおける電極幅Ｗ２よりも広い。つまり、ゲート電極１５は、方向ＤＸにおける両端部に比べて中央部が方向ＤＹにおいて窪んだ形態を有する。
【００５１】
サイドウォール１６は、図２に示すように、ゲート電極１５の側壁に沿って、その側壁を略均一な膜厚で覆うように形成されている。よって、サイドウォール１６の外郭も図２に示すようにゲート電極１５の外郭と相似形状となる。
【００５２】
ここで、図２に示すように、高濃度拡散層１２ｄ及び１２ｓ間にハンプ抑制拡散領域３２が含まれる、方向ＤＸにおける区間Ｐ１での高濃度拡散層１２ｄ及び１２ｓ間の間隔は、区間Ｐ１以外の区間Ｐ３での高濃度拡散層１２ｄ及び１２ｓ間の間隔よりも広い。つまり、高濃度拡散層１２ｄ及び１２ｓの各々は、チャネル領域内の方向ＤＸにおいてハンプ抑制拡散領域３２が含まれていない区間Ｐ３において、図２に示すようにチャネル領域の方向に突出した突出部Ｐｒを有する。
【００５３】
このように、ゲート電極１５の方向ＤＹにおける電極幅が中央部で窪んだ分だけ、この窪んだ区間に対応した高濃度拡散層１２ｄ及び１２ｓの区間Ｐ３が、図２に示すようにチャネル方向に突出しているのである。
【００５４】
これにより、図１Ａに示す構成を採用した場合に比べて、高濃度拡散層１２ｄ及び１２ｓがトランジスタのチャネル領域に近づくので、電流駆動能力を高めることが可能となる。
【００５５】
図３は、図２に示す構成の変形例を表す半導体装置１００の一部を素子形成面の上方から透視した上面図である。
【００５６】
尚、図３に示す一例では、高濃度拡散層１２ｄ及び１２ｓ各々の突出部Ｐｒを含む領域で、コンタクト６５を当該高濃度拡散層１２ｄ（１２ｓ）と結合したものであり、他の構成は図２に示すものと同一である。
【００５７】
図３に示す構成によれば、図２に示す構成に比べて、ドレイン電極（又はソース電極）に対応したコンタクト６５からゲート電極１５までの間に介在する高濃度拡散層１２ｄ（１２ｓ）の距離が短くなるので、トランジスタの電流駆動能力を高めることができる。
【００５８】
要するに、半導体装置１００としては、以下の一方及び他方の第１の拡散層、ゲート酸化膜、ゲート電極、及びハンプ抑制拡散領域である第２の拡散層が形成されている半導体の素子領域と、素子分離領域と、が形成されている半導体基板を含むものであれば良い。
【００５９】
すなわち、素子分離領域は、素子領域の周囲を囲み、素子領域に接する絶縁膜（３１）を含む。また、一方及び他方の第１の拡散層（１３ｓ、１３ｄ）は、素子領域の上面部において夫々が第１の方向（ＤＸ）に延在して互いに離間して形成されており、第１の方向における端部が絶縁膜（３１）と接している。ゲート酸化膜（１４）は、素子領域上において第１の方向に延在して形成されており、第１の方向における端部が絶縁膜（３１）と接している。ゲート電極（１５）は、ゲート酸化膜上において第１の方向に延在しており、第１の方向における端部が絶縁膜（３１）上に形成されている。第２の拡散層（３２）は、一方及び他方の第１の拡散層間のチャネル領域内におけるゲート酸化膜（１４）が絶縁膜（３１）と接する部分を含む領域に形成されている。ここで、一方及び他方の第１の拡散層間に第２の拡散層が含まれる第１の方向における区間（Ｐ１）での一方及び他方の第１の拡散層間の間隔（Ｌｇ）が、第２の拡散層を含まない第１の方向における区間（Ｐ２）での一方及び他方の第１の拡散層間の間隔（ＣＬ）よりも広い。
【００６０】
また、半導体装置１００としては、以下の半導体基板、電極、一対の第１拡散層、及び第２拡散層を含むものであっても良い。すなわち、半導体基板（１０）は、その主面に、素子領域とこの素子領域の周囲を接して囲む素子分離領域（３１）とを備える。電極（１５）は、一端が素子分離領域上に配置されると共に、上記した主面の素子領域上に絶縁層（１４）を介して配置されている。一対の第１拡散層（１３）は、半導体基板の上方から基板表面を眺めた平面視において電極（１５）に対応する領域に内包される素子領域に、互いに対向して配置されている。第２拡散層（３２）は、上記した平面視において電極（１５）に対応する領域に内包される素子領域に、素子領域と素子分離領域との境界が形成する「辺」に接して形成されていると共に第１拡散層（１３）から離間して配置されている。ここで、一対の第１拡散層に挟まれるチャネル領域は、上記した「辺」と垂直な方向に延在すると共に第２の拡散層を内包し、この第２の拡散層を内包すると共に上記「辺」と平行な方向の幅が第１の長さ（Ｌｇ）である第１の領域（Ｐ１）と、上記「辺」と平行な方向の幅が第１の長さより短い第２の長さ（ＣＬ）である第２の領域（Ｐ２）と、を備える。
【００６１】
次に、半導体装置１００の製造方法について、図４及び図５に示す製造フローに沿って説明する。
【００６２】
半導体装置１００を製造するにあたり、図６Ａ〜図６Ｃに示すような半導体のウェハを用意する。尚、図６Ａは、かかる半導体ウェハの一部をウェハ表面の上方から眺めた上面図である。図６Ｂは、図６ＡにおけるＸ−Ｘ線に沿った断面図である。また、図６Ｃは、図６ＡにおけるＹ−Ｙ線に沿った断面図である。
【００６３】
図６Ａ〜図６Ｃに示すように、当該ウェハは、Ｓｉ（シリコン）からなる半導体基板１０、ウェル１１、熱酸化膜３０１、及び素子分離絶縁膜３１を含む。すなわち、半導体基板１０には、Ｂ+（ボロン）等のｐ型導電型の不純物を熱拡散したウェル１１が形成されている。半導体基板１０の主面であるトランジスタが形成される素子領域Ｅ１の表面には熱酸化膜３０１が形成されている。尚、熱酸化膜３０１は、半導体基板１０を熱酸化して得られた酸化膜である。
【００６４】
また、ウェル１１における素子領域Ｅ１の周囲は素子分離領域となっている。当該素子分離領域は、素子領域Ｅ１を環状に囲むトレンチと、このトレンチに埋設されている例えば酸化シリコンからなる素子分離絶縁膜３１と、を含む。
【００６５】
先ず、図６Ａ〜図６Ｃに示すウェハに対して低濃度拡散層露光工程Ｓ１を実行する。
【００６６】
低濃度拡散層露光工程Ｓ１では、低濃度拡散層の形成予定領域を露出する開口部４０１を有するレジスト４０２を、図７Ａ〜図７Ｃに示すように形成する。尚、図７Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図７Ｂは、図７ＡにおけるＸ−Ｘ線に沿った断面図である。図７Ｃは、図７ＡにおけるＹ−Ｙ線に沿った断面図である。
【００６７】
次に、図７Ａ〜図７Ｃに示すウェハに対して低濃度不純物注入工程Ｓ２を実行する。
【００６８】
低濃度不純物注入工程Ｓ２では、イオン注入装置により、ウェハ表面の全域にｎ型導電型の不純物としての例えばＰ+（リン）或いはＡｓ+（ヒ素）を注入する。これにより、図８Ａ〜図８Ｃに示すように、開口部４０１に対応する素子領域Ｅ１の表層に、トランジスタのソースを担うｎ型導電型の低濃度拡散層１３ｓと、トランジスタのドレインを担うｎ型導電型の低濃度拡散層１３ｄと、を形成する。尚、図８Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図８Ｂは、図８ＡにおけるＸ−Ｘ線に沿った断面図である。図８Ｃは、図８ＡにおけるＹ−Ｙ線に沿った断面図である。
【００６９】
すなわち、低濃度不純物注入工程Ｓ２により、図１Ａ、図２又は図３に示すような形態を有する低濃度拡散層１３ｓ及び１３ｄが形成される。
【００７０】
低濃度不純物注入工程Ｓ２では、低濃度拡散層１３ｓ及び１３ｄの形成後、図８Ａ〜図８Ｃに示すように、レジスト４０２を除去する。
【００７１】
次に、図８Ａ〜図８Ｃに示すウェハに対してハンプ抑制拡散領域露光工程Ｓ３を実行する。
【００７２】
ハンプ抑制拡散領域露光工程Ｓ３では、ハンプ抑制拡散領域の形成予定領域を露出する開口部４０３を有するレジスト４０４を、図９Ａ〜図９Ｃに示すように形成する。尚、図９Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図９Ｂは、図９ＡにおけるＸ−Ｘ線に沿った断面図である。図９Ｃは、図９ＡにおけるＹ−Ｙ線に沿った断面図である。
【００７３】
次に、図９Ａ〜図９Ｃに示すウェハに対してハンプ抑制拡散領域不純物注入工程Ｓ４を実行する。
【００７４】
ハンプ抑制拡散領域不純物注入工程Ｓ４では、イオン注入装置により、ウェハ表面の全域にｐ型導電型の不純物としての例えばＢ+（ボロン）等のｐ型導電型の不純物を注入する。これにより、図１０Ａ〜図１０Ｃに示すように、ウェル１１内における低濃度拡散層１３ｄと１３ｓとの間の領域内において、素子分離絶縁膜３１と熱酸化膜３０１とが交叉する開口部４０３に対応する素子領域Ｅ１の表層にｐ型導電型のハンプ抑制拡散領域３２を形成する。尚、図１０Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１０Ｂは、図１０ＡにおけるＸ−Ｘ線に沿った断面図である。図１０Ｃは、図１０ＡにおけるＹ−Ｙ線に沿った断面図である。
【００７５】
ハンプ抑制拡散領域不純物注入工程Ｓ４では、ハンプ抑制拡散領域３２の形成後、図１０Ａ〜図１０Ｃに示すように、レジスト４０４を除去する。
【００７６】
次に、図１０Ａ〜図１０Ｃに示すウェハに対してポリシリコン形成工程Ｓ５を実行する。
【００７７】
ポリシリコン形成工程Ｓ５では、熱酸化膜３０１を除去した後に、図１１Ｂ及び図１１Ｃに示すように、素子形成領域の表面にゲート酸化膜１４０を形成する。次に、ＣＶＤにより、図１１Ａ〜図１１Ｃに示すように、ウェハの上面全体にポリシリコン膜４０５を形成する。尚、図１１Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１１Ｂは、図１１ＡにおけるＸ−Ｘ線に沿った断面図である。図１１Ｃは、図１１ＡにおけるＹ−Ｙ線に沿った断面図である。
【００７８】
次に、図１１Ａ〜図１１Ｃに示すウェハに対してゲート形成工程Ｓ６を実行する。
【００７９】
ゲート形成工程Ｓ６では、図１２Ａ〜図１２Ｃに示すように、ゲート電極の形成予定領域にレジスト４０６を形成する。尚、図１２Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１２Ｂは、図１２ＡにおけるＸ−Ｘ線に沿った断面図である。図１２Ｃは、図１２ＡにおけるＹ−Ｙ線に沿った断面図である。
【００８０】
ここで、図１２Ａに示されるレジスト４０６は、図１Ａに示すゲート電極１５を形成する為のマスクである。尚、図２又は図３に示すような中央部が方向ＤＹにおいて窪んだ形態を有するゲート電極１５を形成する場合には、図１２Ｄ（上面図）に示す形態のレジスト４０７を形成する。
【００８１】
かかるレジスト４０６又は４０７の形成後、ゲート形成工程Ｓ６では、ドライエッチングにより、図１Ａ、図２又は図３に示される形態を有するゲート電極１５を図１２Ａ〜図１２Ｃに示すように形成する。
【００８２】
次に、図１２Ａ〜図１２Ｃに示すウェハに対してレジスト除去工程Ｓ７を実行する。
【００８３】
レジスト除去工程Ｓ７では、図１３Ａ〜図１３Ｃに示すように、ゲート電極１５上に形成されているレジスト４０６又は４０７を除去する。尚、図１３Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１３Ｂは、図１３ＡにおけるＸ−Ｘ線に沿った断面図である。図１３Ｃは、図１３ＡにおけるＹ−Ｙ線に沿った断面図である。
【００８４】
次に、図１３Ａ〜図１３Ｃに示されるウェハに対してサイドウォール絶縁層形成工程Ｓ８を実行する。
【００８５】
サイドウォール絶縁層形成工程Ｓ８では、例えばＣＶＤに基づくプラズマ処理により、図１４Ａ〜図１４Ｃに示すように、ウェハ表面の全域に酸化シリコンを含む絶縁層４０８を形成する。尚、図１４Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１４Ｂは、図１４ＡにおけるＸ−Ｘ線に沿った断面図である。図１４Ｃは、図１４ＡにおけるＹ−Ｙ線に沿った断面図である。
【００８６】
次に、図１４Ａ〜図１４Ｃに示すウェハに対してサイドウォール形成工程Ｓ９を実行する。
【００８７】
サイドウォール形成工程Ｓ９では、図１４Ａ〜図１４Ｃに示すウェハに対して異方性ドライエッチによる全面エッチバックを行う。これにより、図１５Ａ〜図１５Ｃに示すように、ゲート電極１５の側壁に、絶縁層４０８に基づくサイドウォール１６が形成される。尚、図１５Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１５Ｂは、図１５ＡにおけるＸ−Ｘ線に沿った断面図である。図１５Ｃは、図１５ＡにおけるＹ−Ｙ線に沿った断面図である。
【００８８】
更に、上記した異方性ドライエッチによる全面エッチバックによれば、ゲート酸化膜１４０のうちで、ゲート電極１５及びサイドウォール１６によってマスクされている領域を除いて当該ゲート酸化膜１４０が除去される。
【００８９】
次に、図１５Ａ〜図１５Ｃに示すウェハに対して高濃度拡散層形成工程Ｓ１０を実行する。
【００９０】
高濃度拡散層形成工程Ｓ１０では、ゲート電極１５及びサイドウォール１６をマスクとして、イオン注入装置により、低濃度拡散層１２ｄ及び１２ｓの表層にｎ型導電型の不純物として例えばＰ+（リン）或いはＡｓ+（ヒ素）を注入する。これにより、図１６Ａ〜図１６Ｃに示すように、低濃度拡散層１２ｄ及び１２ｓの表層の領域のうちで、ゲート電極１５及びサイドウォール１６でマスクされていない領域の不純物濃度が高くなり、その領域が高濃度拡散層１３ｓ及び１３ｄとして形成される。尚、図１６Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１６Ｂは、図１６ＡにおけるＸ−Ｘ線に沿った断面図である。図１６Ｃは、図１６ＡにおけるＹ−Ｙ線に沿った断面図である。
【００９１】
ここで、図１６Ａに示される高濃度拡散層１３ｓ及び１３ｄは、図１Ａに示される矩形のゲート電極１５及びサイドウォール１６をマスクとして形成されるものである。一方、図２又は図３に示す形態のゲート電極１５及びサイドウォール１６をマスクとした場合には、図１６Ｄ（上面図）に示すように、ゲート電極１５の電極幅が狭くなる窪み区間でチャネル方向に突出する突出部を有する高濃度拡散層１３ｓ及び１３ｄが形成される。
【００９２】
次に、図１６Ａ〜図１６Ｄに示すウェハに対してサリサイド層形成工程Ｓ１１を実行する。
【００９３】
サリサイド層形成工程Ｓ１１では、先ず、サリサイド層の形成予定領域、つまりゲート電極１５、高濃度拡散層１２ｄ及び１２ｓ各々の上面に開口部を有する絶縁層を図１６Ａ〜図１６Ｄに示すウェハの表面に形成する。次に、スパッタリング装置により、ウェハの表面全体にＣｏ（コバルト）等の金属をスパッタする。そして、アニール処理を施してから、ウェハの表面に残留する未反応のコバルトを除去することで、図１７Ａ〜図１７Ｃに示すように、ゲート電極１５、高濃度拡散層１２ｄ及び１２ｓ各々の上面をシリサイド化したサリサイド層ＳＣＬを形成する。尚、図１７Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１７Ｂは、図１７ＡにおけるＸ−Ｘ線に沿った断面図である。図１７Ｃは、図１７ＡにおけるＹ−Ｙ線に沿った断面図である。
【００９４】
次に、図１７Ａ〜図１７Ｃに示すウェハに対して絶縁層形成工程Ｓ１２を実行する。
【００９５】
絶縁層形成工程Ｓ１２では、先ず、ＣＶＤ法に基づき、ＮＳＧ（None-doped Silicate Glass）膜等のノンドープのプラズマ酸化膜からなる絶縁層５１を、図１８Ａ〜図１８Ｃに示すようにウェハの表面全体に形成する。尚、図１８Ａは、ウェハの一部をウェハ表面の上方から眺めた上面図である。図１８Ｂは、図１８ＡにおけるＸ−Ｘ線に沿った断面図である。図１８Ｃは、図１８ＡにおけるＹ−Ｙ線に沿った断面図である。
【００９６】
そして、絶縁層形成工程Ｓ１２では、絶縁層５１の上面をＣＭＰ（chemical mechanical polishing）による研磨で平坦化する。
【００９７】
次に、図１７Ａ〜図１７Ｃに示すウェハに対してコンタクト形成工程Ｓ１３を実行する。
【００９８】
コンタクト形成工程Ｓ１３では、先ず、絶縁層５１の上面においてコンタクト６５の領域以外の領域を覆うレジストをマスクとして絶縁層５１にドライエッチングを施す。これにより、ゲート電極１５、高濃度拡散層１２ｄ及び１２ｓを露出させるコンタクトホールを形成する。次に、コンタクト形成工程Ｓ１３では、ウェハの表面の全域に例えばＴｉＮ（チタン）等のバリアメタルを形成する。これにより、各コンタクトホールに、図１８Ａ〜図１８Ｃに示すようにバリアメタル６１が形成される。次に、このウェハの表面の全域に例えば高融点金属であるタングステンを形成する。これにより、コンタクトホールにタングステンが埋設され、図１８Ａ〜図１８Ｃに示すように、コンタクトホール内に、バリアメタル６１で被覆された金属プラグ６０が形成される。その後、ＣＭＰによる研磨、或いはウエットエッチングにより、絶縁層５１の上面に形成されているタングステン及びチタンを除去する。
【００９９】
次に、メタル配線層形成工程Ｓ１４を実行する。
メタル配線層形成工程Ｓ１４では、先ず、スパッタリングにより、絶縁層５１の上面に、下層バリアメタル７３、導電部材７２及び上層バリアメタル層７１を積層する。下層バリアメタル７３は、例えばＴi（チタン）又はＴiＮ（窒化チタン）等からなり、導電部材７２は、例えばＡｌ−Ｃｕ（アルミ、銅）等の合金からなる。次に、メタル配線層形成工程Ｓ１４では、バリアメタル層７１の上面においてメタル配線に相当する領域をレジストでマスクして、上層バリアメタル層７１、導電部材７２及び下層バリアメタル７３をエッチングする。これにより、図１８Ａ〜図１８Ｃに示すように、絶縁層５１の上面に、上層バリアメタル層７１、導電部材７２及び下層バリアメタル７３の積層構造を有するメタル配線層７０が形成される。
【０１００】
要するに、半導体の素子領域（１１）と、素子領域の周囲を囲み素子領域に接する絶縁膜（３１）を含む素子分離領域（Ｅ１）と、を含む半導体装置１００を製造する方法としては、以下の第１〜第３の工程を含むものであれば良い。
【０１０１】
第１の工程（Ｓ１、Ｓ２）では、素子領域の上面部に不純物を注入することにより、夫々が第１の方向（ＤＸ）に延在して互いに離間しており、この第１の方向における端部が絶縁膜（３１）と接している一方及び他方の第１の拡散層（１３ｄ、１３ｓ）を形成する。第２の工程（Ｓ３、Ｓ４）では、一方及び他方の第１の拡散層に挟まれるチャネル領域の上面部において絶縁膜と接する部分を含む領域に不純物を注入してハンプ抑制拡散領域である第２の拡散層（３２）を形成する。第３の工程（Ｓ５、Ｓ６）では、素子領域上において第１の方向に延在しておりこの第１の方向における端部が絶縁膜と接しているゲート酸化膜（１４、１４０）を形成する。更に、第３の工程では、ゲート酸化膜上において第１の方向に延在しており、第１の方向における端部が絶縁膜上にあるゲート電極（１５）を形成する。尚、第１の工程では、一方及び他方の第１の拡散層間に第２の拡散層が含まれる第１の方向における区間（Ｐ１）での一方及び他方の第１の拡散層間の間隔（Ｌｇ）が、第２の拡散層を含まない第１の方向における区間（Ｐ２又はＰ３）での一方及び他方の第１の拡散層間の間隔（ＣＬ）よりも広くなるような形態を有する一方及び他方の拡散層を素子領域の上面部に形成する。
【符号の説明】
【０１０２】
１１                  ウェル
１２ｄ、１２ｓ        高濃度拡散層
１３ｄ、１３ｓ        低濃度拡散層
１５                  ゲート電極
１６                  サイドウォール
３１                  素子分離絶縁膜
３２                  ハンプ抑制拡散領域
１００                半導体装置
【図１Ａ】
2019169682.tif 000003
【図１Ｂ】
2019169682.tif 000004
【図１Ｃ】
2019169682.tif 000005
【図２】
2019169682.tif 000006
【図３】
2019169682.tif 000007
【図４】
2019169682.tif 000008
【図５】
2019169682.tif 000009
【図６Ａ】
2019169682.tif 000010
【図６Ｂ】
2019169682.tif 000011
【図６Ｃ】
2019169682.tif 000012
【図７Ａ】
2019169682.tif 000013
【図７Ｂ】
2019169682.tif 000014
【図７Ｃ】
2019169682.tif 000015
【図８Ａ】
2019169682.tif 000016
【図８Ｂ】
2019169682.tif 000017
【図８Ｃ】
2019169682.tif 000018
【図９Ａ】
2019169682.tif 000019
【図９Ｂ】
2019169682.tif 000020
【図９Ｃ】
2019169682.tif 000021
【図１０Ａ】
2019169682.tif 000022
【図１０Ｂ】
2019169682.tif 000023
【図１０Ｃ】
2019169682.tif 000024
【図１１Ａ】
2019169682.tif 000025
【図１１Ｂ】
2019169682.tif 000026
【図１１Ｃ】
2019169682.tif 000027
【図１２Ａ】
2019169682.tif 000028
【図１２Ｂ】
2019169682.tif 000029
【図１２Ｃ】
2019169682.tif 000030
【図１２Ｄ】
2019169682.tif 000031
【図１３Ａ】
2019169682.tif 000032
【図１３Ｂ】
2019169682.tif 000033
【図１３Ｃ】
2019169682.tif 000034
【図１４Ａ】
2019169682.tif 000035
【図１４Ｂ】
2019169682.tif 000036
【図１４Ｃ】
2019169682.tif 000037
【図１５Ａ】
2019169682.tif 000038
【図１５Ｂ】
2019169682.tif 000039
【図１５Ｃ】
2019169682.tif 000040
【図１６Ａ】
2019169682.tif 000041
【図１６Ｂ】
2019169682.tif 000042
【図１６Ｃ】
2019169682.tif 000043
【図１６Ｄ】
2019169682.tif 000044
【図１７Ａ】
2019169682.tif 000045
【図１７Ｂ】
2019169682.tif 000046
【図１７Ｃ】
2019169682.tif 000047
【図１８Ａ】
2019169682.tif 000048
【図１８Ｂ】
2019169682.tif 000049
【図１８Ｃ】
2019169682.tif 000050