(57)【要約】【課題】メモリ容量の大きな半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、絶縁層と導電層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延び、導電層に対向し第１の膜厚と第１の第１導電型不純物濃度とを有する第１の領域と、絶縁層に対向し第１の膜厚よりも厚い第２の膜厚と第１の第１導電型不純物濃度より高い第２の第１導電型不純物濃度とを有する第２の領域と、を有する半導体層と、半導体層と導電層との間に設けられた電荷蓄積領域と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁層と導電層とが第１の方向に交互に積層された積層体と、
前記積層体の中に設けられ、前記第１の方向に延び、前記導電層に対向し第１の膜厚と第１の第１導電型不純物濃度とを有する第１の領域と、前記絶縁層に対向し前記第１の膜厚よりも厚い第２の膜厚と前記第１の第１導電型不純物濃度より高い第２の第１導電型不純物濃度とを有する第２の領域と、を有する半導体層と、
前記半導体層と前記導電層との間に設けられた電荷蓄積領域と、
を備える半導体記憶装置。
【請求項２】
前記第１の領域は第１導電型であり、前記第２の領域は第１導電型である請求項１記載の半導体記憶装置。
【請求項３】
前記第１の膜厚は１ｎｍ以上５ｎｍ以下である請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記第２の膜厚は前記第１の膜厚より３ｎｍ以上厚い請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
【請求項５】
前記第１の第１導電型不純物濃度は１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
【請求項６】
前記第２の第１導電型不純物濃度は１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
【請求項７】
前記半導体層は多結晶シリコンである請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
【請求項８】
前記第１導電型はｎ型である請求項１ないし請求項７いずれか一項記載の半導体記憶装置。
【請求項９】
前記第２の領域に含まれるｎ型不純物はリン（Ｐ）又はヒ素（Ａｓ）である請求項８記載の半導体記憶装置。
【請求項１０】
前記積層体の中を前記第１の方向に延び、前記半導体層に囲まれる絶縁部材を備える請求項１ないし請求項９いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリ容量を増加させるため、メモリセルを３次元的に配置した積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置では、半導体基板上にゲート電極層と絶縁層とが交互に積層された積層体が設けられ、積層体を貫く半導体層が設けられる。ゲート電極層と半導体層との交差部分ごとにメモリセルが形成される。
【０００３】
積層型の半導体記憶装置において、更にメモリ容量を増加させるために、例えば、積層体の積層数を増加させることが考えられる。しかし、この場合、積層体を貫く半導体層の長さが長くなることにより、半導体層の抵抗が高くなる。このため、メモリ動作に問題が生ずるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１７／０２２１９２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、メモリ容量の大きな半導体記憶装置を提供することにある。
課題を解決するための手段
【０００６】
実施形態の半導体記憶装置は、絶縁層と導電層とが第１の方向に交互に積層された積層体と、前記積層体の中に設けられ、前記第１の方向に延び、前記導電層に対向し第１の膜厚と第１の第１導電型不純物濃度とを有する第１の領域と、前記絶縁層に対向し前記第１の膜厚よりも厚い第２の膜厚と前記第１の第１導電型不純物濃度より高い第２の第１導電型不純物濃度とを有する第２の領域と、を有する半導体層と、前記半導体層と前記導電層との間に設けられた電荷蓄積領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。
【図２】第１の実施形態の半導体記憶装置のメモリストリングの一部の模式断面図。
【図３】第１の実施形態の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【図４】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図５】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図６】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図７】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図８】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図９】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１０】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１１】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１２】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１３】比較例の半導体記憶装置のメモリストリングの一部の模式断面図。
【図１４】第１の実施形態の半導体記憶装置の作用及び効果の説明図。
【図１５】第１の実施形態の半導体記憶装置の作用及び効果の説明図。
【図１６】第２の実施形態の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【図１７】第３の実施形態の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、部材の導電型の判定及び部材間の不純物濃度の大小関係の判定は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）により行うことが可能である。  
【００１１】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、絶縁層と導電層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延び、導電層に対向し第１の膜厚と第１の第１導電型不純物濃度とを有する第１の領域と、絶縁層に対向し第１の膜厚よりも厚い第２の膜厚と第１の第１導電型不純物濃度より高い第２の第１導電型不純物濃度とを有する第２の領域と、を有する半導体層と、半導体層と導電層との間に設けられた電荷蓄積領域と、を備える。
【００１２】
第１の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【００１３】
図１は、第１の実施形態の半導体記憶装置のメモリセルアレイ１００の回路図である。図２は、第１の実施形態の半導体記憶装置のメモリストリングＭＳの一部の模式断面図である。図２は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルトランジスタＭＴの断面を示す。
【００１４】
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。
【００１５】
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。
【００１６】
第１の実施形態では、メモリセルトランジスタＭＴが電子をキャリアとするｎチャネル型トランジスタである場合を例に説明する。第１の実施形態では、第１導電型がｎ型である場合を例に説明する。
【００１７】
メモリセルアレイ１００は、図２に示すように、複数のワード線ＷＬ（導電層）、半導体層１０、複数の層間絶縁層１２（絶縁層）、電荷蓄積領域１４、コア絶縁層１６（絶縁部材）を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。半導体層１０は、チャネル層１０ａと埋め込み層１０ｂを有する。
【００１８】
ワード線ＷＬ及び層間絶縁層１２は、図示しない半導体基板上に設けられる。
【００１９】
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。
【００２０】
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属又は半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層である。
【００２１】
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、例えば、酸化シリコンである。
【００２２】
ワード線ＷＬは導電層の一例である。層間絶縁層１２は絶縁層の一例である。
【００２３】
コア絶縁層１６は、積層体５０の中に設けられる。コア絶縁層１６は、ｚ方向に延びる。コア絶縁層１６は、積層体５０を貫通して設けられる。コア絶縁層１６は、半導体層１０に囲まれる。コア絶縁層１６は、例えば、酸化シリコンである。コア絶縁層１６は、絶縁部材の一例である。
【００２４】
半導体層１０は、積層体５０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体５０を貫通して設けられる。半導体層１０は、コア絶縁層１６の周囲に設けられる。半導体層１０は、例えば、円筒形状である。
【００２５】
半導体層１０は、チャネル層１０ａと埋め込み層１０ｂを有する。チャネル層１０ａは、コア絶縁層１６とワード線ＷＬとの間、及び、コア絶縁層１６と層間絶縁層１２の間に設けられる。埋め込み層１０ｂは、コア絶縁層１６と層間絶縁層１２の間に設けられる。
【００２６】
半導体層１０は、例えば、ｎ型半導体である。半導体層１０は、例えば、多結晶シリコンである。
【００２７】
半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
【００２８】
電荷蓄積領域１４は、半導体層１０とワード線ＷＬとの間に設けられる。電荷蓄積領域１４は、半導体層１０の周囲に設けられる。
【００２９】
電荷蓄積領域１４は、電荷蓄積領域１４に印加される電界により、電荷蓄積領域１４の内部に電荷を蓄積する機能を有する。電荷蓄積領域１４の内部に蓄積された電荷を、電荷蓄積領域１４に電界を印加し、消去することも可能である。電荷蓄積領域１４は、メモリセルトランジスタＭＴのゲート絶縁膜としても機能する。
【００３０】
メモリセルトランジスタＭＴは、ワード線ＷＬ、電荷蓄積領域１４、及び、半導体層１０で構成される。メモリセルトランジスタＭＴは、電荷蓄積領域１４の中の電荷量に基づくデータを保持する機能を備える。
【００３１】
図３は、第１の実施形態の半導体記憶装置のメモリストリングＭＳの一部の拡大模式断面図である。図３は、図２において、点線で囲まれる領域を示す。なお、図３では、コア絶縁層１６の図示は省略している。図３は、１個のメモリセルトランジスタＭＴの断面を示す。
【００３２】
半導体層１０は、チャネル領域１０ｘと埋め込み領域１０ｙとを有する。チャネル領域１０ｘは第１の領域の一例である。埋め込み領域１０ｙは、第２の領域の一例である。
【００３３】
チャネル領域１０ｘは、ワード線ＷＬに対向する。チャネル領域１０ｘは、ｎ型半導体である。チャネル領域１０ｘは、第１の膜厚（図３中のｔ１）と第１のｎ型不純物濃度を有する。第１の膜厚ｔ１は、チャネル層１０ａの膜厚に等しい。第１の膜厚ｔ１は、ｚ方向に垂直なｙ方向の膜厚である。
【００３４】
第１の膜厚ｔ１は、例えば、１ｎｍ以上５ｎｍ以下である。第１のｎ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。
【００３５】
チャネル領域１０ｘは、例えば、ｎ型不純物を含む多結晶シリコンである。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
【００３６】
埋め込み領域１０ｙは、層間絶縁層１２に対向する。埋め込み領域１０ｙは、ｎ型半導体である。埋め込み領域１０ｙは、第２の膜厚（図３中のｔ２）と第２のｎ型不純物濃度を有する。第２の膜厚ｔ２は、第１の膜厚ｔ１よりも厚い。また、第２のｎ型不純物濃度は、第１のｎ型不純物濃度よりも高い。
【００３７】
第２の膜厚ｔ２は、チャネル層１０ａの膜厚に埋め込み層１０ｂの膜厚を加えた膜厚である。第２の膜厚ｔ２は、ｚ方向に垂直なｙ方向の膜厚である。
【００３８】
第２の膜厚ｔ２は、例えば、４ｎｍ以上１０ｎｍ以下である。第２の膜厚ｔ２は、第１の膜厚ｔ１よりも３ｎｍ以上厚い。第２のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００３９】
例えば、埋め込み領域１０ｙに接するチャネル層１０ａのｎ型不純物濃度は、チャネル領域１０ｘの第１のｎ型不純物濃度よりも高い。
【００４０】
埋め込み領域１０ｙは、例えば、ｎ型不純物を含む多結晶シリコンである。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
【００４１】
なお、チャネル層１０ａと埋め込み層１０ｂを異なる半導体材料とすることも可能である。
【００４２】
第１の実施形態の半導体記憶装置のメモリセルトランジスタＭＴは、ソース・ドレインのジャンクションを備えない。メモリセルトランジスタＭＴは、いわゆるジャンクションレストランジスタである。メモリセルトランジスタＭＴは、電子をキャリアとするｎチャネル型トランジスタである。メモリセルトランジスタＭＴは、例えば、ノーマリーオン型のトランジスタであり、トランジスタのオフ動作時にはワード線ＷＬに負バイアスを印加することでチャネル領域１０ｘを空乏化し、チャネルをカットオフする。
【００４３】
電荷蓄積領域１４は、トンネル絶縁膜１４ａ、窒化シリコン膜１４ｂ、ブロック絶縁膜１４ｃを有する。トンネル絶縁膜１４ａは、通常は絶縁性を備えるが、所定の電界が印加されるとトンネル電流を流す膜である。トンネル絶縁膜１４ａは、例えば、酸化シリコン、酸窒化シリコン、窒化シリコン又はその積層である。窒化シリコン膜１４ｂは電荷を蓄積する機能を有する。ブロック絶縁膜１４ｃは、窒化シリコン膜１４ｂとワード線ＷＬとの間の電荷の移動を抑制する機能を有する。ブロック絶縁膜１４ｃは、例えば、酸化シリコン又は酸化アルミニウムである。
【００４４】
第１の実施形態の半導体記憶装置のメモリセルトランジスタＭＴは、いわゆる、ＭＯＮＯＳ（Ｍｅａｔｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備える。
【００４５】
次に、第１の実施形態の半導体記憶装置の製造方法について説明する。特に、メモリセルトランジスタＭＴを含むメモリストリングＭＳの製造方法について説明する。
【００４６】
図４、図５、図６、図７、図８、図９、図１０、図１１、図１２は、第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。
【００４７】
最初に、図示しない半導体基板の上に、層間絶縁層１２と犠牲層３１とを交互に堆積する（図４）。層間絶縁層１２と犠牲層３１とは、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。層間絶縁層１２は、例えば、酸化シリコンである。犠牲層３１は、例えば、窒化シリコンである。
【００４８】
次に、層間絶縁層１２と犠牲層３１を貫通する開口部４０を形成する（図５）。開口部４０は、例えば、リソグラフィ法及びＲＩＥ法（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法）を用いて形成される。
【００４９】
次に、開口部４０の中の層間絶縁層１２を犠牲層３１に対して、選択的に後退させるリセスエッチングを行う（図６）。リセスエッチングには、等方性エッチングを用いる。等方性エッチングは、例えば、ウェットエッチング又はドライエッチングである。リセスエッチング量（図６中のｄ）は、例えば、１ｎｍ以上５ｎｍ以下である。
【００５０】
次に、開口部４０の中に電荷蓄積領域１４を形成する（図７）。電荷蓄積領域１４の形成は、例えば、ＣＶＤ法により行う。電荷蓄積領域１４は、例えば、ブロック絶縁膜１４ｃ、窒化シリコン膜１４ｂ、トンネル絶縁膜１４ａの順に形成する。
【００５１】
次に、開口部４０の中に第１の半導体膜６０ａを形成する（図８）。第１の半導体膜６０ａの形成は、例えば、ＣＶＤ法により行う。第１の半導体膜６０ａは、例えば、ｎ型不純物がドーピングされた多結晶シリコンである。ｎ型不純物は、例えば、リン又はヒ素である。
【００５２】
次に、開口部４０の中の第１の半導体膜６０ａの一部を除去する（図９）。第１の半導体膜６０ａの残部が、リセスエッチングにより層間絶縁層１２が後退した領域に残るようにする。第１の半導体膜６０ａの一部の除去は、例えば、等方性エッチングを用いる。等方性エッチングは、例えば、ウェットエッチング又はドライエッチングである。第１の半導体膜６０ａの残部が、埋め込み層１０ｂとなる。
【００５３】
次に、開口部４０の中に第２の半導体膜６０ｂを形成する（図１０）。第２の半導体膜６０ｂの形成は、例えば、ＣＶＤ法により行う。第２の半導体膜６０ｂは、例えば、ｎ型不純物がドーピングされた多結晶シリコンである。ｎ型不純物は、例えば、リン又はヒ素である。
【００５４】
第２の半導体膜６０ｂのｎ型不純物濃度は、第１の半導体膜６０ａのｎ型不純物濃度よりも低い。第２の半導体膜６０ｂがチャネル層１０ａとなる。
【００５５】
次に、開口部４０の中を、コア絶縁層１６で埋め込む（図１１）。コア絶縁層１６の埋め込みは、例えば、ＣＶＤ法により行う。コア絶縁層１６は、例えば、酸化シリコンである。
【００５６】
次に、犠牲層３１を選択的にエッチングし除去する（図１２）。犠牲層３１のエッチングは、例えば、ウェットエッチングにより行う。
【００５７】
次に、犠牲層３１が除去された空間に、ワード線ＷＬの材料を埋め込む。ワード線ＷＬの材料は、例えば、ＣＶＤ法により埋め込む。ワード線ＷＬの材料は、例えば、タングステン（Ｗ）である。
【００５８】
以上の製造方法により、図２に示す第１の実施形態の半導体記憶装置が製造される。
【００５９】
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
【００６０】
図１３は、比較例の半導体記憶装置のメモリストリングＭＳの一部の模式断面図である。比較例の半導体記憶装置は、埋め込み層１０ｂを備えない点で、第１の実施形態と異なる。比較例の半導体記憶装置の半導体層１０は、第１の実施形態のチャネル層１０ａに相当する層のみで構成される。
【００６１】
図１４は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１４（ａ）は、比較例の半導体記憶装置のメモリストリングＭＳの一部の模式断面図である。図１４（ｂ）はメモリストリングの回路図である。
【００６２】
半導体記憶装置の微細化に伴い、半導体層１０の膜厚が薄くなると、半導体層１０の抵抗が高くなり、メモリストリングの抵抗が高くなる。特に、ワード線ＷＬの電圧による制御が及びにくい、半導体層１０の層間絶縁層１２に対向する領域では、メモリストリングに大きな寄生抵抗（図１４（ｂ）中のＲ）が存在することになる。メモリストリングの抵抗が大きくなると、例えば、メモリセルトランジスタＭＴへのデータ書き込み、メモリセルトランジスタＭＴからのデータ読み出し等のメモリ動作に問題が生じるおそれがある。
【００６３】
積層型の半導体記憶装置において、更にメモリ容量を増加させるために、例えば、積層体の積層数を増加させることが考えられる。しかし、積層数の増加に伴って長くなるメモリストリングの抵抗増大が、積層数の増加に対する阻害要因となる。
【００６４】
第１の実施形態の半導体記憶装置では、半導体層１０の層間絶縁層１２に対向する領域に、チャネル領域１０ｘよりも膜厚が厚く、不純物濃度の高い埋め込み領域１０ｙが設けられる。したがって、メモリストリングの寄生抵抗Ｒが低減する。したがって、メモリストリングの抵抗を低減することが可能となる。よって、積層体５０の積層数を増加させることが可能となり、メモリ容量の大きな半導体記憶装置が実現できる。
【００６５】
図１５は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１５は、埋め込み層１０ｂを設けることによるオン抵抗の低減効果の計算結果である。
【００６６】
横軸は、層間絶縁層１２のリセス量（図６中のｄ）である。リセス量は、埋め込み領域１０ｙの第２の膜厚（図３中のｔ２）と、チャネル領域１０ｘの第１の膜厚（図３中のｔ１）の差分に等しい。リセス量は、０ｎｍから１０ｎｍの範囲で変化させた。
【００６７】
縦軸は、メモリストリングのオン抵抗である。ワード線ＷＬが１２８層の場合を想定している。チャネル領域１０ｘのｎ型不純物濃度は５×１０１８ｃｍ−３、埋め込み領域１０ｙのｎ型不純物濃度は１×１０１９ｃｍ−３とした。チャネル領域１０ｘの第１の膜厚ｔ１が３ｎｍ、４ｎｍ、５ｎｍの場合を計算した。
【００６８】
図１５から明らかなように、リセスを行い埋め込み領域１０ｙを形成することで、オン抵抗が低減する。概ね、リセス量、すなわち、第２の膜厚ｔ２と第１の膜厚ｔ１の差が３ｎｍ以上となる領域で効果が飽和する。したがって、オン抵抗の低減効果を得る観点から、第２の膜厚ｔ２は第１の膜厚ｔ１より３ｎｍ以上厚いことが好ましい。
【００６９】
第１の実施形態の半導体記憶装置では、チャネル領域１０ｘにｎ型不純物がドーピングされたジャンクションレストランジスタとすることで、反転層を形成する通常型のトランジスタと比較してトランジスタのオン抵抗が低減する。したがって、メモリストリングのオン抵抗も低減する。チャネル領域１０ｘの第１の膜厚ｔ１は、１ｎｍ以上５ｎｍ以下であることが好ましい。上記範囲を下回るとオン抵抗が大きくなりすぎるおそれがある。上記範囲を上回ると、チャネル領域１０ｘの空乏化が困難となり、トランジスタのカットオフができなくなるおそれがある。
【００７０】
チャネル領域１０ｘのｎ型不純部物濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下であることが好ましい。上記範囲を下回るとオン抵抗が大きくなりすぎるおそれがある。上記範囲を上回ると、チャネル領域１０ｘの空乏化が困難となり、トランジスタのカットオフができなくなるおそれがある。
【００７１】
埋め込み領域１０ｙのｎ型不純部物濃度は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であることが好ましい。上記範囲を下回るとオン抵抗の低減効果が得られないおそれがある。上記範囲を上回るとことは製造上困難である。
【００７２】
以上、第１の実施形態の半導体記憶装置では、埋め込み領域１０ｙを設けることにより、積層体５０の積層数を増加させることが可能となり、メモリ容量の大きな半導体記憶装置が実現できる。
【００７３】
（第２の実施形態）
第２の実施形態の半導体記憶装置は、チャネル領域１０ｘがｐ型半導体である点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００７４】
図１６は、第２の実施形態の半導体記憶装置のメモリストリングＭＳの一部の拡大模式断面図である。図１６は、コア絶縁層１６の図示は省略している。図１６は、１個のメモリセルトランジスタＭＴの断面を示す。
【００７５】
半導体層１０は、チャネル領域１０ｘと埋め込み領域１０ｙとを有する。チャネル領域１０ｘは第１の領域の一例である。埋め込み領域１０ｙは、第２の領域の一例である。
【００７６】
チャネル領域１０ｘは、ｐ型半導体である。第２の実施形態の半導体記憶装置のメモリセルトランジスタＭＴは、オン状態でチャネル領域１０ｘに反転層が形成される通常型のｎチャネル型トランジスタである。
【００７７】
第２の実施形態においても、埋め込み領域１０ｙを設けることによる寄生抵抗Ｒの低減効果は第１の実施形態と同様に実現される。
【００７８】
以上、第２の実施形態の半導体記憶装置では、埋め込み領域１０ｙを設けることにより、積層体５０の積層数を増加させることが可能となり、メモリ容量の大きな半導体記憶装置が実現できる。
【００７９】
（第３の実施形態）
第３の実施形態の半導体記憶装置は、メモリセルトランジスタＭＴがフローティングゲート構造を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００８０】
図１７は、第３の実施形態の半導体記憶装置のメモリストリングＭＳの一部の拡大模式断面図である。図１７は、コア絶縁層１６の図示は省略している。図１７は、１個のメモリセルトランジスタＭＴの断面を示す。
【００８１】
半導体層１０は、チャネル領域１０ｘと埋め込み領域１０ｙとを有する。チャネル領域１０ｘは第１の領域の一例である。埋め込み領域１０ｙは、第２の領域の一例である。
【００８２】
電荷蓄積領域１４は、トンネル絶縁膜１４ａ、多結晶シリコン膜１４ｂ、ブロック絶縁膜１４ｃを有する。多結晶シリコン膜１４ｂは電荷を蓄積する機能を有する。
【００８３】
第３の実施形態の半導体記憶装置のメモリセルトランジスタＭＴは、いわゆる、フローティングゲート構造を備える。
【００８４】
第３の実施形態においても、埋め込み領域１０ｙを設けることによる寄生抵抗Ｒの低減効果は第１の実施形態と同様に実現される。
【００８５】
以上、第３の実施形態の半導体記憶装置では、埋め込み領域１０ｙを設けることにより、積層体５０の積層数を増加させることが可能となり、メモリ容量の大きな半導体記憶装置が実現できる。
【００８６】
第１ないし第３の実施形態では、メモリセルトランジスタＭＴが、電子をキャリアとするｎチャネル型トランジスタを例に説明したが、本発明は、メモリセルトランジスタＭＴが、正孔をキャリアとするｐチャネル型トランジスタである場合にも適用することが可能である。その場合、第１導電型をｐ型に読み替えれば良い。
【００８７】
また、第１ないし第３の実施形態では、チャネル領域１０ｘが、ｎ型半導体又はｐ型半導体の場合を例に説明したが、チャネル領域１０ｘはｉ型半導体、すなわち、真性半導体であっても構わない。
【００８８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１０        半導体層
１０ｘ      チャネル領域（第１の領域）
１０ｙ      埋め込み領域（第２の領域）
１２        層間絶縁層（絶縁層）
１４        電荷蓄積領域
１６        コア絶縁層（絶縁部材）
５０        積層体
ＷＬ        ワード線（導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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