(57)【要約】【課題】多値データの保持特性に優れた記憶装置を提供する。【解決手段】メモリセルと、リフレッシュ回路と、を有する記憶装置であって、メモリセルは、複数の電位を保持することによって多値のデータを記憶する機能を有し、メモリセルは、電荷が移動することで、複数の電位が変化する機能を有し、リフレッシュ回路は、メモリセルから読み出した電位に、電荷が移動することで変化した分の電位を加えた電位をメモリセルに与える機能を有する構成とする。【選択図】図１
2019169232.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、第１の配線と、第２の配線と、を有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記メモリセルは、前記容量素子の一方の電極と、前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、データ電圧に応じた電荷を保持することができる機能を有し、
前記データ電圧の前記第１の配線への読み出しのステップは、第１のステップと、第２のステップと、第３のステップと、を有し、
前記第１のステップは、前記第１の配線の電位をプリチャージするステップを有し、
前記第２のステップは、前記プリチャージした電位が、前記データ電位から電荷の移動することで減少した分の電位に変化するステップを有し、
前記第３のステップは、前記第１の配線の電位をＬレベルにするステップを有する半導体装置。
【請求項２】
請求項１において、
前記メモリセルは、リフレッシュ回路と電気的に接続されており、
前記メモリセルは、複数の電位を保持することによって多値のデータを記憶する機能を有し、
前記リフレッシュ回路は、補償電圧生成回路を有し、
前記補償電圧生成回路は、電荷が移動することで減少した分の電位を見積もる機能を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、記憶装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。具体的に本明細書で開示する本
発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、記憶装置、それら
の駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
特許文献１には酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトラ
ンジスタ）と、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジ
スタ）と、を有する記憶装置が記載されている。またＯＳトランジスタは、オフ電流が低
いことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２５６４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、記憶装置等を提供することを課題の一とする。または、本発明の一態
様は、電子部品等を提供することを課題の一とする。または、本発明の一態様は、電子機
器等を提供することを課題の一とする。
【０００６】
または、本発明の一態様は、多値データの保持特性に優れた記憶装置等を提供することを
課題の一とする。
【０００７】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、
他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で
言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一
つの課題を解決するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、メモリセルと、リフレッシュ回路と、を有する記憶装置であって、メ
モリセルは、複数の電位を保持することによって多値のデータを記憶する機能を有し、メ
モリセルは、電荷が移動することで、複数の電位が変化する機能を有し、リフレッシュ回
路は、メモリセルから読み出した電位に、電荷が移動することで変化した分の電位を加え
た電位をメモリセルに与える機能を有する記憶装置である。
【０００９】
本発明の一態様は、メモリセルと、リフレッシュ回路と、を有する記憶装置であって、メ
モリセルは、複数の電位を保持することによって多値のデータを記憶する機能を有し、メ
モリセルは、電荷が移動することで、複数の電位の一である電位が変化する機能を有し、
リフレッシュ回路は、補償電圧生成回路と、電圧加算回路と、リフレッシュタイミング制
御回路と、を有し、補償電圧生成回路は、電荷が移動することで減少した分の電位を見積
もる機能を有し、電圧加算回路は、メモリセルから読み出した電位に、補償電圧生成回路
で見積もった電位を加えた電位をメモリセルに与えてリフレッシュを行う機能を有し、リ
フレッシュタイミング制御回路は、リフレッシュを行う間隔を制御する機能を有する記憶
装置である。
【００１０】
本発明の一態様において、メモリセルは、第１のトランジスタと、第２のトランジスタと
、を有し、第１のトランジスタのソース又はドレインは、第２のトランジスタのゲートに
電気的に接続され、多値のデータは、第１のトランジスタのソース又はドレインと、第２
のトランジスタのゲートとの間に電荷を保持することで、記憶される記憶装置が好ましい
。
【００１１】
本発明の一態様において、第１のトランジスタは、半導体層が酸化物半導体を有する記憶
装置が好ましい。
【００１２】
本発明の一態様において、第２のトランジスタは、半導体層がシリコンを有する記憶装置
が好ましい。
【００１３】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図
面に記載されている。
【発明の効果】
【００１４】
本発明の一態様は、記憶装置等を提供することができる。または、本発明の一態様は、電
子部品等を提供することができる。または、本発明の一態様は、電子機器等を提供するこ
とができる。
【００１５】
または、本発明の一態様は、多値データの保持特性に優れた記憶装置等を提供することが
できる。
【００１６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様を説明するためのブロック図及び動作を説明する図。
【図２】本発明の一態様を説明するための回路図。
【図３】本発明の一態様を説明するためのタイミングチャート図。
【図４】本発明の一態様を説明するための回路図。
【図５】本発明の一態様を説明するためのブロック図。
【図６】本発明の一態様を説明するための回路図、タイミングチャート及び動作を説明する図。
【図７】本発明の一態様を説明するための回路図及び動作を説明する図。
【図８】本発明の一態様を説明するための回路図及び動作を説明する図。
【図９】本発明の一態様を説明するための回路図。
【図１０】酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。
【図１１】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１２】電子照射による結晶部の変化を示す図。
【図１３】透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。
【図１４】本発明の一態様を説明するためのレイアウト図、及び回路図。
【図１５】本発明の一態様を説明するための断面模式図。
【図１６】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図１７】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図１８】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図１９】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２０】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２１】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２２】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２３】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２４】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２５】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２６】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２７】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２８】本発明の一態様を説明するためのレイアウト図、及び断面模式図。
【図２９】電子部品の作製工程を示すフローチャート及び斜視模式図。
【図３０】電子部品を用いた電子機器。
【発明を実施するための形態】
【００１８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えばタイミング
チャートは、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのず
れによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２０】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネ
ル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すこ
とができるものである。
【００２１】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。
【００２２】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２３】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２４】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
【００２５】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
【００２６】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
【００２７】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など
である。
【００２８】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
【００２９】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている
場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するもの
であり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの
回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００３０】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。
【００３１】
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。従って、８５°以上９５°以下の場合も含まれる。
【００３２】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３３】
（実施の形態１）
本実施の形態では、記憶装置及び記憶装置を構成する各回路の一例について、説明する。
【００３４】
本明細書等において記憶装置とは、半導体特性を利用することで機能しうるもの全般を指
す。よって、トランジスタ等の半導体素子で構成されるメモリセル、メモリセルを制御す
る周辺回路、あるいはメモリセル及び周辺回路等を含むシステム全体を記憶装置という。
【００３５】
＜記憶装置について＞
図１（Ａ）には、メモリセルＭＣを有する記憶装置１００の構成例について示す。
【００３６】
記憶装置１００は、メモリセルアレイ１１０と、周辺回路１２０と、リフレッシュ回路１
３０とを有する。メモリセルアレイ１１０は、複数のメモリセルＭＣを有する。
【００３７】
記憶装置１００が有するメモリセルＭＣは、データに応じた電位（データ電位）が与えら
れ、電荷を保持してデータの保持を行う機能を有する回路である。メモリセルＭＣが保持
するデータは、多値のデータである。つまり、メモリセルＭＣは、保持する電荷量を異な
らせて複数の電位に設定し、多値のデータを保持する。そのため電荷量が変化して保持す
る電位が変化すると、読み出したデータが、元のデータかどうかがわからなくなる。
【００３８】
本実施の形態で説明するリフレッシュ回路１３０は、変化した電荷量によって変動した電
位分を読み出した電位に加えることで、元のデータの状態を継続的に維持させる。具体的
には、まず、データをメモリセルＭＣに書き込んだ後、一定期間ごとにメモリセルＭＣか
ら電位を読み出す。そして、読み出した電位に、データを書きこんでから経過した時間に
応じて変化した分の電位を加え、リフレッシュ電位を得る。そして、リフレッシュ電位を
再度メモリセルＭＣに書き込む。以上の動作を、リフレッシュ回路１３０を有する記憶装
置１００で行う。記憶装置１００は、メモリセルＭＣに保持されたデータが、電荷の移動
によって変化しても、データを維持できる。
【００３９】
なお図１（Ａ）中では、周辺回路１２０からメモリセルＭＣに書きこむデータ電位を電位
ＶＭとして図示している。メモリセルＭＣ内に保持される電位ＶＭは、電荷が移動するこ
とで電位が変化するが、この変位する電位を電位Ｖｃとして図示している。電位ＶＭ−Ｖ
ｃは、電位ＶＭがＶｃ変化した電位であり、これがリフレッシュ回路１３０に読み出され
る。そして、ＶｃをＶＭ−Ｖｃに加えた電位ＶＭ、すなわちリフレッシュ電位をリフレッ
シュ回路１３０からメモリセルＭＣに書きこむ。上述したように、リフレッシュ回路１３
０は、読み出される電位（ＶＭ−Ｖｃ）に変化した分の電位Ｖｃを加えることで、元のデ
ータ電位ＶＭを生成し、再度メモリセルＭＣに与えることでデータのリフレッシュを行う
。
【００４０】
メモリセルＭＣは、一例としてマトリクス状に配置される。メモリセルＭＣに、データ電
位が与えられることを、データを書きこむともいう。またメモリセルＭＣから、データ電
位を取り出すことを、データを読み出すともいう。
【００４１】
メモリセルＭＣのデータ電位の保持は、回路素子間、例えばトランジスタや容量素子を接
続するノードで行う構成とすることが好ましい。該構成とすることで、トランジスタの導
通状態又は非導通状態（オン又はオフともいう）あるいは容量素子に与える電位を制御す
ることで、データの読み出し及び書き込みを制御することができる。
【００４２】
データ電位を保持するためのトランジスタは、オフとした際に流れる電流である、オフ電
流が小さいことが好ましい。オフ電流が小さいトランジスタとすることで、時間の経過に
よってトランジスタに流れる電荷の移動を小さくすることができる。そのため、メモリセ
ルＭＣで保持するデータ電位の低下を小さくすることができる。
【００４３】
メモリセルＭＣのデータの読み出し及び書き込みは、配線ＲＷＬ、配線ＷＷＬ、配線ＢＬ
、及び配線ＳＬに与える各信号又は電位によって制御する。また、配線ＲＷＬ、配線ＷＷ
Ｌ、配線ＢＬ、及び配線ＳＬは、メモリセルＭＣ、周辺回路１２０、リフレッシュ回路１
３０との間で信号又は電位を伝送する機能を有する。
【００４４】
周辺回路１２０は、メモリセルＭＣへのデータ電位の書き込み、読み出しを制御する機能
を有する回路である。また、周辺回路１２０は、リフレッシュ回路１３０とメモリセルＭ
Ｃとの間でのデータ電位の書き込み、読み出しを制御する機能を有する回路である。具体
的に周辺回路１２０は、配線ＲＷＬ，配線ＷＷＬに与える読み出しワード信号及び書き込
みワード信号を供給する。また周辺回路１２０は、配線ＢＬ及び／又は配線ＳＬを介して
メモリセルＭＣに与えるデータ電位ＶＭを供給する。周辺回路１２０は、一例としては、
ローデコーダ、カラムデコーダあるいはシフトレジスタを有し、各信号又は電位を配線Ｒ
ＷＬ、配線ＷＷＬ、配線ＢＬ、及び配線ＳＬに与える。
【００４５】
リフレッシュ回路１３０は、メモリセルＭＣから読み出した電位（ＶＭ−Ｖｃ）に、電荷
が移動することで変化した分の電位Ｖｃを加えた電位（リフレッシュ電位）ＶＭをメモリ
セルＭＣに与える機能を有する回路である。
【００４６】
リフレッシュ回路１３０の機能について、図１（Ｂ）に図を示して説明する。図１（Ｂ）
では、一例として、データ電位ＶＭを４値のデータ電位ＶＭ００、ＶＭ０１、ＶＭ１０、
ＶＭ１１で表した図である。データ電位ＶＭ００、ＶＭ０１、ＶＭ１０、ＶＭ１１はそれ
ぞれ、データ００、０１、１０、１１に対応する。
【００４７】
各データ電位は、データ電位の分布を有する。実線で表す元のデータ電位の分布は、時間
の経過とともに変化し、点線で表すデータ電位の分布へ変動する。電位の変動は、上述し
た電位Ｖｃで表すことができる。
【００４８】
なおデータ電位の分布は、各データに対応するデータ電位のばらつきを表している。電位
差Ｖｆは、データを書き込んだ直後での、隣接するデータ電位が取りうる最大値と最小値
の差である。
【００４９】
図１（Ａ）のリフレッシュ回路１３０で行うデータのリフレッシュの動作は、電位Ｖｃが
電位差Ｖｆを超える前に行う。データのリフレッシュによって電位Ｖｃが、点線に表すデ
ータ電位に加えられることで、元のデータ電位にリフレッシュすることができる。
【００５０】
以上説明したように本実施の形態の記憶装置は、リフレッシュ回路１３０を有する記憶装
置とする。該構成により、メモリセルＭＣに保持するデータ電位が、電荷の移動によって
変化しても、元のデータ電位にリフレッシュできる。そのため、メモリセルＭＣに書きこ
まれたデータの保持特性を維持できる。
【００５１】
＜メモリセルについて＞
次いでメモリセルＭＣについて一例を示し詳述する。
【００５２】
図２にメモリセルＭＣの回路構成の一例を示す。メモリセルＭＣは、トランジスタ１１、
トランジスタ１２、容量素子１３を有する。
【００５３】
トランジスタ１１は、ソース又はドレインの一方が配線ＢＬ、ソース又はドレインの他方
が配線ＳＬ、ゲートがトランジスタ１２のソース又はドレインの一方、に接続される。
【００５４】
トランジスタ１２は、ソース又はドレインの一方がトランジスタ１１のゲート、ソース又
はドレインの他方が配線ＢＬ、ゲートが配線ＷＷＬ、に接続される。
【００５５】
容量素子１３は、一方の電極がトランジスタ１１のゲート、他方の電極が配線ＲＷＬ、に
接続される。
【００５６】
図２に示すメモリセルＭＣでは、トランジスタ１２をＯＳトランジスタとする構成として
いる。トランジスタ１１は、Ｓｉトランジスタとする構成としている。該構成とすること
で、ＳｉトランジスタとＯＳトランジスタとを積層して設けることができる。そのため、
メモリセルのレイアウト面積の縮小を図ることができる。なおトランジスタ１１はｐチャ
ネル型のトランジスタとして、トランジスタ１２はｎチャネル型のトランジスタとして説
明を行う。
【００５７】
図２に示すメモリセルＭＣでは、トランジスタ１１とトランジスタ１２と容量素子１３と
が接続されるノードをノードＦＮとして示している。ノードＦＮは、トランジスタ１２を
オフにすることで、データ電位に応じた電荷を保持する。
【００５８】
トランジスタ１２に用いるＯＳトランジスタは、極めて低いオフ電流特性を有するといっ
た特性を有する。そのため、トランジスタ１２を介した電荷の移動を小さくでき、電荷の
移動によって変動する電位Ｖｃを小さくすることができる。
【００５９】
次いでメモリセルＭＣの動作例について説明する。
【００６０】
まずデータ電位ＶＭの書き込みを行う動作の一例を説明する。図３（Ａ）にタイミングチ
ャートを示す。
【００６１】
まず時刻ｔ１では、配線ＲＷＬに伝送される読み出しワード信号をＬレベルにし、配線Ｗ
ＷＬに伝送される書きこみワード信号をＨレベルにする。該動作により、トランジスタ１
１及びトランジスタ１２がオンとなる。
【００６２】
次いで時刻ｔ２では、配線ＳＬにデータ電位ＶＭが伝送される。トランジスタ１１がオン
のため、トランジスタ１１を介して配線ＳＬの電位ＶＭからトランジスタ１１の閾値電圧
分（Ｖｔｈ）下がった電位（ＶＭ−Ｖｔｈ）が配線ＢＬに伝送される。トランジスタ１２
がオンのため、トランジスタ１２を介して配線ＢＬの電位（ＶＭ−Ｖｔｈ）がノードＦＮ
に与えられる。
【００６３】
次いで時刻ｔ３では、配線ＷＷＬに伝送される書きこみワード信号をＬレベルにする。そ
してトランジスタ１２をオフにする。トランジスタ１２がオフになることで、ノードＦＮ
には電位（ＶＭ−Ｖｔｈ）に応じた電荷が保持される。すなわち、データ電位がメモリセ
ルＭＣに書きこまれた状態となる。
【００６４】
次いで時刻ｔ４では、配線ＲＷＬに伝送される読み出しワード信号をＨレベルにする。ト
ランジスタ１２がオフのため、ノードＦＮは電気的に浮遊状態である。そのため、配線Ｒ
ＷＬの電位の上昇と共にノードＦＮの電位も上昇する。ノードＦＮの電位が上昇すること
により、トランジスタ１１がオフになる。そして、配線ＢＬ及び配線ＳＬの電位をＬレベ
ルにする。
【００６５】
メモリセルＭＣへのデータ電位の書き込みは、図４（Ａ）に示す回路図で模式的に説明す
ることができる。図４（Ａ）に示す点線矢印は、メモリセルＭＣへのデータ電位の書き込
み時における、電荷の流れを表している。
【００６６】
次いでデータ電位ＶＭの読み出しを行う動作の一例を説明する。図３（Ｂ）にタイミング
チャートを示す。データ電位の読み出し時において、ノードＦＮに書きこんだ電位（ＶＭ
−Ｖｔｈ）は、電荷の移動により電位が低下して電位（ＶＭ−Ｖｔｈ−Ｖｃ）に変化した
ものとして説明を行う。
【００６７】
まず時刻ｔ５では、ノードＦＮに保持された電位（ＶＭ−Ｖｔｈ−Ｖｃ）を読み出すため
に、配線ＳＬが電位ＶＤＭにプリチャージされる。
【００６８】
次いで時刻ｔ６では、配線ＲＷＬに伝送される読み出しワード信号をＬレベルにする。ト
ランジスタ１２がオフのため、ノードＦＮは電気的に浮遊状態である。そのため、配線Ｒ
ＷＬの電位の低下と共にノードＦＮの電位も低下する。ノードＦＮの電位が低下すること
により、トランジスタ１１がオンになる。すると、配線ＳＬがプリチャージした電位ＶＤ
Ｍから電位（ＶＭ−Ｖｃ）に変化する。すなわち、データ電位（ＶＭ−Ｖｃ）が配線ＳＬ
に読み出された状態となる。
【００６９】
読み出し動作では、ノードＦＮに保持された電位（ＶＭ−Ｖｔｈ−Ｖｃ）が配線ＳＬに読
み出す電位（ＶＭ−Ｖｃ）になる際にトランジスタ１１の閾値電圧Ｖｔｈがキャンセルさ
れる。そのため、読み出されるデータ電位は、トランジスタ１１の閾値電圧のばらつきの
影響を小さくすることができる。従ってデータ電位の分布が狭くなり、電位差Ｖｆを大き
くすることができる。
【００７０】
次いで時刻ｔ７では、配線ＲＷＬに伝送される読み出しワード信号をＨレベルにする。ト
ランジスタ１２がオフのため、ノードＦＮは電気的に浮遊状態である。そのため、配線Ｒ
ＷＬの電位の上昇と共にノードＦＮの電位も上昇する。ノードＦＮの電位が上昇すること
により、トランジスタ１１がオフになる。
【００７１】
次いで時刻ｔ８では、配線ＳＬの電位を、読み出した電位（ＶＭ−Ｖｃ）からＬレベルに
する。
【００７２】
メモリセルＭＣからのデータ電位の読み出しは、図４（Ｂ）に示す回路図で模式的に説明
することができる。図４（Ｂ）に示す点線矢印は、メモリセルＭＣへのデータ電位の読み
出し時における、電荷の流れを表している。
【００７３】
以上説明したように本実施の形態の記憶装置が有するメモリセルＭＣは、データ電位の分
布を狭くして、電位差Ｖｆを大きくすることができる。該構成により、電位Ｖｃを大きく
することができる。そのため、リフレッシュする間隔を広げることができる。
【００７４】
＜リフレッシュ回路について＞
図５では図１（Ａ）で示したブロック図のリフレッシュ回路について機能を細分化してブ
ロック図を構成したものである。図５に示すブロック図でリフレッシュ回路１３０は、リ
フレッシュタイミング制御回路１３１と、補償電圧生成回路１３２と、電圧加算回路１３
３と、を有する。
【００７５】
リフレッシュタイミング制御回路１３１は、メモリセルに保持されたデータ電位を、リフ
レッシュする間隔を制御する機能を有する回路である。
【００７６】
図６（Ａ）には、リフレッシュタイミング制御回路１３１の回路構成例を示す。リフレッ
シュタイミング制御回路１３１は、トランジスタ１４１、容量素子１４２、及びバッファ
１４３を有する。
【００７７】
トランジスタ１４１は、メモリセルＭＣが有するトランジスタ１２と同じ特性のトランジ
スタであることが好ましい。例えば、メモリセルＭＣのトランジスタ１２がＯＳトランジ
スタであれば、トランジスタ１４１はＯＳトランジスタとすることが好ましい。
【００７８】
容量素子１４２は、ノードＮ１で電荷を保持するために設ける。バッファ１４３のゲート
容量や寄生容量が十分大きければ、省略することができる。
【００７９】
バッファ１４３は、ノードＮ１の電位を２値の信号として出力させるための機能を有する
。バッファ１４３としては、例えばインバータを２つ、直列に設ければよい。
【００８０】
トランジスタ１４１とバッファ１４３との間のノードＮ１には、基準電位を与える。基準
電位としては、グラウンド電位からの電位差が電位差Ｖｆに相当する電位Ｖｆを与えれば
よい。
【００８１】
電位Ｖｆは、トランジスタ１４１のゲートに与える信号ＥＮ１によってノードＮ１に書き
こまれる。書きこまれた電位Ｖｆは、トランジスタ１４１をオフとすることで保持される
。ノードＮ１では、メモリセルＭＣと同様にトランジスタ１４１を介して電荷が移動する
。そのためノードＮ１の電位は、徐々に減少する。
【００８２】
ノードＮ１に保持された電位の変化を図６（Ｂ）に示す図を用いて説明する。図６（Ｂ）
では、ノードＮ１の電位の変化を信号ＶＮ１、バッファ１４３の出力を信号Ｖｏとする。
【００８３】
図６（Ｂ）に示すように、信号ＶＮ１は信号ＥＮ１によって電位Ｖｆが書きこまれたのち
、電位が減少する。信号ＶＮ１が減少するため、バッファ１４３の入力電位が低下する。
バッファ１４３では、入力電位がインバータの閾値を下回ることにより、出力電位が高電
位から低電位に変化する。この変化するまでの期間を期間Ｔｒｅｆとする。期間Ｔｒｅｆ
は、リフレッシュを行うための間隔に相当する期間である。
【００８４】
期間Ｔｒｅｆが得られた後は、再度ノードＮ１には、基準電位を与え、期間Ｔｒｅｆを設
定する。
【００８５】
期間Ｔｒｅｆは、データ電位の書き込み、リフレッシュ動作毎に設定する。リフレッシュ
動作は、メモリセルＭＣからのデータ電位の読み出し、データ電位のリフレッシュ、そし
てデータ電位の書き込みを行う動作である。データ電位の書き込みは、周辺回路１２０を
制御して新たにメモリセルＭＣへデータ電位を書きこむ動作をいう。
【００８６】
期間Ｔｒｅｆによって設定される一連の動作は、図６（Ｃ）のように行えばよい。例えば
、期間１４４をリフレッシュ動作を行う期間、期間１４５をデータ電位の書き込みを行う
期間とすると、期間Ｔｒｅｆは、各動作が終わった直後から設定され、期間Ｔｒｅｆ経過
後にリフレッシュ動作を行う構成とすればよい。
【００８７】
なお期間１４４では、前述したように、メモリセルＭＣからのデータ電位の読み出し、デ
ータ電位のリフレッシュ、そしてデータ電位の書き込みを行う。データ電位のリフレッシ
ュは、リフレッシュするデータの電位減少分を加算する動作に相当する。
【００８８】
次いで補償電圧生成回路１３２は、メモリセルＭＣに保持したデータ電位から、電荷が移
動することで減少した分の電位Ｖｃを見積もる機能を有する回路である。
【００８９】
図７（Ａ）には、補償電圧生成回路１３２の回路構成例を示す。補償電圧生成回路１３２
は、トランジスタ１５１、容量素子１５２、ボルテージフォロワ１５３、及び反転増幅器
１５４を有する。
【００９０】
トランジスタ１５１は、メモリセルＭＣが有するトランジスタ１２と同じ特性のトランジ
スタであることが好ましい。例えば、メモリセルＭＣのトランジスタ１２がＯＳトランジ
スタであれば、トランジスタ１５１はＯＳトランジスタとすることが好ましい。
【００９１】
容量素子１５２は、ノードＮ２で電荷を保持するために設ける。ボルテージフォロワ１５
３のゲート容量や寄生容量が十分大きければ、省略することができる。
【００９２】
ボルテージフォロワ１５３及び反転増幅器１５４は、ノードＮ２の電位の変化を反転して
出力するための機能を有する。
【００９３】
トランジスタ１５１とボルテージフォロワ１５３との間のノードＮ２には、データ電位、
多値のデータの場合はいずれか一のデータ電位（図７（Ａ）ではＶＭと図示）を与える。
【００９４】
データ電位ＶＭは、トランジスタ１５１のゲートに与える信号ＥＮ２によって、ノードＮ
２に書きこまれる。書きこまれたデータ電位ＶＭは、トランジスタ１５１をオフとするこ
とで保持される。ノードＮ２では、メモリセルＭＣと同様にトランジスタ１５１を介して
電荷が移動する。そのためノードＮ２の電位は、徐々に減少する。
【００９５】
ノードＮ２に保持された電位の変化を図７（Ｂ）に示す図を用いて説明する。図７（Ｂ）
では、ノードＮ２、Ｎ３の電位の変化を信号ＶＮ２、ＶＮ３とし、反転増幅器１５４の出
力を信号Ｖｃとする。
【００９６】
図７（Ｂ）に示すように、信号ＶＮ２、ＶＮ３は信号ＥＮ２によってデータ電位ＶＭが書
きこまれたのち、電位が減少する。信号ＶＮ２、ＶＮ３が減少するため、反転増幅器１５
４の出力が上昇する。電位の減少に反転して上昇する、反転増幅器１５４の出力電位は、
電位Ｖｃとして利用することができる。
【００９７】
次いで電圧加算回路１３３は、メモリセルＭＣから読み出した電位（ＶＭ−Ｖｃ）に、補
償電圧生成回路１３２で見積もった電位Ｖｃを加えた電位ＶＭを配線ＳＬに与え、メモリ
セルＭＣに書きこむ機能を有する回路である。
【００９８】
図８（Ａ）には、容量素子１６１、容量素子１６２、スイッチＳＷ＿Ａ乃至ＳＷ＿Ｄ、ボ
ルテージフォロワ１６３、及び補償電圧生成回路１３２を示す。スイッチＳＷ＿Ａ乃至Ｓ
Ｗ＿Ｄは、制御信号ＥＮ＿Ａ乃至ＥＮ＿Ｄによって、オン又はオフが制御される。なお以
下の議論でスイッチＳＷ＿Ｃの一方の端子は、固定電位線、例えばグラウンド線に接続さ
れているとして説明する。
【００９９】
容量素子１６１は、ノードＮ＿Ａで電荷を保持するために設ける。
【０１００】
容量素子１６２は、ノードＮ＿Ｃの電位にノードＮ＿Ａの電位の上昇分を加えるために設
ける。
【０１０１】
スイッチＳＷ＿Ａ乃至ＳＷ＿Ｄは、トランジスタを用いればよい。スイッチにトランジス
タを用いる場合、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタをスイッ
チに用いることで、各ノードでの電荷の保持特性を良好なものとすることができる。なお
、スイッチＳＷ＿Ａ乃至ＳＷ＿Ｄはｎチャネル型のＯＳトランジスタであるとして説明す
る。つまり、制御信号ＥＮ＿Ａ乃至ＥＮ＿ＤがＨレベルで導通状態、Ｌレベルで非導通状
態となるとして説明する。
【０１０２】
電荷の移動によって電位が減少したデータ電位（ＶＭ−Ｖｃ）に、減少分の電位Ｖｃを加
えて、元のデータ電位である電位ＶＭにリフレッシュするためのスイッチＳＷ＿Ａ乃至Ｓ
Ｗ＿Ｄの制御について図８（Ｂ）に示すタイミングチャートを用いて説明する。図８（Ｂ
）では、制御信号ＥＮ＿Ａ乃至ＥＮ＿Ｄを示している。
【０１０３】
時刻Ｔ１では、制御信号ＥＮ＿Ｃ及びＥＮ＿ＤをＨレベルからＬレベルに切り替える。す
ると、スイッチＳＷ＿Ｃ及びＳＷ＿Ｄがオンからオフになる。ノードＮ＿Ａとグラウンド
線とが導通状態から非導通状態、ノードＮ＿ＣとノードＮ＿Ｂとが導通状態から非導通状
態になる。このとき、ノードＮ＿ＡおよびノードＮ＿Ｃは、電気的に浮遊状態となる。そ
のため、ノードＮ＿Ａにグラウンド電位、ノードＮ＿Ｃに電位Ｖｃが保持される。
【０１０４】
次いで時刻Ｔ２では、制御信号ＥＮ＿ＢをＨレベルにする。すると、スイッチＳＷ＿Ｂが
オンとなり、配線ＳＬに読み出されていた電位（ＶＭ−Ｖｃ）がノードＮ＿Ａに与えられ
る。このとき、ノードＮ＿Ｃは、電気的に浮遊状態となっている。そのため、ノードＮ＿
Ａに電位（ＶＭ−Ｖｃ）が与えられて、該ノードＮ＿Ａの電位の上昇につれて、容量素子
１６２で容量結合が生じ、ノードＮ＿Ｃの電位も上昇する。ノードＮ＿Ｃでの上昇は、始
めに保持されていた電位Ｖｃに電位（ＶＭ−Ｖｃ）が加わるように電位が変化する。結果
として、ノードＮ＿Ｃの電位は、電位Ｖｃが相殺された電位ＶＭとなる。
【０１０５】
次いで時刻Ｔ３では、制御信号ＥＮ＿ＢをＬレベルにし、制御信号ＥＮ＿ＡをＨレベルに
する。すると、スイッチＳＷ＿Ａがオン、スイッチＳＷ＿Ｂがオフになる。配線ＳＬと、
ボルテージフォロワ１６３の出力端子とが、導通状態となる。そのためボルテージフォロ
ワ１６３の出力電位、すなわちノードＮ＿Ｃの電位である電位ＶＭが、配線ＳＬに与えら
れる。配線ＳＬに与えられるノードＮ＿Ｃの電位ＶＭ（すなわち、リフレッシュ電位）は
、周辺回路１２０の動作によってメモリセルＭＣに書きこまれる。
【０１０６】
次いで時刻Ｔ４では、制御信号ＥＮ＿ＡをＬレベルにし、配線ＳＬと、ボルテージフォロ
ワ１６３の出力端子とを、非導通状態とする。そして、時刻Ｔ５では、制御信号ＥＮ＿Ｃ
及びＥＮ＿ＤをＬレベルからＨレベルに切り替え、ノードＮ＿Ａをグラウンド電位、ノー
ドＮ＿Ｃを電位Ｖｃにする。
【０１０７】
以上説明した、リフレッシュ回路を有する記憶装置は、変化した電荷量によって変動した
電位分を読み出した電位に加えることで、元のデータの状態を継続的に維持させることが
できる。リフレッシュ回路は、リフレッシュタイミング制御回路と、補償電圧生成回路と
、電圧加算回路を有し、データ電位のリフレッシュを行う。リフレッシュタイミング制御
回路は、リフレッシュを行う間隔を制御し、一定期間ごとにデータ電位をメモリセルＭＣ
から読み出す。読み出したデータ電位は電荷の移動によって電位が変化しているため、補
償電圧生成回路で変化分の電位Ｖｃを見積もる。そして電圧加算回路によって、メモリセ
ルＭＣから読み出したデータ電位に、電位Ｖｃを加えた元のデータに相当する電位を生成
し、再度メモリセルＭＣに書き込むことができる。その結果、複数の電位の分布で保持さ
れる多値のデータを保持するメモリでも、電荷の移動が生じても、データの保持特性を維
持できる。
【０１０８】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。
【０１０９】
（実施の形態２）
本実施の形態では、実施の形態１で説明したメモリセルＭＣを構成する別の回路構成の変
形例について説明する。
【０１１０】
図９（Ａ）乃至（Ｄ）には、上記実施の形態１で説明したメモリセルＭＣが取り得る回路
構成の変形例を示す。
【０１１１】
図９（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ１１＿Ａと、トランジスタ１２と
、容量素子１３と、を有する。トランジスタ１１＿Ａは、ｎチャネルトランジスタである
。図９（Ａ）の構成を上記実施の形態１のメモリセルＭＣに適用可能である。
【０１１２】
図９（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ１１と、トランジスタ１２＿Ａと
、容量素子１３と、を有する。トランジスタ１２＿Ａはバックゲートを有し、配線ＢＧＬ
よりバックゲートを制御可能な構成としている。当該構成により、トランジスタ１２＿Ａ
の閾値電圧を制御可能な構成とすることができる。図９（Ｂ）の構成を上記実施の形態１
のメモリセルＭＣに適用可能である。
【０１１３】
図９（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタ１１＿Ａと、トランジスタ１２と
、容量素子１３と、トランジスタ２０＿Ａを有する。トランジスタ２０＿Ａは、トランジ
スタ１１＿Ａと同じｎチャネルトランジスタである。図９（Ｃ）の構成を上記実施の形態
１のメモリセルＭＣに適用可能である。
【０１１４】
図９（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタ１１＿Ｂと、トランジスタ１２と
、容量素子１３と、トランジスタ２０＿Ｂを有する。トランジスタ２０＿Ｂは、トランジ
スタ１１＿Ｂと同じｐチャネルトランジスタである。図９（Ｄ）の構成を上記実施の形態
１のメモリセルＭＣに適用可能である。
【０１１５】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。
【０１１６】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いＯＳトランジスタ、及びＯ
Ｓトランジスタの半導体層が有する酸化物半導体について説明する。
【０１１７】
＜ＯＳトランジスタについて＞
上記実施の形態で説明したオフ電流の低いトランジスタとして挙げたＯＳトランジスタは
、Ｓｉトランジスタよりも低いオフ電流が得られる。
【０１１８】
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または
実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは
、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、１×１０１
５／ｃｍ３未満であること、あるいは１×１０１３／ｃｍ３未満であることを指す。酸化
物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物
となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させ
てしまう。
【０１１９】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低
いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導
体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の
変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトラ
ンジスタは、オフ電流を非常に低くすることが可能となる。
【０１２０】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μ
ｍあたりのオフ電流が１×１０−１８Ａ以下、１×１０−２１Ａ以下、あるいは１×１０
−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、１×１０−１８Ａ以下、あるいは
１×１０−２１Ａ以下とすることができる。
【０１２１】
なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタが非導通状態のとき
にソースとドレインとの間に流れる電流をいう。具体的には、ｎチャネル型トランジスタ
の閾値電圧より低い電圧をゲートとソースの間に印加する場合に、ソースとドレインとの
間を流れる電流をオフ電流ということができる。
【０１２２】
その結果、メモリセルＭＣはＯＳトランジスタであるトランジスタ１２を非導通状態とし
、ノードＦＮに電荷を保持させることができる。
【０１２３】
またメモリセルＭＣの構成で用いるＯＳトランジスタは、低いオフ電流が得られるトラン
ジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすること
ができる。
【０１２４】
なおメモリセルＭＣの構成で用いるＯＳトランジスタは、絶縁表面上に形成することがで
きる。この場合、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域とし
て用いる場合と異なり、ゲート電極とボディもしくは半導体基板との間で寄生容量が形成
されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容
易になり、良好なスイッチング特性を得ることができる。
【０１２５】
＜酸化物半導体について＞
次いで、ＯＳトランジスタの半導体層に用いることのできる酸化物半導体について説明す
る。
【０１２６】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくと
もインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニ
ウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有
すればよい。
【０１２７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１２８】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウ
ム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化
物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化
物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ
−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ
−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−
Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ
系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１２９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩ
ｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の
酸化物を用いるとよい。特に、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３あるいはその近傍の原子数
比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いるとよい。Ｉｎ：Ｇａ：Ｚｎ＝４：２：３あるいは
その近傍の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を得るためには、Ｉｎ：Ｇａ：Ｚｎ＝４
：２：４．１のターゲットを用いて酸化物半導体を成膜する。
【０１３０】
半導体層を構成する酸化物半導体膜に水素が含まれると、酸化物半導体と結合すること
によって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより
、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体
膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又
は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１３１】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処
理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行う
ことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素
化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも
多くする場合を過酸素化処理と記す場合がある。
【０１３２】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ
型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
【０１３３】
以下では、酸化物半導体膜の構造について説明する。
【０１３４】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１３５】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１３６】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１３７】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１３８】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１３９】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１４０】
図１０（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図１０（ｂ
）は、図１０（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にする
ために原子配列を強調表示している。
【０１４１】
図１０（ｃ）は、図１０（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図１０（ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変
化していることがわかる。
【０１４２】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、結晶の配向性を示すスポット（輝点
）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以
下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観
測される（図１１（Ａ）参照。）。
【０１４３】
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部
は配向性を有していることがわかる。
【０１４４】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立
方体内に収まる大きさ結晶部も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結
晶部が連結することで、一つの大きな結晶領域を形成する場合がある。このため、平面の
高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以
上となる結晶領域が観察される場合がある。
【０１４５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°にピークが現れ
る。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡ
ＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を
向いていることが確認できる。
【０１４６】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°にピークが現れる。このピークは、ＩｎＧａＺｎ
Ｏ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であ
れば、２θを５６°に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させ
ながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが
６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°に固定してφス
キャンした場合でも、明瞭なピークが現れない。
【０１４７】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認され
た層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１４８】
なお、結晶部は、酸化物半導体膜を成膜する際、または加熱処理などの結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状
をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の上面の法線
ベクトルと平行にならないこともある。
【０１４９】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。
【０１５０】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、３６°にもピークが現れる場合があ
る。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中に、ｃ軸配向性を有さない結晶が
含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°にピークを示し、２θが
３６°にピークを示さないことが好ましい。
【０１５１】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。シリコンなど
の、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸素を奪う
ことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニ
ッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大き
いため、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化
物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となるやすい。
【０１５２】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなり、水素を捕獲することによってキャリ
ア発生源となる。
【０１５３】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノーマリ
ーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性で
ある酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠
陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定である。
【０１５４】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０１５５】
次に、多結晶酸化物半導体膜について説明する。
【０１５６】
多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多
結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３０
０ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であること
が多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認すること
ができる。
【０１５７】
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位
が異なっている。また、例えばＩｎＧａＺｎＯ４の多結晶酸化物半導体膜に対し、ＸＲＤ
装置を用いてｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、２θが３１°のピー
ク、２θが３６°のピーク、およびそのほかのピークが現れる。
【０１５８】
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する。従って、
多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、
多結晶酸化物半導体膜は、結晶粒界に不純物が偏析しやすい。また、多結晶酸化物半導体
膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップ
やキャリア発生源となり得るため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡ
ＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いト
ランジスタとなりやすい。
【０１５９】
次に、微結晶酸化物半導体膜について説明する。
【０１６０】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、高分解能ＴＥＭ像では、結晶粒界を明確に確認できな
い場合がある。
【０１６１】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行う
と、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、円周状に分布した複数のスポットが観測される（図１１（Ｂ）参照。）。
【０１６２】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１６３】
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高い。キャリア密
度が高い酸化物半導体膜は、電子移動度が高い。従って、ｎｃ−ＯＳ膜を用いたトランジ
スタは、高い電界効果移動度を有する。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べ
て、欠陥準位密度が高いため、キャリアトラップが多い。従って、ｎｃ−ＯＳ膜を用いた
トランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大
きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く
含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、
用途によっては好適に用いることができる。そのため、ｎｃ−ＯＳ膜を用いたトランジス
タを有する記憶装置は、生産性高く作製することができる。
【０１６４】
次に、非晶質酸化物半導体膜について説明する。
【０１６５】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１６６】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１６７】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
【０１６８】
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。ま
た、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
【０１６９】
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア
発生源が多い酸化物半導体膜である。
【０１７０】
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高い。
そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性に
なりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用い
ることができる。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップ
が多い。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎ
ｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトラ
ンジスタとなる。
【０１７１】
次に、単結晶酸化物半導体膜について説明する。
【０１７２】
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）
酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結
晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少な
い。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャ
リアトラップが少い。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性
の変動が小さく、信頼性の高いトランジスタとなる。
【０１７３】
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結
晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと
密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、
ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導
体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶
質酸化物半導体膜よりも密度が高い。
【０１７４】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘ
ｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１７５】
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される。また、高分解能ＴＥＭ像において、明確に結晶部を確認することの
できる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ
−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化による
結晶部の成長が見られる。一方、ｎｃ−ＯＳ膜では、ＴＥＭによる観察程度の微量な電子
照射による結晶化はほとんど見られない。
【０１７６】
図１２は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ
−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。
図１２より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、電子の累積照射量に応じて結晶
部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．
２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２において
は２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ膜は、電子
照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で結晶
部の大きさに変化が見られないことがわかる。
【０１７７】
また、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変
化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大
きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜お
よびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることが示唆される。
【０１７８】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１７９】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能である。
【０１８０】
図１１（Ｃ）に、電子銃室２１０と、電子銃室２１０の下の光学系２１２と、光学系２１
２の下の試料室２１４と、試料室２１４の下の光学系２１６と、光学系２１６の下の観察
室２２０と、観察室２２０に設置されたカメラ２１８と、観察室２２０の下のフィルム室
２２２と、を有する透過電子回折測定装置を示す。カメラ２１８は、観察室２２０内部に
向けて設置される。なおフィルム室２２２を有さなくても構わない。
【０１８１】
また、図１１（Ｄ）に、図１１（Ｃ）で示した透過電子回折測定装置内部の構造を示す。
透過電子回折測定装置内部では、電子銃室２１０に設置された電子銃から放出された電子
２２４が、光学系２１２を介して試料室２１４に配置された物質２２８に照射される。物
質２２８を通過した電子は、光学系２１６を介して観察室２２０内部に設置された蛍光板
２２９に入射する。蛍光板２２９では、入射した電子の強度に応じたパターンが現れるこ
とで透過電子回折パターンを測定することができる。
【０１８２】
カメラ２１８は、蛍光板２２９を向いて設置されており、蛍光板２２９に現れたパターン
を撮影することが可能である。カメラ２１８のレンズの中央、および蛍光板２２９の中央
を通る直線と、蛍光板２２９の上面と、の為す角度は、例えば、１５°以上８０°以下、
３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメ
ラ２１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該
角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能であ
る。なお、カメラ２１８をフィルム室２２２に設置しても構わない場合がある。例えば、
カメラ２１８、フィルム室２２２に、電子２２４の入射方向と対向するように設置しても
よい。この場合、蛍光板２２９の裏面から歪みの少ない透過電子回折パターンを撮影する
ことができる。
【０１８３】
試料室２１４には、試料である物質２２８を固定するためのホルダが設置されている。ホ
ルダは、物質２２８を通過する電子を透過するような構造をしている。ホルダは、例えば
、物質２２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移
動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１
００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移
動させる精度を有すればよい。これらの範囲は、物質２２８の構造によって最適な範囲を
設定すればよい。
【０１８４】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する
方法について説明する。
【０１８５】
例えば、図１１（Ｄ）に示すように物質におけるナノビームである電子２２４の照射位置
を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することが
できる。このとき、物質２２８がＣＡＡＣ−ＯＳ膜であれば、図１１（Ａ）に示したよう
な回折パターンが観測される。または、物質２２８がｎｃ−ＯＳ膜であれば、図１１（Ｂ
）に示したような回折パターンが観測される。
【０１８６】
ところで、物質２２８がＣＡＡＣ−ＯＳ膜であったとしても、ｎｃ−ＯＳ膜などと同様の
回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の質は、ＣＡＡＣ
−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すこと
ができる。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好
ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。
なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率
と表記する。
【０１８７】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気
における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率を図１３（Ａ）に示す。
【０１８８】
成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％
）である。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（
非ＣＡＡＣ化率は１４．７％）である。成膜直後と比べて、４５０℃加熱処理後のＣＡＡ
Ｃ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理に
よって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５
００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られる
ことがわかる。
【０１８９】
なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パ
ターンである。また、測定領域において非晶質酸化物半導体膜は、確認することができな
い。このことから、加熱処理によって、ｎｃ−ＯＳの領域が、隣接するＣＡＡＣ−ＯＳの
領域の影響を受けて再配列し、ＣＡＡＣ化していることが示唆されている。
【０１９０】
図１３（Ｂ）および図１３（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−Ｏ
Ｓ膜の平面の高分解能ＴＥＭ像である。図１３（Ｂ）と図１３（Ｃ）とを比較することに
より、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。
即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわ
かる。
【０１９１】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能で
ある。
【０１９２】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。
【０１９３】
（実施の形態４）
本実施の形態では、メモリセルＭＣのレイアウト図、レイアウト図に対応する回路図、及
び断面模式図の一例について、図１４、図１５を参照して説明する。
【０１９４】
図１４（Ａ）では、メモリセルＭＣのレイアウト図を示している。また図１４（Ｂ）は、
図１４（Ａ）のレイアウト図に対応する回路図である。図１４（Ｂ）の回路図は、図９（
Ｂ）で示した回路図に相当する。図１５では、図１４（Ａ）の一点鎖線Ａ−Ｂにおける断
面模式図を示している。
【０１９５】
図１４（Ａ）、図１５では、基板２１、半導体層２２、絶縁層２３、導電層２４、絶縁層
２５、導電層２６、導電層２７、絶縁層２８、導電層２９、導電層３０、導電層３０ａ、
絶縁層３１、半導体層３２、導電層３３、導電層３４、導電層３５、絶縁層３６、導電層
３７、導電層３８、絶縁層３９、導電層４０、導電層４１、導電層４２、絶縁層４３、導
電層４４、開口部ＣＴ１乃至ＣＴ５を示している。
【０１９６】
基板２１は、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を
含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板、またはＳＯＩ（Ｓ
ｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板などを用いることができる
。
【０１９７】
半導体層２２及び半導体層３２は、非晶質半導体、微結晶半導体、多結晶半導体等を用い
ることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができ
る。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導
体や、有機半導体等を用いることができる。
【０１９８】
特に半導体層３２は、酸化物半導体を単層または積層して設ける構成が好ましい。酸化物
半導体は、実施の形態４で示したものを用いることができる。酸化物半導体の形成方法と
しては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ
）法、蒸着法、塗布法などを用いることができる。
【０１９９】
導電層２４、導電層２６、導電層２７、導電層２９、導電層３０、導電層３０ａ、導電層
３３、導電層３４、導電層３５、導電層３７、導電層３８、導電層４０、導電層４１、導
電層４２、及び導電層４４は、アルミニウム、銅、チタン、タンタル、タングステン等の
金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用
いることができる。形成方法は、蒸着法、プラズマＣＶＤ（ＰＥ−ＣＶＤ）法、スパッタ
リング法、スピンコート法などの各種成膜方法を用いることができる。
【０２００】
絶縁層２３、絶縁層２５、絶縁層２８、絶縁層３１、絶縁層３６、絶縁層３９、及び絶縁
層４３は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無
機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を
、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリ
ル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定
はないが、例えば、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、ＰＥ−ＣＶ
Ｄ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
【０２０１】
なお半導体層３２に酸化物半導体を用いる場合、半導体層３２に接する絶縁層３１及び絶
縁層３６は、無機絶縁層を、単層又は多層で形成することが好ましい。また、絶縁層３１
及び絶縁層３６は、半導体層３２に酸素を供給する効果があるとより好ましい。
【０２０２】
開口部ＣＴ１、ＣＴ２は、導電層２６及び導電層２７と、半導体層２２とを接続するため
に絶縁層２３及び絶縁層２５に設けられる。また、開口部ＣＴ３は、導電層３５と、導電
層４２とを接続するために絶縁層３６及び絶縁層３９に設けられる。また、開口部ＣＴ４
は、導電層３７と、導電層４１とを接続するために絶縁層３９に設けられる。また、開口
部ＣＴ５は、導電層４０と、導電層４４とを接続するために絶縁層４３に設けられる。
【０２０３】
また図１６乃至２８には、図１４（Ａ）のメモリセルＭＣのレイアウト図、及び図１４（
Ａ）の一点鎖線Ａ−Ｂにおける断面模式図における、導電層、半導体層、及び開口部毎に
ついて、積層する順に図示している。
【０２０４】
図１６（Ａ）、（Ｂ）は、半導体層２２のレイアウト図と、断面模式図を表している。
【０２０５】
図１７（Ａ）、（Ｂ）は、導電層２４のレイアウト図と、断面模式図を表している。
【０２０６】
図１８（Ａ）、（Ｂ）は、開口部ＣＴ１、ＣＴ２、およびこれらと同層に形成する開口部
のレイアウト図と、断面模式図を表している。
【０２０７】
図１９（Ａ）、（Ｂ）は、導電層２６、２７、およびこれらと同層に形成する導電層５０
のレイアウト図と、断面模式図を表している。
【０２０８】
図２０（Ａ）、（Ｂ）は、導電層２６、２７、５０と、導電層２９、３０ａ、５２をそれ
ぞれ電気的に接続するための開口部ＣＴ６のレイアウト図と、断面模式図を表している。
【０２０９】
図２１（Ａ）、（Ｂ）は、導電層２９、３０、３０ａ、ならびにこれらと同層に形成する
導電層５２のレイアウト図と、断面模式図を表している。
【０２１０】
図２２（Ａ）、（Ｂ）は、半導体層３２のレイアウト図と、断面模式図を表している。
【０２１１】
図２３（Ａ）、（Ｂ）は、導電層３３、３４、３５のレイアウト図と、断面模式図を表し
ている。
【０２１２】
図２４（Ａ）、（Ｂ）は、導電層３７、３８のレイアウト図と、断面模式図を表している
。
【０２１３】
図２５（Ａ）、（Ｂ）は、開口部ＣＴ３、ＣＴ４と、これらと同層に形成する開口部のレ
イアウト図と、断面模式図を表している。
【０２１４】
図２６（Ａ）、（Ｂ）は、導電層４０、４１、４２のレイアウト図と、断面模式図を表し
ている。
【０２１５】
図２７（Ａ）、（Ｂ）は、開口部ＣＴ５と、これと同層に形成する開口部のレイアウト図
と、断面模式図を表している。
【０２１６】
図２８（Ａ）、（Ｂ）は、導電層４４と、これと同層に形成する導電層のレイアウト図と
、断面模式図を表している。
【０２１７】
なお図１４（Ａ）や２３（Ａ）のレイアウト図に示すように、半導体層３２に接する導電
層３４、３５は、半導体層３２のチャンネル幅方向に平行な辺を完全には覆わないように
設ける構成が好ましい。当該構成とすることで、導電層３０、３８と重畳する面積を削減
し、導電層間の寄生容量を減らすことができる。そのため、導電層３０、３８の電位が変
動することによる導電層３４、３５での電位の変動を抑制することができる。
【０２１８】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。
【０２１９】
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができ
るが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯ
ＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ
ｉｏｎ）法やＡＬＤ法を使っても良い。
【０２２０】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
【０２２１】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
【０２２２】
ＡＬＤ法では、チャンバー内を大気圧または減圧下とし、反応のための原料ガスを順次に
チャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活
性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。２種類以上
の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらな
いように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あ
るいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、
第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の
層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上
に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複
数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、
ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であ
り、微細なＦＥＴを作製する場合に適している。
【０２２３】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場
合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ
３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。これらの組み合わせに限定
されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用い
ることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いること
もできる。
【０２２４】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入し、後者のプロセスを繰り返すことでタングステン膜を形成する。なお
、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２２５】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２とＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの
層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚ
ｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスに変
えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含
まないＯ３ガスを用いる方が好ましい。
【０２２６】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【０２２７】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例、及び
該電子部品を具備する電子機器に適用する例について、図２９、図３０を用いて説明する
。
【０２２８】
図２９（Ａ）では上述の実施の形態で説明し記憶装置を電子部品に適用する例について説
明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子
部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこ
で、本実施の形態では、その一例について説明することにする。
【０２２９】
上記実施の形態４の図１４、１５に示すようなトランジスタで構成される記憶装置は、組
み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成
する。
【０２３０】
後工程については、図２９（Ａ）に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削
する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。
【０２３１】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。
【０２３２】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。
【０２３３】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。
【０２３４】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。
【０２３５】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終
的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２３６】
以上説明した電子部品は、上述の実施の形態で説明した記憶装置を含む構成とすることが
できる。そのため、データの保持特性に優れた電子部品を実現することができる。
【０２３７】
また、完成した電子部品の斜視模式図を図２９（Ｂ）に示す。図２９（Ｂ）では、電子部
品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示して
いる。図２９（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示してい
る。図２９（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。こ
のような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気
的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４
は、電子機器等の内部に設けられる。
【０２３８】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども
含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）
、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明
する。
【０２３９】
図３０（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０
３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少
なくとも一部には、先の実施の形態に示す記憶装置を備えた電子部品が設けられている。
そのため、データの保持特性に優れた携帯型の情報端末が実現される。
【０２４０】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図３
０（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
キーボード入力」を選択した場合、図３０（Ａ）の右図のように第１の表示部９０３ａに
はキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力によ
る素早い文字入力などが可能となる。
【０２４１】
また、図３０（Ａ）に示す携帯型の情報端末は、図３０（Ａ）の右図のように、第１の表
示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表
示部９０３ｂもタッチ入力機能を有するパネルとし、さらなる軽量化を図ることができ、
一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２４２】
図３０（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など
）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（
イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２４３】
また、図３０（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
【０２４４】
更に、図３０（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯
電話として用いてもよい。
【０２４５】
図３０（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１
２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１
３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接
続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１
は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐
体９１２の少なくとも一には、先の実施の形態に示す記憶装置を備えた電子部品が設けら
れている。そのため、データの保持特性に優れた電子書籍が実現される。
【０２４６】
図３０（Ｃ）は、テレビジョン装置９２０であり、筐体９２１、表示部９２２、スタンド
９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるス
イッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作
機９２４には、先の実施の形態に示す記憶装置を備えた電子部品が設けられている。その
ため、データの保持特性に優れたテレビジョン装置が実現される。
【０２４７】
図３０（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー
９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、
先の実施の形態に示す記憶装置を備えた電子部品が設けられている。そのためデータの保
持特性に優れたスマートフォンが実現される。
【０２４８】
図３０（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４
３などによって構成されている。本体９４１内には、先の実施の形態に示す記憶装置を備
えた電子部品が設けられている。そのため、データの保持特性に優れたデジタルカメラが
実現される。
【０２４９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に示す記憶装置を備え
た電子部品が設けられている。このため、データの保持特性に優れた電子機器が実現され
る。
【符号の説明】
【０２５０】
ＣＴ１    開口部
ＣＴ３    開口部
ＣＴ４    開口部
ＣＴ５    開口部
ＣＴ６    開口部
ＥＮ１    信号
ＥＮ２    信号
Ｎ１    ノード
Ｎ２    ノード
ＦＮ    ノード
ｔ１    時刻
ｔ２    時刻
ｔ３    時刻
ｔ４    時刻
ｔ５    時刻
ｔ６    時刻
ｔ７    時刻
ｔ８    時刻
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
１１    トランジスタ
１１＿Ａ    トランジスタ
１１＿Ｂ    トランジスタ
１２    トランジスタ
１２＿Ａ    トランジスタ
１３    容量素子
２０＿Ａ    トランジスタ
２０＿Ｂ    トランジスタ
２１    基板
２２    半導体層
２３    絶縁層
２４    導電層
２５    絶縁層
２６    導電層
２７    導電層
２８    絶縁層
２９    導電層
３０    導電層
３０ａ    導電層
３１    絶縁層
３２    半導体層
３３    導電層
３４    導電層
３５    導電層
３６    絶縁層
３７    導電層
３８    導電層
３９    絶縁層
４０    導電層
４１    導電層
４２    導電層
４３    絶縁層
４４    導電層
１００    記憶装置
１１０    メモリセルアレイ
１２０    周辺回路
１３０    リフレッシュ回路
１３１    リフレッシュタイミング制御回路
１３２    補償電圧生成回路
１３３    電圧加算回路
１４１    トランジスタ
１４２    容量素子
１４３    バッファ
１４４    期間
１４５    期間
１５１    トランジスタ
１５２    容量素子
１５３    ボルテージフォロワ
１５４    反転増幅器
１６１    容量素子
１６２    容量素子
１６３    ボルテージフォロワ
２１０    電子銃室
２１２    光学系
２１４    試料室
２１６    光学系
２１８    カメラ
２２０    観察室
２２２    フィルム室
２２４    電子
２２８    物質
２２９    蛍光板
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2019169232.tif 000003
【図２】
2019169232.tif 000004
【図３】
2019169232.tif 000005
【図４】
2019169232.tif 000006
【図５】
2019169232.tif 000007
【図６】
2019169232.tif 000008
【図７】
2019169232.tif 000009
【図８】
2019169232.tif 000010
【図９】
2019169232.tif 000011
【図１０】
2019169232.tif 000012
【図１１】
2019169232.tif 000013
【図１２】
2019169232.tif 000014
【図１３】
2019169232.tif 000015
【図１４】
2019169232.tif 000016
【図１５】
2019169232.tif 000017
【図１６】
2019169232.tif 000018
【図１７】
2019169232.tif 000019
【図１８】
2019169232.tif 000020
【図１９】
2019169232.tif 000021
【図２０】
2019169232.tif 000022
【図２１】
2019169232.tif 000023
【図２２】
2019169232.tif 000024
【図２３】
2019169232.tif 000025
【図２４】
2019169232.tif 000026
【図２５】
2019169232.tif 000027
【図２６】
2019169232.tif 000028
【図２７】
2019169232.tif 000029
【図２８】
2019169232.tif 000030
【図２９】
2019169232.tif 000031
【図３０】
2019169232.tif 000032