(57)【要約】【課題】画素の大きさが小さくなっても所望の電気容量を有する蓄積容量を備えた電気光学装置及び電子機器を提供すること。【解決手段】電気光学装置としての液晶装置１００は、素子基板１０上に画素ごとに設けられた、トランジスターとしてのＴＦＴ３０と、互いに電気的に並列接続された少なくとも３つの蓄積容量１６ａ，１６ｂ，１６ｃと、を備え、素子基板１０上において、奇数番目の容量電極が電気的に固定電位に接続され、偶数番目の容量電極が電気的にＴＦＴ３０のドレインに接続される少なくとも５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍを有し、ＴＦＴ３０のドレインと第２容量電極１６ｆとの接続を図るドレインコンタクト部としてのコンタクトホール３６と、第２容量電極１６ｆと第４容量電極１６ｋとの接続を図る容量電極コンタクト部としてのコンタクトホール３７とが平面視で重なって接続されている。【選択図】図８
2019040152.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に画素ごとに設けられたトランジスターと、
前記基板上に重畳され、互いに電気的に並列接続された少なくとも３つの蓄積容量と、を備え、
前記少なくとも３つの蓄積容量は、前記基板上において、奇数番目の容量電極が電気的に固定電位に接続され、偶数番目の容量電極が電気的に前記トランジスターのドレインに接続される少なくとも５つの容量電極を有し、
前記トランジスターのドレインと第２容量電極との接続を図るドレインコンタクト部と、前記第２容量電極と第４容量電極との接続を図る容量電極コンタクト部とが平面視で重なって接続されている、電気光学装置。
【請求項２】
前記第２容量電極は、前記ドレインコンタクト部において前記トランジスターのドレインに連通するコンタクトホールを埋める第１導電層と、前記第１導電層に積層された第２導電層とを含み、
前記容量電極コンタクト部では、前記第２導電層と前記第４容量電極とが接続されている、請求項１に記載の電気光学装置。
【請求項３】
前記少なくとも３つの蓄積容量は、第１誘電体膜を介して対向配置された第１容量電極及び前記第２容量電極からなる第１蓄積容量と、第２誘電体膜を介して対向配置された前記第２容量電極及び第３容量電極からなる第２蓄積容量と、第３誘電体膜を介して対向配置された前記第４容量電極及び第５容量電極からなる第３蓄積容量とを含む、請求項１または２に記載の電気光学装置。
【請求項４】
前記少なくとも３つの蓄積容量は、第１誘電体膜を介して対向配置された第１容量電極及び前記第２容量電極からなる第１蓄積容量と、第２誘電体膜を介して対向配置された第３容量電極及び前記第４容量電極からなる第２蓄積容量と、第３誘電体膜を介して対向配置された前記第４容量電極及び第５容量電極からなる第３蓄積容量とを含む、請求項１または２に記載の電気光学装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の電気光学装置を備えた、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置を備えた電子機器に関する。
【背景技術】
【０００２】
電気光学装置として、例えば、アクティブ駆動型の液晶装置は、複数の画素ごとに、画素電極と、画素電極の電位を制御可能なトランジスターと、画素電極の電位を保持するため画素電極に接続された蓄積容量とを有している。蓄積容量は、誘電体膜を挟んで配置された一対の容量電極を有している。蓄積容量の容量値は、一対の容量電極の面積に比例する。高精細な表示品位を実現するために画素の大きさを小さくすると、画素ごとに設けられる蓄積容量の一対の容量電極の面積も小さくなって、画素を安定的に駆動可能な容量値を確保することが難しくなる。画素の駆動が不安定になると、例えば画素の輝度むらなどの表示不具合が生ずる。
【０００３】
このような蓄積容量に係る問題を改善するため、例えば、特許文献１には、基板上において、トランジスターの半導体層とデータ線との間に、電気的に並列に接続された３つの蓄積容量が構築された電気光学装置が開示されている。３つの蓄積容量は少なくとも５つの容量電極を有し、基板上において、少なくとも５つの容量電極のうち奇数番目に積層された少なくとも２つの容量電極が共通コンタクトホールを介して容量線と電気的に接続されている例が示されている。このような構成によれば、容量電極の面積が小さくなっても、３つの蓄積容量を重畳して配置することで、画素容量の容量値を確保して優れた表示品質を実現することが可能であるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−７２７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１によれば、基板上に配置された５つの容量電極のうち、偶数番目に積層された第２容量電極と第４容量電極とを、トランジスターのドレインに接続するために、２つのコンタクトホールを設ける例（上記特許文献１の図８参照）が示されている。２つのコンタクトホールの一方の内側には第２容量電極が敷設され、第２容量電極に誘電体膜を介して第３容量電極が対向配置されて第２蓄積容量の一部として機能している。また、該２つのコンタクトホールの他方の内側には第４容量電極が敷設され、第４容量電極に誘電体膜を介して第５容量電極が対向配置されて第３蓄積容量の一部として機能している。
【０００６】
また、偶数番目に積層された第２容量電極と第４容量電極とを、トランジスターのドレインに接続するために、１つのコンタクトホールを設ける例（上記特許文献１の図３４参照）が示されている。この場合、コンタクトホールの内壁に第２容量電極の一部が露出するように形成されて、コンタクトホール内に敷設された第４容量電極と電気的に接続されている。また、コンタクトホールの内側には、第４容量電極に誘電体膜を介して第５容量電極が対向配置されて第４蓄積容量の一部として機能している。
【０００７】
すなわち、上記特許文献１に示された、トランジスターのドレインと偶数番目の容量電極との電気的な接続を図るコンタクトホールはいずれもその内部が蓄積容量の一部として機能するように構成されている。したがって、電気容量を確保する点では優れているものの、トランジスターの半導体層の配置においては、これらのコンタクトホールとの接続を図るべく、半導体層のドレイン領域の大きさが規定されている。言い換えれば、半導体層の配置に制約が生じ、画素の大きさによっては上記特許文献１に示されたような半導体層及び半導体層に係るコンタクトホールの配置が困難となる場合がある。
【０００８】
また、トランジスターのドレインとの接続を図るコンタクトホール内に誘電体膜を均一に成膜することは難しく、コンタクトホール内において誘電体膜に欠損が生ずると一対の容量電極が電気的に短絡して蓄積容量の機能を果たさなくなるという課題がある。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００１０】
［適用例］本適用例に係る電気光学装置は、基板と、前記基板上に画素ごとに設けられたトランジスターと、前記基板上に重畳され、互いに電気的に並列接続された少なくとも３つの蓄積容量と、を備え、前記少なくとも３つの蓄積容量は、前記基板上において、奇数番目の容量電極が電気的に固定電位に接続され、偶数番目の容量電極が電気的に前記トランジスターのドレインに接続される少なくとも５つの容量電極を有し、前記トランジスターのドレインと第２容量電極との接続を図るドレインコンタクト部と、前記第２容量電極と第４容量電極との接続を図る容量電極コンタクト部とが平面視で重なって接続されている。
【００１１】
本適用例によれば、平面視でドレインコンタクト部に重なるように容量電極コンタクト部を設けることによって、これらのコンタクト部が設けられる範囲を小さくすることができる。つまり、ドレインコンタクト部に対応するトランジスターの半導体層の配置における自由度が向上する。ゆえに、画素が高精細となってもトランジスターと、少なくとも３つの蓄積容量とを基板上に配置し、画素における蓄積容量の電気容量を確保して、安定した駆動状態を実現可能な電気光学装置を提供できる。
【００１２】
上記適用例に記載の電気光学装置において、前記第２容量電極は、前記ドレインコンタクト部において前記トランジスターのドレインに連通するコンタクトホールを埋める第１導電層と、前記第１導電層に積層された第２導電層とを含み、前記容量電極コンタクト部では、前記第２導電層と前記第４容量電極とが接続されていることが好ましい。
この構成によれば、トランジスターのドレインに連通するコンタクトホールは、第１導電層で埋められ、第１導電層に第２導電層が積層されて第４容量電極と電気的に接続されている。したがって、第２容量電極の上層に形成される第３容量電極のパターニングにおいて、例えば第２導電層の一部が欠損したとしても、トランジスターのドレインと第２容量電極の電気的な接続を確保しつつ、第２容量電極と第４容量電極との電気的な接続を安定して確保することができる。
また、ドレインコンタクト部を構成するコンタクトホール内には、第２容量電極のみが存在し、当該コンタクトホール内に誘電体膜を介して一対の容量電極を配置して蓄積容量として機能させない。よって、当該コンタクトホール内に蓄積容量を構築する場合に比べて、基板上に少なくとも３つの蓄積容量を歩留りよく構築可能である。
【００１３】
上記適用例に記載の電気光学装置において、前記少なくとも３つの蓄積容量は、第１誘電体膜を介して対向配置された第１容量電極及び前記第２容量電極からなる第１蓄積容量と、第２誘電体膜を介して対向配置された前記第２容量電極及び第３容量電極からなる第２蓄積容量と、第３誘電体膜を介して対向配置された前記第４容量電極及び第５容量電極からなる第３蓄積容量とを含む。
この構成によれば、第１蓄積容量と第２蓄積容量との間に絶縁膜を配置せずとも、第１蓄積容量と第２蓄積容量とを重畳することができる。
【００１４】
上記適用例に記載の電気光学装置において、前記少なくとも３つの蓄積容量は、第１誘電体膜を介して対向配置された第１容量電極及び前記第２容量電極からなる第１蓄積容量と、第２誘電体膜を介して対向配置された第３容量電極及び前記第４容量電極からなる第２蓄積容量と、第３誘電体膜を介して対向配置された前記第４容量電極及び第５容量電極からなる第３蓄積容量とを含むとしてもよい。
この構成によれば、第２蓄積容量と第３蓄積容量との間に絶縁膜を配置せずとも、第２蓄積容量と第３蓄積容量とを重畳することができる。
つまり、これらの構成によれば、基板上における絶縁膜の配置を簡略化して、３つの蓄積容量を積層して配置することができる。
【００１５】
［適用例］本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。
本適用例によれば、画素の蓄積容量において所望の電気容量を確保し、安定した駆動状態を実現可能な電気光学装置を備えた電子機器を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態の液晶装置の構成を示す概略平面図。
【図２】図１に示す第１実施形態の液晶装置のＨ−Ｈ’線に沿った概略断面図。
【図３】第１実施形態の液晶装置の電気的な構成を示す等価回路図。
【図４】第１実施形態の液晶装置における画素の配置を示す概略平面図。
【図５】第１実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図。
【図６】第１実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図。
【図７】第１実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図。
【図８】図５のＡ−Ａ’線に沿った第１実施形態の液晶装置の素子基板の構造を示す概略断面図。
【図９】図５のＢ−Ｂ’線に沿った第１実施形態の液晶装置の素子基板の構造を示す概略断面図。
【図１０】第１実施形態の第１容量電極の配置を示す概略平面図。
【図１１】第１実施形態の第２容量電極及び第３容量電極の配置を示す概略平面図。
【図１２】第１実施形態の第４容量電極の配置を示す概略平面図。
【図１３】第１実施形態の第５容量電極の配置を示す概略平面図。
【図１４】第２実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図。
【図１５】第２実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図。
【図１６】第２実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図。
【図１７】図１４のＣ−Ｃ’線に沿った第２実施形態の素子基板の構造を示す概略断面図。
【図１８】図１４のＤ−Ｄ’線に沿った第２実施形態の素子基板の構造を示す概略断面図。
【図１９】第２実施形態における第１容量電極の配置を示す概略平面図。
【図２０】第２実施形態における第２容量電極の配置を示す概略平面図。
【図２１】第２実施形態における第３容量電極の配置を示す概略平面図。
【図２２】第２実施形態における第４容量電極及び第５容量電極の配置を示す概略平面図。
【図２３】第３実施形態の電子機器としての投射型表示装置の構成を示す概略図。
【発明を実施するための形態】
【００１７】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００１８】
本実施形態では、電気光学装置として画素ごとに薄膜トランジスター（Thin  Film  Transistor；以降ＴＦＴと称す）を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子（液晶ライトバルブ）として好適に用いることができるものである。
【００１９】
（第１実施形態）
＜電気光学装置＞
まず、本実施形態の電気光学装置としての液晶装置の構成について、図１〜図３を参照して説明する。図１は第１実施形態の液晶装置の構成を示す概略平面図、図２は図１に示す第１実施形態の液晶装置のＨ−Ｈ’線に沿った概略断面図である。図３は第１実施形態の液晶装置の電気的な構成を示す等価回路図である。
【００２０】
図１及び図２に示すように、本実施形態の液晶装置１００は、互いに対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０とを有する。素子基板１０の基材１０ｓ及び対向基板２０の基材２０ｓは、透光性を有する例えば石英基板やガラス基板などが用いられている。なお、本明細書における透光性とは、可視光領域の波長の光を少なくとも８５％以上透過可能な性質を言う。
【００２１】
素子基板１０は、対向基板２０よりも一回り大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁部に沿って額縁状に配置されたシール材４０を介して貼り合わされ、その隙間に正または負の誘電異方性を有する液晶が封入されて、液晶層５０が構成されている。シール材４０は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材４０には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
【００２２】
シール材４０の内側には、複数の画素Ｐがマトリックス状に配列した表示領域Ｅが設けられている。また、対向基板２０には、シール材４０と表示領域Ｅとの間に表示領域Ｅを取り囲む見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは該金属の合金や酸化物などで構成されている。なお、表示領域Ｅは、表示に寄与する複数の画素Ｐに加えて、複数の画素Ｐを囲むように配置されたダミー画素を含むとしてもよい。
【００２３】
素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。素子基板１０の上記端子部に沿った第１の辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１の辺部に対向する第２の辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。さらに、第１の辺部と直交し互いに対向する第３の辺部及び第４の辺部に沿ったシール材４０と表示領域Ｅとの間に走査線駆動回路１０２が設けられている。第２の辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２を繋ぐ複数の配線１０５が設けられている。
【００２４】
これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線は、第１の辺部に沿って配置された複数の外部接続端子１０４に接続されている。以降、第１の辺部に沿った方向をＸ方向とし、第３の辺部及び第４の辺部に沿った方向をＹ方向として説明する。また、本明細書では、Ｘ方向およびＹ方向と直交し、対向基板２０の法線方向から見ることを「平面視」あるいは「平面的」という。
【００２５】
図２に示すように、素子基板１０は、基材１０ｓ、並びに基材１０ｓの液晶層５０側の面に形成されたＴＦＴ３０や画素電極１５、及び画素電極１５を覆う配向膜１８などを有している。ＴＦＴ３０や画素電極１５は、画素Ｐの構成要素である。画素Ｐの詳細は後述する。なお、本実施形態における素子基板１０の基材１０ｓが本発明における基板の一例である。
【００２６】
対向基板２０は、基材２０ｓ、並びに基材２０ｓの液晶層５０側の面に順に積層された見切り部２１、平坦化層２２、対向電極２３、及び配向膜２４などを有している。
【００２７】
見切り部２１は、図１に示すように表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２、検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの駆動回路を含む周辺回路に入射する光を遮り、周辺回路が光によって誤動作することを防止する役割を有している。また、不必要な迷光が表示領域Ｅに入射しないように遮光して、表示領域Ｅの表示における高いコントラストを確保している。
【００２８】
平坦化層２２は、例えばシリコン酸化物などの無機材料からなり、透光性を有して見切り部２１を覆うように設けられている。このような平坦化層２２は、例えばプラズマＣＶＤ法などを用いて形成された酸化シリコン膜であり、平坦化層２２上に形成される対向電極２３の表面凹凸を緩和可能な程度の膜厚を有している。
【００２９】
対向電極２３は、例えばＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indium  Zinc  Oxide）などの透明導電膜からなり、平坦化層２２を覆うと共に、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の配線に電気的に接続されている。
【００３０】
画素電極１５を覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、シリコン酸化物などの無機材料の斜め蒸着膜（無機配向膜）が採用されている。配向膜１８，２４は、無機配向膜の他にポリイミドなどの有機配向膜を採用してもよい。
【００３１】
このような液晶装置１００は透過型であって、画素Ｐが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
【００３２】
次に、図３を参照して、液晶装置１００の電気的な構成について説明する。液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号線としての複数の走査線３及び複数のデータ線６ａと、固定電位が印加される容量線７とを有する。なお、図３では、データ線６ａに沿って並行するように容量線７を示したが、必ずしもこれに限定されるものではない。
【００３３】
走査線３とデータ線６ａとで区分された領域には、画素電極１５と、ＴＦＴ３０と、画素容量１６とが設けられ、これらが画素Ｐの画素回路を構成している。画素容量１６は、ＴＦＴ３０及び画素電極１５と、容量線７との間で電気的に並列接続された３つの蓄積容量１６ａ，１６ｂ，１６ｃを含むものである。
【００３４】
走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のソースに電気的に接続され、画素電極１５はＴＦＴ３０のドレインに電気的に接続されている。
【００３５】
データ線６ａは、データ線駆動回路１０１（図１参照）に接続されている。画像信号Ｄ１，Ｄ２，…，Ｄｎは、データ線駆動回路１０１からデータ線６ａを経由して各画素Ｐに供給される。走査線３は、走査線駆動回路１０２（図１参照）に接続されている。走査信号ＳＣ１，ＳＣ２，…，ＳＣｍは、走査線駆動回路１０２から走査線３を経由して各画素Ｐに供給される。
【００３６】
データ線駆動回路１０１から供給される画像信号Ｄ１〜Ｄｎは、この順に線順次でデータ線６ａに供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。
【００３７】
液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極１５に書き込まれる構成となっている。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極１５と対向電極２３との間で一定期間保持される。
【００３８】
保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極１５と対向電極２３との間に形成される液晶容量と並列に画素容量１６が接続されている。具体的には、画素容量１６は、ＴＦＴ３０のドレインと容量線７との間に設けられている。
【００３９】
なお、図１に示した検査回路１０３には、データ線６ａが接続されており、液晶装置１００の製造過程において、上記画像信号を検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図３の等価回路では省略している。
【００４０】
また、検査回路１０３は、上記画像信号をサンプリングしてデータ線６ａに供給するサンプリング回路、データ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。
【００４１】
次に、液晶装置１００における画素Ｐの構成について、図４を参照して説明する。図４は第１実施形態の液晶装置における画素の配置を示す概略平面図である。
図４に示すように、液晶装置１００における画素Ｐは、例えば平面視で略四角形（略正方形）の開口領域（開口部とも言う）を有する。開口領域は、Ｘ方向とＹ方向とに延在し格子状に設けられた遮光性の非開口領域（非開口部とも言う）により囲まれている。
【００４２】
Ｘ方向に延在する非開口領域には、図３に示した走査線３が設けられている。走査線３は遮光性の導電部材が用いられており、走査線３によって非開口領域の一部が構成されている。
【００４３】
同じく、Ｙ方向に延在する非開口領域には、図３に示したデータ線６ａや容量線７が設けられている。データ線６ａや容量線７も遮光性の導電部材が用いられており、これらによって非開口領域の一部が構成されている。
【００４４】
非開口領域の交差部付近には、図３に示したＴＦＴ３０や画素容量１６が設けられている。詳しい画素Ｐの構造については後述するが、交差部付近にＴＦＴ３０や画素容量１６を設ける関係上、交差部付近の非開口領域の幅は、他の部分に比べて広くなっている。遮光性を有する非開口領域の交差部付近にＴＦＴ３０や画素容量１６を設けることにより、開口領域における開口率を確保している。
【００４５】
画素Ｐごとに画素電極１５が設けられている。画素電極１５は平面視で略正方形であり、画素電極１５の外縁が非開口領域と重なるようにして開口領域に設けられている。
【００４６】
本実施形態の液晶装置１００は、透過型であって、対向基板２０側から光が入射することを前提として構成されている。素子基板１０には、前述したように、画素ＰごとにＴＦＴ３０、画素電極１５、画素容量１６が設けられている。また、画素容量１６は３つの蓄積容量１６ａ，１６ｂ，１６ｃを含んで構成され、且つこれら３つの蓄積容量１６ａ，１６ｂ，１６ｃは、非開口領域に配置されている。言い換えれば、３つの蓄積容量１６ａ，１６ｂ，１６ｃもまた非開口領域の一部を構成している。
【００４７】
＜素子基板の構造＞
次に、素子基板１０における各構成について、図５〜図９を参照して説明する。図５は第１実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図６は第１実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図７は第１実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図８は図５のＡ−Ａ’線に沿った第１実施形態の液晶装置の素子基板の構造を示す概略断面図、図９は図５のＢ−Ｂ’線に沿った第１実施形態の液晶装置の素子基板の構造を示す概略断面図である。なお、素子基板１０は、基材１０ｓ上において各構成が形成される複数の配線層を有しており、図５〜図７は、各配線層における構成の平面的な配置を示すものである。また、以降に説明する各配線層の構成の膜厚の値は、好ましい平均的な値を示すものである。
【００４８】
図５は、Ｘ方向に隣り合う画素Ｐを取り上げて、対応するＴＦＴ３０や走査線３の配置を示したものである。図５に示すように、走査線３は、Ｘ方向に隣り合う画素Ｐに跨ってＸ方向に延在する第１走査線３１（図５では破線で図示）と、平面視で第１走査線３１に重なり合うように配置され、同じくＸ方向に延在する第２走査線３２（図５では実線で図示）とを含んで構成されている。
【００４９】
第１走査線３１は、Ｘ方向に延在する本線部３１ａと、本線部３１ａの拡張部からＹ方向に突出した２つの突出部３１ｂ，３１ｃを有している。このような第１走査線３１を画素Ｐの配置ピッチに基づいて、Ｙ方向に所定の間隔を置いて配置することで、図４に示した格子状の非開口領域が構成されている。画素Ｐごとに設けられるＴＦＴ３０の半導体層３０ａは、本実施形態では、画素Ｐの左下の角の第１走査線３１における突出部３１ｂ，３１ｃと重なる位置に配置され、Ｙ方向に延在している。
【００５０】
Ｙ方向に細長い半導体層３０ａは、第１ソース・ドレイン領域と、チャネル領域３０ｃと、第２ソース・ドレイン領域と、を有している。第１ソース・ドレイン領域は、突出部３１ｂと重なっている。第２ソース・ドレイン領域は、突出部３１ｃと重なっている。チャネル領域３０ｃは、第１ソース・ドレイン領域と第２ソース・ドレイン領域との間にある。第１ソース・ドレイン領域は、前述した図３の等価回路においてデータ線６ａにコンタクトホール３５を介して電気的に接続されることから、以降、ソース領域３０ｓと呼ぶ。第２ソース・ドレイン領域は、同じく図３の等価回路において画素電極１５や画素容量１６にコンタクトホール３６を介して電気的に接続されることから、以降、ドレイン領域３０ｄと呼ぶ。
【００５１】
本実施形態における半導体層３０ａのドレイン領域３０ｄに接続するコンタクトホール３６は、本発明のドレインコンタクト部の一例である。詳しくは後述するが、コンタクトホール３６は、画素容量１６を構成する５つの容量電極のうち、第２容量電極及び第４容量電極に接続されている。
【００５２】
第２走査線３２は、Ｘ方向に延在する本線部３２ａと、Ｘ方向に間隔を置いて設けられた２つの拡張部３２ｂ，３２ｃと、２つの拡張部３２ｂ，３２ｃを繋ぐように配置されると共にＹ方向に突出した突出部３２ｇと、を有している。また、突出部３２ｇは、半導体層３０ａのチャネル領域３０ｃと重なるように配置されている。２つの拡張部３２ｂ，３２ｃには、第１走査線３１と、第２走査線３２とを電気的に接続させるためのコンタクトホール３３，３４が設けられている。つまり、コンタクトホール３３，３４によって電気的に接続された第１走査線３１と第２走査線３２とにより走査線３が構成されている。走査線３のうち、半導体層３０ａのチャネル領域３０ｃと重なるように配置された突出部３２ｇがＴＦＴ３０におけるゲート電極として機能するものである。
【００５３】
この後に素子基板１０における各構成の構造を説明するため、図５〜図７では、コンタクトホール３５から半導体層３０ａに沿ってコンタクトホール３６に至る線分をＡ−Ａ’線として示す。また、コンタクトホール３３、半導体層３０ａ、コンタクトホール３４を横断し、後述するコンタクトホール８１を通過して画素電極１５に至る線分をＢ−Ｂ’線として示す。なお、Ｂ−Ｂ’線は、説明の都合上、始点の位置が、図５〜図７において異なっている場合がある。
【００５４】
図６に示すように、データ線６ａは、Ｙ方向に延在すると共に、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。Ｘ方向に隣り合うデータ線６ａの間に、Ｘ方向に沿って並ぶ、２つの中継層６ｂ，６ｃが設けられている。２つの中継層６ｂ，６ｃは、図５に示した、走査線３の本線部３１ａ，３２ａと重なる位置に配置されている。つまり、データ線６ａ、中継層６ｂ，６ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられている。中継層６ｂ，６ｃには、後述する画素容量１６の容量電極との接続を図るためのコンタクトホール６１，６２，６３が設けられている。具体的には、中継層６ｂにコンタクトホール６３が設けられ、中継層６ｃに２つのコンタクトホール６１，６２が設けられている。コンタクトホール６１は、第１容量電極に接続される。コンタクトホール６１に対してコンタクトホール６２の方がＸ方向に長く、コンタクトホール６２は、第３容量電極と第４容量電極とに接続される共通コンタクトホールとして機能している。詳しくは後述する。
【００５５】
図７に示すように、容量線７は、Ｙ方向に延在する本線部７ａと、本線部７ａから図面上でＸ方向の左側に突出した突出部７ｂと、を有している。容量線７は、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。容量線７の本線部７ａは、平面視で半導体層３０ａに重なるように設けられている。Ｘ方向に隣り合う容量線７の間に、Ｘ方向に延在する中継層７ｃが設けられている。容量線７の突出部７ｂと、中継層７ｃとは、図６に示した、中継層６ｂ，６ｃと重なる位置に配置されている。突出部７ｂには中継層６ｃとの電気的な接続を図るためのコンタクトホール７１が設けられ、中継層７ｃには、中継層６ｂとの電気的接続を図るためのコンタクトホール７２が設けられている。また、中継層７ｃには、画素電極１５との電気的な接続を図るためのコンタクトホール８１が配置される。コンタクトホール８１は、中継層７ｃのＸ方向における中間位置で開口領域側にやや突出した部分に設けられている。つまり、容量線７、中継層７ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられている。
【００５６】
次に、図８、図９を参照して素子基板１０のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面構造を説明する。
図８に示すように、基材１０ｓ上には、まず、第１走査線３１が形成される。第１走査線３１は、例えば、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、第１走査線３１は、基材１０ｓ側から入射する戻り光を遮光すると共に、対向基板２０側から入射する入射光を反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では第１走査線３１はＷ−Ｓｉ（タングステンシリサイド）を用いて形成されている。第１走査線３１の膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００５７】
次に、第１走査線３１を覆う第１層間絶縁膜１１ａが形成される。第１層間絶縁膜１１ａは、この後に第１層間絶縁膜１１ａ上に半導体層３０ａが形成されることから、意図的に不純物が導入されていない、例えば酸化シリコン膜（None−doped  Silicate  Glass；ＮＳＧ膜）や窒化シリコン膜を用いて形成される。第１層間絶縁膜１１ａの形成方法としては、モノシラン（ＳｉＨ4）、２塩化シラン（ＳｉＣｌ2Ｈ2）、ＴＥＯＳ（テトラエトキシシラン）、アンモニアなどの処理ガスを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第１層間絶縁膜１１ａの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００５８】
続いて、第１層間絶縁膜１１ａ上に半導体層３０ａが形成される。半導体層３０ａは例えば減圧ＣＶＤ法などで堆積させた非晶質シリコン膜に結晶化が施されたポリシリコン膜からなる。ポリシリコン膜に、不純物イオンが選択的に注入されて、ソース領域３０ｓ、低濃度領域、チャネル領域３０ｃ、低濃度領域、ドレイン領域３０ｄを含むＬＤＤ（Lightly  Doped  Drain）構造が構築されている。半導体層３０ａの膜厚は例えば３０ｎｍ〜７０ｎｍである。
【００５９】
次に、半導体層３０ａを覆うゲート絶縁膜１１ｂが形成される。ゲート絶縁膜１１ｂは例えばシリコンの半導体膜を熱酸化して得られた第１酸化シリコン膜と、減圧ＣＶＤ法を用い７００℃から９００℃の高温条件で形成された第２酸化シリコン膜との二層構造となっている。ゲート絶縁膜１１ｂの膜厚は例えばおよそ５０ｎｍ〜１００ｎｍである。
【００６０】
ゲート絶縁膜１１ｂ上に第２走査線３２が形成される。第２走査線３２は、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、第２走査線３２は、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。導電性のポリシリコン膜は、減圧ＣＶＤ法で燐（Ｐ）がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行い、ポリシリコン膜中に燐原子が１×１０19個／ｃｍ3以上の濃度で含まれるように形成したものである。第２走査線３２は、前述したように、半導体層３０ａのチャネル領域３０ｃと平面視で重なるようにパターニングされる。本実施形態において、以降、導電性のポリシリコン膜は、上述したように、燐原子をドープすることで導電性が付与されたものを指すこととする。なお、ドープされる原子は燐（Ｐ）に限定されない。
【００６１】
次に、第２走査線３２を覆う第２層間絶縁膜１１ｃが形成される。第２層間絶縁膜１１ｃは、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ（Phospho  Silicate  Glass）膜、硼素を含むＢＳＧ（Boro  Silicate  Glass）膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ（Boro−phospho  Silicate  Glass）膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（テトラエチルポートレート）、ＴＭＯＰ（テトラメチルオキシフォスレート）などを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第２層間絶縁膜１１ｃの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００６２】
第２層間絶縁膜１１ｃ上に、３つの蓄積容量１６ａ，１６ｂ，１６ｃが積層して形成されて画素容量１６が構成される。３つの蓄積容量１６ａ，１６ｂ，１６ｃは、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍを含んで構成されている。第２層間絶縁膜１１ｃ上において、最初に設けられた蓄積容量１６ａは、誘電体膜１６ｅを挟んで対向配置された容量電極１６ｄと容量電極１６ｆとにより構成されている。２番目に設けられた蓄積容量１６ｂは、容量電極１６ｆに対して誘電体膜１６ｇを挟んで容量電極１６ｈを積層することにより構成されている。また、３番目に設けられた蓄積容量１６ｃは、容量電極１６ｋに対して誘電体膜１６ｎを挟んで容量電極１６ｍを積層することにより構成されている。第２層間絶縁膜１１ｃ上において、３番目に積層された容量電極１６ｈと４番目に積層された容量電極１６ｋとの間には、第３層間絶縁膜１１ｅが形成されている。そして、３つの蓄積容量１６ａ，１６ｂ，１６ｃ、すなわち画素容量１６を覆う第４層間絶縁膜１２が形成される。第３層間絶縁膜１１ｅ及び第４層間絶縁膜１２は、第２層間絶縁膜１１ｃと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。
【００６３】
５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのそれぞれは、例えば、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、導電性のポリシリコン膜を用い、膜厚が例えば２００ｎｍ〜５００ｎｍとなるように各容量電極を形成した。
【００６４】
以降、本実施形態では、３つの蓄積容量１６ａ，１６ｂ，１６ｃについて、基材１０ｓ上に積層される順に、第１蓄積容量１６ａ、第２蓄積容量１６ｂ、第３蓄積容量１６ｃと呼ぶこともある。同様に、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍについても、第１容量電極１６ｄ、第２容量電極１６ｆ、第３容量電極１６ｈ、第４容量電極１６ｋ、第５容量電極１６ｍと呼ぶこともある。また、一対の容量電極の間に形成される誘電体膜についても、基材１０ｓ上に積層される順に、第１誘電体膜１６ｅ、第２誘電体膜１６ｇ、第３誘電体膜１６ｎと呼ぶ。
【００６５】
これらの誘電体膜は、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いて形成することができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いて形成してもよい。さらには、これらの誘電体膜の中からいくつかを選択し、積層することにより形成してもよい。これらの誘電体膜の形成方法としては、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法などを挙げることができる。本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍとなるように各誘電体膜を形成した。酸化シリコン膜は、窒化シリコン膜に比べて高い絶縁性を有しているので、先に酸化シリコン膜を成膜してから窒化シリコン膜を積層している。
【００６６】
本実施形態において、第２容量電極１６ｆは、ゲート絶縁膜１１ｂ及び第２層間絶縁膜１１ｃを貫通するコンタクトホール３６を埋めるように形成され、半導体層３０ａのドレイン領域３０ｄに接続されている。詳しくは、第２容量電極１６ｆは、コンタクトホール３６を埋める第１導電層１６ｆ１と、第１導電層１６ｆ１に積層された第２導電層１６ｆ２とからなる。
【００６７】
また、第２容量電極１６ｆに対して第２誘電体膜１６ｇを介して積層された第３容量電極１６ｈには、コンタクトホール３６と平面視で重なる位置に開口１７が形成される。第３容量電極１６ｈを覆う第３層間絶縁膜１１ｅの上記開口１７と平面視で重なる部分に、第２導電層１６ｆ２に至る貫通孔が形成される。この貫通孔の内部を被覆するように導電膜と誘電体膜と導電膜とが順次成膜されてパターニングされる。これにより、第３誘電体膜１６ｎを介して第４容量電極１６ｋと第５容量電極１６ｍとが対向配置されてなる第３蓄積容量１６ｃ及びコンタクトホール３７が形成される。コンタクトホール３７は、第３蓄積容量１６ｃの一部であって、コンタクトホール３７により、偶数番目の第２容量電極１６ｆと第４容量電極１６ｋとが電気的に接続される。本実施形態のコンタクトホール３７は、本発明の容量電極コンタクト部の一例である。
【００６８】
図８に示すように、第３蓄積容量１６ｃを覆うように第４層間絶縁膜１２が形成される。そして、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２層間絶縁膜１１ｃ、ゲート絶縁膜１１ｂを貫通して半導体層３０ａのソース領域３０ｓに至る貫通孔が形成される。第４層間絶縁膜１２を覆うと共に当該貫通孔の内部を被覆するように導電膜が成膜され、この導電膜をパターニングすることにより、データ線６ａとコンタクトホール３５とが形成される。つまり、データ線６ａはコンタクトホール３５を介して半導体層３０ａのソース領域３０ｓに接続される。
【００６９】
一方で、図９に示すように、第４層間絶縁膜１２には、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのうち、奇数番目に積層された、第１容量電極１６ｄと、第３容量電極１６ｈ及び第５容量電極１６ｍとに至る２つの貫通孔が形成される。この２つの貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層６ｃとコンタクトホール６１，６２とが形成される。また、第４層間絶縁膜１２には、第４容量電極１６ｋに至る貫通孔が形成され、この貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層６ｂとコンタクトホール６３とが形成される。
【００７０】
なお、コンタクトホール６１が接続される第１容量電極１６ｄの端部を部分的に覆う部分絶縁膜１１ｄが形成される。部分絶縁膜１１ｄは、第１容量電極１６ｄ上に積層される第１誘電体膜１６ｅ、第２容量電極１６ｆ、第２誘電体膜１６ｇ、第３容量電極１６ｈのパターニングにおいて、第１容量電極１６ｄの上記端部がエッチングされるなどの不具合を防止するために設けられている。同様に、コンタクトホール６３が接続される第４容量電極１６ｋの端部を部分的に覆う部分絶縁膜１１ｆが形成される。部分絶縁膜１１ｆは、第４容量電極１６ｋ上に積層される第３誘電体膜１６ｎ、第５容量電極１６ｍのパターニングにおいて、第４容量電極１６ｋの上記端部がエッチングされるなどの不具合を防止するために設けられている。
【００７１】
上述したように、第４容量電極１６ｋはコンタクトホール３７を介して第２容量電極１６ｆと接続されている。つまり、第４容量電極１６ｋは、容量電極コンタクト部であるコンタクトホール３７と、第２容量電極１６ｆと、ドレインコンタクト部であるコンタクトホール３６とを介して、半導体層３０ａのドレイン領域３０ｄに接続されている。
【００７２】
そして、第３蓄積容量１６ｃを覆う第４層間絶縁膜１２上に、データ線６ａ、中継層６ｂ，６ｃが形成される。データ線６ａ、中継層６ｂ，６ｃは、例えば、アルミニウム合金膜、アルミニウム膜と窒化チタン膜との積層膜などの低抵抗な導電膜を用いて形成される。中継層６ｃは、コンタクトホール６１，６２に繋がっている。第３容量電極１６ｈと第５容量電極１６ｍとは、共通コンタクトホールであるコンタクトホール６２によって電気的に接続される。コンタクトホール６１は、第１容量電極１６ｄと電気的に接続されている。したがって、第１容量電極１６ｄは、奇数番目の第３容量電極１６ｈ及び第５容量電極１６ｍと電気的に接続される。
【００７３】
図８及び図９に示すように、データ線６ａ、中継層６ｂ，６ｃを覆う第５層間絶縁膜１３が形成される。第５層間絶縁膜１３もまた、第２層間絶縁膜１１ｃと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。形成された第５層間絶縁膜１３の表面は、下層の配線層の影響を受けて凹凸が生ずることから、この後に形成される画素電極１５に当該凹凸の影響が及ばないように、例えばＣＭＰ処理などの平坦化処理が施される。
【００７４】
平坦化処理が施された第５層間絶縁膜１３には、中継層６ｃ，６ｂに至る２つの貫通孔が形成される。第５層間絶縁膜１３を覆うと共に当該２つの貫通孔の内部を被覆する導電膜が成膜されパターニングされて、容量線７を成す本線部７ａ及び突出部７ｂとコンタクトホール７１とが形成される。同様に、中継層７ｃとコンタクトホール７２とが形成される。つまり、第５層間絶縁膜１３上に容量線７と中継層７ｃとが形成され、容量線７はコンタクトホール７１を介して中継層６ｃに接続される。中継層７ｃはコンタクトホール７２を介して中継層６ｂに接続される。つまり、基材１０の第２層間絶縁膜１１ｃ上において、奇数番目に積層された第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍは、コンタクトホール６１，６２を介して中継層６ｃに接続され、さらにコンタクトホール７１を介して固定電位が与えられる容量線７に接続される。
【００７５】
容量線７、中継層７ｃを覆う第６層間絶縁膜１４が形成される。第６層間絶縁膜１４もまた、第２層間絶縁膜１１ｃと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第６層間絶縁膜１４には、中継層７ｃに至る貫通孔が形成される。第６層間絶縁膜１４を覆うと共に、当該貫通孔の内部を被覆するように、例えば、ＩＴＯ膜などの透明導電膜が成膜され、パターニングされて、画素電極１５とコンタクトホール８１とが形成される。画素電極１５は、コンタクトホール８１を介して中継層７ｃに接続される。
【００７６】
次に、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍの平面的な配置について、図１０〜図１３を参照して説明する。図１０は第１実施形態の第１容量電極の配置を示す概略平面図、図１１は第１実施形態の第２容量電極及び第３容量電極の配置を示す概略平面図、図１２は第１実施形態の第４容量電極の配置を示す概略平面図、図１３は第１実施形態の第５容量電極の配置を示す概略平面図である。なお、図１０〜図１３は１つの画素Ｐにおける第１〜第５容量電極の平面的な配置を示すものである。
【００７７】
図１０に示すように、第１容量電極１６ｄは、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように略十字状に形成される。第１容量電極１６ｄは、上記交差部と重なって幅広に形成された第１の部分１６ｄａを有している。また、第１の部分１６ｄａからＸ方向の右側に延びる第２の部分１６ｄｂと、第１の部分１６ｄａからＹ方向の下側に延びる第３の部分１６ｄｃと、第１の部分１６ｄａからＸ方向の左側に延びる第４の部分１６ｄｄと、第１の部分１６ｄａからＹ方向の上側に延びる第５の部分１６ｄｅと、を有している。第１の部分１６ｄａと、第３の部分１６ｄｃと、第５の部分１６ｄｅは、半導体層３０ａのチャネル領域３０ｃと、チャネル領域３０ｃを挟むソース領域３０ｓ及びドレイン領域３０ｄとに平面視で重なるように形成される。Ｘ方向に延在する第１容量電極１６ｄの第４の部分１６ｄｄの端部（図１０では左側の端部）を覆うように部分絶縁膜１１ｄが島状に形成される。部分絶縁膜１１ｄで覆われた部分に、後にコンタクトホール６１が形成される。なお、第１容量電極１６ｄのＹ方向に延びる第３の部分１６ｄｃは、ドレイン側のコンタクトホール３６と重ならないように配置される。同じく、第１容量電極１６ｄのＹ方向に延びる第５の部分１６ｄｅは、ソース側のコンタクトホール３５と重ならないように配置される。
【００７８】
図１１に示すように、第２容量電極１６ｆ及び第３容量電極１６ｈは、第１容量電極１６ｄと同様に、平面視で半導体層３０ａと重なるように略十字状に形成される。第２容量電極１６ｆ及び第３容量電極１６ｈのうち非開口領域の上記交差部と重なる部分からＹ方向の下側に延びる部分は、平面視で半導体層３０ａのドレイン領域３０ｄと重なるように形成される。第２容量電極１６ｆは、半導体層３０ａのドレイン領域３０ｓとの接続を図るコンタクトホール３６を埋める第１導電層１６ｆ１と、第１導電層１６ｆ１に接するように積層された第２導電層１６ｆ２とからなる。第３容量電極１６ｈにおいて、平面視でコンタクトホール３６と重なる部分には、四角形の開口１７が形成される。
【００７９】
第２容量電極１６ｆ及び第３容量電極１６ｈのうち非開口領域の上記交差部と重なる部分からＸ方向の左側に延びる部分１６ｈｄは、部分絶縁膜１１ｄに一部が掛かるものの、第１容量電極１６ｄと接続するコンタクトホール６１に掛からないように形成される。
【００８０】
第１容量電極１６ｄと第２容量電極１６ｆとの間に形成される第１誘電体膜１６ｅは、平面視で第２容量電極１６ｆと重なるように形成される。第２容量電極１６ｆと第３容量電極１６ｈとの間に形成される第２誘電体膜１６ｇは、第３容量電極１６ｈと重なるように形成される。つまり、第２誘電体膜１６ｇのコンタクトホール３６と重なる部分にも開口１７が形成される。よって、第１誘電体膜１６ｅ、第２容量電極１６ｆ、第２誘電体膜１６ｇ、第３容量電極１６ｈの外形は同じである。本実施形態では、第１容量電極１６ｄをパターニングして一部を部分絶縁膜１１ｄで覆った後に、誘電体膜、容量電極膜、誘電体膜、容量電極膜をこの順に積層して、得られた積層膜を一括パターニングすることで第１誘電体膜１６ｅ、第２容量電極１６ｆ、第２誘電体膜１６ｇ、第３容量電極１６ｈを形成した。さらに、第２誘電体膜１６ｇ及び第３容量電極１６ｈに例えばドライエッチングを施して開口１７を形成した。
【００８１】
後に、第３容量電極１６ｈのＸ方向の左側に延びる部分１６ｈｄには、第５容量電極１６ｍとの接続を図るコンタクトホール６２が形成される。
【００８２】
図１２に示すように、第４容量電極１６ｋもまた、平面視で半導体層３０ａと重なるように略十字状に形成される。第４容量電極１６ｋは、非開口領域の上記交差部と重なる第１の部分１６ｋａと、第１の部分１６ｋａからＸ方向の右側に延びる第２の部分１６ｋｂと、を有している。また、第１の部分１６ｋａからＹ方向の下側に延びる第３の部分１６ｋｃと、第１の部分１６ｋａからＸ方向の左側に延びる第４の部分１６ｋｄとを有している。第２の部分１６ｋｂの端部には、部分絶縁膜１１ｆが形成される。後に、部分絶縁膜１１ｆで覆われた第４容量電極１６ｋの第２の部分１６ｋｂに中継層６ｂとの接続を図るコンタクトホール６３が形成される。
【００８３】
第４容量電極１６ｋのＹ方向の下側に延びる第３の部分１６ｋｃは、ドレイン側のコンタクトホール３６と重なるように形成され、コンタクトホール３６に接続するコンタクトホール３７を構成する。
【００８４】
第４容量電極１６ｋの第１の部分１６ｋａからＸ方向の左側に延びる第４の部分１６ｋｄは、平面視でコンタクトホール６２に一部が掛かるように形成されるが、コンタクトホール６２と第４の部分１６ｋｄとの間に第３層間絶縁膜１１ｅが配置されるので、電気的には繋がらない。
【００８５】
図１３に示すように、第５容量電極１６ｍは第３誘電体膜１６ｎを介して第４容量電極１６ｋと対向するように、平面視で略十字状に形成される。第５容量電極１６ｍは、非開口領域の上記交差部と重なる第１の部分１６ｍａと、第１の部分１６ｍａからＸ方向の右側に延びる第２の部分１６ｍｂと、を有している。また、第１の部分１６ｍａからＹ方向の下側に延びる第３の部分１６ｍｃと、第１の部分１６ｍａからＸ方向の左側に延びる第４の部分１６ｍｄとを有している。Ｘ方向の右側に延びる第２の部分１６ｍｂは、部分絶縁膜１１ｆに一部が掛かるものの、コンタクトホール６３と重ならないように形成される。Ｙ方向の下側に延びる第３の部分１６ｍｃはコンタクトホール３７を被覆するように形成される。Ｘ方向の左側に延びる第４の部分１６ｍｄは、平面視でコンタクトホール６２に一部が掛かるように形成され、後にコンタクトホール６２を介して第３容量電極１６ｈと接続される。
【００８６】
本実施形態では、第４容量電極１６ｋ上に、誘電体膜、容量電極膜を順に積層して得られた積層膜を一括パターニングすることにより、第３誘電体膜１６ｎと、第５容量電極１６ｍとを形成した。したがって、第３誘電体膜１６ｎ及び第５容量電極１６ｍの平面視における外形は同一である。
【００８７】
このような素子基板１０の構造によれば、画素容量１６を構成する５つの容量電極のうち、第２容量電極１６ｆは、ドレインコンタクト部であるコンタクトホール３６を介して半導体層３０ａのドレイン領域３０ｄ（ＴＦＴ３０のドレイン）に接続されている。平面視でコンタクトホール３６の直上に第２容量電極１６ｆと第４容量電極１６ｋとの電気的な接続を図る容量電極コンタクト部であるコンタクトホール３７が設けられている。つまり、第２容量電極１６ｆと第４容量電極１６ｋとは、コンタクトホール３７とコンタクトホール３６とを介してＴＦＴ３０のドレインに接続されている。
【００８８】
画素電極１５は、コンタクトホール８１と、中継層７ｃと、コンタクトホール７２と、中継層６ｂと、コンタクトホール６３とを介して第４容量電極１６ｋに電気的に接続されている。すなわち、画素電極１５は、第４容量電極１６ｋと第２容量電極１６ｆとを経由してＴＦＴ３０のドレインに接続されている。
【００８９】
上記第１実施形態の液晶装置１００によれば、以下の効果が得られる。
（１）平面視でドレインコンタクト部としてのコンタクトホール３６に重なるように容量電極コンタクト部としてのコンタクトホール３７を設けることによって、これらのコンタクト部が設けられる範囲を小さくすることができる。つまり、ドレインコンタクト部に対応するＴＦＴ３０の半導体層３０ａの配置における自由度が向上して、画素Ｐが高精細となってもＴＦＴ３０と、３つの蓄積容量１６ａ，１６ｂ，１６ｃとを基材１０ｓ上に配置して、画素Ｐにおける画素容量１６の電気容量を確保し、安定した駆動状態を実現可能な電気光学装置としての液晶装置１００を提供できる。
【００９０】
（２）第２容量電極１６ｆは、第１導電層１６ｆ１と、第１導電層１６ｆ１に積層された第２導電層１６ｆ２とにより構成されている。ＴＦＴ３０のドレインに至るコンタクトホール３６は、第１導電層１６ｆ１で埋められ、第１導電層１６ｆ１に第２導電層１６ｆ２が積層されて第４容量電極１６ｋと電気的に接続されている。したがって、第２容量電極１６ｆの上層に形成される第３容量電極１６ｈのパターニングにおいて、例えば第２導電層１６ｆ２の一部が欠損したとしても、ＴＦＴ３０のドレインと第２容量電極１６ｆの電気的な接続を確保しつつ、第２容量電極１６ｆと第４容量電極１６ｋとの電気的な接続を安定して確保することができる。
また、ドレイン側のコンタクトホール３６内には、第２容量電極１６ｆのみが存在し、当該コンタクトホール３６内に誘電体膜を介して一対の容量電極が配置されていない。よって、当該コンタクトホール３６内に蓄積容量を構築する場合に比べて、基材１０ｓ上に少なくとも３つの蓄積容量１６ａ，１６ｂ，１６ｃを歩留りよく構築可能である。
【００９１】
（３）第１容量電極１６ｄの上に、誘電体膜、容量電極膜、誘電体膜、容量電極膜をこの順で積層して得られた積層膜を一括パターニングして、第１誘電体膜１６ｅ、第２容量電極１６ｆ、第２誘電体膜１６ｇ、第３容量電極１６ｈが形成されている。したがって、第１蓄積容量１６ａと第２蓄積容量１６ｂとの間に絶縁膜を設けずに、第１蓄積容量１６ａと第２蓄積容量１６ｂとが重畳された状態となっているため、３つの蓄積容量１６ａ，１６ｂ，１６ｃを含む画素容量１６の構成を簡略化できる。
【００９２】
（第２実施形態）
次に、第２実施形態の電気光学装置について、上記第１実施形態と同様に液晶装置を例に挙げ、図１４〜図１８を参照して説明する。図１４は第２実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図１５は第２実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図１６は第２実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図１７は図１４のＣ−Ｃ’線に沿った第２実施形態の素子基板の構造を示す概略断面図、図１８は図１４のＤ−Ｄ’線に沿った第２実施形態の素子基板の構造を示す概略断面図である。第２実施形態の電気光学装置としての液晶装置は、上記第１実施形態の液晶装置１００と基本的には同じ構成を有するものであって、素子基板における５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍの配置を異ならせたものである。したがって、上記第１実施形態の液晶装置１００と同じ構成には同じ符号を付して詳細な説明は省略する。
【００９３】
本実施形態の液晶装置２００は、素子基板１０Ｂと対向基板２０との間に挟持された液晶層５０を有する。素子基板１０Ｂは、画素Ｐごとに設けられた、画素電極１５と、画素電極１５を駆動制御するトランジスターとしてのＴＦＴ３０と、３つの蓄積容量１６ａ，１６ｂ，１６ｃを含む画素容量１６とを有している。
【００９４】
図１４に示すように、素子基板１０ＢにおけるＴＦＴ３０と、ＴＦＴ３０のゲートに接続される走査線３の構成は、上記第１実施形態の液晶装置１００における素子基板１０と同じである。すなわち、走査線３は、Ｘ方向に隣り合う画素Ｐに跨ってＸ方向に延在する第１走査線３１（図１４では破線で図示）と、平面視で第１走査線３１に重なり合うように配置され、同じくＸ方向に延在する第２走査線３２（図１４では実線で図示）とを含んで構成されている。
【００９５】
第１走査線３１は、Ｘ方向に延在する本線部３１ａと、本線部３１ａの拡張部からＹ方向に突出した２つの突出部３１ｂ，３１ｃを有している。このような第１走査線３１を画素Ｐの配置ピッチに基づいて、Ｙ方向に所定の間隔を置いて配置することで、図４に示した格子状の非開口領域が構成されている。画素Ｐごとに設けられるＴＦＴ３０の半導体層３０ａは、画素Ｐの左下の角の第１走査線３１における突出部３１ｂ，３１ｃと重なる位置に配置され、Ｙ方向に延在している。
【００９６】
Ｙ方向に細長い半導体層３０ａは、ソース領域３０ｓと、チャネル領域３０ｃと、ドレイン領域３０ｄと、を有している。ソース領域３０ｓは、第１走査線３１の突出部３１ｂと重なっている。ドレイン領域３０ｄは、第１走査線３１の突出部３１ｃと重なっている。チャネル領域３０ｃは、ソース領域３０ｓとドレイン領域３０ｄとの間にある。ソース領域３０ｓはコンタクトホール３５を介してデータ線６ａ（図３参照）に電気的に接続される。ドレイン領域３０ｄは、コンタクトホール３６を介して画素電極１５や画素容量１６に電気的に接続される（図３参照）。
【００９７】
第２走査線３２は、Ｘ方向に延在する本線部３２ａと、Ｘ方向に間隔を置いて設けられた２つの拡張部３２ｂ，３２ｃと、２つの拡張部３２ｂ，３２ｃを繋ぐように配置されると共にＹ方向に突出した突出部３２ｇと、を有している。２つの拡張部３２ｂ，３２ｃには、第１走査線３１と、第２走査線３２とを電気的に接続させるためのコンタクトホール３３，３４が設けられている。つまり、コンタクトホール３３，３４によって電気的に接続された第１走査線３１と第２走査線３２とにより走査線３が構成されている。走査線３のうち、半導体層３０ａのチャネル領域３０ｃと重なるように配置された突出部３２ｇがＴＦＴ３０におけるゲート電極として機能する。
【００９８】
本実施形態の素子基板１０Ｂにおける各構成の構造を説明するため、図１４〜図１６では、コンタクトホール３５から半導体層３０ａに沿ってコンタクトホール３６に至る線分をＣ−Ｃ’線として示す。また、コンタクトホール３３、半導体層３０ａ、コンタクトホール３４を横断し、後述するコンタクトホール８１を通過して画素電極１５に至る線分をＤ−Ｄ’線として示す。なお、Ｄ−Ｄ’線は、説明の都合上、始点の位置が、図１４〜図１６において異なっている場合がある。
【００９９】
図１５に示すように、データ線６ａは、Ｙ方向に延在すると共に、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。Ｘ方向に隣り合うデータ線６ａの間に、Ｘ方向に沿って並ぶ、２つの中継層６ｂ，６ｃが設けられている。２つの中継層６ｂ，６ｃは、図１４に示した、走査線３の本線部３１ａ，３２ａと重なる位置に配置されている。つまり、データ線６ａ、中継層６ｂ，６ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられている。中継層６ｂ，６ｃには、後述する画素容量１６の容量電極との接続を図るためのコンタクトホール６４，６５，６６が設けられている。具体的には、中継層６ｂにコンタクトホール６６が設けられ、中継層６ｃに２つのコンタクトホール６４，６５が設けられている。コンタクトホール６５に対してコンタクトホール６４の方がＸ方向に長く、コンタクトホール６４は、第１容量電極１６ｄと第３容量電極１６ｈとに接続される共通コンタクトホールとして機能している。コンタクトホール６５は、第５容量電極１６ｍに接続されている。つまり、上記第１実施形態の素子基板１０に対して、本実施形態の素子基板１０Ｂは中継層６ｃにおけるコンタクトホール６４，６５の配置が異なっている。詳しくは後述する。
【０１００】
図１６に示すように、容量線７は、Ｙ方向に延在する本線部７ａと、本線部７ａから図面上でＸ方向の左側に突出した突出部７ｂと、を有している。容量線７は、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。容量線７の本線部７ａは、平面視で半導体層３０ａに重なるように設けられている。Ｘ方向に隣り合う容量線７の間に、Ｘ方向に延在する中継層７ｃが設けられている。容量線７の突出部７ｂと、中継層７ｃとは、図１５に示した、中継層６ｂ，６ｃと重なる位置に配置されている。突出部７ｂには中継層６ｃとの電気的な接続を図るためのコンタクトホール７１が設けられ、中継層７ｃには、中継層６ｂとの電気的接続を図るためのコンタクトホール７２が設けられている。また、中継層７ｃには、画素電極１５との電気的な接続を図るためのコンタクトホール８１が配置される。つまり、容量線７、中継層７ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられ、上記第１実施形態の構成と同じである。
【０１０１】
次に、図１７、図１８を参照して素子基板１０ＢのＣ−Ｃ’線及びＤ−Ｄ’線に沿った断面構造を説明する。ここでは、上記第１実施形態の素子基板１０と構造的に異なる部分を重点的に説明する。
【０１０２】
図１７に示すように、素子基板１０Ｂの基材１０ｓ上には、まず、第１走査線３１が形成される。第１走査線３１に用いられる導電性の材料は、上記第１実施形態にて説明したとおり、例えば、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどの中から選ばれ、本実施形態でも、第１走査線３１は、遮光性を有するＷ−Ｓｉ（タングステンシリサイド）を用いて形成されている。第１走査線３１の膜厚は例えば２００ｎｍ〜５００ｎｍである。
【０１０３】
次に、第１走査線３１を覆う第１層間絶縁膜１１ａがＮＳＧ膜や窒化シリコン膜を用いて形成される。第１層間絶縁膜１１ａの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【０１０４】
続いて、第１層間絶縁膜１１ａ上に半導体層３０ａが形成される。半導体層３０ａは例えばポリシリコン膜であって、不純物イオンが選択的に注入されて、ソース領域３０ｓ、低濃度領域、チャネル領域３０ｃ、低濃度領域、ドレイン領域３０ｄを含むＬＤＤ（Lightly  Doped  Drain）構造が構築されている。半導体層３０ａの膜厚は例えば３０ｎｍ〜７０ｎｍである。
【０１０５】
次に、半導体層３０ａを覆うゲート絶縁膜１１ｂが形成される。ゲート絶縁膜１１ｂは上記第１実施形態で説明したように第１酸化シリコン膜と第２酸化シリコン膜とからなりの膜厚は例えばおよそ５０ｎｍ〜１００ｎｍである。
【０１０６】
ゲート絶縁膜１１ｂ上に第２走査線３２が形成される。第２走査線３２は、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、第２走査線３２は、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。第２走査線３２は、前述したように、半導体層３０ａのチャネル領域３０ｃと平面視で重なるようにパターニングされ、ＴＦＴ３０のゲート電極として機能する。
【０１０７】
次に、第２走査線３２を覆う第２層間絶縁膜１１ｃが形成される。第２層間絶縁膜１１ｃは、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ膜、硼素を含むＢＳＧ膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第２層間絶縁膜１１ｃの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【０１０８】
第２層間絶縁膜１１ｃ上に、３つの蓄積容量１６ａ，１６ｂ，１６ｃが積層して形成されて画素容量１６が構成される。３つの蓄積容量１６ａ，１６ｂ，１６ｃは、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍを含んで構成されている。第２層間絶縁膜１１ｃ上において、第１蓄積容量１６ａは、第１誘電体膜１６ｅを挟んで対向配置された第１容量電極１６ｄと第２容量電極１６ｆとにより構成されている。第２蓄積容量１６ｂは、第２誘電体膜１６ｇを挟んで対向配置された第３容量電極１６ｈと第４容量電極１６ｋとにより構成されている。第４容量電極１６ｋに対して第３誘電体膜１６ｎを挟んで第５容量電極１６ｍを積層することにより第３蓄積容量１６ｃが構成されている。第１蓄積容量１６ａと第２蓄積容量１６ｂとの間、すなわち第２容量電極１６ｆと第３容量電極１６ｈとの間に、第３層間絶縁膜１１ｅが形成されている。そして、３つの蓄積容量１６ａ，１６ｂ，１６ｃ、すなわち画素容量１６を覆う第４層間絶縁膜１２が形成される。第３層間絶縁膜１１ｅ及び第４層間絶縁膜１２は、第２層間絶縁膜１１ｃと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。
【０１０９】
５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのそれぞれは、例えば、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができ、本実施形態においても、導電性のポリシリコン膜を用い、膜厚が例えば２００ｎｍ〜５００ｎｍとなるように各容量電極が形成されている。
【０１１０】
第１蓄積容量１６ａの第２容量電極１６ｆは、ゲート絶縁膜１１ｂ及び第２層間絶縁膜１１ｃを貫通するコンタクトホール３６を埋める第１導電層１６ｆ１と、第１導電層１６ｆ１に積層された第２導電層１６ｆ２とからなる。
【０１１１】
また、コンタクトホール３６と平面視で重なる位置に第３層間絶縁膜１１ｅを貫通する貫通孔が設けられ、この貫通孔を被覆するように第４容量電極１６ｋを形成することによって、第２容量電極１６ｆと第４容量電極１６ｋとを接続するコンタクトホール３７が形成される。そして、コンタクトホール３７を含む第４容量電極１６ｋ上に、誘電体膜と導電膜とが順次成膜されてパターニングされ、第３誘電体膜１６ｎを介して第４容量電極１６ｋと第５容量電極１６ｍとが対向配置されてなる第３蓄積容量１６ｃが形成される。上記第１実施形態では、第２容量電極１６ｆに積層された第２誘電体膜１６ｇと第３容量電極１６ｈとに開口１７を形成してから、開口１７を覆う第３層間絶縁膜１１ｅに貫通孔を形成した。これに比べると、本実施形態の方が第２容量電極１６ｆと第４容量電極１６ｋとの電気的な接続を図るコンタクトホール３７を容易に形成することができる。
【０１１２】
図１７に示すように、第３蓄積容量１６ｃを覆うように第４層間絶縁膜１２が形成される。そして、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２層間絶縁膜１１ｃ、ゲート絶縁膜１１ｂを貫通して半導体層３０ａのソース領域３０ｓに至る貫通孔が形成される。第４層間絶縁膜１２を覆うと共に当該貫通孔の内部を被覆するように導電膜が成膜され、この導電膜をパターニングすることにより、データ線６ａとコンタクトホール３５とが形成される。つまり、データ線６ａはコンタクトホール３５を介して半導体層３０ａのソース領域３０ｓに接続される。
【０１１３】
一方で、図１８に示すように、第４層間絶縁膜１２には、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのうち、奇数番目に積層された、第１容量電極１６ｄ及び第３容量電極１６ｈと、第５容量電極１６ｍとに至る２つの貫通孔が形成される。この２つの貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層６ｃとコンタクトホール６４，６５とが形成される。また、第４層間絶縁膜１２及び第３層間絶縁膜１１ｅには、第２容量電極１６ｆに至る貫通孔が形成され、この貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層６ｂとコンタクトホール６６とが形成される。
【０１１４】
なお、コンタクトホール６４が接続される第１容量電極１６ｄの端部を部分的に覆う部分絶縁膜１１ｄと、同じくコンタクトホール６４が接続される第３容量電極１６ｈの端部を部分的に覆う部分絶縁膜１１ｆと、が形成される。部分絶縁膜１１ｄは、第１容量電極１６ｄ上に積層される第１誘電体膜１６ｅ、第２容量電極１６ｆのパターニングにおいて、第１容量電極１６ｄの上記端部がエッチングされるなどの不具合を防止するために設けられている。部分絶縁膜１１ｆは、第３容量電極１６ｈ上に積層される第２誘電体膜１６ｇ、第４容量電極１６ｋ、第３誘電体膜１６ｎ、第５容量電極１６ｍのパターニングにおいて、第３容量電極１６ｈの上記端部がエッチングされるなどの不具合を防止するために設けられている。
【０１１５】
データ線６ａ、中継層６ｂ，６ｃは、例えば、アルミニウム合金膜、アルミニウム膜と窒化チタン膜との積層膜などの低抵抗な導電膜を用いて形成される。第１容量電極１６ｄと第３容量電極１６ｈとは、共通コンタクトホールであるコンタクトホール６４によって中継層６ｃに接続される。第５容量電極１６ｍは、コンタクトホール６５によって中継層６ｃに接続される。言い換えれば、第１容量電極１６ｄと第３容量電極１６ｈと第５容量電極１６ｍとは、コンタクトホール６４，６５と中継層６ｃとによって電気的に接続される。
【０１１６】
図１７及び図１８に示すように、データ線６ａ、中継層６ｂ，６ｃを覆う第５層間絶縁膜１３が形成される。第５層間絶縁膜１３もまた、第２層間絶縁膜１１ｃと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。形成された第５層間絶縁膜１３の表面には、例えばＣＭＰ処理などの平坦化処理が施される。
【０１１７】
平坦化処理が施された第５層間絶縁膜１３には、中継層６ｃ，６ｂに至る２つの貫通孔が形成される。第５層間絶縁膜１３を覆うと共に当該２つの貫通孔の内部を被覆する導電膜が成膜されパターニングされて、容量線７を成す本線部７ａ及び突出部７ｂとコンタクトホール７１とが形成される。同様に、中継層７ｃとコンタクトホール７２とが形成される。つまり、第５層間絶縁膜１３上に容量線７と中継層７ｃとが形成され、容量線７はコンタクトホール７１を介して中継層６ｃに接続される。中継層７ｃはコンタクトホール７２を介して中継層６ｂに接続される。
【０１１８】
容量線７、中継層７ｃを覆う第６層間絶縁膜１４が形成される。第６層間絶縁膜１４もまた、第２層間絶縁膜１１ｃと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第６層間絶縁膜１４には、中継層７ｃに至る貫通孔が形成される。第６層間絶縁膜１４を覆うと共に、当該貫通孔の内部を被覆するように、例えば、ＩＴＯ膜などの透明導電膜が成膜され、パターニングされて、画素電極１５とコンタクトホール８１とが形成される。画素電極１５は、コンタクトホール８１を介して中継層７ｃに接続される。
【０１１９】
次に、本実施形態における５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍの平面的な配置について、図１９〜図２２を参照して説明する。図１９は第２実施形態における第１容量電極の配置を示す概略平面図、図２０は第２実施形態における第２容量電極の配置を示す概略平面図、図２１は第２実施形態における第３容量電極の配置を示す概略平面図、図２２は第２実施形態における第４容量電極及び第５容量電極の配置を示す概略平面図である。なお、図１９〜図２２は１つの画素Ｐにおける第１〜第５容量電極の平面的な配置を示すものである。
【０１２０】
図１９に示すように、第１容量電極１６ｄは、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように略十字状に形成される。第１容量電極１６ｄは、上記交差部と重なって幅広に形成された第１の部分１６ｄａを有している。また、第１の部分１６ｄａからＸ方向の右側に延びる第２の部分１６ｄｂと、第１の部分１６ｄａからＹ方向の下側に延びる第３の部分１６ｄｃと、第１の部分１６ｄａからＸ方向の左側に延びる第４の部分１６ｄｄと、第１の部分１６ｄａからＹ方向の上側に延びる第５の部分１６ｄｅと、を有している。第１の部分１６ｄａと、第３の部分１６ｄｃと、第５の部分１６ｄｅは、半導体層３０ａのチャネル領域３０ｃと、チャネル領域３０ｃを挟むソース領域３０ｓ及びドレイン領域３０ｄとに平面視で重なるように形成される。Ｘ方向に延在する第１容量電極１６ｄの第４の部分１６ｄｄの端部（図１９では左側の端部）を覆うように部分絶縁膜１１ｄが島状に形成される。部分絶縁膜１１ｄで覆われた部分に、後にコンタクトホール６４が形成される。なお、第１容量電極１６ｄのＹ方向に延びる第３の部分１６ｄｃは、ドレイン側のコンタクトホール３６と重ならないように配置される。同じく、第１容量電極１６ｄのＹ方向に延びる第５の部分１６ｄｅは、ソース側のコンタクトホール３５と重ならないように配置される。つまり、本実施形態における第１容量電極１６ｄの配置は、共通コンタクトホールであるコンタクトホール６４に対応して配置される部分絶縁膜１１ｄの形成範囲を除いて、上記第１実施形態とほぼ同じである。
【０１２１】
図２０に示すように、第２容量電極１６ｆは、第１容量電極１６ｄと同様に、平面視で半導体層３０ａと重なるように略十字状に形成される。ただし、第２容量電極１６ｆのうち非開口領域の上記交差部と重なる部分からＹ方向の下側に延びる部分は、平面視で半導体層３０ａのドレイン領域３０ｄと重なるように形成される。第２容量電極１６ｆは、半導体層３０ａのドレイン領域３０ｓとの接続を図るコンタクトホール３６を埋める第１導電層１６ｆ１と、第１導電層１６ｆ１に接するように積層された第２導電層１６ｆ２とからなる。
【０１２２】
第２容量電極１６ｆのうち非開口領域の上記交差部と重なる部分からＸ方向の左側に延びる部分は、部分絶縁膜１１ｄに一部が掛かるように形成される。
【０１２３】
第１容量電極１６ｄと第２容量電極１６ｆとの間に形成される第１誘電体膜１６ｅは、平面視で第２容量電極１６ｆと重なるように形成される。第１誘電体膜１６ｅ、第２容量電極１６ｆの平面視における外形は同じである。本実施形態では、第１容量電極１６ｄをパターニングして一部を部分絶縁膜１１ｄで覆った後に、誘電体膜、容量電極膜をこの順に積層して、得られた積層膜を一括パターニングすることで第１誘電体膜１６ｅ、第２容量電極１６ｆを形成した。
【０１２４】
第１容量電極１６ｄと第３容量電極１６ｈとの接続を図るコンタクトホール６４は、平面視で部分絶縁膜１１ｄと第２容量電極１６ｆの一部とに掛かるように形成される。
【０１２５】
図２１に示すように、第３容量電極１６ｈもまた、平面視で半導体層３０ａと重なるように略十字状に形成される。第３容量電極１６ｈは、非開口領域の上記交差部と重なる第１の部分１６ｈａと、第１の部分１６ｈａからＸ方向の右側に延びる第２の部分１６ｈｂと、を有している。また、第１の部分１６ｈａからＹ方向の下側に延びる第３の部分１６ｈｃと、第１の部分１６ｈａからＸ方向の左側に延びる第４の部分１６ｈｄとを有している。第２の部分１６ｈｂは、後に形成されるコンタクトホール６６に掛からないように形成される。第３の部分１６ｈｃは、平面視でコンタクトホール３６に掛からないように形成される。第４の部分１６ｈｄの端部を覆う部分絶縁膜１１ｆが形成される。後に、前述した部分絶縁膜１１ｄで覆われた第１容量電極１６ｄの第４の部分１６ｄｄ、及び部分絶縁膜１１ｆで覆われた第３容量電極１６ｈの第４の部分１６ｈｄと、中継層６ｃとの接続を図るコンタクトホール６４が形成される。
【０１２６】
図２２に示すように、第３容量電極１６ｈに対して第２誘電体膜１６ｇを挟んで対向配置される第４容量電極１６ｋ、及び第４容量電極１６ｋに対して第３誘電体膜１６ｎを挟んで対向配置される第５容量電極１６ｍは、第３容量電極１６ｈと同様に、平面視で略十字状に形成される。第４容量電極１６ｋは、非開口領域の上記交差部と重なる第１の部分１６ｋａと、第１の部分１６ｋａからＸ方向の右側に延びる第２の部分１６ｋｂと、を有している。また、第１の部分１６ｋａからＹ方向の下側に延びる第３の部分１６ｋｃと、第１の部分１６ｋａからＸ方向の左側に延びる第４の部分１６ｋｄとを有している。第４容量電極１６ｋと同様に、第５容量電極１６ｍは、非開口領域の上記交差部と重なる第１の部分１６ｍａと、第１の部分１６ｍａからＸ方向の右側に延びる第２の部分１６ｍｂと、を有している。また、第１の部分１６ｍａからＹ方向の下側に延びる第３の部分１６ｍｃと、第１の部分１６ｍａからＸ方向の左側に延びる第４の部分１６ｍｄとを有している。
【０１２７】
Ｘ方向の右側に延びる第２の部分１６ｋｂ，１６ｍｂは、後に形成されるコンタクトホール６６と重ならないように形成される。Ｙ方向の下側に延びる第３の部分１６ｋｃ，１６ｍｃはコンタクトホール３７を被覆するように形成される。Ｘ方向の左側に延びる第４の部分１６ｋｄ，１６ｍｄは、平面視で部分絶縁膜１１ｆに一部が掛かるように形成される。第５容量電極１６ｍの第４の部分１６ｍｄは、後にコンタクトホール６５を介して中継層６ｃと接続される。
【０１２８】
本実施形態では、第３容量電極１６ｈ上に、誘電体膜、容量電極膜、誘電体膜、容量電極膜を順に積層して得られた積層膜を一括パターニングすることにより、第２誘電体膜１６ｇと、第４容量電極１６ｋと、第３誘電体膜１６ｎと、第５容量電極１６ｍとを形成した。したがって、第２誘電体膜１６ｇ、第４容量電極１６ｋ、第３誘電体膜１６ｎ、第５容量電極１６ｍの平面視における外形は同一である。
【０１２９】
このような素子基板１０Ｂの構造によれば、画素容量１６を構成する５つの容量電極のうち、第２容量電極１６ｆは、ドレインコンタクト部であるコンタクトホール３６を介して半導体層３０ａのドレイン領域３０ｄ（ＴＦＴ３０のドレイン）に接続されている。平面視でコンタクトホール３６の直上に第２容量電極１６ｆと第４容量電極１６ｋとの電気的な接続を図る容量電極コンタクト部であるコンタクトホール３７が設けられている。つまり、第２容量電極１６ｆと第４容量電極１６ｋとは、コンタクトホール３７とコンタクトホール３６とを介してＴＦＴ３０のドレインに接続されている。
【０１３０】
画素電極１５は、コンタクトホール８１と、中継層７ｃと、コンタクトホール７２と、中継層６ｂと、コンタクトホール６６と、第２容量電極１６ｆとを経由してＴＦＴ３０のドレインに接続されている。
【０１３１】
上記第２実施形態の液晶装置２００によれば、上記第１実施形態の効果（１）と（２）に加えて以下の効果が得られる。
（４）第３容量電極１６ｈの上に、誘電体膜、容量電極膜、誘電体膜、容量電極膜をこの順で積層して得られた積層膜を一括パターニングして、第２誘電体膜１６ｇ、第４容量電極１６ｋ、第３誘電体膜１６ｎ、第５容量電極１６ｍが形成されている。したがって、第２蓄積容量１６ｂと第３蓄積容量１６ｃとの間に絶縁膜を設けずに、第２蓄積容量１６ｂと第３蓄積容量１６ｃとが重畳された状態となっているため、３つの蓄積容量１６ａ，１６ｂ，１６ｃを含む画素容量１６の構成を簡略化できる。
【０１３２】
（５）第２容量電極１６ｆと第４容量電極１６ｋとの電気的な接続を図る容量電極コンタクト部としてのコンタクトホール３７は、第２容量電極１６ｆを覆う第３層間絶縁膜１１ｅを貫通する貫通孔を第４容量電極１６ｋで被覆することで形成されている。したがって、上記第１実施形態のように、ドレイン側のコンタクトホール３６と平面視で重なる第２誘電体膜１６ｇと第３容量電極１６ｈとに開口１７を形成する必要がないので、容易に第２容量電極１６ｆと第４容量電極１６ｋとを接続することができる。
【０１３３】
（第３実施形態）
次に、上記第１及び第２実施形態の電気光学装置としての液晶装置を適用可能な電子機器として、投射型表示装置（液晶プロジェクター）を例に挙げて説明する。図２３は電子機器としての投射型表示装置の構成を示す概略図である。
【０１３４】
図２３に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、を備えている。また、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、を備えている。さらに、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７と、を備えている。
【０１３５】
偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。
【０１３６】
ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。
【０１３７】
ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。
【０１３８】
液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。
【０１３９】
液晶ライトバルブ１２１０は、上記第１実施形態の液晶装置１００（図１参照）が適用されたものである。液晶装置１００の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。
【０１４０】
このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０として、上記第１実施形態の液晶装置１００が用いられており、画素回路における画素容量１６は３つの蓄積容量１６ａ，１６ｂ，１６ｃを含んで構成されていることから、従来に比べて画素容量１６の容量値を確保し易くなっている。つまり、高精細な画像を投射するために画素Ｐを小さくして表示領域Ｅに高密度に配置したとしても、画素電極１５に与えられる電位を所定の時間保持することが可能となり、高品位な画像を投射可能な投射型表示装置１０００を提供することができる。なお、液晶ライトバルブ１２１０，１２２０，１２３０として、上記第２実施形態の液晶装置２００を採用しても同様な効果が得られる。
【０１４１】
なお、本実施形態の投射型表示装置１０００では、超高圧水銀灯やハロゲンランプなどの白色光源を用いたが、これに限定されるものではない。例えば、赤色光（Ｒ）、緑色光（Ｇ）、青色光（Ｂ）のそれぞれに対応した例えばレーザー光源やＬＥＤなどの固体光源を用いてもよい。
【０１４２】
本発明は、上記した実施形態に限られるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【０１４３】
（変形例１）上記第１実施形態及び上記第２実施形態の画素Ｐにおいて、画素容量１６は、３つの蓄積容量１６ａ，１６ｂ，１６ｃを含む構成としたが、蓄積容量の数は４つ以上であってもよい。言い換えれば、容量電極の数は６つ以上であっても本発明を適用することが可能である。
【０１４４】
（変形例２）上記第１実施形態の液晶装置１００、上記第２実施形態の液晶装置２００のいずれかが適用される電子機器は、投射型表示装置１０００に限定されない。例えば、液晶装置の対向基板２０において、少なくとも赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応するカラーフィルターを有し、液晶ライトバルブを単板構成としてもよい。また、例えば、投射型のＨＵＤ（ヘッドアップディスプレイ）や、ＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として液晶装置１００，２００のいずれかを好適に用いることができる。
【０１４５】
（変形例３）上記第１実施形態及び上記第２実施形態の画素Ｐにおいて、並列接続された少なくとも３つの蓄積容量を含む本発明の構成を適用可能な電気光学装置は、液晶装置に限定されない。例えば、画素Ｐに発光素子としての有機ＥＬ素子を備えた有機ＥＬ装置にも適用可能である。
【符号の説明】
【０１４６】
１０…素子基板、１０ｓ…基板としての基材、１６…画素容量、１６ａ…第１蓄積容量、１６ｂ…第２蓄積容量、１６ｃ…第３蓄積容量、１６ｄ…第１容量電極、１６ｅ…第１誘電体膜、１６ｆ…第２容量電極、１６ｆ１…第１導電層、１６ｆ２…第２導電層、１６ｇ…第２誘電体膜、１６ｈ…第３容量電極、１６ｋ…第４容量電極、１６ｎ…第３誘電体膜、１６ｍ…第５容量電極、３０…薄膜トランジスター（ＴＦＴ）、３６…ドレインコンタクト部としてのコンタクトホール、３７…容量電極コンタクト部としてのコンタクトホール、１００，２００…電気光学装置としての液晶装置、１０００…電子機器としての投射型表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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