(57)【要約】【課題】メモリセルに記憶されたデータの救済能力を向上する。【解決手段】実施形態のメモリシステム１は、半導体メモリ１０とメモリコントローラ２０とを含む。半導体メモリ１０は、複数の第１及び第２メモリセルと、複数の第１及び第２メモリセルにそれぞれ接続された複数の第１及び第２ビット線と、複数の第１及び第２メモリセルのそれぞれに接続されたワード線と、ドライバとを含む。メモリコントローラ２０が、第１動作の実行を指示する第１コマンドと読み出し動作の実行を指示する第２コマンドとを含むコマンドセットを半導体メモリ１０に送信すると、半導体メモリ１０は第１動作を実行する。第１動作においてドライバは、ワード線に対して、複数種類の第１読み出し電圧と、複数種類の第１読み出し電圧のうちの一つと、複数種類の第２読み出し電圧と、複数種類の第２読み出し電圧のうちの一つとを順に印加する。【選択図】図１３
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【特許請求の範囲】
【請求項１】
各々が閾値電圧に基づいてデータを記憶する複数の第１メモリセルと、前記複数の第１メモリセルに接続された複数の第１ビット線と、各々が前記閾値電圧に基づいてデータを記憶する複数の第２メモリセルと、前記複数の第２メモリセルに接続された複数の第２ビット線と、前記複数の第１及び第２メモリセルのそれぞれに接続されたワード線と、前記ワード線に電圧を印加するドライバと、を含む半導体メモリと、
前記半導体メモリを制御するメモリコントローラと、
を備え、
前記メモリコントローラが、第１動作の実行を指示する第１コマンドと読み出し動作の実行を指示する第２コマンドとを含むコマンドセットを前記半導体メモリに送信すると、前記半導体メモリが第１動作を実行し、
前記第１動作において、前記ドライバは、前記ワード線に対して、
複数種類の第１読み出し電圧と、
前記複数種類の第１読み出し電圧のうちの一つと、
複数種類の第２読み出し電圧と、
前記複数種類の第２読み出し電圧のうちの一つと、を順に印加する、メモリシステム。
【請求項２】
前記複数種類の第１読み出し電圧と、前記複数種類の第２読み出し電圧とは同じである、
請求項１に記載のメモリシステム。
【請求項３】
前記複数種類の第１読み出し電圧のうちの前記一つと、前記複数種類の第２読み出し電圧のうちの前記一つとは異なる、
請求項２に記載のメモリシステム。
【請求項４】
前記半導体メモリは、前記ワード線と前記ドライバとの間を電気的に接続し、且つ前記ワード線上に設けられたコンタクトプラグをさらに含み、
前記複数の第１メモリセルのうち前記コンタクトプラグから最も離れている第１メモリセルと前記コンタクトプラグとの間隔は、前記複数の第２メモリセルのうち前記コンタクトプラグに最も近い第２メモリセルと前記コンタクトプラグとの間隔よりも狭い、
請求項１乃至請求項３のいずれか１項に記載のメモリシステム。
【請求項５】
前記第１動作が終了すると前記半導体メモリは、前記メモリコントローラの制御に基づいて、前記複数種類の第１読み出し電圧のうちの前記一つによって前記複数の第１メモリセルから読み出されたデータと、前記複数種類の第２読み出し電圧のうちの前記一つによって前記複数の第２メモリセルから読み出されたデータとを前記メモリコントローラに出力する、
請求項１乃至請求項４のいずれか１項に記載のメモリシステム。
【請求項６】
前記複数種類の第１読み出し電圧のうちの前記一つによって前記複数の第１メモリセルから読み出されたデータと、前記複数種類の第２読み出し電圧のうちの前記一つによって前記複数の第２メモリセルから読み出されたデータとのそれぞれは、複数ビットのデータと前記複数ビットのデータに対応するパリティとの組を含む、
請求項５に記載のメモリシステム。
【請求項７】
前記メモリコントローラは、読み出しデータのエラー訂正をする第１回路を含み、
前記第１回路が前記半導体メモリから受信した読み出しデータのエラー訂正に失敗した場合に、前記メモリコントローラは前記コマンドセットを前記半導体メモリに送信する、
請求項１乃至請求項６のいずれか１項に記載のメモリシステム。
【請求項８】
前記第１動作において前記ドライバが前記複数種類の第１読み出し電圧及び前記複数種類の第２読み出し電圧を印加する動作は、前記複数の第１メモリセル又は前記複数の第２メモリセルの閾値電圧の分布に対応する最適な読み出し電圧を判定する読み出し動作である、
請求項１乃至請求項７のいずれか１項に記載のメモリシステム。
【請求項９】
前記半導体メモリは、各々が閾値電圧に基づいてデータを記憶し、前記ワード線に接続された複数の第３メモリセルをさらに含み、
前記第１動作において、前記ドライバは、前記複数種類の第２読み出し電圧のうちの前記一つを印加した後に、複数種類の第３読み出し電圧と、前記複数種類の第３読み出し電圧のうちの一つと、を順に印加する、
請求項１乃至請求項８のいずれか１項に記載のメモリシステム。
【請求項１０】
前記第１動作が終了すると前記半導体メモリは、前記メモリコントローラの制御に基づいて、前記前記複数種類の第１読み出し電圧のうちの前記一つによって前記複数の第１メモリセルから読み出されたデータと、前記前記複数種類の第２読み出し電圧のうちの前記一つによって前記複数の第２メモリセルから読み出されたデータと、前記前記複数種類の第３読み出し電圧のうちの前記一つによって前記複数の第３メモリセルから読み出されたデータとを前記メモリコントローラに出力する、
請求項９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８００９４７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルに記憶されたデータの救済能力を向上する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、半導体メモリと、メモリコントローラとを含む。半導体メモリは、複数の第１及び第２メモリセルと、複数の第１及び第２ビット線と、ワード線と、ドライバと、を含む。メモリコントローラは、半導体メモリを制御する。複数の第１及び第２メモリセルは、各々が閾値電圧に基づいてデータを記憶する。複数の第１ビット線は、複数の第１メモリセルに接続される。複数の第２ビット線は、複数の第２メモリセルに接続される。ワード線は、複数の第１及び第２メモリセルのそれぞれに接続される。ドライバは、ワード線に電圧を印加する。メモリコントローラが、第１動作の実行を指示する第１コマンドと読み出し動作の実行を指示する第２コマンドとを含むコマンドセットを半導体メモリに送信すると、半導体メモリは第１動作を実行する。第１動作においてドライバは、ワード線に対して、複数種類の第１読み出し電圧と、複数種類の第１読み出し電圧のうちの一つと、複数種類の第２読み出し電圧と、複数種類の第２読み出し電圧のうちの一つと、を順に印加する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成例を示すブロック図。
【図２】第１実施形態における半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。
【図４】第１実施形態におけるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図５】第１実施形態におけるメモリセルアレイのセル領域における詳細な平面レイアウトの一例を示す平面図。
【図６】第１実施形態におけるメモリセルアレイのセル領域における断面構造の一例を示す断面図。
【図７】第１実施形態におけるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
【図８】第１実施形態における半導体メモリの備えるロウデコーダモジュールの回路構成の一例を示す回路図。
【図９】第１実施形態における半導体メモリの備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図１０】第１実施形態におけるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。
【図１１】第１実施形態に係るメモリシステムにおけるトラッキングリードを説明するための閾値分布図。
【図１２】第１実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図１３】第１実施形態に係るメモリシステムの第１読み出しにおけるコマンド及び各配線の信号並びに電圧の一例を示すタイミングチャート。
【図１４】第１実施形態に係るメモリシステムの第１読み出しにおけるコマンド及び各配線の信号並びに電圧の一例を示すタイミングチャート。
【図１５】第１実施形態に係るメモリシステムにおけるワード線の不良発生箇所の一例とワード線の抵抗値の変化の一例とを示す模式図。
【図１６】図１４に示された不良発生例における領域毎の閾値分布の変化の一例を示す閾値分布図。
【図１７】第１実施形態に係るメモリシステムにおける１ページデータの割り当ての一例を示す図。
【図１８】第２実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図１９】第２実施形態に係るメモリシステムの第２読み出しにおけるコマンド及び各配線の信号並びに電圧の一例を示すタイミングチャート。
【図２０】第２実施形態に係るメモリシステムにおける不良発生箇所の一例とワード線の抵抗値の変化の一例とを示す模式図。
【図２１】第３実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図２２】第３実施形態に係るメモリシステムの第３読み出しにおける領域設定方法の一例を示す模式図。
【図２３】第３実施形態に係るメモリシステムの第３読み出しにおける領域設定方法の一例を示す模式図。
【図２４】第３実施形態に係るメモリシステムにおける不良発生箇所の一例とワード線の抵抗値の変化の一例とを示す模式図。
【図２５】第４実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図２６】第４実施形態に係るメモリシステムの第４読み出しにおけるコマンド及び各配線の信号並びに電圧の一例を示すタイミングチャート。
【図２７】第５実施形態に係るメモリシステムにおけるサーチリードの一例を示すフローチャート。
【図２８】第６実施形態に係るメモリシステムの状態確認動作の一例を示すフローチャート。
【図２９】第６実施形態に係るメモリシステムの第５読み出しにおける領域選択方法の一例を示す模式図。
【図３０】第１実施形態の変形例に係るメモリシステムの設定変更動作におけるコマンド及び信号の一例を示すタイミングチャート。示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。尚、以下の説明では、略同一の機能及び構成を有する構成要素に同一符号が付されている。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士の区別に使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
［１］第１実施形態
以下に、第１実施形態におけるメモリシステム１について説明する。
【０００９】
［１−１］構成
［１−１−１］メモリシステム１の全体構成
図１は、第１実施形態に係るメモリシステム１の構成例を示している。メモリシステム１は、図１に示すように、半導体メモリ１０及びメモリコントローラ２０を備えている。以下に、半導体メモリ１０及びメモリコントローラ２０のそれぞれの詳細な構成について順に説明する。
【００１０】
（半導体メモリ１０の構成）
半導体メモリ１０は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１０は、図１に示すように、例えばメモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備えている。
【００１１】
メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。また、メモリセルアレイ１１には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。
【００１２】
コマンドレジスタ１２は、半導体メモリ１０がメモリコントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１４に読み出し動作を実行させる命令や、書き込み動作を実行させる命令を含んでいる。
【００１３】
アドレスレジスタ１３は、半導体メモリ１０がメモリコントローラ２０から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。ブロックアドレスＢＡは、例えば各種動作の対象となるメモリセルを含むブロックＢＬＫの選択に使用される。ページアドレスＰＡは、例えば各種動作の対象となるメモリセルに関連付けられたワード線の選択に使用される。以下では、選択されたワード線ＷＬのことを選択ワード線ＷＬselと称し、非選択のワード線のことを非選択ワード線と称する。カラムアドレスＣＡは、例えば各種動作の対象となるビット線の選択に使用される。
【００１４】
シーケンサ１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づいて、半導体メモリ１０全体の動作を制御する。例えばシーケンサ１４は、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を制御して、メモリコントローラ２０から受信したデータＤＡＴの書き込み動作や、メモリセルアレイ１１に記憶されたデータＤＡＴの読み出し動作を実行する。
【００１５】
ドライバ回路１５は、シーケンサ１４の制御に基づいて、所望の電圧を生成する。そしてドライバ回路１５は、例えば、アドレスレジスタ１３に保持されたページアドレスＰＡに基づいて、メモリセルアレイ１１において、選択及び非選択ワード線のそれぞれに印加する電圧を、対応する信号線に印加する。
【００１６】
ロウデコーダモジュール１６は、例えば、アドレスレジスタ１３に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダモジュール１６は、ドライバ回路１５が各信号線に印加した電圧を、例えば選択ワード線及び非選択ワード線にそれぞれ印加する。
【００１７】
センスアンプモジュール１７は、メモリコントローラ２０から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１７は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２０に送信する。
【００１８】
（メモリコントローラ２０の構成）
メモリコントローラ２０は、ホスト機器３０からの命令に応答して、半導体メモリ１０に対して読み出し、書き込み、及び消去等を命令する。メモリコントローラ２０は、図１に示すように、ホストインターフェイス回路２１、ＣＰＵ（Central Processing Unit）２２、ＲＡＭ（Random Access Memory）２３、バッファメモリ２４、ＥＣＣ（Error Correction Code）回路２５、及びＮＡＮＤインターフェイス回路２６を備えている。
【００１９】
ホストインターフェイス回路２１は、ホストバスを介して外部のホスト機器３０と接続され、メモリコントローラ２０及びホスト機器３０間のデータ、コマンド、及びアドレスの転送を制御する。ホストインターフェイス回路２１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）（登録商標）等の通信インターフェイス規格をサポートする。
【００２０】
ＣＰＵ２２は、メモリコントローラ２０全体の動作を制御する。例えばＣＰＵ２２は、ホスト機器３０から受信した書き込み命令に応答して、書き込みコマンドを発行する。また、ＣＰＵ２２は、例えばウェアレベリング等、半導体メモリ１０のメモリ空間を管理するための様々な処理を実行する。
【００２１】
ＲＡＭ２３は、例えばＤＲＡＭ（Dynamic Random Access Memory)等の揮発性メモリである。ＲＡＭ２３は、ＣＰＵ２２の作業領域として使用される。例えばＲＡＭ２３は、半導体メモリ１０を管理するためのファームウェア、各種管理テーブル等を保持する。
【００２２】
バッファメモリ２４は、メモリコントローラ２０が半導体メモリ１０から受信した読み出しデータや、ホスト機器３０から受信した書き込みデータ等を一時的に保持する。
【００２３】
ＥＣＣ回路２５は、データのエラー訂正処理を実行する。具体的には、書き込み動作時にＥＣＣ回路２５は、ホスト機器３０から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時にＥＣＣ回路２５は、半導体メモリ１０から受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出及び訂正する。
【００２４】
ＮＡＮＤインターフェイス回路２６は、メモリコントローラ２０及び半導体メモリ１０間のデータ、コマンド、及びアドレスの転送を制御し、ＮＡＮＤインターフェイス規格をサポートする。例えばＮＡＮＤインターフェイス回路２６は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。
【００２５】
コマンドラッチイネーブル信号ＣＬＥは、受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１０に通知する信号である。アドレスラッチイネーブル信号ＡＬＥは、受信した入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１０に通知する信号である。
【００２６】
ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１０に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１０に命令する信号である。
【００２７】
レディビジー信号ＲＢｎは、半導体メモリ１０がメモリコントローラ２０からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２０に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、書き込みデータＤＡＴ、読み出しデータＤＡＴ等を含み得る。
【００２８】
以上で説明した半導体メモリ１０及びメモリコントローラ２０は、それらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２９】
［１−１−２］メモリセルアレイ１１の構成
（メモリセルアレイ１１の回路構成について）
図２は、第１実施形態における半導体メモリ１０の備えるメモリセルアレイ１１の回路構成の一例を示している。以下に、メモリセルアレイ１１の回路構成について、１つのブロックＢＬＫに注目して説明する。
【００３０】
ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。例えば、ＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００３１】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
【００３２】
選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。各ブロックＢＬＫ内で同一列に対応する選択トランジスタＳＴ１のドレインは、それぞれ対応するビット線ＢＬに共通接続される。同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。各ブロックＢＬＫ内の選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続される。
【００３３】
以下の説明では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴのことを、セルユニットＣＵと称する。セルユニットＣＵは、当該セルユニットＣＵに含まれたメモリセルトランジスタＭＴが記憶するデータのビット数に応じて、記憶するデータの容量が変化する。
【００３４】
例えば、メモリセルトランジスタＭＴの各々が１ビットデータを記憶する場合、１つのセルユニットＣＵは１ページデータを記憶することが出来、メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合、１つのセルユニットＣＵは２ページデータを記憶することが出来る。つまり、「１ページデータ」は、例えば、１つのセルユニットＣＵに含まれたメモリセルトランジスタＭＴの各々が１ビットデータを記憶した場合に、当該セルユニットＣＵが記憶するデータの総量で定義される。
【００３５】
（メモリセルトランジスタＭＴの閾値分布及びデータの割り付けについて）
図３は、１つのセルユニットＣＵが２ページデータを記憶する場合、すなわちメモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合における、メモリセルトランジスタＭＴの閾値分布、データの割り付け、読み出し電圧、及びベリファイ電圧のそれぞれの一例を示している。図３に示されたグラフの縦軸はメモリセルトランジスタＭＴの数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。
【００３６】
メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合、図３に示すように、メモリセルトランジスタＭＴの閾値分布は４個に分類される。これらの閾値分布は、閾値電圧の低い方から順に、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと称される。そして、これらの閾値分布のそれぞれには、例えば以下に示す２ビットデータが割り当てられる。
【００３７】
“ＥＲ”レベル：“１１（上位ビット／下位ビット）”データ
“Ａ”レベル：“０１”データ
“Ｂ”レベル：“００”データ
“Ｃ”レベル：“１０”データ
隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。具体的には、“ＥＲ”レベル及び“Ａ”レベル間に読み出し電圧ＡＲが設定され、“Ａ”レベル及び“Ｂ”レベル間に読み出し電圧ＢＲが設定され、“Ｂ”レベル及び“Ｃ”レベル間に読み出し電圧ＣＲが設定される。
【００３８】
より具体的には、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と、“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＡＲが印加されると、閾値電圧が“ＥＲ”レベルに分布している場合にオン状態になり、“Ａ”レベル以上に分布している場合にオフ状態になる。
【００３９】
読み出し電圧ＢＲは、“Ａ”レベルにおける最大の閾値電圧と、“Ｂ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＢＲが印加されると、閾値電圧が“Ａ”レベル以下に分布している場合にオン状態になり、“Ｂ”レベル以上に分布している場合にオフ状態になる。
【００４０】
読み出し電圧ＣＲは、“Ｂ”レベルにおける最大の閾値電圧と、“Ｃ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＣＲが印加されると、閾値電圧が“Ｂ”レベル以下に分布している場合にオン状態になり、“Ｃ”レベルに分布している場合にオフ状態になる。
【００４１】
最も高い閾値分布よりも高い電圧には、読み出しパス電圧ＶＲＥＡＤが設定される。具体的には、読み出しパス電圧ＶＲＥＡＤは、“Ｃ”レベルにおける最大の閾値電圧よりも高い電圧に設定される。メモリセルトランジスタＭＴは、ゲートに読み出しパス電圧ＶＲＥＡＤが印加されると、記憶するデータに依らずにオン状態になる。
【００４２】
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルに対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、及びＣＶが設定される。
【００４３】
具体的には、ベリファイ電圧ＡＶは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間、且つ“Ａ”レベルの近傍に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間、且つ“Ｂ”レベルの近傍に設定される。ベリファイ電圧ＣＶは、“Ｂ”レベルにおける最大の閾値電圧と“Ｃ”レベルにおける最小の閾値電圧との間、且つ“Ｃ”レベルの近傍に設定される。つまり、例えばベリファイ電圧ＡＶ、ＢＶ、及びＣＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、及びＣＲよりも高い電圧に設定される。
【００４４】
書き込み動作において半導体メモリ１０は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴのプログラムを完了する。
【００４５】
以上で説明したデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＢＲを用いた読み出し結果によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＡＲ及びＣＲのそれぞれを用いた読み出し結果によって確定する。
【００４６】
このように、図３に示されたデータの割り付けは、下位ページデータ及び上位ページデータがそれぞれ、１回及び２回の読み出しによって確定することから、例えば“１−２コード”と称される。第１実施形態では、メモリセルトランジスタＭＴのデータの割り付けに“１−２コード”が適用された場合を例に説明する。
【００４７】
（メモリセルアレイ１１の構造について）
図４は、第１実施形態におけるメモリセルアレイ１１の平面レイアウトの一例を示している。尚、以下の説明に使用される図面では、Ｘ軸がビット線ＢＬの延伸方向に対応し、Ｙ軸がワード線ＷＬの延伸方向に対応し、Ｚ軸が半導体基板の表面に対する鉛直方向に対応している。
【００４８】
例えば、ブロックＢＬＫ０においてストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、図４に示すように、各々がＹ方向に延伸して設けられ、Ｘ方向に配列している。その他のブロックＢＬＫのストリングユニットＳＵに対応する構造体も同様に、図示せぬ領域において、例えば各々がＹ方向に延伸して設けられ、Ｘ方向に配列している。
【００４９】
隣り合うストリングユニットＳＵの間には、例えばスリットＳＬＴが設けられている。言い換えると、複数のスリットＳＬＴは、例えば各々がＹ方向に延伸して設けられ、Ｘ方向に配列している。本例では、隣り合うスリットＳＬＴ間に１つのストリングユニットＳＵが設けられているが、隣り合うスリットＳＬＴ間には複数のストリングユニットＳＵが設けられても良い。
【００５０】
また、ストリングユニットＳＵに対応する構造体の各々は、例えばセル領域ＣＲと引出領域ＨＲとを含んでいる。
【００５１】
まず、セル領域ＣＲの詳細について説明する。セル領域ＣＲは、実質的にデータを保持する領域である。セル領域ＣＲには、複数のメモリピラーＭＨが例えば千鳥状に設けられている。メモリピラーＭＨの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００５２】
また、セル領域ＣＲは、さらにＹ方向に分割された４つの領域ＲＧ１〜ＲＧ４を含んでいる。領域ＲＧ１〜ＲＧ４の各々は、後述する読み出し動作における動作の単位として利用され、複数のメモリピラーＭＨを含んでいる。尚、第１実施形態に係るメモリシステム１において、セル領域ＣＲが含む領域ＲＧの個数や配列方法はこれに限定されず、セル領域ＣＲは任意の個数の領域ＲＧに分割されることが可能である。また、図４に示されたメモリピラーＭＨは模式的なものであり、メモリピラーＭＨの個数は図示された個数に限定されない。
【００５３】
図５は、第１実施形態におけるメモリセルアレイ１１のセル領域ＣＲにおける詳細な平面レイアウトの一例を示している。図５に示すように、Ｙ方向に配列した複数のビット線ＢＬの各々は、ストリングユニット毎に１つのメモリピラーＭＨに接続されている。
【００５４】
具体的には、各ストリングユニットＳＵにおいて、メモリピラーＭＨの各々には例えば２本のビット線ＢＬがオーバーラップするように設けられている。オーバーラップしている２本のビット線ＢＬのうち１本のビット線ＢＬは、コンタクトプラグＣＰを介して対応するメモリピラーＭＨに接続されている。
【００５５】
図６は、図４のＶＩ−ＶＩ線に沿ったメモリセルアレイ１１の断面構造の一例を示している。尚、以下の説明に用いる断面図では、層間絶縁膜を適宜省略して示している。
【００５６】
セル領域ＣＲにおいてメモリセルアレイ１１は、図６に示すように、例えば半導体基板４０、導電体４１〜５２、メモリピラーＭＨ、及びコンタクトプラグＣＰを含んでいる。
【００５７】
半導体基板４０の上方には、図示しない層間絶縁膜を介して導電体４１が設けられている。導電体４１は、ＸＹ平面に平行な板状に形成され、例えばソース線ＳＬに対応している。
【００５８】
導電体４１上には、各ストリングユニットＳＵに対応して、例えば、半導体基板４０側から順に、導電体４２〜５１が設けられている。これらの導電体のうちＺ方向に隣り合う導電体は、図示しない層間絶縁膜を介して積層されている。導電体４２〜５１のそれぞれは、ＸＹ平面に平行な板状に形成される。例えば、導電体４２は選択ゲート線ＳＧＳに対応し、導電体３３〜４０はそれぞれワード線ＷＬ０〜ＷＬ７に対応し、導電体４１は選択ゲート線ＳＧＤに対応している。
【００５９】
各ストリングユニットＳＵを分離するように、ＹＺ平面に平行に設けられた複数のスリットＳＬＴが、Ｘ方向に配列している。各スリットＳＬＴは、少なくとも導電体５１から導電体４１上まで達する。例えば、導電体４１上且つ隣り合うスリットＳＬＴ間の構造体が、１つのストリングユニットＳＵに対応している。
【００６０】
各メモリピラーＭＨは、導電体４２〜５１のそれぞれを通過（貫通）した柱状に設けられ、導電体４１に接触している。また、メモリピラーＭＨは、例えばブロック絶縁膜５３、絶縁膜５４、トンネル酸化膜５５、及び半導体材料５６を含んでいる。
【００６１】
ブロック絶縁膜５３は、半導体メモリ１０の製造プロセスで形成されるメモリホールの内壁に設けられている。ブロック絶縁膜５３の内壁には、絶縁膜５４が設けられている。絶縁膜５４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁膜５４の内壁には、トンネル酸化膜５５が設けられている。トンネル酸化膜５５の内壁には、半導体材料５６が設けられている。半導体材料５６は導電性の材料を含み、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体材料５６の内壁には、さらに異なる材料が形成されても良い。
【００６２】
以上で説明したメモリピラーＭＨと導電体４２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＨと導電体４３〜５０のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＨと導電体５１とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００６３】
メモリピラーＭＨの上面よりも上層には、層間絶縁膜を介して導電体５２が設けられている。導電体５２は、Ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体５２は、Ｙ方向に配列している（図示せず）。導電体５２は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。
【００６４】
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラーＭＨ内の半導体材料５６上に導電性のコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体５２が設けられる。これに限定されず、メモリピラーＭＨ及び導電体５２間は、複数のコンタクトプラグや配線等を介して接続されていても良い。
【００６５】
図４に戻り、引出領域ＨＲの詳細について説明する。引出領域ＨＲは、セル領域ＣＲに設けられたメモリセル等に接続された各種配線とロウデコーダモジュール１６との間を電気的に接続するための領域である。
【００６６】
引出領域ＨＲにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の配線層は、それぞれ上層に対応する配線層と重ならない部分を有している。例えば、ワード線ＷＬに対応する配線層の端部は、２列の階段状に設けられている。
【００６７】
また、引出領域ＨＲには、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれに対応して、コンタクトプラグＣＣが設けられている。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、対応するコンタクトプラグＣＣを介して、ロウデコーダモジュール１６に電気的に接続される。
【００６８】
図７は、図４のＶＩＩ−ＶＩＩ線に沿ったメモリセルアレイ１１の断面構造の一例を示している。引出領域ＨＲには、図７に示すように、セル領域ＣＲに設けられた導電体４１〜５１の端部と、複数のコンタクトプラグＣＣと、複数の導電体５３が含まれている。
【００６９】
導電体５３は、セル領域ＣＲから引出領域ＨＲに引き出された各配線と、ロウデコーダモジュール１６との間を接続するための配線である。複数の導電体５３は、導電体４２〜５１のそれぞれに対応して設けられている。図７に示された領域では、例えば導電体４３、４５、４７、４９の端部には、それぞれ、コンタクトプラグＣＣ（ＷＬ０）、ＣＣ（ＷＬ２）、ＣＣ（ＷＬ４）、ＣＣ（ＷＬ６）が設けられている。図７では省略しているが、同様に、導電体４４、４６、４８、５０の端部にも、コンタクトプラグＣＣ（ＷＬ０）、ＣＣ（ＷＬ２）、ＣＣ（ＷＬ４）、ＣＣ（ＷＬ６）とＸ方向で異なる位置において、それぞれ、コンタクトプラグＣＣ（ＷＬ１）、ＣＣ（ＷＬ３）、ＣＣ（ＷＬ５）、ＣＣ（ＷＬ７）が設けられている。また、同じく図７では省略しているが、導電体４２、５１の端部には、それぞれ、コンタクトプラグＣＣ（ＳＧＳ）、ＣＣ（ＳＧＤ）が設けられている。各コンタクトプラグは、それぞれ、対応する導電体５３と接続される。
【００７０】
このような構造により、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤは、対応するコンタクトプラグＣＣ及び導電体５３を介して、ロウデコーダモジュール１６に電気的に接続される。
【００７１】
以上でメモリセルアレイ１１の構成について説明したが、メモリセルアレイ１１は上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれは、任意の個数に設計することが出来る。
【００７２】
また、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体４２が割り当てられても良く、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体５１が割り当てられても良い。１つのＮＡＮＤストリングＮＳは、複数のメモリピラーＭＨがＺ方向に連結された構造であっても良い。メモリピラーＭＨと導電体５２との間は、複数のコンタクトプラグＣＰや導電体を介して接続されても良い。
【００７３】
［１−１−３］ロウデコーダモジュール１６の構成
図８は、第１実施形態における半導体メモリ１０の備えるロウデコーダモジュール１６の回路構成の一例を示している。ロウデコーダモジュール１６は、図８に示すように、ロウデコーダＲＤ０〜ＲＤｎを含んでいる。
【００７４】
ロウデコーダＲＤ０〜ＲＤｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに関連付けられている。つまり、１つのブロックＢＬＫに、１つのロウデコーダＲＤが関連付けられている。以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。
【００７５】
ロウデコーダＲＤは、ブロックデコーダＢＤ並びに高耐圧ｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲ１３を含んでいる。ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードして、デコード結果に基づいて転送ゲート線ＴＧに所定の電圧を印加する。転送ゲート線ＴＧは、トランジスタＴＲ１〜ＴＲ１３のゲートに共通接続されている。トランジスタＴＲ１〜ＴＲ１３は、ドライバ回路１５から配線された各種信号線と、関連付けられたブロックＢＬＫの各種配線との間に接続されている。
【００７６】
具体的には、トランジスタＴＲ１の一端は、信号線ＳＧＳＤに接続され、トランジスタＴＲ１の他端は、選択ゲート線ＳＧＳに接続されている。トランジスタＴＲ２〜ＴＲ９の一端は、それぞれ信号線ＣＧ０〜ＣＧ７に接続され、トランジスタＴＲ２〜ＴＲ９の他端は、それぞれワード線ＷＬ０〜ＷＬ７の一端に接続されている。トランジスタＴＲ１０〜１３の一端は、信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、トランジスタＴＲ１０〜１３の他端は、選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続されている。
【００７７】
以上の構成により、ロウデコーダモジュール１６は、各種動作を実行するブロックＢＬＫを選択することが出来る。具体的には、各種動作時において選択及び非選択ブロックＢＬＫに対応するブロックデコーダＢＤが、それぞれ“Ｈ”レベル及び“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。
【００７８】
例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤ０に含まれたトランジスタＴＲ１〜ＴＲ１３がオン状態になり、その他のロウデコーダＲＤに含まれたトランジスタＴＲ１〜ＴＲ１３がオフ状態になる。つまり、ブロックＢＬＫ０に設けられた各種配線と、対応する信号線との間の電流経路が形成され、他のブロックＢＬＫに設けられた各種配線と、対応する信号線との間の電流経路が遮断される。その結果、ドライバ回路１５によって各信号線に印加された電圧が、ロウデコーダＲＤ０を介して選択されたブロックＢＬＫ０に設けられた各種配線にそれぞれ印加される。
【００７９】
［１−１−４］センスアンプモジュール１７の構成
図９は、第１実施形態におけるセンスアンプモジュール１７の構成の一例を示している。センスアンプモジュール１７は、図９に示すように、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。
【００８０】
センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、例えばセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。
【００８１】
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
【００８２】
また、ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用される。つまり、ラッチ回路ＸＤＬは、例えば半導体メモリ１０のキャッシュメモリとして機能する。例えば、半導体メモリ１０は、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。
【００８３】
図１０は、１つのセンスアンプユニットＳＡＵの詳細な回路構成を抽出して示している。図１０に示すように、センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ６０、ｎチャネルＭＯＳトランジスタ６１〜６８、及びキャパシタ６９を含んでいる。ラッチ回路ＳＤＬは、例えばインバータ７０及び７１、並びにｎチャネルＭＯＳトランジスタ７２及び７３を含んでいる。インバータ７０及び７１の入出力は、ノードＬＡＴ及びＩＮＶを介して、互いに接続されている。後述するように、センスアンプ部ＳＡは、例えば、ノードＩＮＶの電位が“Ｌ”レベルのときに動作するように構成されている。なお、センスアンプ部ＳＡは、ノードＩＮＶの電位が“Ｈ”レベルのときに動作するように構成されていてもよい。また、センスアンプ部ＳＡは、ノードＬＡＴの電位を参照してもよい。ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【００８４】
トランジスタ６０の一端は電源線に接続され、トランジスタ６０のゲートはラッチ回路ＳＤＬのノードＩＮＶに接続される。トランジスタ６０の一端に接続された電源線には、例えば半導体メモリ１０の電源電圧である電圧ＶＤＤが印加される。トランジスタ６１の一端はトランジスタ６０の他端に接続され、トランジスタ６１の他端はノードＣＯＭに接続され、トランジスタ６１のゲートには制御信号ＢＬＸが入力される。
【００８５】
トランジスタ６２の一端はノードＣＯＭに接続され、トランジスタ６２のゲートには制御信号ＢＬＣが入力される。トランジスタ６３は、例えば高耐圧のｎチャネルＭＯＳトランジスタであり、トランジスタ６３の一端はトランジスタ６２の他端に接続され、トランジスタ６３の他端は対応するビット線ＢＬに接続され、トランジスタ６３のゲートには制御信号ＢＬＳが入力される。
【００８６】
トランジスタ６４の一端はノードＣＯＭに接続され、トランジスタ６４の他端はノードＳＲＣに接続され、トランジスタ６４のゲートはラッチ回路ＳＤＬのノードＩＮＶに接続される。ノードＳＲＣには、例えば半導体メモリ１０の接地電圧である電圧ＶＳＳが印加される。トランジスタ６５の一端はトランジスタ６０の他端に接続され、トランジスタ６５の他端はノードＳＥＮに接続され、トランジスタ６５のゲートには制御信号ＨＬＬが入力される。
【００８７】
トランジスタ６６の一端はノードＳＥＮに接続され、トランジスタ６６の他端はノードＣＯＭに接続され、トランジスタ６６のゲートには制御信号ＸＸＬが入力される。トランジスタ６７の一端は接地され、トランジスタ６７のゲートはノードＳＥＮに接続される。
【００８８】
トランジスタ６８の一端はトランジスタ６７の他端に接続され、トランジスタ６８の他端はバスＬＢＵＳに接続され、トランジスタ６８のゲートには制御信号ＳＴＢが入力される。キャパシタ６９の一端はノードＳＥＮに接続され、キャパシタ６９の他端にはクロックＣＬＫが入力される。
【００８９】
インバータ７０の入力ノードはノードＬＡＴに接続され、インバータ７０の出力ノードはノードＩＮＶに接続される。インバータ７１の入力ノードはノードＩＮＶに接続され、インバータ７１の出力ノードはノードＬＡＴに接続される。
【００９０】
トランジスタ７２の一端はノードＩＮＶに接続され、トランジスタ７２の他端はバスＬＢＵＳに接続され、トランジスタ７２のゲートには制御信号ＳＴＩが入力される。トランジスタ７３の一端はノードＬＡＴに接続され、トランジスタ７３の他端はバスＬＢＵＳに接続され、トランジスタ７３のゲートには制御信号ＳＴＬが入力される。
【００９１】
以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢのそれぞれは、例えばシーケンサ１４によって生成される。センスアンプ部ＳＡがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。
【００９２】
以下の説明において、「制御信号ＳＴＢをアサートする」とは、シーケンサ１４が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに一時的に変化させることに対応している。センスアンプモジュール１７の構成によっては、「制御信号ＳＴＢをアサートする」という動作が、シーケンサ１４が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに一時的に変化させることに対応する場合もある。
【００９３】
尚、第１実施形態におけるセンスアンプモジュール１７は、以上で説明した構成に限定されず、種々変更することが出来る。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、適用される書き込み方式に基づいて適宜変更することが出来る。
【００９４】
［１−２］動作
第１実施形態に係るメモリシステム１は、読み出し動作を実行したページでエラー訂正に失敗した場合に、当該ページを再度選択した再読み出しを実行する。そして、再読み出しにおいてメモリシステム１は、例えば最適な読み出し電圧を探索するトラッキングリードを実行する。以下に、本実施形態の再読み出しにおいて実行されるトラッキングリードの詳細について説明する。
【００９５】
図１１は、“Ａ”レベル及び“Ｂ”レベルにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布の一例を示している。図１１に示された実線は理想的な閾値分布に対応し、破線は閾値電圧が変動した後の閾値分布を示している。
【００９６】
メモリセルトランジスタＭＴが理想的な閾値分布を有している場合、読み出し動作の際に選択ワード線ＷＬselに印加する読み出し電圧として、予め設定された読み出し電圧ＡＲ、ＢＲ、ＣＲを用いればよい。
【００９７】
しかし、メモリセルトランジスタＭＴの閾値分布は、図１１に示すように理想的な閾値分布と異なる場合がある。例えば、書き込み動作の直後においてはメモリセルトランジスタＭＴの閾値電圧が理想的に分布していたとしても、時間経過による閾値電圧の下降や、プログラムディスターブやリードディスターブによる閾値電圧の上昇が起こり得る。
【００９８】
また、書き込み及び消去のサイクルが繰り返されたメモリセルトランジスタＭＴでは、データの保持特性が劣化して閾値電圧の変動がより大きくなる場合がある。このような閾値電圧の変動が発生すると、予め設定された読み出し電圧を用いた読み出し動作ではエラービットの数が多くなり、エラー訂正が困難になる可能性がある。
【００９９】
これに対して、トラッキングリードでは、複数の読み出し電圧を用いた読み出し動作が実行され、最適な読み出し電圧が探索される。具体的には、トラッキングリードにおいてメモリシステム１は、例えば、読み出し電圧ＢＲを用いた読み出し動作においてエラー訂正に失敗した場合に、トラッキング電圧ＢＲｔ１、ＢＲｔ２、ＢＲｔ３、ＢＲｔ４、及びＢＲｔ５を用いた読み出し動作を実行する。
【０１００】
これらの電圧値はそれぞれ任意の値に設定され、隣り合うトラッキング電圧との間隔は例えば略一定に設定される。これらの電圧値の関係は、ＢＲｔ１＜ＢＲｔ２＜ＢＲｔ３＜ＢＲｔ４＜ＢＲｔ５である。また、所定の読み出し電圧ＢＲとの関係は、ＢＲｔ１＜ＢＲ＜ＢＲｔ５である。その他の読み出し電圧についても同様に、それぞれトラッキング電圧が設定される。尚、各読み出し電圧に対応して設定されるトラッキング電圧の数は、任意の数に設定することが可能である。
【０１０１】
トラッキングリードにおいて、例えばトラッキング電圧ＢＲｔ１、ＢＲｔ２、ＢＲｔ３、ＢＲｔ４、及びＢＲｔ５を用いた読み出し動作が実行されると、半導体メモリ１０は、例えばメモリセルトランジスタＭＴのオンセル数に基づいて、“Ａ”レベルの閾値分布と“Ｂ”レベルの閾値分布との間の谷を検出することが出来、最適な読み出し電圧を見積もることが出来る。
【０１０２】
そして、半導体メモリ１０は、見積もった最適な読み出し電圧を使用することによって、所定の読み出し電圧を用いた読み出し動作よりも精度の高い読み出し動作を実行することが出来る。本明細書において、読み出し動作の「精度が高い」とは、読み出し動作におけるエラービットの発生が抑制されることを意味する。例えば、トラッキングリードに用いられたトラッキング電圧のうち１つが、最適な読み出し電圧として設定される。
【０１０３】
さらに、第１実施形態に係るメモリシステム１では、例えば再読み出しのトラッキングリードにおいて再びエラー訂正に失敗した場合に、より精度の高いトラッキングリードを実行する。以下では、この精度の高いトラッキングリードのことを第１読み出しと称し、第１読み出しの詳細については後述する。
【０１０４】
図１２は、第１実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートであり、あるセルユニットＣＵを選択した読み出し動作から２回の再読み出しを実行するまでの一連の動作の一例を示している。
【０１０５】
図１２に示すように、まずメモリシステム１は、ホスト機器３０の指示に基づいて読み出し動作を実行する（ステップＳ１０）。読み出し動作において半導体メモリ１０は、メモリコントローラ２０の指示に基づいて、選択されたセルユニットＣＵの選択されたページのデータを読み出し、読み出したデータをメモリコントローラ２０に送信する。そして、メモリコントローラ２０のＥＣＣ回路２５は、半導体メモリ１０から受信した読み出しデータのエラー訂正を実行する。
【０１０６】
ステップＳ１０における読み出しデータのエラー訂正が可能であった場合（ステップＳ１１、ＹＥＳ）、メモリシステム１は、訂正した読み出しデータをホスト機器３０に送信し、当該ページに対する読み出し動作を終了する。一方で、読み出しデータのエラー訂正が不可能であった場合（ステップＳ１１、ＮＯ）、メモリシステム１は、当該ページを選択した再読み出しを実行する（ステップＳ１２）。
【０１０７】
再読み出しにおいて半導体メモリ１０は、メモリコントローラ２０の指示に基づいて例えば上述したトラッキングリードを実行し、読み出したデータをメモリコントローラ２０に送信する。そして、メモリコントローラ２０のＥＣＣ回路２５は、半導体メモリ１０から受信した読み出しデータのエラー訂正を実行する。
【０１０８】
ステップＳ１２における読み出しデータのエラー訂正が可能であった場合（ステップＳ１３、ＹＥＳ）、メモリシステム１は、訂正した読み出しデータをホスト機器３０に送信し、当該ページに対する読み出し動作を終了する。一方で、読み出しデータのエラー訂正が不可能であった場合（ステップＳ１３、ＮＯ）、メモリシステム１は、当該ページを選択した第１読み出しを実行する（ステップＳ１４）。
【０１０９】
第１読み出しにおいて半導体メモリ１０は、複数の領域ＲＧにそれぞれ対応する複数回のトラッキングリードを実行する。具体的には、半導体メモリ１０は、領域ＲＧ１に設けられたメモリピラーＭＨに接続されたビット線ＢＬのグループ（以下、領域ＲＧ１のグループ）と、領域ＲＧ２に設けられたメモリピラーＭＨに接続されたビット線ＢＬのグループ（以下、領域ＲＧ２のグループ）と、領域ＲＧ３に設けられたメモリピラーＭＨに接続されたビット線ＢＬのグループ（以下、領域ＲＧ３のグループ）と、領域ＲＧ４に設けられたメモリピラーＭＨに接続されたビット線ＢＬのグループ（以下、領域ＲＧ４のグループ）とに分類し、それぞれのグループに対して個別にトラッキングリードを実行する。
【０１１０】
以下に、図１３及び図１４を用いて第１実施形態に係るメモリシステム１の第１読み出しの詳細について説明する。図１３及び図１４のそれぞれは、半導体メモリ１０に入力されるコマンド及びアドレスと、レディビジー信号ＲＢと、選択ワード線ＷＬselの電圧と、制御信号ＳＴＢとを示している。図１３は、下位ページが選択された場合の第１読み出しの波形に対応し、図１４は、上位ページが選択された場合の第１読み出しの波形に対応している。
【０１１１】
まず、下位ページが選択された場合における第１読み出しについて説明する。下位ページが選択された第１読み出しにおいて、メモリコントローラ２０は、図１３に示すように、例えばコマンド“ｘｘｈ”、コマンド“０１ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体メモリ１０に送信する。
【０１１２】
コマンド“ｘｘｈ”は、以下で説明する分割トラッキングリードの実行を半導体メモリ１０に指示するコマンドである。コマンド“０１ｈ”は、例えば下位ページに対応する動作を半導体メモリ１０に指示するコマンドである。コマンド“００ｈ”は、読み出し動作を半導体メモリ１０に指示するコマンドである。アドレス情報ＡＤＤは、選択されたセルユニットＣＵに対応するアドレスの情報を含んでいる。コマンド“３０ｈ”は、受け取ったコマンド及びアドレスに基づいた読み出し動作の実行を半導体メモリ１０に指示するコマンドである。
【０１１３】
半導体メモリ１０は、コマンド“３０ｈ”を受信すると、レディ状態（ＲＢｎ：“Ｈ”レベル）からビジー状態（ＲＢｎ：“Ｌ”レベル）に遷移して、シーケンサ１４が第１読み出しを実行する。尚、シーケンサ１４が第１読み出しを実行する前におけるワード線ＷＬの電圧は、例えばＶＳＳになっている。
【０１１４】
第１読み出しの始めにシーケンサ１４は、例えば各センスアンプユニットＳＡＵのラッチ回路ＡＤＬに“０”をセットする。そして、シーケンサ１４は、例えば領域ＲＧ１のグループにおけるトラッキングリードを実行する。
【０１１５】
領域ＲＧ１のグループにおけるトラッキングリードにおいて、シーケンサ１４は、まず領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“０”をセットし、その他の領域（具体的には、領域ＲＧ２、ＲＧ３、及びＲＧ４、すなわち領域ＲＧ１以外の全ての領域）のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“１”をセットする。
【０１１６】
トラッキングリード（読み出し動作）において、ラッチ回路ＳＤＬに“０”がセットされたセンスアンプユニットＳＡＵでは、トランジスタ６０及び６４がそれぞれオン状態及びオフ状態になり、ビット線ＢＬが充電される。すなわち、トラッキングリードにおいてラッチ回路ＳＤＬに“０”がセットされたセンスアンプユニットＳＡＵに対応し、且つ選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴに対しては、読み出し動作が実行される。
【０１１７】
一方で、ラッチ回路ＳＤＬに“１”がセットされたセンスアンプユニットＳＡＵでは、トランジスタ６０及び６４がそれぞれオフ状態及びオン状態になり、ビット線ＢＬが充電されない。すなわち、トラッキングリードにおいてラッチ回路ＳＤＬに“１”がセットされたセンスアンプユニットＳＡＵに対応し、且つ選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴに対しては、読み出し動作が実行されない。
【０１１８】
尚、本明細書において、例えばラッチ回路ＳＤＬにセットされる“０”は、ラッチ回路ＳＤＬのノードＩＮＶの電位が“Ｌ”レベルであることに対応し、ラッチ回路ＳＤＬにセットされる“１”は、ラッチ回路ＳＤＬのノードＩＮＶの電位が“Ｈ”レベルであることに対応している。
【０１１９】
次に、ロウデコーダモジュール１６が、選択ワード線ＷＬselに例えばトラッキング電圧ＢＲｔ１、ＢＲｔ２、ＢＲｔ３、ＢＲｔ４、及びＢＲｔ５を順に印加し、シーケンサ１４が、各トラッキング電圧が選択ワード線ＷＬselに印加されている間にそれぞれ制御信号ＳＴＢをアサートする。
【０１２０】
制御信号ＳＴＢがアサートされると、領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴのデータをセンスする。各トラッキング電圧によるセンス結果（読み出し結果）はラッチ回路ＳＤＬに保持され、その後ラッチ回路ＸＤＬを介してシーケンサ１４に転送される。
【０１２１】
このとき、シーケンサ１４に転送される読み出し結果としては、例えば当該領域ＲＧに対応するメモリセルトランジスタＭＴのオンセル数が利用される。そして、シーケンサ１４は、領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵにおける読み出し電圧ＢＲｔ１〜ＢＲｔ５のそれぞれの読み出し結果に基づいて、領域ＲＧ１のグループにおける最適な読み出し電圧ＢＲｃ１を見積る。
【０１２２】
その後、ロウデコーダモジュール１６は、シーケンサ１４によって見積もられた最適な読み出し電圧ＢＲｃ１を選択ワード線ＷＬselに印加し、シーケンサ１４は、最適な読み出し電圧ＢＲｃ１が選択ワード線ＷＬselに印加されている間に、制御信号ＳＴＢをアサートする。
【０１２３】
制御信号ＳＴＢがアサートされると、領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴのデータをセンスする。つまり、当該メモリセルトランジスタＭＴの閾値電圧が読み出し電圧ＢＲｃ１を超えているかどうかを判定する。
【０１２４】
それから、領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵは、読み出し電圧ＢＲｃ１による読み出し結果をラッチ回路ＳＤＬに保持し、その後ラッチ回路ＡＤＬに転送する。第１読み出しでは、この最適な読み出し電圧ＢＲｃ１を用いた読み出し結果が、領域ＲＧ１のグループに対応するメモリセルトランジスタＭＴの読み出し結果として利用される。
【０１２５】
尚、以上のように、領域ＧＲ単位で最適な読み出し電圧を見積もり、領域ＧＲ単位で最適な読み出し電圧を用いた読み出し動作を実行するトラッキングリードのことを、以下では分割トラッキングリードと称する。
【０１２６】
続けて、シーケンサ１４は、領域ＲＧ１のグループと同様に、領域ＲＧ２、ＲＧ３、及びＲＧ４のそれぞれのグループにおいて、それぞれ分割トラッキングリードを実行する。以下に、領域ＲＧ２、ＲＧ３、及びＲＧ４のグループに対する分割トラッキングリードについてそれぞれ簡潔に説明する。
【０１２７】
領域ＲＧ２のグループに対する分割トラッキングリードでは、シーケンサ１４は、まず領域ＲＧ２のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“０”をセットし、その他の領域（具体的には、領域ＲＧ１、ＲＧ３、及びＲＧ４、すなわち領域ＲＧ２以外の全ての領域）のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“１”をセットする。
【０１２８】
次に、トラッキング電圧ＢＲｔ１、ＢＲｔ２、ＢＲｔ３、ＢＲｔ４、及びＢＲｔ５を用いた読み出し動作が実行され、これらの読み出し結果に基づいて領域ＲＧ２のグループにおける最適な読み出し電圧ＢＲｃ２が見積もられる。
【０１２９】
それから、読み出し電圧ＢＲｃ２を用いた読み出し動作が実行され、領域ＲＧ２のグループに対応するセンスアンプユニットＳＡＵは、この読み出し結果をラッチ回路ＳＤＬに保持し、その後ラッチ回路ＡＤＬに転送する。第１読み出しでは、この最適な読み出し電圧ＢＲｃ２を用いた読み出し結果が、領域ＲＧ２のグループに対応するメモリセルトランジスタＭＴの読み出し結果として利用される。
【０１３０】
領域ＲＧ３のグループに対する分割トラッキングリードでは、シーケンサ１４は、まず領域ＲＧ３のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“０”をセットし、その他の領域（具体的には、領域ＲＧ１、ＲＧ２、及びＲＧ４、すなわち領域ＲＧ３以外の全ての領域）のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“１”をセットする。
【０１３１】
次に、トラッキング電圧ＢＲｔ１、ＢＲｔ２、ＢＲｔ３、ＢＲｔ４、及びＢＲｔ５を用いた読み出し動作が実行され、これらの読み出し結果に基づいて領域ＲＧ３のグループにおける最適な読み出し電圧ＢＲｃ３が見積もられる。
【０１３２】
それから、読み出し電圧ＢＲｃ３を用いた読み出し動作が実行され、領域ＲＧ３のグループに対応するセンスアンプユニットＳＡＵは、この読み出し結果をラッチ回路ＳＤＬに保持し、その後ラッチ回路ＡＤＬに転送する。第１読み出しでは、この最適な読み出し電圧ＢＲｃ３を用いた読み出し結果が、領域ＲＧ３のグループに対応するメモリセルトランジスタＭＴの読み出し結果として利用される。
【０１３３】
領域ＲＧ４のグループに対する分割トラッキングリードでは、シーケンサ１４は、まず領域ＲＧ４のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“０”をセットし、その他の領域（具体的には、領域ＲＧ１、ＲＧ２、及びＲＧ３、すなわち領域ＲＧ４以外の全ての領域）のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“１”をセットする。
【０１３４】
次に、トラッキング電圧ＢＲｔ１、ＢＲｔ２、ＢＲｔ３、ＢＲｔ４、及びＢＲｔ５を用いた読み出し動作が実行され、これらの読み出し結果に基づいて領域ＲＧ４のグループにおける最適な読み出し電圧ＢＲｃ４が見積もられる。
【０１３５】
それから、読み出し電圧ＢＲｃ４を用いた読み出し動作が実行され、領域ＲＧ４のグループに対応するセンスアンプユニットＳＡＵは、この読み出し結果をラッチ回路ＳＤＬに保持し、その後ラッチ回路ＡＤＬに転送する。第１読み出しでは、この最適な読み出し電圧ＢＲｃ４を用いた読み出し結果が、領域ＲＧ２のグループに対応するメモリセルトランジスタＭＴの読み出し結果として利用される。
【０１３６】
尚、以上で説明した分割トラッキングリードにおいて選択ワード線ＷＬselに印加される各トラッキング電圧は、例えば領域ＲＧ毎で同じ電圧が使用される。これに限定されず、第１読み出しにおいて使用されるトラッキング電圧は、領域ＲＧ毎に異なる電圧が使用されても良い。また、以上で説明した分割トラッキングリードが実行される順番はその他の順番であっても良く、任意の順番で実行され得る。
【０１３７】
領域ＲＧ１〜ＲＧ４のそれぞれのグループに対応する分割トラッキングリードが終了すると、各センスアンプユニットＳＡＵのラッチ回路ＡＤＬに、領域ＲＧ毎に見積もられた最適な読み出し電圧による読み出し結果が保持された状態になる。
【０１３８】
その後シーケンサ１４は、各センスアンプユニットＳＡＵに対してラッチ回路ＡＤＬに保持されたデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。
【０１３９】
半導体メモリ１０がレディ状態になったことを検知すると、メモリコントローラ２０は、半導体メモリ１０を制御して、第１読み出しによる読み出し結果を出力させる。具体的には、メモリコントローラ２０は、例えばリードイネーブル信号ＲＥｎをトグルすることによって、各センスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持された読み出しデータをメモリコントローラ２０に出力させる。このとき、半導体メモリ１０からメモリコントローラ２０に出力されるデータは、１ページ分に相当する。
【０１４０】
尚、第１読み出しでは、領域ＲＧ１〜ＲＧ４のそれぞれのグループに対応する分割トラッキングリードが終了した後に、半導体メモリ１０がビジー状態からレディ状態に遷移しても良い。この場合、メモリコントローラ２０は、半導体メモリ１０に対して、各センスアンプユニットＳＡＵのラッチ回路ＡＤＬに保持されたデータをラッチ回路ＸＤＬに転送させた後に、上述したように読み出しデータを出力させる。
【０１４１】
メモリコントローラ２０に出力される読み出しデータは、最適な読み出し電圧ＢＲｃ１を用いて領域ＲＧ１に対応するメモリセルトランジスタＭＴから読み出だされた読み出しデータと、最適な読み出し電圧ＢＲｃ２を用いて領域ＲＧ２に対応するメモリセルトランジスタＭＴから読み出だされた読み出しデータと、最適な読み出し電圧ＢＲｃ３を用いて領域ＲＧ３に対応するメモリセルトランジスタＭＴから読み出だされた読み出しデータと、最適な読み出し電圧ＢＲｃ４を用いて領域ＲＧ４に対応するメモリセルトランジスタＭＴから読み出だされた読み出しデータとを含んでいる。
【０１４２】
以上で説明した動作が、第１実施形態に係るメモリシステム１において、下位ページが選択された場合における第１読み出しの一例に対応している。第１読み出しによって読み出されたデータは、上述した再読み出し等と同様にＥＣＣ回路２５によるエラー訂正が実行される。
【０１４３】
次に、上位ページが選択された場合における第１読み出しについて説明する。上位ページが選択された第１読み出しにおいて、メモリコントローラ２０は、図１４に示すように、例えばコマンド“ｘｘｈ”、コマンド“０２ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体メモリ１０に送信する。
【０１４４】
コマンド“０２ｈ”は、例えば上位ページに対応する動作を半導体メモリ１０に指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信すると、レディ状態からビジー状態に遷移して、シーケンサ１４が第１読み出しを実行する。
【０１４５】
まず、シーケンサ１４は、例えば領域ＲＧ１のグループにおいて分割トラッキングリードを実行する。領域ＲＧ１のグループにおけるトラッキングリードにおいて、シーケンサ１４は、まず領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“０”をセットし、その他の領域（具体的には、領域ＲＧ２、ＲＧ３、及びＲＧ４、すなわち領域ＲＧ１以外の全ての領域）のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“１”をセットする。
【０１４６】
次に、ロウデコーダモジュール１６が、選択ワード線ＷＬselに例えばトラッキング電圧ＡＲｔ１、ＡＲｔ２、ＡＲｔ３、ＡＲｔ４、ＡＲｔ５、ＣＲｔ１、ＣＲｔ２、ＣＲｔ３、ＣＲｔ４、及びＣＲｔ５を順に印加し、シーケンサ１４が、各トラッキング電圧が選択ワード線ＷＬselに印加されている間にそれぞれ制御信号ＳＴＢをアサートする。
【０１４７】
そして、シーケンサ１４は、下位ページの第１読み出しと同様に、トラッキング電圧ＡＲｔ１〜ＡＲｔ５のそれぞれの読み出し結果に基づいて最適な読み出し電圧ＡＲｃ１を見積もり、トラッキング電圧ＣＲｔ１〜ＣＲｔ５のそれぞれの読み出し結果に基づいて最適な読み出し電圧ＣＲｃ１を見積もる。
【０１４８】
その後、ロウデコーダモジュール１６は、選択ワード線ＷＬselに領域ＲＧ１のグループにおける最適な読み出し電圧ＡＲｃ１及びＣＲｃ１を順に印加し、シーケンサ１４は、最適な読み出し電圧ＡＲｃ１及びＣＲｃ１のそれぞれが選択ワード線ＷＬselに印加されている間に、制御信号ＳＴＢをアサートする。
【０１４９】
制御信号ＳＴＢがアサートされると、領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴのデータをセンスする。つまり、当該メモリセルトランジスタＭＴの閾値電圧が読み出し電圧ＡＲｃ１より低いか、又はＣＲｃ１を超えているかどうかを判定する。
【０１５０】
領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵは、例えば読み出し電圧ＡＲｃ１による読み出し結果をラッチ回路ＳＤＬに保持し、その後ラッチ回路ＡＤＬに転送する。
【０１５１】
それから、領域ＲＧ１のグループに対応するセンスアンプユニットＳＡＵは、読み出し電圧ＣＲｃ１による読み出し結果をラッチ回路ＳＤＬに保持し、その後ラッチ回路ＡＤＬに保持された読み出し結果と、ラッチ回路ＳＤＬに保持された読み出し結果とに基づいて、上位ページの読み出しデータを演算し、演算結果をラッチ回路ＡＤＬに保持する。
【０１５２】
上位ページが選択された第１読み出しでは、このラッチ回路ＡＤＬに保持された演算結果が、領域ＲＧ１のグループに対応するメモリセルトランジスタＭＴの読み出し結果として利用される。
【０１５３】
以降も同様に、シーケンサ１４は、領域ＲＧ２、ＲＧ３、及びＲＧ４のそれぞれのグループにおいて分割トラッキングリードを実行し、各領域ＲＧに対応する最適な読み出し電圧による読み出し結果を対応するラッチ回路ＡＤＬに保持させる。そして、下位ページの第１読み出しと同様に、ラッチ回路ＡＤＬに保持されたデータがラッチ回路ＸＤＬに転送された後に、メモリコントローラ２０に出力される。このとき、半導体メモリ１０からメモリコントローラ２０に出力されるデータは、１ページ分に相当する。
【０１５４】
上位ページの第１読み出しにおけるその他の詳細な動作は、下位ページにおける第１読み出しと同様のため、説明を省略する。
【０１５５】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係るメモリシステム１に依れば、メモリセルトランジスタＭＴに記憶されたデータの救済能力を向上することが出来る。以下に、第１実施形態における詳細な効果について説明する。
【０１５６】
例えば、メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリでは、ワード線ＷＬに対応する配線が板状に形成され、積層された構造になっている。そして、データが書き込まれた後に、対応するワード線ＷＬにおいて後天的なショート不良やオープン不良が発生した場合、不良発生箇所を境界に実効的なワード線ＷＬの抵抗値が変化することがある。本明細書において、”ワード線ＷＬの抵抗値”とは、コンタクトプラグＣＣの位置からメモリセルトランジスタＭＴの位置への、ワード線ＷＬを介した抵抗値を示し、例えば時定数ＲＣから求められる。つまり、本明細書において“ワード線ＷＬの抵抗値”とは、コンタクトプラグＣＣの位置からメモリセルトランジスタＭＴの位置へのワード線ＷＬを介した電圧の伝わりやすさを示す概念である。
【０１５７】
図１５は、ワード線ＷＬで不良が発生した場合におけるワード線の抵抗値の変化の一例を示している。図１５の上側には、積層された複数のワード線ＷＬのうち１本のワード線ＷＬと、領域ＲＧ１〜ＲＧ４との対応関係が示され、当該ワード線ＷＬが通過するメモリピラーＭＨの図示は省略されている。図１５の下側には、図１５の上側に示されたワード線ＷＬの各位置と、コンタクトプラグＣＣとの間における、抵抗値の変化の一例が示されている。
【０１５８】
図１５に示すように、領域ＲＧ２においてワード線ＷＬに不良が発生した場合、例えば不良発生箇所から先の領域において、抵抗値が上昇する場合がある。このような場合、ロウデコーダモジュール１６がワード線ＷＬに印加する電圧に対する実効的な閾値分布が、例えば図１６に示すように変化する。
【０１５９】
図１６に示す例では、領域ＲＧ１におけるメモリセルトランジスタＭＴの閾値分布に対して、領域ＲＧ４におけるメモリセルトランジスタＭＴの閾値分布が高くなる方にシフトしているように見える。これは、領域ＲＧ４におけるワード線ＷＬの抵抗値が高くなったことによって、領域ＲＧ４に対応するメモリセルトランジスタＭＴのゲートに実効的に印加される電圧が、領域ＲＧ１に対応するメモリセルトランジスタＭＴのゲートに実効的に印加される電圧よりも低くなったことにより生じ得る。
【０１６０】
このため、領域ＲＧ１における最適な読み出し電圧と、領域ＲＧ４における最適な読み出し電圧とは異なる可能性がある。例えば、領域ＲＧ１では通常の読み出し電圧ＡＲ、ＢＲ、及びＣＲが最適であったとしても、領域ＲＧ４では通常の読み出し電圧ＡＲ、ＢＲ、及びＣＲよりもそれぞれ高い読み出し電圧ＡＲｃ、ＢＲｃ、及びＣＲｃが最適な読み出し電圧となる場合がある。
【０１６１】
このような場合に、セルユニットＣＵの当該ページを選択したトラッキングリードを実行すると、シーケンサ１４が領域ＲＧ１〜ＲＧ４で平均化した最適な読み出し電圧を見積もることになる。つまり、領域ＲＧ単位で見ると、トラッキングリードで見積もられた最適な読み出し電圧が適切な電圧で無い可能性がある。
【０１６２】
そこで、第１実施形態に係るメモリシステム１は、例えばエラー訂正が失敗した後の再読み出しにおいて、領域ＲＧ単位のトラッキングリード（分割トラッキングリード）を実行する。分割トラッキングリードにおいてシーケンサ１４は、例えば領域ＲＧ１の読み出し結果を抽出して領域ＲＧ１に最適な読み出し電圧を見積もり、領域ＲＧ１に対応する最適な読み出し電圧を用いた読み出し動作を実行する。この動作は、他の領域ＲＧについても同様に実行される。
【０１６３】
これにより、第１実施形態に係るメモリシステム１は、例えば図１５に示すように抵抗値が上昇した領域ＲＧ２、ＲＧ３、及びＲＧ４のそれぞれにおいて最適な読み出し電圧を使用することが出来、領域ＲＧ１〜ＲＧ４のそれぞれにおける読み出しデータのエラービットの数を抑制することが出来る。
【０１６４】
従って、第１実施形態に係るメモリシステム１は、例えば後天的な不良によってワード線ＷＬの特性が変化した場合に、当該ワード線ＷＬに対応するメモリセルトランジスタＭＴに書き込まれたデータの救済能力を向上することが出来る。
【０１６５】
また、以上で説明した第１実施形態に係るメモリシステム１において、あるセルユニットＣＵに対応する１ページデータは、例えば図１７に示すように並べられる。尚、図１７は、セルユニットＣＵに含まれたメモリセルトランジスタＭＴの物理的な配置（物理アドレス）の一例を示しており、論理的な配置（論理アドレス）は異なっていても良い。
【０１６６】
図１７に示すように、第１実施形態に係るメモリシステム１では、複数ビットのデータ（例えば１ｋｂｙｔｅ）とパリティとの組が、例えば領域ＲＧ毎に２つずつ含まれるように設計される。このように、データとパリティとの組が対応する領域ＲＧ内に含まれることによって、第１実施形態に係るメモリシステム１は、領域ＲＧ毎に読み出しデータのエラー訂正を実行することが可能になる。
【０１６７】
これにより、第１実施形態に係るメモリシステム１は、例えば分割トラッキングリードを実行したセルユニットＣＵにおいて救済することが出来ない領域ＲＧが含まれていた場合においても、救済することが可能なデータ量の減少を抑制することが出来る。尚、メモリシステム１において、セルユニットＣＵに対するデータとパリティとの組の並べ方は、図１７に示す例に限定されず、その他の並べ方であっても良い。
【０１６８】
［２］第２実施形態
第２実施形態に係るメモリシステム１の構成は、第１実施形態に係るメモリシステム１の構成と同様である。そして、第２実施形態に係るメモリシステム１では、再読み出し後に、エラー訂正が失敗した領域ＲＧを指定した分割トラッキングリードを実行する。以下に、第２実施形態に係るメモリシステム１について第１実施形態と異なる点を説明する。
【０１６９】
［２−１］動作
図１８は、第２実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートであり、第１実施形態で図１２を用いて説明したステップＳ１２における再読み出しに続く動作の一例を示している。
【０１７０】
図１８に示すように、再読み出しにおいて読み出しデータのエラー訂正が可能であった場合（ステップＳ１３、ＹＥＳ）、メモリシステム１は、訂正した読み出しデータをホスト機器３０に送信し、当該ページに対する読み出し動作を終了する。
【０１７１】
一方で、読み出しデータのエラー訂正が不可能であった場合（ステップＳ１３、ＮＯ）、メモリコントローラ２０の例えばＣＰＵ２２は、ＥＣＣ回路２５のエラー訂正結果に基づいて、当該ページにおいてエラーが発生したカラムアドレスＣＡを抽出する。そして、メモリコントローラ２０は、エラーが発生したカラムアドレスＣＡを含むコマンドセットを用いて、半導体メモリ１０に第２読み出しを命令する。
【０１７２】
半導体メモリ１０が第２読み出しを命令するコマンドセットを受信すると、例えばシーケンサ１４が、コマンドセットに含まれたカラムアドレスＣＡに基づいて、エラーが発生した領域ＲＧを特定する（ステップＳ２０）。
【０１７３】
それから、シーケンサ１４は、特定した領域ＲＧを選択した第２読み出しを実行する（ステップＳ２１）。第２読み出しは、領域ＲＧ１〜ＲＧ４のそれぞれに対応するグループのうち一部の領域ＲＧに対応するグループを選択して実行する分割トラッキングリードである。
【０１７４】
以下に、図１９を用いて第２実施形態に係るメモリシステム１の第２読み出しの一例について説明する。図１９は、半導体メモリ１０に入力されるコマンド及びアドレスと、レディビジー信号ＲＢと、選択ワード線ＷＬselの電圧と、制御信号ＳＴＢとを示している。尚、以下の実施形態では、説明を簡略化するために、下位ページが選択された場合の動作についてのみ説明する。
【０１７５】
まず、メモリコントローラ２０は、図１９に示すように、例えばコマンド“ｘｘｈ”、コマンド“ｙｙｈ”、コマンド“０１ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体メモリ１０に送信する。
【０１７６】
コマンド“ｙｙｈ”は、領域ＲＧを指定した分割トラッキングリードの実行を指示するコマンドであり、例えば１つ又は複数の領域ＲＧに対応するグループを指定する情報を含む。第２読み出しに関するコマンドセットにおけるアドレス情報ＡＤＤは、エラー訂正に失敗したカラムアドレスＣＡを含んでいる。
【０１７７】
半導体メモリ１０は、コマンド“３０ｈ”を受信すると、レディ状態からビジー状態に遷移して、シーケンサ１４が第２読み出しを実行する。
【０１７８】
例えば、ステップＳ２０において特定された領域ＲＧが領域ＲＧ４である場合、シーケンサ１４は、領域ＲＧ４のグループにおいて分割トラッキングリードを実行する。この分割トラッキングリードにおける詳細な動作は、第１実施形態で説明した分割トラッキングリードと同様のため、説明を省略する。
【０１７９】
そして、シーケンサ１４は、指定した領域ＲＧのグループにおける分割トラッキングリードが終了したことを検知すると、半導体メモリ１０をビジー状態からレディ状態に遷移させる。その後、半導体メモリ１０は、メモリコントローラ２０の制御に基づいて、例えば選択された領域ＲＧに対応するグループの読み出し結果をメモリコントローラ２０に出力する。このとき、半導体メモリ１０からメモリコントローラ２０に出力されるデータは、例えば１／４ページ分に相当する。このように、第２読み出しにおいて出力されるデータの容量は、選択される領域ＲＧの数に基づいて変化する。
【０１８０】
尚、第２実施形態において、指定されていない領域ＲＧに対応する読み出し結果は、出力されても良いし、出力されなくても良い。指定されていない領域ＲＧに対応する読み出しデータを出力する場合、メモリコントローラ２０は、受け取った当該読み出しデータを無効なデータとして取り扱う。第２読み出しにおけるその他の詳細な動作は、第１実施形態で説明した第１読み出しと同様のため、説明を省略する。
【０１８１】
［２−２］第２実施形態の効果
以上で説明した第２実施形態に係るメモリシステム１に依れば、第１実施形態と同様に、メモリセルトランジスタＭＴに記憶されたデータの救済能力を向上することが出来る。以下に、第２実施形態における詳細な効果について説明する。
【０１８２】
図２０は、第１実施形態で説明した図１５と同様に、ワード線ＷＬで不良が発生した場合におけるワード線の抵抗値の変化の一例を示している。図２０に示す例では、領域ＲＧ３と領域ＲＧ４との境界近傍でワード線ＷＬに不良が発生し、不良発生個所を境界としてワード線ＷＬの抵抗値が大幅に変化している。
【０１８３】
図２０に示す例において通常のトラッキングリードが実行されると、見積もられる最適な読み出し電圧が、領域ＲＧ１〜ＲＧ３のそれぞれのグループに対応する最適な読み出し電圧に近い値になり、領域ＲＧ４のグループに対応する最適な読み出し電圧から離れた値になる可能性がある。この場合、領域ＲＧ１〜ＲＧ３のそれぞれのグループに対応する読み出しデータではエラー訂正が成功し、領域ＲＧ４のグループに対応する読み出しデータではエラー訂正が失敗する可能性がある。
【０１８４】
そこで、第２実施形態に係るメモリシステム１は、エラー訂正が失敗した領域ＲＧを選択して第１実施形態で説明した分割トラッキングリードを実行する。そして、第２実施形態において半導体メモリ１０は、例えばエラー訂正が失敗した領域ＲＧに対応するトラッキングリード結果のみをメモリコントローラ２０に出力する。
【０１８５】
これにより、第２実施形態に係るメモリシステム１の第２読み出しでは、第１実施形態で説明した第１読み出しよりも分割トラッキングリードの対象とする領域ＲＧを減らすことが出来、且つ第２読み出しにおけるデータ転送量を第１読み出しにおけるデータ転送量よりも抑制することが出来る。従って、第２実施形態に係るメモリシステム１は、第１実施形態よりもデータ救済に関する動作の時間を短縮することが出来る。
【０１８６】
［３］第３実施形態
第３実施形態に係るメモリシステム１の構成は、第１実施形態に係るメモリシステム１の構成と同様である。そして、第３実施形態に係るメモリシステム１では、再読み出し後に、エラー訂正が失敗した領域ＲＧに基づいて再設定された領域ＲＧにおいて分割トラッキングリードを実行する。以下に、第３実施形態に係るメモリシステム１について第１及び第２実施形態と異なる点を説明する。
【０１８７】
［３−１］動作
図２１は、第３実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートであり、例えば第１実施形態で図１２を用いて説明したステップＳ１２における再読み出しに続く動作の一例を示している。
【０１８８】
図２１に示すように、再読み出しにおいて読み出しデータのエラー訂正が可能であった場合（ステップＳ１３、ＹＥＳ）、メモリシステム１は、訂正した読み出しデータをホスト機器３０に送信し、当該ページに対する読み出し動作を終了する。
【０１８９】
一方で、読み出しデータのエラー訂正が不可能であった場合（ステップＳ１３、ＮＯ）、メモリコントローラ２０の例えばＣＰＵ２２は、ＥＣＣ回路２５のエラー訂正結果に基づいて、当該ページにおいてエラーが発生したカラムアドレスＣＡを抽出する。そして、メモリコントローラ２０は、エラーが発生したカラムアドレスＣＡを含むコマンドセットを用いて、半導体メモリ１０に第３読み出しを命令する。
【０１９０】
半導体メモリ１０が第３読み出しを命令するコマンドセットを受信すると、例えばシーケンサ１４が、コマンドセットに含まれたカラムアドレスＣＡに基づいて、エラーが発生した領域ＲＧを特定する（ステップＳ２０）。
【０１９１】
それから、シーケンサ１４は、特定した領域ＲＧの情報に基づいて、分割トラッキングリードを実行する領域ＲＧを設定し（ステップＳ３０）、第３読み出しを実行する（ステップＳ３１）。
【０１９２】
ここで、ステップＳ３０において設定される領域ＲＧの一例について、図２２及び図２３を用いて説明する。図２２及び図２３のそれぞれは、再読み出しにおいてエラー訂正が失敗した領域ＲＧの一例と、第３読み出しにおいて設定される領域ＲＧの一例とを示している。
【０１９３】
再読み出しにおいて、領域ＲＧ３のグループに対応する読み出しデータのエラー訂正に失敗した場合、例えば図２２に示すように、エラーが発生した領域ＲＧが２つ以上の領域ＲＧ（例えば、領域ＲＧ５及びＲＧ６）に分割され、分割された領域ＲＧが分割トラッキングリードの対象として設定される。
【０１９４】
これに限定されず、領域ＲＧ３のグループに対応する読み出しデータのエラー訂正に失敗した場合、例えば図２３に示すように、領域ＲＧの範囲を変更せずに、領域ＲＧが指定する範囲がスライドした領域ＲＧ（例えば、領域ＲＧ５及びＲＧ６）が設定され、設定された領域ＲＧが分割トラッキングリードの対象として設定される。
【０１９５】
このように、第３実施形態においてシーケンサ１４は、ステップＳ３０における領域ＲＧの設定において、任意の領域ＲＧを設定することが可能である。尚、領域ＲＧの最小範囲としては、シーケンサ１４が分割トラッキングリードによって隣り合う閾値分布の谷を見積もることが可能な範囲に設定される。
【０１９６】
第３読み出しにおいて、半導体メモリ１０に入力されるコマンド及びアドレスと、レディビジー信号ＲＢと、選択ワード線ＷＬselの電圧と、制御信号ＳＴＢとのそれぞれの動作は、例えば第２実施形態で説明した第２読み出しと同様のため、説明を省略する。
【０１９７】
尚、第２読み出しと第３読み出しとを使い分ける場合、メモリシステム１は、例えばコマンド“ｙｙｈ”と異なるコマンドが第３読み出しに割り当てられる。また、第２読み出しと第３読み出しとの使い分けは、半導体メモリ１０の動作設定を変更することによって対応することも可能である。
【０１９８】
また、第３実施形態で説明した第３読み出しは、第１実施形態で説明した第１読み出しと組み合わされても良い。例えば、第１実施形態で説明したように第１読み出しが実行され、第１読み出しの実行中、領域ＲＧ３における分割トラッキングリードで最適な読み出し電圧を見積もることが出来なかったものと仮定する。
【０１９９】
この場合にシーケンサ１４は、第３読み出しと同様に、領域ＲＧ３に対して領域の分割及び／又は領域のスライドの設定を行い、設定した領域に対して再度分割トラッキングリードを実行しても良い。また、第１読み出しの実行中においてシーケンサ１４は、第３読み出しと同様の動作を、領域の設定を変更して複数回実行しても良い。
【０２００】
［３−２］第３実施形態の効果
以上で説明した第３実施形態に係るメモリシステム１に依れば、第２実施形態よりも、メモリセルトランジスタＭＴに記憶されたデータの救済能力を向上することが出来る。以下に、第３実施形態における詳細な効果について説明する。
【０２０１】
図２４は、第１実施形態で説明した図１５と同様に、ワード線ＷＬで不良が発生した場合におけるワード線の抵抗値の変化の一例を示している。図２４に示す例では、領域ＲＧ３の内側でワード線ＷＬに不良が発生し、不良発生個所を境界としてワード線ＷＬの抵抗値が大幅に変化している。
【０２０２】
図２４に示す例では、例えば領域ＲＧ３に最適な読み出し電圧が大きく異なる部分が含まれるため、領域ＲＧ３のグループが選択された分割トラッキングリードが実行された場合においても正しくデータを読み出すことが出来ない可能性がある。
【０２０３】
そこで、第３実施形態に係るメモリシステム１は、エラー訂正が失敗した領域ＲＧに基づいて領域ＲＧを再設定して、分割トラッキングリードを実行する。具体的には、第３実施形態においてシーケンサ１４は、例えば図２４のように、不良発生箇所に対応する領域ＲＧをより細かい領域ＲＧ（例えば領域ＲＧ５及びＲＧ６）に分割して、分割した領域ＲＧに対してそれぞれ分割トラッキングリードを実行する。
【０２０４】
これにより、第３実施形態に係るメモリシステム１は、分割された領域ＲＧのうち、不良発生箇所を含まない領域ＲＧにおけるエラー訂正の成功率を向上することが出来、且つエラー訂正が困難な不良発生箇所を含む領域ＲＧに対応する記憶容量を小さくすることが出来る。
【０２０５】
また、不良発生箇所を含む領域ＲＧの単位が小さくなることから、データの読み出しに必要な総時間は増加するが、分割トラッキングリードによって、当該領域ＲＧに対してより最適な読み出し電圧を設定できる可能性が高くなる。従って、エラービットの数を抑制することが出来る。
【０２０６】
以上のように、第３実施形態に係るメモリシステム１は、例えば分割トラッキングリードを実行したセルユニットＣＵにおいて救済することが出来ない領域ＲＧが含まれていた場合においても、第２実施形態よりも救済することが可能なデータ量の減少を抑制することが出来、データ救済能力を向上することが出来る。
【０２０７】
［４］第４実施形態
第４実施形態に係るメモリシステム１の構成は、第１実施形態に係るメモリシステム１の構成と同様である。そして、第４実施形態に係るメモリシステム１では、再読み出し後にエラー訂正が失敗した領域ＲＧを指定し、且つ電圧条件を変更した分割トラッキングリードを実行する。以下に、第４実施形態に係るメモリシステム１について第１〜第３実施形態と異なる点を説明する。
【０２０８】
［４−１］動作
図２５は、第４実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートであり、例えば第１実施形態で図１２を用いて説明したステップＳ１２における再読み出しに続く動作の一例を示している。
【０２０９】
図２５に示すように、再読み出しにおいて読み出しデータのエラー訂正が可能であった場合（ステップＳ１３、ＹＥＳ）、メモリシステム１は、訂正した読み出しデータをホスト機器３０に送信し、当該ページに対する読み出し動作を終了する。
【０２１０】
一方で、読み出しデータのエラー訂正が不可能であった場合（ステップＳ１３、ＮＯ）、メモリコントローラ２０の例えばＣＰＵ２２は、ＥＣＣ回路２５のエラー訂正結果に基づいて、当該ページにおいてエラーが発生したカラムアドレスＣＡを抽出する。
【０２１１】
そして、メモリコントローラ２０は、エラーが発生したカラムアドレスＣＡと、電圧シフト情報を含むコマンドセットを用いて、半導体メモリ１０に第４読み出しを命令する。電圧シフト情報は、通常の読み出し電圧とは異なる読み出し動作を実行する場合に使用されるパラメータである。
【０２１２】
半導体メモリ１０が第４読み出しを命令するコマンドセットを受信すると、例えばシーケンサ１４が、コマンドセットに含まれたカラムアドレスＣＡに基づいて、エラーが発生した領域ＲＧを特定する（ステップＳ２０）。
【０２１３】
また、シーケンサ１４は、例えば電圧シフト情報に基づいて、分割トラッキングリードに使用するトラッキング電圧を設定する（ステップＳ４０）。設定されるトラッキング電圧は、例えば通常のトラッキング電圧よりも高い電圧に設定される。
【０２１４】
尚、トラッキング電圧の上昇幅は、例えばエラーが発生した領域ＲＧ内でエラー訂正が不可能だったデータ容量に基づいて設定されても良いし、選択される領域ＲＧに基づいて設定されても良いし、選択される領域ＲＧ毎に異なる上昇幅が設定されても良い。また、ステップＳ４０において設定されるトラッキング電圧は、通常のトラッキング電圧よりも低い電圧であっても良い。
【０２１５】
それから、シーケンサ１４は、特定した領域ＲＧと設定したトラッキング電圧とに基づいて、第４読み出しを実行する（ステップＳ４１）。第４読み出しは、第２実施形態で説明した第２読み出しにおいて、分割トラッキングリードのトラッキング電圧を変更した動作に対応している。
【０２１６】
以下に、図２６を用いて第４実施形態に係るメモリシステム１の第４読み出しの一例について説明する。図２６は、半導体メモリ１０に入力されるコマンド及びアドレスと、レディビジー信号ＲＢと、選択ワード線ＷＬselの電圧と、制御信号ＳＴＢとを示している。
【０２１７】
まず、メモリコントローラ２０は、図２６に示すように、例えばコマンド“ｘｘｈ”、コマンド“ｙｙｈ”、コマンド“ｚｚｈ”、コマンド“０１ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体メモリ１０に送信する。
【０２１８】
コマンド“ｚｚｈ”は、分割トラッキングリードにおいて使用するトラッキング電圧を指定するコマンドであり、上述した電圧シフト情報に相当する。半導体メモリ１０は、コマンド“３０ｈ”を受信すると、レディ状態からビジー状態に遷移して、シーケンサ１４が第４読み出しを実行する。
【０２１９】
例えば、ステップＳ２０において特定された領域ＲＧが領域ＲＧ４である場合、シーケンサ１４は、領域ＲＧ４のグループにおいて分割トラッキングリードを実行する。
【０２２０】
本例における領域ＲＧ４のグループに対する分割トラッキングリードでは、シーケンサ１４は、まず領域ＲＧ４のグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“０”をセットし、領域ＲＧ１、ＲＧ２、及びＲＧ３のうちいずれかのグループに対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに“１”をセットする。
【０２２１】
次に、トラッキング電圧ＢＲｂｔ１、ＢＲｂｔ２、ＢＲｂｔ３、ＢＲｂｔ４、及びＢＲｂｔ５を用いた読み出し動作が実行される。例えば、トラッキング電圧ＢＲｂｔ１〜ＢＲｂｔ５は、それぞれトラッキング電圧ＢＲｔ１〜ＢＲｔ５よりも高い電圧である。そして、これらの読み出し結果に基づいて領域ＲＧ４のグループにおける最適な読み出し電圧ＢＲｂｃ４が見積もられる。
【０２２２】
それから、読み出し電圧ＢＲｂｃ４を用いた読み出し動作が実行され、領域ＲＧ４のグループに対応するセンスアンプユニットＳＡＵは、この読み出し結果をラッチ回路ＳＤＬに保持し、その後ラッチ回路ＡＤＬに転送する。本例における第４読み出しでは、この最適な読み出し電圧ＢＲｂｃ４を用いた読み出し結果が、領域ＲＧ４のグループに対応するメモリセルトランジスタＭＴの読み出し結果として利用される。
【０２２３】
そして、シーケンサ１４は、指定した領域ＲＧのグループにおける分割トラッキングリードが終了したことを検知すると、半導体メモリ１０をビジー状態からレディ状態に遷移させる。その後、半導体メモリ１０は、メモリコントローラ２０の制御に基づいて、例えば選択された領域ＲＧに対応するグループの読み出し結果をメモリコントローラ２０に出力する。このとき、半導体メモリ１０からメモリコントローラ２０に出力されるデータは、例えば１／４ページ分に相当する。このように、第４読み出しにおいて出力されるデータの容量は、選択される領域ＲＧの数に基づいて変化する。
【０２２４】
尚、第４実施形態に係るメモリシステム１は、第４読み出しにおいて再びエラー訂正が不可能であった場合に、トラッキング電圧をさらに高く設定して、再度第４読み出しを実行しても良い。第４読み出しにおけるその他の詳細な動作は、第２実施形態で説明した第２読み出しと同様のため、説明を省略する。
【０２２５】
［４−２］第４実施形態の効果
ワード線ＷＬの途中で不良が発生した場合、第２実施形態で図２０を用いて説明したように、不良発生個所を境界としてワード線ＷＬの抵抗値が大幅に変化する場合がある。
【０２２６】
このような場合にメモリシステム１は、ワード線ＷＬの抵抗値が大幅に上昇した領域ＲＧにおいて分割トラッキングリードを実行しても、当該領域ＲＧに対応するワード線ＷＬの部分に接続されたメモリセルトランジスタＭＴに対して印加される実効的な電圧が低くなり、隣り合う閾値分布の谷を検出することが出来なくなる可能性がある。
【０２２７】
そこで、第４実施形態に係るメモリシステム１は、例えば通常のトラッキングリードよりも高いトラッキング電圧を使用して、例えば第２実施形態で説明した分割トラッキングリードを実行する。つまり、第４実施形態に係るメモリシステム１では、ワード線ＷＬの抵抗値が変化した部分に印加されるトラッキング電圧を、隣り合う閾値分布の谷を適切に判定することが可能な電圧になるように変化させる。
【０２２８】
これにより、第４実施形態に係るメモリシステム１は、通常のトラッキング電圧では最適な読み出し電圧を見積もることが出来ないような状態においても、最適な読み出し電圧を見積もることが可能となる。従って、第４実施形態に係るメモリシステム１は、救済することが可能なデータ量の減少を抑制することが出来、データ救済能力を向上することが出来る。
【０２２９】
尚、第４実施形態では、エラー訂正が失敗した領域ＲＧを選択して分割トラッキングリードを実行した場合を例に説明したが、これに限定されない。例えば、第１実施形態で説明した第１読み出しのように、全ての領域ＲＧを対象として、変更したトラッキング電圧を適用した分割トラッキングリードを実行しても良い。
【０２３０】
また、第４実施形態で説明した第４読み出しの動作は、第１読み出しに対しても適用することが可能である。例えば、メモリコントローラ２０が半導体メモリ１０に第１読み出し命令するコマンドシーケンスに、コマンド“ｚｚｈ”を追加する。この場合、半導体メモリ１０は、コマンド“ｚｚｈ”に基づいて変更されたトラッキング電圧を用いた第１読み出しを実行する。このように、第４読み出しは、他の実施形態で説明された読み出し動作と組み合わせることが可能である。
【０２３１】
［５］第５実施形態
第５実施形態に係るメモリシステム１の構成は、第１実施形態に係るメモリシステム１の構成と同様である。そして、第５実施形態に係るメモリシステム１では、アイドル状態の時に実行されるサーチリードにおいて、例えば第１読み出しを実行する。以下に、第５実施形態に係るメモリシステム１について第１〜第４実施形態と異なる点を説明する。
【０２３２】
［５−１］動作
メモリシステム１は、例えばアイドル状態の時に、サーチリードを実行する。メモリシステム１は、サーチリードにおいて、メモリセルアレイ１１に含まれた各ブロックＢＬＫの各ページに対する読み出し動作を順に実行し、データの読み出しが可能かどうかを確認する。そして、メモリシステム１は、あるページにおいて例えばエラービット数が所定の数を超えた場合に、当該ページを含むブロックＢＬＫに記憶されているデータを他のブロックＢＬＫに待避して、当該ブロックＢＬＫをバッドブロックに登録する。
【０２３３】
尚、ブロックＢＬＫがバッドブロックとして登録される条件はこれに限定されず、その他の条件が設定されても良い。また、サーチリードにおける、読み出し動作が実行されるブロックＢＬＫの順番と、選択されたブロックＢＬＫ内で読み出し動作が実行されるページの順番とのそれぞれは、任意の順番に設定することが可能である。
【０２３４】
図２７は、第５実施形態に係るメモリシステム１におけるサーチリードの一例を示すフローチャートである。以下に、図２７を用いて第５実施形態に係るメモリシステム１のサーチリードにおける詳細な動作について説明する。
【０２３５】
第５実施形態においてメモリシステム１は、例えばアイドル状態になると、サーチリードを開始する（ステップＳ５０）。
【０２３６】
サーチリードにおいてメモリコントローラ２０は、例えばあるブロックＢＬＫのあるページを選択した読み出し動作を半導体メモリ１０に指示し、半導体メモリ１０が当該ページを選択した読み出し動作を実行する（ステップＳ１０）。
【０２３７】
ステップＳ１０において、半導体メモリ１０から読み出されたデータのエラー訂正が可能であった場合（ステップＳ１１、ＹＥＳ）、メモリコントローラ２０は、メモリシステム１のアイドル状態が終了しているかどうかを確認する（ステップＳ５２）。アイドル状態が終了していない場合、メモリコントローラ２０の処理はステップＳ１０に戻り、次のページを選択した読み出し動作を半導体メモリ１０に指示する。
【０２３８】
ステップＳ１０において、半導体メモリ１０から読み出されたデータのエラー訂正が不可能であった場合（ステップＳ１１、ＮＯ）、メモリコントローラ２０は、例えば、当該ページを選択した第１読み出しを半導体メモリ１０に指示し、半導体メモリ１０が第１読み出しを実行する。
【０２３９】
そして、メモリコントローラ２０は、半導体メモリ１０から出力された読み出しデータのエラー訂正を実行し、訂正した読み出しデータのその他のブロックＢＬＫへの書き込みを半導体メモリ１０に指示する。それから、メモリコントローラ２０は、半導体メモリ１０に第１読み出しを実行させたブロックＢＬＫ内のその他のデータも同様に、その他のブロックＢＬＫにデータを待避させ、エラーが発生したブロックＢＬＫをバッドブロックに登録する（ステップＳ５１）。
【０２４０】
その後、メモリシステム１は、メモリコントローラ２０は、メモリシステム１のアイドル状態が終了しているかどうかを確認する（ステップＳ５２）。アイドル状態が終了していない場合、メモリコントローラ２０の処理はステップＳ１０に戻り、次のブロックＢＬＫを選択した読み出し動作を半導体メモリ１０に指示する。
【０２４１】
以上で説明した動作が、メモリシステム１がアイドル状態である期間において繰り返される。そして、メモリコントローラ２０は、ステップＳ５２においてアイドル状態が終了したことを検知すると、サーチリードを終了する。
【０２４２】
［５−２］第５実施形態の効果
以上のように、第５実施形態に係るメモリシステム１では、アイドル状態時のサーチリードにおいて、第１実施形態で説明した第１読み出しを利用している。これにより、第５実施形態に係るメモリシステム１は、サーチリード時においても第１実施形態と同様に、不良が発生したブロックＢＬＫに対するデータの救済能力を向上することが出来る。
【０２４３】
メモリシステム１がサーチリードを実行する頻度は、任意に設定できる。メモリシステム１は、アイドル状態になる度に、サーチリードを実行しても良い。あるいは、アイドル状態になった回数が所定回数に達する度にサーチリードを実行しても良い。また、例えば、所定期間（日、週、月）が経過してから初めてアイドル状態になったときに、サーチリードを実行してもよい。
【０２４４】
尚、第５実施形態では、サーチリードにおいて、通常の読み出し動作の後に第１読み出しを実行した場合を例に説明したが、これに限定されない。例えば、図２７に示されたステップＳ１４の替わりに、第２〜第４実施形態で説明した第２読み出し、第３読み出し、又は第４読み出しが利用されても良い。
【０２４５】
また、ステップＳ１４における分割トラッキングリードでもエラー訂正が成功しない場合に、第２読み出し、第３読み出し、第４読み出しのいずれかを続けて実行しても良い。このような場合においても、第５実施形態に係るメモリシステム１は、第２〜第４実施形態のいずれかと同様の効果を得ることが出来る。
【０２４６】
［６］第６実施形態
第６実施形態に係るメモリシステム１の構成は、第１実施形態に係るメモリシステム１の構成と同様である。そして、第６実施形態に係るメモリシステム１では、第１実施形態等で説明した分割トラッキングリードを用いて、選択されたセルユニットＣＵの状態を調べる読み出し動作を実行する。以下に、第６実施形態に係るメモリシステム１について第１〜第５実施形態と異なる点を説明する。
【０２４７】
［６−１］動作
第６実施形態に係るメモリシステム１は、セルユニットＣＵの状態を調べる場合に、第５読み出しを利用した状態確認動作を実行する。第５読み出しは、第１実施形態で説明した分割トラッキングリードを両端の領域ＲＧで実行する動作に相当する。
【０２４８】
以下に、図２８を用いて第６実施形態に係るメモリシステム１における状態確認動作について説明する。図２８は、第６実施形態に係るメモリシステム１における状態確認動作の一例を示すフローチャートである。
【０２４９】
状態確認動作においてメモリシステム１は、状態を調べたいセルユニットＣＵを選択して、第５読み出しを実行する。具体的には、メモリコントローラ２０が、例えばあるブロックＢＬＫのあるページを選択した第５読み出しを半導体メモリ１０に指示し、半導体メモリ１０が当該ページを選択した第５読み出しを実行する（ステップＳ６０）。
【０２５０】
そして、第５読み出しにおいてメモリコントローラ２０は、両端に対応する領域ＲＧを選択した分割トラッキングリードの実行を半導体メモリ１０に指示する。図２９は、第５読み出しにおいて選択される領域ＲＧの一例を示している。
【０２５１】
図２９に示すように、第５読み出しが実行される場合、例えばコンタクトプラグＣＣから最も近い領域ＲＧ１と、コンタクトプラグＣＣから最も離れている領域ＲＧ４とのそれぞれが選択される。つまり、メモリコントローラ２０は、第５読み出しにおいて、例えば領域ＲＧ１及びＲＧ４を選択した分割トラッキングリードを半導体メモリ１０に指示する。この分割トラッキングリードにおける詳細な動作は、第２実施形態で説明した分割トラッキングリードと同様であり、出力される情報が異なっている。
【０２５２】
具体的には、第５読み出しにおいて半導体メモリ１０は、メモリコントローラ２０の制御に基づいて、領域ＲＧ１において見積もられた最適な読み出し電圧と、領域ＲＧ４において見積もられた最適な読み出し電圧との間に差異があるかどうかを判断する為の情報を、メモリコントローラ２０に出力する。この情報としては、例えば両端に対応する領域ＲＧのそれぞれの最適な読み出し電圧に対応するパラメータが使用される。
【０２５３】
そして、メモリコントローラ２０は、第５読み出しによって半導体メモリ１０から出力された情報に基づいて、両端に対応する領域ＲＧのそれぞれに対応する最適な読み出し電圧に差異があるかどうかを判定する（ステップＳ６１）。
【０２５４】
両端に対応する領域ＲＧのそれぞれに対応する最適な読み出し電圧に差異がない場合（ステップＳ６２、ＮＯ）、メモリコントローラ２０は、選択したメモリユニットＣＵの状態が良好であるとみなし、当該状態確認動作を終了する。
【０２５５】
両端に対応する領域ＲＧのそれぞれに対応する最適な読み出し電圧に差異がある場合（ステップＳ６２、ＹＥＳ）、メモリコントローラ２０は、第５実施形態で図２７を用いて説明したステップＳ１４及びＳ５１の処理を順に実行する。簡潔に述べると、メモリコントローラ２０が、例えば第１読み出しを利用することによって、直前に第５読み出しを実行したブロックＢＬＫのデータを他のブロックＢＬＫに待避させ、直前に第５読み出しを実行したブロックＢＬＫをバッドブロックに登録する。
【０２５６】
ステップＳ１４及びＳ５１の処理が終了すると、メモリコントローラ２０は、当該状態確認動作を終了する。
【０２５７】
［６−２］第６実施形態の効果
以上のように、第６実施形態に係るメモリシステム１では、状態確認動作において、両端に対応する領域ＲＧを選択した分割トラッキングリード（第５読み出し）を実行する。そして、メモリコントローラ２０は、第５読み出しの結果に基づいて、第５読み出しが実行されたページに対応するワード線ＷＬ（セルユニットＣＵ）に不良が発生しているかどうかを推測する。
【０２５８】
例えば、両端に対応する領域ＲＧにおいて、ワード線ＷＬに不良が発生していない場合には、分割トラッキングリードにより見積もられた最適な読み出し電圧が同じになり、ワード線ＷＬに不良が発生している場合には、分割トラッキングリードにより見積もられた最適な読み出し電圧に差異が生じると考えられる。
【０２５９】
このように、第６実施形態に係るメモリシステム１は、第５読み出しを実行することによって、セルユニットＣＵ単位で不良の発生の有無を確認することが出来る。また、第６実施形態に係るメモリシステム１は、ワード線ＷＬに不良が発生していることを検知した場合に第１実施形態で説明した第１読み出しを実行する為、第１実施形態と同様に、データの救済能力を向上することが出来る。
【０２６０】
以上で説明した状態確認動作は、メモリコントローラ２０が任意のタイミングで実行することが出来、例えば第５実施形態で説明したサーチリード中に実行される。その他に状態確認動作（第５読み出し）が使用されるタイミングとしては、例えば消去動作後や、書き込み動作後が挙げられる。
【０２６１】
消去動作後に第５読み出しが実行される場合、メモリシステム１は、消去状態になったメモリセルトランジスタＭＴにおける閾値電圧のばらつきを調べることが出来る。この場合にメモリシステム１は、ばらつきが大きいブロックＢＬＫ、すなわちメモリセルトランジスタＭＴの特性が劣化しているブロックＢＬＫを、バッドブロックに設定することが出来る。メモリシステム１は、書き込み動作後に第５読み出しを実行する場合についても同様に、書き込み動作後のメモリセルトランジスタＭＴの状態を調べることが出来、適宜バッドブロックに設定することが出来る。
【０２６２】
尚、第６実施形態では、状態確認動作において、第５読み出し動作の後に第１読み出しを実行した場合を例に説明したが、これに限定されない。例えば、図２８に示されたステップＳ１４の替わりに、第２〜第４実施形態で説明した第２読み出し、第３読み出し、又は第４読み出しが利用されても良い。
【０２６３】
また、ステップＳ１４における分割トラッキングリードでもエラー訂正が成功しない場合に、第２読み出し、第３読み出し、第４読み出しのいずれかを続けて実行しても良い。このような場合においても、第６実施形態に係るメモリシステム１は、第２〜第４実施形態のいずれかと同様の効果を得ることが出来る。
【０２６４】
また、第６実施形態では、ステップＳ６２において差異が検出されなかった場合に状態確認動作を終了する場合を例に説明したが、これに限定されない。例えば、メモリシステム１は、ステップＳ６２において差異が検出されなかった場合においても、当該セルユニットＣＵを選択した通常の読み出し動作を実行することにより、エラーの有無を再確認しても良い。
【０２６５】
［７］変形例等
実施形態のメモリシステム＜例えば図１、１＞は、半導体メモリ＜例えば図１、１０＞と、メモリコントローラ＜例えば図１、２０＞とを含む。半導体メモリは、複数の第１及び第２メモリセルと、複数の第１及び第２ビット線と、ワード線と、ドライバと、を含む。メモリコントローラは、半導体メモリを制御する。複数の第１及び第２メモリセルは、各々が閾値電圧に基づいてデータを記憶する。複数の第１ビット線は、複数の第１メモリセルに接続される。複数の第２ビット線は、複数の第２メモリセルに接続される。ワード線は、複数の第１及び第２メモリセルのそれぞれに接続される。ドライバは、ワード線に電圧を印加する。メモリコントローラが、第１動作＜例えば図１３、第１読み出し＞の実行を指示する第１コマンド＜例えば図１３、ｘｘｈ＞と読み出し動作の実行を指示する第２コマンド＜例えば図１３、００ｈ＞とを含むコマンドセットを半導体メモリに送信すると、半導体メモリは第１動作を実行する。第１動作においてドライバは、ワード線に対して、複数種類の第１読み出し電圧＜例えば図１３、ＢＲｔ１〜ＢＲｔ５（ＲＧ１）＞と、複数種類の第１読み出し電圧のうちの一つ＜例えば図１３、ＢＲｃ１＞と、複数種類の第２読み出し電圧＜例えば図１３、ＢＲｔ１〜ＢＲｔ５（ＲＧ２）＞と、複数種類の第２読み出し電圧のうちの一つ＜例えば図１３、ＢＲｃ２＞と、を順に印加する。これにより、メモリシステムは、メモリセルに記憶されたデータの救済能力を向上することが出来る。
【０２６６】
第１〜第４実施形態では、再読み出しの後に第１〜第４読み出しのうちいずれかが実行される場合を例に説明したが、これに限定されない。例えば、通常の読み出し動作の後の再読み出しとして、第１〜第４読み出しのうちいずれかが実行されても良い。また、エラーが発生しているページの情報を把握している場合に、メモリシステム１は、初めから第１〜第４読み出しのうちいずれかを実行しても良い。
【０２６７】
また、メモリシステム１は、第１〜第４実施形態で説明された第１〜第４読み出しを、組み合わせて利用することも可能である。例えば、メモリシステム１は、再読み出しとして第１読み出しを実行した後に第３読み出しを実行しても良いし、再読み出しとして第１読み出しを実行した後に第４読み出しを実行しても良い。
【０２６８】
上記実施形態では、メモリコントローラ２０からのコマンドに基づいてパラメータが変更する場合を例に説明したが、これに限定されない。例えば、第４読み出しにおけるトラッキング電圧を変更するために、メモリコントローラ２０は、半導体メモリ１０側の設定を変更する動作を実行しても良い。
【０２６９】
このような設定変更動作のコマンドシーケンスの一例が、図３０に示されている。図３０に示すように、まずメモリコントローラ２０は、設定変更コマンド“ｚｘｈ”を発行し、半導体メモリ１０に送信する。コマンド“ｚｘｈ”は、半導体メモリ１０に対してパラメータの変更を命令するコマンドである。
【０２７０】
次にメモリコントローラ２０は、アドレス情報ＡＤＤを発行し、半導体メモリ１０に送信する。このアドレス情報ＡＤＤは、変更したいパラメータに対応するアドレスを指定するものである。次にメモリコントローラ２０は、例えば複数サイクルに渡って設定データＤＡＴを半導体メモリ１０に出力する。この設定データＤＡＴは、変更するパラメータに相当するデータである。これらのコマンド等を受信すると半導体メモリ１０はビジー状態に遷移し、シーケンサ１４が設定変更動作を開始する。そして、シーケンサ１４は、受信したアドレス及びデータに基づいて設定のパラメータを書き換えると、半導体メモリ１０をレディ状態に遷移させる。設定変更動作が終了すると、例えば半導体メモリ１０の第４読み出しにおけるトラッキング電圧の設定変更が適用される。
【０２７１】
上記実施形態において、説明に使用されたコマンド“ｘｘｈ”、コマンド“ｙｙｈ”、コマンド“ｚｚｈ”のそれぞれは、任意のコマンドに置き換えることが可能である。また、上記実施形態では、下位ページ又は上位ページに対応する動作を指示するコマンドとして、それぞれコマンド“０１ｈ”及び“０２ｈ”を使用した場合を例に説明したが、これに限定されない。例えば、これらのコマンドがその他のコマンドに置き換えられても良いし、アドレス情報ＡＤＤにページの情報を含ませることによって、これらのコマンドが省略されても良い。
【０２７２】
上記実施形態では、ページ単位の読み出しを実行する場合を例に説明したが、これに限定されない。例えば、メモリシステム１は、１つのセルユニットＣＵに含まれた複数ページのデータをシーケンシャルに読み出しても良い。また、メモリシステム１は、トラッキングリードにおいて、複数ページを対象としたシーケンシャルなトラッキングリードを実行しても良い。このような動作に対しても、上記実施形態で説明した動作を適用することが可能である。
【０２７３】
上記実施形態では、１つのメモリセルトランジスタＭＴが２ビットデータを記憶する場合を例に説明したが、これに限定されない。セルユニットＣＵに含まれた各メモリセルトランジスタＭＴには、１ビットデータが記憶されて良いし、３ビット以上のデータが記憶されて良い。このような場合においても、メモリシステム１は、適宜読み出し電圧やトラッキング電圧等を変更することによって、上記実施形態で説明した動作を実行することが出来、同様の効果を得ることが出来る。
【０２７４】
第１実施形態で説明した上位ページを選択した第１読み出しにおいて、半導体メモリ１０が、トラッキング電圧ＡＲｔ１〜ＡＲｔ５及びＣＲｔ１〜ＣＲｔ５をそれぞれ用いた読み出しを実行した後に、最適な読み出し電圧ＡＲｃ１及びＣＲｃ１を用いた読み出しを実行する場合を例に説明したが、これに限定されない。例えば、半導体メモリ１０は、トラッキング電圧ＡＲｔ１〜ＡＲｔ５をそれぞれ用いた読み出しを実行した後に、最適な読み出し電圧ＡＲｃ１による読み出しを実行し、トラッキング電圧ＣＲｔ１〜ＣＲｔ５をそれぞれ用いた読み出しを実行した後に、最適な読み出し電圧ＣＲｃ１による読み出しを実行しても良い。これは、他の領域ＲＧが選択されたトラッキングリードにおいても同様である。
【０２７５】
上記実施形態における書き込み動作及び読み出し動作のそれぞれにおいて、選択ワード線ＷＬselに印加される電圧は、例えばドライバ回路１５がロウデコーダモジュール１６に電圧を供給する信号線ＣＧの電圧と同様の電圧となる。つまり、各種配線に印加される電圧や電圧が印加されている期間は、対応する信号線ＣＧの電圧を調べることにより大まかに知ることが出来る。
【０２７６】
ドライバ回路１５に接続された各信号線の電圧から選択ゲート線及びワード線等の電圧を見積もる場合には、ロウデコーダＲＤに含まれたトランジスタＴＲによる電圧降下を考慮しても良い。この場合、選択ゲート線及びワード線のそれぞれの電圧は、それぞれ対応する信号線に印加されている電圧よりもトランジスタＴＲの電圧降下の分だけ低くなる。
【０２７７】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【０２７８】
上記実施形態におけるメモリセルアレイ１１は、その他の構成であっても良い。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０２７９】
上記実施形態において、ブロックＢＬＫは消去単位でなくても良い。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０２８０】
上記実施形態において、書き込み動作で、奇数番目のワード線が選択された場合に選択ワード線に最初に印加される電圧と、偶数番目のワード線が選択された場合に選択ワード線に最初に印加される電圧とは異なっていても良い。書き込み動作で、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、非選択のワード線に印加されるパス電圧を変えても良い。
【０２８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２８２】
１…メモリシステム、１０…半導体メモリ、１１…メモリセルアレイ、１２…コマンドレジスタ、１３…アドレスレジスタ、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、２０…メモリコントローラ、２１…ホストインターフェイス回路、２２…ＣＰＵ、２３…ＲＡＭ、２４…バッファメモリ、２５…ＥＣＣ回路、２６…ＮＡＮＤインターフェイス回路、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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