(57)【要約】【課題】高機能であるとともに低コスト化と大規模化が容易な光電子集積半導体モジュールおよびその製造方法を提供する。【解決手段】光電子集積半導体モジュールは、電気配線層と、電気配線層の内部に設けられ、金属配線と電気接続され、発光素子および受光素子の少なくとも一方を含む光素子と、電気配線層の内部に設けられ、光素子と光結合した光導波路と、電気配線層の第１面に設けられ、金属配線と電気接続された複数の半導体デバイスと、半導体デバイスを封止する樹脂と、電気配線層の第２面に設けられ、金属配線と電気接続された複数の外部接続端子とを備えている。【選択図】図４
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【特許請求の範囲】
【請求項１】
金属配線と絶縁膜とを有する電気配線層と、
前記電気配線層の内部に設けられ、前記金属配線と電気接続され、発光素子および受光素子の少なくとも一方を含む光素子と、
前記電気配線層の内部に設けられ、前記光素子と光結合した光導波路と、
前記電気配線層の第１面に設けられ、前記金属配線と電気接続された複数の半導体デバイスと、
前記半導体デバイスを封止する樹脂と、
前記電気配線層の第２面に設けられ、前記金属配線と電気接続された複数の外部接続端子と、
を備えた光電子集積半導体モジュール。
【請求項２】
金属配線と絶縁膜とを有する電気配線層と、
前記電気配線層の第１面に設けられ、前記金属配線と電気接続された複数の半導体デバイスと、
前記電気配線層の前記第１面に設けられ、前記金属配線と電気接続され、発光素子および受光素子の少なくとも一方を含む光素子と、
前記電気配線層の前記第１面に設けられ、前記光素子と光結合した光導波路と、
前記半導体デバイスおよび前記光素子を封止する樹脂と、
前記電気配線層の第２面に設けられ、前記金属配線と電気接続された複数の外部接続端子と、
を備えた光電子集積半導体モジュール。
【請求項３】
前記光素子は、半導体集積回路が形成された基板と一体化されている請求項２記載の光電子集積半導体モジュール。
【請求項４】
前記光素子は、前記半導体デバイスの表面に一体化されている請求項２記載の光電子集積半導体モジュール。
【請求項５】
前記電気配線層の前記第２面に設けられ、前記光素子または前記光導波路に光結合した透明な光接続端子をさらに備えた請求項１〜４のいずれか１つに記載の光電子集積半導体モジュール。
【請求項６】
支持体上に、発光素子および受光素子の少なくとも一方を含む光素子と、前記光素子と光結合した光導波路と、金属配線と絶縁膜を有するとともに前記光素子および前記光導波路を覆う電気配線層と、を形成する工程と、
前記電気配線層の第１面に、前記金属配線と電気接続された複数の半導体デバイスを搭載する工程と、
前記半導体デバイスを封止する樹脂を前記電気配線層上に形成する工程と、
前記樹脂を形成した後、前記支持体を除去する工程と、
を備えた光電子集積半導体モジュールの製造方法。
【請求項７】
支持体上に、複数の半導体デバイスと、発光素子および受光素子の少なくとも一方を含む光素子とを搭載する工程と、
前記半導体デバイスおよび前記光素子を封止する樹脂を前記支持体上に形成する工程と、
前記樹脂を形成した後、前記支持体を除去する工程と、
前記支持体を除去した後、前記半導体デバイスおよび前記光素子を前記樹脂で一体化した構造体に、前記半導体デバイスおよび前記光素子と電気接続された金属配線と絶縁膜を有する電気配線層と、前記光素子と光結合した光導波路とを形成する工程と、
を備えた光電子集積半導体モジュールの製造方法。
【請求項８】
支持体上に、金属配線と絶縁膜を有する電気配線層と、光導波路とを形成する工程と、
前記電気配線層上に、前記金属配線と電気接続された半導体デバイスと、前記金属配線と電気接続されるとともに、前記光導波路と光結合した発光素子および受光素子の少なくとも一方を含む光素子とを搭載する工程と、
前記半導体デバイスおよび前記光素子を封止する樹脂を前記電気配線層上に形成する工程と、
前記樹脂を形成した後、前記支持体を除去する工程と、
を備えた光電子集積半導体モジュールの製造方法。
【請求項９】
前記光素子は、前記半導体デバイスの表面に一体化された状態で前記半導体デバイスとともに前記電気配線層上に搭載される請求項８記載の光電子集積半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、光電子集積半導体モジュールおよびその製造方法に関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）、メモリ素子など、同種または異種のＬＳＩ（Large Scale Integrated Circuit）をシリコン基板に複数搭載し、光接続して高機能化する光電子シリコンインターポーザなどの検討が進められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２０３９４５号公報
【特許文献２】特許第３７２３１７７号公報
【特許文献３】特許第３７２５４５３号公報
【特許文献４】特許第５９０２２６７号公報
【特許文献５】特開２０１６−１７８２９３号公報
【特許文献６】米国特許第９４１７４１５号明細書
【特許文献７】米国特許第９５０７１１１号明細書
【非特許文献１】Japanese Journal of Applied Physics 48 (2009) 04C113
【非特許文献２】Photonics Research Vol. 2, Issue 3, pp. A1-A7 (2014)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高機能であるとともに低コスト化と大規模化が容易な光電子集積半導体モジュールおよびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、光電子集積半導体モジュールは、金属配線と絶縁膜とを有する電気配線層と、前記電気配線層の内部に設けられ、前記金属配線と電気接続され、発光素子および受光素子の少なくとも一方を含む光素子と、前記電気配線層の内部に設けられ、前記光素子と光結合した光導波路と、前記電気配線層の第１面に設けられ、前記金属配線と電気接続された複数の半導体デバイスと、前記半導体デバイスを封止する樹脂と、前記電気配線層の第２面に設けられ、前記金属配線と電気接続された複数の外部接続端子と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図３】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図４】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図５】（ａ）は実施形態の光素子および光導波路の模式断面図であり、（ｂ）は実施形態の光素子および光導波路の模式平面図。
【図６】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図７】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図８】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図９】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図１０】（ａ）は実施形態の受光素子の模式断面図であり、（ｂ）および（ｃ）は実施形態の受光素子の模式平面図。
【図１１】（ａ）は実施形態の発光素子の模式断面図であり、（ｂ）は実施形態の発光素子の模式平面図。
【図１２】（ａ）は実施形態の発光素子の模式断面図であり、（ｂ）は実施形態の発光素子の模式平面図。
【図１３】（ａ）は実施形態の受光素子の模式断面図であり、（ｂ）および（ｃ）は実施形態の受光素子の模式平面図。
【図１４】（ａ）は実施形態の光素子および光導波路の模式断面図であり、（ｂ）は実施形態の光素子および光導波路の模式平面図。
【図１５】（ａ）は実施形態の受光素子の模式断面図であり、（ｂ）および（ｃ）は実施形態の受光素子の模式平面図。
【図１６】（ａ）は実施形態の光素子および光導波路の模式断面図であり、（ｂ）は実施形態の光素子および光導波路の模式平面図。
【図１７】（ａ）は実施形態の受光素子の模式断面図であり、（ｂ）および（ｃ）は実施形態の受光素子の模式平面図。
【図１８】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図１９】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２０】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２１】（ａ）は実施形態の発光素子の模式断面図であり、（ｂ）は実施形態の受光素子の模式断面図。
【図２２】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２３】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２４】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２５】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２６】実施形態の光電子集積半導体モジュールの製造方法を示す模式断面図。
【図２７】実施形態の光電子集積半導体モジュールおよび実装ボードの模式断面図。
【図２８】実施形態の光電子集積半導体モジュールおよび実装ボードの模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図４（ｂ）は、実施形態の光電子集積半導体モジュールの模式断面図である。
【０００９】
図４（ｂ）に示す光電子集積半導体モジュールは、電気配線層（または再配線層：ＲＤＬ（Re-Distribution Layer））７０と、電気配線層７０上に搭載された複数の半導体デバイス１００と、半導体デバイス１００を封止する樹脂１５０とを備えている。
【００１０】
電気配線層７０は、金属配線７１と絶縁膜８２とを有する。金属配線７１は例えば銅配線であり、絶縁膜８２は金属配線７１同士を絶縁している。電気配線層７０は、第１面７０ａと第２面７０ｂをもつ。例えば、第２面７０ｂは第１面７０ａの反対側の面である。
【００１１】
半導体デバイス１００は、電気配線層７０の第１面７０ａに搭載され、金属配線７１と電気接続されている。電気配線層７０の第２面７０ｂには、金属配線７１と電気接続された複数の外部接続端子１３０が設けられている。外部接続端子１３０は、例えばパッド電極である。外部接続端子１３０には、例えば半田ボール１３１等を接合させることができる。
【００１２】
また、電気配線層７０の第２面７０ｂには、半導体デバイス１１１が搭載されている。半導体デバイス１１１は、金属配線７１と電気接続されている。例えば、半導体デバイス１００はメモリチップを含み、半導体デバイス１１１はメモリチップを制御する制御回路を含む。半導体デバイス１１１は、半導体デバイス１００に一体化されていても良い。
【００１３】
電気配線層７０の内部には、光素子と光導波路６１が設けられている。例えば、光素子と光導波路６１は、電気配線層７０を構成する絶縁膜８２に周囲を囲まれている。光素子は、発光素子２３と受光素子２４を含む。発光素子２３および受光素子２４は、金属配線７１と電気接続されるとともに、電気配線層７０の内部で光導波路６１と光結合している。発光素子２３および受光素子２４は、電気配線層７０の外部に設けられた部分を有していてもよい。
【００１４】
光導波路６１は絶縁膜８１内に設けられ光導波コアとして機能し、絶縁膜８１は光閉じ込めクラッドとして機能する。例えば、光素子は絶縁膜８１内に設けられ、その絶縁膜８１は絶縁膜８２内に設けられている。絶縁膜８１は絶縁膜８２に周囲を囲まれている。
【００１５】
この光電子集積半導体モジュールは、図２７に示すように、外部接続端子１３０に接合された半田ボール１３１を介して、実装ボード（配線板）２００に実装される。または、光電子集積半導体モジュールは、半田ボールを介さずに実装ボード２００に実装されてもよい。半田ボール１３１は、実装ボード２００に形成された電気配線に電気接続される。外部からのパワー／信号は、半田ボール１３１、外部接続端子１３０、および金属配線７１を通じて、半導体デバイス１１１、１００に与えられる。
【００１６】
例えば、外部接続端子１３０と半導体デバイス１１１との間の信号配線の一部を光配線にしている。発光素子２３は、外部接続端子１３０から入力する電気信号を光信号に変換し、その光信号は光導波路６１を通じて受光素子２４に伝達する。そして、受光素子２４は光信号を電気信号に変換して、この電気信号により半導体デバイス１１１が駆動制御される。さらに、半導体デバイス１１１からの電気信号により、半導体デバイス１００のメモリチップが駆動制御される。
【００１７】
次に、図１（ａ）〜図４（ｂ）を参照して、図４（ｂ）に示す光電子集積半導体モジュールの製造方法について説明する。
【００１８】
図１（ａ）に示すように、支持体１１上に光素子材料２２を形成する。支持体１１は、例えばシリコン基板またはガラス基板である。
【００１９】
光素子材料２２は、例えばIII-Ｖ族化合物半導体のエピタキシャル成長層である。光素子材料２２は、これをエピタキシャル成長させた基板２１とともにウェーハ状態または個片化したチップ状態で、支持体１１に貼り合わせられる。
【００２０】
光素子材料２２は、支持体１１に対して直接接合される。または、光素子材料２２は、支持体１１に対して、酸化膜（または接着層）１２を介して貼り合わせられる。
【００２１】
支持体１１がシリコン基板の場合、シリコン基板上に光素子材料２２をエピタキシャル成長してもよい。
【００２２】
光素子材料２２をエピタキシャル成長させた基板２１は、図１（ｂ）に示すように、除去される。または、基板２１は残してもよい。
【００２３】
次に、支持体１１上で光素子材料２２の加工や電極形成などを行い、図２（ａ）に示すように、発光素子２３と受光素子２４を形成する。これと同時または続けて、光導波路６１を形成する。
【００２４】
発光素子２３、受光素子２４、および光導波路６１は、絶縁膜８１内に形成される。発光素子２３および受光素子２４は、光導波路６１に光結合する。
【００２５】
続けて、図２（ｂ）に示すように、支持体１１上に電気配線層７０を形成する。電気配線層７０は、単層または多層の金属配線７１と、層間絶縁膜８２とを含む。
【００２６】
金属配線７１は、例えばＣｕ配線であり、セミアディティブ法などで形成される。層間絶縁膜８２は、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコーン系樹脂などである。
【００２７】
発光素子２３および受光素子２４は、金属配線７１に電気接続する。電気配線層７０の一部分が、発光素子２３、受光素子２４、および光導波路６１を含む光配線構造となっている。
【００２８】
次に、図３（ａ）に示すように、電気配線層７０上に複数の半導体デバイス１００を搭載する。半導体デバイス１００は、例えば、小型半田ボールのリフロー接続、Ａｕスタッドバンプの超音波接合により、金属配線７１とマイクロバンプ接続され、金属配線７１と電気接続される。
【００２９】
半導体デバイス１００は、複数の半導体チップ（例えばメモリチップ）１０１が積層された３次元集積ＬＳＩ構造を有する。複数の半導体チップ１０１は、ＴＳＶ（Through Silicon Via）等の貫通電極１０２によって接続されている。
【００３０】
複数の半導体チップ１０１がＴＳＶ接続で積層された積層体を電気配線層７０上に搭載してもよいし、ＴＳＶ付きの薄片チップを電気配線層７０上に順次積層して複数チップの集積積層体を形成してもよい。
【００３１】
半導体デバイス１００を搭載した後、図３（ｂ）に示すように、半導体デバイス１００をモールド樹脂１５０で封止する。樹脂１５０は、半導体デバイス１００の搭載面の全面に供給され、半導体デバイス１００を覆う。
【００３２】
樹脂１５０は、例えば、シリカフィラーを添加して熱膨張係数を支持体１１の熱膨張係数に整合するよう調整したエポキシ樹脂やシリコーン樹脂などである。
【００３３】
樹脂１５０を形成した後、支持体１１を除去する。例えば、支持体１１における電気配線層７０の形成面に予め有機材料または無機材料の仮接合材を形成しておき、その仮接合材にナイフエッジを差し込んで支持体１１を機械的に剥離する。または、仮接合材を加熱発泡させて支持体１１を剥離する。または、仮接合材をレーザー光照射により分解して支持体１１を剥離する。または、支持体１１を、研削と選択エッチングなどで除去してもよい。
【００３４】
支持体１１が除去され、図４（ａ）に示すように、電気配線層７０の第２面（半導体デバイス１００が搭載される第１面の反対面）が露出する。露出した電気配線層７０の第２面には、図４（ｂ）に示すように、複数の外部接続端子（例えば、パッド電極）１３０が形成される。外部接続端子１３０には半田ボール１３１等が形成されても良い。また、電気配線層７０に追加の金属配線７１を形成してもよい。
【００３５】
電気配線層７０の第２面７０ｂには、第１面７０ａの半導体デバイス１００とは別の半導体デバイス（コントローラチップやインターフェースチップなど）１１１が搭載される。また、電気配線層７０の第２面７０ｂに、コンデンサなどの受動部品を部分的に搭載しても構わない。半導体デバイス１１１は、半導体デバイス１００に一体化されていても良い。
【００３６】
また、図２８に示すように、電気配線層７０の第２面７０ｂに、透明な光接続端子（例えばシリコーン樹脂ボールなど）１３２を形成することができる。
【００３７】
光接続端子１３２は、発光素子２３、受光素子２４、または光導波路６１を、実装ボード２００に形成された光素子や光導波路２０１に光結合する光経路となる。このような光電子集積モジュールは、光接続端子１３２を介して、外部と光接続される。
【００３８】
実装ボード２００には、光導波コアとして機能する光導波路２０１が形成されている。光導波路２０１は、光閉じ込めクラッドとして機能する絶縁膜２０２内に形成されている。また、実装ボード２００には、４５°入射ミラー２０３が形成されている。
【００３９】
電気配線層７０内には、光素子（発光素子２２３、受光素子２２４）と、光導波コアとして機能する光導波路２６１と、光閉じ込めクラッドとして機能する絶縁膜２６２と、光導波管２０６と、凹面４５°入射ミラー２０５とが設けられている。
【００４０】
光接続端子１３２は、４５°ミラー２０３を介して実装ボード２００の光導波路２０１に光結合している。また、光接続端子１３２は、電気配線層７０内の光導波管２０６に光結合している。
【００４１】
発光素子２２３および受光素子２２４は、光導波路２６１に光結合するとともに、金属配線７１に電気接続している。光導波路２６１は、光導波管２０６に光結合している。
【００４２】
発光素子２２３としては、発光素子２３と同じ構成のものを発光素子２３と同時に形成することができる。受光素子２２４としては、受光素子２４と同じ構成のものを受光素子２２４と同時に形成することができる。
【００４３】
光導波路（コア）２６１、２０１には、光導波路６１と同じ材料を用いることができる。絶縁膜（クラッド）２６２、２０２には、絶縁膜８１と同じ材料を用いることができる。光導波路２６１は、光導波路６１と同時に形成することができる。絶縁膜２６２は、絶縁膜８１と同時に形成することができる。
【００４４】
光導波管２０６は、例えば、透明樹脂（シリコーン、エポキシ、ポリイミド、ポリカーボネート、ポリプロピレンテレフタレート）、酸化シリコン、石英成形品で、例えば柱状に形成することができる。または、光導波管２０６内を空隙にしてもよい。
【００４５】
ミラー２０３、２０５は、Ａｕ、Ａｌ、Ｎｉ、Ａｇ等の金属で形成することができる。または、光導波管２０６を、例えば、透明樹脂、酸化シリコン、石英成形品とし、ミラー２０５部分を空隙として、その界面における全反射を利用した全反射ミラーとしてもよい。例えば、光導波管２０６が屈折率１．５の材料の場合、光導波管２０６と空隙（空気）との界面への光入射角が４８°以上になるようにする。
【００４６】
図２８の例では、実装ボード２００における左側の光導波路２０１を導波された光は、ミラー２０３で反射して、光接続端子１３２内および光導波管２０６内を上方に導光され、ミラー２０５で反射して集光され、光導波路２６１に入射する。そして、受光素子２２４は、光導波路２６１からの光入力を受け、金属配線７１に電気出力する。
【００４７】
また、金属配線７１からの電気信号入力を受けた発光素子２２３は、光導波路２６１に光出力し、その光はミラー２０５で反射してミラー２０３に向かって結像する如く光導波管２０６内および光接続端子１３２内を下方に導光され、さらにミラー２０３で反射して実装ボード２００の光導波路２０１に出力される。
【００４８】
以上説明した実施形態によれば、光配線による高速接続と、金属配線７１による電源／低速接続を、安価な樹脂モールドを基体として構成することができる。ＴＳＶ付きシリコンインターポーザのような高価な実装基板を用いないため、高機能でありながら低コスト化が容易である。また、メートル級の大型パネルレベルの一括形成プロセスが可能で、例えば５ｃｍ×５ｃｍ以上の大規模半導体モジュールでも大量生産が容易であり、高機能で低コストな大規模光電子集積半導体モジュールが実現可能となる。
【００４９】
図５（ａ）は実施形態における光配線構造部分の一例の模式断面図であり、図５（ｂ）はその模式平面図である。
【００５０】
クラッドとして機能する絶縁膜６２と、クラッドとして機能する絶縁膜６３との間に、光導波路（コア）６１が設けられている。例えば、絶縁膜６２はシリコン酸化膜（ＳｉＯ２膜）であり、絶縁膜６３はシリコン酸化膜または樹脂膜である。光導波路６１は、アモルファスシリコン膜、ポリシリコン膜、窒化シリコン膜、または窒化酸化シリコン膜である。
【００５１】
発光素子２３と受光素子２４が、光導波路６１に光結合している。例えば、発光素子２３はＭＲ−ＶＣＳＥＬ（Membrane Reflector Vertical Cavity Surface Emitting Laser diode）であり、受光素子２４はｐｉｎ−ＰＤ（p-i-n Photo Diode）である。
【００５２】
発光素子（ＭＲ−ＶＣＳＥＬ）２３は、ＭＱＷ（Multi Quantum Well）を含むIII-Ｖ族エピタキシャル成長層４４と、ＨＣＧ（High Contrast Grating）カプラ５２と、ＤＢＲ（Distributed Bragg Reflector）５１と、ＨＣＧ（High Contrast Grating）ミラー５３と、ｐ側電極３２と、ｎ側電極３１とを有する。
【００５３】
ＨＣＧカプラ５２、ＤＢＲ５１、およびＨＣＧミラー５３は、例えば、アモルファスシリコンまたはポリシリコンで形成されている。
【００５４】
受光素子（ｐｉｎ−ＰＤ）２４は、例えばＭＱＷを含むIII-Ｖ族エピタキシャル成長層４４と、ｐ側電極３４と、ｎ側電極３３とを有する。
【００５５】
次に、図６（ａ）〜図９（ｂ）を参照して、図５（ａ）及び（ｂ）に示す構造の形成方法について説明する。
【００５６】
図６（ａ）に示すように、支持体１１として例えばシリコン基板の表面を熱酸化して、支持体１１の表面にシリコン酸化膜（ＳｉＯ２膜）である絶縁膜６２を形成する。または、ＣＶＤ（Chemical Vapor Deposition）で、シリコン酸化膜（ＳｉＯ２膜）である絶縁膜６２を形成する。
【００５７】
その絶縁膜６２上に、ＣＶＤでシリコン膜（アモルファスシリコン膜またはポリシリコン膜）を形成した後、そのシリコン膜をパターン加工して、光導波路６１、ＨＣＧカプラ５２、およびＤＢＲ５１を形成する。
【００５８】
その後、シリコン酸化膜を全面に形成して、そのシリコン酸化膜でシリコン膜のパターン（光導波路６１、ＨＣＧカプラ５２、ＤＢＲ５１）を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。薄いシリコン酸化膜（図示省略）をコアカバーとして残す。また、図６（ａ）の後、薄いシリコン酸化膜、薄いシリコン窒化膜、および埋め込みシリコン酸化膜を形成し、シリコン窒化膜をストッパにしてＣＭＰを行ってもよい。
【００５９】
その後、図６（ｂ）に示すように、光素子材料（III-Ｖ族化合物半導体のエピタキシャル成長層）２２を、上記シリコン膜のパターン（光導波路６１、ＨＣＧカプラ５２、ＤＢＲ５１）が形成された支持体１１に貼り付ける。
【００６０】
光素子材料２２は支持体１１の全面に貼り付けられる。または、光素子材料２２を、光素子領域に位置ずれ／加工しろ余裕を加えた面積をもつチップにした状態で貼り付ける。
【００６１】
光素子材料２２は、これをエピタキシャル成長した基板から剥離した薄膜チップの状態で貼り付けても、成長基板ごと貼り付けてもよい。光素子材料２２を成長基板ごと貼り付けた後、成長基板を研磨して薄層化、または成長基板をエッチングで除去することができる。
【００６２】
図８（ａ）及び（ｂ）に、光素子材料２２の一例を示す。
【００６３】
図８（ａ）に示すように、ＩｎＰ基板４１上に、ＡｌＩｎＡｓ剥離層４２、ｎ型ＩｎＰクラッド層４３、ＡｌＧａＩｎＡｓ系ＭＱＷ層（例えば発光波長１．３μｍ）４４、ｐ型ＩｎＰクラッド層４５、およびｐ型ＧａＩｎＡｓコンタクト層４６を順に成長させる。
【００６４】
このようなエピタキシャル成長層に、図８（ｂ）に示すように、例えば厚さ３０μｍのドライフィルムレジスト９１を貼り付ける。そのドライフィルムレジスト９１に対する露光および現像により、ドライフィルムレジスト９１をパターニングする。ドライフィルムレジスト９１は、幅が５０μｍの溝で分離された所定サイズ（例えば０．３ｍｍ×０．３ｍｍ）の複数の島状にパターニングされる。
【００６５】
そのようにパターニングされたドライフィルムレジスト９１をマスクとして、エピタキシャル成長層をメサエッチングする。図８（ｂ）に示すように、ｐ型ＧａＩｎＡｓコンタクト層４６からＡｌＩｎＡｓ剥離層４２までがエッチングにより分離される。分離されないＩｎＰ基板４１は再利用することも可能である。
【００６６】
その後、弗酸系エッチング液でＡｌＩｎＡｓ剥離層４２を選択的にサイドエッチングで除去すれば、個片状態となったドライフィルムレジスト９１に光素子材料（III-Ｖ族化合物半導体のエピタキシャル成長層）２２が保持された光素子材料チップが得られる。そして、ドライフィルムレジスト９１部分をピックアップして、上記支持体１１の所定位置に光素子材料２２を接着することができる。
【００６７】
清浄表面であれば、光素子材料２２の表面と、支持体１１側の表面（上記の例ではＣＭＰされた薄いＳｉＯ２膜の表面）との間の分子間力で接合可能である。より積極的には、親水化処理による水酸基を介した接合、または酸素プラズマ処理による薄い酸化膜同士の接合で接着可能である。
【００６８】
光素子材料２２を支持体１１に貼り付けた後、ドライフィルムレジスト９１は洗浄除去される。
【００６９】
図９（ａ）及び（ｂ）に、光素子材料２２の他の例を示す。
【００７０】
図９（ａ）に示すように、ＩｎＰ基板４１上に、ｐ型ＧａＩｎＡｓコンタクト層９２、ｐ型ＩｎＰクラッド層９３、ＡｌＧａＩｎＡｓ系ＭＱＷ層（例えば発光波長１．３μｍ）４４、およびｎ型ＩｎＰクラッド層９５を順に成長する。
【００７１】
このウェーハを、図９（ｂ）に示すように、ダイシングフィルム９６に貼ってダイシングし、所定サイズ（例えば０．３ｍｍ×０．３ｍｍ）の島状に個片化する。
【００７２】
その後、ｎ型ＩｎＰクラッド層９５の表面を清浄化して、上記支持体１１の所定位置に接着する。清浄表面であれば、ｎ型ＩｎＰクラッド層９５の表面と、支持体１１側の表面（上記の例ではＣＭＰされた薄いＳｉＯ２膜の表面）との間の分子間力で接合可能である。より積極的には、親水化処理による水酸基を介した接合、または酸素プラズマ処理による薄い酸化膜同士の接合で接着可能である。
【００７３】
光素子材料２２を支持体１１に貼り付けた後、ＩｎＰ基板４１は例えば塩酸などの選択エッチング液で除去される。
【００７４】
図６（ｂ）に示すように支持体１１に貼り付けられた光素子材料２２は、少なくとも光素子に必要な領域が残るようにパターンエッチングされる。
【００７５】
図８（ａ）及び（ｂ）に示す例では、光素子材料２２におけるｐ型ＧａＩｎＡｓ層４６、ｐ型ＩｎＰ層４５、およびＭＱＷ層４４がパターンエッチングされ、ｎ型ＩｎＰ層４３におけるｎ側電極とコンタクトする部分が露出される。その後、絶縁膜（例えばシリコン酸化膜）６３ａで光素子材料２２を埋め込み、ＣＭＰで平坦化する。ｐ型ＧａＩｎＡｓ層４６の表面には薄いシリコン酸化膜をカバー膜として残す。また、薄いシリコン酸化膜、薄いシリコン窒化膜、および埋め込みシリコン酸化膜を形成して、シリコン窒化膜をストッパにしてＣＭＰを行ってもよい。また、シリコン酸化膜の代わりにポリイミド等の樹脂で光素子材料２２を埋め込んでもよい。
【００７６】
その後、図７（ａ）に示す構造体の表面にシリコン膜（アモルファスシリコン膜またはポリシリコン膜）をＣＶＤで形成する。そのシリコン膜をパターニングし、図７（ｂ）に示すように、ＭＲ−ＶＣＳＥＬ部の上側ＨＣＧミラー５３が形成される。ｐｉｎ−ＰＤ部のシリコン膜はすべて除去される。
【００７７】
その後、ＭＲ−ＶＣＳＥＬ部およびｐｉｎ−ＰＤ部は絶縁膜（例えばシリコン酸化膜）６３ｂで埋め込まれ、絶縁膜６３ｂは平坦化される。
【００７８】
そして、絶縁膜６３に開口が形成され、その開口内に電極金属（Ｔｉ／Ｐｔ／Ａｕ等）が形成される。このようにして、図５（ａ）に示すように、発光素子（ＭＲ−ＶＣＳＥＬ）２３のｐ側電極３２、ｎ側電極３１、受光素子（ｐｉｎ−ＰＤ）２４のｐ側電極３４、およびｎ側電極３３が形成される。
【００７９】
発光素子（ＭＲ−ＶＣＳＥＬ）２３には順バイアスを加えて通電発光させレーザ発振させる。受光素子（ｐｉｎ−ＰＤ）２４には逆バイアスを加えて、ＭＱＷ４４のＱＣＳＥ（Quantum Confined Stark Effect）によりバンド端シフトさせる。このようなｐｉｎ−ＰＤは、順バイアス時の発光波長相当の波長を吸収可能となる。
【００８０】
実施形態によれば、同一の光素子材料２２（ＭＱＷを含むエピタキシャル成長層）を用いて、同じ支持体１１上で発光素子２３も受光素子２４も形成できる。これは、材料および工程の削減を可能にする。さらに、このような材料工程要因の削減は、歩留りと信頼性を向上させ、大幅な低コスト化を可能にする。
【００８１】
また、光素子を半完成状態で支持体１１上に転写し、支持体１１上で光素子の完成化プロセスを行うため、転写位置精度のずれが生じても、光素子のアクティブ領域自体は本来の配置位置に形成することができる。
【００８２】
発光素子（ＭＲ−ＶＣＳＥＬ）２３におけるＨＣＧ５２、５３は、レーザ共振波長（管内波長：等価屈折率分短縮）を、ＨＣＧの厚さにより補正した周期をもつ。例えば、レーザ共振波長λが１．３μｍ、シリコンであるＨＣＧの厚さが４００ｎｍ、埋め込み膜がＳｉＯ２の場合、ＨＣＧ周期は５５０ｎｍである。
【００８３】
このようなＭＲ−ＶＣＳＥＬは上下方向でレーザ共振するとともに、ＨＣＧで水平方向に光出力可能である。
【００８４】
ＤＢＲ５１は、ＨＣＧで水平方向に光出力されたレーザ光を反射する。ＤＢＲ５１を片側にのみ設けることで光出力方向を制限できる。
【００８５】
ＤＢＲ５１は、レーザ共振波長（管内波長：等価屈折率分短縮）をＨＣＧの厚さにより補正した周期の１／２または３／２といった周期をもつ。例えば、レーザ共振波長λが１．３μｍ、シリコンであるＨＣＧの厚さが４００ｎｍ、埋め込み膜がＳｉＯ２の場合、ＤＢＲ５１の周期は２７５ｎｍである。
【００８６】
発光素子２３としては、ＭＲ−ＶＣＳＥＬに限らず、例えばリングレーザでもよい。
【００８７】
図１１（ａ）はリングレーザ（周回モードフィルタ付きring cavity laser diode）の模式断面図であり、図１１（ｂ）はそのリングレーザの模式平面図である。
【００８８】
絶縁膜６２と絶縁膜６３との間に、Ｓ字状の帰還導波路５７と、直線状の出力導波路６１が形成されている。帰還導波路５７および出力導波路６１は、シリコン膜（アモルファスシリコン膜またはポリシリコン膜）である。
【００８９】
ＭＱＷ活性層４４を含む半導体層、およびｐ側電極３２はリング状に形成されている。そのリングの内側にｎ側電極３１が配置されている。Ｓ字状の帰還導波路５７の両端は、リング状の半導体層に重なるように配置されている。
【００９０】
このリングレーザにおける反時計回りの光は帰還導波路５７に結合され、時計回りの光として発光部に帰還される。一方、時計回りの光は帰還導波路５７にほとんど結合されない。このため、時計回りの周回モードが優先されることになる。
【００９１】
図５（ａ）及び（ｂ）に示す受光素子（pin-PD）２４においては、光導波路６１を伝搬する光をエバネッセント結合させる。
【００９２】
図５（ｂ）に示すように、光導波路６１をpin-PDで折り返すことで結合長を長くし、結合効率を高めることができる。また、光導波路６１の最終末端をテーパー形状にすることで残留光を発散させ、反射戻り光を防止できる。
【００９３】
また、エバネッセント結合のpin-PDの代わりに、ＭＲ−ＰＤ（Membrane Reflector Photo Diode）を受光素子２４として使ってもよい。
【００９４】
図１０（ａ）はＭＲ−ＰＤの模式断面図であり、図１０（ｂ）はＭＲ−ＰＤの模式平面図である。
【００９５】
下部ＨＣＧカプラ５４と上部ＨＣＧミラー５５で特定波長にＨＣＧ共鳴する。また、上部ＨＣＧミラー５５がなく、下部ＨＣＧカプラ５４のみのＨＣＧ結合ＭＲ−ＰＤでもよい。
【００９６】
ＨＣＧ共鳴／結合ＭＲ−ＰＤにおいて、光導波路６１は、１回通過（高結合効率ＨＣＧ）でも、図１０（ｃ）に示す折り返し（低結合効率ＨＣＧ）でもよい。
【００９７】
図１２（ａ）はＭＲ−ＶＣＳＥＬの他の例の模式断面図であり、図１２（ｂ）はそのＭＲ−ＶＣＳＥＬの模式平面図である。  
図１３（ａ）はＭＲ−ＰＤの他の例の模式断面図であり、図１３（ｂ）及び（ｃ）はそのＭＲ−ＰＤの模式平面図である。
【００９８】
図１２（ａ）〜図１３（ｃ）に示す例では、動作波長の異なるスルー導波路付きＭＲ−ＶＣＳＥＬとＭＲ−ＰＤとをカスケード接続することで、異なる端子からの信号を異なる波長で送受信し、１つの光導波路６１で複数の信号を波長多重（WDM:Wavelength Division Multiplexing）接続することが可能である。
【００９９】
図１４（ａ）はtop waveguide方式の光配線構造部の模式断面図であり、図１４（ｂ）はその光配線構造部の模式平面図である。
【０１００】
図１５（ａ）は、top waveguide方式の受光素子の他の例（ＭＲ−ＰＤ）の模式断面図であり、図１５（ｂ）は、そのＭＲ−ＰＤの模式平面図である。図１５（ｃ）は、折り返し型ＭＲ−ＰＤの模式平面図である。
【０１０１】
top waveguide方式では、光導波路６１を、下側ＨＣＧ５３と同時に形成するのではなく、上側ＨＣＧ５２を形成するときに同時に形成する。すなわち、同じシリコン膜をパターニングして、光導波路６１と上側ＨＣＧ５２が同時に形成される。
【０１０２】
top waveguide方式では、光導波路６１を後から形成できるので、図１６（ａ）及び（ｂ）に示すように、光素子２３、２４を先に配列しておき、光導波路パターンを後付け形成する半製品光配線構造が可能となる。
【０１０３】
図１６（ａ）は、top waveguide方式の光配線構造部の他の例の模式断面図であり、図１６（ｂ）はその光配線構造部の模式平面図である。
【０１０４】
図１７（ａ）は、top waveguide方式の受光素子の他の例（ＭＲ−ＰＤ）の模式断面図であり、図１７（ｂ）は、そのＭＲ−ＰＤの模式平面図である。図１７（ｃ）は、折り返し型ＭＲ−ＰＤの模式平面図である。
【０１０５】
この例では、発光素子２３、受光素子２４、および発光素子２３と受光素子２４のそれぞれに光結合した短尺のシリコンの光導波路６１を形成した後、樹脂の光導波路６６を形成する。樹脂光導波路６６の両端部は、絶縁膜を介して、シリコン光導波路（光結合器）６１に重なり、光結合している。光配線の途中を樹脂光導波路６６に置き換えることで低損失化が可能となる。
【０１０６】
下側ＨＣＧ５３の形成、光素子材料の貼り付けおよび加工などを行った後、シリコン膜（アモルファスシリコン膜またはポリシリコン膜）を形成する。そして、そのシリコン膜をパターニングして、発光素子（ＭＲ−ＶＣＳＥＬ）２３の上側ＨＣＧ５２、ＤＢＲ５１、および短尺（例えば長さ４００μｍ）の先端テーパー型光導波路（光結合器）６１を形成する。
【０１０７】
以下、他の実施形態について説明する。上記実施形態と同様の要素には同じ符号を付し、その詳細な説明を省略することがある。
【０１０８】
図２０（ｂ）は、他の実施形態の光電子集積半導体モジュールの模式断面図である。
【０１０９】
図２０（ｂ）に示す光電子集積半導体モジュールは、電気配線層７０と、電気配線層７０上に搭載された複数の半導体デバイス１００と、半導体デバイス１００を封止する樹脂１５０とを備えている。
【０１１０】
電気配線層７０は、金属配線７１と絶縁膜８２とを有する。金属配線７１は例えば銅配線であり、絶縁膜８２は金属配線７１同士を絶縁している。
【０１１１】
半導体デバイス１００は、電気配線層７０の第１面７０ａに搭載され、金属配線７１と電気接続されている。電気配線層７０の第２面７０ｂには、金属配線７１と電気接続された複数の外部接続端子１３０が設けられている。外部接続端子１３０は、例えばパッド電極である。外部接続端子１３０には、例えば半田ボール１３１等を接合させることができる。
【０１１２】
また、電気配線層７０の第２面７０ｂには、半導体デバイス１１１が搭載されている。半導体デバイス１１１は、金属配線７１と電気接続されている。例えば、半導体デバイス１００はメモリチップを含み、半導体デバイス１１１はメモリチップを制御する制御回路を含む。
【０１１３】
電気配線層７０の第１面７０ａには、光導波路６１が設けられている。電気配線層７０の第１面７０ａに設けられた光導波路６１の上を、クラッドとして機能する絶縁膜６５が覆っている。図２０（ｂ）に示す例では、光導波路６１は、電気配線層７０の第１面７０ａに設けられたクラッドとして機能する絶縁膜６５内に設けられている。光導波路６１の下のクラッドは、電気配線層７０の層間絶縁膜８２が兼ねることもできる。
【０１１４】
電気配線層７０の第１面７０ａには光素子が搭載されている。光素子は、発光素子１２３と受光素子１２４を含む。発光素子１２３および受光素子１２４は、金属配線７１と電気接続されるとともに、光導波路６１と光結合している。この光電子集積半導体モジュールにおいても、例えば外部接続端子１３０と半導体デバイス１１１との間の信号配線の一部を光配線にしている。
【０１１５】
次に、図１８（ａ）〜図２０（ｂ）を参照して、図２０（ｂ）に示す光電子集積半導体モジュールの製造方法について説明する。
【０１１６】
図１８（ａ）に示すように、シリコン基板１２１に発光素子１２３と受光素子１２４を形成する。シリコン基板１２１の表面に、光素子駆動ＩＣ（半導体集積回路）１２１ａが形成されていてもよい。
【０１１７】
光素子（発光素子１２３および受光素子１２４）を形成する工程は、シリコン基板１２１に光素子材料（例えばIII-Ｖ族化合物半導体のエピタキシャル成長層）を貼り付ける工程を有する。光素子材料は、ウェーハ状態または個片化したチップ状態で、シリコン基板１２１に貼り合わせられる。
【０１１８】
光素子材料は、シリコン基板１２１に対して直接接合される。または、光素子材料は、シリコン基板１２１に対して、酸化膜または接着層を介して貼り合わせられる。または、シリコン基板１２１上に光素子材料をエピタキシャル成長してもよい。
【０１１９】
その後、シリコン基板１２１上で光素子材料の加工や電極形成などを行い、ウェーハ状態のシリコン基板１２１上に複数の発光素子１２３および複数の受光素子１２４を形成する。
【０１２０】
そして、シリコン基板１２１をダイシングして、複数のチップ個片化する。個片化されたシリコン基板付きチップは、少なくとも１つの発光素子１２３、または少なくとも１つの受光素子１２４を含む。
【０１２１】
この基板付き光素子チップ１２５、１２６は、図１８（ｂ）に示すように、支持体１１上に仮接合される。基板付き光素子チップ１２５は、シリコン基板１２１と発光素子１２３とが一体化された構造を有し、基板付き光素子チップ１２６は、シリコン基板１２１と受光素子１２４とが一体化された構造を有する。
【０１２２】
シリコン基板１２１に光素子駆動ＩＣ１２１ａが形成されている場合、光素子１２３、１２４は駆動ＩＣ付き基板と一体化されている。
【０１２３】
支持体１１は例えばシリコン基板、ガラス基板、樹脂基板などであり、その支持体１１の表面に、有機材料または無機材料の仮接合材１３が形成されている。光素子チップ１２５、１２６は、仮接合材１３に接合される。
【０１２４】
さらに、複数の半導体デバイス１００が仮接合材１３に接合される。半導体デバイス１００は、複数の半導体チップ（例えばメモリチップ）１０１が積層された３次元集積ＬＳＩ構造を有する。複数の半導体チップ１０１は、ＴＳＶ等の貫通電極１０２によって接続されている。
【０１２５】
複数の半導体チップ１０１がＴＳＶ接続で積層された積層体を支持体１１に接合してもよいし、ＴＳＶ付きの薄片チップを支持体１１上に順次積層して複数チップの集積積層体を形成してもよい。
【０１２６】
基板付き光素子チップ１２５、１２６、および半導体デバイス１００を支持体１１に接合した後、図１９（ａ）に示すように、それら基板付き光素子チップ１２５、１２６、および半導体デバイス１００をモールド樹脂１５０で封止する。樹脂１５０は、基板付き光素子チップ１２５、１２６、および半導体デバイス１００を覆う。
【０１２７】
樹脂１５０を形成した後、支持体１１を除去する。例えば、仮接合材１３にナイフエッジを差し込んで支持体１１を機械的に剥離する。または、仮接合材１３を加熱発泡させて支持体１１を剥離する。または、仮接合材１３をレーザー光照射により分解して支持体１１を剥離する。または、支持体１１を、研削と選択エッチングなどで除去してもよい。
【０１２８】
支持体１１が除去され、図１９（ｂ）に示すように、基板付き光素子チップ１２５、１２６、および半導体デバイス１００が樹脂１５０で一体化された構造体におけるデバイス／チップ配列面が露出する。
【０１２９】
露出したデバイス／チップ配列面には、図２０（ａ）に示すように、光／電気配線構造が形成される。例えば、まず、発光素子１２３と受光素子１２４を光接続する光導波路（コア）６１と、絶縁膜（クラッド）６５が形成される。
【０１３０】
光導波路６１は、例えば、無機材料（Ｓｉ、ＳｉＯＮ等）、または有機材料（シリコーン、エポキシ、ポリイミド等の樹脂）から形成される。
【０１３１】
続けて、単層または多層の金属配線７１と、層間絶縁膜８２が形成される。金属配線７１は、例えばＣｕ配線であり、セミアディティブ法などで形成される。層間絶縁膜８２は、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコーン系樹脂などである。図２０（ａ）の光導波路（コア）６１の下側のクラッド６５は、層間絶縁膜８２が兼ねることでも構わない。
【０１３２】
半導体デバイス１００は、金属配線７１に電気接続する。発光素子１２３および受光素子１２４は、金属配線７１に電気接続するとともに光導波路６１に光結合する。
【０１３３】
その後、図２０（ｂ）に示すように、複数の外部接続端子１３０（例えば、パッド電極）が形成される。また、電気配線層７０に追加の金属配線７１を形成してもよい。外部接続端子１３０には半田ボール１３１等が形成されても良い。
【０１３４】
電気配線層７０の第２面７０ｂには、第１面７０ａの半導体デバイス１００とは別の半導体デバイス（コントローラチップやインターフェースチップなど）１１１が搭載される。また、電気配線層７０の第２面７０ｂに、コンデンサなどの受動部品を部分的に搭載しても構わない。また、電気配線層７０の第２面７０ｂに、前述した図２８に示すように透明な光接続端子（例えばシリコーン樹脂ボールなど）１３２を形成してもよい。
【０１３５】
図２１（ａ）は、基板付き光素子チップ１２５の一例の模式断面図である。  
図２１（ｂ）は、基板付き光素子チップ１２６の一例の模式断面図である。
【０１３６】
図２１（ａ）に示す基板付き光素子チップ１２５は、前述した図１６（ａ）に示すtop waveguide方式の発光素子と同様の構造を有する。
【０１３７】
すなわち、シリコン基板１２１上に発光素子（ＭＲ−ＶＣＳＥＬ）１２３と、この発光素子１２３に光結合した短尺の光導波路（光結合器）６１ａとを有する。
【０１３８】
図２１（ｂ）に示す基板付き光素子チップ１２６は、前述した図１７（ａ）に示すtop waveguide方式の受光素子と同様の構造を有する。
【０１３９】
すなわち、シリコン基板１２１上に受光素子（ＭＲ−ＰＤ）１２４と、この受光素子１２４に光結合した短尺の光導波路（光結合器）６１ｂとを有する。
【０１４０】
光導波路（光結合器）６１ａ、６１ｂは、図２０（ｂ）に示す光導波路６１に光結合している。
【０１４１】
図１８（ａ）〜図２１（ｂ）に示す実施形態においても、光配線による高速接続と、金属配線による電源／低速接続を、安価な樹脂モールドを基体として構成することができる。ＴＳＶ付きシリコンインターポーザのような高価な実装基板を用いないため、高機能でありながら低コスト化が容易である。また、メートル級の大型パネルレベルの一括形成プロセスが可能で、例えば５ｃｍ×５ｃｍ以上の大規模半導体モジュールでも大量生産が容易であり、高機能で低コストな大規模光電子集積半導体モジュールが実現可能となる。
【０１４２】
また、半導体デバイス１００、および基板付き光素子チップ１２５、１２６の実装に、半田ボールやＡｕスタッドバンプを用いないため、それらデバイス／チップの高速配置が可能であり、より低コスト化が可能である。
【０１４３】
次に、図２２（ａ）〜図２３（ｂ）を参照して、図２０（ｂ）に示す光電子集積半導体モジュールの他の製造方法について説明する。
【０１４４】
図２２（ａ）に示すように、支持体１１上に、一部が光配線に置き換わった電気配線層７０が形成される。単層または多層の金属配線７１と、層間絶縁膜８２が形成される。さらに、電気配線層７０の表面側に光導波路６１が形成される。
【０１４５】
電気配線層７０上には、図２２（ｂ）に示すように、複数の半導体デバイス１００と、基板付き光素子チップ１２５、１２６が搭載される。
【０１４６】
基板付き光素子チップ１２５、１２６は、前述した実施形態と同様、図１８（ａ）に示すように、シリコン基板１２１に発光素子１２３と受光素子１２４を形成した後、シリコン基板１２１をダイシングして得られる。
【０１４７】
基板付き光素子チップ１２５、１２６の電気端子は金属配線７１に電気接続される。基板付き光素子チップ１２５、１２６の図２１（ａ）及び（ｂ）に示す光導波路（光結合器）６１ａ、６１ｂは、光導波路６１に光結合される。
【０１４８】
半導体デバイス１００は、例えば、小型半田ボールのリフロー接続、Ａｕスタッドバンプの超音波接合により、金属配線７１とマイクロバンプ接続され、金属配線７１と電気接続される。
【０１４９】
基板付き光素子チップ１２５、１２６、および半導体デバイス１００を電気配線層７０上に搭載した後、図２２（ｃ）に示すように、それら基板付き光素子チップ１２５、１２６、および半導体デバイス１００をモールド樹脂１５０で封止する。樹脂１５０は、基板付き光素子チップ１２５、１２６、および半導体デバイス１００を覆う。
【０１５０】
樹脂１５０を形成した後、支持体１１を除去する。例えば、支持体１１と電気配線層７０との境界に形成した仮接合材にナイフエッジを差し込んで支持体１１を機械的に剥離する。または、仮接合材を加熱発泡させて支持体１１を剥離する。または、仮接合材をレーザー光照射により分解して支持体１１を剥離する。または、支持体１１を、研削と選択エッチングなどで除去してもよい。
【０１５１】
支持体１１が除去され、図２３（ａ）に示すように、電気配線層７０の第２面が露出する。露出した電気配線層７０の第２面には、図２３（ｂ）に示すように、複数の外部接続端子１３０（例えば、パッド電極）が形成される。外部接続端子１３０には半田ボール１３１等が形成されても良い。また、電気配線層７０に追加の金属配線７１を形成してもよい。
【０１５２】
電気配線層７０の第２面７０ｂには、第１面７０ａの半導体デバイス１００とは別の半導体デバイス（コントローラチップやインターフェースチップなど）１１１が搭載される。また、電気配線層７０の第２面７０ｂに、コンデンサなどの受動部品を部分的に搭載しても構わない。また、電気配線層７０の第２面７０ｂに、前述した図２８に示すように透明な光接続端子（例えばシリコーン樹脂ボールなど）１３２を形成してもよい。
【０１５３】
図２２（ａ）〜図２３（ｂ）に示す実施形態においても、光配線による高速接続と、金属配線による電源／低速接続を、安価な樹脂モールドを基体として構成することができる。ＴＳＶ付きシリコンインターポーザのような高価な実装基板を用いないため、高機能でありながら低コスト化が容易である。また、メートル級の大型パネルレベルの一括形成プロセスが可能で、例えば５ｃｍ×５ｃｍ以上の大規模半導体モジュールでも大量生産が容易であり、高機能で低コストな大規模光電子集積半導体モジュールが実現可能となる。
【０１５４】
また、基板付き光素子チップ１２５、１２６、および半導体デバイス１００を、はんだや金属バンプを用いて電気配線層７０上に搭載するため、樹脂モールド時のデバイス／チップ位置ずれが少なく、微細金属配線を用いた高密度配線の形成が容易となる。
【０１５５】
図２６（ｂ）は、さらに他の実施形態の光電子集積半導体モジュールの模式断面図である。
【０１５６】
図２６（ｂ）に示す光電子集積半導体モジュールは、電気配線層７０と、電気配線層７０上に搭載された複数の半導体デバイス１００と、半導体デバイス１００を封止する樹脂１５０とを備えている。
【０１５７】
電気配線層７０は、金属配線７１と絶縁膜８２とを有する。金属配線７１は例えば銅配線であり、絶縁膜８２は金属配線７１同士を絶縁している。
【０１５８】
半導体デバイス１００は、電気配線層７０の第１面７０ａに搭載され、金属配線７１と電気接続されている。電気配線層７０の第２面７０ｂには、金属配線７１と電気接続された複数の外部接続端子１３０が設けられている。外部接続端子１３０は、例えばパッド電極である。外部接続端子１３０には、例えば半田ボール１３１等を接合させることができる。
【０１５９】
また、電気配線層７０の第２面７０ｂには、半導体デバイス１１１が搭載されている。半導体デバイス１１１は、金属配線７１と電気接続されている。例えば、半導体デバイス１００はメモリチップを含み、半導体デバイス１１１はメモリチップを制御する制御回路を含む。
【０１６０】
電気配線層７０の第１面７０ａに光導波路６１が設けられている。光導波路６１は、電気配線層７０の第１面７０ａに設けられた絶縁膜６５内に設けられている。
【０１６１】
図２４（ａ）は、半導体デバイス１００の模式拡大断面図である。
【０１６２】
半導体デバイス１００は、複数の半導体チップ（例えばメモリチップ）１０１が積層された３次元集積ＬＳＩ構造を有する。複数の半導体チップ１０１は、ＴＳＶ等の貫通電極１０２によって接続されている。
【０１６３】
半導体デバイス１００の一方の面には光素子が一体化されている。図２４（ａ）には光素子の一例として発光素子１２３を表す。半導体デバイス１００の一方の面における光素子集積部以外の領域には絶縁膜１８１が形成されている。
【０１６４】
光素子は、発光素子１２３と受光素子１２４を含む。図２６（ｂ）に示すように、発光素子１２３を集積一体化した半導体デバイス１００と、受光素子１２４を集積一体化した半導体デバイス１００が、電気配線層７０の第１面７０ａに搭載されている。
【０１６５】
発光素子１２３および受光素子１２４は、金属配線７１と電気接続されるとともに、光導波路６１と光結合している。この光電子集積半導体モジュールにおいても、例えば外部接続端子１３１と半導体デバイス１１１との間の信号配線の一部を光配線にしている。
【０１６６】
次に、図２４（ｂ）〜図２６（ｂ）を参照して、図２６（ｂ）に示す光電子集積半導体モジュールの製造方法について説明する。
【０１６７】
図２４（ｂ）に示すように、支持体１１上に、単層または多層の金属配線７１と、層間絶縁膜８２が形成される。さらに、電気配線層７０の第１面に光導波路６１が形成される。
【０１６８】
電気配線層７０の第１面には、図２５（ａ）に示すように、光素子付きの半導体デバイス１００が搭載される。図２４（ａ）に示す光素子付きの半導体デバイス１００における光素子集積部および絶縁膜１８１が形成された一方の面が、電気配線層７０の第１面に向き合わされる。前述した半導体デバイス１１１が、絶縁膜１８１に埋め込まれていても良い。
【０１６９】
光素子１２３、１２４の電気端子は金属配線７１に電気接続される。光素子１２３、１２４の例えば図２１（ａ）及び（ｂ）に示す光導波路（光結合器）６１ａ、６１ｂは、光導波路６１に光結合される。
【０１７０】
半導体デバイス１００は、例えば、小型半田ボールのリフロー接続、Ａｕスタッドバンプの超音波接合により、金属配線７１とマイクロバンプ接続され、金属配線７１と電気接続される。
【０１７１】
光素子付き半導体デバイス１００を電気配線層７０の第１面に搭載した後、図２５（ｂ）に示すように、光素子付き半導体デバイス１００をモールド樹脂１５０で封止する。樹脂１５０は、光素子付き半導体デバイス１００を覆う。
【０１７２】
樹脂１５０を形成した後、支持体１１を除去する。例えば、支持体１１と電気配線層７０との境界に形成した仮接合材にナイフエッジを差し込んで支持体１１を機械的に剥離する。または、仮接合材を加熱発泡させて支持体１１を剥離する。または、仮接合材をレーザー光照射により分解して支持体１１を剥離する。または、支持体１１を、研削と選択エッチングなどで除去してもよい。
【０１７３】
支持体１１が除去され、図２６（ａ）に示すように、電気配線層７０の第２面が露出する。露出した電気配線層７０の第２面には、図２６（ｂ）に示すように、複数の外部接続端子１３０（例えば、パッド電極）が形成される。外部接続端子１３０には半田ボール１３１等が形成されても良い。また、電気配線層７０に追加の金属配線７１を形成してもよい。
【０１７４】
電気配線層７０の第２面７０ｂには、第１面７０ａの半導体デバイス１００とは別の半導体デバイス（コントローラチップやインターフェースチップなど）１１１が搭載される。また、電気配線層７０の第２面７０ｂに、コンデンサなどの受動部品を部分的に搭載しても構わない。また、電気配線層７０の第２面７０ｂに、前述した図２８に示すように透明な光接続端子（例えばシリコーン樹脂ボールなど）１３２を形成してもよい。
【０１７５】
図２４（ａ）〜図２６（ｂ）に示す実施形態においても、光配線による高速接続と、金属配線による電源／低速接続を、安価な樹脂モールドを基体として構成することができる。ＴＳＶ付きシリコンインターポーザのような高価な実装基板を用いないため、高機能でありながら低コスト化が容易である。また、メートル級の大型パネルレベルの一括形成プロセスが可能で、例えば５ｃｍ×５ｃｍ以上の大規模半導体モジュールでも大量生産が容易であり、高機能で低コストな大規模光電子集積半導体モジュールが実現可能となる。
【０１７６】
また、光素子１２３、１２４、および半導体デバイス１００を、はんだや金属バンプを用いて電気配線層７０の第１面に搭載するため、樹脂モールド時のデバイス／チップ位置ずれが少なく、微細金属配線を用いた高密度配線の形成が容易となる。
【０１７７】
また、ＬＳＩ等の半導体デバイス１００から少ない信号劣化で光導波路６１への光接続ができ、非常に高品質な高速高密度配線が可能となる。光素子集積された半導体デバイス１００には光素子駆動回路が形成される。このため、光素子駆動回路を個別ＩＣとして実装する場合に必要なインピーダンス整合配線が不要になり、インピーダンス整合のための負荷抵抗が不要になる。これは、負荷抵抗などで消費される電力の削減による消費電力の大幅低減を可能にする。
【０１７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７９】
１１…支持体、２２…光素子材料、２３…発光素子、２４…受光素子、６１，６６…光導波路、７０…電気配線層、７０ａ…第１面、７０ｂ…第２面、７１…金属配線、１００…半導体デバイス、１１１…半導体デバイス、１２１…シリコン基板、１５０…樹脂、１３０…外部接続端子、１３１…半田ボール、１３２…光接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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