(57)【要約】【課題】多値化を実現する半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体層と、第１の部分と、半導体層の表面に沿う方向において第１の部分と離間して設けられた第２の部分と、第１の部分と第２の部分との間に設けられたスペーサと、を有するゲート電極と、半導体層とゲート電極との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第１の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第２の領域と、第１の領域と第２の領域との間に設けられた境界領域と、を有する第１の絶縁層と、を備え、第１の領域は第１の部分と半導体層との間に位置し、第２の領域は第２の部分と半導体層との間に位置し、境界領域はスペーサと半導体層との間に位置し、境界領域はスペーサと異なる化学組成を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
第１の部分と、前記半導体層の表面に沿う方向において前記第１の部分と離間して設けられた第２の部分と、前記第１の部分と前記第２の部分との間に設けられたスペーサと、を有するゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた第１の絶縁層であって、強誘電体、フェリ誘電体又は反強誘電体を含む第１の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられた境界領域と、を有する前記第１の絶縁層と、を備え、
前記第１の領域は前記第１の部分と前記半導体層との間に位置し、前記第２の領域は前記第２の部分と前記半導体層との間に位置し、前記境界領域は前記スペーサと前記半導体層との間に位置し、
前記境界領域は前記スペーサと異なる化学組成を有する半導体記憶装置。
【請求項２】
前記第１の部分と前記第２の部分は電気的に接続される請求項１記載の半導体記憶装置。
【請求項３】
前記境界領域は常誘電体である請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記境界領域の主成分の金属元素は、前記第１の領域及び前記第２の領域の主成分の金属元素と同一である請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
【請求項５】
前記境界領域は前記第１の領域及び前記第２の領域と同一の化学組成である請求項４記載の半導体記憶装置。
【請求項６】
前記半導体層と前記第１の絶縁層との間に設けられ、前記第１の絶縁層と化学組成の異なる第２の絶縁層を備える請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
【請求項７】
前記第１の絶縁層は、酸化ハフニウムを含む請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
【請求項８】
層間絶縁層と導電層とが第１の方向に交互に積層された積層体と、
前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
前記導電層と前記半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第１の絶縁層と、
前記第１の絶縁層と前記半導体層との間に設けられ、前記第１の絶縁層と異なる化学組成の第２の絶縁層と、
前記第２の絶縁層と前記半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第３の絶縁層と、
を備える半導体記憶装置。
【請求項９】
前記第３の絶縁層と前記半導体層との間に設けられ、前記第３の絶縁層と化学組成の異なる第４の絶縁層を備える請求項８記載の半導体記憶装置。
【請求項１０】
前記半導体層は多結晶シリコンである請求項８又は請求項９記載の半導体記憶装置。
【請求項１１】
前記第１の絶縁層及び前記第３の絶縁層は、酸化ハフニウムを含む請求項８ないし請求項１０いずれか一項記載の半導体記憶装置。
【請求項１２】
層間絶縁層と導電層とが第１の方向に交互に積層された積層体と、
前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
前記導電層と前記半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第１の絶縁層と、を備え、
前記導電層は、第１の導電膜と、前記第１の導電膜と電気的に接続された第２の導電膜と、前記第１の方向において前記第１の導電膜と前記第２の導電膜との間に設けられたスペーサ膜を有する半導体記憶装置。
【請求項１３】
前記第１の絶縁層と前記半導体層との間に設けられ、前記第１の絶縁層と化学組成の異なる第２の絶縁層を備える請求項１２記載の半導体記憶装置。
【請求項１４】
前記第１の絶縁層は、前記第１の導電膜と前記半導体層との間に位置し強誘電体、フェリ誘電体又は反強誘電体を含む第１の領域と、前記第２の導電膜と前記半導体層との間に位置し強誘電体、フェリ誘電体又は反強誘電体を含む第２の領域と、前記第１の領域と前記第２の領域との間に位置し、前記スペーサ膜と異なる化学組成の境界領域を有する請求項１２又は請求項１３記載の半導体記憶装置。
【請求項１５】
前記境界領域は常誘電体である請求項１４記載の半導体記憶装置。
【請求項１６】
前記境界領域の主成分の金属元素は、前記第１の領域及び前記第２の領域の主成分の金属元素と同一である請求項１４又は請求項１５記載の半導体記憶装置。
【請求項１７】
前記境界領域は、前記第１の領域及び前記第２の領域と同一の化学組成である請求項１６記載の半導体記憶装置。
【請求項１８】
前記半導体層は多結晶シリコンである請求項１２ないし請求項１７いずれか一項記載の半導体記憶装置。
【請求項１９】
前記第１の絶縁層は、酸化ハフニウムを含む請求項１２ないし請求項１８いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体メモリが不揮発性メモリとして注目されている。特に、ＭＦＳ（Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の１トランジスタ型のメモリセルは、例えば、ＮＡＮＤ型フラッシュメモリへの適用が期待される。
【０００３】
ＮＡＮＤ型フラッシュメモリは、メモリ容量を増加させるためにメモリセルの多値化が進められている。ＭＦＳ構造のメモリセルにも多値化の実現が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９５４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、多値化を実現する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、半導体層と、第１の部分と、前記半導体層の表面に沿う方向において前記第１の部分と離間して設けられた第２の部分と、前記第１の部分と前記第２の部分との間に設けられたスペーサと、を有するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた第１の絶縁層であって、強誘電体、フェリ誘電体又は反強誘電体を含む第１の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられた境界領域と、を有する前記第１の絶縁層と、を備え、前記第１の領域は前記第１の部分と前記第１の半導体層との間に位置し、前記第２の領域は前記第２の部分と前記半導体層との間に位置し、前記境界領域は前記スペーサと前記半導体層との間に位置し、前記境界領域は前記スペーサと異なる化学組成を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体記憶装置の模式断面図。
【図２】比較例の半導体記憶装置の模式断面図。
【図３】第１の実施形態の半導体記憶装置の作用及び効果の説明図。
【図４】第２の実施形態の半導体記憶装置の模式断面図。
【図５】第３の実施形態の半導体記憶装置の模式断面図。
【図６】第４の実施形態の半導体記憶装置のメモリセルアレイの回路図。
【図７】第４の実施形態の半導体記憶装置のメモリストリングの一部の模式断面図。
【図８】第５の実施形態の半導体記憶装置のメモリストリングの一部の模式断面図。
【図９】第５の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１０】第５の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１１】第５の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１２】第５の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１３】第６の実施形態の半導体記憶装置のメモリストリングＭＳの一部の模式断面図。
【図１４】第７の実施形態の半導体記憶装置の模式断面図。
【図１５】第８の実施形態の半導体記憶装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の結晶系の同定には、例えば、上記ＴＥＭの他、収束電子線回折法（ｃｏｎｖｅｒｇｅｎｔ−ｂｅａｍ  ｅｌｅｃｔｒｏｎ  ｄｉｆｆｒａｃｔｉｏｎ  ：  ＣＢＥＤ）、放射光やＳＡＣＬＡ（ＳＰｒｉｎｇ−８  Ａｎｇｓｔｒｏｍ  Ｃｏｍｐａｃｔ  Ｆｒｅｅ  Ｅｌｅｃｔｒｏｎ  Ｌａｓｅｒ）などの自由電子レーザーを使ったＸ線回折法や、フーリエ変換赤外分光法（Ｆｏｕｒｉｅｒ  ｔｒａｎｓｆｏｒｍ  ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：  ＦＴ−ＩＲ）、Ｘ線光電分光分析（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）を用いることが可能である。
【００１１】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第１の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第２の領域と、第１の領域と第２の領域との間の少なくとも一部に設けられ、第１の領域及び第２の領域のいずれとも異なる化学組成又は結晶構造の少なくともいずれかを有する境界領域と、を有する第１の絶縁層と、を備える。そして、第２の領域は、第１の領域とゲート電極との間に設けられ、第１の領域と第２の領域とは境界領域で分断される。
【００１２】
図１は、第１の実施形態の半導体記憶装置の模式断面図である。第１の実施形態の半導体記憶装置は、ＭＦＳ構造のメモリセルである。
【００１３】
第１の実施形態のメモリセルは、半導体層１０、ソース領域１１、ドレイン領域１３、チャネル領域１５、ゲート電極２０、ゲート絶縁層３０（第１の絶縁層）を備える。ゲート絶縁層３０は、第１の強誘電体領域３１（第１の領域）、第２の強誘電体領域３２（第２の領域）、第３の強誘電体領域３３、第１の境界絶縁層４１（境界領域）、第２の境界絶縁層４２を有する。
【００１４】
半導体層１０は、例えば、単結晶シリコンである。
【００１５】
ソース領域１１は、半導体層１０の中に設けられる。ソース領域１１は、ｎ型の不純物領域である。ドレイン領域１３は、半導体層１０の中に設けられる。ドレイン領域１３は、ｎ型の不純物領域である。チャネル領域１５は、半導体層１０の中に設けられる。チャネル領域１５は、ｐ型の不純物領域である。
【００１６】
ゲート電極２０は、金属又は半導体である。ゲート電極２０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
【００１７】
ゲート絶縁層３０は、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３、第１の境界絶縁層４１、第２の境界絶縁層４２を有する。
【００１８】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、強誘電体、フェリ誘電体又は反強誘電体を含む。第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸バリウム（ＢＴＯ）、又は、ポリフッ化ビニリデン（ＰＶＤＦ）を含む。
【００１９】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の抗電界を有することができる。ここで各層の抗電界とは、各層に実質加わっている電界に対して分極が反転する電界の絶対値を意味する（以下、同様）。また、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の結晶方位を有してもよい。
【００２０】
第１の強誘電体領域３１は、第１の領域の一例である。また、第２の強誘電体領域３２は第２の領域の一例である。
【００２１】
第１の境界絶縁層４１及び第２の境界絶縁層４２は、例えば、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３と異なる化学組成である。第１の境界絶縁層４１及び第２の境界絶縁層４２は、例えば、常誘電体である。第１の境界絶縁層４１及び第２の境界絶縁層４２は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンを５０％以上含む材料である。
【００２２】
第１の境界絶縁層４１及び第２の境界絶縁層４２の膜厚は、例えば、０．１ｎｍ以上２．５ｎｍ以下である。
【００２３】
第１の境界絶縁層４１は境界領域の一例である。
【００２４】
第２の強誘電体領域３２は、第１の強誘電体領域３１とゲート電極２０との間に設けられる。第１の強誘電体領域３１と第２の強誘電体領域３２は、第１の境界絶縁層４１によって上下に分断されている。同様に、第２の強誘電体領域３２と第３の強誘電体領域３３は、第２の境界絶縁層４２によって上下に分断されている。
【００２５】
第１の実施形態のメモリセルでは、ゲート絶縁層３０に含まれる強誘電体の分極反転状態を、ゲート電極２０と半導体層１０に間に印加する電圧によって制御する。ゲート絶縁層３０の分極反転状態により、メモリセルのトランジスタの閾値電圧が変化する。メモリセルのトランジスタの閾値電圧が変化することで、メモリセルのトランジスタのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
【００２６】
例えば、図１に示すメモリセルのトランジスタを直列接続することで、ＮＡＮＤフラッシュメモリのＮＡＮＤストリングを形成することが可能となる。
【００２７】
なお、図１のメモリセルのトランジスタを製造する際には、半導体層１０の上に、第１の強誘電体領域３１形成用の膜、第１の境界絶縁層４１、第２の強誘電体領域３２形成用の膜、第２の境界絶縁層４２を堆積する。そして、ゲート電極２０の形成後に、結晶化アニールを、例えば、６００度以上１０００度以下の温度で行うことで製造できる。結晶化アニールにより、強誘電体の結晶が形成される。
【００２８】
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
【００２９】
強誘電体メモリが不揮発性メモリとして注目されている。図１に示すような、ＭＦＳ構造の１トランジスタ型のメモリセルは、例えば、ＮＡＮＤ型フラッシュメモリへの適用が期待される。ＮＡＮＤ型フラッシュメモリは、メモリ容量を増加させるためにメモリセルの多値化が進められている。ＭＦＳ構造のメモリセルにも多値化の実現が望まれる。
【００３０】
強誘電体メモリに多値を書き込む場合、強誘電体膜中のドメインウォールの位置を制御する必要がある。ドメインウォールは、分極方向が異なっている分極ドメインを隔てる境界である。強誘電体膜に印加する外部電界によって、分極ベクトルが所定の向きを向く分極ドメインの割合が変化する。強誘電体膜に印加する外部電界によって、ドメインウォールの位置が変化することで、分極ベクトルが所定の向きを向く分極ドメインの割合が変化する。所定の向きを向く分極ドメインの割合を制御することで、メモリセルに多値を記憶させることが可能となる。
【００３１】
強誘電体メモリの微細化に伴い、強誘電体膜のサイズは小さくなる。このため、ドメインウォールを所望の位置で停止させるような制御が困難となる。
【００３２】
図２は、比較例の半導体記憶装置の模式断面図である。比較例のメモリセルは、ゲート絶縁層３０が、第１の境界絶縁層４１及び第２の境界絶縁層４２で分断されていない点で、第１の実施形態と異なっている。ゲート絶縁層３０は、強誘電体を含む。
【００３３】
図３は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図３（ａ）は、比較例のメモリセルの分極−電圧特性（Ｐ−Ｖ特性）を示す。図３（ｂ）は、第１の実施形態のメモリセルの分極−電圧特性（Ｐ−Ｖ特性）を示す。
【００３４】
図３に示すように、第１の実施形態のメモリセルのＰ−Ｖ特性は、ステップ状に変化することが分かる。このため、書き込み電圧のバラツキ幅に対する書き込み分極のバラツキ幅が、比較例に比べ小さくなる。したがって、比較例よりも安定した多値の書き込み制御が可能となる。
【００３５】
第１の実施形態のメモリセルのＰ−Ｖ特性がステップ状に変化するのは、ゲート絶縁層３０が、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３の３つの領域に分断されているからであると考えられる。各領域の境界には、第１の境界絶縁層４１及び第２の境界絶縁層４２が存在するため、ドメインウォールの移動が停止すると考えられる。この停止により、別の強誘電体領域にあらたに生成した分極反転核を起点にドメインウォールが再度移動を開始することがＰ−Ｖ特性のステップ状の変化に現れると考えられる。
【００３６】
第１の実施形態のメモリセルによれば、強誘電体領域が分断されることにより、ステップ上のＰ−Ｖ特性が得られるため、所望の多値に対応する分極値を精度良く書き込むことが可能となる。したがって、例えばゲート長が２５ｎｍ以下であるような微細な強誘電体メモリの多値化が実現できる。
【００３７】
第１の実施形態のメモリセルの場合は、強誘電体領域が３個に分断されているため、４値を各値のレベルを精度よく制御しながら記憶することが可能である。
【００３８】
第１の境界絶縁層４１及び第２の境界絶縁層４２の膜厚は、０．１ｎｍ以上２．５ｎｍ以下であることが好ましい。上記範囲を下回ると、ドメインウォールの移動を停止させる効果が得られないおそれがある。上記範囲を上回ると、メモリセルの微細化の妨げになる。また、結晶化アニールの際の強誘電性の発現を阻害するおそれがある。
【００３９】
第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３に含まれる強誘電体は、半導体プロセスとの整合性等の観点から、酸化ハフニウムであることが好ましい。酸化ハフニウムは、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロジム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含むことが好ましい。上記元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
【００４０】
第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３に含まれる強誘電体は、例えば、斜方晶（Ｏｒｔｈｏｒｈｏｍｂｉｃ）を主とする酸化ハフニウムである。より具体的には、酸化ハフニウムは、第三斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする酸化ハフニウムである。酸化ハフニウムに酸化ジルコニウムが任意の量、混入していても良いが、結晶構造は上記第三斜方晶が主でなくてはならない。
【００４１】
以上、第１の実施形態によれば、強誘電体メモリの多値化が実現できる。
【００４２】
（第２の実施形態）
第２の実施形態の半導体記憶装置は、半導体層と、第１の部分と、半導体層の表面に沿う方向において第１の部分と離間して設けられた第２の部分と、第１の部分と第２の部分との間に設けられたスペーサと、を有するゲート電極と、半導体層とゲート電極との間に設けられた第１の絶縁層であって、強誘電体、フェリ誘電体又は反強誘電体を含む第１の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第２の領域と、第１の領域と第２の領域との間に設けられた境界領域と、を有する第１の絶縁層と、を備え、第１の領域は前１の部分と半導体層との間に位置し、第２の領域は第２の部分と半導体層との間に位置し、境界領域は前記スペーサと前記半導体層との間に位置し、境界領域はスペーサと異なる化学組成を有する。ゲート電極が、第１の部分と、半導体層の表面に沿う方向において第１の部分と離間して設けられた第２の部分と、第１の部分と第２の部分との間に設けられたスペーサと、を有する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００４３】
図４は、第２の実施形態の半導体記憶装置の模式断面図である。第２の実施形態の半導体記憶装置は、ＭＦＳ構造のメモリセルである。
【００４４】
第２の実施形態のメモリセルは、半導体層１０、ソース領域１１、ドレイン領域１３、チャネル領域１５、ゲート電極２０、ゲート絶縁層３０（第１の絶縁層）、界面絶縁層４０（第２の絶縁層）を備える。ゲート電極２０は、第１のゲート領域２１（第１の部分）、第２のゲート領域２２（第２の部分）、第３のゲート領域２３、第１のスペーサ５１（スペーサ）、第２のスペーサ５２を有する。ゲート絶縁層３０は、第１の強誘電体領域３１（第１の領域）、第２の強誘電体領域３２（第２の領域）、第３の強誘電体領域３３、第１の常誘電体領域４３（境界領域）、第２の常誘電体領域４５を有する。
【００４５】
ゲート電極２０は、金属又は半導体である。ゲート電極２０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
【００４６】
ゲート電極２０は、半導体層１０の側の第１の端部（図４中のＥ１）及び第２の端部（図４中のＥ２）を有する。
【００４７】
ゲート電極２０は、第１のゲート領域２１、第２のゲート領域２２、第３のゲート領域２３、第１のスペーサ５１、第２のスペーサ５２を有する。第１のスペーサ５１は、第１のゲート領域２１と第２のゲート領域２２との間、第２のスペーサ５２は、第２のゲート領域２２と、第３のゲート領域２３との間に設けられる。
【００４８】
第１のゲート領域２１、第２のゲート領域２２、及び、第３のゲート領域２３は、半導体層１０の表面に沿う方向において離間している。
【００４９】
第１のゲート領域２１は第１の端部Ｅ１の側にあり、第１のゲート領域２１に対して第２のゲート領域２２は第２の端部Ｅ２の側にある。
【００５０】
第１のスペーサ５１及び第２のスペーサ５２は、例えば、絶縁体である。第１のスペーサ５１及び第２のスペーサ５２は、例えば、酸化物や酸窒化物などである。第１のスペーサ５１及び第２のスペーサ５２は、例えば、酸化ルテニウム、ルテニウム酸ストロンチウム、酸化レニウム、酸化チタン、酸窒化チタン、酸化タンタル、酸化セリウム、酸化プラセオジム、酸化ネオジム、酸化ユーロピウム、酸化ツリウム、酸化スカンジウム、酸化モリブデン、酸化ニオブ、窒化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、又は、酸化シリコンを５０％以上含む材料である。
【００５１】
第１のゲート領域２１、第２のゲート領域２２、第３のゲート領域２３は、電気的に接続されている。第１のゲート領域２１、第２のゲート領域２２、第３のゲート領域２３は、例えば、図示しないコンタクト電極により、共通電位となっている。第１のゲート領域２１、第２のゲート領域２２、第３のゲート領域２３は、例えば、第１のスペーサ５１及び第２のスペーサ―５２を介してトンネル電流やリーク電流やホッピング電流などが流れることにより、第１のスペーサ５１および第２のスペーサ―５２による電圧降下および動作遅延が無視できる程度となっている。
【００５２】
第１のゲート領域２１は、第１の部分の一例である。第２のゲート領域２２は、第２の部分の一例である。第１のスペーサ５１は、スペーサの一例である。
【００５３】
ゲート絶縁層３０は、第１の強誘電体領域３１（第１の領域）、第２の強誘電体領域３２（第２の領域）、第３の強誘電体領域３３、第１の常誘電体領域４３、第２の常誘電体領域４５を有する。
【００５４】
第１の強誘電体領域３１は、第１のゲート領域２１と半導体層１０との間に位置する。第２の強誘電体領域３２は、第２のゲート領域２２と半導体層１０との間に位置する。第３の強誘電体領域３３は、第３のゲート領域２３と半導体層１０との間に位置する。
【００５５】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、強誘電体、フェリ誘電体又は反強誘電体を含む。第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸バリウム（ＢＴＯ）、又はポリフッ化ビニリデン（ＰＶＤＦ）を含む。
【００５６】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の抗電界を有することができる。また、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の結晶方位を有してもよい。
【００５７】
第１の強誘電体領域３１は、第１の領域の一例である。また、第２の強誘電体領域３２は第２の領域の一例である。
【００５８】
第１の常誘電体領域４３は、第１のスペーサ５１と半導体層１０との間に位置する。第２の強誘電体領域３２は、第２のスペーサ５２と半導体層１０との間に位置する。
【００５９】
第１の常誘電体領域４３及び第２の常誘電体領域４５は、第１のスペーサ５１及び第２のスペーサ５２と異なる化学組成を有する。第１の常誘電体領域４３及び第２の常誘電体領域４５は、例えば、常誘電体である。
【００６０】
第１の常誘電体領域４３及び第２の常誘電体領域４５の主成分の金属元素は、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３の主成分の金属元素と同一である。主成分の金属元素とは、その材料中に占める割合が最も高い金属元素を意味する。第１の常誘電体領域４３、第２の常誘電体領域４５は、例えば、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３と同一の化学組成の常誘電体である。第１の常誘電体領域４３、第２の常誘電体領域４５は、例えば、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３と結晶構造は異なる。
【００６１】
第１の常誘電体領域４３、第２の常誘電体領域４５の膜厚は、例えば、０．１ｎｍ以上２．５ｎｍ以下である。
【００６２】
第１の常誘電体領域４３は、境界領域の一例である。
【００６３】
ゲート電極２０に第１のスペーサ５１、第２のスペーサ５２が設けられることにより、結晶化アニールの際に、ゲート絶縁層３０の、第１のスペーサ５１、第２のスペーサ５２に接する部分、すなわち、第１の常誘電体領域４３、第２の常誘電体領域４５に相当する部分が、強誘電体とならずに常誘電体となる。
【００６４】
第１の強誘電体領域３１は、第１の常誘電体領域４３に対しゲート電極２０の第１の端部（図４中のＥ１）の側に設けられ、第２の強誘電体領域３２は第１の常誘電体領域４３に対しゲート電極２０の第１の端部（図４中のＥ２）の側に設けられる。
【００６５】
第１の強誘電体領域３１と第２の強誘電体領域３２は、第１の常誘電体領域４３によって、左右に分断される。第２の強誘電体領域３２と第３の強誘電体領域３３は、第２の常誘電体領域４５によって、左右に分断される。
【００６６】
界面絶縁層４０は、半導体層１０とゲート絶縁層３０との間に設けられる。界面絶縁層４０は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンを５０％以上含有する材料である。
【００６７】
界面絶縁層４０は、結晶化アニールの際に、第１の常誘電体領域４３及び第２の常誘電体領域４５が強誘電性を発現することを抑制する。界面絶縁層４０は、第２の絶縁層の一例である。
【００６８】
第２の実施形態のメモリセルによれば、強誘電体領域が分断されることにより、所望の多値に対応する分極値を精度良く書き込むことが可能となる。したがって、強誘電体メモリの多値化が実現できる。
【００６９】
第２の実施形態のメモリセルの場合は、強誘電体領域が３個に分断されているため、４値を記憶することが可能である。
【００７０】
以上、第２の実施形態によれば、強誘電体メモリの多値化が実現できる。
【００７１】
（第３の実施形態）
第３の実施形態の半導体記憶装置は、ゲート電極内に境界部材が設けられる点で、第１の実施形態と異なっている。以下、第１又は第２の実施形態と重複する内容については、一部記述を省略する。
【００７２】
図５は、第３の実施形態の半導体記憶装置の模式断面図である。第３の実施形態の半導体記憶装置は、ＭＦＳ構造のメモリセルである。
【００７３】
第３の実施形態のメモリセルは、半導体層１０、ソース領域１１、ドレイン領域１３、チャネル領域１５、ゲート電極２０、ゲート絶縁層３０（第１の絶縁層）、界面絶縁層４０（第２の絶縁層）を備える。ゲート絶縁層３０は、第１の強誘電体領域３１（第１の領域）、第２の強誘電体領域３２（第２の領域）、境界部材４７を有する。
【００７４】
境界部材４７は、例えば、金属、半導体、又は、絶縁体である。境界部材４７は、第１の強誘電体領域３１と第２の強誘電体領域３２の間に設けられる。境界部材４７は、境界領域の一例である。
【００７５】
界面絶縁層４０は、半導体層１０とゲート絶縁層３０との間に設けられる。界面絶縁層４０は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンを５０％以上含有する材料である。
【００７６】
界面絶縁層４０は、特に境界部材４７が金属の場合、半導体層１０とのショートを抑制する。界面絶縁層４０は、第２の絶縁層の一例である。
【００７７】
第３の実施形態のメモリセルでは、第１の強誘電体領域３１と第２の強誘電体領域３２とは完全には分断されていない。しかし、境界部材４７を特異点として備えることで、境界部材４７近傍でドメインウォールの移動の遅延が生じる。したがって、所望の多値に対応する分極値を精度良く書き込むことが可能となる。よって、強誘電体メモリの多値化が実現できる。
【００７８】
第３の実施形態のメモリセルの場合は、強誘電体領域が２個に分離されるため、３値を記憶することが可能である。
【００７９】
以上、第３の実施形態によれば、強誘電体メモリの多値化が実現できる。
【００８０】
（第４の実施形態）
第４の実施形態の半導体記憶装置は、層間絶縁層と導電層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、導電層と半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第１の絶縁層と、第１の絶縁層と半導体層との間に設けられ、第１の絶縁層と異なる化学組成の第２の絶縁層と、２の絶縁層と半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第３の絶縁層と、を備える。第４の実施形態の半導体記憶装置は、第１の実施形態のメモリセルと同様の構造を、３次元ＮＡＮＤフラッシュメモリに適用する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００８１】
図６は、第４の実施形態の半導体記憶装置のメモリセルアレイ１００の回路図である。図７は、第４の実施形態の半導体記憶装置のメモリストリングＭＳの一部の模式断面図である。図７は、図６のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルトランジスタＭＴの断面を示す。
【００８２】
第４の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図６に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。
【００８３】
図６に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。
【００８４】
メモリセルアレイ１００は、図７に示すように、複数のワード線ＷＬ（導電層）、半導体層１０、複数の層間絶縁層１２、コア絶縁層１６、第１の強誘電体領域３１（第１の領域）、第２の強誘電体領域３２（第２の領域）、第３の強誘電体領域３３、界面絶縁層４０（第４の絶縁層）、第１の境界絶縁層４１（第２の絶縁層）、第２の境界絶縁層４２、第１の強誘電体層６１（第１の絶縁層）、第２の強誘電体層６２（第３の絶縁層）、第３の強誘電体層６３、を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。
【００８５】
ワード線ＷＬ及び層間絶縁層１２は、図示しない半導体基板上に設けられる。
【００８６】
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。
【００８７】
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属又は半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層である。
【００８８】
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、例えば、酸化シリコンである。
【００８９】
ワード線ＷＬは導電層の一例である。
【００９０】
コア絶縁層１６は、積層体５０の中に設けられる。コア絶縁層１６は、ｚ方向に延びる。コア絶縁層１６は、積層体５０を貫通して設けられる。コア絶縁層１６は、半導体層１０に囲まれる。コア絶縁層１６は、例えば、酸化シリコンである。コア絶縁層１６は、絶縁部材の一例である。
【００９１】
半導体層１０は、積層体５０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体５０を貫通して設けられる。半導体層１０は、コア絶縁層１６の周囲に設けられる。半導体層１０は、例えば、円筒形状である。
【００９２】
半導体層１０は、例えば、多結晶シリコンや、多結晶シリコンゲルマニウムや、多結晶酸化インジウムガリウム亜鉛や、多結晶酸化亜鉛スズである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
【００９３】
第１の強誘電体層６１は、ワード線ＷＬと半導体層１０との間に設けられる。第２の強誘電体層６２は、第１の強誘電体層６１と半導体層１０との間に設けられる。第３の強誘電体層６３は、第２の強誘電体層６２と半導体層１０との間に設けられる。
【００９４】
第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３は、強誘電体、フェリ誘電体又は反強誘電体を含む。第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸バリウム（ＢＴＯ）、又はポリフッ化ビニリデン（ＰＶＤＦ）をふくむ。
【００９５】
第１の強誘電体層６１は、第１の絶縁層の一例である。第２の強誘電体層６２は、第３の絶縁層の一例である。
【００９６】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、それぞれ、第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３の一部である。第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、ワード線ＷＬと半導体層１０との間の領域に設けられる。
【００９７】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、強誘電体、フェリ誘電体又は反強誘電体を含む。第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸バリウム（ＢＴＯ）、又はポリフッ化ビニリデン（ＰＶＤＦ）を含む。
【００９８】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の抗電界を有することができる。また、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の結晶方位を有してもよい。
【００９９】
第１の強誘電体領域３１は、第１の領域の一例である。第２の強誘電体領域３２は、第２の領域の一例である。
【０１００】
第１の境界絶縁層４１は、第１の強誘電体層６１と第２の強誘電体層６２との間に設けられる。第２の境界絶縁層４２は、第２の強誘電体層６２と第３の強誘電体層６３との間に設けられる。
【０１０１】
第１の境界絶縁層４１及び第２の境界絶縁層４２は、例えば、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３と異なる化学組成である。第１の境界絶縁層４１及び第２の境界絶縁層４２は、例えば、常誘電体である。第１の境界絶縁層４１及び第２の境界絶縁層４２は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンである。
【０１０２】
第１の境界絶縁層４１及び第２の境界絶縁層４２の膜厚は、例えば、０．１ｎｍ以上２．５ｎｍ以下である。
【０１０３】
第１の境界絶縁層４１は、第２の絶縁層の一例である。
【０１０４】
界面絶縁層４０は、半導体層１０とゲート絶縁層３０との間に設けられる。界面絶縁層４０は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンを５０％以上含有する材料である。
【０１０５】
界面絶縁層４０は、結晶化アニールの際に、層間絶縁層１２と半導体層１０との間の第３の強誘電体層６３の一部が強誘電性を発現することを抑制する。界面絶縁層４０は、第４の絶縁層の一例である。
【０１０６】
次に、第４の実施形態の半導体記憶装置の製造方法の一例について説明する。
【０１０７】
最初に、半導体基板の上に、層間絶縁層１２とワード線ＷＬとを交互に堆積する。層間絶縁層１２とワード線ＷＬとは、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。層間絶縁層１２は、例えば、酸化シリコンである。ワード線ＷＬは、例えば、導電性不純物を含む多結晶シリコンである。
【０１０８】
次に、層間絶縁層１２とワード線ＷＬを貫通する開口部を形成する。開口部は、例えば、リソグラフィ法及びＲＩＥ法（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法）を用いて形成される。
【０１０９】
次に、開口部の中に、第１の強誘電体層６１、第１の境界絶縁層４１、第２の強誘電体層６２、第２の境界絶縁層４２、第３の強誘電体層６３を積層する。第１の強誘電体層６１、第１の境界絶縁層４１、第２の強誘電体層６２、第２の境界絶縁層４２、第３の強誘電体層６３の形成は、例えば、ＣＶＤ法により行う。第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３は、例えば、アモルファスの酸化ハフニウムである。第１の境界絶縁層４１、及び、第２の境界絶縁層４２は、例えば、窒化シリコンである。
【０１１０】
次に、開口部の中に界面絶縁層４０、半導体層１０を形成する。さらに、開口部の中を、コア絶縁層１６で埋め込む。コア絶縁層１６の埋め込みは、例えば、ＣＶＤ法により行う。コア絶縁層１６は、例えば、酸化シリコンである。
【０１１１】
次に、結晶化アニールを行う。結晶化アニールにより、第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３を結晶化させて、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３を形成する。結晶化アニールは、例えば、６００度以上１０００度以下の温度で行う。
【０１１２】
結晶化アニールの際に、第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３のワード線ＷＬと半導体層１０に挟まれた領域が、強誘電体となる。この領域が、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３となる。
【０１１３】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、それぞれ、第１の境界絶縁層４１、及び、第２の境界絶縁層４２で分断される。これにより、分断された強誘電体領域が形成される。
【０１１４】
以上の製造方法により、図７に示す第４の実施形態の半導体記憶装置が製造される。
【０１１５】
第１の強誘電体領域３１と第２の強誘電体領域３２は、第１の境界絶縁層４１によって左右に分断されている。同様に、第２の強誘電体領域３２と第３の強誘電体領域３３は、第２の境界絶縁層４２によって左右に分断されている。
【０１１６】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３、界面絶縁層４０、第１の境界絶縁層４１、第２の境界絶縁層４２がメモリセルトランジスタＭＴのゲート絶縁層として機能する。ゲート絶縁層の分極反転状態により、メモリセルトランジスタＭＴが多値のデータを記憶する。
【０１１７】
各メモリセルトランジスタＭＴのゲート絶縁層は、分断された３個の強誘電体領域を備える。したがって、４値を記憶することが可能である。
【０１１８】
以上、第４の実施形態によれば、第１の実施形態同様、強誘電体メモリの多値化が実現できる。また、３次元構造となることで、更にメモリ容量を増加させることが可能となる。
【０１１９】
（第５の実施形態）
第５の実施形態の半導体記憶装置は、層間絶縁層と導電層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、導電層と半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第１の絶縁層と、を備え、導電層は、第１の導電膜と、第１の導電膜と電気的に接続された第２の導電膜と、第１の導電膜と第２の導電膜との間に設けられたスペーサ膜を有する。第５の実施形態の半導体記憶装置は、第２の実施形態のメモリセルと同様の構造を、３次元ＮＡＮＤフラッシュメモリに適用する点で、第２の実施形態と異なる。以下、第２の実施形態と重複する内容については、一部記述を省略する。また、３次元ＮＡＮＤフラッシュメモリの構造で第４の実施形態と重複する内容については、一部記述を省略する。
【０１２０】
図８は、第５の実施形態の半導体記憶装置のメモリストリングＭＳの一部の模式断面図である。図８は、メモリストリングＭＳの中の複数のメモリセルトランジスタＭＴの断面を示す。
【０１２１】
第５の実施形態の半導体記憶装置は、図８に示すように、複数のワード線ＷＬ（導電層）、半導体層１０、複数の層間絶縁層１２、コア絶縁層１６、第１の強誘電体領域３１（第１の領域）、第２の強誘電体領域３２（第２の領域）、第３の強誘電体領域３３、第１の常誘電体領域４３（境界領域）、第２の常誘電体領域４５、界面絶縁層４０（第２の絶縁層）、強誘電体層６０（第１の絶縁層）、を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。
【０１２２】
ワード線ＷＬ及び層間絶縁層１２は、図示しない半導体基板上に設けられる。
【０１２３】
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。
【０１２４】
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属又は半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層である。
【０１２５】
ワード線ＷＬは、第１の導電膜８１、第２の導電膜８２、第３の導電膜８３、第１のスペーサ膜９１（スペーサ膜）、第２のスペーサ膜９２を有する。第１のスペーサ膜９１は、スペーサ膜の一例である。
【０１２６】
第１の導電膜８１、第２の導電膜８２、第３の導電膜８３は、互いに電気的に接続される。
【０１２７】
第１のスペーサ膜９１、第２のスペーサ膜９２は、例えば、絶縁体である。第１のスペーサ膜９１、第２のスペーサ膜９２は、例えば、酸化物や酸窒化物などである。第１のスペーサ膜９１、第２のスペーサ膜９２は、例えば、酸化ルテニウム、ルテニウム酸ストロンチウム、酸化レニウム、酸化チタン、酸窒化チタン、酸化タンタル、酸化セリウム、酸化プラセオジム、酸化ネオジム、酸化ユーロピウム、酸化ツリウム、酸化スカンジウム、酸化モリブデン、酸化ニオブ、窒化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、又は、酸化シリコンを５０％以上含む材料である。
【０１２８】
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、例えば、酸化シリコンである。
【０１２９】
ワード線ＷＬは導電層の一例である。
【０１３０】
コア絶縁層１６は、積層体５０の中に設けられる。コア絶縁層１６は、ｚ方向に延びる。コア絶縁層１６は、積層体５０を貫通して設けられる。コア絶縁層１６は、半導体層１０に囲まれる。コア絶縁層１６は、例えば、酸化シリコンである。コア絶縁層１６は、絶縁部材の一例である。
【０１３１】
半導体層１０は、積層体５０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体５０を貫通して設けられる。半導体層１０は、コア絶縁層１６の周囲に設けられる。半導体層１０は、例えば、円筒形状である。
【０１３２】
半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
【０１３３】
強誘電体層６０は、ワード線ＷＬと半導体層１０との間に設けられる。
【０１３４】
強誘電体層６０は、強誘電体、フェリ誘電体又は反強誘電体を含む。強誘電体層６０は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸バリウム（ＢＴＯ）、又はポリフッ化ビニリデン（ＰＶＤＦ）を含む。
【０１３５】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、強誘電体層６０の一部である。第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、ワード線ＷＬと半導体層１０との間の領域に設けられる。
【０１３６】
第１の強誘電体領域３１は、第１の導電膜８１と半導体層１０との間に設けられる。第２の強誘電体領域３２は、第２の導電膜８２と半導体層１０との間に設けられる。第３の強誘電体領域３３は、第３の導電膜８３と半導体層１０との間に設けられる。
【０１３７】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、強誘電体、フェリ誘電体又は反強誘電体を含む。第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸バリウム（ＢＴＯ）、又はポリフッ化ビニリデン（ＰＶＤＦ）を含む。
【０１３８】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の抗電界を有することができる。また、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３は、例えば、同一の結晶方位を有してもよい。
【０１３９】
第１の強誘電体領域３１は、第１の領域の一例である。第２の強誘電体領域３２は、第２の領域の一例である。
【０１４０】
第１の常誘電体領域４３は、第１の強誘電体領域３１と第２の強誘電体領域３２との間に設けられる。第２の常誘電体領域４５は、第２の強誘電体領域３２、第３の強誘電体領域３３との間に設けられる。
【０１４１】
第１の常誘電体領域４３は、第１のスペーサ膜９１と半導体層１０との間に設けられる。第２の常誘電体領域４５は、第２のスペーサ膜９２と半導体層１０との間に設けられる。
【０１４２】
第１の常誘電体領域４３及び第２の常誘電体領域４５は、例えば、第１のスペーサ膜９１及び第２のスペーサ膜９２と異なる化学組成を有する。第１の常誘電体領域４３及び第２の常誘電体領域４５は、例えば、常誘電体である。
【０１４３】
第１の常誘電体領域４３及び第２の常誘電体領域４５の主成分の金属元素は、例えば、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３の主成分の金属元素と同一である。主成分の金属元素とは、その材料中に占める割合が最も高い金属元素を意味する。第１の常誘電体領域４３、第２の常誘電体領域４５は、例えば、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３と同一の化学組成の常誘電体である。第１の常誘電体領域４３、第２の常誘電体領域４５は、例えば、第１の強誘電体領域３１、第２の強誘電体領域３２、及び、第３の強誘電体領域３３と結晶構造は異なる。
【０１４４】
第１の常誘電体領域４３は、境界領域の一例である。
【０１４５】
界面絶縁層４０は、半導体層１０と強誘電体層６０との間に設けられる。界面絶縁層４０は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンである。
【０１４６】
界面絶縁層４０は、結晶化アニールの際に、強誘電体層６０に強誘電性が発現することを抑制する。界面絶縁層４０は、第２の絶縁層の一例である。
【０１４７】
次に、第５の実施形態の半導体記憶装置の製造方法の一例について説明する。
【０１４８】
図９、図１０、図１１、図１２は、第５の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。
【０１４９】
最初に、図示しない半導体基板の上に、層間絶縁層１２とワード線ＷＬとを交互に堆積する（図９）。各ワード線ＷＬは、第１の導電膜８１、第１のスペーサ膜９１、第２の導電膜８２、第２のスペーサ膜９２、及び、第３の導電膜８３をこの順に積層することにより形成する。層間絶縁層１２とワード線ＷＬとは、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。層間絶縁層１２は、例えば、酸化シリコンである。第１の導電膜８１、第２の導電膜８２、及び、第３の導電膜８３は、例えば、導電性不純物を含む多結晶シリコンである。第１のスペーサ膜９１及び第２のスペーサ膜９２は、例えば、窒化シリコンである。
【０１５０】
次に、層間絶縁層１２とワード線ＷＬを貫通する開口部５５を形成する（図１０）。開口部５５は、例えば、リソグラフィ法及びＲＩＥ法（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法）を用いて形成される。
【０１５１】
次に、開口部５５の中に酸化物層５９を形成する（図１１）。酸化物層５９の形成は、例えば、ＣＶＤ法により行う。酸化物層５９は、例えば、アモルファスの酸化ハフニウムである。
【０１５２】
次に、開口部５５の中に界面絶縁層４０、半導体層１０を形成する。さらに、開口部５５の中を、コア絶縁層１６で埋め込む（図１２）。コア絶縁層１６の埋め込みは、例えば、ＣＶＤ法により行う。コア絶縁層１６は、例えば、酸化シリコンである。
【０１５３】
次に、結晶化アニールを行う。結晶化アニールにより、酸化物層５９を結晶化させて、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３、第１の常誘電体領域４３、及び、第２の常誘電体領域４５を形成する。結晶化アニールを、例えば、６００度以上１０００度以下の温度で行う。
【０１５４】
結晶化アニールの際に、強誘電体層６０の第１のスペーサ膜９１及び第２のスペーサ膜９２に接する部分は、強誘電体とならず常誘電体となる。したがって、この領域に第１の常誘電体領域４３及び第２の常誘電体領域４５が形成される。これにより、分断された強誘電体領域が形成される。
【０１５５】
以上の製造方法により、図８に示す第５の実施形態の半導体記憶装置が製造される。
【０１５６】
第１の強誘電体領域３１と第２の強誘電体領域３２は、第１の常誘電体領域４３によって上下に分断されている。同様に、第２の強誘電体領域３２と第３の強誘電体領域３３は、第２の常誘電体領域４５によって上下に分断されている。
【０１５７】
各メモリセルトランジスタＭＴのゲート絶縁層は、分断された３個の強誘電体領域を備える。したがって、４値を記憶することが可能である。
【０１５８】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３、界面絶縁層４０がメモリセルトランジスタＭＴのゲート絶縁層として機能する。ゲート絶縁層の分極反転状態により、メモリセルトランジスタＭＴが多値のデータを記憶する。
【０１５９】
以上、第５の実施形態によれば、第２の実施形態同様、強誘電体メモリの多値化が実現できる。また、３次元構造となることで、更にメモリ容量を増加させることが可能となる。
【０１６０】
（第６の実施形態）  
第６の実施形態の半導体記憶装置は、第４の実施形態と第５の実施形態とを組み合わせた形態である。以下、第４の実施形態と第５の実施形態と重複する内容については、一部記述を省略する。
【０１６１】
図１３は、第６の実施形態の半導体記憶装置のメモリストリングＭＳの一部の模式断面図である。図１３は、メモリストリングＭＳの中の複数のメモリセルトランジスタＭＴの断面を示す。
【０１６２】
第６の実施形態の半導体記憶装置は、図１３に示すように、複数のワード線ＷＬ（導電層）、半導体層１０、複数の層間絶縁層１２、コア絶縁層１６、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３、第４の強誘電体領域３４、第５の強誘電体領域３５、第６の強誘電体領域３６、第７の強誘電体領域３７、第８の強誘電体領域３８、第９の強誘電体領域３９、界面絶縁層４０（第４の絶縁層）、第１の境界絶縁層４１（第２の絶縁層）、第２の境界絶縁層４２、第１の強誘電体層６１（第１の絶縁層）、第２の強誘電体層６２（第３の絶縁層）、第３の強誘電体層６３、第１の常誘電体領域４３、第２の常誘電体領域４５、を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。ワード線ＷＬは、第１の導電膜８１、第２の導電膜８２、第３の導電膜８３、第１のスペーサ膜９１、第２のスペーサ膜９２を有する。
【０１６３】
以下、第６の実施形態の半導体記憶装置の製造方法の一例について説明する。
【０１６４】
最初に、半導体基板の上に、層間絶縁層１２とワード線ＷＬとを交互に堆積する。各ワード線ＷＬは、第１の導電膜８１、第１のスペーサ膜９１、第２の導電膜８２、第２のスペーサ膜９２、及び、第３の導電膜８３をこの順に積層することにより形成する。層間絶縁層１２とワード線ＷＬとは、例えば、ＣＶＤ法により形成する。層間絶縁層１２は、例えば、酸化シリコンである。第１の導電膜８１、第２の導電膜８２、及び、第３の導電膜８３は、例えば、導電性不純物を含む多結晶シリコンである。第１のスペーサ膜９１及び第２のスペーサ膜９２は、例えば、窒化シリコンである。
【０１６５】
次に、層間絶縁層１２とワード線ＷＬを貫通する開口部を形成する。開口部５５は、例えば、リソグラフィ法及びＲＩＥ法を用いて形成される。
【０１６６】
次に、開口部の中に、第１の強誘電体層６１、第１の境界絶縁層４１、第２の強誘電体層６２、第２の境界絶縁層４２、第３の強誘電体層６３を積層する。第１の強誘電体層６１、第１の境界絶縁層４１、第２の強誘電体層６２、第２の境界絶縁層４２、第３の強誘電体層６３の形成は、例えば、ＣＶＤ法により行う。第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３は、例えば、アモルファスの酸化ハフニウムである。第１の境界絶縁層４１、及び、第２の境界絶縁層４２は、例えば、窒化シリコンである。
【０１６７】
次に、開口部の中に界面絶縁層４０、半導体層１０を形成する。さらに、開口部の中を、コア絶縁層１６で埋め込む。コア絶縁層１６の埋め込みは、例えば、ＣＶＤ法により行う。コア絶縁層１６は、例えば、酸化シリコンである。
【０１６８】
次に、結晶化アニールを行う。結晶化アニールにより、第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３を結晶化させる。結晶化アニールは、例えば、６００度以上１０００度以下の温度で行う。
【０１６９】
結晶化アニールの際に、第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３のワード線ＷＬと半導体層１０に挟まれた領域が、強誘電体となる。また、第１の強誘電体層６１、第２の強誘電体層６２、第３の強誘電体層６３の第１のスペーサ膜９１及び第２のスペーサ膜９２に接する部分は、強誘電体とならず常誘電体となる。したがって、この領域に第１の常誘電体領域４３及び第２の常誘電体領域４５が形成される。これにより、分断された強誘電体領域が形成される。
【０１７０】
以上の製造方法により、図１３に示す第６の実施形態の半導体記憶装置が製造される。
【０１７１】
第６の実施形態の半導体記憶装置によれば、１つのメモリセルトランジスタが９個の分断した強誘電体領域を備える。よって、１０値を記憶することが可能である。
【０１７２】
以上、第６の実施形態によれば、強誘電体メモリの多値化が実現できる。また、３次元構造となること、分断された強誘電体領域の数が増えることで、更にメモリ容量を増加させることが可能となる。
【０１７３】
（第７の実施形態）  
第７の実施形態の半導体記憶装置は、第１の方向に垂直な面における第１の強誘電体領域、第２の強誘電体領域、第３の強誘電体領域の形状が、多角形に特定される点で第４の実施形態と異なっている。以下、第４の実施形態と重複する内容については、一部記述を省略する。
【０１７４】
図１４は、第７の実施形態の半導体記憶装置の模式断面図である。第４の実施形態の図７のｚ方向（第１の方向）に垂直な面、すなわちｘｙ平面の断面図の相当する断面図である。図１４は、ワード線ＷＬを通る断面図である。
【０１７５】
第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３の外形が四角形である。第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３の外形が四角形であることで、四角形の角が特異点となり、図１４中点線で示す境界が、分極グレインの安定な境界となる。したがって、１つのメモリセルトランジスタＭＴが１２個の安定した強誘電体領域を備える。よって、１３値を記憶することが可能となる。
【０１７６】
なお、第１の強誘電体領域３１、第２の強誘電体領域３２、第３の強誘電体領域３３の外形は、多角形であれば、四角形に限られるものではない。例えば、五角形、六角形、八角形などであっても構わない。また多角形の角は必ずしも鋭い必要はなく、メモリホール自体の半径より小さな半径になっていればよい。さらに多角形の辺は必ずしも直線である必要は無く、曲線となっていても構わない。多角形の辺は円とならない程度に膨れていても良いし、逆に窪んでいても良い。
【０１７７】
以上、第７の実施形態によれば、強誘電体メモリの多値化が実現できる。また、３次元構造となること、１つのメモリセルトランジスタＭＴの安定した強誘電体領域の数が増えることで、更にメモリ容量を増加させることが可能となる。
【０１７８】
（第８の実施形態）  
第８の実施形態の半導体記憶装置は、半導体層１０が４分割されている点で、第４の実施形態と異なっている。以下、第４の実施形態と重複する内容については、一部記述を省略する。
【０１７９】
図１５は、第８の実施形態の半導体記憶装置の模式断面図である。第４の実施形態の図７のｚ方向（第１の方向）に垂直な面、すなわちｘｙ平面の断面図に相当する断面図である。図１５は、ワード線ＷＬを通る断面図である。
【０１８０】
１本のコア絶縁層１６の周りの半導体層１０が、領域１０ａ、１０ｂ、１０ｃ、１０ｄに４分割されている。１本のコア絶縁層１６の周りに分割された４本のメモリストリングＭＳが形成されることになる。
【０１８１】
以上、第８の実施形態によれば、強誘電体メモリの多値化が実現できる。また、３次元構造となること、メモリストリングＭＳが分割されることで、更にメモリ容量を増加させることが可能となる。
【０１８２】
以上、第１ないし第８の実施形態においては、主に強誘電体を適用する場合を例に説明したが、強誘電体にかえてフェリ誘電体又は反強誘電体を適用しても同様又は類似の作用及び効果を得ることが可能である。
【０１８３】
また、第１ないし第８の実施形態において、分断された各強誘電体領域について、例えば、各層の抗電界をほぼ同一としてもよいが、この際、自発分極量、角型比、膜厚、体積、形状、組成、結晶構造、結晶構造比率、結晶配向、粒径、界面構成、界面面積などを調整することにより各層の抗電界をほぼ同一とすることができる。例えば円筒型のメモリホールの内壁に本願強誘電体領域を形成する場合は、各層の抗電界がほぼ同一となるように自発分極量、角型比、膜厚、体積、形状、組成、結晶構造、結晶構造比率、結晶配向、粒径、界面構成、界面面積などを調整することがより容易となる。
【０１８４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８５】
１０        半導体層
１２        層間絶縁層
２０        ゲート電極
２１      第１のゲート領域（第１の部分）
２２      第２のゲート領域（第２の部分）
３０        ゲート絶縁層（第１の絶縁層）
３１        第１の強誘電体領域（第１の領域）
３２        第２の強誘電体領域（第２の領域）
４０        界面絶縁層（第２の絶縁層、第４の絶縁層）
４１        第１の境界絶縁層（第２の絶縁層）
４３        第１の常誘電体領域（境界領域）
５０        積層体
５１        第１のスペーサ（スペーサ）
６０        強誘電体層（第１の絶縁層）
６１        第１の強誘電体層（第１の絶縁層）
６２        第２の強誘電体層（第３の絶縁層）
８１        第１の導電膜
８２        第２の導電膜
９１        第１のスペーサ膜（スペーサ膜）
Ｅ１        第１の端部
Ｅ２        第２の端部
ＷＬ        ワード線（導電層）
【図１】
2019169574.tif 000003
【図２】
2019169574.tif 000004
【図３】
2019169574.tif 000005
【図４】
2019169574.tif 000006
【図５】
2019169574.tif 000007
【図６】
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【図７】
2019169574.tif 000009
【図８】
2019169574.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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