(57)【要約】      （修正有）【課題】入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧の抑圧、低減を可能とする。【解決手段】差動増幅可能に接続されて設けられた第１及び第２のトランジスタ１、２を有してなる差動増幅段５１と、差動増幅段５１に対してベース電流の補償を行うベース電流補償回路５２とを具備する。ベース電流補償回路５２は、カレントミラー回路を構成する第９及び第１０のトランジスタ９、１０を有すると共に、第６乃至第８のトランジスタ６〜８、ダイオード１３及び電流源１６を有する。第８のトランジスタ８の活性領域での動作が確保されて、従来に比較して入力オフセット電圧のさらなる抑圧、低減が可能となっている。【選択図】図１
2019004226.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅可能に接続されて設けられた第１及び第２のトランジスタを有してなる差動増幅段と、前記差動増幅段のアクティブ負荷に対してベース電流の補償を行うベース電流補償回路とを具備してなる演算増幅器であって、
前記差動増幅段は、前記第１及び第２のトランジスタのアクティブ負荷となるカレントミラー回路を有し、前記カレントミラー回路は、第３及び第４のトランジスタを有してなり、前記第３及び第４のトランジスタは、ベースが相互に接続されると共に、前記第４のトランジスタのコレクタと接続され、前記第４のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第３のトランジスタのコレクタは、前記第１のトランジスタのコレクタに接続され、
前記第１のトランジスタからの出力信号は、ベースが前記第１のトランジスタの出力側に接続されてエミッタホロアとして動作するよう設けられた出力用の第５のトランジスタを介して出力可能とされ、
前記ベース電流補償回路は、第６乃至第１０のトランジスタを有してなり、
カレントミラー回路を構成する前記第９及び第１０のトランジスタは、ベースが相互に接続されると共に、前記第９のトランジスタのコレクタと接続される一方、前記第９及び第１０のトランジスタはエミッタが相互に接続されて電流源と接続され、
前記第７のトランジスタは、エミッタに負電源電圧が印加可能とされる一方、コレクタは前記第８のトランジスタのエミッタに、ベースは前記第３及び第４のトランジスタのベースに、それぞれ接続され、
前記第８のトランジスタは、コレクタが前記第９のトランジスタのエミッタに、ベースが前記第９のトランジスタのコレクタに、それぞれ接続され、
前記第１０のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第１０のトランジスタのエミッタにはダイオードのアノードが接続され、前記ダイオードのカソードは前記第６のトランジスタのエミッタに接続され、前記第６のトランジスタのコレクタには負電源電圧が印加可能とされる一方、前記第６のトランジスタのベースは前記第２のトランジスタのコレクタに接続されてなることを特徴とする演算増幅器。
【請求項２】
差動増幅可能に接続されて設けられた第１及び第２のトランジスタを有してなる差動増幅段と、前記差動増幅段のアクティブ負荷に対してベース電流の補償を行うベース電流補償回路とを具備してなる演算増幅器であって、
前記差動増幅段は、前記第１及び第２のトランジスタのアクティブ負荷となるカレントミラー回路を有し、前記カレントミラー回路は、第３及び第４のトランジスタを有してなり、前記第３及び第４のトランジスタは、ベースが相互に接続されると共に、前記第４のトランジスタのコレクタと接続され、前記第４のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第３のトランジスタのコレクタは、前記第１のトランジスタのコレクタに接続され、
前記第１のトランジスタからの出力信号は、ベースが前記第１のトランジスタの出力側に接続されてエミッタホロアとして動作するよう設けられた出力用の第５のトランジスタを介して出力可能とされ、
前記ベース電流補償回路は、第６乃至第１０のトランジスタを有してなり、
カレントミラー回路を構成する前記第９及び第１０のトランジスタは、ベースが相互に接続されると共に、前記第９のトランジスタのコレクタと接続される一方、前記第９及び第１０のトランジスタはエミッタが相互に接続されて電流源と接続され、
前記第７のトランジスタは、エミッタに負電源電圧が印加可能とされる一方、コレクタは前記第８のトランジスタのエミッタに、ベースは前記第３及び第４のトランジスタのベースに、それぞれ接続され、
前記第８のトランジスタは、コレクタが抵抗器を介して前記第９のトランジスタのエミッタに、ベースが前記第９のトランジスタのコレクタに、それぞれ接続され、
前記第１０のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第１０のトランジスタのエミッタにはダイオードのアノードが接続され、前記ダイオードのカソードは前記第６のトランジスタのエミッタに接続され、前記第６のトランジスタのコレクタには負電源電圧が印加可能とされる一方、前記第６のトランジスタのベースは前記第２のトランジスタのコレクタに接続されてなることを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に係り、特に、構成の簡素化と共に入力オフセット電圧の抑圧、低減等を図ったものに関する。
【背景技術】
【０００２】
演算増幅器は、様々な電子回路に用いられており、その電気的特性の更なる向上等の観点から、回路構成等に関して種々提案、実用化がなされていることは良く知られている通りである。
かかる演算増幅器の重要な特性のひとつに入力オフセット電圧があるが、極力小さいことが望まれる。
【０００３】
図４には、従来の演算増幅器の代表的な構成例が示されており、以下、同図について説明する。
この図４に示された演算増幅器は、特に、特許文献１において示された演算増幅器の基本的な回路構成部分を抜き出したものである。
【０００４】
かかる演算増幅器は、トランジスタＱ１Ａ，Ｑ２Ａによる差動増幅段６１と、カレントミラー回路を構成するトランジスタＱ３Ａ，Ｑ４Ａからなるアクティブ負荷６２とに大別されて構成されてなるものである。
このような演算増幅器においては、システマチックに入力オフセット電圧が発生することを避けることができない。
【０００５】
そのため、このシステマチックに発生する入力オフセット電圧を低減させる方策としては、例えば、特許文献２等において提案された回路がある。
図３には、特許文献２に開示された入力オフセット電圧の低減を図った演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この回路について概説する。
【０００６】
この演算増幅器は、トランジスタＱ１Ａ，Ｑ２Ａによる差動増幅段６１と、トランジスタＱ３Ａ，Ｑ４Ａによるアクティブ負荷６２と、ベース電流補償回路６３と、電圧増幅器Ｇｍと、バッファ増幅器ＢＦとに大別されて構成されたものとなっている。
かかる演算増幅器においては、差動増幅段６１からの出力信号が電圧増幅器Ｇｍで増幅され、さらにバッファ増幅器ＢＦにより低インピーダンス信号に変換されて出力されるものとなっている。
この演算増幅器は、入力オフセット電圧を低減するために設けられた素子によって、入力電圧範囲が影響を受けて狭くなることがないという特徴を有している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３８８６０９０号公報
【特許文献２】特開２０１５−３５６８３号公報
【非特許文献】
【０００８】
「システムＬＳＩのためのアナログ集積回路設計技術」培風館
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、システマチックに発生する入力オフセット電圧低減のための方策を図った上述の従来回路（図３参照）にあっても、ベース電流補償回路６３を構成する素子であるトランジスタＱ８Ａのコレクタ・エミッタ間電位が小さくなり、不活性領域（飽和領域）での動作となる。そのため、トランジスタＱ８Ａのベース電流が増加し、トランジスタＱ１０Ａから供給される補償電流も増加し、入力オフセット電圧の発生要因となるトランジスタＱ１Ａ，Ｑ２Ａのベース・エミッタ間電圧の差が大きくなることを十分に抑圧、低減することができず、入力オフセット電圧の低減が必ずしも満足できるものではないという問題がある。
【００１０】
ここで、図３に示された演算増幅器においてシステマチックに発生する入力オフセット電圧について具体的に説明する。
最初に、前提条件として、トランジスタＱ１ＡとＱ２Ａは同一の特性であり、トランジスタＱ３Ａ、Ｑ４Ａ、Ｑ７Ａ、及び、Ｑ８Ａも同一の特性であり、また、トランジスタＱ５ＡとＱ６Ａも同一の特性であると仮定する。また、電流源ＣＳ２とＣＳ３から出力される電流は同一の大きさであると仮定し、さらに、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きいと仮定する。
【００１１】
また、説明を簡単にして理解を容易とするため、トランジスタＱ１０Ａのエミッタ面積は、トランジスタＱ９Ａの３倍であるとする。
かかる前提の下、トランジスタＱ１Ａのコレクタに流れる電流ＩCQ1Aは、下記する式１Ａで表される。
【００１２】
ＩCQ1A＝ＩCQ3A−ＩBQ5A＝hfeQ3A×ＩBQ3A−ＩCS3／（hfeQ5A＋１）・・・式１Ａ
【００１３】
ここで、ＩCQ3AはトランジスタＱ３Ａのコレクタ電流、ＩBQ5AはトランジスタＱ５Ａのベース電流、hfeQ3AはトランジスタＱ３Ａの電流増幅率、ＩCS3は第３の定電流源ＣＳ３の出力電流、hfeQ5AはトランジスタＱ５Ａの電流増幅率である。
トランジスタＱ２Ａのコレクタ電流ＩCQ2Aは、下記する式２Ａで表される。
【００１４】
ＩCQ2A＝ＩBQ4A（１＋hfeQ4A）＋ＩBQ3A＋ＩBQ7A−ＩBQ6A−ＩCQ10A・・・式２Ａ
【００１５】
ここで、ＩBQ4AはトランジスタＱ４Ａのベース電流、hfeQ4AはトランジスタＱ４Ａの電流増幅率、ＩBQ3AはトランジスタＱ３Ａのベース電流、ＩBQ7AはトランジスタＱ７Ａのベース電流、ＩBQ6AはトランジスタＱ６Ａのベース電流、ＩCQ10AはトランジスタＱ１０Ａのコレクタ電流である。
【００１６】
この２つの式より、トランジスタＱ１Ａのベース・エミッタ間の電位差ＶBEQ1Aは、下記する式３Ａにより、トランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aは、下記する式４Ａにより、それぞれ表される。
【００１７】
ＶBEQ1A＝Ｖtｌｎ（ＩCQ1A／Ｉs）＝Ｖtｌｎ［｛hfeQ3A×ＩBQ3A−ＩCS3／（hfeQ5A＋１）｝／Ｉs］・・・式３Ａ
【００１８】
ＶBEQ2A＝Ｖtｌｎ（ＩCQ2A／Ｉs）＝Ｖtｌｎ［｛（hfeQ4A＋１）×ＩBQ4A＋ＩBQ3A＋ＩBQ7A−ＩBQ6A−ＩCQ10A｝／Ｉs］・・・式４Ａ
【００１９】
上記の式中、Ｖtは熱電圧、Ｉsはバイポーラトランジスタの逆方向飽和電流である。
ここで、hfeQ3A＝hfeQ4A＝１００、hfeQ5A＝hfeQ6A＝１００、ＩBQ3A＝ＩBQ4A＝ＩBQ7A＝０．１μＡ、ＩCS1＝２０μＡ、ＩCS2＝ＩCS3＝１０μＡ、ＩCQ11A＝ＩCS1／２とすると、トランジスタＱ１Ａのベース・エミッタ間の電位差ＶBEQ1Aは式５Ａにより、トランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aは式６Ａにより、それぞれ表される。
【００２０】
ＶBEQ1A＝Ｖtｌｎ（９．９０１μＡ／Ｉs）・・・式５Ａ
【００２１】
ＶBEQ2A＝Ｖtｌｎ｛（１０．３μＡ−ＩBQ6A−ＩCQ10A）／Ｉs）｝・・・式６Ａ
【００２２】
トランジスタが活性領域で動作するためには、式７Ａに示すようにトランジスタのエミッタとコレクタ間の電位差ＶCEを、トランジスタのベース・エミッタ間の電位差ＶBEより大きくする必要がある。
【００２３】
ＶCE≧ＶBE・・・式７Ａ
【００２４】
差動回路を構成するトランジスタＱ３Ａ，Ｑ４Ａは、同等の活性領域で動作しているものとし、ベース電流補償回路６３を構成するトランジスタＱ８Ａのコレクタ・エミッタ間電圧ＶCEを導出するため、トランジスタＱ８Ａのコレクタ電位ＶCQ8Aとエミッタ電位ＶEQ8Aを、下記する式８Ａ、式９Ａにより求める。
【００２５】
ＶCQ8A＝ＶBEQ4A＋ＶBEQ6A＋ＶD1A−ＶBEQ11A・・・式８Ａ
【００２６】
ＶＥQ8A＝ＶBEQ4A＋ＶBEQ6A＋ＶD1A−ＶBEQ9A−ＶBEQ8A・・・式９Ａ
【００２７】
ここで、ＶBEQ4AはトランジスタＱ４Ａのベース・エミッタ間の電位差、ＶBEQ6AはトランジスタＱ６Ａのベース・エミッタ間の電位差、ＶD1AはダイオードＤ1Aの順方向電圧、ＶBEQ9AはトランジスタＱ９Ａのベース・エミッタ間の電位差、ＶBEQ8AはトランジスタＱ８Ａのベース・エミッタ間の電位差である。
【００２８】
トランジスタＱ８Ａのコレクタ・エミッタ間の電位差ＶCEQ8Aは、式８Aから式９Aを差し引くことで導かれ、下記する式１０Ａのように表される。
【００２９】
ＶCEQ8A＝ＶBEQ8A＋ＶBEQ9A−ＶBEQ11A・・・式１０Ａ
【００３０】
ここで、トランジスタＱ８ＡとトランジスタＱ１１Ａは、同一特性であるとし、ＶBEQ8A＝ＶBEQ11Aと近似すると、式１０Ａは下記する式１１Ａのように表される。
【００３１】
ＶCEQ8A＝ＶBEQ9A・・・式１１Ａ
【００３２】
トランジスタＱ８Ａのコレクタ電流ＩCQ8AとトランジスタＱ９Aのコレクタ電流ＩCQ9Aを比べると、コレクタ電流ＩCQ8Aはコレクタ電流ＩCQ9Aより十分に大きい。したがって、下記する式１２Ａ、式１３Ａが成立する。
【００３３】
ＶBEQ9A＜ＶBEQ8A・・・式１２Ａ
【００３４】
ＶCEQ8A＝ＶBEQ9A＜ＶBEQ8A・・・式１３Ａ
【００３５】
先に述べた通り、トランジスタが活性領域で動作するためには、式７Ａに示されたように、トランジスタのエミッタ・コレクタ間の電位差ＶCEを、ベース・エミッタ間の電位差ＶBE以上とする必要がある。しかしながら、式１３Ａに示されたように、トランジスタＱ８Ａは、この条件を満たしていないため、不活性領域（飽和領域）での動作となる。
【００３６】
不活性領域における電流増幅率が活性領域における電流増幅率より劣ることは、例えば、非特許文献１の「システムＬＳＩのためのアナログ集積回路設計技術」にも記載されている通りである。したがって、不活性領域にあるトランジスタＱ８Ａの電流増幅率hfeQ8Aは、活性領域にある場合に比して低下することとなる。
トランジスタＱ７Ａのコレクタ電圧は、トランジスタＱ８Ａのエミッタ電圧と等しいので、下記する式１４Ａのように表される。
【００３７】
ＶCEQ7A＝ＶBEQ8A＝ＶBEQ4A＋ＶBEQ6A−ＶD1A−ＶBEQ9A−ＶBEQ8A・・・式１４Ａ
【００３８】
ここで、ＶBEQ4A＝ＶBEQ6A＝ＶBEQ8A＝ＶD1A＝ＶBEと定義し、また、負電源電圧Ｖee＝０とおくと、トランジスタＱ７Ａのコレクタ・エミッタ間電圧ＶCEQ7Aは、下記する式１５Ａのように表される。
【００３９】
ＶCEQ7A＝２ＶBE−ＶBEQ9A・・・式１５Ａ
【００４０】
なお、トランジスタＱ９Ａのベース・エミッタ間の電位差ＶBEQ9Aは、式１２Ａに示されたようにトランジスタＱ８Ａのベース・エミッタ間の電位差ＶBEQ8Aより小さい。すなわち、式１５Ａに示すＶCEQ7Aは、１ＶBEより大きくなり、トランジスタＱ７Ａは活性領域で動作することになる。
【００４１】
これらを踏まえて、ＩCQ10Aを導出するために、トランジスタＱ８Ａのベース電流ＩBQ8Aを求める。なお、トランジスタＱ７Ａの電流増幅率hfeQ7Aを、hfeQ7A＝１００と仮定すると共に、トランジスタＱ８Ａの電流増幅率hfeQ8Aについては、先に述べたようにトランジスタＱ８Ａが不活性領域での動作状態にあることを考慮し、その電流増幅率が活性領域の電流増幅率より２０％減少したと仮定して、hfeQ8A＝８０とする。
しかして、ベース電流ＩBQ8Aは、下記する式１６Ａのように表される。
【００４２】
ＩBQ8A＝（hfeQ7A×ＩBQ7A）／（hfeQ8A＋１）＝０．１２３μＡ・・・式１６Ａ
【００４３】
また、トランジスタＱ１０Ａのベース電流ＩBQ10Aは、トランジスタＱ８Ａのベース電流ＩBQ8Aを用いて下記する式１７Ａで表される。
【００４４】
ＩCQ10A＝（３・hfeQ10A×ＩBQ8A）／（hfeQ9A＋４）＝０．３５５μＡ・・・式１７Ａ
【００４５】
ここで、トランジスタＱ９Ａ，Ｑ１０Ａの電流増幅率であるhfeQ9A、hfeQ10Aを、hfeQ9A＝hfeQ10A＝１００とした。
次に、トランジスタＱ６Ａのベース電流ＩBQ6Aを求める。
ベース電流ＩBQ6Aは、トランジスタＱ９A，Ｑ１０Aのエミッタ電流ＩEQ9A、ＩEQ10A、及び、トランジスタＱ１１Aのベース電流ＩBQ11Aを用いて、下記する式１８Ａで表される。
【００４６】
ＩBQ6A＝（ＩCS2−ＩBQ11A−ＩEQ9A−ＩEQ10A）／（hfeQ6A＋１）＝・・・式１８Ａ
【００４７】
トランジスタＱ１１Ａのベース電流ＩBQ11Aは、トランジスタＱ１１Ａの電流増幅率hfeQ11Aを用いて、下記する式１９Ａで与えられる。
【００４８】
ＩBQ11A＝（ＩBQ8A・hfeQ8A）／（hfeQ11A＋１）＝０．０９７４μＡ・・・式１９Ａ
【００４９】
但し、トランジスタＱ１１Ａの電流増幅率hfeQ11Aを、hfeQ11A＝１００とした。
また、トランジスタＱ９Ａ，Ｑ１０Ａのエミッタ電流ＩEQ9A、ＩEQ10Aは、式１６Ａ、式１７Ａを用いて下記する式２０Ａで表される。
【００５０】
ＩEQ9A＋ＩEQ10A＝ＩBQ8A＋ＩCQ10A＝０．１２３μＡ＋０．３５５μＡ＝０．４７８μＡ・・・式２０Ａ
【００５１】
したがって、トランジスタＱ６Ａのベース電流ＩBQ6Aは、下記する式２１Ａで表される。
【００５２】
ＩBQ6A＝（ＩCS2−ＩBQ11A−ＩEQ9A−ＩEQ10A）／（hfeQ6A＋１）＝０．０９３３μＡ・・・式２１Ａ
【００５３】
但し、ＩCS2＝１０μＡ、hfeQ6A＝１００とした。
したがって、トランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aは、式６Ａに式２１Ａ、式１７Ａを代入し、下記する式２２Ａで与えられる。
【００５４】
ＶBEQ2A＝Ｖtｌｎ（９．８５２μＡ／Ｉs）・・・式２２Ａ
【００５５】
式３Ａで求められるトランジスタＱ１Ａのベース・エミッタ間の電位差ＶBEQ1Aと式４Ａで求められるトランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aの差が入力オフセット電圧Ｖioであり、下記する式２３Ａで表される。
なお、熱電圧ＶtはＶt＝２６ｍＶと仮定する。
【００５６】
Ｖio＝ＶBEQ2A−ＶBEQ1A＝Ｖtｌｎ（９．８５２μＡ／９．９０１μＡ）＝−０．１２９ｍＶ＝−１２９μＡ・・・式２３Ａ
【００５７】
このように、従来回路にあっては、ベース電流補償回路６３を構成する素子であるトランジスタＱ８Ａのコレクタ・エミッタ間電位が小さくなり、不活性領域（飽和領域）での動作となるため、トランジスタＱ８Ａのベース電流が増加し、トランジスタＱ１０Ａから供給される補償電流も増加し、そのため、入力オフセット電圧の要因となるトランジスタＱ１Ａ、Ｑ２Ａのベース・エミッタ間の電位差が大きくなってしまう。
【００５８】
本発明は、上記実状に鑑みてなされたもので、入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧を簡素な構成で確実に低減可能な演算増幅器を提供するものである。
【課題を解決するための手段】
【００５９】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
差動増幅可能に接続されて設けられた第１及び第２のトランジスタを有してなる差動増幅段と、前記差動増幅段のアクティブ負荷に対してベース電流の補償を行うベース電流補償回路とを具備してなる演算増幅器であって、
前記差動増幅段は、前記第１及び第２のトランジスタのアクティブ負荷となるカレントミラー回路を有し、前記カレントミラー回路は、第３及び第４のトランジスタを有してなり、前記第３及び第４のトランジスタは、ベースが相互に接続されると共に、前記第４のトランジスタのコレクタと接続され、前記第４のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第３のトランジスタのコレクタは、前記第１のトランジスタのコレクタに接続され、
前記第１のトランジスタからの出力信号は、ベースが前記第１のトランジスタの出力側に接続されてエミッタホロアとして動作するよう設けられた出力用の第５のトランジスタを介して出力可能とされ、
前記ベース電流補償回路は、第６乃至第１０のトランジスタを有してなり、
カレントミラー回路を構成する前記第９及び第１０のトランジスタは、ベースが相互に接続されると共に、前記第９のトランジスタのコレクタと接続される一方、前記第９及び第１０のトランジスタはエミッタが相互に接続されて電流源と接続され、
前記第７のトランジスタは、エミッタに負電源電圧が印加可能とされる一方、コレクタは前記第８のトランジスタのエミッタに、ベースは前記第３及び第４のベースに、それぞれ接続され、
前記第８のトランジスタは、コレクタが前記第９のトランジスタのエミッタに、ベースが前記第９のトランジスタのコレクタに、それぞれ接続され、
前記第１０のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第１０のトランジスタのエミッタにはダイオードのアノードが接続され、前記ダイオードのカソードは前記第６のトランジスタのエミッタに接続され、前記第６のトランジスタのコレクタには負電源電圧が印加可能とされる一方、前記第６のトランジスタのベースは前記第２のトランジスタのコレクタに接続されてなるものである。
【発明の効果】
【００６０】
本発明によれば、入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧を簡素な構成で確実に抑圧、低減でき、従来に比して、より安定性、信頼性の高い演算増幅器を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態における演算増幅器の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における演算増幅器の第２の回路構成例を示す回路図である。
【図３】従来回路の第１の回路構成例を示す回路図である。
【図４】従来回路の第２の回路構成例を示す回路図である。
【図５】本発明の実施の形態における演算増幅器と従来回路における入力オフセット電圧と電源電圧との相関関係を示す特性線図である。
【図６】本発明の実施の形態における演算増幅器と従来回路における入力オフセット電圧と同相入力電圧との相関関係を示す特性線図である。
【発明を実施するための形態】
【００６２】
以下、本発明の実施の形態について、図１及び図２、並びに、図４及び図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の回路構成例について、図１を参照しつつ説明する。
【００６３】
この演算増幅器は、差動増幅段５１と、電圧増幅器（図１においては「Ｇｍ」と表記）１１と、バッファ増幅器（図１においては「ＢＦ」と表記）１２と、ベース電流補償回路５２とに大別されて構成されたものとなっている。
この演算増幅器は、差動増幅段５１により得られた出力信号を電圧増幅器１１で増幅し、その増幅信号をバッファ増幅器１２により低出力インピーダンスの信号に変換して出力するものであり、かかる動作は、従来回路と基本的に同様である。
【００６４】
次に、かかる演算増幅器の回路構成について具体的に説明する。
差動増幅段５１は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を主たる構成要素として差動増幅可能に構成されている。
ＰＮＰ型の第１及び第２のトランジスタ１，２は、エミッタ同士が接続されると共に、その接続点と正電源電圧端子４４との間には、第１の定電流源（図１においては「ＣＳ１」と表記）１５が接続されている。なお、正電源電圧端子４４には、外部から正電源電圧Ｖccが印加されるようになっている。
【００６５】
第１のトランジスタ１のベースは、非反転入力端子４１に、第２のトランジスタ２のベースは、反転入力端子４２に、それぞれ接続されている。
また、第１のトランジスタ１のコレクタは、第３のトランジスタ３のコレクタ、及び、第５のトランジスタ（図１においては「Ｑ５」と表記）５のベースに接続されると共に、位相補償用コンデンサ（図１においては「Ｃｃ」と表記）２１を介して、電圧増幅器１１の出力段に接続されている。
【００６６】
一方、第２のトランジスタ２のコレクタは、第４のトランジスタ４のコレクタ、及び、第１０のトランジスタ１０のコレクタに接続されている。
ＮＰＮ型の第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４は、カレントミラー回路を構成し、第１及び第２のトランジスタ１，２のアクティブ負荷となっている。
【００６７】
第３のトランジスタ３と第４のトランジスタ４は、ベースが相互に接続されると共に、第４のトランジスタ４のコレクタと接続されており、それぞれのエミッタは、負電源電圧端子４５に接続されている。
【００６８】
差動増幅段５１の出力は、第５のトランジスタ５を介して電圧増幅器１１に入力されるようになっている。
すなわち、ＰＮＰ型の第５のトランジスタ５のエミッタは、第３の定電流源（図１においては「ＣＳ３」と表記）１７を介して正電源電圧端子４４に接続されると共に、電圧増幅器１１の入力端子に接続されている。
【００６９】
また、第５のトランジスタ５のコレクタは、負電源電圧端子４５に接続されて、負電源電圧Ｖeeが印加可能となっている。
電圧増幅器１１の出力端子は、バッファ増幅器１２の入力端子に接続され、バッファ増幅器１２の出力端子は、出力端子４３に接続されている。
上述の第５のトランジスタ５はエミッタホロアとして動作し、第１のトランジスタ１の出力信号は、第５のトランジスタ５を介して、さらに、電圧増幅器１１及びバッファ増幅器１２を経て出力されるようになっている。
【００７０】
ベース電流補償回路５２は、第６乃至１０のトランジスタ（図１においては、それぞれ「Ｑ６」、「Ｑ７」、「Ｑ８」、「Ｑ９」、「Ｑ１０」と表記）６〜１０を主たる構成要素として構成されている。
【００７１】
この構成例においては、第６のトランジスタ６、第９のトランジスタ９、及び、第１０のトランジスタ１０にＰＮＰ型が、第７及び第８のトランジスタ７，８にＮＰＮ型が、それぞれ用いられている。
【００７２】
第９及び第１０のトランジスタ９，１０は、カレントミラー回路を構成している。
すなわち、第９及び第１０のトランジスタ９，１０のベースが相互に接続されると共に、第９のトランジスタ９のコレクタと接続される一方、各々のエミッタが相互に接続されると共に、第２の定電流源（図１においては「ＣＳ２」と表記）１６を介して正電源電圧端子４４に接続されている。
【００７３】
また、第８及び第７のトランジスタ８，７は、第９及び第１０のトランジスタ９，１０のエミッタと負電源電圧端子４５との間に、直列接続されて設けられている。
すなわち、第８のトランジスタ８のコレクタは、第９及び第１０のトランジスタ９，１０のエミッタに、第８のトランジスタ８のエミッタは、第７のトランジスタ７のコレクタに、第７のトランジスタ７のエミッタは、負電源電圧端子４５に、それぞれ接続されて直列接続されている。
【００７４】
そして、第８のトランジスタ８のベースは、第９のトランジスタ９のコレクタに、第７のトランジスタ７のベースは、第４のトランジスタ４のベースに接続されている。
また、第９及び第１０のトランジスタ９，１０のエミッタと負電源電圧端子４５との間には、ダイオード（図１においては「Ｄ１」と表記）１３と第６のトランジスタ６が直列接続されて設けられている。
【００７５】
すなわち、ダイオード１３のアノードは、第９及び第１０のトランジスタ９，１０のエミッタに、ダイオード１３のカソードは、第６のトランジスタ６のエミッタに、第６のトランジスタ６のコレクタは、負電源電圧端子４５に、それぞれ接続されている。
また、第６のトランジスタ６のベースは、第４のトランジスタ４のコレクタに接続されている。
【００７６】
次に、上述の構成を有する演算増幅器においてシステマチックに発生する入力オフセット電圧について説明する。
まず、システマチックに発生する入力オフセット電圧であるため、前提条件として、第１及び第２のトランジスタ１，２は同一特性、第３、第４，第７、及び第８のトランジスタ３、４、７、８は同一特性、第５及び第６のトランジスタ５，６は同一特性であるとする。
【００７７】
また、電圧増幅器１１の入力インピーダンスは無限大であると仮定する。
さらに、説明を簡単にして理解を容易とするため、第１０のトランジスタ１０のエミッタ面積は、第９のトランジスタ９の３倍であるとする。
【００７８】
かかる前提の下、第１のトランジスタ１のコレクタに流れる電流ＩCQ1は、下記する式１で表される。
【００７９】
ＩCQ1＝ＩCQ3−ＩBQ5＝hfeQ3×ＩBQ3−ＩCS3／（hfeQ5＋１）・・・式１
【００８０】
ここで、ＩCQ3は第３のトランジスタ３のコレクタ電流、ＩBQ5は第５のトランジスタ５のベース電流、hfeQ3は第３のトランジスタ３の電流増幅率、ＩCS3は第３の定電流源１７の出力電流、hfeQ5は第５のトランジスタ５の電流増幅率である。
【００８１】
第２のトランジスタ２のコレクタ電流ＩCQ2は、下記する式２で表される。
【００８２】
ＩCQ2＝ＩBQ4（１＋hfeQ4）＋ＩBQ3＋ＩBQ7−ＩBQ6−ＩCQ10・・・式２
【００８３】
ここで、ＩBQ4は第４のトランジスタ４のベース電流、hfeQ4は第４のトランジスタ４の電流増幅率、ＩBQ3は第３のトランジスタ３のベース電流、ＩBQ7は第７のトランジスタ７のベース電流、ＩBQ6は第６のトランジスタ６のベース電流、ＩCQ10は第１０のトランジスタ１０のコレクタ電流である。
【００８４】
この２つの式より、第１のトランジスタ１のベース・エミッタ間の電位差ＶBEQ1は、下記する式３により、第２のトランジスタ２のベース・エミッタ間の電位差ＶBEQ2は、下記する式４により、それぞれ表される。
【００８５】
ＶBEQ1＝Ｖtｌｎ（ＩCQ1／Ｉs）＝Ｖtｌｎ［｛hfeQ3×ＩBQ3−ＩCS3／（hfeQ5＋１）｝／Ｉs］・・・式３
【００８６】
ＶBEQ2＝Ｖtｌｎ（ＩCQ2／Ｉs）＝Ｖtｌｎ［｛（hfeQ4＋１）×ＩBQ4＋ＩBQ3＋ＩBQ７−ＩBQ6−ＩCQ10｝／Ｉs］・・・式４
【００８７】
上記の式中、Ｖtは熱電圧、Ｉsはバイポーラトランジスタの逆方向飽和電流である。
ここで、条件を合わせるため、hfeQ3＝hfeQ4＝１００、hfeQ5＝hfeQ6＝１００、ＩBQ3＝ＩBQ4＝ＩBQ7＝０．１μＡ、ＩCS1＝２０μＡ、ＩCS3＝１０μＡ、ＩCS2＝ＩCS3＋（ＩCS1／２）＝２０μとすると、第１のトランジスタ１のベース・エミッタ間の電位差ＶBEQ1は式５により、第２のトランジスタ２のベース・エミッタ間の電位差ＶBEQ2は式６により、それぞれ表される。
【００８８】
ＶBEQ1＝Ｖtｌｎ（９．９０１μＡ／Ｉs）・・・式５
【００８９】
ＶBEQ2＝Ｖtｌｎ｛（１０．３μＡ−ＩBQ6−ＩCQ10）／Ｉs）｝・・・式６
【００９０】
トランジスタが活性領域で動作するためには、式７に示すようにトランジスタのエミッタとコレクタ間の電位差ＶCEを、トランジスタのベース・エミッタ間の電位差ＶBEより大きくする必要がある。
【００９１】
ＶCE≧ＶBE・・・式７
【００９２】
差動増幅段５１の構成要素である第３及び第４のトランジスタ３，４は、同等の活性領域で動作しているものとし、ベース電流補償回路５２を構成する第８のトランジスタ８のコレクタ・エミッタ間電圧ＶCEを導出するため、第８のトランジスタ８のコレクタ電位ＶCQ8とエミッタ電位ＶEQ8を、下記する式８、式９により求める。
【００９３】
ＶCQ8＝ＶBEQ4＋ＶBEQ6＋ＶD1・・・式８
【００９４】
ＶEQ8＝ＶBEQ4＋ＶBEQ6＋ＶD1−ＶBEQ9−ＶBEQ8・・・式９
【００９５】
第８のトランジスタ８のコレクタ・エミッタ間の電位差ＶCEQ8は、式８から式９を差し引くことで導かれ、下記する式１０のように表される。
【００９６】
ＶCEQ8＝ＶBEQ8＋ＶBEQ9・・・式１０
【００９７】
先に述べた通り、トランジスタが活性領域で動作するためには、式７に示されたように、トランジスタのエミッタ・コレクタ間の電位差ＶCEを、ベース・エミッタ間の電位差ＶBE以上とする必要がある。式１０に示されたように、第８のトランジスタ８は、その条件を満たしており、活性領域での動作となるため、従来と異なり、第８のトランジスタ８の電流増幅率（hfeQ8）の低下は生じない。
【００９８】
このことを踏まえ、第１０のトランジスタ１０のコレクタ電流ＩCQ10を導出するために、第８のトランジスタ８のベース電流ＩBQ8と、第９のトランジスタ９のベース電流ＩBQ9を求めると、次の式１１、式１２により表されるものとなる。
【００９９】
ＩBQ8＝（hfeQ7×ＩBQ7）／（hfeQ8＋１）＝０．０９９μＡ・・・式１１
【０１００】
ＩBQ9＝ＩBQ8／（hfeQ9＋４）・・・式１２
【０１０１】
なお、hfeQ7とhfeQ8は、第７及び第８のトランジスタ７，８の電流増幅率であり、それぞれの大きさをhfeQ7＝hfeQ8＝１００とする。
第１０のトランジスタ１０のコレクタ電流ＩCQ10は、第９のトランジスタ９のベース電流ＩBQ9をhfe倍した値を３倍（第９及び第１０のトランジスタ９，１０によるカレントミレー回路のカレントミラー比）した値となるので、第８のトランジスタ８のベース電流ＩBQ8を用いて、下記する式１３により表される。
【０１０２】
ＩCQ10＝（３×hfeQ10×ＩBQ8）／（hfeQ9＋４）＝０．２８６μＡ・・・式１３
【０１０３】
ここで、hfeQ9とhfeQ10は、第９及び第１０のトランジスタ９，１０の電流増幅率であり、それぞれの大きさをhfeQ9＝hfeQ10＝１００とした。
次に、第６のトランジスタ６のベース電流ＩBQ6を求める。ベース電流ＩBQ6は、第９及び第１０のトランジスタ９，１０のエミッタ電流ＩEQ9 ，ＩEQ10を用いて、下記する式１４、式１５で表される。
【０１０４】
ＩBQ6＝（ＩCS2−ＩCQ8−ＩEQ9−ＩBQ10）／（hfeQ6＋１）・・・式１４
【０１０５】
ＩCQ8＝ＩBQ8×hfeQ8＝９．９０μＡ・・・式１５
【０１０６】
なお、式１５においては、第８のトランジスタ８の電流増幅率hfeQ8は、hfeQ8＝１００と仮定した。
【０１０７】
次に、第９及び第１０のトランジスタ９，１０のエミッタ電流ＩEQ9、ＩEQ10は、先の式１１、式１３を用いて下記する式１６により表される。
【０１０８】
ＩEQ9＋ＩEQ10＝ＩBQ8＋ＩCQ10＝０．０９９μＡ＋０．２８６μＡ＝０．３８５μＡ・・・式１６
【０１０９】
したがって、第６のトランジスタ６のベース電流ＩBQ6は、式１４に式１５及び式１６の値を代入して、下記する式１７で表される。
なお、ＩCS2＝２０μＡ、hfeQ6＝hfeQ6＝１００と仮定する。
【０１１０】
ＩBQ6＝（ＩCS2−ＩCQ8−ＩEQ9−ＩEQ10）／（hfeQ6＋１）＝（２０μＡ−９．９μＡ−０．３８５μＡ）／（１００＋１）＝０．０９６２μＡ・・・式１７
【０１１１】
したがって、第２のトランジスタ２のベース・エミッタ間の電位差ＶBEQ2は、式６に式１３、式１７を代入し、下記する式１８で与えられる。
【０１１２】
ＶBEQ2＝Ｖtｌｎ（９．９１８μＡ／Ｉs）・・・式１８
【０１１３】
しかして、式３のＶBEQ1と式４のＶBEQ2の差が入力オフセット電圧Ｖioであり、下記する式１９で表される。なお、熱電圧ＶtはＶt＝２６ｍＶと仮定する。
【０１１４】
Ｖio＝ＶBEQ2−ＶBEQ1＝Ｖtｌｎ（９．９１８μＡ／９．９０１μＡ）＝０．０４４ｍＶ＝４４μＶ・・・式１９
【０１１５】
先に、図３に示された従来回路において、システマチックな入力オフセット電圧Ｖioは、式２３Ａに示されたようにＶio＝−１２９μＡであったのに対して、上述のように本発明の実施の形態における第１の回路構成例においては、従来回路に比して少ない部品点数で、式１９で求められたように、入力オフセット電圧が確実に低減されるものとなっている。
【０１１６】
また、本発明の演算増幅器においては、上述のように入力オフセット電圧低減を図った結果、入力オフセット電圧の低減効果だけでなく、第１の定電流源１５から出力される電流の電圧依存性を抑圧、低減するという副次的な効果をもたらすものとなっている。
【０１１７】
すなわち、上述した第１の回路構成例においては、差動増幅段５１におけるアクティブ負荷を構成する第３及び第４のトランジスタ３，４のベース電流が補償される構成が採られている。そのため、第１の定電流源１５の電流が変化しても、このベース電流能力に影響を与えることがないため、電圧依存性が抑圧、低減されるものとなってる。
【０１１８】
図５には、入力オフセット電圧の電源電圧依存性の特性例が、従来回路のものと共に示されており、以下、同図について説明する。
同図において、実線で表された特性線は従来回路（図４参照）の電源電圧の変動に対する入力オフセット電圧の変化特性例を示しており、電源電圧の増加と共に入力オフセット電圧が増加していることが確認できる。
【０１１９】
一方、第１の回路構成例と、後述する第２の回路構成例における電源電圧の変動に対する入力オフセット電圧の変化特性例は、殆ど一致する変化を示すものとなっており、図５においては、いずれも点線の特性線で表されている。
同図によれば、いずれの回路構成例も、電源電圧が増大しても入力オフセット電圧は殆ど変化することなくフラットであり、本発明を適用することで入力オフセット電圧の変動を抑制可能であることが理解できる。
【０１２０】
さらに、本発明の演算増幅器においては、上述のように入力オフセット電圧低減を図った結果、入力オフセット電圧の低減効果だけでなく、差動増幅段５１において、その入力電圧が変化することによる第１の定電流源１５の出力電流への影響が低くなり、出力電流の変動が低減、抑圧されるものとなっている。
【０１２１】
またさらに、本発明に係る差動増幅器にあっては、従来回路（図３参照）と異なり、第８のトランジスタ８（従来回路においてはトランジスタＱ８Ａ）が不活性領域での動作状態とならないため、入力オフセット電圧特性の高精度化を図ることができ、部品点数の削減によるチップ面積の縮小が可能となる。
【０１２２】
次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、図１に示された第１の回路構成例に、さらに、抵抗器（図２においては「Ｒ１」と表記）３１が追加された構成を有するものである。
【０１２３】
すなわち、抵抗器３１は、第８のトランジスタ８のコレクタと第９のトランジスタ９のエミッタとの間に直列接続されて設けられている。
この第２の回路構成例においては、抵抗器３１によって第８のトランジスタ８のコレクタ・エミッタ間の電圧調整が可能となっている。
【０１２４】
以下に、第８のトランジスタ８のコレクタ・エミッタ間の電圧調整について説明する。
まず、アクティブ負荷を構成する第３及び第４のトランジスタ３，４は、同等の活性領域で動作しているものとし、ベース電流補償回路５２を構成する第７及び第８のトランジスタ７，８のコレクタ・エミッタ間電圧ＶCEを導出するため、第８のトランジスタ８のコレクタ電位ＶCQ8とエミッタ電位ＶEQ8を、下記する式２０、式２１により求める。
【０１２５】
ＶCQ8＝ＶBEQ4＋ＶBEQ6＋ＶD1−Ｒ1・ＩCQ8・・・式２０
【０１２６】
ＶEQ8＝ＶBEQ4＋ＶBEQ6+ＶD1−ＶBEQ9−ＶBEQ8・・・式２１
【０１２７】
なお、式２０において、Ｒ1は抵抗器３１の抵抗値である。
第８のトランジスタ８のコレクタ・エミッタ間の電位差ＶCEQ8は、式２０から式２１を差し引くことで導かれ、下記する式２２のように表される。
但し、ＶBEQ4＝ＶBEQ6＝ＶBEQ8＝ＶD1≒ＶBEと近似する。
【０１２８】
ＶCEQ8＝１・ＶBE＋ＶBEQ9−Ｒ1・ＩCQ8・・・式２２
【０１２９】
式２２に示されたように、第８のトランジスタ８のコレクタ・エミッタ間電圧ＶCEQ8は、抵抗器３１により所望の大きさに調整可能である。
したがって、第８のトランジスタ８のアーリー効果による第８のトランジスタ８のベース電流の変化を抑制することができ、システマティクな入力オフセット電圧の悪化を抑制することができる。
【０１３０】
なお、上述の抵抗器３１による第８のトランジスタ８のコレクタ・エミッタ間電圧ＶCEQ8を調整可能とし、それによって、アーリー効果による第８のトランジスタ８のベース電流の変化を抑制し、システマティクな入力オフセット電圧の悪化を抑制可能とした点を除けば、この第２の回路構成における回路動作、機能、入力オフセット電圧低減による他の効果等については、先に第１の回路構成例において説明したものと同様であるので、ここでの再度の詳細な説明は省略する。
【産業上の利用可能性】
【０１３１】
入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧の確実な抑圧、低減が所望される演算増幅器に適用できる。
【符号の説明】
【０１３２】
１１…電圧増幅器
１２…バッファ増幅器
５１…差動増幅段
５２…ベース電流補償回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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