(57)【要約】      （修正有）【課題】コンピューティングデバイスにおいて、ゼロ電力状態からの低レイテンシブートを提供する。【解決手段】半導体パッケージ装置は、ウェイクイベントがコンピュータオペレーティングシステムのゼロ電力状態に対応しているか否かを判断し、オペレーティングシステムをゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断し、ランタイム状態が有効と判断された場合にオペレーティングシステムをゼロ電力状態からランタイム状態にウェイクさせる。【選択図】図３Ａ
2019169129.tif 000002
【特許請求の範囲】
【請求項１】
ゼロ電力状態低レイテンシブート動作のための電子処理システムであって、
プロセッサと、
前記プロセッサに通信可能に接続されたメモリと、
前記プロセッサに通信可能に接続されたロジックと
を備え、
前記ロジックは、
ウェイクイベントが前記電子処理システムのオペレーティングシステム（ＯＳ）のゼロ電力状態からのウェイクに対応しているか否かを判断し、
前記ＯＳを前記ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断し、
前記ランタイム状態が有効と判断された場合に前記ＯＳを前記ゼロ電力状態から前記ランタイム状態にウェイクさせる、
システム。
【請求項２】
前記ロジックはさらに、
前記ＯＳの前記ゼロ電力状態への遷移に関する情報を含むウェイクベクトルが利用可能か否かを判断し、
前記ウェイクベクトルが利用可能と判断された場合に前記ウェイクベクトルに基づいて前記ＯＳを前記ゼロ電力状態からウェイクさせる、
請求項１に記載のシステム。
【請求項３】
前記ロジックはさらに、
前記ウェイクベクトルが利用可能と判断された場合に前記ゼロ電力状態から初期化シーケンスを再現する、
請求項２に記載のシステム。
【請求項４】
前記ロジックはさらに、
少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリを前記メモリが有しているか否かを判断する、
請求項２に記載のシステム。
【請求項５】
前記ロジックはさらに、
ゼロ電力状態への遷移の通知を受け取り、
前記少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリを前記メモリが有していると判断された場合に前記ウェイクベクトルを生成する、
請求項４に記載のシステム。
【請求項６】
前記ロジックはさらに、
受け取った前記ゼロ電力状態への遷移の通知に基づいて、前記マルチレベルメモリの前記不揮発性メモリへの揮発性メモリのフラッシュを開始する、
請求項５に記載のシステム。
【請求項７】
前記不揮発性メモリは相変化メモリを含む、
請求項４に記載のシステム。
【請求項８】
ゼロ電力状態低レイテンシブート動作のための半導体パッケージ装置であって、
１または複数の基板と、
前記１または複数の基板に接続されたロジックと
を備え、
前記ロジックは、少なくとも部分的にコンフィギュラブルロジックおよび機能固定型ハードウェアロジックのいずれかまたは両方において実装され、前記１または複数の基板に接続された前記ロジックは、
ウェイクイベントがオペレーティングシステム（ＯＳ）のゼロ電力状態に対応しているか否かを判断し、
前記ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断し、
前記ランタイム状態が有効と判断された場合に前記ＯＳを前記ゼロ電力状態から前記ランタイム状態にウェイクさせる、
装置。
【請求項９】
前記ロジックはさらに、
前記ＯＳの前記ゼロ電力状態への遷移に関する情報を含むウェイクベクトルが利用可能か否かを判断し、
前記ウェイクベクトルが利用可能と判断された場合に前記ウェイクベクトルに基づいて前記ＯＳを前記ゼロ電力状態からウェイクさせる、
請求項８に記載の装置。
【請求項１０】
前記ロジックはさらに、
前記ウェイクベクトルが利用可能と判断された場合に前記ゼロ電力状態から初期化シーケンスを再現する、
請求項９に記載の装置。
【請求項１１】
前記ロジックはさらに、
少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する、
請求項９に記載の装置。
【請求項１２】
前記ロジックはさらに、
ゼロ電力状態への遷移の通知を受け取り、
前記少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリを前記システムメモリが有していると判断された場合に前記ウェイクベクトルを生成する、
請求項１１に記載の装置。
【請求項１３】
前記ロジックはさらに
受け取った前記ゼロ電力状態への遷移の通知に基づいて、前記マルチレベルメモリの前記不揮発性メモリへの揮発性メモリのフラッシュを開始する、
請求項１２に記載の装置。
【請求項１４】
前記不揮発性メモリは相変化メモリを含む、
請求項１１から１３のいずれか一項に記載の装置。
【請求項１５】
前記１または複数の基板に接続された前記ロジックは、前記１または複数の基板内に位置しているトランジスタチャネル領域を含む、
請求項８から１４のいずれか一項に記載の装置。
【請求項１６】
ゼロ電力状態低レイテンシブート動作のための、オペレーティングシステムをウェイクさせるための方法であって、
ウェイクイベントがオペレーティングシステム（ＯＳ）のゼロ電力状態に対応しているか否かを判断する段階と、
前記ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断する段階と、
前記ランタイム状態が有効と判断された場合に前記ＯＳを前記ゼロ電力状態から前記ランタイム状態にウェイクさせる段階と
を備える
方法。
【請求項１７】
前記ＯＳの前記ゼロ電力状態への遷移に関する情報を含むウェイクベクトルが利用可能か否かを判断する段階と、
前記ウェイクベクトルが利用可能と判断された場合に前記ウェイクベクトルに基づいて前記ＯＳを前記ゼロ電力状態からウェイクさせる段階と
をさらに備える
請求項１６に記載の方法。
【請求項１８】
前記ウェイクベクトルが利用可能と判断された場合に前記ゼロ電力状態から初期化シーケンスを再現する段階
をさらに備える
請求項１７に記載の方法。
【請求項１９】
少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する段階
をさらに備える
請求項１７に記載の方法。
【請求項２０】
ゼロ電力状態への遷移の通知を受け取る段階と、
前記少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリを前記システムメモリが有していると判断された場合に前記ウェイクベクトルを生成する段階と
をさらに備える
請求項１９に記載の方法。
【請求項２１】
受け取った前記ゼロ電力状態への遷移の通知に基づいて、前記マルチレベルメモリの前記不揮発性メモリへの揮発性メモリのフラッシュを開始する段階
をさらに備える
請求項２０に記載の方法。
【請求項２２】
前記不揮発性メモリは、ピクセル位置に隣接する相変化メモリを含む、
請求項１９から２１のいずれか一項に記載の方法。
【請求項２３】
請求項１６から２２のいずれか一項に記載の方法を実行するための手段
を備える
装置。
【請求項２４】
請求項１６から２２のいずれか一項に記載の方法をマシンに実行させるためのプログラム。
【請求項２５】
請求項２４に記載のプログラムを記憶するマシン可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、概してコンピューティングデバイスに関する。より具体的には、実施形態は、ゼロ電力状態からの低レイテンシブートに関する。
【背景技術】
【０００２】
コンピューティングシステムまたはプラットフォームは、様々なメモリ構成を利用し得る。２レベルメモリ（２ＬＭ）システムは、ニアメモリ（ＮＭ）およびファーメモリ（ＦＭ）を含み得る。ブート時間は、電力遷移と、制御がオペレーティングシステム（ＯＳ）に移されたときとの間の時間を指し得る。一般的に、ブート時間は短い方が好ましい。
【図面の簡単な説明】
【０００３】
以下の明細書および添付の特許請求の範囲を読むことによって、および以下の図面を参照することによって、実施形態の様々な利点が当業者に明らかになる。
【０００４】
【図１】一実施形態に係る電子処理システムの例のブロック図である。
【０００５】
【図２】一実施形態に係る半導体パッケージ装置の例のブロック図である。
【０００６】
【図３Ａ】一実施形態に係る、オペレーティングシステムをウェイクさせるための方法の例のフローチャートである。
【図３Ｂ】一実施形態に係る、オペレーティングシステムをウェイクさせるための方法の例のフローチャートである。
【図３Ｃ】一実施形態に係る、オペレーティングシステムをウェイクさせるための方法の例のフローチャートである。
【０００７】
【図４】一実施形態に係る電子処理システムの別の例のブロック図である。
【０００８】
【図５】一実施形態に係る、オペレーティングシステムをウェイクさせるための方法の別の例のフローチャートである。
【０００９】
【図６】一実施形態に係る、オペレーティングシステムをウェイクさせるための方法の別の例のフローチャートである。
【００１０】
【図７】一実施形態に係る、オペレーティングシステムをウェイクさせるための方法の別の例のフローチャートである。
【００１１】
【図８】一実施形態に係る電子処理システムの別の例のブロック図である。
【００１２】
【図９Ａ】実施形態に係るゼロ電力低レイテンシブート装置の例のブロック図である。
【図９Ｂ】実施形態に係るゼロ電力低レイテンシブート装置の例のブロック図である。
【００１３】
【図１０】一実施形態に係るプロセッサの例のブロック図である。
【００１４】
【図１１】一実施形態に係るシステムの例のブロック図である。
【発明を実施するための形態】
【００１５】
多くのコンピューティングデバイスがブートプロセスを有する。ブートプロセスとは、マシンをゼロ電力状態または低電力状態からランタイム状態へと遷移させるプロセスを指し得る。ランタイム状態では、デバイスは、その意図した目的に使用される準備ができている。垂直統合型デバイス（例えば、製造者がハードウェアとソフトウェアの両方をデバイスに提供する）の場合、ブートプロセスは比較的閉鎖的なものになり得る。なぜなら、製造者は、ハードウェアとソフトウェアとがどのように協働する必要があるかについての側面を全て制御するからである。水平統合型デバイス（例えば、製造者がハードウェアおよび／またはソフトウェアの一部のみをデバイスに提供する）の場合、ブートプロセスはより開放的なものになり得る。なぜなら、他のハードウェアおよび／またはソフトウェアのプロバイダが、提供したハードウェア／ソフトウェアがブートプロセス後に作動するように、デバイスをゼロ／低電力状態からランタイム状態に遷移させるプロセスを理解する必要があり得るからである。したがって、水平統合型製品は、ブートプロセスの一部としてより多くのフックまたはインジケータ（例えば、ウェイクベクトルなどの）を提供する場合がある。
【００１６】
垂直統合型デバイスまたは水平統合型デバイスのいずれの場合でも、いくつかの実施形態では、ブートプロセスの必要性が低減または排除されてよい。例えば、いくつかの実施形態では、ランタイム状態を十分にサポートする不揮発性メモリを含んでよい。いくつかの実施形態は、本来は常に、有効であるランタイム状態で動作してよく、または、ランタイム状態が有効であることを示し得るインジケータもしくはフラグを提供してよい。したがって、デバイスが、電源を切られるか、低電力状態にされるか、または、サスペンド状態にされた場合、デバイスがウェイクしたとき（例えば、電源が再投入されるか、ボタンが押下されるか、蓋が開かれるか、または、他の何らかの行為によってデバイスがランタイム状態に戻るべきであると示されたとき）、デバイスが難なく動作を再開し得るに足る程度、ランタイム状態が常に保存されてよい。例えば、いくつかの実施形態は、デバイスの諸コンポーネント／部品が問題なく電源投入され／動作するという通知に基づいて、ランタイムが有効であると判断し得る。いくつかの実施形態において、デバイスは、ランタイム状態が有効であると示すフラグを読み出してよい。ランタイム状態を十分にサポートする不揮発性メモリを備えるデバイスに係るいくつかの実施形態は、（例えば、低電力／サスペンド状態からのレジュームに匹敵するほど、）ゼロ電力状態から電源が投入された後、実質的に即座に動作する準備ができていると思われ得る点で有利である。
【００１７】
いくつかの実施形態では（例えば、レガシ互換性がある場合）、デバイスは、依然としてブートプロセスに従い得るが、いくつかの従来のブートプロセスを省略することによって、はるかに高速にブートに移り得る。例えば、いくつかのデバイスは、ランタイム状態に関わる揮発性メモリおよび不揮発性メモリの両方を含んでよい。いくつかの実施形態は、ゼロ電力状態に遷移する前に揮発性メモリの内容を不揮発性メモリにフラッシュしてよい。これにより、ゼロ電力状態からウェイクしたとき、迅速にランタイム状態が復元され得る。ランタイム中、ゼロ電力状態からウェイクさせるべくランタイム状態が有効ではないことを、フラグが示してよい。ゼロ電力状態に遷移する場合、揮発性メモリの内容が不揮発性メモリに問題なくフラッシュされたとき、フラグは、ゼロ電力状態からウェイクさせるべくランタイム状態が有効であることを示すように設定されてよい。
【００１８】
いくつかの実施形態は、２ＬＭマシン上にゼロ電力低レイテンシブートフローを提供する点で有利であり得る。いくつかのシステムでは、アドバンスド・コンフィグレーション・アンド・パワー・インタフェース（ＡＣＰＩ）Ｓ３システム状態が、非常に高速なレジュームを伴う低電力サスペンドをコンピューティングデバイス上に提供し得る。Ｓ３低電力状態は、（例えば消費電力の点で）Ｓ４状態および／またはＳ５状態などのゼロ電力システム状態とは非常に異なり得る。いくつかの用途（例えば、自動車用途、モバイル用途等）では、（例えばバッテリの消耗を低減またはなくすべく）ゼロ電力が重要な要件となり得る。いくつかのシステムは、システムコネクテッドスタンバイ（ＣＳ）状態をサポートする場合がある。例えば、ＣＳ対応プラットフォーム上にＭＩＣＲＯＳＯＦＴ  ＷＩＮＤＯＷＳ（登録商標）のオペレーティングシステムがインストールされている場合、当該プラットフォームはＳ３をサポートしない場合がある。提供されるＳ状態遷移は、Ｓ０ｉｘ（コネクテッドスタンバイ）状態、Ｓ４状態、およびＳ５状態（例えば、後者の２つはゼロ電力状態である）を含み得る。いくつかの他のシステムでは、Ｓ４状態および／またはＳ５状態から通常動作状態への遷移は、長いレジューム時間を伴い得る。いくつかの実施形態は、２ＬＭマシンのゼロ電力状態からの非常に高速なウェイクアップを提供し得る点で有利である。
【００１９】
実施形態の中には、５秒未満のレジューム時間でゼロ電力状態からのレジュームを可能にし得るものや、２秒未満のレジューム時間（これは例えば低電力状態からのレジューム時間に匹敵する）を可能にし得るものもある。例えば、いくつかの実施形態は、システムをウェイクさせる機能を残したゼロ電力状態をサポートし、（例えば、ＣＰＵリセットからＯＳ初期化完了までを測定した場合）５秒未満でシステムを完全に使用可能にし得る。そのようなより高速なブートフローに係る実施形態は、例えば、パーソナルコンピュータ、サーバ、クライアント、モバイルデバイス等を含む広範な種類のコンピューティングデバイスに適用され得る点で有利である。自動車用途向けのいくつかの実施形態は、システムをウェイクさせる機能を残したゼロ電力状態をサポートし、（例えば、イグニションをオンにし、車載コンピュータ（例えばナビゲーションシステム／インフォテインメントシステム）に電力が供給された時間から測定した場合、および、リバースビューカメラが画像を表示中であるとき）２秒未満でシステムを使用可能にし得る。いくつかの実施形態は、低レイテンシでありかつゼロ電力（例えば、コンピューティングデバイスに起因する、さらなるバッテリの消耗がゼロである状態）でもあるブートフローを提供し得る点で有利である。
【００２０】
本明細書において説明される様々な実施形態は、メモリコンポーネント、および／またはメモリコンポーネント用インタフェースを含んでよい。そのようなメモリコンポーネントは、揮発性メモリおよび／または不揮発性メモリを含んでよい。不揮発性メモリは、媒体が記憶するデータの状態の維持に電力を必要としない記憶媒体であってよい。一実施形態において、メモリデバイスは、ＮＡＮＤ技術またはＮＯＲ技術に基づくメモリなどのブロックアドレス可能メモリデバイスを含んでよい。メモリデバイスは、３次元（３Ｄ）クロスポイントメモリデバイス、または他のバイトアドレス可能なインプレース書き込みの不揮発性メモリデバイスなどの次世代不揮発性デバイスも含んでよい。一実施形態において、メモリデバイスは、カルコゲナイドガラスを使用するメモリデバイス、複数閾値のＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルレベルもしくはマルチレベルの相変化メモリ（ＰＣＭ）、抵抗変化メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、反強誘電体メモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、メモリスタ技術を組み込んだメモリ、金属酸化物を利用したランダムアクセスメモリ、酸素空孔を利用したランダムアクセスメモリ、および導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗変化メモリもしくはスピントランスファトルク（ＳＴＴ）−ＭＲＡＭ、スピントロニクス磁気接合メモリ型デバイス、磁気トンネリング接合（ＭＴＪ）型デバイス、ＤＷ（ドメインウォール）およびＳＯＴ（スピン軌道トランスファ）型デバイス、サイリスタ型メモリデバイス、または上記のもののいずれかによる組み合わせ、または他のメモリであってよく、またはそれらを含んでよい。メモリデバイスは、ダイそのものを、および／またはパッケージングされたメモリ製品を、指してよい。特定の実施形態では、不揮発性メモリを備えたメモリコンポーネントは、電子デバイス技術共同評議会（ＪＥＤＥＣ）が公表した、ＪＥＳＤ２１８、ＪＥＳＤ２１９、ＪＥＳＤ２２０−１、ＪＥＳＤ２２３Ｂ、ＪＥＳＤ２２３−１、または、他の適した規格などの１または複数の規格に準拠してよい（本明細書において引用したＪＥＤＥＣ規格は、ｊｅｄｅｃ．ｏｒｇから入手可能である）。 
【００２１】
揮発性メモリは、媒体が記憶するデータの状態の維持に電力を必要とする記憶媒体であってよい。揮発性メモリの例としては、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）またはスタティックランダムアクセスメモリ（ＳＲＡＭ）などの様々なタイプのＲＡＭが挙げられ得るが、それに限定されない。メモリモジュールにおいて使用されてよい１つの特定のタイプのＤＲＡＭは、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）である。特定の実施形態において、メモリコンポーネントのＤＲＡＭは、ＪＥＤＥＣによって公表された、ＤＤＲ  ＳＤＲＡＭのＪＥＳＤ７９Ｆ、ＤＤＲ２  ＳＤＲＡＭのＪＥＳＤ７９−２Ｆ、ＤＤＲ３  ＳＤＲＡＭのＪＥＳＤ７９−３Ｆ、ＤＤＲ４  ＳＤＲＡＭのＪＥＳＤ７９−４Ａ、低電力ＤＤＲ（ＬＰＤＤＲ）のＪＥＳＤ２０９、ＬＰＤＤＲ２のＪＥＳＤ２０９−２、ＬＰＤＤＲ３のＪＥＳＤ２０９−３、およびＬＰＤＤＲ４のＪＥＳＤ２０９−４などの規格に準拠してよい（これらの規格は、ｊｅｄｅｃ．ｏｒｇから入手可能である）。そのような規格（および同様の規格）は、ＤＤＲ系規格と称されてよく、そのような規格を実装する記憶デバイスの通信インタフェースは、ＤＤＲ系インタフェースと称されてよい。
【００２２】
ここで図１を参照すると、電子処理システム１０の一実施形態は、プロセッサ１１と、プロセッサ１１に通信可能に接続されたメモリ１２と、プロセッサ１１に通信可能に接続されたロジック１３とを備えてよい。当該ロジックは、ウェイクイベントが、（例えば、電子処理システム１０のオペレーティングシステム（ＯＳ）の）ゼロ電力状態に対応しているか否かを判断し、ゼロ電力状態からウェイクさせるべくランタイム状態が有効であるか否かを判断し、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせる。例えば、ロジック１３は、ウェイクベクトル（例えば、ＯＳのゼロ電力状態への遷移に関する情報を含むウェイクベクトル）が利用可能か否かを判断し、ウェイクベクトルが利用可能と判断された場合に、ウェイクベクトルに基づいてＯＳをゼロ電力状態からウェイクさせるよう構成されてよい。いくつかの実施形態において、ロジック１３は、ウェイクベクトルが利用可能と判断された場合に、ゼロ電力状態から初期化シーケンスを再現するよう構成されてよい。いくつかの実施形態において、ロジック１３はさらに、少なくとも１つのレベルの不揮発性メモリ（ＮＶＭ）を含んだマルチレベルメモリをメモリ１２が有しているか否かを判断するよう構成されてよい。例えば、ロジック１３はまた、ゼロ電力状態への遷移の通知を受け取り、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをメモリ１２が有していると判断された場合、ウェイクベクトルを生成するよう構成されてよい。いくつかの実施形態において、ロジック１３はさらに、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリのＮＶＭへの揮発性メモリのフラッシュを開始するよう構成されてよい。例えば、当該ＮＶＭは、ＰＣＭ（例えば、ＩＮＴＥＬ  ３Ｄ  ＸＰＯＩＮＴメモリなどの）３Ｄクロスポイントメモリを含んでよい。いくつかの実施形態において、ロジック１３は、プロセッサ１１を含む様々なコンポーネント内に配置されてよく、または、プロセッサ１１を含む様々なコンポーネントと共に（例えば同一ダイ上に）配置されてよい。
【００２３】
上述のプロセッサ１１、メモリ１２、ロジック１３、および他のシステムのコンポーネントの各々に係る実施形態は、ハードウェア、ソフトウェア、またはそれらの任意の適切な組み合わせで実装されてよい。例えば、ハードウェア実装は、例えば、プログラマブルロジックアレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）などのコンフィギュラブルロジック、または、例えば、特定用途向け集積回路（ＡＳＩＣ）、相補型金属酸化膜半導体（ＣＭＯＳ）、もしくはトランジスタ−トランジスタロジック（ＴＴＬ）技術などの回路技術を用いる機能固定型ロジックハードウェア、またはそれらの任意の組み合わせを含んでよい。 
【００２４】
あるいは、またはそれに加えて、これらのコンポーネントの全部または一部がロジック命令セットとして１または複数のモジュールで実装されてよい。当該ロジック命令セットは、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ファームウェア、フラッシュメモリ等といったマシンまたはコンピュータ可読記憶媒体に記憶され、プロセッサまたはコンピューティングデバイスによって実行される。例えば、これらのコンポーネントの動作を実行するコンピュータプログラムコードは、１または複数のオペレーティングシステム（ＯＳ）適用可能／適合プログラミング言語の任意の組み合わせで記述されてよい。当該１または複数のプログラミング言語は、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、またはＣ＃等といったオブジェクト指向プログラミング言語と、"Ｃ"プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語とを含む。例えば、メモリ１２、永続的記憶媒体、または他のシステムメモリは、プロセッサ１１によって実行された場合、システム１０の１または複数のコンポーネント、特徴、または態様（例えば、ロジック１３、ウェイクイベントがゼロ電力状態からのものか否かを判断する、ランタイム状態が有効か否かを判断する、ゼロ電力状態からランタイム状態へとウェイクさせる、等）をシステム１０に実装させる命令セットを記憶してよい。
【００２５】
ここで図２を参照すると、半導体パッケージ装置２０に係る一実施形態は、１または複数の基板２１と、１または複数の基板２１に接続されたロジック２２とを備えてよい。ロジック２２は、少なくとも部分的にコンフィギュラブルロジックおよび機能固定型ハードウェアロジックのいずれかまたは両方で実装される。１または複数の基板２１に接続されたロジック２２は、ウェイクイベントが（例えばＯＳの）ゼロ電力状態に対応しているか否かを判断し、ゼロ電力状態からウェイクさせるべくランタイム状態が有効であるか否かを判断し、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせるよう構成されてよい。例えば、ロジック２２は、ウェイクベクトル（例えば、ＯＳのゼロ電力状態への遷移に関する情報を含むウェイクベクトル）が利用可能か否かを判断し、ウェイクベクトルが利用可能と判断された場合に、ウェイクベクトルに基づいてＯＳをゼロ電力状態からウェイクさせるよう構成されてよい。いくつかの実施形態において、ロジック２２は、ウェイクベクトルが利用可能と判断された場合に、ゼロ電力状態から初期化シーケンスを再現するよう構成されてよい。いくつかの実施形態において、ロジック２２はさらに、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断するよう構成されてよい。例えば、ロジック２２はまた、ゼロ電力状態への遷移の通知を受け取り、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをシステムメモリが有していると判断された場合、ウェイクベクトルを生成するよう構成されてよい。いくつかの実施形態において、ロジック２２はさらに、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリのＮＶＭへの揮発性メモリのフラッシュを開始するよう構成されてよい。例えば、ＮＶＭはＰＣＭを含んでよい。いくつかの実施形態において、１または複数の基板２１に接続されたロジック２２は、１または複数の基板２１内に位置しているトランジスタチャネル領域を含んでよい。
【００２６】
装置２０のロジック２２および他のコンポーネントに係る実施形態は、ハードウェア、ソフトウェア、またはそれらの任意の組み合わせで実装されてよく、その中には少なくとも部分的にハードウェアで実装されることを含む。例えば、ハードウェア実装は、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどのコンフィギュラブルロジックか、または、例えば、ＡＳＩＣ、ＣＭＯＳ、またはＴＴＬ技術などの回路技術を用いる機能固定型ロジックハードウェアか、またはそれらの任意の組み合わせを含んでよい。加えて、これらのコンポーネントの一部がロジック命令セットとして１または複数のモジュールで実装されてよい。当該ロジック命令セットは、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリ等といったマシンまたはコンピュータ可読記憶媒体に記憶され、プロセッサまたはコンピューティングデバイスによって実行される。例えば、これらのコンポーネントの動作を実行するコンピュータプログラムコードは、１または複数のＯＳ適用可能／適合プログラミング言語の任意の組み合わせで記述されてよい。当該１または複数のプログラミング言語は、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、またはＣ＃等といったオブジェクト指向プログラミング言語と、"Ｃ"プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語とを含む。
【００２７】
装置２０は、方法２８（図３Ａから図３Ｃ）に係る１または複数の態様、または、本明細書において説明される実施形態のいずれかを実装してよい。いくつかの実施形態において、示した装置２０は、１または複数の基板２１（例えば、シリコン、サファイア、ヒ化ガリウム）と、１または複数の基板２１に接続されたロジック２２（例えば、トランジスタアレイおよび他の集積回路／ＩＣコンポーネント）とを備えてよい。ロジック２２は、少なくとも部分的にコンフィギュラブルロジックまたは機能固定型ロジックハードウェアで実装されてよい。一例において、ロジック２２は、１または複数の基板２１内に位置している（例えば、埋め込まれた）トランジスタチャネル領域を含んでよい。ゆえに、ロジック２２と１または複数の基板２１との間の界面は階段接合でなくてよい。ロジック２２はまた、１または複数の基板２１の初期のウェハ上で成長させたエピタキシャル層を含むと考えられてよい。
【００２８】
ここで図３Ａから図３Ｃを参照すると、ＯＳをウェイクさせる方法２８に係る一実施形態は、ブロック２９の、ウェイクイベントがゼロ電力状態（例えばＯＳのゼロ電力状態）に対応しているか否かを判断する段階と、ブロック３０の、ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断する段階と、ブロック３１の、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせる段階とを備えてよい。例えば、方法２８は、ブロック３２の、ウェイクベクトル（例えばＯＳのゼロ電力状態への遷移に関する情報を含むウェイクベクトル）が利用可能か否かを判断する段階と、ウェイクベクトルが利用可能と判断された場合に、ブロック３３の、ウェイクベクトルに基づいてＯＳをゼロ電力状態からウェイクさせる段階とを備えてよい。方法２８に係るいくつかの実施形態は、ウェイクベクトルが利用可能と判断された場合に、ブロック３４の、ゼロ電力状態から初期化シーケンスを再現する段階を備えてよい。方法２８に係るいくつかの実施形態は、ブロック３５の、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する段階も含んでよい。例えば、方法２８は、ブロック３６の、ゼロ電力状態への遷移の通知を受け取る段階と、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをシステムメモリが有すると判断された場合に、ブロック３７の、ウェイクベクトルを生成する段階とを備えてよい。方法２８に係るいくつかの実施形態は、ブロック３８の、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリのＮＶＭへの揮発性メモリのフラッシュを開始する段階をさらに備えてよい。例えば、ＮＶＭは、ブロック３９にあるように、ＰＣＭを含んでよい。
【００２９】
方法２８に係る実施形態は、例えば、本明細書において説明されているものなどのシステム、装置、コンピュータ、デバイス等において実装されてよい。より具体的には、方法２８のハードウェア実装は、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどのコンフィギュラブルロジックか、または、例えば、ＡＳＩＣ、ＣＭＯＳ、もしくはＴＴＬ技術などの回路技術を用いる機能固定型ロジックハードウェアか、またはそれらの任意の組み合わせを含んでよい。あるいは、またはそれに加えて、方法２８は、ロジック命令セットとして１または複数のモジュールで実装されてよい。当該ロジック命令セットは、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリ等といったマシンまたはコンピュータ可読記憶媒体に記憶され、プロセッサまたはコンピューティングデバイスによって実行される。例えば、これらのコンポーネントの動作を実行するコンピュータプログラムコードは、１または複数のＯＳ適用可能／適合プログラミング言語の任意の組み合わせで記述されてよい。当該１または複数のプログラミング言語は、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、またはＣ＃等といったオブジェクト指向プログラミング言語と、"Ｃ"プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語とを含む。
【００３０】
例えば、方法２８は、以下で例２３から例２９に関連して説明されるコンピュータ可読媒体上に実装されてよい。方法２８に係る実施形態または方法２８の一部は、ファームウェア、アプリケーション（例えば、アプリケーションプログラミングインタフェース（ＡＰＩ）を介して）、またはオペレーティングシステム（ＯＳ）上で動作しているドライバソフトウェアにおいて実装されてよい。
【００３１】
ここで図４を参照すると、いくつかの実施形態が、１または複数のモジュールまたはコンポーネントとして物理的または論理的に配置されてよい。例えば、電子処理システム４０に係る一実施形態は、プロセッサ４１と、プロセッサ４１に通信可能に接続された永続的記憶媒体４２（例えばハードディスクドライブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）等）と、プロセッサに通信可能に接続されたブートロジック４３と、プロセッサ４１およびブートロジック４３に通信可能に接続されたメモリコントローラ４４とを備えてよい。メモリコントローラ４４はまた、第１レベルメモリ４６および第２レベルメモリ４７を含む２レベルメモリ（２ＬＭ）４５にも通信可能に接続されてよい。様々な実施形態において、第１レベルメモリ４６および第２レベルメモリ４７のいずれかが、ＮＶＭおよび／または揮発性メモリを含んでよい。例えば、２ＬＭ４５は、ニアメモリおよびファーメモリを有するシステムメモリまたはメインメモリに対応していてよい。第１レベルメモリ４６はニアメモリに対応し、相対的に小さく高速なＤＲＡＭを含んでよい。第２レベルメモリ４７はファーメモリに対応し、記憶容量が相対的に大きなＮＶＭ（例えば、バイトアドレス可能３Ｄクロスポイントメモリ）を含んでよい。いくつかの実施形態において、ブートロジック４３は、ウェイクイベントがゼロ電力状態に対応しているか否かを判断し、ウェイクベクトルが利用可能か否かを判断し、ウェイクベクトルが利用可能と判断された場合にウェイクベクトルに基づいてＯＳをゼロ電力状態からウェイクさせるよう構成されてよい。 
【００３２】
いくつかの実施形態において、ウェイクベクトルが利用可能と判断された場合、ブートロジック４３は、ゼロ電力状態から初期化シーケンスを再現するよう構成されてよい。いくつかの実施形態において、ブートロジック４３はさらに、システムメモリが第２レベルメモリ４７用のＮＶＭを含む２ＬＭ４５を有すると判断するよう構成されてよい。例えば、ブートロジック４３はまた、ゼロ電力状態への遷移の通知を受け取り、（例えば、２ＬＭ４５が第２レベルメモリ４７用のＮＶＭを含むからという理由で）ウェイクベクトルを生成するよう構成されてよい。いくつかの実施形態において、ブートロジック４３はさらに、受け取ったゼロ電力状態への遷移の通知に基づいて、２ＬＭ４５の第１レベルメモリ４６（例えばＤＲＡＭ）の同第２レベルメモリ４７（例えばＮＶＭ）へのフラッシュを開始するよう構成されてよい。例えば、ブートロジック４３の一部または一部分は、システム４０の他の様々なコンポーネントと（例えば、プロセッサ４１、メモリコントローラ４４等のうちの１または複数と同じダイ上に）集積されてよい。
【００３３】
プロセッサ４１、永続的記憶媒体４２、ブートロジック４３、メモリコントローラ４４、２ＬＭ４５、第１レベルメモリ４６、第２レベルメモリ４７、およびシステム４０の他のコンポーネントに係る実施形態は、ハードウェア、ソフトウェア、またはそれらの任意の組み合わせで実装されてよく、その中には少なくとも部分的にハードウェアで実装されることを含む。例えば、ハードウェア実装は、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどのコンフィギュラブルロジックか、または、例えば、ＡＳＩＣ、ＣＭＯＳ、またはＴＴＬ技術などの回路技術を用いる機能固定型ロジックハードウェアか、またはそれらの任意の組み合わせを含んでよい。加えて、これらのコンポーネントの一部がロジック命令セットとして１または複数のモジュールで実装されてよい。当該ロジック命令セットは、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリ等といったマシンまたはコンピュータ可読記憶媒体に記憶され、プロセッサまたはコンピューティングデバイスによって実行される。例えば、これらのコンポーネントの動作を実行するコンピュータプログラムコードは、１または複数のＯＳ適用可能／適合プログラミング言語の任意の組み合わせで記述されてよい。当該１または複数のプログラミング言語は、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、またはＣ＃等といったオブジェクト指向プログラミング言語と、"Ｃ"プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語とを含む。
【００３４】
ここで図５を参照すると、オペレーティングシステムをブートするための方法５０に係る一実施形態は、基本入出力システム（ＢＩＯＳ）によって実行される点線で示した部分と、ＯＳによって実行される破線で示した部分とを備えてよい。ＢＩＯＳが（例えばウェイクイベントを受けて）ブロック５１から起動した場合、ＢＩＯＳはスクリプトデータを書き込んでよく、当該データがブロック５２においてキャプチャされて、通常ブート中のハードウェア（ＨＷ）初期化シーケンスの入出力（ＩＯ）再現データベースを保持してよい。ＢＩＯＳはブロック５３において制御をＯＳローダに引き渡してよく、ＯＳローダはブロック５４においてＨＷ／ＳＷのＯＳ初期化を実行して、ブロック５５においてＯＳをランタイム状態にしてよい。ブロック５５のＯＳの動作中に、何らかの行為またはソフトウェアトリガによって、低電力状態またはゼロ電力状態への遷移が開始され得る。次にＯＳは、ブロック５６においてＳ０ｉｘ（ＣＳ）状態に入るべきか否かを判断してよい。入るべき場合、監視条件が検出されるまで、ブロック５７において監視待機（ＭＷＡＩＴ）命令がＯＳを低電力ＣＳ状態にしてよく、ＯＳは、ブロック５５において動作を再開する。入るべきでない場合、ＯＳは、ブロック５８においてＳ４要求があったか否かを判断してよい。当該要求がない場合、ＯＳは、ブロック５５において動作を続行してよい。当該要求がある場合、ＯＳ電力管理（ＯＳＰＭ）ポリシと、ブロック５９においてＳ４からのウェイクがサポートされているか否かとに基づいて、ＯＳは、ブロック６０において、ハイバネーションファイル生成を省略し、ウェイキングベクトルのアドレスを非ゼロ値に設定し（例えば、Ｓ４ウェイキングベクトルがゼロ値のとき、Ｓ４からのウェイクが利用可能ではないことを示してよい）、Ｓ４ウェイキングベクトルを確立してよい。当該ウェイクがサポートされていない場合、ＯＳは、ブロック６１においてハイバネーションファイルを生成してよい。ブロック６０またはブロック６１のいずれかに続いて、ＯＳは、ブロック６２においてスリープレジスタＳ４遷移を呼び出してよく、ＢＩＯＳが、ブロック６３においてＳ４ハンドラを呼び出してシステムのシャットダウンを実行してよい（例えば、ブロック６３では、再現スクリプトデータを取り出してよい）。システムがシャットダウンした（例えば、Ｓ４、Ｓ５等）後、ウェイクイベント（例えば、開蓋、電源ボタン等）が起きると、ＢＩＯＳは、シャットダウン（例えばＳ４）の理由を調べ、ブロック６４においてＳ４ウェイキングベクトルのアドレスが非ゼロであるか否かを調べてよい。当該アドレスが非ゼロでない場合、ＢＩＯＳは、ブロック５１から再起動してよい。当該アドレスが非ゼロである場合、ＢＩＯＳは、ブロック６５において、メモリリファレンスコード（ＭＲＣ）初期化およびＩＯ再現を開始してよく、次に、ブロック６６においてＳ４のＯＳウェイキングベクトルにジャンプして、ブロック６７においてＯＳをウェイクさせ、ブロック５５においてＯＳをランタイム状態にしてよい。
【００３５】
ＯＳに示唆を与えることによって、いくつかの実施形態は、ＯＳが、時間のかかるＳ４／ゼロ電力状態遷移アクションのうちのいくつか（例えば、ハイバネーションファイルの書き込み）を省略すること、および、ウェイキングベクトルを確立することを可能にし得る点で有利である。加えて、いくつかの実施形態において、ＢＩＯＳは、内在するＩＯ  ＨＷ再現サポート（例えば、通常ならばＳ４状態では使用されない）を活用して、ＨＷを迅速に初期化し、そしてＯＳが確立するウェイキングベクトルにジャンプしてよい。これらの改善を両方とも使用し、かつ、内在するＨＷ（例えば、２ＬＭの永続的媒体）の特性を活用することによって、いくつかの実施形態は、有利にゼロ電力／低レイテンシなブートフローを提供し得る。例えば、いくつかの実施形態は、ゼロ電力状態にされているプラットフォームが、単に休止させられているだけのプラットフォームと同様の態様でレジュームすることを可能にし得る。いくつかの実施形態は、ユーザが蓋を開けるか、または電源ボタンを押下したとき、インスタントオンに近い感覚を提供し得る点で有利である。
【００３６】
ここで図６を参照すると、ＯＳをウェイクさせるための方法７０に係る一実施形態は、ＢＩＯＳによって実行される点線で示した部分と、ＯＳによって実行される破線で示した部分と、プロセッサコード（ＰＣＯＤＥ）などのマイクロコードによって実行される二点鎖線で示した部分とを備えてよい。ＢＩＯＳが（例えば、ハードリセットを受けて）ブロック７１から起動した後、ＢＩＯＳはブロック７２において制御をＯＳローダに引き渡してよく、ＯＳローダはブロック７３においてＨＷ／ＳＷのＯＳ初期化を実行して、ブロック７４においてＯＳをランタイム状態にしてよい。ブロック７４のＯＳの動作中に、何らかの行為またはソフトウェアトリガによって、低電力状態またはゼロ電力状態への遷移が開始され得る。次にＯＳは、ブロック７５において、Ｓ０ｉｘ（ＣＳ）状態に入るべきか否かを判断してよい。入るべき場合、監視条件が検出されるまで、ブロック７６において監視待機（ＭＷＡＩＴ）命令がＯＳを低電力ＣＳ状態にしてよく、ＯＳは、ブロック７４において動作を再開する。入るべきでない場合、ＯＳは、ブロック７７においてＳ４要求があったか否かを判断してよい。当該要求がない場合、ＯＳは、ブロック７４において動作を続行してよい。当該要求がある場合、ＯＳは、ブロック７８においてハイバネーションファイルの生成を省略し、ブロック７９においてウェイキングベクトルを確立してよい。次に、ＯＳは、ブロック８０においてスリープレジスタＳ４遷移を呼び出してよい。次に、ＰＣＯＤＥが、ブロック８１においてＳ状態遷移のためのスリープイネーブルインジケータ（例えば、ＳＬＰ＿ＥＮ）のフラッシュオンライト（ｆｌｕｓｈ  ｏｎ  ｗｒｉｔｅ）を開始してよく、ＢＩＯＳは、ブロック８２においてＳ４ハンドラを呼び出してシステムのシャットダウンを実行してよい。システムがシャットダウンした後、ウェイクイベント（例えば、開蓋、電源ボタン等）が起きると、ＢＩＯＳは、ブロック８３においてゼロ電力からのレジュームを開始し、ブロック８４においてウェイキングベクトルにジャンプして、ブロック８５においてＯＳをウェイクさせ、ブロック７４においてＯＳをランタイム状態にしてよい。
【００３７】
ここで図７を参照すると、ＯＳをウェイクさせるための方法９０の一実施形態は、ＢＩＯＳによって実行される点線で示した部分と、ＯＳによって実行される破線で示した部分と、ＰＣＯＤＥによって実行される二点鎖線で示した部分とを備えてよい。方法９０は、ウェイキングベクトル（例えば、＃１＝Ｘ＿Ｆｉｒｍｗａｒｅ＿Ｗａｋｉｎｇ＿ＶＥＣＴＯＲ）、システムがＣＳ対応であるか否かを示すフラグ（例えば、＃２＝Ｌｏｗ＿Ｐｏｗｅｒ＿Ｓ０＿Ｉｄｌｅ＿Ｃａｐａｂｌｅ）、および、システムがＳ４状態からの低レイテンシウェイクをサポートしているか否かを示すフラグ（例えば、＃３＝Ｓ４＿Ｗａｋｅ＿Ｓｕｐｐｏｒｔｅｄ）を指すポインタなどの示唆および／または情報を使用する段階を備えてよい。ＢＩＯＳが（例えばハードリセットを受けて）ブロック９１から起動した場合、エクステンシブルファームウェアインタフェース（ＥＦＩ）（例えば、ユニファイドＥＦＩ（ＵＥＦＩ）、バージョン２．７、２０１７年５月公開、ｕｅｆｉ．ｏｒｇ）が、ＥＦＩ前初期化（ＰＥＩ）フェーズ（例えば、ＭＲＣを含む早期のＨＷ初期化）を含んでよい。当該フェーズでは、Ｓ３スクリプトデータが書き込まれてよく、当該スクリプトデータは、通常ブート中のＨＷ初期化シーケンスのＩＯ再現データベースを保持するべく、ブロック９２においてキャプチャされてよい。ブロック９３において、ＵＥＦＩドライバ実行環境（ＤＸＥ）フェーズがドライバをロードし、ＩＯ、バス等を初期化してよい。ＭＩＣＲＯＳＯＦＴ  ＷＩＮＤＯＷＳ（登録商標）の環境の場合、ＢＩＯＳ／ＵＥＦＩは、ブロック９４において制御をＯＳローダに引き渡してよく、ＯＳローダは、ブロック９５においてＯＳのＯＳ初期化を実行し、また＃２および＃３の値を読み出して、ブロック９６においてＯＳをランタイム状態にしてよい。ブロック９６のＯＳの動作中に、何らかの行為またはソフトウェアトリガによって、低電力状態またはゼロ電力状態への遷移が開始され得る。まずＯＳは、ブロック９７において＃２が真であるか否かを判断してよい。偽の場合、ＯＳは、ブロック９８において、ＣＳはアクティブではないことを示してよく、ＯＳは、ブロック９６において動作を続行してよい。真の場合、ＯＳは、ブロック９９において、ＣＳがアクティブであることを示し、次に、ブロック１００において、Ｓ０ｉｘ状態に入るべきか否かを判断してよい。入るべき場合、監視条件が検出されるまで、ブロック１０１においてＭＷＡＩＴ命令がＯＳを低電力ＣＳ状態にしてよく、ＯＳは、ブロック９６において、動作を再開する。入るべきでない場合、ＯＳは、ブロック１０２において、＃３が真であるか否かを判断してよい。＃３が偽である場合、ＯＳは、ブロック９６において動作を続行してよい。＃３が真である場合、ＯＳは、ブロック１０３においてアプリケーションおよびデバイスをサスペンドし（例えば、ハイバネーションファイル書き込みを省略し）、ブロック１０４においてウェイキングベクトル用の＃１のアドレスをセットし、Ｓ４スリープレジスタ書き込みを開始し、ウェイキングベクトルを確立してよい。次に、ＰＣＯＤＥが、ブロック１０５においてＳ状態遷移のためのスリープイネーブルインジケータ（���えば、ＳＬＰ＿ＥＮ）のフラッシュオンライトを開始してよく、その後、システムはシャットダウンし得る。システムがシャットダウンした後、ウェイクイベント（例えば、開蓋、電源ボタン等）が起きると、ＢＩＯＳは、ブロック１０６においてＩＯ再現データを使用して（例えば、Ｓ３スクリプトデータを取り出して）ゼロ電力からのレジュームを開始し、ブロック１０７においてウェイキングベクトルにジャンプして、ブロック１０８においてＯＳをウェイクさせ、ブロック９６においてＯＳをランタイム状態にしてよい。
【００３８】
ここで図８を参照すると、電子処理システム１１０に係る一実施形態は、プラットフォームコントローラハブ（ＰＣＨ）１１２に接続された中央演算処理装置（ＣＰＵ）１１１を備えてよい。ＣＰＵ１１１は、１または複数のＤＲＡＭデバイス１１３に接続された統合ニアメモリ（ＮＭ）コントローラ１１１ａと、１または複数のＮＶＭデバイス１１４（例えば、ＩＮＴＥＬ  ３Ｄ  ＸＰＯＩＮＴメモリ媒体、ＩＮＴＥＬ  ＯＰＴＡＮＥ  ＭＥＭＯＲＹ等）に接続された統合ファーメモリ（ＦＭ）コントローラ１１１ｂとを有してよい。ＤＲＡＭ１１３およびＮＶＭ１１４は、システム１１０の２ＬＭメインメモリシステムとして構成されてよい。ＰＣＨ１１２は、（例えば、ＳＳＤまたはＨＤＤなどの）１または複数の永続的大容量記憶媒体デバイス１１５に接続されてよい。例えば、システム１１０の技術は、インテル社のＯＰＴＡＮＥ技術と称されてよい、３Ｄ  ＸＰＯＩＮＴメモリ媒体と、インテル社のメモリおよび／または記憶装置用のコントローラと、インテル社の配線ＩＰと、およびインテル社のソフトウェアとの組み合わせを含んでよい。
【００３９】
システム１１０に係るいくつかの実施形態は、ゼロ電力低レイテンシブートフローの様々な態様を可能にするフラグおよび／または追加の情報を含んでよい。いくつかの実施形態は、他のブートフローからのフラグおよび／または情報を利用および／または別用途に利用してよい。例えば、いくつかのシステムは、Ｓ３（スタンバイ）状態によって使用されてよいＡＣＰＩによって指定されるファームウェアウェイキングベクトル（ＦＷＶ）値を含んでよい。いくつかの実施形態において、ＢＩＯＳは、ゼロに設定されたＦＷＶ値を確立してよく、その値がＯＳに公開されてよい。ＦＷＶ値がゼロに設定された状態からそれ以外の値に変化したとＳ４レジューム中にＢＩＯＳが判断した場合、ＢＩＯＳは、そのＦＷＶ値を使用してＯＳをウェイクさせてよい（例えば、プラットフォームが２ＬＭであり、かつＳ４ウェイク対応のものであると、ＢＩＯＳが分かっているか、またはそう判断した場合、かつそのような場合に限り）。例えば、ＯＳは、有利に、Ｓ４状態に向かうときウェイキングベクトルを確立し（通常ならばＳ３状態の場合のみに行われる）、ＦＷＶ値をゼロ電力ウェイキングベクトルの物理メモリアドレスに設定してよい。
【００４０】
加えて、いくつかの実施形態において、ＢＩＯＳは、マシンが実際のところ２ＬＭマシン（例えば、２ＬＭの中にＮＶＭを含む）であるか否かを判断するためにＯＳが使用してよいフラグ／ビットを公開してよい。通常、２ＬＭマシンは、ソフトウェアから不可視であり得る。いくつかの実施形態は、このプラットフォームについての示唆を使用して、ブートフローに含まれてよいポリシ決定を行ってよい。例えば、ＯＳは通常、マシンが稼働していなかった場合、電力を節約するべくマシンをＳ０ｉｘモードにしてよいという選択をオペレーション中にすることができる。しかしながら、ＯＳは、熱またはバッテリに関するイベントが生じた場合は通常、Ｓ４モードに入り、ゼロ電力状態に入ってよい。プラットフォームが提供する示唆を使用することによって、その場合は、ＯＳは代替的にウェイキングベクトルを確立するという選択をし、（通常Ｓ３で使用される）標準的なＦＷＶ値を更新することによって、当該選択を通信してＢＩＯＳに戻してよい。２ＬＭタイプシステムに係るいくつかの実施形態が提供するフラグ／情報は、ゼロ電力状態から非常に迅速にレジュームし得る改善モードまたは最適モードを提供し得る点で有利である。
【００４１】
図９Ａは、方法２８（図３Ａから図３Ｃ）、方法５０（図５）、方法７０（図６）、および／または方法９０（図７）のうちの１または複数の態様を実装し得るゼロ電力低レイテンシブート装置１３２（１３２ａ〜１３２ｃ）を示す。ゼロ電力低レイテンシブート装置１３２は、ロジック命令、コンフィギュラブルロジック、機能固定型ハードウェアロジックを含んでよく、既に説明したロジック１３（図１）および／またはブートロジック４３は当該装置１３２によって容易に置き換えられ得る。ウェイク検出部１３２ａは、ウェイクイベントを検出するための技術を有してよい。ウェイクベクトル検出部１３２ｂは、ゼロ電力ウェイクベクトルが利用可能であるか否かを検出するための技術を有してよい。ＯＳウェイク部１３２ｃは、ゼロ電力ウェイクベクトルを使用してＯＳをウェイクさせるための技術を有してよい。例えば、ウェイク検出部１３２ａは、ウェイクイベントがゼロ電力状態に対応しているか否かを判断するための技術を有してよい。ウェイクベクトル検出部１３２ｂは、ウェイクベクトルが利用可能であるか否かを判断するための技術を有してよい。ＯＳウェイク部１３２ｃは、ウェイクベクトルが利用可能と判断された場合に、ウェイクベクトルに基づいてＯＳをゼロ電力状態からウェイクさせるための技術を含んでよい。いくつかの実施形態において、ＯＳウェイク部１３２ｃは、ウェイクベクトルが利用可能と判断された場合に、ゼロ電力状態から初期化シーケンスを再現するよう構成されてよい。いくつかの実施形態において、ウェイクベクトル検出部１３２ｂはさらに、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断するよう構成されてよい。例えば、ＯＳウェイク部１３２ｃはまた、ゼロ電力状態への遷移の通知を受け取り、システムメモリが少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリを有していると判断された場合、ウェイクベクトルを生成するよう構成されてよい。いくつかの実施形態において、ＯＳウェイク部１３２ｃはさらに、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリのＮＶＭへの揮発性メモリのフラッシュを開始するよう構成されてよい。例えば、ＮＶＭはＰＣＭを含んでよい。
【００４２】
ここで図９Ｂを参照すると、ゼロ電力低レイテンシブート装置１３４（１３４ａ、１３４ｂ）が示されている。ここで、ロジック１３４ｂ（例えば、トランジスタアレイおよび他の集積回路／ＩＣコンポーネント）は、基板１３４ａ（例えば、シリコン、サファイア、ヒ化ガリウム）に接続されている。ロジック１３４ｂは概して、方法２８（図３Ａから図３Ｃ）、方法５０（図５）、方法７０（図６）、および／または方法９０（図７）のうちの１または複数の態様を実装してよい。ゆえに、ロジック１３４ｂは、ウェイクイベントがゼロ電力状態に対応しているか否かを判断し、ウェイクベクトルが利用可能か否かを判断し、ウェイクベクトルが利用可能と判断された場合にウェイクベクトルに基づいてＯＳをゼロ電力状態からウェイクさせてよい。いくつかの実施形態において、ウェイクベクトルが利用可能と判断された場合、ロジック１３４ｂは、ゼロ電力状態から初期化シーケンスを再現してよい。いくつかの実施形態において、ロジック１３４ｂはまた、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断してよい。例えば、ロジック１３４ｂはまた、ゼロ電力状態への遷移の通知を受け取り、少なくとも１つのレベルのＮＶＭを含んだマルチレベルメモリをシステムメモリが有していると判断された場合、ウェイクベクトルを生成してよい。いくつかの実施形態において、ロジック１３４ｂは、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリのＮＶＭへの揮発性メモリのフラッシュを開始してよい。例えば、ＮＶＭはＰＣＭを含んでよい。一例において、装置１３４は、半導体のダイ、チップ、および／またはパッケージである。
【００４３】
図１０は、１つの実施形態に係るプロセッサコア２００を示している。プロセッサコア２００は、マイクロプロセッサ、組み込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、またはコードを実行する他のデバイスなどの任意のタイプのプロセッサのコアであってよい。図１０で示されているプロセッサコア２００は１つだけだが、その代わりに、処理要素は、図１０に示されるプロセッサコア２００を２つ以上含んでよい。プロセッサコア２００は、シングルスレッドコアであってよく、または、少なくとも１つの実施形態については、プロセッサコア２００は、１つのコアにつき２つ以上のハードウェアスレッドコンテキスト（または、「論理プロセッサ）」を含み得るという点で、マルチスレッドであってよい。
【００４４】
図１０はまた、プロセッサコア２００に接続されたメモリ２７０を示している。メモリ２７０は、当業者にとって既知か、さもなければ当業者が入手可能な（メモリ階層の様々な層を含む）多種多様なメモリのいずれかであってよい。メモリ２７０は、プロセッサコア２００によって実行される１または複数のコード２１３である命令を有してよい。ここで、コード２１３は、既に説明した方法２８（図３Ａから図３Ｃ）、方法５０（図５）、方法７０（図６）、および／または方法９０（図７）のうちの１または複数の態様を実装してよい。プロセッサコア２００は、コード２１３によって示される命令のプログラムシーケンスに従う。各命令は、フロントエンドポーション２１０に入り、１または複数のデコーダ２２０によって処理されてよい。デコーダ２２０は、予め定義されたフォーマットの固定幅マイクロオペレーションなどのマイクロオペレーションをその出力として生成してよく、または、他の命令、マイクロ命令、もしくは元のコード命令を反映する制御信号を生成してよい。示されているフロントエンドポーション２１０はまた、レジスタリネーミングロジック２２５およびスケジューリングロジック２３０を含み、それらは概して、リソースを割り当て、変換命令に対応するオペレーションを実行のためにキューに入れる。 
【００４５】
プロセッサコア２００は、実行ユニットのセット２５５−１から２５５−Ｎを有する実行ロジック２５０を含むように示されている。実施形態の中には、特定の機能または機能セット専用の複数の実行ユニットを含んでよい実施形態がある。また、ただ１つの実行ユニットを含み得るか、または、特定の機能を実行できる１つの実行ユニットを含み得る実施形態もある。示されている実行ロジック２５０は、コード命令によって指定されるオペレーションを実行する。 
【００４６】
コード命令によって指定されたオペレーションの実行が完了した後、バックエンドロジック２６０はコード２１３の命令をリタイアさせる。一実施形態において、プロセッサコア２００では、命令の実行はアウトオブオーダが可能だが、そのリタイアについてはインオーダである必要がある。リタイアメントロジック２６５は、当業者に既知の様々な形をとってよい（例えば、リオーダバッファ等）。このように、コード２１３の実行中に、プロセッサコア２００では、少なくとも、デコーダが生成する出力と、レジスタリネーミングロジック２２５が利用するハードウェアレジスタおよびテーブルと、実行ロジック２５０が変更するあらゆるレジスタ（図示せず）とに関する変化がある。
【００４７】
図１０には示されてないが、処理要素は、プロセッサコア２００を含むチップ上に他の要素も含んでよい。例えば、処理要素は、プロセッサコア２００と共にメモリ制御ロジックを含んでよい。処理要素は、Ｉ／Ｏ制御ロジックを含んでよく、および／または、メモリ制御ロジックと統合されたＩ／Ｏ制御ロジックを含んでよい。処理要素は、１または複数のキャッシュも含んでよい。
【００４８】
ここで図１１を参照すると、一実施形態に係るシステム１０００の実施形態のブロック図が示されている。図１１に示されているのはマルチプロセッサシステム１０００である。マルチプロセッサシステム１０００は、第１の処理要素１０７０および第２の処理要素１０８０を備える。２つの処理要素１０７０および１０８０が示されているが、システム１０００に係る一実施形態は、そのような処理要素を１つだけしか含まなくてもよいことを理解されたい。 
【００４９】
システム１０００は、ポイントツーポイント相互接続システムとして示されている。第１の処理要素１０７０と第２の処理要素１０８０とは、ポイントツーポイント相互接続１０５０を介して接続される。図１１に示す相互接続のいずれかまたは全てがポイントツーポイント相互接続ではなくマルチドロップバスとして実装され得ることを理解されたい。
【００５０】
図１１に示すように、処理要素１０７０および１０８０の各々は、第１のプロセッサコアおよび第２のプロセッサコア（すなわち、プロセッサコア１０７４ａおよび１０７４ｂ、ならびに、プロセッサコア１０８４ａおよび１０８４ｂ）を含むマルチコアプロセッサであってよい。そのようなコア１０７４ａ、１０７４ｂ、１０８４ａ、１０８４ｂは、図１０に関連して上述したものと同様の態様で命令コードを実行するよう構成されてよい。 
【００５１】
処理要素１０７０、１０８０はそれぞれ、少なくとも１つの共有キャッシュ１８９６ａ、１８９６ｂ（例えば、スタティックランダムアクセスメモリ／ＳＲＡＭ）を有してよい。共有キャッシュ１８９６ａおよび１８９６ｂはそれぞれ、コア１０７４ａ、１０７４ｂおよび１０８４ａ、１０８４ｂなどの、プロセッサの１または複数のコンポーネントによって利用されるデータ（例えば、オブジェクト、命令）を格納してよい。例えば、共有キャッシュ１８９６ａ、１８９６ｂは、プロセッサのコンポーネントがより高速にアクセスできるよう、メモリ１０３２、１０３４に記憶されたデータをローカルにキャッシュしてよい。１または複数の実施形態において、共有キャッシュ１８９６ａ、１８９６ｂは、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）もしくは他のレベルのキャッシュなどの１または複数の中間レベルキャッシュ、ラストレベルキャッシュ（ＬＬＣ）、および／または、それらの組み合わせを含んでよい。
【００５２】
図では２つの処理要素１０７０、１０８０のみが示されているが、実施形態の範囲はそれに限定されないことを理解されたい。他の実施形態では、所与のプロセッサにおいて１または複数のさらなる処理要素が存在してよい。あるいは、処理要素１０７０、１０８０のうちのいずれかまたは両方は、プロセッサ以外の、アクセラレータまたはフィールドプログラマブルゲートアレイなどの要素であってよい。例えば、１または複数のさらなる処理要素は、第１のプロセッサ１０７０と同一の１または複数のさらなるプロセッサ、第１のプロセッサ１０７０とは異種または非対称の１または複数のさらなるプロセッサ、アクセラレータ（例えば、グラフィックスアクセラレータもしくはデジタル信号処理（ＤＳＰ）ユニットなど）、フィールドプログラマブルゲートアレイ、または、任意の他の処理要素を含んでよい。処理要素１０７０と処理要素１０８０との間には、アーキテクチャ特性、マイクロアーキテクチャ特性、熱的特性、および消費電力特性等を含む多種多様な価値基準に関して様々な差異があり得る。これらの差異は、処理要素１０７０と処理要素１０８０との間の非対称性および異種性として効果的に現れ得る。少なくとも１つの実施形態では、同一ダイパッケージ中に様々な処理要素１０７０、１０８０が存在してよい。
【００５３】
第１の処理要素１０７０は、メモリコントローラロジック（ＭＣ）１０７２とポイントツーポイント（Ｐ―Ｐ）インタフェース１０７６および１０７８とをさらに有してよい。同様に、第２の処理要素１０８０は、ＭＣ１０８２とＰ−Ｐインタフェース１０８６および１０８８とを有してよい。図１１に示すように、ＭＣ１０７２およびＭＣ１０８２は、プロセッサをそれぞれのメモリ、すなわちメモリ１０３２およびメモリ１０３４に接続する。これらのメモリは、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部であってよい。ＭＣ１０７２および１０８２は処理要素１０７０および１０８０の中に統合されているものとして示されているが、代替の実施形態では、ＭＣロジックは、処理要素１０７０、１０８０に統合されるのではなく、処理要素１０７０、１０８０の外部の別個のロジックであってよい。 
【００５４】
第１の処理要素１０７０および第２の処理要素１０８０はそれぞれ、Ｐ―Ｐ相互接続１０７６および１０８６を介してＩ／Ｏサブシステム１０９０に接続されてよい。図１１に示すように、Ｉ／Ｏサブシステム１０９０は、ＴＥＥ１０９７（例えば、セキュリティコントローラ）とＰ−Ｐインタフェース１０９４および１０９８とを有してよい。さらに、Ｉ／Ｏサブシステム１０９０は、Ｉ／Ｏサブシステム１０９０を高性能グラフィックスエンジン１０３８と接続するインタフェース１０９２を有する。一実施形態において、グラフィックスエンジン１０３８をＩ／Ｏサブシステム１０９０に接続するのに、バス１０４９が使用されてよい。あるいは、ポイントツーポイント相互接続がこれらのコンポーネントを接続してよい。 
【００５５】
さらにＩ／Ｏサブシステム１０９０は、インタフェース１０９６を介して第１のバス１０１６に接続されてよい。一実施形態において、第１のバス１０１６は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、または、ＰＣＩエクスプレスバスもしくは別の第３世代Ｉ／Ｏ相互接続バスなどのバスであってよいが、当該実施形態の範囲はそれに限定されない。 
【００５６】
図１１に示すように、様々なＩ／Ｏデバイス１０１４（例えば、カメラ、センサ）がバスブリッジ１０１８と共に第１のバス１０１６に接続されてよい。バスブリッジ１０１８は、第１のバス１０１６を第２のバス１０２０に接続してよい。一実施形態において、第２のバス１０２０は、ローピンカウント（ＬＰＣ）バスであってよい。一実施形態において、例えば、キーボード／マウス１０１２、１または複数のネットワークコントローラ／通信デバイス１０２６（これはコンピュータネットワークと通信してよい）、および、コード１０３０を含んでよいディスクドライブまたは他の大容量記憶デバイスなどのデータ記憶ユニット１０１９を含む様々なデバイスが第２のバス１０２０に接続されてよい。コード１０３０は、上述の方法のうちの１または複数に係る実施形態を実行するための命令を含んでよい。ゆえに、示されているコード１０３０は、既に説明した、方法２８（図３Ａから図３Ｃ）、方法５０（図５）、方法７０（図６）、および／または方法９０（図７）のうちの１または複数の態様を実装してよく、また、既に説明したコード２１３（図１０）と同様であってよい。さらに、オーディオＩ／Ｏ１０２４が第２のバス１０２０に接続されてよい。 
【００５７】
他の実施形態も考えられることに留意されたい。例えば、図１１のポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバス、または、別のそのような通信トポロジを実装してよい。
【００５８】
さらなる留意点および例
【００５９】
例１は電子処理システムを含んでよい。当該電子処理システムは、プロセッサと、プロセッサに通信可能に接続されたメモリと、プロセッサに通信可能に接続されたロジックとを備え、当該ロジックは、ウェイクイベントがゼロ電力状態からのウェイクに対応しているか否かを判断し、ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断し、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせる。
【００６０】
例２は、例１に係るシステムを含んでよく、当該ロジックはさらに、ウェイクベクトルが利用可能か否かを判断し、ウェイクベクトルが利用可能と判断された場合にウェイクベクトルに基づいてオペレーティングシステムをゼロ電力状態からウェイクさせる。
【００６１】
例３は、例２に係るシステムを含んでよく、当該ロジックはさらに、ウェイクベクトルが利用可能と判断された場合にゼロ電力状態から初期化シーケンスを再現する。
【００６２】
例４は、例２に係るシステムを含んでよく、当該ロジックはさらに、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをメモリが有しているか否かを判断する。
【００６３】
例５は、例４に係るシステムを含んでよく、当該ロジックはさらに、ゼロ電力状態への遷移の通知を受け取り、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをメモリが有していると判断された場合にウェイクベクトルを生成する。
【００６４】
例６は、例５に係るシステムを含んでよく、当該ロジックはさらに、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリの不揮発性メモリへの揮発性メモリのフラッシュを開始する。
【００６５】
例７は、例４から例６のいずれかに係るシステムを含んでよく、不揮発性メモリは相変化メモリを含む。
【００６６】
例８は、半導体パッケージ装置を含んでよい。当該装置は、１または複数の基板と、１または複数の基板に接続されたロジックとを備え、当該ロジックは、少なくとも部分的にコンフィギュラブルロジックおよび機能固定型ハードウェアロジックのいずれかまたは両方において実装され、１または複数の基板に接続された当該ロジックは、ウェイクイベントがゼロ電力状態に対応しているか否かを判断し、ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断し、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせる。
【００６７】
例９は、例８に係る装置を含んでよく、当該ロジックはさらに、ウェイクベクトルが利用可能か否かを判断し、また、ウェイクベクトルが利用可能と判断された場合にウェイクベクトルに基づいてオペレーティングシステムをゼロ電力状態からウェイクさせる。
【００６８】
例１０は、例９に係る装置を含んでよく、当該ロジックはさらに、ウェイクベクトルが利用可能と判断された場合にゼロ電力状態から初期化シーケンスを再現する。
【００６９】
例１１は、例９に係る装置を含んでよく、当該ロジックはさらに、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する。
【００７０】
例１２は、例１１に係る装置を含んでよく、当該ロジックはさらに、ゼロ電力状態への遷移の通知を受け取り、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有していると判断された場合にウェイクベクトルを生成する。
【００７１】
例１３は、例１２に係る装置を含んでよく、当該ロジックはさらに、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリの不揮発性メモリへの揮発性メモリのフラッシュを開始する。
【００７２】
例１４は、例１１から例１３のいずれかに係る装置を含んでよく、不揮発性メモリは相変化メモリを含む。
【００７３】
例１５は、例８から例１４のいずれかに係る装置を含んでよく、１または複数の基板に接続された当該ロジックは、１または複数の基板内に位置しているトランジスタチャネル領域を含む。
【００７４】
例１６は、オペレーティングシステムをウェイクさせるための方法を含んでよい。当該方法は、ウェイクイベントがゼロ電力状態に対応しているか否かを判断する段階と、ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断する段階と、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせる段階とを備える。
【００７５】
例１７は、例１６に係る方法を含んでよく、当該方法は、ウェイクベクトルが利用可能か否かを判断する段階と、ウェイクベクトルが利用可能と判断された場合にウェイクベクトルに基づいてオペレーティングシステムをゼロ電力状態からウェイクさせる段階とをさらに備える。
【００７６】
例１８は、例１７に係る方法を含んでよく、当該方法は、ウェイクベクトルが利用可能と判断された場合にゼロ電力状態から初期化シーケンスを再現する段階をさらに備える。
【００７７】
例１９は、例１７に係る方法を含んでよく、当該方法は、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する段階をさらに備える。
【００７８】
例２０は、例１９に係る方法を含んでよく、当該方法は、ゼロ電力状態への遷移の通知を受け取る段階と、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有していると判断された場合にウェイクベクトルを生成する段階とをさらに備える。
【００７９】
例２１は、例２０に係る方法を含んでよく、当該方法は、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリの不揮発性メモリへの揮発性メモリのフラッシュを開始する段階をさらに備える。
【００８０】
例２２は、例１９から例２１のいずれかに係る方法を含んでよく、不揮発性メモリは相変化メモリを含む。
【００８１】
例２３は、少なくとも１つのコンピュータ可読媒体を含んでよく、当該少なくとも１つのコンピュータ可読媒体は命令セットを備え、当該命令セットは、コンピューティングデバイスによって実行された場合、ウェイクイベントがゼロ電力状態に対応しているか否かを判断する手順と、ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断する手順と、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせる手順とをコンピューティングデバイスに実行させる。
【００８２】
例２４は、例２３の少なくとも１つのコンピュータ可読媒体を含んでよく、当該少なくとも１つのコンピュータ可読媒体はさらなる命令セットを備え、当該さらなる命令セットは、コンピューティングデバイスによって実行された場合、ウェイクベクトルが利用可能か否かを判断する手順と、ウェイクベクトルが利用可能と判断された場合にウェイクベクトルに基づいてオペレーティングシステムをゼロ電力状態からウェイクさせる手順とをコンピューティングデバイスに実行させる。
【００８３】
例２５は、例２４の少なくとも１つのコンピュータ可読媒体を含んでよく、当該少なくとも１つのコンピュータ可読媒体はさらなる命令セットを備え、当該さらなる命令セットは、コンピューティングデバイスによって実行された場合、ウェイクベクトルが利用可能と判断された場合にゼロ電力状態から初期化シーケンスを再現する手順をコンピューティングデバイスに実行させる。
【００８４】
例２６は、例２４の少なくとも１つのコンピュータ可読媒体を含んでよく、当該少なくとも１つのコンピュータ可読媒体はさらなる命令セットを備え、当該さらなる命令セットは、コンピューティングデバイスによって実行された場合、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する手順をコンピューティングデバイスに実行させる。
【００８５】
例２７は、例２６の少なくとも１つのコンピュータ可読媒体を含んでよく、当該少なくとも１つのコンピュータ可読媒体はさらなる命令セットを備え、当該さらなる命令セットは、コンピューティングデバイスによって実行された場合、ゼロ電力状態への遷移の通知を受け取る手順と、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有していると判断された場合にウェイクベクトルを生成する手順とをコンピューティングデバイスに実行させる。
【００８６】
例２８は、例２７の少なくとも１つのコンピュータ可読媒体を含んでよく、当該少なくとも１つのコンピュータ可読媒体はさらなる命令セットを備え、当該さらなる命令セットは、コンピューティングデバイスによって実行された場合、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリの不揮発性メモリへの揮発性メモリのフラッシュを開始する手順をコンピューティングデバイスに実行させる。
【００８７】
例２９は、例２６から例２８のいずれかに係る少なくとも１つのコンピュータ可読媒体を含んでよく、不揮発性メモリは相変化メモリを含む。
【００８８】
例３０は、コンピューティング装置を含んでよく、当該装置は、ウェイクイベントがゼロ電力状態に対応しているか否かを判断するための手段と、ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断するための手段と、ランタイム状態が有効と判断された場合にゼロ電力状態からランタイム状態にウェイクさせるための手段とを備える。
【００８９】
例３１は、例３０に係る装置を含んでよく、当該装置は、ウェイクベクトルが利用可能か否かを判断するための手段と、ウェイクベクトルが利用可能と判断された場合にウェイクベクトルに基づいてオペレーティングシステムをゼロ電力状態からウェイクさせるための手段とをさらに備える。
【００９０】
例３２は、例３１に係る装置を含んでよく、当該装置は、ウェイクベクトルが利用可能と判断された場合にゼロ電力状態から初期化シーケンスを再現するための手段とさらに備える。
【００９１】
例３３は、例３１に係る装置を含んでよく、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断するための手段をさらに備える。
【００９２】
例３４は、例３３に係る装置を含んでよく、当該装置は、ゼロ電力状態への遷移の通知を受け取るための手段と、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有していると判断された場合にウェイクベクトルを生成するための手段とをさらに備える。
【００９３】
例３５は、例３４に係る装置をさらに含んでよく、当該装置は、受け取ったゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリの不揮発性メモリへの揮発性メモリのフラッシュを開始するための手段をさらに備える。
【００９４】
例３６は、例３３から例３５のいずれかに係る装置を含んでよく、不揮発性メモリは相変化メモリを含む。
【００９５】
実施形態は、全てのタイプの半導体集積回路（"ＩＣ"）チップでの使用について適用可能である。これらのＩＣチップの例として、限定されないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ、システムオンチップ（ＳｏＣ）、ＳＳＤ／ＮＡＮＤコントローラ、およびＡＳＩＣ等が挙げられる。加えて、図面のうちのいくつかにおいて、信号線が線で表されている。信号によっては、より多くの成分信号パスを示すべく異なっていてよく、複数の成分信号パスを示すべく数字のラベルを有してよく、および／または、情報の主な流れ方向を示すべく１または複数の終点に矢印を有してよい。しかしながら、このことは限定的に解釈されるべきではない。むしろ、そのような追加の詳細は、回路をより容易に理解できるように、１または複数の例示的な実施形態に関連して使用されてよい。追加の情報を有しているか否かにかかわらず、表されたいずれの信号線も実際には、複数の方向に伝搬してよい１または複数の信号を含んでよく、また、例えば、差動ペアで実装されてよいデジタル線もしくはアナログ線、光ファイバ線、および／または、シングルエンド線といった任意の適切なタイプの信号方式で実装されてよい。
【００９６】
例示的なサイズ／モデル／値／範囲が与えられている場合もあるが、実施形態はそれらに限定されない。今後、製造技術（例えばフォトリソグラフィ）が成熟するにつれ、より小型のデバイスが製造され得るものと予期される。加えて、例示および説明を簡潔にし、また、実施形態の特定の態様を不明瞭にしないように、図面内では、ＩＣチップおよび他のコンポーネントへの周知の電源／グラウンド接続が示されている場合も、示されていない場合もある。さらに、構成をブロック図形態で示している場合があるのは、実施形態を不明瞭にすることを回避するためであり、また、そのようなブロック図構成の実装に関する細目が、実施形態が内部に実装されるプラットフォームに大きく依存するという事実、すなわち、そのような細目は十分に当業者の理解の範囲内であるはずであるということを考えてのことである。具体的な詳細（例えば回路）が例示的な実施形態を説明するべく明記されている場合、これらの具体的な詳細なしに、またはこれらの具体的な詳細の変形を用いて、実施形態が実施され得るということが当業者には明らかなはずである。ゆえに、説明は、限定的なものではなく例示的なものとみなされるべきである。
【００９７】
「接続」という用語は、本明細書では対象のコンポーネント間の直接的または間接的な任意のタイプの関係を指すために使用されてよく、電気接続、機械接続、流体接続、光接続、電磁接続、電気機械接続、または他の接続に適用されてよい。加えて、「第１」、「第２」等の用語は、本明細書では説明を容易にするためだけに使用されてよく、別途指示のない限り、何ら特定の時間的または時系列的な意味を持たない。
【００９８】
本出願および特許請求の範囲において使用される場合、「のうちの１または複数」という用語をつけて項目を列挙するとき、それは、列挙された項目の任意の組み合わせを意味してよい。例えば、「Ａ、Ｂ、およびＣのうちの１または複数」、および、「Ａ、Ｂ、またはＣのうちの１または複数」という表現は共に、Ａ、Ｂ、Ｃ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、または、Ａ、Ｂ、およびＣを意味してよい。
【００９９】
上述の説明から、当業者は、実施形態の広範な技術が様々な形態で実装され得ることを理解するであろう。したがって、実施形態がその特定の例に関連して説明されてきたが、実施形態の真の範囲はそれに限定されるべきではない。なぜなら、図面、明細書、および以下の特許請求の範囲を検討すれば、他の変形形態が当業者に明らかになるからである。
［考えられる他の項目］
［項目１］
電子処理システムであって、プロセッサと、上記プロセッサに通信可能に接続されたメモリと、上記プロセッサに通信可能に接続されたロジックとを備え、上記ロジックは、ウェイクイベントが上記電子処理システムのオペレーティングシステム（ＯＳ）のゼロ電力状態からのウェイクに対応しているか否かを判断し、上記ＯＳを上記ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断し、上記ランタイム状態が有効と判断された場合に上記ＯＳを上記ゼロ電力状態から上記ランタイム状態にウェイクさせる、システム。
［項目２］
上記ロジックはさらに、上記ＯＳの上記ゼロ電力状態への遷移に関する情報を含むウェイクベクトルが利用可能か否かを判断し、上記ウェイクベクトルが利用可能と判断された場合に上記ウェイクベクトルに基づいて上記ＯＳを上記ゼロ電力状態からウェイクさせる、項目１に係るシステム。
［項目３］
上記ロジックはさらに、上記ウェイクベクトルが利用可能と判断された場合に上記ゼロ電力状態から初期化シーケンスを再現する、項目２に係るシステム。
［項目４］
上記ロジックはさらに、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリを上記メモリが有しているか否かを判断する、項目２に係るシステム。
［項目５］
上記ロジックはさらに、ゼロ電力状態への遷移の通知を受け取り、上記少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリを上記メモリが有していると判断された場合に上記ウェイクベクトルを生成する、項目４に係るシステム。
［項目６］
上記ロジックはさらに、受け取った上記ゼロ電力状態への遷移の通知に基づいて、マルチレベルメモリの不揮発性メモリへの揮発性メモリのフラッシュを開始する、項目５に係るシステム。
［項目７］
上記不揮発性メモリは相変化メモリを含む、項目４に係るシステム。
［項目８］
半導体パッケージ装置であって、１または複数の基板と、上記１または複数の基板に接続されたロジックとを備え、上記ロジックは、少なくとも部分的にコンフィギュラブルロジックおよび機能固定型ハードウェアロジックのいずれかまたは両方において実装され、上記１または複数の基板に接続された上記ロジックは、ウェイクイベントがオペレーティングシステム（ＯＳ）のゼロ電力状態に対応しているか否かを判断し、上記ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断し、上記ランタイム状態が有効と判断された場合に上記ＯＳを上記ゼロ電力状態から上記ランタイム状態にウェイクさせる、装置。
［項目９］
上記ロジックはさらに、上記ＯＳの上記ゼロ電力状態への遷移に関する情報を含むウェイクベクトルが利用可能か否かを判断し、上記ウェイクベクトルが利用可能と判断された場合に上記ウェイクベクトルに基づいて上記ＯＳを上記ゼロ電力状態からウェイクさせる、項目８に係る装置。
［項目１０］
上記ロジックはさらに、上記ウェイクベクトルが利用可能と判断された場合に上記ゼロ電力状態から初期化シーケンスを再現する、項目９に係る装置。
［項目１１］
上記ロジックはさらに、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する、項目９に係る装置。
［項目１２］
上記ロジックはさらに、ゼロ電力状態への遷移の通知を受け取り、少なくとも１つのレベルの不揮発性メモリを含んだ上記マルチレベルメモリを上記システムメモリが有していると判断された場合に上記ウェイクベクトルを生成する、項目１１に係る装置。
［項目１３］
上記ロジックはさらに、受け取った上記ゼロ電力状態への遷移の通知に基づいて、上記マルチレベルメモリの上記不揮発性メモリへの揮発性メモリのフラッシュを開始する、項目１２に係る装置。
［項目１４］
上記不揮発性メモリは相変化メモリを含む、項目１１に係る装置。
［項目１５］
上記１または複数の基板に接続された上記ロジックは、上記１または複数の基板内に位置しているトランジスタチャネル領域を含む、項目８に係る装置。
［項目１６］
オペレーティングシステムをウェイクさせるための方法であって、ウェイクイベントがオペレーティングシステム（ＯＳ）のゼロ電力状態に対応しているか否かを判断する段階と、上記ゼロ電力状態からウェイクさせるべくランタイム状態が有効か否かを判断する段階と、上記ランタイム状態が有効と判断された場合に上記ＯＳを上記ゼロ電力状態から上記ランタイム状態にウェイクさせる段階とを備える方法。
［項目１７］
上記ＯＳの上記ゼロ電力状態への遷移に関する情報を含むウェイクベクトルが利用可能か否かを判断する段階と、上記ウェイクベクトルが利用可能と判断された場合に上記ウェイクベクトルに基づいて上記ＯＳを上記ゼロ電力状態からウェイクさせる段階とをさらに備える項目１６に係る方法。
［項目１８］
上記ウェイクベクトルが利用可能と判断された場合に上記ゼロ電力状態から初期化シーケンスを再現する段階をさらに備える項目１７に係る方法。
［項目１９］
少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリをシステムメモリが有しているか否かを判断する段階をさらに備える項目１７に係る方法。
［項目２０］
ゼロ電力状態への遷移の通知を受け取る段階と、少なくとも１つのレベルの不揮発性メモリを含んだマルチレベルメモリを上記システムメモリが有していると判断された場合に上記ウェイクベクトルを生成する段階とをさらに備える項目１９に係る方法。
［項目２１］
受け取った上記ゼロ電力状態への遷移の通知に基づいて、上記マルチレベルメモリの上記不揮発性メモリへの揮発性メモリのフラッシュを開始する段階をさらに備える項目２０に係る方法。
［項目２２］
上記不揮発性メモリは相変化メモリを含む、項目１９に係る方法。
【図１】
2019169129.tif 000003
【図２】
2019169129.tif 000004
【図３Ａ】
2019169129.tif 000005
【図３Ｂ】
2019169129.tif 000006
【図３Ｃ】
2019169129.tif 000007
【図４】
2019169129.tif 000008
【図５】
2019169129.tif 000009
【図６】
2019169129.tif 000010
【図７】
2019169129.tif 000011
【図８】
2019169129.tif 000012
【図９Ａ】
2019169129.tif 000013
【図９Ｂ】
2019169129.tif 000014
【図１０】
2019169129.tif 000015
【図１１】
2019169129.tif 000016
【外国語明細書】
2019169129000001.pdf