(57)【要約】【目的】回路構成部に誤動作を生じさせることなく、電源投入に応じて回路構成部に含まれるフリップフロップをリセットすることが可能な半導体装置、及びリセット信号の生成方法を提供することを目的とする。【構成】  本発明に係る半導体装置は、電源投入に応じた電源電圧の上昇期間でのリセットを促す第１のレベルを有するリセット信号を生成するパワーオンリセット部と、リセット信号に応じてリセットするフリップフロップを含む複数の回路素子によって回路が構成されている回路構成部と、を有し、パワーオンリセット部は、電源投入に応じて回路素子が正常に動作したか否かを検知し、回路素子が正常に動作したと検知した場合にリセット信号を第１のレベルの状態からリセット解除を促す第２のレベルに遷移させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源投入に応じた電源電圧の上昇期間でのリセットを促す第１のレベルを有するリセット信号を生成するパワーオンリセット部と、
前記リセット信号に応じてリセットするフリップフロップを含む複数の回路素子によって回路が構成されている回路構成部と、を有し、
前記パワーオンリセット部は、
前記電源投入に応じて前記回路素子が正常に動作したか否かを検知し、前記回路素子が正常に動作したと検知した場合に前記リセット信号を前記第１のレベルの状態からリセット解除を促す第２のレベルに遷移させることを特徴とする半導体装置。
【請求項２】
前記回路素子は前記フリップフロップであり、
前記パワーオンリセット部は、前記フリップフロップの出力信号がリセット時のレベルを有する場合に前記回路素子が正常に動作したと検知することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リセット時における前記フリップフロップの出力信号のレベルは前記第１のレベルであり、
前記パワーオンリセット部は、
前記フリップフロップの出力信号のレベルを反転した信号を前記フリップフロップが正常に動作したか否かを表す動作検知信号として生成するインバータと、
前記電源電圧の電圧値が第１閾値電圧以上である場合には前記第２のレベルを有し、前記電源電圧の電圧値が前記第１閾値電圧未満である場合には前記第１のレベルを有する第１の電源電圧判定信号を生成する第１のコンパレータと、
前記第１の電源電圧判定信号及び前記動作検知信号が共に前記第２のレベルを表す場合には前記第２のレベルを有し、前記第１の電源電圧判定信号及び前記動作検知信号のうちの少なくとも一方が前記第１のレベルを表す場合には前記第１のレベルを有するリセット解錠信号を生成するアンドゲートと、
前記電源電圧の電圧値が前記第１閾値電圧より低い第２閾値電圧以上である場合には前記第２のレベルを有し、前記電源電圧の電圧値が前記第２閾値電圧未満である場合には前記第１のレベルを有する第２の電源電圧判定信号を生成する第２のコンパレータと、
前記リセット解錠信号を自身のＳ端子で受けると共に前記第２の電源電圧判定信号を自身の反転Ｒ端子で受けて得られた出力信号を前記リセット信号として前記回路構成部に供給するＲＳフリップフロップと、を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２閾値電圧の電圧値は、前記回路素子を動作することが可能な前記電源電圧の下限値よりも高いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２閾値電圧の電圧値を設定するトリミング回路を含むことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記回路構成部には複数のフリップフロップが含まれており、
前記フリップフロップは、前記複数のフリップフロップのうちで前記リセット信号を伝送するリセット配線の配線長が最も長くなる位置に配置されていることを特徴とする請求項１〜５のいずれか１に記載の半導体装置。
【請求項７】
前記回路素子は複数の前記フリップフロップであり、
前記パワーオンリセット部は、前記複数の前記フリップフロップ各々の出力信号が全てリセット時のレベルを有する場合に前記回路素子が正常に動作したと検知することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記回路構成部には、前記回路素子としてメモリが含まれており、
前記パワーオンリセット部は、
前記電源投入に応じて前記メモリが正常に動作したか否かを検知し、前記メモリが正常に動作したと検知した場合に前記リセット信号を前記第１のレベルの状態からリセット解除を促す第２のレベルに遷移させることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記メモリの所定番地には所定のデータ値を有する動作確認用データが格納されており、
前記回路構成部は、
電源投入に応じて前記メモリの前記所定番地から前記動作確認用データを読み出すメモリコントローラと、
前記所定のデータ値と同一のデータ値を表す期待値データと前記動作確認用データとを比較し、両者が同一のデータ値を表すか否かを表す比較結果信号を生成するコンパレータと、を含み、
前記パワーオンリセット部は、前記比較結果信号が前記期待値データと前記動作確認用データとの一致を表す場合に、前記回路素子が正常に動作したと検知することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
電源投入に応じた電源電圧の上昇期間でのリセットを促す第１のレベルを有するリセット信号を生成するリセット信号の生成方法であって、
前記リセット信号に応じてリセットするフリップフロップを含む複数の回路素子によって回路が構成されている回路構成部に含まれる回路素子が正常に動作したか否かを検知し、
前記回路素子が正常に動作したと検知した場合に前記リセット信号を、前記第１のレベルの状態からリセット解除を促す第２のレベルに遷移させることを特徴とするリセット信号の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に電源投入に応じてリセット信号を生成するパワーオンリセット部を含む半導体装置及びリセット信号の生成方法に関する。
【背景技術】
【０００２】
複数の回路素子によってディジタル回路が構築されている回路構成部を含む半導体装置には、電源投入に応じて、回路素子としてのフリップフロップの状態を初期化するパワーオンリセット回路が設けられている。
【０００３】
このようなパワーオンリセット回路として、電源投入直後はリセットを促すローレベルの状態を維持し、電源電圧の上昇によりその電圧値が所定の電圧値に至ったときにリセット解除を促すハイレベルに遷移するリセット信号を生成する回路が提案されている（例えば特許文献１参照）。かかるリセット信号は回路構成部に含まれるフリップフロップ各々のリセット端子に供給される。これにより、各フリップフロップは、リセット信号がローレベルの状態にある間に自身の状態をリセットする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８１５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体装置の製造上のバラツキ等により、電源投入直後の電源電圧の上昇区間においてその電圧値が、回路素子（フリップフロップを含む）を動作可能な電圧値に到る前に、リセット信号がリセット状態を解除するレベルに遷移する場合があった。この際、リセットが解除されてから、電源電圧の電圧値が回路素子を動作可能な電圧値に到達するまでの間は、各回路素子から誤った出力が為されるので、回路構成部が誤動作する虞があるという問題が生じた。
【０００６】
本願発明は、回路構成部に誤動作を生じさせることなく、電源投入に応じて回路構成部に含まれるフリップフロップをリセットすることが可能な半導体装置、及びリセット信号の生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、電源投入に応じた電源電圧の上昇期間でのリセットを促す第１のレベルを有するリセット信号を生成するパワーオンリセット部と、前記リセット信号に応じてリセットするフリップフロップを含む複数の回路素子によって回路が構成されている回路構成部と、を有し、前記パワーオンリセット部は、前記電源投入に応じて前記回路素子が正常に動作したか否かを検知し、前記回路素子が正常に動作したと検知した場合に前記リセット信号を前記第１のレベルの状態からリセット解除を促す第２のレベルに遷移させる。
【０００８】
本発明に係るリセット信号の生成方法は、電源投入に応じた電源電圧の上昇期間でのリセットを促す第１のレベルを有するリセット信号を生成するリセット信号の生成方法であって、前記リセット信号に応じてリセットするフリップフロップを含む複数の回路素子によって回路が構成されている回路構成部に含まれる回路素子が正常に動作したか否かを検知し、前記回路素子が正常に動作したと検知した場合に前記リセット信号を、前記第１のレベルの状態からリセット解除を促す第２のレベルに遷移させる。
【発明の効果】
【０００９】
本発明では、電源投入に応じて生成するリセット信号の状態を、半導体装置に含まれる回路素子が実際に正常に動作したと検知した後に、リセットを促す状態からリセット解除を促す状態に遷移させる。これにより、回路構成部に誤動作を生じさせることなく、電源投入に応じて回路構成部に含まれるフリップフロップの状態をリセットすることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】半導体ＩＣチップ１００に含まれる回路構成部１０及びパワーオンリセット部２０を示す回路図である。
【図２】ＲＳＦＦ２３の真理値表を表す図である。
【図３】パワーオンリセット部２０の動作を表すタイムチャートである。
【図４】半導体ＩＣチップ１００に含まれる回路構成部１０及びパワーオンリセット部２０の変形例を示す回路図である。
【図５】半導体ＩＣチップ１００に含まれる回路構成部１０及びパワーオンリセット部２０の他の変形例を示す回路図である。
【図６】トリミング回路２９の構成を示す回路図である。
【図７】トリミングコードＴＭＣと第２閾値電圧Ｖｔ２の電圧値との対応関係の一例を表す図である。
【発明を実施するための形態】
【００１１】
図１は、半導体装置としての半導体ＩＣチップ１００に含まれる回路構成部１０、及びパワーオンリセット部２０を示す回路図である。
【００１２】
回路構成部１０には、ＪＫ、ＲＳ、Ｔ、Ｄ型等の各種フリップフロップ（以下、ＦＦと称する）、アンドゲート、オアゲート、インバータ等の各種論理ゲート、及びメモリ等の複数の回路素子により各種の回路が構成されている。
【００１３】
パワーオンリセット部２０は、電源投入に応じた電源電圧ＶＤＤの上昇期間においてリセットを促す例えば論理レベル０を有し、その後、リセット解除を促す論理レベル１の状態に遷移するリセット信号ＲＥＳを生成する。パワーオンリセット部２０は、リセット信号ＲＥＳを、リセット配線ＬＲを介して回路構成部１０に含まれる複数のリセット端子付きＦＦ（ＦＦ１２を含む）のリセット端子に供給する。
【００１４】
図１に示すように、パワーオンリセット部２０は、コンパレータ２１及び２２、ＲＳフリップフロップ２３（以下、ＲＳＦＦ２３と称する）、アンドゲート２４及びインバータ２５を有する。
【００１５】
コンパレータ２１は、電源電圧ＶＤＤの電圧値が所定の第１閾値電圧Ｖｔ１以上であるか否かを判定する。尚、第１閾値電圧Ｖｔ１は、電源電圧ＶＤＤの定格電圧値よりも低い電圧値を有する。コンパレータ２１は、電源電圧ＶＤＤの電圧値が第１閾値電圧Ｖｔ１以上であると判定した場合には論理レベル１、電源電圧ＶＤＤの電圧値が第１閾値電圧Ｖｔ１以上ではないと判定した場合には論理レベル０を有する第１の電源電圧判定信号Ｄ１を生成する。コンパレータ２１は、電源電圧判定信号Ｄ１をアンドゲート２４に供給する。
【００１６】
コンパレータ２２は、電源電圧ＶＤＤの電圧値が、所定の第２閾値電圧Ｖｔ２以上であるか否かを判定する。尚、第２閾値電圧Ｖｔ２は、上記した第１閾値電圧Ｖｔ１よりも低く、且つ各回路素子を動作させることが可能な電源電圧ＶＤＤの電圧値の下限値以上の電圧値を有する。
【００１７】
コンパレータ２２は、電源電圧ＶＤＤが第２閾値電圧Ｖｔ２以上ではないと判定した場合には論理レベル０、電源電圧ＶＤＤが第２閾値電圧Ｖｔ２以上であると判定した場合には論理レベル１を有する第２の電源電圧判定信号Ｄ２を生成する。コンパレータ２２は、生成した電源電圧判定信号Ｄ２をＲＳＦＦ２３の反転Ｒ端子に供給する。
【００１８】
インバータ２５は、回路構成部１０に含まれる複数の回路素子のうちの特定の１つの回路素子の出力信号を受け、この出力信号の論理レベルを反転させた信号を動作検知信号ＢＣとして生成し、これをアンドゲート２４に供給する。すなわち、インバータ２５は、この特定の１つの回路素子の出力信号に基づき、電源投入後、この回路素子が正常に動作しているか否かを検知し、その検知結果を示す動作検知信号ＢＣを生成する。
【００１９】
尚、図１に示される実施例では、インバータ２５は、回路構成部１０に含まれる複数の回路素子のうちのリセット端子付きＦＦであるＦＦ１２の出力信号を受け、当該出力信号の論理レベルを反転させた信号を動作検知信号ＢＣとして生成する。
【００２０】
すなわち、電源投入後の電源電圧ＶＤＤの電圧値がＦＦ１２を正常に動作させることが可能な電圧値以上である場合には、ＦＦ１２は、論理レベル０のリセット信号ＲＥＳに応じて自身の状態をリセットする。よって、当該リセットにより、ＦＦ１２の出力信号のレベルは論理レベル０となる。一方、電源投入後の電源電圧ＶＤＤの電圧値がＦＦ１２を正常に動作させることが可能な電圧値より低い場合には、ＦＦ１２は、論理レベル０のリセット信号ＲＥＳが供給されてもリセットしない。よって、この際、ＦＦ１２の出力信号のレベルは不定な状態となる。
【００２１】
そこで、インバータ２５は、ＦＦ１２の出力信号のレベルが、当該ＦＦ１２がリセット時に出力する論理レベル０である場合に、このＦＦ１２が正常に動作していると検知し、正常動作を表す論理レベル１の動作検知信号ＢＣをアンドゲート２４に供給する。
【００２２】
アンドゲート２４は、上記電源電圧判定信号Ｄ１が論理レベル１を有し、且つ動作検知信号ＢＣがＦＦ１２の正常動作を表す論理レベル１である場合に、リセット解除を表す論理レベル１のリセット解除信号ＲＣを生成する。また、アンドゲート２４は、これら動作検知信号ＢＣ及び電源電圧判定信号Ｄ１のうちの少なくとも一方が論理レベル０を表す場合には、現状維持を表す論理レベル０のリセット解除信号ＲＣを生成する。
【００２３】
アンドゲート２４は、生成したリセット解除信号ＲＣをＲＳＦＦ２３のＳ端子に供給する。
【００２４】
ＲＳＦＦ２３は、図１に示すように、インバータＩＶ１〜ＩＶ５、ナンドゲートＮＤ１、ノアゲートＮＲ１〜ＮＲ３を含む。ここで、インバータＩＶ１の入力端がＲＳフリップフロップ２３の反転Ｒ端子となり、インバータＩＶ２の入力端がＲＳフリップフロップ２３のＳ端子となる。
【００２５】
インバータＩＶ１は、反転Ｒ端子を介して供給された電源電圧判定信号Ｄ２の論理レベルを反転させた信号ＲａをナンドゲートＮＤ１及びノアゲートＮＲ１に供給する。インバータＩＶ２は、Ｓ端子を介して供給されたリセット解除信号ＲＣの論理レベルを反転させた信号ＳａをナンドゲートＮＤ１及びノアゲートＮＲ１に供給する。
【００２６】
ノアゲートＮＲ１は、信号Ｓａと信号Ｒａとの論理和結果を反転させた信号Ｒｂを、ノアゲートＮＲ２に供給する。ナンドゲートＮＤ１及びインバータＩＶ３は、信号Ｓａと信号Ｒａとの論理積結果を示す信号Ｓｂを、ノアゲートＮＲ３に供給する。
【００２７】
ノアゲートＮＲ２は、ノアゲートＮＲ３の出力信号Ｙ１と信号Ｒｂとの論理和結果を反転させた信号を出力信号Ｙ２としてノアゲートＮＲ３に供給する。ノアゲートＮＲ３は、出力信号Ｙ２と信号Ｓｂとの論理和結果を反転させた信号を上記した出力信号Ｙ１として、ノアゲートＮＲ２及びインバータＩＶ４に供給する。
【００２８】
インバータＩＶ４及びＩＶ５は、ノアゲートＮＲ３から出力された出力信号Ｙ１をリセット信号ＲＥＳとし、これをリセット配線ＬＲを介して回路構成部１０に含まれる複数のリセット端子付きＦＦ（ＦＦ１２を含む）のリセット端子に供給する。
【００２９】
図２は、上記した構成からなるＲＳＦＦ２３の動作を表す真理値表である。図２に示すように、ＲＳＦＦ２３は、電源電圧判定信号Ｄ２及びリセット解除信号ＲＣが共に論理レベル０である場合には、リセットを促す論理レベル０のリセット信号ＲＥＳを生成する。また、ＲＳＦＦ２３は、電源電圧判定信号Ｄ２及びリセット解除信号ＲＣが共に論理レベル１である場合には、リセットの解除を促す論理レベル１のリセット信号ＲＥＳを生成する。
【００３０】
また、図２に示すように、電源電圧判定信号Ｄ２及びリセット解除信号ＲＣのうちの一方が論理レベル０、他方が論理レベル１を表す場合には、ＲＳＦＦ２３は、現在のリセット信号ＲＥＳの状態を維持する。
【００３１】
以下に、パワーオンリセット部２０の動作について、図３に示すタイムチャートを参照しつつ説明する。
【００３２】
先ず、電源投入時点では、電源電圧ＶＤＤの電圧値は第２閾値電圧Ｖｔ２よりも低いので、電源電圧判定信号Ｄ１及びＤ２、並びにリセット解除信号ＲＣは、論理レベル０の状態を維持する。また、当該電源投入時点において、ＲＳＦＦ２３は、リセットを促す論理レベル０のリセット信号ＲＥＳを出力する。
【００３３】
当該電源投入後、電源電圧ＶＤＤの電圧値は図３に示すように徐々に上昇し、その電圧値が第２閾値電圧Ｖｔ２に到る時点ｔ１で、電源電圧判定信号Ｄ２が論理レベル０の状態から論理レベル１に遷移する。尚、図３に示すように電源電圧ＶＤＤの電圧値が第２閾値電圧Ｖｔ２以上である間に亘り、電源電圧判定信号Ｄ２は論理レベル１の状態を維持する。
【００３４】
この間、電源電圧判定信号Ｄ２が論理レベル１に遷移するものの、電源電圧判定信号Ｄ１及びリセット解除信号ＲＣが論理レベル０の状態にあるので、ＲＳＦＦ２３は、リセット信号ＲＥＳを、リセットを促す論理レベル０の状態に維持する。
【００３５】
その後、電源電圧ＶＤＤの電圧値が更に上昇し、当該電源電圧ＶＤＤが第１閾値電圧Ｖｔ１に到る時点ｔ２で、電源電圧判定信号Ｄ１が論理レベル０の状態から論理レベル１に遷移する。尚、図３に示すように電源電圧ＶＤＤの電圧値が第１閾値電圧Ｖｔ１以上である間に亘り、電源電圧判定信号Ｄ１は論理レベル１の状態を維持する。
【００３６】
ここで、時点ｔ２での電源電圧ＶＤＤの電圧値によれば、回路構成部１０に含まれる各回路素子は正常な動作が可能な状態になっている筈である。しかしながら、製造上のバラツキ等に伴い、時点ｔ２の段階での電源電圧ＶＤＤの電圧値では回路素子が正常に動作しない場合がある。例えば、図３に示す一例では、時点ｔ２の段階での電源電圧ＶＤＤの電圧値ではＦＦ１２が正常に動作せず、リセットを促す論理レベル０のパワーオンリセットＲＥＳが供給されていてもリセット状態にならない。
【００３７】
よって、時点ｔ２では、ＦＦ１２の出力端子の信号レベルはリセット時の論理レベル０の状態にはないので、インバータ２５は、ＦＦ１２が正常に動作したことを検知できず、論理レベル０の動作検知信号ＢＣを引き続きアンドゲート２４に供給する。これにより、アンドゲート２４は、論理レベル０のリセット解除信号ＲＣをＲＳＦＦ２３のＳ端子に供給する。従って、時点ｔ２以降も、ＲＳＦＦ２３は、リセット信号ＲＥＳの信号レベルを、パワーオンリセットを促す論理レベル０の状態に維持させる。
【００３８】
その後、電源電圧ＶＤＤの電圧値が更に増加し、例えば図３に示す時点ｔ３にてＦＦ１２が動作し得る電圧値に至ると、ＦＦ１２が論理レベル０のリセット信号ＲＥＳに応じてリセットされる。これにより、時点ｔ３にて、動作検知信号ＢＣが論理レベル０の状態から、ＦＦ１２が正常に動作したことを表す論理レベル１の状態に遷移し、それに伴いリセット解除信号ＲＣも論理レベル０の状態から論理レベル１の状態に遷移する。よって、図３に示す時点ｔ３にてＦＦ１２が実際に正常に動作（パワーオンリセット）したことがインバータ２５によって検知されるので、ＲＳＦＦ２３は、リセット信号ＲＥＳを、論理レベル０の状態からリセット解除を促す論理レベル１に遷移させる。
【００３９】
このように、パワーオンリセット部２０は、電源投入に応じて、先ず、リセットを促す論理レベル０のリセット信号ＲＥＳを生成する。そして、パワーオンリセット部２０は、電源電圧ＶＤＤの電圧値が第１閾値電圧Ｖｔ１以上となり且つＦＦ１２が正常に動作（パワーオンリセット）したことが検知されてから、リセット信号ＲＥＳをリセットの解除を促す論理レベル１の状態に遷移させる。
【００４０】
これにより、電源投入後、電源電圧の電圧値が、各回路素子を動作し得る電圧値に到る前にリセット信号ＲＥＳがリセット解除を促す状態に遷移してしまうという不具合が防止される。よって、図１に示す構成によれば、半導体装置の製造上のバラツキに拘わらず、回路構成部１０に誤動作を生じさせることなく、電源投入に応じて、当該回路構成部１０に含まれるＦＦをリセットすることが可能となる。
【００４１】
尚、上記実施例では、回路構成部１０に含まれる複数のＦＦのうちの特定の１つのＦＦ１２を回路素子の代表として、当該ＦＦ１２が正常動作しているか否かを検知している。
【００４２】
このＦＦ１２としては、半導体ＩＣチップ１００内において、パワーオンリセット部２０からのリセット配線ＬＲの配線長が最も長くなる位置に配置されているＦＦとするのが好ましい。つまり、リセット配線ＬＲの配線遅延に伴い、電源投入後、最も遅れて論理レベル０のリセット信号ＲＥＳが供給されることになるＦＦの出力信号をパワーオンリセット部２０にフィードバックする。これにより、全てのＦＦがリセット状態になった後でリセット状態が解除されるので、一部のＦＦだけが先にリセット解錠されることによって生じる不具合が回避される。
【００４３】
また、回路構成部１０に含まれる複数のＦＦのうちの１つのＦＦ１２だけでなく、２つ或いは３つ以上のＦＦを回路素子の代表として、正常動作しているか否かの検知を行うようにしても良い。
【００４４】
図４は、かかる点に鑑みて為された、半導体ＩＣチップ１００に含まれる回路構成部１０、及びパワーオンリセット部２０の変形例を示す回路図である。尚、図４に示すパワーオンリセット部２０では、図１に示すような２入力型のアンドゲート２４に代えて３入力型のアンドゲート２４Ａを採用し、正常動作の検知を行う為のインバータ２６を新たに追加した点を除く他の構成は図１に示すものと同一である。
【００４５】
インバータ２６は、回路構成部１０に含まれる複数のＦＦのうちで、リセット端子付きのＦＦ１３の出力信号の論理レベルを反転させた信号を動作検知信号ＢＣｒとしてアンドゲート２４Ａに供給する。
【００４６】
よって、アンドゲート２４Ａは、電源電圧判定信号Ｄ１が論理レベル１を表し、且つインバータ２５及び２６がＦＦ１２及び１３の正常動作（リセット）を検知した場合に、論理レベル１のリセット解除信号ＲＣをＲＳＦＦ２３のＳ端子に供給する。これにより、ＲＳＦＦ３２は、リセット信号ＲＥＳを論理レベル０の状態から、リセット解除を促す論理レベル１の状態に遷移させる。
【００４７】
従って、図４に示す構成によれば、図１に示す構成を採用した場合に比べて、より確実に、パワーオンリセット時における回路構成部１０の誤動作を防止することが可能となる。
【００４８】
尚、図１及び図４に示す一例では、回路素子が正常動作しているか否かを検知する回路素子の代表としてＦＦを用いているが、ＦＦ以外の他の回路素子を用いても良い。
【００４９】
図５は、かかる点に鑑みて為された、半導体ＩＣチップ１００に含まれる回路構成部１０、及びパワーオンリセット部２０の変形例を示す回路図である。
【００５０】
図５に示す構成では、パワーオンリセット部２０については、図１に示されるものと同一である。ただし、図５に示す構成では、回路構成部１０に含まれるメモリ１４を回路素子の代表として正常動作の検知対象としている。
【００５１】
尚、回路構成部１０には、メモリ１４に対するデータの書き込み及び読み出しを制御するメモリコントローラ１５の他に、メモリ１４から読み出された読出データＤＡＴを取り込むＤ型のＦＦ１６と、コンパレータ１７とが設けられている。尚、メモリ１４の所定番地には動作確認用データが予め格納されている。
【００５２】
メモリコントローラ１５は、電源投入に応じて、メモリ１４の所定番地に格納されている動作確認用データを読み出し、これを読出データＤＡＴとしてＦＦ１６に供給する。ＦＦ１６は、当該読出データＤＡＴを取り込み、これをコンパレータ１７に供給する。
【００５３】
コンパレータ１７は、上記した動作確認用データと同一のデータ値を示す期待値データＰＤＴと、読出データＤＡＴとが同一のデータ値を表すか否かを判定する。コンパレータ１７は、期待値データＰＤＴ及び読出データＤＡＴが同一データ値を表すと判定した場合には論理レベル０、異なるデータ値を表すと判定した場合には論理レベル１の比較結果信号ＣＭを、パワーオンリセット部２０のインバータ２５に供給する。
【００５４】
すなわち、電源投入後の電源電圧ＶＤＤの電圧値がメモリ１４及びメモリコントローラ１５を正常に動作させることが可能な電圧値以上である場合には、メモリ１４から読み出された読出データＤＡＴと期待値データＰＤＴとが一致する。よって、この際、比較結果信号ＣＭは論理レベル０を表すことになる。一方、電源電圧ＶＤＤの電圧値がメモリ１４及びメモリコントローラ１５を正常に動作させることが可能な電圧値未満である場合には、メモリ１４は、正しい読み出しを行うことができない。よって、この際、比較結果信号ＣＭは論理レベル１を表すことになる。
【００５５】
そこで、インバータ２５は、比較結果信号ＣＭが論理レベル０を表す場合には、メモリ１４が正常に動作していると検知し、正常動作を表す論理レベル１の動作検知信号ＢＣをアンドゲート２４に供給する。一方、比較結果信号ＣＭが論理レベル１を表す場合には、インバータ２５は、論理レベル０の動作検知信号ＢＣをアンドゲート２４に供給する。
【００５６】
よって、ＲＳＦＦ２３は、電源投入に応じて、先ず、リセットを促す論理レベル０のリセット信号ＲＥＳを生成する。そして、ＲＳＦＦ２３は、電源電圧ＶＤＤの電圧値が第１閾値電圧Ｖｔ１以上となり、且つメモリ１４の正常動作（データ読出）が検知された時点で、リセット信号ＲＥＳをリセットの解除を促す論理レベル１の状態に遷移させる。
【００５７】
これにより、図１及び図４に示す実施例と同様に、電源投入後、電源電圧の電圧値が各回路素子を動作し得る電圧値に到る前にリセット信号ＲＥＳがリセット解除を促す状態に遷移してしまうという不具合を防止することが可能となる。
【００５８】
尚、上記した第２閾値電圧Ｖｔ２は、回路構成部１０に含まれる回路素子（論理素子、ＦＦ、メモリ等）を正常に動作することが可能な電源電圧ＶＤＤの下限値よりも高い電圧値に設定するのが望ましい。これにより、電源投入後、電源電圧ＶＤＤの電圧値が当該回路素子を正常に動作することができない電圧値、つまり上記した下限値未満であるときにパワーオンリセットが解錠されてしまい、回路構成部１０が誤動作するという不具合を回避することが可能となる。
【００５９】
図６は、第２閾値電圧Ｖｔ２を、回路素子を正常に動作させることが可能な電源電圧ＶＤＤの下限値よりも高い電圧値に設定する為に半導体ＩＣチップ１００に設けるトリミング回路２９の一例を表す回路図である。
【００６０】
図６に示すトリミング回路２９は、直列に接続された抵抗ＲＮ０〜ＲＮ６と、トリミング素子ＴＲ１〜ＴＲ５と、トリミングデコーダＤＥＣと、を含む。
【００６１】
抵抗ＲＮ０の一端には電圧ＶＤが印加されている。また、抵抗ＲＮ（ｋ）（ｋは１〜５の整数）の一端には抵抗ＲＮ（ｋ−１）の他端が接続されている。抵抗ＲＮ５の他端には抵抗ＲＮ６の一端が接続されており、当該抵抗ＲＮ６の他端には接地電位が印加されている。
【００６２】
ここで、抵抗ＲＮ５と抵抗ＲＮ６との接続点ＣＮに生じた電圧が第２閾値電圧Ｖｔ２として、コンパレータ２２に供給される。
【００６３】
抵抗ＲＮ（ｋ）の両端には、トリミング素子ＴＲ（ｋ）の両端が接続されている。
【００６４】
トリミング素子ＴＲ（ｋ）は、製造直後は抵抗ＲＮ（ｋ）の両端を短絡している。しかしながら、トリミングデコーダＤＥＣからハイレベルのトリミング信号ｇ（ｋ）が供給されると、トリミング素子ＴＲ（ｋ）は抵抗ＲＮ（ｋ）の両端を開放し、その後はトリミング信号ｇ（ｋ）のレベルに拘わらず、抵抗ＲＮ（ｋ）の両端の開放状態を維持する。一方、ローレベルのトリミング信号ｇ（ｋ）が供給された場合には、トリミング素子ＴＲ（ｋ）は、抵抗ＲＮ（ｋ）の両端を短絡した状態を維持する。
【００６５】
トリミングデコーダＤＥＣは、トリミングコードＴＭＣに応じてハイレベル又はローレベルを有するトリミング信号ｇ（ｋ）を生成し、トリミング素子ＴＲ（ｋ）に供給する。
【００６６】
かかる構成によれば、トリミングコードＴＭＣによって表されるデータ値により、抵抗ＲＮ０及び接続点ＣＮ間の抵抗値が変化し、それに伴い接続点ＣＮに生じる第２閾値電圧Ｖｔ２の電圧値も変化する。
【００６７】
例えば図７に示すように、３ビットのトリミングコードＴＭＣによって表されるデータ値［０００］〜［１０１］毎に、第２閾値電圧Ｖｔ２がそのデータ値に対応した大きさの電圧値に設定される。
【００６８】
ここで、回路素子を動作することが可能な電源電圧ＶＤＤの下限値が、例えば図７の一点鎖線にて示す下限値ＶＬＬである場合には、データ値［０１１］、［１００］又は［１０１］を表すトリミングコードＴＭＣをトリミングデコーダＤＥＣに供給すれば良い。
【００６９】
尚、上記実施例におけるリセット信号ＲＥＳでは、論理レベル０の状態にある場合にリセットを促し、論理レベル１の状態でリセット解除を促すようにしているが、論理レベル１でリセットを促し、論理レベル０でリセット解除を促すようにしても良い。よって、図１、図４及び図５に示される各信号についても、前述した論理レベルの状態（０又は１）に限定されない。
【００７０】
要するに、半導体ＩＣチップ１００として、以下の回路構成部及びパワーオンリセット部を含むものを採用すれば良い。
【００７１】
すなわち、回路構成部（１０）には、リセット信号（ＲＥＳ）に応じてリセットするフリップフロップ（ＦＦ１２）を含む複数の回路素子によって回路が構成されている。パワーオンリセット部（２０）は、電源投入に応じた電源電圧（ＶＤＤ）の上昇期間でのリセットを促す第１のレベル（例えば論理レベル０）を有する信号をリセット信号（ＲＥＳ）として生成する。ここで、パワーオンリセット部は、電源投入に応じて回路素子（１２、１３、１４）が正常に動作したか否かを検知し（２５）、当該回路素子が正常に動作したと検知した場合にリセット信号（ＲＥＳ）を第１のレベルの状態からリセット解除を促す第２のレベル（例えば論理レベル１）に遷移させる。
【符号の説明】
【００７２】
１０              回路構成部
１２、１３        フリップフロップ
１４              メモリ
２０              パワーオンリセット部
２１、２２        コンパレータ
２３              ＲＳフリップフロップ
２４              アンドゲート
２５              インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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