(57)【要約】      （修正有）【課題】安定的なレベル変換を可能にするレベルシフト回路を提供する。【解決手段】レベルシフト回路１は、パルス信号生成部２と、第１および第２のレベル変換部４，６と、フリップフロップ回路８とを備える。パルス信号生成部は、入力信号に対して、第１および第２のパルス信号を生成する。第１のレベル変換部は、第１の電圧の第１のパルス信号を第２の電圧の第３のパルス信号に変換する。第２のレベル変換部は、第１の電圧の第２のパルス信号を第２の電圧の第４のパルス信号に変換する。パルス信号生成部は、入力信号が立ち上がっている場合に入力信号とフリップフロップ回路の出力信号とを比較し、不一致の比較結果に基づいて第１のパルス信号を生成し、入力信号が立ち下がっている場合に入力信号とフリップフロップ回路の出力信号とを比較し、不一致の比較結果に基づいて第２のパルス信号を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に対して、第１および第２のパルス信号を生成するパルス信号生成部と、
第１の電圧の前記第１のパルス信号を第２の電圧の第３のパルス信号に変換する第１のレベル変換部と、
前記第１の電圧の前記第２のパルス信号を前記第２の電圧の第４のパルス信号に変換する第２のレベル変換部と、
前記第３のパルス信号に従って、前記第２の電圧の出力信号を立ち上げ、前記第４のパルス信号に従って前記第２の電圧の出力信号を立ち下げる、フリップフロップ回路とを備え、
前記パルス信号生成部は、
前記入力信号が立ち上がっている場合に前記入力信号と前記フリップフロップ回路の出力信号とを比較し、不一致の比較結果に基づいて前記第１のパルス信号を生成し、
前記入力信号が立ち下がっている場合に前記入力信号と前記フリップフロップ回路の出力信号とを比較し、前記不一致の比較結果に基づいて前記第２のパルス信号を生成する、レベルシフト回路。
【請求項２】
前記パルス信号生成部は、
前記第２の電圧の出力信号を前記第１の電圧に変換する第３のレベル変換部と、
前記入力信号と前記第３のレベル変換部からの出力信号との論理和演算結果を出力する論理和回路と、
前記入力信号と前記論理和演算結果のＡＮＤ論理演算結果を前記第１のパルス信号として出力する第１のＡＮＤ回路と、
前記入力信号の反転信号と前記論理和演算結果のＡＮＤ論理演算結果を前記第２のパルス信号として出力する第２のＡＮＤ回路とを含む、請求項１記載のレベルシフト回路。
【請求項３】
各前記第１および第２のレベル変換部は、
前記第２の電圧と内部ノードとの間に接続される抵抗素子と、
前記内部ノードと第３の電圧との間に設けられ、ゲートが前記第１の電圧の前記第１のパルス信号の入力を受ける第１のＭＯＳトランジスタと、
前記第２の電圧と出力ノードとの間に接続され、ゲートが前記内部ノードと接続される第２のＭＯＳトランジスタと、
前記出力ノードと前記第３の電圧との間に接続され、ゲートが前記内部ノードと接続される第３のＭＯＳトランジスタとを含む、請求項１記載のレベルシフト回路。
【請求項４】
各前記第１および第２のレベル変換部は、
前記第２の電圧と内部ノードとの間に接続され、ゲートが前記内部ノードと接続される第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタとカレントミラー回路を形成するように前記第２の電圧と出力ノードとの間に接続される第２のＭＯＳトランジスタと、
前記内部ノードと第３の電圧との間に設けられ、ゲートが前記第１の電圧の前記第１のパルス信号の入力を受ける第３のＭＯＳトランジスタと、
前記出力ノードと前記第３の電圧との間に接続され、ゲートが前記第１のパルス信号の反転信号の入力を受ける第４のＭＯＳトランジスタとを含む、請求項１記載のレベルシフト回路。
【請求項５】
前記フリップフロップ回路は、前記第３および第４のパルス信号の入力に従って保持される内部信号と、前記出力信号とを比較して、前記第２の電圧の前記内部信号の状態を示す状態信号を出力する状態検知回路を含み、
前記パルス信号生成部は、
前記入力信号が立ち上がっている場合に前記入力信号と前記フリップフロップ回路の出力信号とを比較し、不一致の比較結果あるいは前記状態信号に基づいて前記第１のパルス信号を生成し、
前記入力信号が立ち下がっている場合に前記入力信号と前記フリップフロップ回路の出力信号とを比較し、前記不一致の比較結果あるいは前記状態信号に基づいて前記第２のパルス信号を生成する、請求項１記載のレベルシフト回路。
【請求項６】
前記状態検知回路は、前記第３および第４のパルス信号の入力に従って前記内部信号を保持するラッチ回路をさらに含み、
前記ラッチ回路の論理しきい値と前記状態検知回路の論理しきい値とはそれぞれ異なる、請求項５記載のレベルシフト回路。
【請求項７】
前記パルス信号生成部は、
前記第２の電圧の前記出力信号を前記第１の電圧に変換する第３のレベル変換部と、
前記第２の電圧の前記状態信号を前記第１の電圧に変換する第４のレベル変換部と、
前記入力信号と前記第３のレベル変換部からの出力信号との論理和演算結果を出力する論理和回路と、
前記論理和回路の出力信号と前記第４のレベル変換部の出力信号のＯＲ論理演算結果を出力するＯＲ回路と、
前記入力信号と前記ＯＲ回路の出力信号とのＡＮＤ論理演算結果を前記第１のパルス信号として出力する第１のＡＮＤ回路と、
前記入力信号の反転信号と前記ＯＲ回路の出力信号とのＡＮＤ論理演算結果を前記第２のパルス信号として出力する第２のＡＮＤ回路とを含む、請求項５記載のレベルシフト回路。
【請求項８】
前記パルス信号生成部は、
前記第２の電圧の前記出力信号を前記第１の電圧に変換する第３のレベル変換部と、
前記第２の電圧の前記出力信号の反転信号を前記第１の電圧に変換する第４のレベル変換部と、
前記入力信号と前記第３のレベル変換部からの出力信号との論理和演算結果を出力する論理和回路と、
前記第３のレベル変換部の出力信号と、前記第４のレベル変換部の出力信号の反転信号とのＡＮＤ論理演算結果を出力する第１のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力信号と前記論理和回路の出力信号とのＯＲ論理演算結果を出力するＯＲ回路と、
前記入力信号と前記ＯＲ回路の出力信号とのＡＮＤ論理演算結果を前記第１のパルス信号として出力する第２のＡＮＤ回路と、
前記入力信号の反転信号と前記ＯＲ回路の出力信号とのＡＮＤ論理演算結果を前記第２のパルス信号として出力する第３のＡＮＤ回路とを含む、請求項１記載のレベルシフト回路。
【請求項９】
前記パルス信号生成部は、
前記第２の電圧の前記出力信号を前記第１の電圧に変換する第３のレベル変換部と、
前記第２の電圧の前記出力信号の反転信号を前記第１の電圧に変換する第４のレベル変換部と、
前記入力信号の反転信号と前記第３のレベル変換部の出力信号とのＡＮＤ論理演算結果を出力する第１のＡＮＤ回路と、
前記入力信号と、前記第４のレベル変換部の出力信号の反転信号とのＡＮＤ論理演算結果を出力する第２のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力信号と前記第２のＡＮＤ回路の出力信号とのＯＲ論理演算結果を出力するＯＲ回路と、
前記入力信号と前記ＯＲ回路の出力信号とのＡＮＤ論理演算結果を前記第１のパルス信号として出力する第３のＡＮＤ回路と、
前記入力信号の反転信号と前記ＯＲ回路の出力信号とのＡＮＤ論理演算結果を前記第２のパルス信号として出力する第４のＡＮＤ回路とを含む、請求項１記載のレベルシフト回路。
【請求項１０】
前記パルス信号生成部は、
前記出力信号に従って、前記入力信号および前記入力信号の反転信号のいずれか一方を出力するセレクタと、
前記入力信号と前記セレクタにより選択された信号の反転信号とのＡＮＤ論理演算結果を前記第１のパルス信号として出力する第１のＡＮＤ回路と、
前記入力信号と前記セレクタにより選択された信号の反転信号とのＡＮＤ論理演算結果を前記第２のパルス信号として出力する第２のＡＮＤ回路とを含む、請求項１記載のレベルシフト回路。
【請求項１１】
前記セレクタは、
前記出力信号の入力に従って、前記入力信号を選択する第１のスイッチと、
前記出力信号の反転信号の入力信号に従って、前記入力信号の反転信号を選択する第２のスイッチとを含む、請求項１０記載のレベルシフト回路。
【請求項１２】
前記パルス信号生成部は、
前記入力信号の反転信号を出力する第１のインバータと、
前記入力信号と同相の信号を出力するために直列に接続された第２および第３のインバータと、
ソースが前記第２および第３のインバータと接続され、ゲートが前記出力信号の入力を受け、ドレインが出力ノードと接続される第１のＭＯＳトランジスタと、
ソースが前記第１のインバータと接続され、ゲートが前記出力信号の反転信号の入力を受け、ドレインが前記出力ノードと接続される第２のＭＯＳトランジスタとを含む、請求項１１記載のレベルシフト回路。
【請求項１３】
前記第１のインバータと、前記第２および第３のインバータは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのＣＭＯＳインバータで構成され、
前記入力信号に対するＰチャネルＭＯＳトランジスタの駆動よりもＮチャネルＭＯＳトランジスタの駆動能力を大きくする、請求項１２記載のレベルシフト回路。
【請求項１４】
前記論理和回路は、前記入力信号と前記第３のレベル変換部からの出力信号との排他的論理和演算結果を出力する排他的論理和回路に相当する、請求項２、７、８のいずれか１項に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、入力信号とは異なる電圧の出力信号を出力するレベルシフト回路に関する。
【背景技術】
【０００２】
モータドライバ等として用いられるＰＷＭインバータ等の電力逆変換（直流→交流変換）用ブリッジ回路の上側アームを構成する半導体スイッチング素子をオン／オフ駆動する回路としては、最近はコスト低減のため、トランスやフォトカプラ等による電位絶縁を行わない、いわゆるレベルシフト回路が使用されている。
【０００３】
また、種々の電源電圧で動作する不揮発メモリにおいてもレベルシフト回路が用いられる。
【０００４】
しかしながら、低電圧信号を高電圧信号に変換する通常のレベルシフト回路を、これらの用途に用いる場合には、種々の課題がある。
【０００５】
例えば、モーターをＰＷＭ制御する場合に、通常のレベルシフト回路では、信号の立上り時間と立下り時間との間で遅延差が発生する。これにより、パルス幅が入力と出力とで異なり、正確な制御が難しいという課題がある。
【０００６】
また、不揮発メモリにおいては、通常のレベルシフト回路では、回路面積が大きくなり、コストアップが生じるという課題がある。
【０００７】
当該課題に対応するべく、パルス幅を制御し易く、かつ、回路面積の縮小を図るためにＲＳフリップフロップ回路を用いて低電圧信号を高電圧信号に変換するレベルシフト回路が提案されている（特許文献１参照）。
【０００８】
また、レベルシフト回路に用いられるＲＳフリップフロップ回路に入力するパルス信号を生成するパルス生成回路が提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３６３５９７５号公報
【特許文献２】特許第４７０２２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
一方で、特許文献１に開示された、ＲＳフリップフロップ回路を用いたレベルシフト回路は、パルス信号生成回路から出力されるパルス幅が短すぎた場合に、ＲＳフリップフロップ回路でセット動作もしくはリセット動作ができず、電圧レベルの変換が正しく行われない可能性がある。また、逆にパルス信号生成回路から出力されるパルス幅が長すぎた場合には、無駄な電流消費が発生する。
【００１１】
これは、動作条件（温度、電圧等）が異なると、ＲＳフリップフロップ回路に入力する入力信号のパルス幅に対して、出力信号のパルス幅が延びたり、縮んだりするからであり、適切に制御することが難しいという課題があった。
【００１２】
すなわち、ＲＳフリップフロップ回路を用いたレベルシフタ回路は、安定的なレベル変換を実現しながら、低消費電流性や高速動作性を同時に満足することが困難であるという課題があった。
【００１３】
本開示は、上記の課題を解決するためになされたものであって、安定的なレベル変換を可能にするレベルシフト回路を提供する。
【００１４】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本開示のある局面におけるレベルシフト回路は、パルス信号生成部と、第１および第２のレベル変換部と、フリップフロップ回路とを備える。パルス信号生成部は、入力信号に対して、第１および第２のパルス信号を生成する。第１のレベル変換部は、第１の電圧の第１のパルス信号を第２の電圧の第３のパルス信号に変換する。第２のレベル変換部は、第１の電圧の第２のパルス信号を第２の電圧の第４のパルス信号に変換する。フリップフロップ回路は、第３のパルス信号に従って、第２の電圧の出力信号を立ち上げ、第４のパルス信号に従って第２の電圧の出力信号を立ち下げる。パルス信号生成部は、入力信号が立ち上がっている場合に入力信号とフリップフロップ回路の出力信号とを比較し、不一致の比較結果に基づいて第１のパルス信号を生成し、入力信号が立ち下がっている場合に入力信号とフリップフロップ回路の出力信号とを比較し、不一致の比較結果に基づいて第２のパルス信号を生成する。
【発明の効果】
【００１６】
一実施例によれば、レベルシフト回路は、安定的なレベル変換が可能である。
【図面の簡単な説明】
【００１７】
【図１】実施形態１におけるレベルシフト回路１の構成を説明する図である。
【図２】実施形態１におけるパルス信号生成部２の構成を説明する図である。
【図３】実施形態１におけるレベル変換部４，６の構成について説明する図である。
【図４】実施形態１におけるＲＳフリップフロップ回路８の構成について説明する図である。
【図５】実施形態１におけるレベル変換部１０の構成について説明する図である。
【図６】実施形態１におけるレベルシフト回路１の動作を説明するタイミングチャート図である。
【図７】実施形態１の変形例におけるレベル変換部４＃の構成について説明する図である。
【図８】実施形態２におけるレベルシフト回路１＃の構成を説明する図である。
【図９】実施形態２におけるＲＳフリップフロップ回路８＃の構成について説明する図である。
【図１０】実施形態２におけるパルス信号生成部２＃について説明する図である。
【図１１】実施形態２におけるレベルシフト回路１＃の動作を説明するタイミングチャート図である。
【図１２】実施形態２の変形例１におけるレベルシフト回路１Ａの構成を説明する図である。
【図１３】実施形態２の変形例１におけるＲＳフリップフロップ回路９の構成について説明する図である。
【図１４】実施形態２の変形例１におけるパルス信号生成部３について説明する図である。
【図１５】実施形態２の変形例２におけるパルス信号生成部３Ａについて説明する図である。
【図１６】実施形態２の変形例３におけるパルス信号生成部３Ｂについて説明する図である。
【発明を実施するための形態】
【００１８】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１９】
（実施形態１）
図１は、実施形態１におけるレベルシフト回路１の構成を説明する図である。
【００２０】
図１を参照して、レベルシフト回路１は、パルス信号生成部２と、レベル変換部４，６と、ＲＳフリップフロップ回路（ＲＳ−ＦＦ）８とを含む。
【００２１】
パルス信号生成部２は、入力信号（Ｖｄｄ系）と、出力信号Ｑ（Ｖｄｄ２系）との一致比較結果に基づいてパルス信号（Ｖｄｄ系）を出力する。具体的には、パルス信号生成部２は、レベル変換部４に第１パルス信号を出力する。また、パルス信号生成部２は、レベル変換部６に第２パルス信号を出力する。本例においては、Ｖｄｄ系は、信号の「Ｈ」レベルが電源電圧Ｖｄｄにより生成されることを意味する。Ｖｄｄ２系は、信号の「Ｈ」レベルが電源電圧Ｖｄｄ２により生成されることを意味する。また、電源電圧Ｖｄｄ２は、電源電圧Ｖｄｄよりも高い電圧レベルとする。
【００２２】
Ｖｄｄ系およびＶｄｄ２系の信号の「Ｌ」レベルは、ともに接地電圧Ｖｓｓにより生成される。接地電圧Ｖｓｓは、電源電圧Ｖｄｄ，Ｖｄｄ２よりも低い電圧レベルである。
【００２３】
レベル変換部４，６は、第１パルス信号および第２パルス信号の電圧レベルを変換する。
【００２４】
具体的には、レベル変換部４は、Ｖｄｄ系（第１の電圧）の第１パルス信号をＶｄｄ２系（第２の電圧）の第３のパルス信号に変換する。
【００２５】
レベル変換部６は、Ｖｄｄ系（第１の電圧）の第２パルス信号をＶｄｄ２系（第２の電圧）の第４のパルス信号に変換する。
【００２６】
ＲＳフリップフロップ回路８は、第３パルス信号をセット信号、第４パルス信号をリセット信号としてデータを保持し、出力信号Ｑ（Ｖｄｄ２系（第２の電圧））を出力する。
【００２７】
出力信号Ｑ（Ｖｄｄ２系（第２の電圧））は、フィードバック経路を介してパルス信号生成部２に入力される。
【００２８】
図２は、実施形態１におけるパルス信号生成部２の構成を説明する図である。
図２を参照して、パルス信号生成部２は、レベル変換部１０と、ＸＯＲゲート１２と、インバータＩＶ２と、ＡＮＤ回路ＡＮ１，ＡＮ２とを含む。
【００２９】
レベル変換部１０は、Ｖｄｄ２系（第２の電圧）の出力信号Ｑの電圧レベルをＶｄｄ系に変換する。
【００３０】
ＸＯＲゲート１２は、入力信号（Ｖｄｄ系（第１の電圧））と、出力信号Ｑ（Ｖｄｄ系（第１の電圧））との排他的論理和演算を実行して、排他的論理和演算結果を出力信号として出力する。
【００３１】
具体的には、入力信号と出力信号Ｑとの論理レベルが一致している場合には、「Ｌ」レベルを出力し、入力信号と出力信号Ｑとの論理レベルが不一致の場合には、「Ｈ」レベルを出力する。
【００３２】
入力信号が「Ｌ」レベルから「Ｈ」レベルの立ち上がりに際して、ＲＳフリップフロップ回路８の出力信号Ｑは初期状態において「Ｌ」レベルである。
【００３３】
したがって、ＸＯＲゲート１２は、不一致として「Ｈ」レベルを出力する。また、入力信号が「Ｈ」レベルから「Ｌ」レベルの立ち下がりに際して、ＲＳフリップフロップ回路８の出力信号は「Ｈ」レベルである。したがって、ＸＯＲゲート１２は、不一致として「Ｈ」レベルを出力する。
【００３４】
ＡＮＤ回路ＡＮ１は、入力信号と、ＸＯＲゲート１２の論理和演算結果に基づくＡＮＤ論理演算結果を第１パルス信号（Ｖｄｄ系（第１の電圧））として出力する。
【００３５】
ＡＮＤ回路ＡＮ２は、インバータＩＶ２を介する入力信号の反転信号と、ＸＯＲゲート１２の論理和演算結果に基づくＡＮＤ論理演算結果を第２パルス信号（Ｖｄｄ系（第１の電圧））として出力する。
【００３６】
入力信号が「Ｌ」レベルから「Ｈ」レベルの立ち上がりに際して、上記したようにＸＯＲゲート１２は、「Ｈ」レベルを出力するためＡＮＤ回路ＡＮ１は、「Ｈ」レベルの第１パルス信号を出力する。
【００３７】
一方、入力信号が「Ｈ」レベルから「Ｌ」レベルの立ち下がりに際して、上記したようにＸＯＲゲート１２は、「Ｈ」レベルを出力するためＡＮＤ回路ＡＮ２は、「Ｈ」レベルの第２パルス信号を出力する。
【００３８】
図３は、実施形態１におけるレベル変換部４，６の構成について説明する図である。
図３を参照して、レベル変換部４，６はそれぞれともに同じ構成であるためレベル変換部４について主に説明し、レベル変換部６の説明は省略する。
【００３９】
レベル変換部４は、高耐圧ＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、高耐圧ＰチャネルＭＯＳトランジスタＰ２と、負荷抵抗素子Ｒ１とを含む。
【００４０】
高耐圧ＮチャネルＭＯＳトランジスタＮ１と負荷抵抗素子Ｒ１とでＮＭＯＳインバータを構成する。高耐圧ＮチャネルＭＯＳトランジスタＮ２と、高耐圧ＰチャネルＭＯＳトランジスタＰ２とでＣＭＯＳインバータを構成する。
【００４１】
電源電圧Ｖｄｄ２と内部ノードＮｄ０との間に負荷抵抗素子Ｒ１が接続される。内部ノードＮｄ０と接地電圧ＶＳＳとの間に高耐圧ＮチャネルＭＯＳトランジスタＮ１が接続され、ゲートに第１パルス信号（Ｖｄｄ系（第１の電圧））を受ける。
【００４２】
高耐圧ＰチャネルＭＯＳトランジスタＰ２は、電源電圧Ｖｄｄ２と出力ノードとの間に設けられ、そのゲートは内部ノードＮｄ０と接続される。
【００４３】
高耐圧ＮチャネルＭＯＳトランジスタＮ２は、出力ノードと接地電圧ＶＳＳとの間に設けられ、そのゲートは内部ノードＮｄ０と接続される。
【００４４】
第１パルス信号（Ｖｄｄ系（第１の電圧））が「Ｌ」レベルの場合、高耐圧ＮチャネルＭＯＳトランジスタＮ１はオフしている。したがって、内部ノードＮｄ０の電位は、負荷抵抗素子Ｒ１により、電源電圧Ｖｄｄ２に保持される。したがって、内部ノードＮｄ０を入力とする高耐圧ＰチャネルＭＯＳトランジスタＰ２はオフしており、高耐圧ＮチャネルＭＯＳトランジスタＮ２はオンしている。結果として、第１パルス信号（Ｖｄｄ系（第１の電圧））が「Ｌ」レベルの場合には、第３パルス信号（Ｖｄｄ２系（第２の電圧））は、入力信号と同じ「Ｌ」レベル（接地電圧Ｖｓｓ）に設定されている。
【００４５】
第１パルス信号（Ｖｄｄ系（第１の電圧））が「Ｈ」レベルの場合に、高耐圧ＮチャネルＭＯＳトランジスタＮ１がオンする。これに伴い、内部ノードＮｄ０が「Ｌ」レベルに遷移する。そして、高耐圧ＰチャネルＭＯＳトランジスタＰ２がオンし、出力信号がＶｄｄ２系（第２の電圧）の「Ｈ」レベルに設定される。これにより第１パルス信号は、Ｖｄｄ系（第１の電圧）からＶｄｄ２系（第２の電圧）にレベル変換される。
【００４６】
なお、パルス信号（Ｖｄｄ系（第１の電圧））の入力（「Ｈ」レベル）の場合に、高耐圧ＮチャネルＭＯＳトランジスタＮ１がオンするため、負荷抵抗素子Ｒ１を介して定常電流が発生する。
【００４７】
レベル変換部６についても同様である。第２パルス信号は、Ｖｄｄ系（第１の電圧）からＶｄｄ２系（第２の電圧）にレベル変換される。
【００４８】
図４は、実施形態１におけるＲＳフリップフロップ回路８の構成について説明する図である。
【００４９】
図４を参照して、ＲＳフリップフロップ回路８は、ＮＯＲ回路ＮＲ１，ＮＲ２と、インバータＩＶ１とを含む。
【００５０】
なお、ＲＳフリップフロップ回路８の回路素子は、高耐圧ＭＯＳトランジスタで構成される。
【００５１】
ＮＯＲ回路ＮＲ１は、セット信号（第３パルス信号）と、ＮＯＲ回路ＮＲ２の出力信号とを受けて、そのＮＯＲ論理演算結果を出力する。インバータＩＶ１は、ＮＯＲ回路ＮＲ１の反転信号を出力信号Ｑとして出力する。
【００５２】
ＮＯＲ回路ＮＲ２は、ＮＯＲ回路ＮＲ１の出力信号と、リセット信号（第４パルス信号）とを受けて、そのＮＯＲ論理演算結果を出力する。
【００５３】
ＲＳフリップフロップ回路８は、セット信号（第３パルス信号（「Ｈ」レベル））が入力されると、出力信号Ｑを「Ｈ」レベルに設定する。
【００５４】
ＲＳフリップフロップ回路８は、リセット信号（第４パルス信号（「Ｈ」レベル））が入力されると、出力信号Ｑを「Ｌ」レベルに設定する。
【００５５】
ＲＳフリップフロップ回路８は、セット信号（第１パルス信号）およびリセット信号（第２パルス信号）がともに「Ｌ」レベルの場合には、状態を保持する。
【００５６】
図５は、実施形態１におけるレベル変換部１０の構成について説明する図である。
図５を参照して、レベル変換部１０は、高耐圧ＮチャネルＭＯＳトランジスタＮ１＃と、低耐圧ＰチャネルＭＯＳトランジスタＰ２＃と、低耐圧ＮチャネルＭＯＳトランジスタＮ２＃と、負荷抵抗素子Ｒ２とを含む。
【００５７】
高耐圧ＮチャネルＭＯＳトランジスタＮ１＃と負荷抵抗素子Ｒ２とでＮＭＯＳインバータを構成する。低耐圧ＮチャネルＭＯＳトランジスタＮ２＃と、低耐圧ＰチャネルＭＯＳトランジスタＰ２＃とでＣＭＯＳインバータを構成する。
【００５８】
電源電圧Ｖｄｄと内部ノードＮｄ１との間に負荷抵抗素子Ｒ２が接続される。内部ノードＮｄ１と接地電圧ＶＳＳとの間に高耐圧ＮチャネルＭＯＳトランジスタＮ１＃が接続され、ゲートに出力信号（Ｖｄｄ２系（第２の電圧））を受ける。
【００５９】
低耐圧ＰチャネルＭＯＳトランジスタＰ２＃は、電源電圧Ｖｄｄと出力ノードとの間に設けられ、そのゲートは内部ノードＮｄ１と接続される。
【００６０】
低耐圧ＮチャネルＭＯＳトランジスタＮ２＃は、出力ノードと接地電圧ＶＳＳとの間に設けられ、そのゲートは内部ノードＮｄ１と接続される。
【００６１】
出力信号（Ｖｄｄ２系（第２の電圧））が「Ｌ」レベルの場合、高耐圧ＮチャネルＭＯＳトランジスタＮ１＃はオフしている。したがって、内部ノードＮｄ１の電位は、負荷抵抗素子Ｒ２により、電源電圧Ｖｄｄに保持される。したがって、内部ノードＮｄ１を入力とする低耐圧ＰチャネルＭＯＳトランジスタＰ２＃はオフしており、低耐圧ＮチャネルＭＯＳトランジスタＮ２＃はオンしている。結果として、出力信号（Ｖｄｄ２系（第２の電圧））が「Ｌ」レベルの場合には、出力信号（Ｖｄｄ系（第１の電圧））は、入力信号と同じ「Ｌ」レベル（接地電圧Ｖｓｓ）に設定されている。
【００６２】
出力信号（Ｖｄｄ２系（第２の電圧））が「Ｈ」レベルの場合に、高耐圧ＮチャネルＭＯＳトランジスタＮ１＃がオンする。これに伴い、内部ノードＮｄ１が「Ｌ」レベルに遷移する。そして、低耐圧ＰチャネルＭＯＳトランジスタＰ２＃がオンし、出力信号がＶｄｄ系（第１の電圧）の「Ｈ」レベルに設定される。これにより出力信号は、Ｖｄｄ２系（第２の電圧）からＶｄｄ系（第１の電圧）にレベル変換される。
【００６３】
図６は、実施形態１におけるレベルシフト回路１の動作を説明するタイミングチャート図である。
【００６４】
図６に示されるように、時刻Ｔ１において、入力信号が「Ｌ」レベルから「Ｈ」レベルに遷移する。
【００６５】
時刻Ｔ２において、ＸＯＲゲート１２は、入力信号（「Ｈ」レベル）と、出力信号Ｑ（「Ｌ」レベル）との排他的論理和演算結果として「Ｈ」レベルを出力する。
【００６６】
したがって、ＡＮＤ回路ＡＮ１は、第１パルス信号（「Ｈ」レベル）を出力する。すなわち、パルス信号生成部２は、Ｖｄｄ系（第１の電圧）の第１パルス信号を出力する。
【００６７】
時刻Ｔ３において、レベル変換部４は、Ｖｄｄ系（第１の電圧）の第１パルス信号に従い、Ｖｄｄ２系（第２の電圧）の第３パルス信号を出力する。
【００６８】
時刻Ｔ４において、ＲＳフリップフロップ回路８は、セット信号（第３パルス信号）に従い出力信号Ｑを「Ｈ」レベルに設定する。
【００６９】
時刻Ｔ４＃において、ＸＯＲゲート１２は、入力信号（「Ｈ」レベル）と、出力信号Ｑ（「Ｈ」レベル）との排他的論理和演算結果として「Ｌ」レベルを出力する。これに伴いＡＮＤ回路ＡＮ１は、第１パルス信号を「Ｌ」レベルに設定する。そして、第３パルス信号も「Ｌ」レベルに設定される。
【００７０】
レベルシフト回路１は、この一連の動作に従って、入力信号が「Ｌ」レベルから「Ｈ」レベルに遷移した際の出力信号を「Ｌ」レベルから「Ｈ」レベルに変換するレベル変換動作を完了する。
【００７１】
時刻Ｔ５において、入力信号が「Ｈ」レベルから「Ｌ」レベルに遷移する。
時刻Ｔ６において、ＸＯＲゲート１２は、入力信号（「Ｌ」レベル）と、出力信号Ｑ（「Ｈ」レベル）との排他的論理和演算結果として「Ｈ」レベルを出力する。
【００７２】
したがって、ＡＮＤ回路ＡＮ２は、第２パルス信号（「Ｈ」レベル）を出力する。すなわち、パルス信号生成部２は、Ｖｄｄ系（第１の電圧）の第２パルス信号を出力する。
【００７３】
時刻Ｔ７において、レベル変換部６は、Ｖｄｄ系（第１の電圧）の第２パルス信号に従い、Ｖｄｄ２系（第２の電圧）の第４パルス信号を出力する。
【００７４】
時刻Ｔ８において、ＲＳフリップフロップ回路８は、リセット信号（第４パルス信号）に従い出力信号Ｑを「Ｌ」レベルに設定する。
【００７５】
時刻Ｔ８＃において、ＸＯＲゲート１２は、入力信号（「Ｌ」レベル）と、出力信号Ｑ（「Ｌ」レベル）との排他的論理和演算結果として「Ｌ」レベルを出力する。これに伴いＡＮＤ回路ＡＮ２は、第２パルス信号を「Ｌ」レベルに設定する。そして、第４パルス信号も「Ｌ」レベルに設定される。
【００７６】
レベルシフト回路１は、この一連の動作に従って、入力信号が「Ｈ」レベルから「Ｌ」レベルに遷移した際の出力信号を「Ｈ」レベルから「Ｌ」レベルに変換するレベル変換動作を完了する。
【００７７】
以上のように、実施形態１におけるレベルシフト回路１において、パルス信号生成部２は、レベル変換が達成された時点でパルス信号の生成を停止する。
【００７８】
従来方式では、ＲＳフリップフロップ回路に入力されるセット信号／リセット信号のパルス幅が長くなる動作条件下において、データレートを上げすぎると、セット信号とリセット信号とがオーバーラップして、ＲＳフリップフロップ回路が誤動作する可能性がある。
【００７９】
一方で、実施形態１におけるレベルシフト回路１において、ＸＯＲゲート１２は、適切なタイミングで出力信号を「Ｌ」レベルに遷移させるため、セット信号とリセット信号とがオーバーラップし難くなり、データレートを上げることが可能である。
【００８０】
実施形態１におけるレベルシフト回路１は、温度や電源電圧等の動作環境変動に伴いレベル変換に必要なパルス幅が変動したとしても、これに適応して必要最低限なパルス信号が自動的に生成される。このために、安定なレベル変換を実現しながら、低消費電流性や高速動作性を同時に満足することが可能となる。
【００８１】
また、ノイズやソフトエラーなどで、ＲＳフリップフロップ回路のラッチデータが反転した場合、パルス信号生成部２は、入出力データの不一致状態が検知されると新たにパルス信号を生成するため、レベル変換部４，６で再度レベル変換が行われ、ＲＳフリップフロップ回路に正しいデータが再設定される。
【００８２】
（実施形態１の変形例）
上記の実施形態１のレベル変換部４においては、高耐圧ＮチャネルＭＯＳトランジスタのしきい値電圧付近まで電源電圧Ｖｄｄが下がった場合、高耐圧ＮチャネルＭＯＳトランジスタＮ１のオン抵抗が増加するため、変換時間が増加するだけでなくレベル変換されない可能性がある。
【００８３】
具体的には、前段の高耐圧ＮチャネルＭＯＳトランジスタＮ１のインバータ部において、負荷抵抗素子Ｒ１の抵抗値と同等レベルまで高耐圧ＮチャネルＭＯＳトランジスタＮ１のオン抵抗が高くなると、ＮチャネルＭＯＳトランジスタＮ１のインバータ部の出力の「Ｌ」レベルが下がらず、次段のＣＭＯＳインバータの論理しきい値に達しない。そのため、レベル変換部４において「Ｈ」レベルを出力できない、あるいは「Ｌ」レベルのみが出力される。
【００８４】
上記問題を解決するために負荷抵抗素子Ｒ１の抵抗値を高く設定するとレベル変換部４において「Ｌ」レベルに遷移する際の遅延時間が増加することに起因して、データレートが低下するなどの問題が発生する。
【００８５】
図７は、実施形態１の変形例におけるレベル変換部４＃の構成について説明する図である。
【００８６】
図７を参照して、実施形態１の変形例におけるレベル変換部４＃は、レベル変換部４と置換可能に設けられる。レベル変換部６と置換可能に設けられるレベル変換部６＃についても同様である。
【００８７】
レベル変換部４＃は、高耐圧ＰチャネルＭＯＳトランジスタＰ３，Ｐ４と、高耐圧ＮチャネルＭＯＳトランジスタＮ３，Ｎ４と、低耐圧ＭＯＳトランジスタで形成されるインバータＩＶ３とを含む。
【００８８】
高耐圧ＰチャネルＭＯＳトランジスタＰ３，Ｐ４とでカレントミラー回路を構成する。
高耐圧ＰチャネルＭＯＳトランジスタＰ４は、電源電圧Ｖｄｄ２と、出力ノードとの間に設けられ、そのゲートは、高耐圧ＰチャネルＭＯＳトランジスタＰ３のゲートと接続される。
【００８９】
高耐圧ＮチャネルＭＯＳトランジスタＮ４は、出力ノードと接地電圧ＶＳＳとの間に設けられ、そのゲートは、第１パルス信号（Ｖｄｄ系）のインバータＩＶ３を介して反転信号を受ける。
【００９０】
高耐圧ＰチャネルＭＯＳトランジスタＰ３は、電源電圧Ｖｄｄ２と高耐圧ＮチャネルＭＯＳトランジスタＮ３との間に設けられ、そのゲートは、ドレインと接続される。
【００９１】
高耐圧ＮチャネルＭＯＳトランジスタＮ３は、高耐圧ＰチャネルＭＯＳトランジスタＰ３と接地電圧ＶＳＳとの間に設けられ、そのゲートは第１パルス信号（Ｖｄｄ系）を受ける。
【００９２】
第１パルス信号（Ｖｄｄ系）が「Ｈ」レベルの場合に、高耐圧ＮチャネルＭＯＳトランジスタＮ３がオンする。一方、高耐圧ＮチャネルＭＯＳトランジスタＮ４はオフする。
【００９３】
これに伴い、高耐圧ＰチャネルＭＯＳトランジスタＰ３および高耐圧ＮチャネルＭＯＳトランジスタＮ３に電流が流れる。カレントミラー回路により高耐圧ＰチャネルＭＯＳトランジスタＰ４にも電流が流れて、出力信号の第３パルス信号が電源電圧Ｖｄｄ２系の「Ｈ」レベルに設定される。これによりＶｄｄ系の第１パルス信号は、Ｖｄｄ２系の第３パルス信号にレベル変換される。
【００９４】
レベル変換部６＃についても同様である。Ｖｄｄ系の第２パルス信号は、Ｖｄｄ２系の第４パルス信号にレベル変換される。
【００９５】
レベル変換部４＃は、レベル変換部４と比較して前段のインバータ部のプルアップ素子である負荷抵抗素子Ｒ１を、ダイオード接続したＰチャネルＭＯＳトランジスタＰ３に変更した構成である。
【００９６】
これにより、第１パルス信号が「Ｈ」レベルの場合に、ＰチャネルＭＯＳトランジスタＰ３のゲート電位は、電源電圧Ｖｄｄ２−｜Ｖｔｈ＿Ｐ３｜となる。Ｖｔｈ＿Ｐ３は、ＰチャネルＭＯＳトランジスタＰ３の閾値電圧である。
【００９７】
後段のＣＭＯＳインバータのＮチャネルＭＯＳトランジスタＮ３に入力信号の反転を入力し、ＮチャネルＭＯＳトランジスタＮ３をオフさせることで、後段のＣＭＯＳインバータの論理しきい値は、Ｖｄｄ２−｜Ｖｔｈ＿Ｐ３｜以上に高く設定される。
【００９８】
これにより、電源Ｖｄｄのレベルによらず、前段のインバータ部の出力電位が、後段のＣＭＯＳインバータの論理しきい値を下回ることとなる。これにより、後段のＣＭＯＳインバータにおいて、安定的に電源電圧Ｖｄｄ２の第３パルス信号の「Ｈ」レベルを出力することが可能となる。
【００９９】
また、上述のとおり、レベル変換部４では「Ｌ」レベルの立ち下げ速度が悪化する可能性があるが、レベル変換部４＃では、第１パルス信号が「Ｌ」レベルの場合には、ＮチャネルＭＯＳトランジスタＮ４がオンするため、第３パルス信号の「Ｌ」レベルの立ち下げ動作が高速に行われる。
【０１００】
（実施形態２）
実施形態２においては、ＲＳフリップフロップ回路におけるメタステーブル状態に対処する方式について説明する。
【０１０１】
メタステーブル状態とは、ラッチノードが接地電圧ＶＳＳや電源電圧Ｖｄｄ２ではなく、その中間電位で安定する状態を示す。入力信号のデータ遷移が発生すれば、ＲＳフリップフロップ回路にセット信号もしくはリセット信号が入力されるために、メタステーブル状態から抜け出すことは可能であるが、それまでの間、ＲＳフリップフロップ回路内において貫通電流が発生する可能性がある。
【０１０２】
また、ＲＳフリップフロップ回路におけるラッチだけでなく、ＲＳフリップフロップ回路からパルス信号生成部２までの経路が存在する。回路構成によっては、メタステーブル状態ではない安定点となり、入力信号が遷移したとしても抜け出すことができなくなる可能性もある。
【０１０３】
図８は、実施形態２におけるレベルシフト回路１＃の構成を説明する図である。
図８を参照して、レベルシフト回路１＃は、レベルシフト回路１と比較して、パルス信号生成部２をパルス信号生成部２＃に置換し、ＲＳフリップフロップ回路（ＲＳ−ＦＦ）８をＲＳフリップフロップ回路８＃に置換した点が異なる。その他の構成については同様であるので、その詳細な説明については繰り返さない。
【０１０４】
パルス信号生成部２＃は、入力信号（Ｖｄｄ系）と、第１の出力信号（Ｖｄｄ２系）と、第２の出力信号（Ｖｄｄ２系）との一致比較結果に基づいてパルス信号（Ｖｄｄ系）を出力する。
【０１０５】
具体的には、パルス信号生成部２＃は、実施形態１におけるパルス信号生成部２と同様に、入力信号と第１の出力信号との一致比較結果に基づいてレベル変換部４，６に対してそれぞれ第１および第２パルス信号を出力する。さらに、パルス信号生成部２＃は、第２の出力信号の状態（「Ｈ」レベル）に基づいて、レベル変換部４，６に対して第１パルス信号あるいは第２パルス信号を出力する。
【０１０６】
本例においては、レベル変換部４，６は、第１パルス信号および第２パルス信号の電圧レベルを変換して第３パルス信号および第４パルス信号を出力する。
【０１０７】
具体的には、レベル変換部４は、Ｖｄｄ系の第１パルス信号をＶｄｄ２系の第３パルス信号に変換して出力する。
【０１０８】
レベル変換部６は、Ｖｄｄ系の第２パルス信号をＶｄｄ２系の第４パルス信号に変換して出力する。
【０１０９】
ＲＳフリップフロップ回路８は、第３パルス信号をセット信号、第４パルス信号をリセット信号として第１の出力信号（Ｖｄｄ２系）を出力する。また、本例においては、第２の出力信号（Ｖｄｄ２系）を出力する。
【０１１０】
第１および第２の出力信号（Ｖｄｄ２系）は、フィードバック経路を介してパルス信号生成部２に入力される。
【０１１１】
図９は、実施形態２におけるＲＳフリップフロップ回路８＃の構成について説明する図である。
【０１１２】
ＲＳフリップフロップ回路８＃は、ＲＳフリップフロップ回路８と比較してメタステーブル状態を第２の出力信号（不定検知信号）として出力する点が異なる。
【０１１３】
図９を参照して、ＲＳフリップフロップ回路８＃は、ＲＳフリップフロップ回路８と比較してインバータＩＶ５と、ＡＮＤ回路ＡＮ３をさらに含む点で異なる。
【０１１４】
インバータＩＶ５は、ＮＯＲ回路ＮＲ２の出力信号を反転してＡＮＤ回路ＡＮ３に出力する。
【０１１５】
ＡＮＤ回路ＡＮ３は、インバータＩＶ１と、インバータＩＶ５とのＡＮＤ論理演算結果を不定検知信号Ｚ（Ｖｄｄ２系）として出力する。
【０１１６】
本例においては、ＲＳフリップフロップ回路８＃のラッチノードが中間電位である場合には、「Ｈ」レベルを出力するようにインバータＩＶ１，ＩＶ５のしきい値を調整する。
【０１１７】
具体的には、インバータＩＶ１，ＩＶ５のしきい値の調整として、インバータＩＶ１，ＩＶ５の論理しきい値をＮＯＲ回路ＮＲ１，ＮＲ２の論理しきい値よりも低くなるように設定する。ＮＯＲ回路ＮＲ１，ＮＲ２の論理しきい値によってメタステーブル状態のラッチノードの中間電位は設定されるからである。
【０１１８】
ＲＳフリップフロップ回路８＃は、正常時にはＮＯＲ回路ＮＲ１，ＮＲ２は一方が「Ｈ」レベル、他方が「Ｌ」レベルを出力する。
【０１１９】
したがって、ＡＮＤ回路ＡＮ３は、「Ｈ」レベルの不定検知信号Ｚを出力することはない。
【０１２０】
一方で、メタステーブル状態の場合には、ラッチノードが中間電位に維持される。これにより、インバータＩＶ１，ＩＶ５は、共に「Ｈ」レベルを出力する。したがって、ＡＮＤ回路ＡＮ３は、「Ｈ」レベルの不定検知信号Ｚを出力する。
【０１２１】
なお、本例においては、メタステーブル状態の場合には、インバータＩＶ１およびＩＶ５がともに「Ｈ」レベルを出力する場合について説明するが、特に当該構成に限定されない。インバータＩＶ１，ＩＶ５のしきい値を調整することにより、メタステーブル状態の場合にインバータＩＶ１，ＩＶ５がともに「Ｌ」レベルを出力することにより、不定検知信号Ｚが「Ｈ」レベルとなるように設計することも可能である。
【０１２２】
図１０は、実施形態２におけるパルス信号生成部２＃について説明する図である。
図１０を参照して、パルス信号生成部２＃は、図２で説明したパルス信号生成部２と比較して、レベル変換部１４と、ＯＲ回路ＯＲ１をさらに含む点で異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
【０１２３】
レベル変換部１４は、不定検知信号Ｚの電圧レベルを変換する。
具体的には、レベル変換部１４は、Ｖｄｄ２系の不定検知信号ＺをＶｄｄ系に変換する。
【０１２４】
ＯＲ回路ＯＲ１は、ＸＯＲゲート１２の排他的論理和演算結果と、レベル変換部１４の出力信号とのＯＲ論理演算結果をＡＮＤ回路ＡＮ１，ＡＮ２にそれぞれ出力する。
【０１２５】
したがって、不定検知信号Ｚ（「Ｈ」レベル）が入力された場合には、ＡＮＤ回路ＡＮ１，ＡＮ２から第１パルス信号あるいは第２パルス信号が出力される。
【０１２６】
不定検知信号Ｚ（「Ｈ」レベル）が出力される場合には、ＲＳフリップフロップ回路８＃のラッチノードは、中間電位に維持されている。この場合、インバータＩＶ１，ＩＶ５はともに「Ｈ」レベルを出力する。
【０１２７】
この状態において、ＲＳフリップフロップ回路８＃に対してセット信号あるいはリセット信号が入力されると、ＮＯＲ回路ＮＲ１，ＮＲ２の出力信号の一方は、「Ｌ」レベル、他方は「Ｈ」レベルに遷移する。これにより、ＲＳフリップフロップ回路８＃の出力信号Ｑおよび不定検知信号Ｚは再設定される。
【０１２８】
したがって、ＲＳフリップフロップ回路８＃のラッチデータの不定状態を解消することが可能である。
【０１２９】
図１１は、実施形態２におけるレベルシフト回路１＃の動作を説明するタイミングチャート図である。
【０１３０】
図１１に示されるように、時刻Ｔ１０において、ＲＳフリップフロップ回路８＃のラッチノードが中間電位に維持されて不定検知信号Ｚ（「Ｈ」レベル）を出力した場合が示されている。すなわち、メタステーブル状態の場合が示されている。
【０１３１】
次に、当該不定検知信号Ｚがパルス信号生成部２＃にフィードバック経路を介して入力される。
【０１３２】
時刻Ｔ１１において、ＯＲ回路ＯＲ１は、不定検知信号Ｚに従って「Ｈ」レベルのＯＲ論理演算結果をＡＮＤ回路ＡＮ１，ＡＮ２にそれぞれ出力する。
【０１３３】
時刻Ｔ１２において、ＡＮＤ回路ＡＮ１は、「Ｈ」レベルの入力信号と、「Ｈ」レベルのＯＲ回路ＯＲ１の出力信号（ＯＲ論理演算結果）に従って第１パルス信号（「Ｈ」レベル）を出力する。
【０１３４】
すなわち、パルス信号生成部２は、Ｖｄｄ系の第１パルス信号を出力する。
時刻Ｔ１３において、レベル変換部４は、Ｖｄｄ系の第１パルス信号に従い、Ｖｄｄ２系の第３パルス信号を出力する。
【０１３５】
次に、時刻Ｔ１３において、ＲＳフリップフロップ回路８は、セット信号（第３パルス信号）に従い出力信号Ｑを「Ｈ」レベルに設定する。
【０１３６】
この場合、ラッチノードが中間電位ではなく、電源電圧Ｖｄｄ２と、接地電圧ＶＳＳとに設定されている。
【０１３７】
以上のように、メタステーブル状態が検知されると、入力信号の値に従い、必ずセット信号あるいはリセット信号がＲＳフリップフロップ回路８＃に入力されることから、メタステーブル状態から抜け出すことが可能であり、貫通電流の消費期間を短縮することが可能である。
【０１３８】
（実施形態２の変形例１）
図１２は、実施形態２の変形例１におけるレベルシフト回路１Ａの構成を説明する図である。
【０１３９】
図１２を参照して、レベルシフト回路１Ａは、レベルシフト回路１と比較して、ＲＳフリップフロップ回路８＃をＲＳフリップフロップ回路９に置換し、パルス信号生成部２をパルス信号生成部３に置換した点が異なる。その他の構成については、レベルシフト回路１と同様であるので、その詳細な説明については繰り返さない。
【０１４０】
パルス信号生成部３は、入力信号（Ｖｄｄ系）と、第１の出力信号（Ｖｄｄ２系）と、第３の出力信号（Ｖｄｄ２系）との一致比較結果に基づいてパルス信号（Ｖｄｄ系）を出力する。具体的には、パルス信号生成部２＃は、レベル変換部４に第１パルス信号を出力する。パルス信号生成部２は、レベル変換部６に第２パルス信号を出力する。本例においては、レベル変換部４，６は、第１パルス信号および第２パルス信号の電圧レベルを変換して第３パルス信号および第４パルス信号を出力する。
【０１４１】
具体的には、レベル変換部４は、Ｖｄｄ系の第１パルス信号をＶｄｄ２系の第３パルス信号に変換して出力する。
【０１４２】
レベル変換部６は、Ｖｄｄ系の第２パルス信号をＶｄｄ２系の第４パルス信号に変換して出力する。
【０１４３】
ＲＳフリップフロップ回路９は、第３パルス信号をセット信号、第４パルス信号をリセット信号として第１の出力信号（Ｖｄｄ２系）を出力する。また、本例においては、第３の出力信号（Ｖｄｄ２系）を出力する。
【０１４４】
第１および第３の出力信号（Ｖｄｄ２系）は、フィードバック経路を介してパルス信号生成部３に入力される。
【０１４５】
図１３は、実施形態２の変形例１におけるＲＳフリップフロップ回路９の構成について説明する図である。
【０１４６】
図１３を参照して、ＲＳフリップフロップ回路９は、図９に示したＲＳフリップフロップ回路８＃と比較してＡＮＤ回路ＡＮ３を除いた点が異なる。その他の構成については、ＲＳフリップフロップ回路８＃と同様であるので、その詳細な説明については繰り返さない。
【０１４７】
インバータＩＶ１の出力信号Ｑと、インバータＩＶ５の反転出力信号ＱＢとがパルス信号生成部３に入力される。反転出力信号ＱＢは、通常時にラッチデータに従って出力信号Ｑの反転信号として出力される。
【０１４８】
メタステーブル状態の場合には、出力信号Ｑと、反転出力信号ＱＢとがともに「Ｈ」レベルの出力信号として、パルス信号生成部３に入力される。
【０１４９】
図１４は、実施形態２の変形例１におけるパルス信号生成部３について説明する図である。
【０１５０】
図１４を参照して、実施形態２の変形例１におけるパルス信号生成部３は、パルス信号生成部２＃と比較して、ＡＮＤ回路ＡＮ４をさらに含む点で異なる。その他の構成については同様であるので、その詳細な説明については繰り返さない。
【０１５１】
ＡＮＤ回路ＡＮ４は、レベル変換部１０の出力信号と、レベル変換部１４の出力信号とのＡＮＤ論理演算結果をＯＲ回路ＯＲ１に出力する。
【０１５２】
すなわち、ＲＳフリップフロップ回路８＃で設けられたＡＮＤ回路ＡＮ３を削除して、パルス信号生成部３にＡＮＤ回路ＡＮ４を追加した構成である。
【０１５３】
ＡＮＤ回路ＡＮ３は、面積の大きい高耐圧トランジスタで構成されるが、ＡＮＤ回路ＡＮ４は、面積の小さい低耐圧トランジスタで構成される。
【０１５４】
したがって、ＡＮＤ回路の配置を変更することにより、全体としてレベルシフト回路の面積を小さくすることが可能である。
【０１５５】
（実施形態２の変形例２）
図１５は、実施形態２の変形例２におけるパルス信号生成部３Ａについて説明する図である。
【０１５６】
図１５を参照して、実施形態２の変形例２におけるパルス信号生成部３Ａは、パルス信号生成部３と比較して、ＸＯＲゲート１２と、ＡＮＤ回路ＡＮ４を削除して、ＡＮＤ回路ＡＮ５，ＡＮ６と、インバータＩＶ３とを設けた点が異なる。その他の構成については、パルス信号生成部３と同様であるのでその詳細な説明については繰り返さない。
【０１５７】
ＡＮＤ回路ＡＮ５，ＡＮ６およびインバータＩＶ３は、面積の小さい低耐圧トランジスタで構成される。
【０１５８】
ＡＮＤ回路ＡＮ６は、入力信号と、レベル変換部１４の出力信号とのＡＮＤ論理演算結果をＯＲ回路ＯＲ１に出力する。
【０１５９】
ＡＮＤ回路ＡＮ５は、インバータＩＶ３を介する入力信号の反転信号と、レベル変換部１０の出力信号とのＡＮＤ論理演算結果をＯＲ回路ＯＲ１に出力する。
【０１６０】
ＯＲ回路ＯＲ１は、ＡＮＤ回路ＡＮ５の出力信号と、ＡＮＤ回路ＡＮ６の出力信号とのＯＲ論理演算結果をＡＮＤ回路ＡＮ１，ＡＮ２にそれぞれ出力する。
【０１６１】
入力信号が「Ｌ」レベルから「Ｈ」レベルの立ち上がりに際して、ＲＳフリップフロップ回路９の出力信号Ｑは、初期状態において「Ｌ」レベルである。ＲＳフリップフロップ回路９の反転出力信号ＱＢは、初期状態において「Ｈ」レベルである。出力信号Ｑおよび反転出力信号ＱＢは、パルス信号生成部３Ａにフィードバック経路を介して入力される。
【０１６２】
したがって、パルス信号生成部３ＡのＡＮＤ回路ＡＮ６は、入力信号が「Ｌ」レベルから「Ｈ」レベルの立ち上がりに際して、「Ｈ」レベルを出力する。
【０１６３】
ＯＲ回路ＯＲ１は、ＡＮＤ回路ＡＮ６の出力信号に従ってＡＮＤ回路ＡＮ１，ＡＮ２に出力する。ＡＮＤ回路ＡＮ１は、ＯＲ回路ＯＲ１が「Ｈ」レベルを出力するため「Ｈ」レベルの第１パルス信号を出力する。
【０１６４】
ＲＳフリップフロップ回路９は、セット信号（第１パルス信号（「Ｈ」レベル）に従って出力信号Ｑを「Ｈ」レベルに設定する。また、ＲＳフリップフロップ回路９は、反転出力信号ＱＢを「Ｌ」レベルに設定する。
【０１６５】
出力信号Ｑおよび反転出力信号ＱＢは、パルス信号生成部３Ａにフィードバック経路を介して入力される。
【０１６６】
パルス信号生成部３Ａにおいて、出力信号Ｑ（「Ｈ」レベル）および反転出力信号ＱＢ（「Ｌ」レベル）の入力に従ってＡＮＤ回路ＡＮ５，ＡＮ６は、ともに「Ｌ」レベルを出力する。ＯＲ回路ＯＲ１は、ＡＮＤ回路ＡＮ１，ＡＮ２に「Ｌ」レベルを出力する。ＡＮＤ回路ＡＮ１は、ＯＲ回路ＯＲ１からの「Ｌ」レベルの入力に従って、第１パルス信号を「Ｌ」レベルに設定する。これにより、第３パルス信号も「Ｌ」レベルに設定される。
【０１６７】
この一連の動作に従って、入力信号が「Ｌ」レベルから「Ｈ」レベルに遷移した際の出力信号を「Ｌ」レベルから「Ｈ」レベルに変換するレベル変換動作が完了する。
【０１６８】
入力信号が「Ｈ」レベルから「Ｌ」レベルの立ち下がりに際して、パルス信号生成部３ＡのＡＮＤ回路ＡＮ５は、インバータＩＶ３を介する入力信号の反転信号と、レベル変換部１０の「Ｈ」レベルの出力信号との一致比較結果に基づいて「Ｈ」レベルを出力する。
【０１６９】
ＯＲ回路ＯＲ１は、ＡＮＤ回路ＡＮ５の出力信号に従ってＡＮＤ回路ＡＮ１，ＡＮ２に出力する。ＡＮＤ回路ＡＮ２は、ＯＲ回路ＯＲ１が「Ｈ」レベルを出力するため「Ｈ」レベルの第２パルス信号を出力する。
【０１７０】
ＲＳフリップフロップ回路９は、リセット信号（第４パルス信号（「Ｈ」レベル））に従って、出力信号Ｑを「Ｌ」レベルに設定する。また、ＲＳフリップフロップ回路９は、反転出力信号ＱＢを「Ｈ」レベルに設定する。
【０１７１】
パルス信号生成部３Ａにおいて、出力信号Ｑ（「Ｌ」レベル）および反転出力信号ＱＢ（「Ｈ」レベル）の入力に従ってＡＮＤ回路ＡＮ５，ＡＮ６は、ともに「Ｌ」レベルを出力する。ＯＲ回路ＯＲ１は、ＡＮＤ回路ＡＮ１，ＡＮ２に「Ｌ」レベルを出力する。ＡＮＤ回路ＡＮ２は、ＯＲ回路ＯＲ１からの「Ｌ」レベルの入力に従って、第２パルス信号を「Ｌ」レベルに設定する。これにより、第４パルス信号も「Ｌ」レベルに設定される。
【０１７２】
この一連の動作に従って、入力信号が「Ｈ」レベルから「Ｌ」レベルに遷移した際の出力信号を「Ｈ」レベルから「Ｌ」レベルに変換するレベル変換動作が完了する。
【０１７３】
一方で、メタステーブル状態においては、ＲＳフリップフロップ回路９は、出力信号Ｑおよび反転出力信号ＱＢとしてともに「Ｈ」レベルを出力する。
【０１７４】
この場合において、パルス信号生成部３ＡのＡＮＤ回路ＡＮ５，ＡＮ６は、入力信号と、入力信号の反転信号を受ける。したがって、ＡＮＤ回路ＡＮ５，ＡＮ６の一方は、「Ｈ」レベルの出力信号を出力する。
【０１７５】
ＯＲ回路ＯＲ１は、「Ｈ」レベルの出力信号をＡＮＤ回路ＡＮ１，ＡＮ２にそれぞれ出力する。
【０１７６】
したがって、メタステーブル状態の場合には、第１パルス信号あるいは第２パルス信号が生成される。
【０１７７】
ＲＳフリップフロップ回路９に対してセット信号あるいはリセット信号が入力されるためＲＳフリップフロップ回路９の出力信号は再設定される。
【０１７８】
これにより、メタステーブル状態を解消することが可能である。
当該構成により、ＸＯＲゲートの代わりにＡＮＤ回路と、インバータとで回路構成が可能となるため部品点数を減らして面積を小面積にすることが可能である。
【０１７９】
（実施形態２の変形例３）
図１６は、実施形態２の変形例３におけるパルス信号生成部３Ｂについて説明する図である。
【０１８０】
図１６を参照して、実施形態２の変形例３におけるパルス信号生成部３Ｂは、パルス信号生成部３Ａと比較して、レベル変換部１０，１４と、ＡＮＤ回路ＡＮ５，ＡＮ６と、ＯＲ回路ＯＲ１と、インバータＩＶ３とを削除して、インバータＩＶ４〜ＩＶ７と、ＮチャネルＭＯＳトランジスタＮ５，Ｎ６とを設けた点が異なる。その他の構成については、パルス信号生成部３Ａと同様であるので、その詳細な説明については繰り返さない。
【０１８１】
インバータＩＶ４〜ＩＶ７は、面積の小さい低耐圧トランジスタで構成される。ＮチャネルＭＯＳトランジスタＮ５，Ｎ６は、高耐圧トランジスタで構成される。
【０１８２】
ＮチャネルＭＯＳトランジスタＮ５のソースは、インバータＩＶ５と接続され、ドレインは、ノードＮｄ２と接続される。ＮチャネルＭＯＳトランジスタＮ５のゲートは、出力信号Ｑを受ける。
【０１８３】
ＮチャネルＭＯＳトランジスタＮ６のソースは、インバータＩＶ４と接続され、ドレインは、ノードＮｄ２と接続される。ＮチャネルＭＯＳトランジスタＮ６のゲートは、反転出力信号ＱＢを受ける。ＮチャネルＭＯＳトランジスタＮ５とＮチャネルＭＯＳトランジスタＮ６とは、並列にノードＮｄ２に接続される。
【０１８４】
インバータＩＶ７は、ノードＮｄ２に伝達された信号を反転してＡＮＤ回路ＡＮ１，ＡＮ２にそれぞれ出力する。
【０１８５】
インバータＩＶ６は、入力信号を反転してインバータＩＶ５に出力する。
ＮチャネルＭＯＳトランジスタＮ５，Ｎ６は、インバータＩＶ４の出力信号あるいはインバータＩＶ５の出力信号の少なくとも一方を選択して出力するセレクタとして機能する。
【０１８６】
入力信号が「Ｌ」レベルから「Ｈ」レベルの立ち上がりに際して、ＲＳフリップフロップ回路９の出力信号Ｑは、初期状態において「Ｌ」レベルである。また、ＲＳフリップフロップ回路９の反転出力信号ＱＢは、初期状態において「Ｈ」レベルである。
【０１８７】
出力信号Ｑおよび反転出力信号ＱＢは、パルス信号生成部３Ａにフィードバック経路を介して入力される。
【０１８８】
したがって、パルス信号生成部３ＢのＮチャネルＭＯＳトランジスタＮ５はオフしており、ＮチャネルＭＯＳトランジスタＮ６はオンしている。
【０１８９】
それゆえ、インバータＩＶ４の出力信号がノードＮｄ２に伝達される。この場合、「Ｌ」レベルに設定される。これに伴い、インバータＩＶ７は、「Ｈ」レベルを出力する。
【０１９０】
ＡＮＤ回路ＡＮ１は、インバータＩＶ７が「Ｈ」レベルを出力するため「Ｈ」レベルの第１パルス信号を出力する。
【０１９１】
ＲＳフリップフロップ回路９は、セット信号（第３パルス信号（「Ｈ」レベル））に従って出力信号Ｑを「Ｈ」レベルに設定する。また、ＲＳフリップフロップ回路９は、反転出力信号ＱＢを「Ｌ」レベルに設定する。
【０１９２】
出力信号Ｑおよび反転出力信号ＱＢは、パルス信号生成部３Ｂにフィードバック経路を介して入力される。
【０１９３】
そして、パルス信号生成部３ＢのＮチャネルＭＯＳトランジスタＮ５がオンし、ＮチャネルＭＯＳトランジスタＮ６がオフする。
【０１９４】
これにより、インバータＩＶ５の出力信号（「Ｈ」レベル）がノードＮｄ２に伝達される。したがって、インバータＩＶ７は、「Ｌ」レベルを出力する。ＡＮＤ回路ＡＮ１は、インバータＩＶ７からの「Ｌ」レベルの入力に従って、第１パルス信号を「Ｌ」レベルに設定する。これにより、第３パルス信号も「Ｌ」レベルに設定される。
【０１９５】
この一連の動作に従って、入力信号が「Ｌ」レベルから「Ｈ」レベルに遷移した際の出力信号を「Ｌ」レベルから「Ｈ」レベルに変換するレベル変換動作が完了する。
【０１９６】
次に、入力信号が「Ｈ」レベルから「Ｌ」レベルの立ち下がりに際して、パルス信号生成部３ＢのインバータＩＶ５の出力信号がノードＮｄ２に伝達される。
【０１９７】
この場合、ノードＮｄ２は、「Ｌ」レベルに設定される。これに伴い、インバータＩＶ７は、「Ｈ」レベルを出力する。
【０１９８】
ＡＮＤ回路ＡＮ２は、インバータＩＶ７が「Ｈ」レベルを出力するため「Ｈ」レベルの第２パルス信号を出力する。
【０１９９】
ＲＳフリップフロップ回路９は、リセット信号（第４パルス信号（「Ｈ」レベル））に従って、出力信号Ｑを「Ｌ」レベルに設定する。
【０２００】
出力信号Ｑおよび反転出力信号ＱＢは、パルス信号生成部３Ｂにフィードバック経路を介して入力される。
【０２０１】
そして、パルス信号生成部３ＢのＮチャネルＭＯＳトランジスタＮ５がオフし、ＮチャネルＭＯＳトランジスタＮ６がオンする。
【０２０２】
これにより、インバータＩＶ４の出力信号（「Ｈ」レベル）がノードＮｄ２に伝達される。したがって、インバータＩＶ７は、「Ｌ」レベルを出力する。ＡＮＤ回路ＡＮ２は、インバータＩＶ７からの「Ｌ」レベルの入力に従って、第２パルス信号を「Ｌ」レベルに設定する。これにより、第４パルス信号も「Ｌ」レベルに設定される。
【０２０３】
この一連の動作に従って、入力信号が「Ｈ」レベルから「Ｌ」レベルに遷移した際の出力信号を「Ｈ」レベルから「Ｌ」レベルに変換するレベル変換動作が完了する。
【０２０４】
一方で、メタステーブル状態においては、ＲＳフリップフロップ回路９は、出力信号Ｑおよび反転出力信号ＱＢとしてともに「Ｈ」レベルを出力する。
【０２０５】
出力信号Ｑおよび反転出力信号ＱＢは、パルス信号生成部３Ｂにフィードバック経路を介して入力される。
【０２０６】
そして、パルス信号生成部３ＢのＮチャネルＭＯＳトランジスタＮ５がオンし、ＮチャネルＭＯＳトランジスタＮ６もオンする。
【０２０７】
この場合において、パルス信号生成部３ＢのインバータＩＶ４，ＩＶ５は、入力信号の反転信号と、入力信号と同相の信号をそれぞれ出力する。したがって、一方は、必ず「Ｌ」レベルの出力信号を出力する。これに伴い、インバータＩＶ７は、「Ｈ」レベルを出力する。
【０２０８】
この点で、インバータＩＶ４およびＩＶ５について、ＮチャネルＭＯＳトランジスタの駆動能力をＰチャネルＭＯＳトランジスタの駆動能力よりも大きく設定する。
【０２０９】
ＮチャネルＭＯＳトランジスタＮ５およびＮ６が同時にオンするメタステーブル状態の場合、インバータＩＶ４およびＩＶ５の出力がぶつかり合うが、駆動能力の大きいＮチャネルＭＯＳトランジスタの駆動能力が勝り、結果的に、インバータＩＶ７に接地電圧ＶＳＳ（「Ｌ」レベル）が入力され、ＡＮＤ回路ＡＮＡ１，ＡＮ２にそれぞれ「Ｈ」レベルの出力信号が入力される。
【０２１０】
したがって、メタステーブル状態の場合には、第１パルス信号あるいは第２パルス信号が生成される。
【０２１１】
ＲＳフリップフロップ回路９に対してセット信号あるいはリセット信号が入力されるためＲＳフリップフロップ回路９の出力信号は再設定される。これにより、メタステーブル状態を解消することが可能である。
【０２１２】
当該構成により、レベル変換部１０，１４を削除し、インバータと、ＮチャネルＭＯＳトランジスタとで構成されるため部品点数を減らして面積を小面積にすることが可能である。
【０２１３】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２１４】
１，１Ａ  レベルシフト回路、２，３，３Ａ，３Ｂ  パルス信号生成部、４，６，１０，１４  レベル変換部、８，９  ＲＳフリップフロップ回路、１２  ＸＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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