(57)【要約】【課題】バイアス回路と増幅回路との間の配線が長い場合であっても歪特性が良好な歪補償回路を提供する。【解決手段】歪補償回路１０は、増幅回路３０と、増幅回路３０にバイアス電圧を印加するバイアス回路５０と、増幅回路３０とバイアス回路５０とを接続する配線６０と、配線６０に接続され、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部を打ち消す容量性素子７０とを備え、増幅回路３０は、入力信号が入力される入力端子３７と、入力信号を増幅する増幅器３５と、入力端子３７と増幅器３５とを結ぶ経路上に接続される第一キャパシタ３６と、配線６０と直接又は間接的に接続される接続ノード３３と、入力端子３７と接続ノード３３とを結ぶ経路上に接続される第一抵抗３１と、増幅器３５と接続ノード３３との間に接続される第二抵抗３２とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
増幅回路と、
前記増幅回路にバイアス電圧を印加するバイアス回路と、
前記増幅回路と前記バイアス回路とを接続する配線と、
前記配線に接続され、前記配線に生じる寄生インダクタンスの少なくとも一部を打ち消す容量性素子とを備え、
前記増幅回路は、
入力信号が入力される入力端子と、
前記入力信号を増幅する増幅器と、
前記入力端子と前記増幅器とを結ぶ経路上に接続される第一キャパシタと、
前記配線と直接又は間接的に接続される接続ノードと、
前記入力端子と前記接続ノードとを結ぶ経路上に接続される第一抵抗と、
前記増幅器と前記接続ノードとの間に接続される第二抵抗とを有する
歪補償回路。
【請求項２】
前記容量性素子は、
前記配線に直列接続される第二キャパシタと、
前記第二キャパシタに並列接続される第三抵抗とを有する
請求項１に記載の歪補償回路。
【請求項３】
前記容量性素子は、
前記配線上のノードとグランドとを結ぶ経路上に接続される第二キャパシタを有する
請求項１に記載の歪補償回路。
【請求項４】
前記増幅回路を含む第一チップと、
前記バイアス回路を含み、前記第一チップと異なる第二チップとを備える
請求項１〜３のいずれか１項に記載の歪補償回路。
【請求項５】
前記容量性素子は、前記第一チップ及び第二チップの少なくとも一方に含まれる
請求項４に記載の歪補償回路。
【請求項６】
前記容量性素子は、前記第一チップに含まれる
請求項４に記載の歪補償回路。
【請求項７】
前記第一チップは、ＧａＡｓ基板を含み、
前記第二チップは、Ｓｉ基板を含む
請求項４〜６のいずれか１項に記載の歪補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路を備える歪補償回路に関する。
【背景技術】
【０００２】
従来、入力信号にバイアス電圧を印加するバイアス回路と、トランジスタを用いた増幅回路とを備える歪補償回路が知られている（特許文献１）。このような歪補償回路においては、歪補償回路の入力端子とバイアス回路との間に低歪化抵抗を接続することで、増幅回路の歪特性を改善しようとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４１５５３２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された歪補償回路においては、入力端子とバイアス回路との間の配線が長い場合に、当該配線上に生じる寄生インダクタンスにより低歪化抵抗の作用が阻害されて歪特性が劣化する場合がある。
【０００５】
そこで、本発明は、バイアス回路と増幅回路との間の配線が長い場合であっても歪特性が良好な歪補償回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様に係る歪補償回路は、増幅回路と、前記増幅回路にバイアス電圧を印加するバイアス回路と、前記増幅回路と前記バイアス回路とを接続する配線と、前記配線に接続され、前記配線に生じる寄生インダクタンスの少なくとも一部を打ち消す容量性素子とを備え、前記増幅回路は、入力信号が入力される入力端子と、前記入力信号を増幅する増幅器と、前記入力端子と前記増幅器とを結ぶ経路上に接続される第一キャパシタと、前記配線と直接又は間接的に接続される接続ノードと、前記入力端子と前記接続ノードとを結ぶ経路上に接続される第一抵抗と、前記増幅器と前記接続ノードとの間に接続される第二抵抗とを有する。
【０００７】
このような歪補償回路において、第一抵抗による低歪化効果が期待されるが、この低歪化効果は、配線に生じる寄生インダクタンスによって阻害され得る。この寄生インダクタンスの影響は、特に配線が長い場合に顕著である。しかしながら、本開示に係る歪補償回路においては、配線に生じる寄生インダクタンスの少なくとも一部が容量性素子によって打ち消されるため、第一抵抗による低歪化効果が寄生インダクタンスによって阻害されることを抑制できる。したがって、配線が長い場合であっても歪特性が良好な歪補償回路を実現できる。
【０００８】
また、本発明の一態様に係る歪補償回路において、前記容量性素子は、前記配線に直列接続される第二キャパシタと、前記第二キャパシタに並列接続される第三抵抗とを有してもよい。
【０００９】
これにより、例えば、第二キャパシタが配線上のノードとグランドとを結ぶ経路上に接続される場合（つまり、シャント接続される場合）より、寄生インダクタンスをより正確に打ち消すことができる。
【００１０】
また、本発明の一態様に係る歪補償回路において、前記容量性素子は、前記配線上のノードとグランドとを結ぶ経路上に接続される第二キャパシタを有してもよい。
【００１１】
これにより、容量性素子を第二キャパシタだけで構成できるため、容量性素子の構成を簡素化できる。
【００１２】
また、本発明の一態様に係る歪補償回路において、前記増幅回路を含む第一チップと、前記バイアス回路を含み、前記第一チップと異なる第二チップとを備えてもよい。
【００１３】
このように、歪補償回路が第一チップ及び第二チップを備える場合、例えば、第一チップ及び第二チップが互いに異なる材質の基板を含むことができる。これにより増幅回路とバイアス回路とを各回路に最適な材質の基板上に形成することができる。また、増幅回路とバイアス回路とがそれぞれ異なるチップに含まれる場合、それらを接続する配線は、それらが同一のチップに含まれる場合より長くなり、寄生インダクタンスも大きくなり得る。しかしながら、このような場合にも、容量性素子によって、配線の寄生インダクタンスの少なくとも一部を打ち消せるため、第一抵抗による低歪化効果が寄生インダクタンスによって阻害されることを抑制できる。
【００１４】
また、本発明の一態様に係る歪補償回路において、前記容量性素子は、前記第一チップ及び第二チップの少なくとも一方に含まれてもよい。
【００１５】
このように、容量性素子が第一チップ又は第二チップに含まれることで、第一チップ及び第二チップに容量性素子が含まれない場合より、容量性素子の配置に要するスペース及び容量性素子の形成に要するコストを削減できる。
【００１６】
また、本発明の一態様に係る歪補償回路において、前記容量性素子は、前記第一チップに含まれてもよい。
【００１７】
一般に増幅回路が含まれる第一チップの方が、バイアス回路が含まれる第二チップより、寸法精度が高いプロセスで形成されることが多い。このため、容量性素子を第一チップに形成することで、容量性素子の特性の精度を高めることができる。つまり、容量性素子によって、より精度良く寄生インダクタンスを打ち消すことができる。
【００１８】
また、本発明の一態様に係る歪補償回路において、前記第一チップは、ＧａＡｓ基板を含み、前記第二チップは、Ｓｉ基板を含んでもよい。
【００１９】
このように第一チップがＧａＡｓ基板を含むことにより、第一チップに含まれる増幅器をＧａＡｓ系の材料で形成することができる。これにより、増幅器の低歪化が可能となる。また、第二チップがＳｉ基板を含むことにより、第一チップ及び第二チップの双方をＧａＡｓ基板で形成する場合よりコストを削減できる。
【発明の効果】
【００２０】
本発明によれば、バイアス回路と増幅回路との間の配線が長い場合であっても歪特性が良好な歪補償回路を提供できる。
【図面の簡単な説明】
【００２１】
【図１】図１は、実施の形態１に係る歪補償回路の構成を示す概略的な回路図である。
【図２】図２は、実施の形態２に係る歪補償回路の構成を示す概略的な回路図である。
【図３】図３は、実施の形態３に係る歪補償回路の構成を示す概略的な回路図である。
【図４】図４は、実施の形態４に係る歪補償回路の構成を示す概略的な回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、実施例及び図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ、又は大きさの比は、必ずしも厳密ではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する場合がある。
【００２３】
（実施の形態１）
［１−１．構成］
実施の形態１に係る歪補償回路の構成について図１を用いて説明する。図１は、本実施の形態に係る歪補償回路１０の構成を示す概略的な回路図である。図１に示されるように、歪補償回路１０は、増幅回路３０と、バイアス回路５０と、配線６０と、容量性素子７０とを備える。本実施の形態では、歪補償回路１０は、増幅回路３０を含む第一チップ２０と、バイアス回路５０を含み、第一チップ２０と異なる第二チップ４０とを備える。
【００２４】
増幅回路３０は、入力された信号を増幅する回路である。本実施の形態では、増幅回路３０は、例えば、５ＧＨｚ帯の高周波信号の電力増幅を行う。増幅回路３０は、入力端子３７及び出力端子３８と、増幅器３５と、第一キャパシタ３６と、接続ノード３３と、第一抵抗３１と、第二抵抗３２とを有する。
【００２５】
入力端子３７は、入力信号が入力される端子である。出力端子３８は、増幅器３５によって増幅された入力信号が出力される端子である。本実施の形態では、出力端子３８は、バイポーラトランジスタからなる増幅器３５のコレクタ端子に接続される。接続ノード３３は、配線６０と直接又は間接的に接続されるノードである。
【００２６】
増幅器３５は、入力信号を増幅する素子である。本実施の形態では、増幅器３５は、バイポーラトランジスタであり、ベース端子に第一キャパシタ３６及び第二抵抗３２が接続され、コレクタ端子に出力端子３８が接続され、エミッタ端子がグランドに接続される。このとき、エミッタ端子とグランドとの間に抵抗などの他の素子が挿入されてもよい。なお、図示しないが、増幅器３５のコレクタ端子には、コレクタ電圧が印加される。コレクタ電圧は、増幅器３５の特性に応じて適宜設定される。本実施の形態では、コレクタ電圧は、３．３Ｖである。
【００２７】
第一キャパシタ３６は、入力端子３７と増幅器３５とを結ぶ経路上に接続される素子である。本実施の形態では、第一キャパシタ３６の一方の電極は、入力端子３７に接続され、他方の端子は、バイポーラトランジスタからなる増幅器３５のベース端子に接続される。第一キャパシタ３６は、入力信号に対するハイパスフィルタとして機能する。つまり、第一キャパシタ３６は、入力信号のうち、低周波成分を遮断し、高周波成分を通過させる。第一キャパシタ３６の容量は、入力信号の周波数特性、出力信号に要求される周波数特性などに応じて適宜設定される。本実施の形態では、第一キャパシタ３６の容量は、１．３ｐＦである。
【００２８】
第一抵抗３１は、歪補償回路１０の歪特性を改善するための抵抗であり、入力端子３７と接続ノード３３とを結ぶ経路上に接続される。第一抵抗３１をこのように接続することで、入力端子３７に入力される入力信号の一部が接続ノード３３に流れこみ、接続ノード３３の電圧を引き上げることができる。すると、増幅器３５のバイアス（電流）を大きくすることができるため、歪補償回路１０の歪特性が改善される。第一抵抗３１の抵抗値は、増幅器３５及び入力信号の特性などに応じて適宜設定される。本実施の形態では、第一抵抗３１の抵抗値は、約５０Ωである。
【００２９】
第二抵抗３２は、バイアス電圧を分圧するための抵抗であり、増幅器３５と接続ノード３３との間に接続される。本実施の形態では、第二抵抗３２の一方の端子は、バイポーラトランジスタからなる増幅器３５のベース端子に接続され、他方の端子は、接続ノード３３に接続される。第二抵抗３２によって、バイアス回路５０から増幅器３５に過電流が流れる場合に、過電流に応じた電圧降下を生じさせることができるため、増幅器３５の熱暴走を抑制することができる。第二抵抗３２の抵抗値は、増幅器３５の特性などに応じて適宜設定される。本実施の形態では、第二抵抗３２の抵抗値は、約９００Ωである。このように、第二抵抗３２は、第一抵抗３１より抵抗値が大きい。
【００３０】
バイアス回路５０は、増幅回路３０にバイアス電圧Ｖｂを印加する回路である。バイアス電圧Ｖｂの値は、増幅回路３０及び入力信号の特性に応じて適宜設定される。
【００３１】
配線６０は、増幅回路３０とバイアス回路５０とを接続する導線である。配線６０は、ワイヤ状であってもよいし、基板などに形成されたパターン配線であってもよい。本実施の形態では、配線６０は、第一チップ２０と第二チップ４０とを電気的に接続するワイヤ状の導線を含む。なお、ここで、増幅回路３０とバイアス回路５０とを接続するとは、配線６０が増幅回路３０及びバイアス回路５０に直接接続される構成だけでなく、他の素子などを介して間接的に接続される構成も含む。本実施の形態では、配線６０は、バイアス回路５０に直接接続され、かつ、増幅回路３０に容量性素子７０を介して間接的に接続される。また、配線６０には、寄生インダクタンス６０Ｌが生じる。
【００３２】
容量性素子７０は、配線６０に接続され、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部を打ち消す素子である。ここで、容量性素子７０が配線６０に接続されるとは、容量性素子７０が配線６０に並列又は直列に接続される構成に限定されず、容量性素子７０が配線６０の任意の位置に接続される構成が含まれる。例えば、容量性素子７０が配線６０の途中に挿入される構成、容量性素子７０の一方の端子が、配線６０の端部以外の位置に接続され、容量性素子７０の他方の端子がグランドに接続される構成なども含まれる。また、容量性素子７０は、単一の素子だけで形成されてもよいし、複数の素子で形成されてもよい。本実施の形態では、容量性素子７０は、配線６０に直列接続される第二キャパシタ７２と、第二キャパシタ７２に並列接続される第三抵抗７３とを有する。容量性素子７０の特性は、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部を打ち消すように設定されていれば特に限定されない。ここで、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部を打ち消すとは、配線６０と容量性素子７０との合成回路におけるインダクタンスを、配線６０に生じる寄生インダクタンス６０Ｌより減少させることを意味する。
【００３３】
第一チップ２０は、増幅回路３０を含む電子部品である。本実施の形態では、第一チップ２０は増幅回路３０及び容量性素子７０を含む集積回路である。
【００３４】
第二チップ４０は、バイアス回路５０を含む電子部品である。本実施の形態では、第二チップ４０はバイアス回路５０を含む集積回路である。
【００３５】
このように、歪補償回路１０が第一チップ２０及び第二チップ４０を備える場合、例えば、第一チップ２０及び第二チップ４０が互いに異なる材質の基板を含むことができる。これにより増幅回路とバイアス回路とを各回路に最適な材質の基板上に形成することができる。本実施の形態では、第一チップ２０はＧａＡｓ基板を含み、ＧａＡｓ基板上に、バイポーラトランジスタを含む増幅回路３０、及び、容量性素子７０が形成されている。このように第一チップ２０がＧａＡｓ基板を含むことにより、第一チップ２０に含まれる増幅器３５をＧａＡｓ系の材料で形成することができる。これにより、増幅器３５の低歪化が可能となる。また、第二チップ４０はＳｉ基板を含み、Ｓｉ基板上に、バイアス回路５０が形成されている。このように第二チップ４０がＳｉ基板を含むことにより、第一チップ２０及び第二チップ４０の双方をＧａＡｓ基板で形成する場合よりコストを削減できる。なお、バイアス回路５０は、Ｓｉ基板にＳｉＯ２（酸化ケイ素）膜等を積層したＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されていてもよい。この場合も第二チップ４０はＳｉ基板を含むため、第二チップを形成するコストを削減できる。
【００３６】
［１−２．作用及び効果］
次に、本実施の形態に係る歪補償回路の作用及び効果について説明する。
【００３７】
上述したように、本実施の形態に係る歪補償回路１０は、増幅回路３０とバイアス回路５０とを接続する配線６０と、配線６０に接続され、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部を打ち消す容量性素子７０とを備える。増幅回路３０は、入力信号が入力される入力端子３７と、入力信号を増幅する増幅器３５と、入力端子３７と増幅器３５とを結ぶ経路上に接続される第一キャパシタ３６と、配線６０と直接又は間接的に接続される接続ノード３３と、入力端子３７と接続ノード３３とを結ぶ経路上に接続される第一抵抗３１と、増幅器３５と接続ノード３３との間に接続される第二抵抗３２とを有する。
【００３８】
このような歪補償回路１０において、第一抵抗３１による低歪化効果が期待されるが、この低歪化効果は、配線６０に生じる寄生インダクタンス６０Ｌによって阻害され得る。この寄生インダクタンス６０Ｌの影響は、配線６０が長い場合に顕著である。本実施の形態に係る歪補償回路１０のように、増幅回路３０を含む第一チップ２０と、バイアス回路５０を含み、第一チップ２０と異なる第二チップ４０とを備える場合、これらの二つのチップを接続する配線６０は、増幅回路３０とバイアス回路５０とが同一チップに含まれる場合より、長くなり得る。これに伴い、配線６０の寄生インダクタンス６０Ｌも大きくなり得る。しかしながら、本実施の形態に係る歪補償回路１０においては、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部が容量性素子７０によって打ち消されるため、第一抵抗３１による低歪化効果が寄生インダクタンス６０Ｌによって阻害されることを抑制できる。したがって、配線６０が長い場合であっても歪特性が良好な歪補償回路１０を実現できる。
【００３９】
また、本実施の形態に係る歪補償回路１０において、容量性素子７０は、配線６０に直列接続される第二キャパシタ７２と、第二キャパシタ７２に並列接続される第三抵抗７３とを有する。これにより、例えば第二キャパシタ７２が配線上のノードとグランドとを結ぶ経路上に接続される場合（つまり、シャント接続される場合）より、寄生インダクタンスをより正確に打ち消すことができる。
【００４０】
また、本実施の形態に係る歪補償回路１０において、容量性素子７０は、第一チップ２０に含まれる。このように、容量性素子７０が第一チップ２０に含まれることで、第一チップ２０及び第二チップ４０に容量性素子７０が含まれない場合より、容量性素子７０の配置に要するスペース及び容量性素子７０の形成に要するコストを削減できる。例えば、容量性素子７０を、第一チップ２０及び第二チップ４０の外部に配置する場合には、容量性素子７０を形成又は実装するための基板などが別途必要となる。また、容量性素子７０を第一チップ２０又は第二チップ４０に形成する場合には、容量性素子７０を、増幅回路３０などと、同一のプロセスで形成し得るため、容量性素子７０の形成に要するコスト及び時間を削減できる。また、一般に増幅回路３０が含まれる第一チップ２０の方が、バイアス回路５０が含まれる第二チップ４０より、寸法精度が高いプロセスで形成されることが多い。このため、容量性素子７０を第一チップ２０に形成することで、容量性素子７０の特性の精度を高めることができる。つまり、容量性素子７０によって、より精度良く寄生インダクタンス６０Ｌを打ち消すことができる。
【００４１】
（実施の形態２）
実施の形態２に係る歪補償回路について説明する。本実施の形態に係る歪補償回路は、容量性素子７０の配置において実施の形態１に係る歪補償回路１０と相違し、その他の点において一致する。以下、本実施の形態に係る歪補償回路について、実施の形態１に係る歪補償回路１０との相違点を中心に図２を用いて説明する。
【００４２】
図２は、本実施の形態に係る歪補償回路１１０の構成を示す概略的な回路図である。図２に示されるように、歪補償回路１１０は、増幅回路３０と、バイアス回路５０と、配線６０と、容量性素子７０とを備える。本実施の形態では、増幅回路３０は、第一チップ１２０に含まれ、バイアス回路５０及び容量性素子７０は、第二チップ１４０に含まれる。
【００４３】
本実施の形態に係る歪補償回路１１０は、実施の形態１と同様に、増幅回路３０とバイアス回路５０とを接続する配線６０と、配線６０に接続され、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部を打ち消す容量性素子７０とを備える。これにより、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部が容量性素子７０によって打ち消されるため、第一抵抗３１による低歪化効果が寄生インダクタンス６０Ｌによって阻害されることを抑制できる。
【００４４】
また、本実施の形態では、容量性素子７０は、第二チップ１４０に含まれる。このように、容量性素子７０が第二チップ１４０に含まれることで、第一チップ１２０及び第二チップ１４０に容量性素子７０が含まれない場合より、容量性素子７０の配置に要するスペース及び容量性素子７０の形成に要するコストを削減できる。
【００４５】
（実施の形態３）
実施の形態３に係る歪補償回路について説明する。本実施の形態に係る歪補償回路は、容量性素子の構成において、実施の形態１に係る歪補償回路１０と相違し、その他の点において一致する。以下、本実施の形態に係る歪補償回路について、実施の形態１に係る歪補償回路１０との相違点を中心に図３を用いて説明する。
【００４６】
図３は、本実施の形態に係る歪補償回路２１０の構成を示す概略的な回路図である。図３に示されるように、歪補償回路２１０は、増幅回路３０と、バイアス回路５０と、配線６０と、容量性素子２７０とを備える。本実施の形態では、増幅回路３０及び容量性素子２７０は、第一チップ２２０に含まれ、バイアス回路５０は、第二チップ４０に含まれる。
【００４７】
本実施の形態に係る歪補償回路２１０は、実施の形態１と同様に、増幅回路３０とバイアス回路５０とを接続する配線６０と、配線６０に接続され、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部を打ち消す容量性素子２７０とを備える。これにより、配線６０に生じる寄生インダクタンス６０Ｌの少なくとも一部が容量性素子２７０によって打ち消されるため、第一抵抗３１による低歪化効果が寄生インダクタンス６０Ｌによって阻害されることを抑制できる。
【００４８】
本実施の形態に係る容量性素子２７０は、シャント接続される第二キャパシタ２７２を含む。すなわち、容量性素子２７０は、配線６０上のノードとグランドとを結ぶ経路上に接続される第二キャパシタ２７２を有する。本実施の形態では、第二キャパシタ２７２の一方の電極は配線６０上のノードに接続され、他方の電極はグランドに接続される。このような構成を有する容量性素子２７０を用いる場合にも、上記各実施の形態に係る歪補償回路と同様に、第一抵抗３１による低歪化効果が寄生インダクタンス６０Ｌによって阻害されることを抑制できる。また、本実施の形態では、容量性素子２７０を第二キャパシタ２７２だけで構成できるため、容量性素子２７０の構成を簡素化できる。
【００４９】
（実施の形態４）
実施の形態４に係る歪補償回路について説明する。本実施の形態に係る歪補償回路は、増幅回路の構成において、実施の形態１に係る歪補償回路１０と相違し、その他の点において一致する。以下、本実施の形態に係る歪補償回路について、実施の形態１に係る歪補償回路１０との相違点を中心に図４を用いて説明する。
【００５０】
図４は、本実施の形態に係る歪補償回路３１０の構成を示す概略的な回路図である。図４に示されるように、歪補償回路３１０は、増幅回路３３０と、バイアス回路５０と、配線６０と、容量性素子７０とを備える。本実施の形態では、増幅回路３３０及び容量性素子７０は、第一チップ３２０に含まれ、バイアス回路５０は、第二チップ４０に含まれる。
【００５１】
本実施の形態に係る増幅回路３３０は、二つの増幅器を有する点において、実施の形態１に係る増幅回路３０と相違する。増幅回路３３０は、増幅器３５に加えて増幅器３３５を有する。増幅回路３３０は、二つの第一キャパシタ３６及び３３６と、二つの第二抵抗３２及び３３２とをさらに備える。
【００５２】
増幅器３３５は、増幅器３５と同様に入力信号を増幅する素子である。本実施の形態では、増幅器３３５は、バイポーラトランジスタであり、ベース端子に第一キャパシタ３３６及び第二抵抗３３２が接続され、コレクタ端子に出力端子３８が接続され、エミッタ端子がグランドに接続される。なお、図示しないが、増幅器３３５のコレクタ端子には、コレクタ電圧が印加される。
【００５３】
第一キャパシタ３３６は、入力端子３７と増幅器３３５とを結ぶ経路上に接続される素子である。本実施の形態では、第一キャパシタ３３６の一方の電極は、入力端子３７に接続され、他方の端子は、バイポーラトランジスタからなる増幅器３３５のベース端子に接続される。第一キャパシタ３３６は、第一キャパシタ３６と同様に、入力信号に対するハイパスフィルタとして機能する。
【００５４】
第二抵抗３３２は、第二抵抗３２と同様に、バイアス電圧を分圧するための抵抗であり、増幅器３３５と接続ノード３３との間に接続される。本実施の形態では、第二抵抗３３２の一方の端子は、バイポーラトランジスタからなる増幅器３３５のベース端子に接続され、他方の端子は、接続ノード３３に接続される。
【００５５】
本実施の形態に係る歪補償回路３１０においても、上記各実施の形態に係る歪補償回路と同様に、第一抵抗３１による低歪化効果が寄生インダクタンス６０Ｌによって阻害されることを抑制できる。また、上述したとおり、増幅回路３３０は、二つの増幅器３５及び３３５を用いて入力信号を増幅する。これにより、増幅回路３３０におけるゲインを増大させることができる。なお、本実施の形態では、増幅回路３３０は、二つの増幅器を有するが、三つ以上の増幅器を有してもよい。これの場合、増幅回路３３０は、三つ以上の第一キャパシタ及び三つ以上の第二抵抗を有する。
【００５６】
（その他の実施の形態）
以上、本発明に係る歪補償回路について、各実施の形態を挙げて説明したが、本発明は、上記各実施の形態に限定されるものではない。上記各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記各実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る歪補償回路を内蔵した各種機器も本発明に含まれる。
【００５７】
例えば、上記各実施の形態では、歪補償回路は、増幅回路を含む第一チップとバイアス回路を含む第二チップとを備えたが、歪補償回路の構成はこれに限定されない。例えば、歪補償回路は、一つのチップ上に増幅回路及びバイアス回路を含んでもよい。また、この場合、当該チップ上に容量性素子が含まれてもよい。
【００５８】
また、上記各実施の形態では、容量性素子は、第一チップ及び第二チップの一方だけに含まれたが、容量性素子の構成はこれに限定されない。例えば、容量性素子は、第一チップ及び第二チップの両方に含まれてもよい。また、容量性素子の構成は、寄生インダクタンス６０Ｌの少なくとも一部を打ち消すことができれば特に限定されない。例えば、容量性素子は、実施の形態１などで示された容量性素子７０と実施の形態３で示された容量性素子２７０とを組み合わせた構成を有してもよい。
【００５９】
また、上記各実施の形態において、ハイパスフィルタとして第一キャパシタ３６などのキャパシタが単体で用いられたが、ハイパスフィルタの構成はこれに限定されない。例えば、ハイパスフィルタとして、キャパシタと、当該キャパシタに並列接続された抵抗とを備えるＲＣ並列回路を用いてもよい。
【００６０】
また、全ての実施形態において増幅器がバイポーラトランジスタを含む構造を示したが、本発明の増幅器を構成するトランジスタはこれに限られず、例えば、電界効果トランジスタ（ＦＥＴ）であってもよい。
【００６１】
さらに、実施の形態では第一チップがＧａＡｓ基板を含み第二チップがＳｉ基板を含む場合のみを示したが、第一チップ及び第二チップの双方がＳｉ基板を含んでいてもよい。その場合には、第一チップ又は第二チップのいずれかのチップにＧａＡｓ基板が含まれる場合に比べてよりコストを削減できる。また、第一チップ及び第二チップの双方がＧａＡｓ基板を含んでいてもよい。その場合には第二チップに含まれる増幅回路の特性に加えて第一チップに含まれるバイアス回路の特性の劣化も抑制しやすくなる。
【産業上の利用可能性】
【００６２】
本発明に係る歪補償回路は、歪特性が良好な歪補償回路としてスマートフォン、タブレット型端末などの通信装置に利用可能である。
【符号の説明】
【００６３】
１０、１１０、２１０、３１０    歪補償回路
２０、１２０、２２０、３２０    第一チップ
３０、３３０    増幅回路
３１    第一抵抗
３２、３３２    第二抵抗
３３    接続ノード
３５、３３５    増幅器
３６、３３６    第一キャパシタ
３７    入力端子
３８    出力端子
４０、１４０    第二チップ
５０    バイアス回路
６０    配線
６０Ｌ    寄生インダクタンス
７０、２７０    容量性素子
７２、２７２    第二キャパシタ
７３    第三抵抗
【図１】
2019129402.tif 000003
【図２】
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【図３】
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【図４】
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