(57)【要約】【課題】  異常動作検出回路において、検証対象回路から出力されるデータが変化するたびに期待値データを作成しなければならず、準備に手間がかかるという課題がある。【解決手段】  異常動作検出回路において、検証対象データのｎ番目の周期のデータを期待値データとして保持するメモリと、検証対象データのｎ＋１番目以降のいずれかの周期のデータとメモリの保持する期待値データとの比較を実施する比較部とを備え、比較部は、比較の結果が不一致である場合に異常動作検出信号を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
周期的に出力される検証対象データを取得する制御部と、
前記制御部からの第一の指示に基づき前記検証対象データのｎ番目の周期のデータを期待値データとして保持するメモリと、
前記制御部からの第二の指示に基づき前記検証対象データのｎ＋１番目以降のいずれかの周期のデータと前記メモリの保持する前記期待値データとの比較を実施する比較部とを備え、
前記ｎは正の整数であり、
前記比較部は、前記比較の結果が不一致である場合に異常動作検出信号を出力することを特徴とする異常動作検出回路。
【請求項２】
前記制御部は、前記検証対象データの有効または無効を示す検証対象データ有効信号を取得し、当該検証対象データ有効信号の前記有効を示す変動に基づき前記第一の指示または前記第二の指示を実施することを特徴とする請求項１記載の異常動作検出回路。
【請求項３】
前記制御部は、前記検証対象データの周期的な始まりを示す変動に基づき前記第一の指示または前記第二の指示を実施することを特徴とする請求項１記載の異常動作検出回路。
【請求項４】
前記メモリは、前記検証対象データの前記ｎ番目の周期の前記データの一部を前記期待値データとして保持し、
前記比較部は、前記検証対象データの前記ｎ＋１番目以降のいずれかの周期の前記データの前記期待値データに対応する部分と前記メモリの保持する前記期待値データとの比較を実施することを特徴とする請求項１から請求項３のうちのいずれか１項記載の異常動作検出回路。
【請求項５】
前記メモリは、さらに、前記期待値データと比較する前記検証対象データを保持することを特徴とする請求項１から請求項４のうちのいずれか１項記載の異常動作検出回路。
【請求項６】
前記メモリは、前記検証対象データが変化した場合、当該変化以降の前記検証対象データの周期のデータを改めて前記期待値データとして保持することを特徴とする請求項１から請求項５のうちのいずれか１項記載の異常動作検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、周期的にデータを出力する回路の異常動作検出を行う異常動作検出回路に関するものである。
【背景技術】
【０００２】
従来のＬＳＩ内の回路の異常動作を検出する異常動作検出回路としては、検証対象回路から出力が期待される期待値データをあらかじめ作成してメモリに書き込み、検証対象回路から出力される出力データと当該期待値データとを比較し、比較結果が一致しない場合に異常を検出するものがあった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−３８５９９号公報（第１７頁、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の異常動作検出回路は、検証対象回路から出力が期待される期待値データをあらかじめ作成しておく必要があるため、出力データが変化するたびに期待値データを作成しなければならず、準備に手間がかかるという課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、期待値データをあらかじめ作成することなくＬＳＩ内の回路の異常動作検出を行うことができる異常動作検出回路を得ることを目的としている。
【課題を解決するための手段】
【０００６】
この発明に係る異常動作検出回路は、
周期的に出力される検証対象データを取得する制御部と、
前記制御部からの第一の指示に基づき前記検証対象データのｎ番目の周期のデータを期待値データとして保持するメモリと、
前記制御部からの第二の指示に基づき前記検証対象データのｎ＋１番目以降のいずれかの周期のデータと前記メモリの保持する前記期待値データとの比較を実施する比較部とを備え、
前記ｎは正の整数であり、
前記比較部は、前記比較の結果が不一致である場合に異常動作検出信号を出力することを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、上記のように構成したので、ＬＳＩ内の回路の異常動作検出を行う異常動作検出回路において、期待値データをあらかじめ作成することなく異常動作検出を行うことができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る異常動作検出回路の構成の一例を示すブロック図である。
【図２】この発明の実施の形態１に係る異常動作検出回路の動作の一例を示すタイミング図である。
【図３】この発明の実施の形態１に係る異常動作検出回路の構成の一例を示すブロック図である。
【図４】この発明の実施の形態２に係る異常動作検出回路の構成の一例を示すブロック図である。
【図５】この発明の実施の形態２に係る異常動作検出回路の動作の一例を示すタイミング図である。
【図６】この発明の実施の形態３に係る異常動作検出回路の構成の一例を示すブロック図である。
【図７】この発明の実施の形態３に係る異常動作検出回路の動作の一例を示すタイミング図である。
【発明を実施するための形態】
【０００９】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る異常動作検出回路１の構成の一例を示すブロック図である。
【００１０】
図１に示すように、異常動作検出回路１は、メモリ２、期待値書き込み制御部３、期待値読み出し制御部４及び比較部５を備える。期待値書き込み制御部３及び期待値読み出し制御部４は、制御部６を構成する。
【００１１】
検証対象回路７は、異常動作検出回路１による異常動作検出の対象となる回路であって、検証対象データ及び当該検証対象データの有効または無効を示す信号（検証対象データ有効信号）を周期的に出力するものである。ここで、検証対象回路７として、例えば、無線変復調回路などが挙げられる。
【００１２】
メモリ２は、検証対象回路７により出力される検証対象データを１周期分保持するものであって、当該１周期分のデータを保持できるアドレス領域を有する。
【００１３】
期待値書き込み制御部３は、検証対象回路７により出力される最初の周期の検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、メモリ２に対し、検証対象データの最初の周期のデータを期待値データとして保持するよう指示するものである。
【００１４】
期待値読み出し制御部４は、検証対象回路７により出力される２番目以降の各周期の検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、メモリ２に対し、メモリ２に保持された期待値データの出力を指示するものである。
【００１５】
比較部５は、検証対象回路７により出力される２番目以降の各周期の検証対象データとメモリ２から出力される期待値データとを周期ごとに比較し、比較した結果が一致しなければ異常動作検出信号を出力するものである。
【００１６】
次に、異常動作検出回路１の基本的な動作について、図２を参照しながら説明する。図２は、この発明の実施の形態１に係る異常動作検出回路の動作の一例を示すタイミング図であり、（２−ａ）は検証対象回路７により出力される検証対象データ、（２−ｂ）は検証対象回路７により出力される検証対象データ有効信号、（２−ｃ）は期待値書き込み制御部３により出力される期待値書き込み制御信号、（２−ｄ）は期待値読み出し制御部４により出力される期待値読み出し制御信号、（２−ｅ）はメモリ２により出力される期待値データ、（２−ｆ）は比較部５により出力される異常動作検出信号である。
【００１７】
検証対象回路７は、検証対象データ（２−ａ）及び検証対象データ有効信号（２−ｂ）を周期的に出力する。ここで、検証対象データ（２−ａ）の各周期のデータは変化しない（すなわち、検証対象回路７は、同じデータを繰り返して周期的に出力する）ことが期待されるものであり、検証対象データ（２−ａ）の最初の周期のデータは正常であるものとする。
【００１８】
期待値書き込み制御部３は、検証対象回路７により出力される検証対象データ有効信号（２−ｂ）の最初の周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りから、メモリ２に対し、検証対象データ（２−ａ）の最初の周期のデータを保持するよう指示する期待値書き込み制御信号（２−ｃ）を出力する。
【００１９】
メモリ２は、期待値書き込み制御部３により出力される期待値書き込み制御信号（２−ｃ）に基づき、検証対象データ（２−ａ）の最初の周期のデータを、１周期分、期待値データとして保持する。
【００２０】
期待値読み出し制御部４は、検証対象回路７により出力される検証対象データ有効信号（２−ｂ）の２番目以降の各周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りから、メモリ２及び比較部５に対し、メモリ２に保持された期待値データの出力を開始するよう指示する期待値読み出し制御信号（２−ｄ）を出力する。
【００２１】
メモリ２は、期待値読み出し制御部４により出力される期待値読み出し制御信号（２−ｄ）に基づき、自身が保持する期待値データ（２−ｅ）を出力する。
【００２２】
比較部５は、メモリ２が期待値データ（２−ｅ）を出力している期間、当該期待値データ（２−ｅ）と検証対象回路７により出力される２番目以降の各周期の検証対象データ（２−ａ）とを、当該周期ごとに比較する。
【００２３】
比較部５は、周期ごとに比較した結果、検証対象回路７により出力される検証対象データＤ１が、メモリ２により出力される期待値データＲ１と一致する場合（図２においては、２番目の周期が相当する）、異常動作検出信号（２−ｆ）を出力しない。
【００２４】
比較部５は、周期ごとに比較した結果、検証対象回路７により出力される２番目以降の各周期の検証対象データＤ１がソフトエラー等の要因によりＤＸに変化し、メモリ２により出力される期待値データＲ１と一致しない（図２においては、３番目の周期が相当する）場合、異常動作検出信号（２−ｆ）を出力する。
【００２５】
このように、本実施の形態に係る異常動作検出回路は、検証対象データの最初の周期のデータを期待値データとして保持し、検証対象データの２番目以降の各周期のデータと期待値データとの比較を実施するように構成したので、ＬＳＩ内の回路の異常動作検出を行う異常動作検出回路において、期待値データをあらかじめ作成することなく異常動作検出を行うことができる。
【００２６】
なお、検証対象回路が複数存在する場合、検証対象選択部をさらに備えることにより、各検証対象回路が出力する検証対象データ及び検証対象データ有効信号を、切り替えるように構成することが可能である。構成例を図３に示す。検証対象選択部８は、検証対象回路７ａ及び検証対象回路７ｂから各々出力される検証対象データ及び検証対象データ有効信号を、外部から入力される検証対象選択信号に基づき選択し、選択後の検証対象データ及び検証対象データ有効信号を出力する。ここで、検証対象選択信号はＣＰＵからの設定または外部端子等から制御できる。これにより、異常動作検出回路１は、複数の検証対象回路について、異常動作を検出することが可能となる。
【００２７】
実施の形態２．
実施の形態２では、検証対象データの最初の周期のデータの一部を期待値データとして保持するように構成することにより、メモリのサイズを小さくすることを可能とする異常動作検出回路について説明する。
【００２８】
図４は、この発明の実施の形態２に係る異常動作検出回路９の構成の一例を示すブロック図である。図４において、図１と同一の符号は、同一または相当するものであるので、説明を省略する。
【００２９】
図４に示すように、異常動作検出回路９は、メモリ１０、期待値書き込み制御部１１、期待値読み出し制御部１２及び比較部５を備える。期待値書き込み制御部１１及び期待値読み出し制御部１２は、制御部１３を構成する。
【００３０】
ＣＰＵ１４は、ＣＰＵインターフェース回路１５を介して、異常動作検出回路９に対し遅延時間を設定するものである。
【００３１】
メモリ１０は、検証対象回路７により出力される検証対象データを所定のサイズだけ保持するものであって、当該所定のサイズのデータを保持できるアドレス領域を有する。
【００３２】
期待値書き込み制御部１１は、検証対象回路７により出力される最初の周期の検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、ＣＰＵ１４により設定された遅延時間経過後に、メモリ１０に対し、検証対象データの最初の周期のデータを期待値データとして保持するよう指示するものである。
【００３３】
期待値読み出し制御部１２は、検証対象回路７により出力される２番目以降の各周期の検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、ＣＰＵ１４により設定された遅延時間経過後に、メモリ２に対し、メモリ２に保持された期待値データの出力を指示するものである。
【００３４】
次に、異常動作検出回路９の基本的な動作について、図５を参照しながら説明する。図５は、この発明の実施の形態２に係る異常動作検出回路の動作の一例を示すタイミング図であり、（５−ａ）は検証対象回路７により出力される検証対象データ、（５−ｂ）は検証対象回路７により出力される検証対象データ有効信号、（５−ｃ）及び（５−ｆ）は期待値書き込み制御部１１により出力される期待値書き込み制御信号、（５−ｄ）及び（５−ｇ）は期待値読み出し制御部１２により出力される期待値読み出し制御信号、（５−ｅ）及び（５−ｈ）はメモリ１０により出力される期待値データである。
【００３５】
ＣＰＵ１４は、ＣＰＵインターフェース回路１５を経由して、期待値書き込み制御部１１及び期待値読み出し制御部１２に対して遅延時間を設定する。遅延時間は０を最小値とし、遅延後に開始されるメモリ１０の所定のサイズの書き込み／読み出しが検証対象データの各周期を超えない値を最大値とする。
【００３６】
遅延時間が０に設定された場合（図５上）、期待値書き込み制御部１１は、検証対象回路７により出力される検証対象データ有効信号（５−ｂ）の最初の周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りから、メモリ１０に対し、検証対象データ（５−ａ）の最初の周期のデータを、所定のサイズ（メモリ１０の有するアドレス領域のサイズ）だけ、期待値データとして保持するよう指示する期待値書き込み制御信号（５−ｃ）を出力する。
【００３７】
メモリ１０は、期待値書き込み制御部１１により出力される期待値書き込み制御信号（５−ｃ）に基づき、検証対象データ（５−ａ）の最初の周期のデータのうち、所定のサイズ（メモリ１０の有するアドレス領域のサイズ）分、期待値データとして保持する。
【００３８】
期待値読み出し制御部１２は、検証対象回路７により出力される検証対象データ有効信号（５−ｂ）の２番目以降の各周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りから、メモリ１０及び比較部５に対し、メモリ１０に保持された期待値データの出力を開始するよう指示する期待値読み出し制御信号（５−ｄ）を出力する。
【００３９】
メモリ１０は、期待値読み出し制御部１２により出力される期待値読み出し制御信号（５−ｄ）に基づき、自身が保持する期待値データ（５−ｅ）を出力する。
【００４０】
比較部５は、メモリ１０が期待値データ（５−ｅ）を出力している期間、当該期待値データ（５−ｅ）と検証対象回路７により出力される２番目以降の各周期の検証対象データ（５−ａ）とを、当該周期ごとに比較する。
【００４１】
遅延時間がｔ秒に設定された場合（図５下）、期待値書き込み制御部１１は、検証対象回路７により出力される検証対象データ有効信号（５−ｂ）の最初の周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りからｔ秒経過後に、メモリ１０に対し、検証対象データ（５−ａ）の最初の周期のデータを、所定のサイズ（メモリ１０の有するアドレス領域のサイズ）だけ、期待値データとして保持するよう指示する期待値書き込み制御信号（５−ｆ）を出力する。
【００４２】
メモリ１０は、期待値書き込み制御部１１により出力される期待値書き込み制御信号（５−ｆ）に基づき、検証対象データ（５−ａ）の最初の周期のデータのうち、所定のサイズ（メモリ１０の有するアドレス領域のサイズ）分、期待値データとして保持する。
【００４３】
期待値読み出し制御部１２は、検証対象回路７により出力される検証対象データ有効信号（５−ｂ）の２番目以降の各周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りからｔ秒経過後に、メモリ１０及び比較部５に対し、メモリ１０に保持された期待値データの出力を開始するよう指示する期待値読み出し制御信号（５−ｇ）を出力する。
【００４４】
メモリ１０は、期待値読み出し制御部１２により出力される期待値読み出し制御信号（５−ｇ）に基づき、自身が保持する期待値データ（５−ｈ）を出力する。
【００４５】
比較部５は、メモリ１０が期待値データ（５−ｈ）を出力している期間、当該期待値データ（５−ｈ）と検証対象回路７により出力される２番目以降の各周期の検証対象データ（５−ａ）とを、当該周期ごとに比較する。
【００４６】
このように、本実施の形態に係る異常動作検出回路は、検証対象データの最初の周期のデータの一部を期待値データとして保持し、検証対象データの２番目以降の各周期のデータの一部と期待値データとの比較を実施するように構成したので、期待値データを保持するメモリのサイズを小さくすることができる。
【００４７】
なお、検証対象回路が複数存在する場合、実施の形態１と同様に、検証対象選択部をさらに備えることにより、各検証対象回路が出力する検証対象データ及び検証対象データ有効信号を、切り替えるように構成することが可能である。これにより、異常動作検出回路９は、複数の検証対象回路について、異常動作を検出することが可能となる。
【００４８】
実施の形態３．
実施の形態３では、メモリが期待値データ及び検証対象データを保持するよう構成することにより、異常動作が検出された場合に解析を容易にすることを可能とする異常動作検出回路について説明する。
【００４９】
図６は、この発明の実施の形態３に係る異常動作検出回路１６の構成の一例を示すブロック図である。図６において、図１または図４と同一の符号は、同一または相当するものであるので、説明を省略する。
【００５０】
図６に示すように、異常動作検出回路１６は、メモリ１７、期待値書き込み制御部１８、期待値読み出し制御部１９、検証対象データ書き込み制御部２０及び比較部５を備える。期待値書き込み制御部１８、期待値読み出し制御部１９及び検証対象データ書き込み制御部２０は、制御部２１を構成する。
【００５１】
ＣＰＵ２２は、ＣＰＵインターフェース回路２３を介して、異常動作検出回路１６から検証対象データを読み出すものである。
【００５２】
メモリ１７は、Ａ面及びＢ面を有し、それぞれの面は、検証対象回路７により出力される検証対象データを１周期分保持するものであって、当該１周期分のデータを保持できるアドレス領域を有する。
【００５３】
期待値書き込み制御部１８は、検証対象回路７により出力される最初の周期の検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、メモリ１７に対し、検証対象データの最初の周期のデータを期待値データとしてメモリ１７のＡ面に保持するよう指示するものである。
【００５４】
期待値読み出し制御部１９は、検証対象回路７により出力される２番目以降の各周期の検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、メモリ１７に対し、メモリ１７のＡ面に保持された期待値データの出力を指示するものである。
【００５５】
検証対象データ書き込み制御部２０は、検証対象回路７により出力される２番目以降の各周期の検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、メモリ１７に対し、検証対象データの２番目以降の各周期のデータを検証対象データとしてＢ面に保持するよう指示するものである。
【００５６】
次に、異常動作検出回路１６の基本的な動作について、図７を参照しながら説明する。図７は、この発明の実施の形態３に係る異常動作検出回路の動作の一例を示すタイミング図であり、（７−ａ）は検証対象回路７により出力される検証対象データ、（７−ｂ）は検証対象回路７により出力される検証対象データ有効信号、（７−ｃ）は期待値書き込み制御部１８により出力される期待値書き込み制御信号、（７−ｄ）は期待値読み出し制御部１９により出力される期待値読み出し制御信号、（７−ｅ）はメモリ１７により出力される期待値データ、（７−ｆ）は比較部５により出力される異常動作検出信号、（７−ｇ）は検証対象データ書き込み制御部２０により出力される検証対象データ書き込み制御信号、（７−ｈ）はＣＰＵ２２により出力される検証対象データ読み出し制御信号である。
【００５７】
期待値書き込み制御部１８は、検証対象回路７により出力される検証対象データ有効信号（７−ｂ）の最初の周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りから、メモリ１７に対し、検証対象データ（７−ａ）の最初の周期のデータをメモリ１７のＡ面に保持するよう指示する期待値書き込み制御信号（７−ｃ）を出力する。
【００５８】
メモリ１７は、期待値書き込み制御部１８により出力される期待値書き込み制御信号（（７−ｃ）に基づき、検証対象データ（７−ａ）の最初の周期のデータを、１周期分、期待値データとして自身のＡ面に保持する。
【００５９】
期待値読み出し制御部１９は、検証対象回路７により出力される検証対象データ有効信号（７−ｂ）の２番目以降の各周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りから、メモリ１７及び比較部５に対し、メモリ１７のＡ面に保持された期待値データの出力を開始するよう指示する期待値読み出し制御信号（７−ｄ）を出力する。
【００６０】
検証対象データ書き込み制御部２０は、検証対象回路７により出力される検証対象データ有効信号（７−ｂ）の２番目以降の各周期の立上り（検証対象データの有効を示す変動）を検出して、当該立上りから、メモリ１７に対し、検証対象データ（７−ａ）の２番目以降の各周期のデータをメモリ１７のＢ面に保持するよう指示する検証対象データ書き込み制御信号（７−ｇ）を出力する。
【００６１】
メモリ１７は、期待値読み出し制御部１９により出力される期待値読み出し制御信号（７−ｄ）に基づき、自身がＡ面に保持する期待値データ（７−ｅ）を出力する。また、メモリ１７は、検証対象データ書き込み制御部２０により出力される検証対象データ書き込み制御信号（７−ｇ）に基づき、検証対象データ（７−ａ）の２番目以降の各周期のデータを、１周期分、自身のＢ面に保持する。
【００６２】
比較部５は、メモリ１７が期待値データ（７−ｅ）を出力している期間、当該期待値データ（７−ｅ）と検証対象回路７により出力される２番目以降の各周期の検証対象データ（７−ａ）とを、当該周期ごとに比較する。
【００６３】
ＣＰＵ２２は、ＣＰＵインターフェース回路２３を介して、メモリ１７のＢ面に保持された検証対象データを出力するよう指示する検証対象データ読み出し制御信号（７−ｈ）を出力する。これにより、異常動作が検出されたときの検証対象データＤＸの確認をすることができる。
【００６４】
このように、本実施の形態に係る異常動作検出回路は、検証対象データの最初の周期のデータに加え、検証対象データの２番目以降の各周期のデータをメモリに保持するように構成したので、異常動作が検出された場合に、解析を容易にすることができる。
【００６５】
なお、検証対象回路が複数存在する場合、実施の形態１と同様に、検証対象選択部をさらに備えることにより、各検証対象回路が出力する検証対象データ及び検証対象データ有効信号を、切り替えるように構成することが可能である。これにより、異常動作検出回路１６は、複数の検証対象回路について、異常動作を検出することが可能となる。
【００６６】
また、実施の形態３では、検証対象データの２番目以降の各周期のデータのすべてを比較するように構成したが、実施の形態２と同様に、検証対象データの２番目以降の各周期のデータの一部を比較するように構成してもよい。これにより、期待値データを保持するメモリのサイズを小さくすることが可能となる。
【００６７】
また、実施の形態１〜３では、検証対象データの最初の周期のデータが正常であるものとしたが、最初の周期のデータが異常であった場合でも、２番目以降の各周期で正常なデータが出力されるときに、比較部５における比較結果が不一致となるため異常動作の検出が可能である。
【００６８】
また、実施の形態１〜３では、検証対象データ有効信号の立上り（検証対象データの有効を示す変動）を検出して、検証対象データの書き込み、読み出し及び比較を実施するよう構成したが、検証対象データの各周期の始まりにおいて、スタートビット値が設定されている等により、ゼロ値でないことがあらかじめわかっている場合は、検証対象データ有効信号の代わりに検証対象データの立上り（検証対象データの周期の始まりを示す変動）を検出して、検証対象データの書き込み、読み出し及び比較を実施するよう構成してもよい。これにより、検証対象データ有効信号を不要とすることが可能となる。
【００６９】
また、実施の形態１〜３では、検証対象データの最初の周期のデータと２番目以降の各周期のデータとを比較するよう構成したが、検証対象データの任意の周期のデータとそれにつづく各周期のデータとを比較するように構成してもよい。ここで、任意の周期については、制御部内に保持されるようにしてもよいし、外部からの信号により制御部に指示されるようにしてもよい。これにより、検証対象回路７による検証対象データの出力開始後、異常動作検出回路が任意のタイミングで異常動作検出を開始することが可能となる。
【００７０】
また、実施の形態１〜３では、検証対象データの最初の周期のデータと２番目以降の各周期のデータとを比較するようにしたが、検証対象データの任意の周期のデータとそれにつづく各周期のいずれかのデータとを比較するように構成してもよい。ここで、任意の周期及び比較対象のデータについては、制御部内に保持されるようにしてもよいし、外部からの信号により制御部に指示されるようにしてもよい。これにより、比較部５は継続して比較することがなくなるため、異常動作検出回路による電力消費を削減することが可能となる。
【００７１】
また、実施の形態１〜３において、異常動作検出回路の動作中に検証対象データが変化した場合に、この変化以降の検証対象データのデータを、期待値データとして改めてメモリに保持されるように構成してもよい。ここで、比較部による検証対象データと期待値データとの比較の結果が所定の回数以上継続して一致しない場合に検証対象データが変化したものと判断するようにしてもよいし、外部から検証対象データが変化したことを示す信号が制御部に入力されたことを検出して変化したものと判断するようにしてもよい。これにより、異常動作検出回路の動作中に検証対象データが変化した場合においても、期待値データの再作成のために異常動作検出回路を再起動等することなく、異常動作検出を行うことが可能となる。
【符号の説明】
【００７２】
１  異常動作検出回路、
２  メモリ、
３  期待値書き込み制御部、
４  期待値読み出し制御部、
５  比較部、
６  制御部、
７  検証対象回路、
８  検証対象選択部、
９  異常動作検出回路、
１０  メモリ、
１１  期待値書き込み制御部、
１２  期待値読み出し制御部、
１３  制御部、
１４  ＣＰＵ、
１５  ＣＰＵインターフェース回路、
１６  異常動作検出回路、
１７  メモリ、
１８  期待値書き込み制御部、
１９  期待値読み出し制御部、
２０  検証対象データ書き込み制御部、
２１  制御部、
２２  ＣＰＵ、
２３  ＣＰＵインターフェース回路
【図１】
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【図２】
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【図３】
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【図４】
2019158359.tif 000006
【図５】
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【図６】
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【図７】
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