(57)【要約】【課題】画素領域および周辺駆動領域にＴＦＴを有する表示装置において、ＴＦＴ回路のスルーホールの数を低減し、ＴＦＴの密度を向上させ、高精細表示を可能にした表示装置。【解決手段】画素がマトリクス状に配置された表示領域と、表示領域の外側に周辺駆動回路を配置したＴＦＴ基板を有する表示装置であって、前記画素又は前記周辺駆動回路は、半導体層１５に対して第１のゲート絶縁膜１６を介して第１のゲート電極１７が形成され、前記半導体層１５と接触するドレイン電極１４Ｄとソース電極１１Ｓが別な層に形成されているＴＦＴ（薄膜トランジスタ）を含むことを特徴とする表示装置。【選択図】図４
2019040026.tif 000002
【特許請求の範囲】
【請求項１】
画素が配置された表示領域と駆動回路とを配置したＴＦＴ基板を有する表示装置であって、
前記画素又は前記駆動回路は、半導体層に対して第１のゲート絶縁膜を介して第１のゲート電極が形成され、
前記半導体層と接続するドレイン電極またはソース電極の一方が他方と別な層に形成されているＴＦＴを含むことを特徴とする表示装置。
【請求項２】
画素が配置された表示領域と駆動回路とを配置したＴＦＴ基板を有する表示装置であって、
前記画素又は前記駆動回路は、半導体層に対して第１のゲート絶縁膜を介して第１のゲート電極が形成され、
前記半導体層と接触するドレイン電極またはソース電極の少なくとも一方は、前記半導体層とスルーホールを介して接続し、前記半導体層は前記スルーホールに延在して形成されていることを特徴とする表示装置。
【請求項３】
前記ドレイン電極または前記ソース電極の一方は、前記半導体層上に積層されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記半導体層は、前記ドレイン電極または前記ソース電極の一方の上に積層されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記半導体層に対して前記第１のゲート絶縁膜とは逆側に第２のゲート絶縁膜が形成され、前記第２のゲート絶縁膜を介して第２ゲート電極が形成されていることを特徴とするＴＦＴを含むことを特徴とする請求項１または２に記載の表示装置。
【請求項６】
前記第１のゲート絶縁膜の厚さは前記第２のゲート絶縁膜の厚さよりも薄いことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記第１のゲート電極の、前記ドレイン電極と前記ソース電極の対向する方向の幅は、前記第２ゲート電極の前記ドレイン電極と前記ソース電極の対向する方向の幅よりも小さいことを特徴とする請求項５に記載の表示装置。
【請求項８】
画素が配置された表示領域と駆動回路とを配置したＴＦＴ基板を有する表示装置であって、
前記画素又は前記駆動回路は、第１の半導体層と接続する第１のドレイン電極または第１のソース電極の一方が他方と別な層に形成されている第１のＴＦＴと、
第２の半導体層と接続する第２のドレイン電極と第２のソース電極が同じ層に形成されている第２のＴＦＴを含むことを特徴とする表示装置。
【請求項９】
前記第２のＴＦＴの、前記第２のドレイン電極と前記第２のソース電極は、前記第２の半導体層の下面において接触していることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記第２のＴＦＴの、前記第２のドレイン電極と前記第２のソース電極は、前記第２の半導体層の上面において接触していることを特徴とする請求項８に記載の表示装置。
【請求項１１】
前記第１のＴＦＴの前記第１のドレイン電極または前記第１のソース電極の一方は、前記第１の半導体層の下面において接触していることを特徴とする請求項９に記載の表示装置。
【請求項１２】
前記第１のＴＦＴの前記第１のドレイン電極または前記第１のソース電極の一方は、前記第１の半導体層の上面において接触していることを特徴とする請求項１０に記載の表示装置。
【請求項１３】
前記第１のＴＦＴは前記第１の半導体層の一方の面側に形成された第１のゲート電極と、前記第１の半導体層の他方の面側に形成された第２のゲート電極を有することを特徴とする請求項８乃至１２に記載の表示装置。
【請求項１４】
前記第１の半導体層と前記第２の半導体層は、第１の絶縁層の上に形成され、前記第１の半導体層と前記第２の半導体層は第２の絶縁層によって覆われ、
前記第１の半導体層は、前記第１の絶縁層に形成された第１のスルーホールを介して前記第１のドレイン電極と前記第１のソース電極の一方と接続し、
前記第２の半導体層は、前記第１の絶縁層に形成された第２のスルーホールを介して前記第２のドレイン電極に接続し、前記第１の絶縁層に形成された第３のスルーホールを介して第２のソース電極と接続していることを特徴とする請求項８に記載の表示装置。
【請求項１５】
前記第１のＴＦＴは、前記第１の絶縁層を介して配置した第１のゲート電極と、前記第２の絶縁層を介して配置した第２のゲート電極を有することを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記第２のＴＦＴは、前記第１の絶縁層を介して配置した第３のゲート電極と、前記第２の絶縁層を介して配置した第４のゲート電極を有することを特徴とする請求項１４に記載の表示装置。
【請求項１７】
前記表示装置は有機ＥＬ表示装置であることを特徴とする請求項１乃至１６のいずれか１項に記載の表示装置。
【請求項１８】
前記表示装置は液晶表示装置であることを特徴とする請求項１乃至１６のいずれか１項に記載の表示装置。
【請求項１９】
画素がマトリクス状に配置した有機ＥＬ表示装置であって、
前記画素には、映像信号線の画素への入力を制御する第１のＴＦＴと、発光層を有する有機ＥＬへの電流を制御する第２のＴＦＴが形成され、
前記第１のＴＦＴは、ＴＦＴを構成する第１の半導体層を挟む絶縁層の一方にのみゲート電極が形成され、前記第２のＴＦＴは第２の半導体層を挟む絶縁層の両側にゲート電極が形成されていることを特徴とする有機ＥＬ表示装置。
【請求項２０】
前記半導体層は酸化物半導体で形成されていることを特徴とする請求項１乃至１９のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタを高密度で形成した、高精細表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置は画素毎にスイッチング素子としての第１薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  以後ＴＦＴという）を配置してデータ信号の取り込みを制御し、発光層の駆動素子としての第２ＴＦＴによって発光素子への電流の制御をおこなっている。また、ＴＦＴによって構成された駆動回路を画面の周辺に配置している。液晶表示装置では画素毎にスイッチング素子としてＴＦＴを配置し、データ信号の取り込みを制御している。また、ＴＦＴによって構成された駆動回路を画面の周辺に配置している。
【０００３】
有機ＥＬ表示装置や液晶表示装置は画面が高精細化して、おり、ＴＦＴを配置するスペースが問題となる。特に、有機ＥＬ表示装置は各画素毎に複数のＴＦＴを配置するので、表示領域内においても、スペースの問題が深刻になる。また、画面が高精細化するにしたがって、駆動回路の規模が大きくなるので、これを限られたスペースに収容することが困難になる。
【０００４】
特許文献１には、同一回路基板内に、ボトムゲート型ＴＦＴとトップゲート型ＴＦＴを設け、ボトムゲート型のＴＦＴのソース電極またはドレイン電極とトップゲート型のＴＦＴのゲート電極を他のＴＦＴを介することなく接続する構成が記載されている。特許文献２には、ＴＦＴのソース電極を半導体層に直接積層し、ドレイン電極を半導体層を覆う絶縁膜に形成されたスルーホールを介して接続する構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２０１１/１４２１４７
【特許文献２】ＷＯ２０１２/０２０５２５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
有機ＥＬ表示装置では、画素内に複数のＴＦＴを配置するので、画面が高精細化するとＴＦＴの配置が困難になる。また、有機ＥＬ表示装置や液晶表示装置は表示領域の周辺に駆動回路を配置するが、高精細になるとＴＦＴの数が増大し、限られたスペースに多くのＴＦＴを配置することが困難になる。
【０００７】
すなわち、従来の構成は、ＴＦＴ間の接続のために、スルーホールを介して頻繁に配線の乗り換えをする必要があった。スルーホールはスペースを必要とするために、ＴＦＴの搭載密度を上げることは困難であった。本発明の課題は、限られたスペース内に必要な数のＴＦＴを配置することが出来る構成を可能とし、高精細表示が可能な表示装置を実現することである。
【課題を解決するための手段】
【０００８】
本発明は上記課題を克服するものである。すなわち、各ＴＦＴにおいて、半導体層がドレイン電極あるいはソース電極と接続する層を、半導体層のチャネル部とは別層に配置して、スルーホールの数を減少させることが可能な構成とする。あるいは、種々の構成のＴＦＴを同時に形成することによって、配線及びスルーホールの数を低減し、ＴＦＴの密度を増大することが出来る構成を実現することである。主な具体的な手段は次のとおりである。
【０００９】
（１）画素が配置された表示領域と、駆動回路とを配置したＴＦＴ基板を有する表示装置であって、前記画素又は前記駆動回路は、半導体層に対して第１のゲート絶縁膜を介して第１のゲート電極が形成され、前記半導体層と接触するドレイン電極とソース電極が別な層に形成されているＴＦＴを含むことを特徴とする表示装置。
（２）画素が配置された表示領域と、駆動回路を配置したＴＦＴ基板を有する表示装置であって、前記画素又は前記駆動回路は、第１の半導体層と接触する第１のドレイン電極と第１のソース電極が別な層に形成されている第１のＴＦＴと、第２の半導体層と接触する第２のドレイン電極と第２のソース電極が同じ層に形成されている第２のＴＦＴを含むことを特徴とする表示装置。
【図面の簡単な説明】
【００１０】
【図１】本発明が適用される有機ＥＬ表示装置の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】有機ＥＬ表示装置の画素部の断面図である。
【図４】実施例１で使用されるＴＦＴの断面図である。
【図５】実施例１で使用される他のＴＦＴの断面図である。
【図６】実施例１で使用されるさらに他のＴＦＴの断面図である。
【図７】実施例１で使用されるさらに他のＴＦＴの断面図である。
【図８】実施例１で使用されるさらに他のＴＦＴの断面図である。
【図９】実施例１で使用されるさらに他のＴＦＴの断面図である。
【図１０】図４乃至図９のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図１１】図４乃至図９のＴＦＴを同時に形成するプロセスの一部を示すである。
【図１２】図４乃至図９のＴＦＴを同時に形成するプロセスの一部である。
【図１３】図４乃至図９のＴＦＴを同時に形成するプロセスの一部である。
【図１４】図４乃至図９のＴＦＴを同時に形成するプロセスの一部を示すである。
【図１５】図４乃至図９のＴＦＴを同時に形成するプロセスの一部を示すである。
【図１６】図４乃至図９のＴＦＴを同時に形成するプロセスの一部を示すである。
【図１７】図４乃至図９のＴＦＴを同時に形成するプロセスの一部を示すである。
【図１８】有機ＥＬ表示装置の画素部の駆動回路である。
【図１９】シングルゲートＴＦＴとダブルゲートＴＦＴの特性差を示すグラフである。
【図２０】実施例２で使用されるＴＦＴの断面図である。
【図２１】実施例２で使用される他のＴＦＴの断面図である。
【図２２】実施例２で使用されるさらに他のＴＦＴの断面図である。
【図２３】実施例２で使用されるさらに他のＴＦＴの断面図である。
【図２４】実施例２で使用される種々のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図２５】実施例２で使用される種々のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図２６】実施例２で使用される種々のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図２７】実施例２で使用される種々のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図２８】実施例２で使用される種々のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図２９】実施例２で使用される種々のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図３０】実施例２で使用される種々のＴＦＴを同時に形成するプロセスの一部を示す断面図である。
【図３１】液晶表示装置の平面図である。
【図３２】図３１のＢ−Ｂ断面図である。
【図３３】液晶表示装置の画素部の断面図である。
【発明を実施するための形態】
【００１１】
以下に実施例を用いて本発明の内容を詳細に説明する。主に有機ＥＬ表示装置について説明する実施例１および実施例２の内容は、実施例３における液晶表示装置についても適用することが出来る。
【実施例１】
【００１２】
図１は本発明が適用される有機ＥＬ表示装置の平面図である。図１において、表示領域５０内には、走査線５１が横方向に延在し、縦方向に配列している。また、映像信号線５２と電源線５３の対が縦方向に延在して横方向に配列している。走査線５１と映像信号線５２または電源線５３とで囲まれた領域が画素５４となっている。
【００１３】
表示領域５０の周辺には走査線駆動回路５５が配置している。この駆動回路５５はＴＦＴによって構成されている。表示領域５０外の端子部には、映像信号線を駆動するドライバＩＣ１０００が搭載され、さらに、有機ＥＬ表示装置に電源や信号を供給するためのフレキシブル配線基板２０００が接続している。
【００１４】
各画素には複数のＴＦＴが配置している。また、周辺駆動回路５５には多数のＴＦＴが配置している。画面が高精細になると、ＴＦＴの数も増大する。ＴＦＴは、配線とはスルーホールを介して接続することが多いが、スルーホールの面積はＴＦＴのアクティブ領域に比べて大きく、ＴＦＴを高密度に配置するための障害になっている。
【００１５】
図２は図１のＡ−Ａ断面に相当する有機ＥＬ表示装置の断面図である。図２において、基板１００の上に画素や周辺駆動回路に配置したＴＦＴを含むＴＦＴ回路層１０が形成されている。ＴＦＴ回路層１０の上に発光層を含む有機ＥＬアレイ層２０が形成されている。有機ＥＬアレイ層２０の上には、有機ＥＬ層を保護するための保護層３０が形成されている。保護層３０の上には反射防止のための円偏光板４０が貼り付けられている。図２において、表示領域の外側の端子部には、有機ＥＬ表示装置を駆動するためのドライバＩＣ１０００が搭載され、また、有機ＥＬ表示装置に電源や信号を供給するためのフレキシブル配線基板２０００が接続している。
【００１６】
図３は、有機ＥＬ表示装置の画素部の断面図であり、図２よりも詳細な断面図となっている。図３において、基板１００の上に窒化シリコン（以後ＳｉＮという）や酸化シリコン（以後ＳｉＯという）で形成された下地膜１０１が形成されている。下地膜１０１の上にＴＦＴ回路層１０が配置している。ＴＦＴ回路層１０の上に平坦化膜１０２が配置し、その上に有機ＥＬ層に対する下部電極１０３が形成されている。下部電極１０３はカソードを構成するとともに、反射電極としての役割も有する。
【００１７】
画素の周辺には、アクリル等の有機材料で形成されたバンク１０４が形成されている。バンク１０４の内側に発光層としての有機ＥＬ層１０５が形成されている。バンク１０４によって有機ＥＬ層１０５が段切れすることを防止している。有機ＥＬ層１０５の上に上部電極１０６が形成されている。上部電極１０６はカソードの役割を有しており、ＩＴＯ、ＩＺＯ等の透明酸化物導電膜、あるいは、銀等の金属あるいは合金の薄膜で形成されている。本明細書では、下部電極１０３から上部電極１０６までの構成を有機ＥＬアレイ層２０と称する。
【００１８】
上部電極１０６を覆ってＳｉＮ、ＳｉＯ等の無機膜で形成された第１保護膜１０７、その上に透明な有機材料で形成された第２保護膜１０８が形成されている。製品によっては、第２保護膜１０８の上にさらに、無機膜による第３保護膜が形成される場合もある。本明細書では第１保護膜１０７および第２保護膜１０８等を含めて保護層３０と称する。図３では円偏光板は省略されている。
【００１９】
図４は、本発明のＴＦＴの１態様を示す断面図である。以後本発明では、半導体層１５は酸化物半導体であるとして説明するが、ポリシリコン半導体あるいはａ−Ｓｉ（アモルファスシリコン）でもよい。図４において、下地膜１０１の上にソース電極１１Ｓが第１電極層に形成され、その上に第１層間絶縁膜１２が形成されている。第１層間絶縁膜１２はＳｉＯあるいはＳｉＮ等の単層の無機膜、あるいは、複数層の無機膜で形成される。但し、酸化物半導体１５と接する層は、ＳｉＯとする必要がある。
【００２０】
第１層間絶縁膜１２にスルーホール１３を形成する。これによって、第１電極層に形成された電極１１ＳをＴＦＴのソース電極とする。第１層間絶縁膜１２の上に第２電極層１４Ｄを形成する。第２電極層１４Ｄはドレイン電極として作用する。その後、第１層間絶縁膜１２およびドレイン電極１４Ｄの一部を覆って半導体層１５を形成する。半導体層１５は酸化物半導体である。酸化物半導体１５はスルーホール１３内に延在し、第１電極層に形成されたソース電極１１Ｓと接続する。
【００２１】
その後、第１電極層１１Ｓおよび半導体層１５を覆って第２層間絶縁膜１６を形成する。第２層間絶縁膜１６はＳｉＯあるいはＳｉＮ等の単層の無機膜、あるいは、複数層の無機膜で形成される。但し、酸化物半導体１５と接する層は、ＳｉＯとする必要がある。その上の第３電極層にゲート電極１７を形成する。後で説明するように、平面で視て、半導体層１５がゲート電極１７で覆われている領域以外はイオンインプランテーションによって、リンあるいはボロン等がドープされ、導電性が付与されている。なお、第２層間絶縁膜１６はゲート絶縁膜として働く。
【００２２】
図４の特徴は、半導体層１５は、ドレイン電極１４Ｄとは半導体層１５と同じ層で接続しているが、第1電極層に形成されたソース電極１１Ｓとは、スルーホール１３を介して他の層で接続している点である。図４では、半導体層１５自体がスルーホール１３に入り込んで、ソース電極１１Ｓと接続している。半導体層１５が段切れを生じないようにするために、スルーホール１３のテーパ角は６０度以下であることが望ましい。
【００２３】
図５は、本発明による他の形態を示すＴＦＴの断面図である。図５が図４と異なる点は、下地膜１０１の上の第１電極層に第２ゲート電極１１Ｇが形成されていることである。つまり、図５は半導体層１５の上下にゲート電極１７、１１Ｇが存在するダブルゲートとなっている。そして、第１層間絶縁膜１２はゲート絶縁膜として働いている。図５において、第２ゲート電極１１Ｇと半導体層との距離ｔ２は第１ゲート電極１７と半導体層１５との距離ｔ１よりも大きい。ｔ１は例えば１００ｎｍであり、ｔ２は例えば２００ｎｍである。一方、第２ゲート電極１１Ｇの幅ｗ２は第１ゲート電極１７の幅ｗ１よりも大きい。ｗ２は、例えば、ｗ１よりもマスク合わせの精度分大きく形成されている。なお、ｗ１、ｗ２はドレイン電極１４Ｄとソース電極１１Ｓの対向する方向におけるゲート電極の幅と言い換えることも出来る。ｔ１、ｔ２の関係、あるいはｗ１、ｗ２の関係は、第１ゲート電極１７と第２ゲート電極１１Ｇの作用の大きさ、ゲート電極１７、１１Ｇと、ソース電極１１Ｓあるいはドレイン電極１４Ｄとの容量の大きさをどのような関係にするかによって決定することになる。
【００２４】
図６は、本発明によるＴＦＴのさらに他の態様を示す断面図である。図６において、第１層間絶縁膜１２の上に第２電極層に形成されたドレイン電極１４Ｄおよびソース電極１４Ｓが形成され、これらの電極の一部を覆って半導体層１５が形成されている。半導体層１５を覆って第２層間絶縁膜１６が形成されている。第２層間絶縁膜１６の上の第３電極層にゲート電極１７が形成されている。この場合、第２層間絶縁膜１６はゲート絶縁膜として働いている。図６の特徴は、ＴＦＴのドレイン電極１４Ｄもソース電極Ｓも半導体層１５の下側に直接接触していることである。
【００２５】
図７は、本発明によるＴＦＴのさらに他の態様を示す断面図である。図７が図６と異なる点は、下地膜１０１の上の第１電極層に第２ゲート電極１１Ｇが形成されていることである。図７におけるｔ１、ｔ２の関係、ｗ１、ｗ２の関係は、図５において説明したのと同様である。
【００２６】
図８は本発明によるさらに他のＴＦＴの態様を示す断面図である。図８において、下地膜１０１の上の第１電極層にドレイン電極１１Ｄ及びソース電極１１Ｓが形成されている。第１電極層を覆って第１層間絶縁膜１２が形成され、第１層間絶縁膜１２の上に半導体層１５が形成されている。半導体層１５はスルーホール１３において、ドレイン電極１１Ｄ及びソース電極１１Ｓと接続する。そして、半導体層１５を覆って第２層間絶縁膜１６が形成され、その上の第３電極層にゲート電極１７が形成される。第２層間絶縁膜１６はゲート絶縁膜として働く。
【００２７】
ゲート電極をマスクとしてイオンインプランテーションを行ってチャネル以外の半導体層１５に導電性を付与する。図８の特徴は、半導体層１５よりも下の第１電極層において、半導体層１５によってドレイン電極１１Ｄあるいはソース電極１１Ｓと接続していることである。つまり、半導体層１５はスルーホール内に延在してドレイン電極１１Ｄあるいはソース電極１１Ｓと直接接触している。
【００２８】
図９は、本発明によるさらに他のＴＦＴの態様を示す断面図である。図９が図８と異なる点は、第２ゲート電極１１Ｇが第１電極層に形成されていることである。これによって、図９のＴＦＴはダブルゲートＴＦＴとなっている。図９におけるｔ１、ｔ２の関係およびｗ１、ｗ２の関係は、図５で説明したと同様である。
【００２９】
本発明は、以上で説明したような、種々のＴＦＴを組み合わせて形成し、スルーホールの数を減少させてＴＦＴの形成密度を上げることによって高精細画面を実現することが出来る。以上で説明したＴＦＴの構成の特徴は、半導体層がドレイン電極と接する層と、ソース電極と接する層が異なっているＴＦＴを使用していることである。また、本発明のＴＦＴの構成の他の特徴は、半導体層がスルーホールに延在し、直接ドレイン電極あるいはソース電極と直接接触していることである。さらに、半導体層とドレイン電極あるいはソース電極との接続構成が異なる種々のＴＦＴを使用することによって、配線とスルーホールの数を低減していることである。
【００３０】
図１０乃至図１７は、図４乃至図９で説明したＴＦＴを同一基板に形成するプロセスの１例を示す断面図である。図１０において、ＴＦＴ基板に形成された下地膜１０１の上に第１電極層１１を形成する。第１電極層１１は後に形成される半導体層との接続によって、ゲート電極、ドレイン電極、ソース電極のいずれにもなりうる。なお、図１０において、右側に形成した幅の広い第１電極層１１はＴＦＴ間の配線の例を示すものである。
【００３１】
第１電極層１１の材料は、例えば、ＭｏＷ、Ｔｉ、Ｗ、Ｍｏ等の金属または合金の単層膜、あるいは、Ａｌ/Ｔｉ等の積層膜を５０乃至２００ｎｍ形成したものを用いる。これらの材料はスパッタリングまたはCVDによって形成され、フォトリソグラフィによってパターニングされる。エッチングはドライエッチングを用いる場合が多いが、ウェットエッチングももちいることが出来る。ウェットエッチングを用いる場合、電極材料はＣｕ/Ｔｉの積層膜等が用いられる。
【００３２】
図１１は第１電極層１１を覆って第１層間絶縁膜１２を形成した状態を示す断面図である。第１層間絶縁膜１２はＳｉＨ４＋Ｎ２Ｏを原料としたプラズマＣＶＤで形成されるＳｉＯである。第１層間絶縁膜１２としては、この他に、ＳｉＮとＳｉＯの積層膜が用いられる場合もある。この場合、酸化物半導体と接する膜はＳｉＯである。ＳｉＮは酸化物半導体を還元してＴＦＴ特性を不安定にするからである。第１層間絶縁膜１２の膜厚は８０ｎｍ乃至１５０ｎｍである。
【００３３】
図１２は第１層間絶縁膜１２にスルーホール１３を形成した状態を示す断面図である。スルーホール１３はフォトリソグラフィを用いて、ドライエッチングによって形成する。スルーホール１３はＴＦＴ用のスルーホールである。
【００３４】
図１３は第１層間絶縁膜１２の上に第２電極層１４を形成した状態を示す断面図である。電極材料としては、ＭｏＷ、Ｔｉ、Ｗ等が用いられ、厚さは５０乃至２００ｎｍである。これらの材料をスパッタリングまたはCVDによって被着し、フォトリソグラフィを行い、ドライエッチングによってパターニングする。なお、電極は単層としてもよいし、複数層としてもよい。複数層の例としては、Ｔｉ/Ａｌ/Ｔｉの３層構造が挙げられる。
【００３５】
いずれにしても、第１電極層１１とエッチングの選択比をとることが出来る材料を使用する必要がある。例えば、第１電極層１１にＴｉを使用した場合には、第２電極層１４にはＭｏＷあるいはＷを使用する等である。また、第２電極層１４の一部を覆って半導体層１５を形成するので、半導体１５の段切れを防止するために、スルーホールではテーパ加工を行うことが重要である。テーパ角は例えば、６０度以下である。
【００３６】
図１４は、第１層間絶縁膜１２および第１電極層１１の一部を覆って半導体層１５を形成し、その後、第２層間絶縁膜１６を形成した状態を示す断面図である。半導体層１５は酸化物半導体であり、例えば、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）が用いられる。この他の酸化物半導体としては、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ）等を用いることが出来る。あるいは、Ｐｏｌｙ−Ｓｉ（ポリシリコン）、ａ−Ｓｉ（アモルファスシリコン）を半導体層１５として用いることも出来る。
【００３７】
半導体層１５はＡｒ＋Ｏ２雰囲気での反応性スパッタリングを行って、３０ｎｍ乃至７０ｎｍ程度被着する。その後、フォトリソグラフィを行い、エッチングを行ってパターニングする。エッチングはウェットエッチングを行う場合が多い。その後、半導体層１５を大気中において３５０℃でアニールを行う。
【００３８】
その後、基板温度２００℃乃至２５０℃でＳｉＨ４＋Ｎ２Ｏを原料としてプラズマＣＶＤによって第２層間絶縁膜１６を形成する。第２層間絶縁膜１６の厚さは８０乃至１５０ｎｍである。その後、３００℃でアニールを行う。
【００３９】
その後、図１４の右側に存在している配線領域において、第２層間絶縁膜１６にスルーホール１９を形成する。スルーホール１９は配線用のスルーホールである。種々のＴＦＴを必要に応じて接続するためである。スルーホールはフォトリソグラフィを行い、ドライエッチングによって形成する。
【００４０】
図１５は第２層間絶縁膜１６の上に第３電極層１７を形成した状態を示す断面図である。第３電極層１７はＴＦＴの部分ではゲート電極となる。第３電極層１７は、ＭｏＷ、Ｔｉ、Ｗ、Ｔｉ/Ａｌ/Ｔｉ等の金属あるいは合金の単層膜あるいは積層膜をスパッタリングまたはCVDによって被着する。その後フォトリソグラフィを行い、ドライエッチングによってパターニングする。なお、図１５の右側に示す配線は、第２電極層１７をパターニングすることによって完成する。
【００４１】
半導体層がシリコンの場合は、図１６の断面図に示すようには、第３電極層１７に形成されたゲート電極をマスクにして、リン（Ｐ）、ボロン（Ｂ）等をイオンインプランテーションによって半導体層に打ち込み、チャネル層以外の半導体層１５に導電性を付与する。イオンインプランテーションによるイオンのドープの濃度は、５×１０１４/ｃｍ２程度であり、体積濃度に換算すると１０１８乃至１０１９/ｃｍ３程度である。
【００４２】
半導体層１５が酸化物半導体の場合は、イオンインプランテーションの代わりに、次のようにしてドレイン部とソース部に導電性を付与することが出来る。すなわち、第３電極層１７をマスクにして第２層間絶縁膜１６を除去する。その後、加熱しながら還元性雰囲気に酸化物半導体１５を晒す。そうすると酸化物半導体１５から酸素が抜かれて、導電性を持つようになる。このアニールは、次の工程である、第３層間絶縁膜１８の形成と同じチャンバーで行うことが出来る。
【００４３】
図１７は、第３電極層１７を覆って第３層間絶縁膜１８を形成した状態を示す断面図である。第３層間絶縁膜１８は、ＴＦＴ全体を保護するのでパッシベーション膜とも呼ばれる。第３層間絶縁膜１８としては、基板温度を２５０℃にして、ＣＶＤによって、ＳｉＮを１００乃至３００ｎｍ程度形成するか、または、ＳｉＯとＳｉＮの積層膜を１００乃至３００ｎｍ程度形成する。
【００４４】
第３層間絶縁膜１８の他の構成としては、例えば、ＳｉＯを、基板温度２５０℃程度で、ＣＶＤによって形成した後、アルミナ（以後ＡｌＯという）を基板温度１５０℃程度で、Ａｒ＋Ｏ２ガスを用いた反応性スパッタリングによって５０ｎｍ程度形成したものを用いることが出来る。
【００４５】
図１７に示すように、図４乃至図９で説明したＴＦＴを全て同一プロセスによって形成することが出来る。また、同じ数のＴＦＴを形成する場合に必要なスルーホールの数は図１７では大幅に低減している。さらに、種々のタイプのＴＦＴを組み合わせることによって、少ないスペースに多くのＴＦＴを配置することが可能になる。そして、図１７の右側に示すように、必要な配線は、最もスペース効率のよい場所にレイアウトすることが出来る。
【００４６】
図１８は画素における駆動回路の例である。Ｔ１は選択トランジスタであり、Ｔ２は駆動トランジスタであり、ＣＳは蓄積容量であり、ＯＬは有機ＥＬ層である。図１８において、ノード５１Ｎは走査線に接続し、ノード５２Ｎは映像信号線に接続し、ノード５３Ｎは電源線に接続している。ノード５３Ｎとアースの間に駆動トランジスタＴ２と有機ＥＬ層ＯＬが直列に接続している。
【００４７】
ノード５１Ｎに走査信号が印加されるとＴ１がＯＮし、ノード５２Ｎから映像信号が流れ込んで、この電荷が蓄積容量ＣＳに蓄積される。駆動トランジスタＴ２は蓄積容量ＳＴに蓄積された電荷に依存するゲート電圧にしたがって、電源からの電流を有機ＥＬ層ＯＬに供給する。すなわち、映像信号によって、有機ＥＬ層の発光が制御される。
【００４８】
この時、選択トランジスタＴ１は、信号書込みの際に寄生容量が小さいことが有利なので、図４乃至図９で説明したＴＦＴの内、図４、図６、図８等に示すシングルゲートのＴＦＴを用いるのが有利である。
【００４９】
一方、駆動トランジスタＴ２は、電流駆動能力が必要である。このためには、ドレイン耐圧を有すること、言い換えると、アバランシェが生じないＴＦＴであることが必要である。アバランシェとは、図１９のＳで示す現象である。図１９はＴＦＴの電圧−電流特性である。横軸はＴＦＴのドレイン電圧Ｖｄ、縦軸はＴＦＴのドレイン電流Ｉｄである。
【００５０】
図１９において、電圧Ｖｄの増加とともに、電流も増加する。しかし、ある電圧に達すると、ＴＦＴがシングルゲートの場合とダブルゲートの場合とでは特性が異なってくる。図１９に示す曲線ＳはシングルゲートのＴＦＴの場合であり、アバランシェ効果によって電流が急減に増加する。一方、ダブルゲートではこのような現象は生じない。したがって、駆動トランジスタＴ２としては、ダブルゲートのＴＦＴが有利である。また、駆動トランジスタＴ２は、寄生容量は大きな問題ではない。
【００５１】
このように、本発明によれば、種々のＴＦＴを組み合わせて、最もスペース効率のよい配置とすることが出来るとともに、異なった性質を持つＴＦＴをその性能に応じて最適な場所に配置することが出来る。
【実施例２】
【００５２】
図２０乃至図２３は実施例２で使用されるＴＦＴの特徴を示す断面図である。図２０乃至図２３の構成が、実施例１の構成と異なっている点は、半導体層１５を第２電極層１４Ｄよりも先に形成していることである。第１電極層、第２電極層、第３電極層、第１層間絶縁膜、第２層間絶縁膜等の材料、膜厚等は、実施例１と同様である。
【００５３】
図２０において、下地膜１０１の上にソース電極１１Ｓとなる第１電極層が形成され、これを覆って第１層間絶縁膜１２が形成され、第１層間絶縁膜１２にスルーホール１３が形成されている。第１層間絶縁膜１２の上に半導体層１５が形成されている。半導体層１５は、実施例１で述べた酸化物半導体である。半導体層１５はスルーホール１３内に延在して、ソース電極１１Ｓと接続する。半導体層１５の他の端部は、ドレイン電極１４Ｄとなる第２電極層によって覆われている。
【００５４】
酸化物半導体１５は金属と接触すると酸素が抜かれ、導電性を有するようになる。半導体層１５、第２電極層１４Ｄを覆って第２層間絶縁膜１６が形成されている。第２層間絶縁膜１６の上に第３電極層によって、ゲート電極１７が形成されている。図２０が図４と異なる点は、半導体層１５が第１電極層よりも先に形成され、ドレイン電極１４Ｄとなる第１電極層が半導体層１５に対して下層で接触している点である。
【００５５】
図２１は、実施例２におけるＴＦＴの他の態様を示す断面図である。図２１のＴＦＴが図２０のＴＦＴと異なる点は、第１電極層にゲート電極１１Ｇが形成され、ダブルゲートとなっている点である。図２１におけるｔ１とｔ２の関係、ｗ１とｗ２の関係は、図５で述べたと同様である。
【００５６】
図２２は、実施例２におけるＴＦＴのさらに他の態様を示す断面図である。図２２が実施例１の図６と異なる点は、第１層間絶縁膜１２の上に半導体層１５が第１電極層１４Ｄよりも先に形成されている点である。半導体層１５は実施例１で述べた酸化物半導体である。図２２において、パターニングされた半導体層１５の一方を覆って第２電極層１６にドレイン電極１４Ｄが形成され、半導体層１５の他の一方を覆って第２電極層によってソース電極１４Ｓが形成されている。
【００５７】
図２２において、半導体層１５及びドレイン電極１４Ｄ、ソース電極１４Ｓを覆って第２層間絶縁膜１６が形成されている。第２層間絶縁膜１６の上に第３電極層によってゲート電極１７が形成されている。
【００５８】
図２３は、実施例２におけるＴＦＴのさらに他の態様を示す断面図である。図２３が図２２と異なる点は、下地膜１０１の上に第１電極層によって第２ゲート電極１１Ｇが形成されている点である。すなわち、図２３のＴＦＴはダブルゲートＴＦＴとなっている。図２３におけるｔ１とｔ２の関係、ｗ１とｗ２の関係は実施例１の図５において説明したのと同様である。
【００５９】
図２４乃至図３０は、図２０乃至図２３で説明したＴＦＴを含む種々のＴＦＴを同一基板に形成するプロセスの１例を示す断面図である。図２４において、右側に示す電極および配線はＴＦＴ間の配線を示す例である。図２４は、ＴＦＴ基板に形成された下地膜１０１の上に第１電極層１１を形成した例である。このプロセスは、図１０で説明したのと同様である。
【００６０】
図２５は、第１電極層１１を覆って第１層間絶縁膜１２を形成した状態を示す断面図である。図２５のプロセスは、実施例１で説明した図１１と同様である。
【００６１】
図２６は、第１層間絶縁膜１２の上に半導体層１５を形成した状態を示す断面図である。このプロセスは実施例１と異なっている。実施例１では、先に第２電極層を形成したが、実施例２では先に半導体層１５を形成している。半導体層１５は実施例１で説明した酸化物半導体を用いている。図２６において、まず、スルーホール１３、１９を形成し、第１電極層１１の一部をドレイン電極あるいはソース電極として用いられるようにしている。同時に配線用のスルーホール１９も形成する。
【００６２】
図２６において、酸化物半導体１５をスパッタリングによって被着し、パターニングを行う。スパッタリングプロセス、パターニングプロセスは、図１４で説明したのと同様である。図２６では、図１４と同様、半導体層１５をスルーホール１３内に延在させ、ドレイン電極あるいはソース電極と半導体層１５を直接接続させている。
【００６３】
図２７は、半導体層１５の片側の一部を覆い、第２電極層１４によってドレイン電極あるいはソース電極を形成した状態を示す断面図である。第２電極層１４の材料、形成方法、及びパターニング方法は実施例１の図１３で説明したのと同様である。図２７では、半導体層１５の一部を第２電極層１４で覆っているが、半導体層１５が第２電極層１４で覆われた部分は、酸化物半導体１５の酸素が金属によって抜かれ、半導体層１５に導電性が付与されている。その後、半導体層１５および第２電極層１４を覆って第２層間絶縁膜１６が形成される。その後、図２７において、右側に示す配線には、第１層間絶縁膜１２と第２層間絶縁膜１６にスルーホール１９を形成する。
【００６４】
図２８は、第２層間絶縁膜１６の上に第３電極層１７によってゲート電極を形成した状態を示す断面図である。図２８の構成及びプロセスは、実施例１の図１５で説明したのと同様である。なお、このプロセスにおいて図２８の右側に示す配線は完成する。
【００６５】
その後、半導体層がシリコンの場合は、図２９に示すように、イオンインプランテーションによって、ゲート電極１７の直下のチャネル層を除いて、半導体層１５に導電性を付与する。このプロセスは、実施例１の図１６で説明したのと同様である。また、酸化物半導体１５に導電性を付与する方法として、酸化物半導体１５を還元性雰囲気に晒しながらアニールする方法があるが、このプロセスも実施例１の図１６で説明したのと同様である。
【００６６】
図３０は、第３電極層１７を覆って、パッシベーション膜としての第３層間絶縁膜１８を形成した状態を示す断面図である。図３０のプロセスは、実施例１の図１７で説明したプロセスと同様である。
【００６７】
図３０に示すように、図２０乃至図２３で説明したＴＦＴを全て同一プロセスによって形成することが出来る。また、実施例１で説明した、図８及び図９のＴＦＴも同時に形成することが出来る。同じ数のＴＦＴを形成する場合に必要なスルーホールの数は図３０においても大幅に低減している。さらに、種々のタイプのＴＦＴを組み合わせることによって、少ないスペースに多くのＴＦＴを配置することが可能になる。そして、図３０の右側に示すように、必要な配線は、最もスペース効率のよい場所にレイアウトすることが出来る。
【００６８】
本実施例においても、シングルゲートＴＦＴとダブルゲートＴＦＴを同時に形成することが出来るので、例えば、図１８、図１９で説明したように、シングルゲートＴＦＴとダブルゲートＴＦＴの特徴を生かした構成とすることが出来る。
【実施例３】
【００６９】
実施例１および実施例２では、本発明を有機ＥＬ表示装置に適用した場合について説明した。本発明は、液晶表示装置についても適用することが出来る。液晶表示装置の場合も高精細になると周辺駆動回路の規模が大きくなり、限られたスペースに多数のＴＦＴを配置する必要があるからである。
【００７０】
図３１は液晶表示装置の平面図である。図３１において、ＴＦＴ基板１００と対向基板２００が周辺においてシール材１５０によって接着し、内部に液晶が封止されている。表示領域５０の外側には、走査線駆動回路等の周辺駆動回路５５がＴＦＴによって形成されている。
【００７１】
表示領域５０において、走査線５１が横方向に延在し、映像信号線５２が縦方向に延在し、走査線５１と映像信号線５２とで囲まれた領域が画素５４になっている。図３１の紙面下側に端子部が形成され、この部分に映像信号線駆動回路等を有するドライバＩＣ１０００が搭載されている。また、端子部には、液晶表示装置に電源や信号を供給するフレキシブル配線基板２０００が接続している。
【００７２】
図３２は図３１のＢ−Ｂ断面図である。図３２において、ＴＦＴ基板１００の上にはＴＦＴ回路層１０が形成されている。ＴＦＴ回路層１０の上には、液晶を駆動するための画素電極、コモン電極等を有する電極層６０が形成されている。電極層６０及びＴＦＴ回路層１０の周辺には多くのＴＦＴを有する周辺駆動回路５５が形成されている。ＴＦＴ基板１００と対向基板２００はシール材１５０で接着し、内部に液晶３００が封入されている。対向基板２００側には、カラーフィルタ、ブラックマトリクス等を有するカラーフィルタ層７０が形成されている。ＴＦＴ基板１００には下偏光板５００が、対向基板２００には上偏光板４００が貼り付けられている。液晶は、自らは発光しないので、液晶表示パネルの背面にバックライト６００が配置している。
【００７３】
図３３は、液晶表示装置の表示領域の断面図である。図３３において、ＴＦＴ基板１００の上に下地膜１０１が形成され、その上にＴＦＴ回路層１０が形成され、その上に有機パッシベーション膜１０２が形成されている。ここまでの構成は有機ＥＬ表示装置と同様である。図３３では、有機パッシベーション膜１０２の上にコモン電極１１１が形成され、その上に容量絶縁膜１１２が形成され、その上に画素電極１１３が形成されている。画素電極１１３を覆って配向膜１１４が形成されている。
【００７４】
図３３の対向基板２００の内側にはカラーフィルタ２０１とブラックマトリクス２０２が形成され、これらを覆ってオーバーコート膜２０３が形成され、オーバーコート膜２０３を覆って配向膜１１４が形成されている。ＴＦＴ基板１００と対向基板２００の間に液晶が封止されている。
【００７５】
図３３において、ＴＦＴ回路層１０には、画素毎に少なくとも１個のＴＦＴが形成されている。一方、図３２に示すように、表示領域の外側である額縁領域には多数のＴＦＴを有する周辺駆動回路５５が形成されている。画面が高精細になるにつれて、周辺駆動回路５５の規模も大きくなる。しかし、外形は一定に保ったまま、表示領域を大きくしたいという要求から額縁の面積は小さくすること要求されている。
【００７６】
したがって、限られた面積に多くのＴＦＴを配置したいという要求は液晶表示装置についても同様である。本発明では、実施例１および実施例２で説明したような種々の構成のＴＦＴを同一基板に形成するので、液晶表示装置においても、ＴＦＴの密度を上げ、額縁領域を小さく保ちながら、高精細画面を実現することが出来る。
【符号の説明】
【００７７】
１０…ＴＦＴ回路、  １１…第１電極層、  １２…第１層間絶縁膜、  １３…スルーホール、  １４…第２電極層、  １５…半導体層、  １６…第２層間絶縁膜、  １７…第３電極層、  １８…第３層間絶縁膜（パッシベーション膜）、  １９…スルーホール、  ２０…有機ＥＬアレイ層、  ３０…保護層、  ４０…円偏光板、  ５０…表示領域、  ５１…走査線、  ５２…映像信号線、  ５３…電源線、  ５４…画素、  ５５…周辺回路、  ６０…液晶駆動電極層、  ７０…カラーフィルタ層、  １００…ＴＦＴ基板、  １０１…下地膜、  １０２…平坦化膜、  １０３…下部電極、  １０４…バンク、  １０５…有機ＥＬ層、  １０６…上部電極、  １０７…第１保護膜、  １０８…第２保護膜、  １１１…コモン電極、  １１２…容量絶縁膜、  １１３…画素電極、  １１４…配向膜、  １５０…シール材、  ２００…対向基板、  ２０１…カラーフィルタ、  ２０２…ブラックマトリクス、  ２０３…オーバーコート膜、  ３００…液晶層、  ４００…上偏光板、  ５００…下偏光板、  ６００…バックライト、  １０００…ドライバＩＣ、  ２０００…フレキシブル配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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