(57)【要約】      （修正有）【課題】有機ＥＬ表示装置およびアクティブマトリクス基板において、要求特性が異なる複数の酸化物半導体ＴＦＴを好適に混在させ得る構成を提供する。【解決手段】有機ＥＬ表示装置は、基板１と、各画素に設けられた画素回路とを備える。画素回路は、第１酸化物半導体層１３を含む第１酸化物半導体ＴＦＴ１０と、第２酸化物半導体層２３を含む第２酸化物半導体ＴＦＴ２とを含む。第１酸化物半導体ＴＦＴは、トップゲート構造を有する。第２酸化物半導体ＴＦＴは、ボトムゲート構造を有する。第２酸化物半導体ＴＦＴは、第２酸化物半導体層上に形成された絶縁層４上に設けられ、第２酸化物半導体層に対向するシールド電極２６を有する。【選択図】図３
2019078788.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数の画素を有する有機ＥＬ表示装置であって、
基板と、
前記複数の画素のそれぞれに設けられた画素回路と、
を備え、
前記画素回路は、前記基板に支持された複数の酸化物半導体ＴＦＴであって、第１酸化物半導体層を有する第１酸化物半導体ＴＦＴと、第２酸化物半導体層を有する第２酸化物半導体ＴＦＴとを含む複数の酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
前記基板上に形成された第１絶縁層上に設けられた前記第１酸化物半導体層と、
前記第１酸化物半導体層上に設けられた第１ゲート絶縁層と、
前記第１ゲート絶縁層上に設けられ、前記第１酸化物半導体層に対向する第１ゲート電極と、
前記第１酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、
を有し、
前記第２酸化物半導体ＴＦＴは、
前記基板上に設けられた第２ゲート電極と、
前記第２ゲート電極を覆うように設けられた第２ゲート絶縁層と、
前記第２ゲート絶縁層上に設けられ、前記第２ゲート電極に対向する前記第２酸化物半導体層と、
前記第２酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、
前記第２酸化物半導体層上に形成された第２絶縁層上に設けられ、前記第２酸化物半導体層に対向するシールド電極と、
を有する、有機ＥＬ表示装置。
【請求項２】
前記画素回路は、選択用ＴＦＴと、駆動用ＴＦＴと、容量素子とを含み、
前記第２酸化物半導体ＴＦＴは、前記駆動用ＴＦＴである、請求項１に記載の有機ＥＬ表示装置。
【請求項３】
前記第１酸化物半導体ＴＦＴは、前記選択用ＴＦＴである、請求項２に記載の有機ＥＬ表示装置。
【請求項４】
前記第２酸化物半導体ＴＦＴのチャネル長方向に沿った前記第２ゲート電極の長さは、前記チャネル長方向に沿った前記シールド電極の長さよりも大きい、請求項１から３のいずれかに記載の有機ＥＬ表示装置。
【請求項５】
前記シールド電極に固定電位が与えられる、請求項１から４のいずれかに記載の有機ＥＬ表示装置。
【請求項６】
前記固定電位は接地電位である、請求項５に記載の有機ＥＬ表示装置。
【請求項７】
前記シールド電極に前記第２ゲート電極と同じ電位が与えられる、請求項１から４のいずれかに記載の有機ＥＬ表示装置。
【請求項８】
前記第１絶縁層と前記第２ゲート絶縁層とは、同層に形成されており、
前記第１酸化物半導体層と前記第２酸化物半導体層とは、同層に形成されており、
前記第１ゲート絶縁層と前記第２絶縁層とは、同層に形成されており、
前記第１ゲート電極と前記シールド電極とは、同層に形成されており、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は同層に形成されている、請求項１から７のいずれかに記載の有機ＥＬ表示装置。
【請求項９】
前記画素回路を覆う保護層と、
前記保護層上に設けられ、前記画素回路に電気的に接続された画素電極と、
前記画素電極上に設けられた有機ＥＬ層と、
前記有機ＥＬ層上に設けられた上部電極と、
をさらに備える、請求項１から８のいずれかに記載の有機ＥＬ表示装置。
【請求項１０】
前記第１酸化物半導体層および前記第２酸化物半導体層のそれぞれは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から９のいずれかに記載の有機ＥＬ表示装置。
【請求項１１】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む、請求項１０に記載の有機ＥＬ表示装置。
【請求項１２】
マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記周辺領域において前記基板上にモノリシックに形成された周辺回路と、
を備え、
前記周辺回路は、前記基板に支持された複数の酸化物半導体ＴＦＴであって、第１酸化物半導体層を有する第１酸化物半導体ＴＦＴと、第２酸化物半導体層を有する第２酸化物半導体ＴＦＴとを含む複数の酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
前記基板上に形成された第１絶縁層上に設けられた前記第１酸化物半導体層と、
前記第１酸化物半導体層上に設けられた第１ゲート絶縁層と、
前記第１ゲート絶縁層上に設けられ、前記第１酸化物半導体層に対向する第１ゲート電極と、
前記第１酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、
を有し、
前記第２酸化物半導体ＴＦＴは、
前記基板上に設けられた第２ゲート電極と、
前記第２ゲート電極を覆うように設けられた第２ゲート絶縁層と、
前記第２ゲート絶縁層上に設けられ、前記第２ゲート電極に対向する前記第２酸化物半導体層と、
前記第２酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、
前記第２酸化物半導体層上に形成された第２絶縁層上に設けられ、前記第２酸化物半導体層に対向するシールド電極と、
を有する、アクティブマトリクス基板。
【請求項１３】
前記第２酸化物半導体ＴＦＴのチャネル長方向に沿った前記第２ゲート電極の長さは、前記チャネル長方向に沿った前記シールド電極の長さよりも大きい、請求項１２に記載のアクティブマトリクス基板。
【請求項１４】
前記シールド電極に固定電位が与えられる、請求項１２または１３に記載のアクティブマトリクス基板。
【請求項１５】
前記固定電位は接地電位である、請求項１４に記載のアクティブマトリクス基板。
【請求項１６】
前記シールド電極に前記第２ゲート電極と同じ電位が与えられる、請求項１２または１３に記載のアクティブマトリクス基板。
【請求項１７】
前記第１絶縁層と前記第２ゲート絶縁層とは、同層に形成されており、
前記第１酸化物半導体層と前記第２酸化物半導体層とは、同層に形成されており、
前記第１ゲート絶縁層と前記第２絶縁層とは、同層に形成されており、
前記第１ゲート電極と前記シールド電極とは、同層に形成されており、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は同層に形成されている、請求項１２から１６のいずれかに記載のアクティブマトリクス基板。
【請求項１８】
前記第１酸化物半導体層および前記第２酸化物半導体層のそれぞれは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１２から１７のいずれかに記載のアクティブマトリクス基板。
【請求項１９】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む、請求項１８に記載のアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ表示装置およびアクティブマトリクス基板に関し、特に、酸化物半導体ＴＦＴを備えた有機ＥＬ表示装置およびアクティブマトリクス基板に関する。
【背景技術】
【０００２】
近年、ＯＬＥＤ（Organic Light Emitting Diode）技術の進歩に伴い、大型テレビから高精細なスマートフォンに至るまで、有機ＥＬ（エレクトロルミネッセンス）表示装置を表示部として備える製品が広がってきている。また、ＯＬＥＤのバックプレーン用のＴＦＴ（薄膜トランジスタ）として、現在広く用いられているＬＴＰＳ（低温ポリシリコン）−ＴＦＴに代えて、大面積・高精細に適した酸化物半導体ＴＦＴを用いることが提案されており（例えば特許文献１）、より安価なプロセスで高性能なＴＦＴを製造する要求が高まっている。
【０００３】
一般的な有機ＥＬ表示装置の画素回路は、２つのＴＦＴと１つの容量素子（保持容量）とから構成される。２つのＴＦＴのうちの一方は、選択用ＴＦＴと呼ばれ、他方は、駆動用ＴＦＴと呼ばれる。有機ＥＬ表示装置の画素回路の例を図１４に示す。図１４は、ボトムエミッション方式の有機ＥＬ表示装置の画素回路９００Ｐｃを示す断面図である。図１４に示す画素回路９００Ｐｃは、選択用ＴＦＴ９１０および駆動用ＴＦＴ９２０と、保持容量９３０とを含む。
【０００４】
選択用ＴＦＴ９１０は、ゲート電極９１１、ゲート絶縁層９１２、酸化物半導体層９１３、ソース電極９１４およびドレイン電極９１５を有する。同様に、駆動用ＴＦＴ９２０は、ゲート電極９２１、ゲート絶縁層９２２、酸化物半導体層９２３、ソース電極９２４およびドレイン電極９２５を有する。
【０００５】
選択用ＴＦＴ９１０および駆動用ＴＦＴ９２０は、基板９０１によって支持されている。基板９０１上には、下地絶縁層（ベースコート層）９０２が形成されており、この下地絶縁層９０２上に、酸化物半導体層９１３および９２３が設けられている。
【０００６】
酸化物半導体層９１３および９２３上に、ゲート絶縁層９１２および９２２が形成されており、ゲート絶縁層９１２および９２２上に、ゲート電極９１１および９２１が設けられている。酸化物半導体層９１３および９２３やゲート電極９１１および９２１を覆うように、層間絶縁層９０３が形成されている。層間絶縁層９０３上に、ソース電極９１４および９２４とドレイン電極９１５および９２５とが設けられている。ソース電極９１４、９２４およびドレイン電極９１５、９２５は、層間絶縁層９０３に形成されたコンタクトホールにおいて、酸化物半導体層９１３および９２３に接続されている。層間絶縁層９０３上には、保持容量電極９３１も設けられている。保持容量電極９３１は、駆動用ＴＦＴ９２０のゲート電極９２１に電気的に接続されている。
【０００７】
図１４に示す例では、選択用ＴＦＴ９１０および駆動用ＴＦＴ９２０は、いずれもトップゲート構造を有する。選択用ＴＦＴ９１０および駆動用ＴＦＴ９２０を覆うように、保護層９０５が形成されている。保護層９０５上に、カラーフィルタ層９０６が設けられており、カラーフィルタ層９０６を覆うように平坦化層９０７が形成されている。
【０００８】
平坦化層９０７上に、陽極９４１が設けられている。陽極９４１は、駆動用ＴＦＴ９２０のドレイン電極９２５に電気的に接続されている。
【０００９】
隣接する画素間には、バンク９０８が設けられている。バンク９０８は、画素電極９４１の一部を覆っている。画素電極９４１上に、有機ＥＬ層９４２が設けられている。有機ＥＬ層９４２上に、陰極９４３が設けられている。陰極９４３は、表示領域全体にわたって連続するように形成されている。
【００１０】
保持容量９３０は、保持容量電極９３１および陽極９４１とこれらの間に位置する保護層９０５とによって形成される容量と、保持容量電極９３１および酸化物半導体層９２３とこれらの間に位置する層間絶縁層９０３とによって形成される容量とから構成される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１５−１９５３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
選択用ＴＦＴは、駆動用ＴＦＴへの印加電圧を変化させて画素を選択する機能を有する。これに対し、駆動用ＴＦＴは、発光に必要な電流を供給する機能を有する。このように、選択用ＴＦＴと駆動用ＴＦＴとは異なる機能を担うので、要求される特性も異なり得る。
【００１３】
各画素の発光強度は、直接的には駆動用ＴＦＴによって制御されるので、駆動用ＴＦＴのＴＦＴ特性がばらつくと、発光強度が大きくばらつき、輝度むらや焼き付き等の表示品位不良を招いてしまう。そのため、有機ＥＬ表示装置の画素回路では、特に駆動用ＴＦＴに、高移動度であるだけでなく、流す電流の均一性が高いことや信頼性が高いことが求められる。
【００１４】
本発明は、上記問題に鑑みてなされたものであり、その目的は、有機ＥＬ表示装置およびアクティブマトリクス基板において、要求特性が異なる複数の酸化物半導体ＴＦＴを好適に混在させ得る構成を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の実施形態による有機ＥＬ表示装置は、マトリクス状に配列された複数の画素を有する有機ＥＬ表示装置であって、基板と、前記複数の画素のそれぞれに設けられた画素回路と、を備え、前記画素回路は、前記基板に支持された複数の酸化物半導体ＴＦＴであって、第１酸化物半導体層を有する第１酸化物半導体ＴＦＴと、第２酸化物半導体層を有する第２酸化物半導体ＴＦＴとを含む複数の酸化物半導体ＴＦＴを含み、前記第１酸化物半導体ＴＦＴは、前記基板上に形成された第１絶縁層上に設けられた前記第１酸化物半導体層と、前記第１酸化物半導体層上に設けられた第１ゲート絶縁層と、前記第１ゲート絶縁層上に設けられ、前記第１酸化物半導体層に対向する第１ゲート電極と、前記第１酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、を有し、前記第２酸化物半導体ＴＦＴは、前記基板上に設けられた第２ゲート電極と、前記第２ゲート電極を覆うように設けられた第２ゲート絶縁層と、前記第２ゲート絶縁層上に設けられ、前記第２ゲート電極に対向する前記第２酸化物半導体層と、前記第２酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、前記第２酸化物半導体層上に形成された第２絶縁層上に設けられ、前記第２酸化物半導体層に対向するシールド電極と、を有する。
【００１６】
ある実施形態において、前記画素回路は、選択用ＴＦＴと、駆動用ＴＦＴと、容量素子とを含み、前記第２酸化物半導体ＴＦＴは、前記駆動用ＴＦＴである。
【００１７】
ある実施形態において、前記第１酸化物半導体ＴＦＴは、前記選択用ＴＦＴである。
【００１８】
ある実施形態において、前記第２酸化物半導体ＴＦＴのチャネル長方向に沿った前記第２ゲート電極の長さは、前記チャネル長方向に沿った前記シールド電極の長さよりも大きい。
【００１９】
ある実施形態において、前記シールド電極に固定電位が与えられる。
【００２０】
ある実施形態において、前記固定電位は接地電位である。
【００２１】
ある実施形態において、前記シールド電極に前記第２ゲート電極と同じ電位が与えられる。
【００２２】
ある実施形態において、前記第１絶縁層と前記第２ゲート絶縁層とは、同層に形成されており、前記第１酸化物半導体層と前記第２酸化物半導体層とは、同層に形成されており、前記第１ゲート絶縁層と前記第２絶縁層とは、同層に形成されており、前記第１ゲート電極と前記シールド電極とは、同層に形成されており、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は同層に形成されている。
【００２３】
ある実施形態において、前記画素回路を覆う保護層と、前記保護層上に設けられ、前記画素回路に電気的に接続された画素電極と、前記画素電極上に設けられた有機ＥＬ層と、前記有機ＥＬ層上に設けられた上部電極と、をさらに備える。
【００２４】
ある実施形態において、前記第１酸化物半導体層および前記第２酸化物半導体層のそれぞれは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００２５】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む。
【００２６】
本発明の実施形態によるアクティブマトリクス基板は、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、基板と、前記周辺領域において前記基板上にモノリシックに形成された周辺回路と、を備え、前記周辺回路は、前記基板に支持された複数の酸化物半導体ＴＦＴであって、第１酸化物半導体層を有する第１酸化物半導体ＴＦＴと、第２酸化物半導体層を有する第２酸化物半導体ＴＦＴとを含む複数の酸化物半導体ＴＦＴを含み、前記第１酸化物半導体ＴＦＴは、前記基板上に形成された第１絶縁層上に設けられた前記第１酸化物半導体層と、前記第１酸化物半導体層上に設けられた第１ゲート絶縁層と、前記第１ゲート絶縁層上に設けられ、前記第１酸化物半導体層に対向する第１ゲート電極と、前記第１酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、を有し、前記第２酸化物半導体ＴＦＴは、前記基板上に設けられた第２ゲート電極と、前記第２ゲート電極を覆うように設けられた第２ゲート絶縁層と、前記第２ゲート絶縁層上に設けられ、前記第２ゲート電極に対向する前記第２酸化物半導体層と、前記第２酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、前記第２酸化物半導体層上に形成された第２絶縁層上に設けられ、前記第２酸化物半導体層に対向するシールド電極と、を有する。
【００２７】
ある実施形態において、前記第２酸化物半導体ＴＦＴのチャネル長方向に沿った前記第２ゲート電極の長さは、前記チャネル長方向に沿った前記シールド電極の長さよりも大きい。
【００２８】
ある実施形態において、前記シールド電極に固定電位が与えられる。
【００２９】
ある実施形態において、前記固定電位は接地電位である。
【００３０】
ある実施形態において、前記シールド電極に前記第２ゲート電極と同じ電位が与えられる。
【００３１】
ある実施形態において、前記第１絶縁層と前記第２ゲート絶縁層とは、同層に形成されており、前記第１酸化物半導体層と前記第２酸化物半導体層とは、同層に形成されており、前記第１ゲート絶縁層と前記第２絶縁層とは、同層に形成されており、前記第１ゲート電極と前記シールド電極とは、同層に形成されており、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は同層に形成されている。
【００３２】
ある実施形態において、前記第１酸化物半導体層および前記第２酸化物半導体層のそれぞれは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００３３】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、結晶質部分を含む。
【発明の効果】
【００３４】
本発明の実施形態によると、有機ＥＬ表示装置およびアクティブマトリクス基板において、要求特性が異なる複数の酸化物半導体ＴＦＴを好適に混在させ得る構成を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態による有機ＥＬ表示装置１００を模式的に示す平面図である。
【図２】有機ＥＬ表示装置１００の画素回路Ｐｃを示す等価回路図である。
【図３】有機ＥＬ表示装置１００を模式的に示す断面図である。
【図４】（ａ）および（ｂ）は、それぞれ選択用ＴＦＴ１０および駆動用ＴＦＴ２０のゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示すグラフである。
【図５】（ａ）および（ｂ）は、それぞれ選択用ＴＦＴ１０および駆動用ＴＦＴ２０のドレイン電圧−ドレイン電流（Ｖｄ−Ｉｄ）特性を示すグラフである。
【図６】駆動用ＴＦＴ２０のシールド電極２６に与える固定電位を変化させたときのゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示すグラフである。
【図７】有機ＥＬ表示装置１００を模式的に示す断面図である。
【図８】（ａ）〜（ｄ）は、有機ＥＬ表示装置１００の製造工程を模式的に示す工程断面図である。
【図９】（ａ）〜（ｃ）は、有機ＥＬ表示装置１００の製造工程を模式的に示す工程断面図である。
【図１０】（ａ）〜（ｃ）は、有機ＥＬ表示装置１００の製造工程を模式的に示す工程断面図である。
【図１１】プラズマ処理によって第１酸化物半導体層１３および第２酸化物半導体２３の抵抗値を段階的に変化させ得ることを説明するための図である。
【図１２】有機ＥＬ表示装置１００の画素回路Ｐｃの他の例を示す等価回路図である。
【図１３】本発明の実施形態によるアクティブマトリクス基板２００を模式的に示す平面図である。
【図１４】ボトムエミッション方式の有機ＥＬ表示装置の画素回路９００Ｐｃを示す断面図である。
【発明を実施するための形態】
【００３６】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００３７】
（実施形態１）
図１を参照しながら、本実施形態における有機ＥＬ表示装置１００を説明する。図１は、有機ＥＬ表示装置１００を模式的に示す平面図である。
【００３８】
図１に示すように、有機ＥＬ表示装置１００は、マトリクス状に配列された複数の画素Ｐを有する。複数の画素Ｐは、典型的には、赤を表示する赤画素、緑を表示する緑画素および青を表示する青画素を含む。
【００３９】
また、有機ＥＬ表示装置１００は、基板１と、複数の画素Ｐのそれぞれに設けられた画素回路（図１では不図示）とを備える。図２に、画素回路の例を示す。
【００４０】
図２に示す画素回路Ｐｃは、選択用ＴＦＴ１０と、駆動用ＴＦＴ２０と、容量素子（保持容量）３０とを含む。選択用ＴＦＴ１０および駆動用ＴＦＴ２０は、基板１に支持されており、それぞれ酸化物半導体層を有する酸化物半導体ＴＦＴである。
【００４１】
選択用ＴＦＴ１０のゲート電極は、ゲート配線ＧＬに接続されている。選択用ＴＦＴ１０のソース電極は、ソース配線ＳＬに接続されている。選択用ＴＦＴ１０のドレイン電極は、駆動用ＴＦＴ２０のゲート電極と容量素子３０とに接続されている。駆動用ＴＦＴ２０のソース電極は、電流供給線ＣＬに接続されている。駆動用ＴＦＴ２０のドレイン電極は、ＯＬＥＤ（有機発光ダイオード）４０に接続されている。
【００４２】
ゲート配線ＧＬから選択用ＴＦＴ１０のゲート電極にオン信号が供給されると、選択用ＴＦＴ１０がオン状態となるので、ソース配線ＳＬからの信号電圧（ＯＬＥＤ４０の所望の発光輝度に対応している）が選択用ＴＦＴ１０を介して容量素子３０および駆動用ＴＦＴ２０のゲート電極に印加される。信号電圧によって駆動用ＴＦＴ２０がオン状態になると、電流供給線ＣＬからの電流が駆動用ＴＦＴ２０を介してＯＬＥＤ４０に流れ、ＯＬＥＤ４０が発光する。
【００４３】
図１４に示した画素回路９００Ｐｃでは、選択用ＴＦＴ９１０と駆動用ＴＦＴ９２０とは、いずれもトップゲート構造（つまり同じ構成）を有する。これに対し、本実施形態の画素回路Ｐｃでは、選択用ＴＦＴ１０と駆動用ＴＦＴ２０とが互いに異なる構成を有する。以下、図３を参照しながら、選択用ＴＦＴ１０および駆動用ＴＦＴ２０の構成を説明する。図３は、有機ＥＬ表示装置１００の選択用ＴＦＴ１０および駆動用ＴＦＴ２０が形成されている領域を模式的に示す断面図である。なお、図３では、保護層５より上の構成要素は省略している。言い換えると、図３には、有機ＥＬ表示装置１００のうち、バックプレーンとして機能するアクティブマトリクス基板が示されている。
【００４４】
選択用ＴＦＴ１０は、第１ゲート電極１１、第１ゲート絶縁層１２、第１酸化物半導体層１３、第１ソース電極１４および第１ドレイン電極１５を有する。
【００４５】
第１酸化物半導体層１３は、基板１上に形成された第１絶縁層２上に設けられている。第１酸化物半導体層１３は、チャネル領域１３ａと、チャネル領域１３ａの両側に位置するソース領域１３ｂおよびドレイン領域１３ｃとを含む。ソース領域１３ｂおよびドレイン領域１３ｃは、酸化物半導体が低抵抗化された領域である。チャネル領域１３ａは、酸化物半導体が低抵抗化されていない領域である。
【００４６】
第１ゲート絶縁層１２は、第１酸化物半導体層１３上に設けられている。図３に示す例では、第１ゲート絶縁層１２は、第１酸化物半導体層１３のうちのチャネル領域１３ａに重なっている。
【００４７】
第１ゲート電極１１は、第１ゲート絶縁層１２上に設けられている。第１ゲート電極１１は、第１酸化物半導体層１３に対向する。より具体的には、第１ゲート電極１１は、酸化物半導体層１３のチャネル領域１３ａに対向している。
【００４８】
第１酸化物半導体層１３および第１ゲート電極１１を覆うように、層間絶縁層３が形成されている。第１ソース電極１４および第１ドレイン電極１５は、この層間絶縁層３上に設けられている。第１ソース電極１４および第１ドレイン電極１５は、第１酸化物半導体層１３に電気的に接続されている。具体的には、第１ソース電極１４および第１ドレイン電極１５は、層間絶縁層３に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２において、第１酸化物半導体層１３のソース領域１３ｂおよびドレイン領域１３ｃに接続されている。
【００４９】
このように、選択用ＴＦＴ１０は、トップゲート構造を有する。
【００５０】
駆動用ＴＦＴ２０は、第２ゲート電極２１、第２ゲート絶縁層２２、第２酸化物半導体層２３、第２ソース電極２４および第２ドレイン電極２５を有する。
【００５１】
第２ゲート電極２１は、基板１上に設けられている。
【００５２】
第２ゲート絶縁層２２は、第２ゲート電極２１を覆うように設けられている。第２ゲート絶縁層２２は、第１絶縁層２と同一の絶縁膜から形成されている。つまり、第１絶縁層２と第２ゲート絶縁層２２とは、同層に形成されている。言い換えると、第１絶縁層２が、選択用ＴＦＴ１０が設けられている領域だけでなく、駆動用ＴＦＴ２０が設けられている領域にも設けられており、第１絶縁層２のうち、第２ゲート電極２１を覆う（第２ゲート電極２１に重なる）部分が第２ゲート絶縁層２２として機能する。
【００５３】
第２酸化物半導体層２３は、第２ゲート絶縁層２２上に設けられている。第２酸化物半導体層２３は、第２ゲート電極２１に対向する。第２酸化物半導体層２３は、チャネル領域２３ａと、チャネル領域２３ａの両側に位置するソース領域２３ｂおよびドレイン領域２３ｃとを含む。ソース領域２３ｂおよびドレイン領域２３ｃは、酸化物半導体が低抵抗化された領域であり、チャネル領域２３ａは、酸化物半導体が低抵抗化されていない領域である。第２酸化物半導体層２３は、第１酸化物半導体層１３と同一の酸化物半導体膜から形成されている。つまり、第１酸化物半導体層１３と第２酸化物半導体層２３とは、同層に形成されている。
【００５４】
層間絶縁層３は、第２酸化物半導体層２３を覆っており、第２ソース電極２４および第２ドレイン電極２５は、層間絶縁層３上に設けられている。第２ソース電極２４および第２ドレイン電極２５は、第２酸化物半導体層２３に電気的に接続されている。具体的には、第２ソース電極２４および第２ドレイン電極２５は、層間絶縁層３に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４において、第２酸化物半導体層２３のソース領域２３ｂおよびドレイン領域２３ｃに接続されている。第２ソース電極２４および第２ドレイン電極２５は、第１ソース電極１４および第１ドレイン電極１５と同一の導電膜から形成されている。つまり、第１ソース電極１４、第１ドレイン電極１５、第２ソース電極２４および第２ドレイン電極２５は、同層に形成されている。
【００５５】
このように、駆動用ＴＦＴ２０は、ボトムゲート構造を有する。駆動用ＴＦＴ２０は、さらに、シールド電極２６を有する。シールド電極２６は、第２酸化物半導体層２３上に形成された第２絶縁層４上に設けられており、第２酸化物半導体層２３に対向する。より具体的には、第２絶縁層４は、第２酸化物半導体層２３のうちのチャネル領域２３ａに重なっており、シールド電極２６は、第２酸化物半導体層２３のチャネル領域２３ａに対向する。第２絶縁層４は、第１ゲート絶縁層１２と同一の絶縁膜から形成されている。つまり、第１ゲート絶縁層１２と第２絶縁層４とは、同層に形成されている。シールド電極２６は、第１ゲート電極１１と同一の導電膜から形成されている。つまり、第１ゲート電極１１とシールド電極２６とは、同層に形成されている。ここでは、シールド電極１６には、固定電位（例えば接地電位）が与えられる。
【００５６】
図３に示す例では、駆動用ＴＦＴ２０のチャネル長方向に沿った第２ゲート電極２１の長さは、チャネル長方向に沿ったシールド電極２６の長さよりも大きい。そのため、第２ゲート電極２１は、第２酸化物半導体層２３のチャネル領域２３ａだけでなく、ソース領域２３ｂの一部およびドレイン領域２３ｃの一部（つまり低抵抗化領域の一部）にも重なっている。
【００５７】
選択用ＴＦＴ１０および駆動用ＴＦＴ２０を含む画素回路Ｐｃを覆うように、つまり、画素回路Ｐｃを覆うように保護層５が設けられている。保護層５上に、不図示の画素電極等が設けられる。なお、図３では、容量素子３０を明示していないが、容量素子３０は、一対の電極と、それらの間に位置する絶縁層（誘電体層）とによって構成され得る。容量素子３０を構成する一対の電極は、例えば、駆動用ＴＦＴ２０の第２ゲート電極２１に（つまり選択用ＴＦＴ１０の第１ドレイン電極１５に）電気的に接続された導電層と、駆動用ＴＦＴ２０の第２ドレイン電極２５に電気的に接続された導電層である。
【００５８】
本実施形態における有機ＥＬ表示装置１００では、上述したように、画素回路Ｐｃ内に、トップゲート構造の酸化物半導体ＴＦＴ１０と、ボトムゲート構造の酸化物半導体ＴＦＴ２０とを作り分けることにより、要求特性が異なる複数の酸化物半導体ＴＦＴ（ここでは選択用ＴＦＴ１０と駆動用ＴＦＴ２０）を好適に混在させることができる。また、ボトムゲート構造の酸化物半導体ＴＦＴ２０は、シールド電極２６を有している。第２酸化物半導体層２３に対向するシールド電極２６は、ＴＦＴ動作時に外部からの電界を遮蔽する効果を奏し得る。シールド電極２６の電界遮蔽効果により、駆動用ＴＦＴ２０が流す電流の均一性を高くしたり、信頼性を高くしたりすることができる。つまり、駆動用ＴＦＴ２０として好ましい特性を実現することができる。以下、本実施形態の構成により得られる利点をより詳しく説明する。
【００５９】
まず、上述した構成では、選択用ＴＦＴ１０および駆動用ＴＦＴ２０の電極や絶縁層が、以下の関係を有する。
（１）第１絶縁層２と第２ゲート絶縁層２２とは同層に形成されている。
（２）第１酸化物半導体層１３と第２酸化物半導体層２３とは同層に形成されている。
（３）第１ゲート絶縁層１２と第２絶縁層４とは同層に形成されている。
（４）第１ゲート電極１１とシールド電極２６とは同層に形成されている。
（５）第１ソース電極１４、第１ドレイン電極１５、第２ソース電極２４および第２ドレイン電極は同層に形成されている。
【００６０】
そのため、本実施形態の画素回路Ｐｃを製造する際は、画素回路内の酸化物半導体ＴＦＴをすべてトップゲート構造とする従来の構成（図１４）と比較して、基板１と第２ゲート絶縁層２２との間に第２ゲート電極２１を形成する工程を追加するだけで、トップゲート構造の選択用ＴＦＴ１０とボトムゲート構造の駆動用ＴＦＴ２０とが混在した構成を実現することができる。
【００６１】
また、選択用ＴＦＴ１０は、後述するように、第１ゲート電極１１をマスクとして酸化物半導体膜の低抵抗化処理を行う自己整合型のトップゲート構造とし得るので、低抵抗化およびＴＦＴの負荷容量の低減を比較的安価なプロセスで実現できるという利点がある。
【００６２】
さらに、駆動用ＴＦＴ２０のシールド電極２６は、その電界遮蔽効果により、ＴＦＴの均一性や信頼性を向上させる効果をもたらす。なお、製造時には、シールド電極２６は、酸化物半導体に対する低抵抗化処理の際のマスクとして機能する。また、シールド電極２６は、ドレイン端への電界集中を緩和してソース―ドレイン間の耐圧を向上させる効果も奏する。
【００６３】
また、駆動用ＴＦＴ２０の第２ゲート電極２２のチャネル長方向に沿った長さは、シールド電極２６のチャネル長方向に沿った長さよりも大きい。従って、駆動用ＴＦＴ２０は、第２ゲート電極２２が第２酸化物半導体層２３のチャネル領域２３ａだけでなく、ソース領域２３ｂの一部およびドレイン領域２３ｃの一部にも重なっている、いわばＧＯＬＤ（Gate Overlapped Drain）構造を有する。そのため、信頼性がいっそう向上する。
【００６４】
また、第２ゲート電極２２が長いこと（第２ゲート電極２２がチャネル領域２２ａだけでなく、ソース領域２２ｂおよびドレイン領域２２ｃの一部にも重なっていること）は、実質的なチャネル長がチャネル領域２２ａの実際の長さよりも大きいことを意味している。チャネル長の変化は、ＴＦＴ特性に影響を与える。
【００６５】
図４（ａ）および（ｂ）に、選択用ＴＦＴ１０および駆動用ＴＦＴ２０の入力特性を示す。図４（ａ）および（ｂ）は、それぞれゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示すグラフである。図４（ａ）と図４（ｂ）との比較から、選択用ＴＦＴ１０の方が、駆動用ＴＦＴ２０よりも、オン状態のドレイン電流（オン電流）Ｉｏｎが大きく、且つ、Ｓファクタ（サブスレッショルド係数）が小さいことがわかる。このことから、チャネル長が長くなると、オン電流Ｉｏｎが小さくなり、且つ、Ｓファクタが悪化することがわかる。
【００６６】
図５（ａ）および（ｂ）に、選択用ＴＦＴ１０および駆動用ＴＦＴ２０の出力特性を示す。図５（ａ）および（ｂ）は、それぞれドレイン電圧−ドレイン電流（Ｖｄ−Ｉｄ）特性を示すグラフである。図５（ａ）と図５（ｂ）との比較から、選択用ＴＦＴ１０よりも駆動用ＴＦＴ２０の方が、電圧変化に対する電流変化が抑制されている（飽和性が改善されている）ことがわかる。そのため、チャネル長が長くなると、流す電流の均一性が向上するので、駆動用ＴＦＴ２０に要求される性能を満足し易くなることがわかる。
【００６７】
ここで、シールド電極２６に与えられる電位を説明する。
【００６８】
上述した説明で例示したように、シールド電極２６に与えられる固定電位は、例えば接地電位（つまり０Ｖ）である。シールド電極２６の電位を接地電位に固定することにより、駆動の安定性が向上する。
【００６９】
また、シールド電極２６の電位を、接地電位以外の電位に固定してもよい。図６に、シールド電極２６に与えられる固定電位Ｖｓｈを変化させたときの、駆動用ＴＦＴ２０のゲート電圧−ドレイン電流特性の例を示す。図６からわかるように、シールド電極２６に与えられる固定電位を調節することにより、駆動用ＴＦＴ２０のしきい値電圧を制御することができる。そのため、例えば、有機ＥＬ表示装置１００の消費電力を低く抑えることも可能である。
【００７０】
また、シールド電極２６に、第２ゲート電極２１と同じ電位が与えられてもよい。これにより、いわゆるダブルゲート駆動を行うことができるので、オン電流Ｉｏｎを増加させることができ、駆動力をいっそう向上させることができる。
【００７１】
図７に、保護層５よりも上に位置する画素電極等の配置の例を示す。図７に示す例では、保護層５上に、カラーフィルタ層６が設けられており、カラーフィルタ層６を覆うように平坦化層７が設けられている。平坦化層７上に、画素電極４１が設けられている。画素電極４１は、画素Ｐごとに形成されており、画素回路Ｐｃに電気的に接続されている。より具体的には、画素電極４１は、駆動用ＴＦＴ２０の第２ドレイン電極２５に電気的に接続されており、例えば陽極として機能する。図７に示す例では、画素電極４１は、平坦化層７が形成されていない駆動用ＴＦＴ２０上の領域にまで延びており、保護層５に形成された画素コンタクトホールＣＨＰにおいて、第２ドレイン電極２５に接続されている。
【００７２】
隣接する画素間には、絶縁性材料から形成されたバンク８が設けられている。バンク８は、画素電極４１の一部を覆っている。
【００７３】
各画素Ｐの画素電極４１上に、有機ＥＬ層４２が設けられている。有機ＥＬ層４２は、有機半導体材料から形成された複数の層を含む積層構造を有する。この積層構造は、例えば、画素電極４１側から、ホール注入層、ホール輸送層、発光層、電子輸送層および電子注入層をこの順で含んでいる。
【００７４】
有機ＥＬ層４２上に、上部電極４３が設けられている。上部電極４３は、表示領域全体にわたって連続するように形成されており、例えば陰極として機能する。
【００７５】
続いて、図８、図９および図１０を参照しながら、本実施形態の有機ＥＬ表示装置１００の製造方法を説明する。図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）および図１０（ａ）〜（ｃ）は、有機ＥＬ表示装置１００の製造工程を模式的に示す工程断面図である。
【００７６】
まず、図８（ａ）に示すように、基板１上に、第２ゲート電極２１を形成する。具体的には、例えば、基板１上にスパッタリング法により導電膜を堆積した後、導電膜をフォトリソグラフィプロセスおよびドライエッチングによりパターニングすることによって、第２ゲート電極２１を形成することができる。基板１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）を用いることができる。プラスチック基板（樹脂基板）の材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド等を用いることができる。導電膜の材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を適宜用いることができる。また、導電膜は、これらの材料から形成された複数の層を積層することによって形成されてもよい。ここでは、導電膜として、厚さ５０ｎｍのＭｏＮ層を上層、厚さ３５０ｎｍのＡｌ層を下層として含む積層膜（ＭｏＮ／Ａｌ膜）を形成する。
【００７７】
次に、図８（ｂ）に示すように、第２ゲート電極２１を覆うように、基板１上に第１絶縁層２を形成する。ここで形成される第１絶縁層２は、第２ゲート絶縁層２２として機能する部分を含んでいる。第１絶縁層２は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等である。ここでは、第１絶縁層２として、厚さ３７５ｎｍのＳｉＯ2層をＣＶＤ法により形成する。
【００７８】
続いて、図８（ｃ）に示すように、第１絶縁層２上に、第１酸化物半導体層１３および第２酸化物半導体層２３を形成する。具体的には、例えば、第１絶縁層２上に厚さ３０ｎｍ以上１００ｎｍ以下の酸化物半導体膜をスパッタリング法により堆積した後、酸化物半導体膜をフォトリソグラフィプロセスおよびエッチングによりパターニングすることによって、第１酸化物半導体層１３および第２酸化物半導体層２３を形成することができる。第１酸化物半導体層１３および第２酸化物半導体層２３の具体的な材料等については、後に詳述する。
【００７９】
次に、図８（ｄ）に示すように、第１酸化物半導体層１３および第２酸化物半導体層２３を覆うように、絶縁膜１２’を形成する。ここで形成される絶縁膜１２’は、第１ゲート絶縁層１２および第２絶縁層４となる部分を含んでいる。絶縁膜１２’の厚さが、第１絶縁層２の厚さよりも小さいと、オン電流Ｉｏｎを増加させやすい。ここでは、絶縁膜１２’として、厚さ１５０ｎｍのＳｉＯ2層をＣＶＤ法により形成する。その後、絶縁膜１２’の所定の位置に、第２ゲート電極２１を他の導電層と電気的に接続するためのコンタクトホール（不図示）を形成しておく。
【００８０】
続いて、図９（ａ）に示すように、絶縁膜１２’上に、第１ゲート電極１１およびシールド電極２６を形成する。具体的には、例えば、絶縁膜１２’上にスパッタリング法により導電膜を堆積した後、導電膜をフォトリソグラフィプロセスおよびドライエッチングによりパターニングすることによって、第１ゲート電極１１およびシールド電極２６を形成することができる。導電膜の材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を適宜用いることができる。また、導電膜は、これらの材料から形成された複数の層を積層することによって形成されてもよい。ここでは、導電膜として、厚さ５０ｎｍのＭｏＮ層を上層、厚さ３５０ｎｍのＡｌ層を下層として含む積層膜（ＭｏＮ／Ａｌ膜）を形成する。第１ゲート電極１１およびシールド電極２６を形成する際に、絶縁膜１２’も同時にエッチングすることにより、絶縁膜１２’のうち、第１ゲート電極１１およびシールド電極２６によって覆われていない部分は除去される。絶縁膜１２’の除去されなかった部分（つまり第１ゲート電極１１およびシールド電極２６によって覆われた部分）が、第１ゲート絶縁層１２および第２絶縁層４となる。
【００８１】
次に、図９（ｂ）に示すように、基板１の全面にプラズマ処理を施す。プラズマ処理としては、例えば、水素プラズマ処理やＨｅプラズマ処理などが挙げられる。プラズマ処理の際、第１ゲート電極１１がマスクとして働くので、第１酸化物半導体層１３のうち、第１ゲート電極１１で覆われてない領域は低抵抗化されてソース領域１３ｂおよびドレイン領域１３ｃとなり、第１ゲート電極１１で覆われている領域は低抵抗化されずにチャネル領域１３ａとなる。同様に、プラズマ処理の際、シールド電極２６がマスクとして働くので、第２酸化物半導体層２３のうち、シールド電極２６で覆われてない領域は低抵抗化されてソース領域２３ｂおよびドレイン領域２３ｃとなり、シールド電極２６で覆われている領域は低抵抗化されずにチャネル領域２３ａとなる。
【００８２】
続いて、図９（ｃ）に示すように、第１ゲート電極１１、シールド電極２６などを覆うように、層間絶縁層３を形成する。層間絶縁層３は、例えば酸化シリコン（ＳｉＯ2）層や窒化シリコン（ＳｉＮｘ）層である。また、層間絶縁層３は、これらが積層された構成を有してもよい。層間絶縁層３は、例えばＣＶＤ法によって形成することができる。なお、第１酸化物半導体層１３および第２酸化物半導体層２３の表面のうち、露出している部分に窒化シリコン層が接するように形成されると、その部分の酸化物半導体が低抵抗化されるので、そのことによっても、セルフアライメント構造を形成することができる。ここでは、層間絶縁層３として、厚さ１００ｎｍの窒化シリコン（ＳｉＮｘ）層と、厚さ３００ｎｍの酸化シリコン（ＳｉＯ2）層とを連続して形成する。
【００８３】
次に、図１０（ａ）に示すように、層間絶縁層３に、フォトリソグラフィプロセスおよびエッチングにより第１、第２、第３および第４コンタクトホールＣＨ１、ＣＨ２、ＣＨ３およびＣＨ４を形成する。
【００８４】
続いて、図１０（ｂ）に示すように、層間絶縁層３上に、第１ソース電極１４、第１ドレイン電極１５、第２ソース電極２４および第２ドレイン電極２５を形成する。具体的には、例えば、層間絶縁層３上にスパッタリング法により導電膜を堆積した後、導電膜をフォトリソグラフィプロセスおよびドライエッチングによりパターニングすることによって、第１ソース電極１４などを形成することができる。導電膜の材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等を適宜用いることができる。また、導電膜は、これらの材料から形成された複数の層を積層することによって形成されてもよい。ここでは、導電膜として、厚さ５０ｎｍのＴｉ層を上層、厚さ３００ｎｍのＡｌ層を中間層、厚さ３０ｎｍのＴｉ層を下層として含む積層膜（Ｔｉ／Ａｌ／Ｔｉ膜）を形成する。
【００８５】
次に、図１０（ｃ）に示すように、選択用ＴＦＴ１０および駆動用ＴＦＴ２０を覆うように、保護層５を形成する。その後、保護層５上に、カラーフィルタ層６、平坦化層７、画素電極４１等を形成することによって、有機ＥＬ表示装置１００が完成する。
【００８６】
なお、プラズマ処理によって第１酸化物半導体層１３および第２酸化物半導体２３の一部を低抵抗化する際、図１１に示すように、第１ゲート絶縁層１２および第１ゲート電極１１の端部や、第２絶縁層４およびシールド電極２６の端部がテーパ形状を有していることにより、第１酸化物半導体層１３および第２酸化物半導体２３の抵抗値を段階的に変化させることができる。図１１に示している例では、ソース領域１３ｂ（２３ｂ）は、第１低抵抗化領域１３ｂ１（２３ｂ１）と、第１低抵抗化領域１３ｂ１（２３ｂ１）およびチャネル領域１３ａ（２３ａ）の間に位置する第２低抵抗化領域１３ｂ２（２３ｂ２）とを含む。第１低抵抗化領域１３ｂ１（２３ｂ１）の抵抗値は、チャネル領域１３ａ（２３ａ）の抵抗値よりも小さい。第２低抵抗化領域１３ｂ２（２３ｂ２）の抵抗値は、チャネル領域１３ａ（２３ａ）の抵抗値よりも小さいが、第１低抵抗化領域１３ｂ１（２３ｂ１）の抵抗値よりも高い。ドレイン領域１３ｃ（２３ｃ）側についても、同様に、抵抗値を段階的に変化させることができる。
【００８７】
また、第２ゲート電極２１のチャネル長方向に沿った長さ（つまり第２ゲート電極２１によって規定されるチャネル長）が、シールド電極２６のチャネル長方向に沿った長さ（つまりシールド電極２６によって規定されるチャネル長）よりも大きいという関係をより確実に満足させるためには、プロセス上の加工精度等を考慮すると、第２ゲート電極２１のソース領域２３ｂに対する重なり幅ｗ１（図３参照）およびドレイン領域２３ｃに対する重なり幅ｗ２（図３参照）は、それぞれ例えば１μｍ〜２μｍ程度であることが好ましい。
【００８８】
なお、本実施形態では、ボトムエミッション方式の構成（図７）を例示しているが、本発明の実施形態による有機ＥＬ表示装置は、ボトムエミッション方式に限定されず、トップエミッション方式であってもよい。また、本発明の実施形態による有機ＥＬ表示装置は、有機ＥＬ層が蒸着法で形成される蒸着方式であってもよいし、有機ＥＬ層が印刷法で形成される印刷方式であってもよい。
【００８９】
また、画素回路Ｐｃは、図２に示した例に限定されない。画素回路Ｐｃは、３つ以上の酸化物半導体ＴＦＴを含んでいてもよく、輝度のばらつきを補償するための補償回路として機能する部分を含んでいてもよい。
【００９０】
図１２に、画素回路Ｐｃの他の例を示す。図１２に示す例では、画素回路Ｐｃは、選択用ＴＦＴ１０、駆動用ＴＦＴ２０、容量素子３０およびＯＬＥＤ４０に加え、第１の電流切替用ＴＦＴ５１および第２の電流切替用ＴＦＴ５２を含んでいる。
【００９１】
駆動用ＴＦＴ２０のゲート電極は、選択用ＴＦＴ１０のソース電極と、容量素子３０を構成する一対の電極の一方とに接続されている。駆動用ＴＦＴ２０のソース電極は、第１および第２の電流切替用ＴＦＴ５１および５２のドレイン電極に接続されている。駆動用ＴＦＴ２０のドレイン電極は、選択用ＴＦＴ１０のドレイン電極と、ＯＬＥＤ４０とに接続されている。
【００９２】
選択用ＴＦＴ１０のゲート電極は、第１ゲート配線ＧＬ１に接続されている。選択用ＴＦＴ１０のソース電極は、駆動用ＴＦＴ２０のゲート電極に接続されている。選択用ＴＦＴ１０のドレイン電極は、駆動用ＴＦＴ２０のドレイン電極に接続されている。
【００９３】
第１の電流切替用ＴＦＴ５１のゲート電極は、第１ゲート配線ＧＬ１に接続されている。第１の電流切替用ＴＦＴ５１のソース電極は、ソース配線ＳＬに接続されている。第１の電流切替用ＴＦＴ５１のドレイン電極は、駆動用ＴＦＴ２０のソース電極と、容量素子３０を構成する一対の電極の他方とに接続されている。
【００９４】
第２の電流切替用ＴＦＴ５２のゲート電極は、第２ゲート配線ＧＬ２に接続されている。第２の電流切替用ＴＦＴ５２のソース電極は、電流供給線ＣＬに接続されている。第２の電流切替用ＴＦＴ５２のドレイン電極は、駆動用ＴＦＴ２０のソース電極に接続されている。
【００９５】
図１２に示した画素回路Ｐｃは、以下のように動作する。
【００９６】
まず、第１ゲート配線ＧＬ１によって、選択用ＴＦＴ１０と第１の電流切替用ＴＦＴ５１とが選択されてオン状態になると、駆動用ＴＦＴ２０は、そのゲート電極とドレイン電極とが接続された状態、すなわち、ダイオード接続された状態となる。そのため、ソース配線ＳＬから供給されるデータ電流ＩDATAに対応する電圧が容量素子３０に充電される。
【００９７】
次に、選択用ＴＦＴ１０および第１の電流切替用ＴＦＴ５１がオフ状態になるとともに、第２ゲート配線ＧＬ２によって第２の電流切替用ＴＦＴ５２が選択されてオン状態になると、電流供給線ＣＬからの電流が、第２の電流切替用ＴＦＴ５２および駆動用ＴＦＴ２０（容量素子３０に充電された電圧によってオン状態となっている）を介してＯＬＥＤ４０に供給され、ＯＬＥＤ４０が発光する。
【００９８】
第１の電流切替用ＴＦＴ５１および第２の電流切替用ＴＦＴ５２のそれぞれは、選択用ＴＦＴ１０と同様にトップゲート構造であることが好ましい。
【００９９】
（実施形態２）
実施形態１では、有機ＥＬ表示装置１００およびそれに用いられるアクティブマトリクス基板を例示したが、本発明の実施形態は、それらに限定されるものではない。
【０１００】
図１３に、本実施形態におけるアクティブマトリクス基板２００を示す。アクティブマトリクス基板２００は、液晶表示装置用のアクティブマトリクス基板である。
【０１０１】
アクティブマトリクス基板２００は、図１３に示すように、表示領域ＤＲと、周辺領域ＦＲとを有する。表示領域ＤＲは、マトリクス状に配列された複数の画素領域（画素に対応する領域）によって規定される。周辺領域ＦＲは、表示領域ＤＲの周辺に位置し、「額縁領域」とも呼ばれる。
【０１０２】
アクティブマトリクス基板２００は、基板１と、周辺領域ＦＲに設けられたゲートドライバ（ゲート配線駆動回路）ＧＤおよびソースドライバ（ソース配線駆動回路）ＳＤとを備える。
【０１０３】
本実施形態では、ゲートドライバＧＤは、基板１上にモノリシックに形成されている。つまり、本実施形態のアクティブマトリクス基板２００は、周辺領域ＦＲにおいてモノリシックに形成された周辺回路を含んでいる。周辺回路を基板１上にモノリシックに形成することにより、コスト削減および狭額縁化（周辺領域ＦＲの縮小）を図ることができる。そのため、アクティブマトリクス基板２００は、スマートフォンなどの高精細なディスプレイ用の液晶表示装置に好適に用いることができる。
【０１０４】
ゲートドライバＧＤは、基板１に支持された複数の酸化物半導体ＴＦＴを含む。複数の酸化物半導体ＴＦＴは、実施形態１における選択用ＴＦＴ１０と同様にトップゲート構造を有する第１酸化物半導体ＴＦＴと、実施形態１における駆動用ＴＦＴ２０と同様にシールド電極２６を含むボトムゲート構造を有する第２酸化物半導体ＴＦＴとを含む。
【０１０５】
このような構成を採用することにより、ゲートドライバＧＤにおいて要求特性が異なる複数の酸化物半導体ＴＦＴを好適に混在させることができる。例えば、高電圧の印加による特性劣化が懸念されるバッファＴＦＴ等に対しては、シールド電極ボトムゲート構造を採用する（つまり第１酸化物半導体ＴＦＴを用いる）ことによって、高信頼性を確保することができる。また、高速駆動が求められるロジックＴＦＴ等に対しては、トップゲート構造を採用する（つまり第２酸化物半導体ＴＦＴを用いる）ことによって低負荷容量（ノイズ低減）を実現することができる。
【０１０６】
なお、ここではゲートドライバＧＤがモノリシックに形成される例を示したが、ゲートドライバＧＤに代えて（あるいはゲートドライバＧＤに加えて）ソースドライバＳＤがモノリシックに形成されていてもよい。
【０１０７】
［酸化物半導体について］
第１酸化物半導体層１３および第２酸化物半導体２３のそれぞれ（以下では単に「酸化物半導体層」と呼ぶ）に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１０８】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。
【０１０９】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１１０】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１１１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１１２】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１１３】
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）、酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）などを含んでいてもよい。Ｚｎ−Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態のもの、または何も不純物元素が添加されていないものを用いることができる。
【産業上の利用可能性】
【０１１４】
本発明の実施形態によると、有機ＥＬ表示装置およびアクティブマトリクス基板において、要求特性が異なる複数の酸化物半導体ＴＦＴを好適に混在させ得る構成を提供することができる。
【符号の説明】
【０１１５】
１    基板
２    第１絶縁層
３    層間絶縁層
４    第２絶縁層
５    保護層
６    カラーフィルタ層
７    平坦化層
８    バンク
１０    選択用ＴＦＴ
１１    第１ゲート電極
１２    第１ゲート絶縁層
１３    第１酸化物半導体層
１３ａ    第１酸化物半導体層のチャネル領域
１３ｂ    第１酸化物半導体層のソース領域
１３ｃ    第１酸化物半導体層のドレイン領域
１４    第１ソース電極
１５    第１ドレイン電極
２０    駆動用ＴＦＴ
２１    第２ゲート電極
２２    第２ゲート絶縁層
２３    第２酸化物半導体層
２３ａ    第２酸化物半導体層のチャネル領域
２３ｂ    第２酸化物半導体層のソース領域
２３ｃ    第２酸化物半導体層のドレイン領域
２４    第２ソース電極
２５    第２ドレイン電極
２６    シールド電極
３０    容量素子（保持容量）
４０    ＯＬＥＤ
４１    画素電極
４２    有機ＥＬ層
４３    上部電極
５１    第１の電流切替用ＴＦＴ
５２    第２の電流切替用ＴＦＴ
１００    有機ＥＬ表示装置
２００    アクティブマトリクス基板
Ｐ    画素
Ｐｃ    画素回路
ＧＬ    ゲート配線
ＧＬ１    第１ゲート配線
ＧＬ２    第２ゲート配線
ＳＬ    ソース配線
ＣＬ    電流供給線
ＤＲ    表示領域
ＦＲ    周辺領域
ＧＤ    ゲートドライバ
ＳＤ    ソースドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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