(57)【要約】【課題】高耐圧、低オン抵抗の半導体装置を提供する。【解決手段】半導体装置は、第１半導体層と、前記第１半導体層上に設けられた第２半導体層と、前記第２半導体層上に設けられた第３半導体層と、前記第３半導体層の上面から前記第１半導体層の中に至る深さを有する複数のトレンチの内部にそれぞれ設けられた複数の制御電極と、を備える。前記半導体装置は、前記複数の制御電極のうちの隣り合う第１制御電極および第２制御電極の間に設けられた絶縁領域と、前記第１半導体層、前記第１制御電極および前記第２制御電極と前記絶縁領域との間に設けられた第４半導体層と、前記第１制御電極および前記第４半導体層に接した第１絶縁膜と、前記第２制御電極および前記第４半導体層に接した第２絶縁膜と、をさらに備える。前記絶縁領域の前記第１半導体層中の端は、前記複数の制御電極層の前記第１半導体層中の端よりも低いレベルに位置する。【選択図】図１
2019169543.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に設けられた第１導電形の第３半導体層と、
前記第３半導体層の上面から前記第１半導体層の中に至る深さを有する複数のトレンチの内部にそれぞれ設けられた複数の制御電極と、
前記複数の制御電極のうちの第１制御電極および第２制御電極であって、前記第１半導体層と前記第２半導体層との界面に沿った方向において隣り合う第１制御電極および第２制御電極の間に設けられ、前記第３半導体層から前記第１半導体層に向かう方向に延びる絶縁領域と、
前記絶縁領域と前記第１半導体層との間、前記絶縁領域と前記第１制御電極との間、および、前記絶縁領域と前記第２制御電極との間に設けられた第２導電形の第４半導体層と、
前記第１制御電極と前記第４半導体層との間に設けられ、前記第１制御電極および前記第４半導体層に接した第１絶縁膜と、
前記第２制御電極と前記第４半導体層との間に設けられ、前記第２制御電極および前記第４半導体層に接した第２絶縁膜と、
前記第３半導体層および前記第４半導体層に接続された電極と、
を備え、
前記複数の制御電極は、それぞれ前記第３半導体層から前記第１半導体層に向かう方向に延在し、前記第１半導体層中の端が前記第１半導体層と前記第２半導体層との界面よりも低いレベルに位置し、
前記絶縁領域の前記第１半導体層中の端は、前記複数の制御電極層の端よりも低いレベルに位置する半導体装置。
【請求項２】
前記絶縁領域は、誘電体を含む請求項１記載の半導体装置。
【請求項３】
前記誘電体は、第２導電形の不純物を含む請求項２記載の半導体装置。
【請求項４】
前記絶縁領域は、空隙を含む請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第４半導体層中に含まれる第２導電形不純物の総量は、前記第１半導体層中に含まれる第１導電形不純物の総量と略同一である請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳトランジスタなどの電力制御用半導体装置には、高耐圧、低オン抵抗であることが求められる。例えば、トレンチゲート構造を有する縦型ＭＯＳトランジスタでは、トレンチゲートの周辺における電界集中を緩和して耐圧を維持することが求められる。また、隣合うトレンチゲート間の電流経路を広げてオン抵抗を低減することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５８３３２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高耐圧、低オン抵抗の半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第３半導体層の上面から前記第１半導体層の中に至る深さを有する複数のトレンチの内部にそれぞれ設けられた複数の制御電極と、前記複数の制御電極のうちの第１制御電極および第２制御電極であって、前記第１半導体層と前記第２半導体層との界面に沿った方向において隣り合う第１制御電極および第２制御電極の間に設けられ、前記第３半導体層から前記第１半導体層に向かう方向に延びる絶縁領域と、を備える。また、前記絶縁領域と前記第１半導体層との間、前記絶縁領域と前記第１制御電極との間、および、前記絶縁領域と前記第２制御電極との間に設けられた第２導電形の第４半導体層と、前記第１制御電極と前記第４半導体層との間に設けられ、前記第１制御電極および前記第４半導体層に接した第１絶縁膜と、前記第２制御電極と前記第４半導体層との間に設けられ、前記第２制御電極および前記第４半導体層に接した第２絶縁膜と、前記第３半導体層および前記第４半導体層に接続された電極と、をさらに備える。前記複数の制御電極は、それぞれ前記第３半導体層から前記第１半導体層に向かう方向に延在し、前記第１半導体層中の端が前記第１半導体層と前記第２半導体層との界面よりも低いレベルに位置し、前記絶縁領域の前記第１半導体層中の端は、前記複数の制御電極層の端よりも低いレベルに位置する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す模式断面図である。
【図２】実施形態に係る半導体装置の製造過程を示す模式断面図である。
【図３】図２に続く製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【図７】実施形態に係る半導体装置の別の製造過程を示す模式断面図である。
【図８】実施形態の変形例に係る半導体装置を示す模式断面図である。
【図９】実施形態の別の変形例に係る半導体装置を示す模式断面図である。
【図１０】比較例に係る半導体装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、トレンチゲート型のパワーＮＭＯＳトランジスタである。半導体装置１は、例えば、シリコンウェーハを用いて形成される。
【００１０】
図１に示すように、半導体装置１は、Ｎ形ドリフト層１０と、Ｐ形ボディ層２０と、Ｎ形ソース層３０と、を備える。Ｐ形ボディ層２０は、Ｎ形ドリフト層１０の上に設けられ、Ｎ形ソース層３０は、Ｐ形ボディ層２０の上に設けられる。
【００１１】
半導体装置１は、ゲート電極４０と、絶縁領域５０と、Ｐ形半導体層５５と、をさらに備える。ゲート電極４０は、ゲートトレンチＧＴの内部に設けられる。絶縁領域５０は、例えば、溝ＳＴの内部に設けられる。Ｐ形半導体層５５は、絶縁領域５０とＮ形ドリフト層１０の間に設けられる。また、Ｐ形半導体層５５は、絶縁領域５０とゲートトレンチＧＴの間に位置する部分を含む。
【００１２】
ゲート電極４０は、ゲート絶縁膜４５を介してゲートトレンチＧＴの内部に設けられる。ゲートトレンチＧＴは、例えば、Ｐ形ボディ層２０およびＮ形ソース層３０を分断するように設けられ、Ｎ形ソース層３０の上面からＮ形ドリフト層１０に至る深さを有する。
【００１３】
ゲート電極４０は、Ｎ形ドリフト層１０からＮ形ソース層３０に向かう方向（以下、Ｚ方向）において、Ｐ形ボディ層２０とＮ形ソース層３０との界面と同じレベル、もしくは、それよりも上のレベルに位置する上端を有する。また、ゲート電極４０は、Ｎ形ドリフト層１０とＰ形ボディ層２０との界面よりも下のレベルに位置する下端を有する。
【００１４】
ゲート絶縁膜４５は、ゲートトレンチＧＴの内部において、Ｎ形ドリフト層１０、Ｐ形ボディ層２０、Ｎ形ソース層３０およびＰ形半導体層５５からゲート電極４０を電気的に絶縁するように設けられる。
【００１５】
絶縁領域５０は、例えば、溝ＳＴの内部に埋め込まれた、酸化シリコン等の絶縁体を含む。溝ＳＴは、例えば、Ｎ形ドリフト層１０とＰ形ボディ層との界面に沿った方向（以下、Ｘ方向）において隣り合うゲートトレンチＧＴの間に設けられる。溝ＳＴは、Ｎ形ソース層３０の上面からＮ形ドリフト層１０の内部に至る深さを有する。溝ＳＴは、ゲートトレンチＧＴよりも深く設けられる。Ｐ形半導体層５５は、溝ＳＴに埋め込まれた絶縁体、および、ゲートトレンチＧＴの内部に設けられたゲート絶縁膜４５に接するように設けられる。
【００１６】
半導体装置１は、ソース電極６０と、ドレイン電極７０と、Ｎ形ドレイン層８０と、をさらに含む。
【００１７】
ソース電極６０は、Ｎ形ソース層３０に接するように設けられる。また、ソース電極６０は、Ｐ形コンタクト領域２５にも接する。例えば、ソース電極６０は、Ｎ形ソース層３０を分断する溝の内部に延在する部分を有し、Ｐ形ボディ層２０の内部に設けられたＰ形コンタクト領域２５にも接する。また、Ｐ形コンタクト領域２５は、Ｎ形ソース層３０の間に位置するＰ形ボディ層２０の表層に設けられ、ソース層６０に接するように設けられても良い。
【００１８】
ソース電極６０は、ゲート電極４０および絶縁領域５０を覆うように設けられ、ゲート絶縁膜４５は、ゲート電極４０とソース電極６０との間に位置し、ゲート電極４０をソース電極６０から電気的に絶縁する部分を含む。さらに、ソース電極６０は、Ｐ形半導体層５５に接するように設けられる。Ｐ形半導体層５５は、ソース電極６０に接するＰ形コンタクト領域５７を含む。
【００１９】
Ｎ形ドリフト層１０は、ソース電極６０とドレイン電極７０との間に位置する。Ｎ形ドレイン層８０は、Ｎ形ドリフト層１０とドレイン電極７０との間に位置する。Ｎ形ドレイン層８０は、Ｎ形ドリフト層に接し、ドレイン電極７０は、Ｎ形ドレイン層８０に接する。Ｎ形ドレイン層８０は、Ｎ形ドリフト層よりも高濃度のＮ形不純物を含む。
【００２０】
半導体装置１では、Ｎ形ドリフト層１０の内部に延びたＰ形半導体層５５により、ＯＦＦ時の電界集中が緩和され、高耐圧化を実現することができる。例えば、Ｐ形半導体層５５は、そのＰ形不純物の総量が、Ｎ形ドリフト層１０に含まれるＮ形不純物の総量と略同一となるように設けられる。これにより、Ｎ形ドリフト層１０とＰ形半導体層５５との間におけるチャージバランスが実現され、Ｎ形ドリフト層１０における電界分布を均一化できる。これにより、Ｎ形ドリフト層１０における電界集中が抑制され、半導体装置１を高耐圧化できる。また、Ｎ形ドリフト層１０において発生する正孔を、Ｐ形半導体層５５を介してソース電極６０に移動させることにより、アバランシェ耐圧を向上させることもできる。
【００２１】
次に、図２〜図６を参照して半導体装置１の製造方法を説明する。図２（ａ）〜図６（ｃ）は、半導体装置１の製造過程を順に示す模式断面図である。
【００２２】
図２（ａ）に示すように、Ｎ形ドリフト層１０の上面にマスク層１３を形成する。Ｎ形ドリフト層１０は、例えば、Ｎ形シリコン基板上に形成されたエピタキシャルシリコン層である。
【００２３】
マスク層１３は、例えば、シリコン窒化膜であり、Ｙ方向に延びるラインアンドスペースパターンに加工される。Ｘ方向において隣接するマスク層１３の間には、スペースＳ０が形成される。また、マスク層１３は、複数の開口を有するメッシュ状に設けられても良い。
【００２４】
図２（ｂ）に示すように、Ｎ形ドリフト層１０およびマスク層１３を覆う絶縁膜１５を形成する。絶縁膜１５は、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成されるシリコン酸化膜である。
【００２５】
図２（ｃ）に示すように、レジストマスク１９を用いて絶縁膜１５を選択的に除去し、開口Ｓ１を形成する。開口Ｓ１は、例えば、マスク層１３の間のスペースＳ０に対し、１つ置きに配置される。
【００２６】
絶縁膜１５は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて選択的に除去される。これにより、マスク層１３の側面上に形成された部分を残し、Ｎ形ドリフト層１０の表面上に形成された部分が選択的に除去される。開口Ｓ１のＸ方向の幅は、スペースＳ０のＸ方向の幅よりも狭く形成される。
【００２７】
図３（ａ）に示すように、絶縁膜１５をマスクとして、Ｎ形ドリフト層１０を選択的に除去し、溝ＳＴを形成する。Ｎ形ドリフト層１０は、例えば、異方性ＲＩＥを用いて選択的に除去される。
【００２８】
図３（ｂ）に示すように、溝ＳＴの内面に沿ってＰ形半導体層５５を形成する。Ｐ形半導体層５５は、例えば、イオン注入法もしくはプラズマドーピング法を用いてＰ形不純物をＮ形ドリフト層１０に導入することにより形成される。
【００２９】
図３（ｃ）に示すように、絶縁膜５３を形成し、溝ＳＴの内部を埋め込む。絶縁膜５３は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜であり、絶縁膜１５は、絶縁膜５３と一体化される。
【００３０】
図４（ａ）に示すように、絶縁膜５３のＮ形ドリフト層１０よりも上方の部分を薄膜化し、マスク層１３を露出させる。絶縁膜５３は、例えば、ＣＭＰ（Chemical Mechanical Polishing）もしくはエッチバックにより薄膜化される。
【００３１】
図４（ｂ）に示すように、マスク層１３を選択的に除去し、開口Ｓ２を形成する。開口Ｓ２の底面には、Ｎ形ドリフト層１０の表面が露出される。
【００３２】
図４（ｃ）に示すように、開口Ｓ２を介してＮ形ドリフト層１０を選択的に除去し、ゲートトレンチＧＴを形成する。ゲートトレンチＧＴは、例えば、ＲＩＥを用いて、溝ＳＴよりも浅く形成される。ゲートトレンチＧＴの内面には、Ｎ形ドリフト層１０とＰ形半導体層５５が露出される。
【００３３】
図５（ａ）に示すように、ゲートトレンチＧＴの内部にゲート電極４０を形成する。例えば、ゲートトレンチＧＴの内面に露出されたＮ形ドリフト層１０およびＰ形半導体層５５を熱酸化することによりゲート絶縁膜を形成した後、ゲートトレンチＧＴの内部を埋め込むようにポリシリコンなどの導電層を形成する。続いて、ゲートトレンチＧＴの内部に埋め込まれた部分を残して、ポリシリコンなどの導電体をエッチバックする。
【００３４】
さらに、開口Ｓ２を埋め込むように、絶縁膜４７を形成する。絶縁膜４７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜であり、絶縁膜５３およびゲート絶縁膜は、絶縁膜４７と一体化される。
【００３５】
図５（ｂ）に示すように、絶縁膜４７のＮ形ドリフト層１０よりも上方の部分を除去することにより、Ｎ形ドリフト層１０およびＰ形半導体層５５を露出させる。絶縁膜４７は、例えば、ＣＭＰを用いて除去される。ゲートトレンチＧＴの内部には、ゲート電極４０と、ゲート絶縁膜４５（絶縁膜４７のゲートトレンチＧＴの内部に埋め込まれた部分）とが埋め込まれる。溝ＳＴの内部には、絶縁膜４７の一部が埋め込まれた絶縁領域５０が形成される。
【００３６】
図５（ｃ）に示すように、Ｎ形ドリフト層１０の上にＰ形ボディ層２０およびＮ形ソース層３０を形成する。Ｐ形ボディ層２０およびＮ形ソース層３０は、例えば、イオン注入法を用いて、Ｎ形ドリフト層１０にＰ形不純物およびＮ形不純物を導入することにより形成される。この際、Ｎ形不純物がＰ形半導体層５５に導入されないように、マスク４９を配置する。
【００３７】
Ｐ形ボディ層２０は、Ｎ形ドリフト層１０とＰ形ボディ層２０の界面がゲート電極４０の下端よりも上のレベルに位置するように形成される。また、Ｎ形ソース層３０は、Ｐ形ボディ層２０とＮ形ソース層３０の界面がゲート電極４０の上端よりも下のレベルに位置するように形成される。
【００３８】
図６（ａ）に示すように、レジストマスク２１を用いて、Ｎ形ソース層３０の上面からＰ形ボディ層２０に至る深さの溝ＣＴを形成する。溝ＣＴは、例えば、異方性ＲＩＥを用いて形成される。
【００３９】
図６（ｂ）に示すように、Ｐ形ボディ層２０のＰ形コンタクト領域２５と、Ｐ形半導体層５５のＰ形コンタクト領域５７と、を形成する。Ｐ形コンタクト領域２５および５７は、例えば、Ｐ形不純物をイオン注入することにより形成される。Ｐ形コンタクト領域２５は、溝ＣＴを介してＰ形ボディ層２０にＰ形不純物をイオン注入することにより形成される。なお、Ｐ形不純物のドーズ量は、Ｎ形ソース層３０をＰ反転させないように設定される。
【００４０】
図６（ｃ）に示すように、Ｎ形ソース層３０およびＰ形半導体層５５に接するようにソース電極６０を形成する。ソース電極６０は、溝ＣＴ内に延在し、Ｐ形コンタクト領域２５に接する部分を含む。ソース電極６０は、Ｐ形コンタクト領域５７を介してＰ形半導体層５５に接する。
【００４１】
続いて、図示しないＮ形シリコン基板（Ｎ形ドレイン層８０）を薄層化する。さらに、ドレイン電極７０を形成し、半導体装置１を完成させる（図１参照）。
【００４２】
上記の製造方法では、Ｎ形ドリフト層１０の上に設けられるマスク層１３（図２（ａ）参照）によりゲート電極４０の位置が設定され、その後に形成される絶縁領域５０およびＰ形半導体層５５の位置およびサイズも決定される。したがって、半導体装置１の製造過程におけるフォトリソグラフィの工程が省略され、素子構造の微細化も容易になる。
【００４３】
また、マスク層１３の側面に絶縁膜１５を残すことにより（図２（ｃ）参照）、絶縁領域５０とゲートトレンチＧＴとの間にＰ形半導体層５５を形成することが可能となり、ソース電極６０とＰ形半導体層５５との接続も容易になる。
【００４４】
例えば、図１０に示す半導体装置４においても、電界集中を抑制し、ＯＦＦ時の耐圧を向上させることが可能である。半導体装置４では、溝ＳＴの内部にＰ形半導体層１１０が埋め込まれている。Ｐ形半導体層１１０は、Ｐ形コンタクト領域１１５を介してソース電極６０に接続される。Ｐ形半導体層１１０は、エピタキシャル成長により形成される単結晶シリコンである。
【００４５】
半導体装置４では、Ｐ形半導体層１１０をＮ形ドリフト層１０とチャージバランスするように設ける。これにより、Ｎ形ドリフト層１０における電界集中を抑制することができる。しかしながら、溝ＳＴのＸ方向の幅を狭く、且つ、Ｚ方向に深く形成する場合、すなわち、高アスペクト比の溝ＳＴを形成すると、Ｐ形半導体層１１０を埋め込むことが難しくなる。このため、溝ＳＴは、エピタキシャル成長が可能なＸ方向の幅を有するように形成される。
【００４６】
これに対し、本実施形態に係る溝ＳＴは、イオン注入もしくはプラズマドーピングが可能なスペースを有すれば良く、Ｘ方向の幅を縮小することが可能である。これにより、Ｘ−Ｙ平面における素子構造の微細化が可能となる。また、ゲートトレンチＧＴ間におけるＰ形ボディ層２０のＸ方向の幅を拡張することも可能であり、ＯＮ抵抗を低減することもできる。
【００４７】
上記の実施形態では、ＮＭＯＳトランジスタを例に説明したが、実施形態は、これに限定される訳ではない。例えば、各半導体層の導電形を反転させたＰＭＯＳトランジスタであっても良い。また、Ｎ形ドレイン層８０に代えて、Ｐ形コレクタ層を含む構造のＩＧＢＴ（Gate Insulated Bipolar Transistor）であっても良い。以下に示す例でも同様である。
【００４８】
図７（ａ）〜（ｃ）は、実施形態に係る半導体装置１の別の製造方法を示す模式断面図である。図７（ａ）〜（ｃ）は、図３（ａ）に続く製造過程を示し、図３（ｂ）および（ｃ）に示す製造過程に代替する過程を示している。
【００４９】
図７（ａ）に示すように、絶縁膜９０を形成し、溝ＳＴの内部を埋め込む。絶縁膜９０は、例えば、ＣＶＤを用いて形成されるＢＳＧ（Boron Silicate Glass）膜であり、Ｐ形不純物のボロン（Ｂ）を含む。
【００５０】
図７（ｂ）に示すように、溝ＳＴに埋め込まれた絶縁膜９０に沿って、Ｐ形半導体層５５を形成する。Ｐ形半導体層５５は、例えば、絶縁膜９０からＮ形ドリフト層１０にＰ形不純物を拡散させることにより形成される。
【００５１】
図７（ｃ）に示すように、溝ＳＴを埋め込んだ部分を残して絶縁膜９０を除去した後、絶縁膜７５を形成する。絶縁膜７５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。これにより、溝ＳＴの内部に絶縁領域５０が形成される。
【００５２】
以下、図４（ａ）〜図６（ｃ）に示す製造過程を経て半導体装置１を完成させる。この例では、絶縁領域９０は、Ｐ形不純物を含む。また、ＰＭＯＳトランジスタを形成する場合には、絶縁膜９０として、例えば、ＰＳＧ（Phosphor Silicate Glass）膜を用いる。
【００５３】
図８は、実施形態の変形例に係る半導体装置２を示す模式断面図である。図８に示すように、半導体装置２は、溝ＳＴの内部に空洞１００を有する。すなわち、半導体装置２は、絶縁領域５０の内部に空洞１００を有する。
【００５４】
例えば、Ｐ形半導体層５５を形成した後（図３（ｂ）参照）、溝ＳＴの内部を覆う絶縁膜１０３を形成する。絶縁膜１０３は、例えば、シリコン酸化膜である。例えば、溝ＳＴのＸ方向の幅が狭い場合、絶縁膜１０３により内部が埋め込まれる前に、開口部が塞がれてしまう。この結果として、溝ＳＴの内部に空洞１００が形成される。
【００５５】
半導体装置２においても、Ｎ形ドリフト層１０の内部に形成されたＰ形半導体層５５により電界集中が緩和され、ＯＦＦ時の耐圧を向上させることができる。さらに、溝ＳＴの内部に空洞１００を形成することにより、例えば、シリコン酸化膜等により埋め込まれる場合に比べて応力が抑制され、ウェーハの反りを抑制することができる。
【００５６】
図９は、実施形態の別の変形例に係る半導体装置３を示す模式断面図である。図３に示すように、半導体装置３は、隣接する絶縁領域５０の間に配置された３つのゲート電極４０を含む。半導体装置３は、図２（ｃ）に示す工程において、マスク層１３の間のスペースＳ０に対し、２つ置きに開口Ｓ１を配置することにより形成される。
【００５７】
半導体装置３においても、Ｎ形ドリフト層１０とＰ形半導体層５５との間のチャージバランスにより高耐圧化を実現できる。さらに、半導体装置３では、絶縁領域５０の間のスペースが拡張されることによりＯＮ電流の経路が広がり、ＯＮ抵抗を低減することができる。また、Ｐ形ボディ層２０とゲート電極４０との間に形成されるチャネルの数が増えることもＯＮ抵抗の低減に寄与する。さらに、絶縁領域５０の間に設けられるゲート電極４０の数を４以上にすることも可能である。
【００５８】
なお、図１、図８および図９のそれぞれに示す複数のゲート電極４０は、例えば、図示しない部分において電気的に接続される。また、複数のゲート電極４０は、図示しない部分でつながった一体の電極であっても良い。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１〜４…半導体装置、  １０…Ｎ形ドリフト層、  １３…マスク層、  １５、４７、５３、７５、９０、１０３…絶縁膜、  １９、２１…レジストマスク、  ２０…Ｐ形ボディ層、  ２５、５７、１１５…Ｐ形コンタクト領域、  ３０…Ｎ形ソース層、  ４０…ゲート電極、  ４５…ゲート絶縁膜、  ４９…マスク、  ５０…絶縁領域、  ５５、１１０…Ｐ形半導体層、  ６０…ソース電極、  ７０…ドレイン電極、  ８０…Ｎ形ドレイン層、  １００…空洞、  ＣＴ、ＳＴ…溝、  ＧＴ…ゲートトレンチ、  Ｓ０…スペース、  Ｓ１、Ｓ２…開口
【図１】
2019169543.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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