(57)【要約】【課題】インターポーザに形成されている配線間の寄生容量の増加を抑制しながら、インターポーザに形成されている配線間のクロストークを低減する。【解決手段】半導体装置は、配線層Ｌ１と、配線層Ｌ１の上方に形成された配線層Ｌ２と、配線層Ｌ２の上方に形成された配線層Ｌ３とを含むインターポーザＳＩを有する。そして、配線層Ｌ１に形成されている信号配線ＳＧＬ１と、配線層Ｌ２に形成されている基準配線ＧＬ２とは、平面視において離間して配置されている。同様に、配線層Ｌ２に形成されている基準配線ＧＬ２と、配線層Ｌ３に形成されている信号配線ＳＧＬ３とは、平面視において離間して配置されている。【選択図】図１１
2019129181.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に搭載されたインターポーザと、
前記インターポーザ上に搭載された第１半導体部品と、
前記インターポーザ上に前記第１半導体部品と離間して搭載された第２半導体部品と、
を備え、
前記インターポーザは、
半導体材料を母体とする基材と、
前記基材上に形成された複数の配線層と、
を有し、
前記複数の配線層は、
第１配線層と、
前記第１配線層の上方に形成された第２配線層と、
前記第２配線層の上方に形成された第３配線層と、
を有し、
前記第１配線層には、信号配線として機能する複数の第１配線が形成され、
前記第２配線層には、基準配線として機能する複数の第２配線が形成され、
前記第３配線層には、信号配線として機能する複数の第３配線が形成され、
前記第１半導体部品と前記第２半導体部品とは、前記複数の第１配線と前記複数の第２配線と前記複数の第３配線とを介して、互いに電気的に接続され、
平面視において、前記複数の第１配線と前記複数の第２配線とは、離間して配置され、
平面視において、前記複数の第２配線と前記複数の第３配線とは、離間して配置されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記複数の第２配線は、互いにスペースを介して配置され、
前記複数の第２配線は、それぞれ、第１方向に延在しており、
前記スペースの前記第１方向と直交する第２方向の幅は、前記第１配線を伝達する電磁波の波長よりも小さく、かつ、前記第３配線を伝達する電磁波の波長よりも小さい、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記複数の第１配線のうちの１つの第１配線と、前記複数の第２配線のうちの前記１つの第１配線と最近接する１つの第２配線との位置関係に着目した場合、前記１つの第１配線と前記１つの第２配線との最短距離は、互いのエッジ間距離である、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数の配線層は、さらに、前記第３配線層の上方に形成された第４配線層を有し、
前記第４配線層には、基準配線として機能する複数の第４配線が形成され、
前記第１半導体部品と前記第２半導体部品とは、さらに、前記複数の第４配線を介して、互いに電気的に接続され、
平面視において、前記複数の第１配線と前記複数の第４配線とは、離間して配置され、
平面視において、前記複数の第３配線と前記複数の第４配線とは、離間して配置され、
平面視において、前記複数の第２配線と前記複数の第４配線とは、重なる部分を有するように配置されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記複数の第３配線のうちの１つの第３配線と、前記複数の第４配線のうちの前記１つの第３配線と最近接する１つの第４配線との位置関係に着目した場合、前記１つの第３配線と前記１つの第４配線との最短距離は、互いのエッジ間距離である、半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１配線層は、第１層間絶縁層を含み、
前記第２配線層は、第２層間絶縁層を含み、
前記第３配線層は、第３層間絶縁層を含み、
前記第３層間絶縁層の厚さは、前記第１層間絶縁層の厚さよりも厚く、かつ、前記第２層間絶縁層の厚さよりも厚い、半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記複数の第１配線のそれぞれは、銅配線から構成され、
前記複数の第２配線のそれぞれは、銅配線から構成され、
前記複数の第３配線のそれぞれは、銅配線から構成され、
前記複数の第４配線のそれぞれは、アルミニウム配線から構成されている、半導体装置。
【請求項８】
請求項４に記載の半導体装置において、
前記第４配線層は、第１領域と第２領域とを有し、
前記第１領域においては、平面視において、前記複数の第２配線に内包される前記複数の第４配線が形成されている一方、前記第２領域においては、前記複数の第４配線が形成されていない、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記複数の配線層は、さらに、前記第３配線層の上方に形成された第４配線層を有し、
前記第４配線層には、基準配線として機能する複数のプレーンパターンが形成され、
前記第１半導体部品と前記第２半導体部品とは、さらに、前記複数のプレーンパターンを介して、互いに電気的に接続され、
平面視において、前記複数のプレーンパターンは、互いに離間して配置されている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記複数の第２配線は、互いに、複数の接続配線によって接続されている、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
平面視において、前記複数の第２配線は、互いにスペースを介して配置され、
前記複数の接続配線は、前記スペースに配置され、
前記スペースの全体面積に対する前記複数の接続配線の占有面積の割合は、０％よりも大きく、かつ、５０％以下である、半導体装置。
【請求項１２】
請求項４に記載の半導体装置において、
前記複数の第４配線は、互いに、複数の接続配線によって接続されている、半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記複数の配線層は、さらに、前記第１配線層の下方に形成された下層配線層を有し、
前記下層配線層には、複数の下層配線が形成され、
前記第１半導体部品と前記第２半導体部品とは、さらに、前記複数の下層配線を介して、互いに電気的に接続され、
平面視において、前記複数の下層配線と前記複数の第１配線とは、離間して配置され、
平面視において、前記複数の下層配線と前記複数の第２配線とは、重なる部分を有するように配置され、
平面視において、前記複数の下層配線と前記複数の第３配線とは、離間して配置されている、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記複数の下層配線のそれぞれは、前記複数の第１配線のそれぞれを伝達する信号の周波数よりも低く、かつ、前記複数の第３配線のそれぞれを伝達する信号の周波数よりも低い周波数の信号を伝達する信号配線である、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記複数の配線層は、さらに、前記第３配線層の上方に形成された第４配線層を有し、
前記第４配線層には、複数の第４配線が形成され、
前記第１半導体部品と前記第２半導体部品とは、さらに、前記複数の第４配線を介して、互いに電気的に接続され、
平面視において、前記複数の下層配線と前記複数の第４配線とは、重なる部分を有するように配置され、
平面視において、前記複数の第１配線と前記複数の第４配線とは、離間して配置され、
平面視において、前記複数の第３配線と前記複数の第４配線とは、離間して配置され、
平面視において、前記複数の第２配線と前記複数の第４配線とは、重なる部分を有するように配置され、
前記複数の第４配線のそれぞれは、前記複数の第１配線のそれぞれを伝達する信号の周波数よりも低く、かつ、前記複数の第３配線のそれぞれを伝達する信号の周波数よりも低い周波数の信号を伝達する信号配線である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、インターポーザを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１（国際公開第２０１６／１０３３５９号）には、シリコンインターポーザによる信号損失および配線負荷容量（寄生容量）を低減する技術が記載されている。
【０００３】
非特許文献１には、信号配線層の間にグランド層を設ける構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１６／１０３３５９号
【非特許文献】
【０００５】
【非特許文献１】W. Beyene, et al. “Signal and Power Integrity Analysis of High-Speed Links with Silicon Interposer”, Proceeding of the 67th Electronic Components and Technology Conference, 293, (2017).
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、インターポーザを利用した半導体装置は、メモリ回路が形成されたメモリチップと、メモリ回路を制御する制御回路が形成された制御チップとを有している。そして、メモリチップと制御チップとは、インターポーザに形成されている配線によって、互いに電気的に接続されている。このような半導体装置においては、インターポーザに形成されている配線での寄生容量の増加を抑制しながら、インターポーザに形成されている配線間のクロストークを低減することが望まれている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、第１信号配線層と、第１信号配線層の上方に形成された第２基準配線層と、第２基準配線層の上方に形成された第３信号配線層とを含むインターポーザを有する。そして、第１信号配線層に形成されている信号配線と、第２基準配線層に形成されている基準配線とは、平面視において離間して配置されている。同様に、第２基準配線層に形成されている基準配線と、第３信号配線層に形成されている信号配線とは、平面視において離間して配置されている。
【発明の効果】
【０００９】
一実施の形態によれば、インターポーザに形成されている配線間の寄生容量の増加を抑制しながら、インターポーザに形成されている配線間のクロストークを低減できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１における半導体装置の上面図である。
【図２】図１に示す半導体装置の下面図である。
【図３】図１のＡ−Ａ線で切断した断面図である。
【図４】図１〜図３に示す半導体装置を実装基板に搭載したときの回路構成例を示す説明図である。
【図５】第１関連技術におけるインターポーザの模式的な構成を示す断面図である。
【図６】（ａ）〜（ｄ）は、同時動作時における信号伝送波形の計算結果を示す図である。
【図７】第１関連技術に対する改良を行なったインターポーザの構造を示す模式図である。
【図８】（ａ）〜（ｄ）は、第１関連技術に対して改良を行なったインターポーザにおいて、同時動作時における信号伝送波形の計算結果を示す図である。
【図９】第２関連技術におけるインターポーザの構造を示す模式図である。
【図１０】（ａ）〜（ｄ）は、第２関連技術のインターポーザにおいて、同時動作時における信号伝送波形の計算結果を示す図である。
【図１１】（ａ）は、実施の形態１におけるインターポーザの模式的な構成を示す平面図であり、（ｂ）は、図１１（ａ）のＡ−Ａ線で切断した断面図である。
【図１２】（ａ）〜（ｄ）は、実施の形態１のインターポーザにおいて、同時動作時における信号伝送波形の計算結果を示す図である。
【図１３】実施の形態１におけるインターポーザの最適な設計例を示す図である。
【図１４】実施の形態１の変形例１におけるインターポーザの模式的な構成を示す図である。
【図１５】変形例２におけるインターポーザの模式的な平面レイアウトを示す平面図である。
【図１６】変形例３におけるインターポーザの模式的な平面レイアウトを示す平面図である。
【図１７】実施の形態２におけるインターポーザの模式的な平面レイアウトを示す平面図である。
【図１８】インターポーザの模式的な平面レイアウトの一例を示す平面図である。
【図１９】インターポーザの模式的な平面レイアウトの一例を示す平面図である。
【図２０】インターポーザの模式的な平面レイアウトの一例を示す平面図である。
【図２１】接続配線のパターン占有率と寄生容量に基づくジッタとの関係を示すグラフである。
【図２２】（ａ）は、実施の形態３におけるインターポーザの模式的な平面レイアウトを示す平面図であり、（ｂ）は、図２２（ａ）のＡ−Ａ線で切断した断面図である。
【図２３】実施の形態３の変形例におけるインターポーザの模式的な構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
本実施の形態１では、複数の半導体部品が、インターポーザを介して互いに電気的に接続された半導体装置の例として、シリコン基板に複数の配線層が形成されたシリコンインターポーザに複数の半導体チップが搭載された実施態様を取り上げて説明する。詳しくは、本実施の形態１で例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップと、メモリチップを制御する制御回路や演算処理回路が形成されたロジックチップと、を有する。また、メモリチップとロジックチップとは、シリコンインターポーザを介して電気的に接続され、１つのパッケージ内にシステムが形成されている。このように１つのパッケージ内にシステムが形成されている半導体装置は、ＳｉＰ（System in Package）と呼ばれる。また、１つのパッケージ内に複数の半導体チップが搭載された半導体装置は、ＭＣＭ（Multi Chip Module）と呼ばれる。
【００１７】
＜半導体装置の概要＞
まず、図１〜図４を用いて本実施の形態の半導体装置の構造の概要について説明する。
【００１８】
図１は、本実施の形態１における半導体装置の上面図である。図１に示すように、本実施の形態１における半導体装置ＳＡは、配線基板ＷＢと、配線基板ＷＢ上に搭載されたインターポーザ（中継基板）ＳＩと、インターポーザＳＩ上に積層して搭載された複数の半導体チップＣＨＰ１と、インターポーザＳＩ上に複数の半導体チップＣＨＰ１とは離間して搭載された半導体チップＣＨＰ２とを有している。このとき、複数の半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、互いにインターポーザＳＩ上に並んで配置されている。
【００１９】
図１に示すように、配線基板ＷＢは、平面視において四角形の外形形状をしている。同様に、インターポーザＳＩも、平面視において四角形の外形形状をしている。さらには、複数の半導体チップＣＨＰ１のそれぞれと半導体チップＣＨＰ２も、平面視において四角形の外形形状をしている。
【００２０】
図１に示す例では、複数の半導体チップＣＨＰ１のそれぞれは、メモリ回路を備えるメモリチップＭＣである。一方、半導体チップＣＨＰ２は、メモリ回路を制御する制御回路を備えるロジックチップＣＣである。ここで、図１に示す例では、メモリチップＭＣおよびロジックチップＣＣのそれぞれは、インターポーザＳＩと直接的に接続されている。言い換えれば、メモリチップＭＣとインターポーザＳＩとの間と、ロジックチップＣＣとインターポーザＳＩとの間とには、基板や他のチップ部品が挿入されていない。
【００２１】
次に、図２は、図１に示す半導体装置の下面図である。図２に示すように、半導体装置ＳＡの実装面である配線基板ＷＢの下面には、外部端子である複数の半田ボールＳＢが行列状に配置されている。複数の半田ボールＳＢのそれぞれは、配線基板ＷＢに形成されているランド（図示せず）と接続されている。
【００２２】
半導体装置ＳＡのように、実装面側に複数の半田ボールＳＢが行列状に配置された半導体装置は、エリアアレイ型の半導体装置と呼ばれる。このエリアアレイ型の半導体装置ＳＡは、配線基板ＷＢの実装面（下面）側を、外部端子（半田ボールＳＢ）の配置スペースとして有効活用することができる。このため、エリアアレイ型の半導体装置ＳＡは、外部端子数が増大しても半導体装置ＳＡの実装面積の増大を抑制することができる点で有用である。つまり、半導体装置の高機能化や高集積化に伴って外部端子数が増加しても、エリアアレイ型の半導体装置ＳＡによれば、増加した外部端子を省スペースで実装することができる点で優れている。
【００２３】
続いて、図３は、図１のＡ−Ａ線で切断した断面図である。図３において、配線基板ＷＢは、インターポーザＳＩを介して複数のメモリチップＭＣとロジックチップＣＣとが搭載された上面と、上面とは反対側の下面と、上面と下面との間に配置された側面とを有する。また、図３に示すように、インターポーザＳＩは、複数のメモリチップＭＣとロジックチップＣＣとが搭載された上面と、上面とは反対側の下面と、上面と下面との間に配置された側面とを有する。さらに、図３に示すように、複数のメモリチップＭＣのそれぞれは、表面と、表面とは反対側の裏面と、表面と裏面との間に位置する側面とを有する。同様に、ロジックチップＣＣも、表面と、表面とは反対側の裏面と、表面と裏面との間に位置する側面とを有する。
【００２４】
そして、配線基板ＷＢの上面上にインターポーザＳＩが配置され、このインターポーザＳＩの上面上に、複数のメモリチップＭＣが積層して搭載されている。また、インターポーザＳＩの上面上には、積層された複数のメモリチップＭＣと離間して配置されたロジックチップＣＣも搭載されている。ここで、図３に示すように、インターポーザＳＩには、複数の配線ＷＬが形成されており、インターポーザＳＩに形成されている複数の配線ＷＬを介して、複数のメモリチップＭＣとロジックチップＣＣとが電気的に接続されている。
【００２５】
次に、図４は、図１〜図３に示す半導体装置を実装基板に搭載したときの回路構成例を示す説明図である。図４において、実装基板ＭＢに搭載された半導体装置ＳＡは、ロジックチップＣＣとメモリチップＭＣとの間で信号を伝送することによって動作するシステムを備えている。メモリチップＭＣは、ロジックチップＣＣとの間で通信するデータを記憶する主記憶回路（記憶回路）を備えている。一方、ロジックチップＣＣは、メモリチップＭＣに形成された主記憶回路の動作を制御する制御回路を備えている。さらに、ロジックチップＣＣは、入力されたデータ信号に対して演算処理を実行する演算処理回路を備えている。図４では、一例として演算処理回路や制御回路などの主要な回路を、コア回路（主回路）ＣＯＲＥ１として示している。ただし、コア回路ＣＯＲＥ１に含まれる回路は、上記以外の回路が含まれていてもよい。例えば、ロジックチップＣＣには、一次的にデータを記憶するキャッシュメモリなど、メモリチップＭＣの主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）が形成されていてもよい。
【００２６】
ロジックチップＣＣには、外部機器１０との間で信号の入出力を行う外部インタフェース回路（入出力回路）ＩＦ１が形成されている。外部インタフェース回路ＩＦ１には、ロジックチップＣＣと外部機器１０との間で信号を伝送する信号線ＳＩＧが接続される。また、外部インタフェース回路ＩＦ１は、コア回路ＣＯＲＥ１とも接続される。これにより、コア回路ＣＯＲＥ１は、外部インタフェース回路ＩＦ１を介して外部機器１０との間で信号を伝送することができる。
【００２７】
さらに、ロジックチップＣＣには、内部機器（例えば、メモリチップＭＣ）との間で信号の入出力を行う内部インタフェース回路（入出力回路）ＩＦ２が形成されている。内部インタフェース回路ＩＦ２には、データ信号を伝送するデータ線（信号線）ＤＱと、アドレス信号やコマンド信号などの制御用のデータ信号を伝送する制御信号線（信号線）ＣＭＤが接続されている。データ線ＤＱと制御信号線ＣＭＤは、それぞれメモリチップＭＣの内部インタフェース回路ＩＦ２に接続されている。
【００２８】
ロジックチップＣＣは、コア回路ＣＯＲＥ１や入出力回路を駆動するための電位を供給する電源回路ＤＲＶ１を備えている。図４に示す例では、電源回路ＤＲＶ１には、電源電位を供給する電源線ＶＤ１と、基準電位を供給する基準電位線ＶＳ１とが接続される。
【００２９】
なお、図４では、一対の電源線ＶＤ１と基準電位線ＶＳ１がロジックチップＣＣに接続される例を示しているが、ロジックチップＣＣに供給される電位は、上記二種類には限定されない。例えば、電源回路ＤＲＶ１には、ロジックチップＣＣに形成されている外部インタフェース回路ＩＦ１を駆動するための電圧を供給する外部インタフェース用電源回路と、ロジックチップＣＣのコア回路ＣＯＲＥ１を駆動するための電圧を供給するコア用電源回路とが含まれていてもよい。また、電源回路ＤＲＶ１には、ロジックチップＣＣの内部インタフェース回路ＩＦ２を駆動するための電圧を供給する内部インタフェース用電源回路が含まれていてもよい。この場合、ロジックチップＣＣには、互いに異なる複数の電源電位を供給する複数の電源線ＶＤ１が接続される。
【００３０】
図４に示す基準電位線ＶＳ１に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第１の電位と第２の電位との差により規定されるため、基準電位線ＶＳ１に供給される電位は、接地電位以外の電位であってもよい。
【００３１】
ロジックチップＣＣのように、ある装置やシステムの動作に必要な回路が１つの半導体チップに集約して形成されたものは、ＳｏＣ（System on a Chip）と呼ばれる。ここで、ロジックチップＣＣに図４に示す主記憶回路を形成すれば、ロジックチップＣＣだけでシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路の容量は異なる。そこで、ロジックチップＣＣとは別のメモリチップＭＣに主記憶回路を形成することにより、ロジックチップＣＣの汎用性を向上させることができる。また、要求される主記憶回路の記憶容量に応じて、複数枚のメモリチップＭＣを接続することにより、システムが備える記憶回路の容量の設計上の自由度を向上できる。
【００３２】
図４に示す例では、メモリチップＭＣは、主記憶回路を備えている。図４では主記憶回路をメモリチップＭＣのコア回路（主回路）ＣＯＲＥ２として示している。ただし、コア回路ＣＯＲＥ２に含まれる回路は、主記憶回路以外の回路が含まれていてもよい。
【００３３】
メモリチップＭＣには、内部機器（例えば、ロジックチップＣＣ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＩＦ２が形成されている。
【００３４】
また、メモリチップＭＣは、コア回路ＣＯＲＥ２を駆動するための電位を供給する電源回路（駆動回路）ＤＲＶ２を備えている。図４に示す例では、電源回路ＤＲＶ２には、電源電位を供給する電源線ＶＤ２と、基準電位を供給する基準電位線ＶＳ１とが接続されている。図４に示す例では、電源線ＶＤ１に供給される電源電位と、電源線ＶＤ２に供給される電源電位とは、それぞれ半導体装置ＳＡの外部に設けられた電源２０から供給される。
【００３５】
なお、図４では、一対の電源線ＶＤ２と基準電位線ＶＳ１がメモリチップＭＣに接続される例を示している。そして、図４に示す例では、内部インタフェース回路ＩＦ２を駆動するための電源電位を供給する電源線ＶＤ３と基準電位線ＶＳ２のそれぞれを介してロジックチップＣＣとメモリチップＭＣとが電気的に接続されている。ただし、メモリチップＭＣに電位を供給する方式は、上記以外に種々の変形例がある。例えば、ロジックチップＣＣの内部インタフェース回路ＩＦ２を駆動する電源電位と、メモリチップＭＣの内部インタフェース回路ＩＦ２を駆動する電源電位とが、それぞれ独立して供給されてもよい。この場合、図４に示す電源２０とメモリチップＭＣとは、電源線ＶＤ３を介して電気的に接続される。
【００３６】
図４に示す例では、ロジックチップＣＣとメモリチップＭＣとを電気的に接続する複数の伝送経路には、データ線ＤＱおよび制御信号線ＣＭＤの他、基準電位線ＶＳ２が含まれる。この基準電位線ＶＳ２は、例えば、データ線ＤＱによって伝送されるデータ信号のリファレンス信号を伝送する経路になっている。リファレンス用の基準電位線ＶＳ２には、基準電位として、例えば、接地電位が供給される。基準電位線ＶＳ２と基準電位線ＶＳ１に、それぞれ接地電位を供給する場合には、基準電位線ＶＳ２と基準電位線ＶＳ１とを接続すると電位が安定する。したがって、図４に点線を付して示すように、基準電位線ＶＳ２と基準電位線ＶＳ１とがインターポーザＳＩにおいて接続されていることが望ましい。ただし、リファレンス用の基準電位線ＶＳ２は伝送経路中の電位のばらつきが低減できれば、接地電位以外の電位が供給されてもよい。例えば、入出力用電源回路の電源電位をリファレンス用の基準電位として利用してもよい。
【００３７】
図４に示す例では、メモリチップＭＣに電源電位を供給する電源線ＶＤ２と、メモリチップＭＣに基準電位を供給する基準電位線ＶＳ１は、それぞれロジックチップＣＣを経由せずにメモリチップＭＣに接続されている。ただし、図４に対する変形例としては、電源線ＶＤ２と基準電位線ＶＳ１とがロジックチップＣＣを経由してメモリチップＭＣに接続されていてもよい。
【００３８】
＜改善の検討＞
例えば、図３に示すように、メモリチップＭＣとロジックチップＣＣとは、インターポーザＳＩに形成されている配線ＷＬによって電気的に接続されている。このように、インターポーザＳＩに形成されている配線ＷＬを介して、メモリチップＭＣとロジックチップＣＣとを電気的に接続する構成を有する半導体装置においては、半導体装置の性能の向上を図るために、インターポーザＳＩに形成されている配線ＷＬ間の寄生容量の増加を抑制しながら、インターポーザＳＩに形成されている配線ＷＬ間のクロストークを低減することが必要不可欠となる。そこで、まず、インターポーザに関する関連技術について説明した後、関連技術においては、インターポーザに形成されている配線間の寄生容量の増加を抑制しながら、インターポーザに形成されている配線間のクロストークを低減することが不充分であることを説明する。つまり、関連技術には、インターポーザに形成されている配線間の寄生容量の増加を抑制しながら、インターポーザに形成されている配線間のクロストークを低減する観点から、改善の余地が存在することを説明する。その後、関連技術に存在する改善の余地に対する工夫を施した本実施の形態１における技術的思想について説明する。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００３９】
＜＜第１関連技術の説明＞＞
図５は、第１関連技術におけるインターポーザＳＩの模式的な構成を示す断面図である。図５において、第１関連技術におけるインターポーザＳＩは、例えば、シリコンからなる基板ＳＵＢ上に配線層Ｌ１が形成されている。そして、この配線層Ｌ１上には、配線層Ｌ２が形成されている。さらに、この配線層Ｌ２上には、配線層Ｌ３が形成されている。
【００４０】
図５に示すように、配線層Ｌ１には、複数の信号配線ＳＧＬ１が形成されている。また、配線層Ｌ２には、複数の信号配線ＳＧＬ２が形成されている。同様に、配線層Ｌ３には、複数の信号配線ＳＧＬ３が形成されている。そして、配線層Ｌ３上には、例えば、基準電位（ＤＣ電位）が供給される基準配線ＧＬ４が形成されている。
【００４１】
このように構成されている第１関連技術のインターポーザＳＩでは、半導体材料（シリコン）からなる基板ＳＵＢによる信号損失を低減することができる。例えば、半導体装置を動作させると、信号配線ＳＧＬ１〜ＳＧＬ３を信号が伝搬することになる。そして、信号配線ＳＧＬ１〜ＳＧＬ３に信号が伝搬すると、この信号に誘導された誘導電流が、シリコンからなる基板ＳＵＢに流れる。このとき、シリコンからなる基板ＳＵＢの抵抗率は、比較的高いことから、基板ＳＵＢに誘導電流が流れると、ジュール熱に起因する信号損失が大きくなる。ところが、図５に示す第１関連技術では、配線層Ｌ３上に基準電位（ＤＣ電位）が供給される基準配線ＧＬ４が形成されている。この場合、信号配線ＳＧＬ１〜ＳＧＬ３を流れる信号に誘導された誘導電流は、シリコンからなる基板ＳＵＢだけでなく、基準配線ＧＬ４にも流れる。ここで、基準配線ＧＬ４は、例えば、半導体材料よりも抵抗率の低い金属材料（例えば、アルミニウム）から構成される。そして、誘導電流は、抵抗率の低い構造体を優先的に流れる。この結果、信号配線ＳＧＬ１〜ＳＧＬ３を流れる信号に誘導された誘導電流は、基準配線ＧＬ４を優先的に流れることになる。このことから、第１関連技術によれば、抵抗率の高い基板ＳＵＢを流れる誘導電流が相対的に減少するため、シリコンからなる基板ＳＵＢにおける信号損失を低減することができる。
【００４２】
また、配線層Ｌ３上に基準電位（ＤＣ電位）が供給される基準配線ＧＬ４が形成されているということは、インターポーザＳＩ上に搭載されるメモリチップおよびロジックチップに近い側に基準配線ＧＬ４が形成されていることを意味する。このことは、メモリチップとロジックチップとに電気的に接続された基準配線ＧＬ４の配線長が短くなることを意味する。そして、基準電位（ＤＣ電位）が供給される基準配線ＧＬ４は、主要な帰路電流経路（誘導電流経路）として機能することから、図５に示す第１関連技術によれば、帰路電流経路の寄生インピーダンスを低減できる利点も有している。
【００４３】
さらに、図５に示す第１関連技術では、信号配線ＳＧＬ３と基準配線ＧＬ４との間の距離が、信号配線ＳＧＬ１と信号配線ＳＧＬ２の間の距離や、信号配線ＳＧＬ２と信号配線ＳＧＬ３との間の距離よりも離れている。この結果、第１関連技術では、信号配線ＳＧＬ１〜ＳＧＬ３と基準配線ＧＬ４との間の寄生容量を抑制することができる。そして、第１関連技術では、信号配線ＳＧＬ１〜ＳＧＬ３が互い違いに配置されているため、信号間干渉と信号配線ＳＧＬ１〜ＳＧＬ３間の寄生容量も低減することができる。
【００４４】
以上のことから、図５に示す第１関連技術によれば、良好な信号伝送特性を有するインターポーザＳＩを提供することができる。
【００４５】
＜＜第１関連技術に存在する改善の余地＞＞
ところが、近年では、インターポーザを介して、メモリチップとロジックチップとの間での信号伝送速度の向上が望まれている。そして、信号伝送速度の向上を図る場合、良好な信号伝送特性を維持するためには、メモリチップやロジックチップに形成されているＩ／Ｏ回路（入出力回路）の駆動能力を向上することが望まれる。言い換えれば、本発明者は、メモリチップやロジックチップに形成されているＩ／Ｏ回路（入出力回路）の駆動能力を充分に向上させることなく、信号伝送速度の向上を図る場合、著しい信号伝送特性の劣化が生じることを新たに見出した。つまり、相対的に駆動能力の低いＩ／Ｏ回路を使用すると、信号の立ち上がりや立ち下がりに時間がかかる結果、信号間干渉が生じる時間が長くなるからである。すなわち、相対的に駆動能力の低いＩ／Ｏ回路を使用すると、クロストークの影響を強く受けやすくなる結果、信号伝送特性の劣化が顕在化するのである。
【００４６】
例えば、図６（ａ）〜図６（ｄ）は、同時動作時における信号伝送波形の計算結果を示す図である。同時動作とは、「ｖｉｃｔｉｍ」となる１つの信号配線を除いて、その他のすべての信号配線に印加される信号が同時にオン／オフする動作をいう。具体的に、同時動作とは、図５において、「ｖｉｃｔｉｍ」となる信号配線ＶＴを除いて、信号配線ＡＧ１〜ＡＧ３を含むその他のすべての信号配線ＳＧＬ１〜ＳＧＬ３に印加される信号が同時にオン／オフする動作となる。ここで、図６（ａ）は、信号配線ＡＧ２に印加される信号の信号伝送波形を示す図であり、図６（ｂ）は、信号配線ＡＧ３に印加される信号の信号伝送波形を示す図である。一方、図６（ｃ）は、信号配線ＶＴに印加される信号の信号伝送波形を示す図であり、図６（ｄ）は、信号配線ＡＧ１に印加される信号の信号伝送波形を示す図である。図６（ａ）〜図６（ｄ）に示すように、同時動作時において、信号配線ＶＴが、その他の信号配線からのクロストークの影響を強く受けて、図６（ｃ）に示す信号伝送波形が著しく劣化していることがわかる。このように、第１関連技術においては、同時動作時の信号配線ＶＴの信号伝送波形を良好にする観点から、改善の余地が存在する。
【００４７】
＜＜第１関連技術に対する改良＞＞
そこで、本発明者は、上述した第１関連技術に対する改良を検討した。図７は、第１関連技術に対する改良を行なったインターポーザの構造を示す模式図である。図７において、第１関連技術に対して改良を行なったインターポーザＳＩでは、複数の信号配線ＳＧＬ２の間に、基準電位が供給される基準配線ＧＬ２を配置するとともに、複数の信号配線ＳＧＬ３の間にも、基準電位が供給される基準配線ＧＬ３を配置している。これにより、基準配線ＧＬ２および基準配線ＧＬ３が、信号配線間のクロストークを抑制するシールドとして機能する結果、信号配線間のクロストークを低減できると考えられる。
【００４８】
実際に、図８（ａ）〜図８（ｄ）は、第１関連技術に対して改良を行なったインターポーザＳＩにおいて、同時動作時における信号伝送波形の計算結果を示す図である。特に、図８（ａ）は、信号配線ＡＧ２に印加される信号の信号伝送波形を示す図であり、図８（ｂ）は、信号配線ＡＧ３に印加される信号の信号伝送波形を示す図である。一方、図８（ｃ）は、信号配線ＡＧ１に印加される信号の信号伝送波形を示す図であり、図８（ｄ）は、信号配線ＶＴに印加される信号の信号伝送波形を示す図である。図８（ａ）〜図８（ｄ）に示すように、第１関連技術に対して改良を行なったインターポーザＳＩにおいて、信号配線ＶＴに印加される信号の信号伝送波形は改善するものの、例えば、５０ｐｓ程度のタイミング変動（ジッタ）を目標とするとき、いまだ充分とは言えない。
【００４９】
このように、第１関連技術に対する改良技術においても、同時動作時の信号配線ＶＴの信号伝送波形を良好にする対策として、不充分であることがわかる。
【００５０】
＜＜第２関連技術についての検討＞＞
次に、本発明者が検討した第２関連技術について説明する。図９は、本発明者が検討した第２関連技術におけるインターポーザの構造を示す模式図である。図９に示す第２関連技術においては、信号配線ＳＧＬ１が形成されている配線層Ｌ１と、信号配線ＳＧＬ３が形成されている配線層Ｌ３との間の配線層Ｌ２に、基準電位が供給されるグランドパターンＧＰが設けられている。このように構成されている第２関連技術におけるインターポーザＳＩによれば、信号配線ＳＧＬ１と信号配線ＳＧＬ３との距離を離すことができるとともに、グランドパターンＧＰが、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間のクロストークを低減するシールドとして機能する。したがって、第２関連技術によれば、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間のクロストークを低減できると考えられる。
【００５１】
実際に、図１０（ａ）〜図１０（ｄ）は、第２関連技術のインターポーザＳＩにおいて、同時動作時における信号伝送波形の計算結果を示す図である。特に、図１０（ａ）は、信号配線ＡＧ２に印加される信号の信号伝送波形を示す図であり、図１０（ｂ）は、信号配線ＡＧ３に印加される信号の信号伝送波形を示す図である。一方、図１０（ｃ）は、信号配線ＡＧ１に印加される信号の信号伝送波形を示す図であり、図１０（ｄ）は、信号配線ＶＴに印加される信号の信号伝送波形を示す図である。図１０（ａ）〜図１０（ｄ）に示すように、第２関連技術のインターポーザＳＩにおいて、信号配線ＶＴに印加される信号の信号伝送波形は、格段に改善することがわかる。しかしながら、図１０（ａ）〜図１０（ｃ）に示すように、信号配線ＡＧ１〜ＡＧ３に代表されるクロストークの影響が小さい信号配線に印加される信号の信号伝送波形が劣化してしまうことがわかる。これは、クロストークの低減のために配線層Ｌ２に追加したグランドパターンＧＰによって、クロストークは低減する一方、寄生容量（配線負荷容量）が増加して、いわゆる抵抗と容量の積であるＲＣ時定数が増加してしまうからである。特に、インターポーザＳＩの基板ＳＵＢは、半導体材料であるシリコンから構成されているため、インターポーザＳＩの抵抗率は高くなる。この場合、わずかな寄生容量の増加が生じても、ＲＣ時定数が大きくなってしまう。このことから、インターポーザＳＩにおいては、寄生容量の増加を抑制する必要性が大きくなるのである。さらに、図９において、配線層Ｌ２に形成されているグランドパターンＧＰに対して対称に配置されている信号配線ＡＧ２と信号配線ＡＧ３とに着目した場合、図１０（ａ）と図１０（ｂ）に示すように、信号伝送波形の立ち上がりと立ち下がりの交点（中央点）の位置がずれる「ｓｋｅｗ」が発生する。すなわち、第２関連技術では、グランドパターンＧＰを挟んだ上下の信号伝送特性が非対称となる結果、「ｓｋｅｗ」が発生してしまうのである（破線参照）。この場合、グランドパターンＧＰを挟んだ上下の信号伝送特性が相違することになる結果、グランドパターンＧＰを挟んだ上下の信号配線に同一チャネルの信号を伝送することが困難となる。
【００５２】
以上のことから、上述した第２関連技術においては、クロストークを低減できる一方で、寄生容量（配線負荷容量）の増加や「ｓｋｅｗ」の発生という副作用が生じてしまうことがわかる。したがって、寄生容量の増加や「ｓｋｅｗ」の発生を抑制しながら、信号配線間のクロストークを低減するためには、新たな工夫が必要とされることがわかる。そこで、本実施の形態１では、寄生容量の増加や「ｓｋｅｗ」の発生を抑制しながら、信号配線間のクロストークを低減するための工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明することにする。
【００５３】
＜実施の形態１におけるインターポーザの構成＞
図１１は、本実施の形態１におけるインターポーザの模式的な構成を示す図である。特に、図１１（ａ）は、本実施の形態１におけるインターポーザの模式的な構成を示す平面図であり、図１１（ｂ）は、図１１（ａ）のＡ−Ａ線で切断した断面図である。
【００５４】
まず、図１１（ａ）に示すように、信号配線ＳＧＬ１と信号配線ＳＧＬ３とは、平面視において互いに重なりながら、ｙ方向に延在している。そして、ｙ方向に延在する信号配線ＳＧＬ３（ＳＧＬ１）が所定間隔でｘ方向に並んで配置されている。さらに、信号配線ＳＧＬ３（ＳＧＬ１）に挟まれるように、ｙ方向に延在する基準配線ＧＬ２が配置されており、この基準配線ＧＬ２と平面的に重なるように、ｙ方向に延在する基準配線ＧＬ４が配置されている。このとき、基準配線ＧＬ２（ＧＬ４）と信号配線ＳＧＬ３（ＳＧＬ１）は、平面視において互いに重ならないように配置されている。
【００５５】
次に、図１１（ｂ）において、インターポーザＳＩは、例えば、シリコンからなる基板ＳＵＢを有しており、この基板ＳＵＢ上に配線層Ｌ１が形成されている。そして、配線層Ｌ１上に配線層Ｌ２が形成され、配線層Ｌ２上に配線層Ｌ３が形成されている。配線層Ｌ１には、複数の信号配線ＳＧＬ１が形成されている。続いて、配線層Ｌ２には、複数の基準配線ＧＬ２が形成されている。複数の基準配線ＧＬ２のそれぞれは、平面視において信号配線ＳＧＬ１と重ならないように配置されている。言い換えれば、隣り合う基準配線ＧＬ２の間のスペースに内包されるように信号配線ＳＧＬ１が配置されている。次に、配線層Ｌ３には、複数の信号配線ＳＧＬ３が形成されている。複数の信号配線ＳＧＬ３のそれぞれは、平面視において基準配線ＧＬ２と重ならないように配置されている一方、平面視において信号配線ＳＧＬ１と重なるように配置されている。そして、配線層Ｌ３上には、複数の基準配線ＧＬ４が形成されている。複数の基準配線ＧＬ４のそれぞれは、平面視において信号配線ＳＧＬ１および信号配線ＳＧＬ３と重ならないように配置されている一方、平面視において基準配線ＧＬ２と重なるように配置されている。
【００５６】
このように、本実施の形態１におけるインターポーザＳＩは、シリコンに代表される半導体材料を母体とする基板（基材）ＳＵＢと、基板ＳＵＢ上に形成された複数の配線層とを有する。ここで、複数の配線層には、配線層Ｌ１と、配線層Ｌ１の上方に形成された配線層Ｌ２と、配線層Ｌ２の上方に形成された配線層Ｌ３とが含まれる。そして、配線層Ｌ１には、複数の信号配線ＳＧＬ１が形成され、配線層Ｌ２には、複数の基準配線ＧＬ２が形成されている。さらに、配線層Ｌ３には、複数の信号配線ＳＧＬ３が形成されている。
【００５７】
このとき、図１１（ａ）に示すように、平面視において、複数の信号配線ＳＧＬ１と複数の基準配線ＧＬ２とは、離間して配置されているとともに、平面視において、複数の基準配線ＧＬ２と複数の信号配線ＳＧＬ３とは、離間して配置されている。
【００５８】
さらに詳細に説明すると、図１１（ａ）に示すように、平面視において、複数の基準配線ＧＬ２は、互いにスペースを介して配置されている。そして、複数の基準配線ＧＬ２は、それぞれ、ｙ方向に延在している。このとき、スペースのｙ方向と直交するｘ方向の幅は、信号配線ＳＧＬ１を伝達する電磁波の波長よりも小さく、かつ、信号配線ＳＧＬ３を伝達する電磁波の波長よりも小さい。
【００５９】
続いて、図１１（ｂ）に示すように、複数の信号配線ＳＧＬ１のうちの１つの信号配線ＳＧＬ１と、複数の基準配線ＧＬ２のうちの１つの信号配線ＳＧＬ１と最近接する１つの基準配線ＧＬ２との位置関係に着目した場合、１つの信号配線ＳＧＬ１と１つの基準配線ＧＬ２との最短距離は、互いのエッジ間距離である。
【００６０】
次に、本実施の形態１におけるインターポーザＳＩは、さらに、配線層Ｌ３の上方に形成された配線層を有し、この配線層には、複数の基準配線ＧＬ４が形成されている。そして、図３に示すメモリチップＭＣとロジックチップＣＣとは、さらに、複数の基準配線ＧＬ４を介して、互いに電気的に接続されている。ここで、図１１（ａ）に示すように、平面視において、複数の信号配線ＳＧＬ１と複数の基準配線ＧＬ４とは、離間して配置され、かつ、平面視において、複数の信号配線ＳＧＬ３と複数の基準配線ＧＬ４とは、離間して配置されている。さらに、平面視において、複数の基準配線ＧＬ２と複数の基準配線ＧＬ４とは、重なる部分を有するように配置されている。そして、例えば、複数の信号配線ＳＧＬ３のうちの１つの信号配線ＳＧＬ３と、複数の基準配線ＧＬ４のうちの１つの信号配線ＳＧＬ３と最近接する１つの基準配線ＧＬ４との位置関係に着目した場合、１つの信号配線ＳＧＬ３と１つの基準配線ＧＬ４との最短距離は、互いのエッジ間距離である。
【００６１】
続いて、図１１（ｂ）に示すように、配線層Ｌ１は、第１層間絶縁層を含み、かつ、配線層Ｌ２は、第２層間絶縁層を含み、かつ、配線層Ｌ３は、第３層間絶縁層を含む。このとき、第３層間絶縁層の厚さは、第１層間絶縁層の厚さよりも厚く、かつ、第２層間絶縁層の厚さよりも厚くなっている。
【００６２】
さらに、本実施の形態１におけるインターポーザＳＩにおいて、複数の信号配線ＳＧＬ１のそれぞれは、銅配線から構成され、かつ、複数の基準配線ＧＬ２のそれぞれも、銅配線から構成されている。また、複数の信号配線ＳＧＬ３のそれぞれも、銅配線から構成されている一方、複数の基準配線ＧＬ４のそれぞれは、アルミニウム配線から構成される。
【００６３】
＜実施の形態１における特徴＞
本実施の形態１における第１特徴点は、例えば、図１１（ａ）および図１１（ｂ）に示すように、複数の基準配線ＧＬ２のそれぞれが、信号配線ＳＧＬ１（ＳＧＬ３）のそれぞれと平面視において重ならない点にある。言い換えれば、本実施の形態１における第１特徴点は、例えば、図１１（ａ）および図１１（ｂ）に示すように、複数の基準配線ＧＬ２のそれぞれが、信号配線ＳＧＬ１（ＳＧＬ３）のそれぞれと平面視において離間している点にある。これにより、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量を低減することができる。なぜなら、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量は、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との平面的な重なりが大きくなるほど増加するからである。すなわち、本実施の形態１における第１特徴点によれば、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）とが平面視において離間することになり、これは、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との平面的な重なりがなくなることを意味するからである。さらに、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量は、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間の最短距離に反比例する。この点に関し、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との平面的な重なりが存在する場合、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間の最短距離は、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との積層間隔となる。これに対し、本実施の形態１における第１特徴点が採用されると、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との平面的な重なりがなくなる。この結果、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間の最短距離は、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との積層間隔よりも大きい、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間のエッジ間距離となる。このことは、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量が、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間の最短距離に反比例することを考慮すると、本実施の形態１における第１特徴点を採用することにより、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量が低減されることを意味する。すなわち、本実施の形態１における第１特徴点によれば、（１）基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との平面的な重なりがなくなる点と、（２）基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間の最短距離が大きくなる点との相乗効果によって、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量を低減することができる。したがって、本実施の形態１における第１特徴点によれば、第２関連技術（図９参照）では顕在化する寄生容量の増加という副作用を抑制することができる。
【００６４】
ここで、例えば、図１１（ｂ）に示すように、本実施の形態１における第１特徴点を採用すると、必然的に、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間に基準配線ＧＬ２が配置されないことになる。このことは、一見すると、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間にシールドとして機能する基準配線ＧＬ２が形成されないことから、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間のクロストークを抑制することができないように思われる。つまり、本実施の形態１における第１特徴点は、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量を低減する観点から有効である一方、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間のクロストークを低減する観点から有効ではないと思われる。したがって、本実施の形態１における第１特徴点では、寄生容量の増加を抑制しながら、信号配線間のクロストークを低減することができないように思われる。
【００６５】
この点に関し、本実施の形態１における第１特徴点を採用しながら、さらに、以下に示す本実施の形態１における第２特徴点を採用することにより、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量を低減しながら、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間のクロストークを低減することが可能となるのである。以下に、この本実施の形態１における第２特徴点について説明する。
【００６６】
本実施の形態１における第２特徴点は、例えば、図１１（ｂ）に示すように、複数の基準配線ＧＬ２が、互いにスペースを介して配置されており、このスペースの幅が、信号配線ＳＧＬ１を伝達する電磁波の波長よりも小さく、かつ、信号配線ＳＧＬ３を伝達する電磁波の波長よりも小さくなっている点にある。これにより、たとえ、複数の基準配線ＧＬ２が、互いにスペースを介して配置されていても、このスペースを介して、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間で生じるクロストークを低減することができる。なぜなら、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間で生じるクロストークは、例えば、信号配線ＳＧＬ１を伝達する電磁波に起因して周囲に漏洩電磁波（電磁場）が発生し、この漏洩電磁波が信号配線ＳＧＬ３を伝達する電磁波に影響を及ぼすことにより生じるからである。すなわち、本実施の形態１における第２特徴点によれば、隣り合う基準配線ＧＬ２間のスペースの幅（ｘ方向の幅）が、信号配線ＳＧＬ１を伝達する電磁波の波長よりも小さい。このことから、たとえ、隣り合う基準配線ＧＬ２間にスペースが存在していても、このスペースを漏洩電磁波が通過することができない。このため、本実施の形態１における第２特徴点によれば、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間で生じるクロストークを低減することができるのである。
【００６７】
わかりやすく説明すると、例えば、電子レンジは、容器の内部にマイクロ波を発生させて、このマイクロ波によって水分を加熱するが、マイクロ波が電子レンジの外部に漏洩しないように、容器のドアにメッシュ状シートが貼り付けられている。このメッシュ状シートに設けられているメッシュのサイズは、マイクロ波の波長よりも小さくなっている結果、容器の内部で発生したマイクロ波は、電子レンジの外部に漏洩しないようになっている。一方、可視光は、マイクロ波よりも波長が短いことから、メッシュ状シートに設けられているメッシュのサイズを可視光の波長よりも大きくすることにより、可視光は、メッシュ状シートを通過することができる。このように、電子レンジにおいては、サイズがマイクロ波の波長よりも小さく、かつ、可視光の波長よりも大きいサイズのメッシュを有するメッシュ状シートを電子レンジのドアに貼り付けることにより、マイクロ波の漏洩を抑制しながら、外部から容器の内部を見ることが可能となる。このような電子レンジにおけるメッシュ状シートの原理と同様の原理によって、本実施の形態１における第２特徴点によれば、たとえ、隣り合う基準配線ＧＬ２間にスペースが存在していても、このスペースを漏洩電磁波が通過することができない。この結果、本実施の形態１における第２特徴点によれば、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間で生じるクロストークを低減できる。
【００６８】
以上のことから、本実施の形態１における第１特徴点を採用しながら、さらに、本実施の形態１における第２特徴点を採用することにより、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間に生じる寄生容量を低減しながら、信号配線ＳＧＬ１と信号配線ＳＧＬ３との間のクロストークを低減することができる。
【００６９】
次に、本実施の形態１における第３特徴点は、例えば、図１１（ａ）および図１１（ｂ）に示すように、配線層Ｌ３の上方に、互いに離間して配置された複数の基準配線ＧＬ４が設けられている点にある。これにより、基準配線ＧＬ２に対して対称に配置された信号配線ＳＧＬ１と信号配線ＳＧＬ３とにおいて、信号伝送特性をほぼ同等とすることができる。
【００７０】
具体的に、例えば、配線層Ｌ３の上方に複数の基準配線ＧＬ４が設けられていない場合を考える。このとき、基準配線ＧＬ２に対して対称に配置された信号配線ＳＧＬ１と信号配線ＳＧＬ３とに着目すると、信号配線ＳＧＬ１の下層には、導体と絶縁体の中間の導電率を有する基板ＳＵＢが配置されている。一方、信号配線ＳＧＬ３の上方には、導体と絶縁体の中間の導電率を有する部材が配置されていない。このことから、配線層Ｌ３の上方に複数の基準配線ＧＬ４が設けられていない場合には、信号配線ＳＧＬ１の信号伝送特性と、信号配線ＳＧＬ３の信号伝送特性とが若干異なることになる。この結果、信号配線ＳＧＬ１の信号伝送波形と信号配線ＳＧＬ３の信号伝送波形とを比較した場合、信号伝送波形の立ち上がりと立ち下がりの交点（中央点）の位置がずれる「ｓｋｅｗ」が発生する。
【００７１】
これに対し、配線層Ｌ３の上方に、互いに離間して配置された複数の基準配線ＧＬ４を設けるという本実施の形態１における第３特徴点を採用すると、配線層Ｌ３に含まれる第３層間絶縁層上に複数の基準配線ＧＬ４が配置されることになる。このことは、配線層Ｌ３の上方に絶縁体（第３層間絶縁層）と導体（基準配線ＧＬ４）とが交互に配置されていることを意味する。この結果、配線層Ｌ３の上方においては、あたかも、平均として、導体と絶縁体の中間の導電率を有する部材が配置されていることと同等となる。したがって、本実施の形態１における第３特徴点によれば、信号配線ＳＧＬ１の下層には、導体と絶縁体の中間の導電率を有する基板ＳＵＢが配置されている一方、信号配線ＳＧＬ３の上方には、あたかも導体と絶縁体の中間の導電率を有する部材が配置されていることになる。このことから、信号配線ＳＧＬ１の信号伝送特性と、信号配線ＳＧＬ３の信号伝送特性とがほぼ同等となる。つまり、本実施の形態１における第３特徴点によれば、信号配線ＳＧＬ１の信号伝送波形と信号配線ＳＧＬ３の信号伝送波形とを比較した場合、信号伝送波形の立ち上がりと立ち下がりの交点（中央点）の位置がほぼ一致して「ｓｋｅｗ」の発生を抑制できることになる。
【００７２】
＜実施の形態１における効果の検証＞
図１２（ａ）〜図１２（ｄ）は、本実施の形態１のインターポーザＳＩにおいて、同時動作時における信号伝送波形の計算結果を示す図である。特に、図１２（ａ）は、信号配線ＡＧ２に印加される信号の信号伝送波形を示す図であり、図１２（ｂ）は、信号配線ＡＧ３に印加される信号の信号伝送波形を示す図である。一方、図１２（ｃ）は、信号配線ＡＧ１に印加される信号の信号伝送波形を示す図であり、図１２（ｄ）は、信号配線ＶＴに印加される信号の信号伝送波形を示す図である。図１２（ａ）〜図１２（ｄ）に示すように、本実施の形態１のインターポーザＳＩにおいて、信号配線ＶＴに印加される信号の信号伝送波形は、格段に改善していることがわかる。これは、本実施の形態１における第２特徴点によって、クロストークが抑制されていることを裏付ける結果である。また、信号配線ＡＧ１〜ＡＧ３に印加される信号の信号伝送波形も改善していることがわかる。これは、本実施の形態１における第１特徴点によって、寄生容量の増加が抑制されていることを裏付ける結果である。
【００７３】
さらに、図１１において、配線層Ｌ２に形成されている基準配線ＧＬ２に対して対称に配置されている信号配線ＡＧ２と信号配線ＡＧ３とに着目した場合、図１２（ａ）と図１２（ｂ）に示すように、信号伝送波形の立ち上がりと立ち下がりの交点（中央点）の位置がほぼ一致して「ｓｋｅｗ」が抑制されていることがわかる。これは、本実施の形態１における第３特徴点によって、配線層Ｌ２に形成されている基準配線ＧＬ２に対して対向配置されている信号配線ＡＧ２と信号配線ＡＧ３との間で、導電率に関する対称性が向上していることを裏付ける結果である。このようにして、本実施の形態１における第３特徴点によれば、基準配線ＧＬ２を挟んだ上下の信号伝送特性が対称となる結果、「ｓｋｅｗ」が抑制される。この結果、本実施の形態１におけるインターポーザＳＩによれば、基準配線ＧＬ２を挟んだ上下の信号配線に同一チャネルの信号を伝送することが可能となる。
【００７４】
以上のことから、本実施の形態１におけるインターポーザＳＩによれば、上述した第１特徴点と第２特徴点と第３特徴点とを備えることにより、寄生容量の増加や「ｓｋｅｗ」の発生を抑制しながら、信号配線間のクロストークを低減することができる。
【００７５】
以上のことをまとめると、以下のようになる。本実施の形態１におけるインターポーザＳＩは、例えば、図１１（ｂ）に示すように、銅配線を含む配線層Ｌ１〜Ｌ３と、配線層Ｌ３上に形成されたアルミニウム配線からなる基準配線ＧＬ４とを有する。具体的に、図１１（ａ）および図１１（ｂ）に示すように、本実施の形態１におけるインターポーザＳＩは、ｙ方向に延在するストライプ状の基準配線ＧＬ２を配線層Ｌ２に備える。一方、本実施の形態１におけるインターポーザＳＩは、配線層Ｌ１に信号配線ＳＧＬ１を有するとともに、配線層Ｌ３に信号配線ＳＧＬ３を有する。このとき、基準配線ＧＬ２には、例えば、グランド電位（接地電位）が供給されるが、これに限らず、基準配線ＧＬ２には、電源電位が供給されてもよい。つまり、一般的に、基準配線ＧＬ２には、ＤＣ電位が供給される。このように、基準配線ＧＬ２には、ＤＣ電位が供給されることから、基準配線ＧＬ２は、ＡＣ的（ＲＦ的）には、信号の基準電位が供給されることになる。
【００７６】
ここで、配線層Ｌ２に配置される基準配線ＧＬ２は、平面視において、配線層Ｌ１に配置される信号配線ＳＧＬ１と離間して設けられるとともに、平面視において、配線層Ｌ３に配置される信号配線ＳＧＬ３と離間して設けられている。さらに、本実施の形態１におけるインターポーザＳＩにおいては、配線層Ｌ３の上方にストライプ状の基準配線ＧＬ４が配置されている。この基準配線ＧＬ４は、平面視において、配線層Ｌ３に配置される信号配線ＳＧＬ３と離間して設けられている。そして、基準配線ＧＬ４にも、基準配線ＧＬ２と同様に、グランド電位や電源電位に代表されるＤＣ電位が供給される。このとき、ストライプ状に配置されている複数の基準配線ＧＬ４は、基準配線ＧＬ４の占有率が５０％前後という制約を満足している。
【００７７】
このように構成されている本実施の形態１におけるインターポーザＳＩは、信号配線ＳＧＬ１（ＳＧＬ３）と基準配線ＧＬ２とがエッジで結合することから、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との対向面積が実効的に小さくなる。この結果、本実施の形態１におけるインターポーザＳＩでは、基準配線ＧＬ２と信号配線ＳＧＬ１（ＳＧＬ３）との間の寄生容量（配線負荷容量）が減少する（第１特徴点）。
【００７８】
次に、本実施の形態１におけるインターポーザＳＩでは、基準配線ＧＬ２のスリット幅（隣り合う基準配線ＧＬ２間のスペースのｘ方向の幅）は、半導体製造プロセスの制約により、例えば、３μｍ程度となる。これは、半導体製造プロセスでは、広い領域にわたる基準配線ＧＬ２の占有率の増大および広い領域にわたる非占有率の増大の両方が許容されないためである。ここで、層間絶縁層の比誘電率を４として、スリット幅が伝搬電磁波の１／２０波長に一致する場合の信号周波数を求めると、２．５ＴＨｚとなる。これは、金属配線から構成される信号配線ＳＧＬ１（ＳＧＬ３）を伝送可能な電磁波の周波数を超えている。このことから、本実施の形態１におけるインターポーザＳＩでは、スリット幅が波長の１／２０程度であるため、実質的に信号配線ＳＧＬ１（ＳＧＬ３）から漏洩する電磁波は、スリットを通過することができない。したがって、本実施の形態１におけるインターポーザＳＩでは、隣り合う基準配線ＧＬ２の間にスリットがあるにも関わらず、スリットの上方に配置されている信号配線ＳＧＬ３を伝搬する信号（電磁波）と、スリットの下方に配置されている信号配線ＳＧＬ１を伝搬する信号（電磁波）とは、実質的に電気的に分離されて、クロストークが非常に小さくなる（第２特徴点）。
【００７９】
なお、本実施の形態１におけるインターポーザＳＩでは、例えば、図１１（ｂ）に示すように、隣り合う信号配線ＳＧＬ１の間に、基準電位が供給される基準配線が設けられていない。ただし、本実施の形態１におけるインターポーザＳＩでは、信号配線ＳＧＬ１と基準配線ＧＬ２との間の距離（縦距離）と、基準配線ＧＬ２と信号配線ＳＧＬ３との間の距離（縦距離）とは、０．５μｍ程度しかない。このため、縦距離（縦方向の距離）の縮小によって、横方向の電磁波の拡散が抑制される。この結果、本実施の形態１におけるインターポーザＳＩでは、横方向の電磁波の拡散に起因する同一配線層（配線層Ｌ１や配線層Ｌ３）におけるクロストークは小さくなる。
【００８０】
さらに、本実施の形態１におけるインターポーザＳＩは、例えば、図１１（ｂ）に示すように、配線層Ｌ１の下方に導体と絶縁体との中間の導電率を有する基板ＳＵＢが設けられている。一方、本実施の形態１におけるインターポーザＳＩでは、配線層Ｌ３の上方に、金属配線からなる複数の基準配線ＧＬ４がスペースを介して配置されている。このことから、配線層Ｌ３の上方では、絶縁体（第３層間絶縁層）と導体（基準配線ＧＬ４）とが交互に配置されて、平均化すると、配線層Ｌ３の上方に絶縁体と導体との中間の導電率を有する半導体が配置されていることと同等となる。この結果、配線層Ｌ１に配置されている信号配線ＳＧＬ１を伝搬する信号の信号伝送特性と、配線層Ｌ３に配置されている信号配線ＳＧＬ３を伝搬する信号の信号伝送特性とが、ほぼ同等となる（第３特徴点）。
【００８１】
以上のことから、本実施の形態１におけるインターポーザＳＩによれば、第１特徴点と第２特徴点と第３特徴点とを備えることにより、寄生容量（配線負荷容量）の増加や「ｓｋｅｗ」の発生を抑制しながら、信号配線間のクロストークを低減することができる。
【００８２】
図１３は、本実施の形態１におけるインターポーザＳＩの最適な設計例を示す図である。図１３において、信号配線ＳＧＬ３（ＳＧＬ１）の幅を「Ｗ」とし、隣り合う基準配線ＧＬ２の間のスペース間距離（スリット幅）を「Ｇ」とし、基準配線ＧＬ４の幅を「Ｗａ」とする。この場合、例えば、図１３に示すように、Ｗ：Ｇ：Ｗａ＝１：１．６：１．５のように設計することができる。また、図１３において、信号配線ＳＧＬ３（ＳＧＬ１）の厚さを「ｔｍ」とし、基準配線ＧＬ２の厚さを「ｔｍ」とし、基準配線ＧＬ２と信号配線ＳＧＬ３との間の縦距離を「ｔｄ」とすると、ｔｍ：ｔｄ＝２：１のように設計できる。
【００８３】
＜変形例１＞
図１４は、実施の形態１の変形例１におけるインターポーザＳＩの模式的な構成を示す図である。特に、図１４（ａ）は、本変形例１におけるインターポーザＳＩの模式的な平面レイアウトを示す図であり、図１４（ｂ）は、図１４（ａ）のＡ−Ａ線で切断した断面図である。まず、図１４（ａ）に示すように、個々の基準配線ＧＬ２がｙ方向に延在しており、複数の基準配線ＧＬ２がｘ方向に所定間隔（スリット幅）のスペースを介して、並んで配置されている。そして、図１４（ａ）に示すように、平面視において、隣り合う基準配線ＧＬ２の間のスペースに信号配線ＳＧＬ３（ＳＧＬ１）が配置されている。この信号配線ＳＧＬ３（ＳＧＬ１）は、ｙ方向に延在するように構成されている。
【００８４】
図１４（ｂ）において、例えば、シリコンに代表される半導体材料から構成される基板ＳＵＢ上に配線層Ｌ１が形成されている。そして、配線層Ｌ１上には、配線層Ｌ２が形成されており、この配線層Ｌ２上に配線層Ｌ３が形成されている。配線層Ｌ１には、複数の信号配線ＳＧＬ１が配置されており、配線層Ｌ２には、複数の基準配線ＧＬ２が配置されている。また、配線層Ｌ３には、複数の信号配線ＳＧＬ３が配置されている。
【００８５】
ここで、本変形例１では、例えば、図１４（ｂ）に示すように、配線層Ｌ３の上方に基準配線ＧＬ４が設けられていない。前記実施の形態１において、この配線層Ｌ３の上方に設けられるストライプ状の基準配線ＧＬ４は、配線層Ｌ１に形成されている信号配線ＳＧＬ１を伝搬する信号の信号伝送特性と、配線層Ｌ３に形成されている信号配線ＳＧＬ３を伝搬する信号の信号伝送特性とを揃えて、「ｓｋｅｗ」の発生を抑制する機能を有する。このとき、タイミング制約を守らなければならないグループ（チャネル）ごとに使用する信号配線を同一の配線層に形成されている信号配線に限定する場合には、多少の「ｓｋｅｗ」が発生しても問題は生じない。したがって、例えば、同一チャネルに属する信号の伝搬に対して、同一の配線層に形成されている信号配線を使用するのであれば、本変形例１のように、配線層Ｌ３の上方に基準配線ＧＬ４が設けられていない構成を採用しても問題はない。ただし、本変形例１におけるインターポーザＳＩにおいても、前記実施の形態１で説明した第１特徴点および第２特徴点は、依然として存在することから、前記実施の形態１と同様に、寄生容量（配線負荷容量）の増加を抑制しながら、信号配線間のクロストークを低減することができる。
【００８６】
そして、本変形例１では、配線層Ｌ３の上方に基準配線ＧＬ４を設けないため、以下に示す利点を得ることができる。すなわち、配線層Ｌ３の上方に基準配線ＧＬ４を設けている場合には、基準配線ＧＬ４と平面的に重なる基準配線ＧＬ２の一部分が覆われて、配線層Ｌ２に形成されている基準配線ＧＬ２を観察することが困難になる。これに対し、配線層Ｌ３の上方に基準配線ＧＬ４を設けない本変形例１の構成の場合には、配線層Ｌ２に形成されている基準配線ＧＬ２の形成不良を容易に観察することができる。したがって、本変形例１におけるインターポーザＳＩによれば、基準配線ＧＬ２の形成不良の解析が容易になることを通じて、インターポーザＳＩの品質向上を図ることができる。
【００８７】
＜変形例２＞
続いて、実施の形態１の変形例２におけるインターポーザＳＩについて説明する。図１５は、本変形例２におけるインターポーザＳＩの模式的な平面レイアウトを示す平面図である。図１５において、本変形例２におけるインターポーザＳＩは、平面視において領域Ｒ１と領域Ｒ２とを有する。このとき、図１５に示すように、領域Ｒ１においては、平面視において、複数の基準配線ＧＬ２に内包される複数の基準配線ＧＬ４が形成されていない一方、領域Ｒ２においては、平面視において、複数の基準配線ＧＬ２に内包される複数の基準配線ＧＬ４が形成されている。このように、平面視において、一部の領域（領域Ｒ２）にだけ、複数の基準配線ＧＬ４を設けることもできる。
【００８８】
＜変形例３＞
次に、実施の形態１の変形例３におけるインターポーザＳＩについて説明する。図１６は、本変形例３におけるインターポーザＳＩの模式的な平面レイアウトを示す平面図である。図１６において、本変形例３におけるインターポーザＳＩは、平面視において領域Ｒ１と領域Ｒ２とを有する。このとき、図１６に示すように、領域Ｒ１においては、平面視において、複数の基準配線ＧＬ２に内包される複数の基準配線ＧＬ４が形成されていない一方、領域Ｒ２においては、平面視において、プレーンパターン（幅広パターン）からなる基準配線ＧＬ４が形成されている。このように、平面視において、一部の領域（領域Ｒ２）にだけ、プレーンパターンからなる基準配線ＧＬ４を設けることもできる。なぜなら、最上層となる配線層Ｌ３の上層においては、内部の配線層とは異なり、パターン占有率の制限がないため、基準配線ＧＬ４のプレーン化が可能となるからである。この場合、基準配線ＧＬ４をプレーンパターンから構成することにより、基準配線ＧＬ４に供給される基準電位の安定性を向上することができる。ただし、配線層Ｌ３の上方の最上層全体にわたって、プレーンパターンからなる基準配線ＧＬ４を形成すると、寄生容量（配線負荷容量）が増加してしまう。このため、本変形例３のように、一部の領域（領域Ｒ２）にだけ、プレーンパターンからなる基準配線ＧＬ４が設けられている。すなわち、配線層Ｌ３の上方の最上層に、基準配線ＧＬ４として機能する複数のプレーンパターンが形成されており、平面視において、複数のプレーンパターンは、互いに離間して配置されている。
【００８９】
これにより、一部の領域に形成されたプレーンパターンからなる基準配線ＧＬ４によって、若干寄生容量は増加するものの、信号配線間のクロストークがさらに低減される。つまり、信号配線間のクロストークのさらなる低減を図る観点からは、配線層Ｌ３の上方の最上層全体にわたって、プレーンパターンからなる基準配線ＧＬ４を形成することが望ましいが、配線層Ｌ３の上方の最上層全体にわたって、プレーンパターンからなる基準配線ＧＬ４を形成すると、寄生容量が大幅に増加してしまう。そこで、本変形例３では、寄生容量（配線負荷容量）の増加を抑制しながら、信号配線間のクロストークを低減する観点から、一部の領域（領域Ｒ２）にだけ、プレーンパターンからなる基準配線ＧＬ４を設けている。このように、寄生容量（配線負荷容量）の増加を抑制しながら、信号配線間のクロストークを低減する構成としては、本変形例３におけるインターポーザＳＩの構成も採用することができる。
【００９０】
（実施の形態２）
図１７は、本実施の形態２におけるインターポーザＳＩの模式的な平面レイアウトを示す平面図である。図１７に示すように、本実施の形態２におけるインターポーザＳＩでは、複数の基準配線ＧＬ４が複数の接続配線ＣＬ４で接続されている。このように、本実施の形態２におけるインターポーザＳＩは、ストライプ状に配置された複数の基準配線ＧＬ４を複数の接続配線ＣＬ４で相互接続することにより、基準配線ＧＬ４に供給される基準電位を均一化して、信号伝送特性の安定化を図るものである。特に、本実施の形態２におけるインターポーザＳＩの構成は、インターポーザＳＩに形成されている配線の長さが長い構成や、インターポーザＳＩと接続される半導体部品内の入出力領域（Ｉ／Ｏ領域）の幅が大きい構成などに適用して有効である。
【００９１】
本実施の形態２におけるインターポーザＳＩでは、例えば、図１７に示すように、平面視において、接続配線ＣＬ４と信号配線ＳＧＬ１（ＳＧＬ３）が交差するため、寄生容量（配線負荷容量）が若干増加するものの、前記実施の形態１と同様に、寄生容量（配線負荷容量）の大幅な増加を抑制しながら、信号配線間のクロストークを低減できる。
【００９２】
なお、例えば、図１８に示すように、複数の基準配線ＧＬ４を複数の接続配線ＣＬ４で接続するだけでなく、複数の基準配線ＧＬ２も複数の接続配線ＣＬ２で接続することもできる。また、図１９に示すように、基準配線ＧＬ４を設けない一方、複数の基準配線ＧＬ２も複数の接続配線ＣＬ２で接続することもできる。さらに、図２０に示すように、領域Ｒ１に基準配線ＧＬ４を設けずに、領域Ｒ２にだけ基準配線ＧＬ４を設け、領域Ｒ２に形成されている複数の基準配線ＧＬ４を接続配線ＣＬ４で接続することもできる。
【００９３】
＜接続配線に関するレイアウト制限＞
ストライプ状に配置された複数の基準配線を複数の接続配線で相互接続すると、平面視において、接続配線と信号配線とが交差するため、寄生容量（配線負荷容量）が増加する。したがって、寄生容量を低減するためには、平面視における接続配線と信号配線との重なりを小さくすることが望ましい。ここで、例えば、図１１において、配線層Ｌ３に含まれる第３層間絶縁層の厚さは、配線層Ｌ２に含まれる第２層間絶縁層の厚さよりも厚くなっている。このため、例えば、図１８において、配線層Ｌ３に配置されている信号配線ＳＧＬ３に着目すると、複数の基準配線ＧＬ４を互いに相互接続する接続配線ＣＬ４と信号配線ＳＧＬ３との平面的な重なりに起因する寄生容量よりも、複数の基準配線ＧＬ２を互いに相互接続する接続配線ＣＬ２と信号配線ＳＧＬ３との平面的な重なりに起因する寄生容量の方が大きくなる。なぜなら、上述したように、図１１において、配線層Ｌ３に含まれる第３層間絶縁層の厚さは、配線層Ｌ２に含まれる第２層間絶縁層の厚さよりも厚くなっていることから、接続配線ＣＬ４と信号配線ＳＧＬ３との間の距離よりも、接続配線ＣＬ２と信号配線ＳＧＬ３との間の距離が小さいからである。つまり、寄生容量は、対向する接続配線と信号配線との間の距離が小さいほど大きくなることから、接続配線ＣＬ４と信号配線ＳＧＬ３との平面的な重なりに起因する寄生容量よりも、接続配線ＣＬ２と信号配線ＳＧＬ３との平面的な重なりに起因する寄生容量の方が大きくなるのである。具体的には、例えば、接続配線ＣＬ２と信号配線ＳＧＬ３との平面的な重なりに起因する寄生容量：接続配線ＣＬ４と信号配線ＳＧＬ３との平面的な重なりに起因する寄生容量は、５：１となる。したがって、接続配線ＣＬ４は、寄生容量（配線負荷容量）に対してわずかな影響しか与えないのに対し、接続配線ＣＬ２は、寄生容量（配線負荷容量）に対して与える影響は大きくなる。このことから、特に、寄生容量を低減するために、配線層Ｌ２に配置されている複数の基準配線ＧＬ２を互いに相互接続する複数の接続配線ＣＬ２のパターン占有率に制限を課すことが望ましい。
【００９４】
図２１は、接続配線ＣＬ２のパターン占有率と寄生容量に基づくジッタとの関係を示すグラフである。図２１に示すように、寄生容量に基づくジッタは、接続配線ＣＬ２のパターン占有率に対して、ほぼ線形に変化する。具体的に、接続配線ＣＬ２のパターン占有率が０％のとき、寄生容量に基づくジッタの値は、最小値となる一方、接続配線ＣＬ２のパターン占有率が１００％のとき、寄生容量に基づくジッタの値は、最大値となる。そして、寄生容量が大きくなるということは、信号波形の立ち上がりや立ち下がりが鈍ることを意味し、信号波形の立ち上がりや立ち下がりが鈍るということは、ジッタ（タイミング変動）が大きくなることを意味する。したがって、ジッタを小さくするためには、寄生容量を低減することが必要であり、例えば、５０％程度の寄生容量削減効果が得られないと、明確な信号波形の向上を得ることができない。例えば、図２１の例では、接続配線ＣＬ２のパターン占有率が１００％のときジッタが６２ｐｓであるのに対して，パターン占有率が５０％であるならば５５ｐｓまで向上する。このため、接続配線ＣＬ２のパターン占有率は、０％よりも大きく、かつ、５０％以下であることが望ましい。
【００９５】
別の表現をすると、平面視において、複数の基準配線ＧＬ２は、互いにスペースを介して配置されており、複数の基準配線ＧＬ２は、複数の接続配線ＣＬ２で互いに相互接続されている。ここで、複数の接続配線ＣＬ２は、上述したスペースに配置されている。このとき、スペースの全体面積に対する複数の接続配線ＣＬ２の占有面積の割合は、０％よりも大きく、かつ、５０％以下である。これにより、５０％程度以上の寄生容量削減効果を得ることができ、これによって、ジッタの抑制に代表される明確な信号波形の向上を得ることができる。
【００９６】
（実施の形態３）
図２２は、本実施の形態３におけるインターポーザＳＩの模式的な構成を示す図である。特に、図２２（ａ）は、本実施の形態３におけるインターポーザＳＩの模式的な平面レイアウトを示す平面図であり、図２２（ｂ）は、図２２（ａ）のＡ−Ａ線で切断した断面図である。まず、図２２（ａ）に示すように、信号配線ＳＧＬ１と信号配線ＳＧＬ３と信号配線ＳＧＬ５とは、平面視において互いに重なりながら、ｙ方向に延在している。そして、ｙ方向に延在する信号配線ＳＧＬ５（ＳＧＬ３、ＳＧＬ１）が所定間隔でｘ方向に並んで配置されている。さらに、信号配線ＳＧＬ５（ＳＧＬ３、ＳＧＬ１）に挟まれるように、ｙ方向に延在する基準配線ＧＬ２が配置されており、この基準配線ＧＬ２と平面的に重なるように、ｙ方向に延在する基準配線ＧＬ４が配置されている。さらに、この基準配線ＧＬ４と平面的に重なるように、ｙ方向に延在する基準配線ＧＬ６が配置されている。このとき、基準配線ＧＬ２（ＧＬ４、ＧＬ６）と信号配線ＳＧＬ５（ＳＧＬ３、ＳＧＬ１）は、平面視において互いに重ならないように配置されている。
【００９７】
次に、図２２（ｂ）において、インターポーザＳＩは、例えば、シリコンからなる基板ＳＵＢを有しており、この基板ＳＵＢ上に配線層Ｌ１が形成されている。そして、配線層Ｌ１上に配線層Ｌ２が形成され、配線層Ｌ２上に配線層Ｌ３が形成されている。さらに、配線層Ｌ３上に配線層Ｌ４が形成され、配線層Ｌ４上に配線層Ｌ５が形成されている。配線層Ｌ１には、複数の信号配線ＳＧＬ１が形成されている。続いて、配線層Ｌ２には、複数の基準配線ＧＬ２が形成されている。複数の基準配線ＧＬ２のそれぞれは、平面視において信号配線ＳＧＬ１と重ならないように配置されている。次に、配線層Ｌ３には、複数の信号配線ＳＧＬ３が形成されている。複数の信号配線ＳＧＬ３のそれぞれは、平面視において基準配線ＧＬ２と重ならないように配置されている一方、平面視において信号配線ＳＧＬ１と重なるように配置されている。そして、配線層Ｌ４には、複数の基準配線ＧＬ４が形成されている。複数の基準配線ＧＬ４のそれぞれは、平面視において基準配線ＧＬ２と重なるように配置されている一方、平面視において信号配線ＳＧＬ１（ＳＧＬ３）と重ならないように配置されている。続いて、配線層Ｌ５には、複数の信号配線ＳＧＬ５が形成されている。複数の信号配線ＳＧＬ５のそれぞれは、平面視において基準配線ＧＬ２（ＧＬ４）と重ならないように配置されている一方、平面視において信号配線ＳＧＬ１（ＳＧＬ３）と重なるように配置されている。配線層Ｌ５上には、複数の基準配線ＧＬ６が形成されている。複数の基準配線ＧＬ６のそれぞれは、平面視において信号配線ＳＧＬ１（ＳＧＬ３、ＳＧＬ５）と重ならないように配置されている一方、平面視において基準配線ＧＬ２（ＧＬ４）と重なるように配置されている。
【００９８】
ここで、本実施の形態３においても、配線層Ｌ５の上方に基準配線ＧＬ６を設けないように構成することもできる。この場合、信号配線ＳＧＬ３を伝搬する信号の信号伝送特性と、信号配線ＳＧＬ５を伝搬する信号の信号伝送特性とが対称となる。一方、半導体材料から構成される基板ＳＵＢの影響によって、信号配線ＳＧＬ１を伝搬する信号の信号伝送特性は、信号配線ＳＧＬ３を伝搬する信号の信号伝送特性や信号配線ＳＧＬ５を伝搬する信号の信号伝送特性と相違することになる。したがって、配線層Ｌ５の上方に基準配線ＧＬ６を設けないように構成する場合、配線層Ｌ３に配置されている信号配線ＳＧＬ３と、配線層Ｌ５に配置されている信号配線ＳＧＬ５とにわたって、同一チャネルに属する信号を伝搬させてもよい。これに対し、配線層Ｌ１に配置されている信号配線ＳＧＬ１においては、他の信号配線ＳＧＬ３（ＳＧＬ５）との対称性がないことから、同一チャネルに属する信号のすべてを信号配線ＳＧＬ１によってだけ伝搬させる必要がある。
【００９９】
＜変形例＞
データ信号やクロック信号などの高速信号と、比較的低速な制御信号とを伝搬させるインターポーザＳＩにおいては、前記実施の形態１における第１特徴点と第２特徴点とを備える構成をすべての信号配線に適用する必要はない。
【０１００】
具体的に、図２３は、実施の形態３の変形例におけるインターポーザＳＩの模式的な構成を示す断面図である。図２３において、インターポーザＳＩは、例えば、シリコンからなる基板ＳＵＢを有しており、この基板ＳＵＢ上に配線層Ｌ１が形成されている。そして、配線層Ｌ１上に配線層Ｌ２が形成され、配線層Ｌ２上に配線層Ｌ３が形成されている。さらに、配線層Ｌ３上に配線層Ｌ４が形成されている。配線層Ｌ１には、複数の信号配線ＳＧＬ１が形成されている。続いて、配線層Ｌ２には、複数の信号配線ＳＧＬ２が形成されている。複数の信号配線ＳＧＬ２のそれぞれは、平面視において信号配線ＳＧＬ１と重ならないように配置されている。次に、配線層Ｌ３には、複数の基準配線ＧＬ３が形成されている。複数の基準配線ＧＬ３のそれぞれは、平面視において信号配線ＳＧＬ２と重ならないように配置されている一方、平面視において信号配線ＳＧＬ１と重なるように配置されている。そして、配線層Ｌ４には、複数の信号配線ＳＧＬ４が形成されている。複数の信号配線ＳＧＬ４のそれぞれは、平面視において信号配線ＳＧＬ２と重なるように配置されている一方、平面視において基準配線ＧＬ３と重ならないように配置されている。配線層Ｌ４上には、複数の信号配線ＳＧＬ５が形成されている。複数の信号配線ＳＧＬ５のそれぞれは、平面視において信号配線ＳＧＬ２（ＳＧＬ４）と重ならないように配置されている一方、平面視において基準配線ＧＬ３および信号配線ＳＧＬ１と重なるように配置されている。
【０１０１】
このように構成されている本変形例におけるインターポーザＳＩでは、配線層Ｌ２と配線層Ｌ３と配線層Ｌ４とにわたって、前記実施の形態１における第１特徴点と第２特徴点とを備える構成が採用されている。したがって、クロストークの影響を受けやすいデータ信号やクロック信号などの高速信号を伝搬させるために、配線層Ｌ２に配置されている信号配線ＳＧＬ２と、配線層Ｌ４に配置されている信号配線ＳＧＬ４とを使用することができる。一方、本変形例におけるインターポーザＳＩでは、配線層Ｌ１に対して、前記実施の形態１における第１特徴点と第２特徴点とを備える構成が採用されていない。このため、クロストークの影響を受けやすい高速信号を伝搬させるために、配線層Ｌ１に配置されている信号配線ＳＧＬ１を使用することは困難となる。そこで、配線層Ｌ１に配置されている信号配線ＳＧＬ１に対しては、クロストークの影響を受けにくい制御信号などの低速信号を伝搬させることができる。そして、本変形例では、配線層Ｌ２に配置されている信号配線ＳＧＬ２を伝搬する信号の信号伝送特性と、配線層Ｌ４に配置されている信号配線ＳＧＬ４を伝搬する信号の信号伝送特性が、ほぼ対称となるため、配線層Ｌ４の上方に基準配線を設けなくてもよい。したがって、配線層Ｌ４の上方に、例えば、クロストークの影響を受けにくい制御信号などの低速信号を伝搬させる信号配線ＳＧＬ５を設けることができる。これにより、本変形例におけるインターポーザＳＩによれば、少ない数の配線層で多くの信号配線を配置することができる。この結果、本変形例におけるインターポーザＳＩによれば、インターポーザＳＩの性能向上を図りながら、インターポーザＳＩの薄厚化を図ることができる。
【０１０２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１０３】
ＣＣ  ロジックチップ
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＧＬ２  基準配線
ＧＬ３  基準配線
ＧＬ４  基準配線
ＧＬ６  基準配線
Ｌ１  配線層
Ｌ２  配線層
Ｌ３  配線層
Ｌ４  配線層
Ｌ５  配線層
ＭＣ  メモリチップ
Ｒ１  領域
Ｒ２  領域
ＳＧＬ１  信号配線
ＳＧＬ２  信号配線
ＳＧＬ３  信号配線
ＳＧＬ４  信号配線
ＳＧＬ５  信号配線
ＳＩ  インターポーザ
ＳＵＢ  基板
ＷＢ  配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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