(57)【要約】【課題】半導体メモリのチップ面積を縮小すること。【解決手段】実施形態の半導体メモリは、複数の第１導電体と、複数の第１ピラーＭＰと、ピラー列とを含む。複数の第１導電体は、絶縁体を介して積層される。複数の第１ピラーＭＰは、それぞれが複数の第１導電体を通過し、複数の第１導電体との交差部分がそれぞれメモリセルとして機能する。ピラー列は、第１方向に並ぶ複数の第２ピラーＲＰを含み、第２ピラーＲＰの第１列と第２ピラーＲＰの第２列とを含む。第２ピラーＲＰの第１列と第２ピラーＲＰの第２列とは、第１方向と交差する第２方向に並ぶ。第２ピラーＲＰの第２方向の両側には、第１ピラーＭＰが配置される。第１導電体は、ピラー列に含まれる第２ピラーＲＰの第２方向の両側で連続的に設けられ、且つ第２ピラーＲＰの第１列と第２ピラーＲＰの第２列との間で第２方向に連続的に設けられる。【選択図】図８
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【特許請求の範囲】
【請求項１】
絶縁体を介して積層された複数の第１導電体と、
それぞれが前記複数の第１導電体を通過し、前記複数の第１導電体との交差部分がそれぞれメモリセルとして機能する複数の第１ピラーと、
第１方向に並び且つそれぞれが前記複数の第１導電体を通過する複数の第２ピラーを含むピラー列と、
を備え、
前記ピラー列は、前記第２ピラーの第１列と前記第２ピラーの第２列とを含み、前記第２ピラーの前記第１列と前記第２ピラーの前記第２列とは、前記第１方向と交差する第２方向に並び、前記第２ピラーの前記第２方向の両側には、前記第１ピラーが配置され、
前記第１導電体は、前記ピラー列に含まれる前記第２ピラーの前記第２方向の両側で連続的に設けられ、且つ前記第２ピラーの前記第１列と前記第２ピラーの前記第２列との間で前記第２方向に連続的に設けられる、半導体メモリ。
【請求項２】
前記複数の第１ピラー及び前記複数の第２ピラーのうち第１グループの複数の第１ピラー及び複数の第２ピラーのそれぞれの底部に接続された第２導電体と、
前記複数の第１ピラー及び前記複数の第２ピラーのうち第２グループの複数の第１ピラー及び複数の第２ピラーのそれぞれの底部に接続された第３導電体と、
をさらに備える、
請求項１に記載の半導体メモリ。
【請求項３】
前記第２ピラーの径は、前記第１ピラーの径よりも大きい、
請求項２に記載の半導体メモリ。
【請求項４】
第１及び第２メモリセルと、
前記第１メモリセルの一端と前記第２メモリセルの一端とのそれぞれに接続されたビット線と、
前記第１メモリセルのゲートと前記第２メモリセルのゲートとのそれぞれに接続されたワード線と、
前記第１メモリセルの他端に接続された第１ソース線と、
前記第２メモリセルの他端に接続された前記第１ソース線と異なる第２ソース線と、
を備える半導体メモリ。
【請求項５】
前記第１メモリセルと前記第１ソース線との間に接続された第１選択トランジスタと、
前記第２メモリセルと前記第２ソース線との間に接続された第２選択トランジスタと、
前記第１選択トランジスタのゲートと前記第２選択トランジスタのゲートとのそれぞれに接続された第１選択ゲート線と、
消去動作を実行するコントローラと、
をさらに備え、
前記第１メモリセルを選択した消去動作時、前記コントローラは、
前記ワード線に第１電圧を印加し、
前記第１選択ゲート線に前記第１電圧よりも高い第２電圧を印加し、
前記第１ソース線に前記第２電圧よりも高い第３電圧を印加し、
前記第２ソース線に前記第２電圧を印加する、
請求項４に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／０２６３６３１号明細書
【特許文献２】特開２０１７／１６３０５７号公報
【特許文献３】米国特許出願公開第２０１５／０００１４６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体メモリのチップ面積を縮小する。
【課題を解決するための手段】
【０００５】
実施形態の半導体メモリは、複数の第１導電体と、複数の第１ピラーと、ピラー列と、を含む。複数の第１導電体は、絶縁体を介して積層される。複数の第１ピラーは、それぞれが複数の第１導電体を通過し、複数の第１導電体との交差部分がそれぞれメモリセルとして機能する。ピラー列は、第１方向に並ぶ複数の第２ピラーを含む。複数の第２ピラーは、それぞれが複数の第１導電体を通過する。ピラー列は、第２ピラーの第１列と第２ピラーの第２列とを含む。第２ピラーの第１列と第２ピラーの第２列とは、第１方向と交差する第２方向に並ぶ。第２ピラーの第２方向の両側には、第１ピラーが配置される。第１導電体は、ピラー列に含まれる第２ピラーの第２方向の両側で連続的に設けられ、且つ第２ピラーの第１列と第２ピラーの第２列との間で第２方向に連続的に設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体メモリの構成例を示すブロック図。
【図２】第１実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】メモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。
【図４】第１実施形態に係る半導体メモリの備えるメモリセルアレイに設けられたソース線の平面レイアウトの一例を示す平面図。
【図５】第１実施形態に係る半導体メモリの備えるメモリセルアレイに設けられた選択ゲート線の平面レイアウトの一例を示す平面図。
【図６】第１実施形態に係る半導体メモリの備えるメモリセルアレイに設けられたワード線の平面レイアウトの一例を示す平面図。
【図７】第１実施形態に係る半導体メモリの備えるメモリセルアレイに設けられた選択ゲート線の平面レイアウトの一例を示す平面図。
【図８】第１実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図９】第１実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。
【図１０】第１実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図。
【図１１】第１実施形態に係る半導体メモリの備えるメモリセルアレイに設けられたメモリピラーの断面構造の一例を示す断面図。
【図１２】第１実施形態に係る半導体メモリの備えるメモリセルアレイに設けられたリプレースピラーの断面構造の一例を示す断面図。
【図１３】第１実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
【図１４】第１実施形態に係る半導体メモリの備えるドライバモジュール及びロウデコーダモジュールの回路構成の一例を示す回路図。
【図１５】第１実施形態に係る半導体メモリの備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図１６】第１実施形態に係る半導体メモリの備えるセンスアンプモジュールの詳細な回路構成の一例を示す回路図。
【図１７】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図１８】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図１９】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２０】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における平面レイアウト図。
【図２１】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２２】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２３】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２４】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における平面レイアウト図。
【図２５】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２６】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２７】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２８】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図２９】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図３０】第１実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのメモリ領域における断面図。
【図３１】第１実施形態に係る半導体メモリにおける読み出し動作の一例を示すタイミングチャート。
【図３２】第１実施形態に係る半導体メモリにおける書き込み動作の一例を示すタイミングチャート。
【図３３】第１実施形態に係る半導体メモリにおける消去動作の一例を示すタイミングチャート。
【図３４】第１実施形態の第１変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図３５】第１実施形態の第２変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図３６】第１実施形態の第３変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図３７】第１実施形態の第４変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図３８】第１実施形態の第５変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図３９】第２実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図４０】第２実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。
【図４１】第２実施形態の第１変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図４２】第２実施形態の第２変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図４３】第２実施形態の第３変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図４４】第２実施形態の第４変形例におけるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図４５】第３実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。また、構成要素の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
【０００８】
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ１について説明する。
【０００９】
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、外部のメモリコントローラ２によって制御され、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１は、第１実施形態に係る半導体メモリ１の構成例を示している。
【００１０】
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
【００１１】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含み、メモリセルアレイ１０には、複数のソース線、複数のビット線、及び複数のワード線とが設けられる。
【００１２】
ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。複数のブロックＢＬＫは、それぞれ複数のソース線に関連付けられている。各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。
【００１５】
ブロックアドレスＢＡは、例えば各種動作の対象となるメモリセルを含むブロックＢＬＫの選択に使用される。ページアドレスＰＡは、例えば各種動作の対象となるメモリセルに関連付けられたワード線の選択に使用される。カラムアドレスＣＡは、例えば各種動作の対象となるビット線の選択に使用される。
【００１６】
シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。例えば、シーケンサ１３は、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を制御する。また、シーケンサ１３は、メモリセルアレイ１０に記憶されたデータＤＡＴの読み出し動作、メモリコントローラ２から受信したデータＤＡＴの書き込み動作、メモリセルアレイ１０に記憶されたデータの消去動作等を実行する。
【００１７】
ドライバモジュール１４は、シーケンサ１３の制御に基づいて、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。例えば、ドライバモジュール１４は、選択されたワード線と、非選択のワード線と、選択されたソース線と、非選択のソース線
とのそれぞれに対応する電圧を生成する。そして、ドライバモジュール１４は、生成した電圧を、アドレスレジスタ１２に保持されたページアドレスＰＡと、シーケンサ１３の制御とに基づいて、対応する信号線に印加する。
【００１８】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、ドライバモジュール１４によって各種信号線に印加された電圧のうち対応する信号線に印加された電圧を、例えば選択されたブロックＢＬＫに設けられたソース線（選択されたソース線）と、非選択のブロックＢＬＫに設けられたソース線（非選択のソース線）とのそれぞれに転送する。このように、半導体メモリ１では、ブロックＢＬＫの選択にソース線が使用される。
【００１９】
センスアンプモジュール１６は、半導体メモリ１がメモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【００２０】
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００２１】
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
【００２２】
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００２３】
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２４】
［１−１−２］メモリセルアレイ１０の構成
（メモリセルアレイ１０の回路構成について）
図２は、第１実施形態におけるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
【００２５】
尚、以下の説明において、メモリセルアレイ１０には、ｍ本のビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）と、ｎ本のソース線ＳＬ０〜ＳＬｎとのそれぞれが設けられているものとする。
【００２６】
図２に示すように、ブロックＢＬＫは、例えば２つのストリングユニットＳＵ０及びＳＵ１を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２７】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に直列接続される。
【００２８】
ブロックＢＬＫ０において、ストリングユニットＳＵ０内の複数のメモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。同様に、ブロックＢＬＫ０において、ストリングユニットＳＵ１内の複数のメモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
【００２９】
このように、ブロックＢＬＫ０においてワード線ＷＬ０〜ＷＬ７は、ストリングユニットＳＵ０及びＳＵ１間で共有される。さらに、第１実施形態において、ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ０〜ＢＬＫｎ間で共有される。
【００３０】
選択トランジスタＳＴ１及びＳＴ２のそれぞれは、例えば読み出し動作や書き込み動作等において、ストリングユニットＳＵの選択に使用される。各ストリングユニットＳＵに含まれたＮＡＮＤストリングＮＳ内の複数の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬに接続される。
【００３１】
第１実施形態において、各ストリングユニットＳＵが含むＮＡＮＤストリングＮＳの個数は、ビット線ＢＬの本数よりも少なく設計される。このため、１つのストリングユニットＳＵに注目した場合に、当該ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１に接続されないビット線ＢＬが、ｍ本のビット線ＢＬに含まれている。各ストリングユニットＳＵにおいて、当該ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１に接続されないビット線ＢＬは、ストリングユニットＳＵ毎に異なっていても良い。
【００３２】
例えば、図２に示されたブロックＢＬＫ０に注目すると、ビット線ＢＬ０にはストリングユニットＳＵ０及びＳＵ１内の選択トランジスタＳＴ１が接続され、ビット線ＢＬ（ｍ−１）にはストリングユニットＳＵ０内の選択トランジスタＳＴ１が接続され、ビット線ＢＬｍにはストリングユニットＳＵ１内の選択トランジスタＳＴ１が接続される。
【００３３】
このように、ブロックＢＬＫ０内の２つの選択トランジスタＳＴ１に接続されたビット線ＢＬと、ブロックＢＬＫ０内の１つの選択トランジスタＳＴ１に接続されたビット線ＢＬとが、ｍ本のビット線ＢＬに含まれている。つまり、ｍ本のビット線ＢＬには、接続された選択トランジスタＳＴ１（すなわち、ＮＡＮＤストリングＮＳ）の個数が異なるものが含まれている。
【００３４】
尚、各ストリングユニットＳＵにおいて、当該ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１に接続されないビット線ＢＬは、ブロックＢＬＫ毎に異なっていても良い。また、メモリセルアレイ１０の設計によっては、ｍ本のビット線ＢＬに、選択トランジスタＳＴ１が接続されないダミーのビット線が含まれていても良い。
【００３５】
ブロックＢＬＫ０において、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートには、選択ゲート線ＳＧＤ０が共通接続され、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートには、選択ゲート線ＳＧＤ１が共通接続される。選択ゲート線ＳＧＤ０及びＳＧＤ１は、ブロックＢＬＫ毎に設けられる。
【００３６】
ブロックＢＬＫ０において、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ２のゲートと、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ２のゲートとには、選択ゲート線ＳＧＳが共通接続される。選択ゲート線ＳＧＳは、ブロックＢＬＫ０〜ＢＬＫｎ間で共有される。
【００３７】
ブロックＢＬＫ０において、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ２のソースと、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ２のソースとには、ソース線ＳＬ０が共通接続される。ソース線ＳＬは、ブロックＢＬＫ毎に設けられる。具体的には、ソース線ＳＬ１〜ＳＬｎは、それぞれブロックＢＬＫ１〜ＢＬＫｎに含まれた複数の選択トランジスタＳＴ２のソースに共通接続される。
【００３８】
以上で説明した１つのストリングユニットＳＵ内において、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。
【００３９】
例えば、メモリセルトランジスタＭＴの各々が１ビットデータを記憶する場合、１つのセルユニットＣＵは１ページデータを記憶することが出来る。メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合、１つのセルユニットＣＵは２ページデータを記憶することが出来る。
【００４０】
このように、「１ページデータ」は、例えば、１つのセルユニットＣＵに含まれたメモリセルトランジスタＭＴの各々が１ビットデータを記憶した場合に、当該セルユニットＣＵが記憶するデータの総量で定義される。
【００４１】
（メモリセルトランジスタＭＴの閾値分布及びデータの割り付けについて）
図３は、１つのセルユニットＣＵが２ページデータを記憶する場合、すなわちメモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合における、メモリセルトランジスタＭＴの閾値分布、データの割り付け、読み出し電圧、及びベリファイ電圧のそれぞれの一例を示している。図３に示されたグラフの縦軸はメモリセルトランジスタＭＴの数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。
【００４２】
図３に示すように、メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合、メモリセルトランジスタＭＴの閾値分布は４個に分類される。これらの閾値分布は、閾値電圧の低い方から順に、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと称される。そして、これらの閾値分布のそれぞれには、例えば以下に示す２ビットデータが割り当てられる。
【００４３】
“ＥＲ”レベル：“１１（上位ビット／下位ビット）”データ
“Ａ”レベル：“０１”データ
“Ｂ”レベル：“００”データ
“Ｃ”レベル：“１０”データ
隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。具体的には、“ＥＲ”レベル及び“Ａ”レベル間に読み出し電圧ＡＲが設定され、“Ａ”レベル及び“Ｂ”レベル間に読み出し電圧ＢＲが設定され、“Ｂ”レベル及び“Ｃ”レベル間に読み出し電圧ＣＲが設定される。
【００４４】
より具体的には、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と、“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＡＲが印加されると、閾値電圧が“ＥＲ”レベルに分布している場合にオン状態になり、“Ａ”レベル以上に分布している場合にオフ状態になる。
【００４５】
読み出し電圧ＢＲは、“Ａ”レベルにおける最大の閾値電圧と、“Ｂ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＢＲが印加されると、閾値電圧が“Ａ”レベル以下に分布している場合にオン状態になり、“Ｂ”レベル以上に分布している場合にオフ状態になる。
【００４６】
読み出し電圧ＣＲは、“Ｂ”レベルにおける最大の閾値電圧と、“Ｃ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＣＲが印加されると、閾値電圧が“Ｂ”レベル以下に分布している場合にオン状態になり、“Ｃ”レベルに分布している場合にオフ状態になる。
【００４７】
最も高い閾値分布よりも高い電圧には、読み出しパス電圧ＶＲＥＡＤが設定される。具体的には、読み出しパス電圧ＶＲＥＡＤは、“Ｃ”レベルにおける最大の閾値電圧よりも高い電圧に設定される。メモリセルトランジスタＭＴは、ゲートに読み出しパス電圧ＶＲＥＡＤが印加されると、記憶するデータに依らずにオン状態になる。
【００４８】
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルに対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、及びＣＶが設定される。
【００４９】
具体的には、ベリファイ電圧ＡＶは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間、且つ“Ａ”レベルの近傍に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間、且つ“Ｂ”レベルの近傍に設定される。ベリファイ電圧ＣＶは、“Ｂ”レベルにおける最大の閾値電圧と“Ｃ”レベルにおける最小の閾値電圧との間、且つ“Ｃ”レベルの近傍に設定される。つまり、例えばベリファイ電圧ＡＶ、ＢＶ、及びＣＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、及びＣＲよりも高い電圧に設定される。
【００５０】
書き込み動作において半導体メモリ１は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴのプログラムを完了する。
【００５１】
以上で説明したデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＢＲを用いた読み出し結果によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＡＲ及びＣＲのそれぞれを用いた読み出し結果によって確定する。
【００５２】
このように、図３に示されたデータの割り付けは、下位ページデータ及び上位ページデータがそれぞれ、１回及び２回の読み出しによって確定することから、例えば“１−２コード”と称される。第１実施形態では、メモリセルトランジスタＭＴのデータの割り付けに“１−２コード”が適用された場合を例に説明する。
【００５３】
（メモリセルアレイ１０の平面レイアウトについて）
図４〜図７はのそれぞれは、メモリセルアレイ１０の平面レイアウトの一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち２つのブロックＢＬＫ０及びＢＬＫ１を抽出して示している。図４〜図７は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、１本のワード線ＷＬ、及び選択ゲート線ＳＧＤの平面レイアウトに対応している。
【００５４】
尚、以下の説明で参照される図面において、Ｘ軸はソース線ＳＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
【００５５】
また、以下の説明で参照される平面図では、図を見易くするために、各構成要素に適宜ハッチングが付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
【００５６】
図４〜図７に示すように、メモリセルアレイ１０が形成された領域は、例えば、メモリ領域ＭＲ、並びに引出領域ＨＵ０、ＨＵ１及びＨＵ２に分けられる。メモリ領域ＭＲは、実質的にデータを保持する領域である。引出領域ＨＵ０、ＨＵ１及びＨＵ２のそれぞれは、メモリ領域ＭＲから引き出された配線のコンタクトを形成する領域である。
【００５７】
メモリ領域ＭＲ、並びに引出領域ＨＵ０、ＨＵ１及びＨＵ２のそれぞれは、例えば、Ｙ方向に沿って延伸し、Ｘ方向に沿って引出領域ＨＵ０、ＨＵ１、ＨＵ２、メモリ領域ＭＲの順に配置される。これに限定されず、メモリ領域ＭＲ、並びに引出領域ＨＵ０、ＨＵ１及びＨＵ２のそれぞれは、その他の形状及び配置で設計されても良い。
【００５８】
例えば、２つの引出領域ＨＵ１が、メモリ領域ＭＲ及び引出領域ＨＵ２を挟むように配置されても良いし、環状の引出領域ＨＵ１が、メモリ領域ＭＲ及び引出領域ＨＵ２を囲んでいても良い。また、引出領域ＨＵ１は、必ずしも引出領域ＨＵ０及びＨＵ２間に配置されていなくても良く、少なくともメモリセルアレイ１０のメモリ領域ＭＲ及び引出領域ＨＵ２に対応する構造体の周囲に設けられていれば良い。
【００５９】
メモリセルアレイ１０は、導電体３０〜３３を含んでいる。導電体３０〜３３は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤとして機能する。導電体３０〜３３の個数は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤのそれぞれの本数に対応している。
【００６０】
図４に示すように、ソース線ＳＬとして機能する複数の導電体３０のそれぞれは、Ｘ方向に沿って延伸している。また、複数の導電体３０は、Ｙ方向に沿って配列している。各導電体３０が設けられた領域は、メモリ領域ＭＲ及び引出領域ＨＵ０に含まれる。
【００６１】
言い換えると、それぞれがＸ方向に沿って延伸した複数の導電体３０は、メモリ領域ＭＲにおいてＹ方向に沿って配列している。そして、メモリ領域ＭＲ内の複数の導電体３０は、それぞれの端部が引出領域ＨＵ０に引き出される。
【００６２】
隣り合う導電体３０間には、絶縁体が埋め込まれたスリットＳＬＥが設けられ、隣り合う導電体３０間が絶縁される。スリットＳＬＥによって区切られた導電体３０の領域は、それぞれが１つのブロックＢＬＫに対応している。
【００６３】
例えば、それぞれがソース線ＳＬ０及びＳＬ１として機能する導電体３０間は、スリットＳＬＥによって絶縁されている。そして、ソース線ＳＬ０及びＳＬ１が設けられた領域が、それぞれブロックＢＬＫ０及びＢＬＫ１に対応している。
【００６４】
図５に示すように、選択ゲート線ＳＧＳとして機能する導電体３１は、ＸＹ平面に沿って広がっている。導電体３１が設けられた領域は、メモリ領域ＭＲ及び引出領域ＨＵ１に含まれ、導電体３１は、ブロックＢＬＫ０〜ＢＬＫｎにそれぞれ対応する複数の導電体３０と重なっている。
【００６５】
言い換えると、ＸＹ平面に沿って広がった導電体３１は、メモリ領域ＭＲの全体において一体で設けられる。メモリ領域ＭＲ内の導電体３１は、端部が引出領域ＨＵ１に引き出される。導電体３１は、例えば引出領域ＨＵ０に含まれず、複数の導電体３０のそれぞれは、導電体３１と重ならない領域を有している。
【００６６】
図６に示すように、１本のワード線ＷＬとして機能する導電体３２は、ＸＹ平面に沿って広がっている。導電体３２が設けられた領域は、メモリ領域ＭＲ及び引出領域ＨＵ１に含まれ、且つ導電体３１が設けられた領域に含まれる。
【００６７】
言い換えると、メモリ領域ＭＲにおいて、導電体３２と導電体３１とは重なっている。メモリ領域ＭＲ内の導電体３２は、端部が引出領域ＨＵ１に引き出される。引出領域ＨＵ１内の導電体３２は、例えば導電体３１よりも小さく設けられ、導電体３１は、導電体３２と重ならない領域を有している。
【００６８】
図７に示すように、選択ゲート線ＳＧＤとして機能する複数の導電体３３のそれぞれは、Ｘ方向に沿って延伸している。また、複数の導電体３３は、Ｙ方向に沿って配列し、１つの導電体３０に対して、例えば２つの導電体３３が重なっている。各導電体３３が設けられた領域は、メモリ領域ＭＲ及び引出領域ＨＵ２に含まれる。
【００６９】
言い換えると、それぞれがＸ方向に沿って延伸した複数の導電体３３は、メモリ領域ＭＲにおいてＹ方向に沿って配列して設けられている。１個の導電体３０には、１つのブロックＢＬＫに含まれるストリングユニットＳＵの個数と同じ個数の導電体３３が重なっている。そして、メモリ領域ＭＲ内の複数の導電体３３は、それぞれの端部が引出領域ＨＵ２に引き出される。
【００７０】
隣り合う導電体３３間には、絶縁体が埋め込まれたスリットＳＨＥが設けられ、隣り合う導電体３３間が絶縁される。導電体３３がスリットＳＨＥによって区切られた領域のそれぞれは、１つのストリングユニットＳＵに対応している。
【００７１】
例えば、ブロックＢＬＫ０及びＢＬＫ１のそれぞれにおいて、それぞれが選択ゲート線ＳＧＤ０及びＳＧＤ１として機能する導電体３３間は、スリットＳＨＥによって絶縁されている。選択ゲート線ＳＧＤ０及びＳＧＤ１が設けられた領域は、それぞれストリングユニットＳＵ０及びＳＵ１に対応している。
【００７２】
また、ブロックＢＬＫ０のストリングユニットＳＵ１に対応する導電体３３と、ブロックＢＬＫ１のストリングユニットＳＵ０に対応する導電体３３との間も同様に、スリットＳＨＥによって絶縁されている。
【００７３】
図８は、メモリ領域ＭＲにおけるメモリセルアレイ１０の平面レイアウトの一例を示している。尚、以下の説明では、参照される平面レイアウト図のＸ方向に沿って並んだ番号（Ｘ座標）と、Ｙ方向に沿って並んだ番号（Ｙ座標）とを用いた座標系を使用する。
【００７４】
図８に示すように、メモリ領域ＭＲにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰと、複数のリプレースピラーＲＰとを含んでいる。
【００７５】
複数のメモリピラーＭＰのそれぞれは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば千鳥状に配置される。具体的には、例えば、複数のメモリピラーＭＰは、Ｘ座標が奇数且つＹ座標が奇数である位置と、Ｘ座標が偶数且つＹ座標が偶数である位置とにそれぞれ配置される。尚、メモリピラーＭＰの配置は、少なくとも指定された座標に重なっていれば良い。
【００７６】
例えば、Ｙ座標が“１”〜“４”であるメモリピラーＭＰは、ブロックＢＬＫ０のストリングユニットＳＵ０に対応している。Ｙ座標が“５”〜“８”であるメモリピラーＭＰは、ブロックＢＬＫ０のストリングユニットＳＵ１に対応している。Ｙ座標が“９”〜“１２”であるメモリピラーＭＰは、ブロックＢＬＫ１のストリングユニットＳＵ０に対応している。Ｙ座標が“１３”〜“１６”であるメモリピラーＭＰは、ブロックＢＬＫ１のストリングユニットＳＵ１に対応している。
【００７７】
この場合、それぞれが隣り合うストリングユニットＳＵ間の領域に対応する、Ｙ座標“４”と“５”の間の領域と、Ｙ座標“８”と“９”の間の領域と、Ｙ座標“１２”と“１３”の間の領域とに、それぞれスリットＳＨＥが配置される。また、隣り合うブロックＢＬＫ間の領域に対応する、Ｙ座標“８”と“９”の間の領域には、さらにスリットＳＬＥも配置される。
【００７８】
これに限定されず、スリットＳＬＥ及びＳＨＥのそれぞれの配置は、ストリングユニットＳＵ毎のメモリピラーＭＰの配置と、１つのブロックＢＬＫが含むストリングユニットＳＵの個数とに基づいて、適宜変更され得る。
【００７９】
尚、間にスリットＳＨＥが配置される隣り合うＹ座標間（例えば、Ｙ座標“４”及び“５”間）の間隔は、例えば間にスリットＳＨＥが配置されない隣り合うＹ座標間（例えば、Ｙ座標“２”及び“３”間）の間隔よりも広く設計される。
【００８０】
本明細書では、ＸＹ平面視において、スリットＳＬＥとスリットＳＨＥとのそれぞれが完全に重なっている場合が例示されているが、これに限定されない。例えば、スリットＳＬＥの幅はスリットＳＨＥと異なっていても良く、スリットＳＬＥ及びＳＨＥが、互いに重なっていない部分を有していても良い。
【００８１】
各リプレースピラーＲＰは、柱状の絶縁体を含む。リプレースピラーＲＰは、後述するリプレースホールＲＨ内に設けられる。リプレースホールＲＨは、後述する半導体メモリ１の製造方法において、導電体３０及び３２を形成する際に使用される。
【００８２】
複数のリプレースピラーＲＰは、例えば千鳥状に配置される。リプレースピラーＲＰは、各ブロックＢＬＫに少なくとも１つ配置される。また、各リプレースピラーＲＰは、複数のメモリピラーＭＰのうち隣り合う２つのメモリピラーＭＰ間に配置される。
【００８３】
リプレースピラーＲＰが配置される領域にメモリピラーＭＰが配置される領域が重なる場合、当該メモリピラーＭＰの配置は省略され、リプレースピラーＲＰの配置が優先される。このように省略されるメモリピラーＭＰは、図８において破線の円で示されている。
【００８４】
リプレースピラーＲＰの径は、メモリピラーＭＰの径よりも大きい。尚、本明細書においてピラーの径は、例えば同じ層に設けられた導電体を通過した部分におけるピラーの径によって比較される。具体的には、例えばリプレースピラーＲＰがワード線ＷＬ７として機能する導電体３２を通過する部分におけるリプレースピラーＲＰの径は、メモリピラーＭＰがワード線ＷＬ７として機能する導電体３２を通過する部分におけるメモリピラーＭＰの径よりも大きい。
【００８５】
複数のリプレースピラーＲＰがＸ方向及びＹ方向において配置される間隔は、それぞれ複数のメモリピラーＭＰがＸ方向及びＹ方向において配置される間隔よりも広い。
【００８６】
例えば、複数のリプレースピラーＲＰは、Ｘ座標が“４×ｉ＋３”（ｉは０以上の整数）であり且つＹ座標が“８×ｊ＋４”（ｊは０以上の整数）である位置と、Ｘ座標が“４×ｉ＋１”であり且つＹ座標が“８×ｊ＋８”である位置とのそれぞれに配置される。尚、リプレースピラーＲＰの配置は、少なくとも指定された座標に重なっていれば良い。
【００８７】
この場合、Ｘ方向に隣り合うリプレースピラーＲＰのＸ座標間（例えば、Ｘ座標“４”〜“６”）における、Ｙ座標が偶数（例えば、Ｙ座標“２”）であり且つＸ方向に沿って配列するメモリピラーＭＰの個数は２個になる（図８、Ｘ：２）。
【００８８】
また、Ｘ方向及びＹ方向のそれぞれに交差する方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“７”）における、Ｘ座標が奇数（例えば、Ｘ座標“３”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は２個になる（図８、Ｙ：２）。
【００８９】
言い換えると、Ｙ方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“１１”）における、Ｘ座標が奇数（例えば、Ｘ座標“３”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は４個になる。
【００９０】
以上のように、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０には、複数の導電体３２を通過した複数のリプレースピラーＲＰが設けられている。リプレースピラーＲＰのＹ方向の両側には、メモリピラーＭＰが配置されている。
【００９１】
Ｘ方向に並んだ複数のリプレースピラーＲＰの列（以下、ピラー列）は、Ｙ方向に並ぶ第１列及び第２列を含んでいる。例えば、第１列は、Ｙ座標が“４”に対応する複数のリプレースピラーＲＰに対応し、第２列は、Ｙ座標が“１２”に対応する複数のリプレースピラーＲＰに対応する。
【００９２】
導電体３１は、ピラー列に含まれるリプレースピラーＲＰのＹ方向の両側で連続的に設けられ、且つリプレースピラーＲＰの第１列とリプレースピラーＲＰの第２列との間でＹ方向に連続的に設けられる。
【００９３】
同様に、導電体３２は、ピラー列に含まれるリプレースピラーＲＰのＹ方向の両側で連続的に設けられ、且つリプレースピラーＲＰの第１列とリプレースピラーＲＰの第２列との間でＹ方向に連続的に設けられる。
【００９４】
つまり、リプレースピラーＲＰが通過する導電体３１及び３２のそれぞれは、当該導電体３１及び３２が形成された層において、Ｙ方向に隣り合う複数のブロックＢＬＫ間で連続的に形成されている。
【００９５】
さらに言い換えると、Ｘ方向に並んでいるリプレースピラーＲＰがＹ方向の一方側で接する導電体３１は、Ｙ方向の他方側で接する導電体３１と連続的に設けられ、Ｙ方向に並んでいるリプレースピラーＲＰがＸ方向の一方側で接する導電体３１は、Ｘ方向の他方側で接する導電体３１と連続的に設けられる。
【００９６】
同様に、Ｘ方向に並んでいるリプレースピラーＲＰがＹ方向の一方側で接する導電体３２は、Ｙ方向の他方側で接する導電体３２と連続的に設けられ、Ｙ方向に並んでいるリプレースピラーＲＰがＸ方向の一方側で接する導電体３２は、Ｘ方向の他方側で接する導電体３２と連続的に設けられる。このように、Ｘ方向に隣り合うリプレースピラーＲＰ間と、Ｙ方向に隣り合うリプレースピラーＲＰ間とのそれぞれにおいて、導電体３１及び３２のそれぞれは連続的に設けられる。
【００９７】
図９は、メモリ領域ＭＲにおけるメモリセルアレイ１０のより詳細な平面レイアウトの一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫ０を抽出して示している。
【００９８】
図９に示すように、メモリセルアレイ１０には、図８を用いて説明したメモリピラーＭＰ及びリプレースピラーＲＰの配置に対応して、複数の導電体３４と、複数のコンタクトＶＣとが配置される。
【００９９】
複数の導電体３４のそれぞれは、Ｙ方向に延伸し、複数の導電体３４は、Ｘ方向に配列している。複数の導電体３４のそれぞれは、ビット線ＢＬとして機能する。導電体３４の個数は、ビット線ＢＬの本数に対応している。複数のコンタクトＶＣは、各導電体３４と、当該導電体３４に対応する複数のメモリピラーＭＰとの間にそれぞれ設けられる。
【０１００】
具体的には、例えば、各メモリピラーＭＰには、２つの導電体３４が重なっている。そして、各メモリピラーＭＰは、柱状のコンタクトＶＣを介して、重なっている複数の導電体３４のうち１つの導電体３４と電気的に接続される。
【０１０１】
ビット線ＢＬとメモリピラーＭＰとの接続関係は、例えばビット線ＢＬ８本毎に同様の接続関係が繰り返される。図９には、この８本１組のビット線ＢＬに対応する８つの導電体３４が、それぞれ導電体３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ、３４Ｅ、３４Ｆ、３４Ｇ、及び３４Ｈとして示されている。
【０１０２】
例えば、ブロックＢＬＫ０において、導電体３４Ａ及び３４Ｅのそれぞれは、ストリングユニットＳＵ０内の１つのメモリピラーＭＰと、ストリングユニットＳＵ１内の１つのメモリピラーＭＰとに接続される。
【０１０３】
導電体３４Ｂ、３４Ｃ、及び３４Ｇのそれぞれは、ストリングユニットＳＵ０内の１つのメモリピラーＭＰに接続される。導電体３４Ｄ、３４Ｆ、及び３４Ｈのそれぞれは、ストリングユニットＳＵ１内の１つのメモリピラーＭＰに接続される。
【０１０４】
このように、第１実施形態に係る半導体メモリ１において、各ビット線ＢＬに接続されるメモリピラーＭＰの個数は、異なることがある。
【０１０５】
（メモリセルアレイ１０の断面構造について）
図１０は、図８のＸ−Ｘ線に沿った断面図であり、メモリ領域ＭＲにおけるメモリセルアレイ１０の断面構造の一例を示している。尚、以下の説明で参照される断面図では、図を見易くするために、層間絶縁膜、配線、コンタクト等の構成要素が適宜省略されている。
【０１０６】
また、以下の説明において「上面」とは、対象の構成要素において、半導体基板２０の表面に平行であり且つ半導体基板２０から離れた方の面のことを示し、「下面」とは、対象の構成要素において、半導体基板２０の表面に平行であり且つ半導体基板２０に近い方の面のことを示している。
【０１０７】
図１０に示すように、メモリ領域ＭＲにおいてメモリセルアレイ１０は、例えば導電体３０Ａ及び３０Ｂと、導電体３１と、複数の導電体３２と、複数の導電体３３と、導電体３４と、保護膜３５と、複数のメモリピラーＭＰと、複数のコンタクトＶＣとを含んでいる。
【０１０８】
半導体基板２０の上方には、層間絶縁膜を介して導電体３０Ａ及び３０Ｂが積層される。半導体基板２０と導電体３０Ａとの間の領域には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に関連する回路が設けられる（図示せず）。
【０１０９】
導電体３０Ａ及び３０Ｂは、導電体３０Ｂの上面から導電体３０Ａの下面までスリットＳＬＥによって分断された部分を有する。分断された各領域における導電体３０Ａ及び３０Ｂの組み合わせが、図４を用いて説明した１つの導電体３０として機能する。
【０１１０】
具体的には、図１０に示された領域では、スリットＳＬＥを境界として、ソース線ＳＬ０として機能する導電体３０Ａ及び３０Ｂと、ソース線ＳＬ１として機能する導電体３０Ａ及び３０Ｂとが示されている。導電体３０Ａとしては、例えばリンがドープされたポリシリコンが使用され、導電体３０Ｂとしては、ポリシリコンが使用される。
【０１１１】
導電体３０Ｂ上には、層間絶縁膜を介して、選択ゲート線ＳＧＳとして機能する導電体３１が積層される。導電体３１としては、例えばリンがドープされたポリシリコンが使用される。
【０１１２】
導電体３１上には、それぞれの間に層間絶縁膜を介して、それぞれワード線ＷＬ０〜ＷＬ７として機能する複数の導電体３２が積層される。導電体３２としては、例えばタングステンが使用される。
【０１１３】
最上層の導電体３２上には、層間絶縁膜を介して、保護膜３５が積層される。保護膜３５としては、例えば、酸化シリコンＳｉＯ2等の絶縁体が使用される。
【０１１４】
保護膜３５上には、選択ゲート線ＳＧＤとして機能する導電体３３が積層される。導電体３３は、導電体３３の上面から導電体３３の下面又は保護膜３５内までスリットＳＨＥによって分断された部分を有する。分断された各領域における導電体３３が、図７を用いて説明した１つの導電体３３として機能する。
【０１１５】
具体的には、図１０に示された領域では、スリットＳＨＥを境界として、ブロックＢＬＫ０の選択ゲート線ＳＧＤ０及びＳＧＤ１としてそれぞれ機能する２つの導電体３３と、ブロックＢＬＫ１の選択ゲート線ＳＧＤ０として機能する導電体３３とが示されている。
【０１１６】
以上で説明した導電体３０〜３３によって形成された構造体に、メモリピラーＭＰ及びリプレースピラーＲＰが設けられる。
【０１１７】
まず、メモリピラーＭＰの詳細な構造について説明する。
【０１１８】
メモリピラーＭＰは、底部ピラーＢＰ及び上部ピラーＵＰを含んでいる。
【０１１９】
底部ピラーＢＰは、導電体３０Ｂと、導電体３１と、複数の導電体３２とのそれぞれを貫通（通過）している。底部ピラーＢＰの下面は、例えば導電体３０Ａの内部に入り込んでいる。上部ピラーＵＰは、保護膜３５と、導電体３３とのそれぞれを貫通（通過）している。底部ピラーＢＰと上部ピラーＵＰとの境界を含む層は、保護膜３５の下面を含む層に対応している。
【０１２０】
底部ピラーＢＰは、例えばコア部材４０、半導体４１、積層膜４２、及び導電体４３を含んでいる。上部ピラーＵＰは、例えば半導体５０及び積層膜５１を含んでいる。
【０１２１】
コア部材４０は、例えば、導電体３０Ａが設けられた層から最上層の導電体３２の上面を含む層まで延伸した柱状に形成される。ＸＹ平面視において、コア部材４０は、底部ピラーＢＰの中央部に設けられる。コア部材４０としては、例えば酸化シリコンＳｉＯ2等の絶縁体が使用される。
【０１２２】
コア部材４０の側面及び下面は、導電体４１によって覆われている。導電体４１としては、例えばアモルファスシリコンが使用される。導電体４１は、側面接触部ＳＣを有している。側面接触部ＳＣは、導電体３０Ｂが設けられた層に含まれている。
【０１２３】
導電体４１は、側面接触部ＳＣにおいて導電体３０Ｂと接触し、導電体３０Ｂと電気的に接続される。導電体４１の側面接触部ＳＣを除く側面と下面とは、積層膜４２によって覆われている。この積層膜４２の詳細な構造が、図１１に示されている。図１１は、半導体基板２０の表面に平行な断面における底部ピラーＢＰの詳細な断面構造の一例を示している。
【０１２４】
図１１に示すように、積層膜４２は、例えばトンネル酸化膜４４、絶縁膜４５、及びブロック絶縁膜４６で構成される。トンネル酸化膜４４は、半導体４１の側面接触部ＳＣを除く側面に形成される。絶縁膜４５は、トンネル酸化膜４４の側面に形成される。ブロック絶縁膜４６は、絶縁膜４５の側面に形成される。
【０１２５】
図１０に戻り、コア部材４０及び半導体４１の上面には、導電体４３が形成され、半導体４１と電気的に接続される。導電体４３としては、例えばアモルファスシリコンが使用され、半導体４１と一体で形成され得る。導電体４３の側面は、積層膜４２によって覆われている。
【０１２６】
半導体５０は、例えば、保護膜３５の下面を含む層から導電体３３の上面を含む層まで延伸した柱状に形成される。半導体５０は、下面において導電体４３に電気的に接続される。半導体５０としては、例えばアモルファスシリコンが使用される。
【０１２７】
半導体５０の側面は、積層膜５１によって覆われている。積層膜５１は、例えば、積層膜４２と同様の積層構造を含み、膜厚が異なる構造に構成される。尚、上部ピラーＵＰには、底部ピラーＢＰと同様のコア部材４０が形成されても良い。
【０１２８】
以上のように、底部ピラーＢＰ及び上部ピラーＵＰは、Ｚ方向に連結されている。
【０１２９】
このようなメモリピラーＭＰの構成において、底部ピラーＢＰと導電体３１とが交差する部分が、選択トランジスタＳＴ２として機能する。底部ピラーＢＰと複数の導電体３２のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。上部ピラーＵＰと導電体３３とが交差する部分が、選択トランジスタＳＴ１として機能する。
【０１３０】
つまり、絶縁膜４５は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。半導体４１は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２のチャネルとして機能し、半導体５０は、選択トランジスタＳＴ１のチャネルとして機能する。
【０１３１】
次に、リプレースピラーＲＰの詳細な構造について説明する。
【０１３２】
リプレースピラーＲＰは、導電体３１と、複数の導電体３２と、保護膜３５とのそれぞれを貫通している。例えば、リプレースピラーＲＰの上面は、導電体３３に接触し、リプレースピラーＲＰの下面は、導電体３０Ａの内部に入り込んでいる。
【０１３３】
言い換えると、リプレースピラーＲＰの底面は、導電体３０Ａが設けられた層に含まれている。さらに言い換えると、リプレースピラーＲＰの底面は、ソース線ＳＬとして機能する導電体３０Ａを貫通せずに止まっている。
【０１３４】
リプレースピラーＲＰは、例えば絶縁体６０と、絶縁膜６１及び６２と、導電体３０Ｂの一部とを含んでいる。
【０１３５】
絶縁体６０は、例えば、導電体３１が設けられた層から保護膜３５の上面まで延伸した柱状に形成される。絶縁膜６１は、導電体３１が形成された層において、円筒状に形成される。絶縁膜６１の詳細な構造が、図１２に示されている。図１２は、半導体基板２０の表面に平行な断面におけるリプレースピラーＲＰの詳細な断面構造の一例を示している。
【０１３６】
図１２に示すように、絶縁膜６１は、例えば絶縁体６０と導電体３１との間に形成される。言い換えると、導電体３１が形成された層において、例えば絶縁膜６１の内壁は絶縁体６０に接触し、絶縁膜６１の外壁は導電体３１に接触している。
【０１３７】
図１０に戻り、絶縁体６０の下面には、導電体３０Ｂの一部が接触している。導電体３０Ｂと絶縁体６０との接触部ＣＰにおいて、導電体３０Ｂは、例えば柱状に形成される。
【０１３８】
つまり、リプレースピラーＲＰの領域に含まれた導電体３０Ｂの一部は、メモリピラーＭＰが形成された領域における導電体３０Ｂの上面から突出した柱状部を有することがある。尚、接触部ＣＰは、導電体３１が形成された層内に入り込む場合もあるが、このような場合においても、導電体３０Ｂと導電体３１との間は絶縁膜６１によって絶縁される。
【０１３９】
絶縁膜６２は、リプレースピラーＲＰの領域且つ導電体３０Ａが形成された層において、導電体３０Ａと導電体３０Ｂとの間に形成される。つまり、絶縁膜６２は、リプレースピラーＲＰの底部に形成される。リプレースピラーＲＰの領域且つ導電体３０Ａが形成された層には、導電体３０Ｂの下面から突出した柱状部（凸部）が入り込んでいても良い。
【０１４０】
次に、導電体３３よりも上層の構造について説明する。メモリピラーＭＰの上面よりも上層には、層間絶縁膜を介して導電体３４が設けられている。
【０１４１】
導電体３４は、ストリングユニットＳＵ毎に、対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、例えば、ソース線ＳＬ０に対応する導電体３０に電気的に接続された複数のメモリピラーＭＰのうち、１つのメモリピラーＭＰ内の半導体５０上にコンタクトＶＣが形成され、当該コンタクトＶＣ上に導電体３４が形成される。同様に、ソース線ＳＬ１に対応する導電体３０に電気的に接続された複数のメモリピラーＭＰのうち、１つのメモリピラーＭＰ内の半導体５０上にコンタクトＶＣが形成され、当該コンタクトＶＣ上に導電体３４が形成される。
【０１４２】
図１３は、引出領域ＨＵにおけるメモリセルアレイ１０の断面構造の一例を示している。尚、図１３には、メモリセルアレイ１０の層構造を分かり易くするために、上述したメモリ領域ＭＲにおけるメモリピラーＭＰの構造も示されている。
【０１４３】
図１３に示すように、引出領域ＨＵ０、ＨＵ１、及びＨＵ２においてメモリセルアレイ１０は、例えば導電体３０〜３３のそれぞれの端部と、保護膜３５の端部と、導電体３６と、導電体３７と、複数の導電体３８と、導電体３９と、複数のコンタクトＣＣとを含んでいる。
【０１４４】
引出領域ＨＵ０、ＨＵ１、及びＨＵ２において、導電体３０〜３３のそれぞれの端部は、例えば階段状に設けられる。これに限定されず、引出領域ＨＵ０、ＨＵ１、及びＨＵ２において、導電体３０〜３２のそれぞれの端部は、少なくとも上層に設けられた導電体３１〜３３と重ならない部分を有していれば良い。
【０１４５】
引出領域ＨＵ０において、導電体３０Ｂの端部上には柱状のコンタクトＣＣが形成され、当該コンタクトＣＣ上には導電体３６が形成される。
【０１４６】
引出領域ＨＵ１において、導電体３１の端部上には柱状のコンタクトＣＣが形成され、当該コンタクトＣＣ上には導電体３７が形成される。導電体３２のそれぞれの端部上には、それぞれ柱状のコンタクトＣＣが形成され、導電体３２上に形成されたコンタクトＣＣ上には、それぞれ導電体３８が形成される。
【０１４７】
引出領域ＨＵ２において、導電体３３の端部上には柱状のコンタクトＣＣが形成され、当該コンタクトＣＣ上には導電体３９が形成される。
【０１４８】
以上で説明した導電体３６〜３９のそれぞれは、図示せぬ領域においてロウデコーダモジュール１５と電気的に接続される。導電体３６〜３９がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。また、導電体３６〜３９がそれぞれ形成される層は、導電体３４が形成される層と同じであっても良いし、異なっていても良い。
【０１４９】
以上で説明したメモリセルアレイ１０の構造において、選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体３１が割り当てられても良いし、複数層に設けられた導電体３１に異なる材料が使用されても良い。導電体３２の個数は、ワード線ＷＬの本数に基づいて設計される。
【０１５０】
底部ピラーＢＰは、複数のピラーがＺ方向に連結された構造であっても良い。メモリピラーＭＰ及び導電体３４間は、２つ以上のコンタクトＶＣを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。導電体３０〜３３のそれぞれの端部と対応する導電体３６〜３９との間は、２つ以上のコンタクトＣＣを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
【０１５１】
尚、本明細書では、リプレースピラーＲＰが導電体３１及び３２を通過（貫通）した構造が例示されているが、リプレースピラーＲＰは、導電体３３を通過（貫通した）していても良い。この場合、半導体メモリの製造工程においてリプレースホールＲＨは、導電体３０、３２、及び３３を形成する際に使用される。つまり、この場合に導電体３３は、導電体３２と同じ製造工程によって形成される。
【０１５２】
［１−１−３］ドライバモジュール１４の構成
図１４は、ドライバモジュール１４の回路構成の一例を示している。尚、図１４には、ドライバモジュール１４に関連するメモリセルアレイ１０及びロウデコーダモジュール１５の構成例も示されている。
【０１５３】
図１４に示すように、ドライバモジュール１４は、電圧生成回路ＶＧ、ソース線ドライバＤＲ０、ＳＧＤドライバＤＲ１、ＳＧＳドライバＤＲ２、及びワード線ドライバＤＲ３を含んでいる。
【０１５４】
電圧生成回路ＶＧは、シーケンサ１３の制御に基づいて、例えば選択及び非選択のソース線ＳＬと、選択されたブロックＢＬＫに対応する選択ゲート線ＳＧＤ０及びＳＧＤ１と、非選択のブロックＢＬＫに対応する選択ゲート線ＳＧＤと、選択ゲート線ＳＧＳと、選択及び非選択のワード線ＷＬとのそれぞれに印加する電圧を生成する。
【０１５５】
そして、電圧生成回路ＶＧは、ソース線ドライバＤＲ０、ＳＧＤドライバＤＲ１、ＳＧＳドライバＤＲ２、及びワード線ドライバＤＲ３に、生成した複数種類の電圧のうち対応する電圧をそれぞれ転送する。
【０１５６】
ソース線ドライバＤＲ０は、シーケンサ１３の制御と、電圧生成回路ＶＧから転送された電圧とに基づいて、選択されたソース線ＳＬに対応する電圧を信号線ＳＬＤselに印加し、非選択のソース線ＳＬに対応する電圧を信号線ＳＬＤuselに印加する。
【０１５７】
ＳＧＤドライバＤＲ１は、シーケンサ１３の制御と、電圧生成回路ＶＧから転送された電圧とに基づいて、選択されたブロックＢＬＫの選択ゲート線ＳＧＤ０及びＳＧＤ１に対応する電圧をそれぞれ信号線ＳＧＤＤ０及びＳＧＤＤ１に印加し、非選択のブロックＢＬＫの選択ゲート線ＳＧＤに対応する電圧を信号線ＳＧＤＤuselに印加する。
【０１５８】
具体的には、ＳＧＤドライバＤＲ１は、例えばトランジスタＴ０〜Ｔ３を含んでいる。
【０１５９】
トランジスタＴ０の一端には、選択されたブロックＢＬＫの選択ゲート線ＳＧＤ０に対応する電圧が印加され、トランジスタＴ０の他端は信号線ＳＧＤＤ０に接続され、トランジスタＴ０のゲートには制御信号Ｓ０が入力される。
【０１６０】
トランジスタＴ１の一端には、選択されたブロックＢＬＫの選択ゲート線ＳＧＤ１に対応する電圧が印加され、トランジスタＴ１の他端は信号線ＳＧＤＤ１に接続され、トランジスタＴ１のゲートには制御信号Ｓ１が入力される。
【０１６１】
トランジスタＴ２の一端には、非選択のブロックＢＬＫの選択ゲート線ＳＧＤに対応する電圧が印加され、トランジスタＴ２の他端は信号線ＳＧＤＤuselに接続され、トランジスタＴ２のゲートには制御信号Ｓ２が入力される。
【０１６２】
以上で説明した制御信号Ｓ０〜Ｓ２のそれぞれは、例えばシーケンサ１３によって生成される。例えば、制御信号Ｓ２が“Ｈ”レベルの電圧である場合、トランジスタＴ２はオン状態になり、電圧生成回路ＶＧが生成した電圧が信号線ＳＧＤＤuselに印加される。一方で、制御信号Ｓ２が“Ｌ”レベルの電圧である場合、トランジスタＴ２はオフ状態になり、信号線ＳＧＤＤuselがフローティング状態になる。
【０１６３】
ＳＧＳドライバＤＲ２は、シーケンサ１３の制御と、電圧生成回路ＶＧから転送された電圧とに基づいて、選択ゲート線ＳＧＳに所望の電圧を印加する。
【０１６４】
ワード線ドライバＤＲ３は、シーケンサ１３の制御と、電圧生成回路ＶＧから転送された電圧と、ページアドレスＰＡとに基づいて、ワード線ＷＬ０〜ＷＬ７のうち選択されたワード線ＷＬと非選択のワード線とのそれぞれに所望の電圧を印加する。
【０１６５】
尚、ドライバモジュール１４の回路構成は、以上で説明した構成に限定されない。例えば、ＳＧＤドライバＤＲ１が含むトランジスタの個数は、ストリングユニットＳＵの個数に応じて適宜変更され得る。
【０１６６】
［１−１−４］ロウデコーダモジュール１５の構成
引き続き図１４を参照して、ロウデコーダモジュール１５の回路構成の一例について説明する。ロウデコーダモジュール１５は、ロウデコーダＲＤ０〜ＲＤｎを含んでいる。図１４には、ロウデコーダＲＤ０〜ＲＤｎのうち、ロウデコーダＲＤ０の詳細な回路構成が示されている。
【０１６７】
ロウデコーダＲＤ０〜ＲＤｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに関連付けられる。つまり、ブロックＢＬＫ毎に、１つのロウデコーダＲＤが関連付けられている。各ロウデコーダＲＤは、トランジスタＴ３〜Ｔ８並びにブロックデコーダＢＤを含んでいる。
【０１６８】
トランジスタＴ３〜Ｔ８のそれぞれは、ｎチャネルＭＯＳトランジスタである。
【０１６９】
トランジスタＴ３の一端は、信号線ＳＬＤselに接続され、トランジスタＴ３の他端は、ソース線ＳＬ０に接続される。トランジスタＴ４の一端は、信号線ＳＬＤuselに接続され、トランジスタＴ４の他端は、ソース線ＳＬ０に接続される。
【０１７０】
トランジスタＴ５の一端は、信号線ＳＧＤＤ０に接続され、トランジスタＴ５の他端は、選択ゲート線ＳＧＤ０に接続される。トランジスタＴ６の一端は、信号線ＳＧＤＤuselに接続され、トランジスタＴ６の他端は、選択ゲート線ＳＧＤ０に接続される。
【０１７１】
トランジスタＴ７の一端は、信号線ＳＧＤＤ１に接続され、トランジスタＴ７の他端は、選択ゲート線ＳＧＤ１に接続される。トランジスタＴ８の一端は、信号線ＳＧＤＤuselに接続され、トランジスタＴ８の他端は、選択ゲート線ＳＧＤ１に接続される。
【０１７２】
ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードする。そしてブロックデコーダＢＤは、デコード結果に基づいて、転送ゲート線ＴＧ及びＴＧｎのそれぞれに所定の電圧を印加する。
【０１７３】
転送ゲート線ＴＧは、トランジスタＴ３、Ｔ５及びＴ７のそれぞれのゲートに共通接続される。転送ゲート線ＴＧｎは、トランジスタＴ４、Ｔ６及びＴ８のそれぞれのゲートに共通接続される。ブロックデコーダＢＤが転送ゲート線ＴＧｎに転送する信号は、転送ゲート線ＴＧに転送する信号を反転した信号である。
【０１７４】
具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、転送ゲート線ＴＧに“Ｈ”レベルの電圧を印加し、転送ゲート線ＴＧｎに“Ｌ”レベルの電圧を印加する。
【０１７５】
その結果、選択されたブロックＢＬＫでは、トランジスタＴ３、Ｔ５及びＴ７がオン状態になり、トランジスタＴ４、Ｔ６及びＴ８がオフ状態になる。つまり、信号線ＳＬＤsel、ＳＧＤＤ０及びＳＧＤＤ１のそれぞれに印加された電圧が、選択されたブロックＢＬＫの、ソース線ＳＬ並びに選択ゲート線ＳＧＤ０及びＳＧＤ１にそれぞれ印加される。
【０１７６】
一方で、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、転送ゲート線ＴＧに“Ｌ”レベルの電圧を印加し、転送ゲート線ＴＧｎに“Ｈ”レベルの電圧を印加する。
【０１７７】
その結果、非選択のブロックＢＬＫでは、トランジスタＴ３、Ｔ５及びＴ７がオフ状態になり、トランジスタＴ４、Ｔ６及びＴ８がオン状態になる。つまり、信号線ＳＬＤusel
に印加された電圧が、非選択のブロックＢＬＫのソース線ＳＬに印加され、信号線ＳＧＤＤuselに印加された電圧が、非選択のブロックＢＬＫの選択ゲート線ＳＧＤ０及びＳＧＤ１のそれぞれに印加される。
【０１７８】
以上のようにロウデコーダモジュール１５は、動作を実行するブロックＢＬＫを選択することが出来る。
【０１７９】
尚、ロウデコーダモジュール１５の回路構成は、以上で説明した構成に限定されない。例えば、ロウデコーダＲＤが含むトランジスタの個数は、ストリングユニットＳＵの個数に応じて適宜変更され得る。また、電圧生成回路ＶＧが選択ゲート線ＳＧＳと、ワード線ＷＬ０〜ＷＬ７とのそれぞれに印加する電圧は、ロウデコーダモジュール１５内の回路を経由しても良い。
【０１８０】
［１−１−５］センスアンプモジュール１６の構成
図１５は、センスアンプモジュール１６の回路構成の一例を示している。
【０１８１】
図１５に示すように、センスアンプモジュール１６は、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。
【０１８２】
センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍにそれぞれ関連付けられている。各センスアンプユニットＳＡＵは、例えばセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬを含んでいる。
【０１８３】
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
【０１８４】
また、ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと半導体メモリ１の入出力回路との間のデータの入出力に使用される。つまり、ラッチ回路ＸＤＬは、例えば半導体メモリ１のキャッシュメモリとして機能する。例えば、半導体メモリ１は、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。
【０１８５】
図１６は、１つのセンスアンプユニットＳＡＵの詳細な回路構成の一例を示している。
【０１８６】
図１６に示すように、センスアンプ部ＳＡは、例えばトランジスタＴ１０〜Ｔ１８、及びキャパシタＣＰを含んでいる。ラッチ回路ＳＤＬは、例えばインバータＩＶ０及びＩＶ１、並びにトランジスタＴ２０及びＴ２１を含んでいる。
【０１８７】
トランジスタＴ１０は、ｐチャネルＭＯＳトランジスタであり、トランジスタＴ１１〜Ｔ１８、Ｔ２０及びＴ２１のそれぞれはｎチャネルＭＯＳトランジスタである。尚、ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【０１８８】
トランジスタＴ１０の一端は電源線に接続され、トランジスタＴ１０のゲートはノードＩＮＶに接続される。トランジスタＴ１０の一端に接続された電源線には、例えば半導体メモリ１の電源電圧である電圧ＶＤＤが印加される。
【０１８９】
トランジスタＴ１１の一端はトランジスタＴ１０の他端に接続され、トランジスタＴ１１の他端はノードＣＯＭに接続され、トランジスタＴ１１のゲートには制御信号ＢＬＸが入力される。
【０１９０】
トランジスタＴ１２の一端はノードＣＯＭに接続され、トランジスタＴ１２のゲートには制御信号ＢＬＣが入力される。トランジスタＴ１３は、例えば高耐圧のｎチャネルＭＯＳトランジスタであり、トランジスタＴ１３の一端はトランジスタＴ１２の他端に接続され、トランジスタＴ１３の他端は対応するビット線ＢＬに接続され、トランジスタＴ１３のゲートには制御信号ＢＬＳが入力される。
【０１９１】
トランジスタＴ１４の一端はノードＣＯＭに接続され、トランジスタＴ１４の他端はノードＳＲＣに接続され、トランジスタＴ１４のゲートはノードＩＮＶに接続される。ノードＳＲＣには、例えば半導体メモリ１の接地電圧である電圧ＶＳＳが印加される。
【０１９２】
トランジスタＴ１５の一端はトランジスタＴ１０の他端に接続され、トランジスタＴ１５の他端はノードＳＥＮに接続され、トランジスタＴ１５のゲートには制御信号ＨＬＬが入力される。
【０１９３】
トランジスタＴ１６の一端はノードＳＥＮに接続され、トランジスタＴ１６の他端はノードＣＯＭに接続され、トランジスタＴ１６のゲートには制御信号ＸＸＬが入力される。
【０１９４】
トランジスタＴ１７の一端は接地され、トランジスタＴ１７のゲートはノードＳＥＮに接続される。
【０１９５】
トランジスタＴ１８の一端はトランジスタＴ１７の他端に接続され、トランジスタＴ１８の他端はバスＬＢＵＳに接続され、トランジスタＴ１８のゲートには制御信号ＳＴＢが入力される。キャパシタＣＰの一端はノードＳＥＮに接続され、キャパシタＣＰの他端にはクロックＣＬＫが入力される。
【０１９６】
インバータＩＶ０の入力ノードはノードＬＡＴに接続され、インバータＩＶ０の出力ノードはノードＩＮＶに接続される。インバータＩＶ１の入力ノードはノードＩＮＶに接続され、インバータＩＶ１の出力ノードはノードＬＡＴに接続される。
【０１９７】
トランジスタＴ２０の一端はノードＩＮＶに接続され、トランジスタＴ２０の他端はバスＬＢＵＳに接続され、トランジスタＴ２０のゲートには制御信号ＳＴＩが入力される。
【０１９８】
トランジスタＴ２１の一端はノードＬＡＴに接続され、トランジスタＴ２１の他端はバスＬＢＵＳに接続され、トランジスタＴ２１のゲートには制御信号ＳＴＬが入力される。
【０１９９】
以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢのそれぞれは、例えばシーケンサ１３によって生成される。センスアンプ部ＳＡがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。
【０２００】
以下の説明において、「制御信号ＳＴＢをアサートする」とは、シーケンサ１３が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに一時的に変化させることに対応している。センスアンプモジュール１６の構成によっては、「制御信号ＳＴＢをアサートする」という動作が、シーケンサ１３が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに一時的に変化させることに対応する場合もある。
【０２０１】
尚、センスアンプモジュール１６の回路構成は、以上で説明した構成に限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて適宜変更され得る。
【０２０２】
［１−２］半導体メモリ１の製造方法
次に、図１７〜図３０を用いて、ソース線ＳＬをスリットＳＬＥによって分断する工程から、リプレースピラーＲＰが形成されるまでの製造工程について説明する。
【０２０３】
図１７〜図３０のそれぞれは、第１実施形態に係る半導体メモリ１の製造工程の一例を示し、メモリ領域ＭＲに形成される構造体の断面構造又は平面レイアウトを示している。以下に例示する製造工程は、図１７に示す製造途中の構造体から開始する。
【０２０４】
図１７に示すように、半導体基板２０上には層間絶縁膜を介して導電体３０Ａが形成され、導電体３０Ａ上には犠牲部材７０が形成されている。導電体３０Ａは、例えばリンがドープされたポリシリコンであり、犠牲部材７０は、例えばポリシリコンである。
【０２０５】
尚、半導体基板２０と導電体３０Ａとの間の領域には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に関連する回路が設けられるが、図１７〜図３０のそれぞれでは、これらの回路の図示が省略されている。
【０２０６】
まず、図１８に示すように、スリットＳＬＥが形成される。
【０２０７】
具体的には、例えば、まずスリットＳＬＥを形成する領域が開口したマスクが、フォトリソグラフィ等によって犠牲部材７０上に形成される。そして、当該マスクが使用されたエッチングにより形成されるスリットは、少なくとも犠牲部材７０の上面から導電体３０Ａの下面まで到達するように形成され、犠牲部材７０及び導電体３０ＡがブロックＢＬＫ毎に分断される。
【０２０８】
このエッチングによって形成されたスリット、すなわち犠牲部材７０及び導電体３０Ａが分断された部分には、絶縁体（例えば酸化シリコンＳｉＯ2）が埋め込まれる。この絶縁体は、例えば犠牲部材７０上にも形成されるが、犠牲部材７０上に形成された絶縁体は、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。本工程において分断された導電体３０Ａのそれぞれが、ソース線ＳＬとして機能する。
【０２０９】
次に、図１９に示すように、犠牲部材７０及びスリットＳＬＥ上に絶縁膜７１が形成される。絶縁膜７１上に導電体３１が形成される。導電体３１上に絶縁膜７２と置換部材７３とが交互に積層される。最上層の置換部材７３上に絶縁膜７４が形成される。
【０２１０】
絶縁膜７１、７２、及び７４は、例えば酸化シリコンＳｉＯ2等の酸化膜である。尚、絶縁膜７１は、図１８を用いて説明した製造工程において、犠牲部材７０上に形成された絶縁体が平坦化されたものであっても良い。
【０２１１】
導電体３１は、例えばリンがドープされたポリシリコンであり、導電体３０Ａと同様の材料が使用される。この導電体３１が、選択ゲート線ＳＧＳとして機能する。
【０２１２】
置換部材７３は、例えば窒化シリコンＳｉＮ等の窒化膜である。置換部材７３が形成される層数は、例えば底部ピラーＢＰが通過するワード線ＷＬの本数に対応している。例えば、複数の置換部材７３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７に対応している。
【０２１３】
次に、複数のメモリホールＭＨと、複数のリプレースホールＲＨとが形成される。
【０２１４】
具体的には、例えば、図２０に示すように、まず複数のメモリホールＭＨと複数のリプレースホールＲＨとを形成する領域が開口したマスクが、フォトリソグラフィ等によって絶縁膜７４上に形成される。
【０２１５】
メモリホールＭＨ及びリプレースホールＲＨが形成される領域は、それぞれ図８を用いて説明したメモリピラーＭＰ及びリプレースピラーＲＰが形成される領域に対応している。ＸＹ平面視において、メモリピラーＭＰ及びリプレースピラーＲＨのそれぞれが形成される領域は、スリットＳＬＥが設けられている領域に対して重ならないことが好ましい。
【０２１６】
そして、図２１に示すように、図２０を用いて説明したマスクが使用されたエッチングにより、複数のメモリホールＭＨと複数のリプレースホールＲＨとのそれぞれは、例えば絶縁膜７４の上面から導電体３０Ａが設けられた層まで到達するように形成される。メモリホールＭＨ及びリプレースホールＲＨのそれぞれの底部は、導電体３０Ａの内部まで入り込んでいても良い。
【０２１７】
本工程では、例えばＲＩＥ（Reactive ion etching）等の異方性エッチングが使用される。本工程におけるエッチングでは、導電体３１がエッチングストッパとして使用されても良い。
【０２１８】
この場合、メモリホールＭＨ及びリプレースホールＲＨは、まず導電体３１の選択比が低い条件のエッチングによって、導電体３１に到達するように形成される。そして、メモリホールＭＨ及びリプレースホールＲＨは、導電体３１を加工可能な条件のエッチングによって導電体３１を貫通し、それぞれの底部が導電体３０Ａに到達する。
【０２１９】
このように、導電体３１がエッチングストッパとして使用されると、メモリホールＭＨ及びリプレースホールＲＨのそれぞれの下端の位置が揃えられる。その結果、メモリホールＭＨ及びリプレースホールＲＨのそれぞれが導電体３０Ａに深く入り込むことが抑制される。
【０２２０】
次に、図２２に示すように、複数のメモリホールＭＨと複数のリプレースホールＲＨとのそれぞれの内部に、底部ピラーＢＰが形成される。
【０２２１】
具体的には、例えば、積層膜４２（ブロック絶縁膜４６、絶縁膜４５、及びトンネル絶縁膜４４）、半導体４１、及びコア部材４０が、この順番で、絶縁膜７４の上面と、複数のメモリホールＭＨの内壁と、複数のリプレースホールＲＨの内壁とのそれぞれに形成される。
【０２２２】
そして、絶縁膜７４の上面よりも上層に形成された積層膜４２、半導体４１、及びコア部材４０が除去され、複数のメモリホールＭＨの上部と、複数のリプレースホールＲＨの上部とのそれぞれに設けられたコア部材４０が除去される。このメモリホールＭＨ及びリプレースホールＲＨのそれぞれの上部は、最上層に設けられた置換部材７３の上面よりも上層に含まれている。
【０２２３】
それから、メモリホールＭＨ及びリプレースホールＲＨのそれぞれの内部でコア部材４０が除去された領域に、導電体４３が形成される。
【０２２４】
このように、本工程では、メモリホールＭＨの内部だけでは無く、リプレースホールＲＨの内部にも底部ピラーＢＰと同様の構造が形成される。
【０２２５】
次に、図２３に示すように、絶縁膜７４の上面とメモリホールＭＨ及びリプレースホールＲＨ内にそれぞれ形成された底部ピラーＢＰの上面とのそれぞれに、保護膜３５が形成される。保護膜３５上に、犠牲部材７５（例えばアモルファスシリコン）が形成される。
【０２２６】
次に、リプレースホールＲＨ内に形成された底部ピラーＢＰの構造が除去される。
【０２２７】
具体的には、例えば、図２４に示すように、まずフォトリソグラフィ等によって、複数のリプレースホールＲＨのそれぞれに重なるように開口したマスクが、犠牲部材７５上に形成される。
【０２２８】
そして、このマスクが使用されたエッチングにより、複数のホールＨＬが、犠牲部材７５の上面から犠牲部材７５の下面まで達するように形成される。これにより、リプレースホールＲＨ内に形成された下部ピラーＢＰの上面が露出する。
【０２２９】
それから、図２５に示すように、リプレースホールＲＨの内部に形成されたコア部材４０、半導体４１及び導電体４３、並びに積層膜４２のそれぞれが、複数のホールＨＬのそれぞれを介したウェットエッチングによって除去される。
【０２３０】
次に、図２６に示すように、リプレースホールＲＨの内部で露出した導電体３０Ａ及び３１のそれぞれの部分に、それぞれ絶縁膜６２及び６１が形成される。
【０２３１】
具体的には、リプレースホールＲＨを介して、導電体３０Ａ及び３１のそれぞれが選択的に酸化される。例えば、リンがドープされたポリシリコンが選択的に酸化されることによって、導電体３０Ａ及び３１のそれぞれが酸化する。
【０２３２】
そして、リプレースホールＲＨ内において、導電体３０Ａの露出部分に絶縁膜６２が形成され、導電体３１の露出部分に絶縁膜６１が形成される。
【０２３３】
次に、図２７に示すように、犠牲部材７０と、犠牲部材７０が形成された層の積層膜４２とのそれぞれが除去される。
【０２３４】
具体的には、リプレースホールＲＨを介したウェットエッチングによって、犠牲部材７０が除去され、底部ピラーＢＰの側面が一部で露出する。本工程におけるウェットエッチングでは、積層膜４２もエッチング可能な条件が使用される。
【０２３５】
このため、リプレースホールＲＨと犠牲部材７０が除去された領域とを介して、底部ピラーＢＰの側面もエッチングされる（図２７、“ＳＥ”）。より具体的には、犠牲部材７０が形成されていた層において、底部ピラーＢＰの積層膜４２が除去され、底部ピラーＢＰの半導体４１が露出する。
【０２３６】
次に、図２８に示すように、導電体３０Ｂが形成される。
【０２３７】
具体的には、例えば、ＣＶＤ（Chemical vapor deposition）によって、導電体３０Ａとして設けられたポリシリコンが選択的に成長させられる。
【０２３８】
これにより、犠牲部材７０が形成されていた空間と、底部ピラーＢＰの積層膜４２が除去された空間とのそれぞれに、導電体３０Ｂが形成される。尚、本工程において、導電体３０ＢがリプレースホールＲＨの内部に入り込んでいても良い。
【０２３９】
次に、図２９に示すように、複数の置換部材７３がそれぞれ導電体３２に置換される。
【０２４０】
具体的には、まずリプレースホールＲＨを介したウェットエッチングによって、複数の置換部材７３が除去される。
【０２４１】
そして、複数の置換部材７３のそれぞれが除去された空間にそれぞれ導電体３２が形成され、リプレースホールＲＨの側壁に形成された導電体３２が例えばウェットエッチングによって除去される。これにより、形成された導電体３２が分離され、分離された導電体３２のそれぞれがワード線ＷＬとして機能する。
【０２４２】
次に、図３０に示すように、リプレースホールＲＨの内部に絶縁体６０が形成される。
【０２４３】
具体的には、例えば、ＣＶＤによってリプレースホールＲＨ内が絶縁体６０により埋め込まれ、保護膜３５上に形成された絶縁体６０は、エッチバックによって除去される。本工程によって、図１０を用いて説明したリプレースピラーＲＰの構造が完成する。
【０２４４】
以上で説明した製造工程によって、複数のソース線ＳＬと、選択ゲート線ＳＧＳと、複数のワード線ＷＬと、複数のメモリピラーＭＰと、複数のリプレースピラーＲＰとのそれぞれが形成される。
【０２４５】
以上で説明した製造工程の後に、導電体３３は、例えばスパッタリングによって形成される。これに限定されず、導電体３３を形成する方法としては、その他の方法が適用されても良い。
【０２４６】
例えば、メモリセルアレイ１０が、リプレースピラーＲＰが導電体３３を通過（貫通）する構造を有する場合、導電体３３は、導電体３２と同様に置換されることによって形成されても良い。
【０２４７】
具体的には、例えば導電体３１上に絶縁膜７２と置換部材７３とが交互に積層される工程において、導電体３３に対応する置換部材７３が形成される。これに限定されず、導電体３３に対応する置換部材７３が形成される工程は、置換部材７３を導電体に置換する工程よりも前であれば良い。
【０２４８】
その後、例えば導電体３３に対応する置換部材７３が、導電体３２に対応する置換部材７３を除去する工程と同じ工程で除去され、当該置換部材７３が除去された空間に導電体３３が形成される。
【０２４９】
尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。
【０２５０】
［１−３］半導体メモリ１の動作
以下に、第１実施形態に係る半導体メモリ１の読み出し動作、書き込み動作、及び消去動作のそれぞれの詳細な動作について順に説明する。
【０２５１】
尚、以下の説明では、選択及び非選択のソース線ＳＬのことを、それぞれソース線ＳＬsel及びＳＬuselと称する。選択及び非選択の選択ゲート線ＳＧＤのことを、それぞれ選択ゲート線ＳＧＤsel及びＳＧＤuselと称する。選択及び非選択のワード線ＷＬのことを、それぞれワード線ＷＬsel及びＷＬuselと称する。
【０２５２】
また、以下の説明では、各種動作が実行される前の状態における各種配線の電圧は、接地電圧ＶＳＳであると仮定する。ソース線ＳＬ及び選択ゲート線ＳＧＤのそれぞれには、電圧生成回路ＶＧ及びロウデコーダモジュール１５によって電圧が印加されるものとする。選択ゲート線ＳＧＳ及びワード線ＷＬのそれぞれには、電圧生成回路ＶＧによって電圧が印加されるものとする。ビット線ＢＬには、センスアンプユニットＳＡＵによって電圧が印加されるものとする。
【０２５３】
［１−３−１］読み出し動作
図３１は、半導体メモリ１の読み出し動作の一例を示すタイミングチャートであり、半導体メモリ１があるセルユニットＣＵに記憶された下位ページデータを読み出す場合の動作を例示している。
【０２５４】
図３１に示すように、読み出し動作において、ビット線ＢＬに、電圧ＶＢＬが印加される。電圧ＶＢＬの値は、接地電圧ＶＳＳよりも高い。
【０２５５】
そして、選択されたブロックＢＬＫ内の選択ゲート線ＳＧＤselには、電圧ＶＳＧＤが印加される。電圧ＶＳＧＤの値は、接地電圧ＶＳＳよりも高い。ゲートに電圧ＶＳＧＤが印加された選択トランジスタＳＴ１は、オン状態になる。
【０２５６】
選択されたブロックＢＬＫ内の選択ゲート線ＳＧＤuselには、例えば接地電圧ＶＳＳが印加される。ゲートに接地電圧ＶＳＳが印加された選択トランジスタＳＴ１は、オフ状態になる。尚、非選択のブロックＢＬＫ内の選択ゲート線ＳＧＤ１及びＳＧＤ２のそれぞれには、例えば選択ゲート線ＳＧＤuselと同様の電圧が印加される（図示せず）。
【０２５７】
選択ゲート線ＳＧＳには、電圧ＶＳＧＳが印加される。電圧ＶＳＧＳの値は、接地電圧ＶＳＳよりも高い。選択されたブロックＢＬＫ内で、ゲートに電圧ＶＳＧＳが印加された選択トランジスタＳＴ２は、オン状態になる。
【０２５８】
ソース線ＳＬには、選択されたブロックＢＬＫであるか非選択のブロックＢＬＫであるかに依らず、例えば接地電圧ＶＳＳが印加される。これに限定されず、読み出し動作において各ソース線ＳＬは、接地されても良い。
【０２５９】
ワード線ＷＬselには、例えば読み出し電圧ＢＲが印加される。選択されたブロックＢＬＫ内で、ワード線ＷＬselに接続されたメモリセルトランジスタＭＴは、保持するデータに基づいてオン状態又はオフ状態になる。
【０２６０】
ワード線ＷＬuselには、読み出しパス電圧ＶＲＥＡＤが印加される。選択されたブロックＢＬＫ内で、ワード線ＷＬuselに接続されたメモリセルトランジスタＭＴは、保持するデータに依らずにオン状態になる。
【０２６１】
以上のように、選択ゲート線ＳＧＤsel、ＳＧＤusel、及びＳＧＳと、ワード線ＷＬsel及びＷＬuselと、ソース線ＳＬとのそれぞれに電圧が印加される。すると、ビット線ＢＬの電圧は、例えば選択されたブロックＢＬＫ内で選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴの状態に基づいて変化する。
【０２６２】
具体的には、選択されたブロックＢＬＫ内で、選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴがオン状態である場合、対応するビット線ＢＬの電圧が下降する（ＭＴｏｎ）。一方で、選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴがオフ状態である場合、対応するビット線ＢＬの電圧はＶＢＬを維持する（ＭＴｏｆｆ）。
【０２６３】
ビット線ＢＬの電圧が十分に変化した後に、シーケンサ１３は、制御信号ＳＴＢをアサートする。すると、各センスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて、メモリセルトランジスタＭＴに保持されたデータを判定する。
【０２６４】
この判定結果は、センスアンプユニットＳＡＵ内部のいずれかのラッチ回路に保持される。そして、シーケンサ１３は、各センスアンプユニットＳＡＵを制御して、ラッチ回路に保持された判定結果を下位ページの読み出しデータとして、メモリコントローラ２に出力する。
【０２６５】
以上のように半導体メモリ１は、下位ページデータを読み出すことが出来る。上位ページデータの読み出し動作は、使用する読み出し電圧が変更されることと、複数の読み出し電圧によるそれぞれの判定結果の演算処理とが追加されることを除いて、下位ページデータの読み出し動作と同様のため、説明を省略する。
【０２６６】
尚、以上の説明では、半導体メモリ１の読み出し動作について、各セルユニットＣＵが２ページデータを記憶する場合について例示したが、これに限定されない。例えば、各セルユニットＣＵが１ページデータ又は３ページ以上のデータを記憶する場合においても、半導体メモリ１は、適宜読み出し電圧や演算処理等を変更することにより、同様の読み出し動作を実行することが出来る。
【０２６７】
また、図３１を用いて説明した読み出し動作では、ワード線ＷＬselに読み出し電圧が印加された後に、ビット線ＢＬの電圧が変化する場合を例に説明したが、これに限定されない。例えば、センスアンプユニットＳＡＵの回路構成に依っては、ワード線ＷＬselに読み出し電圧が印加された後に、ビット線ＢＬの電圧が変動しないこともある。
【０２６８】
［１−３−２］書き込み動作
図３２は、半導体メモリ１の書き込み動作の一例を示すタイミングチャートであり、半導体メモリ１があるセルユニットＣＵに２ページデータを書き込む場合の動作を例示している。
【０２６９】
図３２に示すように、書き込み動作において、半導体メモリ１のシーケンサ１３は、プログラムループを繰り返し実行する。各プログラムループは、プログラム動作及びベリファイ動作を含んでいる。
【０２７０】
以下では、まず図３２に示された初回のプログラムループを参照して、プログラム動作及びベリファイ動作の詳細について順に説明する。
【０２７１】
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。
【０２７２】
具体的には、プログラム動作において、書き込み対象のビット線ＢＬ、すなわちプログラム動作によって閾値電圧が上昇させられるメモリセルトランジスタＭＴに接続されたビットＢＬには、接地電圧ＶＳＳが印加される（図３２、“書き込み”）。
【０２７３】
書き込み禁止のビット線ＢＬ、すなわちプログラム動作による閾値電圧の上昇が抑制されるメモリセルトランジスタＭＴに接続されたビットＢＬには、電圧ＶＩＮＨが印加される（図３２、“書き込み禁止”）。
【０２７４】
選択されたブロックＢＬＫ内の選択ゲート線ＳＧＤselには、電圧ＶＳＧＤが印加される。ゲートに電圧ＶＳＧＤが印加された選択トランジスタＳＴ１のうち、書き込み対象のビット線ＢＬに接続された選択トランジスタＳＴ１はオン状態になり、書き込み禁止のビット線ＢＬに接続された選択トランジスタＳＴ１はオフ状態になる。
【０２７５】
選択されたブロックＢＬＫ内の選択ゲート線ＳＧＤuselには、例えば接地電圧ＶＳＳが印加される。ゲートに接地電圧ＶＳＳが印加された選択トランジスタＳＴ１は、オフ状態になる。尚、非選択のブロックＢＬＫ内の選択ゲート線ＳＧＤ１及びＳＧＤ２のそれぞれには、例えば選択ゲート線ＳＧＤuselと同様の電圧が印加される（図示せず）。
【０２７６】
選択ゲート線ＳＧＳには、電圧ＶＳＳが印加される。選択されたブロックＢＬＫと、非選択のブロックＢＬＫとのそれぞれにおいて、ゲートに電圧ＶＳＳが印加された選択トランジスタＳＴ２は、オフ状態になる。
【０２７７】
ソース線ＳＬには、選択されたブロックＢＬＫであるか非選択のブロックＢＬＫであるかに依らず、例えば電圧ＶＣＣが印加される。電圧ＶＣＣの値は、接地電圧ＶＳＳよりも高い。ソース線ＳＬに電圧ＶＣＣが印加されることにより、選択トランジスタＳＴ２のソース電圧がゲート電圧よりも高くなるため、選択トランジスタＳＴ２がオン状態になることがさらに抑制される。
【０２７８】
以上のように、選択ゲート線ＳＧＤsel、ＳＧＤusel、及びＳＧＳと、ソース線ＳＬとのそれぞれに電圧が印加される。
【０２７９】
すると、選択されたブロックＢＬＫで書き込み禁止のビット線ＢＬに接続されたＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１及びＳＴ２のそれぞれがオフ状態になっていることから、チャネルがフローティング状態になる。同様に、非選択のブロックＢＬＫ内のＮＡＮＤストリングＮＳにおいて、チャネルがフローティング状態になる。
【０２８０】
そして、ワード線ＷＬuselには、書き込みパス電圧ＶＰＡＳＳが印加される。選択されたブロックＢＬＫ内で、ワード線ＷＬuselと書き込み対象のビット線ＢＬとのそれぞれに接続されたメモリセルトランジスタＭＴは、オン状態になる。これにより、選択されたブロックＢＬＫで、書き込み対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネル電圧が、例えば接地電圧ＶＳＳに固定される。
【０２８１】
一方で、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電圧は、ワード線ＷＬuselに書き込みパス電圧ＶＰＡＳＳが印加されることに伴って上昇する。このようにＮＡＮＤストリングＮＳのチャネル電圧を上昇させる動作は、例えばセルフブースト技術と称される。
【０２８２】
それから、ワード線ＷＬselには、プログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭの値は、書き込みパス電圧ＶＰＡＳＳよりも高い。ワード線ＷＬselにプログラム電圧ＶＰＧＭが印加されると、ワード線ＷＬselと書き込み対象のビット線ＢＬとのそれぞれに接続されたメモリセルトランジスタＭＴでは、チャネル及び制御ゲート間の電圧差によって電荷蓄積層（例えば、絶縁膜４５）に電子が注入され、閾値電圧が上昇する。
【０２８３】
一方で、ワード線ＷＬselと書き込み禁止のビット線ＢＬとのそれぞれに接続されたメモリセルトランジスタＭＴと、非選択のブロックＢＬＫ内でワード線ＷＬselに接続されたメモリセルトランジスタＭＴとのそれぞれは、フローティング状態のチャネル電圧と制御ゲート間の電位差が小さいことから、閾値電圧の上昇が抑制される。
【０２８４】
以上で説明した一連の動作がプログラム動作に対応している。シーケンサ１３は、プログラム動作が終了すると、続けてベリファイ動作に移行する。
【０２８５】
ベリファイ動作は、メモリセルトランジスタＭＴが所望の閾値電圧に達したかどうかを判定する読み出し動作である。
【０２８６】
ベリファイ動作では、書き込みデータに基づいて、センスアンプユニットＳＡＵ毎にベリファイされる書き込みレベルが決定される。そして、ベリファイ動作では、所望の閾値電圧に達したことが確認されたメモリセルトランジスタＭＴは、当該レベルのベリファイにパスしたと判定される。
【０２８７】
具体的には、ベリファイ動作において、ワード線ＷＬselには、例えばベリファイ電圧ＡＶが印加される。
【０２８８】
ベリファイにパスしていないメモリセルトランジスタＭＴに接続されたビット線ＢＬには、電圧ＶＢＬが印加される（図３２、“ベリファイ対象”）。
【０２８９】
ベリファイにパスしたメモリセルトランジスタＭＴに接続されたビット線ＢＬと、書き込み禁止のメモリセルトランジスタＭＴに接続されたビット線ＢＬとのそれぞれには、例えば電圧ＶＳＳが印加される（図３２、“書き込み終了”）。
【０２９０】
選択ゲート線ＳＧＤ及びＳＧＳと、ワード線ＷＬuselと、ソース線ＳＬとのそれぞれに印加される電圧は、図３１を用いて説明した読み出し動作と同様のため、説明を省略する。
【０２９１】
そして、各センスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて、ワード線ＷＬselに接続されたメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＡＶを超えているかどうか判定する。
【０２９２】
“Ａ”レベルのデータが書き込まれるメモリセルトランジスタＭＴは、閾値電圧がベリファイ電圧ＡＶを超えていた場合にベリファイパスと判定され、対応するセンスアンプユニットＳＡＵが以降のプログラムループで書き込み禁止に設定される。
【０２９３】
以上で説明した一連の動作がベリファイ動作に対応している。
【０２９４】
シーケンサ１３は、プログラム動作及びベリファイ動作の組（プログラムループ）が終了すると、プログラム電圧ＶＰＧＭをステップアップして、同様のプログラムループを繰り返し実行する。プログラム電圧ＶＰＧＭのステップアップ幅ＤＶＰＧＭは、任意の値に設定され得る。
【０２９５】
ベリファイ動作において実行されるベリファイのレベルは、適宜変更され得る。例えば、シーケンサ１３は、プログラムループを繰り返すことに伴い、使用するベリファイ電圧の種類及び数を変更する。
【０２９６】
図３２に示された一例では、シーケンサ１３が、１回目及び２回目のプログラムループにおけるベリファイ動作で、“Ａ”レベルのベリファイを実行し、３回目のプログラムループにおけるベリファイ動作で、“Ａ”レベル及び“Ｂ”レベルのそれぞれベリファイを続けて実行している。
【０２９７】
シーケンサ１３は、プログラムループにおいて、あるレベルのベリファイをパスしたメモリセルトランジスタＭＴの数が所定の数を超えたことを検知すると、当該レベルに対応するデータの書き込みが完了したものとみなす。そして、シーケンサ１３は、例えば全てのレベルの書き込みが完了したことを検知すると、書き込み動作を終了する。
【０２９８】
［１−３−３］消去動作
図３３は、半導体メモリ１の消去動作の一例を示すタイミングチャートであり、半導体メモリ１があるブロックＢＬＫに記憶されたデータを消去する場合の動作を例示している。
【０２９９】
尚、消去動作中にシーケンサ１３は、制御信号ＢＬＳの電圧を“Ｌ”レベルにしているものと仮定する。ゲートに“Ｌ”レベルの信号が入力されたトランジスタＴ１３は、オフ状態になっている。つまり、以下で説明する消去動作中に、各センスアンプユニットＳＡＵと対応するビット線ＢＬとの間は、電気的に切断されている。
【０３００】
図３３に示すように、消去動作において、非選択のブロックＢＬＫの選択ゲート線ＳＧＤは、フローティング状態にされる。
【０３０１】
具体的には、例えば、シーケンサ１３が、制御信号Ｓ２の電圧を“Ｌ”レベルにして、トランジスタＴ２をオフ状態にする。すると、信号線ＳＧＤＤuselがフローティング状態になり、非選択のブロックＢＬＫにおいて信号線ＳＧＤＤuselと電気的に接続される選択ゲート線ＳＧＤも同様に、フローティング状態になる。これに限定されず、非選択のブロックＢＬＫの選択ゲート線ＳＧＤは、ロウデコーダＲＤの制御によってフローティング状態にされても良い。
【０３０２】
そして、選択されたブロックＢＬＫの各選択ゲート線ＳＧＤに、電圧ＶＳＧeraが印加される。電圧ＶＳＧeraの値は、接地電圧ＶＳＳよりも高い。選択されたブロックＢＬＫ内で、ゲートに電圧ＶＳＧeraが印加された選択トランジスタＳＴ１は、オン状態になる。
【０３０３】
非選択のブロックＢＬＫの各選択ゲート線ＳＧＤは、例えば接地電圧ＶＳＳが印加された後フローティング状態になっている。このため、非選択のブロックＢＬＫの各選択トランジスタＳＴ１は、オフ状態になっている。
【０３０４】
選択ゲート線ＳＧＳには、電圧ＶＳＧeraが印加される。選択されたブロックＢＬＫ内で、ゲートに電圧ＶＳＧＳが印加された選択トランジスタＳＴ２は、オン状態になる。
【０３０５】
各ワード線ＷＬには、例えば接地電圧ＶＳＳが印加される。
【０３０６】
ソース線ＳＬuselには、電圧ＶＳＧeraが印加される。これにより、非選択のブロックＢＬＫでは、選択トランジスタＳＴ２のソース電圧とゲート電圧とが略同じになり、当該選択トランジスタＳＴ２がオフ状態になる。
【０３０７】
以上のように、選択ブロックＢＬＫの選択ゲート線ＳＧＤと、選択ゲート線ＳＧＳと、各ワード線ＷＬと、非選択のソース線ＳＬuselとのそれぞれに電圧が印加される。
【０３０８】
すると、非選択のブロックＢＬＫ内のＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１及びＳＴ２のそれぞれがオフ状態になっていることから、チャネルがフローティング状態になる。
【０３０９】
それから、ソース線ＳＬselに、電圧ＶＥＲＡが印加される。電圧ＶＥＲＡの値は、電圧ＶＳＧeraよりも高い。
【０３１０】
すると、選択されたブロックＢＬＫ内のＮＡＮＤストリングＮＳのチャネル電圧が、ソース線ＳＬselに電圧ＶＥＲＡが印加されることに伴って、電圧ＶＥＲＡまで上昇する（図示せず）。
【０３１１】
このとき、各ビット線ＢＬの電圧は、選択されたブロックＢＬＫ内のＮＡＮＤストリングＮＳのチャネル電圧が上昇することに伴って、電圧ＶＥＲＡまで上昇する。非選択のブロックＢＬＫ内の選択ゲート線ＳＧＤはフローティング状態になっているため、当該選択ゲート線ＳＧＤの電圧は、各ビット線ＢＬの電圧が上昇することに伴って上昇する。
【０３１２】
選択されたブロックＢＬＫ内のＮＡＮＤストリングＮＳのチャネル電圧がＶＥＲＡまで上昇すると、当該ブロックＢＬＫに含まれたメモリセルトランジスタＭＴでは、制御ゲートの電圧よりもチャネル電圧の方が高い状態になる。
【０３１３】
その結果、選択されたブロックＢＬＫ内のメモリセルトランジスタＭＴでは、チャネル及び制御ゲート間の電位差によって電荷蓄積層（例えば、絶縁膜４５）から電子が引き抜かれて、閾値電圧が“ＥＲ”レベルまで下降する。
【０３１４】
以上のように半導体メモリ１は、ブロックＢＬＫ内のメモリセルトランジスタＭＴに記憶されたデータを消去することが出来る。
【０３１５】
尚、以上で説明した消去動作において、選択ゲート線ＳＧＤ及びＳＧＳ並びにソース線ＳＬuselのそれぞれに印加される電圧ＶＳＧeraは、異なっていても良い。選択ゲート線ＳＧＤ及びＳＧＳ並びにソース線ＳＬuselのそれぞれに印加される電圧は、少なくとも以上の動作が実現出来るように設定されていれば良い。
【０３１６】
［１−４］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、チップ面積を縮小することが出来る。以下に、本効果の詳細について説明する。
【０３１７】
メモリセルが三次元に積層された半導体記憶装置の製造工程では、例えば置換部材と絶縁膜とが交互に積層された積層体が形成された後に、置換部材が導電体に置換されることによって、ＮＡＮＤストリングＮＳの各ゲートに接続される積層配線が形成される。そして、置換部材を導電体に置換する方法としては、例えばブロックＢＬＫ間を区切るスリットを形成し、スリットを介して置換部材の除去及び導電体の形成とを実行する製造方法が知られている。
【０３１８】
これに対して、第１実施形態に係る半導体メモリ１では、置換部材の除去及び導電体の形成とに利用されるスリットが形成されない。その替わりに、第１実施形態に係る半導体メモリ１では、メモリセルアレイ１０のメモリ領域ＭＲにおいて、複数のリプレースホールＲＨが形成される。
【０３１９】
複数のリプレースホールＲＨは、上述した置換部材の除去及び導電体の形成とに利用されるスリットと同様に使用される。具体的には、第１実施形態に係る半導体メモリ１は、図１７〜図３０を用いて説明したように、リプレースホールＲＨを介して置換部材７３を除去し、置換部材７３を除去した領域に導電体３２を形成する。
【０３２０】
このように、第１実施形態に係る半導体メモリ１では、複数のリプレースホールＲＨを用いることによって置換部材７３を導電体３２に置換することが出来、ＮＡＮＤストリングＮＳの各ゲートに接続される積層配線を形成することが出来る。
【０３２１】
以上のように形成された導電体３２（ワード線）は、対応する配線層においてブロックＢＬＫ間で連続した形状となる。つまり、Ｘ方向に延伸したスリットが形成される場合には、当該スリットがワード線をＹ方向に分断してワード線が分割されるのに対して、第１実施形態に係る半導体メモリ１では、ワード線ＷＬがＹ方向に分断されない構造となる。
【０３２２】
この場合、ワード線ＷＬによるブロックＢＬＫ単位の制御が出来なくなるが、第１実施形態に係る半導体メモリ１では、ワード線ＷＬが分断される替わりに導電体３０（ソース線ＳＬ）が分断されている。第１実施形態に係る半導体メモリ１において、分断されたソース線ＳＬのそれぞれは、独立に制御することが可能なように構成され、分断されたソース線ＳＬに対応する構成がそれぞれブロックＢＬＫとして使用される。
【０３２３】
これにより、第１実施形態に係る半導体メモリ１は、ワード線が分割された半導体記憶装置と同様に、ブロックＢＬＫ単位の読み出し動作、書き込み動作、及び消去動作を実行することが出来る。
【０３２４】
その結果、第１実施形態に係る半導体メモリ１では、スリットが省略された分だけ、メモリセルアレイ１０の面積を小さくすることが出来る。従って、第１実施形態に係る半導体メモリ１は、メモリセルアレイ１０の面積が小さく設計されることに伴い、チップ面積を縮小することが出来る。
【０３２５】
［１−５］第１実施形態の変形例
第１実施形態において、メモリセルアレイ１０のメモリ領域ＭＲにおけるリプレースピラーＲＰの配置は、その他の配置であっても良い。
【０３２６】
図３４〜図３８は、それぞれ第１実施形態の第１〜第５変形例におけるメモリセルアレイ１０の平面レイアウトの一例を示し、メモリセルアレイ１０内でＹ方向に沿って配列する９つのストリングユニットＳＵ（１）〜（９）を抽出して示している。
【０３２７】
尚、以下の説明で参照されるメモリ領域ＭＲにおけるメモリセルアレイ１０の平面レイアウトでは、ブロックＢＬＫの境界であるスリットＳＬＥが省略されている。また、スリットＳＬＥの配置は、１つのブロックＢＬＫが含むストリングユニットＳＵの個数に基づいて適宜変更され得る。
【０３２８】
図３４に示された第１実施形態の第１変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“６×ｉ＋３”（ｉは０以上の整数）であり且つＹ座標が“１２×ｊ＋４”（ｊは０以上の整数）である位置と、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“１２×ｊ＋１０”である位置とのそれぞれに配置されても良い。
【０３２９】
この場合、Ｘ方向に隣り合うリプレースピラーＲＰのＸ座標間（例えば、Ｘ座標“４”〜“８”）における、Ｙ座標が偶数（例えば、Ｙ座標“２”）であり且つＸ方向に沿って配列するメモリピラーＭＰの個数は３個になる（図３４、Ｘ：３）。
【０３３０】
また、Ｘ方向及びＹ方向のそれぞれに交差する方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“９”）における、Ｘ座標が奇数（例えば、Ｘ座標“３”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は３個になる（図３４、Ｙ：３）。
【０３３１】
言い換えると、Ｙ方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“１５”）における、Ｘ座標が奇数（例えば、Ｘ座標“５”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は６個になる。
【０３３２】
図３５に示された第１実施形態の第２変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“８×ｉ＋３”であり且つＹ座標が“１６×ｊ＋４”である位置と、Ｘ座標が“８×ｉ＋７”であり且つＹ座標が“１６×ｊ＋１２”である位置とのそれぞれに配置されても良い。
【０３３３】
この場合、Ｘ方向に隣り合うリプレースピラーＲＰのＸ座標間（例えば、Ｘ座標“４”〜“１０”）における、Ｙ座標が偶数（例えば、Ｙ座標“２”）であり且つＸ方向に沿って配列するメモリピラーＭＰの個数は４個になる（図３５、Ｘ：４）。
【０３３４】
また、Ｘ方向及びＹ方向のそれぞれに交差する方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“１１”）における、Ｘ座標が奇数（例えば、Ｘ座標“３”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は４個になる（図３５、Ｙ：４）。
【０３３５】
言い換えると、Ｙ方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“１９”）における、Ｘ座標が奇数（例えば、Ｘ座標“５”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は８個になる。
【０３３６】
図３６に示された第１実施形態の第３変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“１０×ｉ＋３”であり且つＹ座標が“２０×ｊ＋４”である位置と、Ｘ座標が“１０×ｉ＋８”であり且つＹ座標が“２０×ｊ＋１４”である位置とのそれぞれに配置されても良い。
【０３３７】
この場合、Ｘ方向に隣り合うリプレースピラーＲＰのＸ座標間（例えば、Ｘ座標“４”〜“１２”）における、Ｙ座標が偶数（例えば、Ｙ座標“２”）であり且つＸ方向に沿って配列するメモリピラーＭＰの個数は５個になる（図３６、Ｘ：５）。
【０３３８】
また、Ｘ方向及びＹ方向のそれぞれに交差する方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“１３”）における、Ｘ座標が奇数（例えば、Ｘ座標“３”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は５個になる（図３６、Ｙ：５）。
【０３３９】
言い換えると、Ｙ方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“２３”）における、Ｘ座標が奇数（例えば、Ｘ座標“５”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は１０個になる。
【０３４０】
図３７に示された第１実施形態の第４変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“１２×ｉ＋３”であり且つＹ座標が“２４×ｊ＋４”である位置と、Ｘ座標が“１２×ｉ＋９”であり且つＹ座標が“２４×ｊ＋１６”である位置とのそれぞれに配置されても良い。
【０３４１】
この場合、Ｘ方向に隣り合うリプレースピラーＲＰのＸ座標間（例えば、Ｘ座標“４”〜“１４”）における、Ｙ座標が偶数（例えば、Ｙ座標“２”）であり且つＸ方向に沿って配列するメモリピラーＭＰの個数は６個になる（図３７、Ｘ：６）。
【０３４２】
また、Ｘ方向及びＹ方向のそれぞれに交差する方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“１５”）における、Ｘ座標が奇数（例えば、Ｘ座標“３”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は６個になる（図３７、Ｙ：６）。
【０３４３】
言い換えると、Ｙ方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“２７”）における、Ｘ座標が奇数（例えば、Ｘ座標“５”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は１２個になる。
【０３４４】
図３８に示された第１実施形態の第５変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“１４×ｉ＋３”であり且つＹ座標が“２８×ｊ＋４”である位置と、Ｘ座標が“１４×ｉ＋１０”であり且つＹ座標が“２８×ｊ＋１８”である位置とのそれぞれに配置されても良い。
【０３４５】
この場合、Ｘ方向に隣り合うリプレースピラーＲＰのＸ座標間（例えば、Ｘ座標“４”〜“１６”）における、Ｙ座標が偶数（例えば、Ｙ座標“２”）であり且つＸ方向に沿って配列するメモリピラーＭＰの個数は７個になる（図３８、Ｘ：７）。
【０３４６】
また、Ｘ方向及びＹ方向のそれぞれに交差する方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“１７”）における、Ｘ座標が奇数（例えば、Ｘ座標“３”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は７個になる（図３８、Ｙ：７）。
【０３４７】
言い換えると、Ｙ方向に隣り合うリプレースピラーＲＰのＹ座標間（例えば、Ｙ座標“５”〜“３１”）における、Ｘ座標が奇数（例えば、Ｘ座標“５”）であり且つＹ方向に沿って配列するメモリピラーＭＰの個数は１４個になる。
【０３４８】
半導体メモリ１は、以上で説明した第１実施形態の第１〜第５変形例のいずれかが適用された場合においても、第１実施形態と同様の効果を得ることが出来る。
【０３４９】
［２］第２実施形態
第２実施形態に係る半導体メモリ１は、第１実施形態に対してリプレースピラーＲＰの配置が異なり、ビット線ＢＬに接続されるメモリピラーＭＰの個数が揃えられる。以下に、第２実施形態に係る半導体メモリ１について、第１実施形態と異なる点を説明する。
【０３５０】
［２−１］メモリセルアレイ１０の平面レイアウト
図３９は、第２実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を示し、メモリセルアレイ１０内でＹ方向に沿って配列する９つのストリングユニットＳＵ（１）〜（９）を抽出して示している。
【０３５１】
図３９に示すように、第２実施形態において複数のリプレースピラーＲＰは、Ｘ座標が“６×ｉ＋３”（ｉは０以上の整数）であり且つＹ座標が“８×ｊ＋４”（ｊは０以上の整数）である位置と、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“８×ｊ＋８”である位置とのそれぞれに配置されても良い。
【０３５２】
つまり、第２実施形態において、Ｘ方向に隣り合うリプレースピラーＲＰの間隔は、第１実施形態の第１変形例と同様である（図３９、Ｘ：３）。Ｙ方向に隣り合うリプレースピラーＲＰの間隔は、第１実施形態と同様である（図３９、Ｙ：２）。
【０３５３】
図４０は、メモリ領域ＭＲにおけるメモリセルアレイ１０のより詳細な平面レイアウトの一例を示し、第２実施形態におけるメモリセルアレイ１０に含まれた複数のストリングユニットＳＵのうち４つのストリングユニットＳＵ（１）〜（４）を抽出して示している。
【０３５４】
図４０に示すように、メモリセルアレイ１０には、第１実施形態における図９を用いた説明と同様に、メモリピラーＭＰ及びリプレースピラーＲＰの配置に対応して、複数の導電体３４と、複数のコンタクトＶＣとが設けられる。
【０３５５】
ビット線ＢＬとメモリピラーＭＰとの接続関係は、例えばビット線ＢＬ１６本毎に同様の接続関係が繰り返される。図４０には、この１６本１組のビット線ＢＬに対応する１６つの導電体３４が、それぞれ導電体３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ、３４Ｅ、３４Ｆ、３４Ｇ、３４Ｈ、３４Ｉ、３４Ｊ、３４Ｋ、３４Ｌ、３４Ｍ、３４Ｎ、３４Ｏ、及び３４Ｐとして示されている。
【０３５６】
例えば、ストリングユニットＳＵ（１）及びＳＵ（２）のグループＧＲ０において、導電体３４Ａ、３４Ｃ、３４Ｅ、３４Ｇ、３４Ｉ、３４Ｋ、３４Ｍ、及び３４Ｏのそれぞれは、ストリングユニットＳＵ（１）内の１つのメモリピラーＭＰと、ストリングユニットＳＵ（２）内の１つのメモリピラーＭＰとに接続される。
【０３５７】
導電体３４Ｂ、３４Ｊ、３４Ｌ、及び３４Ｎのそれぞれは、ストリングユニットＳＵ（１）内の１つのメモリピラーＭＰに接続される。導電体３４Ｄ、３４Ｆ、３４Ｈ、及び３４Ｐのそれぞれは、ストリングユニットＳＵ（２）内の１つのメモリピラーＭＰに接続される。
【０３５８】
つまり、グループＧＲ０では、導電体３４Ａ、３４Ｃ、３４Ｅ、３４Ｇ、３４Ｉ、３４Ｋ、３４Ｍ、及び３４Ｏのそれぞれに２つのメモリピラーＭＰが接続され、導電体３４Ｂ、３４Ｄ、３４Ｆ、３４Ｈ、３４Ｊ、３４Ｌ、３４Ｎ、及び３４Ｐのそれぞれに１つのメモリピラーＭＰが接続される。
【０３５９】
一方で、ストリングユニットＳＵ（３）及びＳＵ（４）のグループＧＲ１では、導電体３４Ｂ、３４Ｄ、３４Ｆ、３４Ｈ、３４Ｊ、３４Ｌ、３４Ｎ、及び３４Ｐのそれぞれが、ストリングユニットＳＵ（３）内の１つのメモリピラーＭＰと、ストリングユニットＳＵ（４）内の１つのメモリピラーＭＰとに接続される。
【０３６０】
導電体３４Ａ、３４Ｉ、３４Ｋ、及び３４Ｍのそれぞれが、ストリングユニットＳＵ（３）内の１つのメモリピラーＭＰに接続される。導電体３４Ｃ、３４Ｅ、３４Ｇ、及び３４Ｏのそれぞれが、ストリングユニットＳＵ（４）内の１つのメモリピラーＭＰに接続される。
【０３６１】
つまり、グループＧＲ１では、導電体３４Ａ、３４Ｃ、３４Ｅ、３４Ｇ、３４Ｉ、３４Ｋ、３４Ｍ、及び３４Ｏのそれぞれに１つのメモリピラーＭＰが接続され、導電体３４Ｂ、３４Ｄ、３４Ｆ、３４Ｈ、３４Ｊ、３４Ｌ、３４Ｎ、及び３４Ｐのそれぞれに２つのメモリピラーＭＰが接続される。
【０３６２】
以上のように、グループＧＲ１のストリングユニットＳＵの接続関係は、例えばグループＧＲ０のストリングユニットＳＵの接続関係を反転させたものと同様である。つまり、グループＧＲ０及びＧＲ１の組み合わせでは、導電体３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ、３４Ｅ、３４Ｆ、３４Ｇ、３４Ｈ、３４Ｉ、３４Ｊ、３４Ｋ、３４Ｌ、３４Ｍ、３４Ｎ、３４Ｏ、及び３４Ｐのそれぞれに接続されるメモリピラーＭＰの個数が等しくなる。
【０３６３】
そして、以上で説明したグループＧＲ０及びＧＲ１のような接続関係が、その他のストリングユニットＳＵにも適用される。その結果、第２実施形態に係る半導体メモリ１では、各ビット線ＢＬに接続されるメモリピラーＭＰの個数が等しくなる。
【０３６４】
第２実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１と同様のため、説明を省略する。
【０３６５】
［２−２］第２実施形態の効果
以上のように、第２実施形態に係る半導体メモリ１では、各ビット線ＢＬに接続されるメモリピラーＭＰの個数が揃えられている。
【０３６６】
その結果、第２実施形態に係る半導体メモリ１では、第１実施形態よりもビット線ＢＬ毎の特性ばらつきが抑制される。従って、第２実施形態に係る半導体メモリ１は、各種動作におけるビット線ＢＬの特性ばらつき起因のエラーを抑制することが出来、半導体メモリ１の動作速度の低下を抑制することが出来る。
【０３６７】
尚、第２実施形態に係る半導体メモリ１は、第１実施形態と同様に、読み出し動作、書き込み動作、消去動作のそれぞれを実行することが出来る。また、第２実施形態に係る半導体メモリ１は、第１実施形態と同様の効果を得ることが出来る。
【０３６８】
［２−３］第２実施形態の変形例
第２実施形態において、メモリセルアレイ１０のメモリ領域ＭＲにおけるリプレースピラーＲＰの配置は、その他の配置であっても良い。
【０３６９】
図４１〜図４４は、それぞれ第２実施形態の第１〜第４変形例におけるメモリセルアレイ１０の平面レイアウトの一例を示し、メモリセルアレイ１０内でＹ方向に沿って配列する９つのストリングユニットＳＵ（１）〜（９）を抽出して示している。
【０３７０】
図４１に示された第２実施形態の第１変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“６×ｉ＋３”（ｉは０以上の整数）であり且つＹ座標が“１６×ｊ＋４”（ｊは０以上の整数）である位置と、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“１６×ｊ＋１２”である位置とのそれぞれに配置されても良い。
【０３７１】
つまり、第２実施形態の第１変形例において、Ｘ方向に隣り合うリプレースピラーＲＰの間隔は、第２実施形態と同様である（図４１、Ｘ：３）。Ｙ方向に隣り合うリプレースピラーＲＰの間隔は、第１実施形態の第２変形例と同様である（図４１、Ｙ：４）。
【０３７２】
図４２に示された第２実施形態の第２変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“６×ｉ＋３”であり且つＹ座標が“２０×ｊ＋４”である位置と、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“２０×ｊ＋１４”である位置とのそれぞれに配置されても良い。
【０３７３】
つまり、第２実施形態の第２変形例において、Ｘ方向に隣り合うリプレースピラーＲＰの間隔は、第２実施形態と同様である（図４２、Ｘ：３）。Ｙ方向に隣り合うリプレースピラーＲＰの間隔は、第１実施形態の第３変形例と同様である（図４２、Ｙ：５）。
【０３７４】
図４３に示された第２実施形態の第３変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“６×ｉ＋３”であり且つＹ座標が“２４×ｊ＋４”である位置と、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“２４×ｊ＋１６”である位置とのそれぞれに配置されても良い。
【０３７５】
つまり、第２実施形態の第３変形例において、Ｘ方向に隣り合うリプレースピラーＲＰの間隔は、第２実施形態と同様である（図４３、Ｘ：３）。Ｙ方向に隣り合うリプレースピラーＲＰの間隔は、第１実施形態の第４変形例と同様である（図４３、Ｙ：６）。
【０３７６】
図４４に示された第２実施形態の第４変形例のように、複数のリプレースピラーＲＰは、Ｘ座標が“６×ｉ＋３”であり且つＹ座標が“２８×ｊ＋４”である位置と、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“２８×ｊ＋１８”である位置とのそれぞれに配置されても良い。
【０３７７】
つまり、第２実施形態の第４変形例において、Ｘ方向に隣り合うリプレースピラーＲＰの間隔は、第２実施形態と同様である（図４４、Ｘ：３）。Ｙ方向に隣り合うリプレースピラーＲＰの間隔は、第１実施形態の第５変形例と同様である（図４４、Ｙ：７）。
【０３７８】
半導体メモリ１は、以上で説明した第２実施形態の第１〜第４変形例のいずれかが適用された場合においても、第２実施形態と同様の効果を得ることが出来る。また、半導体メモリ１は、第１実施形態の第１変形例に対して、図４０を用いて説明したようなビット線ＢＬ及びメモリピラーＭＰ間の接続方法を適用した場合にも同様に、第２実施形態と同様の効果を得ることが出来る。
【０３７９】
［３］第３実施形態
第３実施形態に係る半導体メモリ１は、第１及び第２実施形態のそれぞれで説明したメモリセルアレイ１０の平面レイアウトにおいて、リプレースピラーＲＰとスリットＳＨＥとの配置の重なりを許容した構成を有する。以下に、第３実施形態に係る半導体メモリ１について、第１及び第２実施形態と異なる点を説明する。
【０３８０】
［３−１］メモリセルアレイ１０の平面レイアウト
図４５は、第３実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を示し、メモリセルアレイ１０内でＹ方向に沿って配列する９つのストリングユニットＳＵ（１）〜（９）を抽出して示している。
【０３８１】
図４５に示す一例において、複数のリプレースピラーＲＰは、第２実施形態と同様の座標に、Ｘ座標が“６×ｉ＋３”（ｉは０以上の整数）であり且つＹ座標が“８×ｊ＋４”（ｊは０以上の整数）である位置と、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“８×ｊ＋８”である位置とのそれぞれに配置されている。
【０３８２】
その一方で、第３実施形態における複数のリプレースピラーＲＰには、スリットＳＨＥの配置と重なるリプレースピラーＲＰが含まれている。具体的には、Ｘ座標が“６×ｉ＋６”であり且つＹ座標が“８×ｊ＋８”である位置に配置された複数のリプレースピラーＲＰが、スリットＳＨＥと重なるように配置されている。
【０３８３】
そして、第２実施形態に係る半導体メモリ１では省略されていた、Ｘ座標が“６×ｉ＋５”であり且つＹ座標が“８×ｊ＋７”である位置に配置された複数のメモリピラーＭＰと、Ｘ座標が“６×ｉ＋７”であり且つＹ座標が“８×ｊ＋７”である位置に配置された複数のメモリピラーＭＰとのそれぞれが、第３実施形態に係る半導体メモリ１では設けられている。
【０３８４】
第３実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１と同様のため、説明を省略する。
【０３８５】
［３−２］第３実施形態の効果
以上のように、第３実施形態に係る半導体メモリ１では、リプレースピラーＲＰとスリットＳＨＥとの配置の重なりが許容されている。
【０３８６】
その結果、第３実施形態に係る半導体メモリ１では、リプレースピラーＲＰの配置がずれることによって、第１及び第２実施形態では形成することが出来なかったメモリピラーＭＰを形成することが出来る。
【０３８７】
これにより、第３実施形態に係る半導体メモリ１は、リプレースピラーＲＰを同様の座標に配置した場合において、第１及び第２実施形態のそれぞれよりもメモリセルアレイ１０の記憶容量を大きくすることが出来る。
【０３８８】
尚、第３実施形態に係る半導体メモリ１は、第１実施形態と同様に、読み出し動作、書き込み動作、消去動作のそれぞれを実行することが出来る。また、第３実施形態に係る半導体メモリ１は、第１実施形態と同様の効果を得ることが出来る。
【０３８９】
［４］その他の変形例等
実施形態の半導体メモリは、複数の第１導電体と、複数の第１ピラーと、ピラー列と、を含む。複数の第１導電体は、絶縁体を介して積層される。複数の第１ピラーは、それぞれが複数の第１導電体を通過し、複数の第１導電体との交差部分がそれぞれメモリセルとして機能する。ピラー列は、第１方向に並ぶ複数の第２ピラーを含む。複数の第２ピラーは、それぞれが複数の第１導電体を通過する。ピラー列は、第２ピラーの第１列と第２ピラーの第２列とを含む。第２ピラーの第１列と第２ピラーの第２列とは、第１方向と交差する第２方向に並ぶ。第２ピラーの第２方向の両側には、第１ピラーが配置される。第１導電体は、ピラー列に含まれる第２ピラーの第２方向の両側で連続的に設けられ、且つ第２ピラーの第１列と第２ピラーの第２列との間で第２方向に連続的に設けられる。
【０３９０】
これにより、半導体メモリ１のチップ面積を縮小することが出来る。
【０３９１】
以上で説明した実施形態及び変形例において、例えば、リプレースピラーＲＰの配置される間隔は、第１実施形態、第１実施形態の第１〜第５変形例の順に広い。すなわち、メモリ領域ＭＲに設けられる複数のリプレースピラーＲＰの密度は、第１実施形態、第１実施形態の第１〜第５変形例の順に低い。
【０３９２】
このため、メモリ領域ＭＲに設けられるメモリピラーＭＰの個数は、例えば、第１実施形態、第１実施形態の第１〜第５変形例の順に多くなる。つまり、メモリセルアレイ１０の面積が同じであると仮定した場合に、半導体メモリ１の記憶容量は、例えば第１実施形態、第１実施形態の第１〜第５変形例の順に大きくなる。
【０３９３】
以上のように、半導体メモリ１は、リプレースピラーＲＰの個数が少なくなる程、省略されるメモリピラーＭＰの個数が少なくなり、メモリセルアレイ１０の単位面積当たりの記憶容量が大きくなる。
【０３９４】
従って、半導体メモリ１は、［１−２］で説明した製造方法が実現可能であるようにメモリピラーＭＰ及びリプレースピラーＲＰのそれぞれの径及び配置が適切に設計されることにより、単位面積当たりの記憶容量を大きくすることが出来る。このように、以上で説明した各実施形態及び各変形例において、複数のリプレースピラーＲＰの配置は、可能な限り少なくすることが好ましい。
【０３９５】
以上で説明した実施形態及び変形例では、各ストリングユニットＳＵに含まれたＮＡＮＤストリングＮＳの個数が異なることがある。つまり、ストリングユニットＳＵ毎に、セルユニットＣＵが記憶可能なデータ容量が異なることがある。
【０３９６】
例えば、メモリコントローラ２は、各セルユニットＣＵに対するデータの読み出し及び書き込みの実行を、一定のページサイズで半導体メモリ１に指示する。このため、半導体メモリ１では、使用されないＮＡＮＤストリングＮＳが含まれる場合がある。
【０３９７】
半導体メモリ１は、このような余剰分のＮＡＮＤストリングＮＳを、冗長領域として使用することも可能である。
【０３９８】
具体的には、例えば、第１のストリングユニットＳＵ内のセルユニットＣＵの記憶可能な容量が第２のストリングユニットＳＵ内のセルユニットＣＵよりも大きく、第１のストリングユニットＳＵに含まれたメモリピラーＭＰで不良が発生したものと仮定する。
【０３９９】
このような場合に半導体メモリ１は、不良が発生したメモリピラーＭＰに対応するＮＡＮＤストリングＮＳの替わりに、余剰分のＮＡＮＤストリングＮＳを使用することによって、当該不良を救済することが出来る。
【０４００】
その結果、半導体メモリ１は、救済することが可能なＮＡＮＤストリングＮＳの容量を大きくすることが出来るため、半導体メモリ１の歩留まりを向上することが出来る。
【０４０１】
尚、第１実施形態では、半導体メモリ１の読み出し動作、書き込み動作、及び消去動作について説明したが、これらの動作時にワード線ＷＬ等の配線に印加される電圧は、ドライバモジュール１４とロウデコーダモジュール１５との間の信号線や、ドライバモジュール１４とメモリセルアレイ１１との間の信号線の電圧に基づいて見積もられても良い。
【０４０２】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【０４０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４０４】
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、３０〜３４…導電体、３５…保護膜、３６〜３９，４３…導電体、４０…コア部材、４１，５０…半導体、４２，５１…積層膜、４４…トンネル酸化膜、４５…絶縁膜、４６…ブロック絶縁膜、６０…絶縁体、６１，６２…絶縁膜、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線，ＳＬ…ソース線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット，ＭＴ…メモリセルトランジスタ，ＳＴ１，ＳＴ２…選択トランジスタ，ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット
【図１】
2019169510.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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