(57)【要約】【課題】大容量化を実現することが可能な記憶素子および記憶装置を提供する。【解決手段】本開示の一実施形態の記憶素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上とすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
記憶素子。
【請求項２】
前記遷移金属は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃr），モリブデン（Ｍｏ），タングステン（Ｗ）のうちの少なくとも１種である、請求項１に記載の記憶素子。
【請求項３】
前記記憶層は酸素原子を５５原子％以上含む、請求項１に記載の記憶素子。
【請求項４】
前記記憶層は酸化テルルを含む、請求項１に記載の記憶素子。
【請求項５】
前記記憶層は前記遷移金属の酸化物を含む、請求項１に記載の記憶素子。
【請求項６】
前記記憶層は、さらに、ホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ），ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含む、請求項１に記載の記憶素子。
【請求項７】
前記第１電極と前記第２電極との間の厚みは２０ｎｍ以下である、請求項１に記載の記憶素子。
【請求項８】
前記記憶層は、前記第１電極と前記第２電極との間に電圧を印加することにより、所定の電圧以上で抵抗状態がスイッチングすると共に低抵抗状態を記録し、前記所定の電圧とは逆方向の電圧を印加することにより高抵抗状態を記録する、請求項１に記載の記憶素子。
【請求項９】
一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置される１または複数の記憶素子とを備え、
前記記憶素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電極間にカルコゲナイド層を有する記憶素子およびこれを備えた記憶装置に関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ（Resistance Random Access Memory）（登録商標）やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。これに対して、例えば、特許文献１では、交差する配線間の交点（クロスポイント）にメモリセルが配置されたクロスポイント型の記憶装置（メモリセルアレイ）が開示されている。メモリセルは、メモリ素子と、セル選択用のスイッチ素子が、例えば中間電極を介して積層された構成を有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開ＷＯ２０１６／１５８４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、クロスポイント型のメモリセルアレイでは、さらなる大容量化が求められている。
【０００５】
大容量化を実現することが可能な記憶素子および記憶装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本開示の一実施形態の記憶素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備えたものであり、記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する。
【０００７】
本開示の一実施形態の記憶装置は、一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、第１配線と交差する１または複数の第２配線と、第１配線と第２配線との交点に配置される１または複数の上記本開示の一実施形態の記憶素子とを備えたものである。
【０００８】
本開示の一実施形態の記憶素子および一実施形態の記憶装置では、第１電極と第２電極との間に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層を設けるようにした。これにより、選択素子機能を有する記憶素子を実現することが可能となる。
【発明の効果】
【０００９】
本開示の一実施形態の記憶素子および一実施形態の記憶装置によれば、記憶層をテルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを用いて形成するようにしたので、記憶層に選択素子機能が付加される。よって、一般的なクロスポイント型の記憶装置と比較して微細加工が容易となるため、大容量化を実現することが可能となる。
【００１０】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の一実施の形態に係るメモリ素子の構成の一例を表す断面模式図である。
【図２】本開示の一実施の形態に係るメモリセルアレイの概略構成の一例を表す図である。
【図３】一般的なメモリセルアレイの概略構成の一例を表す図である。
【図４】図３に示したメモリセルアレイにおけるメモリセルの構成を表す断面模式図である。
【図５】図３に示したメモリセルアレイにおけるアスペクト比を説明する模式図である。
【図６】図１に示したメモリ素子の大電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。
【図７】図１に示したメモリ素子の中電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。
【図８】図１に示したメモリ素子の小電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。
【図９】一般的なメモリ素子の大電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。
【図１０】一般的なメモリ素子の中電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。
【図１１】一般的なメモリ素子の小電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。
【図１２】図２に示したメモリセルアレイにおけるアスペクト比を説明する模式図である。
【図１３】本開示の変形例におけるメモリセルアレイの概略構成の一例を表す図である。
【図１４】本開示の変形例におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１５】本開示の変形例におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１６】本開示の変形例におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１７】実施例１ＩＶ特性を表す図である。
【発明を実施するための形態】
【００１２】
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．実施の形態
（メモリ層を、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを用いて形成した例）
１−１．メモリ素子の構成
１−２．メモリセルアレイの構成
１−３．作用・効果
２．変形例（３次元構造を有するメモリセルアレイの例）
３．実施例
【００１３】
＜１．実施の形態＞
（１−１．メモリ素子の構成）
図１は、本開示の一実施の形態に係る記憶素子（メモリ素子１０）の断面構成の一例を表したものである。このメモリ素子１０は、例えば、図２に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意のメモリセルを選択的に動作させるためのものである。メモリ素子１０は、下部電極１１（第１電極）、記憶層１２および上部電極１３（第２電極）をこの順に有するものである。本実施の形態のメモリ素子１０は、記憶層１２がテルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素（Ｏ）とを用いて形成された構成を有する。
【００１４】
下部電極１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１１の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００１５】
記憶層１２は、下部電極１１と上部電極１３との間に所定の電圧以上の電圧を印加することによって抵抗状態が低抵抗状態にスイッチングすると共に、その低抵抗状態が記録される。また、逆方向の所定の電圧を印加することにより、低抵抗状態は高抵抗状態にスイッチングして、その高抵抗状態が記録される。ここで、所定の電圧とは、所定の書き込み抵抗が得られる電圧であり、記憶層１２は、印加する電圧や電流の大きさを変えることによって、書き込まれる抵抗値が変化する。
【００１６】
更に、本実施の形態の記憶層１２は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものであり、整流性を有するものである。即ち、本実施の形態のメモリ素子１０は、選択素子機能を有するものである。
【００１７】
本実施の形態の記憶層１２は、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んでいる。強い非線形抵抗性を有するメモリ素子１０では、スイッチングのための電圧バイアスを印加しても記憶層１２はアモルファス構造を安定して維持することが望ましく、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。
【００１８】
記憶層１２は、上記カルコゲン元素のほかに、遷移金属元素を含んでいる。具体的には、周期律表４族の元素（チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ））、５族の元素（バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ））および６族の元素（クロム（Ｃr），モリブデン（Ｍｏ），タングステン（Ｗ））のうちの少なくとも１種を含んでいる。
【００１９】
更に、記憶層１２は、酸素（Ｏ）を含んでいる。記憶層１２に含まれる酸素（Ｏ）の含有量は、例えば、５５原子％以上であることが好ましい。記憶層１２中の酸素（Ｏ）は、少なくとも一部が上記カルコゲン元素および遷移金属とそれぞれ結合して酸化物を形成している。
【００２０】
記憶層１２は、上記元素以外に、例えば、ホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ），ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）を含んでいてもよい。更に、記憶層１２は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。記憶層１２の積層方向の膜厚（以下、単に厚みという）は、例えば、１ｎｍ以上５０ｎｍ以下であることが好ましく、より好ましくは、１ｎｍ以上２０ｎｍ以下である。
【００２１】
上部電極１３は、下部電極１１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経ても記憶層１２と反応しない安定な材料が好ましい。
【００２２】
本実施の形態のメモリ素子１０は、メモリ機能と共に選択素子機能を有するものである。一例として、後述する図７を用いてその特性を説明する。メモリ素子１０では、所定の電圧（スイッチング閾値電圧（Ｖ１））以上の電圧を印加することで低抵抗状態（ＬＲＳ１）に変化して書き込みがなされる。印加電圧を低下させていくと、メモリ素子１０は非線形抵抗を有しているため、例えば書き込み電圧の半分の電圧Ｖ／２バイアス時には、書き込みはなされているものの高抵抗状態（ＬＲＳ２）に戻る。このとき、消去動作を行わずに再度読み出し電圧（Ｖ２）を印加すると、低抵抗な状態（ＬＲＳ３）となる。一方で、書き込みされていない、もしくは消去動作がなされた高抵抗状態で読み出し電圧Ｖ２を印加するとＨＲＳ１の抵抗となり、読み出し電圧Ｖ２を印加した際の電流の差分で高抵抗状態と低抵抗状態を読み出すことができる。
【００２３】
（１−２．メモリセルアレイの構成）
図２は、メモリセルアレイ１の構成の一例を斜視的に表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図２に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセルを備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセルとを備えている。本実施の形態のメモリセルアレイ１では、メモリセルは上述したメモリ素子１０によって構成されており、複数のメモリ素子１０を平面（２次元，ＸＹ平面方向）に配置したものである。
【００２４】
各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。なお、複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１３に示したように、複数の階層に分かれて配置されていてもよい。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図１３に示したように、複数の階層に分かれて配置されていてもよい。
【００２５】
メモリセルアレイ１は、基板上に２次元配置された複数のメモリ素子１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路等を有している。各ワード線ＷＬおよび各ビット線ＢＬは、上述した下部電極１１および上部電極１３を兼ねていてもよいし、下部電極１１および上部電極１３とは別体で設けられていてもよい。その場合には、例えば、下部電極１１はワード線ＷＬと電気的に接続され、上部電極１３はビット線ＢＬと電気的に接続されている。
【００２６】
（１−３．作用・効果）
前述したように、近年、ＲｅＲＡＭやＰＲＡＭ等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかしながら、アクセストランジスタ１つに対してこれらメモリ素子を１つ配置させる１Ｔ１Ｒ構成では、単位セル当たりの面積が大きくなり大容量化には限界がある。そこで、これらの容量をより増大させる方法として、３次元構造を有するクロスポイント型のメモリが検討されている。
【００２７】
一般的なクロスポイント型のメモリ（メモリセルアレイ１００）は、例えば、図３に示したように、交差する配線間のクロスポイントに、メモリセル（メモリセル１１０）が配置された、所謂クロスポイントアレイ構造を有している。メモリセル１１０は、図４および図５に示したように、メモリ素子１１１と共に選択素子１１３が、例えば中間電極１１２を介して積層された構成を有する。クロスポイントアレイでは、単位セル当たりの面積がＦを最小線幅として２Ｆ2が実現できるため、セル面積を小さくすることができる。更に、クロスポイントアレイは、例えば上方向（例えば、Ｚ軸方向）に複数層積層することによって、大容量化を実現することができる。
【００２８】
クロスポイントアレイにおいて大容量化を実現するためにはメモリセルを微細化するに当たって下記のような課題がある。例えば、抵抗変化メモリであるＲｅＲＡＭやＣＢＲＡＭ（Conductive Bridge RAM）、あるいは相変化メモリであるＰＣＭ（Phase change memory）では、メモリ素子（メモリ層）の厚みはおよそ１０ｎｍ〜３０ｎｍである。ＯＴＳやＭＩＴ（Metal insulator transition device）等の一般的な選択素子では、選択素子（選択素子層）の厚みは少なくとも２０ｎｍ以上であり、Ｓｉダイオードは数百ｎｍ以上の厚みを有する。また、メモリ層と選択素子層との間には、それぞれの層の相互拡散を防止する等の目的で、少なくとも２０ｎｍ程度の厚みの中間電極が設けられる。このため、一般的なクロスポイントアレイにおけるメモリセルの厚みは、例えば５０ｎｍ〜１００ｎｍとなる。
【００２９】
クロスポイントアレイを大容量化するためには微細化が必要である。最小線幅を例えば２０ｎｍとした場合、例えば、図５に示したように、メモリセル１１０の合計厚みの平面寸法（ｗ）と高さ（ｈ１）とのアスペクト比は２．５〜５となる。更に微細化を進め、例えば最小線幅を１５ｎｍとすると、アスペクト比は３．３〜６．７まで増大し、メモリセルの加工が困難になる。
【００３０】
また、ＲｅＲＡＭやＣＢＲＡＭあるいはＰＣＭ等のメモリ素子を用いた場合、その書き換え電流として数十〜数百μＡの電流が用いられ、配線の断線を防ぐために、ビット線およびワード線等の厚み（ｈ２）を大きくすることが求められる。例えば、配線材料としてＷを用い、５０μＡの電流で駆動しようとすると、Ｗ電極は、例えば４０ｎｍ程度の厚みが必要となる。よって、メモリセル１１０の厚み（ｈ１）と電極層（例えばビット線）の厚み（ｈ２）とを合計（ｈ）すると、加工時のアスペクト比（ｈ／ｗ）はさらに増大し、例えば、最小線幅を２０ｎｍとした場合のアスペクト比は４．５〜７となり、加工アスペクト比が増大する。また、周辺のドライバ回路のトランジスタの寸法を大きくする必要性からドライバ回路の面積が大きくなり、メモリセルアレイがメモリチップに占める割合であるアレイ効率が減少し、微細化しても大容量化が困難になる。
【００３１】
以上のことから、クロスポイントアレイの大容量化を実現するためには、メモリセルの厚みを減少させると共に、動作電流を低減することが求められる。
【００３２】
これに対して、本実施の形態のメモリ素子１０では、記憶層１２を、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素と用いて形成するようにした。
【００３３】
図６〜図８は、本実施の形態のメモリ素子１０のスイッチ動作の書き込み電流依存性を表したものである。図６は大電流（例えば数百μＡ）書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。図７は中電流（例えば数十μＡ）書き込みにおけるスイッチ動作の書き込み電流依存性を表したものである。図８は、小電流（例えば数μＡ）書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。図９〜図１１は、図３，４等に示したメモリ素子１１１のスイッチ動作の書き込み電流依存性を表したものである。図９は大電流書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。図１０は中電流書き込みにおけるスイッチ動作の書き込み電流依存性を表したものである。図１１は、小電流書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。
【００３４】
メモリ素子１１１では、大電流あるいは中電流で書き込みを行う場合、トランジスタのゲート電圧のコントロール等による電流制限によって書き込み電流を制御する。このため、中電流で書き込みを行う図１０の例にすると、書き込み電圧まで電圧を掃引していくと、書き込み電圧閾値（Ｖ）で急激に電圧が上昇する。トランジスタによって書き込み時に流れる電流を制御し、その後電圧を０Ｖまで戻すと非線形性の少ないＩＶ曲線を描いて電流が減少していく。そのため、クロスポイントメモリとして必要な書き込み電圧（Ｖ）と半選択電圧（２／Ｖ）との電流の比である選択比Ｓ２は、図１０に示したように小さくなる。
【００３５】
一方、本実施の形態のメモリ素子１０では、書き込み電流を印加する電圧で制御することが可能である。例えば、中電流で書き込みを行う図７を例にすると、所定の書き込み電圧まで印加した後に印加電流を取り去ると、非線形性が高いＩＶ曲線を描きながら電流が減少していく。そのため、クロスポイントメモリとして必要な書き込み電圧（Ｖ）と半選択電圧（２／Ｖ）との電流の比である選択比Ｓ１を大きくとることができる。
【００３６】
このように、本実施の形態のメモリ素子１０は、高い非線形性を有するため、半選択および非選択時のリーク電流を低く抑えることが可能となる。よって、メモリ素子および選択素子を個別に用いることなく、クロスポイントアレイを動作させることが可能となる。
【００３７】
また、本実施の形態のメモリセルアレイ１は、メモリセルをメモリ素子１０のみで構成することができる。図１２は、メモリセルアレイ１の一部の断面構成を模式的に表したものである。本実施の形態では、メモリセルをメモリ素子１０のみで構成することが可能となるため、加工するメモリセルの厚みを薄くすることができる。更に、本実施の形態では、メモリセルを１μＡ以下の電流動作が可能となるため、ビット線ＢＬおよびワード線ＷＬに流れる電流を低く抑えることが可能となる。よって、ビット線ＢＬおよびワード線ＷＬの厚みを薄くすることができる。よって、上記メモリセルアレイ１００におけるメモリセル１１０のアスペクト比（ｈ／ｗ）と比較して小さくすることが可能となるため、メモリセルの加工が容易となり、微細加工が可能となる。
【００３８】
更にまた、本実施の形態では、書き換え動作電流を小さくすることができるため、ドライバ回路のトランジスタを小さくすることが可能となる。よって、チップに占めるメモリセルアレイの面積比を大きくすることができるため、アレイ効率を向上することが可能となる。
【００３９】
以上のことから、本実施の形態のメモリ素子１０およびこれを備えたメモリセルアレイ１では、一般的な記憶装置（例えば、メモリセルアレイ１００）と比較して微細加工が容易となり、大容量化を実現することが可能となる。
【００４０】
次に、上記実施の形態における変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００４１】
＜２．変形例＞
上記実施の形態におけるメモリ素子１０は、３次元構造を有するメモリセルアレイも構成することができる。図１３〜１６は、本開示の変形例に係る３次元構造を有するメモリセルアレイ２〜５の構成の一例を斜視的に表したものである。３次元構造を有するメモリセルアレイでは、各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。更に、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、複数の層内に配置されている。
【００４２】
複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイの積層方向において交互に配置されている。
【００４３】
本変形例のメモリセルアレイでは、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造を有する。例えば、図１３に示したように、複数のワード線ＷＬはそれぞれＸ軸方向に、複数のビット線ＢＬはそれぞれＺ軸方向に延伸し、それぞれのクロスポイントにメモリ素子１０が配置された構成としてもよい。また、図１４に示したように、Ｘ軸方向およびＺ軸方向にそれぞれ延伸する複数のワード線ＷＬおよび複数のビット線ＢＬのクロスポイントの両面に、それぞれメモリ素子１０が配置された構成としてもよい。更に、図１５に示したように、Ｚ軸方向に延伸する複数のビット線ＢＬと、Ｘ軸方向またはＹ軸方向の２方向に延伸する２種類の複数のワード線ＷＬとを有する構成としてもよい。更にまた、複数のワード線ＷＬおよび複数のビット線ＢＬは必ずしも一方向に延伸する必要はない。例えば、図１６に示したように、例えば、複数のビット線ＢＬはＺ軸方向に延伸し、複数のワード線ＷＬは、Ｘ軸方向に延伸する途中でＹ軸方向に屈曲し、さらに、Ｘ軸方向に屈曲し、ＸＹ平面において、いわゆるＵの字状に延伸するようにしてもよい。
【００４４】
以上のように、本開示のメモリセルアレイは、複数のメモリ素子１０を平面（２次元，ＸＹ平面方向）に配置し、さらにＺ軸方向に積層させた３次元構造とするで、より高密度且つ大容量な記憶装置を提供することができる。
【００４５】
＜３．実施例＞
以下、本開示の具体的な実施例について説明する。
【００４６】
（実験例１）
まず、下部電極としてＴｉＮで形成される１６０ｎｍφのプラグ状の電極を形成したのち、表面を逆スパッタなどでクリーニングした。続いて、コスパッタリングによりＨｆターゲットとＴｅターゲットを同時放電し、アルゴン（Ａｒ）と酸素（Ｏ）を１：１で混合した雰囲気ガスによるリアクティブスパッタを行い、記憶層を成膜した。この際に、ＨｆとＴｅの組成比が４：６になるように成膜電力を調整し、（Ｈｆ７０Ｔｅ３０）Ｏｘを１０ｎｍの厚みに成膜した。ＲＢＳ（ラザフォード後方散乱）により組成分析を行ったところ、酸素の組成比はそれ以外の元素の合計に対して、５５％であった。これを以降（Ｈｆ７０Ｔｅ３０）Ｏ６０と記載する。
【００４７】
次に、上部電極としてＴｉＮを２０ｎｍ成膜したのちパターニングを行い、素子加工して、メモリセルを形成した。続いて、Ａｌの配線電極を形成し、基板に設けられたＭＯＳトランジスと接続したのち、３２０℃２時間の熱処理を行い、メモリ素子を作製した。これを実験例１としてそのＩＶ特性を評価した。
【００４８】
図１７は、実験例１のＩＶ曲線を表したものである。実験例１では、書き込み電圧を４．５Ｖとした場合、３ｎＡで書き込みが可能であった。また、Ｖ／２バイアス時のオン／オフの選択比は２．０３桁であった。
【００４９】
（実験例２）
実験例２では、記憶層を成膜する際に、Ａｒ／Ｏの流量比を１：２とし酸素流量比を増加させた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。実験例２における記憶層中の酸素組成比は、ＲＢＳ組成分析の結果６５％であった。
【００５０】
（実験例３）
実験例３では、記憶層を成膜する際に、Ａｒ／Ｏの流量比を２：１とし酸素流量比を増加させた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。実験例３における記憶層中の酸素組成比は、ＲＢＳ組成分析の結果４０％であった。
【００５１】
（実験例４）
実験例４では、成膜時の投入電力比を変化させてＨｆ／Ｔｅの成膜レートを変化させた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。実験例３における記憶層中の酸素組成比は、ＲＢＳ組成分析の結果４０％であった。
【００５２】
（実験例５）
実験例５では、記憶層の成膜時に、Ｈｆ，Ｔｅに加えてＺｒを用いた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。
【００５３】
（実験例６）
実験例６では、記憶層の成膜時に、Ｈｆ，Ｔｅに加えてＡｌを用いた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。
【００５４】
（実験例７）
実験例７では、記憶層の成膜時に、Ｈｆ，Ｔｅに加えてＢを用いた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。
【００５５】
以上、実験例２〜７について、実験例１と同様に、書き込み電圧、書き込み電流および選択比の特性評価を行った。表１は、実験例１〜７の特性評価の結果をまとめたものである。
【００５６】
【表１】
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【００５７】
実験例１〜３では、酸素の組成比が多いほど、書き込み電圧は上昇していくことがわかった。但し、ここでは示していないが、書き込み電圧は膜厚の増減で調整することが可能であり、膜厚が大きいほど書き込み電圧は大きくなり、膜厚が小さいほど書き込み電圧は小さくなった。また、書き込み電流は同じメモリ層の厚みであっても酸素組成比が大きいほど小さくなった。更に、選択比は酸素量が多いほど大きくなり、酸素量が５５％では２桁と良好であり、酸素量が４０％では１．２桁まで低下した。また、選択比が小さくなると、クロスポイントアレイにおいてリーク電流の影響により、オン状態とオフ状態の電流比が十分に取れなくなった。これにより、エラーなくメモリセルを選択することが困難となり、より大きなメモリアレイを動作させることが難しくなることが推察される。したがって、本発明のメモリ材料としては酸素量が５５％以上であることが好ましいといえる。
【００５８】
また、ＨｆとＴｅとの比は、実験例１〜３の７０：３０のみでなく、実験例４に示したように５０：５０とすることもできた。但し、その場合、書き込み電流が増大し、選択比が低下することから、ＨｆとＴｅとの比率は少なくとも３０：７０よりもＨｆが多いことが好ましいことがわかった。
【００５９】
Ｈｆ，Ｔｅ，Ｏに加えてＺｒを添加した実験例５では、実験例１と同様に低電流で書き込み可能であり、且つ、良好な選択比が得られた。実験例５ではＺｒ１種を添加したが、それ以外に、本開示の効果を損なわない範囲において、Ｔｉ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ等の他の元素を添加してもよいといえる。また、実験例６および実験例７は、Ｈｆ，Ｔｅ，Ｏの他に、それぞれＡｌ，Ｂを添加したものであるが、実験例５と同様に、低い書き込み電流と良好な選択比が得られた。したがって、本実施の形態のメモリ素子は、本開示の効果を損なわない範囲において、Ｂ，Ａｌ，Ｇａ，Ｓｉ，Ｇｅを含んでいてもよいといえる。
【００６０】
また、図１７から、本実施の形態のメモリ素子１０の抵抗変化が非線形性を示すことに対して、カルコゲン元素としてＴｅが効果的であることがわかった。このことから、Ｓｅ，Ｓにおいても同様な効果が得られると推測できる。したがって、本開示のメモリ素子の記憶層の材料としては、カルコゲン元素としてＴｅ他にＳｅおよびＳを含んでいてもよく、また、Ｔｅの代わりにＳｅやＳを用いてもよいといえる。
【００６１】
更に、本実施例では、記憶層をスパッタリングで成膜した結果について示したが、成膜方法はこれに限らず、ＡＬＤ等の方法を用いて、例えばＨｆＯ2とＴｅＯ2とを交互に積層して記憶層を形成するようにしてもよい。
【００６２】
更にまた、記憶層の膜厚としては、実験例では１０ｎｍで十分に低い書き込み電流およびオフ電流が得られていたが、前述のエッチングの容易性から少なくとも２０ｎｍ以下であることが好ましいといえる。
【００６３】
以上、実施の形態および変形例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、本開示のメモリ素子１０を用いたメモリセルアレイ（例えば、メモリセルアレイ１）の動作方法としては、公知のＶ，Ｖ／２方式やＶ，Ｖ／３方式等、種々のバイアス方式を用いることができる。
【００６４】
なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
【００６５】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上とすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
記憶素子。
（２）
前記遷移金属は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃr），モリブデン（Ｍｏ），タングステン（Ｗ）のうちの少なくとも１種である、前記（１）に記載の記憶素子。
（３）
前記記憶層は酸素原子を５５原子％以上含む、前記（１）または（２）に記載の記憶素子。
（４）
前記記憶層は酸化テルルを含む、前記（１）乃至（３）のうちのいずれかに記載の記憶素子。
（５）
前記記憶層は前記遷移金属の酸化物を含む、前記（１）乃至（４）のうちのいずれかに記載の記憶素子。
（６）
前記記憶層は、さらに、ホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ），ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含む、前記（１）乃至（５）のうちのいずれかに記載の記憶素子。
（７）
前記第１電極と前記第２電極との間の厚みは２０ｎｍ以下である、前記（１）乃至（６）のうちのいずれかに記載の記憶素子。
（８）
前記記憶層は、前記第１電極と前記第２電極との間に電圧を印加することにより、所定の電圧以上で抵抗状態がスイッチングすると共に低抵抗状態を記録し、前記所定の電圧とは逆方向の電圧を印加することにより高抵抗状態を記録する、前記（１）乃至（７）のうちのいずれかに記載の記憶素子。
（９）
一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置される１または複数の記憶素子とを備え、
前記記憶素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
記憶装置。
【符号の説明】
【００６６】
１〜５…メモリセルアレイ、１０…メモリ素子、１１…下部電極、１２…記憶層、１３…上部電極、ＢＬ…ビット線、ＲＭ…読み出しマージン、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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