(57)【要約】【課題】出力ＭＯＳトランジスタとセンスＭＯＳトランジスタの温度差に起因する電流検出精度の低下を抑制するとともに、センスＭＯＳトランジスタの配置の制限を緩和する。【解決手段】半導体装置は、半導体チップに形成されたソース、ゲート、およびドレインを含む出力トランジスタ部を有し、外部負荷を駆動する電流を出力する出力ＭＯＳトランジスタと、前記半導体チップに形成されたソース、ゲート、およびドレインを含み、前記出力トランジスタ部の短手方向の幅と同じ幅のセンストランジスタ部を有し、前記出力ＭＯＳトランジスタから出力される前記電流を検出するためのセンスＭＯＳトランジスタと、を有している。【選択図】図１
2019004109.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに形成されたソース、ゲート、およびドレインを含む出力トランジスタ部を有し、外部負荷を駆動する電流を出力する出力ＭＯＳトランジスタと、
前記半導体チップに形成されたソース、ゲート、およびドレインを含み、前記出力トランジスタ部の短手方向の幅と同じ幅のセンストランジスタ部を有し、前記出力ＭＯＳトランジスタから出力される前記電流を検出するためのセンスＭＯＳトランジスタと、を有する半導体装置。
【請求項２】
前記センストランジスタ部が、前記出力トランジスタ部の短手方向の辺と前記センストランジスタ部の前記出力トランジスタ部の短手方向の幅と同じ幅を有する辺とを隣接させて、前記出力トランジスタ部の長手方向に並べて配置される、請求項１に記載の半導体装置。
【請求項３】
前記センスＭＯＳトランジスタは、前記出力ＭＯＳトランジスタと同じ単位構造を有する、
請求項１に記載の半導体装置。
【請求項４】
前記出力トランジスタ部は複数個あり、
前記センストランジスタ部は、前記出力トランジスタ部の短手方向の幅と同じ幅を有する辺をいずれかの出力トランジスタ部の短手方向の辺と隣接させて配置される、
請求項２に記載の半導体装置。
【請求項５】
前記複数の出力トランジスタ部が長手方向を互いに平行にして短手方向に配列され、
前記センストランジスタ部は、前記短手方向の最も外側にある出力トランジスタ部の前記長手方向に隣接して配置されている、
請求項４に記載の半導体装置。
【請求項６】
前記複数の出力トランジスタ部は、前記短手方向の幅以上の間隔をおいて前記短手方向に並べて配置される、請求項５に記載の半導体装置。
【請求項７】
前記出力トランジスタ部および前記センストランジスタ部はそれぞれの四辺が絶縁性を有する断熱部により囲われている、請求項１に記載の半導体装置。
【請求項８】
前記出力トランジスタ部の短手方向の辺と、前記センストランジスタ部の前記出力トランジスタ部の短手方向の幅と同じ幅を有する辺とを隣接させて、２つの前記出力トランジスタ部が前記センストランジスタ部を挟むように、前記出力トランジスタ部の長手方向に並べて配置されている、
請求項７に記載の半導体装置。
【請求項９】
前記出力トランジスタ部と前記センストランジスタ部が、前記出力トランジスタ部の短手方向の辺と、前記センストランジスタ部の前記出力トランジスタ部の短手方向の幅と同じ幅を有する辺とを隣接させて、前記出力トランジスタ部の長手方向に並べて配置され、
前記センストランジスタ部の四辺の断熱部のうち、前記出力トランジスタ部に隣接する辺の反対側の辺の断熱部は他の辺の断熱部よりも熱抵抗が大きい、
請求項７に記載の半導体装置。
【請求項１０】
前記出力トランジスタ部の前記短手方向の長さは前記長手方向の長さの１／５以下である、
請求項２に記載の半導体装置。
【請求項１１】
前記出力トランジスタ部として、電源電位と前記外部負荷の間に配置されるハイサイド出力ＭＯＳトランジスタを有しトレンチ溝で囲われた複数のハイサイド出力トランジスタ部と、前記外部負荷と接地電位の間に配置されるローサイド出力ＭＯＳトランジスタを有しトレンチ溝で囲われた複数のローサイド出力トランジスタ部とを有し、
前記センストランジスタ部として、前記ハイサイド出力ＭＯＳトランジスタの電流を検出するハイサイドセンスＭＯＳトランジスタを有し前記ハイサイド出力トランジスタ部の短手方向の幅と同じ幅を有し該ハイサイド出力トランジスタ部に隣接して配置されているハイサイドセンストランジスタ部と、前記ローサイド出力ＭＯＳトランジスタの電流を検出するローサイドセンスＭＯＳトランジスタを有し前記ローサイド出力トランジスタ部の短手方向の幅と同じ幅を有し該ローサイド出力トランジスタ部に隣接して配置されているローサイドセンストランジスタ部と、を有し、
前記ハイサイド出力トランジスタ部と前記ローサイド出力トランジスタ部が互いに隣接して交互に配置されている、
請求項１に記載の半導体装置。
【請求項１２】
前記出力ＭＯＳトランジスタおよび前記センスＭＯＳトランジスタはＬａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳトランジスタである、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部負荷に制御した電流を出力する半導体素子に流れる電流を検出する半導体装置に関する。
【背景技術】
【０００２】
ソレノイドなどの負荷の駆動に電流制御用半導体装置が用いられる。電流制御用半導体装置には、アンペアオーダの大電流を高い精度で制御することが求められる。高い精度で電流を制御するためには高い精度で電流を検出することが求められる。比較的低コストで、高い電流精度を検出する電流制御用半導体装置の電流検出部の回路として、電流を駆動する出力ＭＯＳトランジスタに、センスＭＯＳトランジスタを用いた電流検出部を並列に接続したものが知られている（特許文献１参照）。センスＭＯＳトランジスタのゲート幅を出力ＭＯＳトランジスタのゲート幅に対して、例えば１／１０００というように小さくすることにより、電流検出部で生じるエネルギー損失を小さくすることができる。
【０００３】
センスＭＯＳトランジスタを用いた電流検出における電流検出精度は、出力ＭＯＳトランジスタとセンスＭＯＳトランジスタの電流比の精度で決まる。出力ＭＯＳトランジスタの電流値に対するセンスＭＯＳトランジスタの電流値をセンス比と呼ぶ。
【０００４】
一般に、出力ＭＯＳトランジスタとセンスＭＯＳトランジスタは、単位構造が同じであるため、電流駆動時には同じ電力密度となって自己発熱することになる。しかし、サイズの大きな出力ＭＯＳトランジスタの放熱性はサイズの小さいセンスＭＯＳトランジスタと比べて悪い。そのため、出力ＭＯＳトランジスタの内部温度はセンスＭＯＳトランジスタの内部温度と比べて大きくなる。その温度差は発熱量が大きくなるほど増大する。そのため、駆動電流量の増大と共にセンス比が小さくなり、電流検出の精度が低下してしまう。
【０００５】
出力ＭＯＳトランジスタとセンスＭＯＳトランジスタの温度差による電流検出精度の低下を低減する技術として特許文献２に開示された技術がある。特許文献２に開示された技術では、出力ＭＯＳトランジスタを構成するマルチフィンガーＭＯＳトランジスタの一部のチャネルをセンスＭＯＳトランジスタ用のチャネルとして使用する。更に、前記マルチフィンガーＭＯＳトランジスタの中心から、最も遠いチャネルまでの距離をＬとすると、前記マルチフィンガーＭＯＳトランジスタの中心から（Ｌ／（√３））の位置に最も近いチェネルを、センスＭＯＳトランジスタとする。これにより、センスＭＯＳトランジスタの温度を出力ＭＯＳトランジスタの平均温度と等しくすることができる。その結果、電流駆動における出力ＭＯＳトランジスタとセンスＭＯＳトランジスタの温度差を無くすことができるので、温度差による電流検出精度の低下を抑えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３４１５号公報
【特許文献２】特開２０１２−９７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２の技術ではセンスＭＯＳトランジスタの配置が制限される。特許文献２の半導体装置は、特許文献２の図３に示されているように、Ｘ方向とＹ方向にアレイ状にＭＯＳトランジスタを配置し、その大部分のＭＯＳトランジスタを出力ＭＯＳトランジスタとし、内側にある一部のＭＯＳトランジスタをセンスＭＯＳトランジスタとする構成となる。その構成では、センスＭＯＳトランジスタから電極を外側に引き出すための配線により、出力ＭＯＳトランジスタの配線のレイアウトが不規則となってしまう。その結果、出力ＭＯＳトランジスタの配線の寄生抵抗が不均一となり、ＭＯＳトランジスタ間で電流密度に偏りが生じる。これが出力ＭＯＳトランジスタにおける損失が増大したり、素子の信頼性を低下させる原因となったりする。
【０００８】
本発明の目的は、出力ＭＯＳトランジスタとセンスＭＯＳトランジスタの温度差に起因する電流検出精度の低下を抑制するとともに、センスＭＯＳトランジスタの配置の制限を緩和する技術を提供することである。
【課題を解決するための手段】
【０００９】
本発明のひとつの態様による半導体装置は、半導体チップに形成されたソース、ゲート、およびドレインを含む出力トランジスタ部を有し、外部負荷を駆動する電流を出力する出力ＭＯＳトランジスタと、前記半導体チップに形成されたソース、ゲート、およびドレインを含み、前記出力トランジスタ部の短手方向の幅と同じ幅のセンストランジスタ部を有し、前記出力ＭＯＳトランジスタから出力される前記電流を検出するためのセンスＭＯＳトランジスタと、を有している。
【発明の効果】
【００１０】
出力トランジスタ部とセンストランジスタ部とが同じ幅を有するので、出力ＭＯＳトランジスタとセンスＭＯＳトランジスタの温度差に起因する電流検出精度の低下を抑制することができるとともに、センスＭＯＳトランジスタを出力ＭＯＳトランジスタが配列された内側に配置する必要がないので、センスＭＯＳトランジスタの配置の制限を緩和することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１の半導体装置の平面図である。
【図２】実施例１の半導体装置を含む電流駆動回路の回路図である。
【図３】実施例１の半導体装置を含む他の例による電流駆動回路の回路図である。
【図４】実施例２の半導体装置の平面図である。
【図５】実施例３の半導体装置の平面図である。
【図６】実施例３の半導体装置を含む電流駆動回路の回路図である。
【図７】実施例４の半導体装置の平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【実施例１】
【００１３】
図１は、実施例１の半導体装置の平面図である。実施例１による半導体装置は、半導体チップに半導体素子を形成することにより、外部負荷（不図示）に制御した電流を出力する機能を実装した電流制御用の半導体装置である。本半導体装置は出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７とを有している。
【００１４】
出力ＭＯＳトランジスタ１０６は、半導体チップにソース、ゲート、およびドレインが形成された複数の出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅを有し、外部負荷を駆動する電流を出力する。以下、出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅを出力トランジスタ部３と総称する場合がある。
【００１５】
センスＭＯＳトランジスタ１０７は、出力ＭＯＳトランジスタ１０６と同様、半導体チップにソース、ゲート、およびドレインが形成されたセンストランジスタ部４を有し、出力ＭＯＳトランジスタ１０６から出力される電流を検出する。センストランジスタ部４は、出力トランジスタ部３ａ〜３ｅの短手方向の幅と同じ幅を有する。
【００１６】
なお、図中では、出力ＭＯＳトランジスタ１０６およびセンスＭＯＳトランジスタ１０７の３電極のうちゲート電極６のみが表示されている。
【００１７】
出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅはそれぞれがマルチフィンガーＭＯＳトランジスタを有する。マルチフィンガーＭＯＳトランジスタは、複数のチャネル（あるいはフィンガー）と呼ばれるＭＯＳトランジスタが並列接続されたトランジスタである。以下、出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅのそれぞれを第１のトランジスタ群と呼ぶ場合がある。第１のトランジスタ群において複数のチャネルは半導体チップの配線層で接続されている。
【００１８】
出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅのそれぞれは絶縁膜が埋め込まれたトレンチ溝５で囲われている。出力トランジスタ部３はトレンチ溝５により外部から電気的に絶縁されるとともに、外部からの熱の伝達および外部への熱の伝達が低減される。例えば、出力トランジスタ部３ａは、長手方向の長さ（長辺長）がＬ１であり、短手方向の長さ（短辺長）がＷである。
【００１９】
出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅは、長手方向を互いに平行にし、短手方向に並べて、互いに距離ｄだけの間隔をおいて配置されている。距離ｄは、出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅの互いの熱の干渉が十分に抑制されるような距離に設定される。距離ｄは、例えば、出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄ、３ｅの短辺長Ｗ以上の値とされる。具体的には、距離ｄは例えば５０μｍといった値である。
【００２０】
センストランジスタ部４は、出力トランジスタ部３と同様に、マルチフィンガーＭＯＳトランジスタを有する。センストランジスタ部４のマルチフィンガーＭＯＳトランジスタは、出力トランジスタ部３のマルチフィンガーＭＯＳトランジスタとチャネルピッチが同じである。具体的には、センストランジスタ部４のマルチフィンガーＭＯＳトランジスタは、出力トランジスタ部３のマルチフィンガーＭＯＳトランジスタと同じ単位構造を有する。以下、センストランジスタ部４を第２のトランジスタ群と呼ぶ場合がある。第２のトランジスタ群において複数のチャネルは半導体チップの配線層で接続されている。
【００２１】
センストランジスタ部４は、出力トランジスタ部３と同様に、絶縁膜が埋め込まれたトレンチ溝５で囲われている。センストランジスタ部４はトレンチ溝５により外部から電気的に絶縁されるとともに、外部からの熱の伝達および外部への熱の伝達が低減される。
【００２２】
センストランジスタ部４は、出力トランジスタ部３の短辺長Ｗと同じ幅を有しており、出力トランジスタ部３と隣接し幅を揃えて配置される。例えば、複数ある出力トランジスタ部３のうち一部の出力トランジスタ部３ｄ、３ｅと隣接して配置されている。
【００２３】
上述した出力トランジスタ部３の短辺長Ｗは、長辺長Ｌ１に対してできるだけ小さくするのが望ましい。例えば、短辺長Ｗは長辺長Ｌ１の少なくとも１／５以下に設定する。これは、出力トランジスタ部３の面積に対する周辺長を大きくして短辺方向の放熱量を増やすことで、出力トランジスタ部３の温度を抑えて短辺方向の温度分布を平坦化し、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７との温度差を小さくすることを目的とする。さらに、短辺長Ｗを長辺長Ｌ１に対して小さくすれば、あるセンス比で設計されたセンスＭＯＳトランジスタの長さＬ２を大きくすることができるので、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７の温度差を小さくすることができる。
【００２４】
図２は実施例１の半導体装置を含む電流駆動回路の回路図である。図２を参照すると、センスＭＯＳトランジスタ１０７のドレインと出力ＭＯＳトランジスタ１０６のドレインが共通接続され、外部負荷１０２の一方の端子に接続されている。外部負荷１０２の他方の端子は電源１０５の正極（電源電位ＶＢ）に接続されている。電源１０５の負極はＧＮＤ（接地電位）に接続されている。センスＭＯＳトランジスタ１０７のゲートと出力ＭＯＳトランジスタ１０６のゲートは共通接続され、制御部１０４の電流制御端子に接続されている。電流制御端子は制御部１０４が外部負荷１０２に流す電流を制御する制御信号を出力する端子である。出力ＭＯＳトランジスタ１０６のソースはＧＮＤに接続されている。一方、センスＭＯＳトランジスタ１０７のソースは電流検出回路１０３に接続されている。
【００２５】
電流検出回路１０３は、センスＭＯＳトランジスタ１０７を流れる電流を検出することにより、間接的に出力ＭＯＳトランジスタ１０６を流れる電流を検出する回路である。出力ＭＯＳトランジスタ１０６の電流値に対するセンスＭＯＳトランジスタ１０７の電流値をセンス比と呼ぶ。センス比を小さい値に設定することにより、電流検出回路１０３でのエネルギー損失を小さくすることができる。出力ＭＯＳトランジスタ１０６を流れる電流が外部負荷１０２を流れる電流と略等しい。
【００２６】
電流検出回路１０３の内部では、オペアンプ（不図示）を用いてセンスＭＯＳトランジスタ１０７のソースが出力ＭＯＳトランジスタ１０６のソースと同電位に維持される。つまり、センスＭＯＳトランジスタ１０７のソースと出力ＭＯＳトランジスタ１０６のソースとがイマジナリーショート状態となる。イマジナリーショート状態とは２つまたはそれ以上の電極が直接的に接続されていないが常に同じ電位にされた状態である。電流検出回路１０３では、センスＭＯＳトランジスタ１０７を流れる微弱な電流から、制御部１０４に入力する電流検出信号を生成するために例えばカレントミラー回路（不図示）が用いられる。電流検出回路１０３は検出した電流値を示す電流検出信号を制御部１０４に入力する。制御部１０４では、入力された電流検出信号が示す電流値を参照しながら外部負荷１０２に流す電流を制御する。このため高精度の電流制御を行うために高精度の電流検出が必要となる。
【００２７】
上述したように、また図２に示したように、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７は、外部負荷１０２にいずれもドレインが接続され、制御部１０４にいずれもゲートが接続される。一方、出力ＭＯＳトランジスタ１０６のソースはＧＮＤ（接地電位）に接続され、センスＭＯＳトランジスタ１０７のソースは電流検出回路１０３を介してＧＮＤに接続されている。出力ＭＯＳトランジスタ１０６のソースとセンスＭＯＳトランジスタ１０７のソースは、電流検出回路１０３によりイマジナリーショート状態とされている。
【００２８】
出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７は、同じチャネルピッチのマルチフィンガーＭＯＳトランジスタからなるため、単位面積あたりのトランジスタの電力量が等しくなり、発熱密度も等しくなる。
【００２９】
また、図１に示したように、出力トランジスタ部３の長辺長Ｌ１が短辺長Ｗに比べて大きいために、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７による周辺領域への放熱において長手方向の端部の影響は比較的小さく、この結果、出力トランジスタ部３内の温度分布は長手方向の端部を除けば長手方向にわたり略等しくなる。このため、図１に示したように、出力トランジスタ部３の長手方向の中間の一部を置き換えるようにセンストランジスタ部４を配置した場合に、出力ＭＯＳトランジスタ１０６の短手方向の温度分布を出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７とで略等しくすることができる。この結果、出力ＭＯＳトランジスタ１０６およびセンスＭＯＳトランジスタ１０７の自己発熱によるセンス比の変化を抑えることができる。
【００３０】
また、図１に示したように、センストランジスタ部４は、複数の出力トランジスタ部３のうち最も外側にある出力トランジスタ部３ｄ、３ｅの長手方向に並べて配置することができる。この結果、センスＭＯＳトランジスタ１０７のソース電極を取り出す配線のために出力ＭＯＳトランジスタ１０６の配線レイアウトの規則性を乱すことを抑えられる。
【００３１】
また、本実施例による出力ＭＯＳトランジスタ１０６およびセンスＭＯＳトランジスタ１０７はＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタである。ＬＤＭＯＳトランジスタでは耐圧４０Ｖ以上という高耐圧が可能である。一般的には、ＬＤＭＯＳトランジスタでは、センスＭＯＳトランジスタを出力ＭＯＳトランジスタのアレイ内に埋め込むことで、センスＭＯＳトランジスタと出力ＭＯＳトランジスタのドレインまたはソースは互いに半導体チップ上で電気的に接続される。
【００３２】
しかし、センスＭＯＳトランジスタと出力ＭＯＳトランジスタのドレインまたはソースは互いに半導体チップ上で電気的に接続されることで、電流制御用半導体装置としての回路構成の自由度が低下する。電流制御用半導体装置では、メインＭＯＳトランジスタのドレイン（またはソース）とセンスＭＯＳトランジスタのドレイン（またはソース）の間に電流検出回路（図２における電流検出回路１０３）を配置するため、センスＭＯＳトランジスタのドレイン（またはソース）と出力ＭＯＳトランジスタのドレイン（またはソース）が電気的に接続されていては不都合である。そのため、出力ＭＯＳトランジスタのドレインとセンスＭＯＳトランジスタのドレインが電気的に接続される構成では、出力ＭＯＳトランジスタのソースとセンスＭＯＳトランジスタのソースの間に電流検出回路を配置する構成としなければならない。同様に、出力ＭＯＳトランジスタのソースとセンスＭＯＳトランジスタのソースが電気的に接続される構成では、出力ＭＯＳトランジスタのドレインとセンスＭＯＳトランジスタのドレインの間に電流検出回路を配置する構成としなければならない。このように回路構成の自由度が低下する。
【００３３】
本実施例では、図１に示したように、センストランジスタ部４と複数の出力トランジスタ部３をそれぞれトレンチ溝５で囲うことにより、センスＭＯＳトランジスタ１０７と出力ＭＯＳトランジスタ１０６を半導体チップ上で電気的に分離することができる。そのため、電流駆動回路の構成の自由度を高められている。
【００３４】
図３は実施例１の半導体装置を含む他の例による電流駆動回路の回路図である。図２の電流駆動回路は、出力ＭＯＳトランジスタ１０６のドレインとセンスＭＯＳトランジスタ１０７のドレインが共通接続（ショート）にされ、出力ＭＯＳトランジスタ１０６のソースとセンスＭＯＳトランジスタ１０７のソースが同電位（イマジナリショート）にされる構成の回路であった。一方、図３の電流検出回路は、出力ＭＯＳトランジスタ１０６のソースとセンスＭＯＳトランジスタ１０７のソースが共通接続（ショート）され、出力ＭＯＳトランジスタ１０６のドレインとセンスＭＯＳトランジスタ１０７のドレインが同電位（イマジナリショート）にされる構成の回路である。
【００３５】
図３を参照すると、センスＭＯＳトランジスタ１０７のソースと出力ＭＯＳトランジスタ１０６のソースが共通接続され、外部負荷１０２の一方の端子に接続されている。外部負荷１０２の他方の端子はＧＮＤに接続されている。センスＭＯＳトランジスタ１０７のゲートと出力ＭＯＳトランジスタ１０６のゲートは共通接続され、制御部１０４の電流制御端子に接続されている。電流制御端子は制御部１０４が外部負荷１０２に流す電流を制御する制御信号を出力する端子である。出力ＭＯＳトランジスタ１０６のドレインは電源１０５の正極（電源電位ＶＢ）に接続されている。電源１０５の負極はＧＮＤ（接地電位）に接続されている。一方、センスＭＯＳトランジスタ１０７のドレインは電流検出回路１０３に接続されている。
【００３６】
電流検出回路１０３は、センスＭＯＳトランジスタ１０７を流れる電流を検出することにより、間接的に出力ＭＯＳトランジスタ１０６を流れる電流を検出する回路である。出力ＭＯＳトランジスタ１０６の電流値に対するセンスＭＯＳトランジスタ１０７の電流値を示すセンス比を小さい値に設定することにより、電流検出回路１０３でのエネルギー損失を小さくすることができる。出力ＭＯＳトランジスタ１０６を流れる電流が外部負荷１０２を流れる電流と略等しい。
【００３７】
電流検出回路１０３の内部では、オペアンプ（不図示）を用いてセンスＭＯＳトランジスタ１０７のドレインが出力ＭＯＳトランジスタ１０６のドレインと同電位に維持される。つまり、センスＭＯＳトランジスタ１０７のドレインと出力ＭＯＳトランジスタ１０６のドレインとがイマジナリーショート状態となる。電流検出回路１０３では、センスＭＯＳトランジスタ１０７を流れる微弱な電流から、制御部１０４に入力する電流検出信号を生成するために例えばカレントミラー回路（不図示）が用いられる。電流検出回路１０３は検出した電流値を示す電流検出信号を制御部１０４に入力する。制御部１０４では、入力された電流検出信号が示す電流値を参照しながら外部負荷１０２に流す電流を制御する。
【００３８】
図２に示した実施例１の電流駆動回路では、出力ＭＯＳトランジスタ１０６のソースを接地電位に接続し、センスＭＯＳトランジスタ１０７のソースを電流検出回路１０３に接続し、出力ＭＯＳトランジスタ１０６のソースとセンスＭＯＳトランジスタ１０７のソースをイマジナリーショート状態にする回路例が採用された。しかし、上述したようにセンスＭＯＳトラジンスタ１０７と出力ＭＯＳトランジスタ１０６を電気的に分離することで、電流駆動回路の構成の自由度が高められているので、図３に示す実施例２の回路例のように、出力ＭＯＳトランジスタ１０６のドレインを電源電位に接続し、センスＭＯＳトランジスタ１０７のドレインを電流検出回路１０３に接続し、出力ＭＯＳトランジスタ１０６のドレインとセンスＭＯＳトランジスタ１０７のドレインをイマジナリーショート状態にする電流駆動回路を構成することも可能である。
【００３９】
以上説明したように本実施例によれば、半導体装置は、半導体チップに形成されたソース、ゲート、およびドレインを含む出力トランジスタ部３を有し、外部負荷１０２を駆動する電流を出力する出力ＭＯＳトランジスタ１０６と、半導体チップに形成されたソース、ゲート、およびドレインを含み、出力トランジスタ部３の短手方向の幅と同じ幅のセンストランジスタ部４を有し、出力ＭＯＳトランジスタ１０６から出力される電流を検出するためのセンスＭＯＳトランジスタ１０７と、を有する。したがって、出力トランジスタ部３とセンストランジスタ部４とが同じ幅を有するので、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７の温度差に起因する電流検出精度の低下を抑制することができるとともに、センスＭＯＳトランジスタ１０７を出力ＭＯＳトランジスタ１０６が配列された内側に配置する必要がないので、センスＭＯＳトランジスタ１０７の配置の制限を緩和することができる。
【００４０】
また、センストランジスタ部４が、出力トランジスタ部３の短手方向の辺とセンストランジスタ部４の出力トランジスタ部３の短手方向の幅と同じ幅を有する辺とを隣接させて、出力トランジスタ部３の長手方向に並べて配置される。したがって、出力トランジスタ部３とセンストランジスタ部４が幅を揃えて直線状に配置されるので、出力トランジスタ部３とセンストランジスタ部４の温度分布を近づけ、電流制度の低下を抑制することができる。
【００４１】
また、センスＭＯＳトランジスタ１０７は、出力ＭＯＳトランジスタ１０６と同じ単位構造を有する。出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７が同じ単位構造を有するので、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７とで、自身が発生する電力密度と外部から与えられる電力密度のどちらも同程度とすることができ、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７の温度差が生じるのを抑制することができる。
【００４２】
また、出力トランジスタ部３は複数個あり、センストランジスタ部４は、出力トランジスタ部３の短手方向の幅と同じ幅を有する辺をいずれかの出力トランジスタ部３ｄ、３ｅの短手方向の辺と隣接させて配置される。出力トランジスタ部３が複数設けられ、センストランジスタ部４がいずれかの出力トランジスタ部３と長手方向に直線状に配列されるので、出力トランジスタ部３が長手方向に長くなり過ぎるのを抑制しつつ、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７とで短手方向の電力密度を同程度とすることができ、温度差が生じるのを抑制することができる。
【００４３】
また、複数の出力トランジスタ部３が長手方向を互いに平行にして短手方向に配列され、センストランジスタ部４は、短手方向の最も外側にある出力トランジスタ部３ｄ、３ｅの長手方向に隣接して配置されている。センストランジスタ部４が短手方向の外側に配置されるので、センスＭＯＳトランジスタ１０７の配線により出力ＭＯＳトランジスタ１０６の配線レイアウトが制限されるのを抑制することができる。
【００４４】
また、出力トランジスタ部３およびセンストランジスタ部４はそれぞれの四辺が絶縁性を有する断熱部であるトレンチ溝５により囲われている。出力トランジスタ部３とセンストランジスタ部４がそれぞれ断熱部で囲われて隔離されているので、相互に熱の影響を及ぼしあうのを抑制することができ、また出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７を電気的に分離することができる。出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７との電気的分離は電流駆動回路の構成の自由度を高める。
【００４５】
また、出力トランジスタ部３の短手方向の辺と、センストランジスタ部４の出力トランジスタ部３の短手方向の幅と同じ幅を有する辺とを隣接させて、２つの出力トランジスタ部３がセンストランジスタ部４を挟むように、出力トランジスタ部３の長手方向に並べて配置されている。センストランジスタ部４を出力トランジスタ部３で挟むので、センストランジスタ部４と出力トランジスタ部３の内部温度に差異が生じるのを抑制することができる。
【００４６】
また、出力トランジスタ部３の短手方向の長さは長手方向の長さの１／５以下である。出力トランジスタ部３は長手方向に短手方向の５倍以上の長さを有するので、十分に長い長手方向に均一の出力トランジスタ部３の温度分布とすることができる。
【００４７】
また、出力ＭＯＳトランジスタ１０６およびセンスＭＯＳトランジスタ１０７はＬａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳトランジスタである。センスＭＯＳトランジスタ１０７と出力ＭＯＳトランジスタ１０６のドレインまたはソースが半導体チップ上で電気的に接続される高耐圧のＭＯＳトランジスタを用いる構成において、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７の温度差に起因する電流検出精度の低下を抑制することができる。
【実施例２】
【００４８】
実施例１の半導体装置は２つの出力トランジスタ部３ｄ、３ｅによりセンストランジスタ部４を挟むように構成されていたが、本発明がこれに限定されることはない。実施例２では、センストランジスタ部４は１つの出力トランジスタ部のみと隣接する構成の半導体装置を例示する。
【００４９】
図４は、実施例２の半導体装置の平面図である。実施例２による電流駆動回路の回路図は図２に示した実施例１のものと同様である。
【００５０】
図４を参照すると、実施例２の半導体装置は、センスＭＯＳトランジスタ１０７のセンストランジスタ部４が出力ＭＯＳトランジスタ１０６の複数の出力トランジスタ部３ａ、３ｂ、３ｃ、３ｄのうち１つの出力トランジスタ部３ｄと一辺のみで隣接して配置されている点で図１に示した実施例１のものと異なる。そのため、図１における出力トランジスタ部３ｅがなくなり、出力トランジスタ部３ｄの長辺長がＬ３に伸びている。
【００５１】
また、センストランジスタ部４の出力トランジスタ部３ｄと隣接する辺の逆側の辺には、他の辺に設けられているトレンチ溝５よりも熱抵抗の大きいトレンチ溝７が設けられている点でも異なる。トレンチ溝７の熱抵抗をトレンチ溝５の熱抵抗より大きくすることにより、センスＭＯＳトランジスタ１０７で発生する熱がこの部分から放熱するのを抑えている。かかる構成によって、出力ＭＯＳトランジスタ１０６とセンスＭＯＳトランジスタ１０７の内部温度の差が増大するのを抑制してセンス比の駆動電流依存性を抑えながら、センストランジスタ部４を、センストランジスタ部４と出力トランジスタ部３を含む全体のトランジスタ部分の角部に配置することができる。その結果、出力ＭＯＳトランジスタ１０６の配線レイアウトの規則性をより向上することができる。
【００５２】
以上説明したように、本実施例によれば、出力トランジスタ部３とセンストランジスタ部４が、出力トランジスタ部３の短手方向の辺と、センストランジスタ部の出力トランジスタ部の短手方向の幅と同じ幅を有する辺とを隣接させて、出力トランジスタ部３の長手方向に並べて配置され、センストランジスタ部４の四辺の断熱部のうち、出力トランジスタ部３に隣接する辺の反対側の辺の断熱部であるトレンチ溝７は他の辺の断熱部（トレンチ溝５）よりも熱抵抗が大きい。センストランジスタ部４の出力トランジスタ部３と隣接する辺の逆側の辺からより多くの熱が放出されてセンストランジスタ部４と出力トランジスタ部３の内部温度に差異が生じるのを抑制することができる。
【実施例３】
【００５３】
実施例１では、図２あるいは図３に示したように外部負荷１０２に正の電流を流す電流駆動回路に用いる半導体装置を例示した。実施例３では、外部負荷に正（ハイサイド）および負（ローサイド）の電流を流す電流駆動回路に用いる半導体装置を例示する。したがって、本実施例の半導体装置には、ハイサイド用の出力ＭＯＳトランジスタおよびセンスＭＯＳトランジスタと、ローサイド用の出力ＭＯＳトランジスタおよびセンスＭＯＳトランジスタがある。
【００５４】
図５は、実施例３の半導体装置の平面図である。本半導体装置は、ローサイド出力ＭＯＳトランジスタ２０７と、ローサイドセンスＭＯＳトランジスタ２０９と、ハイサイド出力ＭＯＳトランジスタ２０８と、ハイサイドセンスＭＯＳトランジスタ２１０とを有している。ローサイドのＭＯＳトランジスタ、つまりローサイド出力ＭＯＳトランジスタ２０７およびローサイドセンスＭＯＳトランジスタ２０９に着目すると、図１に示した実施例１の出力ＭＯＳトランジスタ１０６およびセンスＭＯＳトランジスタ１０７と同様の構成を有している。また、ハイサイドのＭＯＳトランジスタ、つまりハイサイド出力ＭＯＳトランジスタ２０８およびハイサイドセンスＭＯＳトランジスタ２１０に着目すると、やはり、図１に示した実施例１の出力ＭＯＳトランジスタ１０６およびセンスＭＯＳトランジスタ１０７と同様の構成を有している。
【００５５】
ローサイド出力ＭＯＳトランジスタ２０７は、半導体チップにソース、ゲート、およびドレインが形成された複数のローサイド出力トランジスタ部１０ａ、１０ｂ、１０ｃ、１０ｄを有し、外部負荷を駆動する電流を出力する。以下、ローサイド出力トランジスタ部１０ａ、１０ｂ、１０ｃ、１０ｄをローサイド出力トランジスタ部１０と総称する場合がある。
【００５６】
ローサイドセンスＭＯＳトランジスタ２０９は、ローサイド出力ＭＯＳトランジスタ２０７と同様、半導体チップにソース、ゲート、およびドレインが形成されたローサイドセンストランジスタ部１２を有し、ローサイド出力ＭＯＳトランジスタ２０７から出力される電流を検出する。ローサイドセンストランジスタ部１２は、ローサイド出力トランジスタ部１０ａ〜１０ｄの短手方向の幅と同じ幅Ｗを有する。
【００５７】
ハイサイド出力ＭＯＳトランジスタ２０８は、半導体チップにソース、ゲート、およびドレインが形成された複数のハイサイド出力トランジスタ部１１ａ、１１ｂ、１１ｃ、１１ｄを有し、外部負荷を駆動する電流を出力する。以下、ハイサイド出力トランジスタ部１１ａ、１１ｂ、１１ｃ、１１ｄをハイサイド出力トランジスタ部１１と総称する場合がある。
【００５８】
ハイサイドセンスＭＯＳトランジスタ２１０は、ハイサイド出力ＭＯＳトランジスタ２０８と同様、半導体チップにソース、ゲート、およびドレインが形成されたハイサイドセンストランジスタ部１３を有し、ハイサイド出力ＭＯＳトランジスタ２０８から出力される電流を検出する。ハイサイドセンストランジスタ部１３は、ハイサイド出力トランジスタ部１１ａ〜１１ｄの短手方向の幅と同じ幅Ｗを有する。
【００５９】
なお、図中では、ローサイド出力ＭＯＳトランジスタ２０７、ローサイドセンスＭＯＳトランジスタ２０９、ハイサイド出力ＭＯＳトランジスタ２０８およびハイサイドセンスＭＯＳトランジスタ２１０の３電極のうちゲート電極６のみが表示されている。
【００６０】
更に本実施例では、ローサイド出力ＭＯＳトランジスタ２０７を構成する複数のローサイド出力トランジスタ部（第３のトランジスタ群）１０ａ、１０ｂ、１０ｃ、１０ｄと、ハイサイド出力ＭＯＳトランジスタ２０８を構成する複数のハイサイド出力トランジスタ部（第４のトランジスタ群）１１ａ、１１ｂ、１１ｃ、１１ｄと、が互いの間隔に入り込むように交互に配置されている。どちらか一方についてみると、実施例１の間隔ｄと幅Ｗが等しい場合に相当する。本実施例では、ローサイド出力トランジスタ部１０とハイサイド出力トランジスタ部１１と隙間なく配置できるため、出力ＭＯＳトランジスタのチップ領域を効率よく利用することができる。
【００６１】
図６は実施例３の半導体装置を含む電流駆動回路の回路図である。図６を参照すると、ローサイドセンスＭＯＳトランジスタ２０９のドレインとローサイド出力ＭＯＳトランジスタ２０７のドレインが共通接続され、外部負荷２０２の一方の端子に接続されている。外部負荷２０２の他方の端子はＧＮＤ（接地電位）に接続されている。
【００６２】
ローサイドセンスＭＯＳトランジスタ２０９のゲートとローサイド出力ＭＯＳトランジスタ２０７のゲートは共通接続され、制御部１０４のローサイド電流制御端子に接続されている。ローサイド電流制御端子は制御部２０５が外部負荷２０２に流す電流を制御するローサイド制御信号を出力する端子である。ローサイド出力ＭＯＳトランジスタ２０７のソースはＧＮＤに接続されている。一方、ローサイドセンスＭＯＳトランジスタ２０９のソースはローサイド電流検出回路２０３に接続されている。
【００６３】
ローサイド電流検出回路２０３は、ローサイドセンスＭＯＳトランジスタ２０９を流れる電流を検出することにより、間接的にローサイド出力ＭＯＳトランジスタ２０７を流れる電流を検出する回路である。ローサイド出力ＭＯＳトランジスタ２０７の電流値に対するローサイドセンスＭＯＳトランジスタ２０９の電流値でありセンス比を小さい値に設定することにより、電流検出回路２０３でのエネルギー損失を小さくすることができる。後述するハイサイド出力ＭＯＳトランジスタ２０８がオフの状態で、ローサイド出力ＭＯＳトランジスタ２０７を流れる電流が外部負荷２０２を流れる負の電流と略等しい。
【００６４】
ローサイド電流検出回路２０３の内部では、オペアンプ（不図示）を用いてローサイドセンスＭＯＳトランジスタ２０９のソースがローサイド出力ＭＯＳトランジスタ２０７のソースと同電位に維持される。つまり、ローサイドセンスＭＯＳトランジスタ２０９のソースとローサイド出力ＭＯＳトランジスタ２０７のソースとがイマジナリーショート状態となる。ローサイド電流検出回路２０３では、ローサイドセンスＭＯＳトランジスタ２０９を流れる微弱な電流から、制御部２０５に入力するローサイド電流検出信号を生成するために例えばカレントミラー回路（不図示）が用いられる。ローサイド電流検出回路２０３は検出した電流値を示すローサイド電流検出信号を制御部２０５に入力する。制御部２０５では、入力されたローサイド電流検出信号が示す電流値を参照しながら外部負荷２０２に流す負の電流を制御する。なお、制御部２０５は、外部負荷２０２に負の電流を流すとき、後述するハイサイド出力ＭＯＳトランジスタ２０８をオフにする。
【００６５】
ハイサイドセンスＭＯＳトランジスタ２１０のソースとハイサイド出力ＭＯＳトランジスタ２０８のソースが共通接続され、ローサイドセンスＭＯＳトランジスタ２０９のドレインおよびローサイド出力ＭＯＳトランジスタ２０７のドレインが接続されているのと同じ外部負荷２０２の一方の端子に接続されている。
【００６６】
ハイサイドセンスＭＯＳトランジスタ２１０のゲートとハイサイド出力ＭＯＳトランジスタ２０８のゲートは共通接続され、制御部２０５のハイサイド電流制御端子に接続されている。ハイサイド電流制御端子は制御部２０５が外部負荷２０２に流す電流を制御するハイサイド制御信号を出力する端子である。ハイサイド出力ＭＯＳトランジスタ２０８のドレインは電源２０６の正極（電源電位ＶＢ）に接続されている。電源２０６の負極はＧＮＤ（接地電位）に接続されている。一方、ハイサイドセンスＭＯＳトランジスタ２１０のドレインはハイサイド電流検出回路２０４に接続されている。
【００６７】
ハイサイド電流検出回路２０４は、ハイサイドセンスＭＯＳトランジスタ２１０を流れる電流を検出することにより、間接的にハイサイド出力ＭＯＳトランジスタ２０８を流れる電流を検出する回路である。ハイサイド出力ＭＯＳトランジスタ２０８の電流値に対するハイサイドセンスＭＯＳトランジスタ２１０の電流値を示すセンス比を小さい値に設定することにより、ハイサイド電流検出回路２０４でのエネルギー損失を小さくすることができる。ハイサイド出力ＭＯＳトランジスタ２０８を流れる電流が外部負荷２０２を流れる正の電流と略等しい。
【００６８】
ハイサイド電流検出回路２０４の内部では、オペアンプ（不図示）を用いてハイサイドセンスＭＯＳトランジスタ２１０のドレインがハイサイド出力ＭＯＳトランジスタ２０８のドレインと同電位に維持される。つまり、ハイサイドセンスＭＯＳトランジスタ２１０のドレインとハイサイド出力ＭＯＳトランジスタ２０８のドレインとがイマジナリーショート状態となる。ハイサイド電流検出回路２０４では、ハイサイドセンスＭＯＳトランジスタ２１０を流れる微弱な電流から、制御部２０５に入力するハイサイド電流検出信号を生成するために例えばカレントミラー回路（不図示）が用いられる。ハイサイド電流検出回路２０４は検出した電流値を示すハイサイド電流検出信号を制御部２０５に入力する。制御部２０５では、入力された電流検出信号が示す電流値を参照しながら外部負荷２０２に流す正の電流を制御する。なお、制御部２０５は、外部負荷２０２に正の電流を流すとき、上述したローサイド出力ＭＯＳトランジスタ２０７をオフにする。
【００６９】
上述したように、図６に示した実施例３の電流駆動回路では、接地電位ＧＮＤに接続されたローサイド出力ＭＯＳトランジスタ２０７と電源電圧ＶＢに接続されたハイサイド出力ＭＯＳトランジスタ２０８があり、これら両トランジスタが外部負荷２０２に接続される。外部負荷２０２に電流を流す場合はハイサイド出力ＭＯＳトランジスタ２０８をオン状態にし、ローサイド出力ＭＯＳトランジスタ２０７をオフ状態にする。外部負荷２０２から電流を流す場合はローサイド出力ＭＯＳトランジスタ２０７をオン状態にし、ハイサイド出力ＭＯＳトランジスタ２０８をオフ状態にする。両トランジスタが同時にオン状態となることは無い。このため、一方の出力ＭＯＳトランジスタが発熱している状態のとき、もう一方の出力ＭＯＳトランジスタは発熱しない状態にある。
【００７０】
このため、本実施例よれば、ローサイド出力ＭＯＳトランジスタ２０７を構成するローサイド出力トランジスタ部（第３のトランジスタ群）１０ａ、１０ｂ、１０ｃ、１０ｄが略同じ環境におかれるため、それらのトランジスタの内部温度は略等しくなる。また、ローサイド出力トランジスタ部１０ｃ、１０ｄに隣接して配置されたローサイドセンスＭＯＳトランジスタ２０９を構成するローサイドセンストランジスタ部（第５のトランジスタ群）１２のトランジスタの内部温度もローサイド出力トランジスタ部１０のトランジスタの内部温度と略等しくすることができる。
【００７１】
同様に、本実施例によれば、ハイサイド出力ＭＯＳトランジスタ２０８を構成するハイサイド出力トランジスタ部（第４のトランジスタ群）１１ａ、１１ｂ、１１ｃ、１１ｄが略同じ環境に置かれるため、それらのトランジスタの内部温度は略等しくなる。また、ハイサイド出力トランジスタ部１１ａ、１１ｂに隣接して配置されたハイサイドセンスＭＯＳトランジスタ２１０を構成するハイサイドセンストランジスタ部（第６のトランジスタ群）１３のトランジスタの内部温度もハイサイド出力トランジスタ部１１のトランジスタの内部温度と略等しくすることができる。
【００７２】
以上のように、ハイサイド出力ＭＯＳトランジスタ２０８とハイサイドセンスＭＯＳトランジスタ２１０の内部温度を略等しくすることができる。かかる構成によって、センス比の駆動電流依存性を抑えながらも、センスＭＯＳトランジスタ２０９、２１０を出力ＭＯＳトランジスタ２０７、２０８に対して、その短手方向の端部に配置することができるので、出力ＭＯＳトランジスタ２０７、２０８の配線レイアウトの規則性をより向上することができる。
【００７３】
以上説明したように、本実施例によれば、複数の出力トランジスタ部１０（あるいは１１）は、短手方向の幅Ｗ以上の間隔ｄをおいて短手方向に並べて配置される。複数の出力トランジスタ部１０（あるいは１１）が短手方向にチャネルの幅以上の間隔をおいて配置されるので、ＭＯＳトランジスタ同士が相互に及ぼす熱の影響を十分に低減し、出力ＭＯＳトランジスタ２０７（あるいは２０８）、とセンスＭＯＳトランジスタ２０９（あるいは２１０）に温度差が生じるのを抑制することができる。なお、本実施例ではｄ＝Ｗであるが、ｄ＞Ｗであれば熱の影響を更に低減できる。
【００７４】
また、出力トランジスタ部として、電源電位ＶＢと外部負荷２０２の間に配置されるハイサイド出力ＭＯＳトランジスタ２０８を有しトレンチ溝５で囲われた複数のハイサイド出力トランジスタ部１１と、外部負荷２０２と接地電位ＧＮＤの間に配置されるローサイド出力ＭＯＳトランジスタ２０７を有しトレンチ溝５で囲われた複数のローサイド出力トランジスタ部１０とを有している。そして、センストランジスタ部として、ハイサイド出力ＭＯＳトランジスタ２０８の電流を検出するハイサイドセンスＭＯＳトランジスタ２１０を有しハイサイド出力トランジスタ部１１の短手方向の幅と同じ幅を有しハイサイド出力トランジスタ部１１に隣接して配置されているハイサイドセンストランジスタ部１３と、ローサイド出力ＭＯＳトランジスタ２０７の電流を検出するローサイドセンスＭＯＳトランジスタ２０９を有しローサイド出力トランジスタ部１０の短手方向の幅と同じ幅を有しローサイド出力トランジスタ部１０に隣接して配置されているローサイドセンストランジスタ部１２と、を有している。そして、ハイサイド出力トランジスタ部１１とローサイド出力トランジスタ部１０が互いに隣接して交互に配置されている。
【００７５】
したがって、ハイサイド出力トランジスタ部１１とローサイド出力トランジスタ部１０とが交互に配置され、ハイサイド出力トランジスタ部１１とローサイド出力トランジスタ部１０はどちらか一方がオンのとき他方がオフとなるので、高い面積効率を実現するとともに、放熱については一方にとって他方が出力トランジスタ部間に間隔を空けているのと同様に作用し、出力トランジスタ部同士が相互に及ぼす熱の影響を十分に低減することができる。
【実施例４】
【００７６】
実施例３では、ハイサイドとローサイドのそれぞれにおいて、２つの出力トランジスタ部によりセンストランジスタ部を挟むように構成されていたが、本発明がこれに限定されることはない。実施例４では、実施例２の半導体装置のように、ハイサイドとローサイドのそれぞれにおいてセンストランジスタ部は１つの出力トランジスタ部のみと隣接する構成の半導体装置を例示する。
【００７７】
図７は、実施例４の半導体装置の平面図である。実施例４による電流駆動回路の回路図は図６に示した実施例３のものと同様である。
【００７８】
図７は、実施例４の構成を示す。実施例４の半導体装置は、ハイサイドセンスＭＯＳトランジスタ２１０のハイサイドセンストランジスタ部１３がハイサイド出力ＭＯＳトランジスタ２０８の複数のハイサイド出力トランジスタ部１１ａ、１１ｂ、１１ｃ、１１ｄのうち１つのハイサイド出力トランジスタ部１１ａと一辺のみで隣接して配置され、ローサイドセンスＭＯＳトランジスタ２０９のローサイドセンストランジスタ部１２がローサイド出力ＭＯＳトランジスタ２０７の複数のローサイド出力トランジスタ部１０ａ、１０ｂ、１０ｃ、１０ｄのうち１つのローサイド出力トランジスタ部１０ｃと一辺のみで隣接して配置されている点で図４に示した実施例３のものと異なる。実施例４では、実施例３と同様に、ハイサイド出力ＭＯＳトランジスタ２０８の複数のハイサイド出力トランジスタ部１１とローサイド出力ＭＯＳトランジスタ２０７の複数のローサイド出力トランジスタ部１０が互いに間隔に入り込むように交互に配置されている。どちらか一方についてみると、実施例２の間隔ｄと幅Ｗが等しい場合に相当する。本実施例では、ローサイド出力トランジスタ部１０とハイサイド出力トランジスタ部１１と隙間なく配置できるため、出力ＭＯＳトランジスタのチップ領域を効率よく利用することができる。
【００７９】
実施例４のこの点は実施例３と同様であるが、実施例４では、実施例２と同様に、ローサイドセンストランジスタ部１２のローサイド出力トランジスタ部１０ｃと隣接する辺の逆側の辺には、他の辺に設けられているトレンチ溝５よりも熱抵抗の大きいトレンチ溝７が設けられている。同じく、ハイサイドセンストランジスタ部１３のハイサイド出力トランジスタ部１１ａと隣接する辺の逆側の辺には、トレンチ溝５よりも熱抵抗の大きいトレンチ溝７が設けられている。トレンチ溝７の熱抵抗をトレンチ溝５の熱抵抗より大きくすることにより、センスＭＯＳトランジスタ１０７で発生する熱がこの部分から放熱するのを抑えている。かかる構成によって、ローサイド出力ＭＯＳトランジスタ２０７とローサイドセンスＭＯＳトランジスタ２０９の内部温度の差が増大するのを抑制してセンス比の駆動電流依存性を抑えながら、ローサイドセンストランジスタ部１２を、ローサイドセンストランジスタ部１２とローサイド出力トランジスタ部１０を含む全体のトランジスタ部分の角部に配置することができる。その結果、ローサイド出力ＭＯＳトランジスタ２０７の配線レイアウトの規則性をより向上することができる。
また、ハイサイド出力ＭＯＳトランジスタ２０８とハイサイドセンスＭＯＳトランジスタ２１０の内部温度の差が増大するのを抑制してセンス比の駆動電流依存性を抑えながら、ハイサイドセンストランジスタ部１３を、ハイサイドセンストランジスタ部１３とハイサイド出力トランジスタ部１１を含む全体のトランジスタ部分の角部に配置することができる。その結果、ハイサイド出力ＭＯＳトランジスタ２０８の配線レイアウトの規則性をより向上することができる。
【００８０】
なお、実施例４では、ハイサイドおよびローサイドのいずれのセンストランジスタ部も全体のトランジスタ部分の角部に配置したが、いずれか一方のみのかかる構成を採用し、他方には実施例３と同様の構成を採用してもよい。
【００８１】
以上説明した各実施例は本発明を説明するための例示であり、本発明の範囲を限定するものではない。当業者は、本発明の範囲を逸脱することなしに、他の様々な態様で本発明を実施することができる。
【符号の説明】
【００８２】
３…出力トランジスタ部、４…センストランジスタ部、５…トレンチ溝、６…ゲート電極、７…トレンチ溝、１０…ローサイド出力トランジスタ部、１１…ハイサイド出力トランジスタ部、１２…ローサイドセンストランジスタ部、１３…ハイサイドセンストランジスタ部、１０３…電流検出回路、１０４…制御部、１０５…電源、１０６…出力ＭＯＳトランジスタ、１０７…センスＭＯＳトランジスタ、２０２…外部負荷、２０３…ローサイド電流検出回路、２０４…ハイサイド電流検出回路、２０５…制御部、２０６…電源、２０７…ローサイド出力ＭＯＳトランジスタ、２０８…ハイサイド出力ＭＯＳトランジスタ、２０９…ローサイドセンスＭＯＳトランジスタ、２１０…ハイサイドセンスＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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