(57)【要約】【課題】負電圧を生成する回路の回路規模を縮小する。【解決手段】波形成形回路１０−１は、一方の端子に正のパルス電圧が印加される容量素子１１ａと抵抗素子１１ｂの他方の端子と出力端子との間に、その他方の端子から出力端子の方向に流れる電流を遮断する整流回路１４と、一方の端子が基準電位となる容量素子１２ａと抵抗素子１２ｂの他方の端子と、容量素子１１ａと抵抗素子１１ｂの上記他方の端子との間に、ツェナー電圧以上の電圧の印加時に、容量素子１２ａと抵抗素子１２ｂの上記他方の端子から容量素子１１ａと抵抗素子１１ｂの上記他方の端子の方向に流れる電流を遮断するツェナーダイオード１３と、容量素子１２ａと抵抗素子１２ｂの上記他方の端子に一端が接続され、他端が基準電位となり、容量素子１２ａと抵抗素子１２ｂの上記他方の端子から、前記基準電位の方向に流れる電流を遮断する整流回路１５を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加される第１の並列回路と、
前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子と、出力端子との間に設けられ、前記第３の端子及び前記第４の端子から前記出力端子の方向に流れる電流を遮断する第１の整流回路と、
並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子が基準電位となる第２の並列回路と、
前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子と、前記第３の端子及び前記第４の端子との間に設けられ、ツェナー電圧以上の電圧の印加時に、前記第７の端子及び前記第８の端子から前記第３の端子及び前記第４の端子の方向に流れる電流を遮断するツェナーダイオードと、
前記第７の端子及び前記第８の端子に一端が接続され、他端が前記基準電位となり、前記第７の端子及び前記第８の端子から、前記基準電位の方向に流れる電流を遮断する第２の整流回路と、
を有する波形成形回路。
【請求項２】
前記第１の整流回路に並列に接続され、前記出力端子から、前記第３の端子及び前記第４の端子の方向に流れる電流を遮断する第３の整流回路を、さらに有する請求項１記載の波形成形回路。
【請求項３】
並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加される第１の並列回路と、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子と、出力端子との間に設けられ、前記第３の端子及び前記第４の端子から前記出力端子の方向に流れる電流を遮断する第１の整流回路と、並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子が基準電位となる第２の並列回路と、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子と、前記第３の端子及び前記第４の端子との間に設けられ、ツェナー電圧以上の電圧の印加時に、前記第７の端子及び前記第８の端子から前記第３の端子及び前記第４の端子の方向に流れる電流を遮断するツェナーダイオードと、前記第７の端子及び前記第８の端子に一端が接続され、他端が前記基準電位となり、前記第７の端子及び前記第８の端子から、前記基準電位の方向に流れる電流を遮断する第２の整流回路と、を備えた波形成形回路と、
前記出力端子に電気的に接続される電界効果トランジスタと、
を有する半導体装置。
【請求項４】
スイッチング動作によりパルス状の交流信号を出力する電界効果トランジスタと、
前記電界効果トランジスタの前記スイッチング動作を制御する制御信号を出力する制御回路と、
前記制御信号を増幅する増幅器と、
並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧である増幅後の前記制御信号が印加される第１の並列回路と、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子と、前記電界効果トランジスタのゲート端子に電気的に接続される出力端子との間に設けられ、前記第３の端子及び前記第４の端子から前記出力端子の方向に流れる電流を遮断する第１の整流回路と、並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子が基準電位となる第２の並列回路と、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子と、前記第３の端子及び前記第４の端子との間に設けられ、ツェナー電圧以上の電圧の印加時に、前記第７の端子及び前記第８の端子から前記第３の端子及び前記第４の端子の方向に流れる電流を遮断するツェナーダイオードと、前記第７の端子及び前記第８の端子に一端が接続され、他端が前記基準電位となり、前記第７の端子及び前記第８の端子から、前記基準電位の方向に流れる電流を遮断する第２の整流回路と、前記第１の整流回路に並列に接続され、前記出力端子から、前記第３の端子及び前記第４の端子の方向に流れる電流を遮断する第３の整流回路とを備えた波形成形回路と、
を有するスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形成形回路、半導体装置及びスイッチング電源装置に関する。
【背景技術】
【０００２】
ＡＣ（Alternating Current）／ＤＣ（Direct Current）コンバータまたは、ＤＣ／ＤＣコンバータとして用いられるスイッチング電源装置や、増幅器などの半導体装置には、ＦＥＴ（Field effect transistor）が用いられる。ＦＥＴには、たとえば、Ｓｉ（シリコン）−ＭＯＳ（metal-oxide-semiconductor）ＦＥＴが広く使用されている。近年では、ＦＥＴのオンオフを制御する制御回路として専用の制御ＩＣ（Integrated Circuit）が用いられることが多い。Ｓｉ−ＭＯＳＦＥＴのゲートドライブ電圧は７Ｖから２０Ｖであるため、制御ＩＣもその範囲でのゲート電圧を出力するものが多い。
【０００３】
一方、近年では、ＨＥＭＴ（High Electron Mobility Transistor）と呼ばれる高電子移動度トランジスタが開発されている。ＨＥＭＴの代表的なものに、オン抵抗の小さい窒化ガリウム（ＧａＮ）の化合物半導体を用いたＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）がある。
【０００４】
なお、ＧａＮをスイッチング素子に用いたスイッチング電源装置において、正側の過電圧を抑制する技術が提案されている（たとえば、特許文献１参照）。また、単一極性の電源で駆動回路を動作させる技術が提案されている（たとえば、特許文献２参照）。
【０００５】
ところで、増幅器に利用できるＧａＮ−ＨＥＭＴはノーマリーオン型であり、その多くはショットキィゲートを採用しているため、ゲート電圧は負性であり、その範囲はたとえば、−８Ｖから０Ｖである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第６１６０７６２号明細書
【特許文献２】特開平１０−２３２３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｓｉ−ＭＯＳＦＥＴの使用を前提としている制御ＩＣでは、上記のような特性を有するノーマリーオン型のＧａＮ−ＨＥＭＴなど、負の電圧が用いられるＦＥＴを駆動させることは困難である。負の電圧を生成するために、負電源の追加を行うことが考えられるが、回路規模が増大してしまう。
【０００８】
１つの側面では、本発明は、負電圧を生成する回路の回路規模を縮小可能な波形成形回路、半導体装置及びスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
１つの実施態様では、並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加される第１の並列回路と、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子と、出力端子との間に設けられ、前記第３の端子及び前記第４の端子から前記出力端子の方向に流れる電流を遮断する第１の整流回路と、並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子が基準電位となる第２の並列回路と、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子と、前記第３の端子及び前記第４の端子との間に設けられ、ツェナー電圧以上の電圧の印加時に、前記第７の端子及び前記第８の端子から前記第３の端子及び前記第４の端子の方向に流れる電流を遮断するツェナーダイオードと、前記第７の端子及び前記第８の端子に一端が接続され、他端が前記基準電位となり、前記第７の端子及び前記第８の端子から、前記基準電位の方向に流れる電流を遮断する第２の整流回路と、を有する波形成形回路が提供される。
【００１０】
また、１つの実施態様では、半導体装置が提供される。
さらに、１つの実施態様では、スイッチング電源装置が提供される。
【発明の効果】
【００１１】
１つの側面では、負電圧を生成する回路の回路規模を縮小できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態の波形成形回路の一例を示す図である。
【図２】スイッチング電源装置の制御ＩＣ、電圧変換回路及びＧａＮ−ＨＥＭＴの接続形態の一例を示す図である。
【図３】電圧変換回路の一例を示す図である（抵抗分割方式）。
【図４】電圧変換回路の一例を示す図である（波形成形方式）。
【図５】電圧変換回路の一例を示す図である（専用ドライバ）。
【図６】波形成形回路の等価回路の一例を示す図である。
【図７】波形成形回路の等価回路の一例を示す図である。
【図８】シミュレーションに用いる波形成形回路の各素子の値の一例を示す図である。
【図９】ダイオード及びツェナーダイオードの特性の一例を示す図である。
【図１０】シミュレーション結果の一例を示す図である。
【図１１】差動増幅装置の一例を示す図である。
【図１２】第２の実施の形態の波形成形回路の一例を示す図である。
【図１３】半導体装置の一例を説明する図である。
【図１４】シミュレーション結果の一例を示す図である。
【図１５】スイッチング電源装置の一例を示す図である。
【図１６】ＰＦＣ装置の一例を示す図である。
【図１７】正負パルス生成装置の一例を示す図である。
【図１８】正弦波生成装置の一例を示す図である。
【図１９】正弦波生成装置の応用例を示す図である。
【図２０】正弦波生成装置の入力／出力波形の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の波形成形回路の一例を示す図である。波形成形回路１０−１は、並列回路１１、並列回路１２、ツェナーダイオード１３、整流回路１４、１５を有する。
【００１４】
並列回路１１は、並列に接続されたキャパシタ１１ａと、抵抗素子１１ｂとを有し、並列回路１２は、並列に接続されたキャパシタ１２ａと、抵抗素子１２ｂとを有する。キャパシタ１１ａと抵抗素子１１ｂの一方の端子は、波形成形回路１０−１の入力端子に接続される。
【００１５】
整流回路１４は、キャパシタ１１ａと抵抗素子１１ｂの他方の端子と出力端子との間に設けられ、その他方の端子から出力端子の方向に流れる電流を遮断する。図１の例では、整流回路１４は、ダイオード１４ａを有する。ダイオード１４ａのアノードは出力端子に接続され、カソードは、並列回路１１に接続される。
【００１６】
また、ツェナーダイオード１３は、キャパシタ１１ａと抵抗素子１１ｂの他方の端子と、キャパシタ１２ａと抵抗素子１２ｂの一方の端子の間に設けられている。ツェナーダイオード１３は、ツェナー電圧以上の電圧の印加時に、キャパシタ１２ａと抵抗素子１２ｂの一方の端子から、キャパシタ１１ａと抵抗素子１１ｂの他方の端子の方向に流れる電流を遮断する。図１の例では、ツェナーダイオード１３のアノードは、並列回路１１に接続され、カソードは並列回路１２に接続される。
【００１７】
キャパシタ１２ａと抵抗素子１２ｂの他方の端子は、基準電位である要素（以下、ＧＮＤという）に接続される。
整流回路１５の一端は、キャパシタ１２ａと抵抗素子１２ｂの一方の端子に接続され、他端はＧＮＤに接続される。整流回路１５は、キャパシタ１２ａと抵抗素子１２ｂの一方の端子から、ＧＮＤの方向に流れる電流を遮断する。図１の例では、整流回路１５は、ダイオード１５ａを有する。ダイオード１５ａのアノードはＧＮＤに接続され、カソードは、並列回路１１に接続される。なお、ダイオード１５ａは、ツェナーダイオードであってもよい。
【００１８】
このような波形成形回路１０−１では、負電源（外部電源）がなくても、入力端子に正のパルス電圧が印加されたときに、出力端子から負電圧が得られる。その理由を説明する前に、以下に、第１の実施の形態の波形成形回路１０−１に対する比較例として、負電圧を生成する電圧変換回路の例を示す。
【００１９】
（比較例）
図２は、スイッチング電源装置の制御ＩＣ、電圧変換回路及びＧａＮ−ＨＥＭＴの接続形態の一例を示す図である。電圧変換回路２０は、スイッチング電源装置の制御ＩＣ２ａと、スイッチング素子であるＧａＮ−ＨＥＭＴ２ｂとの間に位置する。
【００２０】
電圧変換回路２０は、制御ＩＣ２ａから出力された制御電圧を所定の電圧に変換し、変換後の電圧をゲート電圧としてＧａＮ−ＨＥＭＴ２ｂのゲート端子に印加する。
制御ＩＣ２ａから出力される制御電圧がたとえば、０Ｖから最大２０Ｖの場合、電圧変換回路２０は、−５Ｖから＋５Ｖの範囲のゲート電圧を生成する。このように、電圧変換回路２０は、負電圧を生成するので、電圧変換回路２０には負電源２ｃが接続されている。
【００２１】
図３は、電圧変換回路の一例を示す図である。電圧変換回路２０ａは、図２に示した電圧変換回路２０を抵抗分割方式の回路とした場合である。電圧変換回路２０ａは、抵抗素子２１ｂ、２２ｂを含む。抵抗素子２１ｂの一端には入力電圧Ｖｉｎが印加される。抵抗素子２１ｂの他端には、抵抗素子２２ｂの一端が接続され、抵抗素子２２ｂの他端は負電源２ｃに接続される。また、抵抗素子２１ｂ、２２ｂの接続点を通じて電圧Ｖｏｕｔが出力される。
【００２２】
電圧変換回路２０ａには、正のパルス電圧である入力電圧Ｖｉｎが印加され、電圧変換回路２０ａは、電圧Ｖｉｎを抵抗分割によって所定の電圧Ｖｏｕｔに変換して出力する。この場合、負電圧の電圧Ｖｏｕｔを出力するためには、負電源２ｃが追加されることでパルス電圧を負側にレベルシフトすることになる。
【００２３】
図４は、電圧変換回路の一例を示す図である。電圧変換回路２０ｂは、図２に示した電圧変換回路２０を波形成形方式の回路とした場合である。電圧変換回路２０ｂは、並列回路２１、２２を有する。並列回路２１は、キャパシタ２１ａと、抵抗素子２１ｂを含み、並列回路２２は、キャパシタ２２ａと、抵抗素子２２ｂを含む。
【００２４】
抵抗素子２１ｂの一端は、キャパシタ２１ａの一端に接続され、入力電圧Ｖｉｎが印加される。抵抗素子２１ｂの他端は、キャパシタ２１ａの他端、抵抗素子２２ｂの一端及びキャパシタ２２ａの一端に接続される。抵抗素子２２ｂの他端は、キャパシタ２２ａの他端と負電源２ｃに接続される。また、並列回路２１、２２の接続点を通じて電圧Ｖｏｕｔが出力される。
【００２５】
電圧変換回路２０ｂには、正のパルス電圧である入力電圧Ｖｉｎが印加され、電圧変換回路２０ｂは、入力電圧Ｖｉｎを波形成形によって所定の電圧Ｖｏｕｔに変換して出力する。この場合、負電圧の電圧Ｖｏｕｔを出力するためには、負電源２ｃが追加されることでパルス電圧を負側にレベルシフトすることになる。
【００２６】
図５は、電圧変換回路の一例を示す図である。電圧変換回路２０ｃは、図２に示した電圧変換回路２０に専用ドライバを使用した場合である。電圧変換回路２０ｃは、専用ドライバとして減衰器２３及び増幅器２４を含む。増幅器２４には、外部電源電圧（＋ＶＣＣ、−ＶＣＣ）が印加される。また、専用ドライバを用いる電圧変換回路２０ｃでは、入力電圧には制限があるため、減衰器２３によって入力電圧Ｖｉｎのレベルを一定レベルまで減衰させている。増幅器２４は、減衰器２３から出力される電圧を所定レベルまで増幅して出力する。
【００２７】
電圧変換回路２０ｃは、専用ドライバによって、正のパルス電圧である入力電圧Ｖｉｎを所定の電圧Ｖｏｕｔに変換して出力する。しかし、負電圧の電圧Ｖｏｕｔを出力するためには、負電源２ｃが追加されることでパルス電圧を負側にレベルシフトすることになる。
【００２８】
上述したように、電圧変換回路２０ａ（図３の抵抗分割方式）、電圧変換回路２０ｂ（図４の波形成形方式）及び電圧変換回路２０ｃ（図５の専用ドライバ）はいずれも負電圧を生成するためには負電源２ｃを要する。このため、回路規模が増大してしまう。
【００２９】
これに対して、第１の実施の形態の波形成形回路１０−１は、負電源を用いずに、負電圧を生成できる。以下、その理由を説明する。
図６、図７は、波形成形回路の等価回路の一例を示す図である。
【００３０】
図６において、正のパルス信号である入力電圧Ｖｉｎが正の電圧Ｖ０であるとき、図６中のノードＭの電位ＶＭは、パルス信号のオン時間（パルス幅）が各ＣＲ時定数に比べて十分小さい時間のとき、以下の式（１）で表せる。
【００３１】
ＶＭ＝Ｃ１／（Ｃ１＋Ｃ２）Ｖ０          （１）
なお、Ｃ１は、キャパシタ１１ａの容量、Ｃ２は、キャパシタ１２ａの容量である。
また、このときＶＭ＞Ｖｏｕｔであるため、ダイオード１４ａは絶縁状態と同等であるため、ノードＭと出力端子は切り離されていると考えてよい。一方、電位ＶＭがツェナーダイオード１３のオン（フォワード）電圧より大きければ、ツェナーダイオード１３は導通状態としてよい。図６において、電圧ＶｆＤＺは、ツェナーダイオード１３のオン電圧である。
【００３２】
また、図６に示すように、キャパシタ１１ａにおいて、電圧Ｖ０が印加される端子ａ１側に正電荷が誘起され、端子ａ２側に負電荷が誘起され、キャパシタ１２ａのＧＮＤに接続される端子ｂ２側に負電荷が誘起され、端子ｂ１側に正電荷が誘起される。このとき、キャパシタ１１ａの両端電圧ＶＣ１と、キャパシタ１２ａの両端電圧ＶＣ２は、以下の式（２ａ）、（２ｂ）で表せる。
【００３３】
ＶＣ１＝Ｑ１／Ｃ１          （２ａ）
ＶＣ２＝Ｑ１／Ｃ２          （２ｂ）
なお、Ｑ１はキャパシタ１１ａ、１２ａの蓄電荷量である。なお、ダイオード１５ａがツェナーダイオードである場合、そのツェナーダイオードは、電圧ＶＣ２がツェナー電圧を越えないように作用する。
【００３４】
次に、図７に示すように、入力電圧Ｖｉｎが０Ｖになると、キャパシタ１１ａの端子ａ１側が０Ｖになるため、ノードＭの電位ＶＭは負となる。ノードＭの電位ＶＭがツェナーダイオード１３のツェナー電圧ＢＶ（負の電圧）以上であれば、ツェナーダイオード１３は絶縁状態となり、キャパシタ１１ａにはＱ１の電荷が蓄積された状態となる。
【００３５】
ただし、キャパシタ１２ａには並列に抵抗素子１２ｂが接続されているため、キャパシタ１２ａの容量Ｃ２と、抵抗素子１２ｂの抵抗値Ｒ２とのＣ２Ｒ２の時定数で電荷は減少していく。
【００３６】
ノードＭの電位ＶＭがツェナー電圧ＢＶ以下になれば、ツェナー電圧ＢＶが直列に印加され、ノードＭの電位ＶＭはツェナー電圧ＢＶとキャパシタ１２ａの両端の電圧との和となる。一方、ノードＭの電位ＶＭが負であるため、ダイオード１４ａは導通状態となる。すると、キャパシタ１１ａに蓄積していた負電荷−Ｑ１によってキャパシタ１６（負荷容量）に正電荷＋Ｑ１が誘起され、出力端子はノードＭの電位ＶＭ（負電位）と等しくなる。
【００３７】
ここで、ダイオード１４ａのフォワード電圧をＶｆとすると、波形成形回路１０−１の出力電圧Ｖｏｕｔは、以下の式（３）で表せる。
Ｖｏｕｔ＝ＢＶ＋Ｖｆ＋ＶＣ２          （３）
ただし、入力端子に入力されるパルス電圧が正の値から０Ｖに切り替る直前に｜ＶＣ１｜が｜ＢＶ＋ＶＣ２｜より高い場合に上記の式（３）が成り立つ。
【００３８】
以上のように、第１の実施の形態の波形成形回路１０−１は、入力端子に正のパルス電圧が印加されたときに、出力端子から負電圧を出力することができる。このため、負電源（外部電源）の追加が不要になり、回路規模を縮小できる。
【００３９】
（シミュレーション例）
図８は、シミュレーションに用いる波形成形回路の各素子の値の一例を示す図である。波形成形回路１０−１の入力端子には、１０Ｖ〜１４００Ｖの正のパルス電圧を出力するパルス発振源１ａが接続される。波形成形回路１０−１の出力端子には、負荷容量としてキャパシタ１６が接続され、キャパシタ１６の他端はＧＮＤに接続される。その他の接続関係は図１と同じである。
【００４０】
各回路素子の値の一例として、キャパシタ１１ａの容量Ｃ１を１ｎＦ、抵抗素子１１ｂの抵抗値Ｒ１を４００ｋΩとし、キャパシタ１２ａの容量Ｃ２を１００ｎＦ、抵抗素子１２ｂの抵抗値Ｒ２を４ｋΩとする。キャパシタ１６の容量Ｃ０を１ｎＦとする。
【００４１】
また、ツェナーダイオード１３のフォワード電圧Ｖｆが０．５Ｖ、ツェナー電圧ＢＶが−３．５Ｖであるとする。また、ダイオード１５ａとしてツェナーダイオードが用いられ、そのフォワード電圧Ｖｆが０．５Ｖ、ツェナー電圧ＢＶが−０．５Ｖであるとする。ダイオード１４ａのフォワード電圧Ｖｆが０．５Ｖであるとする。
【００４２】
図９は、ダイオード及びツェナーダイオードの特性の一例を示す図である。グラフｇ１１は、ダイオード１４ａの特性を示しており、縦軸は電流（ｍＡ）、横軸は電圧（Ｖ）である。グラフｇ１２は、ツェナーダイオード１３の特性を示しており、縦軸は電流（ｍＡ）、横軸は電圧（Ｖ）である。
【００４３】
グラフｇ１１において、ダイオード１４ａのフォワード電圧が０．５Ｖに達するとダイオード１４ａの順方向に電流が流れる。また、グラフｇ１２において、ツェナーダイオード１３のフォワード電圧が０．５Ｖに達するとツェナーダイオード１３の順方向に電流が流れ、ツェナー電圧が−３．５Ｖに達すると、ツェナーダイオード１３の逆方向に電流が流れる。
【００４４】
図１０は、シミュレーション結果の一例を示す図である。
波形グラフｇ１ａは、入力電圧Ｖｉｎの波形であり、横軸は時間（μｓ）、縦軸は入力Ｖｉｎの電圧（ＫＶ）である。波形グラフｇ１ｂは、出力電圧Ｖｏｕｔの波形であり、横軸は時間（μｓ）、縦軸は出力電圧Ｖｏｕｔの電圧（Ｖ）である。
【００４５】
正側ピーク値が１．４ＫＶの入力電圧Ｖｉｎが波形成形回路１０−１に入力された場合、出力電圧Ｖｏｕｔの波形は、−３．０Ｖ近傍になっている。また、正側ピーク値が０．４ＫＶのパルス状の入力電圧Ｖｉｎが波形成形回路１０−１に入力された場合、出力電圧Ｖｏｕｔの波形は、−３．０Ｖ近傍になっている。このように、正のパルス電圧のピーク値の変化に対して、出力電圧Ｖｏｕｔは一定の負電圧になっており、負電源を用いずに、入力変動に追随しない安定した負電圧を生成できることが分かる。
【００４６】
このような波形成形回路１０−１は、たとえば、以下のような差動増幅装置に適用できる。
図１１は、差動増幅装置の一例を示す図である。上述の波形成形回路１０−１が適用された半導体装置の一例として差動増幅装置３０が示されている。差動増幅装置３０は、抵抗素子３１ａ、３１ｂ、トランジスタ３２ａ、３２ｂ、３３及び波形成形回路１０−１を有する。トランジスタ３２ａ、３２ｂ、３３は、ｎチャネル型ＭＯＳＦＥＴである。
【００４７】
各回路素子の接続関係において、抵抗素子３１ａ及び抵抗素子３１ｂの一端は、電源ＶＣＣの正側端子に接続される。抵抗素子３１ａの他端は、電圧Ｖｏｕｔ１が出力される出力端子と、トランジスタ３２ａのドレイン端子に接続される。抵抗素子３１ｂの他端は、電圧Ｖｏｕｔ２が出力される出力端子と、トランジスタ３２ｂのドレイン端子に接続される。
【００４８】
トランジスタ３２ａ、３２ｂのソース端子は、トランジスタ３３のドレイン端子に接続される。トランジスタ３３のソース端子には、波形成形回路１０−１の出力端子が電気的に接続される。波形成形回路１０−１の出力端子は、トランジスタ３３のソース端子に直接接続されていなくてもよく、たとえば、抵抗などを介して接続されていてもよい。
【００４９】
トランジスタ３２ａのゲート端子には、電圧Ｖｉｎ１が入力される入力端子が接続され、トランジスタ３２ｂのゲート端子には、電圧Ｖｉｎ２が入力される入力端子が接続される。また、トランジスタ３３のゲート端子には、図示しない制御回路から出力される制御電圧が入力される。
【００５０】
このような差動増幅装置３０に波形成形回路１０−１を適用することで、トランジスタ３３のソース端子に安定した負電圧を供給できる。
（第２の実施の形態）
図１２は、第２の実施の形態の波形成形回路の一例を示す図である。図１２において、図１に示した第１の実施の形態の波形成形回路１０−１と同じ要素については同一符号が付されている。波形成形回路１０−２は、整流回路１４−１、１４−２を有する。
【００５１】
整流回路１４−１は、第１の実施の形態の波形成形回路１０−１の整流回路１４と同様の機能を有する。すなわち、整流回路１４−１は、並列回路１１側から、出力端子の方向に流れる電流を遮断する。一方、整流回路１４−１に並列に接続された整流回路１４−２は、整流回路１４−１とは反対に、出力端子から、並列回路１１側に流れる電流を遮断する。図１２の例では、整流回路１４−１は直列に接続されたダイオード１４ａ１、１４ａ２を有し、整流回路１４−２は直列に接続されたダイオード１４ａ３、１４ａ４を有する。なお、整流回路１４−１、１４−２は、それぞれ１つのダイオードであってもよいし、３つ以上のダイオードが直列に接続された回路であってもよい。
【００５２】
このような波形成形回路１０−２では、負電源がなくても、入力端子に正のパルス電圧が印加されたときに、出力端子から負のパルス電圧が得られる。以下、波形成形回路１０−２が出力する負のパルス電圧により駆動されるＦＥＴを含む半導体装置を例にして、波形成形回路１０−２の動作例及び、負のパルス電圧が得られる理由を説明する。
【００５３】
図１３は、半導体装置の一例を示す図である。
半導体装置４０は、トランジスタ４１、抵抗素子４２及び波形成形回路１０−２を有する。トランジスタ４１は、ｎチャネル型ＭＯＳＦＥＴであり、たとえば、ノーマリーオン型のＧａＮ−ＨＥＭＴである。
【００５４】
抵抗素子４２の一端には電源ＶＣＣが印加され、抵抗素子４２の他端は、トランジスタ４１のドレイン端子に接続される。トランジスタ４１のソース端子は、ＧＮＤに接続され、トランジスタ４１のゲート端子は、波形成形回路１０−２の出力端子に電気的に接続される。なお、波形成形回路１０−２の出力端子は、ゲート端子に直接接続されていなくてもよく、たとえば、抵抗などを介して接続されていてもよい。以下に示す各適用例においても同様である。
【００５５】
図１３には、波形成形回路１０−２の回路素子のパラメータの一例が示されている。
波形成形回路１０−２の一方の入力端子には、０Ｖ〜２０Ｖの正のパルス電圧を出力するパルス発振源１ｂの一端が接続され、パルス発振源１ｂの他端は、波形成形回路１０−２の他方の入力端子と、ＧＮＤに接続されている。また、トランジスタ４１のゲート端子は、ダイオード１４ａ２のアノードと、ダイオード１４ａ３のカソードに接続されている。
【００５６】
各回路素子の具体的な値として、キャパシタ１１ａの容量Ｃ１を４ｎＦ、抵抗素子１１ｂの抵抗値Ｒ１を４００ｋΩとし、キャパシタ１２ａの容量Ｃ２を１００ｎＦ、抵抗素子１２ｂの抵抗値Ｒ２を４ｋΩとする。また、ツェナーダイオード１３のフォワード電圧Ｖｆが０．５Ｖ、ツェナー電圧ＢＶが−８．２Ｖであるとする。ツェナーダイオード１３のフォワード電圧Ｖｆが０．５Ｖ、ツェナー電圧ＢＶが−０．５Ｖであるとする。さらに、ダイオード１４ａ１、１４ａ２、１４ａ３、１４ａ４のフォワード電圧Ｖｆが０．５Ｖであるとする。
【００５７】
ここで、ノードＭの電位について、パルス電圧が正の値（２０Ｖ）のとき、ノードＭの電位ＶＭはツェナーダイオード１３のフォワード電圧Ｖｆと、キャパシタ１２ａの両端電圧ＶＣ２とによって決まり、式（４）となる。
【００５８】
ＶＭ＝Ｖｆ＋ＶＣ２          （４）
電位ＶＭと出力電圧Ｖｏｕｔの電位差が、ダイオード１４ａ３とダイオード１４ａ４のフォワード電圧Ｖｆの和（ここでは１Ｖ）を越えると、ダイオード１４ａ３、１４ａ４はオン状態になり、出力電圧Ｖｏｕｔは、ＶＭ−２Ｖｆとなる。なお、ＶＭ＝１Ｖ、２Ｖｆ＝１Ｖなので、Ｖｏｕｔ＝０Ｖになる。
【００５９】
パルス電圧が０Ｖのとき、ノードＭの電位ＶＭは、｜ＶＣ１｜＞｜ＢＶ＋ＶＣ２｜のときに式（５）となる。
ＶＭ＝ＢＶ＋ＶＣ２          （５）
ＶＭ＜Ｖｏｕｔであり、Ｖｏｕｔ−ＶＭ＞２Ｖｆであれば、ダイオード１４ａ１、１４ａ２はオン状態となり電圧Ｖｏｕｔは、ＶＭ＋２Ｖｆになる。なお、ＶＭ＝−８．２Ｖ＋０．５Ｖ、２Ｖｆ＝１Ｖなので、Ｖｏｕｔ＝−６．７Ｖになる。
【００６０】
なお、上記ダイオードは理想的なダイオードを仮定した場合であり、実際には各ダイオード、ツェナーダイオードに流れる電流によってオン電圧が決定するため、上記の−６．７Ｖという数値はおおよその値であって、実際にはその前後の値となる。このような動作によって、出力電圧Ｖｏｕｔは０Ｖと−６．７Ｖの範囲のパルス電圧になる。
【００６１】
図１４は、シミュレーション結果の一例を示す図である。図１４には、図１３に示した回路素子の値でシミュレーションを実施したときのシミュレーション結果が示されている。
【００６２】
波形グラフｇ２ａは、入力電圧Ｖｉｎの波形であり、横軸は時間（μｓ）、縦軸は入力Ｖｉｎの電圧（Ｖ）である。波形グラフｇ２ｂは、出力電圧Ｖｏｕｔの波形であり、横軸は時間（μｓ）、縦軸は出力電圧Ｖｏｕｔの電圧（Ｖ）である。
【００６３】
正側ピーク値が２０Ｖのパルス電圧である入力電圧Ｖｉｎを波形成形回路１０−２に入力した場合、出力電圧Ｖｏｕｔの波形は、−７．０Ｖ近傍から０．０Ｖの範囲のパルス波形になっている。
【００６４】
このように、第２の実施の形態の波形成形回路１０−２は、整流回路１４−２をさらに有することで、負のパルス電圧を出力することが可能となる。
（スイッチ電源装置への適用例）
図１５は、スイッチング電源装置の一例を示す図である。上述の波形成形回路１０−２が適用された半導体装置の一例としてスイッチング電源装置５０が示されている。
【００６５】
スイッチング電源装置５０の１次側回路部には、コモンモードフィルタ５１ｂ、ダイオードブリッジ５１ｃ、キャパシタ５２、１次側制御ＩＣ５３、増幅器５４ａ、波形成形回路５４、トランジスタ５５及び抵抗素子５６が含まれる。
【００６６】
また、スイッチング電源装置５０は、１次側回路部と２次側回路部とを電気的に絶縁するとともに磁気的に結合するトランス５７を有する。
２次側回路部には、キャパシタ６１、６２ｃ、抵抗素子６２ｂ、６２ｄ、ダイオード６２ａ、６２ｅ、トランジスタ６３、増幅器６４ａ、波形成形回路６４及び２次側制御ＩＣ６５が含まれる。さらに、スイッチング電源装置５０は、バイアス安定化回路６６及びフォトカプラ６７を有する。なお、トランジスタ５５、６３は、ｎチャネル型ＭＯＳＦＥＴであり、たとえば、ノーマリーオン型のＧａＮ−ＨＥＭＴである。
【００６７】
コモンモードフィルタ５１ｂは、交流電源５１ａに接続して交流電圧から高調波ノイズのフィルタリングを行う。ダイオードブリッジ５１ｃは、ノイズ除去後の交流電圧を整流して整流信号を出力する。キャパシタ５２は、ダイオードブリッジ５１ｃが出力する整流信号を平滑化する。
【００６８】
１次側制御ＩＣ５３は、電源電圧が動作可能な電圧に達すると、トランジスタ５５のスイッチング動作を制御するための制御電圧（制御信号）を出力する。また、１次側制御ＩＣ５３は、少なくともＶＣＣ端子、ＧＡＴＥ端子、ＩＦＢ端子、ＦＢ端子及びＧＮＤ端子を有する。
【００６９】
ＶＣＣ端子は、１次側制御ＩＣ５３に電源電圧が供給される端子である。ＶＣＣ端子は、キャパシタ５２の一端、ダイオードブリッジ５１ｃの出力端子及びトランス５７の１次巻き線５７ａの一端が接続される。キャパシタ５２の他端はＧＮＤに接続される。
【００７０】
ＧＡＴＥ端子は、トランジスタ５５をスイッチングするための制御電圧を出力する端子である。ＧＡＴＥ端子は、増幅器５４ａの入力端子に接続される。
ＩＦＢ端子は、トランジスタ５５のドレイン端子からソース端子へ流れる電流をフィードバック検出するための端子である。ＩＦＢ端子は、トランジスタ５５のソース端子及び抵抗素子５６の一端に接続される。抵抗素子５６の他端はＧＮＤに接続される。なお、１次側制御ＩＣ５３は、ＩＦＢ端子に入力される電流が異常値であるときには、たとえば、ＧＡＴＥ端子から出力される制御電圧を所定レベルにして、トランジスタ５５のスイッチング動作を停止させる。
【００７１】
ＦＢ端子は、フォトカプラ６７から出力されるフィードバック電圧を受信する端子である。１次側制御ＩＣ５３は、フィードバック電圧に基づいて、装置の出力電圧が一定に保たれるように、デューティ比を適切な値に調整する。ＧＮＤ端子は、ＧＮＤに接続される。
【００７２】
増幅器５４ａは、１次側制御ＩＣ５３から出力された制御電圧を増幅して出力する。波形成形回路５４は、増幅後の制御電圧を受信すると、制御電圧をトランジスタ５５の所望の動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路５４には、たとえば、上述の波形成形回路１０−２が用いられる。
【００７３】
トランジスタ５５は、トランス５７の１次巻き線５７ａに接続されたドレイン端子と、抵抗素子５６を介してＧＮＤに接続されたソース端子と、波形成形回路５４から出力されるゲート電圧が印加されるゲート端子を有する。トランジスタ５５は、波形成形回路５４から供給されるゲート電圧に応じてオンまたはオフする。
【００７４】
なお、トランジスタ５５がノーマリーオン型のＧａＮ−ＨＥＭＴの場合、波形成形回路５４は、トランジスタ５５をオンさせる場合には、トランジスタ５５のゲート端子にオン電圧信号として０Ｖを印加する。また、トランジスタ５５をオフさせる場合には、トランジスタ５５のゲート端子にオフ電圧信号として負電圧を印加する。
【００７５】
トランス５７は、１次巻き線５７ａ、２次巻き線５７ｂ、コア５７ｃを有する。図１５では模式的に図示されているが、１次巻き線５７ａ、２次巻き線５７ｂは、コア５７ｃに巻き付けられている。なお、各巻き線の一端の近傍に示されている黒丸は各巻き線の巻き始めの位置を示している。
【００７６】
１次巻き線５７ａの一端は、ダイオードブリッジ５１ｃの出力端子、キャパシタ５２の一端及び１次側制御ＩＣ５３のＶＣＣ端子に接続され、他端はトランジスタ５５のドレイン端子に接続される。
【００７７】
２次巻き線５７ｂの一端は、キャパシタ６１の一端と、スイッチング電源装置５０の出力端子に接続される。キャパシタ６１の他端はＧＮＤに接続される。キャパシタ６１は、出力電圧に生じるリップル電圧を低減するために設けられている。
【００７８】
２次巻き線５７ｂの他端は、ダイオード６２ａのアノード、抵抗素子６２ｄの一端、トランジスタ６３のドレイン端子及びダイオード６２ｅのカソードに接続される。
トランジスタ６３は、２次巻き線５７ｂの一端に接続されたドレイン端子と、ＧＮＤに接続されたソース端子と、波形成形回路６４から供給されるゲート電圧が印加されるゲート端子を有する。トランジスタ６３は、ゲート電圧に基づいて、スイッチング動作を行う。
【００７９】
２次側制御ＩＣ６５は、トランジスタ６３のドレイン電圧に基づいて、トランジスタ６３のスイッチング動作を制御するための制御電圧を出力する。２次側制御ＩＣ６５は、少なくともＶＣＣ端子、Ｄｒａｉｎ端子、ＧＡＴＥ端子及びＧＮＤ端子を有する。
【００８０】
ＶＣＣ端子は、２次側制御ＩＣ６５に電源電圧が供給される端子である。ＶＣＣ端子は、キャパシタ６２ｃの一端と、抵抗素子６２ｂの一端に接続される。キャパシタ６２ｃの他端はＧＮＤに接続され、抵抗素子６２ｂの他端はダイオード６２ａのカソードに接続される。ＶＣＣ端子には、ダイオード６２ａ、抵抗素子６２ｂ、キャパシタ６２ｃによって生成される電源電圧が供給され、２次側制御ＩＣ６５は、その電源電圧によって動作する。
【００８１】
Ｄｒａｉｎ端子は、トランジスタ６３のドレイン電圧を検出するために設けられた抵抗素子６２ｄを介して、２次巻き線５７ｂの一端と、トランジスタ６３のドレイン端子に接続される。
【００８２】
ＧＡＴＥ端子には、増幅器６４ａの入力端子が接続され、ＧＡＴＥ端子から制御電圧が出力される。ＧＮＤ端子には、ＧＮＤが接続される。
増幅器６４ａは、２次側制御ＩＣ６５から出力された制御電圧を増幅する。波形成形回路６４は、増幅後の制御電圧を受信すると、制御電圧をトランジスタ６３の所望の動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路６４には、たとえば、上述の波形成形回路１０−２が用いられる。
【００８３】
なお、トランジスタ６３がノーマリーオン型のＧａＮ−ＨＥＭＴの場合、波形成形回路６４は、トランジスタ６３をオンさせる場合には、トランジスタ６３のゲート端子にオン電圧信号として０Ｖを印加する。また、トランジスタ６３をオフさせる場合には、トランジスタ６３のゲート端子にオフ電圧信号として負電圧を印加する。
【００８４】
ダイオード６２ｅは、トランジスタ６３のスイッチング動作による同期整流が開始するまでの期間、整流を行う機能を有する。ダイオード６２ｅのアノードは、トランジスタ６３のソース端子及びＧＮＤに接続され、カソードは、トランジスタ６３のドレイン端子に接続される。
【００８５】
ダイオード６２ａ、抵抗素子６２ｂ及びキャパシタ６２ｃは、２次側制御ＩＣ６５を動作させるための直流電圧である電源電圧を生成する。ダイオード６２ａのアノードは、２次巻き線５７ｂの一端に接続され、カソードは、抵抗素子６２ｂの一端に接続される。抵抗素子６２ｂの他端は、キャパシタ６２ｃの一端及び２次側制御ＩＣ６５のＶＣＣ端子に接続される。
【００８６】
バイアス安定化回路６６は、出力電圧のバイアスの安定化を行ってフォトカプラ６７の入力レベルに基づく信号を生成する。フォトカプラ６７は、バイアス安定化回路６６からの出力信号をスイッチング電源装置５０の出力電圧（直流電圧）とその期待値との誤差を示す誤差信号として出力する。１次側制御ＩＣ５３は、その誤差信号を出力電圧のフィードバック電圧として受けて、デューティ比を適切な値へ調整する。
【００８７】
以下、その他の半導体装置への適用例を説明する。
（ＰＦＣ装置への適用例）
図１６は、ＰＦＣ装置の一例を示す図である。ＰＦＣ（Power Factor Correction：力率改善）装置７０は、交流電源７１ａからの高調波の抑制を図って力率を改善する。ＰＦＣ装置７０は、コモンモードフィルタ７１ｂ、ダイオードブリッジ７１ｃ、補助電源７２、制御ＩＣ７３、増幅器７４ａ、波形成形回路７４、トランジスタ７５、キャパシタ７６ａ、７６ｂ、インダクタ７７、ダイオード７８及び抵抗素子７９ａ、７９ｂ、７９ｃを有する。トランジスタ７５は、ｎチャネル型ＭＯＳＦＥＴであり、たとえば、ノーマリーオン型のＧａＮ−ＨＥＭＴである。
【００８８】
各回路素子の接続関係において、コモンモードフィルタ７１ｂの入力側には交流電源７１ａが接続され、出力側にはダイオードブリッジ７１ｃの入力端子が接続される。ダイオードブリッジ７１ｃの出力端子には、補助電源７２のＶＣＣ端子、キャパシタ７６ａの一端及びインダクタ７７の一端が接続される。キャパシタ７６ａの他端は、ＧＮＤに接続される。
【００８９】
インダクタ７７の他端は、トランジスタ７５のドレイン端子と、ダイオード７８のアノードに接続される。ダイオード７８のカソードは、抵抗素子７９ｂの一端、キャパシタ７６ｂの一端及び出力端子に接続され、キャパシタ７６ｂの他端はＧＮＤに接続される。
【００９０】
補助電源７２のＤＣｏｕｔ端子は、制御ＩＣ７３のＶＣＣ端子に接続され、補助電源７２のＧＮＤ端子はＧＮＤに接続される。制御ＩＣ７３のＧＡＴＥ端子は、増幅器７４ａの入力端子に接続され、増幅器７４ａの出力端子は、波形成形回路７４の入力端子に接続される。波形成形回路７４の出力端子は、トランジスタ７５のゲート端子に接続される。
【００９１】
制御ＩＣ７３のＩＦＢ端子は、トランジスタ７５のソース端子と、抵抗素子７９ａの一端に接続される。抵抗素子７９ａの他端はＧＮＤに接続される。制御ＩＣ７３のＦＢ端子は、抵抗素子７９ｂの他端と、抵抗素子７９ｃの一端に接続される。抵抗素子７９ｃの他端はＧＮＤに接続される。
【００９２】
ここで、コモンモードフィルタ７１ｂは、交流電源７１ａからの交流電圧から高調波ノイズのフィルタリングを行う。ダイオードブリッジ７１ｃは、ノイズ除去後の交流電圧を整流する。キャパシタ７６ａは、整流された入力電圧を平滑化する。インダクタ７７は、昇圧インダクタであって、平滑化された電圧を所定値まで昇圧する。また、インダクタ７７を通じて流れる信号は、ダイオード７８へ流れ、ダイオード７８は、インダクタ７７から出力された信号を整流する。
【００９３】
補助電源７２は、少なくともＶＣＣ端子、ＤＣｏｕｔ端子及びＧＮＤ端子を有する。ＶＣＣ端子は、ダイオードブリッジ７１ｃの出力電圧が電源電圧として供給される端子である。ＤＣｏｕｔ端子を介して、補助電源７２によって生成された直流電圧を制御ＩＣ７３へ出力する端子である。ＧＮＤ端子には、ＧＮＤが接続される。
【００９４】
制御ＩＣ７３は、少なくともＶＣＣ端子、ＧＡＴＥ端子、ＩＦＢ端子、ＦＢ端子及びＧＮＤ端子を有する。ＶＣＣ端子は、補助電源７２のＤＣｏｕｔ端子から出力された直流電圧が電源電圧として供給される端子である。
【００９５】
ＧＡＴＥ端子は、トランジスタ７５をスイッチングするための制御電圧を出力する端子である。ＩＦＢ端子は、トランジスタ７５のドレイン端子からソース端子へ流れる電流をフィードバック検出するための端子である。なお、制御ＩＣ７３は、ＩＦＢ端子に入力される電流が異常値であるときには、たとえば、ＧＡＴＥ端子から出力される制御電圧を所定レベルにして、トランジスタ７５のスイッチング動作を停止させる。
【００９６】
ＦＢ端子は、抵抗素子７９ｂ、７９ｃによって出力電圧が分圧されたフィードバック電圧を受信する端子である。制御ＩＣ７３は、フィードバック電圧に基づいて、出力電圧が一定に保たれるように、デューティ比を適切な値に調整する。ＧＮＤ端子には、ＧＮＤが接続される。
【００９７】
増幅器７４ａは、制御ＩＣ７３から出力された制御電圧を増幅する。波形成形回路７４は、増幅後の制御電圧を受信すると、制御電圧をトランジスタ７５の所望の動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路７４には、たとえば、上述の波形成形回路１０−２が用いられる。
【００９８】
トランジスタ７５は、波形成形回路７４から出力されたゲート電圧に基づきスイッチング動作を行う。トランジスタ７５がオフのときには、インダクタ７７から出力された信号は、ダイオード７８を流れてキャパシタ７６ｂを充電する。トランジスタ７５がオンのときには、インダクタ７７から出力された信号は、抵抗素子７９ａを介してＧＮＤに流れる。
【００９９】
なお、トランジスタ７５がノーマリーオン型のＧａＮ−ＨＥＭＴの場合、波形成形回路７４は、トランジスタ７５をオンさせる場合には、トランジスタ７５のゲート端子にオン電圧信号として０Ｖを印加する。また、トランジスタ７５をオフさせる場合には、トランジスタ７５のゲート端子にオフ電圧信号として負電圧を印加する。
【０１００】
（正負パルス生成装置への適用例）
図１７は、正負パルス生成装置の一例を示す図である。正負パルス生成装置８０は、図１２に示した波形成形回路１０−２に対して、正側出力端子と、負側出力端子が設けられている。なお、正側出力端子は、パルス発振源１ａの出力端、抵抗素子１１ｂの一端及びキャパシタ１１ａの一端に接続される。負側出力端子は、ダイオード１４ａ３のカソードと、ダイオード１４ａ２のアノードに接続される。その他の接続関係は図１２と同じである。
【０１０１】
正負パルス生成装置８０では、正側の電圧はパルス発振源１ａから直接出力されるが、負側の電圧は波形成形回路１０−２を通して出力される。キャパシタ１１ａの容量Ｃ１、抵抗素子１１ｂの抵抗値Ｒ１、キャパシタ１２ａの容量Ｃ２、抵抗素子１２ｂの抵抗値Ｒ２とする。このとき、Ｃ１・Ｒ１＝Ｃ２・Ｒ２の関係を維持してＣ１、Ｒ１、Ｃ２、Ｒ２の値を調整することで、負側パルス信号と正側パルス信号の出力タイミングを波形ｇ３のように交互に出力させることができる。
【０１０２】
このような正負パルス生成装置８０は、たとえば、バイポーラパルス電源などに使用することができる。正負パルス生成装置８０で正負パルスを生成することで、入力パルスのデューティ比が変更になっても出力パルスの形状と中心電圧は変化せず、一定出力を保持することができる。
【０１０３】
（正弦波生成装置への適用例）
図１８は、正弦波生成装置の一例を示す図である。正弦波生成装置９０は、図１２に示した波形成形回路１０−２に対して、正側出力端子、負側出力端子、インダクタ９１ａ、９１ｂ及びキャパシタ９２ａ、９２ｂが設けられて正弦波を生成して出力する装置である。
【０１０４】
正側出力端子は、インダクタ９１ａの一端と、キャパシタ９２ａの一端に接続される。インダクタ９１ａの他端は、パルス発振源１ｂの出力端、抵抗素子１１ｂの一端及びキャパシタ１１ａの一端に接続される。キャパシタ９２ａの他端は、キャパシタ９２ｂの一端及びＧＮＤに接続される。
【０１０５】
負側出力端子は、インダクタ９１ｂの一端と、キャパシタ９２ｂの他端に接続される。インダクタ９１ｂの他端は、ダイオード１４ａ３のカソード及びダイオード１４ａ２のアノードに接続される。その他の接続関係は図１２と同じである。
【０１０６】
正弦波生成装置９０において、インダクタ９１ａのインダクタンスをＬ１、インダクタ９１ｂのインダクタンスをＬ２、キャパシタ９２ａの容量をＣ３、キャパシタ９２ｂの容量をＣ４とする。このとき、Ｌ１＝Ｌ２、Ｃ３＝Ｃ４としてパルスの基本波成分を出力させることで（パルスのデューティ比はたとえば、０．５にする）、正弦波の信号を出力することができる。
【０１０７】
図１９は、正弦波生成装置の応用例を示す図である。正弦波生成装置９０ａは、波形成形回路１０−２、位相調整／減衰器１００、フィルタ１１０、１２０、トランス１３０、キャパシタ１４１、１４２、１４３及び抵抗素子１４４を有する。位相調整／減衰器１００は、キャパシタ１０１ａ、１０２ａ、１０４と、抵抗素子１０１ｂ、１０２ｂ、１０３とを含む。
【０１０８】
フィルタ１１０は、インダクタ１１１ａ、・・・、１１１ｄ、抵抗素子１１２ａ、・・・、１１２ｄ及びキャパシタ１１３ａ、・・・、１１３ｄを含む。フィルタ１２０は、インダクタ１２１ａ、・・・、１２１ｃ、抵抗素子１２２ａ、・・・、１２２ｃ及びキャパシタ１２３ａ、・・・、１２３ｃを含む。
【０１０９】
各回路素子の接続関係において（波形成形回路１０−２内の接続関係の説明は省略）、パルス発振源１ｂの一端は、抵抗素子１０１ｂの一端、キャパシタ１０１ａの一端及び波形成形回路１０−２の入力端子に接続され、パルス発振源１ｂの他端はＧＮＤに接続される。キャパシタ１０１ａの他端は、抵抗素子１０１ｂの他端、抵抗素子１０２ｂの一端、キャパシタ１０２ａの一端及び抵抗素子１０３の一端に接続される。キャパシタ１０２ａの他端は、抵抗素子１０２ｂの他端と、ＧＮＤに接続される。抵抗素子１０３の他端は、キャパシタ１０４の一端と、インダクタ１１１ａの一端に接続され、キャパシタ１０４の他端はＧＮＤに接続される。
【０１１０】
インダクタ１１１ａの他端は、抵抗素子１１２ａの一端と、インダクタ１１１ｂの一端に接続され、抵抗素子１１２ａの他端は、キャパシタ１１３ａの一端に接続され、キャパシタ１１３ａの他端はＧＮＤに接続される。
【０１１１】
インダクタ１１１ｂの他端は、抵抗素子１１２ｂの一端と、インダクタ１１１ｃの一端に接続され、抵抗素子１１２ｂの他端は、キャパシタ１１３ｂの一端に接続され、キャパシタ１１３ｂの他端はＧＮＤに接続される。
【０１１２】
インダクタ１１１ｃの他端は、抵抗素子１１２ｃの一端と、インダクタ１１１ｄの一端に接続され、抵抗素子１１２ｃの他端は、キャパシタ１１３ｃの一端に接続され、キャパシタ１１３ｃの他端はＧＮＤに接続される。
【０１１３】
インダクタ１１１ｄの他端は、抵抗素子１１２ｄの一端と、トランス１３０の１次巻き線１３１の一端に接続され、抵抗素子１１２ｄの他端は、キャパシタ１１３ｄの一端に接続され、キャパシタ１１３ｄの他端はＧＮＤに接続される。
【０１１４】
１次巻き線１３１の他端は、キャパシタ１４１の一端、抵抗素子１４４の一端及び出力端子ｐに接続される。抵抗素子１４４の他端は、出力端子ｎ、キャパシタ１４２の他端及びトランス１３０の２次巻き線１３２の一端に接続される。
【０１１５】
波形成形回路１０−２の出力端子は、キャパシタ１４３の一端と、インダクタ１２１ａの一端に接続され、キャパシタ１４３の他端は、ＧＮＤに接続される。
インダクタ１２１ａの他端は、抵抗素子１２２ａの一端と、インダクタ１２１ｂの一端に接続され、抵抗素子１２２ａの他端は、キャパシタ１２３ａの一端に接続され、キャパシタ１２３ａの他端はＧＮＤに接続される。
【０１１６】
インダクタ１２１ｂの他端は、抵抗素子１２２ｂの一端と、インダクタ１２１ｃの一端に接続され、抵抗素子１２２ｂの他端は、キャパシタ１２３ｂの一端に接続され、キャパシタ１２３ｂの他端はＧＮＤに接続される。
【０１１７】
インダクタ１２１ｃの他端は、抵抗素子１２２ｃの一端と、２次巻き線１３２の他端に接続され、抵抗素子１２２ｃの他端は、キャパシタ１２３ｃの一端に接続され、キャパシタ１２３ｃの他端はＧＮＤに接続される。
【０１１８】
図２０は、正弦波生成装置の入力／出力波形の一例を示す図である。波形グラフｇ４ａは、入力電圧Ｖｉｎの波形であり、横軸は時間（μｓ）、縦軸は入力Ｖｉｎの電圧（Ｖ）である。波形グラフｇ４ｂは、出力端子ｐ、ｎ間の出力電圧Ｖ（ｐ，ｎ）の波形であり、横軸は時間（μｓ）、縦軸は出力電圧Ｖ（ｐ，ｎ）の電圧（Ｖ）である。
【０１１９】
正側ピーク値が２０Ｖのパルス状の入力電圧Ｖｉｎが正弦波生成装置９０に入力された場合、出力電圧Ｖ（ｐ，ｎ）の波形は、−２０Ｖから＋２５Ｖ近傍の範囲で一定の正弦波が出力されている。このように、正電圧のパルス入力に対して、出力端子ｐ、ｎから正負レベルを持つ正弦波を出力することができる。
【０１２０】
以上、実施の形態に基づき、本発明の波形成形回路、半導体装置及びスイッチング電源装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１２１】
１０−１  波形成形回路
１１、１２  並列回路
１１ａ、１２ａ  キャパシタ
１１ｂ、１２ｂ  抵抗素子
１３  ツェナーダイオード
１４、１５  整流回路
１４ａ、１５ａ  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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