(57)【要約】【課題】不揮発性メモリを備えた半導体装置において、情報の書き込み動作の際に、非選択ビットのメモリトランジスタの情報が誤って消去される。【解決手段】ＳＯＩ基板ＳＵＢに規定されたバルク領域ＢＵＲのメモリ領域ＢＮＲにウェル領域ＰＷＲが形成されている。ウェル領域ＰＷＲに、ＬＤＤ領域ＮＬＲおよび拡散層ＮＤＲを有するメモリトランジスタＭＴＲが形成されている。ウェル領域ＰＷＲの表面に、せり上げエピタキシャル層ＮＥＬが形成されている。ＬＤＤ領域ＮＬＲは、ゲート電極ＮＧＥの側壁面の直下に位置するウェル領域ＰＷＲの部分から、せり上げエピタキシャル層ＮＥＬの直下に位置するウェル領域ＰＷＲの部分に向かって形成されている。拡散層ＮＤＲは、せり上げエピタキシャル層ＮＥＬに形成されている。【選択図】図１
2019004103.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板および前記半導体支持基板の上に絶縁膜を介在させて形成された半導体層を含む半導体基板と、
前記半導体支持基板および前記半導体層のいずれかに位置する半導体領域に規定された第１素子領域を含む、前記半導体支持基板および前記半導体層のそれぞれに規定された素子領域と、
前記第１素子領域に位置する前記半導体領域の表面上に電荷蓄積層を含むゲート絶縁膜を介在させて配置されたメモリゲート電極を有するメモリトランジスタを含む、前記素子領域に形成された半導体素子と、
前記メモリゲート電極を挟んで、前記メモリゲート電極のゲート長方向の一方と他方とのそれぞれに位置する前記半導体領域の部分に、前記ゲート絶縁膜が配置されている前記半導体領域の表面の位置から前記表面よりも高い位置にわたり形成されたせり上げ部と
を有し、
前記メモリトランジスタは、
前記メモリゲート電極の対向する側壁面の直下のそれぞれに位置する前記半導体領域の部分から前記せり上げ部の直下に位置する前記半導体領域の部分に向かって形成され、第１不純物濃度を有する第１不純物領域と、
前記せり上げ部に形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する第２不純物領域と
を備えた、半導体装置。
【請求項２】
前記半導体領域は、前記半導体支持基板に位置し、
前記第１素子領域には、第１導電型のウェル領域が形成され、
前記メモリトランジスタは、前記ウェル領域に配置され、
前記第１不純物領域は、前記ウェル領域の部分に形成された、請求項１記載の半導体装置。
【請求項３】
前記半導体素子は、前記ウェル領域に形成された選択トランジスタを含み、
前記選択トランジスタは、前記メモリトランジスタと電気的に直列に接続された、請求項２記載の半導体装置。
【請求項４】
前記素子領域は、
前記半導体支持基板に規定された第２素子領域と、
前記半導体層に規定された第３素子領域と
を含み、
前記半導体素子は、
前記第２素子領域に形成された第１トランジスタと、
前記第３素子領域に形成された第２トランジスタと
を含み、
前記第１トランジスタは第１電圧によって駆動し、
前記第２トランジスタは、前記第１電圧よりも低い第２電圧によって駆動する、請求項２記載の半導体装置。
【請求項５】
前記半導体領域は、前記半導体層に位置し、
前記第１不純物領域は、前記半導体層の部分に形成された、請求項１記載の半導体装置。
【請求項６】
前記半導体素子は、前記半導体層に形成された選択トランジスタを含み、
前記選択トランジスタは、前記メモリトランジスタと電気的に直列に接続された、請求項５記載の半導体装置。
【請求項７】
前記素子領域は、
前記半導体支持基板に規定された第２素子領域と、
前記半導体層に規定された第３素子領域と
を含み、
前記半導体素子は、
前記第２素子領域に形成された第１トランジスタと、
前記第３素子領域に形成された第２トランジスタと
を含み、
前記第１トランジスタは第１電圧によって駆動し、
前記第２トランジスタは、前記第１電圧よりも低い第２電圧によって駆動する、請求項５記載の半導体装置。
【請求項８】
半導体支持基板の上に絶縁膜を介在させて半導体層が形成された半導体基板を用意する工程と、
前記半導体基板に対して、第１領域および第２領域を規定し、前記第１領域に位置する前記半導体層および前記絶縁膜を除去して前記半導体支持基板を露出するとともに、前記第２領域に位置する前記半導体層および前記絶縁膜を残す工程と、
前記半導体基板に分離領域を形成することによって、前記第１領域に第１素子領域を規定する工程を含む、素子領域を規定する工程と、
前記第１素子領域にメモリトランジスタを形成する工程を含む、半導体素子を形成する工程と
を有し、
前記メモリトランジスタを形成する工程は、
前記第１素子領域に、第１導電型のウェル領域を形成する工程と、
前記ウェル領域の上に、電荷蓄積層を含むゲート絶縁膜を介在させてメモリゲート電極を形成する工程と、
前記メモリゲート電極を注入マスクとして第２導電型の第１不純物を導入することにより、前記ウェル領域に第１不純物濃度を有する第１不純物領域を形成する工程と、
エピタキシャル成長法によって前記ウェル領域の表面にせり上げ部を形成する工程と、
前記メモリゲート電極の側壁面に、側壁絶縁膜を形成する工程と、
前記メモリゲート電極および前記側壁絶縁膜を注入マスクとして第２導電型の第２不純物を注入することにより、前記せり上げ部に、前記第１不純物濃度よりも高い第２不純物濃度を有する第２不純物領域を形成する工程と
を備えた、半導体装置の製造方法。
【請求項９】
前記半導体素子を形成する工程は、前記せり上げ部を形成する前に、露出している前記ウェル領域の表面を含む前記半導体基板の表面に水素アニール処理を行う工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体素子を形成する工程は、前記ウェル領域に、前記メモリトランジスタと電気的に直列に接続される選択トランジスタを形成する工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１１】
前記素子領域を規定する工程は、前記第１領域に第２素子領域を規定し、前記第２領域に第３素子領域を規定する工程を含み、
前記半導体素子を形成する工程は、前記第２素子領域に第１トランジスタを形成し、前記第３素子領域に第２トランジスタを形成する工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１２】
前記第１トランジスタを形成する工程は、前記せり上げ部を形成する前に、前記第２素子領域を覆うように、エピタキシャル成長を阻止するエピタキシャル成長阻止膜を形成する工程を含み、
前記せり上げ部を形成する工程は、前記第２素子領域が前記エピタキシャル成長阻止膜によって覆われた状態で行われる、請求項１１記載の半導体装置の製造方法。
【請求項１３】
半導体支持基板の上に絶縁膜を介在させて半導体層が形成された半導体基板を用意する工程と、
前記半導体基板に対して、第１領域および第２領域を規定し、前記第１領域に位置する前記半導体層および前記絶縁膜を残すとともに、前記第２領域に位置する前記半導体層および前記絶縁膜を除去して前記半導体支持基板を露出する工程と、
前記半導体基板に分離領域を形成することによって、前記第２領域に第１素子領域を規定する工程を含む、素子領域を規定する工程と、
前記第１素子領域にメモリトランジスタを形成する工程を含む、半導体素子を形成する工程と、
を有し、
前記メモリトランジスタを形成する工程は、
前記第１素子領域に位置する前記半導体層の上に、電荷蓄積層を含むゲート絶縁膜を介在させてメモリゲート電極を形成する工程と、
前記メモリゲート電極を注入マスクとして第２導電型の第１不純物を導入することにより、前記半導体層に第１不純物濃度を有する第１不純物領域を形成する工程と、
エピタキシャル成長法によって前記半導体層の表面にせり上げ部を形成する工程と、
前記メモリゲート電極の側壁面に、側壁絶縁膜を形成する工程と、
前記メモリゲート電極および前記側壁絶縁膜を注入マスクとして第２導電型の第２不純物を注入することにより、前記せり上げ部に、前記第１不純物濃度よりも高い第２不純物濃度を有する第２不純物領域を形成する工程と
を備えた、半導体装置の製造方法。
【請求項１４】
前記半導体素子を形成する工程は、前記せり上げ部を形成する前に、露出している前記半導体支持基板の表面を含む前記半導体基板の表面に水素アニール処理を行う工程を含む、請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記半導体素子を形成する工程は、  前記第１素子領域に位置する前記半導体層に、前記メモリトランジスタと電気的に直列に接続される選択トランジスタを形成する工程を含む、請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記素子領域を規定する工程は、前記第１領域に第２素子領域を規定し、前記第２領域に第３素子領域を規定する工程を含み、
前記半導体素子を形成する工程は、前記第２素子領域に第１トランジスタを形成し、前記第３素子領域に第２トランジスタを形成する工程を含む、請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記第１トランジスタを形成する工程は、前記せり上げ部を形成する前に、前記第２素子領域を覆うように、エピタキシャル成長を阻止するエピタキシャル成長阻止膜を形成する工程を含み、
前記せり上げ部を形成する工程は、前記第２素子領域が前記エピタキシャル成長阻止膜によって覆われた状態で行われる、請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、電荷蓄積層を有する不揮発性メモリを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書き込みと消去が可能な不揮発性メモリとして、フラッシュメモリが広く使用されている。フラッシュメモリを備えた半導体装置を開示した特許文献として、たとえば、特許文献１がある。
【０００３】
フラッシュメモリのメモリトランジスタでは、半導体基板におけるウェル領域に、互いに間隔を隔てて一対の拡散層等が形成されている。その一対の拡散層等によって挟まれたチャネルとなる領域上に、電荷蓄積層を含むゲート絶縁膜を介在させてゲート電極が形成されている。
【０００４】
選択されたビットのメモリトランジスタに対して、情報の書き込みを行う際には、ウェル領域から電荷蓄積層に電子を注入することによって、情報が書き込まれる。一方、情報の消去を行う際には、ゲート電極から電荷蓄積層にホールを注入することによって、情報が消去される。
【０００５】
また、情報を読み出す際には、電荷蓄積層に電子が蓄積されている場合と、電荷蓄積層に電子が蓄積されていない場合とで、メモリトランジスタのしきい値電圧が異なることを利用して、情報が読み出される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１６−７２４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
情報の書き込みを行う際に、選択されたビットのメモリトランジスタでは、ゲート電極に正バイアスを印加し、ウェル領域に負バイアスを印加することで、ウェル領域から電荷蓄積層に電子が注入される。
【０００８】
一方、選択されていない非選択ビットのメモリトランジスタでは、ゲート電極に負バイアスを印加することで、ウェル領域から電荷蓄積層への電子の注入が行われない。このとき、ビット線が接続されている拡散層には正バイアスが印加されており、その拡散層と負バイアスが印加されているウェル領域との間に電位差が生じている。
【０００９】
ここで、拡散層とＬＤＤ領域の不純物濃度のプロファイルが急峻に変化している場合には、この電位差によって、ホットホールが発生することがある。発生したホットホールは、ゲート電極が負バイアスに印加されていることで、電荷蓄積層に注入される。その電荷蓄積層に電子が蓄積されている場合には、ホットホールが注入されることで、情報が誤って消去されることがある。
【００１０】
一方、拡散層とＬＤＤ領域の不純物濃度のプロファイルが緩やかに変化している場合には、拡散層からの空乏層の延びによって、チャネル領域の電位が浮くことがある。特に、ゲート電極のゲート長が短くなると、チャネル領域の電位は浮きやすくなる。このため、負バイアスに印加されているゲート電極とチャネル領域との電位差によって、電荷蓄積層の蓄積されている電子が、ウェル領域（チャネル領域）に引き抜かれてしまい、情報が誤って消去されることがある。
【００１１】
このように、フラッシュメモリを備えた半導体装置では、メモリトランジスタにおける拡散層の不純物濃度のプロファイルに起因して、情報の書き込み動作において、選択されていない非選択ビットのメモリトランジスタの情報が誤って消去される誤消去（書き込みディスターブ）が発生することが、発明者らによって確認された。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態に係る半導体装置は、半導体基板と素子領域と半導体素子とせり上げ部とを有する。半導体基板は、半導体支持基板および半導体支持基板の上に絶縁膜を介在させて形成された半導体層を含む。素子領域は、半導体支持基板および半導体層のそれぞれに規定されており、半導体支持基板および半導体層のいずれかに位置する半導体領域に規定された第１素子領域を含む。半導体素子は素子領域に形成されており、第１素子領域に位置する半導体領域の表面上に電荷蓄積層を含むゲート絶縁膜を介在させて配置されたメモリゲート電極を有するメモリトランジスタを含む。せり上げ部は、メモリゲート電極を挟んで、メモリゲート電極のゲート長方向の一方と他方とのそれぞれに位置する半導体領域の部分に、ゲート絶縁膜が配置されている半導体領域の表面の位置からその表面よりも高い位置にわたり形成されている。メモリトランジスタは、第１不純物領域と第２不純物領域とを備えている。第１不純物領域は、メモリゲート電極の対向する側壁面の直下のそれぞれに位置する半導体領域の部分からせり上げ部の直下に位置する半導体領域の部分に向かって形成されており、第１不純物濃度を有する。第２不純物領域は、せり上げ部に形成されており、第１不純物濃度よりも高い第２不純物濃度を有する。
【００１４】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を有する。半導体支持基板の上に絶縁膜を介在させて半導体層が形成された半導体基板を用意する。半導体基板に対して、第１領域および第２領域を規定し、第１領域に位置する半導体層および絶縁膜を除去して半導体支持基板を露出するとともに、第２領域に位置する半導体層および絶縁膜を残す。半導体基板に分離領域を形成することによって、第１領域に第１素子領域を規定する工程を含む、素子領域を規定する。第１素子領域にメモリトランジスタを形成する工程を含む、半導体素子を形成する。メモリトランジスタを形成する工程は、以下の工程を備えている。第１素子領域に、第１導電型のウェル領域を形成する。ウェル領域の上に、電荷蓄積層を含むゲート絶縁膜を介在させてメモリゲート電極を形成する。メモリゲート電極を注入マスクとして第２導電型の第１不純物を導入することにより、ウェル領域に第１不純物濃度を有する第１不純物領域を形成する。エピタキシャル成長法によってウェル領域の表面にせり上げ部を形成する。メモリゲート電極の側壁面に、側壁絶縁膜を形成する。メモリゲート電極および側壁絶縁膜を注入マスクとして第２導電型の第２不純物を注入することにより、せり上げ部に、第１不純物濃度よりも高い第２不純物濃度を有する第２不純物領域を形成する。
【００１５】
さらに他の実施の形態に係る半導体装置の製造方法は、以下の工程を有する。半導体支持基板の上に絶縁膜を介在させて半導体層が形成された半導体基板を用意する。半導体基板に対して、第１領域および第２領域を規定し、第１領域に位置する半導体層および絶縁膜を残すとともに、第２領域に位置する半導体層および絶縁膜を除去して半導体支持基板を露出する。半導体基板に分離領域を形成することによって、第２領域に第１素子領域を規定する工程を含む、素子領域を規定する。第１素子領域にメモリトランジスタを形成する工程を含む、半導体素子を形成する。メモリトランジスタを形成する工程は、以下の工程を備えている。第１素子領域に位置する半導体層の上に、電荷蓄積層を含むゲート絶縁膜を介在させてメモリゲート電極を形成する。メモリゲート電極を注入マスクとして第２導電型の第１不純物を導入することにより、半導体層に第１不純物濃度を有する第１不純物領域を形成する。エピタキシャル成長法によって半導体層の表面にせり上げ部を形成する。メモリゲート電極の側壁面に、側壁絶縁膜を形成する。メモリゲート電極および側壁絶縁膜を注入マスクとして第２導電型の第２不純物を注入することにより、せり上げ部に、第１不純物濃度よりも高い第２不純物濃度を有する第２不純物領域を形成する。
【発明の効果】
【００１６】
一実施の形態に係る半導体装置によれば、非選択ビットのメモリトランジスタの書き込みディスターブを抑制することができる。
【００１７】
他の実施の形態に係る半導体装置の製造方法によれば、非選択ビットのメモリトランジスタの書き込みディスターブが抑制される半導体装置を製造することができる。
【００１８】
さらに他の実施の形態に係る半導体装置の製造方法によれば、非選択ビットのメモリトランジスタの書き込みディスターブが抑制される半導体装置を製造することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係る半導体装置の断面図である。
【図２】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、メモリ領域のメモリセルの回路図である。
【図２１】同実施の形態において、メモリセルに対する情報の書き込み動作を説明するための図である。
【図２２】同実施の形態において、メモリセルに対する情報の消去動作を説明するための図である。
【図２３】同実施の形態において、メモリセルに対する情報の読み出し動作を説明するための図である。
【図２４】同実施の形態において、半導体装置におけるメモリの作用効果を説明するための比較例となるメモリの第１の部分断面図である。
【図２５】同実施の形態において、半導体装置におけるメモリの作用効果を説明するための比較例となるメモリの第２の部分断面図である。
【図２６】同実施の形態において、半導体装置におけるメモリの作用効果を説明するための、シミュレーションによる不純物濃度プロファイルの評価結果を示す第１の図である。
【図２７】同実施の形態において、半導体装置におけるメモリの作用効果を説明するための、シミュレーションによる不純物濃度プロファイルの評価結果を示す第２の図である。
【図２８】同実施の形態において、半導体装置におけるメモリの作用効果を説明するための、メモリのリテンション特性を示すグラフである。
【図２９】同実施の形態において、半導体装置におけるメモリの作用効果を説明するための、メモリにおける界面準位の評価結果を示すグラフである。
【図３０】実施の形態２に係る半導体装置の断面図である。
【図３１】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、メモリ領域のメモリセルの回路図である。
【図５０】同実施の形態において、メモリセルに対する情報の書き込み動作を説明するための図である。
【図５１】同実施の形態において、メモリセルに対する情報の消去動作を説明するための図である。
【図５２】同実施の形態において、メモリセルに対する情報の読み出し動作を説明するための図である。
【図５３】実施の形態３に係る半導体装置の断面図である。
【図５４】同実施の形態において、メモリ領域のメモリセルの回路図である。
【図５５】同実施の形態において、メモリセルに対する情報の書き込み動作を説明するための図である。
【図５６】同実施の形態において、メモリセルに対する情報の消去動作を説明するための図である。
【図５７】同実施の形態において、メモリセルに対する情報の読み出し動作を説明するための図である。
【図５８】実施の形態４に係る半導体装置の断面図である。
【図５９】同実施の形態において、メモリ領域のメモリセルの回路図である。
【図６０】同実施の形態において、メモリセルに対する情報の書き込み動作を説明するための図である。
【図６１】同実施の形態において、メモリセルに対する情報の消去動作を説明するための図である。
【図６２】同実施の形態において、メモリセルに対する情報の読み出し動作を説明するための図である。
【発明を実施するための形態】
【００２０】
各実施の形態に係る半導体装置では、たとえば、図１等に示すように、ＳＯＩ（Silicon On Insulator）基板ＳＵＢ（半導体基板）が使用される。ＳＯＩ基板ＳＵＢでは、シリコン基板ＢＳＵＢ（半導体支持基板）の上に絶縁膜ＢＯＬを介在させてシリコン層ＳＩＬ（半導体層）が形成されている。そのＳＯＩ基板ＳＵＢには、シリコン層ＳＩＬおよび絶縁膜ＢＯＬが除去されたシリコン基板ＢＳＵＢのバルク領域ＢＵＲと、シリコン層ＳＩＬおよび絶縁膜ＢＯＬが残されたＳＯＩ領域ＳＩＲとが規定されている。バルク領域ＢＵＲおよびＳＯＩ領域ＳＩＲには、メモリトランジスタＭＴＲを含む半導体素子が形成されている。
【００２１】
なお、半導体装置では、半導体素子として、ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタとｐチャネル型のＭＯＳトランジスタとの双方が形成されているが、この明細書では、説明および図面を簡略化するために、ｎチャネル型のＭＯＳトランジスタを例に挙げて説明する。
【００２２】
実施の形態１
ここでは、一つのメモリセルが一つのメモリトランジスタと一つの選択トランジスタとによって構成され、そのメモリセルがバルク領域に形成された半導体装置の一例について説明する。
【００２３】
図１に示すように、ＳＯＩ基板ＳＵＢでは、バルク領域ＢＵＲとＳＯＩ領域ＳＩＲとが規定されている。バルク領域ＢＵＲでは、素子分離絶縁膜ＴＩＳによって、メモリ領域ＢＮＲと高耐圧ＭＯＳトランジスタ領域ＢＩＲとが規定されている。ＳＯＩ領域ＳＩＲでは、素子分離絶縁膜ＴＩＳによって、低耐圧ＭＯＳトランジスタ領域ＳＣＲが規定されている。
【００２４】
メモリ領域ＢＮＲには、シリコン基板ＢＳＵＢの表面から所定の深さにわたり、ｐ型のウェル領域ＰＷＲが形成されている。ウェル領域ＰＷＲには、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとが形成されている。メモリトランジスタＭＴＲと選択トランジスタＳＴＲとは、電気的に直列に接続されている。ウェル領域ＰＷＲの表面には、せり上げエピタキシャル層ＮＥＬ、ＳＥＬ（せり上げ部）が形成されている。
【００２５】
メモリトランジスタＭＴＲは、電荷蓄積層を含むゲート絶縁膜ＮＯＸ、ゲート電極ＮＧＥ、ＬＤＤ領域ＮＬＲ（Lightly Doped Drain）および拡散層ＮＤＲを有する。ゲート絶縁膜ＮＯＸは、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層させた積層構造とされる。シリコン窒化膜が電荷蓄積層となる。ゲート電極ＮＧＥは、ウェル領域ＰＷＲの上にゲート絶縁膜ＮＯＸを介在させて形成されている。
【００２６】
せり上げエピタキシャル層ＮＥＬは、ゲート絶縁膜ＮＯＸが配置されているウェル領域ＰＷＲの表面から、その表面よりも高い位置にわたり形成されている。ＬＤＤ領域ＮＬＲは、ゲート電極ＮＧＥの側壁面の直下に位置するウェル領域ＰＷＲの部分から、せり上げエピタキシャル層ＮＥＬの直下に位置するウェル領域ＰＷＲの部分に向かって形成されている。
【００２７】
拡散層ＮＤＲは、主としてせり上げエピタキシャル層ＮＥＬに形成されている。拡散層ＮＤＲの不純物濃度（第２不純物濃度）は、ＬＤＤ領域ＮＬＲの不純物濃度（第１不純物濃度）よりも高い。ゲート電極ＮＧＥの側壁面には、オフセットスペーサ膜ＯＳ１、ＯＳ２およびスペーサ膜ＰＳＦが積層されている。拡散層ＮＤＲの表面には、金属シリサイド膜ＭＳＦが形成されている。
【００２８】
選択トランジスタＳＴＲは、ゲート絶縁膜ＳＯＸ、ゲート電極ＳＧＥ、ＬＤＤ領域ＳＬＲおよび拡散層ＳＤＲを有する。ゲート電極ＳＧＥは、ウェル領域ＰＷＲの上にゲート絶縁膜ＳＯＸを介在させて形成されている。ＬＤＤ領域ＳＬＲは、ゲート電極ＳＧＥの側壁面の直下に位置するウェル領域ＰＷＲの部分から、せり上げエピタキシャル層ＳＥＬの直下に位置するウェル領域ＰＷＲの部分に向かって形成されている。
【００２９】
拡散層ＳＤＲは、主としてせり上げエピタキシャル層ＳＥＬに形成されている。拡散層ＳＤＲの不純物濃度は、ＬＤＤ領域ＳＬＲの不純物濃度よりも高い。ゲート電極ＳＧＥの側壁面には、オフセットスペーサ膜ＯＳ１、ＯＳ２およびスペーサ膜ＰＳＦが積層されている。拡散層ＳＤＲの表面には、金属シリサイド膜ＭＳＦが形成されている。
【００３０】
高耐圧ＭＯＳトランジスタ領域ＢＩＲには、シリコン基板ＢＳＵＢの表面から所定の深さにわたり、Ｐ型のウェル領域ＰＷＲが形成されている。ウェル領域ＰＷＲには、高耐圧ＭＯＳトランジスタＨＴＲが形成されている。高耐圧ＭＯＳトランジスタＨＴＲは、たとえば、３．３Ｖの電圧によって駆動する。高耐圧ＭＯＳトランジスタＨＴＲは、ゲート絶縁膜ＩＯＸ、ゲート電極ＩＧＥ、ＬＤＤ領域ＩＬＲおよび拡散層ＩＤＲを有する。
【００３１】
ゲート電極ＩＧＥは、ウェル領域ＰＷＲの上にゲート絶縁膜ＩＯＸを介在させて形成されている。ＬＤＤ領域ＩＬＲは、ゲート電極ＩＧＥの側壁面の直下に位置するウェル領域ＰＷＲの部分から、ゲート電極ＩＧＥとは距離を隔てられる方向に向かって形成されている。拡散層ＩＤＲは、スペーサ膜ＰＳＦの側壁面の直下に位置するウェル領域ＰＷＲの部分から、ゲート電極ＩＧＥとは距離を隔てられる方向に向かって形成されている。
【００３２】
拡散層ＩＤＲの不純物濃度は、ＬＤＤ領域ＩＬＲの不純物濃度よりも高い。ゲート電極ＩＧＥの側壁面には、オフセットスペーサ膜ＯＳ１、ＯＳ２およびスペーサ膜ＰＳＦが積層されている。
【００３３】
低耐圧ＭＯＳトランジスタ領域ＳＣＲには、低耐圧ＭＯＳトランジスタＬＴＲが形成されている。シリコン層ＳＩＬの表面には、せり上げエピタキシャル層ＣＥＬが形成されている。低耐圧ＭＯＳトランジスタＬＴＲは、たとえば、１．３Ｖの電圧によって駆動する。低耐圧ＭＯＳトランジスタＬＴＲは、ゲート絶縁膜ＣＯＸ、ゲート電極ＣＧＥ、ＬＤＤ領域ＣＬＲおよび拡散層ＣＤＲを有する。ゲート電極ＣＧＥは、シリコン層ＳＩＬの上にゲート絶縁膜ＣＯＸを介在させて形成されている。
【００３４】
ＬＤＤ領域ＣＬＲは、ゲート電極ＣＧＥの側壁面の直下に位置するシリコン層ＳＩＬの部分から、せり上げエピタキシャル層ＣＥＬの直下に位置するシリコン層ＳＩＬの部分に向かって形成されている。拡散層ＣＤＲは、主としてせり上げエピタキシャル層ＣＥＬに形成されている。拡散層ＣＤＲの不純物濃度は、ＬＤＤ領域ＣＬＲの不純物濃度よりも高い。ゲート電極ＣＧＥの側壁面には、オフセットスペーサ膜ＯＳ１、ＯＳ２およびスペーサ膜ＰＳＦが積層されている。拡散層ＣＤＲの表面には、金属シリサイド膜ＭＳＦが形成されている。
【００３５】
メモリトランジスタＭＴＲ、選択トランジスタＳＴＲ、高耐圧ＭＯＳトランジスタＨＴＲおよび低耐圧ＭＯＳトランジスタＬＴＲ等を覆うように、層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを覆うように、絶縁膜ＺＯＦが形成されている。絶縁膜ＺＯＦに、配線ＷＢ、配線ＷＳ、配線ＷＩおよび配線ＷＣが形成されている。
【００３６】
配線ＷＢは、プラグＰＬＧを介して、メモリトランジスタＭＴＲの一方の拡散層ＮＤＲと電気的に接続されている。配線ＷＳは、プラグＰＬＧを介して、選択トランジスタＳＴＲの一方の拡散層ＳＤＲと電気的に接続されている。一方の配線ＷＩは、プラグＰＬＧを介して、高耐圧ＭＯＳトランジスタＨＴＲの一方の拡散層ＩＤＲと電気的に接続されている。他方の配線ＷＩは、プラグＰＬＧを介して、高耐圧ＭＯＳトランジスタＨＴＲの他方の拡散層ＩＤＲと電気的に接続されている。
【００３７】
一方の配線ＷＣは、プラグＰＬＧを介して、低耐圧ＭＯＳトランジスタＬＴＲの一方の拡散層ＣＤＲと電気的に接続されている。他方の配線ＷＣは、プラグＰＬＧを介して、低耐圧ＭＯＳトランジスタＬＴＲの他方の拡散層ＣＤＲと電気的に接続されている。配線ＷＢ、配線ＷＳ、配線ＷＩおよび配線ＷＣを覆うように、層間絶縁膜がさらに形成されて、その層間絶縁膜に、上層の配線（図示せず）が形成されている。実施の形態１に係る半導体装置は、上記のように構成される。
【００３８】
次に、上述した半導体装置の製造方法の一例について説明する。冒頭で述べたように、説明および図面の簡略化を図るために、ｎチャネル型のＭＯＳトランジスタを形成する場合について説明するが、半導体装置では、ｐチャネル型のＭＯＳトランジスタも形成される。
【００３９】
まず、ＳＯＩ基板ＳＵＢが用意される。ＳＯＩ基板ＳＵＢでは、シリコン基板ＢＳＵＢ上に絶縁膜ＢＯＬを介在させてシリコン層ＳＩＬが形成されている（図２参照）。次に、所定の写真製版処理を行うことにより、ＳＯＩ領域ＳＩＲとなる領域を覆い、バルク領域となる領域を露出するフォトレジストパターンＰＲ１が形成される（図２参照）。
【００４０】
次に、図２に示すように、フォトレジストパターンＰＲ１をエッチングマスクとして、露出しているシリコン層ＳＩＬを除去することにより、バルク領域ＢＵＲとなる領域に位置する絶縁膜ＢＯＬが露出する。その後、フォトレジストパターンＰＲ１が除去される。
【００４１】
次に、所定の写真製版処理、エッチング処理および成膜処理等を行うことにより、図３に示すように、素子分離絶縁膜ＴＩＳが形成される。バルク領域ＢＵＲとなる領域では、素子分離絶縁膜ＴＩＳによって、メモリ領域ＢＮＲと高耐圧ＭＯＳトランジスタ領域ＢＩＲ等とが規定される。ＳＯＩ領域ＳＩＲでは、低耐圧ＭＯＳトランジスタ領域ＳＣＲ等が規定される。
【００４２】
次に、図４に示すように、バルク領域ＢＵＲとなる領域に位置する絶縁膜ＢＯＬが除去されて、バルク領域ＢＵＲが規定される。次に、所定の写真製版処理およびイオン注入（たとえば、Ｂ）を行うことにより、バルク領域ＢＵＲにｐ型のウェル領域ＰＷＲが形成される。
【００４３】
次に、所定の写真製版処理およびイオン注入（たとえば、ＢＦ２）を行うことにより、メモリ領域ＢＮＲにおける選択トランジスタが形成される領域に、チャネル注入領域ＳＣＩが形成される。高耐圧ＭＯＳトランジスタ領域ＢＩＲに、チャネル注入領域ＩＣＩが形成される。チャネル注入領域ＳＣＩによって、選択トランジスタのしきい値電圧が調整される。チャネル注入領域ＩＣＩによって、高耐圧ＭＯＳトランジスタのしきい値電圧が調整される。
【００４４】
所定の写真製版処理およびイオン注入（たとえば、Ｂ）を行うことにより、ＳＯＩ領域ＳＩＲでは、絶縁膜ＢＯＬの直下に位置するシリコン基板ＢＳＵＢの部分に、グランドプレイン領域ＧＰＲが形成される。グランドプレイン領域ＧＰＲによって、低耐圧ＭＯＳトランジスタのしきい値電圧が調整される。
【００４５】
次に、熱酸化処理を行うことにより、シリコン層ＳＩＬの表面およびシリコン基板ＢＳＵＢの表面に、たとえば、膜厚７．５ｎｍ程度のシリコン酸化膜ＯＸＦ１が形成される（図５参照）。シリコン酸化膜ＯＸＦ１は、高耐圧ＭＯＳトランジスタのゲート絶縁膜となる。次に、所定の写真製版処理を行うことにより、メモリ領域ＢＮＲにおけるメモリトランジスタが形成される領域を露出し、他の領域を覆うフォトレジストパターンＰＲ２が形成される（図５参照）。
【００４６】
次に、図５に示すように、フォトレジストパターンＰＲ２をエッチングマスクとして、エッチング処理を行うことにより、メモリ領域ＢＮＲにおけるメモリトランジスタが形成される領域に位置するシリコン酸化膜ＯＸＦ１の部分が除去される。次に、フォトレジストパターンＰＲ２を注入マスクとして、イオン注入（たとえば、Ａｓ）を行うことにより、露出したシリコン基板ＢＳＵＢにチャネル注入領域ＮＣＩが形成される。チャネル注入領域ＮＣＩによって、メモリトランジスタのしきい値電圧が調整される。その後、フォトレジストパターンＰＲ２が除去される。
【００４７】
次に、図６に示すように、たとえば、熱酸化法およびＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜ＯＸ１、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ２を順次積層させたＯＮＯ膜ＮＸＦが形成される。ＯＮＯ膜ＮＸＦは、メモリトランジスタのゲート絶縁膜となる。ＯＮＯ膜ＮＸＦのうち、シリコン窒化膜は電荷蓄積層となる。シリコン酸化膜ＯＸＦ１は、ＯＮＯ膜ＮＸＦの下層のシリコン酸化膜との合成になる。次に、所定の写真製版処理を行うことにより、メモリ領域ＢＮＲにおけるメモリトランジスタが形成される領域を覆い、他の領域を露出するフォトレジストパターンＰＲ３が形成される（図７参照）。
【００４８】
次に、図７に示すように、フォトレジストパターンＰＲ３をエッチングマスクとして、エッチング処理を行うことにより、メモリ領域ＢＮＲにおけるメモリトランジスタが形成される領域以外の領域に位置するＯＮＯ膜ＮＸＦの部分が除去される。その後、フォトレジストパターンＰＲ３が除去される。
【００４９】
次に、所定の写真製版処理を行うことにより、バルク領域ＢＵＲを覆い、ＳＯＩ領域ＳＩＲを露出するフォトレジストパターンＰＲ４が形成される（図８参照）。次に、図８に示すように、フォトレジストパターンＰＲ４をエッチングマスクとしてエッチング処理を行うことにより、ＳＯＩ領域ＳＩＲに位置するシリコン酸化膜ＯＸＦ１の部分が除去される。その後、フォトレジストパターンＰＲ４が除去される。
【００５０】
次に、図９に示すように、熱酸化処理を行うことにより、シリコン層ＳＩＬの表面に、たとえば、膜厚１．５ｎｍ程度のシリコン酸化膜ＯＸＦ２が形成される。シリコン酸化膜ＯＸＦ２は、低耐圧ＭＯＳトランジスタのゲート絶縁膜となる。なお、この工程では、低耐圧ＭＯＳトランジスタのしきい値電圧を調整するために、熱酸化処理の後に、スパッタ法によって、ハフニウム等が併せて形成される。このため、ＯＮＯ膜ＮＸＦの上層のシリコン酸化膜には、ハフニウム等が堆積する。また、シリコン酸化膜ＯＸＦ１にも、ハフニウム等が堆積する。
【００５１】
次に、シリコン酸化膜ＯＸＦ１、シリコン酸化膜ＯＸＦ２およびＯＮＯ膜ＮＸＦ等を覆うように、たとえば、ＣＶＤ法により、ポリシリコン膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行ことにより、ゲート電極ＮＧＥ、ゲート電極ＳＧＥ、ゲート電極ＩＧＥおよびゲート電極ＣＧＥがパターニングされる（図１０参照）。
【００５２】
次に、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥを覆うように、たとえば、シリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを行うことにより、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれに、オフセットスペーサ膜ＯＳ１が形成される（図１０参照）。次に、露出しているシリコン酸化膜ＯＸＦ１、ＯＸＦ２等にエッチング処理が行われる。
【００５３】
これにより、図１０に示すように、メモリ領域ＢＮＲでは、ウェル領域ＰＷＲの上にゲート絶縁膜ＳＯＸを介在させてゲート電極ＳＧＥが形成される。高耐圧ＭＯＳトランジスタ領域ＢＩＲでは、ウェル領域ＰＷＲの上にゲート絶縁膜ＩＯＸを介在させてゲート電極ＩＧＥが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲでは、シリコン層ＳＩＬの上にゲート絶縁膜ＣＯＸを介在させてゲート電極ＣＧＥが形成される。なお、メモリ領域ＢＮＲでは、ＯＮＯ膜ＮＸＦのうち、下層のシリコン酸化膜とシリコン窒化膜とが残された状態にある。
【００５４】
次に、図１１に示すように、所定の写真製版処理を行うことにより、メモリ領域ＢＮＲを露出し、他の領域を覆うフォトレジストパターンＰＲ５が形成される。次に、そのフォトレジストパターンＰＲ５をエッチング膜として、露出しているＯＮＯ膜ＮＸＦの部分が除去される。次に、フォトレジストパターンＰＲ５等を注入マスクとして、ｎ型の不純物を注入することにより、ＬＤＤ領域ＮＬＲおよびＬＤＤ領域ＳＬＲが形成される。このとき、不純物の濃度（ドーズ量）は、〜１０１２／ｃｍ２程度のオーダとされる。その後、フォトレジストパターンＰＲ５が除去される。
【００５５】
次に、図１２に示すように、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれに、オフセットスペーサ膜ＯＳ２が形成される。さらに、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれに、スペーサ膜ＴＳＦが形成される。スペーサ膜ＴＳＦは、仮のスペーサ膜とされる。
【００５６】
次に、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥ等を覆うように、たとえば、シリコン窒化膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、高耐圧ＭＯＳトランジスタ領域ＢＩＲに位置する部分を残して、他の領域に位置する部分が除去される。
【００５７】
次に、図１３に示すように、高耐圧ＭＯＳトランジスタ領域ＢＩＲがシリコン窒化膜ＩＮＦによって覆われた状態で、７５０℃以上の温度条件のもとで水素アニール処理が行われる。これにより、ウェル領域ＰＷＲの表面およびシリコン層ＳＩＬの表面に存在する微量の酸素が、水素との還元反応によって除去される。
【００５８】
次に、シリコンのエピタキシャル成長が行われる。図１４に示すように、メモリ領域ＢＮＲでは、露出したウェル領域ＰＷＲの表面に、シリコンのせり上げエピタキシャル層ＮＥＬ、ＳＥＬが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲでは、露出したシリコン層ＳＩＬの表面に、シリコンのせり上げエピタキシャル層ＣＥＬが形成される。
【００５９】
このとき、メモリ領域ＢＮＲのウェル領域ＰＷＲには、イオン注入によって、すでにＬＤＤ領域ＮＬＲおよびＬＤＤ領域ＳＬＲが形成されている。ここで、不純物の濃度（〜１０１２／ｃｍ２程度）が比較的低いため、イオン注入に伴うダメージは比較的小さい。しかも、ウェル領域ＰＷＲの表面およびシリコン層ＳＩＬの表面に存在する酸素が除去されている。これにより、シリコンのせり上げエピタキシャル層ＮＥＬ、ＳＥＬは安定に成長する。なお、発明者らは、不純物の濃度が、高々〜１０１４／ｃｍ２程度の濃度であれば、シリコンのせり上げエピタキシャル層ＮＥＬ、ＳＥＬが安定に成長することを確認した。
【００６０】
次に、図１５に示すように、シリコン窒化膜ＩＮＦとスペーサ膜ＴＳＦとが除去される。次に、所定の写真製版処理を行うことにより、高耐圧ＭＯＳトランジスタ領域ＢＩＲおよび低耐圧ＭＯＳトランジスタ領域ＳＣＲを露出し、他の領域を覆うフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとしてｎ型の不純物を注入することにより、高耐圧ＭＯＳトランジスタ領域ＢＩＲのウェル領域ＰＷＲにＬＤＤ領域ＩＬＲが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲのシリコン層ＳＩＬにＬＤＤ領域ＣＬＲが形成される。その後、フォトレジストパターンが除去される。
【００６１】
次に、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥ等を覆うように、たとえば、シリコン酸化膜等（図示せず）が形成される。次に、そのシリコン酸化膜に異方性エッチング処理を行うことにより、図１６に示すように、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれにスペーサ膜ＰＳＦが形成される。
【００６２】
次に、所定の写真製版処理を行うことにより、メモリ領域ＢＮＲ、高耐圧ＭＯＳトランジスタ領域ＢＩＲおよび低耐圧ＭＯＳトランジスタ領域ＳＣＲを露出し、他の領域を覆うフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、ｎ型の不純物を注入することにより、図１７に示すように、メモリ領域ＢＮＲでは、せり上げエピタキシャル層ＮＥＬに拡散層ＮＤＲが形成され、せり上げエピタキシャル層ＳＥＬに拡散層ＳＤＲが形成される。高耐圧ＭＯＳトランジスタ領域ＢＩＲでは、ウェル領域ＰＷＲに拡散層ＩＤＲが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲでは、せり上げエピタキシャル層ＣＥＬに拡散層ＣＤＲが形成される。その後、フォトレジストパターンが除去される。
【００６３】
次に、図１８に示すように、たとえば、サリサイドプロセスにより、せり上げエピタキシャル層ＮＥＬ、ＳＥＬ、ＣＥＬ（拡散層ＮＤＲ、拡散層ＳＤＲ、拡散層ＣＤＲ）の表面およびウェル領域ＰＷＲ（拡散層ＩＤＲ）の表面等に、金属シリサイド膜ＭＳＦが形成される。
【００６４】
次に、図１９に示すように、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥ等を覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＩＬＦが形成される。その層間絶縁膜ＩＬＦを貫通して、金属シリサイド膜ＭＳＦのそれぞれに達するプラグＰＬＧが形成される。次に、層間絶縁膜ＩＬＦを覆うように絶縁膜ＺＯＦが形成される。その絶縁膜ＺＯＦに、たとえば、ダマシン法によって、配線ＷＢ、ＷＳ、ＷＩ、ＷＣが形成される。その後、必要に応じて上層の配線（図示せず）を形成することにより、図１に示す半導体装置の主要部分が完成する。
【００６５】
次に、上述した半導体装置の動作について説明する。まず、メモリ領域ＢＮＲのメモリセルの回路図について説明する。半導体装置のメモリ領域ＢＮＲのメモリセルでは、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとがマトリクス状に配置されている。ここでは、説明の簡略化のために、４つのメモリセルを例に挙げる。
【００６６】
図２０に示すように、メモリゲート線ＭＧおよび選択ゲート線ＣＧと、ソース線ＳＬおよびビット線ＢＬとが、互いに交差するように配置されている。ソース線ＳＬとビット線ＢＬとの間に、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとが電気的に直列に接続されている。メモリトランジスタＭＴＲのゲート電極が、メモリゲート線ＭＧに電気的に接続されている。選択トランジスタＳＴＲのゲート電極が、選択ゲート線ＣＧに電気的に接続されている。メモリトランジスタＭＴＲ１１〜ＭＴＲ２２および選択トランジスタＳＴＲ１１〜ＳＴＲ１１等は、ｐ型のウェル領域ＰＷＲに形成されている。
【００６７】
ソース線ＳＬ１とビット線ＢＬ１との間に、メモリトランジスタＭＴＲ１１と選択トランジスタＳＴＲ１１とが電気的に直列に接続されている。メモリトランジスタＭＴＲ１１のゲート電極が、メモリゲート線ＭＧ１に電気的に接続されている。選択トランジスタＳＴＲ１１のゲート電極が、選択ゲート線ＣＧ１に電気的に接続されている。
【００６８】
ソース線ＳＬ２とビット線ＢＬ２との間に、メモリトランジスタＭＴＲ１２と選択トランジスタＳＴＲ１２とが電気的に直列に接続されている。メモリトランジスタＭＴＲ１２のゲート電極が、メモリゲート線ＭＧ１に電気的に接続されている。選択トランジスタＳＴＲ１２のゲート電極が、選択ゲート線ＣＧ１に電気的に接続されている。
【００６９】
ソース線ＳＬ１とビット線ＢＬ１との間に、メモリトランジスタＭＴＲ２１と選択トランジスタＳＴＲ２１とが電気的に直列に接続されている。メモリトランジスタＭＴＲ２１のゲート電極が、メモリゲート線ＭＧ２に電気的に接続されている。選択トランジスタＳＴＲ２１のゲート電極が、選択ゲート線ＣＧ２に電気的に接続されている。
【００７０】
ソース線ＳＬ２とビット線ＢＬ２との間に、メモリトランジスタＭＴＲ２２と選択トランジスタＳＴＲ２２とが電気的に直列に接続されている。メモリトランジスタＭＴＲ２２のゲート電極が、メモリゲート線ＭＧ２に電気的に接続されている。選択トランジスタＳＴＲ２２のゲート電極が、選択ゲート線ＣＧ２に電気的に接続されている。
【００７１】
次に、図２０に示す回路図に基づいて、メモリセルに対する情報の書き込み動作について説明する。図２１に示すように、書き込みを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に６．５Ｖ、選択ゲート線ＣＧ１に−３．５Ｖ、ソース線ＳＬ１に０Ｖ、ビット線ＢＬ１に−３．５Ｖ、ウェル領域ＰＷＲに−３．５Ｖが、それぞれ印加される。
【００７２】
これにより、メモリトランジスタＭＴＲ１１のゲート電極ＮＧＥには正バイアスが印加されて、負バイアスが印加されているウェル領域ＰＷＲからゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）に向かって電子が注入される。こうして、選択されたビットに対して、情報の書き込みが行われる。
【００７３】
一方、書き込みを行わない非選択ビットとして、たとえば、メモリトランジスタＭＴＲ２２および選択トランジスタＳＴＲ２２では、メモリゲート線ＭＧ２に−１．５Ｖ、選択ゲート線ＣＧ２に−３．５Ｖ、ソース線ＳＬ２に０Ｖ、ビット線ＢＬ２に１．５Ｖ、ウェル領域ＰＷＲに−３．５Ｖが、それぞれ印加される。これにより、メモリトランジスタＭＴＲ２２のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）への電子の注入は行われない。
【００７４】
ここで、この半導体装置のメモリトランジスタＭＴＲでは、ビット線の電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されている。このため、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層の不純物の影響を受けることが抑制される。これにより、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが急峻になった場合あるいは緩やかになった場合と比べて、非選択ビットにおいて、情報が誤って消去されることが抑制される。これについては、後で詳しく説明する。
【００７５】
次に、メモリセルに対する情報の消去動作について説明する。図２２に示すように、消去を行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１と、メモリトランジスタＭＴＲ１２および選択トランジスタＳＴＲ１２とする。
【００７６】
このとき、たとえば、メモリゲート線ＭＧ１に−３．５Ｖ、選択ゲート線ＣＧ１に３．３Ｖ、ウェル領域ＰＷＲに６．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１、ＳＬ２およびビット線ＢＬ１、ＢＬ２を、ハイインピーダンス（Ｈｉ−Ｚ）の状態にする。ハイインピーダンスの状態とは、フローティングの状態である。
【００７７】
これにより、メモリトランジスタＭＴＲ１１、１２のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層に蓄積されている電子が、正バイアスが印加されているウェル領域ＰＷＲに向かって引き抜かれる。こうして、選択されたビットに対して、情報の消去が行われる。
【００７８】
一方、消去を行わない非選択ビットとして、メモリトランジスタＭＴＲ２１および選択トランジスタＳＴＲ２１と、メモリトランジスタＭＴＲ２２および選択トランジスタＳＴＲ２２では、メモリゲート線ＭＧ２に６．５Ｖ、選択ゲート線ＣＧ２に３．３Ｖ、ウェル領域ＰＷＲに６．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１、ＳＬ２およびビット線ＢＬ１、ＢＬ２を、ハイインピーダンスの状態にする。これにより、メモリトランジスタＭＴＲ２１、２２のゲート電極ＮＧＥの電位とウェル領域ＰＷＲの電位とが同電位となって、電子の引き抜きは行われない。
【００７９】
次に、メモリセルに対する情報の読み出し動作について説明する。図２３に示すように、読み出しを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に０Ｖ、選択ゲート線ＣＧ１に３．３Ｖ、ソース線ＳＬ１に０Ｖ、ビット線ＢＬ１に０Ｖ、ウェル領域ＰＷＲに０Ｖが、それぞれ印加される。
【００８０】
このとき、メモリトランジスタＭＴＲ１１の電荷蓄積層に電子が注入されている場合には、メモリトランジスタＭＴＲ１１のしきい値電圧が上がる。このため、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１を電流は流れない。一方、電荷蓄積層に電子が注入されていない場合には、しきい値電圧が下がり、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１を電流が流れる。こうして、選択ビットに対して、情報の読み取りが行われる。
【００８１】
一方、読み取りを行わない非選択ビットとして、メモリトランジスタＭＴＲ２２および選択トランジスタＳＴＲ２２では、メモリゲート線ＭＧ２に０Ｖ、選択ゲート線ＣＧ２に０Ｖ、ソース線ＳＬ２に０Ｖ、ビット線ＢＬ２に０Ｖ、ウェル領域ＰＷＲに０Ｖが、それぞれ印加される。このため、選択トランジスタＳＴＲ１１にはチャネル領域が形成されず、情報の読み取りは行われない。
【００８２】
上述した半導体装置のメモリトランジスタＭＴＲでは、ビット線の電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されていることで、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層ＮＤＲの不純物の影響を受けることが抑制されて、書き込みディスターブが軽減される。このことについて、せり上げエピタキシャル層が形成されていない半導体装置と比較して説明する。なお、説明の便宜上、各部の参照符号は実施の形態１に係る半導体装置の符号と同じ符号を用いる。
【００８３】
ＬＤＤ領域ＮＬＲの周辺の不純物濃度のプロファイルが急峻に変化している場合には、書き込み動作を行う際に、非選択ビットのメモリトランジスタＭＴＲでは、ビット線ＢＬによって印加される電位と、ウェル領域ＰＷＲに印加されている電位との電位差によって発生したホットホールが電荷蓄積層に注入されることがある。このとき、電荷蓄積層に電子が蓄積されている場合には、ホットホールが注入されることで、情報が誤って消去されることがある（書き込みディスターブ）。
【００８４】
一方、ＬＤＤ領域ＮＬＲの周辺の不純物濃度のプロファイルが緩やかに変化している場合には、拡散層ＮＤＲからの空乏層の延びによって、チャネル領域の電位が浮くことがある。このため、非選択ビットのメモリトランジスタＭＴＲでは、負バイアスに印加されているゲート電極の電位とチャネル領域の電位との電位差によって、電荷蓄積層に蓄積されている電子が、ウェル領域（チャネル領域）に引き抜かれてしまい、情報が消去されることがある（書き込みディスターブ）。
【００８５】
このため、図２４に示すように、拡散層ＮＤＲがウェル領域ＰＷＲに形成された半導体装置では、ＬＤＤ領域ＮＬＲとその周辺の不純物濃度のプロファイルを正確に管理することが求められる。しかしながら、拡散層ＮＤＲがウェル領域ＰＷＲに形成された場合には、拡散層ＮＤＲが形成された後に行われる一連の熱処理に伴って、図２５に示すように、拡散層ＮＤＲ中の不純物が拡散してしまう。このため、ＬＤＤ領域ＮＬＲとその周辺の不純物濃度のプロファイルが所望のプロファイルからずれてしまい、非選択ビットにおいて書き込みディスターブが発生しやすくなる。
【００８６】
そこで、発明者らは、メモリトランジスタＭＴＲのＬＤＤ領域ＮＬＲとその周辺の不純物が、拡散層ＮＤＲの不純物の影響を受けない構造として、ウェル領域ＰＷＲの表面にせり上げエピタキシャル層ＮＥＬを形成し、そのせり上げエピタキシャル層ＮＥＬに拡散層ＮＤＲを形成する構造を想到するに至った（図１参照）。
【００８７】
発明者らは、半導体装置の一連の開発において行った、ＭＯＳトランジスタ周辺の不純物濃度のプロファイルのシミュレーションによる結果を種々検討した。まず、図２６に、比較例となる不純物濃度のプロファイルのシミュレーション結果の一例を示す。
【００８８】
シミュレーションの条件として、ゲート電極ＧＥＬの高さＨを１００ｎｍ、ゲート長方向の長さＬを１００ｎｍとした。ＬＤＤ領域の注入条件を、条件（Ｐ、２０ｋｅＶ、１．２×１０１２ｃｍ−２）とし、ゲート電極ＧＥＬを注入マスクとして注入した。ソースドレイン領域の注入条件を、条件（（Ａｓ、２０ｋｅＶ、４×１０１５ｃｍ−２）、（Ｐ、１０ｋｅＶ、５×１０１４ｃｍ−２）とし、ゲート電極ＧＥＬおよびサイドウォール絶縁膜ＳＷＦを注入マスクとして注入した。ハロ領域の注入条件を、条件（ＢＦ２、６０ｋｅＶ、１．２×１０１３ｃｍ−２）とした。不純物濃度のプロファイルは、製造工程における一連の熱処理を行った後の状態を示す。
【００８９】
図２６に示すように、一連の熱処理後では、ソース・ドレイン領域（拡散層に対応）中の不純物が、ＬＤＤ領域に対応する領域にまで拡散し、ＬＤＤ領域に対応する領域の不純物濃度が高くなっていることがわかる。すなわち、ＬＤＤ領域がソース・ドレイン領域に隠れてしまう。
【００９０】
このシミュレーションによる不純物濃度のプロファイルの結果を、メモリトランジスタに当てはめると、書き込み動作を行う際に、非選択ビットにおいて書き込みディスターブを発生させることになると考えられる。
【００９１】
次に、図２７に、せり上げエピタキシャル層を形成したＭＯＳトランジスタ周辺の不純物濃度のプロファイルのシミュレーション結果の一例を示す。
【００９２】
シミュレーションの条件として、ゲート電極の高さＨを１００ｎｍ、ゲート長方向の長さＬを６５ｎｍとした。ＬＤＤ領域の注入条件を、条件（Ａｓ、３．５ｋｅＶ、２×１０１５ｃｍ−２）とし、ゲート電極ＧＥＬを注入マスクとして注入した。ソースドレイン領域の注入条件を、条件（（Ａｓ、１０ｋｅＶ、２×１０１５ｃｍ−２）、（Ｐ、８ｋｅＶ、３×１０１５ｃｍ−２）とし、ゲート電極ＧＥＬおよびサイドウォール絶縁膜ＳＷＦを注入マスクとして注入した。不純物濃度のプロファイルは、製造工程における一連の熱処理を行った後の状態を示す。
【００９３】
図２７に示すように、一連の熱処理後では、ソース・ドレイン領域（拡散層に対応）中の不純物は、せり上げエピタキシャル層の部分にほぼ留まっており、ＬＤＤ領域に対応する領域にまでは拡散せず、ＬＤＤ領域としての不純物濃度のプロファイルが維持されていることがわかる（丸枠内参照）。
【００９４】
ここで、このシミュレーションでは、ＬＤＤ領域の注入条件として、不純物（Ａｓ）の濃度は、２×１０１５ｃｍ−２に設定されている。一方、メモリトランジスタのＬＤＤ領域の不純物濃度は、１０１２ｃｍ−２程度のオーダとされる。このため、シミュレーションによる結果と、実際のメモリトランジスタとでは、ＬＤＤ領域の不純物濃度のオーダに違いがある。
【００９５】
しかしながら、発明者らは、このシミュレーションによる結果からは、ＬＤＤ領域の不純物濃度を、１０１２ｃｍ−２程度のオーダに設定したとしても、ソース・ドレイン領域（拡散層に対応）中の不純物は、せり上げエピタキシャル層の部分に留まり、ＬＤＤ領域の不純物濃度のプロファイルは維持されると考えた。
【００９６】
したがって、発明者らは、ＬＤＤ領域ＮＬＲとその周辺の不純物濃度のプロファイルが維持されることで、書き込み動作を行う際に、非選択ビットにおいて書き込みディスターブ（誤消去）が発生するのを抑制することができると考えた。
【００９７】
次に、高温水素アニールによる効果について説明する。高温水素アニールを行うことで、高温水素アニールを行わない場合と比べて、メモリトランジスタのリテンション特性が向上することが知られている。
【００９８】
メモリトランジスタのゲート絶縁膜へ書き換えストレスを与えた後、書き込み状態と消去状態の保持特性を評価した結果を、図２８に示す。横軸は時間であり、縦軸はしきい値電圧である。ゲート絶縁膜の電荷蓄積層に電子が注入されている状態では、しきい値電圧は相対的に高い。ゲート絶縁膜の電荷蓄積層に電子が注入されていない状態では、しきい値電圧は相対的に低い。
【００９９】
ゲート絶縁膜の電荷蓄積層に電子が注入されている状態では、時間の経過とともに、しきい値電圧が徐々に低くなることがわかる。一方、ゲート絶縁膜の電荷蓄積層に電子が注入されていない状態では、時間の経過とともに、しきい値電圧が徐々に高くなることがわかる。特に、この場合には、水素アニールを行った場合と、水素アニールを行っていない場合との差が大きい。水素アニールを行った場合には、水素アニールを行っていない場合と比べて、グラフの傾きが小さくなっており、保持特性が向上していることがわかる。
【０１００】
ゲート絶縁膜（ＯＮＯ膜）へ書き換えストレスを与えることで、ＯＮＯ膜の一番下に位置するシリコン酸化膜におけるウェル領域の側の部分には、界面準位（トラップ）が形成される。ＯＮＯ膜の電荷蓄積層に注入された電子は、その界面準位を介して、ウェル領域へ逃げやすくなる。そこで、水素アニールを行うことで、界面準位に水素がトラップされて、電荷蓄積層に注入された電子が、ウェル領域へ逃げるのを抑制することができる。
【０１０１】
次に、水素アニールによって、シリコン酸化膜における界面準位の数が減少することを示すグラフを、図２９に示す。横軸はアニール条件であり、縦軸はチャージポンプ電流である。チャージポンプ電流とは、ゲート電極と基板との間に交流電圧を印加することによって、ゲート電極と基板との間に流れる電流であり、界面準位の数とチャージポンプ電流とは比例する。グラフに示されるように、水素アニールを行わない場合には、チャージポンプ電流は比較的高く、また、その値もばらついているのに対して、水素アニールを行うことで、チャージポンプ電流は低くなり、その値のばらつきも小さくなることがわかる。
【０１０２】
このように、水素アニール処理は、メモリトランジスタＭＴＲのリテンション特性の向上に寄与する。上述した半導体装置では、せり上げエピタキシャル層を形成することで、せり上げエピタキシャル層を形成する前に行われる水素アニール処理によって代用することができる。
【０１０３】
このため、メモリトランジスタＭＴＲのリテンション特性の向上のためにだけ水素アニールを別途行う場合と比べて、メモリトランジスタＭＴＲ以外の他の半導体素子等の不純物が影響を受けてしまい、半導体装置としての特性がずれてしまうのを防止することができる。なお、この水素アニール処理では、水素の代わりに重水素を使用してもよい。
【０１０４】
実施の形態２
ここでは、一つのメモリセルが一つのメモリトランジスタと一つの選択トランジスタとによって構成され、そのメモリセルがＳＯＩ領域に形成された半導体装置の一例について説明する。
【０１０５】
図３０に示すように、ＳＯＩ基板ＳＵＢでは、バルク領域ＢＵＲとＳＯＩ領域ＳＩＲとが規定されている。バルク領域ＢＵＲでは、素子分離絶縁膜ＴＩＳによって、高耐圧ＭＯＳトランジスタ領域ＢＩＲが規定されている。ＳＯＩ領域ＳＩＲでは、素子分離絶縁膜ＴＩＳによって、メモリ領域ＳＮＲと低耐圧ＭＯＳトランジスタ領域ＳＣＲとが規定されている。
【０１０６】
メモリ領域ＳＮＲのシリコン層ＳＩＬには、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとが形成されている。メモリトランジスタＭＴＲと選択トランジスタＳＴＲとは、電気的に直列に接続されている。シリコン層ＳＩＬの表面には、せり上げエピタキシャル層ＮＥＬ、ＳＥＬ（せり上げ部）が形成されている。
【０１０７】
メモリトランジスタＭＴＲは、電荷蓄積層を含むゲート絶縁膜ＮＯＸ、ゲート電極ＮＧＥ、ＬＤＤ領域ＮＬＲおよび拡散層ＮＤＲを有する。ゲート絶縁膜ＮＯＸは、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層させた積層構造とされる。シリコン窒化膜が電荷蓄積層となる。ゲート電極ＮＧＥは、シリコン層ＳＩＬの上にゲート絶縁膜ＮＯＸを介在させて形成されている。
【０１０８】
せり上げエピタキシャル層ＮＥＬは、ゲート絶縁膜ＮＯＸが配置されているシリコン層ＳＩＬの表面から、その表面よりも高い位置にわたり形成されている。ＬＤＤ領域ＮＬＲは、ゲート電極ＮＧＥの側壁面の直下に位置するシリコン層ＳＩＬの部分から、せり上げエピタキシャル層ＮＥＬの直下に位置するシリコン層ＳＩＬの部分に向かって形成されている。拡散層ＮＤＲは、主としてせり上げエピタキシャル層ＮＥＬに形成されている。拡散層ＮＤＲの不純物濃度（第２不純物濃度）は、ＬＤＤ領域ＮＬＲの不純物濃度（第１不純物濃度）よりも高い。
【０１０９】
選択トランジスタＳＴＲは、ゲート絶縁膜ＳＯＸ、ゲート電極ＳＧＥ、ＬＤＤ領域ＳＬＲおよび拡散層ＳＤＲを有する。ゲート電極ＳＧＥは、シリコン層ＳＩＬの上にゲート絶縁膜ＳＯＸを介在させて形成されている。ＬＤＤ領域ＳＬＲは、ゲート電極ＳＧＥの側壁面の直下に位置するシリコン層ＳＩＬの部分から、せり上げエピタキシャル層ＳＥＬの直下に位置するシリコン層ＳＩＬの部分に向かって形成されている。
【０１１０】
拡散層ＳＤＲは、主としてせり上げエピタキシャル層ＳＥＬに形成されている。拡散層ＳＤＲの不純物濃度は、ＬＤＤ領域ＳＬＲの不純物濃度よりも高い。なお、これ以外の構成については、図１に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１１１】
次に、上述した半導体装置の製造方法の一例について説明する。実施の形態１において述べたように、説明および図面の簡略化を図るために、ｎチャネル型のＭＯＳトランジスタを形成する場合について説明するが、半導体装置では、ｐチャネル型のＭＯＳトランジスタも形成される。
【０１１２】
まず、ＳＯＩ基板ＳＵＢが用意される。次に、所定の写真製版処理を行うことにより、ＳＯＩ領域ＳＩＲとなる領域を覆い、バルク領域となる領域を露出するフォトレジストパターンＰＲ１１が形成される（図３１参照）。
【０１１３】
次に、図３１に示すように、フォトレジストパターンＰＲ１１をエッチングマスクとして、露出しているシリコン層ＳＩＬを除去することにより、バルク領域ＢＵＲとなる領域に位置する絶縁膜ＢＯＬが露出する。その後、フォトレジストパターンＰＲ１１が除去される。
【０１１４】
次に、所定の写真製版処理、エッチング処理および成膜処理等を行うことにより、図３２に示すように、素子分離絶縁膜ＴＩＳが形成される。バルク領域ＢＵＲとなる領域では、素子分離絶縁膜ＴＩＳによって、高耐圧ＭＯＳトランジスタ領域ＢＩＲ等が規定される。ＳＯＩ領域ＳＩＲでは、メモリ領域ＳＮＲと低耐圧ＭＯＳトランジスタ領域ＳＣＲとが規定される。
【０１１５】
次に、図３３に示すように、バルク領域ＢＵＲとなる領域に位置する絶縁膜ＢＯＬが除去されて、バルク領域ＢＵＲが規定される。次に、所定の写真製版処理およびイオン注入（たとえば、Ｂ）を行うことにより、バルク領域ＢＵＲにｐ型のウェル領域ＰＷＲが形成される。
【０１１６】
次に、所定の写真製版処理およびイオン注入（たとえば、ＢＦ２）を行うことにより、高耐圧ＭＯＳトランジスタ領域ＢＩＲに、チャネル注入領域ＩＣＩが形成される。また、所定の写真製版処理およびイオン注入（たとえば、Ｂ）を行うことにより、ＳＯＩ領域ＳＩＲでは、絶縁膜ＢＯＬの直下に位置するシリコン基板ＢＳＵＢの部分に、グランドプレイン領域ＧＰＲが形成される。
【０１１７】
次に、熱酸化処理を行うことにより、シリコン層ＳＩＬの表面およびシリコン基板ＢＳＵＢの表面に、たとえば、膜厚７．５ｎｍ程度のシリコン酸化膜ＯＸＦ１が形成される（図３４参照）。次に、所定の写真製版処理を行うことにより、メモリ領域ＳＮＲにおけるメモリトランジスタが形成される領域を露出し、他の領域を覆うフォトレジストパターンＰＲ１２が形成される（図３４参照）。
【０１１８】
次に、図３４に示すように、フォトレジストパターンＰＲ１２をエッチングマスクとして、エッチング処理を行うことにより、メモリ領域ＳＮＲにおけるメモリトランジスタが形成される領域に位置するシリコン酸化膜ＯＸＦ１の部分が除去される。その後、フォトレジストパターンＰＲ１２が除去される。
【０１１９】
次に、図３５に示すように、シリコン酸化膜ＯＸＦ１等を覆うように、ＯＮＯ膜ＮＸＦが形成される。次に、所定の写真製版処理を行うことにより、メモリ領域ＳＮＲにおけるメモリトランジスタが形成される領域を覆い、他の領域を露出するフォトレジストパターンＰＲ１３が形成される（図３６参照）。
【０１２０】
次に、図３６に示すように、フォトレジストパターンＰＲ１３をエッチングマスクとして、エッチング処理を行うことにより、メモリ領域ＳＮＲにおけるメモリトランジスタが形成される領域以外の領域に位置するＯＮＯ膜ＮＸＦの部分が除去される。その後、フォトレジストパターンＰＲ１３が除去される。
【０１２１】
次に、所定の写真製版処理を行うことにより、バルク領域ＢＵＲと、メモリ領域ＳＮＲにおけるメモリトランジスタが形成される領域とを覆い、他の領域を露出するフォトレジストパターンＰＲ１４が形成される（図３７参照）。次に、図３７に示すように、フォトレジストパターンＰＲ１４をエッチングマスクとしてエッチング処理を行うことにより、バルク領域ＢＵＲおよびメモリ領域ＳＮＲにおけるメモリトランジスタが形成される領域以外の領域に位置するシリコン酸化膜ＯＸＦ１の部分が除去される。その後、フォトレジストパターンＰＲ１４が除去される。
【０１２２】
次に、図３８に示すように、熱酸化処理を行うことにより、シリコン層ＳＩＬの表面に、たとえば、膜厚１．５ｎｍ程度のシリコン酸化膜ＯＸＦ２が形成される。次に、シリコン酸化膜ＯＸＦ１、シリコン酸化膜ＯＸＦ２およびＯＮＯ膜ＮＸＦ等を覆うように、ポリシリコン膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行ことにより、ゲート電極ＮＧＥ、ゲート電極ＳＧＥ、ゲート電極ＩＧＥおよびゲート電極ＣＧＥがパターニングされる（図３９参照）。
【０１２３】
次に、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれに、オフセットスペーサ膜ＯＳ１が形成される（図３９参照）。次に、露出しているシリコン酸化膜ＯＸＦ１、ＯＸＦ２等にエッチング処理が行われる。
【０１２４】
これにより、図３９に示すように、メモリ領域ＳＮＲでは、シリコン層ＳＩＬの上にゲート絶縁膜ＳＯＸを介在させてゲート電極ＳＧＥが形成される。高耐圧ＭＯＳトランジスタ領域ＢＩＲでは、ウェル領域ＰＷＲの上にゲート絶縁膜ＩＯＸを介在させてゲート電極ＩＧＥが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲでは、シリコン層ＳＩＬの上にゲート絶縁膜ＣＯＸを介在させてゲート電極ＣＧＥが形成される。なお、メモリ領域ＳＮＲでは、ＯＮＯ膜ＮＸＦのうち、下層のシリコン酸化膜とシリコン窒化膜とが残された状態にある。
【０１２５】
次に、図４０に示すように、所定の写真製版処理を行うことにより、メモリ領域ＢＮＲを露出し、他の領域を覆うフォトレジストパターンＰＲ１５が形成される。次に、そのフォトレジストパターンＰＲ１５をエッチング膜として、露出しているＯＮＯ膜ＮＸＦの部分が除去される。その後、フォトレジストパターンＰＲ１５が除去される。次に、図４１に示すように、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれに、オフセットスペーサ膜ＯＳ２が形成される。さらに、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれに、仮のスペーサ膜ＴＳＦが形成される。
【０１２６】
次に、図４２に示すように、高耐圧ＭＯＳトランジスタ領域ＢＩＲを覆うように、シリコン窒化膜ＩＮＦが形成される。次に、高耐圧ＭＯＳトランジスタ領域ＢＩＲがシリコン窒化膜ＩＮＦによって覆われた状態で、７５０℃以上の温度条件のもとで水素アニール処理が行われる。これにより、ウェル領域ＰＷＲの表面およびシリコン層ＳＩＬの表面に存在する微量の酸素が、水素との還元反応によって除去される。
【０１２７】
次に、シリコンのエピタキシャル成長が行われる。図４３に示すように、メモリ領域ＳＮＲでは、露出したシリコン層ＳＩＬの表面に、シリコンのせり上げエピタキシャル層ＮＥＬ、ＳＥＬが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲでは、露出したシリコン層ＳＩＬの表面に、シリコンのせり上げエピタキシャル層ＣＥＬが形成される。
【０１２８】
次に、図４４に示すように、シリコン窒化膜ＩＮＦとスペーサ膜ＴＳＦとが除去される。次に、所定の写真製版処理を行うことにより、メモリ領域ＳＮＲを露出し、他の領域を覆うフォトレジストパターン（図示せず）。次に、そのフォトレジストパターンを注入マスクとしてｎ型の不純物を注入することにより、シリコン層ＳＩＬにメモリトランジスタのＬＤＤ領域ＮＬＲと選択トランジスタのＬＤＤ領域ＳＬＲとが形成される。その後、フォトレジストパターンが除去される。
【０１２９】
次に、所定の写真製版処理を行うことにより、高耐圧ＭＯＳトランジスタ領域ＢＩＲおよび低耐圧ＭＯＳトランジスタ領域ＳＣＲを露出し、他の領域を覆うフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとしてｎ型の不純物を注入することにより、高耐圧ＭＯＳトランジスタ領域ＢＩＲのウェル領域ＰＷＲにＬＤＤ領域ＩＬＲが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲのシリコン層ＳＩＬにＬＤＤ領域ＣＬＲが形成される。その後、フォトレジストパターンが除去される。
【０１３０】
次に、図４５に示すように、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥの側壁面のそれぞれにスペーサ膜ＰＳＦが形成される。次に、所定の写真製版処理を行うことにより、メモリ領域ＳＮＲ、低耐圧ＭＯＳトランジスタ領域ＳＣＲおよび高耐圧ＭＯＳトランジスタ領域ＢＩＲを露出し、他の領域を覆うフォトレジストパターン（図示せず）が形成される。
【０１３１】
次に、そのフォトレジストパターンを注入マスクとして、ｎ型の不純物を注入することにより、図４６に示すように、メモリ領域ＳＮＲでは、せり上げエピタキシャル層ＮＥＬに拡散層ＮＤＲが形成され、せり上げエピタキシャル層ＳＥＬに拡散層ＳＤＲが形成される。低耐圧ＭＯＳトランジスタ領域ＳＣＲでは、せり上げエピタキシャル層ＣＥＬに拡散層ＣＤＲが形成される。高耐圧ＭＯＳトランジスタ領域ＢＩＲでは、ウェル領域ＰＷＲに拡散層ＩＤＲが形成される。その後、フォトレジストパターンが除去される。
【０１３２】
次に、図４７に示すように、たとえば、サリサイドプロセスにより、せり上げエピタキシャル層ＮＥＬ、ＳＥＬ、ＣＥＬ（拡散層ＮＤＲ、拡散層ＳＤＲ、拡散層ＣＤＲ）の表面およびウェル領域ＰＷＲ（拡散層ＩＤＲ）の表面等に、金属シリサイド膜ＭＳＦが形成される。
【０１３３】
次に、図４８に示すように、ゲート電極ＮＧＥ、ＳＧＥ、ＩＧＥ、ＣＧＥ等を覆うように、層間絶縁膜ＩＬＦが形成される。その層間絶縁膜ＩＬＦを貫通して、金属シリサイド膜ＭＳＦのそれぞれに達するプラグＰＬＧが形成される。次に、層間絶縁膜ＩＬＦを覆うように絶縁膜ＺＯＦが形成される。その絶縁膜ＺＯＦに、配線ＷＢ、ＷＳ、ＷＩ、ＷＣが形成される。その後、必要に応じて上層の配線（図示せず）を形成することにより、図３０に示す半導体装置の主要部分が完成する。
【０１３４】
次に、上述した半導体装置の動作について説明する。まず、メモリ領域ＳＮＲのメモリセルの回路図について説明する。上述した半導体装置では、メモリ領域ＳＮＲは、ＳＯＩ領域ＳＩＲのシリコン層ＳＩＬに形成されている点で、メモリ領域ＢＮＲがバルク領域ＢＵＲのウェル領域ＰＷＲに形成されている前述した半導体装置とは異なっている。
【０１３５】
このため、図４９に示すように、メモリ領域ＳＮＲのメモリセルの回路図では、ウェル領域ＰＷＲに対応する点線枠が示されていない点を除き、メモリトランジスタＭＴＲ、選択トランジスタＳＴＲ、メモリゲート線ＭＧ、選択ゲート線ＣＧ、ソース線ＳＬおよびビット線ＢＬの接続関係は、前述したメモリ領域ＢＮＲの回路図（図２０参照）と同じである。
【０１３６】
次に、図４９に示す回路図に基づいて、メモリセルに対する情報の書き込み動作について説明する。図５０に示すように、書き込みを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に６．５Ｖ、選択ゲート線ＣＧ１に−３．５Ｖ、ソース線ＳＬ１に０Ｖ、ビット線ＢＬ１に−３．５Ｖが、それぞれ印加される。
【０１３７】
これにより、メモリトランジスタＭＴＲ１１のゲート電極ＮＧＥには正バイアスが印加されて、シリコン層ＳＩＬからゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）に向かって電子が注入される。こうして、選択されたビットに対して、情報の書き込みが行われる。
【０１３８】
一方、書き込みを行わない非選択ビットとして、たとえば、メモリトランジスタＭＴＲ２２および選択トランジスタＳＴＲ２２では、メモリゲート線ＭＧ２に−１．５Ｖ、選択ゲート線ＣＧ２に−３．５Ｖ、ソース線ＳＬ２に０Ｖ、ビット線ＢＬ２に１．５Ｖが、それぞれ印加される。これにより、メモリトランジスタＭＴＲ２２のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）への電子の注入は行われない。
【０１３９】
このとき、メモリトランジスタＭＴＲでは、ビット線ＢＬの電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されている。これにより、前述したように、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層ＮＤＲの不純物の影響を受けることが抑制されて、情報が誤って消去される書き込みディスターブを抑制することができる。
【０１４０】
次に、メモリセルに対する情報の消去動作について説明する。図５１に示すように、消去を行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１と、メモリトランジスタＭＴＲ１２および選択トランジスタＳＴＲ１２とする。
【０１４１】
このとき、たとえば、メモリゲート線ＭＧ１に−３．５Ｖ、選択ゲート線ＣＧ１に３．３Ｖ、ソース線ＳＬ１、ＳＬ２に６．５Ｖ、ビット線ＢＬ１、ＢＬ２に６．５Ｖが、それぞれ印加される。これにより、メモリトランジスタＭＴＲ１１のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）に蓄積されている電子が、シリコン層ＳＩＬへ向かって引き抜かれる。こうして、選択されたビットに対して、情報の消去が行われる。
【０１４２】
一方、消去を行わない非選択ビットとして、メモリトランジスタＭＴＲ２１および選択トランジスタＳＴＲ２１と、メモリトランジスタＭＴＲ２２および選択トランジスタＳＴＲ２２では、メモリゲート線ＭＧ２に６．５Ｖ、選択ゲート線ＣＧ２に３．３Ｖ、ソース線ＳＬ１、ＳＬ２に６．５Ｖ、ビット線ＢＬ１、ＢＬ２に６．５Ｖが、それぞれ印加される。これにより、メモリトランジスタＭＴＲ１１（ゲート電極）の電位とシリコン層ＳＩＬの電位とが同電位となって、電子の引き抜きは行われない。
【０１４３】
次に、メモリセルに対する情報の読み出し動作について説明する。図５２に示すように、読み出しを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に０Ｖ、選択ゲート線ＣＧ１に３．３Ｖ、ソース線ＳＬ１に０Ｖ、ビット線ＢＬ１に０．８Ｖが、それぞれ印加される。
【０１４４】
このとき、メモリトランジスタＭＴＲ１１の電荷蓄積層に電子が注入されている場合には、メモリトランジスタＭＴＲ１１のしきい値電圧が上がる。このため、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１を電流は流れない。一方、電荷蓄積層に電子が注入されていない場合には、しきい値電圧が下がり、メモリトランジスタＭＴＲ１１および選択トランジスタＳＴＲ１１を電流が流れる。こうして、選択ビットに対して、情報の読み取りが行われる。
【０１４５】
一方、読み取りを行わない非選択ビットとして、メモリトランジスタＭＴＲ２２および選択トランジスタＳＴＲ２２では、メモリゲート線ＭＧ２に０Ｖ、選択ゲート線ＣＧ２に０Ｖ、ソース線ＳＬ２に０Ｖ、ビット線ＢＬ２に０Ｖが、それぞれ印加される。このため、選択トランジスタＳＴＲ１１にはチャネル領域が形成されず、情報の読み取りは行われない。
【０１４６】
上述した半導体装置のメモリトランジスタＭＴＲでは、ビット線の電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されている。これにより、前述したように、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層ＮＤＲの不純物の影響を受けることが抑制されて、書き込みディスターブを軽減することができる。
【０１４７】
また、前述したように、そのせり上げエピタキシャル層ＮＥＬ等を形成する前に、高温水素アニールを行うことで、ゲート絶縁膜ＮＯＸ（下層のシリコン酸化膜）の界面準位が減少して、メモリトランジスタＭＴＲのリテンション特性を向上させることができる。
【０１４８】
実施の形態３
実施の形態１、２では、一つのメモリセルが一つのメモリトランジスタと一つの選択トランジスタとによって構成される半導体装置について説明した。ここでは、一つのメモリセルが一つのメモリトランジスタによって構成され、そのメモリセルがバルク領域に形成された半導体装置について説明する。
【０１４９】
図５３に示すように、ＳＯＩ基板ＳＵＢでは、バルク領域ＢＵＲとＳＯＩ領域ＳＩＲとが規定されている。バルク領域ＢＵＲでは、素子分離絶縁膜ＴＩＳによって、メモリ領域ＢＮＲと高耐圧ＭＯＳトランジスタ領域ＢＩＲとが規定されている。ＳＯＩ領域ＳＩＲでは、素子分離絶縁膜ＴＩＳによって、低耐圧ＭＯＳトランジスタ領域ＳＣＲが規定されている。
【０１５０】
メモリ領域ＢＮＲに形成されたｐ型のウェル領域ＰＷＲには、メモリトランジスタＭＴＲが形成されている。ウェル領域ＰＷＲの表面には、せり上げエピタキシャル層ＮＥＬ（せり上げ部）が形成されている。メモリトランジスタＭＴＲは、電荷蓄積層を含むゲート絶縁膜ＮＯＸ、ゲート電極ＮＧＥ、ＬＤＤ領域ＮＬＲおよび拡散層ＮＤＲを有する。
【０１５１】
せり上げエピタキシャル層ＮＥＬは、ゲート絶縁膜ＮＯＸが配置されているウェル領域ＰＷＲの表面から、その表面よりも高い位置にわたり形成されている。ＬＤＤ領域ＮＬＲは、ゲート電極ＮＧＥの側壁面の直下に位置するウェル領域ＰＷＲの部分から、せり上げエピタキシャル層ＮＥＬの直下に位置するウェル領域ＰＷＲの部分に向かって形成されている。
【０１５２】
拡散層ＮＤＲは、主としてせり上げエピタキシャル層ＮＥＬに形成されている。拡散層ＮＤＲの不純物濃度は、ＬＤＤ領域ＮＬＲの不純物濃度よりも高い。なお、これ以外の構成については、図１に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１５３】
上述した半導体装置は、メモリ領域ＢＮＲには、メモリトランジスタＭＴＲだけが形成されて、選択トランジスタが形成されない点を除いて、実施の形態１において説明した製造方法と同じ製造方法によって製造することができる。
【０１５４】
次に、上述した半導体装置の動作について説明する。まず、メモリ領域ＢＮＲのメモリセルの回路図について説明する。半導体装置のメモリ領域ＢＮＲのメモリセルでは、メモリトランジスタＭＴＲがマトリクス状に配置されている。ここでは、説明の簡略化のために、４つのメモリセルを例に挙げる。
【０１５５】
図５４に示すように、メモリゲート線ＭＧと、ソース線ＳＬおよびビット線ＢＬとが、互いに交差するように配置されている。ソース線ＳＬとビット線ＢＬとの間に、メモリトランジスタＭＴＲが電気的に接続されている。メモリトランジスタＭＴＲのゲート電極が、メモリゲート線ＭＧに電気的に接続されている。メモリトランジスタＭＴＲ１１〜ＭＴＲ２２等は、ｐ型のウェル領域ＰＷＲに形成されている。
【０１５６】
ソース線ＳＬ１とビット線ＢＬ１との間に、メモリトランジスタＭＴＲ１１が電気的に接続されている。メモリトランジスタＭＴＲ１１のゲート電極が、メモリゲート線ＭＧ１に電気的に接続されている。ソース線ＳＬ２とビット線ＢＬ２との間に、メモリトランジスタＭＴＲ１２が電気的に接続されている。メモリトランジスタＭＴＲ１２のゲート電極が、メモリゲート線ＭＧ１に電気的に接続されている。
【０１５７】
ソース線ＳＬ１とビット線ＢＬ１との間に、メモリトランジスタＭＴＲ２１が電気的に接続されている。メモリトランジスタＭＴＲ２１のゲート電極が、メモリゲート線ＭＧ２に電気的に接続されている。ソース線ＳＬ２とビット線ＢＬ２との間に、メモリトランジスタＭＴＲ２２が電気的に接続されている。メモリトランジスタＭＴＲ２２のゲート電極が、メモリゲート線ＭＧ２に電気的に接続されている。
【０１５８】
次に、図５４に示す回路図に基づいて、メモリセルに対する情報の書き込み動作について説明する。図５５に示すように、書き込みを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に６．５Ｖ、ビット線ＢＬ１に−３．５Ｖ、ウェル領域ＰＷＲに−３．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１を、ハイインピーダンスの状態にする。
【０１５９】
これにより、メモリトランジスタＭＴＲ１１のゲート電極ＮＧＥには正バイアスが印加されて、負バイアスが印加されているウェル領域ＰＷＲからゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）に向かって電子が注入される。こうして、選択されたビットに対して、情報の書き込みが行われる。
【０１６０】
一方、書き込みを行わない非選択ビットとして、たとえば、メモリトランジスタＭＴＲ２２では、メモリゲート線ＭＧ２に−１．５Ｖ、ビット線ＢＬ２に１．５Ｖ、ウェル領域ＰＷＲに−３．５Ｖが、それぞれ印加される。また、ソース線ＳＬ２を、ハイインピーダンスの状態にする。これにより、メモリトランジスタＭＴＲ２２のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）への電子の注入は行われない。
【０１６１】
このとき、メモリトランジスタＭＴＲでは、ビット線ＢＬの電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されている。これにより、すでに説明したように、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層ＮＤＲの不純物の影響を受けることが抑制されて、情報が誤って消去される書き込みディスターブを抑制することができる。
【０１６２】
次に、メモリセルに対する情報の消去動作について説明する。図５６に示すように、消去を行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１とメモリトランジスタＭＴＲ１２とする。
【０１６３】
このとき、たとえば、メモリゲート線ＭＧ１に−３．５Ｖ、ウェル領域ＰＷＲに６．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１、ＳＬ２を、ハイインピーダンスの状態にする。ビット線ＢＬ１、ＢＬ２を、ハイインピーダンスの状態にする。これにより、メモリトランジスタＭＴＲ１１、１２のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層に蓄積されている電子が、正バイアスが印加されているウェル領域ＰＷＲに向かって引き抜かれる。こうして、選択されたビットに対して、情報の消去が行われる。
【０１６４】
一方、消去を行わない非選択ビットして、メモリトランジスタＭＴＲ２１とメモリトランジスタＭＴＲ２２とでは、メモリゲート線ＭＧ２に６．５Ｖ、ウェル領域ＰＷＲに６．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１、ＳＬ２を、ハイインピーダンスの状態にする。ビット線ＢＬ１、ＢＬ２を、ハイインピーダンスの状態にする。これにより、メモリトランジスタＭＴＲ２１、２２のゲート電極ＮＧＥの電位とウェル領域ＰＷＲの電位とが同電位となって、電子の引き抜きは行われない。
【０１６５】
次に、メモリセルに対する情報の読み出し動作について説明する。図５７に示すように、読み出しを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に０Ｖ、ソース線ＳＬ１に０Ｖ、ビット線ＢＬ１に０．８Ｖ、ウェル領域ＰＷＲに−２Ｖが、それぞれ印加される。
【０１６６】
このとき、メモリトランジスタＭＴＲ１１の電荷蓄積層に電子が注入されている場合には、メモリトランジスタＭＴＲ１１のしきい値電圧が上がる。このため、メモリトランジスタＭＴＲ１１を電流は流れない。一方、電荷蓄積層に電子が注入されていない場合には、しきい値電圧が下がり、メモリトランジスタＭＴＲ１１を電流が流れる。こうして、選択ビットに対して、情報の読み取りが行われる。
【０１６７】
一方、読み取りを行わない非選択ビットして、メモリトランジスタＭＴＲ２２では、メモリゲート線ＭＧ２に−２Ｖ、ソース線ＳＬ２に０Ｖ、ビット線ＢＬ２に０Ｖ、ウェル領域ＰＷＲに−２Ｖが、それぞれ印加される。これにより、情報の読み取りは行われない。
【０１６８】
上述した半導体装置のメモリトランジスタＭＴＲでは、ビット線の電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されている。これにより、すでに説明したように、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層ＮＤＲの不純物の影響を受けることが抑制されて、書き込みディスターブを軽減することができる。
【０１６９】
また、すでに説明したように、そのせり上げエピタキシャル層ＮＥＬ等を形成する前に、高温水素アニールを行うことで、ゲート絶縁膜ＮＯＸ（下層のシリコン酸化膜）の界面準位が減少して、メモリトランジスタＭＴＲのリテンション特性を向上させることができる。
【０１７０】
実施の形態４
ここでは、一つのメモリセルが一つのメモリトランジスタによって構成され、そのメモリセルがＳＯＩ領域に形成された半導体装置について説明する。
【０１７１】
図５８に示すように、ＳＯＩ基板ＳＵＢでは、バルク領域ＢＵＲとＳＯＩ領域ＳＩＲとが規定されている。バルク領域ＢＵＲでは、素子分離絶縁膜ＴＩＳによって、高耐圧ＭＯＳトランジスタ領域ＢＩＲが規定されている。ＳＯＩ領域ＳＩＲでは、素子分離絶縁膜ＴＩＳによって、メモリ領域ＳＮＲと低耐圧ＭＯＳトランジスタ領域ＳＣＲとが規定されている。
【０１７２】
メモリ領域ＳＮＲのシリコン層ＳＩＬには、メモリトランジスタＭＴＲが形成されている。シリコン層ＳＩＬの表面には、せり上げエピタキシャル層ＮＥＬ（せり上げ部）が形成されている。メモリトランジスタＭＴＲは、電荷蓄積層を含むゲート絶縁膜ＮＯＸ、ゲート電極ＮＧＥ、ＬＤＤ領域ＮＬＲおよび拡散層ＮＤＲを有する。
【０１７３】
せり上げエピタキシャル層ＮＥＬは、ゲート絶縁膜ＮＯＸが配置されているシリコン層ＳＩＬの表面から、その表面よりも高い位置にわたり形成されている。ＬＤＤ領域ＮＬＲは、ゲート電極ＮＧＥの側壁面の直下に位置するシリコン層ＳＩＬの部分から、せり上げエピタキシャル層ＮＥＬの直下に位置するシリコン層ＳＩＬの部分に向かって形成されている。
【０１７４】
拡散層ＮＤＲは、主としてせり上げエピタキシャル層ＮＥＬに形成されている。拡散層ＮＤＲの不純物濃度（第２不純物濃度）は、ＬＤＤ領域ＮＬＲの不純物濃度（第１不純物濃度）よりも高い。なお、これ以外の構成については、図３０に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１７５】
上述した半導体装置は、メモリ領域ＳＮＲには、メモリトランジスタＭＴＲだけが形成されて、選択トランジスタが形成されない点を除いて、実施の形態２において説明した製造方法と同じ製造方法によって製造することができる。
【０１７６】
次に、上述した半導体装置の動作について説明する。まず、メモリ領域ＳＮＲのメモリセルの回路図について説明する。上述した半導体装置では、メモリ領域ＳＮＲは、ＳＯＩ領域ＳＩＲのシリコン層ＳＩＬに形成されている点で、メモリ領域ＢＮＲがバルク領域ＢＵＲのウェル領域ＰＷＲに形成されている前述した半導体装置（図５３参照）とは異なっている。
【０１７７】
このため、図５９に示すように、メモリ領域ＳＮＲのメモリセルの回路図では、ウェル領域ＰＷＲに対応する点線枠が示されていない点を除き、メモリトランジスタＭＴＲ、メモリゲート線ＭＧ、ソース線ＳＬおよびビット線ＢＬの接続関係は、前述したメモリ領域ＢＮＲの回路図（図５４参照）と同じである。
【０１７８】
次に、図５９に示す回路図に基づいて、メモリセルに対する情報の書き込み動作について説明する。図６０に示すように、書き込みを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に６．５Ｖ、ビット線ＢＬ１に−３．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１は、ハイインピーダンスの状態にする。
【０１７９】
これにより、メモリトランジスタＭＴＲ１１のゲート電極ＮＧＥには正バイアスが印加されて、シリコン層ＳＩＬからゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）に向かって電子が注入される。こうして、選択されたビットに対して、情報の書き込みが行われる。
【０１８０】
一方、書き込みを行わない非選択ビットとして、たとえば、メモリトランジスタＭＴＲ２２では、メモリゲート線ＭＧ２に−１．５Ｖ、ビット線ＢＬ２に１．５Ｖが、それぞれ印加される。また、ソース線ＳＬ２は、ハイインピーダンスの状態にする。これにより、メモリトランジスタＭＴＲ２２のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層（シリコン窒化膜ＮＩ）への電子の注入は行われない。
【０１８１】
このとき、メモリトランジスタＭＴＲでは、ビット線ＢＬの電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されている。これにより、すでに説明したように、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層ＮＤＲの不純物の影響を受けることが抑制されて、情報が誤って消去される書き込みディスターブを抑制することができる。
【０１８２】
次に、メモリセルに対する情報の消去動作について説明する。図６１に示すように、消去を行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１とメモリトランジスタＭＴＲ１２とする。このとき、たとえば、メモリゲート線ＭＧ１に−３．５Ｖ、ビット線ＢＬ１、ＢＬ２に６．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１、ＳＬ２を、ハイインピーダンスの状態にする。これにより、メモリトランジスタＭＴＲ１１、１２のゲート電極ＮＧＥには負バイアスが印加されて、ゲート絶縁膜ＮＯＸの電荷蓄積層に蓄積されている電子が、シリコン層ＳＩＬに向かって引き抜かれる。こうして、選択されたビットに対して、情報の消去が行われる。
【０１８３】
一方、消去を行わない非選択ビットとして、メモリトランジスタＭＴＲ２１とメモリトランジスタＭＴＲ２２とでは、メモリゲート線ＭＧ２に６．５Ｖ、ビット線ＢＬ１、ＢＬ２に６．５Ｖが、それぞれ印加される。また、ソース線ＳＬ１、ＳＬ２を、ハイインピーダンスの状態にする。これにより、メモリトランジスタＭＴＲ２１、２２のゲート電極ＮＧＥの電位とシリコン層ＳＩＬの電位とが同電位となって、電子の引き抜きは行われない。
【０１８４】
次に、メモリセルに対する情報の読み出し動作について説明する。図６２に示すように、読み出しを行う選択ビットを、たとえば、メモリトランジスタＭＴＲ１１とする。このとき、たとえば、メモリゲート線ＭＧ１に２Ｖ、ソース線ＳＬ１に０Ｖ、ビット線ＢＬ１に０．８Ｖが、それぞれ印加される。
【０１８５】
このとき、メモリトランジスタＭＴＲ１１の電荷蓄積層に電子が注入されている場合には、メモリトランジスタＭＴＲ１１のしきい値電圧が上がる。このため、メモリトランジスタＭＴＲ１１を電流は流れない。一方、電荷蓄積層に電子が注入されていない場合には、しきい値電圧が下がり、メモリトランジスタＭＴＲ１１を電流が流れる。こうして、選択ビットに対して、情報の読み取りが行われる。
【０１８６】
一方、読み取りを行わない非選択ビットして、メモリトランジスタＭＴＲ２２では、メモリゲート線ＭＧ２に０Ｖ、ソース線ＳＬ２に０Ｖ、ビット線ＢＬ２に０Ｖが、それぞれ印加される。これにより、情報の読み取りは行われない。
【０１８７】
上述した半導体装置のメモリトランジスタＭＴＲでは、ビット線の電位が印加される拡散層ＮＤＲが、せり上げエピタキシャル層ＮＥＬに形成されている。これにより、すでに説明したように、ＬＤＤ領域ＮＬＲの不純物濃度のプロファイルが、拡散層ＮＤＲの不純物の影響を受けることが抑制されて、書き込みディスターブを軽減することができる。
【０１８８】
また、すでに説明したように、そのせり上げエピタキシャル層ＮＥＬ等を形成する前に、高温水素アニールを行うことで、ゲート絶縁膜ＮＯＸ（下層のシリコン酸化膜）の界面準位が減少して、メモリトランジスタＭＴＲのリテンション特性を向上させることができる。
【０１８９】
なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。たとえば、実施の形態１において説明した半導体装置と、実施の形態２において説明した半導体装置とを組み合わせて、ＳＯＩ領域ＳＩＲとバルク領域ＢＵＲとの双方に、メモリトランジスタＭＴＲを形成してもよい。
【０１９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１９１】
ＳＵＢ  ＳＯＩ基板、ＢＳＵＢ  シリコン基板、ＢＯＬ  絶縁膜、ＳＩＬ  シリコン層、ＳＩＲ  ＳＯＩ領域、ＳＣＲ  低耐圧ＭＯＳトランジスタ領域、ＳＮＲ  メモリ領域、ＢＵＲ  バルク領域、ＢＩＲ  高耐圧ＭＯＳトランジスタ領域、ＢＮＲ  メモリ領域、ＴＩＳ  素子分離絶縁膜、ＰＷＲ  ウェル領域、ＮＣＩ  チャネル注入領域、ＳＣＩ  チャネル注入領域、ＩＣＩ  チャネル注入領域、ＧＰＲ  グランドプレイン領域、ＭＴＲ  メモリトランジスタ、ＮＯＸ  ゲート絶縁膜、ＮＧＥ  ゲート電極、ＮＬＲ  ＬＤＤ領域、ＮＥＬ  せり上げエピタキシャル層、ＮＤＲ  拡散層、ＳＴＲ  選択トランジスタ、ＳＯＸ  ゲート絶縁膜、ＳＧＥ  ゲート電極、ＳＬＲ  ＬＤＤ領域、ＳＥＬ  せり上げエピタキシャル層、ＳＤＲ  拡散層、ＨＴＲ  高耐圧ＭＯＳトランジスタ、ＩＯＸ  ゲート絶縁膜、ＩＧＥ  ゲート電極、ＩＬＲ  ＬＤＤ領域、ＩＤＲ  拡散層、ＬＴＲ  低耐圧ＭＯＳトランジスタ、ＣＯＸ  ゲート絶縁膜、ＣＧＥ  ゲート電極、ＣＥＬ  せり上げエピタキシャル層、ＣＬＲ  ＬＤＤ領域、ＣＤＲ  拡散層、ＯＳ１、ＯＳ２  オフセットスペーサ膜、ＴＳＦ  スペーサ膜、ＰＳＦ  スペーサ膜、ＭＳＦ  金属シリサイド膜、ＩＬＦ  層間絶縁膜、ＰＬＧ  プラグ、ＺＯＦ  絶縁膜、ＷＢ、ＷＳ、ＷＩ、ＷＣ  配線、ＧＥＬ  ゲート電極、ＳＷＦ  サイドウォール絶縁膜、ＭＴＲ１１、ＭＴＲ１２、ＭＴＲ２１、ＭＴＲ２２  メモリトランジスタ、ＳＴＲ１１、ＳＴＲ１２、ＳＴＲ２１、ＳＴＲ２２  選択トランジスタ、ＭＧ、ＭＧ１、ＭＧ２  メモリゲート線、ＣＧ、ＣＧ１、ＣＧ２  選択ゲート線、ＳＬ、ＳＬ１、ＳＬ２  ソース線、ＢＬ、ＢＬ１、ＢＬ２  ビット線、ＯＸＦ１  シリコン酸化膜、ＮＸＦ  ＯＮＯ膜、ＯＸ１、ＯＸ２  シリコン酸化膜、ＮＩ  シリコン窒化膜、ＯＸＦ２  シリコン酸化膜、ＩＮＦ  シリコン窒化膜、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ１１、ＰＲ１２、ＰＲ１３、ＰＲ１４、ＰＲ１５  フォトレジストパターン。
【図１】
2019004103.tif 000003
【図２】
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【図３】
2019004103.tif 000005
【図４】
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【図５】
2019004103.tif 000007
【図６】
2019004103.tif 000008
【図７】
2019004103.tif 000009
【図８】
2019004103.tif 000010
【図９】
2019004103.tif 000011
【図１０】
2019004103.tif 000012
【図１１】
2019004103.tif 000013
【図１２】
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【図１３】
2019004103.tif 000015
【図１４】
2019004103.tif 000016
【図１５】
2019004103.tif 000017
【図１６】
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【図１７】
2019004103.tif 000019
【図１８】
2019004103.tif 000020
【図１９】
2019004103.tif 000021
【図２０】
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【図２１】
2019004103.tif 000023
【図２２】
2019004103.tif 000024
【図２３】
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【図２４】
2019004103.tif 000026
【図２５】
2019004103.tif 000027
【図２６】
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【図２７】
2019004103.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
2019004103.tif 000033
【図３２】
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【図３３】
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【図３４】
2019004103.tif 000036
【図３５】
2019004103.tif 000037
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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