(57)【要約】      （修正有）【課題】電荷保持領域のサイズを縮小できるメモリセルを備えた記憶装置を提供する。【解決手段】記憶装置において、メモリセルＭＣ１は、層間絶縁膜２５の端面に沿ってＺ方向に延びる半導体層１０と、層間絶縁膜２５の間に配置される電極層２０と、半導体層１０と電極層２０との間に設けられる電荷トラップ膜３０と、を備える。半導体層１０と電荷トラップ膜３０との間には、絶縁膜１３および１５が配置される。絶縁膜１３は、半導体層１０と絶縁膜１５の間に位置し、絶縁膜１５は、絶縁膜１３と電荷トラップ膜３０の間に位置する。フラットバンド状態において、電荷トラップ膜３０は、半導体層１０の伝導帯よりも深いレベルに位置する第１トラップレベルを含み、絶縁膜１５は、第１トラップレベルよりも半導体層１０の伝導帯に近いレベルに位置する第２トラップレベルを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の電極層と、
前記複数の電極層と交差し、前記第１方向に延びる半導体層と、
前記半導体層と前記複数の電極層のうちの少なくとも１つの電極層との間に設けられ、前記半導体層に沿って前記第１方向に延びる第１絶縁膜と、
前記電極層と前記第１絶縁膜との間に設けられた電荷トラップ膜と、
前記電荷トラップ膜と前記第１絶縁膜との間に設けられ、前記第１絶縁膜に接した第２絶縁膜と、
を備え、
フラットバンド状態において、前記電荷トラップ膜は、前記半導体層の伝導帯よりも深いレベルに位置する第１トラップレベルを含み、前記第２絶縁膜は、前記第１トラップレベルよりも前記半導体層の伝導帯に近いレベルに位置する第２トラップレベルを含む記憶装置。
【請求項２】
前記電荷トラップ膜は、金属酸化物を主成分とする請求項１記載の記憶装置。
【請求項３】
前記電荷トラップ膜は、シリコンの含有率が３０モル％以下のハフニウムシリケートを含む請求項１または２に記載の記憶装置。
【請求項４】
前記電荷トラップ膜は、金属膜である請求項１記載の記憶装置。
【請求項５】
前記金属膜は、窒化チタニウムを含む請求項４記載の記憶装置。
【請求項６】
前記電荷トラップ膜は、金属酸化物膜と、金属膜と、を含む請求項１記載の記憶装置。
【請求項７】
前記金属膜は、ルテニウムを含む請求項６記載の記憶装置。
【請求項８】
前記金属膜は、複数の島状領域を含む請求項４〜７のいずれか１つに記載の記憶装置。
【請求項９】
前記電荷トラップ膜を含む複数の電荷トラップ膜をさらに備え、
前記複数の電荷トラップ膜は、前記複数の電極層と前記半導体層との間に相互に離間して配置される請求項１〜８のいずれか１つに記載の記憶装置。
【請求項１０】
前記第２絶縁膜を含む複数の第２絶縁膜をさらに備え、
前記複数の第２絶縁膜は、前記複数の電荷トラップ膜と前記第１絶縁膜との間に相互に離間して配置される請求項９記載の記憶装置。
【請求項１１】
前記第２絶縁膜は、シリコン窒化膜を主成分とする絶縁膜である請求項１〜１０のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを備えた記憶装置では、その記憶容量を大きくするためにメモリセルのサイズを縮小することが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／０２４３９４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、電荷保持領域のサイズを縮小できるメモリセルを備えた記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に積層された複数の電極層と、前記複数の電極層と交差し、前記第１方向に延びる半導体層と、前記半導体層と前記複数の電極層のうちの少なくとも１つの電極層との間に設けられ、前記半導体層に沿って前記第１方向に延びる第１絶縁膜と、前記電極層と前記第１絶縁膜との間に設けられた電荷トラップ膜と、を備える。記憶装置は、前記電荷トラップ膜と前記第１絶縁膜との間に設けられ、前記第１絶縁膜に接した第２絶縁膜と、をさらに備え、フラットバンド状態において、前記電荷トラップ膜は、前記半導体層の伝導帯よりも深いレベルに位置する第１トラップレベルを含み、前記第２絶縁膜は、前記第１トラップレベルよりも前記半導体層の伝導帯に近いレベルに位置する第２トラップレベルを含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置のメモリセルを示す模式断面図である。
【図２】実施形態に係る記憶装置のメモリセルの動作を示す模式図である。
【図３】実施形態に係る記憶装置を示す模式図である。
【図４】実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【図７】図６に続く製造過程を示す模式断面図である。
【図８】図７に続く製造過程を示す模式断面図である。
【図９】図８に続く製造過程を示す模式断面図である。
【図１０】実施形態の変形例に係るメモリセルを示す模式断面図である。
【図１１】実施形態の別の変形例に係るメモリセルを示す模式断面図である。
【図１２】実施形態の他の変形例に係るメモリセルを示す模式断面図である。
【図１３】実施形態の変形例に係る記憶装置の製造過程を示す模式断面図である。
【図１４】図１３に続く製造過程を示す模式断面図である。
【図１５】図１４に続く製造過程を示す模式断面図である。
【図１６】実施形態の別の変形例に係る製造過程を示す模式断面図である。
【図１７】図１６に続く製造過程を示す模式断面図である。
【図１８】実施形態の他の変形例に係る製造過程を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置のメモリセルＭＣ１を示す模式断面図である。メモリセルＭＣは、半導体層１０と、電極層２０と、電荷トラップ膜３０と、を備える。電荷トラップ膜３０は、半導体層１０と電極層２０との間に設けられる。電極層２０は、層間絶縁膜２５の間に配置される。半導体層１０は、層間絶縁膜２５の端面に沿ってＺ方向に延びる。
【００１０】
メモリセルＭＣは、半導体層１０から電荷トラップ膜３０に注入された電荷を保持することにより、データを記憶する。電荷トラップ膜３０は、例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）である。
【００１１】
半導体層１０と電荷トラップ膜３０との間には、絶縁膜１３および１５が配置される。絶縁膜１３は、半導体層１０と絶縁膜１５の間に位置し、絶縁膜１５は、絶縁膜１３と電荷トラップ膜３０の間に位置する。電極層２０と電荷トラップ膜との間には、絶縁膜２１および２３が配置される。絶縁膜２３は、電極層２０と絶縁膜２１の間に位置するように設けられ、絶縁膜２１は、絶縁膜２３と電荷トラップ膜３０の間に位置する。絶縁膜１３および２１は、例えば、シリコン酸化膜である。絶縁膜１５は、例えば、シリコン窒化膜である。また、絶縁膜２３は、例えば、酸化アルミニウム膜である。
【００１２】
メモリセルＭＣ１では、絶縁膜１５と電荷トラップ膜３０との間に金属層３３が配置される。金属層３３は、例えば、０．１ナノメートル（ｎｍ）以下の層厚を有する。本実施形態では、金属層３３を絶縁膜１５と電荷トラップ膜３０との間に配置することにより、電荷トラップ膜３０の電荷蓄積能力を向上させることができる。
【００１３】
図２（ａ）および（ｂ）は、実施形態に係る記憶装置のメモリセルの動作を示す模式図である。図２（ａ）は、例えば、フラットバンド状態のエネルギーバンド図である。図２（ｂ）は、例えば、半導体層１０と電極層２０との間に消去電圧ＶＥＲＡＳＥを与えた場合のエネルギーバンド図である。
【００１４】
なお、図２（ａ）および（ｂ）では、絶縁膜２３および電極層２０を省略している。また、金属層３３も省略しているが、後述する金属層３３がある場合もメモリセルの動作は同様である。半導体層１０と電極層２０との間に印加される電圧に応じて、半導体層１０の伝導帯ＥＣと、電荷トラップ膜３０との電位差が生じる。
【００１５】
図２（ａ）に示すように、電荷トラップ膜３０は、第１トラップレベルＴＬ１を含み、絶縁膜１５は、第２トラップレベルＴＬ２を含む。第１トラップレベルＴＬ１は、半導体層１０の伝導帯ＥＣのボトムよりも深いエネルギーレベルに位置し、第２トラップレベルＴＬ２は、第１トラップレベルよりも伝導帯ＥＣのボトムに近いエネルギーレベルに位置する。
【００１６】
絶縁膜１３は、例えば、トンネル絶縁膜として機能し、半導体層１０と電極層２０との間に書き込み電圧ＶＷＲＩＴＥを加えると、半導体層１０から絶縁膜１３を通り抜けて絶縁膜１５および電荷トラップ膜３０へ電子が注入される。この例では、第１トラップレベルＴＬ１が伝導帯ＥＣのボトムよりも深いエネルギーレベルにあるため、電子は、第１トラップレベルＴＬ１に捕獲される。これにより、メモリセルＭＣ１のデータ保持能力が向上される。
【００１７】
図２（ｂ）に示すように、半導体層１０と電極層２０との間に消去電圧ＶＥＲＡＳＥを与えると、第１トラップレベルＴＬ１と第２トラップレベルＴＬ２との間のエネルギー差が小さくなり、第１トラップレベルＴＬ１に保持された電子は、第２トラップレベルを介して半導体層１０に放出される。
【００１８】
この例では、第２トラップレベルＴＬ２を含む絶縁膜１５は、絶縁膜１３と接するように配置される。これにより、第１トラップレベルＴＬ１に保持された電子を半導体層１０へ放出することが容易になる。すなわち、メモリセルＭＣ１に保持されたデータの消去が容易になる。
【００１９】
電荷蓄積部が、電荷トラップ膜３０に加え金属層３３を含む場合や、金属層のみからなる場合も、電荷蓄積部中の第１トラップレベルＴＬ１は、半導体層１０の伝導帯ＥＣのボトムよりも深いエネルギーレベルに位置し、絶縁膜１５の第２トラップレベルＴＬ２は、第１トラップレベルよりも伝導帯ＥＣのボトムに近いエネルギーレベルに位置することに変わりないため同様の効果を生じる。これは、金属酸化物を主成分とする絶縁膜や金属のトラップレベルがシリコン窒化膜を主成分とする絶縁膜のトラップレベルよりも深い位置に多く形成されることによる。
【００２０】
図３（ａ）および（ｂ）は、実施形態に係る記憶装置１を示す模式図である。図３（ａ）は、図３（ｂ）中に示すＡ−Ａ線に沿った断面図である。図３（ｂ）は、図３（ａ）中に示すＢ−Ｂ線に沿った断面図である。
【００２１】
図３（ａ）に示すように、記憶装置１は、絶縁膜１９を挟んで配置された電極層２０ａおよび２０ｂを含む。以下の説明では、電極層２０ａおよび２０ｂを個別に説明する場合と、電極層２０として包括的に説明する場合とがある。
【００２２】
電極層２０ａおよび２０ｂの間には、複数のメモリホールＡＨが設けられる。メモリホールＡＨは、絶縁膜１９を貫いてＺ方向に延びる。メモリホールＡＨは、半導体層１０および絶縁性コア１７をそれぞれ含む。半導体層１０は、絶縁性コア１７を囲むように設けられる。
【００２３】
記憶装置１は、複数のメモリセルＭＣＡおよびＭＣＢを含む。メモリセルＭＣＡは、半導体層１０の電極層２０ａ側に設けられ、メモリセルＭＣＢは、半導体層１０の電極層２０ｂ側に設けられる。メモリセルＭＣＡおよびＭＣＢは、それぞれ電荷トラップ膜３０を含み、半導体層１０を共有する。
【００２４】
図３（ｂ）に示すように、記憶装置１は、Ｚ方向に積層された複数の電極層２０を含む。電極層２０は、例えば、ソース線ＳＬの上方に層間絶縁膜２５を挟んで積層される。メモリホールＡＨは、複数の電極層２０と交差するようにＺ方向に延び、その内部に、半導体層１０と、絶縁膜１３と、絶縁膜１５と、絶縁性コア１７と、を含む。
【００２５】
絶縁性コア１７は、Ｚ方向に延在し、半導体層１０は、絶縁性コア１７を囲むように設けられる。絶縁膜１３および１５は、半導体層１０に沿ってＺ方向に延びる。絶縁膜１５は、メモリホールＡＨの壁面を覆うように設けられる。
【００２６】
半導体層１０は、下端においてソース線ＳＬに接続される。半導体層１０の上端は、接続プラグＣＢを介してビット線ＢＬに接続される。ビット線ＢＬは、例えば、最上層の層間絶縁膜２５の上に設けられた絶縁膜２７の上に設けられる。接続プラグＣＢは、絶縁膜２７をＺ方向に貫いて、半導体層１０とビット線ＢＬを接続する。
【００２７】
図３（ｂ）中に示す破線で囲まれた領域は、図１に示すメモリセルＭＣ１に該当する。すなわち、記憶装置１は、半導体層１０に沿ってＺ方向に配置される複数のメモリセルＭＣ１を含む。複数のメモリセルＭＣ１は、電荷トラップ膜３０および金属層３３をそれぞれ含む。なお、図３（ａ）中に示すメモリセルＭＣＡおよびＭＣＢは、メモリセルＭＣ１であり、電極層２０ａおよび２０ｂとの関係を示すために異なる符号を用いて表示している。
【００２８】
図３（ｂ）に示すように、電荷トラップ膜３０および金属層３３は、Ｚ方向に相互に離間するように配置される。これにより、メモリセルＭＣ１間における電荷トラップ膜３０に保持された電荷の移動を抑制することができる。
【００２９】
メモリセルＭＣ１では、相互に離間した電荷トラップ膜３０および金属層３３をそれぞれの記憶領域とすることにより、例えば、ポリシリコンの浮遊ゲートを含むメモリセル構造に比べてＹ方向におけるサイズを縮小することができる。
【００３０】
例えば、電荷蓄積部にポリシリコンを用いる構造よりも、メモリセルＭＣ１のように金属酸化物を主成分とするトラップ膜３０や金属層３３を含む方が電荷捕獲効率が大きいため、薄膜で電荷蓄積が可能になる。また、金属酸化物や金属からの消去アシストにポリシリコンを用いる構造よりも、メモリセルＭＣ１のようにシリコン窒化膜１５を消去アシストとする方が容易に形成できる。例えば、ポリシリコンでは、３ｎｍ以下の薄層を形成することは困難であるが、金属酸化物や金属を含む薄層や窒化シリコンの薄膜を形成することは容易である。さらに、ポリシリコンと比較してシリコン窒化膜中では電荷移動が少ないため、絶縁膜１５を介してメモリセルＭＣ１間を移動する電荷を抑制することができる。このため、絶縁膜１５の、メモリセルＭＣ１に含まれる部分をＺ方向において相互に分離する必要がなくなる。
【００３１】
また、メモリセルＭＣ１のメモリホールＡＨの壁面から外側（電極２０に向かう方向）にはみ出る部分のＹ方向の厚さを薄くすることができる。これにより、メモリセルＭＣ１のサイズを縮小し、その密度を高くすることが可能となる。その結果、記憶装置１の記憶容量を大きくすることができる。
【００３２】
次に、図４（ａ）〜図９（ｂ）を参照して、実施形態に係る記憶装置１の製造方法を説明する。図４（ａ）〜図９（ｂ）は、記憶装置１の製造過程を順に示す模式断面図である。  
図４（ａ）〜（ｃ）および図９（ａ）は、図３（ｂ）に対応する断面を示す模式図であり、図５（ａ）〜図８（ｂ）および図９（ｂ）は、図１に対応する断面を示す模式図である。
【００３３】
図４（ａ）に示すように、ソース線ＳＬの上に層間絶縁膜２５および犠牲膜４０を交互に積層する。層間絶縁膜２５は、例えば、シリコン酸化膜であり、犠牲膜４０は、例えば、シリコン窒化膜である。層間絶縁膜２５および犠牲膜４０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。ソース線ＳＬは、例えば、図示しないシリコン基板上に設けられる導電層であり、例えば、ポリシリコンを含む。
【００３４】
図４（ｂ）に示すように、最上層の層間絶縁膜２５の上面からソース線ＳＬに至る深さを有する溝ＡＴを形成した後、その内部に絶縁膜１９を形成する。溝ＡＴは、例えば、Ｘ方向に延在するように形成される（図３（ａ）参照）。
【００３５】
溝ＡＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、層間絶縁膜２５および犠牲膜４０を選択的に除去することにより形成される。絶縁膜１９は、例えば、ＰＳＺ（Polysilazan）であり、スピンコート法を用いて塗布された後、最上層の層間絶縁膜２５よりも上方の部分を除去することにより形成される。
【００３６】
図４（ｃ）に示すように、最上層の層間絶縁膜２５の上面からソース線ＳＬに至る深さを有するメモリホールＡＨを形成する。複数のメモリホールＡＨが、溝ＡＴに沿って形成される（図３（ａ）参照）。メモリホールＡＨは、例えば、異方性ＲＩＥを用いて絶縁膜１９、層間絶縁膜２５および犠牲膜４０のそれぞれの一部を選択的に除去することにより形成される。
【００３７】
図５（ａ）に示すように、メモリホールＡＨの内部において、犠牲膜４０の一部を除去することにより、リセス部ＲＰを形成する。犠牲膜４０の一部は、例えば、熱リン酸を用いたウェットエッチングにより選択的に除去される。
【００３８】
図５（ｂ）に示すように、犠牲膜４０を熱酸化することにより、その端面上に絶縁膜２１を形成する。絶縁膜２１は、例えば、シリコン酸化膜であり、４．５ｎｍ以上、好ましくは５ｎｍの膜厚を有するように形成される。絶縁膜２１は、層間絶縁膜２５の間にリセス部ＲＰのスペースを残すように形成される。
【００３９】
絶縁膜２１は、シリコン窒化膜である犠牲膜４０を酸化して形成するだけでなく、ＣＶＤを用いて形成しても良い。その場合、絶縁膜２１は、犠牲膜４０の表面だけでなく、メモリホールＡＨの壁面全体に一様に成膜される。このため、メモリセルＭＣ１における絶縁膜２１の形状が変化するが、電極層２０から半導体層１０に向かう方向における積層構造は、図１に示す構成と同じであり、同様の効果を得ることができる。
【００４０】
絶縁膜２１は、シリコン酸化膜に限定される訳ではなく、電極層２０からのリーク電流を抑制できる材料を用いて形成される。例えば、酸化アルミニウム、酸化ランタン、ランタンシリケート（ＬａＳｉＯ）、ランタンアルミシリケート（ＬａＡｌＳｉＯ）等を用いても良い。
【００４１】
図６（ａ）に示すように、電荷トラップ膜３０および金属層３３をメモリホールＡＨの内面上に形成する。リセス部ＲＰにおいて、電荷トラップ膜３０および金属層３３は、絶縁膜２１の上に積層される。また、電荷トラップ膜３０および金属層３３は、リセス部ＲＰの内部にスペースを残すように形成される。電荷トラップ膜３０および金属層３３は、例えば、ＣＶＤを用いて形成される。
【００４２】
電荷トラップ膜３０は、例えば、膜厚２〜５ｎｍのハフニウムシリケート膜である。ハフニウムシリケート（ＨｆＳｉＯ）のシリコン含有量は、例えば、３０モルパーセント以下である。また、ハフニウムシリケートに代えてジルコニウムシリケート（ＺｒＳｉＯ）を用いることも可能である。
【００４３】
金属層３３は、例えば、ルテニウム（Ｒｕ）などの金属を含む。金属層３３は、酸化物が金属の性質を有する金属元素を含むことが好ましい。金属層３３は、例えば、層厚０．１ｎｍ以下となるように形成される。金属層３３は、例えば、プラズマドーピングを用いて電荷トラップ膜３０の表面に形成された所望の金属元素を含む薄層であっても良い。
【００４４】
図６（ｂ）に示すように、メモリホールＡＨの内面を覆うマスク材３５を形成する。マスク材３５は、例えば、窒化シリコンであり、リセス部ＲＰの内部を埋め込む厚さを有するように形成される。
【００４５】
図７（ａ）に示すように、リセス部ＲＰを埋め込んだ部分を残して、マスク材３５を除去する。マスク材３５は、例えば、異方性ＲＩＥを用いて除去される。
【００４６】
図７（ｂ）に示すように、層間絶縁膜２５の端面上に形成された金属層３３および電荷トラップ膜３０を順に除去する。金属の選択的除去には、例えば、塩酸を用いる。また、ハフニウムシリケート（ＨｆＳｉＯ）の選択的除去には、例えば、硫酸を用いることができる。電荷トラップ膜３０および金属層３３のリセス部ＲＰ内に形成された部分は、マスク材３５により保護され、絶縁膜２１の上に残る。
【００４７】
図８（ａ）に示すように、リセス部ＲＰの内部に残されたマスク材３５を選択的に除去する。マスク材３５は、例えば、熱リン酸を用いたウェットエッチングにより除去される。
【００４８】
図８（ｂ）に示すように、メモリホールＡＨの内面を覆う半導体層１０、絶縁膜１３および１５を形成する。絶縁膜１５は、例えば、リセス部ＲＰにおいて金属層３３に接するように形成され、絶縁膜１３は、絶縁膜１５に接するように形成される。半導体層１０は、絶縁膜１３に接するように形成される。
【００４９】
絶縁膜１３は、例えば、厚さ５〜８ｎｍ、好ましくは、厚さ７ｎｍのシリコン酸化膜であり、絶縁膜１５は、例えば、厚さ１．５〜５ｎｍ、好ましくは、厚さ３ｎｍのシリコン窒化膜である。絶縁膜１３および１５は、例えば、ＣＶＤを用いて形成される。絶縁膜１３および１５は、半導体層１０を形成する前に、メモリホールＡＨの内壁上に形成された部分を残して、選択的に除去される。その後、メモリホールＡＨの内面を覆う半導体層１０を形成する。これにより、半導体層１０は、メモリホールＡＨの底面に露出されたソース線ＳＬに接するように形成される（図３（ｂ）参照）。
【００５０】
図９（ａ）に示すように、メモリホールＡＨの内部スペースを埋め込んだ絶縁性コア１７を形成した後、半導体層１０の上端１０Ｔを、絶縁性コア１７の上端を覆うように形成する。その後、最上層の層間絶縁膜２５および半導体層１０を覆うように、絶縁膜２７を形成する。半導体層１０は、例えば、ポリシリコン層であり、絶縁膜２７は、例えば、シリコン酸化膜である。半導体層１０および絶縁膜２７は、例えば、ＣＶＤを用いて形成される。
【００５１】
続いて、絶縁膜２７の上面からソース線ＳＬに至る深さを有し、Ｘ方向に延在するスリットＳＴを形成する。さらに、スリットＳＴを介してエッチング液を供給し、犠牲膜４０を選択的に除去する。これにより、層間絶縁膜２５の間にスペース４０Ｓが形成される。
【００５２】
図９（ｂ）に示すように、スペース４０Ｓの内部に電極層２０および絶縁膜２３を形成する。絶縁膜２３は、スペース４０Ｓの内面を覆うように形成される。電極層２０は、スペース４０Ｓの内部スペースを埋め込むように形成される。電極層２０および絶縁膜２３は、例えば、ＣＶＤを用いて形成される。
【００５３】
絶縁膜２３は、例えば、厚さ１〜３ｎｍの酸化アルミニウム膜である。また、絶縁膜２３の材料として、酸化アルミニウム（Ａｌ２Ｏ３）に代えて、例えば、ハフニウムシリケート（ＨｆＳｉＯ）もしくはジルコニウムシリケート（ＺｒＳｉＯ）を用いても良い。
【００５４】
電極層２０は、例えば、窒化チタニウム（ＴｉＮ）と、タングステン（Ｗ）と、を積層した構造を有する。すなわち、絶縁膜２３を覆う窒化チタニウム膜をバリア膜として形成した後、スペース４０Ｓを埋め込んだタングステン膜を形成する。
【００５５】
続いて、スリットＳＴの内部を埋め込んだ絶縁膜（図示しない）を形成した後、絶縁膜２７の上にビット線ＢＬを形成し、記憶装置１を完成させる。ビット線ＢＬは、接続プラグＣＢを介して半導体層１０に接続される（図３（ｂ）参照）。
【００５６】
上記の例では、メモリーホールＡＨは、溝ＡＴを形成した後に形成される。このため、上方から見たメモリセルＭＣの形状は、図３（ａ）に示すように形成されるが、製造過程の違いにより異なる形状となっても良い。例えば、溝ＡＴを形成しないで、メモリーホールＡＴを形成する場合は、メモリセルＭＣは同心円的な形状となる。また、メモリーホールＡＴの内部に半導体層１５、絶縁膜１３および絶縁膜１５を形成した後に、溝ＡＴを形成する手順とすれば、半導体層１０、絶縁膜１３および１５も、溝ＡＴにより、ＭＣＡ側とＭＣＢ側に分離された形状となる。いずれの場合も、メモリセルＭＣのＹ−Ｚ平面に沿った断面構造は、図１あるいは図９（ｂ）に示す構造と同じになり、記憶装置１と同様の効果が得られる。
【００５７】
図１０（ａ）および（ｂ）は、実施形態の変形例に係るメモリセルＭＣ２およびＭＣ３を示す模式断面図である。図１０（ａ）および（ｂ）は、図３（ｂ）中に示す破線で囲まれた領域に対応する断面を表している。
【００５８】
図１０（ａ）に示すように、メモリセルＭＣ２は、半導体層１０と電極層２０との間に電荷トラップ膜３０を含む。この例では、絶縁膜１５と電荷トラップ膜３０との間に金属層３３が設けられない。メモリセルＭＣ２は、金属層３３からの金属原子のマイグレーションを抑制することが重要な場合に用いられる。
【００５９】
図１０（ｂ）に示すように、メモリセルＭＣ３は、半導体層１０と電極層２０との間に電荷蓄積部として機能する金属層５０を含む。金属層５０は、例えば、窒化チタニウム（ＴｉＮ）を含み、高いエネルギー準位密度を有する。このため、電荷蓄積能力の高い電荷保持領域を形成することができる。
【００６０】
金属層５０は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）棟を含んでも良い。金属層５０は、例えば、０．５〜５ｎｍの膜厚、好ましくは、１ｎｍの膜厚を有する。
【００６１】
メモリセルＭＣ３は、絶縁膜１３と金属層５０との間に絶縁膜５１を有し、絶縁膜２１と金属層５０との間に絶縁膜５３を有する。絶縁膜５１および５３は、例えば、膜厚２．５ｎｍのシリコン窒化膜であり金属層５０からの金属元素のマイグレーションを抑制する。また、絶縁膜５１は、第２トラップレベルＴＬ２を含み、メモリセルＭＣ３におけるデータ消去を容易にする（図２（ｂ）参照）。
【００６２】
メモリセルＭＣ３は、図６（ａ）に示す工程において、電荷トラップ膜３０の代わりに絶縁膜５３を形成し、金属層３３の代わりに金属層５０を形成することにより作成できる。
【００６３】
図１１（ａ）および（ｂ）は、実施形態の変形例に係るメモリセルＭＣ４およびＭＣ５を示す模式断面図である。図１１（ａ）および（ｂ）も、図３（ｂ）中に示す破線で囲まれた領域に対応する断面を表している。
【００６４】
図１１（ａ）に示すように、メモリセルＭＣ４は、半導体層１０と電極層２０との間に電荷トラップ膜３０を含む。さらに、絶縁膜１５と電荷トラップ膜３０との間に金属層３３を含む。この例に示す絶縁膜１５は、半導体層１０と電荷トラップ膜３０との間に離散的に設けられる。
【００６５】
また、図１１（ｂ）に示すメモリセルＭＣ５は、メモリセルＭＣ４は、半導体層１０と電極層２０との間に金属層５０を含む。そして、この例に示す絶縁膜５１は、半導体層１０と電荷トラップ膜３０との間に離散的に設けられる。
【００６６】
メモリセルＭＣ４およびＭＣ５では、絶縁膜１５および５１がＺ方向につながっておらず、絶縁膜１５および５１に含まれる第２トラップレベルＴＬ２を介したメモリセル間の電荷の移動を抑制することができる。これにより、例えば、層間絶縁膜２５を薄層化し、Ｚ方向におけるメモリセル間の間隔を狭くすることが可能となる。その結果、電極層２０の積層数を増やすことが可能となり、記憶装置１の記憶容量を大きくすることができる。
【００６７】
次に、図１２（ａ）〜図１４（ｂ）を参照して、実施形態の変形例に係る記憶装置の製造方法を説明する。図１２（ａ）〜図１４（ｂ）は、メモリセルＭＣ４の製造過程を示す模式断面図であり、図５（ｂ）に続く製造過程を示している。
【００６８】
図１２（ａ）に示すように、電荷トラップ膜３０および金属層３３をメモリホールＡＨの内面を覆うように形成した後、図１２（ｂ）に示すように、絶縁膜１５を形成する。絶縁膜１５は、金属層３３を覆うように形成される。電荷トラップ膜３０、金属層３３および絶縁膜１５は、リセス部ＲＰに対応する凹部が残る厚さに設けられる。
【００６９】
図１３（ａ）に示すように、凹部を埋め込む厚さを有するマスク材３５を形成する。マスク材３５は、メモリホールＡＨ内に露出される表面が実質的に平坦となる厚さに設けられる。マスク材３５は、例えば、酸化シリコンを含む。
【００７０】
図１３（ｂ）に示すように、凹部を埋め込んだ部分を残して、マスク材３５を除去する。マスク材３５は、例えば、異方性ＲＩＥを用いて除去される。
【００７１】
図１４（ａ）に示すように、マスク材３５をエッチングマスクとして、絶縁膜１５、金属層３３および電荷トラップ膜３０を順に除去し、層間絶縁膜２５の端面を露出させる。これにより、絶縁膜１５、金属層３３および電荷トラップ膜３０の一部が層間絶縁膜２５の間に残される。
【００７２】
図１４（ｂ）に示すように、マスク材３５を選択的に除去する。マスク材３５の材料として、例えば、ＰＳＺ（Polysilazan）を用いることにより、層間絶縁膜２５に対して選択的に除去することができる。続いて、絶縁膜１３および半導体層１０を、絶縁膜１５および層間絶縁膜２５の端面を覆うように形成することにより、メモリセルＭＣ４を形成することができる。
【００７３】
次に、図１５（ａ）〜図１６（ｂ）を参照して、実施形態の別の変形例に係る記憶装置の製造方法を説明する。図１５（ａ）〜図１６（ｂ）は、例えば、メモリセルＭＣ２の製造過程を示す模式断面図であり、図５（ｂ）に続く製造過程を示している。
【００７４】
図１５（ａ）に示すように、リセス部ＲＰを埋め込むように電荷トラップ膜３０を形成する。電荷トラップ膜３０は、メモリホールＡＨ内に露出された表面が実質的に平坦になるような厚さに設けられる。
【００７５】
図１５（ｂ）に示すように、リセス部ＲＰを埋め込んだ部分を残して、電荷トラップ膜３０を除去する。電荷トラップ膜３０は、例えば、硫酸溶液を用いたウェットエッチングにより除去される。電荷トラップ膜３０は、リセス部ＲＰの内部においてＹ方向の厚さが約３ｎｍとなるように形成される。
【００７６】
図１６（ａ）に示すように、絶縁膜１３、１５および半導体層１０をメモリホールＡＨの内面を覆うように形成する。絶縁膜１５は、約３ｎｍの膜厚を有し、電荷トラップ膜３０および層間絶縁膜２５に接するように形成される。絶縁膜１３は、約７ｎｍの膜厚を有し、絶縁膜１５に接するように形成される。半導体層１０は、絶縁膜１３に接するように形成される。
【００７７】
図１６（ｂ）に示すように、犠牲膜４０を電極層２０および絶縁膜２３に置き換えることにより、メモリセルＭＣ２を完成させる。この例では、マスク材３５を用いることなくメモリセルＭＣ２を形成することができる。
【００７８】
例えば、犠牲膜４０の膜厚が薄く、マスク材３５をリセス部ＲＰの内部に形成することが難しい場合に有利である。また、マスク材３５を用いないことにより、製造過程を簡略化できる。
【００７９】
図１７は、実施形態の変形例に係るメモリセルＭＣ６を示す模式断面図である。図１７は、図３（ｂ）中の破線で囲まれた部分に対応する断面を示す模式図である。
【００８０】
図１７に示すように、メモリセルＭＣ６は、半導体層１０と電極層２０との間に電荷トラップ膜３０を含む。さらに、メモリセルＭＣ６は、絶縁膜１５と電荷トラップ膜３０との間に金属層３７を含む。金属層３７は、例えば、複数の島状領域を含む不連続な層である。すなわち、金属層３７は、例えば、ルテニウム（Ｒｕ）などの微量の金属を含む。
【００８１】
この例では、金属層３７を設けることにより、電荷トラップ膜３０に含まれる第１トラップレベルＴＬ１の密度を高くして、メモリセルＭＣ６の電荷保持能力を向上させることができる。さらに、金属層３７に含まれる金属量を低減することにより、金属原子のマイグレーションを抑制することもできる。
【００８２】
図１８（ａ）および（ｂ）は、メモリセルＭＣ６の製造方法を示す模式断面図である。図１８（ａ）および（ｂ）は、図１５（ｂ）に示す工程に続く製造過程を示している。
【００８３】
図１８（ａ）に示すように、メモリホールＡＨの内面を覆う金属層３７を形成する。金属層３７は、例えば、ＡＬＤ（Atomic Layer Deposition）を用いて形成され、島状に形成された複数の金属層を含む。
【００８４】
図１８（ｂ）に示すように、電荷トラップ膜３０の上に形成された部分を残して、金属層３７を除去する。この場合、金属層３７は、例えば、希釈されたフッ化水素酸溶液を用いて層間絶縁膜２５を部分的にエッチングすることにより除去される。
【００８５】
この例では、マスク材３５を用いることなく、層間絶縁膜２５の上に形成された金属層３７を選択的に除去することができる。これにより、メモリセルＭＣ６の製造過程を簡略することができる。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
１…記憶装置、  １０…半導体層、  １０Ｔ…上端、  １３、１５、１９、２１、２３、２７、５１、５３…絶縁膜、  １７…絶縁性コア、  ２０、２０ａ、２０ｂ…電極層、  ２５…層間絶縁膜、  ３０…電荷トラップ膜、  ３３、３７、５０…金属層、  ３５…マスク材、  ４０…犠牲膜、  ４０Ｓ…スペース、  ＡＨ…メモリホール、  ＡＴ…溝、  ＢＬ…ビット線、  ＣＢ…接続プラグ、  ＥＣ…伝導帯、  Ｅｆ…フェルミレベル、  ＭＣ、ＭＣ１〜ＭＣ６、ＭＣＡ、ＭＣＢ…メモリセル、  ＲＰ…リセス部、  ＳＬ…ソース線、  ＳＴ…スリット、  ＴＬ１…第１トラップレベル、  ＴＬ２…第２トラップレベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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