(57)【要約】【課題】本発明の幾つかの態様によれば、時間デジタル変換回路の高性能化が可能な時間デジタル変換回路、回路装置、物理量測定装置、電子機器及び移動体等を提供すること。【解決手段】時間デジタル変換回路２０は、基準クロック信号ＣＫ１のクロック周波数に対応する周期で電圧レベルが単調増加又は単調減少する第１の周期信号を生成し、信号ＳＴＡ及び第１の周期信号に基づいてクロック信号ＣＬＫＳを生成するクロック信号生成回路６０と、基準クロック信号ＣＫ２のクロック周波数に対応する周期で単調増加又は単調減少する第２の周期信号を生成し、信号ＳＴＰ及び第２の周期信号に基づいてクロック信号ＣＬＫＦを生成するクロック信号生成回路７０と、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する処理回路８０と、を含む。【選択図】      図２
2019039673.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック周波数の第１の基準クロック信号が入力され、前記第１のクロック周波数に対応する周期で電圧レベルが単調増加又は単調減少する第１の周期信号を生成し、第１の信号及び前記第１の周期信号に基づいて第１のクロック信号を生成する第１のクロック信号生成回路と、
前記第１のクロック周波数と異なる第２のクロック周波数の第２の基準クロック信号が入力され、前記第２のクロック周波数に対応する周期で単調増加又は単調減少する第２の周期信号を生成し、第２の信号及び前記第２の周期信号に基づいて第２のクロック信号を生成する第２のクロック信号生成回路と、
前記第１のクロック信号及び前記第２のクロック信号に基づいて、前記第１の信号と前記第２の信号の遷移タイミングの時間差をデジタル値に変換する処理回路と、
を含むことを特徴とする時間デジタル変換回路。
【請求項２】
請求項１に記載の時間デジタル変換回路において、
前記第１のクロック信号生成回路は、
前記第１の信号及び前記第１の周期信号に基づいて、前記第１の信号の遷移タイミングを位相の基準とする前記第１のクロック周波数の前記第１のクロック信号を生成し、
前記第２のクロック信号生成回路は、
前記第２の信号及び前記第２の周期信号に基づいて、前記第２の信号の遷移タイミングを位相の基準とする前記第２のクロック周波数の前記第２のクロック信号を生成することを特徴とする時間デジタル変換回路。
【請求項３】
請求項１又は２に記載の時間デジタル変換回路において、
前記第１のクロック信号生成回路は、
前記第１の信号の遷移タイミングでの前記第１の周期信号の電圧レベルを第１のしきい値電圧として保持する第１の保持回路と、
前記第１のしきい値電圧と前記第１の周期信号の電圧レベルとを比較して前記第１のクロック信号を出力する第１の比較回路と、
を有し、
前記第２のクロック信号生成回路は、
前記第２の信号の遷移タイミングでの前記第２の周期信号の電圧レベルを第２のしきい値電圧として保持する第２の保持回路と、
前記第２のしきい値電圧と前記第２の周期信号の電圧レベルとを比較して前記第２のクロック信号を出力する第２の比較回路と、
を有することを特徴とする時間デジタル変換回路。
【請求項４】
請求項３に記載の時間デジタル変換回路において、
前記第１のクロック信号生成回路は、
前記第１のクロック信号の最初の１又は複数のパルスをマスクする第１のマスク回路を有し、
前記第２のクロック信号生成回路は、
前記第２のクロック信号の最初の１又は複数のパルスをマスクする第２のマスク回路を有することを特徴とする時間デジタル変換回路。
【請求項５】
請求項１乃至４のいずれか一項に記載の時間デジタル変換回路において、
前記処理回路は、
前記第１のクロック信号と前記第２のクロック信号との間の位相比較を行う第１の位相比較回路を有し、
前記位相比較の結果に基づいて前記デジタル値を出力することを特徴とする時間デジタル変換回路。
【請求項６】
請求項１又は２に記載の時間デジタル変換回路において、
前記第１の基準クロック信号に基づいて、前記第１の周期信号と位相が異なる第３の周期信号を生成し、前記第１の信号及び前記第３の周期信号に基づいて第３のクロック信号を生成する第３のクロック信号生成回路と、
前記第２の基準クロック信号に基づいて、前記第２の周期信号と位相が異なる第４の周期信号を生成し、前記第２の信号及び前記第４の周期信号に基づいて第４のクロック信号を生成する第４のクロック信号生成回路と、
を含むことを特徴とする時間デジタル変換回路。
【請求項７】
請求項６に記載の時間デジタル変換回路において、
前記処理回路は、
前記第１のクロック信号と前記第２のクロック信号との間の位相比較を行う第１の位相比較回路と、
前記第１のクロック信号と前記第４のクロック信号との間の位相比較を行う第２の位相比較回路と、
前記第３のクロック信号と前記第２のクロック信号との間の位相比較を行う第３の位相比較回路と、
前記第３のクロック信号と前記第４のクロック信号との間の位相比較を行う第４の位相比較回路と、
を有し、
前記第１〜第４の位相比較回路による位相比較の結果に基づいて前記デジタル値を出力することを特徴とする時間デジタル変換回路。
【請求項８】
請求項７に記載の時間デジタル変換回路において、
前記第１のクロック信号生成回路は、
前記第１の信号の遷移タイミングでの前記第１の周期信号の電圧レベルを第１のしきい値電圧として保持する第１の保持回路と、
前記第１のしきい値電圧と前記第１の周期信号の電圧レベルとを比較して前記第１のクロック信号を出力する第１の比較回路と、
を有し、
前記第２のクロック信号生成回路は、
前記第２の信号の遷移タイミングでの前記第２の周期信号の電圧レベルを第２のしきい値電圧として保持する第２の保持回路と、
前記第２のしきい値電圧と前記第２の周期信号の電圧レベルとを比較して前記第２のクロック信号を出力する第２の比較回路と、
を有し、
前記第３のクロック信号生成回路は、
前記第１の信号の遷移タイミングでの前記第３の周期信号の電圧レベルを第３のしきい値電圧として保持する第３の保持回路と、
前記第３のしきい値電圧と前記第３の周期信号の電圧レベルとを比較して前記第３のクロック信号を出力する第３の比較回路と、
を有し、
前記第４のクロック信号生成回路は、
前記第２の信号の遷移タイミングでの前記第４の周期信号の電圧レベルを第４のしきい値電圧として保持する第４の保持回路と、
前記第４のしきい値電圧と前記第４の周期信号の電圧レベルとを比較して前記第４のクロック信号を出力する第４の比較回路と、
を有し、
前記処理回路は、
前記第１〜第４のしきい値電圧の各しきい値電圧が、所与の電圧範囲内であるか否かの判定を行うしきい値判定回路を有し、
前記判定の結果に基づいて、前記第１〜第４の位相比較回路の位相比較の結果のいずれかを選択し、選択した位相比較の結果を用いて前記デジタル値を求めることを特徴とする時間デジタル変換回路。
【請求項９】
請求項１乃至８のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする回路装置。
【請求項１０】
請求項９に記載の回路装置において、
第１の発振子を発振させることにより第１の発振信号を生成し、前記第１の発振信号に基づいて前記第１の基準クロック信号を生成する第１の発振回路と、
第２の発振子を発振させることにより第２の発振信号を生成し、前記第２の発振信号に基づいて前記第２の基準クロック信号を生成する第２の発振回路と、
を含むことを特徴とする回路装置。
【請求項１１】
請求項１乃至８のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする物理量測定装置。
【請求項１２】
請求項１乃至８のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする電子機器。
【請求項１３】
請求項１乃至８のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換回路、回路装置、物理量測定装置、電子機器及び移動体等に関する。
【背景技術】
【０００２】
従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。任意のタイミングで発生する第１の信号と第２の信号との間の時間差を測定する時間デジタル変換回路の従来例としては、例えば特許文献１、２に開示される従来技術が知られている。
【０００３】
特許文献１には、スタート信号の発生と共に周波数ｆで発振を開始する第１の発振器と、ストップ信号の発生と共に周波数ｆ＋Δｆで発振を開始する第２の発振器とを有し、第１の発振器からのクロック信号と第２の発振器からのクロック信号との間の位相を比較して、スタート信号とストップ信号の時間間隔を計測する計時回路が記載されている。
【０００４】
また特許文献２には、クロック信号に同期した三角波を生成し、第１の信号の遷移タイミングにおける三角波の電圧と、第２の信号の遷移タイミングにおける三角波の電圧とを測定し、その測定結果に基づいて第１の信号と第２の信号との間の時間間隔を演算する時間測定装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６４−０７９６８７号公報
【特許文献２】特開昭６２−２２８１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のような時間デジタル変換回路において高性能化（例えば高分解能化や、あるいは高精度化等）の要求がある。
【０００７】
例えば特許文献１の構成では、第１、第２の発振器として例えばリングオシレーター等を用いる。このため、発振器のクロック信号の特性（例えば温度特性やプロセスのばらつき、ジッター特性等）が計時精度に影響を与え、十分な計時精度が得られないおそれがある。発振特性が良い発振器として例えば水晶発振器が考えられるが、水晶発振器は起動の制御が困難であるため、第１の信号（又は第２の信号）の遷移タイミングで発振を開始させることが困難である。
【０００８】
或いは特許文献２の構成では、１つのクロック信号を用いているため、クロック信号の特性以外の要因が時間の測定精度に影響を与えるおそれがある。即ち、特許文献１のような時間デジタル変換回路では、第１、第２の発振器の発振周波数の周波数差（Δｆ）を用いて時間を計測しているが、特許文献２では、１つのクロック信号に同期した三角波を用いて時間を計測している。このため、三角波の波形生成の精度（例えば波形の歪み等）が時間の測定精度に影響するおそれがある。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【００１０】
本発明の一態様は、第１のクロック周波数の第１の基準クロック信号が入力され、前記第１のクロック周波数に対応する周期で電圧レベルが単調増加又は単調減少する第１の周期信号を生成し、第１の信号及び前記第１の周期信号に基づいて第１のクロック信号を生成する第１のクロック信号生成回路と、前記第１のクロック周波数と異なる第２のクロック周波数の第２の基準クロック信号が入力され、前記第２のクロック周波数に対応する周期で単調増加又は単調減少する第２の周期信号を生成し、第２の信号及び前記第２の周期信号に基づいて第２のクロック信号を生成する第２のクロック信号生成回路と、前記第１のクロック信号及び前記第２のクロック信号に基づいて、前記第１の信号と前記第２の信号の遷移タイミングの時間差をデジタル値に変換する処理回路と、を含む時間デジタル変換回路に関係する。
【００１１】
本発明の一態様によれば、時間デジタル変換回路の外部から入力される第１、第２の基準クロック信号を用いて、時間デジタル変換回路の外部から入力される（任意のタイミングで発生する）第１、第２の信号の遷移タイミングの時間差をデジタル値に変換できる。これにより、例えば水晶振動子のような発振特性（例えばジッター特性、プロセスばらつき等）がよい発振子を用いて生成された第１、第２の基準クロック信号を用いて時間計測を行うことが可能になる。従って、第１、第２の基準クロック信号の周波数差に対応した時間分解能で計測できると共に、特性がよい第１、第２の基準クロック信号を用いて時間デジタル変換回路の高性能化を図ることが可能になる。
【００１２】
また本発明の一態様では、前記第１のクロック信号生成回路は、前記第１の信号及び前記第１の周期信号に基づいて、前記第１の信号の遷移タイミングを位相の基準とする前記第１のクロック周波数の前記第１のクロック信号を生成し、前記第２のクロック信号生成回路は、前記第２の信号及び前記第２の周期信号に基づいて、前記第２の信号の遷移タイミングを位相の基準とする前記第２のクロック周波数の前記第２のクロック信号を生成してもよい。
【００１３】
このように、第１のクロック周波数に対応する周期で第１の周期信号の電圧レベルが単調増加又は単調減少することによって、第１の信号の遷移タイミングを位相の基準とする第１のクロック周波数の第１のクロック信号を生成できる。同様に、第２のクロック周波数に対応する周期で第２の周期信号の電圧レベルが単調増加又は単調減少することによって、第２の信号の遷移タイミングを位相の基準とする第２のクロック周波数の第２のクロック信号を生成できる。このようにして第１、第２のクロック信号を生成することで、時間デジタル変換回路の外部から入力される第１、第２の基準クロック信号を用いて、時間デジタル変換回路の外部から入力される第１、第２の信号の遷移タイミングの時間差をデジタル値に変換できるようになる。
【００１４】
また本発明の一態様では、前記第１のクロック信号生成回路は、前記第１の信号の遷移タイミングでの前記第１の周期信号の電圧レベルを第１のしきい値電圧として保持する第１の保持回路と、前記第１のしきい値電圧と前記第１の周期信号の電圧レベルとを比較して前記第１のクロック信号を出力する第１の比較回路と、を有し、前記第２のクロック信号生成回路は、前記第２の信号の遷移タイミングでの前記第２の周期信号の電圧レベルを第２のしきい値電圧として保持する第２の保持回路と、前記第２のしきい値電圧と前記第２の周期信号の電圧レベルとを比較して前記第２のクロック信号を出力する第２の比較回路と、を有してもよい。
【００１５】
このようにすれば、第１の基準クロック信号と第１の信号のエッジ間の位相差と、第１の基準クロック信号と第１のクロック信号のエッジ間の位相差とを同一にできる。即ち、第１の信号及び第１の周期信号に基づいて、第１の信号の遷移タイミングを位相の基準とする第１のクロック信号を生成できる。また、第２の基準クロック信号と第２の信号のエッジ間の位相差と、第２の基準クロック信号と第２のクロック信号のエッジ間の位相差とを同一にできる。即ち、第２の信号ＳＴＰ及び第２の周期信号に基づいて、第２の信号の遷移タイミングを位相の基準とする第２のクロック信号を生成できる。
【００１６】
また本発明の一態様では、前記第１のクロック信号生成回路は、前記第１のクロック信号の最初の１又は複数のパルスをマスクする第１のマスク回路を有し、前記第２のクロック信号生成回路は、前記第２のクロック信号の最初の１又は複数のパルスをマスクする第２のマスク回路を有してもよい。
【００１７】
上述のように、第１のクロック信号は、第１のしきい値電圧と第１の周期信号とを比較して生成され、第２のクロック信号は、第２のしきい値電圧と第２の周期信号とを比較して生成される。このような第１、第２のクロック信号の最初の１又は複数のパルスは、不安定となる（例えば第１、第２の信号の遷移タイミングの位相を正確に反映していない等）おそれがある。本発明の一態様によれば、このような不安定なパルスをマスクし、第１、第２の信号のエッジの位相を反映した第１、第２のクロック信号を出力できる。
【００１８】
また本発明の一態様では、前記処理回路は、前記第１のクロック信号と前記第２のクロック信号との間の位相比較を行う第１の位相比較回路を有し、前記位相比較の結果に基づいて前記デジタル値を出力してもよい。
【００１９】
このようにすれば、第１のクロック信号と第２のクロック信号との間の位相比較を行うことで、第１のクロック信号のエッジと第２のクロック信号のエッジとの前後の入れ替わりを検出できる。そして、その入れ替わりまでの第１のクロック信号と第２のクロック信号のクロック数に基づいて、第１の信号と第２の信号の遷移タイミングの時間差を求めることができる。
【００２０】
また本発明の一態様では、時間デジタル変換回路は、前記第１の基準クロック信号に基づいて、前記第１の周期信号と位相が異なる第３の周期信号を生成し、前記第１の信号及び前記第３の周期信号に基づいて第３のクロック信号を生成する第３のクロック信号生成回路と、前記第２の基準クロック信号に基づいて、前記第２の周期信号と位相が異なる第４の周期信号を生成し、前記第２の信号及び前記第４の周期信号に基づいて第４のクロック信号を生成する第４のクロック信号生成回路と、を含んでもよい。
【００２１】
第１の信号は第１の基準クロック信号に対して任意の位相（タイミング）で入力されるので、第１の周期信号と第１の信号の位相も任意となる。このため、第１のクロック信号が適切に生成されない可能性がある。第２のクロック信号も同様である。本発明の一態様によれば、第１の基準クロック信号に同期すると共に互いに位相が異なる第１、第３の周期信号を生成できる。これにより、第１の信号と第１の周期信号の間の位相差と、第１の信号と第３の周期信号の間の位相差とが異なり、第１のクロック信号を適切に生成できるようになる。また、第２の基準クロック信号に同期すると共に互いに位相が異なる第３、第４の周期信号を生成できる。これにより、第２の信号と第２の周期信号の間の位相差と、第２の信号と第４の周期信号の間の位相差とが異なり、第２のクロック信号を適切に生成できるようになる。
【００２２】
また本発明の一態様では、前記処理回路は、前記第１のクロック信号と前記第２のクロック信号との間の位相比較を行う第１の位相比較回路と、前記第１のクロック信号と前記第４のクロック信号との間の位相比較を行う第２の位相比較回路と、前記第３のクロック信号と前記第２のクロック信号との間の位相比較を行う第３の位相比較回路と、前記第３のクロック信号と前記第４のクロック信号との間の位相比較を行う第４の位相比較回路と、を有し、前記第１〜第４の位相比較回路による位相比較の結果に基づいて前記デジタル値を出力してもよい。
【００２３】
このようにすれば、第１、第３のクロック信号と第２、第４のクロック信号との４種類の組み合わせについて位相比較が行われ、その位相比較の結果に基づいて時間差のデジタル値が求められる。第１、第３のクロック信号は、第１の信号と、互いに位相が異なる第１、第３の周期信号とに基づいて生成され、第２、第４のクロック信号は、第２の信号と、互いに位相が異なる第２、第４の周期信号とに基づいて生成されている。従って、任意のタイミングで発生する第１、第２の信号に対して、上記４種類の組み合わせの少なくとも１つの組み合わせにおいて、適切に生成されたクロック信号の組み合わせが得られると期待できる。
【００２４】
また本発明の一態様では、前記第１のクロック信号生成回路は、前記第１の信号の遷移タイミングでの前記第１の周期信号の電圧レベルを第１のしきい値電圧として保持する第１の保持回路と、前記第１のしきい値電圧と前記第１の周期信号の電圧レベルとを比較して前記第１のクロック信号を出力する第１の比較回路と、を有し、前記第２のクロック信号生成回路は、前記第２の信号の遷移タイミングでの前記第２の周期信号の電圧レベルを第２のしきい値電圧として保持する第２の保持回路と、前記第２のしきい値電圧と前記第２の周期信号の電圧レベルとを比較して前記第２のクロック信号を出力する第２の比較回路と、を有し、前記第３のクロック信号生成回路は、前記第１の信号の遷移タイミングでの前記第３の周期信号の電圧レベルを第３のしきい値電圧として保持する第３の保持回路と、前記第３のしきい値電圧と前記第３の周期信号の電圧レベルとを比較して前記第３のクロック信号を出力する第３の比較回路と、を有し、前記第４のクロック信号生成回路は、前記第２の信号の遷移タイミングでの前記第４の周期信号の電圧レベルを第４のしきい値電圧として保持する第４の保持回路と、前記第４のしきい値電圧と前記第４の周期信号の電圧レベルとを比較して前記第４のクロック信号を出力する第４の比較回路と、を有し、前記処理回路は、前記第１〜第４のしきい値電圧の各しきい値電圧が、所与の電圧範囲内であるか否かの判定を行うしきい値判定回路を有し、前記判定の結果に基づいて、前記第１〜第４の位相比較回路の位相比較の結果のいずれかを選択し、選択した位相比較の結果を用いて前記デジタル値を求めてもよい。
【００２５】
このようにすれば、所与の電圧範囲内のしきい値電圧を用いて生成されたクロック信号から、第１の信号と第２の信号の遷移タイミングの時間差を求めることができる。これにより、適切に生成されたクロック信号に基づいて時間差のデジタル値を求めることが可能となり、時間測定の高性能化を図ることができる。
【００２６】
また本発明の他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む回路装置に関係する。
【００２７】
また本発明の他の態様では、回路装置は、第１の発振子を発振させることにより第１の発振信号を生成し、前記第１の発振信号に基づいて前記第１の基準クロック信号を生成する第１の発振回路と、第２の発振子を発振させることにより第２の発振信号を生成し、前記第２の発振信号に基づいて前記第２の基準クロック信号を生成する第２の発振回路と、を含んでもよい。
【００２８】
第１、第２の発振回路が第１、第２の発振子を用いて第１、第２の基準クロック信号を生成することで、時間デジタル変換回路が、特性（例えばジッター特性等）のよい第１、第２の基準クロック信号を用いて時間デジタル変換を行うことができる。これにより、時間測定の高性能化を図ることができる。
【００２９】
また本発明の更に他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む物理量測定装置に関係する。
【００３０】
また本発明の更に他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む電子機器に関係する。
【００３１】
また本発明の更に他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む移動体に関係する。
【図面の簡単な説明】
【００３２】
【図１】回路装置及び物理量測定装置の第１の構成例。
【図２】本実施形態の時間デジタル変換回路の第１の構成例。
【図３】第１の構成例の時間デジタル変換回路の動作を説明するタイミングチャート。
【図４】クロック信号生成回路の構成例。
【図５】クロック信号生成回路の動作を説明するタイミングチャート。
【図６】リセットパルス生成回路の構成例。
【図７】マスク回路の構成例。
【図８】処理回路の構成例。
【図９】処理回路の動作を説明するタイミングチャート。
【図１０】本実施形態の時間デジタル変換回路の第２の構成例。
【図１１】第２の構成例の時間デジタル変換回路の動作を説明するタイミングチャート。
【図１２】しきい値判定回路の構成例。
【図１３】回路装置及び物理量測定装置の第２の構成例。
【図１４】電子機器の構成例。
【図１５】移動体の例。
【発明を実施するための形態】
【００３３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３４】
１．時間デジタル変換回路、回路装置、物理量測定装置
図１は、本実施形態の時間デジタル変換回路を含む回路装置、及びその回路装置を含む物理量測定装置の第１の構成例である。物理量測定装置４００は、発振子ＸＴＡＬ１（第１の発振子）、発振子ＸＴＡＬ２（第２の発振子）、回路装置１０を含む。なお、物理量測定装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００３５】
発振子ＸＴＡＬ１、ＸＴＡＬ２は、例えば圧電振動子である。具体的には発振子は例えば水晶振動子である。水晶振動子としては、例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動子である。例えば発振子は、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子、或いは恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子、或いはシンプルパッケージ水晶発振器（ＳＰＸＯ）に内蔵されている振動子などであってもよい。また発振子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。
【００３６】
回路装置１０は、例えば集積回路装置（半導体回路装置）により構成される。回路装置１０は、発振回路１０１（第１の発振回路）、発振回路１０２（第２の発振回路）、時間デジタル変換回路２０を含む。なお、回路装置は図１の構成に限定されない。例えば、発振回路１０１、１０２が回路装置の外部に設けられてもよい。即ち、発振子ＸＴＡＬ１及び発振回路１０１が第１の発振器として構成され、発振子ＸＴＡＬ２及び発振回路１０２が第２の発振器として構成され、第１、第２の発振器からのクロック信号が回路装置に入力されてもよい。
【００３７】
発振回路１０１は、発振子ＸＴＡＬ１を用いてクロック周波数ｆ１（第１のクロック周波数）の基準クロック信号ＣＫ１（第１の基準クロック信号）を生成する。具体的には、発振回路１０１は、発振子ＸＴＡＬ１を発振させて発振信号（第１の発振信号）を生成し、その発振信号に基づいて基準クロック信号ＣＫ１を生成する。発振回路１０２は、発振子ＸＴＡＬ２を用いてクロック周波数ｆ２（第２のクロック周波数）の基準クロック信号ＣＫ２（第２の基準クロック信号）を生成する。具体的には、発振回路１０２は、発振子ＸＴＡＬ２を発振させて発振信号（第２の発振信号）を生成し、その発振信号に基づいて基準クロック信号ＣＫ２を生成する。例えば、発振回路１０１、１０２は、第１、第２の発振信号をバッファリングして基準クロック信号ＣＫ１、ＣＫ２を出力する。或いは、第１、第２の発振信号を分周して基準クロック信号ＣＫ１、ＣＫ２を出力する。クロック周波数ｆ１、ｆ２は異なる周波数であり、例えばｆ１＜ｆ２である。発振回路１０１、１０２は、例えば、バイポーラートランジスターのベース−エミッター間又はコレクター−ベース間の帰還ループに発振子を接続したピアース型の発振回路である。或いは、奇数段のインバーター（論理反転回路）の入出力間の帰還ループに発振子を接続した発振回路である。
【００３８】
時間デジタル変換回路２０は、基準クロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。具体的には、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。分解能は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。クロック周波数ｆ１、ｆ２は、所望の分解能Δｔが得られるように選択される。
【００３９】
信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。例えば物理量測定装置４００がＴＯＦ（Time Of Flight）方式の距離測定装置である場合、光源と、光源に発光制御信号を出力する処理装置と、対象物からの反射光を受光する受光センサーと、を更に含んでもよい。この場合、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射し、対象物からの反射光の受光により信号ＳＴＰが生成される。例えば、処理装置からの発光制御信号に基づいて光源が発光し、発光制御信号が信号ＳＴＡとして回路装置に入力され、受光センサーの受光信号が信号ＳＴＰとして回路装置に入力される。例えば受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、対象物までの距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。
【００４０】
或いは物理量測定装置４００が超音波測定装置である場合、超音波プローブと、超音波プローブを制御する処理装置とを更に含むことができる。この場合、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信し、対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば、処理装置がパルス信号を超音波プローブに送信し、そのパルス信号に基づいて超音波プローブが超音波を送信し、パルス信号が信号ＳＴＡとして回路装置に入力され、対象物からの反射波を超音波プローブが受信して信号ＳＴＰを生成する。即ち、例えば受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、対象物までの距離等を物理量として測定でき、例えば超音波による生体情報の測定などが可能になる。
【００４１】
なお、本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
【００４２】
図２は、本実施形態の時間デジタル変換回路の第１の構成例である。また図３は、第１の構成例の時間デジタル変換回路の動作を説明するタイミングチャートである。
【００４３】
図２に示すように、時間デジタル変換回路２０は、クロック信号生成回路６０（第１のクロック信号生成回路）と、クロック信号生成回路７０（第２のクロック信号生成回路）と、処理回路８０と、を含む。なお、物理量測定装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００４４】
クロック信号生成回路６０には、クロック周波数ｆ１の基準クロック信号ＣＫ１が入力される。図３に示すように、クロック信号生成回路６０は、クロック周波数ｆ１に対応する周期で電圧レベルが単調増加する周期信号ＲＡＭＰ１（第１の周期信号）を生成し、信号ＳＴＡ及び周期信号ＲＡＭＰ１に基づいてクロック信号ＣＬＫＳ（第１のクロック信号）を生成する。
【００４５】
周期信号ＲＡＭＰ１は、同じ形状の波形がクロック周波数ｆ１で周期的に繰り返される信号である。周期信号ＲＡＭＰ１の電圧レベルは、基準クロック信号ＣＫ１の１周期（各周期）内で単調増加する。即ち、その電圧レベルは、基準クロック信号ＣＫ１のエッジ間（例えば立ち上がりエッジ間、或いは立ち下がりエッジ間）において単調増加する。周期信号ＲＡＭＰ１は、例えば図３のように電圧レベルがリニアに増加するランプ波信号であるが、これに限定されず、各周期での波形が同じ形状であれば電圧レベルが曲線的に単調増加してもよい。なお、図３では周期信号ＲＡＭＰ１の電圧レベルが基準クロック信号ＣＫ１の１周期内で単調増加する場合を図示しているが、周期信号ＲＡＭＰ１の電圧レベルが基準クロック信号ＣＫ１の１周期内で単調減少してもよい。また、図３では基準クロック信号ＣＫ１と周期信号ＲＡＭＰ１の位相が一致する場合を図示しているが、基準クロック信号ＣＫ１と周期信号ＲＡＭＰ１の位相は一致しなくてもよい。即ち、周期信号ＲＡＭＰ１の電圧レベルは、基準クロック信号ＣＫ１のエッジと異なるタイミング（位相）で単調増加又は単調減少を開始してもよい。
【００４６】
クロック信号ＣＬＫＳは、クロック周波数ｆ１と同じ周波数のクロック信号であり、信号ＳＴＡの遷移タイミングに基づいて生成が開始される。具体的には、基準クロック信号ＣＫ１とクロック信号ＣＬＫＳとの間の位相差は、基準クロック信号ＣＫ１と信号ＳＴＡのエッジ間（例えば立ち下がりエッジ間又は立ち下がりエッジ間）の位相差になっている。これは、周期信号ＲＡＭＰ１の電圧レベルが基準クロック信号ＣＫ１の１周期内で単調増加することを用いて、実現されている。
【００４７】
クロック信号生成回路７０には、クロック周波数ｆ１と異なるクロック周波数ｆ２の基準クロック信号ＣＫ２が入力される。図３に示すように、クロック信号生成回路７０は、クロック周波数ｆ２に対応する周期で電圧レベルが単調増加する周期信号ＲＡＭＰ２（第２の周期信号）を生成し、信号ＳＴＰ及び周期信号ＲＡＭＰ２に基づいてクロック信号ＣＬＫＦ（第２のクロック信号）を生成する。
【００４８】
周期信号ＲＡＭＰ２は、同じ形状の波形がクロック周波数ｆ２で周期的に繰り返される信号である。周期信号ＲＡＭＰ２の電圧レベルは、基準クロック信号ＣＫ２の１周期（各周期）内で単調増加する。即ち、その電圧レベルは、基準クロック信号ＣＫ２のエッジ間（例えば立ち上がりエッジ間、或いは立ち下がりエッジ間）において単調増加する。周期信号ＲＡＭＰ２は、例えば図３のように電圧レベルがリニアに増加するランプ波信号であるが、これに限定されず、各周期での波形が同じ形状であれば電圧レベルが曲線的に単調増加してもよい。なお、図３では周期信号ＲＡＭＰ２の電圧レベルが基準クロック信号ＣＫ２の１周期内で単調増加する場合を図示しているが、周期信号ＲＡＭＰ２の電圧レベルが基準クロック信号ＣＫ２の１周期内で単調減少してもよい。また、図３では基準クロック信号ＣＫ２と周期信号ＲＡＭＰ２の位相が一致する場合を図示しているが、基準クロック信号ＣＫ２と周期信号ＲＡＭＰ２の位相は一致しなくてもよい。即ち、周期信号ＲＡＭＰ２の電圧レベルは、基準クロック信号ＣＫ２のエッジと異なるタイミング（位相）で単調増加又は単調減少を開始してもよい。
【００４９】
クロック信号ＣＬＫＦは、クロック周波数ｆ２と同じ周波数のクロック信号であり、信号ＳＴＰの遷移タイミングに基づいて生成が開始される。具体的には、基準クロック信号ＣＫ２とクロック信号ＣＬＫＦとの間の位相差は、基準クロック信号ＣＫ２と信号ＳＴＰのエッジ間（例えば立ち下がりエッジ間又は立ち下がりエッジ間）の位相差になっている。これは、周期信号ＲＡＭＰ２の電圧レベルが基準クロック信号ＣＫ２の１周期内で単調増加することを用いて、実現されている。
【００５０】
処理回路８０は、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。例えば、クロック信号ＣＬＫＳの最初のエッジが信号ＳＴＡの遷移タイミングで生成され、クロック信号ＣＬＫＦの最初のエッジが信号ＳＴＰの遷移タイミングで生成されたとする。この場合、クロック信号ＣＬＫＳ、ＣＬＫＦの最初のエッジ間の位相差は、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差と同じである。クロック信号ＣＬＫＳ、ＣＬＫＦのエッジ間の時間差はΔｔずつ小さくなっていくので、クロック信号ＣＬＫＳ、ＣＬＫＦのエッジの前後が入れ替わるまでのクロック数をカウントすることで、そのカウント値×Δｔによって時間差を求めることができる。図３の例では、クロック信号ＣＬＫＳの３クロック目まではクロック信号ＣＬＫＳが前であり、４クロック目ではクロック信号ＣＬＫＦが前である。この場合、３×Δｔ又は４×Δｔが信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差である。
【００５１】
以上の実施形態によれば、基準クロック信号ＣＫ１、ＣＫ２は、信号ＳＴＡ、ＳＴＰの遷移タイミングで発振を開始するのではなく、時間デジタル変換回路２０の外部から入力される連続的に発振しているクロック信号である。本実施形態では、このような基準クロック信号ＣＫ１、ＣＫ２を用いて、時間デジタル変換回路２０の外部から入力される（任意のタイミングで発生する）信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差を測定できる。これにより、例えば水晶振動子のような発振特性（例えばジッター特性、プロセスばらつき等）がよい発振子を用いて生成された基準クロック信号ＣＫ１、ＣＫ２を用いて時間計測を行うことが可能になり、時間デジタル変換回路の高性能化を図ることができる。即ち、基準クロック信号ＣＫ１、ＣＫ２の周波数差に対応した時間分解能（Δｔ）で計測できると共に、特性がよい基準クロック信号ＣＫ１、ＣＫ２を用いて高精度（低誤差又は低ばらつき）な測定ができる。
【００５２】
具体的には、基準クロック信号ＣＫ１の１周期内で電圧レベルが単調増加又は単調減少する周期信号ＲＡＭＰ１を生成することで、基準クロック信号ＣＫ１と信号ＳＴＡのエッジ間の位相差だけ基準クロック信号ＣＫ１から位相がシフトしたクロック信号ＣＬＫＳを生成できる。同様に、基準クロック信号ＣＫ２の１周期内で電圧レベルが単調増加又は単調減少する周期信号ＲＡＭＰ２を生成することで、基準クロック信号ＣＫ２と信号ＳＴＰのエッジ間の位相差だけ基準クロック信号ＣＫ２から位相がシフトしたクロック信号ＣＬＫＦを生成できる。これにより、クロック信号ＣＬＫＳ、ＣＬＫＦに基づいて信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差を測定できるようになる。
【００５３】
また本実施形態では、クロック信号生成回路６０は、信号ＳＴＡ及び周期信号ＲＡＭＰ１に基づいて、信号ＳＴＡの遷移タイミングを位相の基準とするクロック周波数ｆ１のクロック信号ＣＬＫＳを生成する。クロック信号生成回路７０は、信号ＳＴＰ及び周期信号ＲＡＭＰ２に基づいて、信号ＳＴＰの遷移タイミングを位相の基準とするクロック周波数ｆ２のクロック信号ＣＬＫＦを生成する。
【００５４】
具体的には、クロック信号生成回路６０は、信号ＳＴＡの遷移タイミングにおける周期信号ＲＡＭＰ１の電圧レベル（しきい値電圧Ｖｔｈｓ）に基づいて、クロック信号ＣＬＫＳを生成する。即ち、その電圧レベル（しきい値電圧Ｖｔｈｓ）と周期信号ＲＡＭＰ１の電圧レベルとを比較することで、クロック信号ＣＬＫＳを生成する。また、クロック信号生成回路７０は、信号ＳＴＰの遷移タイミングにおける周期信号ＲＡＭＰ２の電圧レベル（しきい値電圧Ｖｔｈｆ）に基づいて、クロック信号ＣＬＫＦを生成する。即ち、その電圧レベル（しきい値電圧Ｖｔｈｆ）と周期信号ＲＡＭＰ２の電圧レベルとを比較することで、クロック信号ＣＬＫＦを生成する。
【００５５】
このように、クロック周波数ｆ１に対応する周期で周期信号ＲＡＭＰ１の電圧レベルが単調増加又は単調減少することによって、信号ＳＴＡの遷移タイミングを位相の基準とするクロック周波数ｆ１のクロック信号ＣＬＫＳを生成できる。同様に、クロック周波数ｆ２に対応する周期で周期信号ＲＡＭＰ２の電圧レベルが単調増加又は単調減少することによって、信号ＳＴＰの遷移タイミングを位相の基準とするクロック周波数ｆ２のクロック信号ＣＬＫＦを生成できる。
【００５６】
２．クロック信号生成回路
図４は、クロック信号生成回路の構成例である。図５は、クロック信号生成回路の動作を説明するタイミングチャートである。なお図４、図５ではクロック信号生成回路６０を例に説明するが、クロック信号生成回路７０も同様の構成である。即ち、基準クロック信号ＣＫ１をＣＫ２に、信号ＳＴＡをＳＴＰに、クロック信号ＣＬＫＳをＣＬＫＦに、しきい値電圧ＶｔｈｓをＶｔｈｆに読み替えればよい。
【００５７】
クロック信号生成回路６０は、保持回路６３と、比較回路６４と、リセットパルス生成回路６１（微分パルス生成回路）と、マスク回路６２と、電流源ＩＳと、論理積回路ＡＮＲ、ＡＮＲＸと、フリップフロップ回路ＦＦ（ラッチ回路）と、を含む。
【００５８】
電流源ＩＳは、電流値が時間的に変化しない定電流ＩＣＨをノードＮ１に出力する。電流源ＩＳは、例えばカレントミラー回路により構成される。例えば、回路装置１０が不図示のリファレンス電流生成回路を含み、そのリファレンス電流生成回路から供給されるリファレンス電流をカレントミラー回路によりミラーして定電流ＩＣＨを生成する。定電流ＩＣＨの電流値は固定であってもよいし、可変に設定されてもよい。例えば、カレントミラー回路のミラー比が可変に設定されるように構成されてもよい。
【００５９】
リセットパルス生成回路６１は、基準クロック信号ＣＫ１に基づいてリセットパルス信号ＣＬＫＤを生成する。図５に示すように、リセットパルス信号ＣＬＫＤは、基準クロック信号ＣＫ１の微分パルス信号である。具体的には、基準クロック信号ＣＫ１の立ち上がりエッジで出力される微分パルス信号である。
【００６０】
フリップフロップ回路ＦＦは、信号ＳＴＡの立ち上がりエッジ（遷移タイミング）でハイレベルをラッチし、そのラッチした信号ＬＳＴＡと、信号ＬＳＴＡの論理反転信号である信号ＬＳＴＡＸとを出力する。論理積回路ＡＮＲは、信号ＬＳＴＡとリセットパルス信号ＣＬＫＤとの論理積をリセット信号ＲＳＴとして出力する。図５に示すように、リセット信号ＲＳＴは、信号ＳＴＡの立ち上がりエッジ後におけるリセットパルス信号ＣＬＫＤが出力されたものとなる。論理積回路ＡＮＲＸは、信号ＬＳＴＡＸとリセットパルス信号ＣＬＫＤとの論理積をリセット信号ＲＳＴＸとして出力する。図５に示すように、リセット信号ＲＳＴＸは、信号ＳＴＡの立ち上がりエッジ前におけるリセットパルス信号ＣＬＫＤが出力されたものとなる。
【００６１】
保持回路６３は、ノードＮ１とノードＮ２との間に設けられるスイッチ素子ＳＷＳＸと、ノードＮ２と電源ノードＧＮＤ（低電位側電源ノード）との間に設けられるキャパシターＣＴＨと、ノードＮ２と電源ノードＧＮＤとの間に設けられるスイッチ素子ＳＷＲＸと、を含む。スイッチ素子ＳＷＳＸ、ＳＷＲＸ（スイッチ）は、例えばトランジスターである。
【００６２】
スイッチ素子ＳＷＳＸは、信号ＬＳＴＡＸがローレベル（第１の論理レベル）のときオフであり、信号ＬＳＴＡＸがハイレベル（第２の論理レベル）のときオンである。スイッチ素子ＳＷＲＸは、リセット信号ＲＸＴＸがローレベルのときオフであり、リセット信号ＲＸＴＸがハイレベルのときオンである。図５に示すように、信号ＳＴＡの立ち上がりエッジ前では信号ＬＳＴＡＸがハイレベルなのでスイッチ素子ＳＷＳＸがオンになり、定電流ＩＣＨによりキャパシターＣＴＨがチャージされる。リセット信号ＲＸＴＸのパルスが入力されるとスイッチ素子ＳＷＲＸがオンになってキャパシターＣＴＨの両端が短絡され、キャパシターＣＴＨの電荷がリセットされる。リセット信号ＲＸＴＸのパルス間ではスイッチ素子ＳＷＲＸがオフになってキャパシターＣＴＨがチャージされ、ノードＮ２の電圧ＶＴＨが上昇する。このようにして、ノードＮ２の電圧ＶＴＨがランプ波となる。
【００６３】
信号ＳＴＡの立ち上がりエッジにおいて信号ＬＳＴＡＸがローレベルになるので、スイッチ素子ＳＷＳＸがオフになる。また、信号ＳＴＡの立ち上がりエッジ後はリセット信号ＲＸＴＸにパルスが発生しない。従って、信号ＳＴＡの立ち上がりエッジにおいてキャパシターＣＴＨにチャージされていた電荷がキャパシターＣＴＨに保持され、信号ＳＴＡの立ち上がりエッジにおけるノードＮ２の電圧ＶＴＨが保持される。この保持された電圧をしきい値電圧Ｖｔｈｓ（第１のしきい値電圧）とする。
【００６４】
比較回路６４は、ノードＮ１とノードＮ３との間に設けられるスイッチ素子ＳＷＳと、ノードＮ３と電源ノードＧＮＤとの間に設けられるキャパシターＣＲＭＰと、ノードＮ２と電源ノードＧＮＤとの間に設けられるスイッチ素子ＳＷＲと、コンパレーターＣＭＰと、を含む。コンパレーターＣＭＰの第１入力端子（例えば正極端子）はノードＮ３に接続され、第２入力端子（例えば負極端子）はノードＮ２に接続される。スイッチ素子ＳＷＳ、ＳＷＲ（スイッチ）は、例えばトランジスターである。
【００６５】
スイッチ素子ＳＷＳは、信号ＬＳＴＡがローレベル（第１の論理レベル）のときオフであり、信号ＬＳＴＡがハイレベル（第２の論理レベル）のときオンである。スイッチ素子ＳＷＲは、リセット信号ＲＸＴがローレベルのときオフであり、リセット信号ＲＸＴがハイレベルのときオンである。図５に示すように、信号ＳＴＡの立ち上がりエッジ前では信号ＬＳＴＡがローレベルなのでスイッチ素子ＳＷＳがオフであり、キャパシターＣＲＭＰがチャージされない。ノードＮ３の電圧ＶＲＭＰは一定（例えば０Ｖ）である。
【００６６】
信号ＳＴＡの立ち上がりエッジにおいて信号ＬＳＴＡがハイレベルになるのでスイッチ素子ＳＷＳがオンになり、定電流ＩＣＨによりキャパシターＣＲＭＰがチャージされる。リセット信号ＲＸＴのパルスが入力されるとスイッチ素子ＳＷＲがオンになってキャパシターＣＲＭＰの両端が短絡され、キャパシターＣＲＭＰの電荷がリセットされる。リセット信号ＲＸＴのパルス間ではスイッチ素子ＳＷＲがオフになってキャパシターＣＲＭＰがチャージされ、ノードＮ３の電圧ＶＲＭＰが上昇する。このようにして、ノードＮ３の電圧ＶＲＭＰがランプ波となる。なお、信号ＳＴＡの立ち上がりエッジ前における電圧ＶＴＨのランプ波と、信号ＳＴＡの立ち上がりエッジ後における電圧ＶＲＭＰのランプ波が、図１の周期信号ＲＡＭＰ１に対応している。
【００６７】
コンパレーターＣＭＰは、しきい値電圧Ｖｔｈｓとランプ波の電圧ＶＲＭＰとを比較し、その比較結果を出力信号ＣＰＱとして出力する。例えば、ＶＲＭＰ＜Ｖｔｈｓのとき出力信号ＣＰＱはローレベルであり、ＶＲＭＰ＞Ｖｔｈｓのとき出力信号ＣＰＱはハイレベルである。しきい値電圧Ｖｔｈｓは、信号ＳＴＡの立ち上がりエッジにおけるランプ波の電圧なので、出力信号ＣＰＱのエッジの位相は、信号ＳＴＡのエッジの位相を反映したものとなる。即ち、基準クロック信号ＣＫ１と信号ＳＴＡのエッジ間の位相差ＴＤ１と、基準クロック信号ＣＫ１と出力信号ＣＰＱのエッジ間の位相差ＴＤ２とが同一（略同一を含む）となる。なお、出力信号ＣＰＱの最初のパルスの位相は、必ずしも信号ＳＴＡのエッジの位相を反映しない。
【００６８】
マスク回路６２は、コンパレーターＣＭＰの出力信号ＣＰＱの最初の１又は複数のパルスをマスクして、マスク後の信号をクロック信号ＣＬＫＳとして出力する。マスク回路６２は、信号ＬＳＴＡとリセットパルス信号ＣＬＫＤに基づいてマスク信号ＸＭＡＳＫを生成し、そのマスク信号ＸＭＡＳＫを用いて出力信号ＣＰＱをマスクする。なお図５では、出力信号ＣＰＱの最初の２つのパルスをマスクしているが、これに限定されない。
【００６９】
図６は、リセットパルス生成回路の構成例である。リセットパルス生成回路６１は、遅延回路ＤＬＹと、排他的論理和回路ＥＲＡと、論理積回路ＡＮＡ１、ＡＮＡ２と、論理反転回路ＩＶＡと、を含む。
【００７０】
遅延回路ＤＬＹは、例えば直列接続した偶数段の論理反転回路等で構成され、基準クロック信号ＣＫ１を遅延させる。排他的論理和回路ＥＲＡは、基準クロック信号ＣＫ１と、基準クロック信号ＣＫ１の遅延信号との排他的論理和を出力する。論理積回路ＡＮＡ１は、基準クロック信号ＣＫ１と、排他的論理和回路ＥＲＡの出力信号との論理積をリセットパルス信号ＣＬＫＤとして出力する。リセットパルス信号ＣＬＫＤは、基準クロック信号ＣＫ１の立ち上がりエッジで出力される微分パルス信号となる。論理反転回路ＩＶＡは、基準クロック信号ＣＫ１を論理反転して出力する。論理積回路ＡＮＡ２は、論理反転回路ＩＶＡの出力信号と、排他的論理和回路ＥＲＡの出力信号との論理積をリセットパルス信号ＣＬＫＤ’として出力する。リセットパルス信号ＣＬＫＤ’は、基準クロック信号ＣＫ１の立ち下がりエッジで出力される微分パルス信号となる。リセットパルス信号ＣＬＫＤ’は、例えば図１０で後述するクロック信号生成回路６５で用いられる。
【００７１】
図７は、マスク回路の構成例である。マスク回路６２は、フリップフロップ回路ＦＦＢ１、ＦＦＢ２（ラッチ回路）と、論理積回路ＡＮＢと、論理反転回路ＩＶＢと、を含む。
【００７２】
論理反転回路ＩＶＢは、リセットパルス信号ＣＬＫＤを論理反転して出力する。フリップフロップ回路ＦＦＢ１、ＦＦＢ２は、論理反転回路ＩＶＢの出力信号をクロック信号として動作し、リセットパルス信号ＣＬＫＤの立ち下がりエッジ２回分だけ信号ＬＳＴＡを遅延させ、その遅延させた信号をマスク信号ＸＭＡＳＫとして出力する。論理積回路ＡＮＢは、コンパレーターＣＭＰの出力信号ＣＰＱと、マスク信号ＸＭＡＳＫとの論理積をクロック信号ＣＬＫＳとして出力する。
【００７３】
以上の実施形態によれば、クロック信号生成回路６０は、信号ＳＴＡの遷移タイミングでの周期信号ＲＡＭＰ１（電圧ＶＴＨ）の電圧レベルをしきい値電圧Ｖｔｈｓとして保持する保持回路６３（第１の保持回路）と、しきい値電圧Ｖｔｈｓと周期信号ＲＡＭＰ１（電圧ＶＲＭＰ）の電圧レベルとを比較してクロック信号ＣＬＫＳを出力する比較回路６４（第１の比較回路）と、を有する。同様に、クロック信号生成回路７０は、信号ＳＴＰの遷移タイミングでの周期信号ＲＡＭＰ２の電圧レベルをしきい値電圧Ｖｔｈｆ（第２のしきい値電圧）として保持する第２の保持回路と、しきい値電圧Ｖｔｈｆと周期信号ＲＡＭＰ２の電圧レベルとを比較してクロック信号ＣＬＫＦを出力する第２の比較回路と、を有する。
【００７４】
このようにすれば、基準クロック信号ＣＫ１と信号ＳＴＡのエッジ間の位相差ＴＤ１と、基準クロック信号ＣＫ１とクロック信号ＣＬＫＳのエッジ間の位相差ＴＤ２とを同一にできる。即ち、信号ＳＴＡ及び周期信号ＲＡＭＰ１に基づいて、信号ＳＴＡの遷移タイミングを位相の基準とするクロック信号ＣＬＫＳを生成できる。また、基準クロック信号ＣＫ２と信号ＳＴＰのエッジ間の位相差と、基準クロック信号ＣＫ２とクロック信号ＣＬＫＦのエッジ間の位相差とを同一にできる。即ち、信号ＳＴＰ及び周期信号ＲＡＭＰ２に基づいて、信号ＳＴＰの遷移タイミングを位相の基準とするクロック信号ＣＬＫＦを生成できる。
【００７５】
また本実施形態では、クロック信号生成回路６０は、クロック信号ＣＬＫＳの最初の１又は複数のパルスをマスクするマスク回路６２（第１のマスク回路）を有する。同様に、クロック信号生成回路７０は、クロック信号ＣＬＫＦの最初の１又は複数のパルスをマスクする第２のマスク回路を有する。
【００７６】
図５で説明したように、コンパレーターＣＭＰの出力信号ＣＰＱの最初のパルスの位相は、必ずしも信号ＳＴＡのエッジの位相を反映しない。本実施形態によれば、このような不安定なパルスをマスクし、信号ＳＴＡのエッジの位相を反映したクロック信号ＣＬＫＳを出力できる。同様にして、信号ＳＴＰのエッジの位相を反映したクロック信号ＣＬＫＦを出力できる。
【００７７】
３．処理回路
図８は、処理回路の構成例である。図９は、処理回路の動作を説明するタイミングチャートである。図８に示すように、処理回路８０は、位相比較回路８１（第１の位相比較回路）と、演算回路８６と、を含む。
【００７８】
位相比較回路８１は、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦとの間の位相比較を行う。処理回路８０は、その位相比較の結果に基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差のデジタル値ＤＱを出力する。
【００７９】
具体的には、位相比較回路８１は、カウンターＣＮＴ１、ＣＮＴ２と、比較回路ＰＨＤと、を含む。カウンターＣＮＴ１は、クロック信号ＣＬＫＳのクロック数をカウントし、そのカウント値ＣＴＳ１を出力する。カウンターＣＮＴ２は、クロック信号ＣＬＫＦのクロック数をカウントし、そのカウント値ＣＴＦ１を出力する。比較回路ＰＨＤは、クロック信号ＣＬＫＳのエッジタイミング（遷移タイミング。例えば立ち上がりエッジのタイミング）と、クロック信号ＣＬＫＦのエッジタイミング（遷移タイミング。例えば立ち上がりエッジのタイミング）とを比較し、比較結果を出力信号ＱＰとして出力する。例えば、クロック信号ＣＬＫＳのエッジタイミングが、クロック信号ＣＬＫＦのエッジタイミングの前であるとき、出力信号ＱＰはローレベルである。クロック信号ＣＬＫＦのエッジタイミングが、クロック信号ＣＬＫＳのエッジタイミングの前であるとき、出力信号ＱＰはハイレベルである。
【００８０】
演算回路８６は、カウント値ＣＴＳ１、ＣＴＦ１と、比較回路ＰＨＤの出力信号ＱＰとに基づいて、時間差のデジタル値ＤＱを求める。演算回路８６は、ロジック回路で構成される。図９を用いて、デジタル値ＤＱを求める演算の一例を説明する。なお、演算手法はこれに限定されない。図９に示すように、比較回路６４の出力信号ＱＰの立ち上がりエッジ（遷移タイミング）におけるカウント値ＣＴＳ１（＝Ｎ１）及びカウント値ＣＴＦ１（＝Ｎ２）を取得する。クロック信号ＣＬＫＳの周期をΔｔ１（＝１／ｆ１）とし、クロック信号ＣＬＫＦの周期をΔｔ２（＝１／ｆ２）とすると、その差分が分解能Δｔ＝｜Δｔ１−Δｔ２｜である。Ｎ３＝Ｎ１−Ｎ２とすると、演算回路８６は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をＮ３×Δｔ１＋Ｎ２×Δｔにより求める。図９の例では、Ｎ１＝５、Ｎ２＝４、Ｎ３＝１なので、時間差はΔｔ１＋４×Δｔとなる。
【００８１】
以上の実施形態によれば、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦとの間の位相比較を行うことで、クロック信号ＣＬＫＳのエッジとクロック信号ＣＬＫＦのエッジとの前後の入れ替わりを検出できる。そして、その入れ替わりまでのクロック信号ＣＬＫＳとクロック信号ＣＬＫＦのクロック数に基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を求めることができる。
【００８２】
４．時間デジタル変換回路の第２の構成例
図１０は、本実施形態の時間デジタル変換回路の第２の構成例である。図１１は、第２の構成例の時間デジタル変換回路の動作を説明するタイミングチャートである。
【００８３】
図１０に示すように、時間デジタル変換回路２０は、クロック信号生成回路６０、クロック信号生成回路７０、クロック信号生成回路６５（第３のクロック信号生成回路）、クロック信号生成回路７５（第４のクロック信号生成回路）、処理回路８０を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。
【００８４】
クロック信号生成回路６５には、クロック周波数ｆ１の基準クロック信号ＣＫ１が入力される。図１１に示すように、クロック信号生成回路６５は、基準クロック信号ＣＫ１の１周期（各周期）内で電圧レベルが単調増加する周期信号ＲＡＭＰ１’（第３の周期信号）を生成し、信号ＳＴＡ及び周期信号ＲＡＭＰ１’に基づいてクロック信号ＣＬＫＳ’（第３のクロック信号）を生成する。周期信号ＲＡＭＰ１’は、周期信号ＲＡＭＰ１とは位相が異なる。具体的には、周期信号ＲＡＭＰ１とは位相が１８０度異なる。クロック信号生成回路６５では、基準クロック信号ＣＫ２の立ち下がりエッジでパルスが発生するリセットパルス信号（図６のリセットパルス信号ＣＬＫＤ’）が用いられており、基準クロック信号ＣＫ１の立ち下がりエッジ間で周期信号ＲＡＭＰ１’の電圧レベルが単調増加する。なお、周期信号ＲＡＭＰ１’の電圧レベルは、基準クロック信号ＣＫ１の立ち下がりエッジ間で単調減少してもよい。
【００８５】
クロック信号生成回路７５には、クロック周波数ｆ２の基準クロック信号ＣＫ２が入力される。図１１に示すように、クロック信号生成回路７５は、基準クロック信号ＣＫ２の１周期（各周期）内で電圧レベルが単調増加する周期信号ＲＡＭＰ２’（第４の周期信号）を生成し、信号ＳＴＰ及び周期信号ＲＡＭＰ２’に基づいてクロック信号ＣＬＫＦ’（第４のクロック信号）を生成する。周期信号ＲＡＭＰ２’は、周期信号ＲＡＭＰ２とは位相が異なる。具体的には、周期信号ＲＡＭＰ２とは位相が１８０度異なる。クロック信号生成回路７５では、基準クロック信号ＣＫ２の立ち下がりエッジでパルスが発生するリセットパルス信号が用いられており、基準クロック信号ＣＫ２の立ち下がりエッジ間で周期信号ＲＡＭＰ２’の電圧レベルが単調増加する。なお、周期信号ＲＡＭＰ２’の電圧レベルは、基準クロック信号ＣＫ２の立ち下がりエッジ間で単調減少してもよい。
【００８６】
さて、信号ＳＴＡは基準クロック信号ＣＫ１に対して任意の位相（タイミング）で入力されるので、周期信号ＲＡＭＰ１と信号ＳＴＡの位相も任意となる。このため、クロック信号ＣＬＫＳが適切に生成されない可能性がある。同様に、信号ＳＴＰは基準クロック信号ＣＫ２に対して任意の位相（タイミング）で入力されるので、クロック信号ＣＬＫＦが適切に生成されない可能性がある。例えば図１１の例では、基準クロック信号ＣＫ２と信号ＳＴＰの位相差が小さいので、クロック信号ＣＬＫＦが幅の狭いパルス信号となってしまい、後段の回路（例えば位相比較回路）が誤動作する可能性がある。また、図４で説明したように周期信号としきい値電圧とがコンパレーターで比較されるので、コンパレーターが適切に反応できる入力電圧範囲からしきい値電圧が外れてしまうと、クロック信号ＣＬＫＳ、ＣＬＫＦが適切に出力されない可能性がある。
【００８７】
この点、本実施形態によれば、基準クロック信号ＣＫ１に同期すると共に互いに位相が異なる周期信号ＲＡＭＰ１、ＲＡＭＰ１’を生成できる。これにより、クロック信号ＣＬＫＳを適切に生成できるようになる。即ち、周期信号ＲＡＭＰ１、ＲＡＭＰ１’の位相が異なるので、信号ＳＴＡと周期信号ＲＡＭＰ１の間の位相差と、信号ＳＴＡと周期信号ＲＡＭＰ１’の間の位相差とが異なる。従って、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＳ’のいずれかが適切に生成される可能性が高くなる。同様に、基準クロック信号ＣＫ２に同期すると共に互いに位相が異なる周期信号ＲＡＭＰ２、ＲＡＭＰ２’を生成できるので、クロック信号ＣＬＫＦ及びクロック信号ＣＬＫＦ’のいずれかが適切に生成される可能性が高くなる。
【００８８】
また本実施形態では、処理回路８０は、位相比較回路８１と、位相比較回路８２（第２の位相比較回路）と、位相比較回路８３（第３の位相比較回路）と、位相比較回路８４（第４の位相比較回路）と、演算回路８６と、しきい値判定回路８７と、を含む。なお、位相比較回路８２〜８４は、図８の位相比較回路８１と同様に構成できる。
【００８９】
位相比較回路８１は、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦとの間の位相比較を行う。具体的には、クロック信号ＣＬＫＳのエッジとクロック信号ＣＬＫＦのエッジとの前後が入れ替わるタイミングを検出し、そのタイミングでのクロック信号ＣＬＫＳのクロック数のカウント値ＣＴＳ１と、そのタイミングでのクロック信号ＣＬＫＦのクロック数のカウント値ＣＴＦ１と、を出力する。
【００９０】
位相比較回路８２は、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦ’との間の位相比較を行う。具体的には、クロック信号ＣＬＫＳのエッジとクロック信号ＣＬＫＦ’のエッジとの前後が入れ替わるタイミングを検出し、そのタイミングでのクロック信号ＣＬＫＳのクロック数のカウント値ＣＴＳ２と、そのタイミングでのクロック信号ＣＬＫＦ’のクロック数のカウント値ＣＴＦ２’と、を出力する。
【００９１】
位相比較回路８３は、クロック信号ＣＬＫＳ’とクロック信号ＣＬＫＦとの間の位相比較を行う。具体的には、クロック信号ＣＬＫＳ’のエッジとクロック信号ＣＬＫＦのエッジとの前後が入れ替わるタイミングを検出し、そのタイミングでのクロック信号ＣＬＫＳ’のクロック数のカウント値ＣＴＳ３’と、そのタイミングでのクロック信号ＣＬＫＦのクロック数のカウント値ＣＴＦ３と、を出力する。
【００９２】
位相比較回路８４は、クロック信号ＣＬＫＳ’とクロック信号ＣＬＫＦ’との間の位相比較を行う。具体的には、クロック信号ＣＬＫＳ’のエッジとクロック信号ＣＬＫＦ’のエッジとの前後が入れ替わるタイミングを検出し、そのタイミングでのクロック信号ＣＬＫＳ’のクロック数のカウント値ＣＴＳ４’と、そのタイミングでのクロック信号ＣＬＫＦ’のクロック数のカウント値ＣＴＦ４’と、を出力する。
【００９３】
演算回路８６（処理回路８０）は、位相比較回路８１〜８４（第１〜第４の位相比較回路）の位相比較の結果に基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差のデジタル値ＤＱを出力する。ここで、ＣＴＳ１及びＣＴＦ１をＣＴ１、ＣＴＳ２及びＣＴＦ２’をＣＴ２、ＣＴＳ３’及びＣＴＦ３をＣＴ３、ＣＴＳ４’及びＣＴＦ４’をＣＴ４と呼ぶこととする。演算回路８６は、ＣＴ１、ＣＴ２、ＣＴ３及びＣＴ４の少なくとも１つ（１組）から時間差のデジタル値ＤＱを求める。例えば、ＣＴ１、ＣＴ２、ＣＴ３又はＣＴ４から時間差のデジタル値ＤＱを求める。時間差の演算手法は、図９等で説明した手法と同様である。
【００９４】
本実施形態によれば、クロック信号ＣＬＫＳ、ＣＬＫＳ’とクロック信号ＣＬＫＦ、ＣＬＫＦ’との４種類の組み合わせについて位相比較が行われ、その位相比較の結果に基づいて時間差のデジタル値ＤＱが求められる。クロック信号ＣＬＫＳ、ＣＬＫＳ’は、信号ＳＴＡと、互いに位相が異なる周期信号ＲＡＭＰ１、ＲＡＭＰ１’とに基づいて生成され、クロック信号ＣＬＫＦ、ＣＬＫＦ’は、信号ＳＴＰと、互いに位相が異なる周期信号ＲＡＭＰ２、ＲＡＭＰ２’とに基づいて生成されている。従って、任意のタイミングで発生する信号ＳＴＡ、ＳＴＰに対して、上記４種類の組み合わせの少なくとも１つの組み合わせにおいて、適切に生成されたクロック信号の組み合わせが得られると期待できる。
【００９５】
また本実施形態では、クロック信号生成回路６０は、図４で説明したように保持回路６３（第１の保持回路）と比較回路６４（第２の比較回路）とを有する。図１１に示すように、保持回路６３は、信号ＳＴＡの遷移タイミングでの周期信号ＲＡＭＰ１の電圧レベルをしきい値電圧Ｖｔｈｓ（第１のしきい値電圧）として保持する。比較回路６４は、しきい値電圧Ｖｔｈｓと周期信号ＲＡＭＰ１の電圧レベルとを比較してクロック信号ＣＬＫＳを出力する。
【００９６】
クロック信号生成回路７０は、第２の保持回路と第２の比較回路とを有する。図１１に示すように、第２の保持回路は、信号ＳＴＰの遷移タイミングでの周期信号ＲＡＭＰ２の電圧レベルをしきい値電圧Ｖｔｈｆ（第２のしきい値電圧）として保持する。第２の比較回路は、しきい値電圧Ｖｔｈｆと周期信号ＲＡＭＰ２の電圧レベルとを比較してクロック信号ＣＬＫＦを出力する。
【００９７】
クロック信号生成回路６５は、第３の保持回路と第３の比較回路とを有する。図１１に示すように、第３の保持回路は、信号ＳＴＡの遷移タイミングでの周期信号ＲＡＭＰ１’の電圧レベルをしきい値電圧Ｖｔｈｓ’（第３のしきい値電圧）として保持する。第３の比較回路は、しきい値電圧Ｖｔｈｓ’と周期信号ＲＡＭＰ１’の電圧レベルとを比較してクロック信号ＣＬＫＳ’を出力する。
【００９８】
クロック信号生成回路７５は、第４の保持回路と第４の比較回路とを有する。図１１に示すように、第４の保持回路は、信号ＳＴＰの遷移タイミングでの周期信号ＲＡＭＰ２’の電圧レベルをしきい値電圧Ｖｔｈｆ’（第４のしきい値電圧）として保持する。第４の比較回路は、しきい値電圧Ｖｔｈｆ’と周期信号ＲＡＭＰ２’の電圧レベルとを比較してクロック信号ＣＬＫＦ’を出力する。
【００９９】
しきい値判定回路８７は、しきい値電圧Ｖｔｈｓ、Ｖｔｈｆ、Ｖｔｈｓ’、Ｖｔｈｆ’（第１〜第４のしきい値電圧）の各しきい値電圧が、所与の電圧範囲内であるか否かの判定を行う。演算回路８６（処理回路８０）は、その判定の結果に基づいて、位相比較回路８１〜８４の位相比較の結果（ＣＴ１〜ＣＴ４）のうちいずれかを選択し、その選択した位相比較の結果を用いてデジタル値ＤＱを求めるかを決定する。
【０１００】
具体的には、しきい値判定回路８７は、判定結果をコード値ＣＯＭＰ［３：０］として出力する。コード値ＣＯＭＰ［３：０］は、しきい値電圧が属する電圧範囲を表しており、しきい値電圧Ｖｔｈｓ、Ｖｔｈｆ、Ｖｔｈｓ’、Ｖｔｈｆ’の各々について出力される。例えば、０Ｖから電源電圧までが第１〜第５の電圧範囲に分割されており、ＣＯＭＰ［３：０］＝“００００”、“０００１”、“００１１”、“０１１１”、“１１１１”が、各々、第１〜第５の電圧範囲を表す。演算回路８６は、しきい値電圧Ｖｔｈｓ、Ｖｔｈｓ’のうち所与の電圧範囲内のしきい値電圧と、しきい値電圧Ｖｔｈｆ、Ｖｔｈｆ’のうち所与の電圧範囲内のしきい値電圧との組み合わせに対応する比較結果（ＣＴ１〜ＣＴ４のいずれか）を選択する。例えば第２の電圧範囲及び第３の電圧範囲を所与の電圧範囲とした場合に、ＶｔｈｓについてＣＯＭＰ［３：０］＝“０００１”、Ｖｔｈｆ’についてＣＯＭＰ［３：０］＝“００１１”だったとする。この場合、演算回路８６は、位相比較回路８２が出力するカウント値ＣＴＳ２、ＣＴＦ２’（ＣＴ２）を選択し、そのカウント値ＣＴＳ２、ＣＴＦ２’から時間差のデジタル値ＤＱを求める。
【０１０１】
所与の電圧範囲は、クロック信号（ＣＬＫＳ、ＣＬＫＳ’、ＣＬＫＦ、ＣＬＫＦ’）の生成に適した電圧範囲である。例えば、周期信号（ＲＡＭＰ１、ＲＡＭＰ１’、ＲＡＭＰ２、ＲＡＭＰ２’）の下限電圧より高い電圧から、周期信号の上限電圧より低い電圧までの範囲である。例えば、図４で説明したコンパレーターＣＭＰの入力電圧範囲（電圧比較が可能な電圧範囲）を所与の電圧範囲として設定する。或いは、コンパレーターＣＭＰの動作特性がよい（例えば精度よく電圧比較できる）入力電圧範囲を所与の電圧範囲として設定してもよい。
【０１０２】
本実施形態によれば、所与の電圧範囲内のしきい値電圧を用いて生成されたクロック信号から、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を求めることができる。これにより、適切に生成されたクロック信号に基づいて時間差のデジタル値ＤＱを求めることが可能となり、時間測定の高性能化（例えば測定誤差の低減や測定精度の向上等）を図ることができる。
【０１０３】
図１２は、しきい値判定回路の構成例である。しきい値判定回路８７は、スイッチ素子ＳＷＣ１〜ＳＷＣ４と、抵抗素子ＲＣ１〜ＲＣ５（抵抗）と、コンパレーターＣＰ１〜ＣＰ４と、を含む。
【０１０４】
スイッチ素子ＳＷＣ１〜ＳＷＣ４は、しきい値電圧Ｖｔｈｓ、Ｖｔｈｓ’、Ｖｔｈｆ、Ｖｔｈｆ’のいずれか１つを選択する。即ち、スイッチ素子ＳＷＣ１〜ＳＷＣ４のいずれか１つがオンになり、そのスイッチ素子に入力されているしきい値電圧が電圧ＶｔｈとしてノードＮＶｔｈに出力される。抵抗素子ＲＣ１〜ＲＣ５は、電源ノードＶＤＤ（高電位側電源ノード）と電源ノードＧＮＤ（低電位側電源ノード）との間に直列に接続される。コンパレーターＣＰ１の第１入力端子（例えば正極端子）には、電圧Ｖｔｈが入力され、第２入力端子（例えば負極端子）には、抵抗素子ＲＣ１と抵抗素子ＲＣ２の間のノードの電圧ＶＣ１が入力される。同様に、コンパレーターＣＰ２、ＣＰ３、ＣＰ４の第１入力端子には、電圧Ｖｔｈが入力され、第２入力端子には、各々、電圧ＶＣ２、ＶＣ３、ＶＣ４が入力される。電圧ＶＣ２は、抵抗素子ＲＣ２と抵抗素子ＲＣ３の間のノードの電圧であり、電圧ＶＣ３は、抵抗素子ＲＣ３と抵抗素子ＲＣ４の間のノードの電圧であり、電圧ＶＣ４は、抵抗素子ＲＣ４と抵抗素子ＲＣ５の間のノードの電圧である。コンパレーターＣＰ１〜ＣＰ４は、電圧Ｖｔｈと電圧ＶＣ１〜ＶＣ４とを比較し、比較結果を信号ＣＯＭＰ［０］、ＣＯＭＰ［１］、ＣＯＭＰ［２］、ＣＯＭＰ［３］として出力する。信号ＣＯＭＰ［０］、ＣＯＭＰ［１］、ＣＯＭＰ［２］、ＣＯＭＰ［３］を合わせたものがコード値ＣＯＭＰ［３：０］である。例えばスイッチ素子ＳＷＣ１がオンのとき、Ｖｔｈ＝Ｖｔｈｓである。ＶＣ２≦Ｖｔｈｓ≦ＶＣ３のとき、しきい値電圧Ｖｔｈｓに対応する判定結果はコード値ＣＯＭＰ［３：０］＝“００１１”となる。
【０１０５】
例えば、ＶＣ１以上ＶＣ３以下のしきい値電圧を採用したい場合、コード値がＣＯＭＰ［３：０］＝“０００１”又は“００１１”であるしきい値を採用すればよい。なお、これに限定されず、例えばＶＣ１以上ＶＣ４以下のしきい値電圧を採用してもよい。
【０１０６】
５．回路装置、物理量測定装置の第２の構成例
図１３は、本実施形態の時間デジタル変換回路を含む回路装置及び回路装置を含む物理量測定装置の第２の構成例である。回路装置１０は、時間デジタル変換回路２０とＰＬＬ回路１２０、１３０を含む。また回路装置１０は、発振回路１０３、制御回路１２、信号端子ＰＳＡ、ＰＳＰ、発振用の端子Ｐ１〜Ｐ６を含むことができる。そして物理量測定装置４００は、発振子ＸＴＡＬ１〜ＸＴＡＬ３と回路装置１０を含む。信号端子ＰＳＡ、ＰＳＰ及び端子Ｐ１〜Ｐ６は、例えば集積回路装置のパッドや、或いは回路装置１０を収納したパッケージの端子である。
【０１０７】
時間デジタル変換回路２０には、信号端子ＰＳＡ、ＰＳＰからの信号ＳＴＡ、ＳＴＰが入力される。時間デジタル変換回路２０は、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。発振回路１０３は発振子ＸＴＡＬ３を発振させる発振動作を行って、クロック周波数がｆｒの基準クロック信号ＣＫＲを生成する。ＰＬＬ回路１２０、１３０は、各々、基準クロック信号ＣＫＲに位相同期した基準クロック信号ＣＫ１、ＣＫ２を生成する。具体的にはＰＬＬ回路１２０の制御信号生成回路１２１が、発振回路１０１からの基準クロック信号ＣＫ１と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ１を、発振回路１０１に出力することで、ＣＫ１をＣＫＲに位相同期させる。またＰＬＬ回路１３０の制御信号生成回路１３１が、発振回路１０２からの基準クロック信号ＣＫ２と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ２を、発振回路１０２に出力することで、ＣＫ２をＣＫＲに位相同期させる。基準クロック信号ＣＫ１、ＣＫ２が基準クロック信号ＣＫＲに位相同期することで、ＣＫ１、ＣＫ２が位相同期するようになり、ＣＫ１、ＣＫ２の周波数関係や位相関係を所定の関係に保つことができる。例えばＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、ＰＬＬ回路１２０、１３０（同期化回路、制御部）により、Ｎ／ｆ１＝Ｍ／ｆ２の周波数関係（Ｎ、Ｍは２以上の互いに異なる整数）を保つような制御が行われる。このような基準クロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行えば、ＣＫ１、ＣＫ２を適切な周波数関係に設定して時間デジタル変換を実行できるため、高性能な時間デジタル変換を実現できる。なお制御回路１２は、回路装置１０の制御処理や演算処理などの各種の処理を行う。制御回路１２は、ロジック回路等により実現される。また発振回路１０１、１０２、１０３は、バッファー回路や抵抗、キャパシターなどの回路素子に加えて、発振回路用の電源を供給する電源回路（レギュレーター）などを含むことができる。
【０１０８】
６．電子機器、移動体
図１４は、本実施形態の時間デジタル変換回路（回路装置、物理量測定装置）を含む電子機器の構成例である。この電子機器５００は、回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３を有する物理量測定装置４００と、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。
【０１０９】
電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。
【０１１０】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（処理回路）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０１１１】
図１５は、本実施形態の時間デジタル変換回路（回路装置、物理量測定装置）を含む移動体の例である。本実施形態の時間デジタル変換回路（回路装置、物理量測定装置）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１５は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の時間デジタル変換回路２０（回路装置、物理量測定装置）が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。
【０１１２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また時間デジタル変換回路、回路装置、電子機器又は移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１１３】
１０…回路装置、１２…制御回路、２０…時間デジタル変換回路、
６０…クロック信号生成回路（第１のクロック信号生成回路）、
６１…リセットパルス生成回路、６２…マスク回路、６３…保持回路、
６４…比較回路、６５…クロック信号生成回路（第３のクロック信号生成回路）、
７０…クロック信号生成回路（第２のクロック信号生成回路）、
７５…クロック信号生成回路（第４のクロック信号生成回路）、
８０…処理回路、８１〜８４…位相比較回路（第１〜第４の位相比較回路）、
８６…演算回路、８７…しきい値判定回路、
１０１〜１０３…発振回路（第１〜第３の発振回路）、１２０…ＰＬＬ回路、
１２１…制御信号生成回路、１３０…ＰＬＬ回路、１３１…制御信号生成回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、５００…電子機器、５１０…通信部、５２０…処理部、
５３０…操作部、５４０…表示部、５５０…記憶部、
ＣＫ１…基準クロック信号（第１の基準クロック信号）、
ＣＫ２…基準クロック信号（第２の基準クロック信号）、
ＣＬＫＦ…クロック信号（第２のクロック信号）、
ＣＬＫＦ’…クロック信号（第４のクロック信号）、
ＣＬＫＳ…クロック信号（第１のクロック信号）、
ＣＬＫＳ’…クロック信号（第３のクロック信号）、
ＤＱ…デジタル値、Ｐ１…周期信号（第１の周期信号）、
Ｐ１’…周期信号（第３の周期信号）、Ｐ２…周期信号（第２の周期信号）、
Ｐ２’…周期信号（第４の周期信号）、ＳＴＡ…信号（第１の信号）、
ＳＴＰ…信号（第２の信号）、Ｖｔｈｆ…しきい値電圧（第２のしきい値電圧）、
Ｖｔｈｆ’…しきい値電圧（第４のしきい値電圧）、
Ｖｔｈｓ…しきい値電圧（第１のしきい値電圧）、
Ｖｔｈｓ’…しきい値電圧（第３のしきい値電圧）、
ＸＴＡＬ１〜ＸＴＡＬ３…発振子（第１〜第３の発振子）、
ｆ１…クロック周波数（第１のクロック周波数）、
ｆ２…クロック周波数（第２のクロック周波数）
【図１】
2019039673.tif 000003
【図２】
2019039673.tif 000004
【図３】
2019039673.tif 000005
【図４】
2019039673.tif 000006
【図５】
2019039673.tif 000007
【図６】
2019039673.tif 000008
【図７】
2019039673.tif 000009
【図８】
2019039673.tif 000010
【図９】
2019039673.tif 000011
【図１０】
2019039673.tif 000012
【図１１】
2019039673.tif 000013
【図１２】
2019039673.tif 000014
【図１３】
2019039673.tif 000015
【図１４】
2019039673.tif 000016
【図１５】
2019039673.tif 000017