(57)【要約】【課題】回路規模を極力増大させることなく、受信信号をデシメーションした後の信号に含まれるＤＣオフセットを正確に補正できるようにしたレーダ受信機を提供する。【解決手段】セレクタ２５は、Ａ／Ｄ変換器２０がデジタル変換した信号の基本レート、及び、複数のデシメータ２２〜２４による処理信号のレート、の中から、距離測定レンジに対応して定められる周波数の帯域幅を抽出可能にする第１レートを選択し、選択された処理経路からメイン信号として出力させる。セレクタ２６は、複数のデシメータ２２〜２４による処理信号のレートの中から、メイン信号の第１レートよりも高い第２レートを選択してサブ信号として出力させる。遅延回路２７〜２９は、第１レートのメイン信号と第２レートのサブ信号との間の遅延タイミングを調整する。加減算器３０は、メイン信号からサブ信号を加算又は減算することでＤＣオフセットを除去する。【選択図】図２
2019132757.tif 000002
【特許請求の範囲】
【請求項１】
所定の周波数変調方式の変調信号によりレーダ送信波を生成し当該レーダ送信波を対象物に送信出力する送信部（８）、前記対象物から反射した信号を受信し前記変調信号により周波数変換した後にデジタル変換する受信部（９）、及び前記受信した信号を用いて前記対象物との距離を所定の距離測定レンジの条件で測定する距離測定部（５）、を備えたレーダシステムを構成する前記受信部を備えたレーダ受信機（９）であって、
前記受信部は、
前記デジタル変換した信号を複数の互いに異なるレートの周波数によりデシメーションする１又は複数のデシメータ（２２，２３，２４；２２，２２３，２２４）と、
前記デジタル変換した信号の基本レート、及び、前記複数のデシメータによる処理信号のレート、の中から、前記距離測定部の距離測定レンジに対応して定められる周波数の帯域幅を抽出可能にする第１レートを選択し、選択された処理経路からメイン信号として出力させるメイン信号選択部（２５）と、
前記複数のデシメータによる処理信号のレートの中から、前記メイン信号の第１レートよりも高い第２レートを選択してサブ信号として出力させるサブ信号選択部（２６）と、
前記第１レートのメイン信号と前記第２レートのサブ信号との間の遅延タイミングを調整するタイミング調整部（２７〜２９；２７，３２９）と、
前記メイン信号から前記サブ信号を加算又は減算することでＤＣ成分差を除去する加減算部（３０）と、
を備えるレーダ受信機。
【請求項２】
前記変調信号は、その周波数がスタート周波数から漸増／漸減しエンド周波数に至るまで変調され、その後、前記エンド周波数から前記スタート周波数にステップ的に変化するＦＣＭ（Fast Charp Modulation）方式を適用した信号であり、
前記スタート周波数から前記エンド周波数に漸増／漸減する間を除いた期間中において、前記サブ信号のレートを適応的に調整するサブ信号レート調整部（１０）、をさらに備える請求項１記載のレーダ受信機。
【請求項３】
前記メイン信号、又は、前記サブ信号、を処理するための前記１又は複数のデシメータが存在するとき、当該デシメータの他のデシメータの機能を無効化する第１機能無効化制御部（１０）、をさらに備える請求項１又は２記載のレーダ受信機。
【請求項４】
前記デシメータは、ＣＩＣフィルタ（３３，３７）と、前記ＣＩＣフィルタの後段に設けられ当該ＣＩＣフィルタの出力データを補償する補償フィルタ（３５，３９）を備えた後段回路（５１，５２）と、を備え、
前記サブ信号選択部が、前記ＣＩＣフィルタを通じてデシメーションされた信号を前記サブ信号として選択するときに前記後段回路の機能を無効化する第２機能無効化制御部（１０）、をさらに備える請求項１から３の何れか一項に記載のレーダ受信機。
【請求項５】
前記タイミング調整部は、クロック信号を用いて前記メイン信号を遅延させる第１遅延回路（２７）と、前記サブ信号選択部により選択されたサブ信号を前記クロック信号を用いて遅延させる第２遅延回路（２９；３２９）と、を備える請求項１から４の何れか一項に記載のレーダ受信機。
【請求項６】
前記デシメータは、１又は段階的にデシメーション可能に構成され、
前記タイミング調整部は、クロック信号を用いて前記メイン信号を遅延させる第１遅延回路（２７）と、前記デシメータの出力又は段階的にデシメーションされた途中の出力を遅延させる第２遅延回路（２８）と、前記第２遅延回路の出力の中から前記サブ信号選択部により選択されたサブ信号の出力を遅延させる第３遅延回路（２９）と、を備える請求項１から４の何れか一項に記載のレーダ受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーダ受信機に関する。
【背景技術】
【０００２】
近年、衝突防止や自動運転などの技術が数多く提案されており、レーダ技術を使用して自装置から物標までの距離を測定する技術が注目されている。例えば出願人は、自装置から物標までの距離を測定する装置として自動車用のミリ波帯レーダ装置を提案している。この種のレーダ装置は、例えばＦＣＭ（Fast Charp Modulation）による変調方式などの各種周波数変調方式を用いて変調信号を生成しこの変調信号によりレーダ送信波を生成して対象物に出力する。
【０００３】
そして、レーダ装置は、距離測定部により測定可能な距離測定レンジに合わせて対象物から反射した信号を必要に応じて処理（例えば周波数変換、デシメーション）し、この後のメイン信号を用いて対象物との間の距離を測定する。このようにメイン信号を用いて距離を測定するときには、ＤＣオフセットがＤＣ付近の周波数帯に現れる。このＤＣオフセットは、ＳＮＲ（Signal-to-Noise Ratio）を劣化させる要因となるため、ＤＣオフセット成分をキャンセルする機能を付加することが考えられる（例えば、特許文献１参照）。特許文献１記載の技術によれば、デシメータによる信号スペクトルの広がりを利用してステップ状ＤＣオフセットを正確に抽出して補正するようにしている。これにより、ローパスフィルタのカットオフ周波数を下げることなく、ステップタイミングの推定誤差を減少させることができる。他にも特許文献２の技術を関連技術として挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１０６４８号公報
【特許文献２】特開２０１１−３５５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１記載の技術によれば、受信機が受信した受信信号を周波数変換することなくＤＣオフセットを補正しているため、この技術を適用したとしても受信信号をデシメーションした後の信号に含まれるＤＣオフセットの影響を補正することは困難である。また特許文献２記載の技術を用いても、専用のＤＣオフセットキャンセラとして別の回路を用意しているため、回路規模が増大してしまう。
【０００６】
本開示の目的は、回路規模を極力増大させることなく、受信信号をデシメーションした後の信号に含まれるＤＣオフセットを正確に補正できるようにしたレーダ受信機を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、所定の周波数変調方式の変調信号によりレーダ送信波を生成しレーダ送信波を対象物に送信する送信部、対象物から反射した信号を受信し変調信号により周波数変換した後にデジタル変換する受信部、及び、受信信号を用いて対象物との距離を所定の距離測定レンジの条件で測定する距離測定部、を備えたレーダシステムを構成する前記受信部を備えたレーダ受信機を対象としている。
【０００８】
１又は複数のデシメータは、デジタル変換された信号を複数の互いに異なるレートの周波数によりデシメーションする。メイン信号選択部は、デジタル変換された信号の基本レート、及び、複数のデシメータによる処理信号のレート、の中から、距離測定部の距離測定レンジに対応して定められる周波数の帯域幅を抽出可能にする第１レートを選択し、選択した処理経路からメイン信号として出力させる。
【０００９】
またサブ信号選択部は、複数のデシメータによる処理信号のレートの中から、メイン信号の第１レートよりも高い第２レートを選択してサブ信号として出力させる。タイミング調整部は、メイン信号選択部が選択した第１レートのメイン信号とサブ信号選択部が選択した第２レートのサブ信号との間の遅延タイミングを調整する。そして加減算部はメイン信号からサブ信号を減算する。
【００１０】
すると、タイミング調整部がメイン信号とサブ信号との間の遅延タイミングを調整した後、ＤＣオフセット除去部がメイン信号からサブ信号を減算しているため、ＤＣ成分差を除去できるようになり、受信信号をデシメーションした後の信号に含まれるＤＣオフセットを正確に補正できる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態におけるレーダシステムを概略的に示す電気的構成図
【図２】フィルタブロックの電気的構成図
【図３】遅延回路の構成例
【図４】遅延回路の構成例
【図５】処理を説明するフローチャート
【図６】各部の信号波形を示すタイミングチャート
【図７】各部の信号波形の拡大図を示すタイミングチャート
【図８】フィルタブロックの入力信号の周波数特性
【図９】デシメータの出力周波数特性
【図１０】加減算器による加算結果特性
【図１１】第２実施形態におけるフィルタブロックの電気的構成図
【図１２】処理を説明するフローチャート
【図１３】第３実施形態の処理を説明するフローチャート
【図１４】変調信号とフィルタブロックの入出力信号との関係を説明するタイミングチャート
【図１５】第４実施形態におけるフィルタブロックの電気的構成図
【発明を実施するための形態】
【００１２】
以下、レーダ受信機の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。なお、下記の実施形態において同一又は類似する構成には、符号の十の位と一の位とに同一符号を付して説明を行っている。以下では、ミリ波レーダシステム１に適用した形態を説明する。
（第１実施形態）
【００１３】
図１から図１０は、第１実施形態の説明図を示している。図１は、全体のミリ波レーダシステム１の構成を概略的に示している。このミリ波レーダシステム１は、１チップ型の送受信機搭載ＩＣ２、送信アンテナ３、受信アンテナ４、制御器５、及び、基準発振回路６を備える。送受信機搭載ＩＣ２と制御器５とは１チップ化して構成しても良いし、別体で構成しても良い。送受信機搭載ＩＣ２には、マイクロコンピュータを主体として構成された制御器５と、水晶発振器による基準発振回路６と、が接続されている。
【００１４】
基準発振回路６は、ある基準周波数のリファレンスクロックを生成し、送受信機搭載ＩＣ２の内部の変調信号生成器７にこのリファレンスクロックを出力する。送受信機搭載ＩＣ２は、変調信号生成器７、送信部８、受信部９、及び、制御部１０を備え、例えばＡＳＩＣによる半導体集積回路装置により構成されている。制御部１０は例えばロジック回路又はマイコン等による制御主体により構成され、第１機能無効化制御部として構成される。
【００１５】
制御器５のマイコンは、内部のメモリ（非遷移的実体的記録媒体）に記憶されたプログラムを実行することで動作する。この制御器５は、送受信機搭載ＩＣ２の内部の回路制御レジスタ（以下レジスタと称す）１０ａに対し、スタート周波数ｆsta、エンド周波数ｆstoなどの周波数指令、及び、中間周波数増幅器１９の増幅度などのパラメータを書き込む。これにより送受信機搭載ＩＣ２の内部への指令処理及び回路制御処理を行う。
【００１６】
変調信号生成器７は、例えばＰＬＬ（Phase Locked Loop）を備え、制御部１０により指令される周波数指令に応じて、例えば時間的に周波数を漸増／漸減する変調信号を生成し、この変調信号を送信部８及び受信部９に出力する。
【００１７】
ここでは、変調信号生成器７は、所定の周波数変調方式により周波数変調した変調信号を生成する。ここで採用される周波数変調方式は、例えば周波数を時間に対して漸増又は漸減させるＦＣＭ（Fast-Chirp Modulation）方式、周波数を三角波により変化させるＦＭＣＷ（Frequency. Modulated Continuous Wave）方式、などの周波数変調方式を適用できる。以下ではＦＣＭ方式を適用した例を挙げる。
【００１８】
変調信号生成器７は、基準発振回路６のリファレンスクロックを入力すると、予め定められた規格周波数帯内においてＦＣＭ変調方式により漸増／漸減して生成し、高精度の変調信号を出力する。
【００１９】
このＦＣＭ変調方式の変調信号は、スタート周波数ｆstaから漸増／漸減しエンド周波数ｆstoに至るまで変調された信号であり、その後、エンド周波数ｆstoからスタート周波数ｆstaにステップ的に変化する。この変調信号の波形は、後述の第３実施形態の説明で用いる図１４参照。
【００２０】
この変調信号は、その周波数がＦmod／Ｎ、ここでＮは、後述のＮ逓倍器１３、１７等による逓倍数、に調整され、送信部８、及び、受信部９に出力される。ここで変調信号生成器７は、ＦＣＭ変調方式により漸増／漸減して変調周波数Ｆmod／Ｎの変調信号を生成する形態を示すが、変調周波数Ｆmodの変調信号を直接生成しても良いし、この信号形態は限られるものではない。
【００２１】
送信部８は、変調信号をＮ逓倍するＮ逓倍器１３、このＮ逓倍器１３により出力される信号を移相する移相器１４、及び、移相器１４の出力を増幅する増幅器１５、を備える。Ｎ逓倍器１３は、変調信号生成器７の出力をＮ逓倍するため、Ｎ逓倍器１３の出力信号の周波数は変調周波数Ｆmodになる。移相器１４はこの変調周波数Ｆmodの信号を移相し、増幅器１５が増幅する。送信部８は、増幅器１５の増幅信号によりレーダ送信波を生成し送信アンテナ３を通じて当該レーダ送信波を送信出力する。
【００２２】
図１には模式的に示しているが、送信アンテナ３は、例えばパッチアンテナによる平面型アンテナなどの複数のアンテナ素子により構成される。移相器１４は、例えば送信アンテナ３を構成する複数のアンテナ素子の各々に１つずつ接続されており、それぞれのアンテナ素子に対応して位相を変化させる。これにより、ビームフォーミング技術を用いて送信方向を調整できる。なお移相器１４は、線路切替型移相器や反射型移相器などを用いることができる。
【００２３】
図１に示すように、レーダ送信波は対象物Ｔに反射することで反射信号を生じる。この反射信号は受信アンテナ４に入力される。受信アンテナ４もまた例えばパッチアンテナによる平面型アンテナなどにより構成されレーダ波を受信する。これらの送信アンテナ３及び受信アンテナ４のアンテナ素子は、図示していないが互いに隣接するアンテナ素子との間隔が等距離となるように平行に配置されている。
【００２４】
他方、受信部９は、低雑音増幅器１６、Ｎ逓倍器１７、混合器１８、中間周波数増幅器１９、及び、Ａ／Ｄ変換器２０を備える。受信部９は、受信アンテナ４を通じて信号を受信する。低雑音増幅器１６は、所定の増幅度により受信信号を増幅し、この増幅信号を混合器１８に出力する。Ｎ逓倍器１７は、変調信号生成器７により生成される信号をＮ逓倍し混合器１８に出力する。
【００２５】
混合器１８は、周波数変換部として構成され、低雑音増幅器１６の出力信号とＮ逓倍器１７が出力する変調信号とを混合し、この混合された周波数変換信号を中間周波数増幅器１９に出力する。この周波数変換後の信号は、例えば２５ＭＨｚの周波数を中心とした所定帯域幅になる。
【００２６】
中間周波数増幅器１９は、例えば可変増幅器により構成され、制御部１０により設定された増幅度により周波数変換された信号を増幅し、増幅された信号をＡ／Ｄ変換器２０に出力する。Ａ／Ｄ変換器２０は、この増幅されたアナログ信号をデジタル変換し、フィルタブロック２１を通じて制御器５に出力する。フィルタブロック２１の構成は後述説明する。制御器５は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ等を有するマイクロコンピュータ（何れも図示せず）により構成され、受信部９にて受信し変換されたデジタルデータを取得する。
【００２７】
このミリ波レーダシステム１は、例えば車両前方にレーダ波を送信可能に搭載され、ミリ波（例えば８０ＧＨｚ帯：７６．５ＧＨｚ）帯のレーダ波を出力して受信部９により受信する。そして制御器５が、受信部９から取得したデジタルデータに基づく信号処理を実行することで対象物Ｔに関する情報を取得する。この対象物Ｔは、例えば先行車両等の他車両や路上の路側物等である。このような構成を採用することで、制御器５は、例えば自機と対象物Ｔとの間の距離を測定する距離測定部として機能するが、その他にも相対速度、方位等による情報も取得できる。
【００２８】
＜フィルタブロック２１の構成説明＞
以下、本実施形態のフィルタブロック２１の構成例を図２を参照しながら詳細に説明する。図２に示すように、フィルタブロック２１は、複数のデシメータ２２〜２４、メイン信号選択部としてのセレクタ２５、サブ信号選択部としてのセレクタ２６、タイミング調整部としての遅延回路２７〜２９、及び、加減算部としての加減算器３０を組み合わせたデジタルフィルタのブロックである。遅延回路２７は第１遅延回路に相当し、遅延回路２８は第２遅延回路に相当し、遅延回路２９は第３遅延回路に相当する。デシメータ２２〜２４を複数設けた形態を説明するが１つだけ設けても良い。
【００２９】
フィルタブロック２１は、距離を測定するために用いられるメイン信号をセレクタ２５により選択すると共に、ＤＣオフセットを抑制するために用いられるサブ信号をセレクタ２６により選択し、これらの信号の遅延タイミングを遅延回路２７〜２９により調整する。これにより前記した周波数変換された後の信号に生じるＤＣオフセットを除去できる。このフィルタブロック２１は、制御部１０からイネーブル信号EN、EN#DECを入力すると共に、基準発振回路６からクロック信号ＣＬＫを入力し、これらの信号によりデシメーション処理する。クロック信号ＣＬＫは、例えば５０ＭＨｚである。
【００３０】
以下、具体的な構成を説明する。図１に示すＡ／Ｄ変換器２０は、受信部９の中で中間周波数増幅器１９により増幅された信号をデジタル変換する。そしてフィルタブロック２１は、このデジタル変換後のデジタルデータ（信号）を、複数の互いに異なる「Rate１〜ｎ」（ｎは２のｋ乗：ｋ＝１以上の整数）の処理経路を通じて並列処理する。
【００３１】
「Rate１」の処理経路は、デジタルデータをそのままセレクタ２５に出力する基本レート相当の経路であり、「Rate２〜Rateｎ」の処理経路は、それぞれ、デジタルデータを１／２〜１／ｎにデシメーション処理するために設けられる経路である。これらの「Rate２〜Rateｎ」の処理経路は、前述の「Rate１」の基本レートより高いレートを用いてデシメーションする処理経路を示している。
【００３２】
例えば、「Rate２」の処理経路にはデシメータ２２が設けられている。このデシメータ２２は、ＦＩＲフィルタ３１と、その後段回路としてのダウンサンプラ３２とを備える。ＦＩＲフィルタ３１は、その入力信号の周波数特性を平坦化するために設けられており、ダウンサンプラ３２は、ＦＩＲフィルタ３１の出力データのサンプリング周波数を１／２にダウンサンプリングする。この結果、「Rate２」のデシメータ２２は、デジタルデータの周波数を１／２にデシメーションしたデータをセレクタ２５に出力する。
【００３３】
同様に、「Rate４」の処理経路にはデシメータ２３が設けられており、「Rateｎ」の処理経路にはデシメータ２４が設けられている。デシメータ２３は、ＣＩＣ（Cascaded Integration-Comb）フィルタ３３と、シフタ３４と、ＦＩＲフィルタ３５と、ダウンサンプラ３６とを縦続接続するように備える。シフタ３４、ＦＩＲフィルタ３５、及びダウンサンプラ３６は、ＣＩＣフィルタ３３の後段回路として構成される。
【００３４】
ＣＩＣフィルタ３３は、デジタルデータの周波数を１／２にするデシメーションレート＝２のＣＩＣフィルタである。シフタ３４は、ＦＩＲフィルタ３５の入力が飽和しないように除算処理しこの結果を、ＦＩＲフィルタ３５に出力する。ＦＩＲフィルタ３５は、その入力信号の周波数特性を平坦化するために設けられる。ダウンサンプラ３６は、ＦＩＲフィルタ３５の出力データのサンプリング周波数を１／２にダウンサンプリングすることで、さらに周波数を１／２にデシメーションし、この出力データをセレクタ２５に出力する。この結果、「Rate４」の処理経路に設けられたデシメータ２３は、デジタルデータの周波数を１／４にデシメーションし、この出力データをセレクタ２５に出力できる。
【００３５】
同様に、「Rateｎ」の処理経路に設けられたデシメータ２４は、ＣＩＣ（Cascaded Integration-Comb）フィルタ３７と、シフタ３８と、ＦＩＲフィルタ３９と、ダウンサンプラ４０と、を縦続接続して備える。シフタ３８、ＦＩＲフィルタ３９、及びダウンサンプラ４０は、ＣＩＣフィルタ３７の後段回路として構成される。
【００３６】
ＣＩＣフィルタ３７は、デジタルデータの周波数をｎ／２にするデシメーションレート＝ｎ／２のＣＩＣフィルタである。シフタ３８は、ＦＩＲフィルタ３９の入力が飽和しないように処理し、ＦＩＲフィルタ３９に出力する。ＦＩＲフィルタ３９は、ＣＩＣフィルタ３７の出力通過域を平坦化し、ＣＩＣフィルタ３７の特性を補償するための補償フィルタである。ダウンサンプラ４０は、ＦＩＲフィルタ３９の出力データのサンプリング周波数を１／２にダウンサンプリングすることで、さらに周波数を１／２にデシメーションし、この出力データをセレクタ２５に出力する。
【００３７】
この結果、「Rateｎ」の処理経路に設けられたデシメータ２４は、デジタルデータの周波数を１／ｎにデシメーションし、この出力データをセレクタ２５に出力できる。これらの「Rate２〜Rateｎ」に設けられたデシメータ２２、２３〜２４は、イネーブル信号EN#DECを入力し、制御部１０から入力されるイネーブル信号EN#DECにより各デシメータ２２〜２４の機能を有効／無効に切換可能になっている。すなわち、例えば「Rate４」の処理経路に設けられたデシメータ２３の機能が無効に切替えられると、ＣＩＣフィルタ３３、ＦＩＲフィルタ３５、ダウンサンプラ３６、の構成は動作を停止することになる。すると、デシメータ２３の動作を停止することで、フィルタブロック２１の消費電力を低消費電力化できる。
【００３８】
制御器５が、測定したい対象物Ｔの距離測定レンジ（例えば数ｍ、数十ｍ等の範囲）を決定すると、この距離測定レンジに対応した各種指令をレジスタ１０ａに設定する。制御部１０は、このレジスタ１０ａに設定された指令により選択指令をセレクタ２５に出力する。セレクタ２５は信号処理経路を選択し、遅延回路２７にそのデータを出力する。セレクタ２５は、「Rate１〜Rateｎ」の何れかのデータ処理経路を選択し、この選択された信号をメイン信号として出力する。
【００３９】
これにより、制御器５により指令された所望の距離測定レンジに基づいて「Rate１〜Rateｎ」のデータ処理経路を選択できる。遅延回路２７は、クロック信号ＣＬＫを用いてメイン信号を遅延させるもので、クロック信号ＣＬＫ及び制御部１０の制御指令を入力し、制御部１０による制御指令に基づいて、セレクタ２５から入力されるデータの出力タイミングを調整する。
【００４０】
他方、「Rate２」のデシメータ２２の出力は遅延回路２８に入力されている。「Rate４〜Rateｎ」のデシメータ２３…２４は、段階的にデシメーション可能になっており、段階的にデシメーションされた途中の出力、すなわち各シフタ３４、３８の出力信号を遅延回路２８に入力させる。遅延回路２８は、クロック信号ＣＬＫを用いて各レートに合わせた所定の遅延分だけデータを遅延して出力するもので図３に図示している。
【００４１】
図３は、この遅延回路２８の具体例を示している。遅延回路２８は、クロック信号ＣＬＫを２〜ｎ分周する分周クロック信号を出力する分周回路４１と、これらの分周クロック信号を用いて各ｍ１〜ｍｎ分だけ「Rate２〜Rateｎ」のデータを遅延させる遅延器４２、４３〜４４とを備える。制御部１０は、これらのｍ１〜ｍｎの値を調整制御可能になっており、これにより遅延時間を調整制御できる。
【００４２】
セレクタ２６は、これらの「Rate２〜Rateｎ」のデータを入力する。そして制御部１０が、入力データから一つのデータをセレクタ２６によりサブ信号として選択させ、遅延回路２９に出力させる。遅延回路２９は、セレクタ２６により選択されたサブ信号の出力を遅延させるものであり、図４に示すように、セレクタ２６の出力データをクロック信号ＣＬＫをｌクロック分だけ遅延させる遅延器４５を用いて構成され、この遅延データを加減算器３０に出力する。制御部１０は、この遅延器４５の遅延クロック値ｌを調整制御可能になっており、これにより遅延時間を調整制御できる。加減算器３０は、遅延回路２７及び２９の出力データを加算して出力する。このようにしてフィルタブロック２１は構成されている。
【００４３】
受信部９の中でも特にフィルタブロック２１の作用、動作について、図５以降の図面を参照しながら説明する。
図５は、主にフィルタブロック２１に関連する処理動作をフローチャートにより示している。図５に示すように、送信部８がレーダ送信波を対象物Ｔに出力する前に、制御器５はＳ１においてメイン信号のレートを設定する。ここでは、制御器５は、距離測定レンジ（例えば≒５００ｍ程度）に対応して定められる帯域幅（例えば、５０ＭＨｚ）を抽出可能にする「Rate１」を選択する指令をレジスタ１０ａに設定する例を示す。
【００４４】
このとき、制御部１０は、レジスタ１０ａを参照し「Rate１」の処理経路から得られる信号をメイン信号としてセレクタ２５から出力させる。制御器５は、ＤＣオフセットキャンセル機能の要否を示す指令信号をレジスタ１０ａに設定する。制御部１０は、この指令信号をレジスタ１０ａから読出し、Ｓ２においてＤＣオフセットキャンセル機能を使用するか否かを判定する。そして、制御部１０は、ＤＣオフセットキャンセル機能を使用しないのであれば、Ｓ２にてＮＯと判定し、Ｓ３にてＤＣオフセットキャンセル機能を無効化する。
【００４５】
すなわち制御部１０は、メイン信号をそのままセレクタ２５、遅延回路２７及び加減算器３０を通じて通過させるように切り替える。このようなとき、制御部１０は、Ｓ３ａにおいて、使用しない他のデシメータのイネーブル信号EN#DECをアンイネーブルとすることで当該デシメータ２２〜２４の機能をオフすることが望ましい。すると、不使用のデシメータ２２〜２４の動作を停止できるようになり低消費電力化できる。
【００４６】
また制御部１０は、Ｓ２においてＤＣオフセットキャンセル機能を使用すると判定したときには、Ｓ２にてＹＥＳと判定し、ＤＣオフセットキャンセル機能を有効化するためのＳ４に示す初期設定処理を行う。制御部１０は、Ｓ４においてセレクタ２６に制御信号を出力することで、メイン信号の第１レートより大きい第２レートを選択し、この選択経路の信号をサブ信号として出力させる（Ｓ４）。ここでは、「Rate４」を第２レートとして選択した例を説明する。
【００４７】
なおこの場合、制御器５は、Ｓ５においてメイン信号の生成にもサブ信号の生成にも使用しない他のデシメータ（例えば２２及び２４）のイネーブル信号EN#DECをアンイネーブルとし、デシメータ（例えば２２及び２４）の機能をオフさせることが望ましい。すると、不使用のデシメータ（例えば２２及び２４）の動作を停止できるようになり低消費電力化できる。
【００４８】
この後、制御部１０が変調信号生成器７を制御することで、送信部８によりレーダ送信波を送信アンテナ３から出力させる。レーダ送信波が対象物Ｔに反射すると、この反射信号は受信アンテナ４に入力する。受信部９は、この受信アンテナ４の受信信号を低雑音増幅器１６により増幅して混合器１８に入力させる。混合器１８は、低雑音増幅器１６の出力をダウンコンバートし中間周波数増幅器１９に出力する。中間周波数増幅器１９は、混合器１８の出力信号を増幅しＡ／Ｄ変換器２０に入力させる。Ａ／Ｄ変換器２０は入力された混合器１８が混合出力したアナログ信号をデジタル変換しフィルタブロック２１に出力する。
【００４９】
図６は、フィルタブロック２１の入力信号と出力信号との関係性を１／ｎだけデシメーションするデシメータ２４の処理周期、すなわちｎ分周の１周期分、示している。ここでは、ｎ＝８の例を示している。また、図７は最初のＤＣオフセットを生じる部分を時間領域にて拡大して示している。フィルタブロック２１は、中間周波数増幅器１９から信号を入力したときに図６及び図７の符号ＯＦＦに示すようにＤＣオフセットを生じている。
【００５０】
フィルタブロック２１は、「Rate１」の処理経路の入力信号をそのままセレクタ２５に出力し、「Rate２」の処理経路において入力信号をデシメータ２２により周波数変換してセレクタ２５に出力する。またフィルタブロック２１は、「Rate４…ｎ」の処理経路においてもデシメータ２３…２４により周波数変換してセレクタ２５に出力する。
【００５１】
図６に示すように、フィルタブロック２１の入力信号は「Rate１」の処理経路を通過すると、セレクタ２５の処理により１クロック分だけ遅れて出力される（タイミングｔ０、ｔ１参照）。
【００５２】
また、入力信号が「Rate２」の処理経路を通過すると、デシメータ２２の処理により入力信号に対して２クロックだけ遅れてセレクタ２５に処理出力される（タイミングｔ０、ｔ２参照）。同様に、入力信号が「Rate４…ｎ」の信号経路を通過すると、各デシメータ２３…２４の処理により入力信号に対してそれぞれ４…ｎクロックだけ遅れてセレクタ２５に処理出力される（タイミングｔ０、ｔ３…参照）。
【００５３】
セレクタ２５は、制御器５によりメイン信号として設定された「Rate１」の処理経路の信号を選択し、遅延回路２７に出力するが、他方、「Rate２」のデシメータ２２は、入力信号を周波数変換した周波数変換信号を遅延回路２８に出力する。「Rate４…ｎ」のデシメータ２３…２４は、入力信号をＣＩＣフィルタ３３…３７により周波数変換した周波数変換信号を段階的なデシメーション出力とし、シフタ３４…３８を通じて遅延回路２８に出力する。
【００５４】
遅延回路２８は、図５のＳ６においてサブ信号として選択された「Rate４」のデシメータ２３の出力値の遅延タイミングを調整する。本実施形態では、図３に示す粗調整用の遅延回路２８、及び、図４に示す微調整用の遅延回路２９を用いて遅延タイミングを調整する。
【００５５】
この図３に示すように、遅延回路２８は、制御部１０により設定された遅延時間だけ大雑把に粗く信号を遅延させてセレクタ２６に出力する。遅延回路２８は、「Rate２」の信号についてクロック信号ＣＬＫの２分周信号に応じてさらにｍ１（例えば図６ではｍ１＝２）個のクロック信号ＣＬＫの２分周信号の時間だけ遅延出力する（図６のタイミングｔ４参照）。また遅延回路２８は、遅延器４３を用いて「Rate４」の信号について、クロック信号ＣＬＫの４分周信号に応じてさらにｍ２（例えば図６ではｍ２＝１）個のクロック信号ＣＬＫの４分周信号の時間だけ遅延出力する（図６のタイミングｔ５参照）。「Rate８…ｎ」の信号も同様に処理が行われる。
【００５６】
セレクタ２６は、この粗調された信号のうち何れかを制御部１０の指令によりサブ信号として選択する。ここでは「Rate４」の処理経路を選択し、この選択されたサブ信号を遅延回路２９に出力する。遅延回路２９は、この選択されたサブ信号の出力値の遅延タイミングを微調整して加減算器３０に出力する。図４に示したように、遅延回路２９は、選択されたサブ信号を遅延器４５によりクロック信号ＣＬＫにより遅延出力する。例えば、セレクタ２６が「Rate４」の信号をサブ信号として選択して遅延回路２９に出力したときには、遅延回路２９には、１クロック信号ＣＬＫ分だけ遅れて入力される（図６のタイミングｔ６参照）。
【００５７】
他方、遅延回路２７は、セレクタ２５により選択された信号を、制御部１０により制御されたｋ個のクロック信号ＣＬＫの時間だけ遅延して出力させる。制御部１０は、遅延回路２９の遅延クロック値ｌ、及び遅延回路２７の遅延クロック値ｋを調整制御している。このため、図６に示すように、入力信号を入力したタイミングｔ０から計数した絶対的な遅延クロック時間を合わせることができ、遅延回路２９の出力信号と遅延回路２７の出力信号の各出力タイミングｔ６を合わせることができる。そして加減算器３０が、図５のＳ７においてメイン信号からサブ信号を減算することでＤＣオフセットを除去できる（図６の加減算器３０の出力信号参照）。
【００５８】
図７に拡大して示しているように、入力信号のＤＣオフセット分OFFと「Rate１…ｎ」の処理経路を通じて処理した後のオフセット分OFFとは概ね一致する。このため、これらの差を取得することでＤＣオフセットを低減できる。
【００５９】
＜周波数領域におけるＤＣオフセット低減効果の説明＞
図８にはフィルタブロック２１の入力信号の周波数特性を示し、図９には「Rate２」のデシメータ２２の出力周波数特性を示す。また図１０には、加減算器３０により加算される成分を示している。図８〜図１０中の「ＩＦ」は中間周波数成分を示し、「ＤＣ」はＤＣオフセット成分を示している。フィルタブロック２１の入力信号には、中間周波数成分と共にＤＣ成分が含まれているが、特にＤＣ成分は中間周波数成分より大きい。
【００６０】
例えば、「Rate２」の処理経路では、デシメータ２２は、その信号出力周波数を１／２にするため中間周波数成分が少なくなるもののＤＣ成分の絶対量は概ね変化しない。加減算器３０が遅延回路２７及び２９の出力信号を減算することで、中間周波数成分を概ね保持しつつＤＣ成分を大幅に低減できることを確認している。
【００６１】
＜本実施形態のまとめ、効果＞
制御部１０は、距離測定レンジに対応して定められる周波数の帯域幅を抽出可能にするレートをセレクタ２５により選択し、選択された処理経路からメイン信号を出力させている。また、制御部１０は、複数のデシメータ２２、２３…２４による処理信号のレートの中から、メイン信号の第１レート（例えば「Rate１」）よりも高い第２レート（例えば「Rate４」）をセレクタ２６により選択し、サブ信号として出力させている。遅延回路２７〜２９は、メイン信号とサブ信号の遅延タイミングを調整することで加減算器３０への入力タイミングを調整し、加減算器３０は、メイン信号からサブ信号を減算する。このため、メイン信号から当該メイン信号の第１レートよりも高い第２レイトのサブ信号を減算することでＤＣ成分差をキャンセルでき、これによりＤＣオフセットをキャンセルできる。
【００６２】
前述では、少なくともサブ信号を処理するための複数のデシメータ２２、２３〜２４が存在しているが、制御部１０が、このサブ信号を処理するデシメータ（例えば、２３）以外のデシメータ（例えば、２２、２４）の機能を無効化することで低消費電力化できる。
【００６３】
前述では、セレクタ２５が、「Rate１」の処理経路を選択してメイン信号として出力する形態を示したが、これに限定されるものではなく、「Rate２」以上の処理経路を選択してセレクタ２５からメイン信号を出力する形態に適用することもできる。このとき、メイン信号の周波数を低くすることで、距離測定レンジをより近い範囲に設定できるようになる。この場合、メイン信号を選択した第１レートよりも大きい第２レートの処理経路を選択してセレクタ２６からサブ信号を出力させると良い。このような処理を行うことで、前述と同様にＤＣオフセットをキャンセルできる。このような場合には、メイン信号及びサブ信号を処理するためのデシメータ（例えば２２及び２３）が存在することになる。制御器５が、この該当するデシメータ（例えば２２及び２３）以外のデシメータ（例えば２４）の機能を無効化することで低消費電力化できる。
【００６４】
「Rate２…ｎ」のデシメータ２２、２３…２４は、本来、距離測定レンジの範囲に合わせてメイン信号を選択するために設けられるデシメータである。これらの「Rate２…ｎ」のデシメータ２２、２３…２４は、メイン信号を生成するために用いられない場合であっても、サブ信号出力用のデシメータとして使用できる。このため、メイン信号の処理経路を通じて使用されない回路を有効活用しながらＤＣオフセットを低減できる。この結果、フィルタブロック２１の回路規模を増大させることなく、ステップ状のＤＣオフセット成分を正確に抽出でき、ＤＣオフセットをキャンセルできる。
【００６５】
また、制御部１０は、メイン信号、サブ信号を処理するためのデシメータ（例えば２３）が存在するときに、当該デシメータ２３以外のデシメータ２２、２４の機能を無効化している。このため、消費電力を抑制できる。
粗調整用及び微調整用の遅延回路２７〜２９を用いて構成しているため、遅延タイミングを正確に調整できる。
【００６６】
（第２実施形態）
図１１及び図１２は、第２実施形態の追加説明図を示している。図１１はフィルタブロック２１に代わるフィルタブロック２２１を示している。フィルタブロック２２１は、デシメータ２３に代わるデシメータ２２３を備え、デシメータ２４に代わるデシメータ２２４を備える。本実施形態では、制御部１０が、第２機能無効化制御部として機能する。
【００６７】
「Rate４」の処理経路に設けられたデシメータ２２３は、ＣＩＣフィルタ３３とシフタ３４とＦＩＲフィルタ３５とダウンサンプラ３６とを備える。ＦＩＲフィルタ３５及びダウンサンプラ３６は、後段回路５１として設けられる。また、「Rateｎ」の処理経路に設けられたデシメータ２２４は、ＣＩＣフィルタ３７とシフタ３８とＦＩＲフィルタ３９とダウンサンプラ４０とを備える。ＦＩＲフィルタ３９及びダウンサンプラ４０は、後段回路５２として設けられる。これらの後段回路５１、５２には、イネーブル信号ENが入力されている。
【００６８】
このイネーブル信号ENは、遅延回路２８にも入力されており、制御器５から遅延回路２８、ＦＩＲフィルタ３５、３９、及びダウンサンプラ３６、４０の機能の有効／無効を切替可能な信号である。遅延回路２８は、「Rate２」の処理経路に設けられたデシメータ２２の出力を入力すると共に、「Rate４」以上の処理経路に設けられた各デシメータ２２３、２２４の各シフタ３４、３８の出力を入力する。フィルタブロック２２１のその他の構成は、フィルタブロック２１と同様であるため、その説明を省略する。
【００６９】
上記構成の作用、動作について、図１２を参照しながら説明する。
図１２は、フィルタブロック２２１に関連する処理動作をフローチャートにより示している。この図１２に示すように、送信部８が、レーダ送信波を対象物Ｔに出力する前に、制御器５は、第１実施形態と同様に、Ｓ１にてメイン信号の第１レートを設定する。また、制御器５は、ＤＣオフセットキャンセル機能の要否を示す指令をレジスタ１０ａに設定する。
【００７０】
次に、制御部１０は、レジスタ１０ａを参照しＳ２においてＤＣオフセットキャンセル機能を使用するか否かを判定し、ＤＣオフセットキャンセル機能を使用しないのであれば、Ｓ２においてＮＯと判定し、Ｓ３においてＤＣオフセットキャンセル機能を無効化する。すなわち、制御部１０は、メイン信号をそのままセレクタ２５、遅延回路２７及び加減算器３０を通じて通過させるように切り替え、そのままメイン信号を出力する。
【００７１】
また制御部１０は、Ｓ２においてＤＣオフセットキャンセル機能を使用するとき、Ｓ２にてＹＥＳと判定し、ＤＣオフセットキャンセル機能を有効化するための初期設定処理を行う（Ｓ４〜Ｓ５ａ）。制御部１０は、Ｓ４にてセレクタ２６に制御信号を出力することで、メイン信号の第１レートより大きい第２レートを選択し、この選択された経路の信号をサブ信号としてセレクタ２６から出力させる（Ｓ４）。
【００７２】
この場合、制御部１０は、Ｓ５ａにおいて、イネーブル信号ENをアンイネーブルとすることで、メイン信号としてもサブ信号としても選択されていない処理経路のデシメータ（２２３、２２４の何れか）の後段回路（５１、５２の何れか）の機能を無効化する。すると制御部１０は、後段回路（５１、５２の何れか）の動作を停止できるようになり低消費電力化できる。
【００７３】
制御部１０は、このような初期設定を行った後、送信部８によりレーダ送信波を送信アンテナ３から出力させる。レーダ送信波が対象物Ｔに反射すると、この反射信号は受信アンテナ４に入力される。受信部９は、第１実施形態で説明した各構成、すなわち低雑音増幅器１６、Ｎ逓倍器１７、混合器１８、中間周波数増幅器１９、及びＡ／Ｄ変換器２０がそれぞれ処理を行うことで、この処理信号をフィルタブロック２１に入力させる。
【００７４】
フィルタブロック２２１は、「Rate１」の処理経路の入力信号をそのままセレクタ２５に出力し、「Rate２」の処理経路に設けられたデシメータ２２３により周波数変換してセレクタ２５に出力する。またフィルタブロック２２１は、「Rate４…ｎ」のデシメータ２２３…２２４により周波数変換しセレクタ２５に出力する。セレクタ２５は、制御部１０によりメイン信号として設定されたデジタル信号を選択し遅延回路２７に出力する。
【００７５】
他方、「Rate２」のデシメータ２２は、入力信号を周波数変換した周波数変換信号を遅延回路２８に出力する。「Rate４…ｎ」のデシメータ２２３…２２４は、入力信号を各ＣＩＣフィルタ３３…３７によりデシメーションした信号をシフタ３４…３８を通じて遅延回路２８に出力する。このときのデータは、後段回路５１…５２を経由することはない。
【００７６】
遅延回路２８は、図５のＳ６においてＤＣオフセットを抽出したサブ信号の遅延タイミングを調整する。そしてセレクタ２６は、この粗調された信号のうち何れかを制御部１０の指令によりサブ信号として選択し、この選択されたサブ信号を遅延回路２９に出力する。遅延回路２９は、この選択されたサブ信号の出力値の遅延タイミングを微調整し加減算器３０に出力する。そして図１１の加減算器３０は、図１２のＳ７においてメイン信号からサブ信号の出力値を減算することでＤＣオフセットをキャンセルできる。
【００７７】
本実施形態によれば、制御部１０は、メイン信号として選択されていないレート（例えば、サブ信号のレートを超えるレート）のデシメータ（例えば２２４）の後段回路（例えば５２）の機能をイネーブル信号ENにより無効化しているため、低消費電力化できる。
【００７８】
（第３実施形態）
図１３及び図１４は、第３実施形態の追加説明図を示している。この実施形態では、サブ信号の第２レートの遅延時間が所定時間未満であることを条件として、サブ信号の第２レートを選択する形態を示す。また、所定のＤＣオフセット分の帯域幅を抽出できることを条件としてサブ信号の第２レートを選択する形態を示す。以下の説明では、第２実施形態の図１１に示した構成を適用して説明する。
【００７９】
この図１３は、制御部１０がサブ信号レート調整部としてサブ信号のレートを適応的に調整するときに行われる処理である。このとき、まず制御部１０は、メイン信号の第１レートを選択する（Ｓ１）。ここでは、説明の便宜上メイン信号の第１レートを「Rate１」として説明する。またこの後、制御部１０は、サブ信号の第２レートとして最大のレートを選択する（Ｓ４ｂ）。すなわちサブ信号の第２レートは「Rateｎ」となる。
この後、制御部１０は、Ｓ５ｂにおいて遅延時間Ｔｓが所定時間未満であるか否かを判定する。この「所定時間」は、次のように予め定められる。
【００８０】
図１４は、ＦＣＭ変調方式による変調信号を示しているが、変調信号は、スタート周波数ｆstaからエンド周波数ｆstoに漸増し、その後、スタート周波数ｆstaにステップ的に戻る。図１４に示すように、これらのスタート周波数ｆstaとエンド周波数ｆstoとは大きく離れている。このため、このミリ波レーダシステム１は、変調周波数をエンド周波数ｆstoからスタート周波数ｆstaにステップ的に戻すときに、変調信号生成器７のＰＬＬのロック時間を考慮し、この間にレスト時間ＴＲを設けている。
【００８１】
このため、制御器５は、このレスト時間ＴＲを、前述のフィルタブロック２１に許容される遅延時間Ｔｓの上限値を上回る「所定時間」に予め定め、この結果をレジスタ１０ａに記憶させる。遅延時間Ｔｓがレスト時間ＴＲより短縮されていれば、フィルタブロック２１の処理を、次回の変調信号のスタート周波数ｆstaの出力まで間に合わせることができる。
【００８２】
制御部１０は、このＳ５ａにおいて遅延時間Ｔｓが所定時間未満であるか否かを判定し、この条件を満たしていれば、Ｓ５ａにてＹＥＳと判定する。このとき制御部１０は、この条件を満たしていない場合には、この条件を満たしていない後段回路５２の機能をオフし（Ｓ５ｂ）、レートを下げながら（Ｓ５ｃ）、Ｓ５ａの条件を満たすレートを探索する。
【００８３】
制御部１０が、「Rateｎ」のサブ信号を選択した場合、図１１に示したデシメータ２２４及び遅延回路２８の遅延時間がフィルタブロック２１の遅延時間Ｔｓの大部分を占めることになる。このときデシメータ２２４の処理時間は、他のデシメータ（例えば２２）の処理時間に比較して長くなるため、遅延回路２８の遅延時間もこれに合わせて長くなる。図６の遅延回路２８の遅延時間参照。これは、フィルタブロック２１の全体処理の遅延時間Ｔｓを結果的に長くしてしまう要因となる。したがって制御部１０は、このＳ５ａの条件を満たすレートを順次探索し、全てのレートを対象として判定処理を行う（Ｓ５ａ〜Ｓ５ｄ）。
【００８４】
制御部１０は、Ｓ５ｄにおいてこれらの条件を全てのレートにて判定した後、Ｓ５ａの条件を満たしたサブ信号のレートを対象として、Ｓ６，Ｓ７，Ｓ７ａ，Ｓ７ｂの処理を実行する。
【００８５】
遅延回路２８及び２９が、Ｓ６においてサブ信号の遅延タイミングを調整し、加減算器３０が、Ｓ７において加減算器３０がメイン信号からサブ信号を減算する。そして制御器５が、Ｓ７ａにおいて加減算器３０の加算結果により所定のＤＣオフセットの帯域幅を抽出できるか否かを判定する。
【００８６】
ＤＣオフセットの帯域幅は、レートが高い、例えば「Rateｎ」であれば比較的大きくなり、レートが低い、例えば「Rate１又は２等」であれば比較的小さくなる。このため、レートの小さいサブ信号を適用すると、所定の帯域幅を得られない虞がある。所定の帯域幅が得られないと、ＤＣオフセット成分を正確に抽出できず、たとえ加減算器３０がメイン信号からサブ信号を減算しても所望のＤＣオフセット抑制効果を得られない虞がある。
【００８７】
このため制御部１０は、Ｓ５ａの条件を満たしたレートのサブ信号に設定してもＤＣオフセットの帯域幅を抽出できなければ、Ｓ７ａにてＮＯと判定し、Ｓ７ｂにおいてレートを上げてＳ６に戻して処理を繰り返す。このようにして制御部１０は、レートを上下しながら適切なサブ信号のレートを探索する。これにより制御部１０は、サブ信号として適切なレートを決定できる。
【００８８】
これにより、制御部１０は、遅延時間Ｔｓが所定時間の値未満となる条件を満たすレートであり、且つ、ＤＣオフセット分の帯域幅を抽出可能なレートをサブ信号のレートとして適応的に選択できるようになり、サブ信号を動的に選択できる。
制御部１０が、これらの図１３に示す処理を、レスト時間ＴＲの期間中に行うことで、サブ信号のレートを適応的に且つ動的に調整できるようになる。
（第４実施形態）
【００８９】
図１５は、第４実施形態の追加説明図を示している。前述実施形態（特に、第１実施形態）では、粗調、微調の２つの遅延回路２８，２９を用いてサブ信号を遅延させる形態を示したが、図１５に示すように、微調遅延回路３２９を一つだけ設けても良い。この場合、セレクタ２６の前段に設けられた遅延回路２８を削除しつつ、セレクタ２６の後段に微調遅延回路３２９を構成すると良い。この微調遅延回路３２９は、図４に示すように、ｌビットの遅延器４５と同様の構成を用いることができる。
本実施形態においても前述実施形態と同様の作用効果を奏する。
【００９０】
（他の実施形態）
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
【００９１】
ミリ波レーダシステム１に適用したが、ミリ波帯のレーダに限られない。前述実施形態では、ＦＣＭ方式を適用し、ある周波数範囲（スタート周波数ｆsta〜エンド周波数ｆsto）にて鋸波状に周波数を漸増させる変調方式を適用した例を挙げたが、これに限定されるものではない。例えば、漸減させる変調方式を適用しても良いし、例えば線形的に漸増させた後に線形的に漸減させるように変化させるＦＭＣＷ変調方式に適用することもできるし、非線形的に周波数を変化させる方式にも適用できる。このため、変調方式は前述実施形態に挙げた方式に限られるものではない。
【００９２】
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
【００９３】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【００９４】
図面中、１はミリ波レーダシステム（レーダシステム）、５は制御器（距離測定部）、８は送信機（送信部）、９は受信機（受信部、レーダ受信機）、１０は制御部（サブレート調整部、第１機能無効化制御部、第２機能無効化制御部）、２２，２３，２４；２２，２２３，２２４はデシメータ、２５はセレクタ（メイン信号選択部）、２６はセレクタ（サブ信号選択部）、２７は遅延回路（第１遅延回路、タイミング調整部）、２８は遅延回路（第２遅延回路、タイミング調整部）、２９、３２９は微調遅延回路（タイミング調整部）、３０は加減算器、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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