(57)【要約】【課題】ダブルゲート駆動を実現する半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられ、第１の面において、第１の面に平行な第１の方向に伸長する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、半導体層の中に設けられ、第１の面において、第１の方向に伸長する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、半導体層の中に設けられた第３のトレンチと、第３のトレンチの中に設けられた第１の抵抗層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられ、第１の抵抗層を間に挟んで第１のゲート電極と電気的に接続され、第２の電極と電気的に接続されたゲート電極パッドと、を備える。【選択図】図１
2019169597.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
前記半導体層の中に設けられ、前記第１の面において、前記第１の面に平行な第１の方向に伸長する第１のトレンチと、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記半導体層の中に設けられ、前記第１の面において、前記第１の方向に伸長する第２のトレンチと、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記半導体層の中に設けられた第３のトレンチと、
前記第３のトレンチの中に設けられた第１の抵抗層と、
前記半導体層の前記第１の面の側に設けられた第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記第１の抵抗層を間に挟んで前記第１のゲート電極と電気的に接続され、前記第２のゲート電極と電気的に接続されたゲート電極パッドと、
を備えた半導体装置。
【請求項２】
前記第１の抵抗層の電気抵抗率は、前記第１のゲート電極の電気抵抗率及び前記第２のゲート電極の電気抵抗率よりも高い請求項１記載の半導体装置。
【請求項３】
前記第１の抵抗層、前記第１のゲート電極及び前記第２のゲート電極は、アモルファスシリコン、又は、多結晶シリコンであり、前記第１の抵抗層の導電性不純物濃度は、前記第１のゲート電極の導電性不純物濃度及び前記第２のゲート電極の導電性不純部物濃度よりも低い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第３のトレンチは、前記第１のトレンチと前記第２のトレンチの間に設けられ、前記第１の面において、前記第１の方向に伸長する請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記半導体層の中に設けられ前記第１の電極に接する第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられ前記第１の電極に接する第２導電型の第４の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられ前記第１の電極に接する第２導電型の第５の半導体領域と、を更に備え、
前記第１のトレンチは、前記第４の半導体領域及び前記第３の半導体領域を貫通し、
前記第２のトレンチは、前記第５の半導体領域及び前記第３の半導体領域を貫通する請求項４記載の半導体装置。
【請求項６】
前記第３のトレンチは、前記第３の半導体領域を貫通する請求項５記載の半導体装置。
【請求項７】
前記第３のトレンチと前記第２のトレンチとの間に設けられ、前記第１の面において、前記第１の方向に伸長する第４のトレンチと、
前記第４のトレンチの中に設けられた第２の抵抗層と、を更に備え、
前記ゲート電極パッドは、前記第１の抵抗層及び前記第２の抵抗層を間に挟んで前記第１のゲート電極と電気的に接続される請求項４ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁膜と、
前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁膜と、
前記第１の抵抗層と前記半導体層との間に設けられ、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも膜厚の厚い絶縁膜とを、更に備える請求項４ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記第１の抵抗層の前記第１の方向と直交する第２の方向の幅が、前記第１のゲート電極及び前記第２のゲート電極の前記第２の方向の幅よりも狭い請求項４ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
前記半導体層の中に設けられ、前記第１の面において、前記第１の面に平行な第１の方向に伸長する第１のトレンチと、
前記第１のトレンチの中に設けられた上部ゲート電極と、前記第１のトレンチの中に前記上部ゲート電極の前記第２の面の側に設けられた下部ゲート電極と、
前記半導体層の中に設けられた第２のトレンチと、
前記第２のトレンチの中に設けられた抵抗層と、
前記半導体層の前記第１の面の側に設けられた第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記抵抗層を間に挟んで前記上部ゲート電極と電気的に接続され、前記下部ゲート電極に接続されたゲート電極パッドと、
を備えた半導体装置。
【請求項１１】
前記抵抗層の電気抵抗率は、前記上部ゲート電極の電気抵抗率及び前記下部ゲート電極の電気抵抗率よりも高い請求項１０記載の半導体装置。
【請求項１２】
前記抵抗層、前記上部ゲート電極、前記下部ゲート電極は、アモルファスシリコン、又は、多結晶シリコンであり、前記抵抗層の導電性不純物濃度は、前記上部ゲート電極の導電性不純物濃度及び前記下部ゲート電極の導電性不純部物濃度よりも低い請求項１０又は請求項１１記載の半導体装置。
【請求項１３】
前記第２のトレンチは、前記第１のトレンチと隣り合って設けられ、前記第１の面において、前記第１の方向に伸長する請求項１０ないし請求項１２いずれか一項記載の半導体装置。
【請求項１４】
前記半導体層の中に設けられ前記第１の電極に接する第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられ前記第１の電極に接するｎ型エミッタ領域と、を更に備え、
前記第１のトレンチは、前記第２導電型の第４の半導体領域及び前記第３の半導体領域を貫通する請求項１３記載の半導体装置。
【請求項１５】
前記第２のトレンチは、前記第３の半導体領域を貫通する請求項１４記載の半導体装置。
【請求項１６】
前記抵抗層は、上部領域と、前記上部領域の前記第２の面の側に設けられた下部領域とを有する請求項１３ないし請求項１５いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ型コレクタ領域、ｎ型ドリフト領域、ｐ型ベース領域が設けられる。そして、ｐ型ベース領域を貫通し、ｎ型ドリフト領域に達するトレンチ内に、ゲート絶縁膜を介してゲート電極が設けられる。さらに、ｐ型ベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ型エミッタ領域が設けられる。
【０００３】
ＩＧＢＴでは、ゲート電極に閾値以上の正電圧が印加されることにより、ｐ型ベース領域にチャネルが形成される。そして、ｎ型エミッタ領域からｎ型ドリフト領域に電子が注入されると同時に、コレクタ領域からｎ型ドリフト領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極間に電子と正孔をキャリアとする電流が流れる。
【０００４】
ＩＧＢＴのオン抵抗を低減するためには、オン状態のｎ型ドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ｎ型ドリフト領域のキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。オン抵抗の低減と、スイッチング損失の低減の両立を図る方法として、ダブルゲート駆動が提案されている。ダブルゲート駆動は、ゲートの駆動系統を２系統にし、２つのゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間を短縮し、スイッチング損失を低減させる技術である。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２５１２９６号公報
【特許文献２】特開２０１４−２１６３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ダブルゲート駆動を実現する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の中に設けられ、前記第１の面において、前記第１の面に平行な第１の方向に伸長する第１のトレンチと、前記第１のトレンチの中に設けられた第１のゲート電極と、前記半導体層の中に設けられ、前記第１の面において、前記第１の方向に伸長する第２のトレンチと、前記第２のトレンチの中に設けられた第２のゲート電極と、前記半導体層の中に設けられた第３のトレンチと、前記第３のトレンチの中に設けられた第１の抵抗層と、前記半導体層の前記第１の面の側に設けられたエミッタ電極と、前記半導体層の前記第２の面の側に設けられたコレクタ電極と、前記半導体層の前記第１の面の側に設けられ、前記第１の抵抗層を間に挟んで前記第１のゲート電極と電気的に接続され、前記第２のゲート電極と電気的に接続されたゲート電極パッドと、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体装置の模式平面図。
【図２】第１の実施形態の半導体装置の模式断面図。
【図３】第２の実施形態の半導体装置の模式断面図。
【図４】第３の実施形態の半導体装置の模式断面図。
【図５】第４の実施形態の半導体装置の模式断面図。
【図６】第５の実施形態の半導体装置の模式平面図。
【図７】第５の実施形態の半導体装置の模式断面図。
【図８】第６の実施形態の半導体装置の模式平面図。
【図９】第６の実施形態の半導体装置の模式断面図。
【図１０】第７の実施形態の半導体装置の模式断面図。
【図１１】第８の実施形態の半導体装置の模式平面図。
【図１２】第８の実施形態の半導体装置の模式断面図。
【図１３】第９の実施形態の半導体装置の模式平面図。
【図１４】第９の実施形態の半導体装置の模式断面図。
【図１５】第１０の実施形態の半導体装置の模式平面図。
【図１６】第１０の実施形態の半導体装置の模式平面図。
【図１７】第１０の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１０】
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記がある場合、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記がある場合、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
【００１１】
本明細書中、「深さ」とは第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さと定義する。
【００１２】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられ、第１の面において、第１の面に平行な第１の方向に伸長する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、半導体層の中に設けられ、第１の面において、第１の方向に伸長する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、半導体層の中に設けられた第３のトレンチと、第３のトレンチの中に設けられた第１の抵抗層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられ、第１の抵抗層を間に挟んで第１のゲート電極と電気的に接続され、第２のゲート電極と電気的に接続されたゲート電極パッドと、を備える。
【００１３】
図１は、第１の実施形態の半導体装置の模式平面図である。図１（ａ）はパターンレイアウト図、図１（ｂ）は、図１（ａ）に各パターンの電気的な接続関係を追加した図である。図２は、第１の実施形態の半導体装置の模式断面図である。図２は図１（ａ）のＡＡ’断面図である。
【００１４】
第１の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ１００である。第１の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ１００である。以下、第１導電型がｐ型、第２導電型がｎ型である場合を例に説明する。
【００１５】
第１の実施形態のＩＧＢＴ１００は、ＩＧＢＴセル領域１０１、終端領域１０２、ゲート電極パッド１１１を備える。ＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）を備える。
【００１６】
ＩＧＢＴセル領域１０１には、トランジスタが設けられる。ＩＧＢＴセル領域１０１は、主にＩＧＢＴ１００のオン電流を流す機能を有する。終端領域１０２は、ＩＧＢＴセル領域１０１を囲んで設けられる。終端領域１０２は、ＩＧＢＴ１００がオフ状態つまり逆バイアス時、ＩＧＢＴ１００の耐圧の低下を抑制する機能を有する。
【００１７】
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第１のゲート電極５１、第２のゲート電極５２、ｐ型コレクタ領域２８（第１の半導体領域）、ｎ型バッファ領域３０、ｎ型ドリフト領域３２（第２の半導体領域）、ｐ型ベース領域３４（第３の半導体領域）、第１のｎ型エミッタ領域３６（第４の半導体領域）、第２のｎ型エミッタ領域３７（第５の半導体領域）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、抵抗トレンチ６１（第３のトレンチ）、第１の抵抗層７１、絶縁膜６３が設けられる。
【００１８】
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
【００１９】
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２は、例えば、ＩＧＢＴセル領域１０１の全面を覆う。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
【００２０】
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
【００２１】
ｐ型コレクタ領域２８は、ｐ＋型の半導体領域である。ｐ型コレクタ領域２８は、コレクタ電極１４に電気的に接続される。ｐ型コレクタ領域２８は、コレクタ電極１４に接する。
【００２２】
ｐ型コレクタ領域２８は、ＩＧＢＴ１００のオン状態の際に正孔の供給源となる。
【００２３】
ｎ型バッファ領域３０は、ｎ型の半導体領域である。ｎ型バッファ領域３０は、第１の面Ｐ１とｐ型コレクタ領域２８との間に設けられる。ｎ型バッファ領域３０は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。ｎ型バッファ領域３０を設けない構成とすることも可能である。
【００２４】
ｎ型ドリフト領域３２は、ｎ−型の半導体領域である。ｎ型ドリフト領域３２は、第１の面Ｐ１とｎ型バッファ領域３０との間に設けられる。ｎ型ドリフト領域３２のｎ型不純物濃度は、ｎ型バッファ領域３０のｎ型不純物濃度より低い。
【００２５】
ｎ型ドリフト領域３２は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ｎ型ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
【００２６】
ｐ型ベース領域３４は、ｐ型の半導体領域である。ｐ型ベース領域３４は、第１の面Ｐ１とｎ型ドリフト領域３２との間に設けられる。ｐ型ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、６μｍ以下である。ｐ型ベース領域３４は、ＩＧＢＴ１００のオン状態の際に反転層が形成され、トランジスタのチャネル領域として機能する。
【００２７】
なお、ｎ型ドリフト領域３２とｐ型ベース領域３４との間に、図示しないｎバリア層を設けても構わない。ｎバリア層のｎ型不純物濃度は、ｎ型ドリフト領域３２のｎ型不純物濃度よりも高い。ｎバリア層は、第１のゲートトレンチ２１の下端よりもｐ型ベース領域３４側に設けられる。言い換えれば、ｎバリア層は、第１のゲートトレンチ２１の下端よりも浅い。
【００２８】
第１のｎ型エミッタ領域３６は、ｎ＋型の半導体領域である。第１のｎ型エミッタ領域３６は、第１の面Ｐ１とｐ型ベース領域３４との間に設けられる。第１のｎ型エミッタ領域３６のｎ型不純物濃度は、ｎ型ドリフト領域３２のｎ型不純物濃度より高い。
【００２９】
第１のｎ型エミッタ領域３６は、エミッタ電極１２に電気的に接続される。第１のｎ型エミッタ領域３６は、エミッタ電極１２に接する。第１のｎ型エミッタ領域３６は、第１のゲート電極５１を有するトランジスタのオン状態の際に電子の供給源となる。
【００３０】
第２のｎ型エミッタ領域３７は、ｎ＋型の半導体領域である。第２のｎ型エミッタ領域３７は、第１の面Ｐ１とｐ型ベース領域３４との間に設けられる。第２のｎ型エミッタ領域３７のｎ型不純物濃度は、ｎ型ドリフト領域３２のｎ型不純物濃度より高い。
【００３１】
第２のｎ型エミッタ領域３７は、エミッタ電極１２に電気的に接続される。第２のｎ型エミッタ領域３７は、エミッタ電極１２に接する。第２のｎ型エミッタ領域３７は、第２のゲート電極５２を有するトランジスタのオン状態の際に電子の供給源となる。
【００３２】
図１（ａ）には、第１のゲートトレンチ２１、第２のゲートトレンチ２２、抵抗トレンチ６１、第１のゲート電極５１、第２のゲート電極５２、第１の抵抗層７１、ゲート電極パッド１１１のレイアウトパターンを示す。図１（ａ）では、エミッタ電極１２のレイアウトパターンは図示を省略している。
【００３３】
第１のゲートトレンチ２１は、ＩＧＢＴセル領域１０１に設けられる。第１のゲートトレンチ２１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。
【００３４】
第１のゲートトレンチ２１は、第１のｎ型エミッタ領域３６及びｐ型ベース領域３４を貫通する。第１のゲートトレンチ２１の深さは、例えば、６μｍ以下である。
【００３５】
第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、ゲート電極パッド１１１に電気的に接続される。
【００３６】
第１のゲート電極５１とｐ型ベース領域３４の間には、第１のゲート絶縁膜４１が設けられる。第１のゲート絶縁膜４１は、例えば、酸化シリコン膜である。
【００３７】
第２のゲートトレンチ２２は、ＩＧＢＴセル領域１０１に設けられる。第２のゲートトレンチ２２は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。第２のゲートトレンチ２２は、ストライプ形状を有する。第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。
【００３８】
第２のゲートトレンチ２２は、ｐ型ベース領域３４を貫通する。第２のゲートトレンチ２２の深さは、例えば、４μｍ以上６μｍ以下である。
【００３９】
第２のゲートトレンチ２２は、例えば、第１のゲートトレンチ２１と同一の形状を有する。
【００４０】
第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第２のゲート電極５２は、ゲート電極パッド１１１に電気的に接続される。
【００４１】
第２のゲート電極５２とｐ型ベース領域３４の間には、第２のゲート絶縁膜４２が設けられる。第２のゲート絶縁膜４２は、例えば、酸化シリコン膜である。
【００４２】
抵抗トレンチ６１は、ＩＧＢＴセル領域１０１に設けられる。抵抗トレンチ６１は、第１のゲートトレンチ２１と第２のゲートトレンチ２２の間に設けられる。抵抗トレンチ６１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。抵抗トレンチ６１は、ストライプ形状を有する。抵抗トレンチ６１は、第１の方向に直交する第２の方向に繰り返し配置される。
【００４３】
抵抗トレンチ６１は、ｐ型ベース領域３４を貫通する。抵抗トレンチ６１の深さは、例えば、６μｍ以下である。
【００４４】
抵抗トレンチ６１は、例えば、第１のゲートトレンチ２１及び第２のゲートトレンチ２２と同一の形状を有する。
【００４５】
第１の抵抗層７１は、抵抗トレンチ６１の中に設けられる。第１の抵抗層７１は、例えば、半導体又は金属である。第１の抵抗層７１は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１の抵抗層７１は、ゲート電極パッド１１１に電気的に接続される。
【００４６】
第１の抵抗層７１の電気抵抗率は、例えば、第１のゲート電極５１の電気抵抗率、及び、第２のゲート電極５２の電気抵抗率よりも高い。例えば、第１の抵抗層７１、第１のゲート電極５１、及び、第２のゲート電極５２は、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。そして、例えば、第１の抵抗層７１の導電性不純物濃度は、第１のゲート電極５１の導電性不純物濃度及び第２のゲート電極５２の導電性不純部物濃度よりも低い。
【００４７】
第１の抵抗層７１は、第１のゲート電極５１のゲート抵抗として機能する。
【００４８】
第１の抵抗層７１とｐ型ベース領域３４の間には、絶縁膜６３が設けられる。絶縁膜６３は、例えば、酸化シリコン膜である。
【００４９】
ゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲート電極パッド１１１は、第１の抵抗層７１を間に挟んで、第１のゲート電極５１に電気的に接続される。例えば、図１（ｂ）示すように、ゲート電極パッド１１１は、２本の抵抗トレンチ６１内にある第１の抵抗層７１を、直列に介して、第１のゲート電極５１に電気的に接続される。
【００５０】
ゲート電極パッド１１１は、第２のゲート電極５２に電気的に接続される。ゲート電極パッド１１１と、第２のゲート電極５２との間には、第１の抵抗層７１は介在しない。
【００５１】
ゲート電極パッド１１１、第１の抵抗層７１、第１のゲート電極５１及び第２のゲート電極５２の間は、それぞれ、例えば、図示しない、金属配線で接続される。
【００５２】
ゲート電極パッド１１１には、ターンオン電圧又はターンオフ電圧が印加される。ターンオン電圧は、セル領域１０１のトランジスタの閾値電圧を超える電圧である。ターンオン電圧は、例えば、１５Ｖである。ターンオフ電圧はセル領域１０１のトランジスタがオン状態とならない閾値以下の電圧であり、例えば、０Ｖである。
【００５３】
次に、ＩＧＢＴ１００の動作について説明する。
第１のゲート電極５１を有するトランジスタと、第２のゲート電極５２を有するトランジスタは明確に分離された構造ではないが、動作説明の便宜上、第１のゲート電極５１を有するトランジスタ、第２のゲート電極５２を有するトランジスタという記載をするものとする。
【００５４】
ＩＧＢＴ１００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
【００５５】
ＩＧＢＴ１００のオフ状態では、ゲート電極パッド１１１には、ターンオフ電圧が印加されている。したがって、第１のゲート電極５１及び第２のゲート電極５２にもターンオフ電圧が印加されている。ターンオフ電圧はセル領域１０１のトランジスタがオン状態とならない閾値以下の電圧であり、例えば、０Ｖである。
【００５６】
ＩＧＢＴ１００をオン状態にする際に、ゲート電極パッド１１１にターンオン電圧を印加する。第１のゲート電極５１及び第２のゲート電極５２にもターンオン電圧が印加される。
【００５７】
ターンオン電圧とは、セル領域１０１のトランジスタの閾値電圧を超える電圧である。ターンオン電圧は、例えば、１５Ｖである。セル領域１０１の、第１のゲート電極５１を有するトランジスタ及び第２のゲート電極５２を有するトランジスタの両方のトランジスタがオン状態になる。
【００５８】
ＩＧＢＴ１００をオフ状態にする際に、ゲート電極パッド１１１にターンオフ電圧を印加する。この際、第１のゲート電極５１は、第１の抵抗層７１がゲート電極パッド１１１に接続されていることから、第２のゲート電極５２よりもゲート抵抗が高くなる。したがって、第１のゲート電極５１の電位の変化は、第２のゲート電極５２に対して遅延する。よって、第２のゲート電極５２を有するトランジスタが、第１のゲート電極５１を有するトランジスタに先行してオフ状態になる。
【００５９】
第２のゲート電極５２を有するトランジスタが、オフ状態になることで、エミッタ電極１２側からの電子のｎ型ドリフト領域３２への注入量が減少する。したがって、ｎ型ドリフト領域３２のキャリアの蓄積量が減少する。
【００６０】
その後、遅延していた第１のゲート電極５１を有するトランジスタもオフ状態になり、ＩＧＢＴ１００がオフ状態になる。この際、ｎ型ドリフト領域３２のキャリアの蓄積量は既に減少しているため、ターンオフ時間が短縮され、スイッチング損失が抑制される。
【００６１】
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
【００６２】
ＩＧＢＴのオン抵抗を低減するためには、オン状態のｎ型ドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ｎ型ドリフト領域からのキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。オン抵抗の低減と、スイッチング損失の低減の両立を図る方法として、ダブルゲート駆動が提案されている。ダブルゲート駆動は、ゲートの駆動系統を２系統にし、２つのゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間が短縮される。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが可能となる。
【００６３】
しかし、ＩＧＢＴのダブルゲート駆動を実現するためには、ＩＧＢＴのチップ内にゲート電極パッドを２個設け、ゲート電極パッドへの外部からの接続も２系統必要となる。このため、ＩＧＢＴのユーザ側には大きな負担となる。
【００６４】
第１の実施形態のＩＧＢＴ１００は、第１のゲート電極５１のゲート抵抗として、チップ内に設けられた第１の抵抗層７１を用いる。第１の抵抗層７１を用いることで、第１のゲート電極５１の電位の変化を、第２のゲート電極５２の電位の変化に対して遅延させることが可能である。したがって、ＩＧＢＴのチップ内にゲート電極パッドを２個設けることなく、ＩＧＢＴのダブルゲート駆動が実現される。
【００６５】
第１の実施形態のＩＧＢＴ１００では、抵抗トレンチ６１には、隣接するｎ型エミッタ領域は設けられていない。したがって、抵抗トレンチ６１の中の第１の抵抗層７１は、ターンオン電圧が印加されたとしても、トランジスタのゲート電極としては機能しない。第１の実施形態のＩＧＢＴ１００は、ＩＧＢＴセル領域１０１内で、エミッタ電極とnドリフト層を導通させないレンチを設けた構造となっている。
【００６６】
第１の実施形態のＩＧＢＴ１００は、ＩＧＢＴ１００の特性改善、例えば損失低減のために設けたエミッタ電極とｎドリフト層を導通させないトレンチを、ダブルゲート駆動に有効活用しているともいえる。言い換えれば、エリアペナルティを大きくすることなく、第１のゲート電極５１のゲート抵抗をチップ内に設けることを可能としている。
【００６７】
第１のゲート電極５１に接続されるゲート抵抗を高くする観点から、第１の抵抗層７１の電気抵抗率は、第１のゲート電極５１の電気抵抗率及び第２のゲート電極５２の電気抵抗率よりも高いことが好ましい。第１の抵抗層７１、第１のゲート電極５１及び第２のゲート電極５２は、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンであり、第１の抵抗層７１の導電性不純物濃度は、第１のゲート電極５１の導電性不純物濃度及び第２のゲート電極５２の導電性不純部物濃度よりも低いことが好ましい。
【００６８】
第１の実施形態のＩＧＢＴ１００は、２本の抵抗トレンチ６１内にある第１の抵抗層７１を、直列に接続している。しかし、必要とされるゲート抵抗の大きさに応じて、１本の抵抗トレンチ６１内にある第１の抵抗層７１だけを、第１のゲート電極５１に接続することも可能である。また、３本以上の抵抗トレンチ６１内にある第１の抵抗層７１を、直列に接続することも可能である。あるいは、２本の抵抗トレンチ６１内にある第１の抵抗層７１を、並列に接続することも可能である。
【００６９】
以上、第１の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。
【００７０】
（第２の実施形態）
第２の実施形態の半導体装置は、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁膜と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁膜と、第１の抵抗層と半導体層との間に設けられ、第１のゲート絶縁膜及び第２のゲート絶縁膜よりも膜厚の厚い絶縁膜とを、更に備える点で、第１の実施形態と異なっている。また、第１の抵抗層の第１の方向と直交する第２の方向の幅が、第１のゲート電極及び第２のゲート電極の第２の方向の幅よりも狭い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００７１】
図３は、第２の実施形態の半導体装置の模式断面図である。図３は、図１（ａ）のＡＡ’断面図に相当する断面図である。
【００７２】
第２の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ２００である。第２の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ２００である。
【００７３】
第１の抵抗層７１と半導体層１０との間に設けられた絶縁膜６３の膜厚（図３中のｔ３）は、第１のゲート電極５１と半導体層１０との間に設けられた第１のゲート絶縁膜４１の膜厚（図３中のｔ１）よりも厚い。また、絶縁膜６３の膜厚ｔ３は、第１のゲート電極５１と半導体層１０との間に設けられた第２のゲート絶縁膜４２の膜厚（図３中のｔ２）よりも厚い。
【００７４】
第１の抵抗層７１の第１の方向と直交する第２の方向の幅（図３中のｗ３）は、第１のゲート電極５１の第２の方向の幅（図３中のｗ１）よりも狭い。また、第１の抵抗層７１の第２の方向の幅ｗ３は、第２のゲート電極５２の第２の方向の幅ｗ２よりも狭い。
【００７５】
第２の実施形態のＩＧＢＴ２００では、絶縁膜６３の膜厚ｔ３を厚くすることにより、第１の抵抗層７１にターンオン電圧が印加された場合でも、抵抗トレンチ６１の側面のｐ型ベース領域３４に反転層が形成されない。したがって、ＩＧＢＴ２００の動作が安定する。
【００７６】
また、第２の実施形態のＩＧＢＴ２００では、絶縁膜６３の膜厚ｔ３を厚くすることにより、ゲート容量が小さくなる。したがって、ＩＧＢＴ２００のターンオフ時間が短縮し、スイッチング損失が低減する。
【００７７】
また、第２の実施形態のＩＧＢＴ２００では、第１の抵抗層７１の幅ｗ３を狭くすることで、第１の抵抗層７１の高抵抗化が実現できる。したがって、抵抗の高いゲート抵抗が実現可能である。
【００７８】
以上、第２の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ＩＧＢＴ２００の動作が安定し、ターンオフ時間が短縮する。また、抵抗の高いゲート抵抗が実現可能である。
【００７９】
（第３の実施形態）
第３の実施形態の半導体装置は、第３のトレンチの側面にｐ型ベース領域が設けられない点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００８０】
図４は、第３の実施形態の半導体装置の模式断面図である。図４は図１（ａ）のＡＡ’断面図に相当する断面図である。
【００８１】
第３の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ３００である。第３の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ３００である。
【００８２】
ＩＧＢＴ３００では、抵抗トレンチ６１（第３のトレンチ）の側面に、ｐ型ベース領域３４が存在しない。抵抗トレンチ６１は、ｐ型ベース領域３４を貫通しない。抵抗トレンチ６１は、ｎ型ドリフト領域３２の中にある。
【００８３】
第３の実施形態のＩＧＢＴ３００では、抵抗トレンチ６１の側面に、ｐ型ベース領域３４を設けないことにより、第１の抵抗層７１にターンオン電圧が印加された場合でも、抵抗トレンチ６１の側面に反転層が形成されない。したがって、ＩＧＢＴ３００の動作が安定する。
【００８４】
以上、第３の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ＩＧＢＴ３００の動作が安定する。
【００８５】
（第４の実施形態）
第４の実施形態の半導体装置は、第３のトレンチの下のｐ型ベース領域の深さが、第３のトレンチよりも深い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００８６】
図５は、第４の実施形態の半導体装置の模式断面図である。図５は図１（ａ）のＡＡ’断面図に相当する断面図である。
【００８７】
第４の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ４００である。第４の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ４００である。
【００８８】
ＩＧＢＴ４００では、抵抗トレンチ６１（第３のトレンチ）の下のｐ型ベース領域３４の深さが、抵抗トレンチ６１よりも深い。抵抗トレンチ６１は、ｐ型ベース領域３４を貫通しない。抵抗トレンチ６１の底面は、ｐ型ベース領域３４の中にある。
【００８９】
第４の実施形態のＩＧＢＴ４００では、抵抗トレンチ６１の底面が、ｐ型ベース領域３４の中にある。ＩＧＢＴ４００のオン状態においてトレンチの側面に反転層が形成されるが、ｎ型ドリフト領域３２まではつながらず、キャリアの伝導には寄与しない。したがって、ＩＧＢＴ４００の動作に影響を与えない。
【００９０】
以上、第４の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ＩＧＢＴ４００のオン抵抗が低減する。
【００９１】
（第５の実施形態）
第５の実施形態の半導体装置は、第３のトレンチと第２のトレンチとの間に設けられ、第１の面において、第１の方向に伸長する第４のトレンチと、第４のトレンチの中に設けられた第２の抵抗層と、を更に備え、ゲート電極パッドは、第１の抵抗層及び第２の抵抗層を間に挟んで第１のゲート電極と電気的に接続される点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００９２】
図６は、第５の実施形態の半導体装置の模式平面図である。図６（ａ）はパターンレイアウト図、図６（ｂ）は、図６（ａ）に各パターンの電気的な接続関係を追加した図である。図７は、第５の実施形態の半導体装置の模式断面図である。図７は図６（ａ）のＢＢ’断面図である。
【００９３】
第５の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ５００である。第５の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ５００である。
【００９４】
ＩＧＢＴ５００では、抵抗トレンチ６１（第３のトレンチ）と第２のゲートトレンチ２２（第２のトレンチ）との間に、抵抗トレンチ８１（第４のトレンチ）を備える。
【００９５】
抵抗トレンチ８１は、ＩＧＢＴセル領域１０１に設けられる。抵抗トレンチ８１は、第１のゲートトレンチ２１と第２のゲートトレンチ２２の間に設けられる。抵抗トレンチ６１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。抵抗トレンチ８１は、ストライプ形状を有する。抵抗トレンチ８１は、第１の方向に直交する第２の方向に繰り返し配置される。
【００９６】
第２の方向に向かって、第１のゲートトレンチ２１、抵抗トレンチ６１、抵抗トレンチ８１、及び、第２のゲートトレンチ２２がこの順で配置される。
【００９７】
抵抗トレンチ８１は、ｐ型ベース領域３４を貫通する。抵抗トレンチ８１の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、６μｍ以下である。
【００９８】
抵抗トレンチ８１は、例えば、第１のゲートトレンチ２１、第２のゲートトレンチ２２、及び、抵抗トレンチ６１と同一の形状を有する。
【００９９】
第２の抵抗層９１は、抵抗トレンチ８１の中に設けられる。第２の抵抗層９１は、例えば、半導体又は金属である。第２の抵抗層９１は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。第２の抵抗層９１は、ゲート電極パッド１１１に電気的に接続される。
【０１００】
第２の抵抗層９１の電気抵抗率は、例えば、第１のゲート電極５１の電気抵抗率及び第２のゲート電極５２の電気抵抗率よりも高い。例えば、第２の抵抗層９１、第１のゲート電極５１、及び、第２のゲート電極５２は、ｎ型不純物又はｐ型不純物を含むアモルファスシリコン、又は、多結晶シリコンである。そして、例えば、第２の抵抗層９１の抵抗層の導電性不純物濃度は、第１のゲート電極５１の導電性不純物濃度、及び、第２のゲート電極５２の導電性不純部物濃度よりも低い。
【０１０１】
第２の抵抗層９１は、第１のゲート電極５１のゲート抵抗として機能する。
【０１０２】
第２の抵抗層９１とｐ型ベース領域３４の間には、絶縁膜６４が設けられる。絶縁膜６４は、例えば、酸化シリコン膜である。
【０１０３】
ゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。図６（ｂ）に示すように、第１のゲート電極パッド１１１は、第１の抵抗層７１及び第２の抵抗層９１を並列に間に挟んで、第１のゲート電極５１に電気的に接続される。
【０１０４】
ゲート電極パッド１１１は、第２のゲート電極５２に電気的に接続される。第１のゲート電極パッド１１１と、第２のゲート電極５２との間には、第１の抵抗層７１及び第２の抵抗層９１は介在しない。
【０１０５】
ゲート電極パッド１１１、第１の抵抗層７１、第２の抵抗層９１、第１のゲート電極５１及び第２のゲート電極５２の間は、それぞれ、例えば、図示しない、金属配線で接続される。
【０１０６】
第５の実施形態のＩＧＢＴ５００では、第１の抵抗層７１、第２の抵抗層９１の
２つの抵抗層が設けられる。したがって、第１のゲート電極５１に接続するゲート抵抗の抵抗値の自由度が増大する。
【０１０７】
以上、第５の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ゲート抵抗の値の自由度が増大する。
【０１０８】
（第６の実施形態）
第６の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられ、第１の面において、第１の面に平行な第１の方向に伸長する第１のトレンチと、第１のトレンチの中に設けられた上部ゲート電極と、第１のトレンチの中に上部ゲート電極の第２の面の側に設けられた下部ゲート電極と、半導体層の中に設けられた第２のトレンチと、第２のトレンチの中に設けられた抵抗層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられ、抵抗層を間に挟んで上部ゲート電極と電気的に接続され、下部ゲート電極に接続されたゲート電極パッドと、を備える。
【０１０９】
第６の実施形態の半導体装置は、１つのトレンチ内に上部ゲート電極と下部ゲート電極の２つのゲート電極を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
【０１１０】
図８は、第６の実施形態の半導体装置の模式平面図である。図８（ａ）はパターンレイアウト図、図８（ｂ）は、図８（ａ）に各パターンの電気的な接続関係を追加した図である。図９は、第６の実施形態の半導体装置の模式断面図である。図９は図８（ａ）のＣＣ’断面図である。
【０１１１】
第６の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ６００である。第６の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ６００である。
【０１１２】
第６の実施形態のＩＧＢＴ６００は、ＩＧＢＴセル領域１０１、終端領域１０２、ゲート電極パッド１１１を備える。ＩＧＢＴ６００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
【０１１３】
半導体層１０の中には、ゲートトレンチ１２１（第１のトレンチ）、上部ゲート電極１５１ａ、下部ゲート電極１５１ｂ、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、ｎ型エミッタ領域１３６、ゲート絶縁膜１４１、抵抗トレンチ１６１（第２のトレンチ）、抵抗層１７１、絶縁膜１６３が設けられる。
【０１１４】
図８（ａ）には、ゲートトレンチ１２１、抵抗トレンチ１６１、上部ゲート電極１５１ａ、下部ゲート電極１５１ｂ、抵抗層１７１、ゲート電極パッド１１１のレイアウトパターンを示す。図８（ａ）では、エミッタ電極１２のレイアウトパターンは図示を省略している。
【０１１５】
ゲートトレンチ１２１は、ＩＧＢＴセル領域１０１に設けられる。ゲートトレンチ１２１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。ゲートトレンチ１２１は、ストライプ形状を有する。複数のゲートトレンチ１２１は、第１の方向に直交する第２の方向に繰り返し配置される。
【０１１６】
ゲートトレンチ１２１は、ｎ型エミッタ領域３６及びｐ型ベース領域３４を貫通する。ゲートトレンチ１２１の深さは、例えば、６μｍ以下である。
【０１１７】
上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂは、ゲートトレンチ１２１の中に設けられる。下部ゲート電極１５１ｂは、上部ゲート電極１５１ａの第２の面Ｐ２の側に設けられる。上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂは、電気的に分離される。
【０１１８】
上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂは、例えば、半導体又は金属である。上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂは、は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂは、は、ゲート電極パッド１１１に電気的に接続される。
【０１１９】
上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂとｐ型ベース領域３４の間には、ゲート絶縁膜１４１が設けられる。ゲート絶縁膜１４１は、例えば、酸化シリコン膜である。
【０１２０】
抵抗トレンチ１６１は、ＩＧＢＴセル領域１０１に設けられる。抵抗トレンチ１６１は、ゲートトレンチ１２１と隣り合って設けられる。抵抗トレンチ１６１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。抵抗トレンチ１６１は、ストライプ形状を有する。抵抗トレンチ１６１は、第１の方向に直交する第２の方向に繰り返し配置される。
【０１２１】
抵抗トレンチ１６１は、ｐ型ベース領域３４を貫通する。抵抗トレンチ６１の深さは、例えば、６μｍ以下である。
【０１２２】
抵抗トレンチ１６１は、例えば、ゲートトレンチ１２１と同一の形状を有する。
【０１２３】
抵抗層１７１は、抵抗トレンチ１６１の中に設けられる。抵抗層１７１は、例えば、半導体又は金属である。抵抗層１７１は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。抵抗層１７１は、ゲート電極パッド１１１に電気的に接続される。
【０１２４】
抵抗層１７１の電気抵抗率は、例えば、上部ゲート電極１５１ａの電気抵抗率及び下部ゲート電極１５１ｂの電気抵抗率よりも高い。例えば、抵抗層１７１、上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂは、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。そして、例えば、抵抗層１７１の導電性不純物濃度は、上部ゲート電極１５１ａの導電性不純物濃度及び下部ゲート電極１５１ｂの導電性不純部物濃度よりも低い。
【０１２５】
抵抗層１７１は、上部ゲート電極１５１ａのゲート抵抗として機能する。
【０１２６】
抵抗層１７１とｐ型ベース領域３４の間には、絶縁膜１６３が設けられる。絶縁膜１６３は、例えば、酸化シリコン膜である。
【０１２７】
ゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲート電極パッド１１１は、抵抗層１７１を間に挟んで、上部ゲート電極１５１ａに電気的に接続される。例えば、図８（ｂ）示すように、ゲート電極パッド１１１は、抵抗トレンチ１６１内にある抵抗層１７１を間に介して、上部ゲート電極１５１ａに電気的に接続される。
【０１２８】
ゲート電極パッド１１１は、下部ゲート電極１５１ｂに電気的に接続される。ゲート電極パッド１１１と、下部ゲート電極１５１ｂとの間には、抵抗層１７１は介在しない。
【０１２９】
ゲート電極パッド１１１、抵抗層１７１、上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂの間は、それぞれ、例えば、図示しない、金属配線で接続される。
【０１３０】
ゲート電極パッド１１１には、ターンオン電圧又はターンオフ電圧が印加される。ターンオン電圧は、セル領域１０１のトランジスタの閾値電圧を超える電圧である。ターンオン電圧は、例えば、１５Ｖである。ターンオフ電圧はセル領域１０１のトランジスタがオン状態とならない閾値以下の電圧であり、例えば、０Ｖである。
【０１３１】
次に、ＩＧＢＴ６００の動作について説明する。
【０１３２】
ＩＧＢＴ６００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
【０１３３】
ＩＧＢＴ６００のオフ状態では、ゲート電極パッド１１１には、ターンオフ電圧が印加されている。したがって、上部ゲート電極１５１ａ、及び、下部ゲート電極１５１ｂにもターンオフ電圧が印加されている。ターンオフ電圧は、例えば、０Ｖである。
【０１３４】
ＩＧＢＴ６００をオン状態にする際に、ゲート電極パッド１１１にターンオン電圧を印加する。上部ゲート電極１５１ａ、及び、下部ゲート電極１５１ｂにもターンオン電圧が印加される。
【０１３５】
ターンオン電圧とは、セル領域１０１のトランジスタの閾値電圧を超える電圧である。閾値以上の電圧は、例えば、１５Ｖである。セル領域１０１の、上部ゲート電極１５１ａを有するトランジスタがオン状態になる。また、下部ゲート電極１５１ｂにターンオン電圧が印加されることで、下部ゲート電極１５１ｂ側面のｎ型ドリフト領域３２に電子の蓄積層が形成され、ｎ型ドリフト領域３２におけるエミッタ電極１２側のキャリア蓄積量が増え、ＩＧＢＴ６００のオン抵抗が低減する。
【０１３６】
ＩＧＢＴ６００をオフ状態にする際に、ゲート電極パッド１１１にターンオフ電圧を印加する。この際、上部ゲート電極１５１ａは、抵抗層１７１がゲート電極パッド１１１に接続されていることから、下部ゲート電極１５１ｂよりもゲート抵抗が高くなる。したがって、上部ゲート電極１５１ａの電位の変化は、下部ゲート電極１５１ｂに対して遅延する。よって、下部ゲート電極１５１ｂの電位が先に下がることにより、下部ゲート電極１５１ｂ側面のｎ型ドリフト領域３２の電子の蓄積層が消失するため、ｎ型ドリフト領域３２におけるエミッタ電極１２側のキャリア蓄積量が減少する。
【０１３７】
その後、遅延していた上部ゲート電極１５１ａを有するトランジスタもオフ状態になり、ＩＧＢＴ６００がオフ状態になる。この際、ｎ型ドリフト領域３２のキャリアの蓄積量は既に減少しているため、ターンオフ時間が短縮され、スイッチング損失が抑制される。
【０１３８】
第６の実施形態のＩＧＢＴ６００は、上部ゲート電極１５１ａのゲート抵抗として、抵抗層１７１を用いる。抵抗層１７１を用いることで、上部ゲート電極１５１ａの電位の変化を、下部ゲート電極１５１ｂの電位の変化に対して遅延させることが可能である。したがって、ＩＧＢＴのチップ内にゲート電極パッドを２個設けることなく、ＩＧＢＴのダブルゲート駆動が実現される。
【０１３９】
また、第６の実施形態のＩＧＢＴ６００は、第１の実施形態のＩＧＢＴ１００と同様、エミッタ電極とｎドリフト層を導通させないトレンチを、ダブルゲート駆動に有効活用している。言い換えれば、エリアペナルティを大きくすることなく、上部ゲート電極１５１ａのゲート抵抗をチップ内に設けることを可能としている。
【０１４０】
上部ゲート電極１５１ａに接続されるゲート抵抗を高くする観点から、抵抗層１７１の電気抵抗率は、上部ゲート電極１５１ａの電気抵抗率及び下部ゲート電極１５１ｂの電気抵抗率よりも高いことが好ましい。抵抗層１７１、上部ゲート電極１５１ａ及び下部ゲート電極１５１ｂは、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンであり、抵抗層１７１の抵抗層の導電性不純物濃度は、上部ゲート電極１５１ａの導電性不純物濃度及び下部ゲート電極１５１ｂの導電性不純部物濃度よりも低いことが好ましい。
【０１４１】
以上、第６の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。
【０１４２】
（第７の実施形態）
第７の実施形態の半導体装置は、抵抗層は、上部領域と、上部領域の第２の面の側に設けられた下部領域とを有する点で、第６の実施形態と異なっている。以下、第６の実施形態と重複する内容については記述を省略する。
【０１４３】
図１０は、第７の実施形態の半導体装置の模式断面図である。図１０は、図８（ａ）のＣＣ’断面図に相当する断面図である。
【０１４４】
第７の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ７００である。第７の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ７００である。
【０１４５】
抵抗トレンチ１６１内の抵抗層は、上部領域１７１ａと、下部領域１７１ｂとを有する。下部領域１７１ｂは、上部領域１７１ａの第２の面Ｐ２の側に設けられる。抵抗層が、上部領域１７１ａと下部領域１７１ｂとを有することで、ゲート抵抗の抵抗値の自由度が増大する。
【０１４６】
例えば、上部領域１７１ａと下部領域１７１ｂのいずれか一方のみをゲート抵抗として用いることができる。また、例えば、上部領域１７１ａと下部領域１７１ｂを直列に接続してゲート抵抗として用いることができる。また、例えば、上部領域１７１ａと下部領域１７１ｂを並列に接続してゲート抵抗として用いることができる。
【０１４７】
以上、第７の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ゲート抵抗の抵抗値の自由度が増大する。
【０１４８】
（第８の実施形態）
第８の実施形態の半導体装置は、抵抗トレンチがＩＧＢＴセル領域１０１ではなく、終端領域１０２に設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【０１４９】
図１１は、第８の実施形態の半導体装置の模式平面図である。図１１（ａ）はパターンレイアウト図、図１１（ｂ）は、図１１（ａ）に各パターンの電気的な接続関係を追加した図である。図１２は、第８の実施形態の半導体装置の模式断面図である。図１２は、図１１（ａ）のＤＤ’断面図である。
【０１５０】
第８の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ８００である。第８の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ８００である。
【０１５１】
第８の実施形態のＩＧＢＴ８００は、ＩＧＢＴセル領域１０１、終端領域１０２、ゲート電極パッド１１１を備える。ＩＧＢＴ８００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
【０１５２】
半導体層１０のＩＧＢＴセル領域１０１の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第１のゲート電極５１、第２のゲート電極５２、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、第１のｎ型エミッタ領域３６、第２のｎ型エミッタ領域３７、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、ダミートレンチ１１、ダミーゲート電極３１、絶縁膜６３が設けられる。
【０１５３】
ダミートレンチ１１は、第１のゲートトレンチ２１と第２のゲートトレンチ２２の間に設けられる。ダミートレンチ１１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。ダミートレンチ１１は、は、ストライプ形状を有する。ダミートレンチ１１は、は、第１の方向に直交する第２の方向に繰り返し配置される。
【０１５４】
ダミーゲート電極３１は、ダミートレンチ１１の中に設けられる。ダミーゲート電極３１は、例えば、エミッタ電極１２と同電位である。
【０１５５】
半導体層１０の終端領域１０２の中には、第１のｐ型ガードリング領域４０ａ、第２のｐ型ガードリング領域４０ｂ、第３のｐ型ガードリング領域４０ｃ、抵抗トレンチ２６１、抵抗層２７１、絶縁膜２６３が設けられる。
【０１５６】
第１のｐ型ガードリング領域４０ａ、第２のｐ型ガードリング領域４０ｂ、第３のｐ型ガードリング領域４０ｃの深さは、ｐ型ベース領域３４の深さよりも深い。
【０１５７】
抵抗トレンチ２６１は、終端領域１０２に設けられる。抵抗トレンチ２６１は、第１のｐ型ガードリング領域４０ａの中に設けられる。抵抗トレンチ２６１の深さは、第１のｐ型ガードリング領域４０ａの深さよりも浅い。抵抗トレンチ２６１は、第１の方向に伸長する。
【０１５８】
抵抗層２７１は、抵抗トレンチ２６１の中に設けられる。抵抗層２７１は、例えば、半導体又は金属である。抵抗層２７１は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。抵抗層２７１は、ゲート電極パッド１１１に電気的に接続される。
【０１５９】
抵抗層２７１の電気抵抗率は、例えば、第１のゲート電極５１の電気抵抗率及び第２のゲート電極５２の電気抵抗率よりも高い。例えば、抵抗層２７１、第１のゲート電極５１及び第２のゲート電極５２は、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。そして、例えば、抵抗層２７１の導電性不純物濃度は、第１のゲート電極５１の導電性不純物濃度及び第２のゲート電極５２の導電性不純部物濃度よりも低い。
【０１６０】
抵抗層２７１は、第１のゲート電極５１のゲート抵抗として機能する。
【０１６１】
抵抗層２７１とｐ型ベース領域３４の間には、絶縁膜２６３が設けられる。絶縁膜２６３は、例えば、酸化シリコン膜である。
【０１６２】
ゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲート電極パッド１１１は、抵抗層２７１を間に挟んで、第１のゲート電極５１に電気的に接続される。例えば、図１１（ｂ）示すように、ゲート電極パッド１１１は、抵抗トレンチ２６１内にある抵抗層２７１を介して、第１のゲート電極５１に電気的に接続される。
【０１６３】
ゲート電極パッド１１１は、第２のゲート電極５２に電気的に接続される。ゲート電極パッド１１１と、第２のゲート電極５２との間には、抵抗層２７１は介在しない。
【０１６４】
ゲート電極パッド１１１、抵抗層２７１、第１のゲート電極５１及び第２のゲート電極５２の間は、それぞれ、例えば、図示しない、金属配線で接続される。
【０１６５】
ＩＧＢＴ８００では、終端領域１０２の中に抵抗トレンチ２６１を設ける。終端領域１０２は、面積が比較的広い。したがって、抵抗トレンチ２６１のレイアウトパターンの自由度が増大する。よって、ゲート抵抗の値の自由度が増大する。
【０１６６】
また、終端領域１０２は、第１のｐ型ガードリング領域４０ａ、第２のｐ型ガードリング領域４０ｂ、第３のｐ型ガードリング領域４０ｃ等を設けるため、所定の幅が必要である。したがって、終端領域１０２の中に抵抗トレンチ２６１を設けることによるエリアペナルティは小さい。
【０１６７】
以上、第８の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ゲート抵抗の値の自由度が増大する。
【０１６８】
（第９の実施形態）
第９の実施形態の半導体装置は、ダイオード領域１０３を備え、抵抗トレンチがＩＧＢＴセル領域１０１ではなく、ＩＧＢＴセル領域１０１とダイオード領域１０３との間の境界領域に設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【０１６９】
図１３は、第９の実施形態の半導体装置の模式平面図である。図１３（ａ）はパターンレイアウト図、図１３（ｂ）は、図１３（ａ）に各パターンの電気的な接続関係を追加した図である。図１４は、第９の実施形態の半導体装置の模式断面図である。図１４は図１３（ａ）のＦＦ’断面図である。
【０１７０】
第９の実施形態の半導体装置は、ＩＧＢＴセル領域１０１とダイオード領域１０３とをワンチップに備えた、いわゆるＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ）９００である。
【０１７１】
ＲＣ−ＩＧＢＴ９００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型である。また、第９の実施形態の半導体装置は、ダブルゲート駆動が可能なＲＣ−ＩＧＢＴ９００である。
【０１７２】
第９の実施形態のＲＣ−ＩＧＢＴ９００は、ＩＧＢＴセル領域１０１、終端領域１０２、ダイオード領域１０３、ゲート電極パッド１１１を備える。ＲＣ−ＩＧＢＴ９００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
【０１７３】
半導体層１０のＩＧＢＴセル領域１０１の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第１のゲート電極５１、第２のゲート電極５２、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、第１のｎ型エミッタ領域３６、第２のｎ型エミッタ領域３７、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、ダミートレンチ１１、ダミーゲート電極３１、絶縁膜６３が設けられる。
【０１７４】
ダミートレンチ１１は、第１のゲートトレンチ２１と第２のゲートトレンチ２２の間に設けられる。ダミートレンチ１１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。ダミートレンチ１１は、は、ストライプ形状を有する。ダミートレンチ１１は、は、第１の方向に直交する第２の方向に繰り返し配置される。
【０１７５】
半導体層１０のダイオード領域１０３の中には、ｐ型アノード領域３５、ｎ型カソード領域１２８が設けられる。ｐ型アノード領域３５は、ｐ型の半導体領域である。ｎ型カソード領域１２８は、ｎ＋型の半導体領域である。
【０１７６】
エミッタ電極１２、ｐ型アノード領域３５、ｎ型ドリフト領域３２、ｎ型バッファ領域３０、ｎ型カソード領域１２８、及び、コレクタ電極１４が、ＰＩＮダイオードを構成する。
【０１７７】
ＩＧＢＴセル領域１０１とダイオード領域１０３との間の境界領域には、ｐ型領域２４１、抵抗トレンチ２６１、抵抗層２７１、絶縁膜２６３が設けられる。
【０１７８】
ｐ型領域２４１の深さは、ｐ型ベース領域３４の深さよりも深い。
【０１７９】
抵抗トレンチ２６１は、ＩＧＢＴセル領域１０１とダイオード領域１０３との間の境界領域に設けられる。抵抗トレンチ２６１は、ｐ型領域２４１の中に設けられる。抵抗トレンチ２６１の深さは、ｐ型領域２４１の深さよりも浅い。抵抗トレンチ２６１は、第１の方向に伸長する。
【０１８０】
抵抗層２７１は、抵抗トレンチ２６１の中に設けられる。抵抗層２７１は、例えば、半導体又は金属である。抵抗層２７１は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。抵抗層２７１は、ゲート電極パッド１１１に電気的に接続される。
【０１８１】
抵抗層２７１の電気抵抗率は、例えば、第１のゲート電極５１の電気抵抗率及び第２のゲート電極５２の電気抵抗率よりも高い。例えば、抵抗層２７１、第１のゲート電極５１及び第２のゲート電極５２は、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。そして、例えば、抵抗層２７１の導電性不純物濃度は、第１のゲート電極５１の導電性不純物濃度及び第２のゲート電極５２の導電性不純部物濃度よりも低い。
【０１８２】
抵抗層２７１は、第１のゲート電極５１のゲート抵抗として機能する。
【０１８３】
抵抗層２７１とｐ型ベース領域３４の間には、絶縁膜２６３が設けられる。絶縁膜２６３は、例えば、酸化シリコン膜である。
【０１８４】
ゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲート電極パッド１１１は、抵抗層２７１を間に挟んで、第１のゲート電極５１に電気的に接続される。例えば、図１３（ｂ）示すように、ゲート電極パッド１１１は、抵抗トレンチ２６１内にある抵抗層２７１を介して、第１のゲート電極５１に電気的に接続される。
【０１８５】
ゲート電極パッド１１１は、第２のゲート電極５２に電気的に接続される。ゲート電極パッド１１１と、第２のゲート電極５２との間には、抵抗層２７１は介在しない。
【０１８６】
ゲート電極パッド１１１、抵抗層２７１、第１のゲート電極５１、及び、第２のゲート電極５２の間は、それぞれ、例えば、図示しない、金属配線で接続される。
【０１８７】
ＲＣ−ＩＧＢＴ９００では、ＩＧＢＴセル領域１０１とダイオード領域１０３との間の境界領域の中に抵抗トレンチ２６１を設ける。境界領域は、面積が比較的広い。したがって、抵抗トレンチ２６１のレイアウトパターンの自由度が増大する。よって、ゲート抵抗の値の自由度が増大する。
【０１８８】
また、境界領域は、ＩＧＢＴセル領域１０１とダイオード領域１０３の間の干渉を抑制する観点から、所定の幅が必要である。したがって、境界領域の中に抵抗トレンチ２６１を設けることによるエリアペナルティは小さい。
【０１８９】
以上、第９の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ゲート抵抗の値の自由度が増大する。
【０１９０】
（第１０の実施形態）
第１０の実施形態の半導体装置は、第１のＩＧＢＴセル領域１０１ａと第２のＩＧＢＴセル領域１０１ｂの２つのセル領域を備える点、及び、抵抗トレンチがＩＧＢＴセル領域１０１ではなく、第１のＩＧＢＴセル領域１０１ａと第２のＩＧＢＴセル領域１０１ｂの間の境界領域に設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【０１９１】
図１５、図１６は、第１０の実施形態の半導体装置の模式平面図である。図１５はパターンレイアウト図、図１６は、図１５に各パターンの電気的な接続関係を追加した図である。図１７は、第１０の実施形態の半導体装置の模式断面図である。図１７は図１５のＧＧ’断面図である。
【０１９２】
第１０の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ１０００である。第１０の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ１０００である。
【０１９３】
第１０の実施形態のＩＧＢＴ１０００は、第１のＩＧＢＴセル領域１０１ａ、第２のＩＧＢＴセル領域１０１ｂ、終端領域１０２、ゲート電極パッド１１１を備える。ＩＧＢＴ１０００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
【０１９４】
半導体層１０の第１のＩＧＢＴセル領域１０１ａの中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第１のゲート電極５１、第２のゲート電極５２、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、第１のｎ型エミッタ領域３６、第２のｎ型エミッタ領域３７、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、ダミートレンチ１１、ダミーゲート電極３１、絶縁膜６３が設けられる。
【０１９５】
ダミートレンチ１１は、第１のゲートトレンチ２１と第２のゲートトレンチ２２の間に設けられる。ダミートレンチ１１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に伸長する。ダミートレンチ１１は、は、ストライプ形状を有する。ダミートレンチ１１は、は、第１の方向に直交する第２の方向に繰り返し配置される。
【０１９６】
半導体層１０の中の第２のＩＧＢＴセル領域１０１ｂの中には、第１のＩＧＢＴセル領域１０１ａと同様の構成要素が設けられる。第２のＩＧＢＴセル領域１０１ｂは、第２の方向を線対称軸として、第１のＩＧＢＴセル領域１０１ａを反転させたレイアウトパターンを備える。
【０１９７】
第１のＩＧＢＴセル領域１０１ａと第２のＩＧＢＴセル領域１０１ｂの間の境界領域には、ｐ型領域２４１、抵抗トレンチ２６１、抵抗層２７１、絶縁膜２６３が設けられる。境界領域には、例えば、図示しない金属配線が設けられる。金属配線は、例えば、ゲート電極パッド１１１、抵抗層２７１、第１のゲート電極５１、及び、第２のゲート電極５２の間をつなぐ配線である。
【０１９８】
ｐ型領域２４１の深さは、ｐ型ベース領域３４の深さよりも深い。
【０１９９】
抵抗トレンチ２６１は、第１のＩＧＢＴセル領域１０１ａと第２のＩＧＢＴセル領域１０１ｂの間の境界領域に設けられる。抵抗トレンチ２６１は、ｐ型領域２４１の中に設けられる。抵抗トレンチ２６１の深さは、ｐ型領域２４１の深さよりも浅い。抵抗トレンチ２６１は、第１の方向に伸長する。
【０２００】
抵抗層２７１は、抵抗トレンチ２６１の中に設けられる。抵抗層２７１は、例えば、半導体又は金属である。抵抗層２７１は、例えば、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。抵抗層２７１は、ゲート電極パッド１１１に電気的に接続される。
【０２０１】
抵抗層２７１の電気抵抗率は、例えば、第１のゲート電極５１の電気抵抗率及び第２のゲート電極５２の電気抵抗率よりも高い。例えば、抵抗層２７１、第１のゲート電極５１、及び、第２のゲート電極５２は、ｎ型不純物又はｐ型不純物を含む、アモルファスシリコン又は多結晶シリコンである。そして、例えば、抵抗層２７１の導電性不純物濃度は、第１のゲート電極５１の導電性不純物濃度及び第２のゲート電極５２の導電性不純部物濃度よりも低い。
【０２０２】
抵抗層２７１は、第１のゲート電極５１のゲート抵抗として機能する。
【０２０３】
抵抗層２７１とｐ型ベース領域３４の間には、絶縁膜２６３が設けられる。絶縁膜２６３は、例えば、酸化シリコン膜である。
【０２０４】
ゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲート電極パッド１１１は、抵抗層２７１を間に挟んで、第１のゲート電極５１に電気的に接続される。例えば、図１６に示すように、ゲート電極パッド１１１は、抵抗トレンチ２６１内にある抵抗層２７１を介して、第１のゲート電極５１に電気的に接続される。
【０２０５】
ゲート電極パッド１１１は、第２のゲート電極５２に電気的に接続される。ゲート電極パッド１１１と、第２のゲート電極５２との間には、抵抗層２７１は介在しない。
【０２０６】
ゲート電極パッド１１１、抵抗層２７１、第１のゲート電極５１、及び、第２のゲート電極５２の間は、それぞれ、例えば、図示しない、金属配線で接続される。
【０２０７】
ＩＧＢＴ１０００では、第１のＩＧＢＴセル領域１０１ａと第２のＩＧＢＴセル領域１０１ｂの間の境界領域の中に抵抗トレンチ２６１を設ける。境界領域は、面積が比較的広い。したがって、抵抗トレンチ２６１のレイアウトパターンの自由度が増大する。よって、ゲート抵抗の値の自由度が増大する。
【０２０８】
また、第１のＩＧＢＴセル領域１０１ａと第２のＩＧＢＴセル領域１０１ｂの間の境界領域には、ゲート電極間を接続する配線を設ける観点から所定の幅が必要である。したがって、境界領域の中に抵抗トレンチ２６１を設けることによるエリアペナルティは小さい。
【０２０９】
以上、第１０の実施形態によれば、１個のゲート電極パッドで、ダブルゲート駆動を実現することが可能となる。また、ゲート抵抗の値の自由度が増大する。
【０２１０】
第１ないし第１０の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素等、その他の単結晶半導体であっても構わない。
【０２１１】
第１ないし第１０の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状又はドット形状のトレンチにも本発明を適用することは可能である。
【０２１２】
第６ないし第１０の実施形態においては、セル領域にダミートレンチが設けられる場合を例に説明したが、セル領域にダミートレンチを設けない構成とすることも可能である。
【０２１３】
第１ないし第１０の実施形態においては、第１導電型がｐ型、第２導電型がｎ型である場合を例に説明したが、第１導電型をｎ型、第２導電型をｐ型とすることも可能である。
【０２１４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１５】
１０      半導体層
１２      エミッタ電極（第１の電極）
１４      コレクタ電極（第２の電極）
２１      第１のゲートトレンチ（第１のトレンチ）
２２      第２のゲートトレンチ（第２のトレンチ）
２８      ｐ型コレクタ領域（第１の半導体領域）
３２      ｎ型ドリフト領域（第２の半導体領域）
３４      ｐ型ベース領域（第３の半導体領域）
３６      第１のｎ型エミッタ領域（第４の半導体領域）
３７      第２のｎ型エミッタ領域（第５の半導体領域）
４１      第１のゲート絶縁膜
４２      第２のゲート絶縁膜
５１      第１のゲート電極
５２      第２のゲート電極
６１      抵抗トレンチ（第３のトレンチ）
６３      絶縁膜
７１      第１の抵抗層
８１      抵抗トレンチ（第４のトレンチ）
９１      第２の抵抗層
１００    ＩＧＢＴ（半導体装置）
１１１    ゲート電極パッド
１２１    ゲートトレンチ（第１のトレンチ）
１３６    ｎ型エミッタ領域（第４の半導体領域）
１５１ａ  上部ゲート電極
１５１ｂ  下部ゲート電極
１６１    抵抗トレンチ（第２のトレンチ）
１６３    絶縁膜
１７１    抵抗層
１７１ａ  上部領域
１７１ｂ  下部領域
２００    ＩＧＢＴ（半導体装置）
３００    ＩＧＢＴ（半導体装置）
４００    ＩＧＢＴ（半導体装置）
５００    ＩＧＢＴ（半導体装置）
６００    ＩＧＢＴ（半導体装置）
７００    ＩＧＢＴ（半導体装置）
８００    ＩＧＢＴ（半導体装置）
９００    ＲＣ−ＩＧＢＴ（半導体装置）
１０００  ＩＧＢＴ（半導体装置）
Ｐ１      第１の面
Ｐ２      第２の面
【図１】
2019169597.tif 000003
【図２】
2019169597.tif 000004
【図３】
2019169597.tif 000005
【図４】
2019169597.tif 000006
【図５】
2019169597.tif 000007
【図６】
2019169597.tif 000008
【図７】
2019169597.tif 000009
【図８】
2019169597.tif 000010
【図９】
2019169597.tif 000011
【図１０】
2019169597.tif 000012
【図１１】
2019169597.tif 000013
【図１２】
2019169597.tif 000014
【図１３】
2019169597.tif 000015
【図１４】
2019169597.tif 000016
【図１５】
2019169597.tif 000017
【図１６】
2019169597.tif 000018
【図１７】
2019169597.tif 000019
【手続補正書】
【提出日】平成30年7月31日(2018.7.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
前記半導体層の中に設けられ、前記第１の面において、前記第１の面に平行な第１の方向に伸長する第１のトレンチと、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記半導体層の中に設けられ、前記第１の面において、前記第１の方向に伸長する第２のトレンチと、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記半導体層の中に設けられた第３のトレンチと、
前記第３のトレンチの中に設けられた第１の抵抗層と、
前記半導体層の前記第１の面の側に設けられた第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記第１の抵抗層を間に挟んで前記第１のゲート電極と電気的に接続され、前記第２のゲート電極と電気的に接続されたゲート電極パッドと、
を備えた半導体装置。
【請求項２】
前記第１の抵抗層の電気抵抗率は、前記第１のゲート電極の電気抵抗率及び前記第２のゲート電極の電気抵抗率よりも高い請求項１記載の半導体装置。
【請求項３】
前記第１の抵抗層、前記第１のゲート電極及び前記第２のゲート電極は、アモルファスシリコン、又は、多結晶シリコンであり、前記第１の抵抗層の導電性不純物濃度は、前記第１のゲート電極の導電性不純物濃度及び前記第２のゲート電極の導電性不純物濃度よりも低い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第３のトレンチは、前記第１のトレンチと前記第２のトレンチの間に設けられ、前記第１の面において、前記第１の方向に伸長する請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記半導体層の中に設けられ前記第２の電極に接する第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられ前記第１の電極に接する第２導電型の第４の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられ前記第１の電極に接する第２導電型の第５の半導体領域と、を更に備え、
前記第１のトレンチは、前記第４の半導体領域及び前記第３の半導体領域を貫通し、
前記第２のトレンチは、前記第５の半導体領域及び前記第３の半導体領域を貫通する請求項４記載の半導体装置。
【請求項６】
前記第３のトレンチは、前記第３の半導体領域を貫通する請求項５記載の半導体装置。
【請求項７】
前記第３のトレンチと前記第２のトレンチとの間に設けられ、前記第１の面において、前記第１の方向に伸長する第４のトレンチと、
前記第４のトレンチの中に設けられた第２の抵抗層と、を更に備え、
前記ゲート電極パッドは、前記第１の抵抗層及び前記第２の抵抗層を間に挟んで前記第１のゲート電極と電気的に接続される請求項４ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁膜と、
前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁膜と、
前記第１の抵抗層と前記半導体層との間に設けられ、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも膜厚の厚い絶縁膜とを、更に備える請求項４ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記第１の抵抗層の前記第１の方向と直交する第２の方向の幅が、前記第１のゲート電極及び前記第２のゲート電極の前記第２の方向の幅よりも狭い請求項４ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
前記半導体層の中に設けられ、前記第１の面において、前記第１の面に平行な第１の方向に伸長する第１のトレンチと、
前記第１のトレンチの中に設けられた上部ゲート電極と、前記第１のトレンチの中に前記上部ゲート電極の前記第２の面の側に設けられた下部ゲート電極と、
前記半導体層の中に設けられた第２のトレンチと、
前記第２のトレンチの中に設けられた抵抗層と、
前記半導体層の前記第１の面の側に設けられた第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記抵抗層を間に挟んで前記上部ゲート電極と電気的に接続され、前記下部ゲート電極に接続されたゲート電極パッドと、
を備えた半導体装置。
【請求項１１】
前記抵抗層の電気抵抗率は、前記上部ゲート電極の電気抵抗率及び前記下部ゲート電極の電気抵抗率よりも高い請求項１０記載の半導体装置。
【請求項１２】
前記抵抗層、前記上部ゲート電極、前記下部ゲート電極は、アモルファスシリコン、又は、多結晶シリコンであり、前記抵抗層の導電性不純物濃度は、前記上部ゲート電極の導電性不純物濃度及び前記下部ゲート電極の導電性不純物濃度よりも低い請求項１０又は請求項１１記載の半導体装置。
【請求項１３】
前記第２のトレンチは、前記第１のトレンチと隣り合って設けられ、前記第１の面において、前記第１の方向に伸長する請求項１０ないし請求項１２いずれか一項記載の半導体装置。
【請求項１４】
前記半導体層の中に設けられ前記第２の電極に接する第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられ前記第１の電極に接する第２導電型の第４の半導体領域と、を更に備え、
前記第１のトレンチは、前記第４の半導体領域及び前記第３の半導体領域を貫通する請求項１３記載の半導体装置。
【請求項１５】
前記第２のトレンチは、前記第３の半導体領域を貫通する請求項１４記載の半導体装置。
【請求項１６】
前記抵抗層は、上部領域と、前記上部領域の前記第２の面の側に設けられた下部領域とを有する請求項１３ないし請求項１５いずれか一項記載の半導体装置。