(57)【要約】【課題】破壊原因を容易に判定できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極、第２の電極、及び、第１のゲート電極を有するトランジスタと、トランジスタの第１のパラメータの経時変化を検知し、第１の経時変化データを取得する第１の検知部と、第１の経時変化データを記憶する第１の記憶部と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極、第２の電極、及び、第１のゲート電極を有するトランジスタと、
前記トランジスタの第１のパラメータの経時変化を検知し、第１の経時変化データを取得する第１の検知部と、
前記第１の経時変化データを記憶する第１の記憶部と、
を備える半導体装置。
【請求項２】
前記第１の経時変化データを前記第１の記憶部で記憶する前に、前記第１の経時変化データをデジタルデータに変換するアナログデジタル変換部を、更に備える請求項１記載の半導体装置。
【請求項３】
前記第１の記憶部に記憶された前記第１の経時変化データを外部から読み出すためのインターフェース部を、更に備える請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１のパラメータは、前記第１のゲート電極に印加される第１のゲート電圧である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１のゲート電極に印加される前記第１のゲート電圧を制御するゲート駆動回路と、
前記ゲート駆動回路と前記第１のゲート電極との間に設けられたゲート抵抗と、を更に備え、
前記第１の検知部は、前記ゲート抵抗と前記第１のゲート電極の間の前記第１のゲート電圧の経時変化を検知する請求項４記載の半導体装置。
【請求項６】
前記トランジスタの第２のパラメータの経時変化を検知し、第２の経時変化データを取得する第２の検知部と、
前記第２の経時変化データを記憶する第２の記憶部と、を更に備え、
前記第２のパラメータは、前記トランジスタに流れる電流である請求項４記載の半導体装置。
【請求項７】
前記第１のパラメータの標準経時変化データを記憶する標準データ記憶部と、
前記標準経時変化データと前記第１の経時変化データを比較する比較部と、
前記比較部における比較結果に基づき、前記トランジスタの動作を停止する保護部と、
を更に備える請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記第１のパラメータは、前記トランジスタに流れる電流である請求項１記載の半導体装置。
【請求項９】
前記第１のパラメータは、前記トランジスタの温度である請求項１記載の半導体装置。
【請求項１０】
前記第１のパラメータは、前記第１のゲート電極に流れるゲート電流である請求項１記載の半導体装置。
【請求項１１】
ゲートタイミング制御回路を、更に備え、
前記トランジスタが第２のゲート電圧が印加される第２のゲート電極を有し、
前記ゲートタイミング制御回路は、前記第１の記憶部に記憶された前記第１の経時変化データに基づき、前記第１のゲート電圧の印加タイミングと前記第２のゲート電圧の印加タイミングを制御する請求項４又は請求項５記載の半導体装置。
【請求項１２】
前記第１の記憶部は、不揮発性半導体メモリである請求項１ないし請求項１１いずれか一項記載の半導体装置。
【請求項１３】
前記トランジスタ、前記第１の検知部、及び、前記第１の記憶部は、同一の半導体基板の上に設けられた請求項１記載の半導体装置。
【請求項１４】
前記トランジスタ、前記第１の検知部、前記第１の記憶部、前記第２の検知部、及び、前記第２の記憶部は、同一の半導体基板の上に設けられた請求項６記載の半導体装置。
【請求項１５】
請求項１ないし請求項１４いずれか一項記載の半導体装置を備える電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び電力変換装置に関する。
【背景技術】
【０００２】
例えば、電力変換装置に含まれるパワートランジスタが動作中に破壊する場合がある。パワートランジスタの破壊原因として、例えば、ターンオフ動作時のサージ電圧による破壊、誤点弧による短絡による破壊等、いくつかの原因が考えられる。
【０００３】
一旦、パワートランジスタが破壊すると、事後的に破壊原因を判定することは困難である。パワートランジスタの破壊原因を明らかにし、信頼性の高い電力変換装置を実現するために、パワートランジスタの破壊原因を容易に判定することが望まれる。さらにはパワートランジスタの動作の異常を検知して、パワートランジスタの駆動等に反映させる必要もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−９５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、破壊原因を容易に判定できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の電極、第２の電極、及び、第１のゲート電極を有するトランジスタと、前記トランジスタの第１のパラメータの経時変化を検知し、第１の経時変化データを取得する第１の検知部と、前記第１の経時変化データを記憶する第１の記憶部と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式図。
【図２】第１の実施形態の電力変換装置の回路図。
【図３】第１の実施形態のトランジスタの模式断面図。
【図４】第１の実施形態の半導体装置の作用及び効果の説明図。
【図５】第２の実施形態の半導体装置の模式図。
【図６】第３の実施形態の半導体装置の模式図。
【図７】第４の実施形態の半導体装置の模式図。
【図８】第５の実施形態の半導体装置の模式図。
【図９】第６の実施形態の半導体装置の模式図。
【図１０】第６の実施形態のトランジスタの模式断面図。
【図１１】第７の実施形態の半導体装置の模式図。
【図１２】第８の実施形態の半導体装置の模式図。
【図１３】第９の実施形態の半導体装置の模式図。
【図１４】第１０の実施形態の半導体装置の模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、本明細書中、半導体装置とは、複数の機能がワンチップ化された半導体チップ、複数の電子部品が配置された電子回路基板、又は、複数の電子部品が組み合わされて一つのパッケージに納められたパワーモジュールを包含する概念である。
【００１０】
本明細書中、「電圧」とは、別段の定義をしないかぎり、グラウンド電位との間の電位差を意味するものとする。
【００１１】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極、第２の電極、及び、第１のゲート電極を有するトランジスタと、トランジスタの第１のパラメータの経時変化を検知し、第１の経時変化データを取得する第１の検知部と、第１の経時変化データを記憶する第１の記憶部と、を備える。
【００１２】
第１の実施形態の電力変換装置は、上記半導体装置を備える。
【００１３】
図１は、第１の実施形態の半導体装置の模式図である。第１の実施形態の半導体装置は、トランジスタ回路１００である。
【００１４】
図２は、第１の実施形態の電力変換装置の回路図である。第１の実施形態の電力変換装置は、インバータ回路１１０である。図１は、図２のインバータ回路１１０の一部であるトランジスタ回路１００の詳細を示す模式図である。
【００１５】
図２に示すインバータ回路１１０は、３組のローサイドトランジスタ１０とハイサイドトランジスタ２０を備える。図２に示すインバータ回路は、正端子Ｐ、負端子Ｎ、出力端子Ｕ、出力端子Ｖ、出力端子Ｗを備える。ローサイドトランジスタ１０は、トランジスタの一例である。
【００１６】
正端子Ｐは直流電源３０の正極に接続され、負端子Ｎは直流電源３０の負極に接続される。例えば、平滑キャパシタ４０が、正端子Ｐと負端子Ｎとの間に、直流電源３０に並列に設けられる。インバータ回路は、３相インバータである。
【００１７】
直流電源３０の電圧は、例えば、２００Ｖ以上１５００Ｖ以下である。
【００１８】
図１は、図２のインバータ回路のうちの１個のローサイドトランジスタ１０を含むトランジスタ回路１００の詳細を示す模式図である。図１は、図２の中で、点線で囲まれる領域の模式図である。
【００１９】
第１の実施形態のトランジスタ回路１００は、ローサイドトランジスタ１０（トランジスタ）、ゲートパルス発生回路１２、ゲート駆動回路１４、ゲート抵抗１６、電圧検知部２２（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、を備える。
【００２０】
ローサイドトランジスタ１０は、エミッタ電極１０ａ（第１の電極）、コレクタ電極１０ｂ（第２の電極）、ゲート電極１０ｃ（第１のゲート電極）を有する。以下、ローサイドトランジスタ１０を、単に、トランジスタ１０と称する。
【００２１】
トランジスタ１０は、例えば、縦型のＩｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）である。トランジスタ１０には、例えば、図示しない還流ダイオードが接続される。
【００２２】
図３は、第１の実施形態のトランジスタ１０の模式断面図である。トランジスタ１０は、エミッタ電極１０ａ、コレクタ電極１０ｂ、ゲート電極１０ｃ、ゲート絶縁膜１１、ｐ＋型のコレクタ領域３１、ｎ―型のドリフト領域３２、ｐ型のベース領域３３、ｎ＋型のエミッタ領域３４を備える。ｐ＋型のコレクタ領域３１、ｎ―型のドリフト領域３２、ｐ型のベース領域３３、ｎ＋型のエミッタ領域３４は、例えば、単結晶シリコン層、又は、単結晶炭化珪素層に形成される。
【００２３】
ゲートパルス発生回路１２は、トランジスタ１０のオン動作、オフ動作を制御するゲート信号を発生する機能を有する。ゲート信号は、例えば、パルス信号である。
【００２４】
ゲート駆動回路１４は、ゲート信号に基づいて、ゲート電極１０ｃに印加するゲート電圧を発生させ、トランジスタ１０の駆動を制御する機能を有する。ゲート電圧は、例えば、ｎチャネル型の場合、０Ｖから１５Ｖの範囲で変化する。もしくは負バイアスから１５Ｖの範囲で変化する。
【００２５】
ゲート抵抗１６は、ゲート駆動回路１４とゲート電極１０ｃの間に設けられる。ゲート抵抗１６は、例えば、ゲート駆動回路１４とトランジスタ１０に設けられる図示しないゲートパッドとの間に設けられる。ゲート抵抗１６は、ゲート電圧の伝達時間を調整することで、トランジスタ１０のスイッチング速度を制御したり、オーバーシュート電圧、オーバーシュート電流を抑制したりする機能を有する。
【００２６】
電圧検知部２２は、ゲート電極１０ｃに印加されるゲート電圧（第１のゲート電圧）の経時変化を検知する機能を有する。電圧検知部２２は、例えば、ゲート抵抗１６とゲート電極１０ｃの間の部分の電圧を検知する。電圧検知部２２は、ゲート電極１０ｃに印加されるゲート電圧の波形を取得する機能を有する。
【００２７】
ゲート電極１０ｃは、第１のゲート電極の一例である。ゲート電極１０ｃに印加されるゲート電圧は、トランジスタ１０の第１のパラメータの一例である。ゲート電極１０ｃに印加されるゲート電圧の波形は、第１の経時変化データの一例である。
【００２８】
電圧検知部２２には、例えば、公知の電圧検出回路を用いることが可能である。電圧検知部２２では、ゲート電圧の波形がアナログデータとして取得される。
【００２９】
アナログデジタル変換部２４は、電圧検知部２２で取得されたゲート電圧の波形を、アナログデータからデジタルデータに変換する機能を有する。アナログデジタル変換部２４は、例えば、公知のアナログデジタル変換回路である。
【００３０】
第１の記憶部２６は、アナログデジタル変換部２４でデジタルデータに変換されたゲート電圧の波形を、記憶する機能を有する。第１の記憶部２６は、例えば、不揮発性半導体メモリである。
【００３１】
インターフェース部２８は、第１の記憶部２６に記憶されたゲート電圧の波形を、外部から読み出し可能にする機能を有する。インターフェース部２８は、例えば、公知のインターフェース回路である。
【００３２】
インターフェース部２８には、例えば、出力端子と制御用端子が設けられる。そして、制御用端子へ制御信号を入力することで、出力端子から第１の記憶部２６に記憶されたゲート電圧の波形が出力される。
【００３３】
次に、第１の実施形態の半導体装置及び電力変換装置の作用及び効果について説明する。
【００３４】
例えば、電力変換装置に含まれるパワートランジスタが電力変換装置の動作中に破壊する場合がある。パワートランジスタの破壊原因として、例えば、ターンオフ動作時のサージ電圧による破壊、誤点弧による短絡による破壊等、いくつかの原因が考えられる。
【００３５】
一旦、パワートランジスタが破壊すると、事後的に破壊原因を判定することは困難である。パワートランジスタの破壊原因を明らかにし、信頼性の高い電力変換装置を実現するために、パワートランジスタの破壊原因を容易に判定することが望まれる。
【００３６】
図４は、第１の実施形態の半導体装置の作用及び効果の説明図である。図４は、トランジスタ１０のスイッチング動作時の、ゲート電圧ＶＧＥ、コレクタ−エミッタ間電圧ＶＣＥ、コレクタ−エミッタ間電流ＩＣＥの経時変化を示す。図４は、トランジスタ１０のスイッチング動作時の、ゲート電圧ＶＧＥ、コレクタ−エミッタ間電圧ＶＣＥ、コレクタ−エミッタ間電流ＩＣＥの波形を示す。図４（ａ）はターンオン動作の波形、図４（ｂ）はターンオフ動作の波形である。
【００３７】
第１の実施形態のトランジスタ回路１００は、トランジスタ１０のゲート電極１０ｃに印加されるゲート電圧（図４中のＶＧＥに相当）の波形を記憶する。トランジスタ１０が破壊し、インバータ回路１１０の動作が異常となった場合、第１の記憶部２６に記憶されたゲート電圧ＶＧＥの波形を、インターフェース部２８を介して読み出す。トランジスタ１０が破壊した際の、ゲート電圧ＶＧＥの波形が確認できることで、トランジスタ１０の破壊原因を容易に判定することができる。
【００３８】
例えば、読み出されたゲート電圧ＶＧＥの波形から、図４（ｂ）のｔ９からｔ１０の間で、トランジスタ１０が破壊したことが明らかになった場合、ターンオフ動作時のサージ電圧によりＶＣＥが限界以上に高くなり、トランジスタ１０が破壊したことが推定できる。
【００３９】
また、例えば、正常であればゲート電圧ＶＧＥが０Ｖであるｔ０前やｔ１１後の時間帯に、ゲート電圧ＶＧＥが閾値電圧を超えていたことが明らかになった場合、誤点弧による短絡により、トランジスタ１０が破壊したことが推定できる。
【００４０】
また、トランジスタ１０のミラー期間のゲート電圧ＶＧＥは、コレクタ−エミッタ間電流ＩＣＥと相関関係があることが知られている。したがって、例えば、トランジスタ１０の破壊時のミラー期間のゲート電圧ＶＧＥが想定以上に高かった場合、過大なコレクタ−エミッタ間電流ＩＣＥが流れたことにより、トランジスタ１０が破壊したことが推定できる。
【００４１】
なお、第１の記憶部２６は、少なくとも、ターンオン動作からターンオフ動作の１サイクル分のゲート電圧ＶＧＥの波形を記憶することが好ましい。１サイクル分のゲート電圧ＶＧＥの波形を記憶することで、トランジスタ１０の破壊原因の判定が容易になる。
【００４２】
（変形例）
第１の実施形態の変形例は、電圧検知部２２にかえて電流検知部を備える。電流検知部が第１の検知部の一例となる。電流検知部は、ゲート電極１０ｃに流れるゲート電流の経時変化を検知する機能を有する。電流検知部は、例えば、ゲート抵抗１６とゲート電極１０ｃの間に流れる電流を検知する。電流検知部は、ゲート電極１０ｃに流れるゲート電流の波形を取得する機能を有する。
【００４３】
以上、第１の実施形態によれば、トランジスタ回路１００又はインバータ回路１１０に含まれるトランジスタ１０の破壊原因を容易に判定することができる。
【００４４】
（第２の実施形態）
第２の実施形態の半導体装置及び電力変換装置は、第１のパラメータが、トランジスタに流れる電流である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００４５】
図５は、第２の実施形態の半導体装置の模式図である。第２の実施形態の半導体装置は、トランジスタ回路２００である。トランジスタ回路２００は、インバータ回路１１０の一部である。
【００４６】
トランジスタ回路２００は、トランジスタ１０、ゲートパルス発生回路１２、ゲート駆動回路１４、ゲート抵抗１６、電流検知部５２（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、を備える。
【００４７】
電流検知部５２は、コレクタ電極１０ｂとエミッタ電極１０ａとの間に流れる電流の経時変化を検知する機能を有する。電流検知部５２は、コレクタ電極１０ｂとエミッタ電極１０ａとの間に流れるコレクタ−エミッタ間電流の波形を取得する機能を有する。
【００４８】
コレクタ電極１０ｂとエミッタ電極１０ａとの間に流れるコレクタ−エミッタ間電流は、第１のパラメータの一例である。コレクタ−エミッタ間電流の波形は、第１の経時変化データの一例である。
【００４９】
電流検知部５２には、例えば、公知の電流検出回路を用いることが可能である。電流検知部５２では、コレクタ−エミッタ間電流の波形がアナログデータとして取得される。
【００５０】
アナログデジタル変換部２４は、電流検知部５２で取得されたコレクタ−エミッタ間電流の波形を、アナログデータからデジタルデータに変換する機能を有する。
【００５１】
第１の記憶部２６は、アナログデジタル変換部２４でデジタルデータに変換されたコレクタ−エミッタ間電流の波形を、記憶する機能を有する。
【００５２】
インターフェース部２８は、第１の記憶部２６に記憶されたコレクタ−エミッタ間電流の波形を、外部から読み出し可能にする機能を有する。
【００５３】
第１の記憶部２６に記憶されるコレクタ−エミッタ間電流の波形は、図４のコレクタ−エミッタ間電流ＩＣＥの波形に相当する。
【００５４】
トランジスタ１０が破壊し、インバータ回路１１０の動作が異常となった場合、第１の記憶部２６に記憶されたコレクタ−エミッタ間電流ＩＣＥの波形を、インターフェース部２８を介して読み出す。トランジスタ１０が破壊した際の、コレクタ−エミッタ間電流ＩＣＥの波形が確認できることで、トランジスタ１０の破壊原因を容易に判定することができる。
【００５５】
以上、第２の実施形態によれば、トランジスタ回路２００又はインバータ回路１１０に含まれるトランジスタ１０の破壊原因を容易に判定することができる。
【００５６】
（第３の実施形態）
第３の実施形態の半導体装置及び電力変換装置は、トランジスタの第２のパラメータの経時変化を検知し、第２の経時変化データを取得する第２の検知部と、第２の経時変化データを記憶する第２の記憶部と、を更に備え、第２のパラメータは、トランジスタに流れる電流である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００５７】
第３の実施形態の半導体装置は、第１の実施形態の半導体装置と第２の実施形態の半導体装置を組み合わせた形態である。
【００５８】
図６は、第３の実施形態の半導体装置の模式図である。第３の実施形態の半導体装置は、トランジスタ回路３００である。トランジスタ回路３００は、インバータ回路１１０の一部である。
【００５９】
トランジスタ回路３００は、トランジスタ１０、ゲートパルス発生回路１２、ゲート駆動回路１４、ゲート抵抗１６、電圧検知部２２（第１の検知部）、電流検知部５４（第２の検知部）、アナログデジタル変換部２４、第１の記憶部２６、第２の記憶部５６、インターフェース部２８、を備える。
【００６０】
電流検知部５４は、コレクタ電極１０ｂとエミッタ電極１０ａとの間に流れる電流の経時変化を検知する機能を有する。電流検知部５４は、コレクタ電極１０ｂとエミッタ電極１０ａとの間に流れるコレクタ−エミッタ間電流の波形を取得する機能を有する。電流検知部５４は、第２の検知部の一例である。
【００６１】
コレクタ電極１０ｂとエミッタ電極１０ａとの間に流れるコレクタ−エミッタ間電流は、第２のパラメータの一例である。コレクタ−エミッタ間電流の波形は、第２の経時変化データの一例である。
【００６２】
電流検知部５４には、例えば、公知の電流検出回路を用いることが可能である。電流検知部５４では、コレクタ−エミッタ間電流の波形がアナログデータとして取得される。
【００６３】
アナログデジタル変換部２４は、電圧検知部２２で取得されたゲート電圧の波形を、アナログデータからデジタルデータに変換する機能を有する。また、アナログデジタル変換部２４は、電流検知部５４で取得されたコレクタ−エミッタ間電流の波形を、アナログデータからデジタルデータに変換する機能を有する。
【００６４】
第２の記憶部５６は、アナログデジタル変換部２４でデジタルデータに変換されたコレクタ−エミッタ間電流の波形を、記憶する機能を有する。第２の記憶部５６は、例えば、不揮発性半導体メモリである。なお、第１の記憶部２６と、第２の記憶部５６は、例えば、同一の不揮発性半導体メモリであっても構わない。
【００６５】
インターフェース部２８は、第１の記憶部２６に記憶されたゲート電圧の波形、及び、第２の記憶部５６に記憶されたコレクタ−エミッタ間電流の波形を、外部から読み出し可能にする機能を有する。
【００６６】
第２の記憶部５６に記憶されるコレクタ−エミッタ間電流の波形は、図４のコレクタ−エミッタ間電流ＩＣＥの波形に相当する。
【００６７】
トランジスタ１０が破壊し、インバータ回路１１０の動作が異常となった場合、第１の記憶部２６に記憶されたゲート電圧ＶＧＥの波形を、インターフェース部２８を介して読み出す。また、第２の記憶部５６に記憶されたコレクタ−エミッタ間電流ＩＣＥの波形を、インターフェース部２８を介して読み出す。トランジスタ１０が破壊した際の、ゲート電圧ＶＧＥの波形、及び、コレクタ−エミッタ間電流ＩＣＥの波形の両方が確認できることで、トランジスタ１０の破壊原因を更に容易に判定することができる。
【００６８】
以上、第３の実施形態によれば、トランジスタ回路３００又はインバータ回路１１０に含まれるトランジスタ１０の破壊原因を更に容易に判定することができる。
【００６９】
（第４の実施形態）
第４の実施形態の半導体装置及び電力変換装置は、第１のパラメータの標準経時変化データを記憶する標準データ記憶部と、標準経時変化データと第１の経時変化データを比較する比較部と、比較部における比較結果に基づき、トランジスタの動作を停止する保護部と、を更に備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００７０】
図７は、第４の実施形態の半導体装置の模式図である。第４の実施形態の半導体装置は、トランジスタ回路４００である。トランジスタ回路４００は、インバータ回路１１０の一部である。
【００７１】
トランジスタ回路４００は、トランジスタ１０、ゲートパルス発生回路１２、ゲート駆動回路１４、ゲート抵抗１６、電圧検知部２２（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、標準データ記憶部６２、比較部６４、保護部６６を備える。
【００７２】
標準データ記憶部６２は、ゲート電圧の波形の標準波形を記憶する機能を有する。標準波形は、トランジスタ１０が正常に動作している場合のゲート電圧の波形である。ゲート電圧は、第１のパラメータの一例である。ゲート電圧の波形の標準波形は、標準経時変化データの一例である。
【００７３】
標準データ記憶部６２は、例えば、不揮発性半導体メモリである。なお、第１の記憶部２６と、標準データ記憶部６２は、例えば、同一の不揮発性半導体メモリであっても構わない。
【００７４】
比較部６４は、第１の記憶部２６に記憶されたゲート電圧の波形と、標準データ記憶部６２に記憶されたゲート電圧の波形の標準波形を比較する機能を有する。例えば、第１の記憶部２６に記憶されたゲート電圧の波形と、標準波形との差分を算出する機能を有する。
【００７５】
比較部６４は、例えば、ロジック回路である。比較部６４は、例えば、マイクロコンピュータ、又は、アナログ回路であっても構わない。
【００７６】
保護部６６は、比較部６４におけるゲート電圧の波形と、標準波形との比較結果に基づき、トランジスタの動作を停止する機能を有する。例えば、保護部６６は、ゲート電圧の波形と、標準波形との差分が規定の値を超えた場合に、ゲート駆動回路１４に対して制御信号を送り、トランジスタ１０の動作を停止する。
【００７７】
保護部６６は、例えば、ロジック回路である。保護部６６は、例えば、マイクロコンピュータ、又は、アナログ回路であっても構わない。保護部６６は、例えば、比較部６４と同一のマイクロコンピュータであっても構わない。
【００７８】
トランジスタ回路４００によれば、トランジスタ１０の破壊を予防することが可能となる。
【００７９】
以上、第４の実施形態によれば、第１の実施形態と同様にトランジスタ回路４００又はインバータ回路１１０に含まれるトランジスタ１０の破壊原因を容易に判定することができる。また、トランジスタ１０の破壊を予防することが可能となる。
【００８０】
（第５の実施形態）
第５の実施形態の半導体装置及び電力変換装置は、第１のパラメータが、トランジスタの温度である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００８１】
図８は、第５の実施形態の半導体装置の模式図である。第５の実施形態の半導体装置は、トランジスタ回路５００である。トランジスタ回路５００は、インバータ回路１１０の一部である。
【００８２】
トランジスタ回路５００は、トランジスタ１０、ゲートパルス発生回路１２、ゲート駆動回路１４、ゲート抵抗１６、温度検知部６８（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、を備える。
【００８３】
温度検知部６８は、トランジスタ１０の近傍に設けられる。温度検知部６８は、トランジスタ１０の温度を検知する機能を有する。温度検知部６８は、トランジスタ１０の温度の経時変化を取得する機能を有する。
【００８４】
トランジスタ１０の温度は、第１のパラメータの一例である。トランジスタ１０の温度の経時変化は、第１の経時変化データの一例である。
【００８５】
温度検知部６８には、例えば、ダイオード等を用いた温度センサや、熱電対を用いることが可能である。
【００８６】
アナログデジタル変換部２４は、温度検知部６８で取得された温度の経時変化を、アナログデータからデジタルデータに変換する機能を有する。
【００８７】
第１の記憶部２６は、アナログデジタル変換部２４でデジタルデータに変換された温度の経時変化を、記憶する機能を有する。
【００８８】
インターフェース部２８は、第１の記憶部２６に記憶された温度の経時変化を、外部から読み出し可能にする機能を有する。
【００８９】
トランジスタ１０が破壊し、インバータ回路１１０の動作が異常となった場合、第１の記憶部２６に記憶された温度の経時変化を、インターフェース部２８を介して読み出す。トランジスタ１０が破壊した際の、温度の経時変化が確認できることで、トランジスタ１０の破壊原因を容易に判定することができる。
【００９０】
以上、第５の実施形態によれば、トランジスタ回路５００又はインバータ回路１１０に含まれるトランジスタ１０の破壊原因を容易に判定することができる。
【００９１】
（第６の実施形態）
第６の実施形態の半導体装置及び電力変換装置は、ゲートタイミング制御回路を、更に備え、トランジスタが第２のゲート電圧が印加される第２のゲート電極を有し、ゲートタイミング制御回路は、第１の記憶部に記憶された第１の経時変化データに基づき、第１のゲート電圧の印加タイミングと第２のゲート電圧の印加タイミングを制御する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００９２】
図９は、第６の実施形態の半導体装置の模式図である。第６の実施形態の半導体装置は、トランジスタ回路６００である。トランジスタ回路６００は、インバータ回路１１０の一部である。
【００９３】
トランジスタ回路６００は、トランジスタ１０、ゲートパルス発生回路１２、ゲート駆動回路１４、ゲート駆動回路１５、ゲート抵抗１６、ゲート抵抗１７、電圧検知部２２（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、ゲートタイミング制御回路７０を備える。
【００９４】
トランジスタ１０は、エミッタ電極１０ａ（第１の電極）、コレクタ電極１０ｂ（第２の電極）、ゲート電極１０ｃ（第１のゲート電極）、ゲート電極１０ｄ（第２のゲート電極）を有する。
【００９５】
トランジスタ１０は、縦型のＩｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）である。トランジスタ１０は、２つの別々に駆動するゲート電極を有するダブルゲート構造のトランジスタ１０である。
【００９６】
図１０は、第６の実施形態のトランジスタ１０の模式断面図である。トランジスタ１０は、エミッタ電極１０ａ、コレクタ電極１０ｂ、ゲート電極１０ｃ、ゲート電極１０ｄ、ゲート絶縁膜１１、ｐ＋型のコレクタ領域３１、ｎ―型のドリフト領域３２、ｐ型のベース領域３３、ｎ＋型のエミッタ領域３４を備える。ｐ＋型のコレクタ領域３１、ｎ―型のドリフト領域３２、ｐ型のベース領域３３、ｎ＋型のエミッタ領域３４は、例えば、単結晶シリコン層、又は、単結晶炭化珪素層に形成される。
【００９７】
図１０（ａ）のトランジスタ１０は、隣接するゲート電極が、それぞれゲート電極１０ｃ、ゲート電極１０ｄとなる。また、図１０（ｂ）のトランジスタ１０は、ゲート電極１０ｃとゲート電極１０ｄが上下に配置される。
【００９８】
ダブルゲート構造のトランジスタ１０では、２つのゲート電極のスイッチングのタイミングを変えることで、所望のトランジスタ特性を実現する。例えば、２つのゲート電極のスイッチングのタイミングを変えることで、低いスイッチング損失をもつトランジスタが実現できる。
【００９９】
ゲート駆動回路１４は、ゲート信号に基づいて、ゲート電極１０ｃに印加するゲート電圧を発生させ、トランジスタ１０の駆動を制御する機能を有する。
【０１００】
ゲート抵抗１６は、ゲート駆動回路１４とゲート電極１０ｃの間に設けられる。ゲート抵抗１６は、ゲート電圧の伝達時間を調整することで、トランジスタ１０のスイッチング速度を制御する機能を有する。
【０１０１】
ゲート駆動回路１５は、ゲート信号に基づいて、ゲート電極１０ｄに印加するゲート電圧を発生させ、トランジスタ１０の駆動を制御する機能を有する。
【０１０２】
ゲート抵抗１７は、ゲート駆動回路１５とゲート電極１０ｄの間に設けられる。ゲート抵抗１７は、ゲート電圧の伝達時間を調整することで、トランジスタ１０のスイッチング速度を制御する機能を有する。
【０１０３】
ゲートタイミング制御回路７０は、第１の記憶部２６に記憶されたゲート電極１０ｃに印加されるゲート電圧の波形に基づき、ゲート電極１０ｃの印加タイミングとゲート電極１０ｄの印加タイミングを制御する。ゲートタイミング制御回路７０は、例えば、ゲート駆動回路１４及びゲート駆動回路１５に制御信号を伝達し、ゲート電極１０ｃの印加タイミングとゲート電極１０ｄの印加タイミングを変化させる。
【０１０４】
ゲート電極１０ｃに印加されるゲート電圧は、トランジスタ１０の第１のパラメータの一例である。ゲート電極１０ｃに印加されるゲート電圧の波形は、第１の経時変化データの一例である。
【０１０５】
ダブルゲート構造のトランジスタ１０では、例えば、トランジスタ１０のコレクタ−エミッタ間電流ＩＣＥに応じて、２つのゲート電極のスイッチングのタイミングを変えることが好ましい。
【０１０６】
トランジスタ１０のミラー期間のゲート電圧ＶＧＥは、コレクタ−エミッタ間電流ＩＣＥと相関関係があることが知られている。したがって、ゲート電圧ＶＧＥは、コレクタ−エミッタ間電流ＩＣＥの大きさの指標となる。
【０１０７】
トランジスタ回路６００によれば、ゲート電極１０ｃに印加されるゲート電圧の波形に基づき、ゲート電極１０ｃの印加タイミングとゲート電極１０ｄの印加タイミングを制御する。したがって、コレクタ−エミッタ間電流ＩＣＥに応じた２つのゲート電極のスイッチングのタイミングの制御が可能となる。よって、トランジスタ１０のトランジスタ特性を向上させ、トランジスタ回路６００の回路特性の向上を図ることが可能となる。
【０１０８】
以上、第６の実施形態によれば、第１の実施形態と同様にトランジスタ回路６００又はインバータ回路１１０に含まれるトランジスタ１０の破壊原因を容易に判定することができる。また、トランジスタ回路６００の回路特性の向上を図ることが可能となる。
【０１０９】
（第７の実施形態）
第７の実施形態の半導体装置は、第１の実施形態のトランジスタ、第１の検知部、第１の記憶部が、同一の半導体基板の上に設けられた半導体装置である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【０１１０】
図１１は、第７の実施形態の半導体装置の模式図である。第７の実施形態の半導体装置は、半導体チップ７００である。
【０１１１】
半導体チップ７００は、半導体基板９０、トランジスタ１０、電圧検知部２２（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、を備える。
【０１１２】
トランジスタ１０、電圧検知部２２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８は、同一の半導体基板９０の上に形成される。トランジスタ１０、電圧検知部２２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８がワンチップ化されている。
【０１１３】
トランジスタ１０、電圧検知部２２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８は、すべてが同じ半導体層に形成されていても構わない。また、トランジスタ１０、電圧検知部２２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８のいずれかが、異なる半導体層に形成されていても構わない。
【０１１４】
以上、第７の実施形態によれば、半導体チップ７００に含まれるトランジスタ１０の破壊原因を容易に判定することができる。
【０１１５】
（第８の実施形態）
第８の実施形態の半導体装置は、第２の実施形態のトランジスタ、第１の検知部、第１の記憶部が、同一の半導体基板の上に設けられた半導体装置である。以下、第２の実施形態と重複する内容については、一部記述を省略する。
【０１１６】
図１２は、第８の実施形態の半導体装置の模式図である。第８の実施形態の半導体装置は、半導体チップ８００である。
【０１１７】
半導体チップ８００は、半導体基板９０、トランジスタ１０、電流検知部５２（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、を備える。
【０１１８】
トランジスタ１０、電流検知部５２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８は、同一の半導体基板９０の上に形成される。トランジスタ１０、電流検知部５２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８がワンチップ化されている。
【０１１９】
トランジスタ１０、電流検知部５２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８は、すべてが同じ半導体層に形成されていても構わない。また、トランジスタ１０、電流検知部５２、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８のいずれかが、異なる半導体層に形成されていても構わない。
【０１２０】
以上、第８の実施形態によれば、半導体チップ８００に含まれるトランジスタ１０の破壊原因を容易に判定することができる。
【０１２１】
（第９の実施形態）
第９の実施形態の半導体装置は、第３の実施形態のトランジスタ、第１の検知部、第１の記憶部、第２の検知部、第２の記憶部が、同一の半導体基板の上に設けられた半導体装置である。以下、第３の実施形態と重複する内容については、一部記述を省略する。
【０１２２】
図１３は、第９の実施形態の半導体装置の模式図である。第９の実施形態の半導体装置は、半導体チップ９００である。
【０１２３】
半導体チップ９００は、半導体基板９０、トランジスタ１０、電圧検知部２２（第１の検知部）、電流検知部５４（第２の検知部）、アナログデジタル変換部２４、第１の記憶部２６、第２の記憶部５６、インターフェース部２８、を備える。
【０１２４】
トランジスタ１０、電圧検知部２２、電流検知部５４、アナログデジタル変換部２４、第１の記憶部２６、第２の記憶部５６、インターフェース部２８は、同一の半導体基板９０の上に形成される。トランジスタ１０、電圧検知部２２、電流検知部５４、アナログデジタル変換部２４、第１の記憶部２６、第２の記憶部５６、インターフェース部２８がワンチップ化されている。
【０１２５】
トランジスタ１０、電圧検知部２２、電流検知部５４、アナログデジタル変換部２４、第１の記憶部２６、第２の記憶部５６、インターフェース部２８は、すべてが同じ半導体層に形成されていても構わない。また、トランジスタ１０、電圧検知部２２、電流検知部５４、アナログデジタル変換部２４、第１の記憶部２６、第２の記憶部５６、インターフェース部２８のいずれかが、異なる半導体層に形成されていても構わない。
【０１２６】
以上、第９の実施形態によれば、半導体チップ９００に含まれるトランジスタ１０の破壊原因を容易に判定することができる。
【０１２７】
（第１０の実施形態）
第１０の実施形態の半導体装置は、第５の実施形態のトランジスタ、第１の検知部、第１の記憶部が、同一の半導体基板の上に設けられた半導体装置である。以下、第５の実施形態と重複する内容については、一部記述を省略する。
【０１２８】
図１４は、第１０の実施形態の半導体装置の模式図である。第１０の実施形態の半導体装置は、半導体チップ１０００である。
【０１２９】
半導体チップ１０００は、半導体基板９０、トランジスタ１０、温度検知部６８（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８、を備える。
【０１３０】
トランジスタ１０、温度検知部６８（第１の検知部）、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８は、同一の半導体基板９０の上に形成される。トランジスタ１０、温度検知部６８、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８がワンチップ化されている。
【０１３１】
トランジスタ１０、温度検知部６８、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８は、すべてが同じ半導体層に形成されていても構わない。また、トランジスタ１０、温度検知部６８、アナログデジタル変換部２４、第１の記憶部２６、インターフェース部２８のいずれかが、異なる半導体層に形成されていても構わない。
【０１３２】
以上、第１０の実施形態によれば、半導体チップ１０００に含まれるトランジスタ１０の破壊原因を容易に判定することができる。
【０１３３】
第１ないし第６の実施形態では、電力変換装置としてインバータ回路を例に説明したが、電力変換装置としてＤＣ−ＤＣコンバータを適用することも可能である。また、電力変換装置のトランジスタを制御する場合を例に説明したが、電力変換装置以外に使用されるトランジスタにも本発明を適用することも可能である。
【０１３４】
第１ないし第１０の実施形態では、トランジスタの一例としてＩＧＢＴを例に説明したが、トランジスタは必ずしもＩＧＢＴに限定されることはない。例えば、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）、Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）等、その他のトランジスタを適用することが可能である。
【０１３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３６】
１０      ローサイドトランジスタ（トランジスタ）
１０ａ    エミッタ電極（第１の電極）
１０ｂ    コレクタ電極（第２の電極）
１０ｃ    ゲート電極（第１のゲート電極）
１０ｄ    ゲート電極（第２のゲート電極）
１４      ゲート駆動回路
１６      ゲート抵抗
２２      電圧検知部（第１の検知部）
２４      アナログデジタル変換部
２６      第１の記憶部
２８      インターフェース部
５２      電流検知部（第１の検知部）
５４      電流検知部（第２の検知部）
５６      第２の記憶部
６２      標準データ記憶部
６４      比較部
６６      保護部
６８      温度検知部（第１の検知部）
７０      ゲートタイミング制御回路
９０      半導体基板
１００    トランジスタ回路（半導体装置）
１１０    インバータ回路（電力変換装置）
２００    トランジスタ回路（半導体装置）
３００    トランジスタ回路（半導体装置）
４００    トランジスタ回路（半導体装置）
５００    トランジスタ回路（半導体装置）
６００    トランジスタ回路（半導体装置）
７００    半導体チップ（半導体装置）
８００    半導体チップ（半導体装置）
９００    半導体チップ（半導体装置）
１０００  半導体チップ（半導体装置）
【図１】
2019169825.tif 000003
【図２】
2019169825.tif 000004
【図３】
2019169825.tif 000005
【図４】
2019169825.tif 000006
【図５】
2019169825.tif 000007
【図６】
2019169825.tif 000008
【図７】
2019169825.tif 000009
【図８】
2019169825.tif 000010
【図９】
2019169825.tif 000011
【図１０】
2019169825.tif 000012
【図１１】
2019169825.tif 000013
【図１２】
2019169825.tif 000014
【図１３】
2019169825.tif 000015
【図１４】
2019169825.tif 000016