(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢ上にフォトレジストパターンＲＰ１を形成してから、半導体基板ＳＢ上に、フォトレジストパターンＲＰ１を覆うように、保護膜ＨＧ１を形成する。それから、フォトレジストパターンＲＰ１が保護膜ＨＧ１によって覆われた状態で、半導体基板ＳＢに不純物をイオン注入する。その後、保護膜ＨＧ１をウェットエッチングにより除去してから、フォトレジストパターンＲＰ１を除去する。【選択図】図１０
2019004008.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、レジストパターンを形成する工程、
（ｃ）前記半導体基板上に、前記レジストパターンを覆うように、第１膜を形成する工程、
（ｄ）前記レジストパターンが前記第１膜によって覆われた状態で、前記半導体基板に不純物をイオン注入する工程、
（ｅ）前記（ｄ）工程後、前記第１膜をウェットエッチングにより除去する工程、
（ｆ）前記（ｅ）工程後、前記レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記レジストパターンに比べて前記第１膜がエッチングされやすい条件で、ウェットエッチングが行われる、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１膜に比べて前記半導体基板がエッチングされにくい条件で、ウェットエッチングが行われる、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１膜は、酸化シリコン膜または窒化シリコン膜である、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で前記レジストパターンの上面上に形成された前記第１膜の厚さは、１０ｎｍ以上である、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｃ）工程で前記レジストパターンの上面上に形成された前記第１膜の厚さは、１０〜２０ｎｍである、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、アッシング処理またはウェット処理により、前記レジストパターンを除去する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程における前記第１膜の成膜温度は、２００℃以下である、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
（ａ１）前記（ａ）工程後、前記（ｂ）工程前に、前記半導体基板上に絶縁膜を形成する工程、
を更に有し、
前記絶縁膜と前記第１膜とは、互いに異なる材料からなり、
前記（ｂ）工程では、前記絶縁膜上に前記レジストパターンが形成され、
前記（ｃ）工程では、前記絶縁膜上に、前記レジストパターンを覆うように、前記第１膜が形成され、
前記（ｅ）工程では、前記レジストパターンに比べて前記第１膜がエッチングされやすく、かつ、前記第１膜に比べて前記絶縁膜がエッチングされにくい条件でウェットエッチングを行うことにより、前記第１膜を除去する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記絶縁膜は、酸化シリコン膜または窒化シリコン膜であり、
前記第１膜は、シリコン膜である、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程において、前記第１膜はＣＶＤ法またはＡＬＤ法により形成される、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程において、前記レジストパターンの上面上および側面上に前記第１膜が形成される、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程において、前記第１膜はスパッタリング法により形成される、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程において、前記レジストパターンの上面上には第１厚さの前記第１膜が形成され、前記レジストパターンの側面上には、前記第１膜が形成されないか、あるいは、前記第１厚さよりも薄い第２厚さの前記第１膜が形成される、半導体装置の製造方法。
【請求項１５】
（ａ）第１導電型の第１ＭＩＳＦＥＴを形成するための第１領域と、前記第１導電型とは反対の第２導電型の第２ＭＩＳＦＥＴを形成するための第２領域と、を備える半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に第１ゲート絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１領域の前記半導体基板に前記第１導電型の第１半導体領域を形成し、前記第２領域の前記半導体基板に前記第２導電型の第２半導体領域を形成する工程、
（ｄ）前記(ｃ)工程後、前記第１ゲート電極の側面上に第１サイドウォールスペーサを形成し、前記第２ゲート電極の側面上に第２サイドウォールスペーサを形成する工程、
（ｅ）前記（ｄ）工程後、前記第１領域の前記半導体基板に、前記第１半導体領域よりも高不純物濃度の前記第１導電型の第３半導体領域を形成し、前記第２領域の前記半導体基板に、前記第２半導体領域よりも高不純物濃度の前記第２導電型の第４半導体領域を形成する工程、
を有し、
前記第１半導体領域および前記第３半導体領域により、前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成され、
前記第２半導体領域および前記第４半導体領域により、前記第２ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成され、
前記（ｅ）工程は、
（ｅ１）前記半導体基板上に、前記第２領域を覆いかつ前記第１領域を露出する第１レジストパターンを形成する工程、
（ｅ２）前記（ｅ１）工程後、前記半導体基板上に、前記第１レジストパターンを覆うように、第１膜を形成する工程、
（ｅ３）前記（ｅ２）工程後、前記第１レジストパターンが前記第１膜によって覆われた状態で第１イオン注入を行うことにより、前記第１領域の前記半導体基板に前記第３半導体領域を形成する工程、
（ｅ４）前記（ｅ３）工程後、前記第１膜をウェットエッチングにより除去する工程、
（ｅ５）前記（ｅ４）工程後、前記第１レジストパターンを除去する工程、
（ｅ６）前記（ｅ５）工程後、前記半導体基板上に、前記第１領域を覆いかつ前記第２領域を露出する第２レジストパターンを形成する工程、
（ｅ７）前記（ｅ６）工程後、前記半導体基板上に、前記第２レジストパターンを覆うように、第２膜を形成する工程、
（ｅ８）前記（ｅ７）工程後、前記第２レジストパターンが前記第２膜によって覆われた状態で第２イオン注入を行うことにより、前記第２領域の前記半導体基板に前記第４半導体領域を形成する工程、
（ｅ９）前記（ｅ８）工程後、前記第２膜をウェットエッチングにより除去する工程、
（ｅ１０）前記（ｅ９）工程後、前記第２レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｅ４）工程では、前記第１レジストパターンに比べて前記第１膜がエッチングされやすい条件で、ウェットエッチングが行われ、
前記（ｅ９）工程では、前記第２レジストパターンに比べて前記第２膜がエッチングされやすい条件で、ウェットエッチングが行われる、半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記第１膜は、酸化シリコン膜または窒化シリコン膜であり、
前記第２膜は、酸化シリコン膜または窒化シリコン膜である、半導体装置の製造方法。
【請求項１８】
請求項１５記載の半導体装置の製造方法において、
前記（ｅ２）工程で前記第１レジストパターンの上面上に形成された前記第１膜の厚さは、１０〜２０ｎｍであり、
前記（ｅ７）工程で前記第２レジストパターンの上面上に形成された前記第２膜の厚さは、１０〜２０ｎｍである、半導体装置の製造方法。
【請求項１９】
請求項１５記載の半導体装置の製造方法において、
前記（ｅ２）工程における前記第１膜の成膜温度は、２００℃以下であり、
前記（ｅ７）工程における前記第２膜の成膜温度は、２００℃以下である、半導体装置の製造方法。
【請求項２０】
請求項１５記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板上に、前記第２領域を覆いかつ前記第１領域を露出する第３レジストパターンを形成する工程、
（ｃ２）前記（ｃ１）工程後、前記第３レジストパターンが露出した状態で第３イオン注入を行うことにより、前記第１領域の前記半導体基板に前記第１半導体領域を形成する工程、
（ｃ３）前記（ｃ２）工程後、前記第３レジストパターンを除去する工程、
（ｃ４）前記半導体基板上に、前記第１領域を覆いかつ前記第２領域を露出する第４レジストパターンを形成する工程、
（ｃ５）前記（ｃ４）工程後、前記第４レジストパターンが露出した状態で第４イオン注入を行うことにより、前記第２領域の前記半導体基板に前記第２半導体領域を形成する工程、
（ｃ６）前記（ｃ５）工程後、前記第４レジストパターンを除去する工程、
を有し、
前記（ｃ４）工程、前記（ｃ５）工程および前記（ｃ６）工程は、前記（ｃ１）工程の前、または、前記（ｃ３）工程の後に行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、レジストパターンをマスクとしてイオン注入を行う工程を有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置の製造工程には、イオン注入工程がある。イオン注入工程では、レジストパターンをマスクとしてイオン注入を行うことで、イオン注入すべきでない領域には、不純物イオンが注入されないようにすることができる。
【０００３】
特開２００１−１１０９１３号公報（特許文献１）には、レジストをマスクとしてイオン注入を行う技術が記載されている。
【０００４】
特開２０１０−２４５５１８号公報（特許文献２）には、フォトレジストを用いる技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１１０９１３号公報
【特許文献２】特開２０１０−２４５５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
レジストパターンをマスクとしてイオン注入を行う工程において、レジストパターンにもイオン注入が行われることで、レジストパターンの表層部に硬化層が形成される虞がある。レジストパターンの表層部に硬化層が形成されてしまうと、レジストパターンを除去する際に不具合が生じるなどして、半導体装置の信頼性が低下してしまう虞がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置の製造方法は、半導体基板上にレジストパターンを形成してから、前記半導体基板上に、前記レジストパターンを覆うように、第１膜を形成する。それから、前記レジストパターンが前記第１膜によって覆われた状態で、前記半導体基板に不純物をイオン注入する。その後、前記第１膜をウェットエッチングにより除去してから、前記レジストパターンを除去する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】検討例のイオン注入に関連する工程を示す断面図である。
【図２】図１に続くイオン注入に関連する工程を示す断面図である。
【図３】図２に続くイオン注入に関連する工程を示す断面図である。
【図４】図３に続くイオン注入に関連する工程を示す断面図である。
【図５】検討例の課題を説明するための断面図である。
【図６】検討例の課題を説明するための断面図である。
【図７】本実施の形態のイオン注入に関連する工程を示す工程フロー図である。
【図８】本実施の形態のイオン注入に関連する工程を示す断面図である。
【図９】図８に続くイオン注入に関連する工程を示す断面図である。
【図１０】図９に続くイオン注入に関連する工程を示す断面図である。
【図１１】図１０に続くイオン注入に関連する工程を示す断面図である。
【図１２】図１１に続くイオン注入に関連する工程を示す断面図である。
【図１３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態１）
＜検討の経緯について＞
本発明者は、半導体装置の製造工程において、レジストパターンをマスクとしてイオン注入を行う工程について検討している。レジストパターンをマスクとしてイオン注入を行うことで、イオン注入すべき領域には、不純物イオンが注入されるが、イオン注入すべきでない領域には、不純物イオンが注入されないようにすることができる。
【００１５】
図１〜図４は、本発明者が検討した検討例のイオン注入に関連する工程を示す断面図である。
【００１６】
まず、図１に示されるように、半導体基板ＳＢの主面上に酸化シリコン膜などからなる絶縁膜ＺＭ１０１を形成してから、その絶縁膜ＺＭ１０１上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ１０１を形成する。なお、フォトリソグラフィ技術とは、フォトレジスト層を塗布法（スピンコート法）などを用いて形成してから、そのフォトレジスト層を露光、現像することによりパターニングすることにより、フォトレジストパターンを形成する技術である。絶縁膜ＺＭ１０１は注入保護膜としての機能を有する。
【００１７】
次に、図２に示されるように、フォトレジストパターンＲＰ１０１をマスクとして用いて、半導体基板ＳＢに対してイオン注入ＩＭ１０１を行う。図２では、イオン注入ＩＭ１０１を矢印で模式的に示してある。イオン注入ＩＭ１０１により、フォトレジストパターンＲＰ１０１で覆われていない領域の半導体基板ＳＢに不純物イオンが注入されて、半導体領域ＳＭ１０１が形成される。イオン注入ＩＭ１０１で注入される不純物イオンが、ｎ型の不純物イオンの場合は、半導体領域ＳＭ１０１はｎ型の半導体領域であり、イオン注入ＩＭ１０１で注入される不純物イオンが、ｐ型の不純物イオンの場合は、半導体領域ＳＭ１０１はｐ型の半導体領域である。イオン注入ＩＭ１０１では、フォトレジストパターンＲＰ１０１がマスク（イオン注入阻止マスク）として機能するため、フォトレジストパターンＲＰ１０１で覆われた領域の半導体基板ＳＢには、不純物イオンは注入されない。
【００１８】
次に、図３に示されるように、フォトレジストパターンＲＰ１０１をアッシングなどにより除去する。その後、図４に示されるように、絶縁膜ＺＭ１０１をウェットエッチングなどにより除去する。
【００１９】
次に、本発明者が見出した課題について、図５および図６を参照して説明する。図５および図６は、図１〜図４の検討例の工程における課題を説明するための断面図である。図５は、上記図２と同じ工程段階に対応し、図６は、上記図３と同じ工程段階に対応している。
【００２０】
すなわち、上述したように、半導体基板ＳＢの主面上に酸化シリコン膜などからなる絶縁膜ＺＭ１０１を形成してから、その絶縁膜ＺＭ１０１上にフォトレジストパターンＲＰ１０１を形成することにより上記図１の構造を得た後、図５に示されるように、フォトレジストパターンＲＰ１０１をマスクとして用いて、半導体基板ＳＢに対してイオン注入ＩＭ１０１を行う。イオン注入ＩＭ１０１により、フォトレジストパターンＲＰ１０１で覆われていない領域の半導体基板ＳＢには、不純物イオンが注入されて、半導体領域ＳＭ１０１が形成される。イオン注入ＩＭ１０１では、フォトレジストパターンＲＰ１０１がマスクとして機能するため、フォトレジストパターンＲＰ１０１で覆われた領域の半導体基板ＳＢには、不純物イオンは注入されない。
【００２１】
しかしながら、イオン注入ＩＭ１０１では、フォトレジストパターンＲＰ１０１の表層部にも、不純物イオンが注入される。これは、フォトレジストパターンＲＰ１０１が露出した状態で、イオン注入ＩＭ１０１が行われるからである。イオン注入ＩＭ１０１のドーズ量が多い場合には、イオン注入ＩＭ１０１によりフォトレジストパターンＲＰ１０１に不純物イオンが注入されると、図５に示されるように、フォトレジストパターンＲＰ１０１の表面（表層部）には、イオン注入によるダメージを受けた硬化層（変質層）ＫＬが形成される。硬化層ＫＬは、フォトレジストパターンＲＰ１０１において、イオン注入に伴うイオン衝撃のダメージにより変質した領域である。
【００２２】
硬化層ＫＬは、硬化層ＫＬ以外のフォトレジストパターンＲＰ１０１（すなわちフォトレジストパターンＲＰ１０１の未変質領域）に比べて硬くなっており、アッシング処理（例えば酸素プラズマ処理）によっても、ウェット処理によっても、除去されにくい。このため、フォトレジストパターンＲＰ１０１の表面（表層部）に硬化層ＫＬが形成されていると、フォトレジストパターンＲＰ１０１の除去工程を行いにくくなる。
【００２３】
例えば、イオン注入ＩＭ１０１の後にフォトレジストパターンＲＰ１０１をアッシング処理によって除去しようとすると、フォトレジストパターンＲＰ１０１の未変質領域（硬化層ＫＬにならなかった領域）はそのアッシング処理によって分解されやすいが、硬化層ＫＬは分解されにくいという状態で、アッシング処理が進行する。このため、アッシング処理において、フォトレジストパターンＲＰ１０１の未変質領域のみが分解され、硬化層ＫＬはほとんど分解されなくなり、いわゆるポッピング現象が発生する虞がある。ポッピング現象とは、分解したフォトレジスト材（未変質領域）が硬化層を突き破ることで、フォトレジストパターンが破裂する現象である。図６は、フォトレジストパターンＲＰ１０１をアッシング処理によって除去する際に、ポッピング現象が生じた状態を模式的に示してある。また、フォトレジストパターンＲＰ１０１の未変質領域の熱膨張係数と硬化層ＫＬの熱膨張係数との差に起因した膨張または収縮も、ポッピング現象の原因となり得る。
【００２４】
ポッピング現象が生じると、破裂したフォトレジストパターン（硬化層ＫＬおよびフォトレジスト材）が予期しない箇所に飛散し、異物（パーティクル）として残存する懸念がある。異物の発生は、製造する半導体装置の信頼性や製造歩留まりの低下につながる虞があるため、望ましくない。また、ホッピング現象が生じると、破裂したフォトレジストパターンが製造装置（アッシング装置）中に異物（パーティクル）として拡散してしまい、その製造装置を用いて行う次の処理に悪影響を及ぼす虞がある。
【００２５】
また、硬化層ＫＬは、ウェット処理によっても除去しにくい。このため、イオン注入ＩＭ１０１の後にフォトレジストパターンＲＰ１０１をウェット処理によって除去する場合でも、フォトレジストパターンＲＰ１０１の表面（表層部）に形成されている硬化層ＫＬが除去されにくいことから、フォトレジストパターンＲＰ１０１を完全には除去しきれず、フォトレジストパターンＲＰ１０１の一部（残渣）が異物（パーティクル）として残存する虞がある。異物の発生は、製造する半導体装置の信頼性や製造歩留まりの低下につながる虞があるため、望ましくない。
【００２６】
このため、イオン注入ＩＭ１０１によってフォトレジストパターンＲＰ１０１の表面（表層部）に硬化層ＫＬが形成されてしまうと、フォトレジストパターンＲＰ１０１の除去にアッシング処理を用いる場合とウェット処理を用いる場合のいずれにおいても、フォトレジストパターンＲＰ１０１の除去工程を行いにくくなり、製造する半導体装置の信頼性や製造歩留まりの低下につながる虞がある。
【００２７】
製造する半導体装置の信頼性や製造歩留まりを向上させるためには、イオン注入によってフォトレジストパターンの表面（表層部）に硬化層が形成されることに起因した不具合を防止することが望まれる。
【００２８】
なお、図１〜図４の検討例の工程において、絶縁膜ＺＭ１０１の形成を省略する場合も考えられるが、その場合でも、図５および図６を参照して説明した課題が発生する虞がある。このため、図５および図６を参照して説明した課題は、絶縁膜ＺＭ１０１の有無によらずに発生する課題である。
【００２９】
＜イオン注入に関連する工程＞
図７は、本実施の形態のイオン注入に関連する工程を示す工程フロー図であり、図８〜図１２は、本実施の形態のイオン注入に関連する工程を示す断面図であり、レジストパターン形成工程から、イオン注入工程を経て、レジストパターン除去工程までが示されている。
【００３０】
まず、図８に示されるように、半導体基板ＳＢの主面上にフォトリソグラフィ技術を用いて、レジストパターンとしてフォトレジストパターン（レジストパターン、マスク層）ＲＰ１を形成する（図７のステップＳ１）。
【００３１】
次に、図９に示されるように、半導体基板ＳＢの主面上に、フォトレジストパターンＲＰ１を覆うように、保護膜（絶縁膜）ＨＧ１を形成する（図７のステップＳ２）。保護膜ＨＧ１は、ウェットエッチングによって除去しやすい材料からなり、好ましくは、酸化シリコン膜または窒化シリコン膜からなり、より好ましくは酸化シリコン膜からなる。
【００３２】
保護膜ＨＧ１は、好ましくはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法またはＡＬＤ（Atomic Layer Deposition：原子層堆積）法を用いて形成することができる。保護膜ＨＧ１をＣＶＤ法またはＡＬＤ法を用いて形成することで、所望の厚さの保護膜ＨＧ１を制御性よく的確に形成することができる。ＣＶＤ法またはＡＬＤ法を用いたことで、フォトレジストパターンＲＰ１の上面上と側面上とに、ほぼ同じ厚さの保護膜ＨＧ１が形成される。すなわち、ＣＶＤ法またはＡＬＤ法を用いれば、フォトレジストパターンＲＰ１の上面上に形成された保護膜ＨＧ１の厚さ（膜厚）Ｔ１と、フォトレジストパターンＲＰ１の側面上に形成された保護膜ＨＧ１の厚さ（膜厚）Ｔ２とは、ほぼ同じ（Ｔ１＝Ｔ２）になる。また、熱ＣＶＤ法に比べてプラズマＣＶＤ法やＡＬＤ法は、低温での成膜が可能であり、フォトレジストパターンＲＰ１の変質（熱分解）を抑制または防止する上で有利であるため、保護膜ＨＧ１は、プラズマＣＶＤ法またはＡＬＤ法を用いて形成すれば、より好ましい。また、プラズマＣＶＤ法に比べてＡＬＤ法は、膜厚の制御性が更に優れているため、保護膜ＨＧ１は、ＡＬＤ法を用いて形成すれば更に好ましい。従って、保護膜ＨＧ１の成膜法としては、ＣＶＤ法またはＡＬＤ法を好適に用いることができるが、低温での成膜を可能とするために、プラズマＣＶＤ法またはＡＬＤ法がより好ましく、膜厚の制御性を考慮すると、ＡＬＤ法が最も好ましい。
【００３３】
保護膜ＨＧ１の成膜温度が高すぎると、保護膜ＨＧ１の成膜時にフォトレジストパターンＲＰ１が変質（熱分解）する虞があるため、保護膜ＨＧ１は、比較的低温で形成することが好ましく、保護膜ＨＧ１の成膜温度（成膜時の半導体基板ＳＢの温度）は、２００℃以下が好ましい。そうすることで、保護膜ＨＧ１の成膜時にフォトレジストパターンＲＰ１が変質（熱分解）するのを的確に防止ことができる。このため、保護膜ＨＧ１の成膜法としては、低温（２００℃以下、例えば１００〜２００℃）のプラズマＣＶＤ法またはＡＬＤ法が、特に好適である。
【００３４】
次に、図１０に示されるように、フォトレジストパターンＲＰ１をマスクとして用いて、半導体基板ＳＢに対してイオン注入ＩＭ１を行う（図７のステップＳ３）。図１０では、イオン注入ＩＭ１を矢印で模式的に示してある。
【００３５】
フォトレジストパターンＲＰ１が保護膜ＨＧ１で覆われた状態でイオン注入ＩＭ１が行われるため、イオン注入ＩＭ１では、フォトレジストパターンＲＰ１とフォトレジストパターンＲＰ１を覆う部分の保護膜ＨＧ１とが、マスク（イオン注入阻止マスク）として機能することができる。すなわち、フォトレジストパターンＲＰ１と、フォトレジストパターンＲＰ１の上面上の保護膜ＨＧ１と、フォトレジストパターンＲＰ１の側面上の保護膜ＨＧ１とが、マスクとして機能することができる。
【００３６】
ステップＳ３では、イオン注入ＩＭ１により、フォトレジストパターンＲＰ１で覆われていない領域の半導体基板ＳＢに、不純物イオンが注入されて、半導体領域ＳＭ１が形成される。イオン注入ＩＭ１で注入される不純物イオンがｎ型の不純物イオンの場合は、半導体領域ＳＭ１はｎ型の半導体領域であり、イオン注入ＩＭ１で注入される不純物イオンがｐ型の不純物イオンの場合は、半導体領域ＳＭ１はｐ型の半導体領域である。ステップＳ３のイオン注入ＩＭ１においては、フォトレジストパターンＲＰ１がマスク（イオン注入阻止マスク）として機能するため、フォトレジストパターンＲＰ１で覆われた領域の半導体基板ＳＢには、不純物イオンは注入されない。
【００３７】
上記図５の工程においては、フォトレジストパターンＲＰ１０１が露出された状態でイオン注入ＩＭ１０１を行うため、フォトレジストパターンＲＰ１０１に硬化層ＫＬが形成されるが、フォトレジストパターンＲＰ１０１において硬化層ＫＬとなるのは、イオン注入のダメージ（イオン衝撃によるダメージ）を受けやすい表層部（フォトレジストパターンＲＰ１０１の表層部）である。
【００３８】
しかしながら、ステップＳ３においては、イオン注入ＩＭ１は、フォトレジストパターンＲＰ１が露出された状態で行われるのではなく、フォトレジストパターンＲＰ１が保護膜ＨＧ１で覆われた状態で行われる。フォトレジストパターンＲＰ１は、保護膜ＨＧ１で覆われているため、イオン注入ＩＭ１によるダメージ（イオン衝撃によるダメージ）を受けにくくなり、イオン注入ＩＭ１を行っても、フォトレジストパターンＲＰ１には硬化層ＫＬは形成されずに済む。
【００３９】
次に、図１１に示されるように、保護膜ＨＧ１をウェットエッチング処理によって除去する（図７のステップＳ４）。ステップＳ４では、保護膜ＨＧ１を除去することで、フォトレジストパターンＲＰ１が露出される。
【００４０】
また、ステップＳ４では、保護膜ＨＧ１がエッチングされやすい条件で、保護膜ＨＧ１をエッチングする。このため、ステップＳ４では、フォトレジストパターンＲＰ１に比べて保護膜ＨＧ１がエッチングされやすい条件で、保護膜ＨＧ１をエッチングすることになる。すなわち、ステップＳ４では、フォトレジストパターンＲＰ１のエッチング速度（エッチングレート）に比べて保護膜ＨＧ１のエッチング速度（エッチングレート）が大きくなる条件で、保護膜ＨＧ１をエッチングする。換言すると、ステップＳ４では、保護膜ＨＧ１に比べてフォトレジストパターンＲＰ１がエッチングされにくい条件で、保護膜ＨＧ１をエッチングする。このため、ステップＳ４では、保護膜ＨＧ１を選択的にエッチングして除去することができる。
【００４１】
なお、「Ａに比べてＢがエッチングされやすい」ことは、「Ａのエッチング速度（エッチングレート）に比べてＢのエッチング速度（エッチングレート）が大きい」ことに対応している。また、「Ａに比べてＢがエッチングされにくい」ことは、「Ａのエッチング速度（エッチングレート）に比べてＢのエッチング速度（エッチングレート）が小さい」ことに対応している。また、エッチング速度（エッチングレート）が小さいことは、エッチング速度が遅いことと同義であり、また、エッチング速度が低いこととも同義である。また、エッチング速度（エッチングレート）が大きいことは、エッチング速度が速いことと同義であり、また、エッチング速度が高いこととも同義である。エッチングされやすい場合は、エッチング速度が大きくなり、エッチングされにくい場合は、エッチング速度が小さくなる。
【００４２】
また、ステップＳ４では、保護膜ＨＧ１に比べて保護膜ＨＧ１の下地（ここでは半導体基板ＳＢ）がエッチングされにくい条件で、保護膜ＨＧ１をエッチングする。これにより、ステップＳ４では、保護膜ＨＧ１が除去されて保護膜ＨＧ１の下地（ここでは半導体基板ＳＢ）が露出しても、その下地（ここでは半導体基板ＳＢ）がエッチングされるのを抑制または防止することができる。
【００４３】
保護膜ＨＧ１には、イオン注入ＩＭ１によって不純物イオンが注入される。しかしながら、保護膜ＨＧ１の材料としては、ウェットエッチングによって除去しやすい材料を予め選択している。このため、たとえイオン注入ＩＭ１によって不純物イオンが保護膜ＨＧ１に注入されたとしても、イオン注入ＩＭ１の後にウェットエッチング処理を行うことによって、保護膜ＨＧ１を容易かつ的確に除去することができる。
【００４４】
つまり、上記「検討の経緯について」の欄で説明したように、フォトレジストパターンは、ドーズ量が大きなイオン注入によって硬化層が形成されてしまうと、その硬化層は、アッシングによっても、ウェット処理によっても除去しにくいため、フォトレジストパターンの除去時に不具合が生じる虞がある。しかしながら、保護膜ＨＧ１は、元々ウェットエッチングによって除去しやすい材料により形成されているため、イオン注入ＩＭ１によるダメージを受けたとしても、ウェットエッチングによって容易かつ的確に除去することができる。このため、イオン注入ＩＭ１の後にウェットエッチング処理を行うことによって、保護膜ＨＧ１を容易かつ的確に除去することができる。
【００４５】
ステップＳ４で保護膜ＨＧ１をウェットエッチングで除去しやすくなるように、保護膜ＨＧ１の材料を予め選択しておくが、この観点で、保護膜ＨＧ１は、好ましくは、酸化シリコン膜または窒化シリコン膜からなり、より好ましくは酸化シリコン膜からなる。保護膜ＨＧ１が酸化シリコン膜である場合は、ステップＳ４では、エッチング液としてフッ酸（フッ化水素酸）を好適に用いることができる。なお、本願において、「フッ酸」と言うときは、希釈フッ酸（希フッ酸）も含むものとする。また、保護膜ＨＧ１が窒化シリコン膜である場合は、ステップＳ４では、エッチング液として熱リン酸（加熱したリン酸）を好適に用いることができる。
【００４６】
次に、図１２に示されるように、フォトレジストパターンＲＰ１を除去する（図７のステップＳ５）。
【００４７】
イオン注入ＩＭ１は、フォトレジストパターンＲＰ１を保護膜ＨＧ１で覆った状態で行われるため、イオン注入ＩＭ１を行っても、フォトレジストパターンＲＰ１には硬化層（ＫＬ）は形成されず、それゆえ、ステップＳ５では、硬化層（ＫＬ）が形成されていないフォトレジストパターンＲＰ１を除去すればよい。このため、ステップＳ５では、フォトレジストパターンＲＰ１を容易かつ的確に除去することができる。
【００４８】
すなわち、ステップＳ５でフォトレジストパターンＲＰ１をアッシング処理（例えば酸素プラズマ処理）によって除去する場合には、フォトレジストパターンＲＰ１には硬化層（ＫＬ）が形成されていない状態で、アッシング処理が進行する。このため、アッシング処理において、フォトレジストパターンＲＰ１全体が分解され、フォトレジストパターンＲＰ１の残渣を生じることなく、フォトレジストパターンＲＰ１を除去することができる。フォトレジストパターンＲＰ１には硬化層（ＫＬ）が形成されていない状態で、アッシング処理が行われるため、フォトレジストパターンの硬化層（ＫＬ）に起因したホッピング現象が生じるのを防止することができる。
【００４９】
また、ステップＳ５では、フォトレジストパターンＲＰ１をウェット処理によって除去することもできる。ウェット処理においては、薬液（レジスト剥離液）を用いてレジストパターン（ここではフォトレジストパターンＲＰ１）を除去する。この場合、フォトレジストパターンＲＰ１には硬化層（ＫＬ）が形成されていない状態で、ウェット処理が行われるため、ウェット処理において、フォトレジストパターンＲＰ１全体が分解され、フォトレジストパターンＲＰ１の残渣を生じることなく、フォトレジストパターンＲＰ１を除去することができる。
【００５０】
また、ステップＳ５をウェット処理として行う場合、ステップＳ４で使用する薬液（エッチング液）とステップＳ５で使用する薬液（レジスト剥離液）とは、互いに相違している。ステップＳ４とステップＳ５とは、別々の処理槽で行うことができるが、処理装置の仕様によっては、ステップＳ４とステップＳ５とを、同じ処理槽を用いて薬液を入れ換えることにより、行うこともできる。
【００５１】
このようにして、イオン注入に関連する工程を行うことができる。その後、必要に応じて次の工程が行われるが、ここではその図示および説明は省略する。
【００５２】
本実施の形態では、ステップＳ３のイオン注入ＩＭ１は、フォトレジストパターンＲＰ１が露出された状態ではなく、フォトレジストパターンＲＰ１が保護膜ＨＧ１で覆われた状態で行われる。このため、イオン注入ＩＭ１を行っても、フォトレジストパターンＲＰ１には硬化層（ＫＬ）は形成されずに済む。ステップＳ５では、硬化層（ＫＬ）が形成されていないフォトレジストパターンＲＰ１を除去すればよいため、フォトレジストパターンＲＰ１を容易かつ的確に除去することができる。イオン注入によってフォトレジストパターンの表面（表層部）に硬化層が形成されることに起因した不具合（例えばフォトレジストパターンを除去する際のポッピング現象）を防止することができるため、製造される半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
【００５３】
また、ステップＳ３のイオン注入ＩＭ１では、不純物イオンは、保護膜ＨＧ１を通過して、半導体基板ＳＢに注入される。このため、イオン注入のダメージ（イオン衝撃によるダメージ）が半導体基板ＳＢに生じるのを抑制または防止することができる。これにより、製造された半導体装置の性能を向上させることができる。
【００５４】
また、ステップＳ３のイオン注入ＩＭ１では、不純物イオンは、保護膜ＨＧ１を通過して、フォトレジストパターンＲＰ１にも注入され得る。しかしながら、ある膜に対してイオン注入を行う場合に、イオン注入によるダメージが発生するのは、その膜の表面近傍の極浅い領域のみであり、その膜において不純物イオンが注入された内部領域でのダメージは比較的小さい。これは、イオン注入によるダメージは、主としてイオン衝撃によるダメージであり、イオンが衝突した膜表面とその近傍に、イオン衝撃によるダメージが集中するからである。このため、ステップＳ３のイオン注入ＩＭ１において、不純物イオンが、保護膜ＨＧ１を通過してフォトレジストパターンＲＰ１に注入された場合、保護膜ＨＧ１が介在することにより不純物イオンはフォトレジストパターンＲＰ１の表面に到達した時点で分散するため、フォトレジストパターンＲＰ１の表面に注入イオン種が集中するのを防止することができる。つまり、フォトレジストパターンＲＰ１上の保護膜ＨＧ１は、不純物イオンの通過を完全に阻止する必要はなく（そこまで厚く保護膜ＨＧ１を形成する必要はない）、保護膜ＨＧ１を通過してフォトレジストパターンＲＰ１の表面に到達した不純物イオンが分散することにより、フォトレジストパターンＲＰ１に硬化層（ＫＬ）が形成されるのを防止し、上記ポッピング現象を防止することができる。
【００５５】
この観点で、ステップＳ２で形成する保護膜ＨＧ１の厚さ（膜厚）は、１０ｎｍ以上であることが好ましい。そうすることにより、ステップＳ３のイオン注入ＩＭ１でフォトレジストパターンＲＰ１に硬化層（ＫＬ）が形成されるのを、的確に防止することができる。
【００５６】
また、保護膜ＨＧ１を不必要に厚くすると、保護膜ＨＧ１を通して半導体基板ＳＢに不純物イオンを注入しにくくなる。このため、ステップＳ２で形成する保護膜ＨＧ１の厚さ（膜厚）は、１０〜２０ｎｍであることが、より好ましい。
【００５７】
なお、上記イオン注入ＩＭ１０１を行った際には、上記図５に示されるように上記フォトレジストパターンＲＰ１０１にイオン注入によるダメージが発生して上記硬化層ＫＬが形成されてしまう虞があるが、この硬化層ＫＬが形成される可能性が高いのは、フォトレジストパターンＲＰ１０１の上面近傍であり、フォトレジストパターンＲＰ１０１の側面側には、硬化層ＫＬは形成されにくい。これは、フォトレジストパターンＲＰ１０１の上面からフォトレジストパターンＲＰ１０１内に多量の不純物イオンが注入されるのに比べて、フォトレジストパターンＲＰ１０１の側面からフォトレジストパターンＲＰ１０１内へは、不純物イオンはほとんど注入されないか、注入されるとしても少量だからである。このため、フォトレジストパターンＲＰ１にイオン注入に伴う硬化層（ＫＬ）が形成されるのを防止する作用を主として有しているのは、フォトレジストパターンＲＰ１を覆う保護膜ＨＧ１のうちの、フォトレジストパターンＲＰ１の上面上に形成されている部分の保護膜ＨＧ１である。従って、ステップＳ３のイオン注入ＩＭ１でフォトレジストパターンＲＰ１に硬化層（ＫＬ）が形成されるのを的確に防止するためには、フォトレジストパターンＲＰ１の側面上に形成された保護膜ＨＧ１の厚さ（膜厚）Ｔ２ではなく、ステップＳ２でフォトレジストパターンＲＰ１の上面上に形成された保護膜ＨＧ１の厚さ（膜厚）Ｔ１が重要である。
【００５８】
このため、上述した保護膜ＨＧ１の好ましい厚さについては、フォトレジストパターンＲＰ１の上面上に形成された保護膜ＨＧ１に適用することが特に有効である。すなわち、フォトレジストパターンＲＰ１の上面上に形成された保護膜ＨＧ１の厚さＴ１が１０ｎｍ以上であることが好ましく、フォトレジストパターンＲＰ１の上面上に形成された保護膜ＨＧ１の厚さＴ１が１０〜２０ｎｍであれば、より好ましい。これは、後述の保護膜ＨＧ１ａ，ＨＧ１ｂ，ＨＧ１ｃ，ＨＧ１ｄ，ＨＧ１ｅ，ＨＧ１ｆについても適用できる。すなわち、後述のフォトレジストパターンＲＰ４ｐの上面上に形成された後述の保護膜ＨＧ１ａの厚さＴ１ａ（図２３）と、後述のフォトレジストパターンＲＰ４ｎの上面上に形成された後述の保護膜ＨＧ１ｂの厚さＴ１ｂ（図２８）とは、いずれも、１０ｎｍ以上であることが好ましく、１０〜２０ｎｍであれば、より好ましい。また、後述のフォトレジストパターンＲＰ４ｐの上面上に形成された後述の保護膜ＨＧ１ｃの厚さＴ１ｃ(図３５)と、後述のフォトレジストパターンＲＰ４ｎの上面上に形成された後述の保護膜ＨＧ１ｄの厚さＴ１ｄ（図３９）とは、いずれも、１０ｎｍ以上であることが好ましく、１０〜２０ｎｍであれば、より好ましい。また、後述のフォトレジストパターンＲＰ４ｐの上面上に形成された後述の保護膜ＨＧ１ｅの厚さＴ１ｅ（図４４）と、後述のフォトレジストパターンＲＰ４ｎの上面上に形成された後述の保護膜ＨＧ１ｆの厚さＴ１ｆ（図４８）とは、いずれも、１０ｎｍ以上であることが好ましく、１０〜２０ｎｍであれば、より好ましい。これにより、イオン注入でフォトレジストパターン（ＲＰ１，ＲＰ４ｐ，ＲＰ４ｎ）に硬化層（ＫＬ）が形成されるのを、的確に防止することができる。
【００５９】
また、フォトレジストパターンが露出した状態でイオン注入を行った場合に、そのフォトレジストパターンに硬化層（ＫＬ）が形成されるリスクは、イオン注入のイオン種が重いほど、ドーズ量が大きいほど、大きくなる。本発明者の検討によれば、イオン注入のイオン種（ドーズ種）がＰ（リン）で、ドーズ量が１×１０１５／ｃｍ２以上の場合には、フォトレジストパターンが露出した状態でイオン注入を行うと、そのフォトレジストパターンに硬化層（ＫＬ）が形成される虞があることが分かった。このため、図７〜図１２の工程は、イオン注入ＩＭ１のドーズ量が１×１０１５／ｃｍ２以上の場合に適用すれば、効果が大きく、更にイオン注入ＩＭ１のイオン種がＰ（リン）であれば、更に効果が大きい。
【００６０】
一方、イオン注入のドーズ量が１×１０１５／ｃｍ２未満の場合には、フォトレジストパターンが露出した状態でイオン注入を行っても、そのフォトレジストパターンに硬化層（ＫＬ）が形成されるリスクは、比較的小さい。このため、イオン注入のドーズ量が１×１０１５／ｃｍ２未満の場合には、上記図７〜図１２の工程を適用することもできるが、適用しなくてもフォトレジストパターンに硬化層（ＫＬ）が形成されるリスクは比較的小さく、上記図７〜図１２の工程を適用しなければ（すなわちステップＳ２，Ｓ４を行わなければ）、半導体装置の製造工程数を抑制することができる。
【００６１】
＜半導体装置の製造工程の適用例について＞
上記図７〜図１２の工程は、半導体基板に不純物をイオン注入する種々の工程に適用することができるが、以下では、ソース・ドレイン用の高不純物濃度の半導体領域を形成する工程に適用する場合について説明する。
【００６２】
上記図７〜図１２の工程を適用した半導体装置の具体的な製造工程について、図１３〜図３３を参照して説明する。図１３〜図３３は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１３〜図３３の断面図には、ｎＭＩＳＦＥＴ形成領域１ＡおよびｐＭＩＳＦＥＴ形成領域１Ｂの要部断面図が示されており、ｎＭＩＳＦＥＴ形成領域１Ａにｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が、ｐＭＩＳＦＥＴ形成領域１Ｂにｐチャネル型のＭＩＳＦＥＴが、それぞれ形成される様子が示されている。
【００６３】
まず、図１３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。半導体基板ＳＢは、ｎＭＩＳＦＥＴ形成領域１ＡとｐＭＩＳＦＥＴ形成領域１Ｂとを有している。
【００６４】
ここで、ｎＭＩＳＦＥＴ形成領域１Ａは、半導体基板ＳＢの主面において、ｎチャネル型ＭＩＳＦＥＴが形成される予定の領域である。また、ｐＭＩＳＦＥＴ形成領域１Ｂは、半導体基板ＳＢの主面において、ｐチャネル型ＭＩＳＦＥＴが形成される予定の領域である。ｎＭＩＳＦＥＴ形成領域１ＡとｐＭＩＳＦＥＴ形成領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、ｎＭＩＳＦＥＴ形成領域１ＡとｐＭＩＳＦＥＴ形成領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。
【００６５】
次に、図１３に示されるように、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域ＳＴを形成する。素子分離領域ＳＴは、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００６６】
次に、図１４および図１５に示されるように、ｎＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢの主面から所定の深さにわたってｐ型ウエル（ｐ型半導体領域）ＰＷを形成し、ｐＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢの主面から所定の深さにわたってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。
【００６７】
ｐ型ウエルＰＷを形成するには、まず、図１４に示されるように、半導体基板ＳＢの主面上に、ｐＭＩＳＦＥＴ形成領域１Ｂを覆いかつｎＭＩＳＦＥＴ形成領域１Ａを露出するフォトレジストパターン（レジストパターン、マスク層）ＲＰ２ｐを、フォトリソグラフィ技術を用いて形成する。それから、このフォトレジストパターンＲＰ２ｐをマスク（イオン注入阻止マスク）として用いて、ｎＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することによって、図１４に示されるようにｐ型ウエルＰＷを形成することができる。ｐ型ウエルＰＷの形成後、フォトレジストパターンＲＰ２ｐはアッシングなどにより除去する。また、ｎ型ウエルＮＷを形成するには、まず、図１５に示されるように、半導体基板ＳＢの主面上に、ｎＭＩＳＦＥＴ形成領域１Ａを覆いかつｐＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジストパターン（レジストパターン、マスク層）ＲＰ２ｎを、フォトリソグラフィ技術を用いて形成する。それから、このフォトレジストパターンＲＰ２ｎをマスク（イオン注入阻止マスク）として用いて、ｐＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢにｎ型不純物（例えばリン）をイオン注入することによって、図１５に示されるように、ｎ型ウエルＮＷを形成することができる。ｎ型ウエルＮＷの形成後、フォトレジストパターンＲＰ２ｎはアッシングなどにより除去する。ｐ型ウエルＰＷとｎ型ウエルＮＷとは、どちらを先に形成してもよい。
【００６８】
また、ここでは、イオン注入によりｐ型ウエルＰＷを形成する工程と、イオン注入によりｎ型ウエルＮＷを形成する工程とには、上記図７〜図１２の工程を適用していないが、他の形態として、上記図７〜図１２の工程を適用することもできる。但し、ｐ型ウエルＰＷを形成するイオン注入と、ｎ型ウエルＮＷを形成するイオン注入とは、ドーズ量がそれほど大きくないため、フォトレジストパターン（ＲＰ２ｐ，ＲＰ２ｎ）が露出した状態でイオン注入を行っても、フォトレジストパターン（ＲＰ２ｐ，ＲＰ２ｎ）に硬化層（ＫＬ）が形成されるリスクは、比較的小さい。このため、イオン注入によりｐ型ウエルＰＷを形成する工程と、イオン注入によりｎ型ウエルＮＷを形成する工程とに対しては、上記図７〜図１２の工程を適用することもできるが、上記図７〜図１２の工程を適用しないでもよく、適用しないことで、半導体装置の製造工程数を抑制することができる。
【００６９】
なお、イオン注入によりｐ型ウエルＰＷを形成する工程に上記図７〜図１２の工程を適用する場合は、上記図７〜図１２の工程において、上記フォトレジストパターンＲＰ１が、フォトレジストパターンＲＰ２ｐに対応し、上記半導体領域ＳＭ１が、ｐ型ウエルＰＷに対応する。また、イオン注入によりｎ型ウエルＮＷを形成する工程に上記図７〜図１２の工程を適用する場合は、上記７〜図１２の工程において、上記フォトレジストパターンＲＰ１が、フォトレジストパターンＲＰ２ｎに対応し、上記半導体領域ＳＭ１が、ｎ型ウエルＮＷに対応する。
【００７０】
次に、例えばフッ酸（希フッ酸）を用いたウェットエッチングなどにより半導体基板ＳＢ（ｐ型ウエルＰＷおよびｎ型ウエルＮＷ）の表面を清浄化した後、図１６に示されるように、半導体基板ＳＢの表面（ｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）に、ゲート絶縁膜用の絶縁膜ＧＦを形成する。絶縁膜ＧＦは、例えば薄い酸化シリコン膜からなり、熱酸化法などによって形成することができる。
【００７１】
次に、図１７に示されるように、ゲート電極ＧＥ１，ＧＥ２を形成する。ゲート電極ＧＥ１，ＧＥ２は、例えば次のようにして形成することができる。
【００７２】
すなわち、半導体基板ＳＢの主面（主面全面）上に、すなわち、ｎＭＩＳＦＥＴ形成領域１ＡおよびｐＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ上に、ゲート電極用の導電膜としてシリコン膜（ドープトポリシリコン膜）を形成してから、そのシリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成することができる。この場合、ゲート電極ＧＥ１，ＧＥ２は、いずれもパターニングされたシリコン膜（ドープトポリシリコン膜）からなる。ゲート電極用のシリコン膜は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができるが、成膜時はアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜を、多結晶シリコン膜に変えることもできる。ゲート電極ＧＥ１，ＧＥ２で覆われない部分の絶縁膜ＧＦは、シリコン膜をパターニングする際のドライエッチングまたはその後のウェットエッチングなどにより除去され得る。
【００７３】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ１は、ｎＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷ上に絶縁膜ＧＦを介して形成され、ゲート電極ＧＥ１の下に残存する絶縁膜ＧＦが、そのｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜となる。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ２は、ｐＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエルＮＷ上に絶縁膜ＧＦを介して形成され、ゲート電極ＧＥ２の下に残存する絶縁膜ＧＦが、そのｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜となる。
【００７４】
次に、図１８に示されるように、半導体基板ＳＢ上に、ｐＭＩＳＦＥＴ形成領域１Ｂを覆いかつｎＭＩＳＦＥＴ形成領域１Ａを露出するフォトレジストパターン（レジストパターン、マスク層）ＲＰ３ｐを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエルＮＷおよびゲート電極ＧＥ２は、フォトレジストパターンＲＰ３ｐで覆われるが、ｎＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷおよびゲート電極ＧＥ１は、フォトレジストパターンＲＰ３ｐで覆われない。
【００７５】
次に、図１８に示されるように、ｎＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、（一対の）ｎ−型半導体領域（エクステンション領域）ＥＸ１を形成する。ｎ−型半導体領域ＥＸ１を形成するためのイオン注入を、符号ＩＭ２を付して、イオン注入ＩＭ２と称することとし、図１８では、イオン注入ＩＭ２を矢印で模式的に示してある。
【００７６】
このイオン注入ＩＭ２の際、ｎＭＩＳＦＥＴ形成領域１Ａにおいては、ゲート電極ＧＥ１がマスク（イオン注入阻止マスク）として機能するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１の直下の領域には、ゲート電極ＧＥ１に遮蔽されることで不純物は注入されず、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の両側面に自己整合して形成される。また、このイオン注入ＩＭ２の際、ｐＭＩＳＦＥＴ形成領域１ＢはフォトレジストパターンＲＰ３ｐで覆われており、このフォトレジストパターンＲＰ３ｐがマスク（イオン注入阻止マスク）として機能するため、ｐＭＩＳＦＥＴ形成領域１Ｂの半導体基板（ｎ型ウエルＮＷ）およびゲート電極ＧＥ２には、不純物は注入されない。その後、フォトレジストパターンＲＰ３ｐをアッシングなどにより除去する。
【００７７】
次に、図１９に示されるように、半導体基板ＳＢ上に、ｎＭＩＳＦＥＴ形成領域１Ａを覆いかつｐＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジストパターン（レジストパターン、マスク層）ＲＰ３ｎを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷおよびゲート電極ＧＥ１は、フォトレジストパターンＲＰ３ｎで覆われるが、ｐＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエルＮＷおよびゲート電極ＧＥ２は、フォトレジストパターンＲＰ３ｎで覆われない。
【００７８】
次に、図１９に示されるように、ｐＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｎ型ウエルＮＷ）におけるゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、（一対の）ｐ−型半導体領域（エクステンション領域）ＥＸ２を形成する。ｐ−型半導体領域ＥＸ２を形成するためのイオン注入を、符号ＩＭ３を付して、イオン注入ＩＭ３と称することとし、図１９では、イオン注入ＩＭ３を矢印で模式的に示してある。
【００７９】
このイオン注入ＩＭ３の際、ｐＭＩＳＦＥＴ形成領域１Ｂにおいては、ゲート電極ＧＥ２がマスク（イオン注入阻止マスク）として機能するため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２の直下の領域には、ゲート電極ＧＥ２に遮蔽されることで不純物は注入されず、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２の両側面に自己整合して形成される。また、このイオン注入ＩＭ３の際、ｎＭＩＳＦＥＴ形成領域１ＡはフォトレジストパターンＲＰ３ｎで覆われており、このフォトレジストパターンＲＰ３ｎがマスク（イオン注入阻止マスク）として機能するため、ｎＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ）およびゲート電極ＧＥ１には、不純物は注入されない。その後、フォトレジストパターンＲＰ３ｎをアッシングなどにより除去し、図２０にはこの段階が示されている。
【００８０】
なお、ここでは、ｎ−型半導体領域ＥＸ１を形成する工程（図１８の工程）を先に行った後で、ｐ−型半導体領域ＥＸ２を形成する工程（図１９の工程）を行う場合について説明した。しかしながら、ｎ−型半導体領域ＥＸ１とｐ−型半導体領域ＥＸ２とは、どちらを先に形成してもよく、ｐ−型半導体領域ＥＸ２を形成する工程（図１９の工程）を先に行った後で、ｎ−型半導体領域ＥＸ１を形成する工程（図１８の工程）を行う場合もあり得る。
【００８１】
次に、図２１に示されるように、ゲート電極ＧＥ１，ＧＥ２のそれぞれの両側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷ形成工程は、次のようにして行うことができる。
【００８２】
すなわち、まず、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥ１，ＧＥ２を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて堆積する。このサイドウォールスペーサＳＷ形成用の絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜を異方性エッチング（エッチバック）することによって、図２１に示されるように、ゲート電極ＧＥ１の両側面上と、ゲート電極ＧＥ２の両側面上とに、この絶縁膜（サイドウォールスペーサＳＷ形成用の絶縁膜）を残して、サイドウォールスペーサＳＷを形成する。なお、以下では、ｎＭＩＳＦＥＴ形成領域１Ａにおいてゲート電極ＧＥ１の側面上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ１を付してサイドウォールスペーサＳＷ１と称し、ｐＭＩＳＦＥＴ形成領域１Ｂにおいてゲート電極ＧＥ２の側面上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ２を付してサイドウォールスペーサＳＷ２と称することとする。
【００８３】
次に、図２２に示されるように、半導体基板ＳＢ上に、ｐＭＩＳＦＥＴ形成領域１Ｂを覆いかつｎＭＩＳＦＥＴ形成領域１Ａを露出するフォトレジストパターン（レジストパターン、マスク層）ＲＰ４ｐを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエルＮＷとゲート電極ＧＥ２とサイドウォールスペーサＳＷ２とは、フォトレジストパターンＲＰ４ｐで覆われるが、ｎＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷとゲート電極ＧＥ１とサイドウォールスペーサＳＷ１とは、フォトレジストパターンＲＰ４ｐで覆われない。
【００８４】
次に、図２３に示されるように、半導体基板ＳＢの主面上に、フォトレジストパターンＲＰ４ｐを覆うように、保護膜（絶縁膜）ＨＧ１ａを形成する。保護膜ＨＧ１ａは、上記保護膜ＨＧ１に相当するものであり、フォトレジストパターンＲＰ４ｐは、上記フォトレジストパターンＲＰ１に相当するものである。後述のｎ＋型半導体領域ＳＤ１が、上記半導体領域ＳＭ１に相当する。
【００８５】
ｐＭＩＳＦＥＴ形成領域１Ｂでは、フォトレジストパターンＲＰ４ｐが形成されているため、保護膜ＨＧ１ａは、フォトレジストパターンＲＰ４ｐを覆うように形成され、ｎＭＩＳＦＥＴ形成領域１Ａでは、フォトレジストパターンＲＰ４ｐは形成されていないため、保護膜ＨＧ１ａは、ゲート電極ＧＥ１とサイドウォールスペーサＳＷ１とを覆うように形成される。保護膜ＨＧ１ａは、好ましくは、酸化シリコン膜または窒化シリコン膜からなり、より好ましくは酸化シリコン膜からなる。
【００８６】
保護膜ＨＧ１ａは、好ましくはＣＶＤ法またはＡＬＤ法を用いて形成することができ、それにより、所望の厚さの保護膜ＨＧ１ａを制御性よく形成することができる。ＣＶＤ法またはＡＬＤ法を用いたことで、フォトレジストパターンＲＰ４ｐの上面上と側面上とに、ほぼ同じ厚さの保護膜ＨＧ１ａが形成される。また、保護膜ＨＧ１ａの成膜時にフォトレジストパターンＲＰ４ｐが変質するのを防止するために、保護膜ＨＧ１ａは、比較的低温で形成することが好ましく、保護膜ＨＧ１ａの成膜温度は２００℃以下が好ましい。保護膜ＨＧ１ａは、好ましくはＣＶＤ法またはＡＬＤ法、より好ましくはプラズマＣＶＤ法またはＡＬＤ法、更に好ましくはＡＬＤ法を用いて形成することができる。
【００８７】
次に、図２４に示されるように、ｎＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、（一対の）ｎ＋型半導体領域ＳＤ１を形成する。ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入を、符号ＩＭ４を付して、イオン注入ＩＭ４と称することとし、図２４では、イオン注入ＩＭ４を矢印で模式的に示してある。
【００８８】
イオン注入ＩＭ４の際、ｎＭＩＳＦＥＴ形成領域１Ａにおいては、ゲート電極ＧＥ１とサイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ１の側壁（側面）上の保護膜ＨＧ１ａとがマスク（イオン注入阻止マスク）として機能する。このため、イオン注入ＩＭ４では、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１の直下とサイドウォールスペーサＳＷ１の直下の領域には、不純物は注入されず、ｎ＋型半導体領域ＳＤ１は、サイドウォールスペーサＳＷ１の厚さ（ゲート長方向における厚さ）と保護膜ＨＧ１ａの厚さとの合計の分だけ、ゲート電極ＧＥ１の側面から離間して形成される。また、イオン注入ＩＭ４の際、ｐＭＩＳＦＥＴ形成領域１ＢはフォトレジストパターンＲＰ４ｐで覆われており、このフォトレジストパターンＲＰ４ｐがマスク（イオン注入阻止マスク）として機能するため、ｐＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｎ型ウエルＮＷ）およびゲート電極ＧＥ２には、不純物は注入されない。
【００８９】
イオン注入ＩＭ４では、不純物イオンは、保護膜ＨＧ１ａを通過して半導体基板ＳＢ（ｐ型ウエルＰＷ）に注入され、それによって、ｎ＋型半導体領域ＳＤ１が形成される。このため、イオン注入ＩＭ４によるダメージが半導体基板ＳＢに生じるのを抑制または防止することができる。
【００９０】
また、イオン注入ＩＭ４では、不純物イオンは、保護膜ＨＧ１ａを通過してフォトレジストパターンＲＰ４ｐにも注入され得る。しかしながら、膜に対してイオン注入を行う場合に、イオン注入によるダメージが発生するのは、その膜の表面近傍の極浅い領域のみであり、その膜において不純物イオンが注入された内部領域でのダメージは比較的小さい。このため、イオン注入ＩＭ４において、不純物イオンが、保護膜ＨＧ１ａを通過してフォトレジストパターンＲＰ４ｐに注入されても、フォトレジストパターンＲＰ４ｐの表面に到達した不純物イオンは分散し、フォトレジストパターンＲＰ４ｐの表面に注入イオン種が集中せず、フォトレジストパターンＲＰ４ｐに硬化層（ＫＬ）が形成されるのを防止することができる。フォトレジストパターンＲＰ４ｐには、不純物イオンが直接的に注入されるのではなく、保護膜ＨＧ１ａを通過して不純物イオンが注入されるようにしたことで、フォトレジストパターンＲＰ４ｐに硬化層（ＫＬ）が形成されるのを防止することができる。
【００９１】
次に、図２５に示されるように、保護膜ＨＧ１ａをウェットエッチング処理によって除去する。保護膜ＨＧ１ａは、元々ウェットエッチングによって除去しやすい材料により形成されているため、イオン注入ＩＭ４によるダメージを受けたとしても、ウェットエッチングによって容易かつ的確に除去することができる。この観点で、保護膜ＨＧ１ａは、好ましくは、酸化シリコン膜または窒化シリコン膜からなり、より好ましくは酸化シリコン膜からなる。保護膜ＨＧ１ａが酸化シリコン膜である場合は、エッチング液としてフッ酸を好適に用いることができ、保護膜ＨＧ１ａが窒化シリコン膜である場合は、エッチング液として熱リン酸を好適に用いることができる。
【００９２】
保護膜ＨＧ１ａをウェットエッチング処理によって除去する際には、フォトレジストパターンＲＰ４ｐに比べて保護膜ＨＧ１ａがエッチングされやすく、かつ、保護膜ＨＧ１ａに比べて半導体基板ＳＢがエッチングされにくい条件で、保護膜ＨＧ１ａを選択的にエッチングする。
【００９３】
次に、図２６に示されるように、フォトレジストパターンＲＰ４ｐをアッシング処理またはウェット処理により除去する。フォトレジストパターンＲＰ４ｐに上記硬化層ＫＬに相当するものは形成されていないため、フォトレジストパターンＲＰ４ｐをアッシング処理またはウェット処理により容易かつ的確に除去することができる。
【００９４】
次に、図２７に示されるように、半導体基板ＳＢ上に、ｎＭＩＳＦＥＴ形成領域１Ａを覆いかつｐＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジストパターン（レジストパターン、マスク層）ＲＰ４ｎを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷとゲート電極ＧＥ１とサイドウォールスペーサＳＷ１とは、フォトレジストパターンＲＰ４ｎで覆われるが、ｐＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエルＮＷとゲート電極ＧＥ２とサイドウォールスペーサＳＷ２とは、フォトレジストパターンＲＰ４ｎで覆われない。
【００９５】
次に、図２８に示されるように、半導体基板ＳＢの主面上に、フォトレジストパターンＲＰ４ｎを覆うように、保護膜（絶縁膜）ＨＧ１ｂを形成する。保護膜ＨＧ１ｂは、上記保護膜ＨＧ１に相当するものであり、フォトレジストパターンＲＰ４ｎは、上記フォトレジストパターンＲＰ１に相当するものである。後述のｐ＋型半導体領域ＳＤ２が、上記半導体領域ＳＭ１に相当する。
【００９６】
ｎＭＩＳＦＥＴ形成領域１Ａでは、フォトレジストパターンＲＰ４ｎが形成されているため、保護膜ＨＧ１ｂは、フォトレジストパターンＲＰ４ｎを覆うように形成され、ｐＭＩＳＦＥＴ形成領域１Ｂでは、フォトレジストパターンＲＰ４ｎは形成されていないため、保護膜ＨＧ１ｂは、ゲート電極ＧＥ２とサイドウォールスペーサＳＷ２とを覆うように形成される。保護膜ＨＧ１ｂは、好ましくは、酸化シリコン膜または窒化シリコン膜からなり、より好ましくは酸化シリコン膜からなる。
【００９７】
保護膜ＨＧ１ｂは、好ましくはＣＶＤ法またはＡＬＤ法を用いて形成することができ、それにより、所望の厚さの保護膜ＨＧ１ｂを制御性よく形成することができる。ＣＶＤ法またはＡＬＤ法を用いたことで、フォトレジストパターンＲＰ４ｎの上面上と側面上とに、ほぼ同じ厚さの保護膜ＨＧ１ｂが形成される。また、保護膜ＨＧ１ｂの成膜時にフォトレジストパターンＲＰ４ｎが変質するのを防止するために、保護膜ＨＧ１ｂは、比較的低温で形成することが好ましく、保護膜ＨＧ１ｂの成膜温度は２００℃以下が好ましい。保護膜ＨＧ１ｂは、好ましくはＣＶＤ法またはＡＬＤ法、より好ましくはプラズマＣＶＤ法またはＡＬＤ法、更に好ましくはＡＬＤ法を用いて形成することができる。
【００９８】
次に、図２９に示されるように、ｐＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｎ型ウエルＮＷ）におけるゲート電極ＧＥ２およびサイドウォールスペーサＳＷ２の両側の領域に、ホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、（一対の）ｐ＋型半導体領域ＳＤ２を形成する。ｐ＋型半導体領域ＳＤ２を形成するためのイオン注入を、符号ＩＭ５を付して、イオン注入ＩＭ５と称することとし、図２９では、イオン注入ＩＭ５を矢印で模式的に示してある。
【００９９】
イオン注入ＩＭ５の際、ｐＭＩＳＦＥＴ形成領域１Ｂにおいては、ゲート電極ＧＥ２とサイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ２の側壁（側面）上の保護膜ＨＧ１ｂとがマスク（イオン注入阻止マスク）として機能する。このため、イオン注入ＩＭ５では、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２の直下とサイドウォールスペーサＳＷ２の直下の領域には、不純物は注入されず、ｐ＋型半導体領域ＳＤ２は、サイドウォールスペーサＳＷ２の厚さ（ゲート長方向における厚さ）と保護膜ＨＧ１ｂの厚さとの合計の分だけ、ゲート電極ＧＥ２の側面から離間して形成される。また、イオン注入ＩＭ５の際、ｎＭＩＳＦＥＴ形成領域１ＡはフォトレジストパターンＲＰ４ｎで覆われており、このフォトレジストパターンＲＰ４ｎがマスク（イオン注入阻止マスク）として機能するため、ｎＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ）およびゲート電極ＧＥ１には、不純物は注入されない。
【０１００】
イオン注入ＩＭ５では、不純物イオンは、保護膜ＨＧ１ｂを通過して半導体基板ＳＢ（ｎ型ウエルＮＷ）に注入され、それによって、ｐ＋型半導体領域ＳＤ２が形成される。このため、イオン注入ＩＭ５によるダメージが半導体基板ＳＢに生じるのを抑制または防止することができる。
【０１０１】
また、イオン注入ＩＭ５では、不純物イオンは、保護膜ＨＧ１ｂを通過してフォトレジストパターンＲＰ４ｎにも注入され得る。しかしながら、膜に対してイオン注入を行う場合に、イオン注入によるダメージが発生するのは、その膜の表面近傍の極浅い領域のみであり、その膜において不純物イオンが注入された内部領域でのダメージは比較的小さい。このため、イオン注入ＩＭ５において、不純物イオンが、保護膜ＨＧ１ｂを通過してフォトレジストパターンＲＰ４ｎに注入されても、フォトレジストパターンＲＰ４ｎの表面に到達した不純物イオンは分散し、フォトレジストパターンＲＰ４ｎの表面に注入イオン種が集中せず、フォトレジストパターンＲＰ４ｎに硬化層（ＫＬ）が形成されるのを防止することができる。フォトレジストパターンＲＰ４ｎには、不純物イオンが直接的に注入されるのではなく、保護膜ＨＧ１ｂを通過して不純物イオンが注入されるようにしたことで、フォトレジストパターンＲＰ４ｎに硬化層（ＫＬ）が形成されるのを防止することができる。
【０１０２】
次に図３０に示されるように、保護膜ＨＧ１ｂをウェットエッチング処理によって除去する。保護膜ＨＧ１ｂは、元々ウェットエッチングによって除去しやすい材料により形成されているため、イオン注入ＩＭ５によるダメージを受けたとしても、ウェットエッチングによって容易かつ的確に除去することができる。この観点で、保護膜ＨＧ１ｂは、好ましくは、酸化シリコン膜または窒化シリコン膜からなり、より好ましくは酸化シリコン膜からなる。保護膜ＨＧ１ｂが酸化シリコン膜である場合は、エッチング液としてフッ酸を好適に用いることができ、保護膜ＨＧ１ｂが窒化シリコン膜である場合は、エッチング液として熱リン酸を好適に用いることができる。
【０１０３】
保護膜ＨＧ１ｂをウェットエッチング処理によって除去する際には、フォトレジストパターンＲＰ４ｎに比べて保護膜ＨＧ１ｂがエッチングされやすく、かつ、保護膜ＨＧ１ｂに比べて半導体基板ＳＢがエッチングされにくい条件で、保護膜ＨＧ１ｂを選択的にエッチングする。
【０１０４】
次に、図３１に示されるように、フォトレジストパターンＲＰ４ｎをアッシング処理またはウェット処理により除去する。フォトレジストパターンＲＰ４ｎに上記硬化層ＫＬに相当するものは形成されていないため、フォトレジストパターンＲＰ４ｎをアッシング処理またはウェット処理により容易かつ的確に除去することができる。
【０１０５】
なお、ここでは、ｎ＋型半導体領域ＳＤ１を形成する工程（図２２〜図２６の工程）を先に行った後で、ｐ＋型半導体領域ＳＤ２を形成する工程（図２７〜図３１の工程）を行う場合について説明した。しかしながら、ｎ＋型半導体領域ＳＤ１とｐ＋型半導体領域ＳＤ２とは、どちらを先に形成してもよく、ｐ＋型半導体領域ＳＤ２を形成する工程（図２７〜図３１の工程）を先に行った後で、ｎ＋型半導体領域ＳＤ１を形成する工程（図２２〜図２６の工程）を行う場合もあり得る。
【０１０６】
次に、これまでに導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＳＤ１、ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２などに導入された不純物を活性化することができる。
【０１０７】
このようにして、ｎＭＩＳＦＥＴ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ２が形成される。また、ｐＭＩＳＦＥＴ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ３が形成される。これにより、図３１の構造が得られる。ｎチャネル型ＭＩＳＦＥＴ２は、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴ３は、ｐチャネル型の電界効果トランジスタとみなすことができる。
【０１０８】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。このため、イオン注入ＩＭ４のドーズ量は、イオン注入ＩＭ２のドーズ量よりも多い。なお、ドーズ量とは、単位面積当たりの不純物イオンの注入量に対応している。ｎ−型半導体領域ＥＸ１は、ｎチャネル型ＭＩＳＦＥＴ２のチャネル形成領域（ゲート電極ＧＥ１の直下の基板領域）に隣接し、ｎ＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴ２のチャネル形成領域から離間し、ｎ＋型半導体領域ＳＤ１とｎチャネル型ＭＩＳＦＥＴ２のチャネル形成領域との間には、ｎ−型半導体領域ＥＸ１が介在している。ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、ｎチャネル型ＭＩＳＦＥＴ２のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｎ型の半導体領域が形成される。従って、ｎチャネル型ＭＩＳＦＥＴ２のソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ゲート電極ＧＥ１は、ｎチャネル型ＭＩＳＦＥＴ２のゲート電極として機能する。
【０１０９】
また、ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。このため、イオン注入ＩＭ５のドーズ量は、イオン注入ＩＭ３のドーズ量よりも多い。ｐ−型半導体領域ＥＸ２は、ｐチャネル型ＭＩＳＦＥＴ３のチャネル形成領域（ゲート電極ＧＥ２の直下の基板領域）に隣接し、ｐ＋型半導体領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴ３のチャネル形成領域から離間し、ｐ＋型半導体領域ＳＤ２とｐチャネル型ＭＩＳＦＥＴ３のチャネル形成領域との間には、ｐ−型半導体領域ＥＸ２が介在している。ｐ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｐ＋型半導体領域ＳＤ２とにより、ｐチャネル型ＭＩＳＦＥＴ３のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｐ型の半導体領域が形成される。従って、ｐチャネル型ＭＩＳＦＥＴ３のソース・ドレイン領域は、ＬＤＤ構造を有している。ゲート電極ＧＥ２は、ｐチャネル型ＭＩＳＦＥＴ３のゲート電極として機能する。
【０１１０】
次に、図３２に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬを形成することができる。
【０１１１】
すなわち、まず、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上面上を含む半導体基板ＳＢの主面全面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ１，ＳＷ２を覆うように、金属シリサイド層ＳＬ形成用の金属膜（図示せず）を形成する。この金属膜は、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト膜、ニッケル膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理（金属シリサイド層ＳＬ形成用の熱処理）を施すことによって、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の各上層部分を上記金属膜と反応させる。これにより、図３２に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の各上部（上層部）に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の上記金属膜をウェットエッチングなどにより除去し、図３２にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。上記金属膜がコバルト膜の場合は、金属シリサイド層ＳＬはコバルトシリサイド層からなり、上記金属膜がニッケル膜の場合は、金属シリサイド層ＳＬはニッケルシリサイド層からなり、上記金属膜がニッケル白金合金膜の場合は、金属シリサイド層ＳＬは白金添加ニッケルシリサイド層からなる。
【０１１２】
このように、いわゆるサリサイドプロセスを行うことによって、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の各上部に金属シリサイド層ＳＬを形成し、それによって、コンタクト抵抗や拡散抵抗などを低減することができる。
【０１１３】
次に、図３３に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ１，ＳＷ２を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１を形成する。
【０１１４】
絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、絶縁膜ＩＬ１の上面の平坦性を高めることもできる。
【０１１５】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をエッチングすることにより、絶縁膜ＩＬ１にコンタクトホールを形成する。それから、コンタクトホール内に、導電性のプラグＰＧを形成する（埋め込む）。プラグＰＧは、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２の上などにそれぞれ形成されて、それらと電気的に接続される。
【０１１６】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成する。それから、絶縁膜ＩＬ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２などと電気的に接続される。このようにして、図３３の構造が得られる。
【０１１７】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１８】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１１９】
次に、図１３〜図３３の工程の特徴と効果について説明する。
【０１２０】
上記図５および図６を参照して説明した課題は、フォトレジストパターンをマスクとして用いたイオン注入工程において、ドーズ量が多い場合に発生しやすい。すなわち、イオン注入のドーズ量が多い場合には、フォトレジストパターンが露出した状態でイオン注入を行うと、そのイオン注入によってフォトレジストパターンに上記硬化層ＫＬが形成されてしまい、フォトレジストパターンの除去工程を行いにくくなる可能性が高くなる。
【０１２１】
ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入ＩＭ４と、ｐ＋型半導体領域ＳＤ２を形成するためのイオン注入ＩＭ５とは、いずれも、ドーズ量が多い。このため、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入ＩＭ４と、ｐ＋型半導体領域ＳＤ２を形成するためのイオン注入ＩＭ５とに対しては、上記図７〜図１２を参照して説明した工程を適用し、レジストパターンが保護膜で覆われた状態でイオン注入が行われるようにすることが好ましい。
【０１２２】
すなわち、上記図２２〜図２６の工程は、ｎ＋型半導体領域ＳＤ１を形成するために行われる工程であるが、上記図７〜図１２を参照して説明した工程を適用しており、フォトレジストパターンＲＰ４ｐが保護膜ＨＧ１ａで覆われた状態で、イオン注入ＩＭ４を行っている。また、上記図２７〜図３１の工程は、ｐ＋型半導体領域ＳＤ２を形成するために行われる工程であるが、上記図７〜図１２を参照して説明した工程を適用しており、フォトレジストパターンＲＰ４ｎが保護膜ＨＧ１ｂで覆われた状態で、イオン注入ＩＭ５を行っている。
【０１２３】
本実施の形態とは異なり、保護膜ＨＧ１ａを形成せずに、フォトレジストパターンＲＰ４ｐが露出した状態でイオン注入ＩＭ４を行った場合には、そのイオン注入ＩＭ４によってフォトレジストパターンＲＰ４ｐに上記硬化層ＫＬが形成されてしまい、フォトレジストパターンＲＰ４ｐを除去する際に、不具合（上記図５および図６を参照して説明した不具合）が発生する虞がある。また、本実施の形態とは異なり、保護膜ＨＧ１ｂを形成せずに、フォトレジストパターンＲＰ４ｎが露出した状態でイオン注入ＩＭ５を行った場合には、そのイオン注入ＩＭ５によってフォトレジストパターンＲＰ４ｎに上記硬化層ＫＬが形成されてしまい、フォトレジストパターンＲＰ４ｎを除去する際に、不具合が発生する虞がある。
【０１２４】
それに対して、本実施の形態では、フォトレジストパターンＲＰ４ｐが保護膜ＨＧ１ａで覆われた状態でイオン注入ＩＭ４を行っているため、そのイオン注入ＩＭ４によってフォトレジストパターンＲＰ４ｐに硬化層（ＫＬ）が形成されてしまうのを防止することができる。フォトレジストパターンＲＰ４ｐを除去する際には、硬化層（ＫＬ）が形成されていないフォトレジストパターンＲＰ４ｐを除去すればよいため、フォトレジストパターンＲＰ４ｐを容易かつ的確に除去することができる。また、本実施の形態では、フォトレジストパターンＲＰ４ｎが保護膜ＨＧ１ｂで覆われた状態でイオン注入ＩＭ５を行っているため、そのイオン注入ＩＭ５によってフォトレジストパターンＲＰ４ｎに硬化層（ＫＬ）が形成されてしまうのを防止することができる。フォトレジストパターンＲＰ４ｎを除去する際には、硬化層（ＫＬ）が形成されていないフォトレジストパターンＲＰ４ｎを除去すればよいため、フォトレジストパターンＲＰ４ｎを容易かつ的確に除去することができる。このため、イオン注入によってフォトレジストパターンＲＰ４ｐ，ＲＰ４ｎの表面（表層部）に硬化層が形成されることに起因した不具合を防止することができるため、製造される半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
【０１２５】
上記図５および図６を参照して説明した課題は、レジストパターンをマスクとして用いたイオン注入工程においてドーズ量が多い場合に発生しやすいが、ドーズ量が少ない場合には、発生する可能性が低くなる。また、上記図７〜図１２を参照して説明した工程は、保護膜ＨＧ１を形成したことで、イオン注入時にレジストパターンに硬化層ＫＬが形成されるのを防止できるという利点を有しているが、保護膜ＨＧ１を形成しない場合に比べて、工程数の増加を招いてしまう。このため、上記図５および図６を参照して説明した課題が発生するリスクが低い場合、すなわち、ドーズ量が少ないイオン注入を行う場合には、上記図７〜図１２を参照して説明した工程を適用しないことで、半導体装置の製造工程数を抑制することができる。
【０１２６】
ｎ−型半導体領域ＥＸ１を形成するためのイオン注入ＩＭ２と、ｐ−型半導体領域ＥＸ２を形成するためのイオン注入ＩＭ３とは、いずれも、ドーズ量が少ない。具体的には、イオン注入ＩＭ２のドーズ量は、イオン注入ＩＭ４のドーズ量よりも少なく、また、イオン注入ＩＭ３のドーズ量は、イオン注入ＩＭ５のドーズ量よりも少ない。このため、ｎ−型半導体領域ＥＸ１を形成するためのイオン注入ＩＭ２と、ｐ−型半導体領域ＥＸ２を形成するためのイオン注入ＩＭ３とに対しては、上記図７〜図１２を参照して説明した工程を適用することもできるが、上記図７〜図１２を参照して説明した工程を適用しないでもよく、適用しないことで、半導体装置の製造工程数を抑制することができる。
【０１２７】
すなわち、上記図１８の工程は、ｎ−型半導体領域ＥＸ１を形成するために行われる工程であるが、上記図７〜図１２を参照して説明した工程を適用せず、フォトレジストパターンＲＰ３ｐを覆う保護膜は形成せずに、フォトレジストパターンＲＰ３ｐが露出した状態で（具体的にはフォトレジストパターンＲＰ３ｐの上面および側面が露出した状態で）、イオン注入ＩＭ２を行っている。また、上記図１９の工程は、ｐ−型半導体領域ＥＸ２を形成するために行われる工程であるが、上記図７〜図１２を参照して説明した工程を適用せず、フォトレジストパターンＲＰ３ｎを覆う保護膜は形成せずに、フォトレジストパターンＲＰ３ｎが露出した状態で（具体的にはフォトレジストパターンＲＰ３ｎの上面および側面が露出した状態で）、イオン注入ＩＭ３を行っている。イオン注入ＩＭ２，ＩＭ３のそれぞれは、ドーズ量が少ないため、フォトレジストパターンが露出した状態でイオン注入を行っても、そのイオン注入によってフォトレジストパターンに硬化層（ＫＬ）が形成されてしまうリスクは比較的小さく、それゆえ、そのフォトレジストパターンの除去時に不具合（上記図５および図６を参照して説明した不具合）が発生するリスクは比較的小さい。このため、イオン注入ＩＭ２，ＩＭ３については、フォトレジストパターンが露出した状態でイオン注入を行うことで、半導体装置の製造工程数を抑制することができる。
【０１２８】
このように、イオン注入ＩＭ２，ＩＭ３，ＩＭ４，ＩＭ５の各ドーズ量に着目し、ドーズ量が多いイオン注入ＩＭ４，ＩＭ５については、フォトレジストパターンが保護膜で覆われた状態でイオン注入を行い、ドーズ量が少ないイオン注入ＩＭ２，ＩＭ３については、保護膜を形成せずにフォトレジストパターンが露出した状態でイオン注入を行う。これにより、半導体装置の製造工程数を抑制しながら、イオン注入時にフォトレジストパターンに硬化層（ＫＬ）が形成されてしまうリスクを効率的に低減することができる。このため、イオン注入によってフォトレジストパターンの表層部に硬化層が形成されることに起因した不具合を効率的に防止して、製造される半導体装置の信頼性を向上させることができるとともに、半導体装置の製造工程数を抑制して、半導体装置の製造コストを低減できる。従って、半導体装置の信頼性の向上と半導体装置の製造コストの抑制とを、両立させることができる。
【０１２９】
また、ｐＭＩＳＦＥＴ形成領域１Ｂにおいては、フォトレジストパターンＲＰ４ｐが保護膜ＨＧ１ａで覆われ、かつ、ｎＭＩＳＦＥＴ形成領域１Ａにおいては、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷ１が保護膜ＨＧ１ａで覆われた状態で、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入ＩＭ４が行われる。このため、イオン注入ＩＭ４の際、ｎＭＩＳＦＥＴ形成領域１Ａにおいては、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷ１に加えて、サイドウォールスペーサＳＷ１の側面上の保護膜ＨＧ１ａも、マスクとして機能し得る。このため、サイドウォールスペーサＳＷ１の厚さと保護膜ＨＧ１ａの厚さとの合計の分だけ、ｎ＋型半導体領域ＳＤ１の端部がゲート電極ＧＥ１の側面から離間することになる。このため、保護膜ＨＧ１ａの厚さも考慮して、サイドウォールスペーサＳＷ１の厚さを設定しておくことで、ｎ＋型半導体領域ＳＤ１とゲート電極ＧＥ１との間の間隔（ゲート長方向における間隔）を、所望の値に制御することができる。すなわち、保護膜ＨＧ１ａを形成せずにイオン注入ＩＭ４を行う場合に比較して、保護膜ＨＧ１ａを形成した状態でイオン注入ＩＭ４を行う場合は、保護膜ＨＧ１ａの厚さの分だけ、サイドウォールスペーサＳＷ１の厚さを小さくすればよい。
【０１３０】
ｐ＋型半導体領域ＳＤ２を形成するためのイオン注入ＩＭ５についても同様であり、イオン注入ＩＭ５の際、ｐＭＩＳＦＥＴ形成領域１Ｂにおいては、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷ２に加えて、サイドウォールスペーサＳＷ２の側面上の保護膜ＨＧ１ｂも、マスクとして機能し得る。このため、保護膜ＨＧ１ｂの厚さも考慮して、サイドウォールスペーサＳＷ２の厚さを設定しておくことで、ｐ＋型半導体領域ＳＤ２とゲート電極ＧＥ２との間の間隔（ゲート長方向における間隔）を、所望の値に制御することができる。
【０１３１】
一方、ｎ−型半導体領域ＥＸ１を形成するためのイオン注入ＩＭ２は、上記保護膜ＨＧ１に相当するものを形成していない状態で行われる。上記保護膜ＨＧ１に相当するものを形成した状態でイオン注入ＩＭ２を行った場合は、その保護膜の厚さの分だけｎ−型半導体領域ＥＸ１の端部がゲート電極ＧＥ１の側面から離間する現象が生じることになるが、上記保護膜ＨＧ１に相当するものを形成していない状態でイオン注入ＩＭ２を行った場合は、そのような現象は生じずに済む。このため、上記保護膜ＨＧ１に相当するものを形成していない状態でイオン注入ＩＭ２を行うことで、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側面にほぼ整合するように形成することができる。ｐ−型半導体領域ＥＸ２を形成するためのイオン注入ＩＭ３についても同様であり、上記保護膜ＨＧ１に相当するものを形成していない状態でイオン注入ＩＭ３を行うことで、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２の側面にほぼ整合するように形成することができる。イオン注入ＩＭ２，ＩＭ３は、上記保護膜ＨＧ１に相当するものを形成していない状態で行い、イオン注入ＩＭ４，ＩＭ５は、上記保護膜ＨＧ１に相当するものを形成した状態で行うことで、低不純物濃度領域（ＥＸ１，ＥＸ２）はゲート電極に整合し、高不純物濃度領域（ＳＤ１，ＳＤ２）はゲート電極から離間するというＬＤＤ構造を、容易かつ的確に形成することができる。
【０１３２】
（実施の形態２）
図３４〜図４３は、本実施の形態２の半導体装置の製造工程中の要部断面図である。本実施の形態２においても、サイドウォールスペーサＳＷを形成して上記図２１の構造を得るまでは、上記実施の形態１の製造工程とほぼ同様であるので、ここではその繰り返しの説明は省略し、上記図２１の構造を得た後の製造工程について説明する。
【０１３３】
上記実施の形態１と同様にして上記図２１の構造を得た後、本実施の形態２においては、図３４に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ１，ＳＷ２を覆うように、絶縁膜ＺＭ１を形成する。絶縁膜ＺＭ１は、好ましくは、酸化シリコン膜または窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
【０１３４】
次に、図３５に示されるように、絶縁膜ＺＭ１上に、ｐＭＩＳＦＥＴ形成領域１Ｂを覆いかつｎＭＩＳＦＥＴ形成領域１Ａを露出するフォトレジストパターン（レジストパターン）ＲＰ４ｐを、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ４ｐが形成される平面領域は、本実施の形態２も上記実施の形態１と同様であるが、フォトレジストパターンＲＰ４ｐが絶縁膜ＺＭ１上に形成されている点が、上記実施の形態１と相違している。
【０１３５】
次に、絶縁膜ＺＭ１上に、フォトレジストパターンＲＰ４ｐを覆うように、保護膜ＨＧ１ｃを形成する。保護膜ＨＧ１ｃは、上記実施の形態１の上記保護膜ＨＧ１ａに相当するものであるが、保護膜ＨＧ１ｃは、好ましくは、シリコン膜（より特定的にはアモルファスシリコン膜）からなる。保護膜ＨＧ１ｃの成膜時にフォトレジストパターンＲＰ４ｐが変質するのを防止するために、保護膜ＨＧ１ｃは、比較的低温で形成することが好ましく、保護膜ＨＧ１ｃの成膜温度は２００℃以下が好ましい。保護膜ＨＧ１ｃは、好ましくはＣＶＤ法またはＡＬＤ法、より好ましくはプラズマＣＶＤ法またはＡＬＤ法、更に好ましくはＡＬＤ法を用いて形成することができる。
【０１３６】
次に、図３６に示されるように、イオン注入ＩＭ４により、ｎ＋型半導体領域ＳＤ１を形成する。イオン注入ＩＭ４によりｎ＋型半導体領域ＳＤ１を形成する工程は、本実施の形態２も上記実施の形態１と基本的には同じであるが、以下の点が、上記実施の形態１と相違している。
【０１３７】
すなわち、上記実施の形態１では、イオン注入ＩＭ４では、不純物イオンは、保護膜ＨＧ１ａを通過して半導体基板ＳＢに注入され、それによって、ｎ＋型半導体領域ＳＤ１が形成されたが、本実施の形態２では、イオン注入ＩＭ４では、不純物イオンは、保護膜ＨＧ１ｃおよび絶縁膜ＺＭ１を通過して半導体基板ＳＢに注入され、それによって、ｎ＋型半導体領域ＳＤ１が形成される。それ以外については、イオン注入ＩＭ４によりｎ＋型半導体領域ＳＤ１を形成する工程については、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１３８】
上記実施の形態１と同様に、本実施の形態２においても、フォトレジストパターンＲＰ４ｐが保護膜（ＨＧ１ｃ）で覆われた状態でイオン注入ＩＭ４が行われるため、イオン注入ＩＭ４によるダメージは、フォトレジストパターンＲＰ４ｐにはほとんど生じずに済み、それゆえ、フォトレジストパターンＲＰ４ｐに硬化層（ＫＬ）は形成されない。
【０１３９】
なお、本実施の形態２では、イオン注入ＩＭ４の際、ｎＭＩＳＦＥＴ形成領域１Ａにおいては、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷ１に加えて、サイドウォールスペーサＳＷ１の側面上の絶縁膜ＺＭ１と保護膜ＨＧ１ｃも、マスクとして機能し得る。同様に、後で行うイオン注入ＩＭ５の際、ｐＭＩＳＦＥＴ形成領域１Ｂにおいては、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷ２に加えて、サイドウォールスペーサＳＷ２の側面上の絶縁膜ＺＭ１と保護膜ＨＧ１ｄも、マスクとして機能し得る。このため、本実施の形態２の場合は、上記実施の形態１の場合と比較して、絶縁膜ＺＭ１の厚さの分だけ、サイドウォールスペーサＳＷ１，ＳＷ２の各厚さを予め小さく設定しておけばよい。
【０１４０】
次に、図３７に示されるように、保護膜ＨＧ１ｃをウェットエッチング処理によって除去する。保護膜ＨＧ１ｃをウェットエッチング処理によって除去する際には、フォトレジストパターンＲＰ４ｐに比べて保護膜ＨＧ１ｃがエッチングされやすく、かつ、保護膜ＨＧ１ｃに比べて絶縁膜ＺＭ１がエッチングされにくい条件で、保護膜ＨＧ１ｃを選択的にエッチングする。絶縁膜ＺＭ１はエッチングストッパ膜として機能することができる。保護膜ＨＧ１ｃは、元々ウェットエッチングによって除去しやすい材料により形成されているため、イオン注入ＩＭ４によるダメージを受けたとしても、ウェットエッチングによって容易かつ的確に除去することができる。
【０１４１】
絶縁膜ＺＭ１のエッチングを抑えながら保護膜ＨＧ１ｃを選択的にエッチングすることができるようにするために、保護膜ＨＧ１ｃは、絶縁膜ＺＭ１とは異なる材料からなり、保護膜ＨＧ１ｃの材料としては、絶縁膜ＺＭ１に対するエッチング選択比を大きくできる材料を選択することが望ましい。また、保護膜ＨＧ１ｃの材料としては、ウェットエッチングしやすい材料を選択することが望ましい。この観点で、保護膜ＨＧ１ｃは、好ましくは、シリコン膜（より特定的にはアモルファスシリコン膜）からなる。保護膜ＨＧ１ｃがシリコン膜である場合は、保護膜ＨＧ１ｃを除去するためのエッチング液として、例えば塩酸（塩酸の水溶液）を好適に用いることができる。また、絶縁膜ＺＭ１が酸化シリコン膜または窒化シリコン膜の場合は、保護膜ＨＧ１ｃとしてシリコン膜が好適であるが、それ以外にも、絶縁膜ＺＭ１として酸化シリコン膜を用い、かつ、保護膜ＨＧ１ｃとして窒化シリコン膜を用いることもできる。絶縁膜ＺＭ１が酸化シリコン膜で、保護膜ＨＧ１ｃが窒化シリコン膜である場合は、保護膜ＨＧ１ｃを除去するためのエッチング液として、熱リン酸を好適に用いることができる。
【０１４２】
次に、図３８に示されるように、フォトレジストパターンＲＰ４ｐをアッシング処理またはウェット処理により除去する。フォトレジストパターンＲＰ４ｐに硬化層（ＫＬ）は形成されていないため、フォトレジストパターンＲＰ４ｐをアッシング処理またはウェット処理により容易かつ的確に除去することができる。また、フォトレジストパターンＲＰ４ｐの除去工程を行っても、絶縁膜ＺＭ１は、ほとんど除去されずに、層状に残存する。
【０１４３】
次に、図３９に示されるように、絶縁膜ＺＭ１上に、ｎＭＩＳＦＥＴ形成領域１Ａを覆いかつｐＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジストパターン（レジストパターン）ＲＰ４ｎを、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ４ｎが形成される平面領域は、本実施の形態２も上記実施の形態１と同様であるが、フォトレジストパターンＲＰ４ｎが絶縁膜ＺＭ１上に形成されている点が、上記実施の形態１と相違している。
【０１４４】
次に、絶縁膜ＺＭ１上に、フォトレジストパターンＲＰ４ｎを覆うように、保護膜ＨＧ１ｄを形成する。保護膜ＨＧ１ｄは、上記実施の形態１の上記保護膜ＨＧ１ｂに相当するものであるが、保護膜ＨＧ１ｄは、好ましくは、シリコン膜（より特定的にはアモルファスシリコン膜）からなる。保護膜ＨＧ１ｄの成膜時にフォトレジストパターンＲＰ４ｎが変質するのを防止するために、保護膜ＨＧ１ｄは、比較的低温で形成することが好ましく、保護膜ＨＧ１ｄの成膜温度は２００℃以下が好ましい。保護膜ＨＧ１ｄは、好ましくはＣＶＤ法またはＡＬＤ法、より好ましくはプラズマＣＶＤ法またはＡＬＤ法、更に好ましくはＡＬＤ法を用いて形成することができる。
【０１４５】
次に、図４０に示されるように、イオン注入ＩＭ５により、ｐ＋型半導体領域ＳＤ２を形成する。イオン注入ＩＭ５によりｐ＋型半導体領域ＳＤ２を形成する工程は、本実施の形態２も上記実施の形態１と基本的には同じであるが、以下の点が、上記実施の形態１と相違している。
【０１４６】
すなわち、上記実施の形態１では、イオン注入ＩＭ５では、不純物イオンは、保護膜ＨＧ１ｂを通過して半導体基板ＳＢに注入され、それによって、ｐ＋型半導体領域ＳＤ２が形成されたが、本実施の形態２では、イオン注入ＩＭ５では、不純物イオンは、保護膜ＨＧ１ｄおよび絶縁膜ＺＭ１を通過して半導体基板ＳＢに注入され、それによって、ｐ＋型半導体領域ＳＤ２が形成される。それ以外については、イオン注入ＩＭ５によりｐ＋型半導体領域ＳＤ２を形成する工程については、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１４７】
上記実施の形態１と同様に、本実施の形態２においても、フォトレジストパターンＲＰ４ｎが保護膜（ＨＧ１ｄ）で覆われた状態でイオン注入ＩＭ５が行われるため、イオン注入ＩＭ５によるダメージは、フォトレジストパターンＲＰ４ｎにはほとんど生じずに済み、それゆえ、フォトレジストパターンＲＰ４ｎに硬化層（ＫＬ）は形成されない。
【０１４８】
次に、図４１に示されるように、保護膜ＨＧ１ｄをウェットエッチング処理によって除去する。保護膜ＨＧ１ｄをウェットエッチング処理によって除去する際には、フォトレジストパターンＲＰ４ｎに比べて保護膜ＨＧ１ｄがエッチングされやすく、かつ、保護膜ＨＧ１ｄに比べて絶縁膜ＺＭ１がエッチングされにくい条件で、保護膜ＨＧ１ｄを選択的にエッチングする。絶縁膜ＺＭ１はエッチングストッパ膜として機能することができる。保護膜ＨＧ１ｄは、元々ウェットエッチングによって除去しやすい材料により形成されているため、イオン注入ＩＭ５によるダメージを受けたとしても、ウェットエッチングによって容易かつ的確に除去することができる。
【０１４９】
絶縁膜ＺＭ１のエッチングを抑えながら保護膜ＨＧ１ｄを選択的にエッチングすることができるようにするために、保護膜ＨＧ１ｄは、絶縁膜ＺＭ１とは異なる材料からなり、保護膜ＨＧ１ｄの材料としては、絶縁膜ＺＭ１に対するエッチング選択比を大きくできる材料を選択することが望ましい。また、保護膜ＨＧ１ｄの材料としては、ウェットエッチングしやすい材料を選択することが望ましい。この観点で、保護膜ＨＧ１ｄは、好ましくは、シリコン膜（より特定的にはアモルファスシリコン膜）からなる。保護膜ＨＧ１ｄがシリコン膜である場合は、保護膜ＨＧ１ｄを除去するためのエッチング液として、例えば塩酸（塩酸の水溶液）を好適に用いることができる。また、絶縁膜ＺＭ１が酸化シリコン膜または窒化シリコン膜の場合は、保護膜ＨＧ１ｄとしてシリコン膜が好適であるが、それ以外にも、絶縁膜ＺＭ１として酸化シリコン膜を用い、かつ、保護膜ＨＧ１ｄとして窒化シリコン膜を用いることもできる。絶縁膜ＺＭ１が酸化シリコン膜で、保護膜ＨＧ１ｄが窒化シリコン膜である場合は、保護膜ＨＧ１ｄを除去するためのエッチング液として、熱リン酸を好適に用いることができる。
【０１５０】
次に、図４２に示されるように、フォトレジストパターンＲＰ４ｎをアッシング処理またはウェット処理により除去する。フォトレジストパターンＲＰ４ｎに硬化層（ＫＬ）は形成されていないため、フォトレジストパターンＲＰ４ｎをアッシング処理またはウェット処理により容易かつ的確に除去することができる。また、フォトレジストパターンＲＰ４ｎの除去工程を行っても、絶縁膜ＺＭ１は、ほとんど除去されずに、層状に残存する。
【０１５１】
次に、絶縁膜ＺＭ１を除去する。絶縁膜ＺＭ１は、ウェットエッチングを用いて除去することができ、例えば、絶縁膜ＺＭ１が酸化シリコン膜である場合は、エッチング液としてフッ酸を好適に用いることができ、絶縁膜ＺＭ１が窒化シリコン膜である場合は、エッチング液として熱リン酸を好適に用いることができる。
【０１５２】
なお、ここでは、絶縁膜ＺＭ１を形成した後に、ｎ＋型半導体領域ＳＤ１を形成する工程（図３５〜図３８の工程）を先に行ってから、ｐ＋型半導体領域ＳＤ２を形成する工程（図３９〜図４２の工程）を行う場合について説明した。しかしながら、ｎ＋型半導体領域ＳＤ１とｐ＋型半導体領域ＳＤ２とは、どちらを先に形成してもよく、絶縁膜ＺＭ１を形成した後に、ｐ＋型半導体領域ＳＤ２を形成する工程（図３９〜図４２の工程）を行ってから、ｎ＋型半導体領域ＳＤ１を形成する工程（図３５〜図３８の工程）を行う場合もあり得る。
【０１５３】
以降の工程（上記図３２および図３３の工程）は、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。上記活性化アニールは、本実施の形態２においては、絶縁膜ＺＭ１を除去した後または除去する前に行うことができる。
【０１５４】
本実施の形態２においても、上記実施の形態１とほぼ同様の効果を得ることができるが、以下の点が、上記実施の形態１と相違している。
【０１５５】
すなわち、上記実施の形態１の場合は、保護膜ＨＧ１ａをウェットエッチングで除去した際に、半導体基板ＳＢの表面が露出し、半導体基板ＳＢの表面が露出した状態で、フォトレジストパターンＲＰ４ｐの除去工程を行う。また、保護膜ＨＧ１ｂをウェットエッチングで除去した際に、半導体基板ＳＢの表面が露出し、半導体基板ＳＢの表面が露出した状態で、フォトレジストパターンＲＰ４ｎの除去工程を行う。
【０１５６】
それに対して、本実施の形態２の場合は、保護膜ＨＧ１ｃをウェットエッチングで除去した際に、半導体基板ＳＢの表面は露出せず、半導体基板ＳＢの表面が露出していない状態で、フォトレジストパターンＲＰ４ｐの除去工程を行う。また、保護膜ＨＧ１ｄをウェットエッチングで除去した際に、半導体基板ＳＢの表面は露出せず、半導体基板ＳＢの表面が露出していない状態で、フォトレジストパターンＲＰ４ｎの除去工程を行う。
【０１５７】
このため、上記実施の形態１に比べて、本実施の形態２は、フォトレジストパターンＲＰ４ｐの除去工程とフォトレジストパターンＲＰ４ｎの除去工程とで、半導体基板ＳＢがダメージを受けないで済むという利点を有している。この点は、上記実施の形態１よりも、本実施の形態２の方が、有利である。
【０１５８】
また、上記実施の形態１の場合は、イオン注入ＩＭ４において、不純物イオンは保護膜ＨＧ１ａを通過して半導体基板ＳＢに注入され、イオン注入ＩＭ５において、不純物イオンは保護膜ＨＧ１ｂを通過して半導体基板ＳＢに注入される。それに対して、本実施の形態２の場合は、イオン注入ＩＭ４において、不純物イオンは、保護膜ＨＧ１ｃおよび絶縁膜ＺＭ１を通過して半導体基板ＳＢに注入され、イオン注入ＩＭ５において、不純物イオンは、保護膜ＨＧ１ｄおよび絶縁膜ＺＭ１を通過して半導体基板ＳＢに注入される。
【０１５９】
このため、本実施の形態２に比べて、上記実施の形態１は、イオン注入ＩＭ４によりｎ＋型半導体領域ＳＤ１を形成しやすく、かつ、イオン注入ＩＭ５によりｐ＋型半導体領域ＳＤ２を形成しやすいという利点を有している。この点は、本実施の形態２よりも、上記実施の形態１の方が、有利である。
【０１６０】
また、本実施の形態２に比べて、上記実施の形態１は、絶縁膜ＺＭ１形成工程と絶縁膜ＺＭ１除去工程とが不要となる分、半導体装置の製造工程を少なくすることができるため、半導体装置の製造コストを低減できるという利点も有している。
【０１６１】
（実施の形態３）
図４４〜図５１は、本実施の形態３の半導体装置の製造工程中の要部断面図である。本実施の形態３においても、フォトレジストパターンＲＰ４ｐを形成して上記図２２の構造を得るまでは、上記実施の形態１の製造工程と同様であるので、ここではその繰り返しの説明は省略し、上記図２２の構造を得た後の製造工程について説明する。
【０１６２】
上記実施の形態１と同様にして上記図２２の構造を得た後、本実施の形態３においては、図４４に示されるように、半導体基板ＳＢの主面上に、フォトレジストパターンＲＰ４ｐを覆うように、保護膜（絶縁膜）ＨＧ１ｅを形成する。保護膜ＨＧ１ｅは、上記保護膜ＨＧ１ａに相当するものである。
【０１６３】
保護膜ＨＧ１ｅの材料は、上記保護膜ＨＧ１ａの材料と同じである。しかしながら、保護膜ＨＧ１ｅの成膜法は、上記保護膜ＨＧ１ａの成膜法と相違しており、上記保護膜ＨＧ１ａは、ＣＶＤ法またはＡＬＤ法を用いて形成していたのに対して、本実施の形態３では、保護膜ＨＧ１ｅは、スパッタリング法を用いて形成する。保護膜ＨＧ１ｅの成膜時にフォトレジストパターンＲＰ４ｐが変質するのを防止するために、保護膜ＨＧ１ｅの成膜温度は２００℃以下が好ましい。
【０１６４】
上記実施の形態１では、保護膜ＨＧ１ａをＣＶＤ法またはＡＬＤ法で形成していた。これを反映して、上記図２３に示すように、フォトレジストパターンＲＰ４ｐの上面上に形成された保護膜ＨＧ１ａの厚さＴ１ａと、フォトレジストパターンＲＰ４ｐの側面上に形成された保護膜ＨＧ１ａの厚さＴ２ａと、ゲート電極ＧＥ１上に形成された保護膜ＨＧ１ａの厚さＴ３ａと、サイドウォールスペーサＳＷ１の側面上に形成された保護膜ＨＧ１ａの厚さＴ４ａとは、ほぼ同じであった。すなわち、Ｔ１ａ＝Ｔ２ａ＝Ｔ３ａ＝Ｔ４ａがほぼ成り立つ。
【０１６５】
それに対して、本実施の形態３では、保護膜ＨＧ１ｅをスパッタリング法で形成している。これを反映して、フォトレジストパターンＲＰ４ｐの上面上に形成された保護膜ＨＧ１ｅの厚さＴ１ｅと、ゲート電極ＧＥ１上に形成された保護膜ＨＧ１ｅの厚さＴ３ｅとは、ほぼ同じになる。そして、それらの厚さＴ１ｅ，Ｔ３ｅに比べると、フォトレジストパターンＲＰ４ｐの側面上に形成された保護膜ＨＧ１ｅの厚さＴ２ｅと、サイドウォールスペーサＳＷ１の側面上に形成された保護膜ＨＧ１ｅの厚さＴ４ｅとは、かなり薄くなる。すなわち、Ｔ１ｅ＝Ｔ３ｅ、Ｔ２ｅ＝Ｔ４ｅ、Ｔ１ｅ＞Ｔ２ｅ、およびＴ３ｅ＞Ｔ４ｅがほぼ成り立つ。また、フォトレジストパターンＲＰ４ｐの側面上とサイドウォールスペーサＳＷ１の側面上とには、保護膜ＨＧ１ｅが形成されない場合（すなわちＴ２ｅ＝Ｔ４ｅ＝０の場合）もあり得る。
【０１６６】
すなわち、フォトレジストパターンＲＰ４ｐの上面上とゲート電極ＧＥ１上とには、所定の厚さの保護膜ＨＧ１ｅが形成される。それに対して、フォトレジストパターンＲＰ４ｐの側面上とサイドウォールスペーサＳＷ１の側面上とには、保護膜ＨＧ１ｅが形成されないか、あるいは、フォトレジストパターンＲＰ４ｐの上面上の保護膜ＨＧ１ｅの厚さ（Ｔ１ｅ）よりも薄い厚さ（Ｔ２ｅ）の保護膜ＨＧ１ｅが形成される。
【０１６７】
なお、本実施の形態３と上記実施の形態１とでｎ＋型半導体領域ＳＤ１の端部の位置を同じにするには、本実施の形態３の場合は、サイドウォールスペーサＳＷ１の側面上の保護膜の厚さが薄くなる分、サイドウォールスペーサＳＷ１の厚さを、上記実施の形態１の場合のサイドウォールスペーサＳＷ１の厚さよりも大きく設定しておけばよい。
【０１６８】
次に、上記実施の形態１と同様に、本実施の形態３においても、図４５に示されるように、イオン注入ＩＭ４により、ｎ＋型半導体領域ＳＤ１を形成する。
【０１６９】
本実施の形態３とは異なり、保護膜ＨＧ１ｅを形成せずにイオン注入ＩＭ４を行った場合には、フォトレジストパターンＲＰ４ｐにイオン注入によるダメージが発生し、上記硬化層ＫＬに相当するものが形成されてしまう虞がある。この硬化層ＫＬが形成される可能性が高いのは、フォトレジストパターンＲＰ４ｐの上面近傍であり、フォトレジストパターンＲＰ４ｐの側面側には、硬化層ＫＬは形成されにくい。これは、フォトレジストパターンＲＰ４ｐの上面からフォトレジストパターンＲＰ４ｐ内に多量の不純物イオンが注入されるのに比べて、フォトレジストパターンＲＰ４ｐの側面からフォトレジストパターンＲＰ４ｐ内へは、不純物イオンはほとんど注入されないか、注入されるとしても少量だからである。
【０１７０】
このため、本実施の形態３のように、フォトレジストパターンＲＰ４ｐの上面を保護膜ＨＧ１ｅで覆った状態でイオン注入ＩＭ４を行えば、フォトレジストパターンＲＰ４ｐの上面において、イオン注入によるダメージを防止して、硬化層（ＫＬ）が形成されるのを防止できる。一方、本実施の形態３では、フォトレジストパターンＲＰ４ｐの側面には、保護膜ＨＧ１ｅが形成されていないか、あるいは、極薄い保護膜ＨＧ１ｅが形成されているが、そのような場合でも、フォトレジストパターンＲＰ４ｐの側面には、硬化層ＫＬはほとんど形成されないか、形成されるとしても僅かである。従って、後でフォトレジストパターンＲＰ４ｐを除去する際には、硬化層（ＫＬ）に起因した不具合（上記図５および図６を参照して説明した不具合）が発生するのを防止できる。
【０１７１】
次に、上記実施の形態１と同様に、本実施の形態３においても、図４６に示されるように、保護膜ＨＧ１ｅをウェットエッチング処理によって除去する。保護膜ＨＧ１ｅをウェットエッチング処理によって除去する工程は、上記実施の形態１において、保護膜ＨＧ１ａをウェットエッチング処理によって除去する工程と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０１７２】
次に、上記実施の形態１と同様に、本実施の形態３においても、図４７に示されるように、フォトレジストパターンＲＰ４ｐをアッシング処理またはウェット処理により除去する。フォトレジストパターンＲＰ４ｐを除去する工程は、本実施の形態３も、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。フォトレジストパターンＲＰ４ｐに硬化層（ＫＬ）はほとんど形成されていないか、形成されているとしても、フォトレジストパターンＲＰ４ｐの側面に僅かであるため、フォトレジストパターンＲＰ４ｐをアッシング処理またはウェット処理により容易かつ的確に除去することができる。
【０１７３】
次に、上記実施の形態１と同様に、本実施の形態３においても、図４８に示されるように、半導体基板ＳＢ上に、ｎＭＩＳＦＥＴ形成領域１Ａを覆いかつｐＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジストパターン（レジストパターン）ＲＰ４ｎを、フォトリソグラフィ技術を用いて形成する。
【０１７４】
次に、図４８に示されるように、半導体基板ＳＢの主面上に、フォトレジストパターンＲＰ４ｎを覆うように、保護膜（絶縁膜）ＨＧ１ｆを形成する。保護膜ＨＧ１ｆは、上記保護膜ＨＧ１ｂに相当するものである。
【０１７５】
保護膜ＨＧ１ｆの材料は、上記保護膜ＨＧ１ｂの材料と同じである。しかしながら、保護膜ＨＧ１ｆの成膜法は、上記保護膜ＨＧ１ｂの成膜法と相違しており、本実施の形態３では、保護膜ＨＧ１ｆも、上記保護膜ＨＧ１ｅと同様に、スパッタリング法を用いて形成する。保護膜ＨＧ１ｆの成膜時にフォトレジストパターンＲＰ４ｎが変質するのを防止するために、保護膜ＨＧ１ｆの成膜温度は２００℃以下が好ましい。
【０１７６】
上記実施の形態１では、保護膜ＨＧ１ｂをＣＶＤ法またはＡＬＤ法で形成していた。これを反映して、上記図２８に示すように、フォトレジストパターンＲＰ４ｎの上面上に形成された保護膜ＨＧ１ｂの厚さＴ１ｂと、フォトレジストパターンＲＰ４ｎの側面上に形成された保護膜ＨＧ１ｂの厚さＴ２ｂと、ゲート電極ＧＥ２上に形成された保護膜ＨＧ１ｂの厚さＴ３ｂと、サイドウォールスペーサＳＷ２の側面上に形成された保護膜ＨＧ１ｂの厚さＴ４ｂとは、ほぼ同じになる。すなわち、Ｔ１ｂ＝Ｔ２ｂ＝Ｔ３ｂ＝Ｔ４ｂがほぼ成り立つ。
【０１７７】
それに対して、本実施の形態３では、保護膜ＨＧ１ｆをスパッタリング法で形成している。これを反映して、フォトレジストパターンＲＰ４ｎの上面上に形成された保護膜ＨＧ１ｆの厚さＴ１ｆと、ゲート電極ＧＥ２上に形成された保護膜ＨＧ１ｆの厚さＴ３ｆとは、ほぼ同じになる。そして、それらの厚さＴ１ｆ，Ｔ３ｆに比べると、フォトレジストパターンＲＰ４ｎの側面上に形成された保護膜ＨＧ１ｆの厚さＴ２ｆと、サイドウォールスペーサＳＷ２の側面上に形成された保護膜ＨＧ１ｆの厚さＴ４ｆとは、かなり薄くなる。すなわち、Ｔ１ｆ＝Ｔ３ｆ、Ｔ２ｆ＝Ｔ４ｆ、Ｔ１ｆ＞Ｔ２ｆ、およびＴ３ｆ＞Ｔ４ｆがほぼ成り立つ。また、フォトレジストパターンＲＰ４ｎの側面上とサイドウォールスペーサＳＷ２の側面上とには、保護膜ＨＧ１ｆが形成されない場合（すなわちＴ２ｆ＝Ｔ４ｆ＝０の場合）もあり得る。
【０１７８】
すなわち、フォトレジストパターンＲＰ４ｎの上面上とゲート電極ＧＥ２上とには、所定の厚さの保護膜ＨＧ１ｆが形成される。それに対して、フォトレジストパターンＲＰ４ｎの側面上とサイドウォールスペーサＳＷ２の側面上とには、保護膜ＨＧ１ｆが形成されないか、あるいは、フォトレジストパターンＲＰ４ｎの上面上の保護膜ＨＧ１ｆの厚さ（Ｔ１ｆ）よりも薄い厚さ（Ｔ２ｆ）の保護膜ＨＧ１ｆが形成される。
【０１７９】
なお、本実施の形態３と上記実施の形態１とでｐ＋型半導体領域ＳＤ２の端部の位置を同じにするには、本実施の形態３の場合は、サイドウォールスペーサＳＷ２の側面上の保護膜の厚さが薄くなる分、サイドウォールスペーサＳＷ２の厚さを、上記実施の形態１の場合のサイドウォールスペーサＳＷ２の厚さよりも大きく設定しておけばよい。
【０１８０】
次に、上記実施の形態１と同様に、本実施の形態３においても、図４９に示されるように、イオン注入ＩＭ５により、ｐ＋型半導体領域ＳＤ２を形成する。
【０１８１】
本実施の形態３とは異なり、保護膜ＨＧ１ｆを形成せずにイオン注入ＩＭ５を行った場合には、フォトレジストパターンＲＰ４ｎにイオン注入によるダメージが発生し、上記硬化層ＫＬに相当するものが形成されてしまう虞がある。この硬化層ＫＬが形成される可能性が高いのは、フォトレジストパターンＲＰ４ｎの上面近傍であり、フォトレジストパターンＲＰ４ｎの側面側には、硬化層ＫＬは形成されにくい。これは、フォトレジストパターンＲＰ４ｎの上面からフォトレジストパターンＲＰ４ｎ内に多量の不純物イオンが注入されるのに比べて、フォトレジストパターンＲＰ４ｎの側面からフォトレジストパターンＲＰ４ｎ内へは、不純物イオンはほとんど注入されないか、注入されるとしても少量だからである。
【０１８２】
このため、本実施の形態３のように、フォトレジストパターンＲＰ４ｎの上面を保護膜ＨＧ１ｆで覆った状態でイオン注入ＩＭ５を行えば、フォトレジストパターンＲＰ４ｎの上面において、イオン注入によるダメージを防止して、硬化層（ＫＬ）が形成されるのを防止できる。一方、本実施の形態３では、フォトレジストパターンＲＰ４ｎの側面には、保護膜ＨＧ１ｆが形成されていないか、あるいは、極薄い保護膜ＨＧ１ｆが形成されているが、そのような場合でも、フォトレジストパターンＲＰ４ｎの側面には、硬化層ＫＬはほとんど形成されないか、形成されるとしても僅かである。従って、後でフォトレジストパターンＲＰ４ｎを除去する際には、硬化層（ＫＬ）に起因した不具合（上記図５および図６を参照して説明した不具合）が発生するのを防止できる。
【０１８３】
次に、上記実施の形態１と同様に、本実施の形態３においても、図５０に示されるように、保護膜ＨＧ１ｆをウェットエッチング処理によって除去する。保護膜ＨＧ１ｆをウェットエッチング処理によって除去する工程は、上記実施の形態１において、保護膜ＨＧ１ｂをウェットエッチング処理によって除去する工程と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０１８４】
次に、上記実施の形態１と同様に、本実施の形態３においても、図５１に示されるように、フォトレジストパターンＲＰ４ｎをアッシング処理またはウェット処理により除去する。フォトレジストパターンＲＰ４ｎを除去する工程は、本実施の形態３も、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。フォトレジストパターンＲＰ４ｎに硬化層（ＫＬ）はほとんど形成されていないか、形成されているとしても、フォトレジストパターンＲＰ４ｎの側面に僅かであるため、フォトレジストパターンＲＰ４ｎをアッシング処理またはウェット処理により容易かつ的確に除去することができる。
【０１８５】
以降の工程（上記図３２および図３３の工程）は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１８６】
また、本実施の形態３を、上記実施の形態２と組み合わせることもできる。その場合は、上記実施の形態２において、上記保護膜ＨＧ１ｃを形成する工程を、本実施の形態３の保護膜ＨＧ１ｅ形成工程と同様に行い（すなわち上記保護膜ＨＧ１ｃをスパッタリング法により形成）、また、上記保護膜ＨＧ１ｄを形成する工程を、本実施の形態３の保護膜ＨＧ１ｆ形成工程と同様に行えばよい（すなわち上記保護膜ＨＧ１ｄをスパッタリング法により形成）。その場合は、上記実施の形態２における上記保護膜ＨＧ１ｃの厚さが、本実施の形態３の保護膜ＨＧ１ｅと同様となり、また、上記実施の形態２における上記保護膜ＨＧ１ｄの厚さが、本実施の形態３の保護膜ＨＧ１ｆと同様となる。
【０１８７】
本実施の形態３においても、上記実施の形態１とほぼ同様の効果を得ることができるが、以下の点が、上記実施の形態１と相違している。
【０１８８】
本実施の形態３では、フォトレジストパターンＲＰ４ｐの側面上には、保護膜ＨＧ１ｅが形成されないか、形成されても厚さを薄くすることができるため、フォトレジストパターンＲＰ４ｐのマージン（寸法マージン）を大きくすることができる。また、フォトレジストパターンＲＰ４ｎの側面上には、保護膜ＨＧ１ｆが形成されないか、形成されても厚さを薄くすることができるため、フォトレジストパターンＲＰ４ｎのマージンを大きくすることができる。このため、本実施の形態３では、フォトリソグラフィ技術を用いたフォトレジストパターンＲＰ４ｐ形成工程とフォトレジストパターンＲＰ４ｎ形成工程とを行いやすくなるという利点を得られる。
【０１８９】
一方、本実施の形態３では、保護膜（ＨＧ１ｅ，ＨＧ１ｆ）をスパッタリング法を用いて形成しているのに対して、上記実施の形態１では、保護膜（ＨＧ１ａ，ＨＧ１ｂ）をＣＶＤ法またはＡＬＤ法を用いて形成しているが、スパッタリング法よりもＣＶＤ法やＡＬＤ法の方が、成膜時の制御性が良く、所望の厚さの膜を精度よく形成することができる。このため、ＣＶＤ法またはＡＬＤ法を用いて保護膜（ＨＧ１ａ，ＨＧ１ｂ）を形成する上記実施の形態１は、所望の厚さの保護膜を制御性良く的確に形成することができるという利点を得られる。
【０１９０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１９１】
１Ａ  ｎＭＩＳＦＥＴ形成領域
１Ｂ  ｐＭＩＳＦＥＴ形成領域
２  ｎチャネル型ＭＩＳＦＥＴ
３  ｐチャネル型ＭＩＳＦＥＴ
ＥＸ１  ｎ−型半導体領域
ＥＸ２  ｐ−型半導体領域
ＧＥ１，ＧＥ２  ゲート電極
ＧＦ  絶縁膜
ＨＧ１，ＨＧ１ａ，ＨＧ１ｂ，ＨＧ１ｃ，ＨＧ１ｄ，ＨＧ１ｅ，ＨＧ１ｆ  保護膜
ＩＬ１，ＩＬ２  絶縁膜
ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４，ＩＭ５，ＩＭ１０１  イオン注入
ＫＬ  硬化層
Ｍ１  配線
ＮＷ  ｎ型ウエル
ＰＧ  プラグ
ＰＷ  ｐ型ウエル
ＲＰ１，ＲＰ２ｎ，ＲＰ２ｐ，ＲＰ３ｎ，ＲＰ３ｐ，ＲＰ４ｎ，ＲＰ４ｐ  フォトレジストパターン
ＳＢ  半導体基板
ＳＤ１  ｎ＋型半導体領域
ＳＤ２  ｐ＋型半導体領域
ＳＬ  金属シリサイド層
ＳＭ１，ＳＭ１０１  半導体領域
ＳＴ  素子分離領域
ＳＷ，ＳＷ１，ＳＷ２  サイドウォールスペーサ
ＺＭ１，ＺＭ１０１  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019004008.tif 000009
【図８】
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【図９】
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【図１０】
2019004008.tif 000012
【図１１】
2019004008.tif 000013
【図１２】
2019004008.tif 000014
【図１３】
2019004008.tif 000015
【図１４】
2019004008.tif 000016
【図１５】
2019004008.tif 000017
【図１６】
2019004008.tif 000018
【図１７】
2019004008.tif 000019
【図１８】
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【図１９】
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【図２０】
2019004008.tif 000022
【図２１】
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【図２２】
2019004008.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
2019004008.tif 000048
【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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