(57)【要約】【課題】ビット線とセンスアンプとの間に設けられ配置面積の小さなマルチプレクサを備えた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルアレイ、複数のビット線、複数のワード線を備える。デコーダは第１マルチプレクサと第２マルチプレクサとを備える。第１マルチプレクサは第１ｎ型トランジスタと第１ｐ型トランジスタとを備える。第１ｎ型トランジスタは第１ビット線に接続され、第１論理を書き込むための第１電圧またはデータを書き込まないための非選択電圧を第１ビット線に印加可能である。第１ｐ型トランジスタは第１ビット線に接続され、第２論理を書き込むための第２電圧または非選択電圧を第１ビット線に印加可能である。第２マルチプレクサは第１マルチプレクサとセンスアンプとの間に接続され、第１電圧または非選択電圧を第１ｎ型トランジスタへ伝達し、第２電圧または非選択電圧を第１ｐ型トランジスタへ伝達する。【選択図】図３
2019040646.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイに接続された複数のビット線と、
前記メモリセルアレイに接続された複数のワード線と、
前記複数のビット線を介して前記メモリセルアレイのメモリセルからデータを読み出し、あるいは、該メモリセルにデータを書き込むセンスアンプと、
前記複数のビット線の中から選択された第１ビット線を前記センスアンプに接続するデコーダとを備え、
前記デコーダは、
前記複数のビット線のうち第１ビット線に接続され、第１論理を書き込むための第１電圧またはデータを書き込まないための非選択電圧を前記第１ビット線に印加可能な第１ｎ型トランジスタと、前記第１ビット線に接続され、第２論理を書き込むための第２電圧または前記非選択電圧を前記第１ビット線に印加可能な第１ｐ型トランジスタと、を含む第１マルチプレクサと、
前記第１マルチプレクサと前記センスアンプとの間に接続され、前記第１電圧または前記非選択電圧を前記第１ｎ型トランジスタへ伝達し、前記第２電圧または前記非選択電圧を前記第１ｐ型トランジスタへ伝達する第２マルチプレクサとを備えている、半導体記憶装置。
【請求項２】
前記第２マルチプレクサは、
前記第１ｎ型トランジスタと前記センスアンプとの間に接続され、前記第１電圧を前記第１ｎ型トランジスタに伝達する第２ｎ型トランジスタと、
前記第１ｐ型トランジスタと前記センスアンプとの間に接続され、前記第２電圧を前記第１ｐ型トランジスタに伝達する第２ｐ型トランジスタと、
前記第１ｎ型トランジスタに接続され、前記非選択電圧を前記第１ｎ型トランジスタに伝達する第３ｎ型トランジスタと、
前記第１ｐ型トランジスタに接続され、前記非選択電圧を前記第１ｐ型トランジスタに伝達する第３ｐ型トランジスタとを備えている、請求項１に記載の半導体記憶装置。
【請求項３】
データ書込み動作において、
前記第１ｎ型トランジスタと前記第１ｐ型トランジスタは相補に動作し、
前記第２ｎ型トランジスタと前記第３ｎ型トランジスタは相補に動作し、
前記第２ｐ型トランジスタと前記第３ｐ型トランジスタは相補に動作する、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記非選択電圧は、前記第１電圧と前記第２電圧との間の電圧である、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第１電圧を低レベル電源電圧ＶＳＳとし、前記第２電圧を高レベル電源電圧ＶＤＤとし、前記第１〜第３ｎ型トランジスタの閾値電圧をＶｔｎとし、前記第１〜第３ｐ型トランジスタの閾値電圧をＶｔｐとすると、前記非選択電圧ＶＢＬＵは、
ＶＳＳ＋｜Ｖｔｐ｜＜ＶＢＬＵ＜ＶＤＤ−Ｖｔｎ    （式１）
式１を満たす、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の微細化に伴い、隣接するビット線間の間隔が非常に狭くなってきている。ビット線間の間隔が狭くなると、ビット線を選択するデコーダの配置面積もそれに伴って小さくする必要がある。従って、デコーダにおいて、ビット線を選択的にセンスアンプに接続するマルチプレクサの配置面積も小さくすることが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開公報２０１６−１４１０３９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ビット線とセンスアンプとの間に設けられ配置面積の小さなマルチプレクサを備えた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、メモリセルアレイを備える。複数のビット線がメモリセルアレイに接続されている。複数のワード線がメモリセルアレイに接続されている。センスアンプは、複数のビット線を介してメモリセルアレイのメモリセルからデータを読み出し、あるいは、該メモリセルにデータを書き込む。デコーダは、複数のビット線の中から選択された第１ビット線をセンスアンプに接続する。デコーダは、第１マルチプレクサと、第２マルチプレクサとを備える。第１マルチプレクサは、第１ｎ型トランジスタと、第１ｐ型トランジスタとを備える。第１ｎ型トランジスタは、複数のビット線のうち第１ビット線に接続され、第１論理を書き込むための第１電圧またはデータを書き込まないための非選択電圧を第１ビット線に印加可能である。第１ｐ型トランジスタは、第１ビット線に接続され、第２論理を書き込むための第２電圧または非選択電圧を第１ビット線に印加可能である。第２マルチプレクサは、第１マルチプレクサとセンスアンプとの間に接続され、第１電圧または非選択電圧を第１ｎ型トランジスタへ伝達し、第２電圧または非選択電圧を第１ｐ型トランジスタへ伝達する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態による半導体記憶装置の構成例を示すブロック図。
【図２】カラムデコーダ、センスアンプおよびビット線の構成例を示すブロック図。
【図３】第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図。
【図４】ビット線に対応する第１マルチプレクサのＣＭＯＳペア、並びに、第２マルチプレクサのｎ型ＭＯＳペアおよびｐ型ＭＯＳペアの構成を示す回路図。
【図５】第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
図１は、本実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、例えば、ＤＲＡＭ等の揮発性メモリ、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory）、ＲｅＲＡＭ、ＭＲＡＭ等の不揮発性メモリでよい。また、半導体記憶装置１は、例えば、１つのメモリチップでもよく、複数のメモリチップを含むＤＩＭＭ（Dual Inline Memory Module）のようなモジュールであってもよい。
【０００９】
図１に示す半導体記憶装置１は、例えば、１つのメモリチップとして構成されている。半導体記憶装置１は、以下、メモリチップ１という。メモリチップ１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。
【００１０】
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＲｅＲＡＭである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方または側方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交する。複数のビット線ＢＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、データラッチＤＬ、アドレスラッチＡＬ等が設けられている。
【００１１】
センスアンプＳＡは、例えば、ビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書込み電圧（例えば、ＶＤＤ、ＶＳＳ）や読出電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読出し電圧を印加することによってメモリセルＭＣからデータを読み出す。
【００１２】
リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレスをページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータやアドレスをページごとに一時的に保持する。
【００１３】
ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、ワード線ＷＬやビット線ＢＬに書込み電圧や読出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書込み電圧または読出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線（第１ビット線）をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書込み電圧または読出し電圧を印加する。これにより、メモリチップ１は、メモリセルＭＣ内の所望のメモリセルＭＣへデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。
【００１４】
周辺回路ＰＣは、図示しないが、例えば、電圧ジェネレータ、リード・ライト・エンジン、アドレスコントローラ、コマンドコントローラ、入出力回路等を備えている。
【００１５】
電圧ジェネレータは、データ読出し動作およびデータ書込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。
【００１６】
リード・ライト・エンジンは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンは、読み出しデータを入出力回路のＤＱバッファへ転送する。
【００１７】
アドレスコントローラは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラは、データ読出し動作、データ書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンへ転送する。
【００１８】
入出力回路（ＩＯ）は、コマンドおよびアドレスをＣＡ端子ＣＡから取り込み、コマンドをコマンドコントローラへ転送し、アドレスをアドレスコントローラへ転送する。コマンドは、書込み動作を指示する書込みコマンドであったり、読出し動作を指示する読出しコマンドでよい。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読出しまたは書込み対象のページやメモリセルＭＣを示すアドレスでよい。複数のバンクＢＮＫが１つのバンクグループを構成する場合には、アドレスは、バンクグループのアドレスであってもよい。
【００１９】
また、入出力回路は、書込みデータをＤＱ端子から取り込み、書込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読出しデータを受け取り、その読出しデータをＤＱ端子から出力する。
【００２０】
メモリチップ１の外部には、複数のメモリチップ１全体を制御するメモリコントローラ（図示せず）が設けられていてもよい。
【００２１】
図２は、カラムデコーダＣＤ、センスアンプＳＡおよびビット線ＢＬの構成例を示すブロック図である。カラムデコーダＣＤは、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４と、第２マルチプレクサＭＵＸ２とを備えている。
【００２２】
図２において、第１マルチプレクサＭＵＸ１＿１は、４本のビット線ＢＬ０〜ＢＬ３に対応して設けられており、第１マルチプレクサＭＵＸ１＿２は、４本のビット線ＢＬ４〜ＢＬ７に対応して設けられており、第１マルチプレクサＭＵＸ１＿３は、４本のビット線ＢＬ８〜ＢＬ１１に対応して設けられており、第１マルチプレクサＭＵＸ１＿４は、４本のビット線ＢＬ１２〜ＢＬ１５に対応して設けられている。即ち、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４のそれぞれは、４本のビット線ＢＬごとに設けられている。しかし、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４のそれぞれは、任意の数のビット線ＢＬに対応して設けられてもよい。
【００２３】
また、図２において、第２マルチプレクサＭＵＸ２は、４つの第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４に対して１つ設けられている。しかし、第２マルチプレクサＭＵＸ２は、任意の数の第１マルチプレクサＭＵＸ１＿ｍ（ｍは任意数の自然数）に対応して設けられてもよい。
【００２４】
第１および第２マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４、ＭＵＸ２は、１度の書込み動作または読出し動作において、ビット線ＢＬ０〜ＢＬ１５から１つの選択ビット線（ＢＬ０〜ＢＬ１５のいずれか）を選択してセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線にデータを書き込むために書込み電圧を印加し、あるいは、選択ビット線からデータを読み出すために読出し電圧を印加する。図２に示すマルチプレクサおよびセンスアンプのユニットは、図１のカラムデコーダＣＤおよびセンスアンプＳＡ内に複数設けられていてもよい。
【００２５】
図３は、第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図である。第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、それぞれビット線ＢＬ０〜ＢＬ１５に対応する第１ｎ型トランジスタＮ１および第１ｐ型トランジスタＰ１からなるＣＭＯＳ（Complementally Metal Oxide Semiconductor）ペアを有する。即ち、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、それぞれに対応するビット線ＢＬの数と同数のＣＭＯＳペアを備える。本実施形態では、例えば、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、それぞれ４つずつのＣＭＯＳペアを有する。
【００２６】
第１マルチプレクサＭＵＸ１＿１内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿１に対応する電圧線ＶＢＬＬ１に共通に接続され、その他端は、ビット線ＢＬ０〜ＢＬ３のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿１内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿１に対応する電圧線ＶＢＬＨ１に共通に接続され、その他端は、ビット線ＢＬ０〜ＢＬ３のそれぞれに接続されている。
【００２７】
第１マルチプレクサＭＵＸ１＿２内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿２に対応する電圧線ＶＢＬＬ２に共通に接続され、その他端は、ビット線ＢＬ４〜ＢＬ７のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿２内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿２に対応する電圧線ＶＢＬＨ２に共通に接続され、その他端は、ビット線ＢＬ４〜ＢＬ７のそれぞれに接続されている。
【００２８】
第１マルチプレクサＭＵＸ１＿３内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿３に対応する電圧線ＶＢＬＬ３に共通に接続され、その他端は、ビット線ＢＬ８〜ＢＬ１１のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿３内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿３に対応する電圧線ＶＢＬＨ３に共通に接続され、その他端は、ビット線ＢＬ８〜ＢＬ１１のそれぞれに接続されている。
【００２９】
第１マルチプレクサＭＵＸ１＿４内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿４に対応する電圧線ＶＢＬＬ４に共通に接続され、その他端は、ビット線ＢＬ１２〜ＢＬ１５のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿４内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿４に対応する電圧線ＶＢＬＨ４に共通に接続され、その他端は、ビット線ＢＬ１２〜ＢＬ１５のそれぞれに接続されている。
【００３０】
第２マルチプレクサＭＵＸ２は、それぞれ電圧線ＶＢＬＬ１〜ＶＢＬＬ４に対応する第２ｎ型トランジスタＮ２および第３ｎ型トランジスタＮ３からなるｎ型ＭＯＳペアを有する。即ち、第２マルチプレクサＭＵＸ２は、対応する電圧線ＶＢＬＬ１〜ＶＢＬＬ４の数と同数のｎ型ＭＯＳペアを備える。本実施形態では、例えば、第２マルチプレクサＭＵＸ２は、４つのｎ型ＭＯＳペアを有する。第２マルチプレクサＭＵＸ２内の４つの第２ｎ型トランジスタＮ２の一端は、センスアンプＳＡに共通に接続され、その他端は、電圧線ＶＢＬＬ１〜ＶＢＬＬ４のそれぞれに接続されている。第２マルチプレクサＭＵＸ２内の４つの第３ｎ型トランジスタＮ３の一端は、非選択電圧生成部ＶＢＬＵＧＥＮに共通に接続され、その他端は、電圧線ＶＢＬＬ１〜ＶＢＬＬ４のそれぞれに接続されている。
【００３１】
また、第２マルチプレクサＭＵＸ２は、それぞれ電圧線ＶＢＬＨ１〜ＶＢＬＨ４に対応する第２ｐ型トランジスタＰ２および第３ｐ型トランジスタＰ３からなるｐ型ＭＯＳペアを有する。即ち、第２マルチプレクサＭＵＸ２は、対応する電圧線ＶＢＬＨ１〜ＶＢＬＨ４の数と同数のｐ型ＭＯＳペアを備える。本実施形態では、例えば、第２マルチプレクサＭＵＸ２は、４つのｐ型ＭＯＳペアを有する。第２マルチプレクサＭＵＸ２内の４つの第２ｐ型トランジスタＰ２の一端は、センスアンプＳＡに共通に接続され、その他端は、電圧線ＶＢＬＨ１〜ＶＢＬＨ４のそれぞれに接続されている。第２マルチプレクサＭＵＸ２内の４つの第３ｐ型トランジスタＰ３の一端は、非選択電圧生成部ＶＢＬＵＧＥＮに共通に接続され、その他端は、電圧線ＶＢＬＨ１〜ＶＢＬＨ４のそれぞれに接続されている。
【００３２】
図４は、ビット線ＢＬ０に対応する第１マルチプレクサＭＵＸ１＿１のＣＭＯＳペア、並びに、第２マルチプレクサＭＵＸ２のｎ型ＭＯＳペアおよびｐ型ＭＯＳペアの構成を示す回路図である。他のビット線ＢＬ１〜ＢＬ１５のそれぞれに対応する構成は、図３に示すように、ビット線ＢＬ０に対応する構成と同様である。従って、ここでは、ビット線ＢＬ０に対応する第１マルチプレクサＭＵＸ１＿１および第２マルチプレクサＭＵＸ２の部分的構成を説明し、他のビット線ＢＬ１〜ＢＬ１５に対応する構成についてはその説明を省略する。尚、読出し動作で用いられる電圧は、書込み動作に用いられる接地電圧ＶＳＳと電源電圧ＶＤＤとの間の電圧に設定され、センスアンプＳＡから出力される。従って、以下、比較的大きな電圧レンジを有する書込み電圧に関して説明する。また、以下、便宜的に、電圧線ＶＢＬＬ１の電圧をビット線電圧ＶＢＬＬと呼び、電圧線ＶＢＬＨ１の電圧をビット線電圧ＶＢＬＨと呼ぶ場合がある。
【００３３】
第１マルチプレクサＭＵＸ１＿１のＣＭＯＳペアは、第１ｎ型トランジスタＮ１と、第１ｐ型トランジスタＰ１とを備えている。第１ｎ型トランジスタＮ１は、例えば、ｎ型ＭＯＳＦＥＴ（MOS Field Effect Transistor）であり、ビット線ＢＬ０とノードＮＮ１との間に接続されている。ノードＮＮ１には、低電圧側ビット線電圧ＶＢＬＬが印加される。ビット線電圧ＶＢＬＬは、第１論理（例えば、データ“０”）を書き込む第１電圧としての接地電圧ＶＳＳ（例えば、０Ｖ）、または、データを書き込まないための非選択電圧ＶＢＬＵである。非選択電圧ＶＢＬＵは、選択ビット線以外のデータ書込みを実行しない非選択ビット線に印加される電圧であり、非選択ワード線ＷＬの電圧とほぼ等しくなるように設定される。これにより、非選択ビット線と非選択ワード線との間に接続された非選択メモリセルＭＣには電圧差があまり印加されず、非選択メモリセルＭＣのデータをほとんど劣化させない（ディスターブしない）。
【００３４】
非選択電圧ＶＢＬＵは、接地電圧ＶＳＳと第２電圧としての電源電圧ＶＤＤとの間の中間電圧であり、例えば、接地電圧ＶＳＳを０Ｖとすると、０．２ＶＤＤ〜０．８ＶＤＤの電圧である。非選択電圧ＶＢＬＵは、非選択電圧生成部ＶＢＬＵＧＥＮで生成される。非選択電圧生成部ＶＢＬＵＧＥＮは、周辺回路ＰＣ内に組み込んでもよく、あるいは、メモリチップ１の外部に設けられていてもよい。
【００３５】
第１ｐ型トランジスタＰ１は、例えば、ｐ型ＭＯＳＦＥＴであり、ビット線ＢＬ０とノードＮＰ１との間に接続されている。ノードＮＰ１には、高電圧側ビット線電圧ＶＢＬＨが印加される。ビット線電圧ＶＢＬＨは、第２論理（例えば、データ“１”）を書き込む第２電圧としての電源電圧ＶＤＤ、または、非選択電圧ＶＢＬＵである。
【００３６】
第１ｎ型トランジスタＮ１および第１ｐ型トランジスタＰ１のそれぞれのゲート電極は、周辺回路ＰＣのリード・ライト・エンジン、アドレスコントローラ、コマンドコントローラに接続されている。データ書込み動作において、第１ｎ型トランジスタＮ１のゲート電極と第１ｐ型トランジスタＰ１のゲート電極には相補の論理が入力される。従って、データ書込み動作において、第１ｎ型トランジスタＮ１と第１ｐ型トランジスタＰ１は相補に動作する。即ち、第１ｎ型トランジスタＮ１がオン状態（導通状態）のときには、第１ｐ型トランジスタＰ１はオフ状態（非導通状態）であり、逆に、第１ｐ型トランジスタＰ１がオン状態のときには、第１ｎ型トランジスタＮ１はオフ状態である。従って、ビット線ＢＬ０が第１ｎ型トランジスタＮ１を介してノードＮＮ１に接続される場合、ビット線ＢＬ０の電圧は、ビット線電圧ＶＢＬＬとして接地電圧ＶＳＳ、あるいは、非選択電圧ＶＢＬＵになり得る。ビット線ＢＬ０が第１ｐ型トランジスタＰ１を介してノードＮＰ１に接続される場合、ビット線ＢＬ０の電圧は、ビット線電圧ＶＢＬＨとして電源電圧ＶＤＤ、あるいは、非選択電圧ＶＢＬＵになり得る。
【００３７】
第２マルチプレクサＭＵＸ２は、第２ｎ型トランジスタＮ２と、第３ｎ型トランジスタＮ３と、第２ｐ型トランジスタＰ２と、第３ｐ型トランジスタＰ３とを備えている。ｎ型ＭＯＳペアの第２および第３ｎ型トランジスタＮ２、Ｎ３は、例えば、ｎ型ＭＯＳＦＥＴである。ｐ型ＭＯＳペアの第２および第３ｐ型トランジスタＰ２、Ｐ３は、例えば、ｐ型ＭＯＳＦＥＴである。
【００３８】
第２ｎ型トランジスタＮ２は、第１ｎ型トランジスタＮ１とセンスアンプＳＡとの間に接続されており、センスアンプＳＡからのセンスアンプ電圧ＳＡｏｕｔを、ノードＮＮ１を介して第１ｎ型トランジスタＮ１へ伝達する。センスアンプ電圧ＳＡｏｕｔは、データ書込み動作において、第１論理を書き込む接地電圧ＶＳＳまたは第２論理を書き込む電源電圧ＶＤＤとなり得るが、第２ｎ型トランジスタＮ２がオン状態の場合にはセンスアンプ電圧ＳＡｏｕｔは接地電圧ＶＳＳに設定される。
【００３９】
第３ｎ型トランジスタＮ３は、第１ｎ型トランジスタＮ１と非選択電圧生成部ＶＢＬＵＧＥＮとの間に接続されており、非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを、ノードＮＮ１を介して第１ｎ型トランジスタＮ１へ伝達する。
【００４０】
第２ｎ型トランジスタＮ２および第３ｎ型トランジスタＮ３のそれぞれのゲート電極は、周辺回路ＰＣのリード・ライト・エンジン、アドレスコントローラ、コマンドコントローラに接続されている。データ書込み動作において、第２ｎ型トランジスタＮ２のゲート電極と第３ｎ型トランジスタＮ３のゲート電極には相補の論理が入力される。従って、データ書込み動作において、第２ｎ型トランジスタＮ２と第３ｎ型トランジスタＮ３は相補に動作する。即ち、第２ｎ型トランジスタＮ２がオン状態のときには、第３ｎ型トランジスタＮ３はオフ状態であり、逆に、第３ｎ型トランジスタＮ３がオン状態のときには、第２ｎ型トランジスタＮ２はオフ状態である。上述の通り、第２ｎ型トランジスタＮ２がオン状態であるとき、センスアンプ電圧ＳＡｏｕｔは、接地電圧ＶＳＳに設定される。従って、ノードＮＮ１が第２ｎ型トランジスタＮ２を介してセンスアンプＳＡに接続される場合、ノードＮＮ１の電圧は、ビット線電圧ＶＢＬＬとして接地電圧ＶＳＳになる。一方、ノードＮＮ１が第３ｎ型トランジスタＮ３を介してノードＮＮ１に接続される場合、ノードＮＮ１の電圧は、ビット線電圧ＶＢＬＬとして非選択電圧ＶＢＬＵになる。
【００４１】
換言すると、第１および第２ｎ型トランジスタＮ１、Ｎ２は、ビット線ＢＬ０とセンスアンプＳＡとの間に直列に接続され、ビット線電圧ＶＢＬＬとして接地電圧（低レベル電圧）ＶＳＳをビット線ＢＬ０へ伝達する。第１および第３ｎ型トランジスタＮ１、Ｎ３は、ビット線ＢＬ０と非選択電圧生成部ＶＢＬＵＧＥＮとの間に直列に接続され、ビット線電圧ＶＢＬＬとして非選択電圧ＶＢＬＵをビット線ＢＬ０へ伝達する。
【００４２】
第２ｐ型トランジスタＰ２は、第１ｐ型トランジスタＰ１とセンスアンプＳＡとの間に接続されており、センスアンプＳＡからのセンスアンプ電圧ＳＡｏｕｔを、ノードＮＰ１を介して第１ｐ型トランジスタＰ１へ伝達する。センスアンプ電圧ＳＡｏｕｔは、データ書込み動作において、第１論理を書き込む接地電圧ＶＳＳまたは第２論理を書き込む電源電圧ＶＤＤとなり得るが、第２ｐ型トランジスタＰ２がオン状態の場合にはセンスアンプ電圧ＳＡｏｕｔは電源電圧ＶＤＤに設定される。
【００４３】
第３ｐ型トランジスタＰ３は、第１ｐ型トランジスタＰ１と非選択電圧生成部ＶＢＬＵＧＥＮとの間に接続されており、非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを、ノードＮＰ１を介して第１ｐ型トランジスタＰ１へ伝達する。
【００４４】
第２ｐ型トランジスタＰ２および第３ｐ型トランジスタＰ３のそれぞれのゲート電極は、周辺回路ＰＣのリード・ライト・エンジン、アドレスコントローラ、コマンドコントローラに接続されている。データ書込み動作において、第２ｐ型トランジスタＰ２のゲート電極と第３ｐ型トランジスタＰ３のゲート電極には相補の論理が入力される。従って、データ書込み動作において、第２ｐ型トランジスタＰ２と第３ｐ型トランジスタＰ３は相補に動作する。即ち、第２ｐ型トランジスタＰ２がオン状態のときには、第３ｐ型トランジスタＰ３はオフ状態であり、逆に、第３ｐ型トランジスタＰ３がオン状態のときには、第２ｐ型トランジスタＰ２はオフ状態である。上述の通り、第２ｐ型トランジスタＰ２がオン状態であるとき、センスアンプ電圧ＳＡｏｕｔは、電源電圧ＶＤＤに設定される。従って、ノードＮＰ１が第２ｐ型トランジスタＰ２を介してセンスアンプＳＡに接続される場合、ノードＮＰ１の電圧は、ビット線電圧ＶＢＬＨとして電源電圧ＶＤＤになる。一方、ノードＮＰ１が第３ｐ型トランジスタＰ３を介してノードＮＰ１に接続される場合、ノードＮＰ１の電圧は、ビット線電圧ＶＢＬＨとして非選択電圧ＶＢＬＵになる。
【００４５】
換言すると、第１および第２ｐ型トランジスタＰ１、Ｐ２は、ビット線ＢＬ０とセンスアンプＳＡとの間に直列に接続され、ビット線電圧ＶＢＬＨとして電源電圧（高レベル電圧）ＶＤＤをビット線ＢＬ０へ伝達する。第１および第３ｐ型トランジスタＰ１、Ｐ３は、ビット線ＢＬ０と非選択電圧生成部ＶＢＬＵＧＥＮとの間に直列に接続され、ビット線電圧ＶＢＬＨとして非選択電圧ＶＢＬＵをビット線ＢＬ０へ伝達する。
【００４６】
以上の構成をさらに換言すると、第１および第２ｎ型トランジスタＮ１、Ｎ２は、ビット線ＢＬ０とセンスアンプＳＡとの間において第１および第２ｐ型トランジスタＰ１、Ｐ２と並列に接続されており、接地電圧ＶＳＳまたは電源電圧ＶＤＤをビット線ＢＬ０へ印加可能である。第１および第３ｎ型トランジスタＮ１、Ｎ３は、ビット線ＢＬ０と非選択電圧生成部ＶＢＬＵＧＥＮとの間において第１および第３型ｐトランジスタＰ１、Ｐ３と並列に接続されており、非選択電圧ＶＢＬＵをビット線ＢＬ０へ印加可能である。
【００４７】
このように、第２マルチプレクサＭＵＸ２は、第１マルチプレクサＭＵＸ１＿１とセンスアンプＳＡとの間に接続され、ビット線電圧ＶＢＬＬとして接地電圧ＶＳＳまたは非選択電圧ＶＢＬＵを第１ｎ型トランジスタＮ１へ伝達し、あるいは、ビット線電圧ＶＢＬＨとして電源電圧ＶＤＤまたは非選択電圧ＶＢＬＵを第１ｐ型トランジスタＰ１へ伝達する。そして、第１マルチプレクサＭＵＳＸ１＿１は、第２マルチプレクサＭＵＸ２からのビット線電圧ＶＢＬＬを第１ｎ型トランジスタＮ１を介してビット線ＢＬ０に印加し、あるいは、第２マルチプレクサＭＵＸ２からのビット線電圧ＶＢＬＨを第１ｐ型トランジスタＰ１を介してビット線ＢＬ０に印加する。
【００４８】
他のビット線ＢＬ１〜ＢＬ１５に対応する第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４内のＣＭＯＳペアペア、並びに、第２マルチプレクサＭＵＸ２内のｎ型ＭＯＳペアおよびｐ型ＭＯＳペアの基本的な構成および機能も同様である。
【００４９】
（データ書込み動作）
次に、図３および図５を参照して、本実施形態によるメモリチップ１のデータ書込み動作を説明する。図５は、図３と同様、第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図である。ただし、図３には、第１論理の書込み動作を示しており、図５には、第２論理の書込み動作を示している。
或る書込み動作において、ビット線ＢＬ０が選択ビット線であるとする。このとき、他のビット線ＢＬ１〜ＢＬ１５は、非選択ビット線となる。
【００５０】
（第１論理の書込み）
第１論理の書込みにおいて、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、第１論理を書き込むための接地電圧ＶＳＳをセンスアンプＳＡから選択ビット線ＢＬ０に印加し、非選択電圧ＶＢＬＵを非選択電圧生成部ＶＢＬＵＧＥＮから非選択ビット線ＢＬ１〜ＢＬ１５に印加する。
【００５１】
接地電圧ＶＳＳを選択ビット線ＢＬ０に印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＬ１を選択ビット線ＢＬ０に接続する。従って、選択ビット線ＢＬ０に対応する第１ｎ型トランジスタＮ１がオン状態になり、選択ビット線ＢＬ０に対応する第１ｐ型トランジスタＰ１はオフ状態になる（矢印Ａ１参照）。
【００５２】
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に対応する第２ｎ型トランジスタＮ２をオン状態にし、ビット線電圧ＶＢＬＬ１に対応する第３ｎ型トランジスタＮ３をオフ状態にする。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１にセンスアンプＳＡからの接地電圧ＶＳＳを印加する（矢印Ａ２参照）。
【００５３】
一方、選択ビット線ＢＬ０と同じ第１マルチプレクサＭＵＸ１＿１に属する他の非選択ビット線ＢＬ１〜ＢＬ３に非選択電圧ＶＢＬＵを印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＨ１を非選択ビット線ＢＬ１〜ＢＬ３に接続する。従って、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｐ型トランジスタＰ１はオン状態になり、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｎ型トランジスタＮ１はオフ状態になる（矢印Ａ３参照）。
【００５４】
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に対応する第３ｐ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にする（矢印Ａ４参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
【００５５】
第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４は、第１マルチプレクサＭＵＸ１＿１と共通のアドレスを受け取り、同様に動作する。従って、ビット線ＢＬ４〜ＢＬ７に対応するＣＭＯＳペアの動作は、ビット線ＢＬ０〜ＢＬ３に対応するＣＭＯＳペアの動作と同様である。ビット線ＢＬ８〜ＢＬ１１に対応するＣＭＯＳペアの動作も、ビット線ＢＬ０〜ＢＬ３に対応するＣＭＯＳペアの動作と同様である。ビット線ＢＬ１２〜ＢＬ１５に対応するＣＭＯＳペアの動作も、ビット線ＢＬ０〜ＢＬ３に対応するＣＭＯＳペアの動作と同様である。換言すると、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２に対応するＣＭＯＳペアの動作は同じである。ビット線ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３に対応するＣＭＯＳペアの動作は同じである。ビット線ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４に対応するＣＭＯＳペアの動作は同じである。ビット線ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５に対応するＣＭＯＳペアの動作は同じである。
【００５６】
例えば、上記例では、選択ビット線ＢＬ０および非選択ビット線ＢＬ４、ＢＬ８、ＢＬ１２に対応する第１ｎ型トランジスタＮ１はオン状態であり、第１ｐ型トランジスタＰ１はオフ状態である。他の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５に対応する第１ｎ型トランジスタＮ１はオフ状態であり、第１ｐ型トランジスタＰ１はオン状態である。
【００５７】
ここで、第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４内の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、第１マルチプレクサＭＵＸ１＿１内の非選択ビット線ＢＬ１〜ＢＬ３と同様に、高電圧側のビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４のそれぞれに接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１と同様に、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に非選択電圧ＶＢＬＵを印加すればよい。即ち、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に対応するｐ型ＣＭＯＳペアと同様に、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に対応する第３ｐ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にすればよい。
【００５８】
しかし、ビット線ＢＬ４、ＢＬ８、ＢＬ１２は、非選択ビット線であるにも関わらず、選択ビット線ＢＬ０と同様に、低レベル側のビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に、ビット線電圧ＶＢＬＬ１（接地電圧ＶＳＳ）ではなく、非選択電圧ＶＢＬＵを印加する必要がある。
【００５９】
よって、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に対応する第３ｎ型トランジスタＮ３をオン状態にし、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に対応する第２ｎ型トランジスタＮ２をオフ状態にする（矢印Ａ５参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
【００６０】
このように、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は同様に動作する。一方、第２マルチプレクサＭＵＸ２は、選択ビット線ＢＬ０に接続された第１マルチプレクサＭＵＸ１＿１に対応するビット線電圧ＶＢＬＬ１のみを、センスアンプＳＡからの書込み電圧として接地電圧ＶＳＳにし、他の非選択ビット線ＢＬ１〜ＢＬ１５に対応するビット線電圧ＶＢＬＨ１〜ＶＢＬＨ４、ＶＢＬＬ２〜ＶＢＬＬ４を非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵにする。
【００６１】
（第２論理の書込み）
第２論理の書込みにおいて、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、第２論理を書き込むための電源電圧ＶＤＤをセンスアンプＳＡから選択ビット線ＢＬ０に印加し、非選択電圧ＶＢＬＵを非選択電圧生成部ＶＢＬＵＧＥＮから非選択ビット線ＢＬ１〜ＢＬ１５に印加する。
【００６２】
電源電圧ＶＤＤを選択ビット線ＢＬ０に印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＨ１を選択ビット線ＢＬ０に接続する。従って、選択ビット線ＢＬ０に対応する第１ｐ型トランジスタＰ１がオン状態になり、選択ビット線ＢＬ０に対応する第１ｎ型トランジスタＮ１はオフ状態になる（矢印Ａ１１参照）。
【００６３】
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に対応する第２ｐ型トランジスタＰ２をオン状態にし、ビット線電圧ＶＢＬＨ１に対応する第３ｐ型トランジスタＰ３をオフ状態にする。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１にセンスアンプＳＡからの電源電圧ＶＤＤを印加する（矢印Ａ１２参照）。
【００６４】
一方、選択ビット線ＢＬ０と同じ第１マルチプレクサＭＵＸ１＿１に属する非選択ビット線ＢＬ１〜ＢＬ３に非選択電圧ＶＢＬＵを印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＬ１を非選択ビット線ＢＬ１〜ＢＬ３に接続する。従って、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｎ型トランジスタＮ１はオン状態になり、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｐ型トランジスタＰ１はオフ状態になる（矢印Ａ１３参照）。
【００６５】
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に対応する第３ｎ型トランジスタＮ３をオン状態にし、第２ｎ型トランジスタＮ２をオフ状態にする（矢印Ａ１４参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
【００６６】
上述の通り、第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４は、第１マルチプレクサＭＵＸ１＿１と共通のアドレスを受け取り、同様に動作する。例えば、上記例では、選択ビット線ＢＬ０および非選択ビット線ＢＬ４、ＢＬ８、ＢＬ１２に対応する第１ｐ型トランジスタＰ１はオン状態であり、第１ｎ型トランジスタＮ１はオフ状態である。他の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５に対応する第１ｐ型トランジスタＰ１はオフ状態であり、第１ｎ型トランジスタＮ１はオン状態である。
【００６７】
ここで、第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４内の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、第１マルチプレクサＭＵＸ１＿１内の非選択ビット線ＢＬ１〜ＢＬ３と同様に、低電圧側のビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４のそれぞれに接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１と同様に、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に非選択電圧ＶＢＬＵを印加すればよい。即ち、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に対応するｎ型ＣＭＯＳペアと同様に、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に対応する第３ｎ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にすればよい。
【００６８】
しかし、ビット線ＢＬ４、ＢＬ８、ＢＬ１２は、非選択ビット線であるにも関わらず、選択ビット線ＢＬ０と同様に、高レベル側のビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に、ビット線電圧ＶＢＬＨ１（電源電圧ＶＤＤ）とは異なる非選択電圧ＶＢＬＵを印加する必要がある。
【００６９】
よって、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に対応する第３ｐ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にする（矢印Ａ１５参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
【００７０】
このように、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は同様に動作する。一方、第２マルチプレクサＭＵＸ２は、選択ビット線ＢＬ０に接続された第１マルチプレクサＭＵＸ１＿１に対応するビット線電圧ＶＢＬＨ１のみを、センスアンプＳＡからの書込み電圧として電源電圧ＶＤＤにし、他の非選択ビット線ＢＬ１〜ＢＬ１５に対応するビット線電圧ＶＢＬＨ１〜ＶＢＬＨ４、ＶＢＬＬ２〜ＶＢＬＬ４を非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵにする。
【００７１】
以上のように、カラムデコーダＣＤは、選択ビット線ＢＬ０に書込み電圧（ＶＳＳまたはＶＤＤ）を印加することができる。一方、ロウデコーダＲＤは、選択ワード線ＷＬに任意の書込み電圧を印加する。これにより、非選択メモリセルをディスターブすることなく、選択メモリセルＭＣに電圧差が印加され、所望の論理のデータが選択メモリセルＭＣに書き込まれ得る。勿論、選択ビット線は、ビット線ＢＬ０〜ＢＬ１５の任意のビット線でよい。
【００７２】
本実施形態によるメモリチップ１において、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、ビット線ＢＬのそれぞれに対して１つずつＣＭＯＳペアを有する。即ち、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、各ビット線ＢＬに対して、ビット線電圧ＶＢＬＬ、ＶＢＬＨのそれぞれに対応する２つのトランジスタＮ１、Ｐ１を設ければよい。このように、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４を簡単な構成にできるのは、第２マルチプレクサＭＵＸ２がビット線電圧ＶＢＬＬ、ＶＢＬＨの両方に非選択電圧ＶＢＬＵを印加可能であるからである。例えば、図３のようにビット線電圧ＶＢＬＬ１が接地電圧ＶＳＳを伝達する場合には、ビット線電圧ＶＢＬＨ１が非選択電圧ＶＢＬＵを伝達可能である。図５のようにビット線電圧ＶＢＬＨ１が接地電圧ＶＤＤを伝達する場合には、ビット線電圧ＶＢＬＬ１が非選択電圧ＶＢＬＵを伝達可能である。これにより、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、非選択電圧ＶＢＬＵを、第２マルチプレクサＭＵＸ２とは別に入力する必要が無くなる。
【００７３】
もし、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４が非選択電圧ＶＢＬＵを第２マルチプレクサＭＵＸ２とは別に非選択電圧ＶＢＬＵを入力する場合、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、ＣＭＯＳペアの他に、非選択電圧ＶＢＬＵを切り替えるためのトランジスタが必要となる。この場合、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、各ビット線ＢＬ０〜ＢＬ１５に対して少なくとも３つのトランジスタを有することになる。上述の通り、隣接するビット線間の間隔は、素子の微細化に伴って非常に狭くなっており、また、ビット線の本数も多い。従って、各ビット線ＢＬに設けるトランジスタの数が増大すると、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４の配置面積が増大し、微細化の妨げになる。
【００７４】
これに対し、本実施形態によるメモリチップ１では、ビット線ＢＬ０〜ＢＬ１５に直接接続される第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、各ビット線ＢＬごとに最小数（即ち、２個）のトランジスタＮ１、Ｐ１しか含まない。従って、本実施形態による第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４の配置面積は小さく、メモリチップ１の微細化の妨げになり難い。その結果、本実施形態によるメモリチップ１は、ビット線ＢＬとセンスアンプＳＡとの間のマルチプレクサの配置面積を小さくすることができる。
【００７５】
また、ビット線ＢＬ０〜ＢＬ１５は、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４を構成するトランジスタのドレインに共通に接続される場合がある。この場合、少なくとも３つのトランジスタがビット線ＢＬ０〜ＢＬ１５のそれぞれに沿って縦列配置される。この場合、ビット線ＢＬ０〜ＢＬ１５の長さが長くなってしまい、ビット線の寄生容量の増大に繋がる。
【００７６】
これに対し、本実施形態によるメモリチップ１では、ビット線ＢＬ０〜ＢＬ１５に対して最小数（即ち、２個）のトランジスタＮ１、Ｐ１しか配置されない。従って、これらのトランジスタＮ１、Ｐ１がビット線ＢＬ０〜ＢＬ１５のそれぞれに沿って縦列配置されても、ビット線ＢＬ０〜ＢＬ１５の長さは左程長くならない。また、ビット線ＢＬ０〜ＢＬ１５に接続されるトランジスタ数が減少するので、ビット線ＢＬ０〜ＢＬ１５の寄生容量を極力小さくすることができる。これは、書込み動作および読出し動作の高速化に繋がる。
【００７７】
（ＶＳＳ、ＶＤＤ、ＶＢＬＵの考察）
次に、ＶＳＳ、ＶＤＤ、ＶＢＬＵの大きさの条件について説明する。
第２電圧としての高レベル電源電圧ＶＤＤが上限とすると、ｎ型トランジスタＮ１〜Ｎ３は、ＶＤＤ−Ｖｔｎ以下の電圧しか伝達することができない。Ｖｔｎは、ｎ型トランジスタＮ１〜Ｎ３の閾値電圧である。ＶＤＤ−Ｖｔｎを超える電圧がドレインに印加されると、ｎ型トランジスタＮ１〜Ｎ３は、オフ状態になってしまうからである。
【００７８】
第１電圧としての低レベル電源電圧ＶＳＳが下限とすると、ｐ型トランジスタＰ１〜Ｐ３は、ＶＳＳ＋｜Ｖｔｐ｜以上の電圧しか伝達することができない。Ｖｔｐは、ｐ型トランジスタＰ１〜Ｐ３の閾値電圧である。ＶＳＳ＋｜Ｖｔｐ｜を下回る電圧がドレインに印加されると、ｐ型トランジスタＰ１〜Ｐ３は、オフ状態になってしまうからである。
【００７９】
従って、比較的低い接地電圧ＶＳＳをビット線ＢＬに印加する場合、ｎ型トランジスタＮ１〜Ｎ３を通過させることが好ましい。一方、比較的高い電源電圧ＶＤＤをビット線ＢＬに印加する場合、ｐ型トランジスタＰ１〜Ｐ３を通過させることが好ましい。
【００８０】
また、非選択電圧ＶＢＬＵは、次式１を満たす必要がある。
ＶＳＳ＋｜Ｖｔｐ｜＜ＶＢＬＵ＜ＶＤＤ−Ｖｔｎ    （式１）
図３において、非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、第３ｐ型トランジスタＰ３および第１ｐ型トランジスタＰ１を介して非選択電圧ＶＢＬＵを受けている。一方、図５において、各第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４において選択ビット線ＢＬ０に対応する非選択ビット線ＢＬ４、ＢＬ８、ＢＬ１２は、第３ｐ型トランジスタＰ３および第１ｐ型トランジスタＰ１を介して非選択電圧ＶＢＬＵを受けている。即ち、選択ビット線ＢＬ０に接地電圧ＶＳＳを印加するとき、非選択電圧ＶＢＬＵは、ｐ型トランジスタＰ１、Ｐ３を介して非選択ビット線に印加される。選択ビット線ＢＬ０に電源電圧ＶＤＤを印加するとき、非選択電圧ＶＢＬＵは、ｐ型トランジスタＰ１、Ｐ３を介してビット線に印加される。
【００８１】
ｐ型トランジスタＰ１、Ｐ３を通して印加された非選択電圧ＶＢＬＵであっても、ｎ型トランジスタＮ１、Ｎ３を通して印加された非選択電圧ＶＢＬＵであっても、上記式１を満たす必要がある。
【００８２】
ここで、非選択電圧ＶＢＬＵは、非選択メモリセルへのディスターブを抑制するために、非選択ワード線の電圧を考慮して、接地電圧ＶＳＳ（例えば、０Ｖ）と電源電圧ＶＤＤとの中央値（例えば、０．５ＶＤＤ）からずれて設定される場合がある。例えば、非選択電圧ＶＢＬＵは、０．２ＶＤＤ〜０．８ＶＤＤに設定されることがある。
【００８３】
もし、非選択電圧ＶＢＬＵが０．８ＶＤＤであり、ＶＤＤ−Ｖｔｎを超えた場合、ｎ型トランジスタＮ３、Ｎ１が０．８ＶＤＤに達する前にオフ状態になってしまうおそれがある。この場合、図５の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、ｎ型トランジスタＮ３、Ｎ１を介しているので、０．８ＶＤＤまで上昇しない。よって、非選択ビット線と非選択ワード線との間に電圧差が発生し、非選択メモリセルにディスターブが生じる可能性がある。
【００８４】
もし、非選択電圧ＶＢＬＵが０．２ＶＤＤであり、ＶＳＳ＋｜Ｖｔｐ｜を下回った場合、ｐ型トランジスタＰ３、Ｐ１が０．２ＶＤＤに達する前にオフ状態になってしまうおそれがある。この場合、図３の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、ｐ型トランジスタＰ３、Ｐ１を介しているので、０．２ＶＤＤまで低下しない。よって、非選択ビット線と非選択ワード線との間に電圧差が発生し、非選択メモリセルにディスターブが生じる可能性がある。
【００８５】
従って、非選択メモリセルＭＣのデータを劣化させないために、非選択電圧ＶＢＬＵは、上記式１を満たすことが好ましい。非選択電圧ＶＢＬＵが式１を満たすことによって、非選択メモリセルＭＣのデータの劣化（ディスターブ）を抑制することができる。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８７】
１  メモリチップ、ＭＣＡ  メモリセルアレイ、ＣＤ  カラムデコーダ、ＲＤ  ロウデコーダ、ＳＡ  センスアンプ、ＲＷＢ  リード・ライト・バッファ、ＰＣ  周辺回路、ＳＡ  センスアンプ、ＢＬ  ビット線、ＭＵＸ１＿１〜ＭＵＸ１＿４  第１マルチプレクサ、ＭＵＸ２  第２マルチプレクサ、ＢＬ０〜ＢＬ１５  ビット線、Ｎ１〜Ｎ３  第１〜第３ｎ型トランジスタ、Ｐ１〜Ｐ３  第１〜第３ｐ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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