(57)【要約】【課題】動作安定性が高い記憶装置及びその製造方法を提供する。【解決手段】記憶装置は、第１半導体部材を備える。前記第１半導体部材においては、第１導電形の第１部分、第２導電形の第２部分、及び、前記第１導電形の第３部分が第１方向に沿ってこの順に配列されている。前記記憶装置は、前記第１半導体部材から離隔し、前記第１方向から見て前記第１半導体部材を囲む電極と、前記第３部分に接続された第１配線と、第２配線と、前記第１配線と前記第２配線との間に設けられた抵抗変化膜と、をさらに備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電形の第１部分、第２導電形の第２部分、及び、前記第１導電形の第３部分が第１方向に沿ってこの順に配列された第１半導体部材と、
前記第１半導体部材から離隔し、前記第１方向から見て前記第１半導体部材を囲む電極と、
前記第３部分に接続された第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に設けられた抵抗変化膜と、
を備えた記憶装置。
【請求項２】
第２半導体部材をさらに備え、
前記第１半導体部材及び前記第２半導体部材は、前記第１方向に対して交差する第２方向に配列されており、
前記電極は前記第２半導体部材から離隔しており、前記第１方向から見て、前記第２半導体部材も囲んでいる請求項１記載の記憶装置。
【請求項３】
前記第１半導体部材の前記第１部分に接続され、前記第２半導体部材から絶縁され、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延びる第３配線と、
前記第３配線に接続された第３半導体部材と、
をさらに備えた請求項２記載の記憶装置。
【請求項４】
前記電極は、同じ導電性材料により一体的に形成された請求項２または３に記載の記憶装置。
【請求項５】
前記電極は、
前記第１半導体部材を囲む第１筒状部と、
前記第２半導体部材を囲む第２筒状部と、
前記第１筒状部を前記第２筒状部に接続する接続部と、
を有する請求項２または３に記載の記憶装置。
【請求項６】
前記第１筒状部及び前記第２筒状部は、第１導電性材料により形成されており、
前記接続部は、前記第１導電性材料とは異なる第２導電性材料により形成されている請求項５記載の記憶装置。
【請求項７】
前記電極は前記第２方向に延び、
前記第１配線は前記第１方向に延び、
前記第２配線は前記第２方向に延びる請求項１〜６のいずれか１つに記載の記憶装置。
【請求項８】
第１導電形の第１部分、第２導電形の第２部分、前記第１導電形の第３部分が第１方向に沿ってこの順に配列された複数の半導体部材を、前記第１方向に対して交差する第２方向、並びに、前記第１方向及び前記第２方向を含む平面に対して交差する第３方向に沿って配列させる工程と、
前記複数の半導体部材を覆う絶縁膜を形成する工程と、
前記複数の半導体部材及び前記絶縁膜を埋め込む導電膜を形成する工程と、
前記導電膜を前記第２方向に沿って一列に配列された前記半導体部材を覆うように、前記第３方向に沿って分断する工程と、
前記第３部分に接続された第１配線、第２配線、及び、前記第１配線と前記第２配線との間に設けられた抵抗変化膜を形成する工程と、
を備えた記憶装置の製造方法。
【請求項９】
第１導電形の第１部分、第２導電形の第２部分、前記第１導電形の第３部分が第１方向に沿ってこの順に配列された複数の半導体部材を、前記第１方向に対して交差する第２方向、並びに、前記第１方向及び前記第２方向を含む平面に対して交差する第３方向に沿って配列させる工程と、
前記複数の半導体部材を覆う第１絶縁膜を形成する工程と、
前記複数の半導体部材及び前記第１絶縁膜を覆う導電膜を形成する工程と、
前記複数の半導体部材、前記第１絶縁膜、前記導電膜を埋め込む第２絶縁膜を形成する工程と、
前記第２方向において隣り合う前記半導体部材及び前記第１絶縁膜からなる構造体間に配置された前記第２絶縁膜を除去することにより、前記導電膜が露出したホールを形成する工程と、
前記ホール内に導電部材を埋め込む工程と、
前記第３部分に接続された第１配線、第２配線、及び、前記第１配線と前記第２配線との間に設けられた抵抗変化膜を形成する工程と、
を備えた記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、抵抗値が変化する抵抗変化材料を用いた記憶装置が提案されている。また、このような記憶装置において、メモリセルを三次元的に集積する技術も提案されている。三次元抵抗変化型記憶装置においては、動作の安定化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−００６５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、動作安定性が高い記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１半導体部材を備える。前記第１半導体部材においては、第１導電形の第１部分、第２導電形の第２部分、及び、前記第１導電形の第３部分が第１方向に沿ってこの順に配列されている。前記記憶装置は、前記第１半導体部材から離隔し、前記第１方向から見て前記第１半導体部材を囲む電極と、前記第３部分に接続された第１配線と、第２配線と、前記第１配線と前記第２配線との間に設けられた抵抗変化膜と、をさらに備える。
【０００６】
実施形態に係る記憶装置の製造方法は、第１導電形の第１部分、第２導電形の第２部分、前記第１導電形の第３部分が第１方向に沿ってこの順に配列された複数の半導体部材を、前記第１方向に対して交差する第２方向、並びに、前記第１方向及び前記第２方向を含む平面に対して交差する第３方向に沿って配列させる工程を備える。前記方法は、前記複数の半導体部材を覆う絶縁膜を形成する工程と、前記複数の半導体部材及び前記絶縁膜を埋め込む導電膜を形成する工程と、前記導電膜を前記第２方向に沿って一列に配列された前記半導体部材を覆うように、前記第３方向に沿って分断する工程と、前記第３部分に接続された第１配線、第２配線、及び、前記第１配線と前記第２配線との間に設けられた抵抗変化膜を形成する工程と、を備える。
【０００７】
実施形態に係る記憶装置の製造方法は、第１導電形の第１部分、第２導電形の第２部分、前記第１導電形の第３部分が第１方向に沿ってこの順に配列された複数の半導体部材を、前記第１方向に対して交差する第２方向、並びに、前記第１方向及び前記第２方向を含む平面に対して交差する第３方向に沿って配列させる工程を備える。前記方法は、前記複数の半導体部材を覆う第１絶縁膜を形成する工程と、前記複数の半導体部材及び前記第１絶縁膜を覆う導電膜を形成する工程と、前記複数の半導体部材、前記第１絶縁膜、前記導電膜を埋め込む第２絶縁膜を形成する工程と、前記第２方向において隣り合う前記半導体部材及び前記第１絶縁膜からなる構造体間に配置された前記第２絶縁膜を除去することにより、前記導電膜が露出したホールを形成する工程と、前記ホール内に導電部材を埋め込む工程と、前記第３部分に接続された第１配線、第２配線、及び、前記第１配線と前記第２配線との間に設けられた抵抗変化膜を形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る記憶装置を示す斜視図である。
【図２】第１の実施形態に係る記憶装置を示す断面図である。
【図３】第１の実施形態に係る記憶装置を示す断面図である。
【図４】第１の実施形態に係る記憶装置を示す断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【図８】第２の実施形態に係る記憶装置を示す断面図である。
【図９】第２の実施形態に係る記憶装置を示す断面図である。
【図１０】第２の実施形態に係る記憶装置を示す断面図である。
【図１１】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【図１２】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【図１３】（ａ）は第２の実施形態に係る記憶装置の製造方法を示す斜視断面図であり、（ｂ）はその断面図である。
【図１４】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２〜図４は、本実施形態に係る記憶装置を示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る記憶装置は、三次元抵抗変化型記憶装置である。
【００１０】
図１〜図４に示すように、本実施形態に係る記憶装置１においては、シリコン基板（図示せず）上に、層間絶縁膜１９が設けられており、その上に、配線層１０、トランジスタ層２０、メモリ層３０がこの順に積層されている。配線層１０においては、一方向に延びる複数本のグローバルビット線１１と配線間絶縁膜１２が交互に且つ周期的に配列されている。グローバルビット線１１は例えばタングステン（Ｗ）等の導電性材料からなり、配線間絶縁膜１２は例えばシリコン酸化物（ＳｉＯ）等の絶縁性材料からなる。
【００１１】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。配線層１０、トランジスタ層２０及びメモリ層３０の配列方向を「Ｚ方向」とし、グローバルビット線１１が延びる方向を「Ｘ方向」とし、グローバルビット線１１と配線間絶縁膜１２との配列方向を「Ｙ方向」とする。また、Ｚ方向のうち、配線層１０からメモリ層３０に向かう方向を「上」といい、その反対方向を「下」ともいう。なお、「グローバルビット線１１がＸ方向に延びる」との表現は、グローバルビット線１１のＸ方向における長さが、Ｙ方向における長さ及びＺ方向における長さよりも長いことを意味する。他の構成要素及び他の方向についても同様である。
【００１２】
トランジスタ層２０においては、複数の半導体部材２１が設けられている。半導体部材２１は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向における半導体部材２１の配列はグローバルビット線１１の配列に対応しており、Ｘ方向に沿って一列に配列された複数の半導体部材２１は、同じグローバルビット線１１に接続されている。
【００１３】
各半導体部材２１の形状は、Ｚ方向を長手方向とする四角柱形である。各半導体部材２１は、例えば、シリコン（Ｓｉ）により形成されている。各半導体部材２１においては、導電形がｎ形のｎ形部分２１ａ、導電形がｐ形のｐ形部分２１ｂ、導電形がｎ形のｎ形部分２１ｃが、下から上に向かってこの順に配列されている。ｎ形部分２１ａがグローバルビット線１１に接続されている。なお、ｐ形部分２１ｂの導電形はｉ形であってもよい。
【００１４】
各半導体部材２１上には、例えば、チタン窒化物（ＴｉＮ）からなる導電膜２２が設けられている。Ｚ方向から見て、各半導体部材２１及び導電膜２２の周囲、すなわち、Ｘ方向両側に向いた側面上及びＹ方向両側に向いた側面上には、ゲート絶縁膜２３が設けられている。ゲート絶縁膜２３は、例えば、シリコン酸化物により形成されている。なお、ゲート絶縁膜２３は、配線層１０の上面上であって、半導体部材２１が設けられていない領域にも配置されている。
【００１５】
Ｙ方向に沿って一列に配列された複数の半導体部材２１及び導電膜２２、並びに、それらを囲むゲート絶縁膜２３の周囲には、ゲート電極２４が設けられている。ゲート電極２４は、例えば、ポリシリコン等の単一の導電性材料により一体的に形成されている。Ｚ方向から見て、ゲート電極２４は、各半導体部材２１、導電膜２２及び各ゲート絶縁膜２３からなる構造体を囲んでいる。すなわち、ある半導体部材２１から見て、Ｘ方向両側及びＹ方向両側には、ゲート絶縁膜２３を介してゲート電極２４が存在する。また、ゲート電極２４はＹ方向に延びている。これにより、Ｙ方向に沿って一列に配列された半導体部材２１は、同じゲート電極２４によって囲まれている。また、ゲート電極２４は、Ｙ方向において隣り合うゲート絶縁膜２３間にも配置されている。
【００１６】
半導体部材２１、導電膜２２、ゲート絶縁膜２３及びゲート電極２４により、縦型トランジスタ２５が形成されている。Ｙ方向に沿って一列に配列された複数の半導体部材２１、各半導体部材２１上に設けられた導電膜２２、各半導体部材２１の周囲に設けられたゲート絶縁膜２３、及び、１本のゲート電極２４により、Ｙ方向に延びる構造体２６が形成されている。構造体２６はＸ方向に沿って周期的に配列されている。構造体２６間及びゲート電極２４上には、例えばシリコン酸化物からなる層間絶縁膜２７が設けられている。
【００１７】
メモリ層３０においては、Ｚ方向に延びるローカルビット線３１が設けられている。ローカルビット線３１は、例えばタングステン、チタン窒化物、又は、ポリシリコンにより形成されている。ローカルビット線３１の形状は、例えば四角柱形である。ローカルビット線３１の下端は、導電膜２２を介して半導体部材２１のｎ形部分２１ｃに接続されている。
【００１８】
ローカルビット線３１のＸ方向両側に向いた側面上には、抵抗変化膜３２が設けられている。抵抗変化膜３２は、電圧又は電流が印加されることにより抵抗値が変化する膜であり、例えば、高抵抗状態と低抵抗状態の２つの状態をとる。抵抗変化膜３２は、例えば、金属酸化物からなるフィラメント型の抵抗変化膜、又は、イオン源層及びイオン拡散層からなるメタルブリッジ型の抵抗変化膜である。また、抵抗変化膜３２は、複数枚の抵抗変化膜が積層された積層膜であってもよい。ローカルビット線３１及びその両側面上に設けられた抵抗変化膜２２は、半導体部材２１の直上域に配置されている。
【００１９】
Ｘ方向において隣り合うローカルビット線３１間には、複数のワード線３３が設けられている。複数のワード線３３はＺ方向に沿って配列されており、各ワード線３３はＹ方向に延びている。ローカルビット線３１とワード線３３との間には、抵抗変化膜３２の一部が介在している。これにより、ローカルビット線３１とワード線３３との交差部分毎に、メモリセル３４が形成される。メモリセル３４は、Ｘ方向、Ｙ方向及びＺ方向に沿って、三次元マトリクス状に配列されている。ローカルビット線３１、抵抗変化膜３２、及び、ワード線３３の相互間には、例えばシリコン酸化物からなる層間絶縁膜３５が設けられている。
【００２０】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【００２１】
先ず、図５（ａ）に示すように、シリコン基板（図示せず）上に層間絶縁膜１９（図２参照）を形成し、その上に、Ｘ方向に延びるグローバルビット線１１と配線間絶縁膜１２がＹ方向に沿って交互に配列された配線層１０を形成する。グローバルビット線１１は例えばタングステンにより形成し、配線間絶縁膜１２は例えばシリコン酸化物により形成する。
【００２２】
次に、図５（ｂ）に示すように、配線層１０上に、例えば、ドナーとなる不純物を含むｎ形のシリコン膜を成膜し、このシリコン膜にアクセプタとなる不純物をイオン注入することにより、ｎ形部分２１ａ、ｐ形部分２１ｂ及びｎ形部分２１ｃがこの順に積層された半導体膜を形成する。次に、半導体膜上に例えばチタン窒化物を堆積させて、導電膜２２を形成する。
【００２３】
次に、導電膜２２上にハードマスク５１を形成し、マトリクス状にパターニングする。Ｙ方向におけるハードマスク５１の配列はグローバルビット線１１の配列に対応させ、ハードマスク５１を各グローバルビット線１１の直上域に配置する。次に、ハードマスク５１をマスクとして半導体膜に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施す。これにより、導電膜２２を複数の部分に分断すると共に、半導体膜を複数の半導体部材２１に分断する。
【００２４】
次に、図６（ａ）に示すように、全面にシリコン酸化物を堆積させることにより、配線層１０、半導体部材２１、導電膜２２及びハードマスク５１を覆うように、ゲート絶縁膜２３を形成する。ゲート絶縁膜２３の厚さは、隣り合う半導体部材２１間のスペースを埋め切らない程度に薄くする。
【００２５】
次に、図６（ｂ）に示すように、全面にシリコンを堆積させることにより、ポリシリコン膜５２を形成する。ポリシリコン膜５２の厚さは、半導体部材２１、導電膜２２、ハードマスク５１及びゲート絶縁膜２３を埋め込むように厚くする。
【００２６】
次に、図７（ａ）に示すように、ポリシリコン膜５２上にハードマスク５３を形成し、Ｙ方向に延びるラインアンドスペース状にパターニングする。Ｚ方向から見て、ハードマスク５３の各部の形状はＹ方向に延びる帯状とし、Ｙ方向に沿って一列に配列された半導体部材２１及びゲート絶縁膜２３を覆うようにする。次に、ハードマスク５３をマスクとしてポリシリコン膜５２に対してエッチングを施す。これにより、ポリシリコン膜５２がＸ方向に沿って分断されて、Ｙ方向に延びる複数本のゲート電極２４が形成される。Ｚ方向から見て、ゲート電極２４は半導体部材２１の周囲に配置される。
次に、図７（ｂ）に示すように、ハードマスク５３を除去する。
【００２７】
次に、図２及び図３に示すように、全面にシリコン酸化物を堆積させて、層間絶縁膜２７を形成する。次に、層間絶縁膜２７の上面に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施すことにより、導電膜２２を露出させる。このようにして、トランジスタ層２０が形成される。次に、通常の方法により、メモリ層３０を形成する。このとき、ローカルビット線３１を導電膜２２に接続させる。このようにして、本実施形態に係る記憶装置１が製造される。
【００２８】
次に、本実施形態の作用効果について説明する。
本実施形態に係る記憶装置１においては、１本のグローバルビット線１１を選択し、１本のワード線３３を選択して、これらの選択したグローバルビット線１１とワード線３３の間に所定の電圧を印加する。これにより、この選択したグローバルビット線１１と選択したワード線３３との間に接続された２つのメモリセル３４に電圧が印加され得る状態となる。
【００２９】
また、１本のゲート電極２４を選択し、これに所定のオン電位を印加する。これにより、このゲート電極２４が構成する縦型トランジスタ２５がオン状態となる。一方、残りのゲート電極２４にはオフ電位を印加する。これにより、これらのゲート電極２４が構成する縦型トランジスタ２５がオフ状態となる。この結果、上述の２つのメモリセル３４のうち、オン状態となった縦型トランジスタ２５に接続された１つのメモリセル３４に電圧が印加される。これにより、このメモリセル３４を構成する抵抗変化膜３２の一部分の抵抗状態が変化し、メモリセル３４にデータが記憶される。
【００３０】
このとき、選択したグローバルビット線１１から、オン状態となった縦型トランジスタ２５、この縦型トランジスタ２５に接続されたローカルビット線３１、及び、抵抗変化膜３２の一部分を介して、選択したワード線３３に電流が流れる。特に、メモリセル３４のリセット動作、すなわち、抵抗変化膜３２を低抵抗状態から高抵抗状態に切り替える動作においては、低抵抗状態にある抵抗変化膜３２に電圧が印加されるため、大きな電流が流れる。この電流により、縦型トランジスタ２５を構成する半導体部材２１においても電圧降下が発生する。縦型トランジスタ２５における電圧降下が大きいと、その分、抵抗変化膜３２に印加される電圧が低下する。
【００３１】
本実施形態においては、縦型トランジスタ２５において、ゲート電極２４が半導体部材２１を四方から囲んでいる。このため、ゲート電極２４にオン電位を印加したときに、半導体部材２１のＸ方向両側に向いた両側面及びＹ方向両側に向いた両側面の合計四側面にチャネル領域が形成され、このチャネル領域を電流が流れる。このため、チャネル領域が二側面にしか形成されない場合と比較して、オン状態における半導体部材２１の抵抗を低減できる。この結果、縦型トランジスタ２５における電圧降下が減少し、その分、抵抗変化膜３２に印加される電圧が高くなり、リセット動作が確実に実現する。これにより、メモリセル３４の動作が安定する。このようにして、本実施形態によれば、動作安定性が高い記憶装置を実現することができる。
【００３２】
（第２の実施形態）
次に、第２の実施形態について説明する。
図８〜図１０は、本実施形態に係る記憶装置を示す断面図である。
【００３３】
図８〜図１０に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図１〜図４参照）と比較して、ゲート電極２４の構成が異なっている。記憶装置２の全体構成は、図１に示す記憶装置１の全体構成と同様である。また、配線層１０及びメモリ層３０の構成は、第１の実施形態と同様である。但し、Ｘ方向における構造体２６の配列周期は、第１の実施形態よりも短い。
【００３４】
記憶装置２のゲート電極２４においては、半導体部材２１及びゲート絶縁膜２３からなる構造体を囲む筒状部２８と、Ｙ方向において隣り合う筒状部２８同士を接続する接続部２９が設けられている。筒状部２８の形状は筒状であり、接続部２９の形状は略直方体状である。Ｙ方向において、筒状部２８と接続部２９は交互に配列されており、相互に接している。
【００３５】
筒状部２８の材料と接続部２９の材料は同じでもよく、相互に異なっていてもよい。例えば、筒状部２８はポリシリコンにより形成されており、接続部２９はタングステンにより形成されている。Ｘ方向における筒状部２８の長さと接続部２９の長さは同じでもよく異なっていてもよい。例えば、筒状部２８の方が長くてもよい。Ｚ方向における筒状部２８の位置と接続部２９の位置は同じでもよく異なっていてもよい。例えば、接続部２９の上面の位置は筒状部２８の上面の位置と同じであり、接続部２９の下面は筒状部２８の下面よりも上方に位置していてもよい。
【００３６】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図１１（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す斜視断面図である。
図１３（ａ）は本実施形態に係る記憶装置の製造方法を示す斜視断面図であり、（ｂ）はその断面図である。
図１４（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す斜視断面図である。
【００３７】
先ず、前述の第１の実施形態において説明した方法により、図５（ａ）〜図６（ａ）に示す工程を実施する。これにより、配線層１０上に半導体部材２１、導電膜２２及びハードマスク５１が形成され、配線層１０の上面、半導体部材２１、導電膜２２及びハードマスク５１を覆うゲート絶縁膜２３が形成された中間構造体が作製される。
【００３８】
次に、図１１（ａ）に示すように、全面に例えばシリコン等の導電性材料を堆積させる。これにより、ゲート絶縁膜２３上に導電膜６１が形成される。導電膜６１は各半導体部材２１を覆う。導電膜６１の厚さは、隣り合う半導体部材２１間のスペースを埋め切らない程度に薄くする。
【００３９】
次に、図１１（ｂ）に示すように、全面にＲＩＥ等のエッチングを施す。これにより、導電膜６１における配線層１０の上面上に配置された部分、及び、ハードマスク５１の上面上に配置された部分が除去されて、導電膜６１が半導体部材２１、導電膜２２、ハードマスク５１及びゲート絶縁膜２３からなる構造体の側面上のみに残留する。この導電膜６１の残留部分が筒状部２８となる。
【００４０】
なお、このエッチングにおいて、導電膜６１はハードマスク５１の側面上、導電膜２２の側面上及び半導体部材２１の部分２１ｃの上部の側面上から除去されてもよい。これにより、ローカルビット線３１及び抵抗変化膜３２（図８参照）を形成したときに、ローカルビット線３１及び抵抗変化膜３２が筒状部２８と短絡することを確実に防止できる。図８及び図９は、筒状部２８が導電膜２２の側面上に残留している場合を示している。
【００４１】
次に、図１２（ａ）に示すように、全面にシリコン酸化物を堆積させて、層間絶縁膜２７を形成する。この段階では、層間絶縁膜２７は半導体部材２１及び筒状部２８等を完全に埋め込むようにする。
【００４２】
次に、図１２（ｂ）に示すように、層間絶縁膜２７上にハードマスク６２を形成し、Ｙ方向に延びるラインアンドスペース状にパターニングする。Ｚ方向から見て、ハードマスク６２の各部の形状はＹ方向に延びる帯状とし、半導体部材２１の直上域間の領域に配置する。
【００４３】
次に、図１３（ａ）及び（ｂ）に示すように、ハードマスク６２をマスクとして層間絶縁膜２７に対してエッチングを施す。これにより、層間絶縁膜２７にＹ方向に延びるトレンチ６３が形成されて、トレンチ６３の底面にハードマスク５１が露出する。その後、ハードマスク６２及びハードマスク５１をマスクとして層間絶縁膜２７をエッチングすると、トレンチ６３の底面において、Ｙ方向において隣り合う半導体部材２１間にホール６４が形成される。ホール６４は配線層１０まで到達させてもよく、ホール６４の下に層間絶縁膜２７を残留させてもよい。本実施形態においては、ホール６４の下に層間絶縁膜２７を残留させる例を示している。ホール６４のＹ方向両側の側面には、筒状部２８が露出する。
【００４４】
次に、図１４（ａ）に示すように、ホール６４内及びトレンチ６３内にタングステン等の導電性材料を埋め込み、導電部材６５を形成する。ホール６４内において、導電部材６５は筒状部２８に接触する。
【００４５】
次に、図１４（ｂ）に示すように、上面に対してＣＭＰ等の平坦化処理を施すことにより、導電膜２２を露出させる。これにより、導電部材６５におけるトレンチ６３内に配置された部分が除去されると共に、ホール６４内に配置された部分が残留して、接続部２９となる。筒状部２８及び接続部２９により、ゲート電極２４が形成される。このようにして、トランジスタ層２０が形成される。
次に、通常の方法により、メモリ層３０を形成する。このようにして、本実施形態に係る記憶装置２が製造される。
【００４６】
次に、本実施形態の作用効果について説明する。
前述の第１の実施形態においては、図７（ａ）に示す工程において、ハードマスク５３を形成する際に、ハードマスク５３間の隙間は、半導体部材２１間の隙間よりも狭くする必要がある。このため、ハードマスク５３間の隙間を最小加工寸法の半分（ハーフピッチ）にしようとすると、図５（ｂ）に示す工程において、半導体部材２１間の隙間を最小加工寸法の半分（ハーフピッチ）よりも大きくする必要がある。このため、記憶装置１の微細化が制約される場合がある。
【００４７】
これに対して、本実施形態によれば、図１２（ｂ）に示す工程において形成するハードマスク６２間の隙間は、Ｘ方向における半導体部材２１の長さと同じにすることができる。このため、図５（ｂ）に示す工程において、半導体部材２１の配列周期を最小加工寸法とし、図１２（ｂ）に示す工程において、ハードマスク６２の配列周期を最小加工寸法とすることができる。この結果、記憶装置２の微細化を図ることができる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００４８】
以上説明した実施形態によれば、動作安定性が高い記憶装置及びその製造方法を実現することができる。
【００４９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５０】
１、２：記憶装置
１０：配線層
１１：グローバルビット線
１２：配線間絶縁膜
１９：層間絶縁膜
２０：トランジスタ層
２１：半導体部材
２１ａ：ｎ形部分
２１ｂ：ｐ形部分
２１ｃ：ｎ形部分
２２：導電膜
２３：ゲート絶縁膜
２４：ゲート電極
２５：縦型トランジスタ
２６：構造体
２７：層間絶縁膜
２８：筒状部
２９：接続部
３０：メモリ層
３１：ローカルビット線
３２：抵抗変化膜
３３：ワード線
３４：メモリセル
３５：層間絶縁膜
５１：ハードマスク
５２：ポリシリコン膜
５３：ハードマスク
６１：導電膜
６２：ハードマスク
６３：トレンチ
６４：ホール
６５：導電部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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