(57)【要約】【課題】保持されたデータの信頼性を向上させる。【解決手段】一実施形態のメモリシステムは、半導体記憶装置と、コントローラと、を備える。上記半導体記憶装置は、ワード線に結合され、ｎビットデータを記憶可能なメモリセルを含み（ｎは２以上の整数）、互いに異なるｋ個の読出し電圧を用いた第１読出し動作によって、前記メモリセルに対応する前記ｎビットデータを確定させる（ｋは、２＾（ｎ−１）以上２＾ｎ−１未満の整数）。上記コントローラは、上記確定されたｎビットデータに基づき、（ｋ＋１）進数データに対応するデータを生成する。【選択図】図６
2019040655.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置と、コントローラと、を備え、
前記半導体記憶装置は、
ワード線に結合され、ｎビットデータを記憶可能なメモリセルを含み（ｎは２以上の整数）
互いに異なるｋ個の読出し電圧を用いた第１読出し動作によって、前記メモリセルに対応する前記ｎビットデータを確定させ（ｋは、２＾（ｎ−１）以上２＾ｎ−１未満の整数）、
前記コントローラは、
前記確定されたｎビットデータに基づき、（ｋ＋１）進数データに対応するデータを生成する、
メモリシステム。
【請求項２】
前記半導体記憶装置は、
前記ワード線に共通して結合され、ｎビットデータを記憶可能なｍ個のメモリセルを含み（ｍは１以上の整数）、
前記第１読出し動作によって、前記ｍ個のメモリセルの各々に対応するｍ個の前記ｎビットデータを確定させ、
前記コントローラは、
前記確定されたｍ個のｎビットデータに基づき、ｍ桁の（ｋ＋１）進数データに対応するデータを生成する、
請求項１記載のメモリシステム。
【請求項３】
前記ｎビットデータが書込まれた前記ｍ個のメモリセルの各々は、正の閾値電圧を有する、請求項２記載のメモリシステム。
【請求項４】
前記ｎビットデータが書込まれた前記ｍ個のメモリセルの閾値電圧は、互いに異なる（ｋ＋１）個の範囲に均等に分布する、請求項３記載のメモリシステム。
【請求項５】
前記コントローラは、第１読出しコマンド及び第２読出しコマンドを発行可能であり、
前記半導体記憶装置は、
前記第１読出しコマンドを受けると、前記第１読出し動作を実行し、
前記第２読出しコマンドを受けると、互いに異なる（２＾ｎ−１）個の読出し電圧を用いた第２読出し動作によって、前記メモリセルに対応するｎビットデータを確定させる、
請求項１記載のメモリシステム。
【請求項６】
前記第１読出し動作において用いられる読出し電圧のうちのいずれか１つの値は、前記第２読出し動作において用いられる読出し電圧のいずれの値とも異なる、請求項５記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を含むメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１１９０９４号公報
【特許文献２】特開２００９−５９４５３号公報
【特許文献３】特開２００８−１１７４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
保持されたデータの信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、半導体記憶装置と、コントローラと、を備える。上記半導体記憶装置は、ワード線に結合され、ｎビットデータを記憶可能なメモリセルを含み（ｎは２以上の整数）、互いに異なるｋ個の読出し電圧を用いた第１読出し動作によって、前記メモリセルに対応する前記ｎビットデータを確定させる（ｋは、２＾（ｎ−１）以上２＾ｎ−１未満の整数）。上記コントローラは、上記確定されたｎビットデータに基づき、（ｋ＋１）進数データに対応するデータを生成する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイ構成を説明するための回路図。
【図４】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図５】第１実施形態に係るメモリセルトランジスタの取り得るデータ、閾値電圧分布、及び読出し時に用いる電圧を説明するための模式図。
【図６】第１実施形態に係るメモリシステムにおける読出し動作を説明するための模式図。
【図７】第１実施形態に係るメモリシステムにおける書込み動作を説明するための模式図。
【図８】第１実施形態に係るメモリシステムにおけるトラッキング動作を説明するための模式図。
【図９】第１実施形態に係るメモリシステムにおけるトラッキング動作を説明するための模式図。
【図１０】第１実施形態に係るメモリシステムにおけるトラッキング動作によって得られるビットカウント分布を説明するための模式図。
【図１１】比較例に係るメモリシステムにおけるトラッキング動作を説明するための模式図。
【図１２】第１実施形態に係るメモリシステムが奏する効果を説明するための模式図。
【図１３】第２実施形態に係るメモリシステムにおける読出し動作を説明するためのコマンドシーケンス。
【図１４】第２実施形態に係るメモリシステムにおける読出し動作を説明するためのタイミングチャート。
【図１５】第１変形例に係るメモリシステムにおける読出し動作を説明するための模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．  第１実施形態
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、ＮＡＮＤ型フラッシュメモリとしての半導体記憶装置と、当該半導体記憶装置の動作を制御するコントローラと、を含む。
【０００９】
１．１  構成について
まず、第１実施形態に係るメモリシステムの構成について説明する。
【００１０】
１．１．１  メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
【００１１】
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【００１３】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
【００１４】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
【００１５】
メモリ１２は、例えば、ＳＲＡＭ（Static RAM）又はＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。メモリ１２は、半導体記憶装置２０を管理するためのファームウェアや、半導体記憶装置２０へのデータの読出し又は書込みの際に使用される各種テーブル等を保持する。テーブルを用いたデータの読出し又は書込みの詳細については、後述する。なお、メモリ１２は、コントローラ１０に内蔵されていてもよく、コントローラ１０の図示しない外部機器に搭載されていてもよい。
【００１６】
ＥＣＣ回路１３は、半導体記憶装置２０に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわち、ＥＣＣ回路１３は、データの書込み時には、誤り訂正符号を生成して、これを書込みデータに付与する。また、ＥＣＣ回路１３は、データの読出し時には、ＥＣＣ符号に基づいてこれを復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
【００１７】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
【００１８】
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。また、バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及びホスト機器からの書込みデータ、並びにこれらのデータに対してプロセッサ１１が各種演算を施した演算データ等を一時的に保持する記憶領域としても使用される。
【００１９】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
【００２０】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００２１】
半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備えている。
【００２２】
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
【００２３】
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ（Ｉ／Ｏ０〜Ｉ／Ｏ７）を送受信する。入出力回路２２は、信号Ｉ／Ｏ内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
【００２４】
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
【００２５】
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
【００２６】
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。
【００２７】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
【００２８】
ドライバセット２７は、複数のドライバを含み、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
【００２９】
ロウデコーダ２８は、レジスタ２４からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックＢＬＫを選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
【００３０】
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００３１】
１．１．４  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。
【００３２】
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。
【００３３】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
【００３４】
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【００３５】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【００３６】
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【００３７】
なお、本例では、１つのメモリセルトランジスタＭＴは、例えば、２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれ下位（Ｌｏｗｅｒ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶことにする。そして、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組の保持する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することも出来る。
【００３８】
次に、メモリセルアレイ２１の断面構造について図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵのそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図４に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向に複数配列されており、例えばＸ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
【００３９】
半導体記憶装置２０は、半導体基板３０上に設けられている。以下の説明では、半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
【００４０】
半導体基板３０の上部には、ｐ型ウェル領域３０ｐが設けられる。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２（ＷＬ０〜ＷＬ７）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１〜３３間には、図示せぬ絶縁膜が設けられる。
【００４１】
配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
【００４２】
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込まれる。半導体ピラー３７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上端上には、ビット線ＢＬとして機能する配線層３８が設けられる。
【００４３】
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
【００４４】
ｐ型ウェル領域３０ｐの上部には、ｎ＋型不純物拡散領域３９及びｐ＋型不純物拡散領域４０が設けられる。ｎ＋型不純物拡散領域３９の上面上には、コンタクトプラグ４１が設けられる。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が設けられる。ｐ＋型不純物拡散領域４０の上面上にはコンタクトプラグ４３が設けられる。コンタクトプラグ４３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４４が設けられる。
【００４５】
なお、メモリセルアレイ２１の構成については、その他の構成であってもよい。メモリセルアレイ２１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４６】
１．２．  動作について
次に、第１実施形態に係るメモリシステムの動作について説明する。
【００４７】
１．２．１  メモリセルトランジスタの保持データと閾値分布について
はじめに、メモリセルトランジスタＭＴの保持データ、閾値電圧、及び各データの読出し電圧について、図５を用いて説明する。図５は、第１実施形態に係る半導体記憶装置のメモリセルトランジスタの取り得るデータ、閾値電圧分布、及び読出し時に用いる電圧の一例について示した模式図である。図５では、１つのメモリセルトランジスタＭＴに２ビットのデータが保持される場合（ＭＬＣ：Multi Level Cell）の例が示される。
【００４８】
メモリセルトランジスタＭＴは、２ビットのデータを保持可能な場合、閾値電圧に応じて４個の状態を取ることが出来る。この４個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。
【００４９】
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲ以上であり且つ電圧ＢＲ未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＢＲ以上であり且つ電圧ＣＲ未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＣＲ以上であり且つ電圧ＶＲＥＡＤ未満である。このように分布する４個の状態のうちで、“Ｃ”状態が、閾値電圧の最も高い状態である。なお電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオン状態にする電圧である。
【００５０】
また上記閾値電圧分布は、前述の下位ビット、及び上位ビットからなる２ビット（２ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｃ”状態と、下位ビット、及び上位ビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１”（“上位／下位”の順で表記）  
“Ａ”状態：“０１”  
“Ｂ”状態：“００”  
“Ｃ”状態：“１０”  
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。
【００５１】
従って、下位ビットを読み出す際には、下位ビットの値（“０” or “１”）が変化する境界に相当する電圧を用いれば良く、このことは上位ビットでも同様である。
【００５２】
すなわち、図５に示すように、下位ページ読み出し動作は、“Ａ”状態と“Ｂ”状態とを区別する電圧ＢＲを読み出し電圧として用いる。下位ページ読出し動作は、メモリセルトランジスタＭＴの閾値電圧が電圧ＢＲ未満か否かを判定する。
【００５３】
また、上位ページ読み出し動作は、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＡＲ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＣＲを読み出し電圧として用いる。上位ページ読み出し動作は、メモリセルトランジスタＭＴの閾値電圧が電圧ＡＲ未満か否かを判定する動作と、メモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ未満か否かを判定する動作と、を含む。
【００５４】
第１実施形態では、上述した４種類の状態のうち、“Ｅｒ”状態に閾値電圧が分布しないようにメモリセルトランジスタＭＴにデータの書込みを行い、“Ｅｒ”状態に閾値電圧が分布しないメモリセルトランジスタＭＴからデータの読出しを行う。第１実施形態では、“Ｅｒ”状態を用いない書込み及び読出しを行うために、上述の４種類の状態のうち、“Ｅｒ”状態を除く”Ａ”状態〜”Ｃ”状態に、３進数で示されるデータが更に対応付けられる。
【００５５】
以下の説明では、“△”（△は、任意の正の整数）で示されるデータ（例えば、“１０”等）は、２進数データであることを示し、『△』で示されるデータ（例えば、『２』等）は、３進数データであることを示す。また、「△」で示されるデータ（例えば、「２」等）は、１０進数データであることを示す。以下の説明では、データ“１０”、『２』、及び「２」は、同一の数量を示すデータであるが、互いに区別される。
【００５６】
図５の例では、”Ａ”状態、”Ｂ”状態、及び”Ｃ”状態はそれぞれ、データ『１』、『０』、及び『２』に更に対応付けられる。上述の２進数データと３進数データとの閾値電圧分布との対応付けは、例えば、コントローラ１０内のメモリ１２に変換テーブルとして保持される。なお、コントローラ１０及び半導体記憶装置２０内では、基本的にデータが２進数で保持される。このため、上述の変換テーブルは、必ずしも３進数データとして記憶されている必要はなく、当該３進数データに対応する情報が任意の基数（例えば、２進数）のデータとして記憶されていればよい。
【００５７】
１．２．２  読出し動作について
次に、第１実施形態に係るメモリシステムにおける読出し動作について、図６を用いて説明する。
【００５８】
図６では、半導体記憶装置２０内のセルユニットＣＵに“Ｅｒ”状態を用いずに書込まれたデータが、コントローラ１０を介してホスト機器に出力される様子が模式的に示される。より具体的には、図６では、ホスト機器に、１０進数のデータ「１２６１」が出力される場合が一例として示される。
【００５９】
図６に示すように、プロセッサ１１は、ＮＡＮＤインタフェース回路１４を介して、同一のセルユニットＣＵ内の各ページに書込まれたデータを読み出す旨のコマンドを半導体記憶装置２０に発行する。当該コマンドを受けると、半導体記憶装置２０は、メモリセルアレイ２１内の同一のセルユニットＣＵ内の各ページからデータを読み出す。
【００６０】
具体的には、例えば、シーケンサ２５は、当該コマンドに応じて、或るブロックＢＬＫ内のｉ番目のストリングユニットＳＵｉにおいてｎ番目のワード線ＷＬｎに接続されたセルユニットＣＵを読出し対象として指定する（ｎ及びｉはそれぞれ、０≦ｎ≦７、０≦ｉ≦３の整数）。図６の例では、当該セルユニットＣＵ内のビット線ＢＬ０〜８にそれぞれ接続されたメモリセルトランジスタＭＴの閾値電圧はそれぞれ、”Ｂ”状態、”Ａ”状態、”Ｃ”状態、”Ｂ”状態、”Ａ”状態、”Ｃ”状態、”Ｂ”状態、及び”Ａ”状態である。このため、シーケンサ２５は、各部２６〜２９を制御し、当該セルユニットＣＵ内のメモリセルトランジスタＭＴの上位ページから読出しデータ列“００１００１００”を読出し、下位ページから読出しデータ列“０１００１００１”を読み出す。
【００６１】
なお、上述の通り、当該セルユニットＣＵ内には“Ｅｒ”状態のメモリセルトランジスタＭＴが存在しない。このため、上位ページ読出しに際して、半導体記憶装置２０は、実質的に読出し電圧ＡＲによらず（読出し電圧ＣＲによる読出し結果に基づき）、上位ビットを確定させる。
【００６２】
プロセッサ１１は、ＮＡＮＤインタフェース回路１４を介して、入出力回路２２から出力された２つの読出しデータ列“００１００１００”及び“０１００１００１”を半導体記憶装置２０から受信する。
【００６３】
プロセッサ１１は、メモリ１２内に保持された２進数データと３進数データとの変換テーブルに基づき、２つの読出しデータ列“００１００１００”及び“０１００１００１”から、１つの３進数の変換データ列『０１２０１２０１』を生成する。具体的には、プロセッサ１１は、例えば、２つの読出しデータ列“００１００１００”及び“０１００１００１”の各桁の値同士を結合させて得られる８つの２進数データを、それぞれ８つの３進数データに変換する。
【００６４】
より具体的には、プロセッサ１１は、２つの読出しデータ列“００１００１００”及び“０１００１００１”の最上位データ同士を結合させて“００”を生成し、２番目のデータ同士を結合させて“０１”を生成し、３番目のデータ同士を結合させて“１０”を生成する。以下同様にして、プロセッサ１１は、２つの読出しデータ列“００１００１００”及び“０１００１００１”の４番目〜８番目のデータ同士を結合させて、それぞれ“００”、“０１”、“１０”、“００”、“０１”、“１０”、“００”、及び“０１”を生成する。
【００６５】
続いて、プロセッサ１１は、得られた８つの２桁の２進数データの各々を１桁の３進数データに変換した後、当該８つの１桁の３進数データを１つの８桁の３進数データに結合する。具体的には、プロセッサ１１は、２進数データ“００”、“０１”、及び“１０”をそれぞれ３進数データ『０』、『１』、及び『２』に変換する。そして、プロセッサ１１は、読出しデータ列のビット順に、当該変換した３進数データを結合し、変換データ列『０１２０１２０１』を得る。
【００６６】
プロセッサ１１は、変換データ列『０１２０１２０１』を、２進数の送信データ列“１００１１１０１１０１”に変換する。
【００６７】
プロセッサ１１は、ホストインタフェース回路１６を介して、得られた送信データ列“１００１１１０１１０１”をホスト機器に出力する。ホスト機器は、送信データ列“１００１１１０１１０１”を１０進数に変換し、「１２６１」を得る。
【００６８】
以上のように動作することにより、半導体記憶装置２０から、“Ｅｒ”状態を用いずにデータが読み出される。
【００６９】
１．２．３  書込み動作について
次に、第１実施形態に係るメモリシステムにおける書込み動作について、図７を用いて説明する。
【００７０】
図７では、ホスト機器から入力されたデータが、コントローラ１０を介して半導体記憶装置２０内のセルユニットＣＵに、“Ｅｒ”状態を用いずに書込まれる様子が模式的に示される。より具体的には、図７では、ホスト機器から、１０進数のデータ「１２６１」が入力される場合が一例として示される。なお、データが書込まれる前のメモリセルトランジスタＭＴは、“Ｅｒ”状態であるものとする。
【００７１】
図７に示すように、メモリシステム１は、１０進数の入力データ「１２６１」を書込む旨の命令をホスト機器から受ける。具体的には、プロセッサ１１は、ホストインタフェース回路１６を介して、入力データ「１２６１」を２進数の受信データ列“１００１１１０１１０１”としてホスト機器から受信する。
【００７２】
プロセッサ１１は、受信データ列“１００１１１０１１０１”を、３進数の変換データ列『０１２０１２０１』に変換する。
【００７３】
続いて、プロセッサ１１は、メモリ１２内に保持された２進数データと３進数データとの変換テーブルに基づき、変換データ列『０１２０１２０１』から、２進数の２つの書込みデータ列“００１００１００”と、“０１００１００１”とを生成する。具体的には、プロセッサ１１は、例えば、変換データ列『０１２０１２０１』の各桁の値に対応する８つの３進数データを、それぞれ８つの２桁の２進数データに変換する。
【００７４】
より具体的には、プロセッサ１１は、変換データ列『０１２０１２０１』の最上位データである『０』を“００”に変換し、２番目のデータである『１』を“０１”に変換し、３番目のデータである『２』を“１０”に変換する。以下同様にして、プロセッサ１１は、変換データ列『０１２０１２０１』の４番目のデータである『０』、５番目のデータである『１』、及び６番目のデータである『２』、７番目のデータである『０』、及び８番目のデータである『１』を、それぞれ“００”、“０１”、“１０”、“００”、及び“０１”に変換する。
【００７５】
プロセッサ１１は、得られた８つの２桁の２進数データ（“００”、“０１”、“１０”、“００”、“０１”、“１０”、“００”、及び“０１”）の各々の上位ビット同士を順に並べて、１つ目の書込みデータ列“００１００１００”を生成する。また、プロセッサ１１は、得られた８つの２桁の２進数データの各々の下位ビット同士を順に並べて、２つ目の書込みデータ列“０１００１００１”を生成する。なお、得られた２つの書込みデータ列は、例えば、同一のセルユニットＣＵ内に書込まれるデータ列である。すなわち、上述の１つ目の書込みデータ列“００１００１００”は、上位ページ用の書込みデータ列に対応し、上述の２つ目の書込みデータ列“０１００１００１”は、下位ページ用の書込みデータ列に対応する。
【００７６】
プロセッサ１１は、ＮＡＮＤインタフェース回路１４を介して、得られた２つの書込みデータ列“００１００１００”及び“０１００１００１”を同一のセルユニットＣＵに書込む旨のコマンドを半導体記憶装置２０に発行する。当該コマンドを受けると、半導体記憶装置２０は、メモリセルアレイ２１内の同一のセルユニットＣＵ内に上述の２つの書込みデータ列に基づくデータを書込む。
【００７７】
具体的には、例えば、シーケンサ２５は、或るブロックＢＬＫ内のｉ番目のストリングユニットＳＵｉにおいてｎ番目のワード線ＷＬｎに接続されたセルユニットＣＵを書込み対象として指定する（ｎ及びｉはそれぞれ、０≦ｎ≦７、０≦ｉ≦３の整数）。シーケンサ２５は、当該セルユニットＣＵ内のメモリセルトランジスタＭＴの上位ページに書込みデータ列“００１００１００”を書込み、下位ページに書込みデータ列“０１００１００１”を書込むように、各部２６〜２９を制御する。
【００７８】
これにより、例えば、ビット線ＢＬ０、ＢＬ３、及びＢＬ６に接続されたメモリセルトランジスタＭＴには、上位ページに“０”が、下位ページに“０”がそれぞれ書込まれる。ビット線ＢＬ１、ＢＬ４、及びＢＬ７に接続されたメモリセルトランジスタＭＴには、上位ページに“０”が、下位ページに“１”がそれぞれ書込まれる。ビット線ＢＬ２及びＢＬ５に接続されたメモリセルトランジスタＭＴには、上位ページに“１”が、下位ページに“０”がそれぞれ書込まれる。このため、セルユニットＣＵ内のビット線ＢＬ０〜ＢＬ７に接続されたメモリセルトランジスタＭＴの閾値電圧の状態はそれぞれ、”Ｂ”状態、”Ａ”状態、”Ｃ”状態、”Ｂ”状態、”Ａ”状態、”Ｃ”状態、”Ｂ”状態、及び”Ａ”状態となる。
【００７９】
なお、当該書込み動作において、シーケンサ２５は、セルユニットＣＵ内の全てのメモリセルトランジスタＭＴに対して閾値電圧を“Ｅｒ”状態から上昇させる。つまり、当該セルユニットＣＵへの書込みでは、全てのビット線ＢＬがインヒビット状態から解除されたうえで、データが書込まれる。
【００８０】
以上のように動作することにより、半導体記憶装置２０内のセルユニットＣＵに、“Ｅｒ”状態が無くなるようにデータが書込まれる。
【００８１】
なお、図７の例では、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの閾値電圧が“Ａ”状態〜“Ｃ”状態に均等に分布するデータが書込まれる場合について説明したが、これに限られない。例えば、コントローラ１０は、１つの書込みデータだけではセルユニットＣＵ内の閾値電圧分布が“Ａ”状態〜“Ｃ”状態に均等に分布しない場合でも、他の書込みデータと組み合わせることにより、セルユニットＣＵ内の閾値電圧分布が“Ａ”状態〜“Ｃ”状態に均等に分布するように調整することが可能である。これにより、セルユニットＣＵ内の閾値電圧分布の不均一がなくなり、誤り訂正能力の低下を抑制することが出来る。
【００８２】
１．２．４  トラッキング動作について
次に、第１実施形態に係るメモリシステムにおけるトラッキング動作について説明する。
【００８３】
１．２．４．１  Ｖｔｈトラッキング動作の概要について
まず、第１実施形態に係るメモリシステムにおいて実行されるトラッキング動作の一例として、Ｖｔｈトラッキング動作の概要について説明する。
【００８４】
先に説明した図５では、各データの閾値電圧分布は互いに独立している。よって、読出し電圧を各データの閾値電圧分布の間に設定することで、正しいデータを読み出すことができる。
【００８５】
しかしながら、種々の要因により、メモリセルトランジスタＭＴの閾値電圧は変動し得る。その結果、図５における各データの閾値電圧分布は、その分布幅が広がり、又は分布が移動することにより、隣接する分布同士が重なる場合がある。この様子を図８に示す。
【００８６】
例えば、書込み直後において、”Ａ”状態、及び”Ｂ”状態の閾値電圧分布が図８（Ａ）に示す通りであったとする。しかし、ディスターブ等の要因により、図８（Ｂ）に示すように閾値電圧の分布が広がったとする。すると、当初設定されていた読出し電圧ＢＲｄｅｆで読出しを行うと、斜線部分の領域に相当するメモリセルトランジスタＭＴの読出しデータがエラーとなる。そして、エラービット数がＥＣＣ回路１３のエラー訂正可能ビット数を超えていれば、データを正しく訂正することができない。
【００８７】
このような場合、エラービット数が少なくなるように、より２つのレベルの閾値電圧分布の重なりが小さくなる電圧（例えば、閾値電圧分布の重なりが最も小さくなる電圧ＢＲｏｐｔ）が新たな読出し電圧として設定されることが望ましい。
【００８８】
図９は、Ｖｔｈトラッキングを説明するための模式図である。図９（Ａ）は、メモリセルトランジスタＭＴ群の閾値電圧の分布の一例として、”Ａ”状態、及び”Ｂ”状態の閾値電圧分布を示したグラフである。図９（Ｂ）は、或る読出し電圧に対してオン状態となるメモリセル数（オンセル数）の推移を示したグラフである。図９（Ｃ）は、読出し電圧の範囲におけるオンセル数変化量（ビットカウント）を示したヒストグラムである。なお、図９（Ｂ）及び図９（Ｃ）は、図９（Ａ）の閾値電圧分布を有するメモリセルトランジスタＭＴ群に対応してプロットされたものである。
【００８９】
図９（Ｂ）に示すように、読出し電圧を上昇させていくと、”Ａ”状態の中央値である電圧ＶＡよりわずかに小さい電圧でオンセル数が急激に増大し、ｄＭ／ｄＶが最大となる。ここで、中央値とは、図９（Ａ）において最も閾値電圧の分布確率が高い電圧であり、Ｍはオンセル数で、Ｖは選択ワード線ＷＬに印加する読出し電圧である。更に読出し電圧を大きくしていくと、オンセル数の増加率は小さくなり、或る値において最小値となる。この読出し電圧における増加率は、”Ａ”状態の閾値電圧分布と、”Ｂ”状態の閾値電圧の分布とが重ならない場合にはゼロとなる。他方で重なる場合には、或る一定のゼロではない最小値（＞０）となる。そして更に読出し電圧を大きくしていくと、再びオンセル数の増加率が大きくなり、”Ｂ”状態の中央値である電圧ＶＢよりわずかに小さい電圧で再びｄＭ／ｄＶが最大となる。
【００９０】
上述のオンセル数の累積値の変化によって、２つのレベル間の谷位置、すなわち２つのレベルの閾値電圧分布の重なりが最も小さくなる読出し電圧の位置を検出することができる。例えば、まず、読出し電圧Ｖ１を用いて読出し動作が行われる。この時のオンセル数をＭ１とする。次に、電圧Ｖ１よりΔＶだけ大きい電圧Ｖ２を用いて読出し動作が行われる。この時のオンセル数をＭ２とする。すると、選択ワード線ＷＬに印加する読出し電圧がＶ１からＶ２に上昇した際に新たにオンするメモリセルトランジスタＭＴの数は、（Ｍ２−Ｍ１）個である。
【００９１】
引き続き、電圧Ｖ２よりΔＶだけ大きい電圧Ｖ３を用いて読出し動作を行う。この時のオンセル数をＭ３とする。すると、選択ワード線ＷＬに印加する読出し電圧がＶ２からＶ３に上昇した際に新たにオンするメモリセルトランジスタＭＴの数は、（Ｍ３−Ｍ２）個である。そして、（Ｍ２−Ｍ１）＞（Ｍ３−Ｍ２）であったとすれば、ｄＭ／ｄＶが最小となる電圧は、少なくとも電圧Ｖ２より高いと考えられる。
【００９２】
引き続き、電圧Ｖ３よりΔＶだけ大きい電圧Ｖ４を用いて読出し動作を行う。この時のオンセル数がＭ４であり、（Ｍ３−Ｍ２）＜（Ｍ４−Ｍ３）であったとすれば、図９（Ｃ）のようなヒストグラムが得られる。
【００９３】
以上の結果、オンセル数変化量によって、図９（Ｃ）における一点鎖線で示されるような閾値電圧分布を推測することができ、”Ａ”状態と”Ｂ”状態の間の谷位置が電圧Ｖ２と電圧Ｖ３との間にあることが推定できる。
【００９４】
オンセル数変化量（ビットカウント）は、例えば、読出し電圧を変化させることによって１つのセルユニットＣＵから読み出されるデータのビット数が変化する様子を追跡することにより抽出される。これらの動作を総称してＶｔｈトラッキングという。
【００９５】
１．２．４．２  ビットカウントの分布について
次に、第１実施形態に係るメモリシステムにおけるＶｔｈトラッキング動作によって得られるビットカウントの分布について、図１０を用いて説明する。図１０には、第１実施形態に係るメモリシステムにおいてデータが書込まれたメモリセルトランジスタＭＴ群に対してＶｔｈトラッキング動作を実行した場合に得られるビットカウント分布の一例が示される。
【００９６】
上述の通り、第１実施形態における書込み動作が実行されると、メモリセルトランジスタＭＴ群の閾値分布は、“Ａ”状態〜”Ｃ”状態に分布し、“Ｅｒ”状態には分布しない。このため、図１０に示すように、ビットカウントの分布は、”Ａ”状態〜”Ｃ”状態に対応する３つのピークを形成する。
【００９７】
また、隣り合うレベル間で閾値電圧の分布が重なり合う場合、”Ａ”状態と”Ｂ”状態との間、及び”Ｂ”状態と”Ｃ”状態との間の２箇所において、ビットカウントが最小となる谷位置が形成される。これにより、読出し電圧ＢＲ及びＣＲの最適値として、トラッキング後の読出し電圧ＢＲｏｐｔ及びＣＲｏｐｔを推定することが出来る。なお、第１実施形態における書込み動作が実行されたセルユニットＣＵ内には、“Ｅｒ”状態が存在しない。これにより、“Ｅｒ”状態及び“Ａ”状態間に谷位置は形成されないため、トラッキング後の読出し電圧ＡＲｏｐｔについては推定されない。
【００９８】
また、Ｖｔｈトラッキング動作において、読出し電圧は、０Ｖ以上の範囲で印加される。上述の通り、セルユニットＣＵ内には、“Ａ”状態以上の閾値電圧を有するメモリセルトランジスタＭＴしか存在しない。このため、Ｖｔｈトラッキング動作による読出しが実行された全てのメモリセルトランジスタＭＴについて、閾値電圧の分布を調べることが出来る。つまり、得られたビットカウントの総数は、Ｖｔｈトラッキング動作が実行されたメモリセルトランジスタＭＴの総数に一致する。
【００９９】
１．３  本実施形態に係る効果
第１実施形態によれば、保持されたデータの信頼性を向上させることが出来る。本効果について、以下に説明する。
【０１００】
書込み及び読出し回数の増加に伴い、電荷蓄積層へ蓄積された電荷が、他のメモリセルトランジスタの電荷蓄積層へ移動する現象等が発生する。これにより、閾値電圧の変動が発生するため、データの読出しの際には、トラッキング動作を実行することによって最適な読出し電圧が検出される。
【０１０１】
図１１は、比較例に係るトラッキング動作を説明するための模式図である。図１１（Ａ）では、“Ｅｒ”状態を含む４種類の状態に閾値電圧が分布している様子が示される。図１１（Ｂ）では、図１１（Ａ）に示された閾値電圧分布のセルユニットに対して、Ｖｔｈトラッキング動作が実行された場合のビットカウント分布が示される。図１２は、第１実施形態に係るメモリシステムの奏する効果を説明するための模式図である。
【０１０２】
図１１に示すように、“Ｅｒ”状態は、製造時に生じる特性値のばらつきに依存するため、メモリセルトランジスタ間で閾値電圧が異なり得る。これにより、“Ｅｒ”状態の閾値電圧分布は、他の状態に対して比較的広がりが大きくなり得る。また、上述の通り、Ｖｔｈトラッキング動作は、０Ｖ以上の読出し電圧を用いる。これにより、“Ｅｒ”状態のメモリセルトランジスタは、閾値電圧が負となる部分については、ビットカウントを算出することが困難である。このため、“Ｅｒ”状態と“Ａ”状態との間における谷位置を検出し、最適な読出し電圧ＡＲｏｐｔを推定することは、困難である。
【０１０３】
第１実施形態では、図１２に示すように、同一のセルユニットＣＵへの２ビットデータの書込みに際し、各メモリセルトランジスタＭＴの閾値電圧が正となるように書込み動作が実行される。これにより、Ｖｔｈトラッキング動作を実行することによって、全てのメモリセルトランジスタＭＴについてのビットカウント分布を得ることが出来る。
【０１０４】
また、データが書込まれた状態のメモリセルトランジスタＭＴは、“Ａ”状態〜“Ｃ”状態の３種類のうちのいずれかの状態を取る。これにより、“Ｅｒ”状態と“Ａ”状態とを区別しなくてもよいため、読出し電圧ＡＲｏｐｔの推定が不要となり、ひいてはデータの誤検出を抑制することが出来る。また、“Ａ”状態〜“Ｃ”状態は、書込み回数及び書込み電圧を調整することによって、閾値電圧分布を狭くすることが出来る。このため、“Ｅｒ”状態よりも急峻なピークを形成する閾値電圧分布にメモリセルトランジスタＭＴの閾値電圧を分布させることが出来る。したがって、保持されたデータの信頼性を向上させることが出来る。
【０１０５】
また、上位ページ読出し動作に際して、半導体記憶装置２０は、読出し電圧ＡＲによる読出し結果によらず、実質的に読出し電圧ＣＲによる読出し結果によって上位ビットを確定させる。下位ページ読出し動作に際して、半導体記憶装置２０は、読出し電圧ＢＲによる読出し結果によってデータを確定させる。つまり、半導体記憶装置２０は、“Ｅｒ”状態を用いずにデータが書込まれたメモリセルトランジスタＭＴからのデータの読出しにおいて、２個の読出し電圧を用いた読出し動作によって２ビットデータを確定させる。コントローラ１０は、セルユニットＣＵ単位で確定された当該２ビットデータのデータ列に基づき、３進数のデータ列に対応するデータを生成し、ホスト機器に出力する。これにより、コントローラ１０は、“Ｅｒ”状態を用いずにデータが書込まれたメモリセルトランジスタＭＴから、過不足なく情報を読出すことが出来る。
【０１０６】
２．  第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態では、上位ページ読出し動作の際に、読出し電圧ＡＲの印加が省略される場合の動作が示される。以下の説明では、第１実施形態と同一の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１０７】
２．１  読出し動作について
第２実施形態に係るメモリシステムにおける読出し動作について説明する。
【０１０８】
２．１．１  コマンドシーケンスについて
まず、第２実施形態に係るメモリシステムにおける読出し動作のコマンドシーケンスの一例について、図１３を用いて説明する。
【０１０９】
図１３に示すように、コントローラ１０は、プリフィックスコマンド“ＸＸｈ”を発行する。コマンド“ＸＸｈ”は、コントローラ１０が半導体記憶装置２０に対して、“Ｅｒ”状態を用いずに書込まれたデータの読出しを行う旨を宣言するためのコマンドである。その後、コントローラ１０は、第１読出しコマンド“００ｈ”を発行し、引き続き、例えば５サイクルにわたってアドレス（カラムアドレス、ブロックアドレス、ページアドレスを含む）を発行する。その後、コントローラ１０は、第２読出しコマンド“３０ｈ”を発行する。
【０１１０】
コマンド“３０ｈ”がレジスタ２４に格納されると、シーケンサ２５は、各部２６〜２９等を制御して、“Ｅｒ”状態を用いずに書込まれたデータに対する読出し動作を開始する。ロジック制御回路２３は、信号／ＲＢを“Ｌ”レベルにして、半導体記憶装置２０がビジー状態であることをコントローラ１０に知らせる。読出し動作（図１３では、期間ｔＲと示されている）の間、コントローラ１０から送信されたアドレスに相当する領域から１ページ分のデータが読み出される。ロジック制御回路２３は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせる。
【０１１１】
コントローラ１０は、半導体記憶装置２０がレディ状態になると、信号／ＲＥを繰り返しアサートする。信号／ＲＥがトグルされるたびに、メモリセルアレイ２１から読み出されたデータがコントローラ１０へ送信される。
【０１１２】
以上のように動作することにより、“Ｅｒ”状態を用いずに書込まれたデータに対する読出し動作が実行される。
【０１１３】
なお、コマンド“ＸＸｈ”を発行することなく、以降の読出し動作が実行された場合、通常通り“Ｅｒ”状態を用いた書込みデータに対する読出し動作が実行される。コントローラ１０は、例えば、書込まれたデータが“Ｅｒ”状態を用いたものであるか否かを、セルユニットＣＵごとに識別するための情報をテーブルとして記憶していてもよい。これにより、コントローラ１０は、当該テーブルを参照することにより、セルユニットＣＵに書込まれたデータの種類を判別することが出来る。
【０１１４】
２．１．２  タイミングチャートについて
次に、第２実施形態に係るメモリシステムにおける読出し動作のタイミングチャートの一例について、図１４を用いて説明する。
【０１１５】
図１４に示すように、時刻Ｔ１〜時刻Ｔ３にわたって、或るビット線ＢＬに接続されたＮＡＮＤストリングＮＳに対する読出し動作が実行される。図１４では、ＮＡＮＤストリングＮＳ内の書込み対象のメモリセルトランジスタＭＴに接続されたワード線ＷＬを選択ワード線ＷＬと言い、書込み対象でないメモリセルトランジスタＭＴに接続されたワード線ＷＬを非選択ワード線ＷＬと言う。
【０１１６】
時刻Ｔ１において、ロウデコーダ２８は、非選択ワード線には電圧ＶＳＳ（例えば、０Ｖ）から電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬには電圧ＢＲを印加する。シーケンサ２５は、時刻Ｔ１〜時刻Ｔ２の期間にストローブすることによって、下位ページ読出しを行い、下位ビットを確定させる。
【０１１７】
下位ビットを確定させた後、時刻Ｔ２において、ロウデコーダ２８は、非選択ワード線には引き続き電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬには電圧ＣＲを印加する。シーケンサ２５は、時刻Ｔ２〜時刻Ｔ３の期間にストローブすることによって、上位ページ読出しを行い、上位ビットを確定させる。
【０１１８】
時刻Ｔ３において、ロウデコーダ２８は、非選択ワード線ＷＬ及び選択ワード線ＷＬに電圧ＶＳＳを印加し、読出し動作が終了する。
【０１１９】
以上のように動作することにより、メモリセルトランジスタＭＴからは、“０１”、“００”、及び“１０”の３通りのデータが読み出される。
【０１２０】
２．２  本実施形態に係る効果
第２実施形態によれば、コントローラ１０は、“Ｅｒ”状態を用いて書込まれたデータを読み出す場合と、“Ｅｒ”状態を用いずに書込まれたでデータを読み出す場合とで、異なるコマンドを発行する。これにより、“Ｅｒ”状態を用いずに書込まれたデータを読み出す場合に、実質的に不要な読出し電圧である読出し電圧ＡＲを印加する動作を省略できる。このため、読出し動作に要する時間を短縮することが出来る。
【０１２１】
３．  変形例等
なお、上述の第１実施形態及び第２実施形態は、上述の例に限らず、種々の変形が可能である。
【０１２２】
３．１  第１変形例
例えば、上述の第２実施形態では、“Ｅｒ”状態を用いずに書込まれたデータを読み出す際、“Ｅｒ”状態を用いて書込まれたデータを読み出す場合と同じ読出し電圧ＢＲ及びＣＲが印加される場合について説明したが、これに限られない。
【０１２３】
図１５は、第１変形例に係るメモリシステムにおける読出し動作を説明するための模式図である。図１５に示すように、“Ｅｒ”状態を用いずに書込まれたデータを読み出す際に印加される読出し電圧は、読出し電圧ＢＲ及びＣＲと異なっていてもよい。
【０１２４】
図１５の例では、“Ａ”状態と“Ｂ”状態とを区別する電圧として読出し電圧ＢＲ’が用いられ、“Ｂ”状態と“Ｃ”状態とを区別する電圧として読出し電圧ＣＲ’が用いられる。より具体的には、例えば、読出し電圧ＢＲ’は、０Ｖより大きい値が設定される。読出し電圧ＣＲ’は、読出し電圧ＢＲ’より大きく、電圧ＶＲＥＡＤより小さい値が設定される。
【０１２５】
以上のように読出し電圧ＢＲ’及びＣＲ’を設定することにより、０Ｖから電圧ＶＲＥＡＤまでの電圧の範囲の全てを、“Ａ”状態〜“Ｃ”状態の３つの状態が取り得る閾値電圧の幅として使用することができる。このため、“Ｅｒ”状態を用いる場合よりも１つの状態で取り得る閾値電圧の幅が広くなり、各状態間の閾値電圧分布の重複を低減することができ、ひいては、データの信頼性を向上させることが出来る。
【０１２６】
３．２  第２変形例
また、上述の第１実施形態及び第２実施形態は、メモリセルトランジスタＭＴが２ビットデータを記憶可能なＭＬＣである場合について説明したが、これに限られない。例えば、上述の第１実施形態及び第２実施形態は、メモリセルトランジスタＭＴが３ビットデータを記憶可能なＴＬＣ（Triple Level Cell）、又は４ビットデータ以上を記憶可能なメモリセルであっても、同様に適用可能である。
【０１２７】
例えば、“Ｅｒ”状態を用いずに、メモリセルトランジスタＭＴに３ビットデータを保持させる場合、半導体記憶装置２０は、通常より１回少ない読出し電圧を６回印加することによって３ビットデータを確定させる。コントローラ１０は、読み出されたデータを７進数データに変換することによって、過不足なくデータを読み出すことが出来る。
【０１２８】
なお、電圧ＶＲＥＡＤの値は、半導体記憶装置２０の設計によって決定されるため、１つのメモリセルトランジスタＭＴに保持可能なビット数が増えれば増えるほど、１つの状態が分布可能な閾値電圧の範囲は制限される。このため、保持可能なビット数が多い場合ほど、上述の第１実施形態及び第２実施形態を適用することによって、各状態間の閾値電圧分布の重複に伴う制約を緩和することが出来る。
【０１２９】
３．３  第３変形例
また、上述の第１実施形態及び第２実施形態は、４つの状態を取り得るＭＬＣについて１つの状態（“Ｅｒ”状態）を用いない場合について説明したが、これに限られない。例えば、ＴＬＣ等のより多くのビット数を保持可能なメモリセルトランジスタＭＴに対して、“Ｅｒ”状態を含む２つ以上の状態を用いずに書込み及び読出しを行う場合についても、上述の第１実施形態及び第２実施形態を同様に適用可能である。
【０１３０】
例えば、“Ｅｒ”状態を含む複数の状態を用いずに、メモリセルトランジスタＭＴに３ビットデータを保持させる場合、半導体記憶装置２０は、４回以上７回未満の読出し電圧を印加することによって３ビットデータを確定させる。コントローラ１０は、読み出されたデータを５進数〜７進数データに変換することによって、過不足なくデータを読み出すことが出来る。すなわち、半導体記憶装置２０は、ｎビットデータを保持させる場合、ｋ回（２＾（ｎ−１）≦ｋ＜２＾ｎ−１）の読出し電圧を印加することによって、当該ｎビットデータを確定させることが出来る。また、コントローラ１０は、読み出されたデータを（ｋ＋１）進数データに変換することによって、過不足なくデータを読み出すことが出来る。
【０１３１】
３．４  その他
その他、上述の各実施形態及び各変形例において、以下の事項が適用されることが可能である。
【０１３２】
多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
【０１３３】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
【０１３４】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
【０１３５】
読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。
【０１３６】
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
【０１３７】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
【０１３８】
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【０１３９】
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
【０１４０】
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
【０１４１】
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
【０１４２】
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
【０１４３】
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
【０１４４】
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
【０１４５】
また、メモリセル間にはエアギャップを形成することができる。
【０１４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４７】
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２８…ロウデコーダ、２９…センスアンプモジュール、３０…半導体基板、３１〜３３、３８、４２、４４…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層、３６…トンネル酸化膜、３７…半導体ピラー、３９…ｎ＋型不純物拡散領域、４０…ｐ＋型不純物拡散領域、４１、４３…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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