(57)【要約】【課題】チップ面積の増大を抑制すること、また、画質の均一性を向上することができる撮像装置を提供する。【解決手段】撮像装置１００Ａは、半導体基板１と、半導体基板１上に複数の画素２０が行列状に配置された画素領域３０と、平面視において画素領域３０の周辺に配置され、周辺回路を含む周辺領域５０と、を備え、画素領域３０は、下部電極３と、下部電極３に対向する上部電極５と、一部が下部電極３と上部電極５とに挟まれる光電変換層４と、半導体基板１上に位置し、下部電極３の電位を検出する検出回路１１と、を備え、光電変換層４は、平面視において周辺領域と重なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に複数の画素が行列状に配置された画素領域と、
平面視において前記画素領域の周辺に配置され、周辺回路を含む周辺領域と、
を備え、
前記画素領域は、
下部電極と、
前記下部電極に対向する上部電極と、
一部が前記下部電極と前記上部電極とに挟まれる光電変換層と、
前記半導体基板上に位置し、前記下部電極の電位を検出する検出回路と、
を含み、
前記光電変換層は、平面視において前記周辺領域と重なる、
撮像装置。
【請求項２】
前記周辺回路は、デジタル回路を有し、
前記光電変換層は、平面視において前記デジタル回路と重なる、
請求項１に記載の撮像装置。
【請求項３】
前記周辺回路は、前記デジタル回路と前記画素領域との間に位置するアナログ回路を有する、
請求項２に記載の撮像装置。
【請求項４】
前記周辺領域は、デジタル回路と、前記画素領域と前記デジタル回路との間に位置し、前記デジタル回路に接続される配線を含む配線領域と、を有し、
前記光電変換層は、平面視において前記配線領域と重なる、
請求項１に記載の撮像装置。
【請求項５】
前記周辺回路は、前記画素領域と前記配線領域との間に位置するアナログ回路を有する、
請求項４に記載の撮像装置。
【請求項６】
前記周辺回路は、アナログ回路を有し、
前記光電変換層は、平面視において前記アナログ回路と重なる、
請求項１に記載の撮像装置。
【請求項７】
平面視において前記周辺領域に重なり、前記半導体基板に垂直な面において、前記周辺回路に接続する配線と、前記光電変換層と、の間に位置するシールド配線を有する、
請求項１から請求項６のいずれか一項に記載の撮像装置。
【請求項８】
前記上部電極は、平面視において前記光電変換層よりも面積が大きく、前記周辺領域と重なる第１領域を有し、
前記第１領域は、前記上部電極と異なる材料を含む接続電極と接続する接続領域を有する、
請求項１から請求項７のいずれか一項に記載の撮像装置。
【請求項９】
前記第１領域は、さらに、前記接続電極と接続されない非接続領域を有する、
請求項８に記載の撮像装置。
【請求項１０】
前記接続領域は、前記画素領域の２つ以上の辺に沿って配置される、
請求項８または請求項９に記載の撮像装置。
【請求項１１】
前記上部電極は、前記画素領域中に位置する下部電極のうち、半数以上を覆う、
請求項８から請求項１０のいずれか一項に記載の撮像装置。
【請求項１２】
前記接続電極は、前記下部電極と同じ層上に位置する、
請求項８から請求項１１のいずれか一項に記載の撮像装置。
【請求項１３】
前記接続電極は、前記下部電極と同じ材料を含む、
請求項８から請求項１２のいずれか一項に記載の撮像装置。
【請求項１４】
前記接続電極は、Ｃｕ、Ｗ、Ｔｉ、Ｔａ、Ａｌのうち少なくとも一種を含む、
請求項８から請求項１３のいずれか一項に記載の撮像装置。
【請求項１５】
前記上部電極は、前記光電変換層のすべてを覆う、
請求項８から請求項１４のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
特許文献１では、有機膜積層型の固体撮像素子が開示されている。特許文献１に記載の固体撮像素子は、光電変換層を上部電極と下部電極とで挟んだ構造の光電変換部を備えている。上部電極には接続電極を介して電圧が供給される。特許文献１に記載の技術では、画素領域と、垂直ドライバ、列ＡＤＣ（アナログ−デジタルコンバータ）、および水平ドライバなどの周辺回路とに加えて、接続領域が配置されている。接続領域は、上部電極と接続電極とが接続される領域である。さらに、接続領域は、画素領域とパッドとの間に配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５６３７７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
撮像装置において、画質の均一性を保つことが望まれている。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本開示の一態様に係る撮像装置は、導体基板と、前記半導体基板上に複数の画素が行列状に配置された画素領域と、平面視において前記画素領域の周辺に配置され、周辺回路を含む周辺領域と、を備え、前記画素領域は、下部電極と、前記下部電極に対向する上部電極と、一部が前記下部電極と前記上部電極とに挟まれる光電変換層と、前記半導体基板上に位置し、前記下部電極の電位を検出する検出回路と、を備え、前記光電変換層は、平面視において前記周辺領域と重なる。
【０００６】
なお、本開示の包括的または具体的な態様は、素子、デバイス、または装置で実現されてもよい。また、本開示の包括的または具体的な態様は、素子、デバイス、および装置の任意の組み合わせによって実現されてもよい。開示された実施の形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施の形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要としない。
【発明の効果】
【０００７】
本開示によれば、画質の均一性を保つことが可能である。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図２】図２は、第１の実施の形態に係る撮像装置の平面構造の他の一例を説明する図である。
【図３】図３は、図１のＩＩＩ−ＩＩＩ線における概略断面図である。
【図４】図４は、第１の実施の形態の変形例１に係る撮像装置の断面構造の一例を説明する図である。
【図５】図５は、第１の実施の形態の変形例２に係る撮像装置の断面構造の一例を説明する図である。
【図６】図６は、第１の実施の形態の変形例２に係る撮像装置の断面構造の他の一例を説明する図である。
【図７】図７は、第２の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図８】図８は、第２の実施の形態に係る撮像装置の平面構造の他の一例を説明する図である。
【図９】図９は、図７のＩＸ−ＩＸ線における概略断面図である。
【図１０】図１０は、第３の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図１１】図１１は、第３の実施の形態に係る撮像装置の平面構造の他の一例を説明する図である。
【図１２】図１２は、図１０のＸＩＩ−ＸＩＩ線における概略断面図である。
【図１３】図１３は、本開示の撮像装置を備えるカメラシステムの構成例を示すブロック図である。
【発明を実施するための形態】
【０００９】
（本発明者らの知見）
特許文献１に記載の発明では、画素領域および周辺回路を含む周辺領域以外に接続領域が配置されているため、チップ面積が増大するという課題がある。また、光電変換層を形成する際、端部と中央部分とで膜厚が異なってしまう可能性がある。その場合、光電変換層の全域を画素領域内に位置させて使用すると、画質の均一性を保つことが難しいという課題がある。
【００１０】
上記課題に鑑み鋭意検討した結果、発明者らは、上部電極と周辺領域とが平面視において重なるように配置することにより、周辺領域に接続領域が配置されるため、チップ面積の増大を抑制できることを見出した。また、光電変換層を画素領域から外側に延伸するように配置することにより、平面視において画素領域と重なる部分の光電変換層の厚さを均一に形成することができるため、画質の均一性を保つことができることを見出した。
【００１１】
本開示の一態様の概要は、以下の通りである。
【００１２】
本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板上に複数の画素が行列状に配置された画素領域と、平面視において前記画素領域の周辺に配置され、周辺回路を含む周辺領域と、を備え、前記画素領域は、下部電極と、前記下部電極に対向する上部電極と、一部が前記下部電極と前記上部電極とに挟まれる光電変換層と、前記半導体基板上に位置し、前記下部電極の電位を検出する検出回路と、を含み、前記光電変換層は、平面視において前記周辺領域と重なる。
【００１３】
上記構成によれば、平面視において、光電変換層を画素領域から外側に延伸するように配置することにより、画素領域の周縁部から中央部まで光電変換層の厚さを均一に保つことができる。そのため、画素の特性を画素の位置によらず一定にすることができ、画質の均一性を向上させることができる。
【００１４】
例えば、本開示の一態様に係る撮像装置では、前記周辺回路は、デジタル回路を有し、前記光電変換層は、平面視において前記デジタル回路と重なってもよい。このとき、前記周辺回路は、前記デジタル回路と前記画素領域との間に位置するアナログ回路を有してもよい。
【００１５】
上記構成によれば、光電変換層を画素領域から外側に延伸するように配置することにより、画素領域の周縁部から中央部まで光電変換層の厚さを均一に保つことができる。そのため、画素の特性を画素の位置によらず一定にすることができ、画質の均一性を向上させることができる。
【００１６】
例えば、本開示の一態様に係る撮像装置では、前記周辺領域は、デジタル回路と、前記画素領域と前記デジタル回路との間に位置し、前記デジタル回路に接続される配線を含む配線領域と、を有し、前記光電変換層は、平面視において前記配線領域と重なってもよい。このとき、前記周辺回路は、前記画素領域と前記配線領域との間に位置するアナログ回路を有してもよい。
【００１７】
上記構成によれば、光電変換層が配線領域と重なるように配置されることにより、チップ面積の増大を抑制することができる。また、光電変換層を画素領域から外側に延伸するように配置することにより、画素領域の周縁部から中央部まで光電変換層の厚さを均一に保つことができる。そのため、画素の特性を画素の位置によらず一定にすることができ、画質の均一性を向上させることができる。
【００１８】
例えば、本開示の一態様に係る撮像装置では、前記周辺回路は、アナログ回路を有し、前記光電変換層は、平面視において前記アナログ回路と重なってもよい。
【００１９】
上記構成によれば、光電変換層を画素領域から外側に延伸するように配置することにより、画素領域の周縁部から中央部まで光電変換層の厚さを均一に保つことができる。そのため、画素の特性を画素の位置によらず一定にすることができ、画質の均一性を向上させることができる。
【００２０】
例えば、本開示の一態様に係る撮像装置は、平面視において前記周辺領域に重なり、前記半導体基板に垂直な面において、前記周辺回路に接続する配線と、前記光電変換層と、の間に位置するシールド配線を有してもよい。
【００２１】
上記構成によれば、半導体基板に垂直な面において、周辺回路に接続する配線と光電変換層との間にシールド配線を配置することにより、周辺回路および配線を外部ノイズから保護することができる。
【００２２】
例えば、本開示の一態様に係る撮像装置では、前記上部電極は、平面視において前記光電変換層よりも面積が大きく、前記周辺領域と重なる第１領域を有し、前記第１領域は、前記上部電極と異なる材料を含む接続電極と接続する接続領域を有してもよい。
【００２３】
上記構成によれば、上部電極が周辺領域と重なる第１領域を有し、第１領域が接続電極と接続する接続領域を有することにより、平面視において接続領域が周辺領域と重なるように配置される。これにより、チップ面積の増大を抑制することができる。
【００２４】
例えば、本開示の一態様に係る撮像装置では、前記第１領域は、さらに、接続電極と接続されない非接続領域を有してもよい。
【００２５】
上記構成によれば、第１領域が接続領域と非接続領域とを有することにより、第１領域が周辺回路と重なる面積が増大する。そのため、第１領域と周辺領域とが重ならないように配置する場合に比べて、チップ面積の増大を抑制することができる。また、第１領域が接続領域と非接続領域とを有することにより、上部電極が光電変換層および下部電極を覆う面積を増大させることができる。これにより、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００２６】
例えば、本開示の一態様に係る撮像装置では、前記接続領域は、前記画素領域の２つ以上の辺に沿って配置されてもよい。
【００２７】
上記構成によれば、接続領域が画素領域の２つ以上の辺に沿って配置されることで、１辺にのみ沿って配置される場合に比べて、平面視において、第１領域の面積がさらに増大される。これにより、上部電極が光電変換層および下部電極を覆う面積をより増大させることができるため、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００２８】
例えば、本開示の一態様に係る撮像装置では、前記上部電極は、前記画素領域中に位置する下部電極のうち、半数以上を覆ってもよい。
【００２９】
上記構成によれば、上部電極が画素領域中に位置する下部電極のうち半数以上覆うことで、画素領域において上部電極が光電変換層および下部電極を覆う面積を増大させることができる。そのため、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００３０】
例えば、本開示の一態様に係る撮像装置では、前記接続電極は、前記下部電極と同じ層上に位置してもよい。
【００３１】
上記構成によれば、接続電極が下部電極と同一層上に位置することにより、製造時において、下部電極と接続電極とを共通の工程で形成することができる。そのため、製造工程を削減することができ、製造における時間とコストを低減することができる。
【００３２】
例えば、本開示の一態様に係る撮像装置では、前記接続電極は、前記下部電極と同じ材料を含んでもよい。
【００３３】
上記構成によれば、接続電極が下部電極と同じ材料を含むことにより、接続電極を下部電極と同一の材料で形成することができる。そのため、製造時において、例えば、接続電極が下部電極と同じ層上に形成される場合、これらの電極を一時に形成することができる。これにより、製造工程を削減することができ、製造における時間とコストを低減することができる。
【００３４】
例えば、本開示の一態様に係る撮像装置では、前記接続電極は、Ｃｕ、Ｗ、Ｔｉ、Ｔａ、Ａｌのうち少なくとも一種を含んでもよい。
【００３５】
上記構成によれば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスに新たな工程を追加することなく、接続電極を形成することができる。
【００３６】
例えば、本開示の一態様に係る撮像装置では、前記上部電極は、前記光電変換層のすべてを覆ってもよい。
【００３７】
上記構成によれば、上部電極が光電変換層のすべてを覆うため、上部電極は、画素領域に含まれる画素のすべてを覆うことができる。このとき、上部電極は、平面視において、周辺領域と重なる第１領域を有するため、上部電極が光電変換層および下部電極と重なる面積を増大させることができる。これにより、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００３８】
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。
【００３９】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも各構成を厳密に図示したものではない。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明については省略または簡略化することがある。
【００４０】
（第１の実施の形態）
本実施の形態に係る撮像装置について、その構成を図１〜図３に示し説明する。
【００４１】
図１は、本実施の形態に係る撮像装置１００Ａの平面構造の一例を説明する図である。図２は、本実施の形態に係る撮像装置１００Ｂの平面構造の他の一例を説明する図である。図３は、図１のＩＩＩ−ＩＩＩ線における概略断面図である。
【００４２】
図１に示すように、撮像装置１００Ａは、半導体基板１と、半導体基板１上に複数の画素２０が行列状に配置された画素領域３０と、平面視において画素領域３０の周辺に配置され、周辺回路を含む周辺領域５０とを備える。
【００４３】
複数の画素２０は、例えば、半導体基板１上に２次元に配列されることにより、画素領域３０を形成している。図１に示す例では、複数の画素２０は、行方向および列方向に配置されている。なお、図面中、紙面における縦方向が列方向であり、横方向が行方向である。図示する例において、各画素２０の中心は、正方格子の格子点上に位置している。もちろん、画素２０の配置は、図示する例に限定されず、例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素２０を配置してもよい。なお、複数の画素２０は、１次元に配列されてもよい。この場合、撮像装置をラインセンサとして利用することができる。
【００４４】
図１に例示する構成において、周辺領域５０は、平面視において画素領域３０の周辺に配置され、周辺回路を含む領域である。また周辺領域５０は、アナログ回路３１ａおよび３１ｂと、デジタル回路３３ａおよび３３ｂと、配線領域３２ａおよび３２ｂとを含む領域である。
【００４５】
アナログ回路は、行走査回路３１ａおよび列回路３１ｂである。行走査回路３１ａは、回路の一部を構成するトランジスタ２２（図３参照）を含む。同様に、列回路３１ｂも、回路の一部を構成するトランジスタ（不図示）を含む。また、デジタル回路３３ａは、トランジスタ２３（図３参照）を含んでおり、デジタル回路３３ｂは、トランジスタ（不図示）を含んでいる。配線領域３２ａは、行走査回路３１ａおよびデジタル回路３３ａを接続する配線を含む領域であり、配線領域３２ｂは、列回路３１ｂおよびデジタル回路３３ｂを接続する配線を含む領域である。
【００４６】
周辺回路は、行方向に配列された行走査回路３１ａおよびデジタル回路３３ａと、列方向に配列された列回路３１ｂおよびデジタル回路３３ｂとを含んでいる。
【００４７】
配線領域３２ａおよび３２ｂは、デジタル信号配線、アナログ信号配線および電源配線等の配線を含む領域である。これらの配線は、それぞれ単独に配置されてもよく、混在して配置されてもよい。周辺回路は、画素領域３０が形成される半導体基板１上に配置されていてもよいし、周辺回路の一部が他の基板上に配置されていてもよい。
【００４８】
行走査回路３１ａは、デジタル回路３３ａで生成されたアドレス信号および制御信号に基づき、画素駆動信号線２１ａを介して画素領域３０内の駆動対象の画素２０を駆動する。このとき、駆動対象の画素２０は、行単位で選択される。選択された画素２０からの信号電圧は、垂直信号線２１ｂを介して列回路３１ｂに伝達される。列回路３１ｂは、カラム信号処理回路（不図示）および列走査回路を含む。列走査回路は、水平信号読み出し回路とも呼ばれる。カラム信号処理回路は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）等を行う。複数の画素２０の列に対応して設けられた複数のカラム信号処理回路には、列走査回路が接続されている。列走査回路は、複数のカラム信号処理回路からのデジタル信号を順次読み出し、デジタル回路３３ｂに伝達する。このように、行単位で駆動された複数の画素２０からの信号は、デジタル回路３３ｂを介して外部に送信される。
【００４９】
次に、本実施の形態に係る撮像装置１００Ａの一部構成について、図３を用いて詳細に説明する。図３は、図１のＩＩＩ−ＩＩＩ線における概略断面図である。
【００５０】
図３に示すように、撮像装置１００Ａは、半導体基板１と、半導体基板１上に形成された複数の画素２０を有する画素領域３０と、平面視において画素領域３０の周辺に配置され、周辺回路を含む周辺領域５０と、を備える。撮像装置１００Ａでは、画素領域３０は、下部電極３と、下部電極３に対向する上部電極５と、一部が下部電極３と上部電極５とに挟まれる光電変換層４と、半導体基板１上に位置し、下部電極３の電位を検出する検出回路１１とを含み、光電変換層４は、平面視において周辺領域５０と重なる。
【００５１】
画素領域３０には、各画素２０に対応して、半導体基板１および絶縁層２の界面をまたぐように検出回路１１が構成されている。絶縁層２のＺ軸方向のプラス側（以下、上方とする）の主面、つまり、上面には、下部電極３が形成されている。下部電極３は、対応する検出回路１１と、接続部１２を介して接続されている。
【００５２】
下部電極３は、光電変換層４で生成された電荷を捕集するための電極である。下部電極３は、例えば、酸化チタン（ＴｉＮ）などの金属材料からなる。下部電極３は、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）または、それらの化合物で構成されてもよい。また、複数の下部電極３は、それぞれの膜厚が均一であり、かつ、上面が平坦化されている。
【００５３】
下部電極３は、絶縁層２の上面に、Ｘ軸方向およびＹ軸方向の２軸において、２次元に配置される。このとき、複数の下部電極３は、絶縁層２の上面に、例えば、マトリクス状に配置され、互いに一定の間隔を有している。なお、下部電極３は、画素２０の配置に対応して配置される。例えば、複数の画素２０がマトリックス状に配置される場合、複数の下部電極３は、画素２０の配置に合わせてマトリックス状に配置される。
【００５４】
検出回路１１は、複数の下部電極３の各々に対応して設けられており、対応する下部電極３によって捕集された信号電荷を検出し、電荷に応じた信号電圧を出力する。検出回路１１は、例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路またはＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）回路などで構成されている。検出回路１１は、絶縁層２の内部などに設けられた遮光層（図示を省略）により遮光されている。
【００５５】
接続部１２は、各画素２０の下部電極３と、対応する検出回路１１とを電気的に接続する。接続部１４は、上部電極５と接続領域４０ａとを電気的に接続する。接続部１２および１４は、例えば、銅（Ｃｕ）、タングステン（Ｗ）などの導電性材料を絶縁層２に埋め込むことにより形成される。
【００５６】
絶縁層２は、半導体基板１上に形成され、複数の構成層２ａ、２ｂ、２ｃ、２ｄおよび２ｅ（以下、２ａ〜２ｅ）を含む。ここで、半導体基板１は、例えば、シリコン（Ｓｉ）などから構成される。複数の構成層２ａ〜２ｅは、例えば、酸化シリコン（ＳｉＯ２）などから構成される。各構成層２ａ〜２ｅには、配線およびコンタクトプラグなどの配線層などが配置されている。なお、絶縁層２内の構成層の層数は、任意に設定可能であり、図３に示す５層の構成層２ａ〜２ｅの例に限定されない。
【００５７】
撮像装置１００Ａは、下部電極３が配置された構成層２ｅの上面に、光電変換層４が積層され、さらに、光電変換層４の上面に、上部電極５、緩衝層６、および封止層７が順に積層されている。封止層７の上面には、各画素２０に対応した透過波長域のカラーフィルタ８が形成され、さらに、平坦化層９を介してマイクロレンズ１０が形成されている。
【００５８】
なお、隣接する下部電極３の間隙には、絶縁層２の構成層が介挿されている。
【００５９】
光電変換層４は、受光した光の強さに応じて電荷を発生する光電変換材料で構成された層であり、下部電極３と上部電極５とに挟持されている。光電変換材料は、例えば、有機半導体材料であり、ｐ型有機半導体およびｎ型有機半導体の少なくとも一方を含む。なお、光電変換層４は、画素領域３０において、膜厚が均一であることが好ましい。
【００６０】
光電変換層４は、平面視において周辺領域５０と重なる。より具体的には、図１に示すように、撮像装置１００Ａでは、光電変換層４は、画素領域３０からＸ軸方向のマイナス側（以下、外側）に向かって延伸され、平面視において行走査回路３１ａと重なる。また、図２に示すように、撮像装置１００Ｂでは、光電変換層４は、画素領域３０からＹ軸方向のプラス側（以下、外側）に向かって延伸され、平面視において列回路３１ｂと重なる。これに伴い、光電変換層４上に積層される上部電極５、緩衝層６および封止層７も画素領域から外側に向かって延伸されている。なお、光電変換層４が平面視において行走査回路３１ａなどを含む周辺領域５０と重なる領域を第２領域４１とする。
【００６１】
このように、光電変換層４は、平面視において、第２領域４１が行走査回路３１ａおよび列回路３１ｂと重なるように形成されることにより、画素領域３０の端部から中央部まで、つまり、画素領域３０の全体に亘って、光電変換層４の厚みを均一にすることができる。
【００６２】
なお、光電変換層４が第２領域４１を有さず、画素領域３０に位置する部分しか有しない場合、以下のような不具合が生じる場合がある。例えば、光電変換層４を形成する際に、光電変換層４は、その膜厚が中央付近において均一であるが、端部においては中央部分に比べて小さくなるように形成されてしまう場合がある。このとき、画素領域３０の端部の画素２０では、光電変換層４の膜厚が小さくなる。そのため、画素領域３０の中央付近の画素２０と、画素領域３０の端部の画素２０とでは、画素２０の特性が異なってしまう。
【００６３】
一方、本実施の形態のように、光電変換層４が第２領域４１を有する場合、光電変換層４を形成する際に、仮に光電変換層４の端部の膜厚が小さくなってしまったとしても、光電変換層４の端部は画素領域３０の外側に位置する。そのため、光電変換層４の膜厚が比較的均一な部分のみを画素領域３０内に位置するように、光電変換層４を形成することができる。これにより、画素２０の配置位置に関わらず画素２０を均一に形成することができるため、画素２０の特性の均一性を向上することができる。
【００６４】
上部電極５は、画素領域３０内において、光電変換層４を挟んで下部電極３に対向するように配置されている。本実施の形態では、上部電極５は、平面視において光電変換層４よりも面積が大きく、周辺領域５０と重なる第１領域４０を有する。例えば、上部電極５は、図１においては、画素領域３０から外側に向かって延伸するように形成され、平面視において周辺領域５０と重なっている。より具体的には、上部電極５は、光電変換層４から外側に向かって延伸され、平面視において行走査回路３１ａと重なる第１領域４０を有する。また、上部電極５は、図２においては、画素領域から外側に向かって延伸するように形成され、平面視において周辺領域５０と重なっている。より具体的には、上部電極５は、光電変換層４から外側に向かって延伸され、平面視において列回路３１ｂと重なる第１領域４０を有する。
【００６５】
このように、平面視において、第１領域４０が周辺領域５０と重なることにより、チップ面積の増大を抑制することができる。また、上部電極５が光電変換層４および下部電極３を覆う面積を増大させることができるため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。
【００６６】
また、第１領域４０は、上部電極５と異なる材料を含む接続電極１３（図３参照）と接続する接続領域４０ａ（図３参照）を有する。上部電極５は、第１領域４０の接続領域４０ａにおいて、光電変換層４を介さず、接続電極１３と接続されている。接続電極１３は、接続部１４を介して基準電位に電気的に接続されている。これにより、上部電極５に印加される電圧の均一性を向上させることができるため、上部電極５を通じて光電変換層４に印加される電圧は、画素領域３０において一様になる。
【００６７】
なお、図示しないが、第１領域４０は、さらに、接続電極１３と接続されない非接続領域を有してもよい。
【００６８】
本実施の形態では、上部電極５は、光が入射する側に配置されており、光を光電変換層４に入射させるために透光性を有するとよい。上部電極５の材料としては、透光性を有する導電性材料、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの透明酸化物導電材料を用いてもよい。
【００６９】
接続電極１３は、上部電極５とは異なる導電性材料で形成される。例えば、接続電極１３は、導電性の高い金属材料を含んでもよい。このとき、接続電極１３は、下部電極３と同じ材料を含んでもよい。例えば、接続電極１３は、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも一種を含む。また、接続電極１３は、これらの金属材料の化合物で構成されてもよい。
【００７０】
また、接続電極１３は、下部電極３と同じ層上に位置するように配置されてもよい。接続電極１３が下部電極３と同じ材料を含み、かつ、下部電極３と同じ層に配置されることにより、接続電極１３および下部電極３を同時に形成することができる。これにより、製造時間を短縮することができるとともに、製造コストを削減することができる。
【００７１】
本実施の形態では、平面視において周辺領域５０と重なり、半導体基板１に垂直な面において、周辺回路に接続する配線と、光電変換層４と、の間に位置するシールド配線１５を有してもよい。これにより、第２領域４１の下層に位置する周辺回路および周辺回路に接続する配線へのノイズの影響を低減することができる。
【００７２】
なお、図３に示すように、シールド配線１５は、周辺領域５０の第２領域４１で覆われない部分の、半導体基板１に垂直な面において、周辺回路に接続する配線と、絶縁層２の上方の主面と、の間に配置されてもよい。これにより、周辺領域５０の第２領域４１で覆われていない部分においても、周辺回路および周辺回路に接続する配線へのノイズの影響を低減することができる。なお、シールド配線１５は、シールド電極であってもよい。
【００７３】
図示を省略しているが、封止層７上のカラーフィルタ８が形成された領域以外の領域には、遮光層が形成されている。遮光層の形成により、画素領域以外の領域に対しての外光を遮り、画素領域以外の領域における光電変換層４への光の入射を防止している。
【００７４】
さらに、撮像装置１００Ａの外周には、パッド領域が設けられている。パッド領域においては、平坦化層９から絶縁層２の構成層２ｄの上面まで到達する凹部が設けられており、底面にパッド１９が形成されている。詳細な図示を省略しているが、パッド１９は、信号の入出力回路、および電圧供給などのための各回路などに電気的に接続されている。なお、周辺領域５０における金属層については、例えば、銅（Ｃｕ）を用いて形成されている。
【００７５】
なお、本実施の形態では、第１領域４０が画素領域からＸ軸方向のマイナス側（以下、行方向）またはＹ軸方向（列方向）のプラス側に向かって延伸して配置される例、つまり、接続領域４０ａが画素領域３０の１つの辺に沿って配置される例を示しているが、接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。例えば、第１領域４０が画素領域から行方向の左右両側に延伸してもよく、列方向の左右両側に延伸してもよく、行方向の片側および列方向の片側に延伸してもよく、行方向の左右両側および列方向の左右両側に延伸してもよい。
【００７６】
このように、接続領域４０ａが画素領域３０の２つ以上の辺に沿って配置されることで、１辺にのみ沿って配置される場合に比べて、平面視において、第１領域４０ａの面積が大きくなる。これにより、周辺領域５０において、第１領域４０が絶縁層２と重なる面積を大きく確保することができるため、上部電極５の絶縁層２に対する密着性を向上させることができる。また、上部電極５が光電変換層４および下部電極３を覆う面積をより増大させることができるため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。
【００７７】
なお、接続領域４０ａを沿わせて配置する辺の数の決定に当たっては、撮像装置におけるチップ面積および配線幅などを勘案し、適宜増減することで対応することができる。なお、以下に説明する、第１の実施の形態以外の実施の形態およびその変形例についても同様に、接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。
【００７８】
また、本実施の形態では、第１領域４０が接続領域４０ａを有する例を示したが、第１領域４０は、さらに、接続電極１３と接続されない非接続領域（不図示）を有してもよい。第１領域４０が接続領域４０ａと非接続領域（不図示）とを有することにより、第１領域４０が周辺領域５０と重なる面積が増大する。そのため、第１領域４０と周辺領域５０とが重ならないように配置する場合に比べて、チップ面積を小さくすることができる。また、第１領域４０が接続領域４０ａと非接続領域（不図示）とを有することにより、上部電極５が光電変換層４および下部電極３を覆う面積が大きくなるため、上部電極５、光電変換層４、下部電極３および絶縁層２の間の密着性を向上させることができる。
【００７９】
次に、撮像メカニズムについて説明する。
【００８０】
上方より撮像装置１００Ａに入射した光は、封止層７、緩衝層６、および上部電極５を通過し、光電変換層４に入射される。光電変換層４は、下部電極３と上部電極５とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。ここで、上部電極５と下部電極３との間における電位差が、光電変換層４に印加されるバイアス電圧となる。
【００８１】
上記のように光電変換層４で生成された電荷は、下部電極３から接続部１２を介して、検出回路１１における蓄積領域に転送され、一時的に蓄積される。そして、検出回路１１におけるトランジスタ素子などの開閉動作により、適時に信号として外部に出力される。
【００８２】
本開示に係る撮像装置における第１領域４０は、画素領域３０の周辺、つまり、周辺領域５０に配置された素子および配線領域３２ａの少なくとも一方と平面視で重なる。このように、本開示に係る撮像装置では、第１領域４０は、周辺領域５０に配置された素子および配線領域３２ａの少なくとも一方と平面視で重なるため、チップ面積を増大させる必要がない。言い換えると、第１領域４０を周辺領域５０と平面視で重なるように配置することができるため、画素領域および周辺領域以外において上部電極と接続電極とを接続させていた従来の形態よりも、チップ面積を小さくすることができる。
【００８３】
なお、周辺領域５０に配置された素子として、例えば、行走査回路３１ａにおけるトランジスタ２２が挙げられる。図３に示すように、本実施の形態に係る撮像装置１００Ａでは、第１領域４０は、平面視において、行走査回路３１ａに配置されたトランジスタ２２と平面視で重なっている。
【００８４】
また、本実施の形態では、周辺回路は、アナログ回路を有し、光電変換層４は、平面視においてアナログ回路と重なる。なお、周辺回路は、平面視において画素領域３０の周辺に配置された周辺領域５０に含まれる。周辺回路に含まれるアナログ回路は、行走査回路３１ａおよび列回路３１ｂである。
【００８５】
図３に示すように、光電変換層４は、画素領域３０から行走査回路３１ａまで延伸するように配置され、平面視において、行走査回路３１ａの一部と重なる。このとき、第２領域４１は、平面視において行走査回路３１ａの一部と重なる。光電変換層４が画素領域３０から外側に延伸した領域を「第２領域４１」と称する。
【００８６】
上部電極５は、光電変換層４よりもさらに外側まで延伸するように配置され、平面視において、行走査回路３１ａの一部と重なる。このとき、図３に示すように、第１領域４０は、平面視において光電変換層４よりもさらに外側に配置された行走査回路３１ａのトランジスタ２２と重なる。また、第１領域４０の接続領域４０ａは、下部電極３と同層に配置された接続電極１３と接しており、接続部１４を介して外部から所定の電圧が印加される。
【００８７】
画素領域３０では、各画素２０に対応する下部電極３を介して光電変換層４で変換された電子もしくは正孔を各画素２０に配置された検出回路１１に伝達する。
【００８８】
以上のように、第１領域４０および第２領域４１が平面視において周辺回路（ここでは、行走査回路３１ａ）と重なるように配置されることにより、チップ面積を小さくすることができる。さらに、第１領域４０が接続領域４０ａを有することにより、上部電極５に印加される電圧の均一性を向上させることができるため、上部電極５を通じて光電変換層４に印加される電圧が画素領域３０において一様になる。また、光電変換層４が画素領域３０から外側に延伸するように配置されることにより、画素領域３０の端部から中央部まで光電変換層４の厚みが均一になるように製造することができる。これにより、画素の配置位置に関わらず画素を均一に形成することができ、画質の均一性を向上することができる。
【００８９】
なお、撮像装置１００Ａでは、上部電極５は、画素領域３０中に位置する下部電極３のうち、半数以上を覆っている。これにより、画素領域３０において上部電極５が光電変換層４および下部電極３を覆う面積が増大するため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。
【００９０】
また、撮像装置１００Ａでは、上部電極５は、光電変換層４のすべてを覆っている。これにより、上部電極５が光電変換層４のすべてを覆うため、上部電極５は、画素領域３０に含まれる画素のすべてを覆うことができる。このとき、上部電極５は、平面視において、周辺領域５０と重なる第１領域４０を有するため、上部電極５が光電変換層４および下部電極３を覆う面積を増大させることができる。これにより、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。
【００９１】
（第１の実施の形態の変形例１）
続いて、第１の実施の形態の変形例１に係る撮像装置について図４を用いて説明する。図４は、本変形例に係る撮像装置１００Ｃの断面構造の一例を説明する図である。
【００９２】
図４は、撮像装置１００Ｃの画素領域３０からデジタル回路３３ｂまでの領域をＹＺ平面に平行な平面で切断した場合の概略断面図である。
【００９３】
以下、第１の実施の形態と異なる点について説明する。
【００９４】
本変形例に係る撮像装置１００Ｃは、さらに、シールド電極１８ａおよびシールド配線１５ａを有する点で、第１の実施の形態に係る撮像装置１００Ａおよび１００Ｂと異なる。
【００９５】
図４に示すように、光電変換層４は、画素アレイの画素領域３０から列回路３１ｂまで延伸するように配置され、平面視において、列回路３１ｂの一部と重なる。上部電極５は、光電変換層４よりもさらに外側まで延伸するように配置され、平面視において、列回路３１ｂの一部を構成するトランジスタ２４と重なる。シールド電極１８ａは、下部電極３と同一層に配置され、平面視において、列回路３１ｂ内の複数の列回路配線１６ｂのそれぞれと重なる。シールド配線１５ａは、シールド電極１８ａに接続される。シールド配線１５ａは、平面視において列回路３１ｂ内の複数の列回路配線１６ｂのそれぞれと重なる。
【００９６】
本変形例では、上記構成を有することにより、接続電極１３および光電変換層４で発生する電位変動が列回路３１ｂ内に伝播することを低減することができる。つまり、本変形例では、シールド電極１８ａおよびシールド配線１５ａを有することにより、アナログ回路（ここでは、列回路３１ｂ）へのノイズの影響を低減することができる。なお、シールド電極１８ａおよびシールド配線１５ａの配置位置はこれに限られず、光電変換層４と平面視において重なる領域において、他の周辺回路および配線に対応するように配置してもよい。これにより、列回路３１ｂだけでなくその他の周辺回路および配線についても同様の効果を得ることができる。
【００９７】
（第１の実施の形態の変形例２）
続いて、第１の実施の形態の変形例２に係る撮像装置について図５および図６を用いて説明する。図５は、本変形例に係る撮像装置１００Ｄの断面構造の一例を説明する図である。図６は、本変形例の他の一例である撮像装置１００Ｅを説明する図である。
【００９８】
図５および図６は、撮像装置１００Ｄおよび１００Ｄの画素領域３０からデジタル回路３３ｂまでの領域をＹＺ平面に平行な平面で切断した場合の概略断面図である。
【００９９】
以下、上記変形例１と異なる点について説明する。
【０１００】
本変形例に係る撮像装置１００Ｄおよび１００Ｅは、シールド電極１８ｂを幅広に形成する点で、変形例１に係る撮像装置１００Ｃと異なる。
【０１０１】
図５に示すように、撮像装置１００Ｄでは、シールド電極１８ｂは、平面視において列回路３１ｂと重なる面積が大きくなるように形成される。このように、シールド電極１８ｂが幅広の形状に形成されることにより、列回路３１ｂ内の複数の列回路配線１６ｂに対して接続電極１３および光電変換層４で発生する電位変動が列回路３１ｂ内に伝播することを低減することができる。つまり、本変形例では、シールド電極１８ｂが変形例１におけるシールド電極１８ａよりも幅広に形成されることにより、アナログ回路（ここでは、列回路３１ｂ）へのノイズの影響をさらに低減することができる。さらに、撮像装置１００Ｄでは、シールド配線１５ｂが平面視において複数の列回路配線１６ｂのそれぞれと重なるように形成されている。このように、シールド電極１８ｂに加えて、シールド配線１５ｂを複数の列回路配線１６ｂのそれぞれと重なるように形成することにより、接続電極１３および光電変換層４で発生する電位変動が列回路３１ｂ内に伝播することをさらに低減することができる。そのため、列回路３１ｂへのノイズの影響をさらに低減することができる。
【０１０２】
また、図６に示すように、撮像装置１００Ｅでは、シールド配線１５ｂは、平面視において、列回路３１ｂ内の複数の列回路配線１６ｂの一部の配線と重なるように形成されている。このように、シールド配線１５ｂが列回路３１ｂ内の複数の列回路配線１６ｂの一部と重なるように配置されても、シールド電極１８ｂが幅広の形状に形成されることにより、広範囲に亘ってノイズの遮蔽性を高めることができる。そのため、このように、シールド配線１５ｂが複数の列回路配線１６ｂの一部としか重なっていない場合でも、列回路３１ｂへのノイズの影響を低減することができる。また、この場合、シールド配線１５ｂと同一層、かつシールド配線１５ｂが形成されていない領域に、列回路３１ｂに接続される信号線や電源線を配置することもできる。
【０１０３】
（第２の実施の形態）
本実施の形態に係る撮像装置について、その構成を図７〜図９に示し説明する。
【０１０４】
図７は、本実施の形態に係る撮像装置１００Ｆの平面構造の一例を説明する図である。図８は、本実施の形態に係る撮像装置１００Ｇの平面構造の他の一例を説明する図である。図９は、図７のＩＸ−ＩＸ線における概略断面図である。
【０１０５】
本実施の形態に係る撮像装置１００Ｆおよび１００Ｇでは、周辺回路は、デジタル回路３３ａおよび３３ｂを有する。撮像装置１００Ｆでは、光電変換層４は、平面視においてデジタル回路３３ａと重なる。撮像装置１００Ｇでは、光電変換層４は、平面視においてデジタル回路３３ｂと重なる。なお、周辺回路は、平面視において画素領域３０の周辺に配置された周辺領域５０に含まれる。周辺回路に含まれるデジタル回路は、構成の一部として、図３〜図６に示すトランジスタ２３および２５を含む。また、周辺回路は、デジタル回路３３ａおよび３３ｂと画素領域３０との間に位置するアナログ回路を有する。周辺回路に含まれるアナログ回路は、図３〜図６に示す行走査回路３１ａおよび列回路３１ｂである。
【０１０６】
図７に例示する撮像装置１００Ｆでは、光電変換層４は、画素領域３０からＸ軸方向のマイナス側（以下、外側）に向かって延伸され、平面視においてデジタル回路３３ａと重なる。このとき、第２領域４１は、画素領域３０の外側に位置する画素駆動信号線２１ａ、構成の一部としてトランジスタ２２（図９参照）を含む行走査回路３１ａ、行走査回路３１ａとデジタル回路３３ａとを接続する配線を含む配線領域３２ａ、およびデジタル回路３３ａと重なる。さらに、撮像装置１００Ｆでは、上部電極５は、光電変換層４よりも外側に延伸するように配置され、平面視においてデジタル回路３３ａと重なる。このとき、第１領域４０は、平面視において、デジタル回路３３ａの構成の一部であるトランジスタ２３と重なる。
【０１０７】
また、図８に例示する撮像装置１００Ｇでは、光電変換層４は、画素領域３０からＹ軸方向のプラス側（以下、外側）に向かって延伸され、平面視においてデジタル回路３３ｂと重なる。このとき、第２領域４１は、画素領域３０の外側に位置する垂直信号線２１ｂ、構成の一部としてトランジスタ２４（図４〜図６参照）を含む列回路３１ｂ、列回路３１ｂとデジタル回路３３ｂとを接続する配線を含む配線領域３２ｂ、およびデジタル回路２５を含むデジタル回路領域３３ｂと重なる。さらに、撮像装置１００Ｇでは、上部電極５は、光電変換層４よりも外側に延伸するように配置され、平面視においてデジタル回路３３ｂと重なる。このとき、第１領域４０は、平面視において、デジタル回路３３ｂの構成の一部であるトランジスタ２５と重なる。
【０１０８】
このように、第１領域４０および第２領域４１が平面視においてデジタル回路３３ａおよび３３ｂと重なるように配置されることにより、チップ面積を小さくすることができる。さらに、第１領域４０が接続領域４０ａを有することにより、上部電極５に印加される電圧の均一性を向上させることができるため、上部電極５を通じて光電変換層４に印加される電圧が画素領域３０において一様になる。また、光電変換層４が画素領域３０から外側に延伸するように配置されることにより、画素領域３０の端部から中央部まで光電変換層４の厚みが均一になるように製造することができる。これにより、画素の配置位置に関わらず画素を均一に形成することができ、画質の均一性を向上することができる。
【０１０９】
（第３の実施の形態）
本実施の形態に係る撮像装置について、その構成を図１０〜図１２に示し説明する。
【０１１０】
図１０は、本実施の形態に係る撮像装置１００Ｈの平面構造の一例を説明する図である。図１１は、本実施の形態に係る撮像装置１００Ｉの平面構造の他の一例を説明する図である。図１２は、図１０のＸＩＩ−ＸＩＩ線における概略断面図である。
【０１１１】
本実施の形態に係る撮像装置１００Ｈおよび１００Ｉでは、周辺領域５０は、デジタル回路３３ａおよび３３ｂと、画素領域３０とデジタル回路３３ａおよび３３ｂとの間に位置し、デジタル回路３３ａおよび３３ｂに接続される配線を含む配線領域３２ａおよび３２ｂを有する。撮像装置１００Ｈでは、光電変換層４は、平面視において配線領域３２ａと重なる。撮像装置１００Ｉでは、光電変換層４は、平面視において配線領域３２ｂと重なる。また、周辺回路は、画素領域３０と配線領域３２ａおよび３２ｂとの間に位置するアナログ回路を有する。周辺回路に含まれるアナログ回路は、行走査回路３１ａおよび列回路３１ｂである。
【０１１２】
図１０に例示するように、撮像装置１００Ｈでは、光電変換層４は、画素領域３０から外側に向かって延伸され、平面視において配線領域３２ａと重なる。このとき、第２領域４１は、画素領域３０の外側に位置する画素駆動信号線２１ａ、構成の一部としてトランジスタ２２（図１２参照）を含む行走査回路３１ａ、および、行走査回路３１ａとデジタル回路３３ａとを接続する配線を含む配線領域３２ａと重なる。さらに、撮像装置１００Ｈでは、上部電極５は、光電変換層４よりも外側に延伸するように配置され、第１領域４０は、平面視において配線領域３２ａと重なる。
【０１１３】
図１１に例示するように、撮像装置１００Ｉでは、光電変換層４は、画素領域３０から外側に向かって延伸され、平面視において配線領域３２ｂと重なる。このとき、第２領域４１は、画素領域３０の外側に位置する垂直信号線２１ｂ、構成の一部としてトランジスタ２４（不図示）を含む列回路３１ｂ、および、列回路３１ｂとデジタル回路３３ｂとを接続する配線を含む配線領域３２ｂと重なる。さらに、撮像装置１００Ｇでは、上部電極５は、光電変換層４よりも外側に延伸するように配置され、第１領域４０は、平面視において配線領域３２ｂと重なる。
【０１１４】
このように、第１領域４０および第２領域４１が平面視において配線領域３２ａおよび３２ｂと重なるように配置されることにより、チップ面積を小さくすることができる。さらに、第１領域４０が接続領域４０ａを有することにより、上部電極５に印加される電圧の均一性を向上させることができるため、上部電極５を通じて光電変換層４に印加される電圧が画素領域３０において一様になる。また、光電変換層４が画素領域３０から外側に延伸するように配置されることにより、画素領域３０の端部から中央部まで光電変換層４の厚みが均一になるように製造することができる。これにより、画素の配置位置に関わらず画素を均一に形成することができ、画質の均一性を向上することができる。
【０１１５】
以上、本開示に係る撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、上記実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したものや、実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も本開示の範囲に含まれる。
【０１１６】
なお、上記実施の形態および変形例では、撮像装置について説明したが、本開示に係る撮像装置は、カメラシステムに利用されてもよい。
【０１１７】
図１３は、本開示の撮像装置を備えるカメラシステムの構成例を示すブロック図である。ここでは、第１の実施の形態に係る撮像装置１００Ａを備えたカメラシステム２００について説明する。
【０１１８】
カメラシステム２００は、レンズ光学系２０１と、撮像装置１００Ａと、システムコントローラ２０２と、カメラ信号処理部２０３とを備えている。レンズ光学系２０１は、例えば、オートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系２０１は、撮像装置１００Ａの撮像面に光を集光する。システムコントローラ２０２は、例えば、マイクロコンピュータによって実現され得る。カメラ信号処理部２０３は、撮像装置１００Ａで撮像したデータを信号処理し、画像またはデータとして出力する信号処理回路として機能する。カメラ信号処理部２０３は、例えば、ガンマ補正、色補間処理、空間補間処理、およびホワイトバランスなどの処理を行う。カメラ信号処理部２０３は、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
【０１１９】
本開示の一態様に係る撮像装置１００Ａは、チップ面積を増大させることなく画質の均一性の向上を図ることができる。したがって、このような撮像装置１００Ａを用いることにより、カメラシステム２００を大型化することなく、画質の均一性を向上させることができる。
【産業上の利用可能性】
【０１２０】
本開示に係る撮像装置は、デジタルスティルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムへの利用が可能である。
【符号の説明】
【０１２１】
１  半導体基板
２  絶縁層
２ａ、２ｂ、２ｃ、２ｄ、２ｅ  構成層
３  下部電極
４  光電変換層
５  上部電極
６  緩衝層
７  封止層
８  カラーフィルタ
９  平坦化層
１０  マイクロレンズ
１１  検出回路
１２  接続部
１３  接続電極
１４  接続部
１５、１５ａ、１５ｂ  シールド配線
１６ａ  行走査回路配線
１６ｂ  列回路配線
１８ａ、１８ｂ  シールド電極
１９  パッド
２０  画素
２１ａ  画素駆動信号線
２１ｂ  垂直信号線
２２、２３、２４、２５  トランジスタ
３０  画素領域
３１ａ  行走査回路
３１ｂ  列回路
３２ａ、３２ｂ  配線領域
３３ａ、３３ｂ  デジタル回路
４０  第１領域
４０ａ  接続領域
４１  第２領域
５０  周辺領域
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ、１００Ｉ  撮像装置
２００  カメラシステム
２０１  レンズ光学系
２０２  システムコントローラ
２０３  カメラ信号処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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