(57)【要約】      （修正有）【課題】接触抵抗の低減した記憶装置を提供する。【解決手段】記憶装置１００は、Ｚ方向に沿って積層された複数の第１の導電層１２と第１の絶縁層１４と、を有する第１の積層構造１０と、Ｚ方向に沿って積層された複数の第２の導電層３２と第２の絶縁層３４と、を有し、第１の積層構造上に設けられた第２の積層構造３０と、第１の積層構造と第２の積層構造の間に設けられた第３の絶縁層５０と、第１の積層構造内に設けられた第３の導電層６０と第１の抵抗変化層８０と、第２の積層構造内に設けられた第４の導電層７０と第２の抵抗変化層８２と、を有する。第４の導電層の下部のＹ方向における長さＬｙ３は、第４の導電層の上部のＹ方向における長さＬｙ４より長く、第３の絶縁層内に設けられ、第３の導電層と第４の導電層を電気的に接続している第５の導電層５２と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の方向に伸長し、前記第１の方向に交差する第２の方向に沿って配列された複数の第１の導電層と、前記第１の方向に伸長し、前記第２の方向において前記複数の第１の導電層のそれぞれの間に設けられた第１の絶縁層と、を有する第１の積層構造と、
前記第１の方向に伸長し、前記第２の方向に沿って配列された複数の第２の導電層と、前記第２の方向において前記複数の第２の導電層のそれぞれの間に設けられ前記第１の方向に伸長する複数の第２の絶縁層と、を有し、前記第１の積層構造上に設けられた第２の積層構造と、
前記第１の積層構造と前記第２の積層構造の間に設けられた第３の絶縁層と、
前記第１の積層構造内に設けられ、前記第２の方向に伸長し、前記複数の第１の導電層と前記複数の第１の絶縁層を接続し、第１の部分と、前記第１の部分と前記第３の絶縁層の間に設けられた第２の部分と、を有する第３の導電層と、
前記第１の方向及び前記第２の方向に交差する第３の方向における前記第１の導電層と前記第３の導電層との間に設けられた第１の抵抗変化層と、
前記第２の積層構造内に設けられ、前記第２の方向に伸長し、前記複数の第２の導電層と前記複数の第２の絶縁層を接続し、第３の部分と、前記第３の絶縁層に対して前記第３の部分より前記第２の方向に離れた第４の部分と、を有し、前記第３の部分の前記第１の方向における長さは、前記第４の部分の前記第１の方向における長さより長い第４の導電層と、
前記第３の方向における前記第２の導電層と前記第４の導電層との間に設けられた第２の抵抗変化層と、
前記第３の絶縁層内に設けられ、前記第３の導電層と前記第４の導電層を電気的に接続している第５の導電層と、
を備えた記憶装置。
【請求項２】
前記第３の部分の前記第３の方向における長さは前記第４の部分の前記第３の方向における長さより短い請求項１記載の記憶装置。
【請求項３】
前記第１の部分の前記第１の方向における長さは前記第２の部分の前記第１の方向における長さより長い請求項１又は請求項２記載の記憶装置。
【請求項４】
前記第１の部分の前記第３の方向における長さは前記第２の部分の前記第３の方向における長さより短い請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
第１の方向に伸長する複数の第１の導電層と、前記複数の第１の導電層のそれぞれの間に設けられ前記第１の方向に伸長する複数の第１の絶縁層と、を有する第１の積層構造を形成し、
前記第１の積層構造内に、前記第１の方向に交差し前記第１の積層構造を貫通する第２の方向及び前記第１の方向に交差する第３の方向に伸長する溝を形成し、
前記溝内に犠牲材を形成し、
前記第１の積層構造内に、穴を形成し、
前記穴内に絶縁材を形成し、
前記犠牲材を除去し、
前記犠牲材が除去された部分に第２の導電層を形成する、
記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
抵抗変化型メモリの抵抗変化層としては種々の材料が提案されている。例えば、酸化チタン及びバリア膜となるアモルファスシリコンからなる抵抗変化層では、酸化チタンのバイアス印可による酸素空孔濃度の変調により電気抵抗の変化が生じる。
【０００４】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−０５６４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態の目的は、接触抵抗の低減した記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の記憶装置は、第１の方向に伸長し、第１の方向に交差する第２の方向に沿って配列された複数の第１の導電層と、第１の方向に伸長し、第２の方向において複数の第１の導電層のそれぞれの間に設けられた第１の絶縁層と、を有する第１の積層構造と、第１の方向に伸長し、第２の方向に沿って配列された複数の第２の導電層と、第２の方向において複数の第２の導電層のそれぞれの間に設けられ第１の方向に伸長する複数の第２の絶縁層と、を有し、第１の積層構造上に設けられた第２の積層構造と、第１の積層構造と第２の積層構造の間に設けられた第３の絶縁層と、第１の積層構造内に設けられ、第２の方向に伸長し、複数の第１の導電層と複数の第１の絶縁層を接続し、第１の部分と、第１の部分と第３の絶縁層の間に設けられた第２の部分と、を有する第３の導電層と、第１の方向及び第２の方向に交差する第３の方向における第１の導電層と第３の導電層との間に設けられた第１の抵抗変化層と、第２の積層構造内に設けられ、第２の方向に伸長し、複数の第２の導電層と複数の第２の絶縁層を接続し、第３の部分と、第３の絶縁層に対して第３の部分より第２の方向に離れた第４の部分と、を有し、第３の部分の第１の方向における長さは、第４の部分の第１の方向における長さより長い第４の導電層と、第３の方向における第２の導電層と第４の導電層との間に設けられた第２の抵抗変化層と、第３の絶縁層内に設けられ、第３の導電層と第４の導電層を電気的に接続している第５の導電層と、を備えた記憶装置である。
【図面の簡単な説明】
【０００８】
【図１】実施形態の記憶装置のブロック図である。
【図２】実施形態のメモリセルアレイの等価回路図である。
【図３】実施形態の記憶装置の模式図である。
【図４】実施形態の記憶装置の製造方法を示す模式図である。
【図５】実施形態の記憶装置の製造方法を示す模式図である。
【図６】実施形態の比較形態となる記憶装置の模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施の形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【００１０】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１１】
実施形態の記憶装置は、第１の方向に伸長し、第１の方向に交差する第２の方向に沿って配列された複数の第１の導電層と、第１の方向に伸長し、第２の方向において複数の第１の導電層のそれぞれの間に設けられた第１の絶縁層と、を有する第１の積層構造と、第１の方向に伸長し、第２の方向に沿って配列された複数の第２の導電層と、第２の方向において複数の第２の導電層のそれぞれの間に設けられ第１の方向に伸長する複数の第２の絶縁層と、を有し、第１の積層構造上に設けられた第２の積層構造と、第１の積層構造と第２の積層構造の間に設けられた第３の絶縁層と、第１の積層構造内に設けられ、第２の方向に伸長し、複数の第１の導電層と複数の第１の絶縁層を接続し、第１の部分と、第１の部分と第３の絶縁層の間に設けられた第２の部分と、を有する第３の導電層と、第１の方向及び第２の方向に交差する第３の方向における第１の導電層と第３の導電層との間に設けられた第１の抵抗変化層と、第２の積層構造内に設けられ、第２の方向に伸長し、複数の第２の導電層と複数の第２の絶縁層を接続し、第３の部分と、第３の絶縁層に対して第３の部分より第２の方向に離れた第４の部分と、を有し、第３の部分の第１の方向における長さは、第４の部分の第１の方向における長さより長い第４の導電層と、第３の方向における第２の導電層と第４の導電層との間に設けられた第２の抵抗変化層と、第３の絶縁層内に設けられ、第３の導電層と第４の導電層を電気的に接続している第５の導電層と、を備えた記憶装置である。
【００１２】
図１は、本実施形態の記憶装置１００のブロック図である。図２は、メモリセルアレイ１０１の等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１３】
本実施形態の記憶装置１００は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。抵抗変化型メモリは、電圧の印加に伴う抵抗変化層の抵抗変化を利用してデータを記憶する。
【００１４】
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１５】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１６】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１７】
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｙ方向に伸長する。ビット線ＢＬはｘ方向に垂直に交差するｚ方向に伸長する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１８】
ｙ方向は第１の方向、ｚ方向は第２の方向、ｙ方向及びｚ方向に垂直に交差するｘ方向は第３の方向の具体例である。
【００１９】
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００２０】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００２１】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２２】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２３】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２４】
図３は、実施形態の記憶装置１００の模式図である。
【００２５】
図３（ａ）は、実施形態の記憶装置１００の模式図である。図３（ｂ）は、第１の導電層１２、第２の導電層３２、第３の導電層６０及び第４の導電層７０を通るｘｚ断面内での実施形態の記憶装置１００の模式断面図である。図３（ｃ）は、第３の導電層６０及び第４の導電層７０を通るｙｚ断面内での実施形態の記憶装置１００の模式断面図である。なお、図３（ａ）においては、後述する第３の絶縁層５０及び第５の導電層５２を図３（ａ）中で見やすくするため、第３の絶縁層５０及び第５の導電層５２を、後述する第１の積層構造１０及び後述する第２の積層構造３０から分離して図示している。
【００２６】
記憶装置１００は、第１の積層構造１０と、第２の積層構造３０と、第３の絶縁層５０と、を備える。
【００２７】
第１の積層構造１０は、ｙ方向に伸長する複数の第１の導電層１２と、複数の第１の導電層１２のそれぞれの間に設けられｙ方向に伸長する複数の第１の絶縁層１４と、を有する。第１の導電層１２は、ｚ方向に沿って配列されている。
【００２８】
第２の積層構造３０は、第１の積層構造１０上に設けられている。第２の積層構造３０は、ｙ方向に伸長する複数の第２の導電層３２と、複数の第２の導電層３２のそれぞれの間に設けられｙ方向に伸長する複数の第２の絶縁層３４と、を有する。第２の導電層３２は、ｚ方向に沿って配列されている。
【００２９】
第３の絶縁層５０は、第１の積層構造１０と第２の積層構造３０の間に設けられている。
【００３０】
第３の導電層６０は、第１の積層構造１０内に設けられている。第３の導電層６０は、ｚ方向に伸長し、第１の積層構造１０を貫通している。第３の導電層６０は、複数の第１の導電層１２と複数の第１の絶縁層１４を接続している。
【００３１】
第４の導電層７０は、第２の積層構造３０内に設けられている。第４の導電層７０は、ｚ方向に伸長し、第２の積層構造３０を貫通している。第４の導電層７０は、複数の第２の導電層３２と複数の第２の絶縁層３４を接続している。
【００３２】
第５の導電層５２は、第３の絶縁層５０内に設けられている。第５の導電層５２は、第３の導電層６０と第４の導電層７０を電気的に接続している。
【００３３】
第１の導電層１２及び第２の導電層３２は、ワード線ＷＬである。第３の導電層６０及び第４の導電層７０は、ビット線ＢＬである。
【００３４】
第１の導電層１２、第２の導電層３２、第３の導電層６０、第４の導電層７０及び第５の導電層５２は、導電層である。第１の導電層１２、第２の導電層３２、第３の導電層６０、第４の導電層７０及び第５の導電層５２は、例えば、金属層である。第１の導電層１２、第２の導電層３２、第３の導電層６０、第４の導電層７０及び第５の導電層５２は、例えば、タングステン、窒化チタン、又は、銅を含む。第１の導電層１２、第２の導電層３２、第３の導電層６０、第４の導電層７０及び第５の導電層５２は、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００３５】
ワード線ＷＬは、ｘ方向に、例えば、５０ｎｍ以上２００ｎｍ以下の周期で配置されている。ワード線ＷＬのｚ方向の厚さは、例えば、３０ｎｍ以下である。ビット線ＢＬは、ｙ方向に、例えば、５０ｎｍ以上２００ｎｍ以下の周期で配置されている。
【００３６】
ワード線ＷＬのｘ方向の配置の周期、ワード線ＷＬのｚ方向の厚さ、ビット線ＢＬのｙ方向の配置の周期及びビット線ＢＬのｚ方向の厚さは、例えば、透過型電子顕微鏡での観察により測定することができる。
【００３７】
第１の絶縁層１４及び第２の絶縁層３４は、例えば酸化物、酸窒化物又は窒化物を含む。第１の絶縁層１４及び第２の絶縁層３４は、例えば酸化シリコン（ＳｉＯ）である。
【００３８】
第３の絶縁層５０は、第１の絶縁層１４、第２の絶縁層３４、第３の導電層６０及び第４の導電層７０のいずれに比較しても、製造の際に選択比がとれる材料で形成されることが好ましい。第３の絶縁層５０は、例えば、窒化シリコン（ＳｉＮ）であることが好ましい。
【００３９】
第１の抵抗変化層８０は、第１の導電層１２と第３の導電層６０の間及び第１の絶縁層１４と第３の導電層６０の間に設けられている。第２の抵抗変化層８２は、第２の導電層３２と第４の導電層７０の間及び第２の絶縁層３４と第４の導電層７０の間に設けられている。
【００４０】
第１の抵抗変化層８０及び第２の抵抗変化層８２は、抵抗状態の変化によってデータを記憶する機能を備える。また、第１の抵抗変化層８０及び第２の抵抗変化層８２は、は、電圧又は電流の印加によってデータの書き換えが可能である。第１の抵抗変化層８０及び第２の抵抗変化層８２は、電圧又は電流の印加によって高抵抗状態（リセット状態）と抵抗状態（セット状態）との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。
【００４１】
図３（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。それぞれのメモリセルＭＣは、第１の導電層１２と第３の導電層６０の間及び第２の導電層３２と第４の導電層７０の間に設けられている。メモリセルＭＣは“０”と“１”の１ビットデータを記憶する。
【００４２】
第１の抵抗変化層８０及び第２の抵抗変化層８２は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイド、ＮｉＯ、ＴｉＯ２等の二元系遷移金属酸化物、ＧｅＳ、ＣｕＳ等の固体電解質、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉＯ３等のペロブスカイト型酸化物、ＴｉＯ２、ＷＯ３を含む空孔変調伝導性酸化物とシリコン、ゲルマニウムを含む半導体またはＡｌ、Ｈｆ、Ｔａを含む金属酸化物の積層膜である。
【００４３】
ｙ方向における第３の導電層６０の第１の部分６２の長さＬｙ１は、ｙ方向における第３の導電層６０の第２の部分６４の長さＬｙ２より長い。また、ｘ方向における第３の導電層６０の第１の部分６２の長さＬｘ１は、ｘ方向における第３の導電層の第２の部分６４の長さＬｘ２より短い。ここで、第２の部分６４は、第１の部分６２と第２の積層構造３０の間に設けられている。
【００４４】
ｙ方向における第４の導電層７０の第３の部分７２の長さＬｙ３は、ｙ方向における第４の導電層７０の第４の部分７４の長さＬｙ４より長い。また、ｘ方向における第４の導電層７０の第３の部分７２の長さＬｘ３は、ｘ方向における第４の導電層７０の第４の部分の長さＬｘ４より短い。ここで、第４の部分７４は、第３の絶縁層５０に対して第３の部分７２よりｚ方向に離れている。言い換えれば、第３の部分７２は、第４の部分７４と第１の積層構造１０の間に設けられている。
【００４５】
図４及び図５は、実施形態の記憶装置１００の製造方法を示す模式図である。
【００４６】
図４（ａ）〜図４（ｋ）において、それぞれ、紙面の上下に２個の図が示されている。この２個の図中、向かって上に示された図は、図３（ａ）に示した記憶装置１００の製造過程を、第１の導電層１２、第２の導電層３２、第３の導電層６０及び第４の導電層７０を通るｘｚ断面内で切断した面において示した、模式断面図である。また、この２個の図中、向かって下に示された図は、図３（ａ）に示した記憶装置１００の製造過程を、第３の導電層６０及び第４の導電層７０を通るｙｚ断面内で切断した面において示した、模式断面図である。
【００４７】
図５は、実施形態の記憶装置１００の製造方法において、第２の積層構造３０の製造方法の部分を示す模式図である。
【００４８】
なお図４及び図５において、第１の抵抗変化層８０及び第２の抵抗変化層８２の図示は省略している。
【００４９】
実施形態の記憶装置１００の製造方法は、第１の方向に伸長する複数の第１の導電層と、複数の第１の導電層のそれぞれの間に設けられ第１の方向に伸長する複数の第１の絶縁層と、を有する第１の積層構造を形成し、第１の積層構造内に、第１の方向に交差し第１の積層構造を貫通する第２の方向及び第１の方向に交差する第３の方向に伸長する溝を形成し、溝内に犠牲材を形成し、第１の積層構造内に、穴を形成し、穴内に絶縁材を形成し、犠牲材を除去し、犠牲材が除去された部分に第２の導電層を形成する。
【００５０】
まず、図４（ａ）に示すように、第１の積層構造１０上に、第３の絶縁層５０を形成する。
【００５１】
次に、図４（ｂ）及び図５（ａ）に示すように、第３の絶縁層５０上に、ｘ方向及びｙ方向に伸長する複数の第２の導電層３２と、複数の第２の導電層３２のそれぞれの間に設けられｘ方向及びｙ方向に伸長する複数の第２の絶縁層３４と、を有する第２の積層構造３０を形成する。
【００５２】
次に、図４（ｃ）及び図５（ｂ）に示すように、第２の積層構造３０内に、例えばフォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により、ｙ方向に伸長する溝９０を形成する。
【００５３】
次に、図４（ｄ）及び図５（ｃ）に示すように、溝９０内に犠牲材９２を形成し、エッチバックにより第２の積層構造３０の上面を平坦化する。
【００５４】
犠牲材９２は、形成が容易であり、かつ第２の導電層３２及び第２の絶縁層３４と選択的に除去しやすい材料を含むことが好ましい。犠牲材９２は、例えばポリシリコン又はアモルファスシリコンを含むことが好ましい。
【００５５】
次に、図４（ｅ）及び図５（ｄ）に示すように、第２の積層構造３０上に、例えば窒化シリコン（ＳｉＮ）を含むハードマスク９４を形成する。
【００５６】
次に、図４（ｆ）及び図５（ｅ）に示すように、第２の積層構造３０及びハードマスク９４内に、例えばフォトリソグラフィ及びＲＩＥによりｚ方向に伸長する第１の穴（穴）９６を形成する。
【００５７】
次に、図４（ｇ）及び図５（ｆ）に示すように、第１の穴９６内に、例えば酸化シリコンを含む絶縁材９８を形成し、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｔａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）によりハードマスク９４及び絶縁材９８の上面を平坦化する。
【００５８】
次に、図４（ｈ）及び図５（ｇ）に示すように、例えばエッチバックにより、ハードマスク９４及び絶縁材９８の一部を除去し、第２の積層構造３０の上面を平坦化する。
【００５９】
次に、図４（ｉ）及び図５（ｈ）に示すように、例えばアルカリ性溶液を用いたウエットエッチングにより、犠牲材９２を除去する。これにより、犠牲材が除去された部分９９が形成される。
【００６０】
次に、図４（ｊ）に示すように、溝９０の下に設けられた第３の絶縁層５０の一部を、例えばＲＩＥにより除去して第２の穴５４を形成し、第３の導電層６０の上面を露出させる。
【００６１】
次に、犠牲材が除去された部分９９内側面に図示しない第２の抵抗変化層を堆積させた後に、図４（ｋ）及び図５（ｉ）に示すように、第２の穴５４内及び第２の抵抗変化層が堆積された、犠牲材が除去された部分９９内に第４の導電層７０を形成し、実施形態の記憶装置１００を得る。
【００６２】
次に、実施形態の記憶装置１００の作用効果を記載する。
【００６３】
記憶装置の高集積化のため、第２の積層構造３０を形成する第２の導電層３２及び第２の絶縁層３４の枚数を多くしようとすると、第２の導電層３２及び第２の絶縁層３４を貫通する第４の導電層７０のｚ方向における長さが長くなる。
【００６４】
しかし、ｘ方向及びｙ方向における長さが均一な第４の導電層７０を形成することは困難である。一般的に、第４の導電層７０を形成するためにＲＩＥ等で溝を形成する場合、上方の溝の幅が、下方の溝の幅より広くなりやすい。第４の導電層７０は溝内に形成されるため、結果として、上方に位置する第４の導電層７０のｘ方向及びｙ方向における長さが、下方に位置する第４の導電層７０のｘ方向及びｙ方向における長さより長くなりやすい。
【００６５】
均一な第４の導電層７０を形成することが困難であるため、積層構造を第１の積層構造１０及び第２の積層構造３０のように複数個設けて、第３の導電層６０と第４の導電層７０を第３の絶縁層５０内に設けた第５の導電層５２で電気的に接続することが行われている。しかしこの場合、第５の導電層５２と第４の導電層７０の接触抵抗が増加するという問題があった。
【００６６】
図６は、実施形態の比較形態となる記憶装置８００のメモリセルアレイ８０１の模式図である。
【００６７】
メモリセル８０１においては、ｙ方向における第１の部分８６２の長さＬｙ１は、ｙ方向における第２の部分８６４の長さＬｙ２より短い。また、ｙ方向における第３の部分８７２の長さＬｙ３は、ｙ方向における第４の部分８７４の長さＬｙ４より短い。
【００６８】
また、ｘ方向における第１の部分８６２の長さＬｘ１は、ｘ方向における第２の部分８６４の長さＬｘ２より短い。また、ｘ方向における第３の部分８７２の長さＬｘ３は、ｘ方向における第４の部分８７４の長さＬｘ４より短い。
【００６９】
このために、第４の導電層７０と第５の導電層５２が接触する面積が小さくなってしまう。メモリセルＭＣの高集積化のため、第２の導電層３２及び第２の絶縁層３４の枚数が多くなればなるほど、この傾向は顕著になる。例えば、第２の積層構造３０の最上層の部分における第４の導電層７０のｘ方向及びｙ方向の長さと比較して、第２の積層構造３０の最下層の部分における第４の導電層７０のｘ方向及びｙ方向の長さは７０％ほどに小さくなってしまう。そのため、第２の積層構造３０の最上層の部分における第４の導電層７０のｘｙ面内の面積と比較して、第２の積層構造３０の最下層の部分における第４の導電層７０のｘｙ面内の面積は、４９％ほどに小さくなってしまう。そのため、メモリセルの書き込み電流や読み出し電流を流す配線の接触抵抗が大きくなってしまうという問題点があった。
【００７０】
実施形態の記憶装置１００においては、第３の部分７２のｙ方向における長さＬｙ３は、第４の部分７４のｙ方向における長さＬｙ４より長い。そのため、第３の導電層６０と第４の導電層７０を接続する配線の接触抵抗を低減することが出来る。
【００７１】
また、実施形態の記憶装置１００においては、第３の部分７２のｘ方向における長さＬｘ３は、第４の部分７４のｘ方向における長さＬｘ４より短い。Ｌｘ３がＬｘ４より短い第４の導電層７０は、容易に製造できる。さらに、第２の積層構造３０の最上層の部分における第４の導電層７０のｘｙ面内の面積と、第２の積層構造３０の最下層の部分における第４の導電層７０のｘｙ面内の面積は、同じ程度となる。そのため、製造が容易でかつ接触抵抗の低減した記憶装置１００の提供が可能となる。
【００７２】
また、第１の部分６２のｙ方向における長さＬｙ１は第２の部分の６４のｙ方向における長さＬｙ２より長く、第１の部分６２のｘ方向における長さＬｘ１は第２の部分のｘ方向における長さＬｘ２より短い。
【００７３】
第１の積層構造１０の下方には、選択トランジスタＳＴやグローバルビット線ＧＢＬが設けられている。従って、選択トランジスタＳＴやグローバルビット線との接触抵抗が低減した記憶装置１００の提供が可能となる。
【００７４】
実施形態の記憶装置１００の製造方法においては、ｙ方向に伸長する溝９０を形成し、溝９０内に犠牲材９２を形成し、第１の穴９６を形成し、第１の穴９６内に絶縁材９８を形成し、犠牲材９２を除去し、犠牲材が除去された部分に第２の導電層３２を形成している。
【００７５】
溝９０及び第１の穴９６の形状は、一般的な、上方の長さが長く、下方の長さが短いものである。実施形態の製造方法では、溝９０内に形成した犠牲材９２を除去してその後に第２の導電層３２を形成している。そのため、一般的な第２の導電層３２の形状とは逆に、実施形態の記憶装置１００のような、上方の長さが短く下方の長さが短い第２の導電層３２の製造が可能となる。
【００７６】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１０          第１の積層構造
１２          第１の導電層
１４          第１の絶縁層
３０          第２の積層構造
３２          第２の導電層
３４          第２の絶縁層
５０          第３の絶縁層
５２          第５の導電層
５４          第２の穴
６０          第３の導電層
６２          第１の部分
６４          第２の部分
７０          第４の導電層
７２          第３の部分
７４          第４の部分
８０          第１の抵抗変化層
８２          第２の抵抗変化層
９０          溝
９２          犠牲材
９４          ハードマスク
９６          第１の穴
９８          絶縁材
９９          犠牲材が除去された部分
１００        記憶装置
１０１        メモリセルアレイ
１０２        ワード線ドライバ回路
１０３        ローデコーダ回路
１０４        センスアンプ回路
１０５        カラムデコーダ回路
１０６        制御回路
８００        記憶装置
８０１        メモリセルアレイ
８６２        第１の部分
８６４        第２の部分
８７２        第３の部分
８７４        第４の部分
ＭＣ          メモリセル
ＷＬ          ワード線
ＢＬ          ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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