(57)【要約】【課題】ワイドバンドギャップ半導体からなる電極取出領域と金属電極との低抵抗なオーミックコンタクトを形成することができる半導体装置を提供する。【解決手段】活性領域の一部に設けられたワイドバンドギャップ半導体からなる電極取出領域１と、電極取出領域１の上面に配置されたインターカレーション層２と、インターカレーション層２の上面に配置されたグラフェン層３と、グラフェン層３の上面に配置された金属電極４とを備え、インターカレーション層２が電極取出領域１とグラフェン層３との間に界面ダイポールを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
活性領域の一部に設けられたワイドバンドギャップ半導体からなる電極取出領域と、
前記電極取出領域の上面に配置されたインターカレーション層と、
前記インターカレーション層の上面に配置されたグラフェン層と、
前記グラフェン層の上面に配置された金属電極
とを備え、前記インターカレーション層が前記電極取出領域と前記グラフェン層との間に界面ダイポールを形成することを特徴とする半導体装置。
【請求項２】
前記電極取出領域がｐ型であり、
前記インターカレーション層が第１３族の元素からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極取出領域がｐ型であり、
前記インターカレーション層がグラフェンよりも仕事関数の絶対値が大きい金属からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電極取出領域がｐ型であり、
前記インターカレーション層が希土類元素からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記電極取出領域がｎ型であり、
前記インターカレーション層が第５族の遷移金属及び第１５族の元素の少なくとも一方からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記インターカレーション層が３層以下の原子層レベルであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記インターカレーション層が、互いに異なる種類の原子が積層されてなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
ワイドバンドギャップ半導体からなる半導体層と、
前記半導体層の上部に設けられたワイドバンドギャップ半導体からなる第１導電型の第１電極取出領域と、
前記第１電極取出領域の上面に配置された第１インターカレーション層と、
前記第１インターカレーション層の上面に配置された第１グラフェン層と、
前記半導体層の上部に前記第１電極取出領域に接して設けられたワイドバンドギャップ半導体からなる第２導電型の第２電極取出領域と、
前記第１グラフェン層及び前記第２電極取出領域の上面に配置された第１主電極
とを備え、前記第１インターカレーション層が前記第１電極取出領域と前記第１グラフェン層との間に界面ダイポールを形成することを特徴とする半導体装置。
【請求項９】
前記第２電極取出領域の上面に配置された第２インターカレーション層と、
前記第２インターカレーション層の上面に配置された第２グラフェン層
とを更に備え、前記第２インターカレーション層が前記第２電極取出領域と前記第２グラフェン層との間に界面ダイポールを形成することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２インターカレーション層が１原子層未満の原子数で構成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体層の下部に設けられたワイドバンドギャップ半導体からなる第３電極取出領域と、
前記第３電極取出領域の下面に配置された第３インターカレーション層と、
前記第３インターカレーション層の下面に配置された第３グラフェン層と、
前記第３グラフェン層の下面に配置された第２主電極
とを更に備え、前記第３インターカレーション層が前記第３電極取出領域と前記第３グラフェン層との間に界面ダイポールを形成することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
活性領域の一部に設けられたワイドバンドギャップ半導体からなる電極取出領域の上面にグラフェン層を形成する工程と、
前記グラフェン層の上面に、インターカレーション層を構成するための原子を堆積する工程と、
熱処理を行い、前記堆積した原子を前記グラフェン層と前記電極取出領域との界面に挿入することにより、前記電極取出領域と前記グラフェン層との間に界面ダイポールを形成する前記インターカレーション層を形成する工程と、
前記グラフェン層の上面に金属電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体からなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＭＯＳＦＥＴの動作時におけるエネルギー損失は、主にドリフト抵抗、チャネル抵抗及びコンタクト抵抗による損失に支配される。このうちコンタクト抵抗はドリフト抵抗やチャネル抵抗に比べて十分に低くする必要がある。ＳｉＣからなる半導体装置を製造する場合においても、ＳｉＣからなる電極取出領域と金属電極とのオーミックコンタクトの形成は、技術課題の一つとなっている。
【０００３】
従来、ＳｉＣからなる電極取出領域と金属電極とのオーミックコンタクトの形成方法として、電極取出領域と金属電極との間にグラフェン層を配置した構造が提案されている（特許文献１参照。）。
【０００４】
特許文献１に記載の構造では、ＳｉＣからなる電極取出領域と金属電極のオーミックコンタクトは得られるものの、コンタクト抵抗を更に低減する手法が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１６／００２３８６号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記課題に鑑み、本発明は、ワイドバンドギャップ半導体からなる電極取出領域と金属電極との低抵抗なオーミックコンタクトを形成することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（ａ）活性領域の一部に設けられたワイドバンドギャップ半導体からなる電極取出領域と、（ｂ）電極取出領域の上面に配置されたインターカレーション層と、（ｃ）インターカレーション層の上面に配置されたグラフェン層と、（ｄ）グラフェン層の上面に配置された金属電極とを備え、インターカレーション層が電極取出領域とグラフェン層との間に界面ダイポールを形成することを特徴とする半導体装置を要旨とする。
【０００８】
本発明の他の態様は、（ａ）ワイドバンドギャップ半導体からなる半導体層と、（ｂ）半導体層の上部に設けられたワイドバンドギャップ半導体からなる第１導電型の第１電極取出領域と、（ｃ）第１電極取出領域の上面に配置されたインターカレーション層と、（ｄ）インターカレーション層の上面に配置されたグラフェン層と、（ｅ）半導体層の上部に第１電極取出領域に接して設けられたワイドバンドギャップ半導体からなる第２導電型の第２電極取出領域と、（ｆ）グラフェン層及び第２電極取出領域の上面に配置された第１主電極とを備え、インターカレーション層が第１電極取出領域とグラフェン層との間に界面ダイポールを形成することを特徴とする半導体装置を要旨とする。
【０００９】
本発明の他の態様は、（ａ）活性領域の一部に設けられたワイドバンドギャップ半導体からなる電極取出領域の上面にグラフェン層を形成する工程と、（ｂ）グラフェン層の上面に、インターカレーション層を構成するための原子を堆積する工程と、（ｃ）熱処理を行い、堆積した原子をグラフェン層と電極取出領域との界面に挿入することにより、電極取出領域とグラフェン層との間に界面ダイポールを形成するインターカレーション層を形成する工程と、（ｄ）グラフェン層の上面に金属電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を要旨とする。
【発明の効果】
【００１０】
本発明によれば、ワイドバンドギャップ半導体からなる電極取出領域と金属電極との低抵抗なオーミックコンタクトを形成することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の一例を示す要部断面図である。
【図２】第１の実施形態に係る半導体装置のコンタクト形成の仮説を説明するための概略図である。
【図３】第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法の一例を示す図３に引き続く工程断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法の一例を示す図４に引き続く工程断面図である。
【図６】図６（ａ）は第１の実施形態の第２の実施例のグラフェン層形成時の低速電子線回折（ＬＥＥＤ）の回折像であり、図６（ｂ）は図６（ａ）に対応する模式的な断面図である。
【図７】図７（ａ）は第１の実施形態の第２の実施例の白金（Ｐｔ）を堆積後のＬＥＥＤの回折像であり、図７（ｂ）は図７（ａ）に対応する模式的な断面図である。
【図８】図８（ａ）は第１の実施形態の第２の実施例の１０００℃アニール後のＬＥＥＤの回折像であり、図８（ｂ）は図８（ａ）に対応する模式的な断面図である。
【図９】図９（ａ）は第１の実施形態の第２の実施例の１２００℃アニール後のＬＥＥＤの回折像であり、図９（ｂ）は図９（ａ）に対応する模式的な断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の一例を示す断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法の一例を示す図１１に引き続く工程断面図である。
【図１３】第２の実施形態に係る半導体装置の製造方法の一例を示す図１２に引き続く工程断面図である。
【図１４】第２の実施形態に係る半導体装置の製造方法の一例を示す図１３に引き続く工程断面図である。
【図１５】第２の実施形態に係る半導体装置の製造方法の一例を示す図１４に引き続く工程断面図である。
【図１６】第２の実施形態に係る半導体装置の製造方法の一例を示す図１５に引き続く工程断面図である。
【図１７】本発明のその他の実施形態に係る半導体装置の一例を示す要部断面図である。
【図１８】本発明のその他の実施形態に係る半導体装置の他の一例を示す断面図である。
【発明を実施するための形態】
【００１２】
以下において、図面を参照して本発明の第１及び第２の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
【００１４】
本明細書では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、「ｎ」や「ｐ」に上付き文字で付す「＋」及び「−」は、「＋」及び「−」の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。更に、本明細書では、「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。また、本明細書では、ミラー指数の表記において、「−」はその直後の指数につくバーを意味しており、指数の前に「−」を付けることで負の指数をあらわしている。
【００１５】
以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００１６】
（第１の実施形態）
＜ＳｉＣからなる半導体装置の構造＞
本発明の第１の実施形態に係る半導体装置は、図１に示すように、活性領域の一部に設けられたｐ＋型のＳｉＣからなる電極取出領域１と、電極取出領域１の上面に配置されたインターカレーション層２と、インターカレーション層２の上面に配置されたグラフェン層３と、グラフェン層３の上面に配置された金属電極４とを備える。
【００１７】
電極取出領域１は、例えば、ｐ型やｐ＋型のＳｉＣからなる半導体基板（ＳｉＣウェハ）そのものであってもよく、ＳｉＣウェハ上にエピタキシャル成長したｐ型やｐ＋型のエピタキシャル成長層の少なくとも一部であってもよい。或いは、ＳｉＣウェハ又はエピタキシャル成長層の上部にｐ型不純物を添加することで設けられたｐ型やｐ＋型の半導体領域の少なくとも一部のコンタクト領域等であってもよい。更にＳｉＣウェハ又はエピタキシャル成長層の上部にｎ型不純物を添加することで設けられたｎウェルの上部にｐ型不純物を添加することで設けられたｐ型やｐ＋型のコンタクト領域等の半導体領域であってもよい。電極取出領域１のキャリア密度は、例えば１×１０１６／ｃｍ３程度以上である。
【００１８】
ＳｉＣからなる電極取出領域１は、六層周期六方晶（６Ｈ−ＳｉＣ）、四層周期六方晶（４Ｈ−ＳｉＣ）、又は三層周期立方晶（３Ｃ−ＳｉＣ）のいずれに限定されるものでもない。電極取出領域１の表面は、例えば原子レベルの平坦性が得られる程度に表面平坦化処理されている。電極取出領域１のインターカレーション層２に接する表面の結晶面方位は、例えば６Ｈ−，４Ｈ−ＳｉＣの（０００１）面（Ｓｉ面）、（０００−１）面（Ｃ面）、（１１−２０）面であってもよい。３Ｃ−ＳｉＣの（１−１０）面と六方晶の（１１−２０）面とは等価な面となる。
【００１９】
インターカレーション層２は、電極取出領域１とグラフェン層３との間に界面双極子（界面ダイポール）を形成することで、電極取出領域１と金属電極４との界面に生じる電位差（ショットキー障壁高さ）を低減させることができる。インターカレーション層２の厚さは、インターカレーション層２を構成する１原子層の厚さであってもよく、原子２層以上の厚さであってもよい。或いは、インターカレーション層２は、インターカレーション層２を構成する１原子層に満たない原子数からなる吸着層の厚さで原子が疎らに配置されていてもよい。ただし、電極取出領域１とグラフェン層３との間に容易に界面ダイポールを形成可能なように、インターカレーション層２は、インターカレーション層２を構成する３層以下の原子層レベルであることが好ましい。
【００２０】
インターカレーション層２を構成する材料としては、第１３族（III族）の元素、グラフェンよりも仕事関数の絶対値が大きい金属、及び３価の陽イオンとなる希土類元素のうちの少なくともいずれか１つが採用可能である。第１３族の元素は、ホウ素（Ｂ）と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）若しくはタリウム（Ｔｌ）のいずれかの土類金属又はこれらの土類金属を１つ以上含む合金からなる群から選ばれる。
【００２１】
グラフェンよりも仕事関数の絶対値が大きい金属は、その仕事関数の絶対値が５．０ｅＶ以上であることが好適である。グラフェンよりも仕事関数の絶対値が大きい金属は、白金（Ｐｔ）、金（Ａｕ）、ルビジウム（Ｒｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）又はこれらの金属を１つ以上含む合金からなる群から選ばれる。
【００２２】
希土類元素としては、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（放射性元素を除く）が挙げられる。ランタノイド（放射性元素を除く）は、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）からなる群から選ばれる。
【００２３】
グラフェン層３は、バンドギャップを持たない半導体であるグラフェンで構成されている。グラフェンは、炭素（Ｃ）原子が六角形の格子状に結合した、Ｃ原子１つ分の厚さを有するシート状の物質である。グラフェン層３は、１層のグラフェンの単層構造であってもよく、２層以上のグラフェンの積層構造であってもよい。電極取出領域１とグラフェン層３との間にインターカレーション層２を容易に挿入するために、グラフェン層３は、単層構造又は３層以下のグラフェンの積層構造であることが好ましい。また、単層構造が唯一ギャップが無くフェルミ準位が容易に移動できるため、グラフェン層３は単層構造であることがより好ましい。
【００２４】
図１では、単層構造のグラフェン層３を例示する。また、グラフェン層３を構成する複数のＣ原子をそれぞれ円形状に示し、Ｃ原子の共有結合を隣り合う円形状の部分をつなぐ直線状に示す。また、図１では、インターカレーション層２、グラフェン層３及び金属電極４の各接合界面位置を明確にするために、インターカレーション層２、グラフェン層３及び金属電極４を離して模式的に示すが、実際にはインターカレーション層２、グラフェン層３及び金属電極４は互いに接している。
【００２５】
金属電極４は、インターカレーション層２及びグラフェン層３を介して電極取出領域１とオーミックコンタクトを形成している。金属電極４は、一般的な素子構造を構成する表面電極であってもよい。金属電極４は、例えば、活性領域を構成しているＭＯＳＦＥＴのソース電極又はドレイン電極であってもよく、活性領域を構成しているＩＧＢＴのエミッタ電極又はコレクタ電極であってもよい。更に活性領域を構成しているｐ−ｎダイオードやｐ−ｉ−ｎダイオード等やサイリスタのアノード電極でもよい。
【００２６】
金属電極４の電極材料として、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、クロム（Ｃｒ）、Ａｌ、Ｐｄ、又はこれらの金属を１つ以上含む合金を用いてもよい。また、金属電極４は、これらの金属及び合金のいずれか１つからなる金属膜を異なる組み合わせで複数積層してなる積層膜であってもよい。
【００２７】
図２は、図１に示した構造を９０°半時計回りに回転させた構造と、その構造に対応するバンド図を示す。図２に示すように、電極取出領域１を構成するｐ＋型の４Ｈ−ＳｉＣの電子親和力χＳｉＣは３．６ｅＶ、グラフェン層３を構成するグラフェンの仕事関数φｇｒａは４．５ｅＶ、金属電極４を構成する金属の一例としてのＡｕの仕事関数φＡｕは５．１ｅＶである。電極取出領域１と金属電極４の界面にグラフェン層３を挿入することにより、グラフェンのフェルミ準位の移動でショットキー障壁φｂは小さくなるが、その高さはグラフェンのフェルミ準位の移動分だけしか起こらない。そのため、ｐ型ではフェルミ準位の移動が小さく、コンタクト抵抗がｎ型よりも大きくなる傾向にある。そこで、第１の実施形態に係る半導体装置では、電極取出領域１とグラフェン層３との間にインターカレーション層２を配置することにより、電荷のバランスを更に変化させて、ショットキー障壁φｂを小さくする。即ち、陽イオンをインターカレーションしてｎ型と逆の界面ダイポールを形成することでコンタクト抵抗を低減させる。
【００２８】
＜ＳｉＣからなる半導体装置の製造方法＞
次に、図３〜図５を参照して、第１の実施形態に係る半導体装置の製造方法の一例を、インターカレーション層２、グラフェン層３及び金属電極４に着目して説明する。
【００２９】
まず、化学機械研磨（ＣＭＰ）により両面鏡面研磨された直径３インチのｐ型のＳｉＣからなる半導体ウェハ（ＳｉＣウェハ）を用意する。ＳｉＣウェハの厚さは、例えば４３０μｍであってもよい。ＳｉＣウェハの主面は、例えば＜１１−２０＞方向に４°〜８°程度のオフ角を有する（０００１）面であってもよい。
【００３０】
次に、化学気相成長（ＣＶＤ）法により、ＳｉＣウェハの主面上にｐ型のエピタキシャル層を成長させる。このエピタキシャル層の不純物密度及び厚さは、例えば、それぞれ１×１０１９／ｃｍ３及び１０μｍであってもよい。これにより、ＳｉＣウェハ上にエピタキシャル層を成長してなるエピタキシャルウェハが形成される。次に、一般的な方法によりエピタキシャル層の上部には、活性領域が造り込まれる。しかし、ここでは、活性領域の具体的な製造プロセスの詳細の説明は省略する。即ち、以下の説明では電極取出領域１はエピタキシャルウェハ中に設けられた活性領域の一部であってもよく、半導体装置の構造によっては半導体ウェハの裏面等の場合のように、半導体ウェハそのものが電極取出領域１となり得る。
【００３１】
次に、紫外線（ＵＶ）及びオゾン（Ｏ３）を用いたＵＶオゾン洗浄による電極取出領域１の上面の洗浄や、有機洗浄処理により電極取出領域１の上面の付着物除去を行う。次に、図４に示すように、熱処理により、電極取出領域１の上面に単層のグラフェン層３を形成する。例えば、電極取出領域１を例えば１２００℃以上程度に加熱することで電極取出領域１を構成するＳｉＣからＳｉ原子を脱離させ、残ったＣ原子からなるグラフェン層３を形成してもよい。また、グラフェン層３を形成する方法として、ＣＶＤ法や、分子線エピタキシー（ＭＢＥ）法、分子層エピタキシー（ＭＬＥ）法、レーザー照射による形成等により、或いは、予め形成したグラフェン層３を電極取出領域１上に転写する方法を用いてもよい。
【００３２】
例えば、電極取出領域１を加熱してグラフェン層３を形成する方法を用いる場合、赤外線集光式超高温加熱装置の反応炉（チャンバ）内に電極取出領域１が構成された半導体ウェハを挿入する。そして、反応炉内を例えば６．６×１０−１Ｐａ程度まで真空引きする。反応炉内に例えばアルゴン（Ａｒ）ガスを大気圧になるまで導入し、所定の流速で流し続けることで電極取出領域１の上面をＡｒガス雰囲気にさらす。そして、反応炉内の温度を例えば２０℃／分の昇温速度で室温（例えば２５℃程度）から１６５０℃程度になるまで加熱した後、その温度を５分間程度維持する。これによって、電極取出領域１の上面に単層構造のグラフェン層３が形成される。グラフェン層３を積層構造とする場合には、反応炉内の温度が１６５０℃程度に到達した後、その温度の維持時間を更に長くすればよい。そして、反応炉内の温度を室温まで降温した後、電極取出領域１が構成された半導体ウェハを反応炉から取り出す。
【００３３】
次に、真空蒸着法又はスパッタリング法等により、インターカレーション層２を構成する第１３族の元素（III族の元素）、グラフェンよりも仕事関数の絶対値が大きい金属、又は希土類元素のいずれかである原子をグラフェン層３の上面に堆積する。その後、熱処理することにより、図４に示すように、堆積した原子がグラフェン層３と電極取出領域１の界面に挿入（インターカレーション）されて、インターカレーション層２が形成される。熱処理条件はインターカレーション層２を構成する原子に応じて適宜選択される。例えば、熱処理条件は、インターカレーション層２を構成する原子がＢの場合は真空中で１０００℃、Ｐｔの場合はＡｒガス雰囲気で１２００℃、Ａｌの場合は真空中で６００℃とする。インターカレーション層２の厚さは、例えば熱処理条件を調整することにより制御可能である。例えば、加熱温度を高くすることによりインターカレーション層２の厚さを厚くすることができる。
【００３４】
次に、真空蒸着法、スパッタリング法又はＭＢＥ法等により、図１に示すように、グラフェン層３の上面にＡｕ等からなる金属電極４を成膜する。電極取出領域１がエピタキシャルウェハ中に設けられた活性領域の一部の場合は、フォトリソグラフィ工程によるメタライゼーション工程によって、金属電極４をパターニングする。金属電極４のメタライゼーション工程の終了した半導体ウェハは、その後、例えば１０ｍｍのチップサイズ等の所定の大きさのチップ状にダイシングされ、半導体チップが形成され、ＳｉＣからなる半導体装置が完成する。
【００３５】
なお、上述したＳｉＣからなる半導体装置の製造方法では、ウェハ状態でメタライゼーション工程まで進め、メタライゼーション工程の終了した後、ダイシングによりチップ状にしているが、斯かる手順に限定されない。製造装置の要請等によっては、各電極取出領域１にグラフェン層３、インターカレーション層２及び金属電極４を形成する前の段階等で特定の大きさに分割して、小型のチャンバを有する製造装置の内部に挿入してもよい。
【００３６】
第１の実施形態に係る半導体装置によれば、電極取出領域１とグラフェン層３との間にインターカレーション層２を配置することにより、電極取出領域１とグラフェン層３との間に界面ダイポールを形成することができ、電極取出領域１と金属電極４との界面に生じる電位差（ショットキー障壁高さ）を低減させることができる。これにより、電極取出領域１と金属電極４との低抵抗なオーミックコンタクトを再現性高く形成することができる。
【００３７】
なお、図１では電極取出領域１がｐ型である場合を例示したが、電極取出領域１がｎ型であってもよい。電極取出領域１は、ｎ型やｎ＋型のＳｉＣからなるＳｉＣウェハそのものであってもよく、ＳｉＣウェハ上のｎ型やｎ＋型のエピタキシャル成長層の少なくとも一部であってもよい。或いは、ＳｉＣウェハ又はエピタキシャル成長層の上部に設けられたｎ型やｎ＋型の半導体領域の少なくとも一部のコンタクト領域等であってもよい。更にＳｉＣウェハ又はエピタキシャル成長層の上部に設けられたｐウェルやｐベースの上部に設けられたｎ型やｎ＋型のコンタクト領域等であってもよい。
【００３８】
電極取出領域１がｎ型の場合には、インターカレーション層２を構成する材料として、第５族の遷移金属及び第１５族（Ｖ族）の元素の少なくとも一方が採用可能である。第５族の遷移金属は、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、又はこれらの金属を１つ以上含む合金からなる群から選ばれる。第１５族（Ｖ族）の元素は、燐（Ｐ）、砒素（Ａｓ）と、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）又はこれらの金属を１つ以上含む合金とからなる群から選ばれる。インターカレーション層２を構成する材料として第５族の遷移金属又は第１５族（Ｖ族）の元素を採用することにより、ｎ型の電極取出領域１とグラフェン層３との間にダイポールを形成することができ、電極取出領域１と金属電極４との界面に生じる電位差（ショットキー障壁高さ）を低減させることができる。
【００３９】
＜第１の実施例＞
第１の実施形態の第１の実施例として、ｐ型の電極取出領域１、インターカレーション層２、グラフェン層３及び金属電極４の積層構造を作製した。インターカレーション層２を構成する原子をＡｌ、Ｂ、Ｐｔで変更して実施例Ａ〜Ｃの３種類の試料を作製した。実施例Ａ〜ＣのいずれもＳｉＣの不純物密度を１×１０１９／ｃｍ３とした。比較例として、インターカレーション層２が無い以外は実施例Ａ〜Ｃと同様の試料を作製した。実施例Ａ〜Ｃ及び比較例のコンタクト抵抗値の測定結果を表１に示す。
【００４０】
【表１】
2019040921.tif 000003
【００４１】
表１に示すように、実施例Ａ〜Ｃのいずれでも、コンタクト抵抗が実用の要求値である１０−４Ω／ｃｍ２以下となり、コンタクト抵抗が１０−２Ω／ｃｍ２台である比較例と比べて大幅にコンタクト抵抗を低減できたことが確認された。
【００４２】
＜第２の実施例＞
第１の実施形態の第２の実施例として、グラフェン層３を形成後、インターカレーション層２を構成する元素としてＰｔを堆積し、堆積したＰｔを熱処理によりインターカレーションする過程で、低速電子線回折（ＬＥＥＤ）により試料の表面を観察した。グラフェン層３の形成条件は、４°オフのｎ型ＳｉＣ基板を用いて、Ａｒ雰囲気下、圧力を１０１．３２５ｋＰａ（ガス流量を８．４５×１０−３Ｐａ・ｍ３／ｓｅｃ）、加熱温度を１５７５℃、昇温速度を１００℃／分、加熱時間を３０分間とした。Ｐｔの堆積条件は、フラックス７ｎＡ、堆積時間を３０分間とした。Ｐｔのインターカレーション条件は、超高温加熱装置にｉｎ−ｓｉｔｕで搬送して、Ａｒ雰囲気下、圧力を１０１．３２５ｋＰａ（ガス流量を８．４５×１０−３Ｐａ・ｍ３／ｓｅｃ）、加熱温度を１０００℃又は１２００℃、昇温速度を２０℃／分、加熱時間を６０分間とした。
【００４３】
図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）は、グラフェン形成後、Ｐｔを堆積後、１０００℃のアニール後、１２００℃のアニール後のＬＥＥＤによる回折像をそれぞれ示し、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）は対応する構造の模式図をそれぞれ示す。図７（ａ）において、ＳｉＣを示す点（スポット）を実線の丸で囲み、グラフェンを示す点を破線の丸で囲んでいる。各点の周囲の小さい点は、グラフェン層３のグラフェンと電極取出領域１のＳｉＣが共有結合したバッファ層を示す。
【００４４】
図７（ａ）ではバッファ層を示す点が観察され、図７（ｂ）に示すようにグラフェン層３のグラフェンと電極取出領域１のＳｉＣが結合したバッファ層３ａが形成されていると考えられる。また、図８（ａ）及び図９（ａ）でもバッファ層３ａを示す点が観察され、図８（ｂ）及び図９（ｂ）に示すように、Ｐｔ原子２ａを堆積し、１０００℃のアニールした後でもバッファ層３ａが維持されていると考えられる。一方、図１０（ａ）ではバッファ層３ａを示す点が消失しており、図１０（ｂ）に示すように、１２００℃のアニールによってＰｔ原子２ａがグラフェン層３と電極取出領域１との間に挿入され、バッファ層３ａのグラフェンとＳｉＣとの共有結合が切れたと考えられる。
【００４５】
（第２の実施形態）
＜ＳｉＣからなる半導体装置の構造＞
本発明の第２の実施形態に係る半導体装置の一例としてＭＯＳＦＥＴを説明する。第２の実施形態に係る半導体装置は、図１０に示すように、第１導電型（ｎ−型）のＳｉＣからなる半導体層（ドリフト層）１０と、ドリフト層１０の上部に選択的に埋め込まれた第２導電型（ｐ＋型）のベース領域１１と、ベース領域１１の上部に選択的に埋め込まれた第１導電型（ｎ＋型）の第１主電極領域（ソース領域）１３ａ，１３ｂとを備える。
【００４６】
ベース領域１１上からドリフト層１０上に亘って、ゲート絶縁膜１４を介してドープドポリシリコン等からなるゲート電極１５ａ，１５ｂがそれぞれ配置されている。ゲート電極１５ａ，１５ｂの上面及び側面は層間絶縁膜１６で被覆されている。
【００４７】
ベース領域１１上には、ソース領域１３ａ，１３ｂに接するように、ベース領域１１よりも高不純物密度の第２導電型（ｐ＋型）のベースコンタクト領域１２が埋め込まれている。ソース領域１３ａ，１３ｂ及びベースコンタクト領域１２上には、層間絶縁膜１６を覆うように第１主電極（ソース電極）１９が配置されている。ソース領域１３ａ，１３ｂ及びベースコンタクト領域１２は電極取出領域であり、ソース電極１９とオーミックコンタクトを形成する。
【００４８】
ｐ＋型のベースコンタクト領域１２とソース電極１９との間には、インターカレーション層１７及びグラフェン層１８が選択的に配置されている。即ち、図１０に示したｐ＋型のベースコンタクト領域１２、インターカレーション層１７、グラフェン層１８及びソース電極１９の構造が、図１に示したＳｉＣからなる半導体装置の電極取出領域１、インターカレーション層２、グラフェン層３及び金属電極４の構造に対応する。インターカレーション層１７の材料としては、第１３族（III族）の元素、グラフェンよりも仕事関数の絶対値が大きい金属、又は希土類元素が採用可能である。
【００４９】
一方、図１０に示したｎ＋型のソース領域１３ａ，１３ｂとソース電極１９との間には、インターカレーション層及びグラフェン層が無く、ソース領域１３ａ，１３ｂとソース電極１９とが接している。
【００５０】
ドリフト層１０の下面には、ドリフト層１０よりも高不純物密度の第１導電型（ｎ＋型）のＳｉＣからなる第２主電極領域（ドレイン領域）２０が配置されている。例えば、ドレイン領域２０はＳｉＣ基板で構成され、ドリフト層１０はエピタキシャル成長層で構成される。ドレイン領域２０の下面には、第２主電極（ドレイン電極）２１が配置されている。ｎ＋型のドレイン領域２０とドレイン電極２１との間には、インターカレーション層及びグラフェン層が無く、ドレイン領域２０とドレイン電極２１とが接している。
【００５１】
第２の実施形態に係る半導体装置によれば、ｎ＋型のソース領域１３ａ，１３ｂやｎ＋型のドレイン領域２０よりも相対的にコンタクト抵抗が高いｐ＋型のベースコンタクト領域１２のオーミックコンタクト部分において、ベースコンタクト領域１２とソース電極１９との間に選択的にインターカレーション層１７及びグラフェン層１８を配置する。これにより、ベースコンタクト領域１２とグラフェン層１８との間に界面ダイポールが形成され、コンタクト抵抗を低減することができる。
【００５２】
＜ＳｉＣからなる半導体装置の製造方法＞
次に、図１１〜図１６を参照しながら、第２の実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下で説明するＳｉＣからなる半導体装置の製造方法は一例であって、第２の実施形態に係る半導体装置はこれ以外の種々の方法でも製造可能である。
【００５３】
図１１に示すように、ｎ＋型のＳｉＣ基板をドレイン領域２０として、ドレイン領域２０上に、ドレイン領域２０より低不純物密度のｎ−型のドリフト層１０をエピタキシャル成長させる。
【００５４】
次に、ドリフト層１０上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクと用いて、ＡｌやＢ等のｐ型不純物をドリフト層１０の表面に注入飛程が異なるように加速電圧を変えた多段のイオン注入をする。高加速電圧側ではｐ型のベース領域１１を実現する低ドーズ量で多段イオン注入し、低加速電圧側ではｐ＋型のベースコンタクト領域１２を実現するように高加速電圧側よりも高ドーズ量でイオン注入する。マスクとして用いたフォトレジスト膜を除去する。
【００５５】
更に、ドリフト層１０の上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、窒素（Ｎ）等のｎ型不純物イオンを選択的に多段に注入する。マスクとして用いたフォトレジスト膜を除去する。その後、熱処理を行って注入されたイオンを活性化させ、図１２に示すように、ドリフト層１０の上部にｐ型のベース領域１１、ｐ＋型のベースコンタクト領域１２及びｎ＋型のソース領域１３ａ，１３ｂを形成する。
【００５６】
次に、ドリフト層１０の表面を熱酸化し、シリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜１４を形成する。そして、ＣＶＤ法等により、ゲート絶縁膜１４上にｎ型の不純物を添加したポリシリコン層（ドープドポリシリコン層）を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、ゲート絶縁膜１４及びドープドポリシリコン層の一部を選択的に除去して、図１３に示すように、ゲート電極１５ａ，１５ｂを形成する。
【００５７】
次に、ＣＶＤ法等により、ゲート電極１５ａ，１５ｂ、ソース領域１３ａ，１３ｂ及びベースコンタクト領域１２の上面にリンシリケートグラス（ＰＳＧ）膜等からなる層間絶縁膜１６を堆積する。次に、層間絶縁膜１６上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜１６の一部を選択的に除去して、ベースコンタクト領域１２及びソース領域１３ａ，１３ｂを露出させた後、フォトレジスト膜を除去する。この結果、図１４に示すように、ゲート電極１５ａ，１５ｂを覆うように層間絶縁膜１６が形成される。
【００５８】
次に、熱処理等により、ベースコンタクト領域１２の上面にグラフェン層１８を選択的に形成する。なお、ソース領域１３ａ，１３ｂの上面にもグラフェン層１８を形成してもよい。そして、ＳｉＯ２膜等のマスクを用いて、スパッタリング法又は蒸着法等により、グラフェン層１８の上面に選択的に、インターカレーション層１７を構成する原子を堆積する。その後、熱処理を行うことにより、堆積した原子をグラフェン層１８とベースコンタクト領域１２の間に挿入（インターカレーション）し、グラフェン層１８とベースコンタクト領域１２との間にインターカレーション層１７を選択的に形成する。
【００５９】
次に、スパッタリング法又は蒸着法等により、グラフェン層１８及びソース領域１３ａ，１３ｂにＡｕ等の金属膜を堆積し、フォトレジスト膜を除去することによりソース電極１９を形成する。その後、スパッタリング法又は蒸着法等により、図１０に示すように、ドレイン領域２０の下面にドレイン電極２１を形成する。このようにして、第２の実施形態に係る半導体装置が完成する。
【００６０】
（その他の実施形態）
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６１】
例えば、第１及び第２の実施形態においては、ＳｉＣからなる電極取出領域１を用いたＳｉＣからなる半導体装置を例示したが、ＳｉＣ以外の窒化ガリウム（ＧａＮ）又はダイヤモンド等のワイドバンドギャップ半導体からなる電極取出領域１を用いた半導体装置に適用することも可能である。
【００６２】
また、第１の実施形態に係る半導体装置において、図１７に示すように、グラフェン層３と金属電極４との間に、互いに異なる種類の原子からなる複数のインターカレーション層２Ａ，２Ｂが配置されていてもよい。図１７に示す構造を製造する際には、電極取出領域１の上面にグラフェン層３を形成後、真空蒸着法又はスパッタリング法等により、グラフェン層３の上面に複数のインターカレーション層２Ａ，２Ｂを構成する原子を順次堆積する。その後、熱処理を行うことにより、堆積した原子が電極取出領域１とグラフェン層３との間に順次挿入されて、複数のインターカレーション層２Ａ，２Ｂが形成される。なお、図１７では互いに異なる２種類のインターカレーション層２Ａ，２Ｂが配置された構造を例示するが、３種類以上のインターカレーション層が配置されていてもよい。
【００６３】
また、第１の実施形態に係る半導体装置において、図１に示すように、グラフェン層３と金属電極４とが接する構造を例示したが、グラフェン層３と金属電極４との間に、絶縁体である六方晶窒化ホウ素（ｈ−ＢＮ）の層（ｈ−ＢＮ層）が設けられていてもよい。ｈ−ＢＮ層は、単層構造であってもよいし、積層構造であってもよい。ｈ−ＢＮ層は、グラフェン層３と金属電極４とが相互に作用して悪影響が及ぶことを防止する機能を有する。グラフェン層３の形成後、金属電極４の形成前に、グラフェン層３の上に例えば単層のｈ−ＢＮ層を形成すればよい。ｈ−ＢＮ層は、例えばＣＶＤ法、ＭＢＥ法、及び予め形成したｈ−ＢＮ層をグラフェン層３上に転写する方法によって形成可能である。
【００６４】
また、第２の実施形態に係る半導体装置において、図１０に示すように、ｎ＋型のソース領域１３ａ，１３ｂとソース電極１９との間には、インターカレーション層及びグラフェン層が無く、ソース領域１３ａ，１３ｂとソース電極１９とが接している場合を例示したが、図１８に示すように、ソース領域１３ａ，１３ｂとソース電極１９との間に、インターカレーション層１７ａ，１７ｂ及びグラフェン層１８ａ，１８ｂがそれぞれ配置されていてもよい。即ち、ソース領域１３ａ，１３ｂの上面にインターカレーション層１７ａ，１７ｂが配置され、インターカレーション層１７ａ，１７ｂの上面にグラフェン層１８ａ，１８ｂが配置されていてもよい。この場合、ソース領域１３ａ，１３ｂがｎ型であるため、インターカレーション層１７ａ，１７ｂを構成する材料として、第５族の遷移金属又は第１５族（Ｖ族）の元素が採用すれば、インターカレーション層１７ａ，１７ｂが界面ダイポールを形成できる。また、ソース領域１３ａ，１３ｂとソース電極１９との間のインターカレーション層１７ａ，１７ｂが１原子層未満の原子数の吸着層で疎に構成されていてもよい。図１８に示した構造は、例えば熱処理によりグラフェン層１８，１８ａ，１８ｂを一括して形成した後、蒸着等により選択的にグラフェン層１８を構成する原子と、グラフェン層１８ａ，１８ｂを構成する原子を順次堆積し、熱処理を一括して行うことで形成できる。
【００６５】
また、第２の実施形態に係る半導体装置として、図１０にプレナー型且つ縦型のパワーＭＯＳＦＥＴの構造を例示したが、図１０に示した構造以外の種々の構造にも本発明の半導体装置は適用可能である。更に、酸化膜をゲート絶縁膜とするＭＯＳＦＥＴに本発明の半導体装置の適用範囲が限定されるものではなく、酸化膜以外のゲート絶縁膜を用いたＭＩＳＦＥＴでも構わない。又、本発明のＳｉＣからなる半導体装置はＦＥＴに限定されるものでもなく、ＩＧＢＴやＳＩＴ等のワイドバンドギャップ半導体からなる電極取出領域と金属電極とのオーミックコンタクトを形成する半導体装置であれば適用可能である。
【００６６】
例えばＩＧＢＴの場合、ドリフト層の下面側のｐ＋型のコレクタ領域と、その下面側のコレクタ電極との間にインターカレーション層及びグラフェン層を配置してもよい。即ち、ｐ＋型のコレクタ領域の下面にインターカレーション層が配置され、インターカレーション層の下面にグラフェン層が配置されていてもよい。インターカレーション層の材料として第１３族（III族）の元素、グラフェンよりも仕事関数の絶対値が大きい金属、又は希土類元素を採用することにより、インターカレーション層がコレクタ領域とグラフェン層との間に界面ダイポールを形成できる。
【符号の説明】
【００６７】
１…電極取出領域
２，２Ａ，２Ｂ，１７，１７ａ，１７ｂ…インターカレーション層
３，１８，１８ａ，１８ｂ…グラフェン層
３ａ…バッファ層
４…金属電極
１０…ドリフト層
１１…ベース領域
１２…ベースコンタクト領域
１３ａ，１３ｂ…ソース領域
１４…ゲート絶縁膜
１５ａ，１５ｂ…ゲート電極
１６…層間絶縁膜
１９…ソース電極
２０…ドレイン領域
２１…ドレイン電極
【図１】
2019040921.tif 000004
【図２】
2019040921.tif 000005
【図３】
2019040921.tif 000006
【図４】
2019040921.tif 000007
【図５】
2019040921.tif 000008
【図６】
2019040921.tif 000009
【図７】
2019040921.tif 000010
【図８】
2019040921.tif 000011
【図９】
2019040921.tif 000012
【図１０】
2019040921.tif 000013
【図１１】
2019040921.tif 000014
【図１２】
2019040921.tif 000015
【図１３】
2019040921.tif 000016
【図１４】
2019040921.tif 000017
【図１５】
2019040921.tif 000018
【図１６】
2019040921.tif 000019
【図１７】
2019040921.tif 000020
【図１８】
2019040921.tif 000021