(57)【要約】【課題】高速かつ精度よくデータを読み出すことができる半導体メモリ装置を提供すること。【解決手段】半導体メモリ装置は、ワード線と、第１のメモリセルと、第１回路と、第２回路とを備える。第１のメモリセルは、ワード線に接続されている。第１回路は、時間の経過に応じて電圧値が増加する第１の期間と時間の経過に応じて電圧値が減少する第２の期間とを含む波形の第１電圧を生成し、前記生成した第１電圧を前記ワード線に印加する。第２回路は、第１電圧に応じて第１のメモリセルの状態が変化した第１のタイミングから、第１のタイミングの次に第１電圧に応じて第１のメモリセルの状態が変化した第２のタイミングまでの第１時間を計測する。第２回路は、計測された第１時間に基づいて第１のメモリセルに記憶された第１のデータを判定する。【選択図】図５
2019169212.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線に接続された第１のメモリセルと、
時間の経過に応じて電圧値が増加する第１の期間と時間の経過に応じて電圧値が減少する第２の期間とを含む波形の第１電圧を生成し、前記生成した第１電圧を前記ワード線に印加する第１回路と、
前記第１電圧に応じて前記第１のメモリセルの状態が変化した第１のタイミングから、前記第１のタイミングの次に前記第１電圧に応じて前記第１のメモリセルの状態が変化した第２のタイミングまでの第１時間を計測し、計測された前記第１時間に基づいて前記第１のメモリセルに記憶された第１のデータを判定する第２回路と、
を備える半導体メモリ装置。
【請求項２】
前記ワード線に接続された第２のメモリセルをさらに備え、
前記第２回路は、前記第１電圧に応じて前記第２のメモリセルの状態が変化した第３のタイミングから、前記第３のタイミングの次に前記第１電圧に応じて前記第２のメモリセルの状態が変化した第４のタイミングまでの第２時間を計測し、計測された前記第２時間に基づいて前記第２のメモリセルに記憶された第２のデータを判定する
請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２回路は、前記第１のメモリセルに対して第２のデータのプログラムを実行する際に前記第１時間を計測し、前記第１時間に基づいて前記プログラムが完了したか否かを判定する、
請求項１に記載の半導体メモリ装置。
【請求項４】
前記第２回路は、前記第１のメモリセルに対して第２のデータのプログラムを実行する際に前記第１時間を計測し、前記第１時間に基づいてプログラミングパルスの回数または大きさを決定する、
請求項１に記載の半導体メモリ装置。
【請求項５】
前記第２回路は、
前記第１のタイミングを検知する第１のセンスアンプと、
前記第２のタイミングを検知する第２のセンスアンプと、
前記第１のセンスアンプおよび前記第２のセンスアンプの出力に基づいて前記第１時間を計測するカウンタ回路と、
前記カウンタ回路による計測結果に基づいて前記第１のデータを判定するデコード回路と、
を備える請求項１に記載の半導体メモリ装置。
【請求項６】
前記第１のメモリセルは、ＮＡＮＤストリングに接続されたＮＡＮＤ型のメモリセルであり、
前記第１のセンスアンプは、前記ＮＡＮＤストリングの一端に接続され、前記第２のセンスアンプは、前記ＮＡＮＤストリングの他端に接続されている、
請求項５に記載の半導体メモリ装置。
【請求項７】
ワード線と、
前記ワード線に接続されたメモリセルと、
時間の経過に応じて電圧値が増加する第１の期間と時間の経過に応じて電圧値が減少する第２の期間とを含む波形の電圧を前記ワード線に供給し、前記電圧に応じて前記メモリセルの状態が変化した第１のタイミングから、前記第１のタイミングの次に前記電圧に応じて前記メモリセルの状態が変化した第２のタイミングまでの時間を計測し、計測された前記時間に基づいて前記メモリセルに記憶されたデータを判定する回路と、
を備える半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体メモリ装置に関する。
【背景技術】
【０００２】
メモリセルトランジスタ（メモリセル）を有する半導体メモリ装置が知られている。メモリセルに格納されたデータの値は、リード処理においては、しきい値電圧に応じて判定される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７７８２６７４号明細書
【特許文献２】特開２０１５−２０４５３４号公報
【特許文献３】米国特許第７６２６５３２号明細書
【特許文献４】米国特許第７９４８８０２号明細書
【非特許文献】
【０００４】
【非特許文献１】G.  Naso、L.  Botticchio、  外３４名、「A  128Gb  3b/cell  NAND  Flash  Design  Using  20nm  Planar-Cell  Technology」、2013  International  Solid-State  Circuits  Conference、DIGEST  OF  TECHNICAL  PAPERS、p.218-219
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、高速かつ精度よくデータを読み出すことができる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体メモリ装置は、ワード線と、第１のメモリセルと、第１回路と、第２回路とを備える。第１のメモリセルは、ワード線に接続されている。第１回路は、時間の経過に応じて電圧値が増加する第１の期間と時間の経過に応じて電圧値が減少する第２の期間とを含む波形の第１電圧を生成し、生成した第１電圧をワード線に印加する。第２回路は、第１電圧に応じて第１のメモリセルの状態が変化した第１のタイミングから、第１のタイミングの次に第１電圧に応じて第１のメモリセルの状態が変化した第２のタイミングまでの第１時間を計測する。第２回路は、計測された第１時間に基づいて第１のメモリセルに記憶された第１のデータを判定する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の半導体メモリ装置を具備するメモリシステムの構成の一例を示す図である。
【図２】図２は、第１の実施形態の半導体メモリ装置としてのメモリチップの構成例を示す図である。
【図３】図３は、第１の実施形態のメモリセルアレイの構成例を示す図である。
【図４】図４は、第１の実施形態のしきい値電圧の構成の一例を説明するための図である。
【図５】図５は、第１の実施形態のセンスアンプの構成の一例を示す図である。
【図６】図６は、第１の実施形態の対象期間を具体的に説明するための図である。
【図７】図７は、第１の実施形態のワード線に接続された２つのメモリセルを示す図である。
【図８】図８は、比較例１の動作を説明するための図である。
【図９】図９は、比較例２の動作を説明するための図である。
【図１０】図１０は、第２の実施形態の判定電圧の波形の一例を示す図である。
【図１１】図１１は、第２の実施形態の判定電圧の波形の別の一例を示す図である。
【図１２】図１２は、第２の実施形態の判定電圧の波形の別の一例を示す図である。
【図１３】図１３は、第２の実施形態の判定電圧の波形の別の一例を示す図である。
【図１４】図１４は、第３の実施形態のプログラム処理のシーケンスを説明するためのフローチャートである。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体メモリ装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体メモリ装置を具備するメモリシステム２００の構成の一例を示す図である。メモリシステム２００は、ホスト３００と通信可能に接続され、ホスト３００に対して外部記憶媒体として機能する。ホスト３００は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置などが該当する。
【００１０】
メモリシステム２００は、メモリチップ１００及びメモリコントローラ２１０を有する。メモリコントローラ２１０は、ホスト３００からの要求に応じて、又は、自律的に、メモリチップ１００の制御を行う。
【００１１】
メモリチップ１００とメモリコントローラ２１０とは、チャネル４００で接続されている。チャネル４００は、Ｉ／Ｏ信号線および制御信号線を含む、配線群によって構成される。Ｉ／Ｏ信号線は、例えば、データ、アドレス、又はコマンドを送受信するための信号線である。コマンドは、プログラム処理を指示するプログラムコマンド、リード処理を指示するリードコマンド、およびイレース処理を指示するイレースコマンドを含む。制御信号線は、例えば、ＷＥ（ライトイネーブル）信号、ＲＥ（リードイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号、ＷＰ（ライトプロテクト）信号、ＤＱＳ（データストローブ）信号等を送受信するための信号線である。
【００１２】
メモリコントローラ２１０は、バス２１６を介して互いに通信可能に接続された、制御部２１１、ホストＩ／Ｆ（インターフェース）２１２、メモリＩ／Ｆ（インターフェース）２１３、ＥＣＣ（誤り訂正回路）２１４、バッファメモリ２１５、及びバス２１６を有する。制御部２１１は、例えばＣＰＵ（中央処理演算ユニット）であり、メモリコントローラ２１０における各部を統括的に制御する。ホストＩ／Ｆ２１２は、ホスト３００との通信を媒介する。メモリＩ／Ｆ２１３は、メモリチップ１００とのアドレス、データ、コマンドの受け渡しを媒介する。ＥＣＣ２１４は、メモリチップ１００から読み出されたデータの誤り訂正処理を行う。バッファメモリ２１５は、メモリチップ１００との間で受け渡されるデータ・指示をバッファリングし、制御部２１１によるワークエリアとして使用される。
【００１３】
なお、メモリコントローラ２１０は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ２１０は、複数のチップによって構成されてもよい。また、制御部２１１は、ＣＰＵではなく、ＦＰＧＡ（field-programmable  gate  array）やＡＳＩＣ（application  specific  integrated  circuit）によって構成されてもよい。つまり、メモリコントローラ２１０は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成され得る。
【００１４】
メモリチップ１００は、第１の実施形態の半導体メモリ装置の一例である。図２は、第１の実施形態の半導体メモリ装置としてのメモリチップ１００の構成例を示す図である。
【００１５】
メモリチップ１００は、Ｉ／Ｏ信号処理回路１０１、制御信号処理回路１０２、チップ制御回路１０３、コマンドレジスタ１０４、アドレスレジスタ１０５、データレジスタ１０６、メモリセルアレイ１０７、カラムデコーダ１０８、センスアンプブロック１０９、ロウデコーダ１１０、電圧生成回路１１１、およびＲＹ／ＢＹ生成回路１１２を備えている。
【００１６】
なお、ロウデコーダ１１０および電圧生成回路１１１は、実施形態の第１回路の一例である。また、センスアンプブロック１０９は、実施形態の第２回路の一例である。
【００１７】
図３は、第１の実施形態のメモリセルアレイ１０７の構成例を示す図である。図３に示したメモリセルアレイ１０７は、ｋ個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫｋ−１）を備える。１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。ｋ個のブロックＢＬＫは、類似の構成を有するので、ここでは代表としてＢＬＫ０の構成について説明する。
【００１８】
ＢＬＫ０においては、ｉ個の直列接続されたメモリセル（メモリセルトランジスタ）ＭＣ０〜ＭＣｉ−１を含むＮＡＮＤストリングＮＳ及びその両端に接続された選択ゲートトランジスタＳ０、Ｓ１によってメモリセルユニットが構成されている。選択ゲートトランジスタＳ０のソースは、ソース線ＳＬ（ＳＬ０〜ＳＬｊ−１）に接続され、選択ゲートトランジスタＳ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｊ−１）に接続される。
【００１９】
センスアンプブロック１０９は、ｊ本のビット線ＢＬ０〜ＢＬｊ−１に対応したｊ個のセンスアンプ（ＳＡ０ｕ〜ＳＡｊ−１ｕ）とｊ本のソース線ＳＬ０〜ＳＬｊ−１に対応したｊ個のセンスアンプ（ＳＡ０ｄ〜ＳＡｊ−１ｄ）を備える。各センスアンプの機能は後述する。
【００２０】
選択ゲートトランジスタＳ０、Ｓ１のゲートは、それぞれ選択ゲート線ＳＧＳ、ＳＧＤに接続されている。選択ゲート線ＳＧＳ、ＳＧＤは、ビットラインの選択に使用される。
【００２１】
メモリセルＭＣ０〜ＭＣｉ−１の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬｉ−１）に接続されている。つまり、ブロック内において同一行にあるメモリセルＭＣの制御ゲート電極は、同一のワード線ＷＬに接続される。各メモリセルＭＣに１ビットの値を保持可能に構成される場合には、同一のワード線ＷＬに接続されるｊ個のメモリセルＭＣは１ページとして取り扱われ、このページごとにプログラム処理及びリード処理が行われる。
【００２２】
各メモリセルＭＣに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルＭＣがx（x≧２）ビットの値を格納可能な場合、ワード線ＷＬ当たりの記憶容量はxページ分のサイズに等しくなる。
【００２３】
図４は、１つのメモリセルＭＣに３ビットの値を格納する場合のしきい値電圧の構成の一例を説明するための図である。本図において、縦軸は、メモリセルの数を示しており、横軸は、しきい値電圧を示している。
【００２４】
しきい値電圧が制御される範囲（図４のＶｍｉｎ〜Ｖｍａｘの範囲）は、８つの小領域に分割される。各小領域は、それぞれ異なる３ビットの値が対応付けられている。各小領域は、ステートとも称され得る。
【００２５】
図４の例では、８つの小領域は、電圧が低い側から、Ｅｒステート、Ａステート、Ｂステート、Ｃステート、Ｄステート、Ｅステート、Ｆステート、Ｇステートとして扱われる。Ｅｒステートは“１１１”に対応し、Ａステートは“１１０”に対応し、Ｂステートは“１００”に対応し、Ｃステートは“０００”に対応し、Ｄステートは“０１０”に対応し、Ｅステートは“０１１”に対応し、Ｆステートは“００１”に対応し、Ｇステートは“１０１”に対応する。
【００２６】
プログラム処理では、８つのステートのうちのプログラムするデータに対応したステートに属するようにプログラム対象のメモリセルＭＣのしきい値電圧が制御される。その結果、プログラム後のページ又はブロックにおいて、図４の斜線を施した山状の形状の８つの分布が形成される。
【００２７】
なお、ステートとデータとの対応関係は、図４に示した例に限定されない。また、図４の例によれば、しきい値電圧が制御される範囲（Ｖｍｉｎ〜Ｖｍａｘの範囲）が負の領域から正の領域にまたがって設定されている。しきい値電圧が制御される範囲の設定はこれに限定されない。例えば正の領域のみにしきい値電圧が制御される範囲が設定されてもよい。
【００２８】
リード処理では、しきい値電圧に対応したデータ（より正確には、しきい値電圧が属するステートに対応したデータ）が判定される。
【００２９】
図２に説明を戻す。ＲＹ／ＢＹ生成回路１１２は、チップ制御回路１０３による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。
【００３０】
Ｉ／Ｏ信号処理回路１０１は、Ｉ／Ｏ信号線を介してメモリコントローラ２１０との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路１０１は、Ｉ／Ｏ信号線を介して、コマンド、アドレス、又はデータを取り込むことができる。Ｉ／Ｏ信号処理回路１０１は、コマンドをコマンドレジスタ１０４に格納し、アドレスをアドレスレジスタ１０５に格納し、データをデータレジスタ１０６に格納し、又はデータレジスタ１０６からデータを読み出す。
【００３１】
制御信号処理回路１０２は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路１０１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。
【００３２】
電圧生成回路１１１は、外部から接地電圧Ｖｓｓ、電源電圧Ｖｃｃが供給される。電圧生成回路１１１は、これらの電圧とチップ制御回路１０３からの指令とに基づいて、各回路に供給する電圧を生成する。
【００３３】
アドレスレジスタ１０５に格納されるアドレスは、ロウアドレスおよびカラムアドレスを含んでいる。ロウアドレスはロウデコーダ１１０、カラムアドレスはカラムデコーダ１０８にそれぞれ格納される。
【００３４】
チップ制御回路１０３は、制御信号処理回路１０２を介して受信する各種制御信号に基づいて状態（ステート）遷移するステートマシンであって、メモリチップ１００全体の動作を制御する。例えば、チップ制御回路１０３は、ロウデコーダ１１０、カラムデコーダ１０８、センスアンプブロック１０９、および電圧生成回路１１１に、動作電圧や動作タイミング等を制御するための指令を出すことで、メモリセルアレイ１０７に対するアクセス（プログラム処理、リード処理など）を制御する。
【００３５】
プログラム処理においては、ロウデコーダ１１０は、ロウアドレスに基づき、ワード線ＷＬを選択する。カラムデコーダ１０８は、カラムアドレスに基づき、ビット線ＢＬを選択する。ロウデコーダ１１０によって選択されたワード線ＷＬ（ワード線ＷＬｓｅｌと表記する）と、カラムデコーダ１０８によって選択されたビット線ＢＬ（ビット線ＢＬｓｅｌと表記する）と、の交点に位置するメモリセルＭＣ（メモリセルＭＣｓｅｌと表記する）には、ロウデコーダ１１０を介してワード線ＷＬｓｅｌからプログラミングパルスが印加される。プログラミングパルスの印加によって、メモリセルＭＣｓｅｌのしきい値電圧は、Ｅｒ〜Ｇステートのうちの、データレジスタ１０６に格納されたデータに応じたステートに設定される。
【００３６】
リード処理においては、まず、プログラム処理と同様に、ロウアドレスおよびカラムアドレスに基づいてワード線ＷＬｓｅｌおよびビット線ＢＬｓｅｌが選択される。ワード線ＷＬｓｅｌとビット線ＢＬｓｅｌとの交点に位置するメモリセルＭＣｓｅｌには、ロウデコーダ１１０を介してワード線ＷＬｓｅｌから判定電圧が印加される。センスアンプブロック１０９は、判定電圧に応じたメモリセルＭＣｓｅｌの状態変化を検出することによってデータを判定し、判定の結果（データ）をデータレジスタ１０６に格納する。データレジスタ１０６に格納されたデータは、データ線を通してＩ／Ｏ信号処理回路１０１に送られ、Ｉ／Ｏ信号処理回路１０１からメモリコントローラ２１０へ転送される。
【００３７】
ここで、第１の実施形態では、センスアンプＳＡは、リード処理においてしきい値電圧に対応したデータを判定するための構成として、図５に示すような構成を有する。リード対象となるメモリセルＭＣｓｅｌのワード線ＷＬｓｅｌには図６に示すような時間の経過に応じて電圧値が増加する期間と、時間の経過に応じて電圧値が減少する期間とを有する波形の判定電圧が印加される。図６の例では、期間３０１では、電圧値がゼロからＶｍａｘに向かって時間の経過に応じてリニアに上昇せしめられる。電圧値がＶｍａｘに到達すると、期間３０２において、電圧値がＶｍａｘからゼロにむかって時間の経過に応じてリニアに下降せしめられる。ここで、期間３０１の波形と期間３０２の波形とは、対称になっている。
【００３８】
図５に示した２つのセンスアンプＳＡｎｕおよびＳＡｎｄと、カウンタ回路１０９０とは、協働して、リード対象のメモリセルが接続されたワード線ＷＬｓｅｌに供給される判定電圧に応じて、当該メモリセルの状態が変化したタイミングから、判定電圧に応じて当該メモリセルの状態が次に変化したタイミングまでの時間を計測する。すなわち、リード対象となるメモリセルＭＣｓｅｌのワード線ＷＬｓｅｌに図６に示すような判定電圧が印加された場合の動作は以下のようになる。なお、ＳＡｎｕ、ＳＡｎｄの「ｎ」は、０からｊ−１までの整数である。
【００３９】
センスアンプＳＡｎｕは、第１のセンスアンプであり、判定電圧が図６の期間３０１にある場合のＮＡＮＤストリングＮＳに流れる電流を検知するものである。期間３０１の最初の電圧値は０Vであり、メモリセルＭＣｓｅｌがＥｒステートである場合を除いて、ＮＡＮＤストリングＮＳには電流は流れない。すなわち、この時点でＮＳに電流が流れ第１のセンスアンプＳＡｎｕが電流を検知した場合は、例えばデコード回路１０９１によってＭＣｓｅｌがＥｒステートであると判定される。
【００４０】
メモリセルＭＣｓｅｌがＥｒステート以外である場合、判定電圧が上昇を開始する。判定電圧がメモリセルＭＣｓｅｌに書き込まれているしきい値電圧Ｖｔｈの値に到達した時点、すなわち図６の時刻ｔ１で第１のセンスアンプＳＡｎｕがＮＡＮＤストリングＮＳに流れる電流を検知して、後段のカウンタ回路１０９０のスタート端子に信号を送り、カウンタ回路１０９０にカウント動作をスタートさせる。
【００４１】
センスアンプＳＡｎｄは、第２のセンスアンプであり、判定電圧が図６の期間３０２にある場合のＮＡＮＤストリングＮＳに流れる電流を検知するものである。期間３０２の最初の電圧値はＶｍａｘであり、ＮＡＮＤストリングＮＳには電流が流れている状態である。判定電圧が低下し、メモリセルＭＣｓｅｌに書き込まれているしきい値電圧Ｖｔｈの値に到達した時点、すなわち図６の時刻ｔ２で第２のセンスアンプＳＡｎｄがＮＳに電流が流れなくなったことを検知して、後段のカウンタ回路１０９０のストップ端子に信号を送り、カウンタ回路１０９０にカウント動作をストップさせる。
【００４２】
その後、カウンタ回路１０９０は、カウント動作の結果を図６に示したｔｍｅｓとしてデコード回路１０９１に出力する。期間３０１と期間３０２それぞれにおいて、単位時間たりの電圧の変化量は予め設定された値となっているため、デコード回路１０９１は、それらの電圧変化量の値とｔｍｅｓにより、当該メモリセルＭＣｓｅｌに書き込まれているしきい値電圧Ｖｔｈを計算することができる。
【００４３】
このように２つのセンスアンプＳＡｎｕおよびＳＡｎｄを使うことにより、カウンタ回路１０９０のスタート時刻とストップ時刻を正確に決めることができる。そのため、図７に示すように複数のメモリセル間で判定電圧が到達する時間に差がある場合においても、正確にｔｍｅｓを決めることができ、各々のメモリセルに書き込まれているしきい値電圧Ｖｔｈを正確に求めることができる。
【００４４】
図６のような波形の判定電圧を印加した場合、電圧値が立ち上がるタイミング（時刻ｔｄ）から時刻ｔ１までの時間ｔｏｎは、下記の式（１）によって求まる。ここで、ｔｓｗｉｎｇは、期間３０１の開始から期間３０２の終了までの時間であり、既知の時間である。
ｔｏｎ＝（ｔｓｗｉｎｇ−ｔｍｅｓ）／２  ・・・（１）
【００４５】
図６の波形の期間３０１における単位時間当たりの電圧増加量、期間３０２における単位時間あたり電圧低下量は既知の設定値ΔＶとなっているため、このΔＶとｔｍｅｓを用いるとことによって、リード対象セルＭＣｓｅｌのしきい値電圧Ｖｔｈは式（２）によって求めることができる。
Ｖｔｈ＝ΔＶ×ｔｍｅｓ  ・・・（２）
【００４６】
デコード回路１０９１は、式（１）および式（２）を用いることでしきい値電圧Ｖｔｈを求め、求めたしきい値電圧Ｖｔｈが属するステートに対応する値を取得する。
【００４７】
なお、判定電圧がメモリセルに到達するタイミングは、そのメモリセルの位置（ロウデコーダ１１０からの距離）に応じた量だけ遅延する。
【００４８】
例えば、図７に示されるように、ワード線ＷＬｓｅｌに第１のメモリセルＭＣｓｅｌａと第２のメモリセルＭＣｓｅｌｂとが接続され、第２のメモリセルＭＣｓｅｌｂは第１のメモリセルＭＣｓｅｌａよりもロウデコーダ１１０から遠い位置に接続されている場合、第２のメモリセルＭＣｓｅｌｂに判定電圧の開始点が到達するタイミング（時刻ｔ４）は、第１のメモリセルＭＣｓｅｌａに判定電圧の開始点が到達するタイミング（時刻ｔ３）よりも遅い。
【００４９】
しかしながら、判定電圧は波形を保ったまま伝搬されるので、メモリセルの状態がオフ状態からオン状態になるタイミングと、そのメモリセルの状態がオン状態からオフ状態になるタイミングとは、ともに同じ量だけ遅延する。つまり、対象期間の時間は、判定電圧の遅延による影響を受けない。また、式（１）は、遅延量ｔｄを含んでいない。
【００５０】
このように、図６に示すような波形の判定電圧を用いることにより、カウンタ回路１０９０のスタート時刻とストップ時刻を正確に決めることができる。そのため、図７に示すような複数のメモリセル間で判定電圧が到達する時間に差がある場合においても、正確にｔｍｅｓを決めることができ、各々のメモリセルに書き込まれているしきい値電圧Ｖｔｈを正確に求めることができる。
【００５１】
なお、図８に示すように、それぞれ隣接ステート間の境界に対応する複数の読み出し電圧を用いてしきい値電圧に対応するデータを判定する方法が知られている。この方法を比較例１と表記する。比較例１では、複数の読み出し電圧のそれぞれが順次、ワード線ＷＬｓｅｌに供給され、メモリセルＭＣｓｅｌに電流が流れたか否かが、読み出し電圧毎に判定される。
【００５２】
しかしながら、比較例１によれば、ワード線ＷＬｓｅｌに接続されたページ内の全てのメモリセルＭＣｓｅｌの制御ゲート電極に印加される電圧が安定するまで（即ちページ内の全てのメモリセルのゲート電圧が立ち上がるまで）、各メモリセルＭＣｓｅｌに電流が流れたか否かの判定の処理を待つ必要がある。読み出し電圧毎に安定するまで処理が待たされるので、リード処理にかかる時間が増大する。
【００５３】
さらに、近年は、各メモリセルＭＣに格納されるデータのビット数が増加する傾向にある。ひとつのメモリセルＭＣあたりのビット数の増加に応じて、Ｖｍｉｎ〜Ｖｍａｘの範囲に設定されるステートの数が増加する。よって、比較例１を適用した場合、必要となる読み出し電圧の数が増加し、その結果、リード処理に要する時間がますます増大する。
【００５４】
非特許参考文献１のランプ電圧をワード線に印加するリード方法の概要を図９に示す。以後、この手法を比較例２と表記する。この手法を用いるとワード線に遅延がある場合でも、全てのメモリセルの状態が安定するまで待つ必要がなく、リード処理にかかる時間を低減できる。また、ページ内の全てのセルで、ワード線に印加された電圧がＶｔｈを超え、センスアンプが動作する時刻も正確に計測することができる。しかしながら、比較例２では遠くにあるメモリセルに関しては、ランプ電圧の立ち上がり開始時刻、すなわち図９のｔｎを正確に計測することが難しく、リードの精度が劣化する原因になる。
【００５５】
比較例１および比較例２に対し、第１の実施形態によれば、時間とともに連続的に変化する判定電圧が供給され、対象期間の時間を計測するので、比較例１に比べて高速にデータをリードすることができ、比較例２に比べて精度よくデータの読み出しができる。さらに、ひとつのメモリセルＭＣあたりのビット数が増加した場合には、比較例１に対する高速動作のメリットは大きくなる。
【００５６】
即ち、第１の実施形態によれば、メモリチップ１００は、高速かつ精度よくデータを読み出すことができる。
【００５７】
（第２の実施形態）
第１の実施形態では、判定電圧の一例として図６に図示された波形の電圧を説明した。判定電圧は、時間の経過に応じて電圧値が増加する期間と時間の経過に応じて電圧値が減少する期間とを含む波形を有している限り、種々の変更が可能である。
【００５８】
例えば図１０に示されるように、期間３０１の長さと期間３０２の長さとが相違してもよい。本図の例によれば、時刻ｔ９においてメモリセルＭＣｓｅｌがオフ状態からオン状態となり、時刻ｔ１０においてメモリセルＭＣｓｅｌがオン状態からオフ状態となる。前述したように、期間３０１と期間３０２それぞれにおいて、単位時間たりの電圧の変化量は予め設定された値となっているため、それらの電圧変化量の値とｔｍｅｓより、当該メモリセルＭＣｓｅｌのＶｔｈを計算することができる。
【００５９】
別の例では、図１１に示されるように、期間３０１と期間３０２との間に電圧値が一定に保たれる期間３０３が設けられてもよい。本図の例によれば、時刻ｔ１１においてメモリセルＭＣｓｅｌがオフ状態からオン状態となり、時刻ｔ１２においてメモリセルがオン状態からオフ状態となる。時刻ｔ１１から時刻ｔ１２までの時間が、対象期間の時間ｔｍｅｓとして計測される。期間３０１および３０２の単位時間たりの電圧の変化量と期間３０３の時間は予め設定した値となっているため、これらの値とｔｍｅｓより、当該メモリセルＭＣｓｅｌのＶｔｈを計算することができる。
【００６０】
さらに別の例では、図１２に示されるように、期間３０１の前に期間３０２が設定されてもよい。本図の例によれば、制御ゲート電極に印加された電圧がメモリセルＭＣｓｅｌのしきい値電圧を下回ったとき、メモリセルＭＣｓｅｌの状態は、最初の変化として、オン状態からオフ状態に変化する（時刻ｔ１３）。制御ゲート電極に印加された電圧が上昇に転じ、その後メモリセルＭＣｓｅｌのしきい値電圧を超えたとき、メモリセルＭＣｓｅｌの状態は、次の変化として、オフ状態からオン状態に変化する（時刻ｔ１４）。本図の例では、時刻ｔ１３から時刻ｔ１４までの時間が、対象期間の時間ｔｍｅｓとして計測される。期間３０１および３０２の単位時間たりの電圧の変化量は予め設定した値となっているため、これらの値とｔｍｅｓより、当該メモリセルＭＣｓｅｌのＶｔｈを計算することができる。
【００６１】
なお、電圧値が増加する期間３０１または電圧値が下降する期間３０２は、複数個、設けられてもよい。例えば図１３に示されるように、最初に期間３０１が設定され、次に期間３０２が設定され、最後に期間３０１が設定されている。このような場合、例えば、時刻ｔ１５から時刻ｔ１６までの時間が第１の対象期間の時間ｔｍｅｓ１として計測され、時刻ｔ１６から時刻ｔ１７までの時間が第２の対象期間の時間ｔｍｅｓ２として計測される。そして、デコード回路１０９１は、ｔｍｅｓ１およびｔｍｅｓ２を用いてデータを取得する。例えば、ｔｍｅｓ１およびｔｍｅｓ２のそれぞれからしきい値電圧Ｖｔｈを求め、求めたしきい値電圧Ｖｔｈの平均値に基づいてデータに取得する。
【００６２】
なお、電圧値が増加する期間３０１または電圧値が下降する期間３０２が複数個設定される場合のデータの取得方法はこれに限定されない。
【００６３】
また、第１および第２の実施形態の説明では、判定電圧は、各期間（期間３０１、３０２、３０３）において電圧値が時間の経過に対してリニアに変化せしめられるとした。判定電圧の電圧値の変化は、時間の経過に対して必ずしもリニアに変化されなくてもよい。判定電圧の電圧値の変化が時間の経過に対してリニアではない場合、デコード回路１０９１に適用されるしきい値電圧Ｖｔｈを判定するアルゴリズムが電圧値の変化に対応して変形されればよい。
【００６４】
また、第１および第２の実施形態の説明では、判定電圧は、各期間（期間３０１、３０２、３０３）において、ゼロからＶｍａｘまでの範囲で変化せしめられるとした。判定電圧が各期間において変化せしめられる範囲はこれに限定されない。各期間における判定電圧の上限は、Ｖｍａｘよりも大きくてもよいし、Ｖｍａｘよりも小さくてもよい。各期間における判定電圧の上限は、ゼロよりも大きくてもよいし、ゼロよりも小さくてもよい。少なくとも、しきい値電圧Ｖｔｈが、判定電圧が変化せしめられる範囲内にある場合、しきい値電圧Ｖｔｈに対応したデータをｔｍｅｓに基づいて判定することができる。
【００６５】
（第３の実施形態）
プログラム処理のシーケンス（プログラムシーケンス）は、リード処理を含み得る。プログラムシーケンスに含まれるリード処理に、第１の実施形態および第２の実施形態を適用することが可能である。
【００６６】
図１４は、第３の実施形態のプログラム処理のシーケンスを説明するためのフローチャートである。プログラムシーケンスが開始すると、まず、リード処理が実行される（Ｓ１０１）。
【００６７】
Ｓ１０１では、各センスアンプＳＡは、対象期間の時間ｔｍｅｓを計測する。デコード回路１０９１は、ｔｍｅｓからしきい値電圧Ｖｔｈを取得し、取得したしきい値電圧Ｖｔｈを出力する。
【００６８】
続いて、しきい値電圧Ｖｔｈが目標のしきい値電圧Ｖｔｈ＿ｐｒｏｇを超えたか否かが判定される（Ｓ１０２）。目標のしきい値電圧Ｖｔｈ＿ｐｒｏｇは、書き込み対象のデータに対応するステートの範囲内に予め設定された電圧値である。Ｓ１０２の処理は、例えばチップ制御回路１０３よって実行される。
【００６９】
しきい値電圧Ｖｔｈが目標のしきい値電圧Ｖｔｈ＿ｐｒｏｇを超えていないと判定された場合（Ｓ１０２、Ｎｏ）、必要となるプログラミングパルスの回数または大きさが演算される（Ｓ１０３）。
【００７０】
Ｓ１０３の処理は、例えばチップ制御回路１０３によって実行される。しきい値電圧Ｖｔｈから目標のしきい値電圧Ｖｔｈ＿ｐｒｏｇまでの乖離量が大きいほど、プログラミングパルスの数が多く設定されるか、またはプログラミングパルスの大きさが大きく設定される。
【００７１】
そして、プログラム処理が実行される（Ｓ１０４）。即ち、Ｓ１０３で演算された数または大きさのプログラミングパルスが、メモリセルＭＣｓｅｌに印加される。
【００７２】
そして、Ｓ１０１の処理が再び実行される。
【００７３】
しきい値電圧Ｖｔｈが目標のしきい値電圧Ｖｔｈ＿ｐｒｏｇを超えたと判定された場合（Ｓ１０２、Ｙｅｓ）、プログラムシーケンスが終了となる。
【００７４】
つまり、Ｓ１０１〜Ｓ１０２では、対象期間の時間ｔｍｅｓが計測され、計測されたｔｍｅｓに基づいて、プログラムシーケンスが完了したか否かが判定される。
【００７５】
このように、第１の実施形態または第２の実施形態を適用したリード処理を用いてプログラムシーケンスの完了を判断してもよい。これにより、プログラムシーケンスが完了するまでの時間を短縮することが可能となる。
【００７６】
また、第１の実施形態または第２の実施形態を適用したリード処理を用いて、必要なプログラミングパルスの回数または大きさを判定してもよい。これにより、プログラムシーケンスが完了するまでの時間を短縮することが可能となる。
【００７７】
なお、イレース後のメモリセルのしきい値電圧は、Ｅｒステートにあり、０Ｖ以下となっている。よって、Ｓ１０１〜Ｓ１０４のループ処理がイレース後に初回に実行される場合においては、Ｓ１０１においてリード処理が実行されず、しきい値電圧Ｖｔｈを０Ｖと仮定して後の処理が実行されてもよい。
【００７８】
なお、第１〜第３の実施形態において説明した各センスアンプＳＡの構成は、一例である。メモリセルＭＣｓｅｌの状態がオフ状態からオン状態に変化するタイミングと、メモリセルＭＣｓｅｌの状態がオフ状態からオン状態に変化するタイミングと、の時間間隔を検出し、検出された時間間隔に基づいてデータを判定する限り、各センスアンプＳＡは、任意に構成され得る。
【００７９】
また、第１〜第３の実施形態においては、メモリセルアレイ１０７は、メモリセルＭＣが２次元的に配列された例を説明した。メモリセルアレイ１０７は、メモリセルＭＣが３次元的に配列された構成を有していてもよい。例えば、導電膜と絶縁膜とが交互に積層された積層体が柱状の半導体柱で貫通され、導電膜と半導体柱とが交差する部分にメモリセルＭＣが設けられる。つまり、ＮＡＮＤストリングＮＳは、基板に対して垂直に設けられる。そして、図３に示される構造と同様に、ＮＡＮＤストリングＮＡの一端に第１のセンスアンプＳＡｎｕが設けられ、ＮＡＮＤストリングＮＡの他端に第２のセンスアンプＳＡｎｄが設けられる。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１００  メモリチップ、１０１  Ｉ／Ｏ信号処理回路、１０２  制御信号処理回路、１０３  チップ制御回路、１０４  コマンドレジスタ、１０５  アドレスレジスタ、１０６  データレジスタ、１０７  メモリセルアレイ、１０８  カラムデコーダ、１０９  センスアンプブロック、１１０  ロウデコーダ、１１１  電圧生成回路、１１２  ＲＹ／ＢＹ生成回路、２００  メモリシステム、２１０  メモリコントローラ、３００  ホスト、１０９０  カウンタ回路、１０９１  デコード回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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