(57)【要約】【課題】１画素当たりの回路面積を縮小し、画素の微細化を図りつつ、画素の開口率の向上を可能とする受光装置及び当該受光装置を用いる測距装置を提供する。【解決手段】本開示の受光装置は、光子の受光に応じて信号を発生する受光部それぞれ含む複数の画素を有する画素アレイ部、受光部をリチャージする第１のスイッチ部、及び、受光部の出力に応じて第１のスイッチ部を制御するリチャージ制御部を有し、リチャージ制御部が、複数の画素間で共有されている。また、本開示の測距装置は、測定対象物に対して光を照射する光源、及び、測定対象物で反射された光を受光する受光装置を備え、受光装置が上記の構成の受光装置から成る。【選択図】  図５
2019158806.tif 000002
【特許請求の範囲】
【請求項１】
光子の受光に応じて信号を発生する受光部をそれぞれ含む複数の画素を有する画素アレイ部、
受光部をリチャージする第１のスイッチ部、及び、
受光部の出力に応じて第１のスイッチ部を制御するリチャージ制御部を有し、
リチャージ制御部は、複数の画素間で共有されている、
受光装置。
【請求項２】
リチャージ制御部は、共有する複数の画素の受光部のうち、１個以上の受光部に光子が入射した場合に、複数の画素の受光部の全てに対してリチャージを行う、
請求項１に記載の受光装置。
【請求項３】
リチャージ制御部は、１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の論理和をとる論理和回路を有し、論理和回路の論理和信号に応答してリチャージを行う、
請求項２に記載の受光装置。
【請求項４】
受光部は、単一光子アバランシェダイオードから成る、
請求項１に記載の受光装置。
【請求項５】
単一光子アバランシェダイオードのカソード電極側から信号を取り出す、
請求項４に記載の受光装置。
【請求項６】
単一光子アバランシェダイオードのアノード電極側から信号を取り出す、
請求項４に記載の受光装置。
【請求項７】
論理和回路の論理和信号のレベルを変換するレベル変換部を有し、レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する、
請求項３に記載の受光装置。
【請求項８】
１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の排他的論理和をとる排他的論理和回路、及び、
排他的論理和回路の排他的論理和信号のレベルを変換するレベル変換部を有し、
レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する、
請求項３に記載の受光装置。
【請求項９】
リチャージ制御部を共有する複数の画素に入射する光子の個数を加算する加算器を有し、加算器の加算結果を光子の入射個数を検出するための情報として出力する、
請求項３に記載の受光装置。
【請求項１０】
論理和回路の各入力信号の各々について、パルス幅を拡大する処理を行って出力する波形整形部を有する、
請求項３に記載の受光装置。
【請求項１１】
単一光子アバランシェダイオードに対する印加電圧を降伏電圧まで下げるクエンチ回路を有する、
請求項４に記載の受光装置。
【請求項１２】
クエンチ回路は、第１のスイッチ部に対して並列に接続された第２のスイッチ部から成り、受光部の出力に応じて動作する、
請求項１１に記載の受光装置。
【請求項１３】
リチャージ制御部は、第１のスイッチ部を駆動するリチャージ信号を生成するリチャージ信号生成回路を有し、
リチャージ信号生成回路は、リングオシレータを用いて構成されている、
請求項１に記載の受光装置。
【請求項１４】
リングオシレータは、立ち上がり遅延時間と立ち下がり遅延時間とが異なる非対称遅延素子を用いて構成されている、
請求項１３に記載の受光装置。
【請求項１５】
非対称遅延素子は、ＣＭＯＳインバータから成り、Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのサイズが異なる、
請求項１４に記載の受光装置。
【請求項１６】
非対称遅延素子の遅延時間が可変である、
請求項１５に記載の受光装置。
【請求項１７】
Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのうち、オン抵抗が大きい方のトランジスタの直列接続個数が可変であり、直列接続個数に応じて遅延時間を設定する、
請求項１６に記載の受光装置。
【請求項１８】
Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのうち、オン抵抗が大きい方のトランジスタの並列接続個数が可変であり、並列接続個数に応じて遅延時間を設定する、
請求項１６に記載の受光装置。
【請求項１９】
受光部が配置された第１の 半導体基板と、リチャージ制御部が配置された第２の半導体基板とが積層された積層構造を有する、
請求項１に記載の受光装置。
【請求項２０】
測定対象物に対して光を照射する光源、及び、
測定対象物で反射された光を受光する受光装置を備え、
受光装置は、
受光部をそれぞれ含む複数の画素が配置されて成る画素アレイ部、
受光部をリチャージする第１のスイッチ部、及び、
受光部の出力に応じて第１のスイッチ部を制御するリチャージ制御部を有し、
リチャージ制御部は、複数の画素間で共有されている、
測距装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、受光装置及び測距装置に関する。
【背景技術】
【０００２】
近年、受光部を含む画素が行列状に２次元配置されて成る受光装置において、チップサイズの小型化を目的として、画素の微細化が進められている。そして、画素の微細化を図るために、画素を構成するトランジスタ等の回路素子を複数の画素間で共有することで、１画素当たりの回路素子数を削減するようにしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−７３５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、画素の受光部の一つとして、光子の受光に応じて信号を発生する光センサがある。この光センサを用いる受光装置では、光センサをプリチャージするスイッチ部や、当該スイッチ部を制御するリチャージ制御部を画素毎に備える必要がある。そのため、画素の微細化を図ったとしても、画素毎に設けられるスイッチ部やリチャージ制御部を含む回路面積が減らないために、画素の開口率が低下する。
【０００５】
そこで、本開示は、１画素当たりの回路面積を縮小し、画素の微細化を図りつつ、画素の開口率の向上を可能とする受光装置及び当該受光装置を用いる測距装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための本開示の受光装置は、
光子の受光に応じて信号を発生する受光部をそれぞれ含む複数の画素を有する画素アレイ部、
受光部をリチャージする第１のスイッチ部、及び、
受光部の出力に応じて第１のスイッチ部を制御するリチャージ制御部を有し、
リチャージ制御部が、複数の画素間で共有されている。
【０００７】
また、上記の目的を達成するための本開示の測距装置（距離測定装置）は、
測定対象物に対して光を照射する光源、及び、
測定対象物で反射された光を受光する受光装置を備える。
そして、受光装置は、
受光部をそれぞれ含む複数の画素が配置されて成る画素アレイ部、
受光部をリチャージする第１のスイッチ部、及び、
受光部の出力に応じて第１のスイッチ部を制御するリチャージ制御部を有し、
リチャージ制御部が、複数の画素間で共有されている。
【発明の効果】
【０００８】
本開示によれば、１画素当たりの回路面積を縮小できるため、画素の微細化を図りつつ、画素の開口率の向上を図ることができる。
【０００９】
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示の一実施形態に係る測距装置を示す概略構成図である。
【図２】図２Ａ及び図２Ｂは、本開示の一実施形態に係る測距装置の具体的な構成を示すブロック図である。
【図３】図３は、ＳＰＡＤセンサを用いた受光装置の１画素分の基本的な構成を示す回路図である。
【図４】図４Ａは、センサチップ及び回路チップの積層構造の分解斜視図であり、図４Ｂは、ＳＰＡＤセンサのカソード電位、クエンチ信号ＱＮＣＨ、及び、リチャージ信号ＲＣＨＧのタイミング関係を示すタイミング波形図である。
【図５】図５は、実施例１に係る受光装置の回路構成を示す回路図である。
【図６】図６は、実施例１に係る受光装置の回路動作の説明に供するタイミング波形図である。
【図７】図７は、実施例２に係る受光装置の回路構成を示す回路図である。
【図８】図８は、実施例３に係る受光装置の回路構成を示す回路図である。
【図９】図９は、実施例４に係る受光装置の回路構成を示す回路図である。
【図１０】図１０は、実施例５に係る受光装置の回路構成を示す回路図である。
【図１１】図１１は、実施例５に係る受光装置の回路動作の説明に供するタイミング波形図である。
【図１２】図１２は、実施例６に係る受光装置の回路構成を示す回路図である。
【図１３】図１３は、実施例６に係る受光装置の回路動作の説明に供するタイミング波形図である。
【図１４】図１４は、実施例７に係る受光装置の回路構成を示す回路図である。
【図１５】図１５は、実施例７に係る受光装置の回路動作の説明に供するタイミング波形図である。
【図１６】図１６は、実施例８に係る受光装置の積層構造の一例を示す分解斜視図である。
【図１７】図１７は、実施例８に係る受光装置の平置構造の一例を示す斜視図である。
【図１８】図１８は、実施例９に係るリチャージ信号生成回路の回路構成の一例を示す回路図である。
【図１９】図１９は、実施例９に係るリチャージ信号生成回路を有する受光装置の回路動作の説明に供するタイミング波形図である。
【図２０】図２０は、実施例１０に係るリチャージ信号生成回路の回路構成の一例を示す回路図である。
【図２１】図２１は、実施例１１に係る非対称遅延素子の回路構成の一例を示す回路図である。
【図２２】図２２は、実施例１２に係る非対称遅延素子の回路構成の一例を示す回路図である。
【図２３】図２３Ａは、実施例１２に係る非対称遅延素子の真理値表を示す図であり、図２３Ｂは、実施例１３に係る非対称遅延素子の真理値表を示す図である。
【図２４】図２４は、実施例１３に係る非対称遅延素子の回路構成の一例を示す回路図である。
【図２５】図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【図２６】図２６は、測距装置の設置位置の例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の受光装置及び測距装置、全般に関する説明
２．実施形態に係る測距装置
３．ＳＰＡＤセンサを用いた受光装置の基本構成
４．実施形態に係る受光装置
４−１．実施例１（カソード電極側から信号を取り出す場合の例）
４−２．実施例２（アノード電極側から信号を取り出す場合の例）
４−３．実施例３（実施例１の変形例：４入力ＯＲ回路の他の回路構成の例）
４−４．実施例４（実施例１の変形例：画素出力の取り出し方の第１例）
４−５．実施例５（実施例１の変形例：画素出力の取り出し方の第２例）
４−６．実施例６（実施例４の変形例：光子の入射個数を検出する例）
４−７．実施例７（実施例１の変形例：画素出力を画素毎に取り出す例）
４−８．実施例８（受光装置のチップ構造の例）
４−９．実施例９（リチャージ信号生成回路がリングオシレータから成る第１例）
４−１０．実施例１０（リチャージ信号生成回路がリングオシレータから成る第２例）
４−１１．実施例１１（リングオシレータを構成する非対称遅延素子の例）
４−１２．実施例１２（実施例１１の変形例：オン抵抗大の素子の直列数を替える例）
４−１３．実施例１３（実施例１１の変形例：オン抵抗大の素子の並列数を変える例）
５．本開示に係る技術の適用例（移動体の例）
６．本開示がとることができる構成
【００１２】
＜本開示の受光装置及び測距装置、全般に関する説明＞
本開示の受光装置及び測距装置にあっては、リチャージ制御部について、共有する複数の画素の受光部のうち、１個以上の受光部に光子が入射した場合に、複数の画素の受光部の全てに対してリチャージを行う構成とすることができる。また、リチャージ制御部について、１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の論理和をとる論理和回路を有し、論理和回路の論理和信号に応答してリチャージを行う構成とすることができる。
【００１３】
上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、受光部について、単一光子アバランシェダイオードから成る構成とすることができる。このとき、単一光子アバランシェダイオードのカソード電極側から信号を取り出す構成とすることもできるし、アノード電極側から信号を取り出す構成とすることもできる。
【００１４】
また、上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、論理和回路の論理和信号のレベルを変換するレベル変換部を有し、レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する構成とすることができる。あるいは又、１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の排他的論理和をとる排他的論理和回路、及び、排他的論理和回路の排他的論理和信号のレベルを変換するレベル変換部を有し、レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する構成とすることができる。
【００１５】
また、上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、リチャージ制御部を共有する複数の画素に入射する光子の個数を加算する加算器を有し、加算器の加算結果を光子の入射個数を検出するための情報として出力する構成とすることができる。あるいは又、論理和回路の各入力信号の各々について、パルス幅を拡大する処理を行って出力する波形整形部を有する構成とすることができる。
【００１６】
また、上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、単一光子アバランシェダイオードに対する印加電圧を降伏電圧まで下げるクエンチ回路を有する構成とすることができる。そして、クエンチ回路については、第１のスイッチ部に対して並列に接続された第２のスイッチ部から成り、受光部の出力に応じて動作する構成とすることができる。
【００１７】
また、上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、リチャージ制御部について、第１のスイッチ部を駆動するリチャージ信号を生成するリチャージ信号生成回路を有する構成とすることができる。そして、リチャージ信号生成回路について、リングオシレータを用いて構成とすることができる。また、リングオシレータについて、立ち上がり遅延時間と立ち下がり遅延時間とが異なる非対称遅延素子を用いて構成とすることができる。
【００１８】
また、上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、非対称遅延素子について、ＣＭＯＳインバータから成り、Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのサイズが異なる構成とすることができる。また、非対称遅延素子の遅延時間が可変である構成とすることができる。
【００１９】
また、上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのうち、オン抵抗が大きい方のトランジスタの直列接続個数が可変であり、直列接続個数に応じて遅延時間を設定する構成とすることができる。あるいは又、オン抵抗が大きい方のトランジスタの並列接続個数が可変であり、並列接続個数に応じて遅延時間を設定する構成とすることができる。
【００２０】
また、上述した好ましい構成を含む本開示の受光装置及び測距装置にあっては、受光部が配置された第１の半導体基板と、リチャージ制御部が配置された第２の半導体基板とが積層された積層構造を有する構成とすることができる。
【００２１】
＜実施形態に係る測距装置＞
図１は、本開示の一実施形態に係る測距装置を示す概略構成図である。本実施形態に係る測距装置１は、測定対象物である被写体１０までの距離を測定する測定法として、被写体１０に向けて照射した光（例えば、レーザ光）が、当該被写体１０で反射されて戻ってくるまでの時間を測定するＴＯＦ（time of flight：飛行時間）法を採用している。ＴＯＦ法による距離測定を実現するために、本実施形態に係る測距装置１は、光源２０及び受光装置３０を備えている。そして、受光装置３０として、後述する本開示の一実施形態に係る受光装置を用いる。
【００２２】
本実施形態に係る測距装置１の具体的な構成を図２Ａ及び図２Ｂに示す。光源２０は、例えば、レーザドライバ２１、レーザ光源２２、及び、拡散レンズ２３を有し、被写体１０に対してレーザ光を照射する。レーザドライバ２１は、制御部４０による制御の下に、レーザ光源２２を駆動する。レーザ光源２２は、例えば半導体レーザから成り、レーザドライバ２１によって駆動されることによりレーザ光を出射する。拡散レンズ２３は、レーザ光源２２から出射されたレーザ光を拡散し、被写体１０に対して照射する。
【００２３】
受光装置３０は、受光レンズ３１、光センサ３２、及び、論理回路３３を有し、レーザ照射部２０による照射レーザ光が被写体１０で反射されて戻ってくる反射レーザ光を受光する。受光レンズ３１は、被写体１０からの反射レーザ光を光センサ３２の受光面上に集光する。光センサ３２は、受光レンズ３１を経た被写体１０からの反射レーザ光を画素単位で受光し、光電変換する。
【００２４】
光センサ３２の出力信号は、論理回路３３を経由して制御部４０へ供給される。光センサ３２の詳細については後述する。制御部４０は、例えば、ＣＰＵ（Central Processing Unit：中央処理ユニット）等によって構成され、光源２０及び受光装置３０を制御するとともに、光源２０から被写体１０に向けて照射したレーザ光が、当該被写体１０で反射されて戻ってくるまでの時間ｔの計測を行う。この時間ｔを基に、被写体１０までの距離Ｌを求めることができる。時間計測の方法としては、光源２０からパルス光を照射したタイミングでタイマをスタートさせ、受光装置３０が当該パルス光を受光したタイミングでタイマをストップし、時間ｔを計測する。時間計測のその他の方法として、光源２０から所定の周期でパルス光を照射し、受光装置３０が当該パルス光を受光した際の周期を検出し、発光の周期と受光の周期との位相差から時間ｔを計測してもよい。
【００２５】
光センサ３２としては、受光部を含む画素が２次元アレイ状に配置されて成る２次元アレイセンサ（所謂、エリアセンサ）を用いることもできるし、受光部を含む画素が直線状に配置されて成る１次元アレイセンサ（所謂、ラインセンサ）を用いることもできる。
【００２６】
そして、本実施形態では、光センサ３２として、画素の受光部が、光子の受光に応じて信号を発生する素子、例えば、ＳＰＡＤ（Single Photon Avalanche Diode：単一光子アバランシェダイオード）素子から成るセンサを用いている。すなわち、本実施形態に係る受光装置３０は、画素の受光部がＳＰＡＤセンサから成る構成となっている。尚、受光部はＳＰＡＤ素子に限定されず、ＡＰＤ（Avalanche Photo Diode）等の種々の素子であってもよい。
【００２７】
＜ＳＰＡＤセンサを用いた受光装置の基本構成＞
ＳＰＡＤセンサを用いた受光装置３０の基本的な構成を図３に示す。ここでは、１画素分の基本構成を図示している。
【００２８】
画素５０は、受光部としてＳＰＡＤセンサ５１を用いている。ＳＰＡＤセンサ５１は、カソード電極が端子５２に、アノード電極が低電位−Ｖbd（例えば、−１０Ｖ）側電源にそれぞれ接続されており、光子ｈｖの受光に応じて信号、具体的にはパルス信号を発生する。ＳＰＡＤセンサ５１は、単一光子の入射をある確率（ＰＤＥ：Photon Detection Efficiency）で検出できる高性能な光センサである。
【００２９】
ＳＰＡＤセンサ５１を含む画素５０は、図４Ａに示すように、第１半導体基板上に、Ｍ行Ｎ列の２次元アレイ状に配置されて画素アレイ部を構成している。画素５０が配置されて成る第１半導体基板は、センサチップ７１を構成している。このセンサチップ７１は、図２Ａの光センサ３２に相当する。
【００３０】
画素５０毎に、回路部６０が設けられている。回路部６０は、第１スイッチ部６１、第２スイッチ部６２、コンパレータ６３、リチャージ制御部６４、及び、レベル変換部６５を有する構成となっている。回路部６０のうち、第１スイッチ部６１、第２スイッチ部６２、及び、コンパレータ６３は、ＳＰＡＤセンサ５１と共に画素５０を構成している。
【００３１】
第１スイッチ部６１は、例えばＰチャネル形の電界効果トランジスタから成り、高電位Ｖe側電源と端子５２との間に接続され、リチャージ制御部６４から与えられるリチャージ信号ＲＣＨＧに応じて動作するリチャージスイッチである。第１スイッチ部６１は、リチャージ信号ＲＣＨＧに応答してＳＰＡＤセンサ５１をリチャージする。
【００３２】
第２スイッチ部６２は、第１スイッチ部６１に対して並列に接続されており、ＳＰＡＤセンサ５１の出力、具体的には、コンパレータ６３の出力に応じてクエンチング動作を行うクエンチ回路を構成している。クエンチスイッチとしての第２スイッチ部６２は、クエンチング動作により、ＳＰＡＤセンサ５１に対する印加電圧を降伏電圧まで下げることによってアバランシェ現象を停止させる。
【００３３】
コンパレータ６３は、ＳＰＡＤセンサ５１のカソード電位を論理レベルに変換する。このコンパレータ６３から出力される論理信号が、第２スイッチ部６２にクエンチ信号ＱＮＣＨとして与えられるとともに、リチャージ制御部６４及びレベル変換部６５に供給される。
【００３４】
リチャージ制御部６４は、コンパレータ６３から出力される論理信号に基づいて、リチャージ信号ＲＣＨＧを生成する。そして、リチャージ制御部６４は、リチャージ信号ＲＣＨＧに基づいて、第１スイッチ部６１をオン／オフ制御する。
【００３５】
レベル変換部６５は、コンパレータ６３から出力される論理レベルの電位Ｖeを、後段の論理回路３３（図２Ｂ参照）の電源電位ＶDD（例えば、１．１Ｖ程度）にレベルダウンするレベルダウン回路である。レベル変換部６５でレベルダウンされた電位は、画素出力として導出される。後段の論理回路３３では、レベル変換部６５から出力される画素出力のエッジ検出などの処理が行われる。
【００３６】
ＳＰＡＤセンサ５１のカソード電位、クエンチ信号ＱＮＣＨ、及び、リチャージ信号ＲＣＨＧのタイミング関係を図４Ｂに示す。
【００３７】
光子がＳＰＡＤセンサ５１に入射すると、アバランシェ増幅でＳＰＡＤセンサ５１に電流が流れ、ＳＰＡＤセンサ５１のカソード電位が下がる。そして、ＳＰＡＤセンサ５１のカソード電位がコンパレータ６３の比較基準値（閾値）を超えると、クエンチ信号ＱＮＣＨの論理が０→１に遷移する。これに応答して第２スイッチ部６２がオフ状態になることで、クエンチング動作が行われる。
【００３８】
第２スイッチ部６２によるクエンチング動作によって、ＳＰＡＤセンサ５１のカソード電位が０Ｖ付近まで下がるため、アバランシェ増幅が止まる。そして、リチャージ信号ＲＣＨＧの論理が１→０→１と遷移することで、第１スイッチ部６１がオン状態となってＳＰＡＤセンサ５１をリチャージする。これにより、ＳＰＡＤセンサ５１のカソード電位がＶeまで上昇し、ＳＰＡＤセンサ５１は初期状態に戻る。
【００３９】
上述した一連の動作、即ち、ＳＰＡＤセンサ５１に電流が流れ、ＳＰＡＤセンサ５１のカソード電位が低下→クエンチング→ＳＰＡＤセンサ５１のリチャージの一連の動作が、光子がＳＰＡＤセンサ５１に入射するたびに繰り返される。
【００４０】
上記の構成の回路部６０は、第２半導体基板上に、Ｍ行Ｎ列の２次元アレイ状に配置されている。回路部６０が配置されて成る第２半導体基板は、回路チップ７２を構成している。回路チップ７２は、センサチップ７１に対して積層される。これにより、センサチップ７１及び回路チップ７２の積層構造において、１画素５０毎に、回路部６０が設けられた構成となっている。すなわち、１つの画素５０の占有面積と、１つの回路部６０の占有面積とがほぼ等しい関係となっている。
【００４１】
ところで、近年、チップサイズの小型化を目的として、画素５０の微細化が進められている。しかしながら、上述したように、画素５０及び回路部６０の占有面積が同程度で、画素５０と回路部６０との関係が１対１の関係にある場合、画素５０の微細化を図ったとしても、回路部６０の占有面積（回路面積）が減らないために、画素５０の開口率が低下する。換言すれば、回路部６０の回路面積が画素５０の微細化のボトルネックとなる。
【００４２】
＜実施形態に係る受光装置＞
本実施形態では、ＳＰＡＤセンサ５１をリチャージする第１スイッチ部６１、及び、ＳＰＡＤセンサ５１の出力に応じてＳＰＡＤセンサ５１を制御するリチャージ制御部６４を有する受光装置３０において、リチャージ制御部６４を複数の画素５０間で共有する構成を採ることを特徴としている。
【００４３】
このように、複数の画素５０間でリチャージ制御部６４を共有することで、１画素当たりの回路部６０の回路面積を縮小できるため、画素５０の微細化を図りつつ、開口率の向上を図ることができる。また、センサチップ７１及び回路チップ７２が積層されて成る積層構造（図４Ａ参照）の場合には、１画素当たりの回路部６０の回路面積を縮小できることで、画素５０の微細化、ひいては、チップサイズの小型化又は多画素化を図ることができる。
【００４４】
但し、本開示の技術は、積層構造への適用に限られるものではない。すなわち、画素５０が配置されて成る画素アレイ部と同じ半導体基板上に回路部６０を配置する、所謂平置構造に対しても適用可能である。積層構造及び平置構造のチップ構造の詳細については後述する。
【００４５】
以下に、本実施形態に係る受光装置３０の具体的な実施例について説明する。
【００４６】
［実施例１］
実施例１は、ＳＰＡＤセンサ５１のカソード電極側から信号を取り出す場合の例である。実施例１に係る受光装置３０の回路構成を図５に示す。
【００４７】
ここでは、４つの画素５０1〜５０4間でリチャージ制御部６４を共有する場合を例示している。４つの画素５０1〜５０4は、行列状画素配列において、列方向及び行方向で隣接する２列×２行の４画素である。但し、リチャージ制御部６４を共有する画素数は４画素に限られるものではない。この点については、後述する各実施例においても同様である。また、ＳＰＡＤセンサ５１毎に設けられるクエンチスイッチとしての第２スイッチ部６２については、図面の簡略化のために図示を省略している。後述する各実施例においても同様である。
【００４８】
画素５０1において、ＳＰＡＤセンサ５１1は、カソード電極が端子５２1に、アノード電極が低電位（−Ｖbd）側電源にそれぞれ接続されている。そして、ＳＰＡＤセンサ５１1の信号は、カソード電極側から端子５２1を通して取り出される。他のＳＰＡＤセンサ５１2〜５１4についても同様である。
【００４９】
リチャージスイッチとしての第１スイッチ部６１1は、例えばＰチャネル形の電界効果トランジスタから成り、高電位（Ｖe）側電源と端子５２との間に接続され、リチャージ制御部６４から与えられるリチャージ信号ＲＣＨＧに応じて動作する。他の第１スイッチ部６１2〜６１4についても同様である。
【００５０】
ＳＰＡＤセンサ５１1〜５１4の各カソード電極から端子５２1〜５２4を通して取り出される信号は、コンパレータ６３1〜６３4で論理レベルに変換された後、リチャージ制御部６４の入力端に供給される。すなわち、ＳＰＡＤセンサ５１1〜５１4の各カソード電極と、リチャージ制御部６４の入力端とが、端子５２1〜５２4及びコンパレータ６３1〜６３4を介して電気的に接続されることにより、４つの画素５０1〜５０4間でリチャージ制御部６４が共有された構成となっている。
【００５１】
リチャージ制御部６４は、４入力ＯＲ回路６４１及びリチャージ信号生成回路６４２から構成されている。ＯＲ回路６４１は、コンパレータ６３1〜６３4を通して供給される、ＳＰＡＤセンサ５１1〜５１4の各カソード電極から取り出された各論理信号の論理和をとる。ＯＲ回路６４１の論理和出力は、リチャージ信号生成回路６４２に供給される。リチャージ信号生成回路６４２は、ＯＲ回路６４１の論理和出力を所定の遅延時間だけ遅延することによってリチャージ信号ＲＣＨＧを生成し、第１スイッチ部６１1〜６１4に供給する。これにより、リチャージ制御部６４は、ＳＰＡＤセンサ５１1〜５１4のうち、１個以上に光子が入射した時刻に論理が反転する論理信号の論理和信号に応答してリチャージ制御を行うことになる。
【００５２】
実施例１に係る受光装置３０の回路動作について、図６のタイミング波形図を用いて説明する。図６には、ＳＰＡＤセンサ５１1〜５１4の各々についてのコンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4、及び、ＯＲ回路６４１の論理和出力ＯＲoutのタイミング関係を示している。クエンチ信号ＱＮＣＨに基づくクエンチング、及び、リチャージ信号ＲＣＨＧに基づくリチャージの各動作については、図４Ｂにおいて説明した通りである。図６のタイミング波形図において、遅延時間は、リチャージ信号生成回路６４２の遅延時間である。
【００５３】
４つの画素５０1〜５０4間でリチャージ制御部６４を共有する場合、共有する４つの画素５０1〜５０4のＳＰＡＤセンサ５１1〜５１4のうち、１個以上のＳＰＡＤセンサに光子が入射した場合に、ＳＰＡＤセンサ５１1〜５１4の全てに対してリチャージ制御を行う。すなわち、リチャージ制御については、４画素５０1〜５０4まとめて（一括で）実施することになる。この場合、光子が入射していないＳＰＡＤセンサもリチャージされることがある。そのため、先に発火したＳＰＡＤセンサと別のＳＰＡＤセンサがリチャージ期間に発火（同時発火）すると、即ち、一のＳＰＡＤセンサのリチャージのタイミングに、他のＳＰＡＤセンサに光子が入射すると、その光子の取りこぼしとなる（例えば、図６のコンパレータ６３4の比較出力ＣＯＭＰ_4の場合）。
【００５４】
但し、リチャージ期間を、リチャージ動作に支障がない範囲で極力短く設定することにより、光子の取りこぼしを減らすことができる。従って、リチャージについては、４画素５０1〜５０4に対して一括で実施したとしても、回路動作上、問題になることはない。
【００５５】
上述したように、実施例１に係る受光装置３０では、ＳＰＡＤセンサ５１1〜５１4の各カソード電極とリチャージ制御部６４の入力端とが、端子５２1〜５２4及びコンパレータ６３1〜６３4を介して電気的に接続されることで、４画素５０1〜５０4間でのリチャージ制御部６４の共有化が図られている。このリチャージ制御部６４の共有化により、１画素当たりの回路部６０の回路面積を縮小できるため、画素５０の微細化を図りつつ、開口率の向上を図ることができる。
【００５６】
［実施例２］
実施例２は、ＳＰＡＤセンサ５１のアノード電極側から信号を取り出す場合の例である。実施例２に係る受光装置３０の回路構成を図７に示す。
【００５７】
画素５０1において、ＳＰＡＤセンサ５１1は、カソード電極が高電位側電源に、アノード電極が端子５２1にそれぞれ接続されている。高電位側電源の電源電位は、Ｖbd＋Ｖeに設定されている。そして、ＳＰＡＤセンサ５１1の信号は、アノード信号側から端子５２1を通して取り出される。他のＳＰＡＤセンサ５１2〜５１4についても同様である。
【００５８】
リチャージスイッチとしての第１スイッチ部６１1は、例えばＮチャネル形の電界効果トランジスタから成り、端子５２1と低電位（ＶSS）側電源との間に接続され、リチャージ制御部６４から与えられるリチャージ信号ＲＣＨＧに応じて動作する。他の第１スイッチ部６１2〜６１4についても同様である。
【００５９】
そして、ＳＰＡＤセンサ５１1〜５１4の各アノード電極と、リチャージ制御部６４の入力端とが、端子５２1〜５２4及びコンパレータ６３1〜６３4を介して電気的に接続されている。この接続関係によって、４画素５０1〜５０4間でのリチャージ制御部６４の共有化が図られている。尚、コンパレータ６３1〜６３4については、実施例１の場合と論理が反転している。
【００６０】
リチャージ制御部６４は、４入力ＯＲ回路６４１、リチャージ信号生成回路６４２、及び、インバータ６４３から構成されている。ＯＲ回路６４１は、コンパレータ６３1〜６３4を通して供給される、ＳＰＡＤセンサ５１1〜５１4の各カソード電極から取り出された各論理信号の論理和をとる。ＯＲ回路６４１の論理和出力は、リチャージ信号生成回路６４２に供給される。リチャージ信号生成回路６４２は、ＯＲ回路６４１の論理和出力を所定の遅延時間だけ遅延することによってリチャージ信号ＲＣＨＧを生成する。インバータ６４３は、リチャージ信号生成回路６４２で生成されたリチャージ信号ＲＣＨＧの論理を反転し、第１スイッチ部６１1〜６１4に供給する。
【００６１】
上記の構成の実施例２に係る受光装置３０は、実施例１に係る受光装置３０とは、コンパレータ６３1〜６３4及びリチャージ信号ＲＣＨＧの論理が反転している点で違いはあるものの、基本的な回路動作は同じである。
【００６２】
［実施例３］
実施例３は、実施例１の変形例であり、４入力ＯＲ回路６４１として他の回路構成を用いる例である。実施例３に係る受光装置３０の回路構成を図８に示す。
【００６３】
実施例３に係る受光装置３０では、リチャージ制御部６４の４入力ＯＲ回路６４１に代えて、２つの２入力ＮＯＲ回路６４４，６４５及び２入力ＮＡＮＤ回路６４６を用いた回路構成となっている。２つのＮＯＲ回路６４４，６４５及びＮＡＮＤ回路６４６は、４入力ＯＲ回路６４１と論理が等価であり、コンパレータ６３1〜６３4を通して供給される、ＳＰＡＤセンサ５１1〜５１4の各論理信号の論理和をとる。
【００６４】
尚、ここでは、４入力ＯＲ回路６４１の他の回路構成として、２つのＮＯＲ回路６４４，６４５及びＮＡＮＤ回路６４６から成る回路構成を例に挙げて説明したが、当該回路構成に限られるものではなく、論理が等価であれば、他のゲート回路構成とすることも可能である。
【００６５】
［実施例４］
実施例４は、実施例１の変形例であり、画素出力の取り出し方の第１例である。実施例４に係る受光装置３０の回路構成を図９に示す。
【００６６】
図３での説明からも明らかなように、画素出力は、基本的に、４つの画素５０1〜５０4の各々の出力である。実施例４に係る受光装置３０では、４入力ＯＲ回路６４１の論理和出力ＯＲoutを、レベル変換部６５を通して画素出力として取り出す構成を採っている。レベル変換部６５は、４入力ＯＲ回路６４１の論理和出力ＯＲoutのレベルを、後段の論理回路３３の電源レベルにレベルを変換して、光子の入射タイミングを検出するための情報（画素出力）として出力する。
【００６７】
上記の構成の実施例４に係る受光装置３０は、レベル変換部６５及びそれ以降の回路についても、４画素５０1〜５０4間で共有化した回路構成となっている。これにより、１画素当たりの回路部６０の回路面積を、４つの画素５０1〜５０4の各々の出力を導出する場合に比べて縮小することができる。画素出力から、ＳＰＡＤセンサ５１1〜５１4に対する光子の入射タイミングを検出することができる。
【００６８】
［実施例５］
実施例５は、実施例１の変形例であり、画素出力の取り出し方の第２例である。実施例５に係る受光装置３０の回路構成を図１０に示す。
【００６９】
実施例５に係る受光装置３０では、ＳＰＡＤセンサ５１1〜５１4の１個以上に光子が入射した時刻に論理が反転する論理信号の排他的論理和をとる４入力ＥＸ-ＯＲ回路（排他的論理和回路）６６を用いる構成を採っている。すなわち、コンパレータ６３1〜６３4を通して供給される、ＳＰＡＤセンサ５１1〜５１4の各論理信号の排他的論理和をＥＸ-ＯＲ回路６６でとる。そして、排他的論理出力ＥＸＯＲoutを、レベル変換部６５を通して画素出力として取り出す。レベル変換部６５は、４入力ＥＸ-ＯＲ回路６６の排他的論理和出力ＯＲoutのレベルをレベルを変換して、光子の入射タイミングを検出するための情報（画素出力）として出力する。
【００７０】
図１１に、コンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4、ＯＲ回路６４１の論理和出力ＯＲout、及び、ＥＸ-ＯＲ回路６６の排他的論理和出力ＥＸＯＲoutのタイミング関係を示す。排他的論理和出力ＥＸＯＲoutを画素出力とすることで、リチャージ前に２個目のＳＰＡＤセンサが発火しても、光子の入射タイミングを検出することが可能となる。
【００７１】
［実施例６］
実施例６は、実施例４の変形例であり、光子の入射個数を検出する例である。実施例６に係る受光装置３０の回路構成を図１２に示す。
【００７２】
実施例６に係る受光装置３０では、入射タイミングを検出するための情報を画素出力として取り出すことに加えて、ＳＰＡＤセンサ５１1〜５１4に対する光子の入射個数を検出するための情報を画素出力として取り出す構成を採っている。
【００７３】
具体的には、実施例６に係る受光装置３０は、コンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4のそれぞれを、レベル変換部６５1〜６５4を通して加算器６７に入力し、当該加算器６７で光子の入射個数をカウントし、その加算出力ＡＤＤoutを画素出力（入射個数の情報）として取り出す構成となっている。
【００７４】
図１３に、コンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4、ＯＲ回路６４１の論理和出力ＯＲout、及び、加算器６７の加算出力ＡＤＤoutのタイミング関係を示す。加算器６７の加算出力ＡＤＤoutを画素出力として取り出すことで、当該画素出力からＳＰＡＤセンサ５１1〜５１4への光子の入射個数を検出することができる。
【００７５】
［実施例７］
実施例７は、実施例１の変形例であり、画素出力を画素毎に取り出す例である。実施例７に係る受光装置３０の回路構成を図１４に示す。
【００７６】
実施例７に係る受光装置３０では、コンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4をそれぞれ、波形整形部６８1〜６８4を通して、画素毎に画素出力として取り出す構成を採っている。
【００７７】
具体的には、実施例７に係る受光装置３０は、コンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4（論理和回路６４１の各入力信号）の各々について、パルス幅を拡大する処理を行って出力する波形整形部６８1〜６８4を有している。波形整形部６８4は、コンパレータ６３4の比較出力ＣＯＭＰ_4を、電源電位ＶDDにレベル変換するレベル変換部６５4に加えて、Ｄ型フリップフロップ６９4を有する構成となっている。他の波形整形部６８1〜６８3についても同様である。
【００７８】
Ｄ型フリップフロップ６９4は、入力が印加される毎に出力の論理が反転するトグル動作を行う。このトグル動作により、Ｄ型フリップフロップ６９4は、比較出力ＣＯＭＰ_4をそれよりも広いパルス幅のパルス信号に波形整形して画素出力とする。他のＤ型フリップフロップ６９1〜６９3についても同様である。図１５に、コンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4のタイミング関係を示す。これら比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4のそれぞれが、波形整形部６８1〜６８4を通して画素出力となる。
【００７９】
［実施例８］
実施例８は、受光装置３０のチップ構造の例である。受光装置３０のチップ構造としては、積層構造及び平置構造を例示することができる。
【００８０】
（積層構造）
実施例８に係る受光装置３０の積層構造の分解斜視図を図１６に示す。ここでは、理解を容易にするために、リチャージ制御部６４を共有する画素数を４とした場合、即ち、２列×２行の４画素のＳＰＡＤセンサ５１1〜５１4、及び、共有するリチャージ制御部６４を含む回路部６０を図示している。
【００８１】
第１半導体基板から成るセンサチップ７１上には、ＳＰＡＤセンサ５１1〜５１4が２次元アレイ状に配置されている。センサチップ７１に対して積層される第２半導体基板から成る回路チップ７２上には、ＳＰＡＤセンサ５１1〜５１4に対応する回路部６０が形成されている。
【００８２】
回路部６０は、ＳＰＡＤセンサ５１1〜５１4毎に設けられる、リチャージスイッチとしての第１スイッチ部６１（６１1〜６１4）、クエンチスイッチとしての第２スイッチ部６２、及び、コンパレータ６３（６３1〜６３4）、並びに、４画素間で共有するリチャージ制御部６４等を含んでいる。
【００８３】
上記の構成の、センサチップ７１及び回路チップ７２が積層されて成る積層構造によれば、複数の画素間でのリチャージ制御部６４の共有化により、１画素当たりの回路部６０の回路面積を縮小できるため、画素５０の微細化、ひいては、チップサイズの小型化を図ることができる。
【００８４】
尚、本例では、積層構造について、１層目のセンサチップ７１及び２層目の回路チップ７２の２層構造を例に挙げたが、２層構造に限られるものではなく、３層以上の積層構造とすることもできる。
【００８５】
（平置構造）
本開示の技術は、積層構造のチップ構造への適用に限られるものではなく、平置構造のチップ構造に適用することも可能である。実施例８に係る受光装置３０の平置構造の斜視図を図１７に示す。
【００８６】
本例に係る平置構造は、ＳＰＡＤセンサ５１1〜５１4が２次元アレイ状に配置されたセンサチップ７１と同じ基板上に、第１スイッチ部６１、第２スイッチ部６２、コンパレータ６３、及び、４画素間で共有するリチャージ制御部６４等を含む回路部６０や、論理回路３３、Ｉ／Ｏ７３、及び、周辺回路７４が集積された構成となっている。
【００８７】
上記の構成の平置構造の場合にも、複数の画素間でのリチャージ制御部６４を共有化をすることで、１画素当たりの回路部６０の回路面積を縮小できるため、画素５０の微細化を図りつつ、開口率の向上を図ることができる。
【００８８】
［実施例９］
実施例９は、リチャージ制御部６４のリチャージ信号生成回路６４２がリングオシレータから成る第１例である。実施例９に係るリチャージ信号生成回路６４２の回路構成を図１８に示す。
【００８９】
実施例９に係るリチャージ信号生成回路６４２は、２入力のＮＡＮＤ回路６４２１及び複数の非対称遅延素子６４２２1〜６４２２iをリング状に繋ぐことによって発振するリングオシレータから構成されている。ここで、非対称遅延素子とは、立ち上がり遅延時間ｔｄ_rise_DLYと立ち下がり遅延時間ｔｄ_fall_DLYとが異なる遅延素子である。非対称遅延素子として、例えばインバータを例示することができる。入力段のＮＡＮＤ回路６４２１は、ＯＲ回路６４１の論理和出力ＯＲoutを一方の入力とし、リチャージ信号ＲＣＨＧとして出力される、最終段の非対称遅延素子６４２２iの出力を他方の入力としている。
【００９０】
上記の構成のリチャージ信号生成回路６４２を有する受光装置３０における各部のタイミング波形図を図１９に示す。図１９には、ＯＲ回路６４１の出力、ＮＡＮＤ回路６４２１の出力、リチャージ信号ＲＣＨＧ、ＳＰＡＤセンサ５１（５１1〜５１4）のカソード電位、及び、コンパレータ６３（６３1〜６３4）の出力のタイミング波形を示している。
【００９１】
リチャージ信号生成回路６４２として、上記の構成のリングオシレータを用いると、非対称遅延素子６４２２1〜６４２２iの段数の調整によってリチャージ信号ＲＣＨＧについて、細いパルス幅を任意に設定できるため好ましい。尚、図１８に示すように、４入力ＯＲ回路６４１を、４入力ＮＯＲ回路６４１１及びインバータ６４１２の組み合わせからなる回路構成とすることもできる。
【００９２】
［実施例１０］
実施例１０は、リチャージ制御部６４のリチャージ信号生成回路６４２がリングオシレータから成る第２例である。実施例１０に係るリチャージ信号生成回路６４２の回路構成を図２０に示す。
【００９３】
実施例９に係るリチャージ信号生成回路６４２は、２入力のＮＡＮＤ回路６４２１及び複数の非対称遅延素子６４２２1〜６４２２iから構成されている。これに対して、実施例１０に係るリチャージ信号生成回路６４２は、２入力のＮＡＮＤ回路６４２１に代えて、２入力ＮＯＲ回路６４２３を用いる構成となっている。
【００９４】
２入力ＮＯＲ回路６４２３を用いるに当たっては、最終段の非対称遅延素子６４２２iの出力端をＮＯＲ回路６４２３の他方の入力端との間の経路中にインバータ６４２４を挿入することになる。また、コンパレータ６３1〜６３4の各比較出力ＣＯＭＰ_1〜ＣＯＭＰ_4の論理和をとる４入力ＯＲ回路６４１に代えて、４入力ＮＯＲ回路６４７を用いることになる。これにより、実施例１０に係るリチャージ信号生成回路６４２は、実施例９に係るリチャージ信号生成回路６４２と論理が等価な回路となる。
【００９５】
［実施例１１］
実施例１１は、リングオシレータを構成する非対称遅延素子の例である。実施例１１に係る非対称遅延素子の回路構成を図２１に示す。ここでは、非対称遅延素子が４段構成を例示しているが、これに限られるものではない。後述する実施例１２及び実施例１３においても同様である。
【００９６】
実施例１１に係る非対称遅延素子において、１段目は、高電位側電源と低電位側電源との間に直列に接続されたＰチャネル形の電界効果トランジスタＱp1及びＮチャネル形の電界効果トランジスタＱn1から成るＣＭＯＳインバータ構成となっている。具体的には、Ｐチャネル形の電界効果トランジスタＱp1及びＮチャネル形の電界効果トランジスタＱn1の各ゲート電極が共通に接続されて入力端となり、各ドレイン電極が共通に接続されて出力端となっている。
【００９７】
そして、Ｐチャネル形の電界効果トランジスタＱp1及びＮチャネル形の電界効果トランジスタＱn1のトランジスタサイズが非対称となっている。具体的には、チャネル幅をＷ、チャネル長をＬとするとき、トランジスタサイズＷ／Ｌが、Ｐチャネル形の電界効果トランジスタＱp1の方が、Ｎチャネル形の電界効果トランジスタＱn1よりも小さくなるように設定されている。トランジスタサイズＷ／Ｌが小さいと、オン抵抗Ｒonが大きく、トランジスタサイズＷ／Ｌが大きいと、オン抵抗Ｒonが小さい。
【００９８】
２段目は、高電位側電源と低電位側電源との間に接続されたＰチャネル形の電界効果トランジスタＱp2及びＮチャネル形の電界効果トランジスタＱn2から成るＣＭＯＳインバータ構成となっている。そして、トランジスタサイズＷ／Ｌが、Ｐチャネル形の電界効果トランジスタＱp2の方が、Ｎチャネル形の電界効果トランジスタＱn2よりも大きくなるように設定されている。
【００９９】
３段目は、Ｐチャネル形の電界効果トランジスタＱp3及びＮチャネル形の電界効果トランジスタＱn3から成るＣＭＯＳインバータ構成となっている。そして、トランジスタサイズＷ／Ｌについては、１段目のＣＭＯＳインバータと同様の設定となっている。４段目は、Ｐチャネル形の電界効果トランジスタＱp4及びＮチャネル形の電界効果トランジスタＱn4から成るＣＭＯＳインバータ構成となっている。そして、トランジスタサイズＷ／Ｌについては、２段目のＣＭＯＳインバータと同様の設定となっている。
【０１００】
上記の構成の実施例１１に係る非対称遅延素子では、入力信号が高レベルから低レベルに遷移するとき、オン抵抗Ｒonが大きい方のトランジスタが、次段を駆動することになるため遅延時間が長くなる。その逆に、入力信号が低レベルから高レベルに遷移するとき、オン抵抗Ｒonが小さい方のトランジスタが、次段を駆動することになるため遅延時間が短くなる。従って、立ち上がり遅延時間ｔｄ_rise_DLYと立ち下がり遅延時間ｔｄ_fall_DLYとが異なることになる。
【０１０１】
［実施例１２］
実施例１２は、実施例１１の変形例であり、ＣＭＯＳインバータを構成するオン抵抗大の素子の直列数（直列接続数）を切り替える例である。実施例１２に係る非対称遅延素子の回路構成を図２２に示す。
【０１０２】
実施例１２に係る非対称遅延素子において、１段目は、高電位側電源と低電位側電源との間に、例えば３個のＰチャネル形の電界効果トランジスタＱp11，Ｑp12，Ｑp13及びＮチャネル形の電界効果トランジスタＱn11が直列に接続されて成るＣＭＯＳインバータ構成となっている。
【０１０３】
具体的には、Ｐチャネル形の電界効果トランジスタＱp11，Ｑp12，Ｑp13及びＮチャネル形の電界効果トランジスタＱn11の各ゲート電極が共通に接続されて入力端となり、電界効果トランジスタＱp13及び電界効果トランジスタＱn11の各ドレイン電極が共通に接続されて出力端となっている。
【０１０４】
上記の構成の１段目のＣＭＯＳインバータにおいて、Ｐチャネル形の電界効果トランジスタＱp11，Ｑp12，Ｑp13は、Ｎチャネル形の電界効果トランジスタＱn11よりもオン抵抗が大きい設定となっている。また、例えば、Ｐチャネル形の電界効果トランジスタＱp11，Ｑp12，Ｑp13の各サイズＷ／Ｌが等しい設定となっている。
【０１０５】
また、電界効果トランジスタＱp11及び電界効果トランジスタＱp12の共通接続ノードと高電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp14が接続されている。更に、電界効果トランジスタＱp12及び電界効果トランジスタＱp13の共通接続ノードと高電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp15が接続されている。Ｐチャネル形の電界効果トランジスタＱp14のゲート電極には制御信号Ｄ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp15のゲート電極には制御信号Ｄ1が与えられる。
【０１０６】
そして、制御信号Ｄ0，Ｄ1の論理に応じて、Ｐチャネル形の電界効果トランジスタＱp11，Ｑp12，Ｑp13の直列接続数を変える構成となっている。具体的には、制御信号Ｄ0，Ｄ1が共に論理０のとき、電界効果トランジスタＱp14，Ｑp15が共に導通状態になるため、Ｎチャネル形の電界効果トランジスタＱn11に対して電界効果トランジスタＱp13のみが直列に接続されることになる。
【０１０７】
制御信号Ｄ0が論理０、制御信号Ｄ1が論理１のとき、電界効果トランジスタＱp14が導通状態、電界効果トランジスタＱp15が非導通状態になるため、Ｎチャネル形の電界効果トランジスタＱn11に対して電界効果トランジスタＱp12，Ｑp13が直列に接続されることになる。制御信号Ｄ0，Ｄ1が共に論理１のとき、電界効果トランジスタＱp14，Ｑp15が共に非導通状態になるため、Ｎチャネル形の電界効果トランジスタＱn11に対して電界効果トランジスタＱp11，Ｑp12，Ｑp13が直列に接続されることになる。
【０１０８】
２段目は、高電位側電源と低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp21及び例えば３個のＮチャネル形の電界効果トランジスタＱn21，Ｑn22，Ｑn23が直列に接続されて成るＣＭＯＳインバータ構成となっている。具体的には、Ｐチャネル形の電界効果トランジスタＱp21及びＮチャネル形の電界効果トランジスタＱn21，Ｑn22，Ｑn23の各ゲート電極が共通に接続されて入力端となり、電界効果トランジスタＱp21及び電界効果トランジスタＱn21の各ドレイン電極が共通に接続されて出力端となっている。
【０１０９】
上記の構成の２段目のＣＭＯＳインバータにおいて、Ｎチャネル形の電界効果トランジスタＱn21，Ｑn22，Ｑn23は、Ｐチャネル形の電界効果トランジスタＱp21よりもオン抵抗が大きい設定となっている。また、例えば、Ｎチャネル形の電界効果トランジスタＱn21，Ｑn22，Ｑn23の各サイズＷ／Ｌが等しい設定となっている。
【０１１０】
また、電界効果トランジスタＱn21及び電界効果トランジスタＱn22の共通接続ノードと低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp22が接続されている。更に、電界効果トランジスタＱn22及び電界効果トランジスタＱn23の共通接続ノードと低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp23が接続されている。Ｐチャネル形の電界効果トランジスタＱp22のゲート電極には制御信号Ｄ0の反転信号ｘＤ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp23のゲート電極には制御信号Ｄ1の反転信号ｘＤ1が与えられる。
【０１１１】
そして、制御信号（反転信号）ｘＤ0，ｘＤ1の論理に応じて、Ｎチャネル形の電界効果トランジスタＱn21，Ｑn22，Ｑn23の直列接続数を変える構成となっている。具体的には、制御信号ｘＤ0，ｘＤ1が共に論理０のとき、電界効果トランジスタＱp22，Ｑp23が共に導通状態になるため、Ｐチャネル形の電界効果トランジスタＱp21に対して電界効果トランジスタＱn21のみが直列に接続されることになる。
【０１１２】
制御信号ｘＤ0が論理１、制御信号ｘＤ1が論理０のとき、電界効果トランジスタＱp22が非導通状態、電界効果トランジスタＱp23が導通状態になるため、Ｐチャネル形の電界効果トランジスタＱp21に対して電界効果トランジスタＱn21，Ｑn22が直列に接続されることになる。制御信号Ｄ0，Ｄ1が共に論理１のとき、電界効果トランジスタＱp22，Ｑp23が共に非導通状態になるため、Ｐチャネル形の電界効果トランジスタＱp21に対して電界効果トランジスタＱn21，Ｑn22，Ｑn23が直列に接続されることになる。
【０１１３】
３段目は、高電位側電源と低電位側電源との間に、例えば３個のＰチャネル形の電界効果トランジスタＱp31，Ｑp32，Ｑp33及びＮチャネル形の電界効果トランジスタＱn31が直列に接続されて成るＣＭＯＳインバータ構成となっている。具体的には、Ｐチャネル形の電界効果トランジスタＱp31，Ｑp32，Ｑp33及びＮチャネル形の電界効果トランジスタＱn31の各ゲート電極が共通に接続されて入力端となり、電界効果トランジスタＱp33及び電界効果トランジスタＱn31の各ドレイン電極が共通に接続されて出力端となっている。
【０１１４】
上記の構成の３段目のＣＭＯＳインバータにおいて、Ｐチャネル形の電界効果トランジスタＱp31，Ｑp32，Ｑp33は、Ｎチャネル形の電界効果トランジスタＱn31よりもオン抵抗が大きい設定となっている。また、例えば、Ｐチャネル形の電界効果トランジスタＱp31，Ｑp32，Ｑp33の各サイズＷ／Ｌが等しい設定となっている。
【０１１５】
また、電界効果トランジスタＱp31及び電界効果トランジスタＱp32の共通接続ノードと高電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp34が接続されている。更に、電界効果トランジスタＱp32及び電界効果トランジスタＱp33の共通接続ノードと高電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp15が接続されている。Ｐチャネル形の電界効果トランジスタＱp34のゲート電極には制御信号Ｄ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp15のゲート電極には制御信号Ｄ1が与えられる。制御信号Ｄ0，Ｄ1の論理に応じた回路動作については、１段目のＣＭＯＳインバータの場合と同じである。
【０１１６】
４段目は、高電位側電源と低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp41及び例えば３個のＮチャネル形の電界効果トランジスタＱn41，Ｑn42，Ｑn43が直列に接続されて成るＣＭＯＳインバータ構成となっている。具体的には、Ｐチャネル形の電界効果トランジスタＱp41及びＮチャネル形の電界効果トランジスタＱn41，Ｑn42，Ｑn43の各ゲート電極が共通に接続されて入力端となり、電界効果トランジスタＱp41及び電界効果トランジスタＱn41の各ドレイン電極が共通に接続されて出力端となっている。
【０１１７】
上記の構成の４段目のＣＭＯＳインバータにおいて、Ｎチャネル形の電界効果トランジスタＱn41，Ｑn42，Ｑn43は、Ｐチャネル形の電界効果トランジスタＱp41よりもオン抵抗が大きい設定となっている。また、例えば、Ｎチャネル形の電界効果トランジスタＱn41，Ｑn42，Ｑn43の各サイズＷ／Ｌが等しい設定となっている。
【０１１８】
また、電界効果トランジスタＱn41及び電界効果トランジスタＱn42の共通接続ノードと低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp42が接続されている。更に、電界効果トランジスタＱn42及び電界効果トランジスタＱn43の共通接続ノードと低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp43が接続されている。Ｐチャネル形の電界効果トランジスタＱp42のゲート電極には制御信号Ｄ0の反転信号ｘＤ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp43のゲート電極には制御信号Ｄ1の反転信号ｘＤ1が与えられる。制御信号（反転信号）ｘＤ0，ｘＤ1の論理に応じた回路動作については、２段目のＣＭＯＳインバータの場合と同じである。
【０１１９】
上述したように、実施例１２に係る非対称遅延素子では、制御信号Ｄ0，Ｄ1の論理に応じて、ＣＭＯＳインバータを構成するオン抵抗大の電界効果トランジスタの直列接続数を変えるようにしている。具体的には、１段目及び３段目のＣＭＯＳインバータでは、Ｐチャネル形の電界効果トランジスタの直列接続数を変え、２段目及び４段目のＣＭＯＳインバータでは、Ｎチャネル形の電界効果トランジスタの直列接続数を変えるようにしている。図２３Ａに、実施例１２に係る非対称遅延素子の真理値表を示す。
【０１２０】
制御信号Ｄ0，Ｄ1の論理に応じて、ＣＭＯＳインバータを構成するオン抵抗大の電界効果トランジスタの直列接続数を変えることで、遅延時間を制御することができる。図２３Ａの真理値表において、制御信号Ｄ0，Ｄ1が共に論理０のときの遅延時間をｔｄ0とし、制御信号Ｄ0が論理０、制御信号Ｄ1が論理１のときの遅延時間をｔｄ1とし、制御信号Ｄ0，Ｄ1が共に論理１のときの遅延時間をｔｄ2とするとき、ｔｄ0＜ｔｄ1＜ｔｄ2の大小関係となる。
【０１２１】
［実施例１３］
実施例１３は、実施例１１の変形例であり、ＣＭＯＳインバータを構成するオン抵抗大の素子の並列数（並列接続数）を切り替える例である。実施例１３に係る非対称遅延素子の回路構成を図２４に示す。
【０１２２】
実施例１３に係る非対称遅延素子において、１段目は、高電位側電源と低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp51及びＮチャネル形の電界効果トランジスタＱn51が直列に接続されて成るＣＭＯＳインバータにおいて、Ｐチャネル形の電界効果トランジスタＱp51の方がＮチャネル形の電界効果トランジスタＱn51よりもオン抵抗が大きいものとする。そして、オン抵抗大のＰチャネル形の電界効果トランジスタが例えば３個、即ち、電界効果トランジスタＱp51，Ｑp52，Ｑp53が並列に接続されている。
【０１２３】
また、Ｐチャネル形の電界効果トランジスタＱp52と高電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp54が接続され、Ｐチャネル形の電界効果トランジスタＱp53と高電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp55が接続されている。Ｐチャネル形の電界効果トランジスタＱp54のゲート電極には制御信号Ｄ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp55のゲート電極には制御信号Ｄ1が与えられる。
【０１２４】
そして、制御信号Ｄ0，Ｄ1の論理に応じて、Ｐチャネル形の電界効果トランジスタＱp51，Ｑp52，Ｑp53の並列接続数を変える構成となっている。具体的には、制御信号Ｄ0，Ｄ1が共に論理０のとき、電界効果トランジスタＱp54，Ｑp55が共に導通状態になるため、電界効果トランジスタＱp51に対して電界効果トランジスタＱp52及び電界効果トランジスタＱp53が並列に接続されることになる。
【０１２５】
制御信号Ｄ0が論理０、制御信号Ｄ1が論理１のとき、電界効果トランジスタＱp54が導通状態、電界効果トランジスタＱp55が非導通状態になるため、電界効果トランジスタＱp51に対して電界効果トランジスタＱp52が並列に接続されることになる。制御信号Ｄ0，Ｄ1が共に論理１のとき、電界効果トランジスタＱp54，Ｑp55が共に非導通状態になるため、電界効果トランジスタＱp51が単独でＮチャネル形の電界効果トランジスタＱn51に対して直列に接続されることになる。
【０１２６】
２段目は、高電位側電源と低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp61及びＮチャネル形の電界効果トランジスタＱn61が直列に接続されて成るＣＭＯＳインバータにおいて、Ｎチャネル形の電界効果トランジスタＱn61の方がＰチャネル形の電界効果トランジスタＱp61よりもオン抵抗が大きいものとする。そして、オン抵抗大のＮチャネル形の電界効果トランジスタが例えば３個、即ち、電界効果トランジスタＱn61，Ｑn62，Ｑn63が並列に接続されている。
【０１２７】
また、Ｎチャネル形の電界効果トランジスタＱn62と低電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp64が接続され、Ｎチャネル形の電界効果トランジスタＱn63と低電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp65が接続されている。Ｐチャネル形の電界効果トランジスタＱp64のゲート電極には制御信号Ｄ0の反転信号ｘＤ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp65のゲート電極には制御信号Ｄ1の反転信号ｘＤ1が与えられる。
【０１２８】
そして、制御信号（反転信号）ｘＤ0，ｘＤ1の論理に応じて、Ｎチャネル形の電界効果トランジスタＱn61，Ｑn62，Ｑn63の並列接続数を変える構成となっている。具体的には、制御信号Ｄ0，Ｄ1が共に論理０のとき、電界効果トランジスタＱp64，Ｑp65が共に導通状態になるため、電界効果トランジスタＱn61に対して電界効果トランジスタＱn62及び電界効果トランジスタＱn63が並列に接続されることになる。
【０１２９】
制御信号ｘＤ0が論理０、制御信号ｘＤ1が論理１のとき、電界効果トランジスタＱp64が導通状態、電界効果トランジスタＱp65が非導通状態になるため、電界効果トランジスタＱn61に対して電界効果トランジスタＱn62が並列に接続されることになる。制御信号ｘＤ0，ｘＤ1が共に論理１のとき、電界効果トランジスタＱp64，Ｑp65が共に非導通状態になるため、電界効果トランジスタＱn61が単独でＰチャネル形の電界効果トランジスタＱp61に対して直列に接続されることになる。
【０１３０】
３段目は、高電位側電源と低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp71及びＮチャネル形の電界効果トランジスタＱn71が直列に接続されて成るＣＭＯＳインバータにおいて、Ｐチャネル形の電界効果トランジスタＱp71の方がＮチャネル形の電界効果トランジスタＱn71よりもオン抵抗が大きいものとする。そして、オン抵抗大のＰチャネル形の電界効果トランジスタが例えば３個、即ち、電界効果トランジスタＱp71，Ｑp72，Ｑp73が並列に接続されている。
【０１３１】
また、Ｐチャネル形の電界効果トランジスタＱp72と高電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp74が接続され、Ｐチャネル形の電界効果トランジスタＱp73と高電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp75が接続されている。Ｐチャネル形の電界効果トランジスタＱp74のゲート電極には制御信号Ｄ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp75のゲート電極には制御信号Ｄ1が与えられる。制御信号Ｄ0，Ｄ1の論理に応じた回路動作については、１段目のＣＭＯＳインバータの場合と同じである。
【０１３２】
４段目は、高電位側電源と低電位側電源との間に、Ｐチャネル形の電界効果トランジスタＱp81及びＮチャネル形の電界効果トランジスタＱn81が直列に接続されて成るＣＭＯＳインバータにおいて、Ｎチャネル形の電界効果トランジスタＱn81の方がＰチャネル形の電界効果トランジスタＱp81よりもオン抵抗が大きいものとする。そして、オン抵抗大のＮチャネル形の電界効果トランジスタが例えば３個、即ち、電界効果トランジスタＱn81，Ｑn82，Ｑn83が並列に接続されている。
【０１３３】
また、Ｎチャネル形の電界効果トランジスタＱn82と低電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp84が接続され、Ｎチャネル形の電界効果トランジスタＱn83と低電位側電源との間には、Ｐチャネル形の電界効果トランジスタＱp85が接続されている。Ｐチャネル形の電界効果トランジスタＱp84のゲート電極には制御信号Ｄ0の反転信号ｘＤ0が与えられ、Ｐチャネル形の電界効果トランジスタＱp85のゲート電極には制御信号Ｄ1の反転信号ｘＤ1が与えられる。制御信号（反転信号）ｘＤ0，ｘＤ1の論理に応じた回路動作については、２段目のＣＭＯＳインバータの場合と同じである。
【０１３４】
上述したように、実施例１３に係る非対称遅延素子では、制御信号Ｄ0，Ｄ1の論理に応じて、ＣＭＯＳインバータを構成するオン抵抗大の電界効果トランジスタの並列接続数を変えるようにしている。具体的には、１段目及び３段目のＣＭＯＳインバータでは、Ｐチャネル形の電界効果トランジスタの並列接続数を変え、２段目及び４段目のＣＭＯＳインバータでは、Ｎチャネル形の電界効果トランジスタの並列接続数を変えるようにしている。図２３Ｂに、実施例１３に係る非対称遅延素子の真理値表を示す。
【０１３５】
制御信号Ｄ0，Ｄ1の論理に応じて、ＣＭＯＳインバータを構成するオン抵抗大の電界効果トランジスタの並列接続数を変えることで、遅延時間を制御することができる。図２３Ｂの真理値表において、制御信号Ｄ0，Ｄ1が共に論理０のときの遅延時間をｔｄ0とし、制御信号Ｄ0が論理０、制御信号Ｄ1が論理１のときの遅延時間をｔｄ1とし、制御信号Ｄ0，Ｄ1が共に論理１のときの遅延時間をｔｄ2とするとき、ｔｄ0＜ｔｄ1＜ｔｄ2の大小関係となる。
【０１３６】
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される測距装置として実現されてもよい。
【０１３７】
［移動体］
図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller  Area  Network）、ＬＩＮ（Local  Interconnect  Network）、ＬＡＮ（Local  Area  Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
【０１３８】
各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２５では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
【０１３９】
駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock  Brake  System）又はＥＳＣ（Electronic  Stability  Control）等の制御装置としての機能を有してもよい。
【０１４０】
駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
【０１４１】
ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１４２】
バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
【０１４３】
車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time  Of  Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
【０１４４】
環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light  Detection  and  Ranging、Laser  Imaging  Detection  and  Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
【０１４５】
ここで、図２６は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１４６】
尚、図２６には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
【０１４７】
車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０〜７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
【０１４８】
図２５に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
【０１４９】
また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
【０１５０】
車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
【０１５１】
統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal  Digital  Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
【０１５２】
記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read  Only  Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random  Access  Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard  Disc  Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
【０１５３】
汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global  System  of  Mobile  communications）、ＷｉＭＡＸ、ＬＴＥ（Long  Term  Evolution）若しくはＬＴＥ−Ａ（LTE−Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ−Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer  To  Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine  Type  Communication）端末）と接続してもよい。
【０１５４】
専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless  Access  in  Vehicle  Environment）、ＤＳＲＣ（Dedicated  Short  Range  Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle  to  Vehicle）通信、路車間（Vehicle  to  Infrastructure）通信、車両と家との間（Vehicle  to  Home）の通信及び歩車間（Vehicle  to  Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
【０１５５】
測位部７６４０は、例えば、ＧＮＳＳ（Global  Navigation  Satellite  System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global  Positioning  System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
【０１５６】
ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
【０１５７】
車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near  Field  Communication）又はＷＵＳＢ（Wireless  USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal  Serial  Bus）、ＨＤＭＩ（登録商標）（High-Definition  Multimedia  Interface）、又はＭＨＬ（Mobile  High-definition  Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
【０１５８】
車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
【０１５９】
統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced  Driver  Assistance  System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
【０１６０】
マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
【０１６１】
音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented  Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
【０１６２】
尚、図２５に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
【０１６３】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、本開示に係る技術を適用することにより、１画素当たりの回路面積を縮小できるため、撮像部や車外情報検出部の小型化を図ることができる。
【０１６４】
＜本開示がとることができる構成＞
本開示は、以下のような構成をとることもできる。
【０１６５】
≪Ａ．受光装置≫
［Ａ−１］光子の受光に応じて信号を発生する受光部をそれぞれ含む複数の画素を有する画素アレイ部、
受光部をリチャージする第１のスイッチ部、及び、
受光部の出力に応じて第１のスイッチ部を制御するリチャージ制御部を有し、
リチャージ制御部は、複数の画素間で共有されている、
受光装置。
［Ａ−２］リチャージ制御部は、共有する複数の画素の受光部のうち、１個以上の受光部に光子が入射した場合に、複数の画素の受光部の全てに対してリチャージを行う、
上記［Ａ−１］に記載の受光装置。
［Ａ−３］リチャージ制御部は、１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の論理和をとる論理和回路を有し、論理和回路の論理和信号に応答してリチャージを行う、
上記［Ａ−２］に記載の受光装置。
［Ａ−４］受光部は、単一光子アバランシェダイオードから成る、
上記［Ａ−１］乃至上記［Ａ−３］のいずれかに記載の受光装置。
［Ａ−５］単一光子アバランシェダイオードのカソード電極側から信号を取り出す、
上記［Ａ−４］に記載の受光装置。
［Ａ−６］単一光子アバランシェダイオードのアノード電極側から信号を取り出す、
上記［Ａ−４］に記載の受光装置。
［Ａ−７］論理和回路の論理和信号のレベルを変換するレベル変換部を有し、レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する、
上記［Ａ−３］に記載の受光装置。
［Ａ−８］１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の排他的論理和をとる排他的論理和回路、及び、
排他的論理和回路の排他的論理和信号のレベルを変換するレベル変換部を有し、
レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する、
上記［Ａ−３］に記載の受光装置。
［Ａ−９］リチャージ制御部を共有する複数の画素に入射する光子の個数を加算する加算器を有し、加算器の加算結果を光子の入射個数を検出するための情報として出力する、
上記［Ａ−３］に記載の受光装置。
［Ａ−１０］論理和回路の各入力信号の各々について、パルス幅を拡大する処理を行って出力する波形整形部を有する、
上記［Ａ−３］に記載の受光装置。
［Ａ−１１］単一光子アバランシェダイオードに対する印加電圧を降伏電圧まで下げるクエンチ回路を有する、
上記［Ａ−４］に記載の受光装置。
［Ａ−１２］クエンチ回路は、第１のスイッチ部に対して並列に接続された第２のスイッチ部から成り、受光部の出力に応じて動作する、
上記［Ａ−１１］に記載の受光装置。
［Ａ−１３］リチャージ制御部は、第１のスイッチ部を駆動するリチャージ信号を生成するリチャージ信号生成回路を有し、
リチャージ信号生成回路は、リングオシレータを用いて構成されている、
上記［Ａ−１］に記載の受光装置。
［Ａ−１４］リングオシレータは、立ち上がり遅延時間と立ち下がり遅延時間とが異なる非対称遅延素子を用いて構成されている、
上記［Ａ−１３］に記載の受光装置。
［Ａ−１５］非対称遅延素子は、ＣＭＯＳインバータから成り、Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのサイズが異なる、
上記［Ａ−１４］に記載の受光装置。
［Ａ−１６］非対称遅延素子の遅延時間が可変である、
上記［Ａ−１５］に記載の受光装置。
［Ａ−１７］Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのうち、オン抵抗が大きい方のトランジスタの直列接続個数が可変であり、直列接続個数に応じて遅延時間を設定する、
上記［Ａ−１６］に記載の受光装置。
［Ａ−１８］Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのうち、オン抵抗が大きい方のトランジスタの並列接続個数が可変であり、並列接続個数に応じて遅延時間を設定する、
上記［Ａ−１６］に記載の受光装置。
［Ａ−１９］受光部が配置された第１の半導体基板と、リチャージ制御部が配置された第２の半導体基板とが積層された積層構造を有する、
上記［Ａ−１］乃至上記［Ａ−１８］のいずれかに記載の受光装置。
【０１６６】
≪Ｂ．測距装置≫
［Ｂ−１］測定対象物に対して光を照射する光源、及び、
測定対象物で反射された光を受光する受光装置を備え、
受光装置は、
受光部をそれぞれ含む複数の画素が配置されて成る画素アレイ部、
受光部をリチャージする第１のスイッチ部、及び、
受光部の出力に応じて第１のスイッチ部を制御するリチャージ制御部を有し、
リチャージ制御部は、複数の画素間で共有されている、
測距装置。
［Ｂ−２］リチャージ制御部は、共有する複数の画素の受光部のうち、１個以上の受光部に光子が入射した場合に、複数の画素の受光部の全てに対してリチャージを行う、
上記［Ｂ−１］に記載の測距装置。
［Ｂ−３］リチャージ制御部は、１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の論理和をとる論理和回路を有し、論理和回路の論理和信号に応答してリチャージを行う、
上記［Ｂ−２］に記載の測距装置。
［Ｂ−４］受光部は、単一光子アバランシェダイオードから成る、
上記［Ｂ−１］乃至上記［Ｂ−３］のいずれかに記載の測距装置。
［Ｂ−５］単一光子アバランシェダイオードのカソード電極側から信号を取り出す、
上記［Ｂ−４］に記載の測距装置。
［Ｂ−６］単一光子アバランシェダイオードのアノード電極側から信号を取り出す、
上記［Ｂ−４］に記載の測距装置。
［Ｂ−７］論理和回路の論理和信号のレベルを変換するレベル変換部を有し、レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する、
上記［Ｂ−３］に記載の測距装置。
［Ｂ−８］１個以上の受光部に光子が入射した時刻に論理が反転する論理信号の排他的論理和をとる排他的論理和回路、及び、
排他的論理和回路の排他的論理和信号のレベルを変換するレベル変換部を有し、
レベル変換部の変換結果を、光子の入射タイミングを検出するための情報として出力する、
上記［Ｂ−３］に記載の測距装置。
［Ｂ−９］リチャージ制御部を共有する複数の画素に入射する光子の個数を加算する加算器を有し、加算器の加算結果を光子の入射個数を検出するための情報として出力する、
上記［Ｂ−３］に記載の測距装置。
［Ｂ−１０］論理和回路の各入力信号の各々について、パルス幅を拡大する処理を行って出力する波形整形部を有する、
上記［Ｂ−３］に記載の測距装置。
［Ｂ−１１］単一光子アバランシェダイオードに対する印加電圧を降伏電圧まで下げるクエンチ回路を有する、
上記［Ｂ−４］に記載の測距装置。
［Ｂ−１２］クエンチ回路は、第１のスイッチ部に対して並列に接続された第２のスイッチ部から成り、受光部の出力に応じて動作する、
上記［Ｂ−１１］に記載の測距装置。
［Ｂ−１３］リチャージ制御部は、第１のスイッチ部を駆動するリチャージ信号を生成するリチャージ信号生成回路を有し、
リチャージ信号生成回路は、リングオシレータを用いて構成されている、
上記［Ｂ−１］に記載の測距装置。
［Ｂ−１４］リングオシレータは、立ち上がり遅延時間と立ち下がり遅延時間とが異なる非対称遅延素子を用いて構成されている、
上記［Ｂ−１３］に記載の測距装置。
［Ｂ−１５］非対称遅延素子は、ＣＭＯＳインバータから成り、Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのサイズが異なる、
上記［Ｂ−１４］に記載の測距装置。
［Ｂ−１６］非対称遅延素子の遅延時間が可変である、
上記［Ｂ−１５］に記載の測距装置。
［Ｂ−１７］Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのうち、オン抵抗が大きい方のトランジスタの直列接続個数が可変であり、直列接続個数に応じて遅延時間を設定する、
上記［Ｂ−１６］に記載の測距装置。
［Ｂ−１８］Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタのうち、オン抵抗が大きい方のトランジスタの並列接続個数が可変であり、並列接続個数に応じて遅延時間を設定する、
上記［Ｂ−１６］に記載の測距装置。
［Ｂ−１９］受光部が配置された第１の半導体基板と、リチャージ制御部が配置された第２の半導体基板とが積層された積層構造を有する、
上記［Ｂ−１］乃至上記［Ｂ−１８］のいずれかに記載の測距装置。
【符号の説明】
【０１６７】
１・・・測距装置、１０・・・被写体（測定対象物）、２０・・・光源、２１・・・レーザドライバ、２２・・・レーザ光源、２３・・・拡散レンズ、３０・・・受光装置、３１・・・受光レンズ、３２・・・光センサ、３３・・・回路部、４０・・・制御部、５０（５０1〜５０4）・・・画素、５１（５１1〜５１4）・・・ＳＰＡＤセンサ、６０・・・回路部、６１（６１1〜６１4）・・・第１スイッチ部、６２・・・第２スイッチ部、６３（６３1〜６３4）・・・コンパレータ、６４・・・リチャージ制御部、６５・・・レベル変換部、７１・・・センサチップ、７２・・・回路チップ
【図１】
2019158806.tif 000003
【図２】
2019158806.tif 000004
【図３】
2019158806.tif 000005
【図４】
2019158806.tif 000006
【図５】
2019158806.tif 000007
【図６】
2019158806.tif 000008
【図７】
2019158806.tif 000009
【図８】
2019158806.tif 000010
【図９】
2019158806.tif 000011
【図１０】
2019158806.tif 000012
【図１１】
2019158806.tif 000013
【図１２】
2019158806.tif 000014
【図１３】
2019158806.tif 000015
【図１４】
2019158806.tif 000016
【図１５】
2019158806.tif 000017
【図１６】
2019158806.tif 000018
【図１７】
2019158806.tif 000019
【図１８】
2019158806.tif 000020
【図１９】
2019158806.tif 000021
【図２０】
2019158806.tif 000022
【図２１】
2019158806.tif 000023
【図２２】
2019158806.tif 000024
【図２３】
2019158806.tif 000025
【図２４】
2019158806.tif 000026
【図２５】
2019158806.tif 000027
【図２６】
2019158806.tif 000028