(57)【要約】【課題】アクティブクランプ方式を用いたスイッチング電源の効率を改善すること。【解決手段】二次巻線Ｓ１に誘起された電圧を整流するためのＦＥＴ１２と、ＦＥＴ１２に直列に接続されたインダクタＬ１２と、ＦＥＴ１２のスイッチング動作を制御する制御部２００と、を有し、直列に接続されたＦＥＴ１２及びインダクタＬ１２の両端の電圧（検知電圧Ｖ２）を検知する電圧検知部２０１を備え、制御部２００は、電圧検知部２０１の検知結果に基づいてＦＥＴ１２のスイッチング動作を制御する。【選択図】図１
2019037073.tif 000002
【特許請求の範囲】
【請求項１】
一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
前記二次巻線に誘起された電圧を整流するための整流手段と、
前記トランスの前記二次巻線に誘起された電圧に応じて、一次側にフィードバック電圧を出力するフィードバック手段と、
前記フィードバック電圧に基づいて、前記第一のスイッチング素子及び前記第二のスイッチング素子のオン又はオフを制御する第一の制御手段と、
を備え、
前記第一の制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、
前記整流手段は、前記二次巻線に誘起された電圧を整流するための第三のスイッチング素子と、前記第三のスイッチング素子に直列に接続されたインダクタと、前記第三のスイッチング素子のスイッチング動作を制御する第二の制御手段と、を有し、
直列に接続された前記第三のスイッチング素子及び前記インダクタの両端の電圧を検知する電圧検知手段を備え、
前記第二の制御手段は、前記電圧検知手段の検知結果に基づいて前記第三のスイッチング素子のスイッチング動作を制御することを特徴とする電源装置。
【請求項２】
前記第二の制御手段は、前記電圧検知手段により検知した電圧が第一の閾値以下になると前記第三のスイッチング素子をオンし、前記電圧検知手段により検知した電圧が前記第一の閾値よりも高い第二の閾値以上になると前記第三のスイッチング素子をオフすることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記第三のスイッチング素子は、ボディーダイオードを有する電界効果トランジスタであり、
前記電圧検知手段は、前記第三のスイッチング素子がオフ状態であるときに、前記ボディーダイオードの順方向に電流が流れることによる前記ボディーダイオードの電圧降下を前記電圧検知手段により検知することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記電圧検知手段は、前記第三のスイッチング素子がオン状態であるときに、前記第一の制御手段によって前記第二のスイッチング素子がオンからオフに遷移して前記インダクタに流れる電流が減少することにより前記インダクタに生じた電圧を検知することを特徴とする請求項２又は請求項３に記載の電源装置。
【請求項５】
前記第二の制御手段は、前記第三のスイッチング素子をオフからオンにしてから第一の時間、前記第三のスイッチング素子のオン状態を保持することを特徴とする請求項１から請求項４のいずれか１項に記載の電源装置。
【請求項６】
前記第二の制御手段は、前記第三のスイッチング素子をオンからオフにしてから第二の時間、前記第三のスイッチング素子のオフ状態を保持することを特徴とする請求項１から請求項５のいずれか１項に記載の電源装置。
【請求項７】
前記第三のスイッチング素子は、電界効果トランジスタであり、
穴が設けられた磁性体を備え、
前記インダクタは、前記穴に前記電界効果トランジスタのドレイン端子を通すことで形成されることを特徴とする請求項１から請求項６のいずれか１項に記載の電源装置。
【請求項８】
前記第三のスイッチング素子は、電界効果トランジスタであり、
前記電界効果トランジスタが実装される基板を備え、
前記電界効果トランジスタのドレイン端子は、前記基板上の導電層のパターンを介して前記トランスと接続されており、
前記インダクタは、前記電界効果トランジスタのドレイン端子と前記導電層のパターンによって形成されることを特徴とする請求項１から請求項７のいずれか１項に記載の電源装置。
【請求項９】
抵抗とコンデンサが直列に接続されたスナバ回路であって、直列に接続された前記第三のスイッチング素子及び前記インダクタに並列に接続されたスナバ回路を備え、
前記電圧検知手段は、前記スナバ回路によって平滑された電圧を検知することを特徴とする請求項１から請求項８のいずれか１項に記載の電源装置。
【請求項１０】
記録材に画像形成を行う画像形成手段と、
請求項１から請求項９のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置及び画像形成装置に関し、特に、フライバックトランスを用いた絶縁型コンバータに、アクティブクランプ方式を用いたスイッチング電源装置に関する。
【背景技術】
【０００２】
商用電源等の交流電圧から直流電圧に変換するスイッチング電源において、スイッチング電源の消費電力を低減するため、スイッチング電源の効率を改善することが求められている。ここで、スイッチング電源の効率は、スイッチング電源に供給された電力に対する、スイッチング電源が出力する電力の比率で表される。
【０００３】
スイッチング電源の効率を改善する手段としては、例えば、特許文献１に記載されているように、スイッチング電源の二次側出力に同期整流を用いる方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１５２０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、フライバックトランスを用いた絶縁型コンバータにアクティブクランプ方式を用いたスイッチング電源においては、次のような課題がある。すなわち、スイッチング電源の二次側出力に同期整流を用いる場合、二次側整流に用いるスイッチング素子をオフする最適なタイミングを検知することが難しいという課題がある。二次側出力の同期整流に用いるスイッチング素子をオフするタイミングが最適なタイミングでない場合、電源効率が低下する。すなわち、同期整流に用いるスイッチング素子のオフのタイミングが早い場合、整流がダイオードによって行われるため効率が低下する。一方、同期整流に用いるスイッチング素子のオフのタイミングが遅い場合、二次側から一次側に電流が逆流し、ノイズが発生したり、大きな損失が生じ故障の原因となったりする。
【０００６】
本発明は、このような状況のもとでなされたもので、アクティブクランプ方式を用いたスイッチング電源の効率を改善することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明は、以下の構成を備える。
【０００８】
（１）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、前記二次巻線に誘起された電圧を整流するための整流手段と、前記トランスの前記二次巻線に誘起された電圧に応じて、一次側にフィードバック電圧を出力するフィードバック手段と、前記フィードバック電圧に基づいて、前記第一のスイッチング素子及び前記第二のスイッチング素子のオン又はオフを制御する第一の制御手段と、を備え、前記第一の制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、前記整流手段は、前記二次巻線に誘起された電圧を整流するための第三のスイッチング素子と、前記第三のスイッチング素子に直列に接続されたインダクタと、前記第三のスイッチング素子のスイッチング動作を制御する第二の制御手段と、を有し、直列に接続された前記第三のスイッチング素子及び前記インダクタの両端の電圧を検知する電圧検知手段を備え、前記第二の制御手段は、前記電圧検知手段の検知結果に基づいて前記第三のスイッチング素子のスイッチング動作を制御することを特徴とする電源装置。
【０００９】
（２）記録材に画像形成を行う画像形成手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。
【発明の効果】
【００１０】
本発明によれば、アクティブクランプ方式を用いたスイッチング電源の効率を改善することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１の電源回路の概略図
【図２】実施例１のインダクタＬ１２の説明図
【図３】実施例１の電源回路の制御方法の説明図
【図４】実施例２の電源回路の概略図
【図５】実施例２の電源回路の制御方法の説明図
【図６】実施例３の電源回路の概略図
【図７】実施例４の画像形成装置を示す図
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。
【実施例１】
【００１３】
［電源装置］
図１は実施例１のアクティブクランプ方式を用いたスイッチング電源回路の概略を示す回路図である。商用電源等の交流電源１０は交流電圧を出力しており、全波整流手段であるブリッジダイオードＢＤ１で整流された電圧は、スイッチング電源回路１００に入力されている。平滑用コンデンサＣ３は整流された電圧の平滑手段として用いられ、平滑用コンデンサＣ３の低い側の電位をＤＣＬ、高い側の電位をＤＣＨとする。スイッチング電源回路１００は、平滑用コンデンサＣ３に充電された入力電圧Ｖｉｎから、絶縁された二次側へ出力電圧Ｖｏｕｔを出力する。実施例１では、スイッチング電源回路１００は、出力電圧Ｖｏｕｔの一例として、例えば２４Ｖの一定の電圧を出力する。
【００１４】
スイッチング電源回路１００は、一次側に一次巻線Ｐ１、補助巻線Ｐ２、二次側に二次巻線Ｓ１を備えた絶縁型のトランスＴ１を有している。トランスＴ１の一次巻線Ｐ１から二次巻線Ｓ１には、後述する図３で説明するスイッチング動作によってエネルギーが供給されている。トランスＴ１の補助巻線Ｐ２は、一次巻線Ｐ１に印加された入力電圧Ｖｉｎのフォワード電圧を、ダイオードＤ４及びコンデンサＣ４で整流平滑し、電源電圧Ｖ１を供給するために用いられる。
【００１５】
スイッチング電源回路１００の一次側には、トランスＴ１の一次巻線Ｐ１に第一のスイッチング素子である電界効果トランジスタ（以下、ＦＥＴとする）１が直列に接続されている。電圧クランプ用のコンデンサＣ２と第二のスイッチング素子であるＦＥＴ２は直列に接続されている。直列に接続された電圧クランプ用のコンデンサＣ２とＦＥＴ２は、トランスＴ１の一次巻線Ｐ１に並列に接続されている。スイッチング電源回路１００の一次側には、ＦＥＴ１及びＦＥＴ２の第一の制御手段として、制御部１０１を有している。ＦＥＴ１と並列に接続された電圧共振用のコンデンサＣ１は、ＦＥＴ１及びＦＥＴ２のスイッチオフ時の損失を低減するために設けられている。電圧共振用のコンデンサＣ１を設けずに、ＦＥＴ１のドレイン端子とソース端子間の容量を用いてもよい。図３で説明するゼロ電圧でスイッチング素子をオンする動作を容易にするため、電圧共振用のコンデンサＣ１は、電圧クランプ用のコンデンサＣ２に比べて、小さい静電容量のものが選択されている。スイッチング電源回路１００の二次側には、トランスＴ１の二次巻線Ｓ１に誘起された電圧であるフライバック電圧の二次側の整流手段である第三のスイッチング素子であるＦＥＴ１２、ダイオードＤ１２、インダクタＬ１２、制御部２００を有している。なお、実施例１のダイオードＤ１は、ＦＥＴ１のボディーダイオードである。同様に、ダイオードＤ２はＦＥＴ２のボディーダイオードである。同様に、ダイオードＤ１２はＦＥＴ１２のボディーダイオードである。
【００１６】
トランスＴ１の二次巻線Ｓ１に誘起された電圧は、二次側の平滑手段であるコンデンサＣ１１によって平滑され、出力電圧Ｖｏｕｔとして出力される。スイッチング電源回路１００の二次側には、二次側に出力される出力電圧Ｖｏｕｔに応じた情報を一次側にフィードバックするフィードバック手段として、フィードバック電圧を出力するフィードバック部１１５を有している（図中、点線枠部）。
【００１７】
（制御部１０１）
制御部１０１は、フィードバック部１１５からＦＢ端子に入力された電圧信号（フィードバック電圧）（以下、ＦＢ端子電圧という）に基づき、ゲート駆動信号ＤＬ及びゲート駆動信号ＤＨを制御する回路である。ゲート駆動信号ＤＬはＦＥＴ１のゲート電圧を制御する信号であり、ゲート駆動信号ＤＨはＦＥＴ２のゲート電圧を制御する信号である。制御部１０１のＶＣ端子とＧ端子の間には、補助巻線Ｐ２で生成された電源電圧Ｖ１が供給されている。ＦＥＴ１とＦＥＴ２によるスイッチングが開始されると、補助巻線Ｐ２から電力が供給される状態となる。制御部１０１のＶＳ端子には、起動抵抗Ｒ６から、スイッチング電源回路１００の起動時に必要な電力が供給されており、スイッチングが開始されるまでの間の電力供給手段として用いられる。また、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５で構成されるチャージポンプ回路によって、ＶＨ端子とＧＨ端子の間に電源電圧Ｖ１が供給されている。
【００１８】
（制御部２００）
第二の制御手段である制御部２００は、二次側電流Ｉ２を図１の矢印方向に整流するための制御回路である。制御部２００のＶＣ端子とＧ端子の間には、出力電圧Ｖｏｕｔが電源電圧として供給されている。実施例１では、二次巻線Ｓ１のＧＮＤ（グランド）側にＦＥＴ１２のソース端子が接続され、ＦＥＴ１２のドレイン端子にインダクタＬ１２の一端が接続され、インダクタＬ１２の他端に二次巻線Ｓ１が接続されている。電圧検知手段である電圧検知部２０１は、ＦＥＴ１２とインダクタＬ１２の直列回路の両端電圧を検知することで、ＦＥＴ１２のオン状態とオフ状態を遷移させるタイミングを検知している。ＦＥＴ１２とインダクタＬ１２の直列回路の両端電圧は、制御部２００のＳ端子とＧ端子との間に印加された検知電圧Ｖ２として制御部２００によって検知される。実施例１では、インダクタＬ１２を挟んで電圧を検知する点を特徴としている。ゲート駆動部２０２は、電圧検知部２０１の検知結果に基づき、ＦＥＴ１２のゲート駆動信号ＤＳ２を出力している。なお、制御部２００による制御方法の説明は図３を用いて後述する。
【００１９】
（インダクタＬ１２）
図２は、インダクタＬ１２の形成方法の例を示す図である。図２は、コイルを用いずにインダクタを形成する方法の例を示している。図２にはＦＥＴ１２と、ＦＥＴ１２のゲート端子（Ｇ端子）、ドレイン端子（Ｄ端子）、ソース端子（Ｓ端子）を図示している。図２（Ａ）では、ＦＥＴ１２のＤ端子を磁性体５０の間に通すことで、インダクタンスを形成している。なお、磁性体５０は、中央に穴の空いた、ビーズ形状に形成された磁性体である。また、図２（Ｂ）では、ＦＥＴ１２のＤ端子は基板５２上（基板上）の導電層５１のパターンを介してトランスＴ１と接続されており、ＦＥＴ１２のＤ端子及び導電層５１のパターンによって、インダクタンスを形成している。基板５２は、ＦＥＴ１２やトランスＴ１等の電源回路が実装される基板である。図２（Ａ）、（Ｂ）に示す方法を用いることで、回路規模やコストを増加せずに、インダクタンスを形成することができる。また、インダクタＬ１２にはコイルを用いてもよい。
【００２０】
（フィードバック部１１５）
図１の説明に戻る。フィードバック部１１５は、出力電圧Ｖｏｕｔを所定の一定電圧に制御するために用いられる。出力電圧Ｖｏｕｔの電圧値は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦの基準電圧、抵抗Ｒ５２及び抵抗Ｒ５３によって設定される。出力電圧Ｖｏｕｔが所定の電圧（ここでは２４Ｖ）より高くなると、シャントレギュレータＩＣ５のカソード端子Ｋから電流が流れ、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の二次側ダイオードが導通状態となる。これにより、フォトカプラＰＣ５の一次側トランジスタが動作し、コンデンサＣ６から電荷が放電される。このため、制御部１０１のＦＢ端子電圧が低下する。一方、出力電圧Ｖｏｕｔが２４Ｖより低くなると、フォトカプラＰＣ５の二次側ダイオードが非導通状態となる。これにより、フォトカプラＰＣ５の一次側のトランジスタがオフ状態となり、制御部１０１のＦＢ端子からコンデンサＣ６に一定電流が流れるため、制御部１０１のＦＢ端子電圧が上昇する。
【００２１】
このように、フィードバック部１１５は、出力電圧Ｖｏｕｔの変動に応じて制御部１０１のＦＢ端子電圧を変化させる。制御部１０１は、フィードバック部１１５から入力されたＦＢ端子電圧を検知することで、出力電圧Ｖｏｕｔを所定の一定電圧に制御するためのフィードバック制御を行うことができる。制御部１０１は、ＰＷＭ等の制御方法を用いて、ＦＢ端子電圧に応じて、ＦＥＴ１のオンデューティを制御することで、出力電圧Ｖｏｕｔを制御している。
【００２２】
［スイッチング電源回路１００の制御方法］
図３は、制御部１０１及び制御部２００によるアクティブクランプ方式を用いたスイッチング電源回路１００の制御方法の説明図である。図３において、（ｉ）はＦＥＴ１のゲート駆動信号ＤＬを示す図、（ｉｉ）はＦＥＴ２のゲート駆動信号ＤＨを示す図である。図３において、（ｉｉｉ）はＦＥＴ１のドレイン電流を示す図、（ｉｖ）はＦＥＴ１のドレイン端子とソース端子間の電圧を示す図である。図３において、（ｖ）は二次側電流Ｉ２を示す図、（ｖｉ）はＦＥＴ１２のゲート駆動信号ＤＳ２を示す図、（ｖｉｉ）は電圧検知部２０１の検知電圧Ｖ２を示す図である。横軸はいずれも時間を示す。
【００２３】
（制御部１０１の制御方法）
制御部１０１は、ＦＥＴ１とＦＥＴ２をともにオフさせるデッドタイム（図３の〔４〕、〔５〕の期間）を挟んでＦＥＴ１とＦＥＴ２を交互にオン又はオフさせて繰り返し制御を行っている。ＦＥＴ２と電圧クランプ用のコンデンサＣ２を用いた動作（以下、アクティブクランプ動作という）を図３の（ｉ）〜（ｖ）で説明する。
【００２４】
図３の（ｉ）（ｉｉｉ）に示すように、ＦＥＴ１のゲート駆動信号ＤＬがオン状態の期間〔３〕では、ＦＥＴ１及びトランスＴ１の一次巻線Ｐ１を流れる電流が線形的に増加する。ＦＥＴ１がオン状態からオフ状態に遷移すると、図３に示すデッドタイム期間〔５〕において、電圧共振用のコンデンサＣ１とトランスＴ１の電圧共振動作によって、図３の（ｉｖ）に示すようにＦＥＴ１のドレイン端子とソース端子間の電圧が上昇する。
【００２５】
アクティブクランプ方式のスイッチング電源回路１００では、電圧共振用のコンデンサＣ１の働きによって、ＦＥＴ１のドレイン端子とソース端子間の電圧上昇の速度を抑えることができるため、ＦＥＴ１のスイッチングオフ時の損失を低減できる。また、アクティブクランプ方式のスイッチング電源回路１００では、電圧共振用のコンデンサＣ１よりも容量の大きい電圧クランプ用のコンデンサＣ２が接続されている。このため、ＦＥＴ１のオフ時に生じる、トランスＴ１のリーケージインダクタンスによるサージ電圧を抑制することができ、スイッチング素子（ＦＥＴ１、ＦＥＴ２、ＦＥＴ１２）に必要な耐圧を抑えることができる。
【００２６】
図３の（ｉｉ）（ｉｖ）に示すように、ＦＥＴ２のゲート駆動信号ＤＨがオン状態の期間〔６〕は、電圧クランプ用のコンデンサＣ２とトランスＴ１による電圧共振動作が継続する。ＦＥＴ１のドレイン端子とソース端子間の電圧が大きくなると、図３の（ｖ）に示すようにトランスＴ１から二次側電流Ｉ２が出力される状態となる。ＦＥＴ２がオン状態からオフ状態に遷移すると、図３に示すデッドタイム期間〔４〕において、電圧共振用のコンデンサＣ１とトランスＴ１の電圧共振動作によって、図３の（ｉｖ）に示すようにＦＥＴ１のドレイン端子とソース端子間の電圧が低下する。電圧共振用のコンデンサＣ１の容量は、電圧クランプ用のコンデンサＣ２の容量に比べて十分に低い値となっている。このため、ＦＥＴ２をオフ状態にすることで、ＦＥＴ１のドレイン端子とソース端子間の電圧はゼロボルト以下まで低下し、ＦＥＴ１のボディーダイオードＤ１の順方向に電流が流れる状態となる。ＦＥＴ１のボディーダイオードＤ１に電流が流れる状態で、ＦＥＴ１をオン状態に遷移することを、ゼロ電圧スイッチングといい、ＦＥＴ１のスイッチングオン時の損失を低減できる。
【００２７】
（制御部２００の制御方法）
制御部２００は、図３の（ｖ）に示すように二次側電流Ｉ２が、図１に示す矢印方向に流れる状態を検知し、ＦＥＴ１２をオン状態にする制御を行っている。図３の（ｖ）〜（ｖｉｉ）で説明する。
【００２８】
最初に、ＦＥＴ１２をオン状態へ遷移する制御について説明する。図３の（ｖ）に示すように、二次側電流Ｉ２がＦＥＴ１２のボディーダイオードＤ１２に流れると、ダイオードの順方向電圧（例えば０．６Ｖ）による電圧降下が生じ、図３の（ｖｉｉ）に示す〔１〕の期間で、電圧検知部２０１の検知電圧Ｖ２は負の電圧となる。制御部２００は検知電圧Ｖ２が第一の閾値である所定の閾値Ｖｏｎ以下（第一の閾値以下）であることを検知すると、図３の（ｖｉ）に示すように、ＦＥＴ１２のゲート駆動信号ＤＳ２をハイレベルにし、ＦＥＴ１２をオン状態に遷移させる。制御部２００は検知電圧Ｖ２が第二の閾値である所定の閾値Ｖｏｆｆ以上（第二に閾値以上）になるまでの間、ＦＥＴ１２のオン状態を継続する。なお、実施例１ではゼロ電圧を閾値Ｖｏｆｆとする。ＦＥＴ１２のオン抵抗損失は、ダイオードの順方向電圧による損失よりも少ないため、ＦＥＴ１２をオンする制御を行うことで、スイッチング電源回路１００の効率を改善できる。所定の閾値Ｖｏｆｆは所定の閾値Ｖｏｎよりも大きい（Ｖｏｆｆ＞Ｖｏｎ）。
【００２９】
次に、実施例１の特徴である、ＦＥＴ１２をオフ状態へ遷移するタイミングの検知方法について説明する。図３の〔４〕の期間では、前述した制御部１０１の制御により、ＦＥＴ２がオン状態からオフ状態に遷移すると、電圧共振用のコンデンサＣ１とトランスＴ１による電圧共振動作によって、二次側電流Ｉ２が急激に減少する状態となる。二次側電流Ｉ２が減少すると、インダクタＬ１２には電圧が生じる状態となる。
インダクタＬ１２に発生する電圧＝−Ｌ１２のインダクタンス×ｄＩ２／ｄｔ…式（１）
【００３０】
そのため、図３の（ｖ）、（ｖｉｉ）に示す〔２〕の期間では、二次側電流Ｉ２が図１の矢印方向に流れている状態にもかかわらず、検知電圧Ｖ２が所定の閾値Ｖｏｆｆ以上（実施例１ではゼロ電圧以上）となっていることを検知することができる。そして、ＦＥＴ１２をオフ状態に遷移することができる。
【００３１】
ところで、ＦＥＴ１２をオン状態からオフ状態に遷移させるには、所定のスイッチング期間を要する。そのため、二次側電流Ｉ２がゼロになったことを検知してから、ＦＥＴ１２をオフする制御を行うと、次のような課題が生じる。すなわち、ＦＥＴ１２をオフするタイミングが間に合わず、コンデンサＣ１１から、トランスＴ１を介し、一次側回路へ逆流電流が流れてしまうおそれがある。逆流電流が生じると、スイッチング電源の電源効率が低下してしまうという課題がある。
【００３２】
また、一次側回路への逆流電流を防止する方法としては、所定の閾値Ｖｏｆｆの電圧をゼロ電圧よりも低い負の電圧値に設定する方法も考えられる。しかしながら、閾値Ｖｏｆｆの電圧値を低くすると、ＦＥＴ１２にオン抵抗値の低いスイッチング素子を用いた場合などに、二次側電流Ｉ２に大きな電流が流れているのにもかかわらず、ＦＥＴ１２をオフしてしまうという課題が生じる。しかしながら、この課題を防止するためにＦＥＴ１２のオン抵抗値を大きくすると、今度はＦＥＴ１２のオン抵抗損失が増大し、スイッチング電源の効率が低下してしまうという課題がある。
【００３３】
また、一次側の制御部１０１から、通信用の絶縁回路（フォトカプラやトランス等）を介して、二次側の制御部２００に、ＦＥＴ１２をオフするタイミングを報知する方法も考えられる。しかしながら、通信用の絶縁回路を用いる方法では、回路規模、コストが増大し、また、絶縁回路による消費電力が増加してしまうという課題がある。
【００３４】
実施例１で説明したスイッチング電源回路１００では、回路規模やコストを増大させることなく、ＦＥＴ１２にオン抵抗値が低いＦＥＴを用いた場合においても、適切なタイミングでＦＥＴ１２を制御することができる。そして、スイッチング電源回路１００の効率を改善することができる。
【００３５】
以上説明したように、制御部２００は、制御部１０１のアクティブクランプ動作と、インダクタＬ１２を利用することで、同期整流回路のＦＥＴ１２をオン、オフするタイミングを、簡易な回路構成で検知することができる。そして、アクティブクランプ方式を用いたスイッチング電源の電源効率を改善することができる。
【実施例２】
【００３６】
［スイッチング電源回路の構成］
次に、実施例２のスイッチング電源回路３００を説明する。実施例１と同様の構成には同一の符号を付し、説明を省略する。図４に示すスイッチング電源回路３００は、タイマー部３０３を有する第二の制御手段である制御部３０１と、ＣＲフィルタ（スナバ回路）を構成する抵抗Ｒ１２、コンデンサＣ１２とを有する点が実施例１の構成と異なる。抵抗Ｒ１２及びコンデンサＣ１２からなるスナバ回路は、ＦＥＴ１２とインダクタＬ１２の直列回路と並列に接続されている。実施例２の電圧検知部２０１は、抵抗Ｒ１２とコンデンサＣ１２が直列に接続されたスナバ回路によって平滑した電圧を検知することにより、ＦＥＴ１２とインダクタＬ１２の直列回路の両端の電圧を検知電圧Ｖ２として検知している。
【００３７】
（タイマー部３０３）
制御部３０１のタイマー部３０３は、ゲート駆動信号ＤＳ２をオフ状態からオン状態に遷移させた際に、所定時間、強制的にオン状態を保持させる強制オン時間のタイマーを有している。また、タイマー部３０３は、ゲート駆動信号ＤＳ２をオン状態からオフ状態に遷移させた際に、所定時間、強制的にオフ状態を保持させる強制オフ時間のタイマーも有している。
【００３８】
図５は、実施例２における各部の波形を示す図であり、（ｉ）〜（ｖｉｉ）は図３の（ｉ）〜（ｖｉｉ）と同様のグラフである。図５の〔７〕は第一の時間である強制オン時間を示す。〔７〕に示す強制オン時間においては、電圧検知部２０１の検知電圧Ｖ２が閾値Ｖｏｆｆ以上に上昇した場合でも、ゲート駆動信号ＤＳ２をオン状態に保持できる。図５の〔６〕に示すように、アクティブクランプ方式を用いたスイッチング電源では、電圧クランプ用のコンデンサＣ２の働きによって、二次側電流Ｉ２はゆっくり増加する（図５（ｖ））。そのため、ＦＥＴ１２をオンした直後の二次側電流Ｉ２の電流値が増加する前のタイミングにおいては、検知電圧Ｖ２はゼロ電圧に近くなり、ノイズなどで、検知電圧Ｖ２が閾値Ｖｏｆｆ以上となり誤検知してしまう課題がある。実施例２では、制御部３０１のタイマー部３０３による強制オン時間を用いることで、二次側電流Ｉ２が少ない場合や、ＦＥＴ１２によりオン抵抗値の低いスイッチング素子を用いた場合においても、ＦＥＴ１２を適切なタイミングで制御できる。
【００３９】
図５の〔８〕に示す第二の時間である強制オフ時間においては、電圧検知部２０１の検知電圧Ｖ２が閾値Ｖｏｎ以下に低下した場合でも、ゲート駆動信号ＤＳ２をオフ状態に保持できる。ＦＥＴ２のスイッチングオフ時のノイズや、ＦＥＴ１のスイッチングオン時のノイズによって、検知電圧Ｖ２が閾値Ｖｏｎ以下となり誤検知し、ＦＥＴ１２をオンさせることを防止できる。
【００４０】
（ＣＲフィルタ（スナバ回路））
検知電圧Ｖ２を検知する際に、抵抗Ｒ１２とコンデンサＣ１２で形成されたＣＲフィルタを用いることで、外来ノイズ等による制御部３０１の誤動作を防止できる。ところで、インダクタＬ１２を用いない従来の同期整流回路では、検知電圧Ｖ２の検知にＣＲフィルタを用いると、ＦＥＴ１２をオン状態からオフ状態に遷移するタイミングが遅れてしまう。このため、二次側のコンデンサＣ１１から、トランスＴ１を介し、一次側回路へ逆流電流が流れてしまう場合がある。しかしながら、制御部３０１では、実施例１で説明したように、図５の〔２〕の期間において、二次側電流Ｉ２がゼロになる前に、ＦＥＴ１２をオフするタイミングを検知できる特徴を有している。このため、図４のようにＣＲフィルタを用いた場合においても、スイッチング電源回路３００の一次側回路へ逆流電流が流れる課題を防止できる。なお、ＣＲフィルタは実施例１のスイッチング電源回路１００及び後述する実施例３のスイッチング電源回路５００にも用いることができる。
【００４１】
このように、タイマー部３０３や、ＣＲフィルタ（Ｃ１２、Ｒ１２）を用いることで、制御部３０１の誤動作を防止することができ、同期整流回路のＦＥＴ１２をオン、オフするタイミングを、簡易な回路構成で検知することができる。そして、アクティブクランプ方式を用いたスイッチング電源の電源効率を改善することができる。
【実施例３】
【００４２】
次に、実施例３のスイッチング電源回路５００を説明する。実施例１と同様の構成には同一の符号を付し、説明を省略する。図６に示すスイッチング電源回路５００は、同期整流回路を二次巻線Ｓ１の出力電圧Ｖｏｕｔ側の端子に設ける点が、実施例１の構成と異なる。補助巻線Ｓ２、ダイオードＤ２１、コンデンサＣ２１は、制御部２００の電源電圧を供給するために用いる回路である。電圧検知部２０１によって検知される検知電圧Ｖ２や二次側電流Ｉ２の向きは図６に示すとおりである。より詳細には、実施例３では、二次巻線Ｓ１にＦＥＴ１２のソース端子が接続され、ＦＥＴ１２のドレイン端子にインダクタＬ１２の一端が接続され、インダクタＬ１２の他端から出力電圧Ｖｏｕｔが出力される。
【００４３】
同様に、実施例２のスイッチング電源回路３００においても、同期整流回路を、二次巻線Ｓ１の出力電圧Ｖｏｕｔ側の端子に設けてもよい。このように、同期整流回路は、二次巻線Ｓ１のＧＮＤ側の端子に設けても、Ｖｏｕｔ側の端子に設けてもよい。以上、実施例３によれば、アクティブクランプ方式を用いたスイッチング電源の効率を改善することができる。
【実施例４】
【００４４】
実施例１〜実施例３で説明した電源装置であるスイッチング電源回路１００、３００、５００は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給するスイッチング電源として適用可能である。以下に、一例として、実施例１のスイッチング電源回路１００を適用した画像形成装置の構成を説明する。
【００４５】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図７に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ７００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ７００は、スイッチング電源回路１００を備えている。なお、スイッチング電源回路１００を適用可能な画像形成装置は、図７に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
【００４６】
レーザビームプリンタ７００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、スイッチング電源回路１００は、例えばコントローラ３２０に電力を供給する。また、スイッチング電源回路１００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。以上、実施例４によれば、アクティブクランプ方式を用いたスイッチング電源を搭載した画像形成装置においても、スイッチング電源の効率を改善することができる。
【符号の説明】
【００４７】
１０１    制御部
１１５    フィードバック部
２００    制御部
Ｃ２      電圧クランプ用のコンデンサ
ＦＥＴ１    第一のスイッチング素子
ＦＥＴ２    第二のスイッチング素子
ＦＥＴ１２  第三のスイッチング素子
Ｌ１２      インダクタ
Ｔ１        トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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