(57)【要約】【課題】半導体集積回路における、ケルビン測定のための専有面積を削減する。【解決手段】実施形態における半導体集積回路は、第１および第２のスイッチング素子でなる複数組のスイッチング素子群と、スイッチング素子群の各素子の一方の抵抗値を測定するときに、各素子の抵抗値のレベルを所定のレベルにする信号を、複数組のスイッチング素子群に共通する信号線からスイッチング素子群の各素子に出力し、測定対象のスイッチング素子群の高電位側の端子に流れる電流を、抵抗値のレベルを所定のレベルにする値に設定する信号出力制御手段と、各素子の一方の抵抗値のレベルを所定のレベルにした状態で、各素子の他方に接続された電圧計により電圧を測定し、測定した電圧と設定した電流の値とに基づいて、第１および第２のスイッチング素子の一方の抵抗値を測定する測定手段とを有する。【選択図】      図１
2019158573.tif 000002
【特許請求の範囲】
【請求項１】
高電位側の端子と第１の低電位側の端子との間に接続される第１のスイッチング素子、および、前記高電位側の端子と、前記第１の低電位側の端子と異なる第２の低電位側の端子との間に接続される第２のスイッチング素子でなる複数組のスイッチング素子群と、
スイッチング素子群の前記第１および第２のスイッチング素子の一方の抵抗値を測定するときに、前記第１および第２のスイッチング素子の抵抗値のレベルを所定のレベルにする信号を、前記複数組のスイッチング素子群に共通する信号線を介して前記スイッチング素子群の前記第１および第２のスイッチング素子に出力し、前記抵抗値の測定対象のスイッチング素子群における前記高電位側の端子に流れる電流を、前記抵抗値のレベルを前記所定のレベルにする値に設定する信号出力制御手段と、
前記第１および第２のスイッチング素子の一方の抵抗値のレベルを前記所定のレベルにした状態で、前記第１および第２のスイッチング素子の他方に接続された電圧計により電圧を測定し、前記測定した電圧と、前記設定した電流の値とに基づいて、前記第１および第２のスイッチング素子の一方の抵抗値を測定する測定手段と、
を備える、半導体集積回路。
【請求項２】
前記第１および第２のスイッチング素子は、ゲート端子、ソース端子、ドレイン端子を有し、前記ソース端子が前記高電位側の端子に接続されるＰ型チャネルの電界効果トランジスタ、および、ゲート端子、ソース端子、ドレイン端子を有し、このドレイン端子が前記高電位側の端子に接続されるＮ型チャネルの電界効果トランジスタを有し、
前記信号出力制御手段は、
前記スイッチング素子群の前記第１および第２のスイッチング素子の一方の前記Ｐ型チャネルの電界効果トランジスタの抵抗値を測定するときに、前記第１および第２のスイッチング素子の前記Ｐ型チャネルの電界効果トランジスタの抵抗値のレベルを所定のレベルにする信号を、前記信号線を介して前記スイッチング素子群の前記第１および第２のスイッチング素子の前記Ｐ型チャネルの電界効果トランジスタのゲート端子に出力し、
前記測定対象のスイッチング素子群における前記高電位側の端子に流れる電流を、前記抵抗値のレベルを前記所定のレベルにする値に設定し、
前記測定手段は、
前記第１および第２のスイッチング素子の一方の前記Ｐ型チャネルの電界効果トランジスタの抵抗値のレベルを前記所定のレベルにした状態で、前記第１および第２のスイッチング素子の他方に接続された電圧計により電圧を測定し、
前記測定した電圧と、前記設定した電流の値とに基づいて、前記第１および第２のスイッチング素子の一方の前記Ｐ型チャネルの電界効果トランジスタの抵抗値を測定する、
請求項１に記載の半導体集積回路。
【請求項３】
前記第１および第２のスイッチング素子は、ゲート端子、ソース端子、ドレイン端子を有し、前記ソース端子が前記高電位側の端子に接続されるＰ型チャネルの電界効果トランジスタ、および、ゲート端子、ソース端子、ドレイン端子を有し、このドレイン端子が前記高電位側の端子に接続されるＮ型チャネルの電界効果トランジスタを有し、
前記信号出力制御手段は、
前記スイッチング素子群の前記第１および第２のスイッチング素子の一方の前記Ｎ型チャネルの電界効果トランジスタの抵抗値を測定するときに、前記第１および第２のスイッチング素子の前記Ｎ型チャネルの電界効果トランジスタの抵抗値のレベルを所定のレベルにする信号を、前記信号線を介して前記スイッチング素子群の前記第１および第２のスイッチング素子の前記Ｎ型チャネルの電界効果トランジスタのゲート端子に出力し、
前記測定対象のスイッチング素子群における前記高電位側の端子に流れる電流を、前記抵抗値のレベルを前記所定のレベルにする値に設定し、
前記測定手段は、
前記第１および第２のスイッチング素子の一方の前記Ｎ型チャネルの電界効果トランジスタの抵抗値のレベルを前記所定のレベルにした状態で、前記第１および第２のスイッチング素子の他方に接続された電圧計により電圧を測定し、
前記測定した電圧と、前記設定した電流の値に基づいて、前記第１および第２のスイッチング素子の一方の前記Ｎ型チャネルの電界効果トランジスタの抵抗値を測定する、
請求項１に記載の半導体集積回路。
【請求項４】
前記信号出力制御手段は、
前記スイッチング素子群の前記第１および第２のスイッチング素子の一方の前記Ｐ型チャネルの電界効果トランジスタの抵抗値と前記第１および第２のスイッチング素子の一方の前記Ｎ型チャネルの電界効果トランジスタの抵抗値との合成抵抗値を測定するときに、前記第１および第２のスイッチング素子の前記Ｐ型チャネルの電界効果トランジスタおよび前記Ｎ型チャネルの電界効果トランジスタの抵抗値のレベルを所定のレベルにする信号を、前記信号線を介して前記スイッチング素子群の前記第１および第２のスイッチング素子の前記Ｐ型チャネルの電界効果トランジスタのゲート端子および前記Ｎ型チャネルの電界効果トランジスタのゲート端子に出力し、
前記測定対象のスイッチング素子群における前記高電位側の端子に流れる電流を、前記抵抗値のレベルを前記所定のレベルにする値に設定し、
前記測定手段は、
前記第１および第２のスイッチング素子の一方の前記Ｐ型チャネルの電界効果トランジスタおよび前記Ｎ型チャネルの電界効果トランジスタの抵抗値のレベルを前記所定のレベルにした状態で、前記第１および第２のスイッチング素子の他方に接続された電圧計により電圧を測定し、
前記測定した電圧と、前記設定した電流の値に基づいて、前記第１および第２のスイッチング素子の一方の前記合成抵抗値を測定する、
請求項２または請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
SPDT(Single Pole Dual Through)や、SP4T(Single Pole 4 Through)のように両ポート間に複数の半導体スイッチング素子（以下、スイッチング素子と称することがある）が並列に接続されるマルチプレクス機能を有するスイッチ製品において、両ポート間に接続された半導体スイッチング素子のＯＮ抵抗（導通時の抵抗値）を精度良く測定する方法として、ケルビン測定法が挙げられる。
【０００３】
ケルビン測定法では、被測定のスイッチング素子の片側の電極を半導体集積回路内に二つ設けて、一方の端子である電流フォース端子に電流を流し、他方の端子であるケルビン端子には電流を流しこまずに、この端子の電圧を測定する事で、ＯＮ抵抗を測定できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１６５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ケルビン測定のための専有面積を削減することが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態における半導体集積回路は、高電位側の端子と第１の低電位側の端子との間に接続される第１のスイッチング素子、および、前記高電位側の端子と、前記第１の低電位側の端子と異なる第２の低電位側の端子との間に接続される第２のスイッチング素子でなる複数組のスイッチング素子群と、スイッチング素子群の前記第１および第２のスイッチング素子の一方の抵抗値を測定するときに、前記第１および第２のスイッチング素子の抵抗値のレベルを所定のレベルにする信号を、前記複数組のスイッチング素子群に共通する信号線を介して前記スイッチング素子群の前記第１および第２のスイッチング素子に出力し、前記抵抗値の測定対象のスイッチング素子群における前記高電位側の端子に流れる電流を、前記抵抗値のレベルを前記所定のレベルにする値に設定する信号出力制御手段と、前記第１および第２のスイッチング素子の一方の抵抗値のレベルを前記所定のレベルにした状態で、前記第１および第２のスイッチング素子の他方に接続された電圧計により電圧を測定し、前記測定した電圧と、前記設定した電流の値とに基づいて、前記第１および第２のスイッチング素子の一方の抵抗値を測定する測定手段とを有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施の形態に係わる半導体集積回路の構成例を示す図である。
【図２】図２は、本実施の形態に係わる半導体集積回路における動作内容にかかる真理値表について説明する図である。
【図３】図３は、本実施の形態に係わる半導体集積回路に適用するケルビン測定の原理を説明する図である。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を用いて説明する。  
図１は、本実施の形態に係わる半導体集積回路の構成例を示す図である。  
図１に示した例では、本実施の形態に係わる半導体集積回路は、制御装置１０および半導体スイッチング回路２０を有する。制御装置１０は、半導体スイッチング回路２０への信号を制御する。制御装置１０は、例えばＣＰＵ（中央処理装置）、記憶装置等を有するコンピュータ装置により実現できる。
【０００９】
制御装置１０は、信号出力制御部１０ａと、測定部１０ｂとを備える。信号出力制御部１０ａは、半導体スイッチング回路２０内の半導体スイッチング素子の抵抗測定のための信号出力を制御する。測定部１０ｂは、半導体スイッチング回路２０内の半導体スイッチング素子の抵抗値を測定する。
【００１０】
制御装置１０の信号出力制御部１０ａは、半導体スイッチング回路２０内の半導体スイッチング素子の抵抗測定のためのテスト信号の出力の為の制御信号を出力する。この制御信号を受けてテスト信号を入力するテスト端子１１は、ＮＡＮＤ回路１２の第１の入力端子に接続される。この入力端子には、高電位側保護抵抗１３が接続される。
【００１１】
制御装置１０の信号出力制御部１０ａは、信号Ｓおよび信号ＯＥｂａｒを出力する。信号Ｓはバッファ１４に入力され、このバッファ１４の出力端子は、ＮＡＮＤ回路１２の第２の入力端子に接続される。ＮＡＮＤ回路１２から出力される信号Ｓｂａｒは、ＡＮＤ回路１６の第１の入力端子に入力される。また、バッファ１４の出力端子は、ＡＮＤ回路１７の第１の入力端子にも接続される。
【００１２】
信号ＯＥｂａｒは、インバータ回路（反転回路）１５に入力され、このインバータ回路１５の出力端子は、ＡＮＤ回路１６の第２の入力端子、およびＡＮＤ回路１７の第２の入力端子に接続される。
【００１３】
半導体スイッチング回路２０は、半導体スイッチング素子（以下、スイッチング素子と称することがある）２１、２２、２３、２４、２５、２６、２７、２８を有する。この半導体スイッチング回路２０は、高電位側の端子（ポート）１Ａ、２Ａ、３Ａ、４Ａを有し、低電位側の端子１Ｂ１、１Ｂ２、２Ｂ１、２Ｂ２、３Ｂ１、３Ｂ２、４Ｂ１、４Ｂ２を有する。
【００１４】
スイッチング素子２１、２２、２３、２４、２５、２６、２７、２８は、Ｐ型チャネルのＭＯＳＦＥＴ（電界効果トランジスタ）（以下、Ｐ型ＭＯＳＦＥＴと称することがある）およびＮ型チャネルのＭＯＳＦＥＴ（以下、Ｎ型ＭＯＳＦＥＴと称することがある）を有する。
【００１５】
スイッチング素子２１、２５は、半導体スイッチング回路２０内で並列接続される１組目のスイッチング素子群であり、端子１Ａに接続される信号線に並列接続される。スイッチング素子２１は端子１Ａと端子１Ｂ１との間に接続され、スイッチング素子２５は端子１Ａと端子１Ｂ２との間に接続される。  
スイッチング素子２２、２６は、半導体スイッチング回路２０内で並列接続される２組目のスイッチング素子群であり、端子２Ａに接続される信号線に並列接続される。スイッチング素子２２は端子２Ａと端子２Ｂ１との間に接続され、スイッチング素子２６は端子２Ａと端子２Ｂ２との間に接続される。  
スイッチング素子２３、２７は、半導体スイッチング回路２０内で並列接続される３組目のスイッチング素子群であり、端子３Ａに接続される信号線に並列接続される。スイッチング素子２３は端子３Ａと端子３Ｂ１との間に接続され、スイッチング素子２７は端子３Ａと端子３Ｂ２との間に接続される。  
スイッチング素子２４、２８は、半導体スイッチング回路２０内で並列接続される４組目のスイッチング素子群であり、端子４Ａに接続される信号線に並列接続される。スイッチング素子２４は端子４Ａと端子４Ｂ１との間に接続され、スイッチング素子２８は端子４Ａと端子４Ｂ２との間に接続される。
【００１６】
ＡＮＤ回路１６の出力端子は、スイッチング素子２１、２２、２３、２４に共通する信号線１８およびインバータ回路３１を介してスイッチング素子２１、２２、２３、２４のＰ型ＭＯＳＦＥＴのゲート端子に接続される。また、ＡＮＤ回路１６の出力端子は、信号線１８を介してスイッチング素子２１、２２、２３、２４のＮ型ＭＯＳＦＥＴのゲート端子にも接続される。  
また、ＡＮＤ回路１７の出力端子は、スイッチング素子２５、２６、２７、２８に共通する信号線１９およびインバータ回路３２を介してスイッチング素子２５、２６、２７、２８のＰ型ＭＯＳＦＥＴのゲート端子に接続される。ＡＮＤ回路１７の出力端子は、信号線１９を介してスイッチング素子２５、２６、２７、２８のＮ型ＭＯＳＦＥＴのゲート端子にも接続される。
【００１７】
次に、スイッチング素子２１を例に挙げて、各電極の接続状態と信号に応じた抵抗値のレベルについて説明する。他のスイッチング素子２２、２３、２４、２５、２６、２７、２８についても同様である。
【００１８】
スイッチング素子２１のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴは、端子１Ａに接続される信号線に並列接続される。端子１Ａは、Ｐ型ＭＯＳＦＥＴのソース端子とＮ型ＭＯＳＦＥＴのドレイン端子に接続され、端子１Ｂ１は、Ｐ型ＭＯＳＦＥＴのドレイン端子とＮ型ＭＯＳＦＥＴのソース端子に接続される。
【００１９】
ここで、Ｐ型ＭＯＳＦＥＴのゲート端子にＬレベル（ＧＮＤレベル）の信号が入力され、かつ、端子１ＡにＨレベル（電源電圧（ＶＣＣ）レベル）の信号が入力されたときに、このＰ型ＭＯＳＦＥＴの抵抗値のレベルはＯＮ（導通）となる。  
また、Ｎ型ＭＯＳＦＥＴのゲート端子にＨレベルの信号が入力され、かつ、端子１ＡにＬレベルの信号が入力されたときに、このＮ型ＭＯＳＦＥＴの抵抗値のレベルはＯＮとなる。
【００２０】
また、Ｐ型ＭＯＳＦＥＴのゲート端子およびＮ型ＭＯＳＦＥＴのゲート端子にＨレベルとＬレベルの中間のレベルの信号が入力されたときに、これらのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの抵抗値のレベルは、入力信号レベルに応じたレベルとなる。
【００２１】
図２は、本実施の形態に係わる半導体集積回路における動作内容にかかる真理値表について説明する図である。  
図２に示すように、制御装置１０の信号出力制御部１０ａが、テスト端子１１から出力されるテスト信号をＬレベルに設定し、信号ＯＥｂａｒをＬレベルに設定し、信号ＳをＨレベルに設定すると、ＡＮＤ回路１６およびＡＮＤ回路１７から出力される信号はＨレベルの信号である。この結果、各スイッチング素子のＰ型ＭＯＳＦＥＴのゲート端子にはＬレベルの信号が入力され、各スイッチング素子のＮ型ＭＯＳＦＥＴのゲート端子にはＨレベルの信号が入力される。
【００２２】
この状態で、各スイッチング素子のＰ型ＭＯＳＦＥＴのソース端子にＨレベルの信号を入力すると、各スイッチング素子の全てのＰ型ＭＯＳＦＥＴが導通する。また、各スイッチング素子のＮ型ＭＯＳＦＥＴのドレイン端子にＬレベルの信号を入力すると、各スイッチング素子の全てのＮ型ＭＯＳＦＥＴが導通する。
【００２３】
また、図２に示すように、制御装置１０の信号出力制御部１０ａが、テスト端子１１から出力されるテスト信号をＬレベルに設定し、信号ＯＥｂａｒ、および信号ＳをＬレベルに設定すると、ＡＮＤ回路１６からの出力信号はＨレベルの信号であり、スイッチング素子２１、２２、２３、２４のＰ型ＭＯＳＦＥＴのゲート端子にはＬレベルの信号が入力され、スイッチング素子２１、２２、２３、２４のＮ型ＭＯＳＦＥＴのゲート端子にはＨレベルの信号が入力される。
【００２４】
一方、ＡＮＤ回路１７から出力される信号はＬレベルの信号であり、スイッチング素子２５、２６、２７、２８のＰ型ＭＯＳＦＥＴのゲート端子にはＨレベルの信号が入力され、スイッチング素子２５、２６、２７、２８のＮ型ＭＯＳＦＥＴのゲート端子にはＬレベルの信号が入力される。  
この状態では、上記のように、スイッチング素子２１、２２、２３、２４については、全てのＰ型ＭＯＳＦＥＴまたは全てのＮ型ＭＯＳＦＥＴを導通する状態とすることができるが、スイッチング素子２５、２６、２７、２８については、それぞれのＰ型ＭＯＳＦＥＴおよびそれぞれのＮ型ＭＯＳＦＥＴを導通する状態とすることはできない。
【００２５】
また、制御装置１０の信号出力制御部１０ａが、テスト端子１１から出力されるテスト信号をＬレベルに設定し、信号ＯＥｂａｒをＨレベルに設定すると、信号Ｓのレベルに関わらず、ＡＮＤ回路１６、１７から出力される信号はＬレベルの信号であり、この状態では、各スイッチング素子の全てのＰ型ＭＯＳＦＥＴおよび全てのＮ型ＭＯＳＦＥＴは導通しない。
【００２６】
ここで、各スイッチング素子のＰ型ＭＯＳＦＥＴのＯＮ抵抗を測定する場合について説明する。  
上記のように、例えば、各スイッチング素子群のうち、スイッチング素子２１、２５でなるスイッチング素子群における、端子１Ａと端子１Ｂ１との間に接続されたスイッチング素子２１のＰ型ＭＯＳＦＥＴのＯＮ抵抗を測定する際、制御装置１０の信号出力制御部１０ａが、このスイッチング素子２１に流れる電流のレベルをＨレベルに設定することで、各スイッチング素子のＰ型ＭＯＳＦＥＴが導通する。  
測定部１０ｂは、端子１Ｂ２に接続され且つ接地された電圧計により測定した電圧をモニタリングする事で、スイッチング素子２１に流した電流の値と、電圧の測定値とに基づいて、スイッチング素子２１のＰ型ＭＯＳＦＥＴのＯＮ抵抗を精度良く測定する事が可能である。
【００２７】
同様に、端子１Ａと端子１Ｂ２との間に接続されたスイッチング素子２５のＰ型ＭＯＳＦＥＴのＯＮ抵抗を測定する際、制御装置１０の信号出力制御部１０ａは、このスイッチング素子２５に流れる電流のレベルをＨレベルに設定する。  
測定部１０ｂは、端子１Ｂ１に接続され且つ接地された電圧計により測定した電圧をモニタリングする事で、スイッチング素子２５に流した電流の値と、電圧の測定値とに基づいて、スイッチング素子２５のＰ型ＭＯＳＦＥＴのＯＮ抵抗を精度良く測定する事が可能である。
【００２８】
次に、各スイッチング素子のＮ型ＭＯＳＦＥＴのＯＮ抵抗を測定する場合について説明する。  
上記のように、例えば、各スイッチング素子群のうち、スイッチング素子２１、２５でなるスイッチング素子群における、端子１Ａと端子１Ｂ１との間に接続されたスイッチング素子２１のＮ型ＭＯＳＦＥＴのＯＮ抵抗を測定する際、制御装置１０の信号出力制御部１０ａが、このスイッチング素子２１に流れる電流のレベルをＬレベルに設定することで、各スイッチング素子のＮ型ＭＯＳＦＥＴが導通する。  
測定部１０ｂは、端子１Ｂ２に接続され且つ接地された電圧計により測定した電圧をモニタリングする事で、スイッチング素子２１に流した電流の値と、電圧の測定値とに基づいて、スイッチング素子２１のＮ型ＭＯＳＦＥＴのＯＮ抵抗を精度良く測定する事が可能である。
【００２９】
同様に、端子１Ａと端子１Ｂ２との間に接続されたスイッチング素子２５のＮ型ＭＯＳＦＥＴのＯＮ抵抗を測定する際、制御装置１０の信号出力制御部１０ａは、このスイッチング素子２５には流れる電流のレベルをＬレベルに設定する。
【００３０】
測定部１０ｂは、端子１Ｂ１に接続され、且つ接地された電圧計により測定した電圧をモニタリングする事で、スイッチング素子２５に流した電流の値と、電圧の測定値とに基づいて、スイッチング素子２５のＮ型ＭＯＳＦＥＴのＯＮ抵抗を精度良く測定する事が可能である。
【００３１】
図３は、本実施の形態に係わる半導体集積回路に適用するケルビン測定の原理を説明する図である。  
図３に示した回路では、半導体スイッチング回路２０内の半導体スイッチング素子の等価回路における高電位側（電源側）の端子を端子１Ａとし、低電位側（接地側）の第１の端子を端子１Ｂ１とし、低電位側の第２の端子を端子１Ｂ２とした回路である。  
この回路において、端子１Ａと端子１Ｂ１との間の抵抗Ｒｏｎ１と、端子１Ａと端子１Ｂ２との間の抵抗Ｒｏｎ２のうち抵抗Ｒｏｎ１を測定対象の抵抗とするときは、端子１Ｂ２に電圧計が取り付けられて且つ接地され、端子１Ｂ１は単に接地される。
【００３２】
電圧計は高インピーダンスであるので、抵抗Ｒｏｎ２に流れる電流Ｉ２が０となる。これに伴い、抵抗Ｒｏｎ１に流れる電流Ｉ１は、端子１Ａ側の電流源の電流Ｉｃと等しくなるので、端子１Ａ側における抵抗Ｒｏｎ１と抵抗Ｒｏｎ２との分岐点の電位Ｖｘの値は、抵抗Ｒｏｎ１と端子１Ｂ１との間の電圧ＶMeasureの値（抵抗Ｒｏｎ１の両端の電圧降下）と等しい。
【００３３】
ここで、抵抗Ｒｏｎ１の値は、以下の式（１）で求めることができる。これにより、抵抗値が正確に測定できる。  
Ｒｏｎ１＝ＶMeasure／Ｉｃ  …式（１）
【００３４】
また、抵抗Ｒｏｎ２を測定対象の抵抗とするときは、端子１Ｂ１に電圧計を取り付けて且つ接地し、端子１Ｂ２を単に接地すれば、抵抗Ｒｏｎ２に流れる電流Ｉ２は電流源の電流Ｉｃと等しくなり、抵抗Ｒｏｎ１と抵抗Ｒｏｎ２との分岐点の電位Ｖｘの値は、抵抗Ｒｏｎ２と端子１Ｂ２との間の電圧ＶMeasureの値（抵抗Ｒｏｎ２の両端の電圧降下）と等しくなる。
【００３５】
ここで、抵抗Ｒｏｎ２の値は、以下の式（２）で求めることができる。
Ｒｏｎ２＝ＶMeasure／Ｉｃ  …式（２）
【００３６】
次に、各スイッチング素子のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの並列合成抵抗値を測定する場合について説明する。  
上記のように状態で、例えば、各スイッチング素子群のうち、スイッチング素子２１、２５でなるスイッチング素子群における、端子１Ａと端子１Ｂ１との間に接続されたスイッチング素子２１のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの並列合成抵抗値を測定する際、制御装置１０の信号出力制御部１０ａが、このスイッチング素子２１に流れる電流のレベルをＨレベルとＬレベルの中間のレベルに設定することで、各スイッチング素子のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの抵抗値のレベルを所定のレベルにする。  
測定部１０ｂは、端子１Ｂ２に接続され且つ接地された電圧計により測定した電圧をモニタリングする事で、スイッチング素子２１に流した電流の値と、電圧の測定値とに基づいて、スイッチング素子２１のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの並列合成抵抗値を精度良く測定する事が可能である。
【００３７】
同様に、端子１Ａと端子１Ｂ２との間に接続されたスイッチング素子２５のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの並列合成抵抗値を測定する際、制御装置１０の信号出力制御部１０ａは、このスイッチング素子２５に流れる電流のレベルをＨレベルとＬレベルの中間のレベルに設定する。  
測定部１０ｂは、端子１Ｂ１に接続され且つ接地された電圧計により測定した電圧をモニタリングする事で、スイッチング素子２５に流した電流の値と、電圧の測定値とに基づいて、スイッチング素子２５のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの並列合成抵抗値を精度良く測定する事が可能である。
【００３８】
以降、図１に記載している他のスイッチング素子群である、端子２Ａに接続されるスイッチング素子２２、２６、端子３Ａに接続されるスイッチング素子２３、２７、端子４Ａに接続されるスイッチング素子２４、２８について、制御装置１０は、各素子のＯＮ抵抗または並列合成抵抗値を同様に測定する事で、各スイッチング素子群の全てのスイッチング素子のＯＮ抵抗または並列合成抵抗値を精度良く測定できる。
【００３９】
本実施の形態では、半導体スイッチング回路２０内の半導体スイッチング素子の抵抗測定のためのテスト信号を出力する１つのテスト端子１１を設け、半導体スイッチング回路２０の高電位側の１つの端子に並列接続される複数のスイッチング素子群が設けられる場合で、スイッチング素子群の各素子の抵抗測定時にはテスト端子１１に電位を供給し、半導体スイッチング回路２０の両ポート間に接続された全てのスイッチング素子をＯＮ状態に設定することができる。
【００４０】
これにより、被測定端子以外の端子をケルビン端子として扱え、高電位側の１つの端子に並列接続されるスイッチング素子群ごとに従前のケルビン端子を設ける必要がなくなり、半導体スイッチング回路２０内の各素子の抵抗測定用の端子の専有面積を削減することができる。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１０…制御装置、１０ａ…信号出力制御部、１０ｂ…測定部、１１…テスト端子、１８，１９…信号線、２０…半導体スイッチング回路、２１、２２、２３、２４、２５、２６、２７、２８…半導体スイッチング素子。
【図１】
2019158573.tif 000003
【図２】
2019158573.tif 000004
【図３】
2019158573.tif 000005