(57)【要約】【課題】入力信号の特性を改善する。【解決手段】一実施形態の半導体装置は、第１入力信号と、第１入力信号の相補信号である第２入力信号と、比較結果に基づいて、第１出力信号及び第１出力信号と逆相の第２出力信号を出力する第１コンパレータを含む入力回路を備え、第１出力信号及び第２出力信号のデューティ比は、第１入力信号及び第２入力信号のデューティ比と異なる。【選択図】図６
2019169208.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号と、前記第１入力信号の相補信号である第２入力信号と、の比較結果に基づいて、第１出力信号及び前記第１出力信号と逆相の第２出力信号を出力する第１コンパレータを含む入力回路を備え、
前記第１出力信号及び前記第２出力信号のデューティ比は、前記第１入力信号及び前記第２入力信号のデューティ比と異なる、
半導体装置。
【請求項２】
前記入力回路は、
第３入力信号と、第１参照信号と、の比較結果に基づいて、第３出力信号を出力する第２コンパレータと、
前記第３出力信号を前記第１出力信号又は前記第２出力信号によってストローブし、前記ストローブの結果をラッチするデータラッチ回路と、
を更に含む、
請求項１記載の半導体装置。
【請求項３】
前記データラッチ回路は、第１インバータ及び第２インバータを含み、
前記第１インバータは、
直列に接続された、互いに同じ極性を有する第１トランジスタ及び第２トランジスタ、並びに前記第１トランジスタ及び前記第２トランジスタと異なる極性を有する第３トランジスタ及び第４トランジスタを含み、
前記第２インバータは、
直列に接続された、互いに同じ極性を有する第５トランジスタ及び第６トランジスタ、並びに前記第５トランジスタ及び前記第６トランジスタと異なる極性を有する第７トランジスタ及び第８トランジスタを含み、
前記第１トランジスタ、前記第４トランジスタ、前記第５トランジスタ、及び前記第８トランジスタの各々のゲートには、前記第３出力信号が供給され、
前記第３トランジスタ、及び前記第６トランジスタの各々のゲートには、前記第１出力信号が供給され、
前記第２トランジスタ、及び前記第７トランジスタの各々のゲートには、前記第２出力信号が供給される、
請求項２記載の半導体装置。
【請求項４】
前記入力回路は、
第３入力信号と、第１参照信号と、の比較結果に基づいて、第３出力信号を出力する第２コンパレータと、
前記第１入力信号と、前記第２入力信号との比較結果に基づいて、第４出力信号及び前記第４出力信号と逆相の第５出力信号を出力する第３コンパレータと、
前記第３出力信号を前記第１出力信号、前記第２出力信号、前記第４出力信号、又は前記第５出力信号によってストローブし、前記ストローブの結果をラッチするデータラッチ回路と、
を更に含む、
請求項１記載の半導体装置。
【請求項５】
前記データラッチ回路は、第１インバータ及び第２インバータを含み、
前記第１インバータは、
直列に接続された、互いに同じ極性を有する第１トランジスタ及び第２トランジスタ、並びに前記第１トランジスタ及び前記第２トランジスタと異なる極性を有する第３トランジスタ及び第４トランジスタを含み、
前記第２インバータは、
直列に接続された、互いに同じ極性を有する第５トランジスタ及び第６トランジスタ、並びに前記第５トランジスタ及び前記第６トランジスタと異なる極性を有する第７トランジスタ及び第８トランジスタを含み、
前記第１トランジスタ、前記第４トランジスタ、前記第５トランジスタ、及び前記第８トランジスタの各々のゲートには、前記第３出力信号が供給され、
前記第２トランジスタのゲートには、前記第５出力信号が供給され、
前記第３トランジスタのゲートには、前記第１出力信号が供給され、
前記第５トランジスタのゲートには、前記第４出力信号が供給され、
前記第６トランジスタのゲートには、前記第２出力信号が供給される、
請求項４記載の半導体装置。
【請求項６】
前記入力回路は、
第３入力信号と、第１参照信号と、の比較結果に基づいて、第３出力信号を出力する第２コンパレータと、
前記第３出力信号を前記第１出力信号又は前記第２出力信号によってストローブし、前記ストローブの結果をラッチするデータラッチ回路と、
を更に含み、
前記第２コンパレータは、
前記第３入力信号と、前記第１参照信号と、の比較結果に基づいて、第６出力信号を第１ノードに出力する第１回路と、
前記第３入力信号と、前記第１参照信号と、の比較結果に基づいて、前記第６出力信号と逆相の第７出力信号を第２ノードに出力する第２回路と、
前記第１ノードに接続された入力端と、前記第２ノードに接続された出力端と、を含む第３インバータと、
前記第１ノードに接続された出力端と、前記第２ノードに接続された入力端と、を含む第４インバータと、
を含む、請求項１記載の半導体装置。
【請求項７】
前記第１コンパレータは、
前記第１入力信号が供給されるゲートを含む第９トランジスタと、前記第２入力信号が供給されるゲートを含む第１０トランジスタと、第３ノードを介して前記第９トランジスタ及び前記第１０トランジスタの各々の第１端に共通接続された出力端を含む第１電流源と、を含む増幅回路と、
前記第９トランジスタの第２端に接続された第１端を含む第１カレントミラー回路と、
前記第１０トランジスタの第２端に接続された第１端を含む第２カレントミラー回路と、
前記第１カレントミラー回路の第２端に接続された第１端、及び前記第２カレントミラー回路の第２端に接続された第２端を含む第３カレントミラー回路と、
を含む、
請求項１記載の半導体装置。
【請求項８】
前記第１カレントミラー回路は、第１１トランジスタ及び第１２トランジスタを含み、前記第１１トランジスタの第１端及びゲート、並びに前記第１２トランジスタのゲートは、前記第９トランジスタの第２端に接続され、
前記第２カレントミラー回路は、第１３トランジスタ及び第１４トランジスタを含み、前記第１３トランジスタの第１端及びゲート、並びに前記第１４トランジスタのゲートは、前記第１０トランジスタの第２端に接続され、
前記第３カレントミラー回路は、第１５トランジスタ及び第１６トランジスタを含み、前記第１５トランジスタの第１端及びゲート、並びに前記第１６トランジスタのゲートは、前記第１２トランジスタの第１端に接続され、前記第１６トランジスタの第１端は、前記第１４トランジスタの第１端に接続され、
前記第１４トランジスタのサイズと、前記第１６トランジスタのサイズとは、互いに異なる、
請求項７記載の半導体装置。
【請求項９】
前記第１コンパレータは、第１７トランジスタ、第１８トランジスタ、第１９トランジスタ、第２０トランジスタ、及び第２電流源を含む補正回路を更に含み、
前記第１７トランジスタは、前記第２電流源の出力端に接続された第１端と、前記第１８トランジスタの第１端に接続された第２端と、前記第１入力信号が供給されるゲートと、を含み、
前記第１８トランジスタは、前記第３ノードに接続された第２端と、前記第２入力信号が供給されるゲートと、を含み、
前記第１９トランジスタは、前記第２電流源の出力端に接続された第１端と、前記第２０トランジスタの第１端に接続された第２端と、前記第２入力信号が供給されるゲートと、を含み、
前記第２０トランジスタは、前記第３ノードに接続された第２端と、前記第１入力信号が供給されるゲートと、を含む、
請求項７記載の半導体装置。
【請求項１０】
前記補正回路は、前記第２電流源の出力端に接続された第１端と、第１参照信号が供給されるゲートと、を含む第２１トランジスタを更に含む、
請求項９記載の半導体装置。
【請求項１１】
前記補正回路は、
前記第１８トランジスタ及び前記第２０トランジスタの各々の第２端と、前記第３ノードとの間に接続され、前記第１参照信号より低い第２参照信号が供給されるゲートを含む第２２トランジスタと、
前記第２１トランジスタの第２端に接続された第１端と、前記第２参照信号が供給されるゲートと、を含む第２３トランジスタと、
を更に含む、請求項１０記載の半導体装置。
【請求項１２】
前記補正回路は、
前記第２電流源の出力端に接続された第１端と、第１参照信号が供給されるゲートと、を含む第２１トランジスタと、
前記第２１トランジスタに直列に接続され、前記第１参照信号が供給されるゲートを含む第２４トランジスタと、
前記第１７トランジスタと前記第１８トランジスタとの間に直列に接続される第２５トランジスタと、
前記第１９トランジスタと前記第２０トランジスタとの間に直列に接続される第２６トランジスタと、
前記第２１トランジスタと前記第２４トランジスタとの間に直列に接続される第２７トランジスタと、
を更に含み、
前記第２５トランジスタ、前記第２６トランジスタ、及び前記第２７トランジスタの各々のゲートには、前記第１参照信号より低い第２参照信号が供給される、
請求項９記載の半導体装置。
【請求項１３】
前記補正回路は、
前記第１７トランジスタ及び前記第２０トランジスタの各々のゲートに接続された第１端と、前記第１入力信号が供給される第２端と、を含む第２８トランジスタと、
前記第１８トランジスタ及び前記第１９トランジスタの各々のゲートに接続された第１端と、前記第２入力信号が供給される第２端と、を含む第２９トランジスタと、
を更に含む、
請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置としてのＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−５９２６７号公報
【特許文献２】米国特許第８６４４０８５号明細書
【特許文献３】特開２００４−１０４６８１号公報
【特許文献４】特開２０１２−２１６２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
入力信号の特性を改善する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１入力信号と、上記第１入力信号の相補信号である第２入力信号と、の比較結果に基づいて、第１出力信号及び上記第１出力信号と逆相の第２出力信号を出力する第１コンパレータを含む入力回路を備える。上記第１出力信号及び上記第２出力信号のデューティ比は、上記第１入力信号及び上記第２入力信号のデューティ比と異なる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置の入出力回路の構成を説明するためのブロック図。
【図４】第１実施形態に係る半導体記憶装置の入力回路及びデータラッチの構成を説明するための回路図。
【図５】第１実施形態に係る半導体記憶装置における入出力信号の入力回路の構成を説明するための回路図。
【図６】第１実施形態に係る半導体記憶装置におけるストローブ信号の入力回路の構成を説明するための回路図。
【図７】第１実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図８】第１実施形態の変形例に係る半導体記憶装置のストローブ信号の入力回路の構成を説明するための回路図。
【図９】第１実施形態の変形例に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図１０】第２実施形態に係る半導体記憶装置のストローブ信号の入力回路の構成を説明するための回路図。
【図１１】第２実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図１２】第２実施形態の変形例に係る半導体記憶装置の入出力回路の構成を説明するための回路図。
【図１３】第２実施形態の変形例に係る半導体記憶装置におけるトレーニング動作を説明するためのタイミングチャート。
【図１４】第３実施形態に係る半導体記憶装置の入出力回路の構成を説明するための回路図。
【図１５】第３実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図１６】第４実施形態に係る半導体記憶装置の入出力回路の構成を説明するための回路図。
【図１７】第４実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図１８】第４実施形態の変形例に係る半導体記憶装置の入出力回路の構成を説明するための回路図。
【図１９】第５実施形態に係る半導体記憶装置のストローブ信号の入力回路の構成を説明するための回路図。
【図２０】第５実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図２１】第６実施形態に係る半導体記憶装置のストローブ信号の入力回路の構成を説明するための回路図。
【図２２】第６実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図２３】第７実施形態に係る半導体記憶装置のストローブ信号の入力回路の構成を説明するための回路図。
【図２４】第７実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【図２５】第７実施形態の変形例に係る半導体記憶装置のストローブ信号の入力回路の構成を説明するための回路図。
【図２６】第８実施形態に係る半導体記憶装置のストローブ信号の入力回路の構成を説明するための回路図。
【図２７】第８実施形態に係る半導体記憶装置における入力動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
なお、以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｎ＞の集合を意味する。また、構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、…、及びＹ＜ｎ＞の集合を意味する。
【０００９】
また、以下の説明では、信号／Ｚは、信号Ｚの相補信号であることを示す。また、「信号Ｚ及び／Ｚのデューティ比」とは、信号Ｚ及び／Ｚにおけるパルスの１周期に対する、パルスが立ち上がってから立ち下がるまでの時間の割合を示す。
【００１０】
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
【００１１】
１．１  構成について
１．１．１  メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部のホスト機器（図示せず）と通信する。メモリシステム１は、ホスト機器からのデータを保持し、また、データをホスト機器に読み出す。
【００１２】
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【００１３】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＤＱ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号ＤＱ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号ＲＥ及び／ＲＥは、相補信号であり、半導体記憶装置２０に信号ＤＱ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱＳ及び／ＤＱＳは、相補信号であり、信号ＤＱ＜７：０＞に係る半導体記憶装置２０の動作タイミングを制御するためのストローブ信号として使用される。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【００１４】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
【００１５】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
【００１６】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【００１７】
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
【００１８】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
【００１９】
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
【００２０】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
【００２１】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。
【００２２】
図２に示すように、半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、センスアンプ２９、入出力用パッド群３０、及びロジック制御用パッド群３１を備えている。
【００２３】
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
【００２４】
入出力回路２２は、コントローラ１０と信号ＤＱ＜７：０＞並びに信号ＤＱＳ及び／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱＳ及び／ＤＱＳに基づいて信号ＤＱ＜７：０＞内のコマンド及びアドレスを確定させ、レジスタ２４に転送する。入出力回路２２は、信号ＤＱＳ及び／ＤＱＳに基づいて書込みデータ及び読出しデータを確定させ、センスアンプ２９と送受信する。
【００２５】
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
【００２６】
レジスタ２４は、コマンド及びアドレスを保持する。レジスタ２４は、アドレスをロウデコーダ２８及びセンスアンプ２９に転送すると共に、コマンドをシーケンサ２５に転送する。
【００２７】
シーケンサ２５は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。
【００２８】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
【００２９】
ドライバセット２７は、複数のドライバを含み、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプ２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
【００３０】
ロウデコーダ２８は、レジスタ２４からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
【００３１】
センスアンプ２９は、データの読出し時には、メモリセルからビット線に読出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプ２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。また、センスアンプ２９は、レジスタ２４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００３２】
入出力用パッド群３０は、コントローラ１０から受信した信号ＤＱ＜７：０＞、並びに信号ＤＱＳ及び／ＤＱＳを入出力回路２２に転送する。また、入出力用パッド群３０は、入出力回路２２から送信された信号ＤＱ＜７：０＞を半導体記憶装置２０の外部に転送する。
【００３３】
ロジック制御用パッド群３１は、コントローラ１０から受信した信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰをロジック制御回路２３に転送する。また、ロジック制御用パッド群３１は、ロジック制御回路２３から送信された／ＲＢを半導体記憶装置５の外部に転送する。
【００３４】
１．１．４  入出力回路の構成
次に、第１実施形態に係る半導体記憶装置の入出力回路の構成について説明する。
【００３５】
１．１．４．１  入出力回路の機能構成について
第１実施形態に係る半導体記憶装置の入出力回路の機能構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置の入出力回路の機能構成を説明するためのブロック図である。
【００３６】
図３に示すように、入出力回路２２は、入力回路２２１＜７：０＞と、出力回路２２２＜７：０＞と、入力回路２２３と、出力回路２２４と、データラッチ２２５＜７：０＞と、を含む。
【００３７】
１つの入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組には、例えば、同種の信号ＤＱ＜ｋ＞が割当てられる（０≦ｋ≦７）。すなわち、入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組は、外部のコントローラ１０と、入出力用パッド群３０内のパッド３０＜ｋ＞を介して信号ＤＱ＜ｋ＞を通信可能である。入力回路２２１＜ｋ＞は、信号ＤＱ＜ｋ＞を受けると信号Ｄｉｎ＜ｋ＞を生成し、対応するデータラッチ２２５＜ｋ＞に送出する。
【００３８】
入力回路２２３及び出力回路２２４の組は、外部のコントローラ１０と、入出力用パッド群３０内のパッド３０＿ｄｑｓを介して信号ＤＱＳ及び／ＤＱＳを通信可能である。入力回路２２３は、信号ＤＱＳ及び／ＤＱＳを受けると信号Ｓｉｇ１及びＳｉｇ２を生成し、データラッチ２２５＜７：０＞に送出する。
【００３９】
データラッチ２２５＜７：０＞は、対応する入力回路２２１＜７：０＞からそれぞれ信号Ｄｉｎ＜７：０＞を受けると共に、入力回路２２３から信号Ｓｉｇ１及びＳｉｇ２を受けると、これらの信号に基づいて信号ＤＱ＜７：０＞内に含まれるデータをラッチする。
【００４０】
１．１．４．２  入力回路及びデータラッチの構成について
次に、第１実施形態に係る入出力回路のうち、入力回路及びデータラッチの構成の詳細について、図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置の入力回路及びデータラッチの構成を説明するための回路図である。なお、以降の説明では、簡単のため、入力回路２２１＜７：０＞及びデータラッチ２２５＜７：０＞のうちの任意の１つを、信号ＤＱに対応する入力回路２２１及びデータラッチ２２５として記載し、説明する。
【００４１】
図４に示すように、入力回路２２１は、コンパレータＣＯＭＰ１、及びインバータ群ＩＮＶ１を含む。入力回路２２３は、コンパレータＣＯＭＰ２、並びにインバータ群ＩＮＶ２及びＩＮＶ３を含む。
【００４２】
まず、入力回路２２１及び２２３について説明する。
【００４３】
コンパレータＣＯＭＰ１は、信号ＤＱが供給される第１入力端と、電圧ＶＲＥＦが供給される第２入力端と、インバータ群ＩＮＶ１の入力端に接続された出力端と、を含む。電圧ＶＲＥＦは、信号ＤＱの増幅に用いられる、一定値を有する基準電圧（参照信号）である。インバータ群ＩＮＶ１は、信号Ｄｉｎを出力する出力端を含む。インバータ群ＩＮＶ１は、例えば、コンパレータＣＯＭＰ１からの出力信号の位相が反転した信号Ｄｉｎを生成する。
【００４４】
コンパレータＣＯＭＰ２は、信号ＤＱＳが供給される第１入力端と、信号／ＤＱＳが供給される第２入力端と、インバータ群ＩＮＶ２の入力端に接続された第１出力端と、インバータ群ＩＮＶ３の入力端に接続された第２出力端と、を含む。インバータ群ＩＮＶ２及びＩＮＶ３はそれぞれ、信号Ｓｉｇ１及びＳｉｇ２を出力する出力端を含む。インバータ群ＩＮＶ２及びＩＮＶ３は、例えば、コンパレータＣＯＭＰ２からの出力信号の位相が同じ信号Ｓｉｇ１及びＳｉｇ２をそれぞれ生成する。信号Ｓｉｇ１及びＳｉｇ２は、例えば、互いに逆位相の信号である。
【００４５】
次に、データラッチ２２５について説明する。
【００４６】
データラッチ２２５は、データラッチ２２５ｅ及び２２５ｏを含む。データラッチ２２５ｅ及び２２５ｏはそれぞれ、信号Ｄｉｎ内に含まれるデータのうち、互いに隣り合うデータを交互にラッチする。すなわち、データラッチ２２５ｅが信号Ｄｉｎ内に含まれる偶数番目のデータをラッチする場合、データラッチ２２５ｏは、信号Ｄｉｎ内に含まれる奇数番目のデータをラッチする。
【００４７】
データラッチ２２５ｅは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、及びＴｒ４、並びにインバータＩＮＶ４及びＩＮＶ５を含む。データラッチ２２５ｏは、トランジスタＴｒ５、Ｔｒ６、Ｔｒ７、及びＴｒ８、並びにインバータＩＮＶ６及びＩＮＶ７を含む。トランジスタＴｒ１、Ｔｒ２、Ｔｒ５、及びＴｒ６は、例えば、Ｐ型トランジスタであり、トランジスタＴｒ３、Ｔｒ４、Ｔｒ７、及びＴｒ８は、例えば、Ｎ型トランジスタである。
【００４８】
トランジスタＴｒ１は、電圧ＶＤＤＡが供給される第１端と、トランジスタＴｒ２の第１端に接続された第２端と、信号Ｄｉｎが供給されるゲートと、を含む。トランジスタＴｒ２は、ノードＮ１に接続された第２端と、信号Ｓｉｇ２が供給されるゲートと、を含む。トランジスタＴｒ３は、ノードＮ１に接続された第１端と、トランジスタＴｒ４の第１端に接続された第２端と、信号Ｓｉｇ１が供給されるゲートと、を含む。トランジスタＴｒ４は、電圧ＶＳＳが供給される第２端と、信号Ｄｉｎが供給されるゲートと、を含む。電圧ＶＤＤＡは、電源電圧であり、信号Ｄｉｎ内のデータをラッチする際の“Ｈ（High）”レベルとして機能する。電圧ＶＳＳは、接地電圧であり、入力回路２２１及び２２３内における“Ｌ（Low）”レベルとして、及び信号Ｄｉｎ内のデータをラッチする際の“Ｌ”レベルとして機能する。以上のように構成されることにより、トランジスタＴｒ１〜Ｔｒ４は、ノードＮ１に信号Ｄｉｎを反転させた信号を出力可能なインバータとして機能する。
【００４９】
インバータＩＮＶ４は、ノードＮ１に接続された入力端と、インバータＩＮＶ５の入力端に接続された出力端と、を含む。インバータＩＮＶ５は、ノードＮ１に接続された出力端を含む。このように、インバータＩＮＶ４及びＩＮＶ５は、交差接続され、ノードＮ１に転送されたデータをラッチするラッチ回路として機能する。
【００５０】
トランジスタＴｒ５は、電圧ＶＤＤＡが供給される第１端と、トランジスタＴｒ６の第１端に接続された第２端と、信号Ｄｉｎが供給されるゲートと、を含む。トランジスタＴｒ６は、ノードＮ２に接続された第２端と、信号Ｓｉｇ１が供給されるゲートと、を含む。トランジスタＴｒ７は、ノードＮ２に接続された第１端と、トランジスタＴｒ８の第１端に接続された第２端と、信号Ｓｉｇ２が供給されるゲートと、を含む。トランジスタＴｒ８は、電圧ＶＳＳが供給される第２端と、信号Ｄｉｎが供給されるゲートと、を含む。以上のように構成されることにより、トランジスタＴｒ５〜Ｔｒ８は、ノードＮ２に信号Ｄｉｎを反転させた信号を出力可能なインバータとして機能する。
【００５１】
インバータＩＮＶ６は、ノードＮ２に接続された入力端と、インバータＩＮＶ７の入力端に接続された出力端と、を含む。インバータＩＮＶ７は、ノードＮ２に接続された出力端を含む。このように、インバータＩＮＶ６及びＩＮＶ７は、交差接続され、ノードＮ２に転送されたデータをラッチするラッチ回路として機能する。
【００５２】
データラッチ２２５の構成については、例えば“入力回路”という２０１１年３月３１日に出願された特願２０１１−８１０６４号に記載されている。
【００５３】
１．１．４．３  入力回路の構成の詳細について
次に、第１実施形態に係る入出力回路のうち、入力回路の構成の詳細について図５及び図６を用いて説明する。図５は、第１実施形態に係る半導体記憶装置における入出力信号ＤＱの入力回路の構成を説明するための回路図である。図５は、第１実施形態に係る半導体記憶装置におけるストローブ信号ＤＱＳ及び／ＤＱＳの入力回路の構成を説明するための回路図である。
【００５４】
まず、信号ＤＱの入力回路２２１の構成について、図５を用いて説明する。
【００５５】
図５に示すように、入力回路２２１内のコンパレータＣＯＭＰ１は、トランジスタＴｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９、Ｔｒ２０、Ｔｒ２１、及びＴｒ２２、並びに電流源Ｉ１及びＩ２を含む。トランジスタＴｒ９、Ｔｒ１１、Ｔｒ１４、Ｔｒ１６、Ｔｒ１９、及びＴｒ２１は、例えば、Ｎ型トランジスタであり、トランジスタＴｒ１０、Ｔｒ１２、Ｔｒ１３、Ｔｒ１５、Ｔｒ１７、Ｔｒ１８、Ｔｒ２０、及びＴｒ２２は、例えば、Ｐ型トランジスタである。
【００５６】
トランジスタＴｒ９及びＴｒ１１、並びに電流源Ｉ１の組と、トランジスタＴｒ１３及びＴｒ１５、並びに電流源Ｉ２の組との各々は、増幅回路を構成する。
【００５７】
トランジスタＴｒ１０及びＴｒ１７の組と、トランジスタＴｒ１２及びＴｒ１８の組と、トランジスタＴｒ１４及びＴｒ１９の組と、トランジスタＴｒ１６及びＴｒ２１の組と、トランジスタＴｒ２０及びＴｒ２２の組と、の各々は、カレントミラー回路を構成する。
【００５８】
電流源Ｉ１は、ノードＮ３に接続された入力端と、電圧ＶＳＳが供給される出力端と、を含む。トランジスタＴｒ９は、ノードＮ４に接続された第１端と、ノードＮ３に接続された第２端と、電圧ＶＲＥＦが供給されるゲートと、を含む。トランジスタＴｒ１０は、電圧ＶＣＣＱが供給される第１端と、ノードＮ４に接続された第２端及びゲートと、を含む。電圧ＶＣＣＱは、入出力信号に用いられる電源電圧であり、入力回路２２１及び２２３内における“Ｈ”レベルとして機能する。電圧ＶＣＣＱは、例えば、電圧ＶＲＥＦの２倍の大きさを有する（ＶＲＥＦ＝ＶＣＣＱ／２）。トランジスタＴｒ１１は、ノードＮ５に接続された第１端と、ノードＮ３に接続された第２端と、信号ＤＱが供給されるゲートと、を含む。トランジスタＴｒ１２は、電圧ＶＣＣＱが供給される第１端と、ノードＮ５に接続された第２端及びゲートと、を含む。
【００５９】
電流源Ｉ２は、電圧ＶＣＣＱが供給される入力端と、ノードＮ６に接続された出力端と、を含む。トランジスタＴｒ１３は、ノードＮ６に接続された第１端と、ノードＮ７に接続された第２端と、信号ＤＱが供給されるゲートと、を含む。トランジスタＴｒ１４は、ノードＮ７に接続された第１端及びゲートと、電圧ＶＳＳが供給される第２端と、を含む。トランジスタＴｒ１５は、ノードＮ６に接続された第１端と、ノードＮ８に接続された第２端と、電圧ＶＲＥＦが供給されるゲートと、を含む。トランジスタＴｒ１６は、ノードＮ８に接続された第１端及びゲートと、電圧ＶＳＳが供給される第２端と、を含む。
【００６０】
トランジスタＴｒ１７は、電圧ＶＣＣＱが供給される第１端と、ノードＮ７に接続された第２端と、ノードＮ４に接続されたゲートと、を含む。トランジスタＴｒ１８は、電圧ＶＣＣＱが供給される第１端と、ノードＮ８に接続された第２端と、ノードＮ５に接続されたゲートと、を含む。
【００６１】
トランジスタＴｒ１９は、ノードＮ９に接続された第１端と、電圧ＶＳＳが供給される第２端と、ノードＮ７に接続されたゲートと、を含む。トランジスタＴｒ２０は、電圧ＶＤＤＡが供給される第１端と、ノードＮ９に接続された第２端及びゲートと、を含む。トランジスタＴｒ２１は、ノードＮ１０に接続された第１端と、電圧ＶＳＳが供給される第２端と、ノードＮ８に接続されたゲートと、を含む。トランジスタＴｒ２２は、電圧ＶＤＤＡが供給される第１端と、ノードＮ１０に接続された第２端と、ノードＮ９に接続されたゲートと、を含む。
【００６２】
インバータ群ＩＮＶ１の入力端は、ノードＮ１０に接続される。すなわち、インバータ群ＩＮＶ１は、ノードＮ１０を介してコンパレータＣＯＭＰ１からの出力信号を受け、当該出力信号と逆相の信号Ｄｉｎを出力する。なお、ノードＮ１０には、信号ＤＱと逆相の信号が供給されるため、信号Ｄｉｎは、信号ＤＱと同相の信号となる。
【００６３】
次に、信号ＤＱＳ及び／ＤＱＳの入力回路２２３の構成について、図６を用いて説明する。
【００６４】
図６に示すように、入力回路２２３内のコンパレータＣＯＭＰ２は、トランジスタＴｒ２３、Ｔｒ２４、Ｔｒ２５、Ｔｒ２６、Ｔｒ２７、Ｔｒ２８、Ｔｒ２９、Ｔｒ３０、Ｔｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３４、Ｔｒ３５、Ｔｒ３５ａ、Ｔｒ３６、Ｔｒ３７、Ｔｒ３８、Ｔｒ３９、Ｔｒ３９ａ、及びＴｒ４０、並びに電流源Ｉ３及びＩ４を含む。トランジスタＴｒ２３、Ｔｒ２５、Ｔｒ２８、Ｔｒ３０、Ｔｒ３３、Ｔｒ３５、Ｔｒ３５ａ、Ｔｒ３７、Ｔｒ３９、及びＴｒ３９ａは、例えば、Ｎ型トランジスタであり、トランジスタＴｒ２４、Ｔｒ２６、Ｔｒ２７、Ｔｒ２９、Ｔｒ３１、Ｔｒ３２、Ｔｒ３４、Ｔｒ３６、Ｔｒ３８、及びＴｒ４０は、例えば、Ｐ型トランジスタである。
【００６５】
トランジスタＴｒ２３及びＴｒ２５、並びに電流源Ｉ３の組と、トランジスタＴｒ２７及びＴｒ２９、並びに電流源Ｉ４の組との各々は、増幅回路を構成する。
【００６６】
トランジスタＴｒ２４及びＴｒ３１の組と、トランジスタＴｒ２６及びＴｒ３２の組と、トランジスタＴｒ２８及びＴｒ３３の組と、トランジスタＴｒ２８、Ｔｒ３９、及びＴｒ３９ａの組と、トランジスタＴｒ３０、Ｔｒ３５、及びＴｒ３５ａの組と、トランジスタＴｒ３０及びＴｒ３７の組と、トランジスタＴｒ３４及びＴｒ３６の組と、トランジスタＴｒ３８及びＴｒ４０の組と、の各々は、カレントミラー回路を構成する。
【００６７】
電流源Ｉ３は、ノードＮ１１に接続された入力端と、電圧ＶＳＳが供給される出力端と、を含む。トランジスタＴｒ２３は、ノードＮ１２に接続された第１端と、ノードＮ１１に接続された第２端と、信号／ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ２４は、電圧ＶＣＣＱが供給される第１端と、ノードＮ１２に接続された第２端及びゲートと、を含む。トランジスタＴｒ２５は、ノードＮ１３に接続された第１端と、ノードＮ１１に接続された第２端と、信号ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ２６は、電圧ＶＣＣＱが供給される第１端と、ノードＮ１３に接続された第２端及びゲートと、を含む。
【００６８】
電流源Ｉ４は、電圧ＶＣＣＱが供給される入力端と、ノードＮ１４に接続された出力端と、を含む。トランジスタＴｒ２７は、ノードＮ１４に接続された第１端と、ノードＮ１５に接続された第２端と、信号ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ２８は、ノードＮ１５に接続された第１端及びゲートと、電圧ＶＳＳが供給される第２端と、を含む。トランジスタＴｒ２９は、ノードＮ１４に接続された第１端と、ノードＮ１６に接続された第２端と、信号／ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ３０は、ノードＮ１６に接続された第１端及びゲートと、電圧ＶＳＳが供給される第２端と、を含む。
【００６９】
トランジスタＴｒ３１は、電圧ＶＣＣＱが供給される第１端と、ノードＮ１５に接続された第２端と、ノードＮ１２に接続されたゲートと、を含む。トランジスタＴｒ３２は、電圧ＶＣＣＱが供給される第１端と、ノードＮ１６に接続された第２端と、ノードＮ１３に接続されたゲートと、を含む。
【００７０】
トランジスタＴｒ３３は、ノードＮ１７に接続された第１端と、電圧ＶＳＳが供給される第２端と、ノードＮ１５に接続されたゲートと、を含む。トランジスタＴｒ３４は、電圧ＶＤＤＡが供給される第１端と、ノードＮ１７に接続された第２端及びゲートと、を含む。トランジスタＴｒ３５及びＴｒ３５ａは、ノードＮ１８に接続された第１端と、電圧ＶＳＳが供給される第２端と、ノードＮ１６に接続されたゲートと、を含む。トランジスタＴｒ３６は、電圧ＶＤＤＡが供給される第１端と、ノードＮ１８に接続された第２端と、ノードＮ１７に接続されたゲートと、を含む。
【００７１】
なお、トランジスタＴｒ３５及びＴｒ３５ａの合計サイズは、例えば、トランジスタＴｒ３６のサイズよりも大きい。トランジスタのサイズとは、例えば、トランジスタのゲート長Ｌに対するゲート幅Ｗの割合（Ｗ／Ｌ））である。これにより、トランジスタＴｒ３５及びＴｒ３５ａがノードＮ１８をプルダウンする能力が、トランジスタＴｒ３６がノードＮ１８をプルアップする能力よりも大きくなるように構成することができる。
【００７２】
トランジスタＴｒ３７は、ノードＮ１９に接続された第１端と、電圧ＶＳＳが供給される第２端と、ノードＮ１６に接続されたゲートと、を含む。トランジスタＴｒ３８は、電圧ＶＤＤＡが供給される第１端と、ノードＮ１９に接続された第２端及びゲートと、を含む。トランジスタＴｒ３９及びＴｒ３９ａは、ノードＮ２０に接続された第１端と、電圧ＶＳＳが供給される第２端と、ノードＮ１５に接続されたゲートと、を含む。トランジスタＴｒ４０は、電圧ＶＤＤＡが供給される第１端と、ノードＮ２０に接続された第２端と、ノードＮ１９に接続されたゲートと、を含む。
【００７３】
なお、トランジスタＴｒ３９及びＴｒ３９ａの合計サイズは、例えば、トランジスタＴｒ４０のサイズよりも大きい。これにより、トランジスタＴｒ３９及びＴｒ３９ａがノードＮ２０をプルダウンする能力が、トランジスタＴｒ４０がノードＮ２０をプルアップする能力よりも大きくなるように構成することができる。
【００７４】
なお、以降の説明では、ノードＮ１８及びＮ２０に供給する信号をプルダウンする能力とプルアップする能力との大小関係に関する特性を、コンパレータＣＯＭＰ２の「プルダウン／プルアップ特性」とも言う。
【００７５】
インバータ群ＩＮＶ２の入力端は、ノードＮ１８に接続される。すなわち、インバータ群ＩＮＶ２は、ノードＮ１８を介してコンパレータＣＯＭＰ２からの出力信号を受け、当該出力信号と同相の信号Ｓｉｇ１を出力する。なお、ノードＮ１８には、信号ＤＱＳと逆相の信号が供給されるため、信号Ｓｉｇ１は、信号ＤＱＳと逆相の信号となる。
【００７６】
インバータ群ＩＮＶ３の入力端は、ノードＮ２０に接続される。すなわち、インバータ群ＩＮＶ３は、ノードＮ２０を介してコンパレータＣＯＭＰ２からの出力信号を受け、当該出力信号と同相の信号Ｓｉｇ２を出力する。なお、ノードＮ２０には、信号／ＤＱＳと逆相の信号（すなわち、信号ＤＱＳと同相の信号）が供給されるため、信号Ｓｉｇ２は、信号／ＤＱＳと逆相の信号（信号ＤＱＳと同相の信号）となる。
【００７７】
１．２  動作について
次に、第１実施形態に係る半導体記憶装置の動作について説明する。
【００７８】
第１実施形態に係る半導体記憶装置の入力回路の動作について、図７に示すタイミングチャートを用いて説明する。図７では、信号ＤＱ、並びに信号ＤＱＳ及び／ＤＱＳと、これらの各種信号から生成される信号Ｄｉｎ、及び信号Ｓｉｇ１及びＳｉｇ２が示される。
【００７９】
まず、入力回路２２１における信号ＤＱから信号Ｄｉｎが生成される動作について説明する。
【００８０】
図７に示すように、信号ＤＱは、例えば、期間Ｔ毎にデータが符号化されたパルスが連続する形状を有する。すなわち、信号ＤＱは、理想的には、期間Ｔ毎に、“Ｈ”レベルか“Ｌ”レベルかのいずれかのレベルを取り得る（デューティ比が５０％となり得る）。
【００８１】
上述のような信号ＤＱが“Ｈ”レベルから“Ｌ”レベルに切替わった場合、トランジスタＴｒ１３はオン状態となり、ノードＮ７に電荷が充電される。ノードＮ７が“Ｈ”レベルになると、トランジスタＴｒ１９がオン状態となり、ノードＮ９から電荷が放電される。ノードＮ９が“Ｌ”レベルになると、トランジスタＴｒ２２がオン状態となる。一方、トランジスタＴｒ１３がオン状態になると、トランジスタＴｒ１５を介してノードＮ８に流れる電流が減少し、ノードＮ８から電荷が放電される。ノードＮ８が“Ｌ”レベルになると、トランジスタＴｒ２１がオフ状態となり、ノードＮ１０に電荷が充電される。これにより、ノードＮ１０が“Ｈ”レベルとなり、最終的にインバータ群ＩＮＶ１を介して、若干の遅延を有しつつ、信号ＤＱと同相の“Ｌ”レベルの信号Ｄｉｎが出力される。
【００８２】
また、例えば、信号ＤＱが“Ｌ”レベルから“Ｈ”レベルに切替わった場合、トランジスタＴｒ１１はオン状態となり、ノードＮ５から電荷が放電される。ノードＮ５が“Ｌ”レベルになると、トランジスタＴｒ１８がオン状態となり、ノードＮ８に電荷が充電される。ノードＮ８が“Ｈ”レベルになると、トランジスタＴｒ２１がオン状態となる。一方、トランジスタＴｒ１１がオン状態になると、トランジスタＴｒ９を介してノードＮ４に流れる電流が減少し、ノードＮ４に電荷が充電される。ノードＮ４が“Ｈ”レベルになると、トランジスタＴｒ１７がオフ状態となり、ノードＮ７から電荷が放電される。ノードＮ７が“Ｌ”レベルになると、トランジスタＴｒ１９がオフ状態となり、ノードＮ９に電荷が充電される。ノードＮ９が“Ｈ”レベルになると、トランジスタＴｒ２２がオフ状態となる。これにより、ノードＮ１０が“Ｌ”レベルとなり、最終的にインバータ群ＩＮＶ１を介して、若干の遅延を有しつつ、信号ＤＱと同相の“Ｈ”レベルの信号Ｄｉｎが出力される。
【００８３】
しかしながら、コンパレータＣＯＭＰ１は、電圧ＶＲＥＦと信号ＤＱの電圧との大小関係に基づいて信号Ｄｉｎが生成される。このため、信号Ｄｉｎのデューティ比は、信号ＤＱのデューティ比に対して変動し易い。このため、図７に示すように、信号Ｄｉｎは、例えば、“Ｌ”レベルに対する“Ｈ”レベルの割合が大きくなり得る（デューティ比が５０％より大きくなり得る）。図７の例では、信号Ｄｉｎは、“Ｈ”レベルとなるパルス期間が期間Ｔよりも期間Ｄだけ長い期間（Ｔ＋Ｄ）であるのに対し、“Ｌ”レベルとなる期間が期間（Ｔ−Ｄ）となる。
【００８４】
次に、入力回路２２３における信号ＤＱＳ及び／ＤＱＳから信号Ｓｉｇ１及びＳｉｇ２が生成される動作について、引き続き図７を用いて説明する。
【００８５】
図７に示すように、信号ＤＱＳ及び／ＤＱＳは、例えば、信号ＤＱに対して位相が９０度ずれた波形として入力される。すなわち、信号ＤＱＳ及び／ＤＱＳは、理想的には、信号ＤＱと同様に５０％のデューティ比を有し得る。また、信号ＤＱＳ及び／ＤＱＳの交点は、理想的には、前後に存在する信号ＤＱと電圧ＶＲＥＦとの交点からそれぞれ期間Ｔ／２だけ離れた場所に位置し得る。
【００８６】
上述のような信号ＤＱＳが“Ｈ”レベルから“Ｌ”レベルに切替わった場合、トランジスタＴｒ２７はオン状態となり、ノードＮ１５に電荷が充電される。ノードＮ１５が“Ｈ”レベルになると、トランジスタＴｒ３３がオン状態となり、ノードＮ１７から電荷が放電される。ノードＮ１７が“Ｌ”レベルになると、トランジスタＴｒ３６がオン状態となる。一方、トランジスタＴｒ２７がオン状態になると、トランジスタＴｒ２９を介してノードＮ１６に流れる電流が減少し、ノードＮ１６から電荷が放電される。ノードＮ１６が“Ｌ”レベルになると、トランジスタＴｒ３５及びＴｒ３５ａがオフ状態となり、ノードＮ１８に電荷が充電される。これにより、ノードＮ１８が“Ｈ”レベルとなり、最終的にインバータ群ＩＮＶ３を介して、信号ＤＱＳと逆相の“Ｈ”レベルの信号Ｓｉｇ１が出力される。
【００８７】
また、ノードＮ１６が“Ｌ”レベルになると、トランジスタＴｒ３７がオフ状態となり、ノードＮ１９の電荷が充電される。ノードＮ１９が“Ｈ”レベルになると、トランジスタＴｒ４０がオフ状態となる。一方、ノードＮ１５が“Ｈ”レベルになると、トランジスタＴｒ３９及び３９ａがオン状態となり、ノードＮ２０から電荷が放電される。これにより、ノードＮ２０が“Ｌ”レベルとなり、最終的にインバータ群ＩＮＶ３を介して信号ＤＱＳと同相の“Ｌ”レベルの信号Ｓｉｇ２が出力される。
【００８８】
また、例えば、信号ＤＱＳが“Ｌ”レベルから“Ｈ”レベルに切替わった場合、トランジスタＴｒ２５はオン状態となり、ノードＮ１３から電荷が放電される。ノードＮ１３が“Ｌ”レベルになると、トランジスタＴｒ３２がオン状態となり、ノードＮ１６に電荷が充電される。ノードＮ１６が“Ｈ”レベルになると、トランジスタＴｒ３５及び３５ａがオン状態となる。一方、トランジスタＴｒ２５がオン状態になると、トランジスタＴｒ２３を介してノードＮ１２に流れる電流が減少し、ノードＮ１２に電荷が充電される。ノードＮ１２が“Ｈ”レベルになると、トランジスタＴｒ３１がオフ状態となり、ノードＮ１５から電荷が放電される。ノードＮ１５が“Ｌ”レベルになると、トランジスタＴｒ３３がオフ状態となり、ノードＮ１７の電荷が充電される。ノードＮ１７が“Ｈ”レベルになると、トランジスタＴｒ３６がオフ状態になり、ノードＮ１８から電荷が放電される。これにより、ノードＮ１８が“Ｌ”レベルとなり、最終的にインバータ群ＩＮＶ２を介して、信号ＤＱＳと逆相の“Ｌ”レベルの信号Ｓｉｇ１が出力される。
【００８９】
また、ノードＮ１６が“Ｈ”レベルになると、トランジスタＴｒ３７がオン状態になり、ノードＮ１９から電荷が放電される。ノードＮ１９が“Ｌ”レベルになると、トランジスタＴｒ４０がオン状態となる。一方、ノードＮ１５が“Ｌ”レベルになると、トランジスタＴｒ３９及びＴｒ３９ａがオフ状態になり、ノードＮ２０に電荷が充電される。これにより、ノードＮ２０が“Ｈ”レベルとなり、最終的にインバータ群ＩＮＶ３を介して、信号ＤＱＳと同相の“Ｈ”レベルの信号Ｓｉｇ２が出力される。
【００９０】
コンパレータＣＯＭＰ２は、信号ＤＱＳの電圧と信号／ＤＱＳの電圧の大小関係に基づいて信号Ｓｉｇ１及びＳｉｇ２が生成される。信号ＤＱＳ及び／ＤＱＳは互いに相補的な関係にあるため、コンパレータＣＯＭＰ１よりも信号間の相対的な変化量が大きくなる。このため、信号ＤＱＳ及び／ＤＱＳに対する信号Ｓｉｇ１及びＳｉｇ２のデューティ比の意図しない変動量を、信号ＤＱに対する信号Ｄｉｎのデューティ比の意図しない変動量よりも小さくすることができる。
【００９１】
第１実施形態では、上述のような性質を有するコンパレータＣＯＭＰ２に対して、意図的に信号Ｓｉｇ１及びＳｉｇ２のデューティ比から変化させる。すなわち、コンパレータＣＯＭＰ２は、トランジスタＴｒ３５に加え、トランジスタＴｒ３５ａが並列に接続されている。これにより、トランジスタＴｒ３５及びＴｒ３５ａがノードＮ１８の電位をプルダウンする能力は、トランジスタＴｒ３６がノードＮ１８の電位をプルアップする能力よりも大きくなる。このため、コンパレータＣＯＭＰ２は、ノードＮ１８に供給される信号のデューティ比を５０％よりも小さくすることができる。なお、信号Ｓｉｇ１は、インバータ群ＩＮＶ２によってノードＮ１８と同相の信号となる。このため、図７に示すように、結果的に、信号Ｓｉｇ１は、信号ＤＱＳと逆相、かつ５０％よりも小さいデューティ比となる。
【００９２】
同様に、コンパレータＣＯＭＰ２は、トランジスタＴｒ３９に加え、トランジスタＴｒ３９ａが並列に接続されている。これにより、トランジスタＴｒ３９及びＴｒ３９ａがノードＮ２０の電位をプルダウンする能力は、トランジスタＴｒ４０がノードＮ２０の電位をプルアップする能力よりも大きくなる。このため、コンパレータＣＯＭＰ２は、ノードＮ２０に供給される信号のデューティ比を５０％よりも小さくすることができる。なお、信号Ｓｉｇ２は、インバータ群ＩＮＶ３によってノードＮ２０と同相の信号となる。このため、図７に示すように、結果的に、信号Ｓｉｇ２は、信号ＤＱＳと同相、かつ５０％よりも小さいデューティ比となる。
【００９３】
図７の例では、信号Ｓｉｇ１及びＳｉｇ２は、トランジスタＴｒ３５ａ及びＴｒ３９ａによって、“Ｈ”レベルとなる期間が期間Ｔよりも期間Ｄだけ短い期間（Ｔ−Ｄ）であるのに対し、“Ｌ”レベルとなる期間が期間（Ｔ＋Ｄ）となるように調整される。
【００９４】
このため、信号Ｓｉｇ１内の立ち上がりエッジＲＥ＿ｓｉｇ１は、信号Ｄｉｎのうち奇数番目（図７では、“ｏｄｄ”と記載）のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ１と、偶数番目（図７では、“ｅｖｅｎ”と記載）のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ２との中間に位置するように調整される。信号Ｓｉｇ１内の立ち下がりエッジＦＥ＿ｓｉｇ１は、信号Ｄｉｎのうち偶数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ２と、奇数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ３との中間に位置するように調整される。
【００９５】
また、信号Ｓｉｇ２内の立ち上がりエッジＲＥ＿ｓｉｇ２は、信号Ｄｉｎのうち偶数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ２と、奇数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ３との中間に位置するように調整される。信号Ｓｉｇ２内の立ち下がりエッジＦＥ＿ｓｉｇ２は、信号Ｄｉｎのうち奇数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ１と、偶数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ２との中間に位置するように調整される。
【００９６】
以上のように動作することにより、信号Ｓｉｇ１及びＳｉｇ２によって信号Ｄｉｎがストローブされるタイミングが、信号Ｄｉｎのレベルが変化するタイミングから遠くなるように調整される。これにより、セットアップ時間とホールド時間の劣化を抑制することができる。
【００９７】
１．３  本実施形態に係る効果
第１実施形態によれば、入力信号の特性を改善することができる。本効果につき、以下に説明する。
【００９８】
コンパレータＣＯＭＰ２は、信号ＤＱＳ及び／ＤＱＳに基づき、信号Ｓｉｇ１及びＳｉｇ２を出力する。コンパレータＣＯＭＰ２は、ノードＮ１８の電位をプルアップする能力に対してプルダウンする能力を大きくすることにより、信号Ｓｉｇ１のデューティ比を信号ＤＱＳのデューティ比に対して小さくすることができる。これにより、信号Ｄｉｎのデューティ比が信号ＤＱのデューティ比に対して大きくなった場合においても、データラッチ２２５に入力される信号Ｓｉｇ１のエッジの位置を、信号Ｄｉｎのエッジの位置に対して適切な位置に調整することができる。より具体的には、データラッチ２２５ｅに入力される信号Ｓｉｇ１の立ち下がりエッジＦＥ＿ｓｉｇ１の位置を、信号Ｄｉｎの立ち上がりエッジＲＥ２及びＲＥ３の中間位置に調整することができ、データラッチ２２５ｏに入力される信号Ｓｉｇ１の立ち上がりエッジＲＥ＿ｓｉｇ１の位置を、信号Ｄｉｎの立ち下がりエッジＦＥ１及びＦＥ２の中間位置に調整することができる。
【００９９】
また、コンパレータＣＯＭＰ２は、ノードＮ２０の電位をプルアップする能力に対してプルダウンする能力を大きくすることにより、信号Ｓｉｇ２のデューティ比を信号／ＤＱＳのデューティ比に対して小さくすることができる。これにより、信号Ｄｉｎのデューティ比が信号ＤＱのデューティ比に対して大きくなった場合においても、データラッチ２２５に入力される信号Ｓｉｇ２のエッジの位置を、信号Ｄｉｎのエッジの位置に対して適切な位置に調整することができる。より具体的には、データラッチ２２５ｅに入力される信号Ｓｉｇ２の立ち上がりエッジＲＥ＿ｓｉｇ２の位置を、信号Ｄｉｎの立ち下がりエッジＦＥ２及びＦＥ３の中間位置に調整することができ、データラッチ２２５ｏに入力される信号Ｓｉｇ２の立ち下がりエッジＲＥ＿ｓｉｇ２の位置を、信号Ｄｉｎの立ち上がりエッジＲＥ１及びＲＥ２の中間位置に調整することができる。
【０１００】
このため、信号Ｄｉｎの特性が信号Ｓｉｇ１及びＳｉｇ２の特性よりも劣化しやすい場合においても、信号Ｓｉｇ１及びＳｉｇ２の波形を信号Ｄｉｎに追随させることにより、当該劣化を補償することができる。したがって、相補信号同士を差動増幅するコンパレータＣＯＭＰ２と、参照電圧に対して差動増幅するコンパレータＣＯＭＰ１とを併用しつつ、入力信号の特性を改善することができる。
【０１０１】
また、上述の通り、第１実施形態によれば、信号Ｓｉｇ１及びＳｉｇ２の波形を信号Ｄｉｎに追随させる。このため、入力回路２２３に入力される信号ＤＱＳ及び／ＤＱＳのデューティ比が既にずれている（つまり、信号ＤＱＳ及び／ＤＱＳの交点が電圧ＶＲＥＦからずれている）場合においても、当該ずれを補償しつつ、信号Ｄｉｎとの整合性を取ることができる。したがって、信号ＤＱＳ及び／ＤＱＳのデューティ比ずれを考慮しつつ、入力信号の特性を改善することができる。
【０１０２】
１．４  変形例
第１実施形態では、信号Ｄｉｎのデューティ比が５０％よりも大きくなる場合におけるコンパレータＣＯＭＰ２の構成及び動作ついて説明したが、これに限られない。例えば、信号Ｄｉｎのデューティ比が５０％よりも小さくなる場合でも、コンパレータＣＯＭＰ２を適切に構成することにより、入力信号の特性を改善することができる。
【０１０３】
以下の説明では、第１実施形態の構成及び動作と同等の部分についてはその説明を省略し、第１実施形態の構成及び動作と異なる部分について主に説明する。
【０１０４】
１．４．１  入力回路の構成の詳細について
図８は、第１実施形態の変形例に係るストローブ信号の入力回路の構成を説明するための回路図である。図８は、第１実施形態において説明された図６に対応する。
【０１０５】
図８に示すように、コンパレータＣＯＭＰ１は、トランジスタＴｒ３５ａ及びＴｒ３９ａに代えて、トランジスタＴｒ３６ａ及びＴｒ４０ａを含む。トランジスタＴｒ３６ａ及びＴｒ４０ａは、Ｐ型トランジスタである。
【０１０６】
トランジスタＴｒ３４、Ｔｒ３６、及びＴｒ３６ａの組と、トランジスタＴｒ３８、Ｔｒ４０、及びＴｒ４０ａの組と、の各々は、カレントミラー回路を構成する。
【０１０７】
トランジスタＴｒ３６ａは、トランジスタＴｒ３６と並列に接続される。すなわち、トランジスタＴｒ３６ａは、電圧ＶＤＤＡが供給される第１端と、ノードＮ１８に接続された第２端と、ノードＮ１７に接続されたゲートと、を含む。
【０１０８】
トランジスタＴｒ３６及びＴｒ３６ａの合計サイズは、例えば、トランジスタＴｒ３６のサイズよりも大きい。これにより、トランジスタＴｒ３６及びＴ３６ａがノードＮ１８をプルアップする能力が、トランジスタＴｒ３５がノードＮ１８をプルダウンする能力よりも大きくなるように構成することができる。
【０１０９】
トランジスタＴｒ４０ａは、電圧ＶＤＤＡが供給される第１端と、ノードＮ２０に接続された第２端と、ノードＮ１９に接続されたゲートと、を含む。
【０１１０】
トランジスタＴｒ４０及びＴｒ４０ａの合計サイズは、例えば、トランジスタＴｒ３９のサイズよりも大きい。これにより、トランジスタＴｒ４０及びＴ４０ａがノードＮ２０をプルアップする能力が、トランジスタＴｒ３９がノードＮ２０をプルダウンする能力よりも大きくなるように構成することができる。
【０１１１】
以上のように構成することにより、信号Ｄｉｎのデューティ比が５０％よりも小さくなった場合において、ストローブするタイミングを適切に設定することができる。
【０１１２】
１．４．２  入力回路の動作について
図９は、第１実施形態の変形例に係る半導体記憶装置の入力回路の動作を説明するためのタイミングチャートである。図９は、第１実施形態において説明された図７に対応する。
【０１１３】
図９に示すように、信号Ｄｉｎは、例えば、“Ｌ”レベルに対する“Ｈ”レベルの割合が小さくなり得る（デューティ比が５０％より小さくなり得る）。図９の例では、信号Ｄｉｎは、“Ｈ”レベルとなるパルス期間が期間Ｔよりも期間Ｄだけ短い期間（Ｔ−Ｄ）であるのに対し、“Ｌ”レベルとなる期間が期間（Ｔ＋Ｄ）となる。
【０１１４】
第１実施形態の変形例では、コンパレータＣＯＭＰ２は、トランジスタＴｒ３６に加え、トランジスタＴｒ３６ａが並列に接続されている。これにより、トランジスタＴｒ３６及びＴｒ３６ａがノードＮ１８の電位をプルアップする能力は、トランジスタＴｒ３５がノードＮ１８の電位をプルダウンする能力よりも大きくなる。このため、コンパレータＣＯＭＰ２は、ノードＮ１８に供給される信号のデューティ比を５０％よりも大きくすることができる。このため、図９に示すように、結果的に、信号Ｓｉｇ１は、信号ＤＱＳと逆相、かつ５０％よりも大きいデューティ比となる。
【０１１５】
同様に、コンパレータＣＯＭＰ２は、トランジスタＴｒ４０に加え、トランジスタＴｒ４０ａが並列に接続されている。これにより、トランジスタＴｒ４０及びＴｒ４０ａがノードＮ２０の電位をプルアップする能力は、トランジスタＴｒ３９がノードＮ２０の電位をプルダウンする能力よりも大きくなる。このため、コンパレータＣＯＭＰ２は、ノードＮ２０に供給される信号のデューティ比を５０％よりも大きくすることができる。このため、図９に示すように、結果的に、信号Ｓｉｇ２は、信号ＤＱＳと同相、かつ５０％よりも大きいデューティ比となる。
【０１１６】
図９の例では、信号Ｓｉｇ１及びＳｉｇ２は、トランジスタＴｒ３６ａ及びＴｒ４０ａによって、“Ｈ”レベルとなる期間が期間Ｔよりも期間Ｄだけ長い期間（Ｔ＋Ｄ）であるのに対し、“Ｌ”レベルとなる期間が期間（Ｔ−Ｄ）となるように調整される。
【０１１７】
このため、信号Ｓｉｇ１内の立ち上がりエッジＲＥ＿ｓｉｇ１は、信号Ｄｉｎのうち奇数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ４と、偶数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ５との中間に位置するように調整される。信号Ｓｉｇ１内の立ち下がりエッジＦＥ＿ｓｉｇ１は、信号Ｄｉｎのうち偶数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ５と、奇数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ６との中間に位置するように調整される。
【０１１８】
また、信号Ｓｉｇ２内の立ち上がりエッジＲＥ＿ｓｉｇ２は、信号Ｄｉｎのうち偶数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ５と、奇数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ６との中間に位置するように調整される。信号Ｓｉｇ２内の立ち下がりエッジＲＥ＿ｓｉｇ２は、信号Ｄｉｎのうち奇数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ４と、偶数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ５との中間に位置するように調整される。
【０１１９】
以上のように動作することにより、信号Ｓｉｇ１及びＳｉｇ２によって信号Ｄｉｎがストローブされるタイミングが、信号Ｄｉｎのレベルが変化するタイミングから遠くなるように調整される。これにより、セットアップ時間及びホールド時間の劣化を抑制することができる。
【０１２０】
１．４．３  変形例に係る効果について
第１実施形態の変形例によれば、コンパレータＣＯＭＰ２は、ノードＮ１８の電位をプルダウンする能力に対してプルアップする能力を大きくすることにより、信号Ｓｉｇ１のデューティ比を信号ＤＱＳのデューティ比に対して大きくすることができる。これにより、信号Ｄｉｎのデューティ比が信号ＤＱのデューティ比に対して値作なった場合においても、データラッチ２２５に入力される信号Ｓｉｇ１のエッジの位置を、信号Ｄｉｎのエッジの位置に対して適切な位置に調整することができる。より具体的には、データラッチ２２５ｅに入力される信号Ｓｉｇ１の立ち下がりエッジＦＥ＿ｓｉｇ１の位置を、信号Ｄｉｎの立ち上がりエッジＲＥ５及びＲＥ６の中間位置に調整することができ、データラッチ２２５ｏに入力される信号Ｓｉｇ１の立ち上がりエッジＲＥ＿ｓｉｇ１の位置を、信号Ｄｉｎの立ち下がりエッジＦＥ４及びＦＥ５の中間位置に調整することができる。
【０１２１】
また、コンパレータＣＯＭＰ２は、ノードＮ２０の電位をプルダウンする能力に対してプルアップする能力を大きくすることにより、信号Ｓｉｇ２のデューティ比を信号／ＤＱＳのデューティ比に対して大きくすることができる。これにより、信号Ｄｉｎのデューティ比が信号ＤＱのデューティ比に対して小さくなった場合においても、データラッチ２２５に入力される信号Ｓｉｇ２のエッジの位置を、信号Ｄｉｎのエッジの位置に対して適切な位置に調整することができる。より具体的には、データラッチ２２５ｅに入力される信号Ｓｉｇ２の立ち下がりエッジＦＥ＿ｓｉｇ２の位置を、信号Ｄｉｎの立ち上がりエッジＲＥ４及びＲＥ５の中間位置に調整することができ、データラッチ２２５ｏに入力される信号Ｓｉｇ２の立ち上がりエッジＲＥ＿ｓｉｇ２の位置を、信号Ｄｉｎの立ち下がりエッジＦＥ５及びＦＥ６の中間位置に調整することができる。
【０１２２】
２．  第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態では、信号Ｄｉｎ内のデータをラッチする４つのタイミングを、信号Ｓｉｇ１及びＳｉｇ２の２つの信号で制御する場合について説明した。第２実施形態では、４つのタイミングを、４つの信号で制御する点において、第１実施形態と異なる。以下では、第１実施形態又は第１実施形態の変形例の構成及び動作と同様な部分について説明を省略し、第１実施形態又は第１実施形態の変形例の構成及び動作と異なる部分について主に説明する。
【０１２３】
２．１  入力回路及びデータラッチの構成について
図１０は、第２実施形態に係る半導体記憶装置の入力回路及びデータラッチの構成を説明するための回路図である。図１０は、第１実施形態において説明された図４に対応する。
【０１２４】
図１０に示すように、入力回路２２３は、コンパレータＣＯＭＰ２−１及びＣＯＭＰ２−２、並びにインバータ群ＩＮＶ２−１、ＩＮＶ２−２、ＩＮＶ３−１、及びＩＮＶ３−２を含む。
【０１２５】
より具体的には、コンパレータＣＯＭＰ２−１は、信号ＤＱＳが供給される第１入力端と、信号／ＤＱＳが供給される第２入力端と、インバータ群ＩＮＶ２−１の入力端に接続された第１出力端と、インバータ群ＩＮＶ３−１の入力端に接続された第２出力端と、を含む。インバータ群ＩＮＶ２−１及びＩＮＶ３−１はそれぞれ、信号Ｓｉｇ１−１及びＳｉｇ２−１を出力する出力端を含む。信号Ｓｉｇ１−１は、データラッチ２２５ｅ内のトランジスタＴｒ３のゲートに接続される。信号Ｓｉｇ２−１は、データラッチ２２５ｏ内のトランジスタＴｒ７のゲートに接続される。
【０１２６】
コンパレータＣＯＭＰ２−２は、信号ＤＱＳが供給される第１入力端と、信号／ＤＱＳが供給される第２入力端と、インバータ群ＩＮＶ２−２の入力端に接続された第１出力端と、インバータ群ＩＮＶ３−２の入力端に接続された第２出力端と、を含む。インバータ群ＩＮＶ２−２及びＩＮＶ３−２はそれぞれ、信号Ｓｉｇ１−２及びＳｉｇ２−２を出力する出力端を含む。信号Ｓｉｇ１−２は、データラッチ２２５ｏ内のトランジスタＴｒ６のゲートに接続される。信号Ｓｉｇ２−２は、データラッチ２２５ｅ内のトランジスタＴｒ２のゲートに接続される。
【０１２７】
コンパレータＣＯＭＰ２−１及びＣＯＭＰ２−２の回路構成は、基本的に第１実施形態又は第１実施形態の変形例において説明されたコンパレータＣＯＭＰ２の回路構成と同等である。ただし、コンパレータＣＯＭＰ２−１内におけるノードＮ１８のプルダウン／プルアップ特性、及びノードＮ２０のプルダウン／プルアップ特性は、互いに独立に選択される。また、コンパレータＣＯＭＰ２−２内におけるノードＮ１８のプルダウン／プルアップ特性、及びノードＮ２０のプルダウン／プルアップ特性は、互いに独立に選択される。また、コンパレータＣＯＭＰ２−１のプルダウン／プルアップ特性と、コンパレータＣＯＭＰ２−２のプルダウン／プルアップ特性とは、それぞれ独立に設定される。
【０１２８】
以上のように構成することにより、信号Ｓｉｇ１−１、Ｓｉｇ１−２、Ｓｉｇ２−１、及びＳｉｇ２−２をそれぞれ独立に制御することができる。
【０１２９】
２．２  入力回路の動作について
第２実施形態に係る半導体記憶装置の入力回路の動作について、図１１に示すタイミングチャートを用いて説明する。図１１では、信号Ｄｉｎ、及び信号ＤＱＳ及び／ＤＱＳから生成される信号Ｓｉｇ１及びＳｉｇ２が示される。なお、図１１では、一例として、第１実施形態の変形例において示された図９と同様の信号Ｄｉｎが供給される場合が示されている。
【０１３０】
図１１に示すように、信号Ｓｉｇ１−１は、データラッチ２５５ｅのトランジスタＴｒ３のみに供給される。これにより、信号Ｓｉｇ１−１は、信号Ｄｉｎの偶数番目のパルスが“Ｈ”レベルになる場合のラッチ動作の際にのみ有効な信号となる。このため、信号Ｓｉｇ１−１は、立ち下がりエッジＦＥ＿ｓｉｇ１−１が、偶数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ４と、奇数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ５との中間に位置するように制御されれば、最適となり得る。
【０１３１】
また、信号Ｓｉｇ２−２は、データラッチ２５５ｅのトランジスタＴｒ２のみに供給される。これにより、信号Ｓｉｇ２−２は、信号Ｄｉｎの偶数番目のパルスが“Ｌ”レベルになる場合のラッチ動作の際にのみ有効な信号となる。このため、信号Ｓｉｇ２−２は、立ち上がりエッジＲＥ＿ｓｉｇ２−２が、偶数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ４と、奇数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ５との中間に位置するように制御されれば、最適となり得る。
【０１３２】
また、信号Ｓｉｇ１−２は、データラッチ２５５ｏのトランジスタＴｒ６のみに供給される。これにより、信号Ｓｉｇ１−２は、信号Ｄｉｎの奇数番目のパルスが“Ｌ”レベルになる場合のラッチ動作の際にのみ有効な信号となる。このため、信号Ｓｉｇ１−２は、立ち上がりエッジＲＥ＿ｓｉｇ１−２が、奇数番目のパルスを“Ｌ”レベルに立ち上げるエッジＦＥ５と、偶数番目のパルスを“Ｌ”レベルに立ち下げるエッジＦＥ６との中間に位置するように制御されれば、最適となり得る。
【０１３３】
また、信号Ｓｉｇ２−１は、データラッチ２５５ｏのトランジスタＴｒ７のみに供給される。これにより、信号Ｓｉｇ２−１は、信号Ｄｉｎの奇数番目のパルスが“Ｈ”レベルになる場合のラッチ動作の際にのみ有効な信号となる。このため、信号Ｓｉｇ２−１は、立ち下がりエッジＦＥ＿ｓｉｇ２−１が、奇数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ５と、偶数番目のパルスを“Ｈ”レベルに立ち上げるエッジＲＥ６との中間に位置するように制御されれば、最適となり得る。
【０１３４】
上述の通り、信号Ｓｉｇ１−１、Ｓｉｇ１−２、Ｓｉｇ２−１、及びＳｉｇ２−２は、それぞれ独立に制御することができる。より具体的には、信号Ｓｉｇ１−１及びＳｉｇ２−１はそれぞれ、コンパレータＣＯＭＰ２−１内のノードＮ１８に供給される信号、及びノードＮ２−に供給される信号に対応付けられる。信号Ｓｉｇ１−２及びＳｉｇ２−２はそれぞれ、コンパレータＣＯＭＰ２−２内のノードＮ１８に供給される信号、及びノードＮ２−に供給される信号に対応付けられる。コンパレータＣＯＭＰ２−１内のノードＮ１８及びＮ２０のプルダウン／プルアップ特性、並びにコンパレータＣＯＭＰ２−２内のノードＮ１８及びＮ２０のプルダウン／プルアップ特性をそれぞれ独立に調整することにより、全てのラッチタイミングを最適な位置に調整することができる。
【０１３５】
２．３  本実施形態に係る効果について
第２実施形態では、２つのコンパレータＣＯＭＰ２−１及びＣＯＭＰ２−２によって、４つの互いに独立な信号Ｓｉｇ１−１、Ｓｉｇ２−１、Ｓｉｇ１−２、及びＳｉｇ２−２が生成される。これにより、データラッチ２２５内でデータを確定させる４つのラッチタイミングに対して、互いに独立なストローブ信号を供給することができる。このため、信号Ｄｉｎが複雑に乱れた形状となっている場合においても、４つのラッチタイミングをそれぞれ最適な位置に調整することができる。したがって、入力信号の特性を改善することができる。
【０１３６】
２．４  変形例
第２実施形態では、コンパレータＣＯＭＰ２−１及びＣＯＭＰ２−２内のプルダウン／プルアップ特性を予め調整することによって、４つのラッチタイミングを最適な位置に調整する場合について説明したが、これに限られない。例えば、４つのラッチタイミングは、ラッチされたデータに基づいて、動的に制御されてもよい。
【０１３７】
２．４．１  入力回路及びデータラッチの構成について
図１２は、第２実施形態の変形例に係る半導体記憶装置の入力回路及びデータラッチの構成を説明するための回路図である。図１２は、第２実施形態において説明された図１０に対応する。
【０１３８】
図１２に示すように、シーケンサ２５は、データラッチ２２５ｅ及び２２５ｏにおいてラッチされたデータＬＤを受けると、当該データＬＤに基づいて、制御信号Ｃｎｔを生成する。制御信号Ｃｎｔは、例えば、４つの独立した制御信号であり、当該４つの制御信号が入力回路２２３内のインバータ群ＩＮＶ２−１、ＩＮＶ３−１、ＩＮＶ２−２、及びＩＮＶ３−２にそれぞれ供給される。
【０１３９】
遅延量可変のインバータの例としては、例えば、キャップバイアス電圧調整型の遅延回路や、ドライバ能力可変型の遅延回路が挙げられる。キャップバイアス電圧調整型の遅延回路では、例えば、直列に接続された複数のインバータ間にキャパシタとして機能するトランジスタが接続され、当該トランジスタの接続数を制御信号Ｃｎｔによって変更することによって遅延量が調整される。ドライバ能力可変型の遅延回路では、例えば、インバータ内で直列接続されるトランジスタのサイズを制御信号Ｃｎｔによって変更することによって、インバータの遅延量が調整される。
【０１４０】
以上のように構成することにより、信号Ｓｉｇ１−１、Ｓｉｇ２−１、Ｓｉｇ１−２、及びＳｉｇ２−２のエッジのタイミングを互いに独立に、任意の位置に調整することができる。
【０１４１】
２．４．２  遅延量のトレーニング動作について
次に、第２実施形態の変形例に係る半導体記憶装置における遅延量のトレーニング動作について図１３を用いて説明する。図１３では、一例として、信号Ｄｉｎに対する信号Ｓｉｇ１−１の遅延量を決定するためのトレーニング動作の例が示される。
【０１４２】
図１３に示すように、トレーニング動作の際には、信号ＤＱと信号ＤＱＳ及び／ＤＱＳとは、同じ位相で入力される。これにより、入力回路２２１から出力される信号Ｄｉｎと、入力回路２２３から出力される信号Ｓｉｇ１−１とは、各々の入力回路が有する遅延量だけ位相がずれた信号として出力される。図１３の例では、信号Ｄｉｎの立ち上がりエッジＲＥ＿ｔは、例えば、時刻ｔ０において発生している場合が示される。
【０１４３】
まず、信号Ｓｉｇ１−１の位相が信号Ｄｉｎに対してずれ量Ｄ１だけ進んでいる場合について説明する。この場合、信号Ｓｉｇ１−１の立ち下がりエッジＦＥ＿ｔｍは、信号Ｄｉｎの立ち上がりエッジＲＥ＿ｔに対して、ずれ量Ｄ１だけ早い時刻ｔｍで発生している。この場合、立ち下がりエッジＦＥ＿ｔｍは、“Ｌ”レベルの信号Ｄｉｎをストローブするため、データラッチ２２５ｅには、“Ｈ”レベルがラッチされる。
【０１４４】
シーケンサ２５は、例えば、データラッチ２２５ｅから“Ｈ”レベルのデータを受けると、当該データに基づいてインバータ群ＩＮＶ２−１の遅延量を徐々に増加させる制御信号Ｃｎｔをインバータ群ＩＮＶ２−１に送出する。これにより、信号Ｓｉｇ１−１の位相が徐々に遅れていき、これに伴い、信号Ｓｉｇ１−１の立ち下がりエッジのタイミングが信号Ｄｉｎの立ち下がりエッジＲＥ＿ｔに近づく。なお、信号Ｓｉｇ１−１の立ち下がりエッジのタイミングが信号Ｄｉｎの立ち上がりエッジＲＥ＿ｔよりも早く発生する間は、データラッチ２２５ｅには引き続き“Ｈ”レベルがラッチされる。このため、シーケンサ２５は、引き続きインバータ群ＩＮＶ２−１の遅延量を増加させる制御信号Ｃｎｔを送出する。
【０１４５】
インバータ群ＩＮＶ２−１に対する遅延量の増加量がずれ量Ｄ１を超えると、信号Ｓｉｇ１−１の立ち下がりエッジＦＥ＿ｔ０は、信号Ｄｉｎの立ち上がりエッジＲＥ＿ｔの発生する時刻ｔ０よりも遅いタイミングで発生する。この場合、立ち下がりエッジは、“Ｈ”レベルの信号Ｄｉｎをストローブするため、データラッチ２２５ｅには、“Ｌ”レベルがラッチされる。すなわち、インバータ群ＩＮＶ２−１に対する遅延量の増加量がずれ量Ｄ１を超えた時点で、データラッチ２２５ｅのラッチされるデータが反転する。シーケンサ２５は、データラッチ２２５ｅから“Ｌ”レベルのデータを受けると、信号Ｄｉｎと信号Ｓｉｇ１−１との遅延量の差が“０”になったと判定し、当該時点でのインバータ群ＩＮＶ２−１の遅延量の増加分Ｄ１を記憶し、トレーニング動作を終了する。
【０１４６】
次に、信号Ｓｉｇ１−１の位相が信号Ｄｉｎに対してずれ量Ｄ２だけ遅れている場合について説明する。この場合、信号Ｓｉｇ１−１の立ち下がりエッジＦＥ＿ｔｐは、信号Ｄｉｎの立ち上がりエッジＲＥ＿ｔに対して、ずれ量Ｄ２だけ遅い時刻ｔｐで発生している。この場合、立ち下がりエッジＦＥ＿ｔｐは、“Ｈ”レベルの信号Ｄｉｎをストローブするため、データラッチ２２５ｅには、“Ｌ”レベルがラッチされる。
【０１４７】
シーケンサ２５は、例えば、データラッチ２２５ｅから“Ｈ”レベルのデータを受けると、当該データに基づいてインバータ群ＩＮＶ２−１の遅延量を徐々に減少させる制御信号Ｃｎｔをインバータ群ＩＮＶ２−１に送出する。これにより、信号Ｓｉｇ１−１の位相が徐々に進んでいき、これに伴い、信号Ｓｉｇ１−１の立ち下がりエッジのタイミングが信号Ｄｉｎの立ち下がりエッジＲＥ＿ｔに近づく。なお、信号Ｓｉｇ１−１の立ち下がりエッジのタイミングが信号Ｄｉｎの立ち上がりエッジＲＥ＿ｔよりも遅く発生する間は、データラッチ２２５ｅには引き続き“Ｌ”レベルがラッチされる。このため、シーケンサ２５は、引き続きインバータ群ＩＮＶ２−１の遅延量を増加させる制御信号Ｃｎｔを送出する。
【０１４８】
インバータ群ＩＮＶ２−１に対する遅延量の減少量がＤ２を超えると、信号Ｓｉｇ１−１の立ち下がりエッジは、信号Ｄｉｎの立ち上がりエッジＲＥ＿ｔの発生時刻ｔ０よりも早いタイミングで発生する。この場合、立ち下がりエッジは、“Ｌ”レベルの信号Ｄｉｎをストローブするため、データラッチ２２５ｅには、“Ｈ”レベルがラッチされる。すなわち、インバータ群ＩＮＶ２−１の遅延量の減少量がＤ２を超えた時点で、データラッチ２２５ｅのラッチされるデータが反転する。シーケンサ２５は、データラッチ２２５ｅから“Ｈ”レベルのデータを受けると、信号Ｄｉｎと信号Ｓｉｇ１−１との遅延量の差が“０”になったと判定し、当該時点でのインバータ群ＩＮＶ２−１の遅延量の減少量Ｄ２を記憶し、トレーニング動作を終了する。
【０１４９】
シーケンサ２５は、以後の動作において、トレーニング動作によって記憶された遅延量（Ｄ１又はＤ２）をインバータ群ＩＮＶ２−１に適用する。これにより、入力回路２２１と入力回路２２３との間の遅延量の差を低減することができる。
【０１５０】
２．４．３  変形例に係る効果について
第２実施形態の変形例によれば、入力回路２２３内のインバータ群ＩＮＶ２−１、ＩＮＶ３−１、ＩＮＶ２−２、及びＩＮＶ３−２は、遅延量が可変に構成される。シーケンサ２５は、トレーニング動作において、データラッチ２２５ｅ及び２２５ｏにラッチされたデータに基づいて、当該各インバータの遅延量を制御可能な信号を送出する。これにより、信号Ｄｉｎのデータをラッチするタイミングを規定する信号Ｓｉｇ１−１、Ｓｉｇ２−１、Ｓｉｇ１−２、及びＳｉｇ２−２のエッジの位置を所望の位置に調整することができる。
【０１５１】
補足すると、第２実施形態において説明されたように、信号ＤＱから信号Ｄｉｎが生成される際に発生するデューティ比のずれは、コンパレータＣＯＭＰ２−１及びＣＯＭＰ２−２内のプルダウン／プルアップ特性を予め調整することによって相殺することができる。しかしながら、例えば、時間の経過に伴い、信号Ｄｉｎと、信号Ｓｉｇ１−１、Ｓｉｇ２−１、Ｓｉｇ１−２、及びＳｉｇ２−２との間の遅延量が変化し得る。これにより、信号Ｄｉｎのデータをラッチするタイミングが最適な位置からずれてしまい、ひいては、入力信号の特性が劣化する可能性がある。
【０１５２】
第２実施形態によれば、トレーニング動作を実行することによって、入力回路２２１の入出力信号間の位相差と、入力回路２２３の入出力信号間の位相差と、を一致させることができる。これにより、遅延量が変化してしまった場合においても、信号Ｄｉｎのデータをラッチするタイミングを最適な位置に設定することができ、ひいては、入力信号の特性を改善することができる。
【０１５３】
３．  第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第１実施形態及び第２実施形態では、入力回路２２３を調整することにより、信号Ｄｉｎのデューティ比の変動に追随するように信号Ｓｉｇ１及びＳｉｇ２を適切なタイミングに位置させる例について説明した。第３実施形態は、入力回路２２１を更に調整することによって信号Ｄｉｎのデューティ比の変動を抑制し、信号Ｓｉｇ１及びＳｉｇ２とのタイミングを適切な位置に保つ点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態の構成及び動作と同等の部分については説明を省略し、第１実施形態の構成及び動作と異なる部分について主に説明する。
【０１５４】
３．１  入力回路及びデータラッチの構成について
図１４は、第３実施形態に係る半導体記憶装置の入力回路及びデータラッチの構成を説明するための回路図である。図１４は、第１実施形態において説明された図４に対応する。
【０１５５】
図１４に示すように、入力回路２２１は、コンパレータＣＯＭＰ１−１及びＣＯＭＰ１−２、並びにインバータＩＮＶａ、ＩＮＶｂ、ＩＮＶｃ、ＩＮＶｄ、ＩＮＶｅ、ＩＮＶｆ、ＩＮＶｇ、ＩＮＶｈ、ＩＮＦｉ、及びＩＮＶｊを含む。
【０１５６】
コンパレータＣＯＭＰ１−１は、信号ＤＱが供給される第１入力端と、電圧ＶＲＥＦが供給される第２入力端と、インバータＩＮＶａの入力端に接続された出力端と、を含む。コンパレータＣＯＭＰ１−１は、第１実施形態において説明されたコンパレータＣＯＭＰ１と同等の構成を有する。このため、コンパレータＣＯＭＰ１−１は、インバータＩＮＶａに信号ＤＱと逆相の信号ｘを出力し得る。
【０１５７】
コンパレータＣＯＭＰ１−２は、電圧ＶＲＥＦが供給される第１入力端と、信号ＤＱが供給される第２入力端と、インバータＩＮＶｄの入力端に接続された出力端と、を含む。コンパレータＣＯＭＰ１−２は、第１実施形態において説明されたコンパレータＣＯＭＰ１と同等の構成を有するが、信号ＤＱ及び電圧ＶＲＥＦが供給される端子が逆転している。このため、コンパレータＣＯＭＰ１−２は、インバータＩＮＶｄに信号ＤＱと同相の信号ｙを出力し得る。
【０１５８】
インバータＩＮＶａの出力端と、インバータＩＮＶｂの入力端と、インバータＩＮＶｇの出力端と、インバータＩＮＶｈの入力端とは、ノードｎ１に共通接続される。
【０１５９】
インバータＩＮＶｂの出力端と、インバータＩＮＶｃの入力端と、インバータＩＮＶｉの出力端と、インバータＩＮＶｊの入力端とは、ノードｎ２に共通接続される。
【０１６０】
インバータＩＮＶｄの出力端と、インバータＩＮＶｅの入力端と、インバータＩＮＶｇの入力端と、インバータＩＮＶｈの出力端とは、ノードｎ３に共通接続される。
【０１６１】
インバータＩＮＶｅの出力端と、インバータＩＮＶｆの入力端と、インバータＩＮＶｉの入力端と、インバータＩＮＶｊの出力端とは、ノードｎ４に共通接続される。
【０１６２】
インバータＩＮＶｃの出力端からは、信号Ｄｉｎが出力される。
【０１６３】
なお、上述の通り、入力回路２２１には、第１実施形態において説明されたインバータ群ＩＮＶ１よりも多い数のインバータが接続される。このため、第３実施形態に係る入力回路２２１から出力される信号Ｄｉｎは、第１実施形態よりも遅延量が増大する。このため、入力回路２２３は、ダミーロードｄｕｍを更に含む。
【０１６４】
ダミーロードｄｕｍは、インバータ群ＩＮＶ２及びＩＮＶ３に接続され、例えば、インバータＩＮＶａ〜ＩＮＶｊと同等の負荷を信号Ｓｉｇ１及びＳｉｇ２の出力パスに対して与えることができる。
【０１６５】
３．２  入力回路の動作について
図１５は、第３実施形態に係る半導体記憶装置の入力回路の動作を説明するための回路図である。図１５では、入力回路２２１で生成される各種信号の波形が示される。
【０１６６】
図１５に示すように、コンパレータＣＯＭＰ１−１は、例えば、信号Ｄｉｎ及び電圧ＶＲＥＦに基づいて立ち上がりの期間が（Ｔ−Ｄ）で、立ち下がりの期間が（Ｔ＋Ｄ）となるデューティ比の（例えば、デューティ比が（５０−Ｘ）％の）信号ｘを出力する。この場合、コンパレータＣＯＭＰ１−２は、信号ｘと逆相の信号を出力する。すなわち、コンパレータＣＯＭＰ１−２は、立ち上がりの期間が（Ｔ＋Ｄ）で、立ち下がりの期間が（Ｔ−Ｄ）となるデューティ比の（例えば、デューティ比が（５０＋Ｘ）％の）の信号ｙを出力する。
【０１６７】
インバータＩＮＶａは、信号ｘの相補信号を生成する機能を有する。このため、インバータＩＮＶａは、信号ｘと逆相であり、かつデューティ比が（５０＋Ｘ）％の信号をノードｎ１に供給しようとする。
【０１６８】
一方、インバータＩＮＶｄは、信号ｙの相補信号を生成する機能を有する。また、インバータＩＮＶｇは、インバータＩＮＶｄから出力される信号の相補信号を生成する機能を有する。このため、インバータＩＮＶｇは、信号ｙと同等の信号をノードｎ１に供給しようとする。
【０１６９】
ノードｎ１では、インバータＩＮＶａから出力される信号と、インバータＩＮＶｇから出力される信号と、が互いに整合する信号が生成される。これにより、ノードｎ１における信号の立ち上がりエッジは、例えば、インバータＩＮＶａからの出力信号の立ち上がり開始時刻ｔ１で立ち上がりを開始し、インバータＩＮＶｇからの出力信号の立ち上がり終了時刻ｔ２で立ち上がりを終了する形状となる。また、ノードｎ１における信号の立ち下がりエッジは、例えば、インバータＩＮＶｇからの出力信号の立ち下がり開始時刻ｔ３で立ち下がりを開始し、インバータＩＮＶａからの出力信号の立ち下がり終了時刻ｔ４で立ち下がりを終了する形状となる。このため、ノードｎ１には、立ち上がりの期間と、立ち下がりの期間とが共に期間Ｔとなる（つまり、デューティ比が５０％の）信号が供給される。同様の動作がノードｎ２においても作用する。したがって、信号Ｄｉｎに、デューティ比が５０％の信号が供給される。
【０１７０】
３．３  本実施形態に係る効果
第３実施形態によれば、ノードｎ１では、同相であり、かつデューティ比が互いに反転した２つの信号が供給される。ノードｎ１の信号は、当該２つの信号に整合させるため、デューティ比が５０％となるように整形される。これにより、信号ＤＱと電圧ＶＲＥＦとの比較結果に基づいて生成される信号Ｄｉｎのデューティ比を、５０％に近づけることができる。このため、信号Ｄｉｎの信号ＤＱに対するデューティ比のずれを抑制することができ、ひいては、入力回路２２３が入力回路２２１の特性に追随させるために必要な補正量を低減させることができる。
【０１７１】
４．  第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。第１実施形態〜第３実施形態では、信号ＤＱＳ及び／ＤＱＳを比較することによって信号Ｓｉｇ１及びＳｉｇ２が生成される場合について説明した。第４実施形態では、信号ＤＱＳ及び電圧ＶＲＥＦを比較しつつ、信号／ＤＱＳ及び電圧ＶＲＥＦを比較することによって、信号Ｓｉｇ１及びＳｉｇ２を生成する場合について説明する。
【０１７２】
以下の説明では、第１実施形態の構成及び動作と同等の部分については説明を省略し、第１実施形態の構成及び動作と異なる部分について主に説明する。
【０１７３】
４．１  入力回路及びデータラッチの構成について
図１６は、第４実施形態に係る半導体記憶装置の入力回路及びデータラッチの構成を説明するための回路図である。図１６は、第１実施形態において説明された図４に対応する。
【０１７４】
図１６に示すように、入力回路２２３は、コンパレータＣＯＭＰ３−１及びＣＯＭＰ３−２、並びにインバータＩＮＶｋ、ＩＮＶｌ、ＩＮＶｍ、ＩＮＶｎ、ＩＮＶｏ、ＩＮＶｐ、ＩＮＶｑ、ＩＮＶｒ、ＩＮＶｓ、ＩＮＶｔ、ＩＮＶｕ、及びＩＮＶｖを含む。
【０１７５】
コンパレータＣＯＭＰ３−１は、信号ＤＱＳが供給される第１入力端と、電圧ＶＲＥＦが供給される第２入力端と、インバータＩＮＶｋの入力端に接続された出力端と、を含む。コンパレータＣＯＭＰ３−１は、コンパレータＣＯＭＰ１と同等の構成を有する。このため、コンパレータＣＯＭＰ３−１は、インバータＩＮＶｋに信号ＤＱＳと逆相の信号ｐを出力し得る。
【０１７６】
コンパレータＣＯＭＰ３−２は、信号／ＤＱＳが供給される第１入力端と、電圧ＶＲＥＦが供給される第２入力端と、インバータＩＮＶｏの入力端に接続された出力端と、を含む。コンパレータＣＯＭＰ３−２は、コンパレータＣＯＭＰ３−１と同等の構成を有する。このため、コンパレータＣＯＭＰ３−２は、インバータＩＮＶｏに信号／ＤＱＳと逆相の信号ｑを出力し得る。
【０１７７】
インバータＩＮＶｋの出力端と、インバータＩＮＶｌの入力端と、インバータＩＮＶｓの出力端と、インバータＩＮＶｔの入力端とは、ノードｎ５に共通接続される。
【０１７８】
インバータＩＮＶｌの出力端と、インバータＩＮＶｍの入力端と、インバータＩＮＶｕの出力端と、インバータＩＮＶｖの入力端とは、ノードｎ６に共通接続される。
【０１７９】
インバータＩＮＶｏの出力端と、インバータＩＮＶｐの入力端と、インバータＩＮＶｓの入力端と、インバータＩＮＶｔの出力端とは、ノードｎ７に共通接続される。
【０１８０】
インバータＩＮＶｐの出力端と、インバータＩＮＶｑの入力端と、インバータＩＮＶｕの入力端と、インバータＩＮＶｖの出力端とは、ノードｎ８に共通接続される。
【０１８１】
インバータＩＮＶｎは、インバータＩＮＶｍの出力端と接続された入力端と、信号Ｓｉｇ１を出力する出力端と、を含む。インバータＩＮＶｒは、インバータＩＮＶｑの出力端と接続された入力端と、信号Ｓｉｇ２を出力する出力端と、を含む。
【０１８２】
なお、上述の通り、入力回路２２３には、第１実施形態において説明されたインバータ群ＩＮＶ２及びＩＮＶ３よりも多い数のインバータが接続される。このため、第４実施形態に係る入力回路２２３から出力される信号Ｄｉｎは、第１実施形態よりも遅延量が増大する。このため、入力回路２２１は、ダミーロードｄｕｍを更に含む。
【０１８３】
ダミーロードｄｕｍは、インバータ群ＩＮＶ１に接続され、例えば、インバータＩＮＶｋ〜ＩＮＶｖと同等の負荷を信号Ｄｉｎの出力パスに対して与えることができる。
【０１８４】
４．２  入力回路の動作について
図１７は、第４実施形態に係る半導体記憶装置の入力回路の動作を説明するための回路図である。図１７では、入力回路２２３で生成される各種信号の波形が示される。
【０１８５】
図１７に示すように、コンパレータＣＯＭＰ３−１は、例えば、信号ＤＱＳ及び電圧ＶＲＥＦに基づいて立ち上がりの期間が（Ｔ−Ｄ）で、立ち下がりの期間が（Ｔ＋Ｄ）となるデューティ比の（例えば、デューティ比が（５０−Ｘ）％の）信号ｐを出力する。この場合、コンパレータＣＯＭＰ３−２は、信号ｑと逆相の信号を出力する。すなわち、コンパレータＣＯＭＰ３−２は、立ち上がりの期間が（Ｔ＋Ｄ）で、立ち下がりの期間が（Ｔ−Ｄ）となるデューティ比の（例えば、デューティ比が（５０＋Ｘ）％の）の信号ｑを出力する。
【０１８６】
インバータＩＮＶｋは、信号ｐの相補信号を生成する機能を有する。このため、インバータＩＮＶｋは、信号ｐと逆相であり、かつデューティ比が（５０＋Ｘ）％の信号をノードｎ５に供給しようとする。
【０１８７】
一方、インバータＩＮＶｏは、信号ｑの相補信号を生成する機能を有する。また、インバータＩＮＶｓは、インバータＩＮＶｏから出力される信号の相補信号を生成する機能を有する。このため、インバータＩＮＶｓは、信号ｑと同等の信号をノードｎ５に供給しようとする。
【０１８８】
ノードｎ５では、インバータＩＮＶｋから出力される信号と、インバータＩＮＶｓから出力される信号と、が互いに整合する信号が生成される。これにより、ノードｎ５における信号の立ち上がりエッジは、例えば、インバータＩＮＶｋからの出力信号の立ち上がり開始時刻ｔ５で立ち上がりを開始し、インバータＩＮＶｓからの出力信号の立ち上がり終了時刻ｔ６で立ち上がりを終了する形状となる。また、ノードｎ５における信号の立ち下がりエッジは、例えば、インバータＩＮＶｓからの出力信号の立ち下がり開始時刻ｔ７で立ち下がりを開始し、インバータＩＮＶｋからの出力信号の立ち下がり終了時刻ｔ８で立ち下がりを終了する形状となる。このため、ノードｎ５には、立ち上がりの期間と、立ち下がりの期間とが共に期間Ｔとなる（つまり、デューティ比が５０％の）信号が供給される。同様の動作がノードｎ６においても作用する。したがって、信号Ｓｉｇ１に、デューティ比が５０％の信号が供給される。
【０１８９】
同様に、ノードｎ７では、インバータＩＮＶｏから出力される信号と、インバータＩＮＶｔから出力される信号と、が互いに整合する信号が生成される。同様の動作がノードｎ８においても作用する。したがって、信号Ｓｉｇ２に、デューティ比が５０％の信号が供給される。
【０１９０】
４．３  本実施形態に係る効果
第４実施形態によれば、ノードｎ５及びｎ７では、同相であり、かつデューティ比が互いに反転した２つの信号が供給される。ノードｎ５及びｎ７の信号は、当該２つの信号に整合させるため、デューティ比が５０％となるように整形される。これにより、信号ＤＱＳと電圧ＶＲＥＦとの比較結果に基づいて生成される信号Ｓｉｇ１のデューティ比と、信号／ＤＱＳと電圧ＶＲＥＦとの比較結果に基づいて生成される信号Ｓｉｇ２のデューティ比を、いずれも５０％に近づけることができる。また、信号ＤＱＳ及び／ＤＱＳのデューティ比が既に５０％からずれている場合においても、信号Ｓｉｇ１及びＳｉｇ２のデューティ比を、５０％に近づけることができる。
【０１９１】
なお、図１６に示された例では、入力回路２２１のインバータ群ＩＮＶ１には、ダミーロードｄｕｍが接続されることによって入力回路２２３との遅延量が調整される場合について説明したが、これに限られない。例えば、入力回路２２１は、第３実施形態における図１４で説明されたように、コンパレータＣＯＭＰ１−１及びＣＯＭＰ１−２、並びにインバータＩＮＶａ〜ＩＮＶｊを含む構成であってもよい。これにより、信号ＤＱと電圧ＶＲＥＦとの比較結果に基づいて生成される信号Ｄｉｎのデューティ比を、５０％に近づけることができる。このため、信号Ｄｉｎの信号ＤＱに対するデューティ比のずれを抑制することができ、ひいては、入力回路２２１の特性と入力回路２２３の特性とを、いずれも改善することができる。
【０１９２】
４．４  変形例
第４実施形態では、信号ＤＱＳ及び／ＤＱＳの各々を電圧ＶＲＥＦと比較しつつ、生成される信号Ｓｉｇ１及びＳｉｇ２のデューティ比を５０％に近づける場合について説明したが、これに限られない。
【０１９３】
図１８は、第４実施形態の変形例に係る入力回路及びデータラッチの構成を説明するための回路図である。
【０１９４】
図１８に示すように、インバータＩＮＶｓ〜ＩＮＶｖの各々は、シーケンサ２５から送出された制御信号ｃｎｔ＿ｏｎｏｆｆに基づき、信号Ｓｉｇ１を出力するための配線と、信号Ｓｉｇ２を出力するための配線との間の接続をオンオフ切替え可能に構成される。より具体的には、例えば、インバータＩＮＶｓ及びＩＮＶｔの各々は、制御信号ｃｎｔ＿ｏｎｏｆｆに基づき、ノードｎ５及びｎ７間を電気的に切断可能なトライステート型のインバータを含む。インバータＩＮＶｕ及びＩＮＶｖの各々は、制御信号ｃｎｔ＿ｏｎｏｆｆに基づき、ノードｎ６及びｎ８間を電気的に切断可能なトライステート型のインバータを含む。
【０１９５】
以上のように構成されることにより、インバータＩＮＶｓ〜ＩＮＶｖを介してノードｎ５及びｎ７間、及びノードｎ６及びｎ８間が電気的に接続される場合は、第４実施形態において説明された構成と同様に機能することができる。デューティ比が調整された信号Ｄｉｎ、Ｓｉｇ１、及びＳｉｇ２が用いられるケースとしては、例えば、セットアップ時間及びホールド時間が、信号ＤＱと電圧ＶＲＥＦとの交点、及び信号ＤＱＳと信号／ＤＱＳとの交点に基づいて定義される場合が想定される。
【０１９６】
また、インバータＩＮＶｓ〜ＩＮＶｖを介してノードｎ５及びｎ７間、及びノードｎ６及びｎ８間が電気的に切断される場合、信号Ｄｉｎ、Ｓｉｇ１、及びＳｉｇ２は、いずれも電圧ＶＲＥＦとの比較結果に基づいて生成されるように構成することができる。電圧ＶＲＥＦを基準として信号Ｄｉｎ、Ｓｉｇ１、及びＳｉｇ２が用いられるケースとして、例えば、セットアップ時間及びホールド時間が、信号ＤＱ、ＤＱＳ、及び／ＤＱＳの各々と電圧ＶＲＥＦとの交点に基づいて定義される場合が想定される。
【０１９７】
５．  第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。第１実施形態〜第４実施形態では、信号Ｄｉｎと信号ＤＱＳ及び／ＤＱＳとの間のタイミングを調節するための構成について説明した。第５実施形態では、互いに相補関係にある２つの信号の交点が電圧ＶＲＥＦからずれた状態で入力された場合に、２つの信号が電圧ＶＲＥＦで交差するように調整する点において、第１実施形態〜第４実施形態と異なる。以下では、第１実施形態の構成及び動作と同等の部分については説明を省略し、第１実施形態の構成及び動作と異なる部分について主に説明する。
【０１９８】
５．１  入力回路の構成の詳細について
第５実施形態に係る入出力回路の構成の詳細について図１９を用いて説明する。図１９は、第５実施形態に係る半導体記憶装置におけるストローブ信号ＤＱＳ及び／ＤＱＳの入力回路の構成を説明するための回路図である。図１９は、第１実施形態において説明された図６に対応する。なお、図１９では、簡単のため、コンパレータＣＯＭＰ２から出力される信号のうち、信号Ｓｉｇ１に係る部分が示されている。
【０１９９】
図１９に示すように、コンパレータＣＯＭＰ２は、第１実施形態において説明されたコンパレータＣＯＭＰ２の構成のうち、トランジスタＴｒ２３〜Ｔｒ３６（トランジスタＴｒ３６ａ含まず）、電流源Ｉ３及びＩ４を含む。また、コンパレータＣＯＭＰ２は、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４３、Ｔｒ４４、Ｔｒ４５、Ｔｒ４６、Ｔｒ４７、及びＴｒ４８、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４、並びに電流源Ｉ５及びＩ６を更に含む。トランジスタＴｒ４１〜Ｔｒ４４は、例えば、Ｎ型トランジスタであり、トランジスタＴｒ４５〜Ｔｒ４８は、例えば、Ｐ型トランジスタである。
【０２００】
トランジスタＴｒ４１〜Ｔｒ４４、及び電流源Ｉ５の組と、トランジスタＴｒ４５〜Ｔｒ４８、及び電流源Ｉ６の組との各々は、補正回路を構成する。
【０２０１】
トランジスタＴｒ４１は、ノードＮ１１に接続された第１端と、トランジスタＴｒ４２の第１端に接続された第２端と、信号ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ４２は、電流源Ｉ５の入力端に接続された第２端と、信号／ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ４３は、ノードＮ１１に接続された第１端と、トランジスタＴｒ４４の第１端に接続された第２端と、信号／ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ４４は、電流源Ｉ５の入力端に接続された第２端と、信号ＤＱＳが供給されるゲートと、を含む。電流源Ｉ５は、電圧ＶＳＳが供給される出力端を含む。
【０２０２】
なお、トランジスタＴｒ４１〜Ｔｒ４４は、例えば、電圧ＶＲＥＦより大きい電圧がゲートに供給された場合にオン状態となり、電圧ＶＲＥＦより小さい電圧がゲートに供給された場合にオフ状態となるように構成されることが好ましい。
【０２０３】
トランジスタＴｒ４５は、電流源Ｉ６の出力端に接続された第１端と、トランジスタＴｒ４６の第１端に接続された第２端と、信号ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ４６は、ノードＮ１４に接続された第２端と、信号／ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ４７は、電流源Ｉ６の出力端に接続された第１端と、トランジスタＴｒ４８の第１端に接続された第２端と、信号／ＤＱＳが供給されるゲートと、を含む。トランジスタＴｒ４８は、ノードＮ１４に接続された第２端と、信号ＤＱＳが供給されるゲートと、を含む。電流源Ｉ６は、電圧ＶＣＣＱが供給される入力端を含む。
【０２０４】
なお、トランジスタＴｒ４５〜Ｔｒ４８は、例えば、電圧ＶＲＥＦより小さい電圧がゲートに供給された場合にオン状態となり、電圧ＶＲＥＦより大きい電圧がゲートに供給された場合にオフ状態となるように構成されることが好ましい。
【０２０５】
抵抗Ｒ１は、ノードＮ１２に接続された第１端と、ノードＮ２１に接続された第２端と、を含む。抵抗Ｒ２は、ノードＮ１３に接続された第１端と、ノードＮ２１に接続された第２端と、を含む。トランジスタＴｒ２４及びＴｒ２６のゲートは、ノードＮ２１に共通接続され、それぞれ抵抗Ｒ１及びＲ２を介してノードＮ１２及びＮ１３に接続される。
【０２０６】
抵抗Ｒ３は、ノードＮ１５に接続された第１端と、ノードＮ２２に接続された第２端と、を含む。抵抗Ｒ４は、ノードＮ１６に接続された第１端と、ノードＮ２２に接続された第２端と、を含む。トランジスタＴｒ２８及びＴｒ３０のゲートは、ノードＮ２２に共通接続され、それぞれ抵抗Ｒ３及びＲ４を介してノードＮ１５及びＮ１６に接続される。
【０２０７】
以上のように構成されることにより、信号ＤＱＳと信号／ＤＱＳとの交点における電圧の値が電圧ＶＲＥＦと異なっている場合において、信号Ｓｉｇ１のエッジのタイミングずれを補正することができる。
【０２０８】
５．２  入力回路の動作について
図２０は、第５実施形態に係る半導体記憶装置の入力回路の動作を説明するためのタイミングチャートである。図２０では、信号ＤＱＳ及び／ＤＱＳとの交点と電圧ＶＲＥＦとのずれが信号Ｓｉｇ１のエッジのタイミングに与える影響について示される。より具体的には、図２０（Ａ）では、信号ＤＱＳ及び／ＤＱＳが電圧ＶＲＥＦにおいてクロスする場合における信号Ｓｉｇ１の波形が示される。図２０（Ｂ）では、信号ＤＱＳ及び／ＤＱＳが電圧ＶＲＥＦと異なる位置でクロスする場合における信号Ｓｉｇ１の波形が示される。
【０２０９】
まず、信号ＤＱＳ及び／ＤＱＳが電圧ＶＲＥＦにおいてクロスする場合について、図２０（Ａ）を用いて説明する。
【０２１０】
図２０（Ａ）に示すように、時刻ｔ１０において、信号ＤＱＳの立ち上がりエッジと信号／ＤＱＳの立ち下がりエッジとが電圧ＶＲＥＦにおいてクロスする。そして、信号Ｓｉｇ１は、時刻ｔ１２において立ち下がる。
【０２１１】
また、時刻ｔ１４において、信号ＤＱＳの立ち下がりエッジと信号／ＤＱＳの立ち上がりエッジとが電圧ＶＲＥＦにおいてクロスする。そして、信号Ｓｉｇ１は、時刻ｔ１６において立ち上がる。
【０２１２】
このように、信号ＤＱＳ及び／ＤＱＳが電圧ＶＲＥＦにおいてクロスする場合、信号Ｓｉｇ１は、理想的な波形となり得る。
【０２１３】
次に、信号ＤＱＳ及び／ＤＱＳが電圧ＶＲＥＦよりも低い電圧においてクロスする場合について、図２０（Ｂ）を用いて説明する。
【０２１４】
図２０（Ｂ）に示すように、時刻ｔ１０では、コンパレータＣＯＭＰ２には、正常な信号ＤＱＳ及び／ＤＱＳが入力される。これにより、時刻ｔ１０において、信号ＤＱＳの立ち上がりエッジと信号／ＤＱＳの立ち下がりエッジとが電圧ＶＲＥＦにおいてクロスする。このため、信号Ｓｉｇ１は、図２０（Ａ）の場合と同様、時刻ｔ１２において立ち下がる。
【０２１５】
一方、時刻ｔ１４近傍においては、時刻ｔ１４よりも前の時刻ｔ１４ｍにおいて、信号ＤＱＳの立ち下がりエッジが電圧ＶＲＥＦとクロスし、時刻ｔ１４よりも後の時刻ｔ１４ｐにおいて、信号／ＤＱＳの立ち上がりエッジが電圧ＶＲＥＦとクロスする。このため、時刻ｔ１４において、信号ＤＱＳの立ち上がりエッジと信号／ＤＱＳの立ち下がりエッジとが電圧ＶＲＥＦよりも低い電圧においてクロスする。この場合、信号ＤＱＳが“Ｈ”レベルから“Ｌ”レベルに遷移する期間と、信号／ＤＱＳが“Ｌ”レベルから“Ｈ”レベルに遷移する期間と、の重複期間は、図２０（Ａ）の場合よりも短くなる。これにより、コンパレータＣＯＭＰ２が差動増幅する能力が小さくなり、信号Ｓｉｇ１が立ち上がるまでの遅延時間が増加し得る。したがって、信号Ｓｉｇ１は、時刻ｔ１６より期間Ｌ１だけ遅れた時刻ｔ１８において、立ち上がり得る。コンパレータＣＯＭＰ２は、当該立ち上がりエッジの遅れを補正し得る。
【０２１６】
時刻ｔ１４ｍ以降において、トランジスタＴｒ４５及びＴｒ４８は、電圧ＶＲＥＦより小さい電圧が供給されることによってオン状態となる。また、トランジスタＴｒ４６及びＴｒ４７は、時刻ｔ１４ｐまで、電圧ＶＲＥＦより小さい電圧が供給されることによってオン状態となる。これにより、時刻ｔ１４ｍから時刻ｔ１４ｐまでの間、電流源Ｉ６からノードＮ１４への電流パスが形成される。このため、当該期間においてコンパレータＣＯＭＰ２がノードＮ１８を“Ｈ”レベルにする能力が大きくなり、信号Ｓｉｇ１が立ち上がるまでの遅延時間を短くすることができる。
【０２１７】
以上のように動作することにより、信号Ｓｉｇ１は、時刻ｔ１６において立ち上がることができる。
【０２１８】
５．３  本実施形態に係る効果
第５実施形態によれば、コンパレータＣＯＭＰ２は、補正回路を構成するトランジスタＴｒ４１〜Ｔｒ４８を含む。トランジスタＴｒ４１〜Ｔｒ４４は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧ＶＲＥＦより大きい場合に、全てオン状態となる。この場合、ノードＮ１１と電流源Ｉ５との間の電流パスが形成され、ノードＮ１２又はＮ１３に充放電される電荷の量が増大する。また、トランジスタＴｒ４５〜Ｔｒ４８は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧ＶＲＥＦより小さい場合に、全てオン状態となる。この場合、電流源Ｉ６とノードＮ１４との間の電流パスが形成され、ノードＮ１５又はＮ１６に充放電される電荷の量が増大する。これにより、ノードＮ１８に供給される信号の遅延時間が短縮される。このため、信号ＤＱＳ及び／ＤＱＳの交点が電圧ＶＲＥＦからずれたことに起因して発生する信号Ｓｉｇ１の遅延量を低減することができる。
【０２１９】
６．  第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。第５実施形態では、補正回路内のトランジスタＴｒ４１〜Ｔｒ４４、及びＴｒ４５〜Ｔｒ４８の閾値電圧が電圧ＶＲＥＦと等しい場合が説明された。第６実施形態は、当該各種トランジスタの閾値電圧が電圧ＶＲＥＦからずれている場合において信号Ｓｉｇ１の遅延量を適切に補正し得る点において、第５実施形態と異なる。
【０２２０】
以下の説明では、第５実施形態の構成及び動作と同等の部分についてはその説明を省略し、第５実施形態の構成及び動作と異なる部分について主に説明する。
【０２２１】
６．１  入力回路の構成の詳細について
図２１は、第６実施形態に係るストローブ信号ＤＱＳ及び／ＤＱＳの入力回路の構成を説明するための回路図である。図２１は、第５実施形態において説明された図１９に対応する。
【０２２２】
図２１に示すように、コンパレータＣＯＭＰ２は、トランジスタＴｒ４９、Ｔｒ５０、Ｔｒ５１、及びＴｒ５２を更に含む。トランジスタＴｒ４９及びＴｒ５０は、例えば、Ｎ型トランジスタであり、トランジスタＴｒ５１及びＴｒ５２は、例えば、Ｐ型トランジスタである。
【０２２３】
トランジスタＴｒ４９は、電圧ＶＣＣＱが供給される第１端と、トランジスタＴｒ５０の第１端に接続された第２端と、電圧ＶＲＥＦが供給されるゲートと、を含む。トランジスタＴｒ５０は、電流源Ｉ５の入力端に接続された第２端と、電圧ＶＲＥＦが供給されるゲートと、を含む。
【０２２４】
トランジスタＴｒ５１は、電流源Ｉ６の出力端に接続された第１端と、トランジスタＴｒ５２の第１端に接続された第２端と、電圧ＶＲＥＦが供給されるゲートと、を含む。トランジスタＴｒ５２は、電圧ＶＳＳが供給される第２端と、電圧ＶＲＥＦが供給されるゲートと、を含む。
【０２２５】
以上のように構成されることにより、補正回路内の各種トランジスタの閾値電圧が電圧ＶＲＥＦからずれている場合において、信号Ｓｉｇ１のエッジのタイミングずれを補正することができる。
【０２２６】
６．２  入力回路の動作について
図２２は、第６実施形態に係る半導体記憶装置の入力回路の動作を説明するためのタイミングチャートである。図２２では、補正回路内のトランジスタＴｒ４１〜Ｔｒ４８の閾値電圧Ｖｔｈと電圧ＶＲＥＦとのずれが信号Ｓｉｇ１のエッジのタイミングに与える影響について示される。図２２の例では、閾値電圧Ｖｔｈは、電圧ＶＲＥＦよりも大きい場合が示される。
【０２２７】
図２２に示すように、時刻ｔ１０近傍において、時刻ｔ１０よりも前の時刻ｔ１０ｍにおいて、信号／ＤＱＳの立ち下がりエッジが閾値電圧Ｖｔｈとクロスし、時刻ｔ１０よりも後の時刻ｔ１０ｐにおいて、信号ＤＱＳの立ち上がりエッジが閾値電圧Ｖｔｈとクロスする。このため、時刻ｔ１０において、信号ＤＱＳの立ち上がりエッジと信号／ＤＱＳの立ち下がりエッジとが電圧ＶＲＥＦにおいてクロスするにもかかわらず、時刻ｔ１０ｍから時刻ｔ１０ｐまでの間、トランジスタＴｒ４５〜Ｔｒ４８がオン状態となる。これにより、時刻ｔ１０ｍから時刻ｔ１０ｐまでの間、電流源Ｉ６からノードＮ１４への電流パスが形成され、当該期間においてコンパレータＣＯＭＰ２がノードＮ１８を“Ｌ”レベルにする能力が大きくなり得る。したがって、信号Ｓｉｇ１は、時刻ｔ１２より期間Ｌ２だけ早い時刻ｔ１１において、立ち下がり得る。コンパレータＣＯＭＰ２は、当該立ち下がりエッジの早まりを補正し得る。
【０２２８】
トランジスタＴｒ５１及びＴｒ５２は、ゲートに電圧ＶＲＥＦが供給される。これにより、トランジスタＴｒ５１及びＴｒ５２は、常にオン状態となり、電流源Ｉ６から電圧ＶＳＳへの電流パスを形成する。当該電流パスのオン抵抗は、電圧ＶＲＥＦに対応し、信号ＤＱＳ及び／ＤＱＳに依らず一定である。
【０２２９】
トランジスタＴｒ４５〜Ｔｒ４８のゲートに入力される信号ＤＱＳ及び／ＤＱＳの電圧のいずれか一方が電圧ＶＲＥＦよりも大きい場合、トランジスタＴｒ５１及びＴｒ５２のオン抵抗は、トランジスタＴｒ４５〜Ｔｒ４８のオン抵抗よりも小さくなる。この場合、電流源Ｉ６を流れる電流は、トランジスタＴｒ５１及びＴｒ５２を介する電流パスを流れる電流が支配的となる。このため、トランジスタＴｒ４５〜Ｔｒ４８がオン状態であっても、信号ＤＱＳ及び／ＤＱＳのいずれか一方が電圧ＶＲＥＦよりも大きい場合（すなわち、時刻ｔ１０ｍから時刻ｔ１０ｐまでの間）、コンパレータＣＯＭＰ２がノードＮ１８を“Ｌ”レベルにする能力の増加が抑制される。したがって、コンパレータＣＯＭＰ２は、時刻ｔ１２において立ち下がる信号Ｓｉｇ１を出力することができる。
【０２３０】
一方、時刻ｔ１４では、信号ＤＱＳ及び／ＤＱＳの交点が電圧ＶＲＥＦからずれるため、時刻ｔ１４近傍においては、時刻ｔ１４ｍから時刻ｔ１４ｐまでの間、信号ＤＱＳ及び／ＤＱＳが共に電圧ＶＲＥＦよりも小さくなる。これにより、トランジスタＴｒ５１及びＴｒ５２のオン抵抗は、トランジスタＴｒ４５〜Ｔｒ４８のオン抵抗よりも大きくなる。この場合、電流源Ｉ６を流れる電流は、トランジスタＴｒ４５〜Ｔｒ４８を介する電流パスを流れる電流が支配的となる。このため、信号ＤＱＳ及び／ＤＱＳが共に電圧ＶＲＥＦよりも小さい場合（すなわち、時刻ｔ１４ｍから時刻ｔ１４ｐまでの間）には、図２０において説明した場合と同様、コンパレータＣＯＭＰ２がノードＮ１８を“Ｈ”レベルにする能力を大きくできる。
【０２３１】
６．３  本実施形態に係る効果
第６実施形態によれば、コンパレータＣＯＭＰ２は、補正回路の動作を電圧ＶＲＥＦ基準にそろえるトランジスタＴｒ４９〜Ｔｒ５２を含む。トランジスタＴｒ４９及びＴｒ５０は、信号ＤＱＳ及び／ＤＱＳのいずれか一方が電圧ＶＲＥＦよりも小さい場合、電流源Ｉ５に支配的に電流を供給する。一方、トランジスタＴｒ４９及びＴｒ５０は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧ＶＲＥＦより大きい場合、電流源Ｉ５へほとんど電流を供給しない。これにより、トランジスタＴｒ４１〜Ｔｒ４４は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧ＶＲＥＦより大きい場合に限り、信号ＤＱＳ及び／ＤＱＳの交点が電圧ＶＲＥＦからずれたことに起因して発生する信号Ｓｉｇ１の遅延量を低減することができる。
【０２３２】
また、トランジスタＴｒ５１及びＴｒ５２は、信号ＤＱＳ及び／ＤＱＳのいずれか一方が電圧ＶＲＥＦよりも大きい場合、電流源Ｉ６に支配的に電流を供給する。一方、トランジスタＴｒ５１及びＴｒ５２は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧ＶＲＥＦより小さい場合、電流源Ｉ６へほとんど電流を供給しない。これにより、トランジスタＴｒ４５〜Ｔｒ４８は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧ＶＲＥＦより小さい場合に限り、信号ＤＱＳ及び／ＤＱＳの交点が電圧ＶＲＥＦからずれたことに起因して発生する信号Ｓｉｇ１の遅延量を低減することができる。
【０２３３】
したがって、トランジスタＴｒ４１〜Ｔｒ４８の閾値が電圧ＶＲＥＦからずれている場合においても、信号ＤＱＳ及び／ＤＱＳの交点と電圧ＶＲＥＦとのずれの大きさに応じて信号Ｓｉｇ１の遅延量を補正することができる。
【０２３４】
７．  第７実施形態
次に、第７実施形態について説明する。第７実施形態では、補正回路による補正能力が過剰となる場合に、当該補正能力を抑制し得る点において、第６実施形態と異なる。
【０２３５】
以下の説明では、第６実施形態の構成及び動作と同等の部分についてはその説明を省略し、第６実施形態の構成及び動作と異なる部分について主に説明する。
【０２３６】
７．１  入力回路の構成の詳細について
図２３は、第７実施形態に係るストローブ信号ＤＱＳ及び／ＤＱＳの入力回路の構成を説明するための回路図である。図２３は、第６実施形態において説明された図２１に対応する。
【０２３７】
図２３に示すように、コンパレータＣＯＭＰ２は、トランジスタＴｒ５３、Ｔｒ５４、Ｔｒ５５、及びＴｒ５６を更に含む。トランジスタＴｒ５３及びＴｒ５４は、例えば、Ｎ型トランジスタであり、トランジスタＴｒ５５及びＴｒ５６は、例えば、Ｐ型トランジスタである。
【０２３８】
トランジスタＴｒ５３は、ノードＮ１１に接続された第１端と、トランジスタＴｒ４１の第１端及びトランジスタＴｒ４３の第１端に共通接続された第２端と、電圧（ＶＲＥＦ＋α）が供給されるゲートと、を含む（αは、例えば、０＜α＜ＶＲＥＦである実数）。トランジスタＴｒ５４は、電圧ＶＣＣＱが供給される第１端と、トランジスタＴｒ４９の第１端に接続された第２端と、電圧（ＶＲＥＦ＋α）が供給されるゲートと、を含む。
【０２３９】
トランジスタＴｒ５５は、トランジスタＴｒ４６の第２端及びトランジスタＴｒ４８の第２端に共通接続された第１端と、ノードＮ１４に接続された第２端と、電圧（ＶＲＥＦ−β）が供給されるゲートと、を含む（βは、例えば、０＜β＜ＶＲＥＦである実数）。トランジスタＴｒ５６は、トランジスタＴｒ５２の第２端に接続された第１端と、電圧ＶＳＳが供給される第２端と、電圧（ＶＲＥＦ−β）が供給されるゲートと、を含む。
【０２４０】
以上のように構成されることにより、補正回路の過剰な補正能力を抑制しつつ、信号Ｓｉｇ１のエッジのタイミングずれを補正することができる。
【０２４１】
７．２  入力回路の動作について
図２４は、第７実施形態に係る半導体記憶装置の入力回路の動作を説明するためのタイミングチャートである。図２４では、トランジスタＴｒ５３〜Ｔｒ５６によってトランジスタＴｒ４１〜Ｔｒ４８の補正能力が抑制される場合が示される。
【０２４２】
図２４に示すように、時刻ｔ１４近傍では、時刻ｔ１４ｍから時刻ｔ１４ｐまでの間、電流源Ｉ６からノードＮ１４への電流パスが形成される。しかしながら、信号ＤＱＳ及び／ＤＱＳの振幅が大きい場合、トランジスタＴｒ４５〜Ｔｒ４８を介して過剰に電流が流れ得る。これにより、時刻ｔ１４ｍから時刻ｔ１４ｐまでの間、コンパレータＣＯＭＰ２がノードＮ１８を“Ｈ”レベルにする能力が過剰に大きくなり、信号Ｓｉｇ１が立ち上がるまでの遅延時間が期間Ｌ１より大きい期間Ｌ３だけ早まる。このため、適正な立ち上がりタイミングである時刻ｔ１６よりも早い時刻ｔ１５において、信号Ｓｉｇ１が立ち上がり得る。コンパレータＣＯＭＰ２は、当該立ち上がりエッジの早まりを抑制し得る。
【０２４３】
トランジスタＴｒ５５及びＴｒ５６は、ゲートに電圧（ＶＲＥＦ−β）が供給される。これにより、トランジスタＴｒ５５及びＴｒ５６を流れる電流は、信号ＤＱＳ及び／ＤＱＳが共に電圧（ＶＲＥＦ−β）よりも小さくなる場合においても、トランジスタＴｒ５５及びＴｒ５６によってクランプされる。このため、トランジスタＴｒ４５〜Ｔｒ４８を流れる電流量は、トランジスタＴｒ４５〜Ｔｒ４８が共に電圧（ＶＲＥＦ−β）よりも小さい電圧によってオン状態となる場合においても、電圧（ＶＲＥＦ−β）によってオン状態となっている程度の電流量に抑制される。
【０２４４】
図２４の例では、時刻ｔ１４ｍよりも後で、かつ時刻ｔ１４よりも前の時刻ｔ１４ｍ２において、信号ＤＱＳの立ち下がりエッジが電圧（ＶＲＥＦ−β）とクロスする。また、時刻ｔ１４よりも後で、かつ時刻ｔ１４ｐよりも前の時刻ｔ１４ｐ２において信号／ＤＱＳの立ち上がりエッジが電圧（ＶＲＥＦ−β）とクロスする。すなわち、時刻ｔ１４ｍ２から時刻ｔ１４ｐ２までの間において、信号ＤＱＳ及び／ＤＱＳが共に電圧（ＶＲＥＦ−β）よりも小さくなり、トランジスタＴｒ４５〜Ｔｒ４８を流れる電流量が抑制される。このため、コンパレータＣＯＭＰ２がノードＮ１８を“Ｈ”レベルにする能力が抑制され、信号Ｓｉｇ１が立ち上がるまでの遅延時間を期間Ｌ１だけ早めることができる。したがって、コンパレータＣＯＭＰ２は、適正な立ち上がりタイミングである時刻ｔ１６において立ち上がる信号Ｓｉｇ１を出力することができる。
【０２４５】
７．３  本実施形態に係る効果
第７実施形態によれば、コンパレータＣＯＭＰ２は、補正回路を流れる電流量を抑制し得るトランジスタＴｒ５３〜Ｔｒ５６を含む。トランジスタＴｒ５３及びＴｒ５４は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧（ＶＲＥＦ＋α）より大きくなった場合に、ノードＮ１１から電流源Ｉ５に流れる電流量をクランプする。これにより、ノードＮ１２又はＮ１３への過剰な電荷の充放電を抑制することができる。また、トランジスタＴｒ５５及びＴｒ５６は、信号ＤＱＳ及び／ＤＱＳがいずれも電圧（ＶＲＥＦ−β）より小さくなった場合に、電流源Ｉ６からノードＮ１４に流れる電流量をクランプする。これにより、ノードＮ１５又はＮ１６への過剰な電荷の充放電を抑制することができる。このため、信号ＤＱＳ及び／ＤＱＳの交点が電圧ＶＲＥＦからずれたことに起因して発生する信号Ｓｉｇ１の遅延量を補正する際に、遅延量が過剰に低減されることを抑制することができる。
【０２４６】
７．４  変形例
第７実施形態では、トランジスタＴｒ５３がトランジスタＴｒ４１〜Ｔｒ４４とノードＮ１１との間に接続され、トランジスタＴｒ５４がトランジスタＴｒ４９と電圧ＶＣＣＱとの間に接続される場合について説明したが、これに限られない。また、第７実施形態では、トランジスタＴｒ５５がトランジスタＴｒ４５〜Ｔｒ４８とノードＮ１４の間に接続され、トランジスタＴｒ５６がトランジスタＴｒ５２と電圧ＶＳＳとの間に接続される場合について説明したがこれに限られない。
【０２４７】
図２５は、第７実施形態の変形例に係るストローブ信号ＤＱＳ及び／ＤＱＳの入力回路の構成を説明するための回路図である。図２５は、第７実施形態において説明された図２３に対応する。
【０２４８】
図２５に示すように、コンパレータＣＯＭＰ２は、トランジスタＴｒ５３〜Ｔｒ５６に代えて、トランジスタＴｒ５３ａ、Ｔｒ５３ｂ、Ｔｒ５４ａ、Ｔｒ５５ａ、Ｔｒ５５ｂ、及びＴｒ５６ａを含んでもよい。トランジスタＴｒ５３ａ、Ｔｒ５３ｂ、及びＴｒ５４ａは、例えば、Ｎ型トランジスタであり、トランジスタＴｒ５５ａ、Ｔｒ５５ｂ、及びＴｒ５６ａは、例えば、Ｐ型トランジスタである。
【０２４９】
トランジスタＴｒ５３ａは、トランジスタＴｒ４１とトランジスタＴｒ４２との間に直列に接続され、電圧（ＶＲＥＦ＋α）が供給されるゲートを含む。トランジスタＴｒ５３ｂは、トランジスタＴｒ４３とトランジスタＴｒ４４との間に直列に接続され、電圧（ＶＲＥＦ＋α）が供給されるゲートを含む。トランジスタＴｒ５４ａは、トランジスタＴｒ４９とトランジスタＴｒ５０との間に直列に接続され、電圧（ＶＲＥＦ＋α）が供給されるゲートを含む。
【０２５０】
トランジスタＴｒ５５ａは、トランジスタＴｒ４５とトランジスタＴｒ４６との間に直列に接続され、電圧（ＶＲＥＦ−β）が供給されるゲートを含む。トランジスタＴｒ５５ｂは、トランジスタＴｒ４７とトランジスタＴｒ４８との間に直列に接続され、電圧（ＶＲＥＦ−β）が供給されるゲートを含む。トランジスタＴｒ５６ａは、トランジスタＴｒ５１とトランジスタＴｒ５２との間に直列に接続され、電圧（ＶＲＥＦ−β）が供給されるゲートを含む。
【０２５１】
以上のように構成することにより、トランジスタＴｒ４１及びＴｒ４２間、トランジスタＴｒ４３及びＴｒ４４間、トランジスタＴｒ４５及びＴｒ４６間、トランジスタＴｒ４７及びＴｒ４８間、トランジスタＴｒ４９及びＴｒ５０間、並びにトランジスタＴｒ５１及びＴｒ５２間の電位が確定する。このため、当該各電位がフローティングとなることによって、補正回路に最初に信号ＤＱ及び／ＤＱＳが供給される際の動作を安定化させることができる。
【０２５２】
８．  第８実施形態
次に、第８実施形態について説明する。第７実施形態では、補正回路内に流れる電流量を抑制することによって補正能力が抑制される場合について説明された。第８実施形態では、補正回路内に供給される信号の振幅を抑制することによって補正能力が抑制される点において、第７実施形態と異なる。
【０２５３】
以下の説明では、第６実施形態の構成及び動作と同等の部分についてはその説明を省略し、第６実施形態の構成及び動作と異なる部分について主に説明する。
【０２５４】
８．１  入力回路の構成の詳細について
図２６は、第８実施形態に係るストローブ信号ＤＱＳ及び／ＤＱＳの入力回路の構成を説明するための回路図である。図２６は、第６実施形態において説明された図２１に対応する。
【０２５５】
図２６に示すように、コンパレータＣＯＭＰ２は、トランジスタＴｒ５７、Ｔｒ５８、Ｔｒ５９、及びＴｒ６０を更に含む。トランジスタＴｒ５７及びＴｒ５８は、例えば、Ｎ型トランジスタであり、トランジスタＴｒ５９及びＴｒ６０は、例えば、Ｐ型トランジスタである。
【０２５６】
トランジスタＴｒ５７は、信号ＤＱＳが供給される第１端と、ノードＮ２３に接続された第２端と、電圧Ｖ１が供給されるゲートと、を含む。トランジスタＴｒ５８は、信号／ＤＱＳが供給される第１端と、ノードＮ２４に接続された第２端と、電圧Ｖ１が供給されるゲートと、を含む。ノードＮ２３は、トランジスタＴｒ４１のゲート、及びトランジスタＴｒ４４のゲートに共通接続されたノードである。ノードＮ２４は、トランジスタＴｒ４２のゲート、及びトランジスタＴｒ４３のゲートに共通接続されたノードである。電圧Ｖ１は、信号ＤＱ及び／ＤＱＳの振幅をクランプ可能な程度にトランジスタＴｒ５７及びＴｒ５８をオン状態にし得る電圧である。
【０２５７】
トランジスタＴｒ５９は、ノードＮ２５に接続された第１端と、信号ＤＱＳが供給される第２端と、電圧Ｖ２が供給されるゲートと、を含む。トランジスタＴｒ５９は、ノードＮ２６に接続された第１端と、信号／ＤＱＳが供給される第２端と、電圧Ｖ２が供給されるゲートと、を含む。ノードＮ２５は、トランジスタＴｒ４５のゲート、及びトランジスタＴｒ４８のゲートに共通接続されたノードである。ノードＮ２６は、トランジスタＴｒ４６のゲート、及びトランジスタＴｒ４７のゲートに共通接続されたノードである。電圧Ｖ２は、信号ＤＱ及び／ＤＱＳの振幅をクランプ可能な程度にトランジスタＴｒ５９及びＴｒ６０をオン状態にし得る電圧である。
【０２５８】
以上のように構成されることにより、補正回路の過剰な補正能力を抑制しつつ、信号Ｓｉｇ１のエッジのタイミングずれを補正することができる。
【０２５９】
８．２  入力回路の動作について
図２７は、第８実施形態に係る半導体記憶装置の入力回路の動作を説明するためのタイミングチャートである。図２７では、トランジスタＴｒ５７〜Ｔｒ６０によってトランジスタＴｒ４１〜Ｔｒ４８の補正能力が抑制される場合が示される。
【０２６０】
図２７に示すように、時刻ｔ１４近傍では、時刻ｔ１４ｍから時刻ｔ１４ｐまでの間、電流源Ｉ６からノードＮ１４への電流パスが形成される。しかしながら、信号ＤＱＳ及び／ＤＱＳの振幅が大きい場合、トランジスタＴｒ４５〜Ｔｒ４８を介して過剰に電流が流れ得る。これにより、時刻ｔ１４ｍから時刻ｔ１４ｐまでの間、コンパレータＣＯＭＰ２がノードＮ１８を“Ｈ”レベルにする能力が過剰に大きくなり、信号Ｓｉｇ１が立ち上がるまでの遅延時間が期間Ｌ３だけ早まる。このため、適正な立ち上がりタイミングである時刻ｔ１６よりも早い時刻ｔ１５において、信号Ｓｉｇ１が立ち上がり得る。コンパレータＣＯＭＰ２は、当該立ち上がりエッジの早まりを抑制し得る。
【０２６１】
トランジスタＴｒ５９及びＴｒ６０は、ゲートに電圧Ｖ２が供給される。これにより、トランジスタＴｒ５９からノードＮ２５に供給される信号ＤＱＳの振幅、及びトランジスタＴｒ６０からノードＮ２６に供給される信号／ＤＱＳの振幅は、電圧Ｖ２によってクランプされる。このため、トランジスタＴｒ４５〜Ｔｒ４８のオン抵抗が増加し、トランジスタＴｒ４５〜Ｔｒ４８を流れる電流量が抑制される。
【０２６２】
図２７の例では、時刻ｔ１４ｍよりも後で、かつ時刻ｔ１４よりも前の時刻ｔ１４ｍ３において、信号／ＤＱＳの立ち上がりが開始する。また、時刻ｔ１４よりも後で、かつ時刻ｔ１４ｐよりも前の時刻ｔ１４ｐ３において、信号ＤＱＳの立ち下がりが終了する。すなわち、時刻ｔ１４ｍから時刻ｔ１４ｍ３の間において、トランジスタＴｒ４６及びＴｒ４７のオン抵抗が増加し、トランジスタＴｒ４６及びＴｒ４７を流れる電流量が抑制される。また、時刻ｔ１４ｐ３から時刻ｔ１４ｐの間において、トランジスタＴｒ４５及びＴｒ４８のオン抵抗が増加し、トランジスタＴｒ４５及びＴｒ４８を流れる電流量が抑制される。このため、コンパレータＣＯＭＰ２がノードＮ１８を“Ｈ”レベルにする能力が抑制され、信号Ｓｉｇ１が立ち上がるまでの遅延時間が期間Ｌ１だけ早まる。したがって、コンパレータＣＯＭＰ２は、適正な立ち上がりタイミングである時刻ｔ１６において立ち上がる信号Ｓｉｇ１を出力することができる。
【０２６３】
８．３  本実施形態に係る効果
第８実施形態によれば、コンパレータＣＯＭＰ２は、補正回路に供給される信号の振幅を抑制し得るトランジスタＴｒ５７〜Ｔｒ６０を含む。トランジスタＴｒ５７及びＴｒ５８は、信号ＤＱＳ及び／ＤＱＳの振幅が大きい場合に、ノードＮ２３及びＮ２４に供給される信号の振幅をクランプする。これにより、ノードＮ１２又はＮ１３への過剰な電荷の充放電を抑制することができる。また、トランジスタＴｒ５９及びＴｒ６０は、信号ＤＱＳ及び／ＤＱＳの振幅が大きい場合に、ノードＮ２５及びＮ２６に供給される信号の振幅をクランプする。これにより、ノードＮ１５又はＮ１６への過剰な電荷の充放電を抑制することができる。このため、信号ＤＱＳ及び／ＤＱＳの交点が電圧ＶＲＥＦからずれたことに起因して発生する信号Ｓｉｇ１の遅延量を補正する際に、遅延量が過剰に低減されることを抑制することができる。
【０２６４】
９．  その他
その他、実施形態は、以下のような変形が適宜適用可能である。
【０２６５】
例えば、上述の第１実施形態及び第２実施形態では、コンパレータＣＯＭＰ２内のトランジスタのサイズを変更することによって、信号Ｓｉｇ１及びＳｉｇ２のデューティ比を信号ＤＱＳ及び／ＤＱＳと異ならせる場合について説明したが、これに限られない。上述の第１実施形態及び第２実施形態は、ノードＮ１８及びＮ２０のプルダウン能力とプルアップ能力とを異ならせ得る任意の構成が適用可能である。例えば、ノードＮ１５又はＮ１６に更なる電流を供給可能な電流源を接続することにより、第１実施形態及び第２実施形態と同様の効果を奏することができる。
【０２６６】
また、上述の第２実施形態の変形例では、信号Ｓｉｇ１−１、Ｓｉｇ２−１、Ｓｉｇ１−２、及びＳｉｇ２−２のエッジのタイミングを調整するために、インバータ群ＩＮＶ２−１、ＩＮＶ３−１、ＩＮＶ２−２、及びＩＮＶ３−２の遅延量を調整する場合について説明したが、これに限られない。上述の第２実施形態の変形例では、信号Ｓｉｇ１−１、Ｓｉｇ２−１、Ｓｉｇ１−２、及びＳｉｇ２−２のエッジのタイミングを調整可能な任意の構成が適用可能である。例えば、上述の第２実施形態の変形例は、コンパレータＣＯＭＰ２内のトランジスタ（例えば、トランジスタＴｒ３５及びＴｒ３９）のサイズを動的に調整することによって信号Ｓｉｇ１及びＳｉｇ２のデューティ比を変更し、最終的に信号Ｓｉｇ１−１、Ｓｉｇ２−１、Ｓｉｇ１−２、及びＳｉｇ２−２のエッジのタイミングを調整しても良い。
【０２６７】
また、上述の第３実施形態では、入力回路２２１において、ノードｎ１及びｎ３間、並びにノードｎ２及びｎ４間がインバータＩＮＶｇ〜ＩＮＶｊを介して接続される場合について説明されたが、これに限られない。例えば、入力回路２２１は、ノードｎ１及びｎ４間、並びにノードｎ２及びｎ３間がインバータを介することなく直接接続される構成であってもよい。また、例えば、入力回路２２１は、インバータＩＮＶｇ〜ＩＮＶｊを用いず、コンパレータＣＯＭＰ１−１及びＣＯＭＰ１−２間を接続することによっても、同等の効果を奏することができる。具体的には、例えば、コンパレータＣＯＭＰ１−１のノードＮ７とコンパレータＣＯＭＰ１−２のノードＮ７との間を接続し、コンパレータＣＯＭＰ１−１のノードＮ８とコンパレータＣＯＭＰ１−２のノードＮ８との間を接続することにより、信号Ｄｉｎのデューティ比を５０％に近づけることができる。なお、当該第３実施形態について説明された上述の変形は、第４実施形態における入力回路２２３についても同様に適用可能である。
【０２６８】
また、上述の第５実施形態〜第８実施形態では、信号ＤＱＳ及び／ＤＱＳが入力される場合について説明したが、これに限られない。例えば、上述の第５実施形態〜第８実施形態は、互いに相補的な関係を有する任意の信号の組（例えば、信号ＲＥ及び／ＲＥ）に対して適用可能である。
【０２６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２７０】
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２８…ロウデコーダ、２９…センスアンプ、３０…入出力用パッド群、３１…ロジック制御用パッド群、２２１、２２３…入力回路、２２２、２２４…出力回路、２２５…データラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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