(57)【要約】【課題】無信号期間におけるＤＦＥの誤動作を防いで、信頼性の高いデータ通信を実現する。【解決手段】一実施形態に係る受信装置は、入力データに対して、少なくとも１つのタップ係数を適応的に更新しながら判定帰還形の等化処理を行う。受信装置は、更新されたタップ係数を周期的に保持する第１の記憶手段と、第１の記憶手段に記憶されたタップ係数を周期遅れで保持する第２の記憶手段とを具備し、データ入力が存在しない無信号期間では、第２の記憶手段に保持されたタップ係数を等化処理に用いる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
入力データに対して、少なくとも１つのタップ係数を適応的に更新しながら判定帰還形の等化処理を行う受信装置において、
更新されたタップ係数を周期的に保持する第１の記憶手段と、
前記第１の記憶手段に記憶されたタップ係数を周期遅れで保持する第２の記憶手段とを具備し、
データ入力が存在しない無信号期間では、前記第２の記憶手段に保持されたタップ係数を前記等化処理に用いる受信装置。
【請求項２】
前記第１および第２の記憶手段には、前記無信号期間が検出されるまでの内部的な遅延時間よりも長く設定された第１の周期でタップ係数が保持され、
前記第２の記憶手段には、前記第１の記憶手段よりも１周期遅れてタップ係数が保持される請求項１記載の受信装置。
【請求項３】
少なくともタップ係数の更新動作を再開するときに、前記第１および第２の記憶手段に既に保持されていたタップ係数が前記第１の周期と異なる第２の周期で書き換えられる請求項２記載の受信装置。
【請求項４】
前記第２の周期は、前記第１の周期よりも短く設定されている請求項３記載の受信装置。
【請求項５】
前記第１および第２の記憶手段には、ＰＣＩｅにおける上位層から動作命令が発行されていない期間に更新されたタップ係数を保持する請求項１記載の受信装置。
【請求項６】
前記第１の記憶手段は、少なくとも１つのタップ係数を保持する第１のレジスタを含み、
前記第２の記憶手段は、前記第１のレジスタに従属接続あるいは並列接続された第２のレジスタを含み、
前記第１および第２のレジスタは、前記無信号期間が検出されるまでの内部的な遅延時間よりも長く設定された第１の制御信号に同期してタップ係数を保持する請求項１記載の受信装置。
【請求項７】
前記第１および第２のレジスタは、少なくとも前記無信号期間の終了直後に、前記第１の制御信号よりも短い周期で出力される第２の制御信号に同期してタップ係数を保持する請求項６記載の受信装置。
【請求項８】
前記第１の制御信号は、少なくとも前記無信号期間の終了直後における第１のパルス幅が前記無信号期間中のタップ係数の取り込み周期に相当する第２のパルス幅よりも広く設定されており、
前記第１および第２のレジスタは、前記無信号期間の終了直後に前記第１の制御信号に同期して、前記第２のパルス幅でタップ係数を保持する請求項６記載の受信装置。
【請求項９】
入力データに対して、少なくとも１つのタップ係数を適応的に更新しながら判定帰還形の等化処理を行うデータ受信方法において、
更新されたタップ係数を周期的に第１の記憶手段に保持し、
前記第１の記憶手段に記憶されたタップ係数を周期遅れで第２の記憶手段に保持し、
データ入力が存在しない無信号期間では、前記第２の記憶手段に保持されたタップ係数を前記等化処理に用いるデータ受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、受信装置およびデータ受信方法に関する。
【背景技術】
【０００２】
近年の有線シリアルデータ伝送技術の発展は目覚しく、金属材料を用いた電気伝送線路においても数十ギガビット毎秒（Ｇｂ／ｓ）の伝送速度が実用化されつつある。このようなデータ伝送方式において、符号間干渉（ＩＳＩ：inter symbol interference）の影響を考慮するべきである。
【０００３】
符号間干渉は、伝送線路を進む信号波の遅延と、伝送線路端での反射と、に起因して起こり、進行波と反射波とが重なって、伝送波形が崩れる現象である。符号間干渉が発生すると、受信端において信号のレベル（０，１）を誤判定する確率が高まり、通信の良し悪しの指標となるビット誤り率が悪化する。
【０００４】
この符号間干渉を効果的に除去するには、ＤＦＥ（decision feedback equalizer）と呼ばれる判定帰還形波形等化器が有効である。ＰＣＩ  Ｅｘｐｒｅｓｓ（登録商標）（以下、ＰＣＩｅと略記する）においても、第３世代からＤＦＥの仕様が盛り込まれている。
【０００５】
上述したＤＦＥは、入力されたデータに対してタップ係数を適応的に更新することで有効に動作する。このため、入力データが存在しない無信号期間があると、ＤＦＥが誤動作してデータ通信に影響を与える可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１６２１４６号公報
【特許文献２】特開２００５−１５９４６６号公報
【特許文献３】特許第５６３９６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、無信号期間におけるＤＦＥの誤動作を防いで、信頼性の高いデータ通信を実現できる受信装置およびデータ受信方法を提供することである。
【課題を解決するための手段】
【０００８】
一実施形態に係る受信装置は、入力データに対して、少なくとも１つのタップ係数を適応的に更新しながら判定帰還形の等化処理を行う。前記受信装置は、更新されたタップ係数を周期的に保持する第１の記憶手段と、前記第１の記憶手段に記憶されたタップ係数を周期遅れで保持する第２の記憶手段とを具備し、データ入力が存在しない無信号期間では、前記第２の記憶手段に保持されたタップ係数を前記等化処理に用いる。
【図面の簡単な説明】
【０００９】
【図１】図１は第１の実施形態に係る受信装置の構成を示すブロック図である。
【図２】図２は一般的なＤＦＥ効果を説明するための図である。
【図３】図３は同実施形態におけるＤＦＥの構成を示す図である。
【図４】図４は同実施形態におけるＤＦＥに備えられた係数記憶回路の構成を示す図である。
【図５】図５は同実施形態におけるＤＦＥに備えられた適応制御器の動作を示す真理値表である。
【図６】図６は同実施形態におけるＤＦＥに備えられた適応制御器の動作を示す別の真理値表である。
【図７】図７は同実施形態におけるＤＦＥの動作を説明するためのタイミングチャートである。
【図８】図８は同実施形態におけるＤＦＥの動作を説明するための別のタイミングチャートである。
【図９】図９は第２の実施形態に係る受信装置の構成を示すブロック図である。
【図１０】図１０は同実施形態におけるＤＦＥの構成を示す図である。
【図１１】図１１は同実施形態におけるＤＦＥに備えられた係数記憶回路の構成を示す図である。
【図１２】図１２は同実施形態におけるＤＦＥの動作を説明するためのタイミングチャートである。
【図１３】図１３は同実施形態におけるＤＦＥの動作を説明するための別のタイミングチャートである。
【図１４】図１４は同実施形態の変形例として、係数記憶回路の別の内部構成を示す図である。
【図１５】図１５は第３の実施形態に係る受信装置の構成を示すブロック図である。
【図１６】図１６は同実施形態におけるＤＦＥの構成を示す図である。
【図１７】図１７は同実施形態におけるＤＦＥに備えられた係数記憶回路の構成を示す図である。
【図１８】図１８は同実施形態におけるＤＦＥの動作を説明するためのタイミングチャートである。
【図１９】図１９は同実施形態の変形例として、係数記憶回路の別の内部構成を示す図である。
【図２０】図２０は応用例として受信装置をストレージデバイスに適用した場合の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら各実施形態について説明する。なお、以下の説明において、略又は実質的に同一の機能及び構成要素については、同一符号を付し、必要に応じて説明を行う。
【００１１】
（第１の実施形態）
図１は第１の実施形態に係る受信装置５０の構成を示すブロック図である。
【００１２】
本実施形態における受信装置５０は、例えばＰＣＩｅ規格のシリアルデータ通信に用いられる。この受信装置５０は、入力データに対する補償回路として、ＣＴＬＥ（continuous time linear equalizer）１０とＤＦＥ（decision feedback equalizer）１１を備える。
【００１３】
ＣＴＬＥ１０は「連続時間線形波形等化器」、ＤＦＥ１１は「判定帰還形波形等化器」である。ＣＴＬＥ１０は、入力されたデータ（シリアルデータ）を波形整形してＤＦＥ１１に与える。ＤＦＥ１１は、ＣＴＬＥ１０によって波形整形されたデータに対して、少なくとも１つのタップ係数を適応的に更新しながら判定帰還形の等化処理を行うことで、符号間干渉の影響を低減する。なお、このＤＦＥ１１の構成については、後に図３を参照して詳しく説明する。
【００１４】
この受信装置５０には、ＤＦＥ１１の動作を制御するための回路として、シリアルパラレル変換回路１２、クロックデータリカバリ回路１３、ＥＩ  Ｅｎｔｅｒ検出器１４、ＥＩ  Ｅｘｉｔ検出器１５、制御信号発生器１６が備えられている。
【００１５】
シリアルパラレル変換回路１２は、ＤＦＥ１１の出力データｂをパラレルデータに変換する。クロックデータリカバリ回路１３は、シリアルパラレル変換回路１２が出力したパラレルデータを受け、各回路間の同期を取るための動作クロックｅを発生する。この動作クロックｅは、ＤＦＥ１１、シリアルパラレル変換回路１２、制御信号発生器１６に与えられる。
【００１６】
ＥＩ  Ｅｎｔｅｒ検出器１４およびＥＩ  Ｅｘｉｔ検出器１５は、ＰＣＩｅにおける無信号期間である電気的アイドル（ＥＩ：Electrical Idle）の開始時と終了時を検出する。
【００１７】
詳しくは、ＰＣＩｅでは、上位層からＥＩ期間が始まる前にはＥＩＯＳ（Electrical Idle Ordered Set）、ＥＩ期間の終了後にはＥＩＥＯＳ（Electrical Idle Exit Ordered Set）と呼ばれる特殊データ列が送られてくる。ＥＩ  Ｅｎｔｅｒ検出器１４は、シリアルパラレル変換回路１２が出力したパラレルデータを受け、ＥＩＯＳの特殊データ列を入力することで、ＥＩの開始を検出する。ＥＩ  Ｅｘｉｔ検出器１５は、シリアルパラレル変換回路１２が出力したパラレルデータを受け、ＥＩＥＯＳの特殊データ列を入力することで、無信号期間であるＥＩの終了を検出する。
【００１８】
制御信号発生器１６は、ＥＩ  Ｅｎｔｅｒ検出器１４とＥＩ  Ｅｘｉｔ検出器１５によって検出されたＥＩの開始と終了のタイミングに基づいて、ＤＦＥ１１の動作を制御するための制御信号を生成してＤＦＥ１１に出力する。
【００１９】
前記制御信号には、係数保存クロックｃ、係数固定信号ｄ、保存係数ロード信号ｈが含まれる。なお、これらの信号については、後に図７を参照して詳しく説明する。
【００２０】
ここで、理解を容易にするため、一般的なＤＦＥの特性について説明する。
【００２１】
ＤＦＥは、入力データの信号波形が０か１のどちらを表現しているかを判定する判定器を備えている。この判定器から出力される０か１の信号を複数段（タップ）の遅延回路に通して遅延させ、それぞれに係数（タップ係数）を乗じて足し合わせた値を判定器に帰還する。
【００２２】
タップ係数は、入力データのＩＳＩ（符号間干渉）が打ち消される方向へと適応的に更新される。なお、タップ係数を更新することを「適応動作」あるいは「適応制御」とも呼ぶ。
【００２３】
図２は入力データの信号波形を模式的に示した図である。図２は、一例として、ある時刻ｔ＝０の値が１で、それ以外は０のデータ列を遅延と反射のある伝送線路上に送信した場合の信号波形である。図の横軸は時間、縦軸は最大値を１に正規化した振幅を示す。
【００２４】
入力データは、ＤＦＥが無い場合は実線、ある場合は破線のように変化する。ＤＦＥが無い場合、時刻ｔ＝１［ＵＩ］における振幅は０．５である。ＵＩは「unit interval」の略であり、１ビットディジタルデータの伝送基本周期を表し、時間に略比例する。
【００２５】
振幅０．５の入力データを閾値０．５の判定器で判定すると、誤って１に判定される確率が高い。一方で、ＤＦＥが有る場合の同時刻における振幅は０．２５となり、これを閾値０．５の判定器で判定しても誤って１に判定される確率は低くなる。
【００２６】
ＤＦＥのタップ係数は、入力データに対して適応的に更新される。したがって、伝送線路の受信端から判定出力までの回路における特性は、とくに利得が変動してもこれを打ち消す方向に負帰還がかかるので、回路特性の変動の影響を受けにくいという特徴がある。伝送速度の高速化とともに、半導体製造プロセスの微細化も進行しており、通信回路は温度変化の影響を受けやすくなっている。よって、ＤＦＥの搭載は、ＩＳＩ対策として、有効である。
【００２７】
ところが、ＤＦＥは、入力されたデータに対してタップ係数を適応的に更新することで有効に動作する。このため、入力データが存在しない無信号期間では、タップ係数が望ましくない方向に変化し、データ入力が再開されてもタップ係数を適応的に適正な値に戻せなくなる可能性がある。
【００２８】
ＰＣＩｅにおいては、無信号期間であるＥＩの期間は、受信端の電気的状態を定義し、消費電力削減や通信速度の変更のために積極的に利用される。また、ＰＣＩｅ  Ｇｅｎ３では、ＤＦＥに対して上位層から動作命令（ＲｘＥｑＥｖａｌ）が出され、その動作命令が発行されている期間だけ、ＤＦＥを適応動作させて、タップ係数が更新される。この動作命令の発行期間には、タップ係数調整のためのトレーニングパターンがＤＦＥに入力されているので、ＥＩ状態にはならない。したがって、ＤＦＥを適応動作させていても、タップ係数が乱れることはない。
【００２９】
一方、動作命令が発行されていない期間では、通常のデータ受信中なので、その途中でＥＩ状態が生じることがある。そこで、動作命令発行期間だけＤＦＥを適応動作させて、それ以外はＤＦＥの適応動作を止めて、タップ係数を固定化しておく方法が採られる。しかし、この方法では、ＥＩ状態でＤＦＥが適応不能に陥ることがない代わりに、動作命令が発行されていない期間では温度ドリフト等による回路特性の変化を補償できない。
【００３０】
以下では、本実施形態にかかる受信装置５０による、動作命令が発行されていない期間におけるＤＦＥの適応動作について説明する。
【００３１】
図３は第１の実施形態におけるＤＦＥ１１の構成を示す図である。
【００３２】
ＤＦＥ１１は、タップレジスタ１ａ〜１ｄ、乗算器２ａ〜２ｄ、加算器３、判定器４ａ，４ｂ、遅延回路５ａ〜５ｃ、適応制御器６、第１のセレクタ７ａ〜７ｄと第２のセレクタ７ｅ〜７ｈ、係数記憶回路８を備える。
【００３３】
図中の各信号ａ〜ｅ，ｈは図１の各信号に対応している。すなわち、信号ａはＤＦＥ１１に入力された等化処理前のデータ（シリアルデータ）である入力信号、信号ｂはＤＦＥ１１から出力される等化処理後データ（シリアルデータ）である出力信号、である。信号ｃは係数保存クロック、信号ｄは係数固定信号、信号ｅは動作クロック、信号ｈは保存係数ロード信号、である。なお、これらの信号の意味とタイミングについては、後に図７を参照して詳しく説明する。
【００３４】
タップレジスタ１ａ〜１ｄは、それぞれの段階の出力データに乗じるタップ０〜３の係数を保持する。判定器４ａ，４ｂは、入力データａの値が０であるか１であるかを判定するための回路であり、それぞれに異なる閾値を有する。判定器４ｂの閾値が判定器４ａの閾値より高く設定されている。
【００３５】
判定器４ａによって０，１が判定されたデータが複数段（ここでは３つ）の遅延回路５ａ〜５ｃを介して乗算器２ｂ〜２ｄに与えられる。乗算器２ｂ〜２ｄは、遅延回路５ａ〜５ｃによって遅延されたデータにタップ１〜３の係数を乗じて加算器３に与える。一方、加算器３には、入力データａにタップ０の係数を乗じた値が与えられている。これらを足し合わせた値が判定器４ａ，４ｂに与えられ、判定器４ａで０または１に判定されたデータが等化処理後のデータｂとして最終的に外部に出力される。
【００３６】
ここで、タップ０〜３の係数は、適応制御器６によって適応的に更新される（図５および図６により後述）。この適応制御器６によって更新されたタップ０〜３の係数は、データ入力側に設けられた第１のセレクタ７ａ〜７ｄ及び第２のセレクタ７ｅ〜７ｈを介してタップレジスタ１ａ〜１ｄに保持される。
【００３７】
係数記憶回路８は、係数保存クロックｃによって、タップレジスタ１ａ〜１ｄに保持されたタップ０〜３の係数を周期的に取り込み、データ入力側に設けられた第２のセレクタ７ｅ〜７ｈに出力する。
【００３８】
第１のセレクタ７ａ〜７ｄと第２のセレクタ７ｅ〜７ｈは、係数固定信号ｄと保存係数ロード信号ｈの値に従って、適応制御器６の出力または係数記憶回路８の出力、あるいはタップレジスタ１ａ〜１ｄの出力を選択的にタップレジスタ１ａ〜１ｄに与える。保存係数ロード信号ｈがローレベルの場合、係数固定信号ｄがローレベルのときに適応制御器６の出力が選択され、係数固定信号ｄがハイレベルのときにタップレジスタ１ａ〜１ｄの出力がタップレジスタ１ａ〜１ｄに与えられる。保存係数ロード信号ｈがハイレベルの場合には、係数固定信号ｄの値にかかわらず、係数記憶回路８の出力（ｙ０〜ｙ３）がタップレジスタ１ａ〜１ｄに与えられる。
【００３９】
図４は係数記憶回路８の構成を示す図である。
【００４０】
係数記憶回路８は、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈを備える。第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈとはそれぞれの１つずつが従属接続されており、係数保存クロックｃによってタップ０〜３の係数を周期的に保持する。
【００４１】
詳しくは、第１のレジスタ９ａ〜９ｄは、係数保存クロックｃが立ち上がるたびに、タップレジスタ１ａ〜１ｄのタップ係数（ｘ０〜ｘ３）をそれぞれ取り込む(保持する)。第２のレジスタ９ｅ〜９ｈは、係数保存クロックｃが立ち上がるたびに、第１のレジスタ９ａ〜９ｄのタップ係数をそれぞれ取り込む。これにより、第２のレジスタ９ｅ〜９ｈは、第１のレジスタ９ａ〜９ｄに保持されたタップ係数を係数保存クロックｃの１周期遅れで保持することになる。
【００４２】
図５は適応制御器６の動作を示す真理値表である。
【００４３】
適応制御器６は、判定器４ａ，４ｂの判定結果に基づいてタップ０の係数を更新する。この場合、図５の真理値表に示すように、判定器４ａの値が１で、判定器４ｂの値が０のとき、適応制御器６はタップ０の係数を現在よりも増やす方向に更新する。判定器４ａの値が１で、判定器４ｂの値が１のとき、適応制御器６はタップ０の係数を現在よりも減らす方向に更新する。判定器４ａの値が０であれば、判定器４ｂの判定結果に関わらず、適応制御器６はタップ０の係数を更新しない。
【００４４】
図６は適応制御器６の動作を示す別の真理値表である。
【００４５】
タップ０以外の係数については、適応制御器６は、判定器４ａ，４ｂの判定結果と各タップの出力値とに基づいて、各タップ係数を更新する。なお、図６において、ｎは１以上の整数である。タップ数が増えても、ｎが１以上ならば、タップｎの係数は、図６の真理値表のように更新される。
【００４６】
図７はＤＦＥ１１の動作を説明するためのタイミングチャートである。
【００４７】
上述したように、ＰＣＩｅ  Ｇｅｎ３においては、ＤＦＥの適応期間をトレーニング期間として特別に定めている。トレーニング期間には、通常のデータではなく、ＤＦＥタップ係数調整のためのトレーニングパターンが入力される。
【００４８】
トレーニング期間にＤＦＥが適応動作（タップ係数の更新動作）を行う場合を、ここでは、明示的に動作するという意味でフォアグラウンド動作（以下、ＦＧ動作と称す）と呼ぶ。トレーニング期間終了後は、ＤＦＥタップ係数の調整に関する決まりは無い。この期間にＤＦＥが適応動作（タップ係数の更新動作）を行う場合を、ここでは、非明示的に動作するという意味でバックグラウンド動作（以下、ＢＧ動作と称す）と呼ぶ。
【００４９】
ＦＧ動作とＢＧ動作は、上位層から与えられる動作命令の有無によって切り替わる。また、無信号期間であるＥＩ期間にはＢＧ動作が停止し、その時点での適切なタップ係数が保持される。ＥＩ期間が終了後、ＢＧ動作が再開される。
【００５０】
このような動作を行うには、ＥＩ期間の始まり（ＥＩ  Ｅｎｔｅｒ）と終わり（ＥＩ  Ｅｘｉｔ）を検出する必要がある。上述したように、ＰＣＩｅでは、そのための機構が定められており、上位層からＥＩ期間の始まる前にＥＩＯＳ、ＥＩ期間終了後にＥＩＥＯＳと呼ばれる特殊データ列を送信している。
【００５１】
ところが、受信装置５０の入力端からＥＩ  Ｅｎｔｅｒ検出器１４とＥＩ  Ｅｘｉｔ検出器１５までには内部回路による遅延時間が存在する。図７では、この遅延時間をＴ０とＴ１で表している。ＢＧ動作は、受信端がＥＩになった後もＴ０だけ継続される。また、ＥＩが終わると、Ｔ１だけ遅れてＢＧ動作が再開される。
【００５２】
このように、ＥＩの期間が検出されても、内部的な遅延が存在するため、その遅延時間Ｔ０の間に不適切なタップ係数が発生し、ＤＦＥ１１が誤動作する可能性がある。これを防止するため、第１の実施形態では、係数保存クロックｃを用いて係数記憶回路８に対するタップ係数の取り込み動作を制御し、ＥＩ状態のときに遅延時間Ｔ０より前に更新されたタップ係数で固定する構成としている。
【００５３】
なお、係数保存クロックｃを含め、各信号の意味とタイミングは下記の通りである。
【００５４】
・動作クロックｅは、各回路間の同期を取るための信号であり、周期的に連続して立ち上がる。
【００５５】
・係数保存クロックｃは、タップ係数を係数記憶回路８に保存するための信号である。係数保存クロックｃは、ＢＧ動作でＤＦＥ１１がタップ係数を適応制御している間に周期的に立ち上がる。図中のＴ２とＴ３は、係数保存クロックｃの立ち上がり周期である。
【００５６】
・係数固定信号ｄは、タップ係数を固定するための信号である。係数固定信号ｄは、動作命令の発行期間が終了したタイミングでハイレベルに立ち上がり、係数記憶回路８に係数保存クロックｃの２周期分のタップ係数が保存された後でローレベルに立ち下がる。また、係数固定信号ｄは、ＥＩ開始（ＥＩ  Ｅｎｔｅｒ）が検出されるとハイレベルに立ち上がり、ＥＩ終了（ＥＩ  Ｅｘｉｔ）が検出後、係数記憶回路８に係数保存クロックｃの２周期分のタップ係数が保存された後で、ローレベルに立ち下がる。
【００５７】
・保存係数ロード信号ｈは、タップ係数をタップレジスタ１ａ〜１ｄにロードするための信号である。保存係数ロード信号ｈは、ＥＩ開始（ＥＩ  Ｅｎｔｅｒ）が検出されると、動作クロックｅの１周期だけハイレベルになり、その後はローレベルに保たれる。
【００５８】
このような構成において、係数記憶回路８では、動作命令の発行期間が終了して、ＢＧ動作でタップ係数が更新制御されている場合に、係数保存クロックｃの立ち上がりエッジで、タップレジスタ１ａ〜１ｄから出力されるタップ０〜３の係数が第１のレジスタ９ａ〜９ｄに保持される。
【００５９】
また、第２のレジスタ９ｅ〜９ｈに第１のレジスタ９ａ〜９ｄから出力されるタップ０〜３の係数が１周遅れ（係数保存クロックｃの１クロック遅れ）で保持される。第２のレジスタ９ｅ〜９ｈに保持されたタップ０〜３の係数は、データ入力側に設けられた第２のセレクタ７ｅ〜７ｈを介してタップレジスタ１ａ〜１ｄに格納される。
【００６０】
ここで、図７に示すように、係数取り込み周期を決めている係数保存クロックｃは、ＢＧ動作中にＴ２とＴ３の周期で立ち上がる。この係数保存クロックｃの立ち上がり周期Ｔ２をＥＩ開始の検出遅延時間Ｔ０よりも長く設定しておくことで、ＢＧ動作中にＥＩ状態になったとしても、そのときに更新されたタップ係数（不適切なタップ係数）を取り込まずに済むか、あるいは、少なくとも１つだけ第１のレジスタ９ａ〜９ｄに取り込むことで済む。
【００６１】
このときに第２のレジスタ９ｅ〜９ｈに保持されているタップ係数は、ＥＩ開始の検出遅延時間Ｔ０より前に得られたタップ係数であり、適正な値を有する。したがって、ＥＩ開始が内部的に検出されたときに係数固定信号ｄと保存係数ロード信号ｈを出力して、第２のレジスタ９ｅ〜９ｈに保持されているタップ係数をセレクタ７ｅ〜７ｈを介してタップレジスタ１ａ〜１ｄに固定しておけば、ＥＩ期間にＤＦＥ１１が誤動作することを防ぐことができる。
【００６２】
また、ＥＩ期間終了後、第１のレジスタ９ａ〜９ｄには、ＥＩ開始の検出遅延時間Ｔ０の間に得られたタップ係数が残っている可能性がある。Ｔ０の期間は実際にはＥＩの状態に入っているので、タップ係数が異常な値である可能性が高い。
【００６３】
これを除去するために、ＤＦＥ１１がタップ係数の更新動作を再開するとき（ＦＧ動作からＢＧ動作またはＥＩ状態からＢＧ動作に入ったとき）に、タップレジスタ１ａ〜１ｄのタップ係数を固定した状態（係数固定信号ｄがハイレベルの状態）で、係数保存クロックｃをＴ３の周期で２回立ち上げる。
【００６４】
これにより、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに保持されていたタップ係数が、固定されていたタップレジスタ１ａ〜１ｄのタップ係数に書き換えられるので、ＥＩ状態のときに得られたタップ係数が係数記憶回路８内に残っていたとしても、これを除去してからタップ係数の更新動作を再開できる。この場合、少しでも早く不要なタップ係数を除去するため、Ｔ３はＴ２よりも短く設定しておくことが好ましい。
【００６５】
図８に別のタイミングチャートを示す。
【００６６】
図８の例では、ＦＧの終了後、係数記憶回路８にタップ係数が保存される前にＥＩ開始が検出されている。このような場合、保存係数ロード信号ｈはローレベルのままで立ち上がらない。これにより、ＥＩの期間中、ＦＧ終了時点でタップレジスタ１ａ〜１ｄに保持されているタップ係数で固定しておくことができる。ＥＩ開始が検出される前の動作がＢＧであっても、保存係数ロード信号ｈはローレベルのままであり、タップレジスタ１ａ〜１ｄの値は変化しない。
【００６７】
なお、図３に示したタップ０〜３のＤＦＥ１１の構成は一例であって、タップ数は増減してもよい。また、例えばタップ３がない構成や、タップ２，３がない構成なども可能である。
【００６８】
また、図４に示した係数記憶回路８の構成も一例であり、タップ係数を周期的に保持するレジスタを従属接続する数は２以上あっても良い。
【００６９】
このように第１の実施形態によれば、ＢＧ動作中にＥＩ開始の検出遅延時間Ｔ０より長く設定されたＴ２の周期で、タップ係数を、従属接続された少なくとも２つのレジスタに周期的に保持する構成により、ＢＧ動作中にＥＩ状態になっても、検出遅延時間Ｔ０より前に保持されたタップ係数で固定することができる。したがって、動作命令期間以外のＢＧ動作中にＤＦＥを適応動作させていても、ＥＩ状態でＤＦＥが誤動作することを防いで、信頼性の高いデータ通信を実現できる。
【００７０】
また、動作命令期間以外でＤＦＥを適応動作させることができるので、温度ドリフト等による回路特性の変化を補償することができる。
【００７１】
（第２の実施形態）
次に、第２の実施形態について説明する。
【００７２】
図９は第２の実施形態に係る受信装置５１の構成を示すブロック図である。第１の実施形態とは受信装置５１に用いられているＤＦＥ１８の構成が異なる。また、制御信号発生器１９からＤＦＥ１８に対して出力される制御信号に、係数固定信号ｄと保存係数ロード信号ｈの他に係数保存信号ｆが含まれる。
【００７３】
図１０はＤＦＥ１８の構成を示す図である。
【００７４】
第２の実施形態において、ＤＦＥ１８は、タップレジスタ１ａ〜１ｄ、乗算器２ａ〜２ｄ、加算器３、判定器４ａ，４ｂ、遅延回路５ａ〜５ｃ、適応制御器６、第１のセレクタ７ａ〜７ｄと第２のセレクタ７ｅ〜７ｈ、係数記憶回路１７を備える。タップレジスタ１ａ〜１ｄ、乗算器２ａ〜２ｄ、加算器３、判定器４ａ，４ｂ、遅延回路５ａ〜５ｃ、適応制御器６、第１のセレクタ７ａ〜７ｄ、及び第２のセレクタ７ｅ〜７ｈは、第１の実施形態の図３と同様である。
【００７５】
係数記憶回路１７は、動作クロックｅと係数保存信号ｆに従ってタップレジスタ１ａ〜１ｄに保持されたタップ０〜３の係数を取り込み、データ入力側に設けられた第２のセレクタ７ｅ〜７ｈに出力する。
【００７６】
第１のセレクタ７ａ〜７ｄと第２のセレクタ７ｅ〜７ｈは、係数固定信号ｄと保存係数ロード信号ｈの値に従って、適応制御器６の出力または係数記憶回路１７の出力、あるいはタップレジスタ１ａ〜１ｄの出力を選択的にタップレジスタ１ａ〜１ｄに与える。
【００７７】
保存係数ロード信号ｈがローレベルの場合、係数固定信号ｄがローレベルのときに適応制御器６の出力が選択され、係数固定信号ｄがハイレベルのときにタップレジスタ１ａ〜１ｄの出力がタップレジスタ１ａ〜１ｄに与えられる。保存係数ロード信号ｈがハイレベルの場合には、係数固定信号ｄの値にかかわらず、係数記憶回路１７の出力（ｙ０〜ｙ３）がタップレジスタ１ａ〜１ｄに与えられる。
【００７８】
図１１は係数記憶回路１７の構成を示す図である。
【００７９】
係数記憶回路１７は、第１のレジスタ９ａ〜９ｄ、第２のレジスタ９ｅ〜９ｈと、これらに対応して設けられる２つのセレクタ７ｉ〜７ｌ、セレクタ７ｍ〜７ｐを備える。これらのうち１つずつは従属接続される。タップレジスタ１ａ〜１ｄのタップ係数（ｘ０〜ｘ３）はセレクタ７ｉ〜７ｌを介して第１のレジスタ９ａ〜９ｄに入力され、第１のレジスタ９ａ〜９ｄのタップ係数はセレクタ７ｍ〜７ｐを介して第２のレジスタ９ｅ〜９ｈに入力される。
【００８０】
第１のレジスタ９ａ〜９ｄ、第２のレジスタ９ｅ〜９ｈは、動作クロックｅが立ち上がるたびに、それぞれに与えられたタップ係数を取り込む。係数保存信号ｆがローレベルのときは、レジスタ９ａ〜９ｈ自身に保持されていたタップ係数がそれぞれの入力にセレクタ７ｉ〜７ｐを介して帰還されるので、それらの内容は変化しない。
【００８１】
一方、係数保存信号ｆがハイレベルのときは、第１のレジスタ９ａ〜９ｄには、タップレジスタ１ａ〜１ｄのタップ係数（ｘ０〜ｘ３）がセレクタ７ｉ〜７ｌを介して与えられる。第２のレジスタ９ｅ〜９ｈには、第１のレジスタ９ａ〜９ｄのタップ係数がセレクタ７ｍ〜７ｐを介して与えられる。係数保存信号ｆがハイレベルの状態で動作クロックｅが立ち上がると、第１のレジスタ９ａ〜９ｄはタップレジスタ１ａ〜１ｄのタップ係数をそれぞれ取り込み、第２のレジスタ９ｅ〜９ｈは第１のレジスタ９ａ〜９ｄのタップ係数をそれぞれ取り込む。
【００８２】
図１２はＤＦＥ１８の動作を説明するためのタイミングチャートである。
【００８３】
ＦＧ動作とＢＧ動作は、上位層から与えられる動作命令の有無によって切り替わる。また、無信号期間であるＥＩ期間にはＢＧ動作が停止し、その時点での適切なタップ係数が保持される。ＥＩ期間が終了後、ＢＧ動作が再開される。
【００８４】
動作クロックｅ、係数固定信号ｄ、保存係数ロード信号ｈについては、第１の実施形態と同様である。
【００８５】
第２の実施形態では、タップ係数を係数記憶回路１７に保存するための信号として、係数保存クロックｃに代えて係数保存信号ｆが用いられる。係数保存信号ｆは、ＢＧ動作でＤＦＥ１１がタップ係数を適応制御している間に周期的に立ち上がる。図中のＴ２とＴ３は、係数保存信号ｆの立ち上がり周期である。
【００８６】
ここで、第２の実施形態における係数記憶回路１７では、図１１に示したように、タップ０〜３の係数をセレクタ７ｉ〜７ｌとセレクタ７ｍ〜７ｈを介して第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに取り込む構成としている。
【００８７】
セレクタ７ｉ〜７ｌとセレクタ７ｍ〜７ｈは、それぞれに係数保存信号ｆがハイレベルのときに、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈにタップ係数を取り込むように動作する。詳しくは、セレクタ７ｉ〜７ｌは、係数保存信号ｆがハイレベルのときに、タップレジスタ１ａ〜１ｄから出力されるタップ０〜３の係数を選択して第１のレジスタ９ａ〜９ｄに取り込む。セレクタ７ｍ〜７ｐは、係数保存信号ｆがハイレベルのときに、第１のレジスタ９ａ〜９ｄから出力されるタップ０〜３の係数を選択して第２のレジスタ９ｅ〜９ｈに取り込む。
【００８８】
このようなシフト動作を繰り返すことで、係数記憶回路１７の第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈにはタップ０〜３の係数が周期的に保持され、そのうちの第２のレジスタ９ｅ〜９ｈに保持されたタップ０〜３の係数がデータ入力側に設けられた第２のセレクタ７ｅ〜７ｈを介してタップレジスタ１ａ〜１ｄに格納される。
【００８９】
ここで、図１２に示したように、係数取り込み周期を決めている係数保存信号ｆは、ＢＧ動作中にＴ２とＴ３の周期で立ち上がる。この係数保存信号ｆの立ち上がり周期Ｔ２をＥＩ開始の検出遅延時間Ｔ０よりも長く設定しておくことで、第１の実施形態と同様に、ＢＧ動作中にＥＩ状態になったとしても、そのときに更新されたタップ係数（不適切なタップ係数）を取り込まずに済むか、あるいは、少なくとも１つだけ第１のレジスタ９ａ〜９ｄに取り込むことで済む。
【００９０】
このときに第２のレジスタ９ｅ〜９ｈに保持されているタップ係数は、ＥＩ開始の検出遅延時間Ｔ０より前に得られたタップ係数であり、適正な値を有する。したがって、ＥＩ開始が内部的に検出されたときに係数固定信号ｄと保存係数ロード信号ｈを出力して、第２のレジスタ９ｅ〜９ｈに保持されているタップ係数をセレクタ７ｅ〜７ｈを介してタップレジスタ１ａ〜１ｄに固定しておけば、ＥＩ期間にＤＦＥ１８が誤動作することを防ぐことができる。
【００９１】
また、ＥＩ期間終了後、第１のレジスタ９ａ〜９ｄには、ＥＩ開始の検出遅延時間Ｔ０の間に得られたタップ係数が残っている可能性がある。Ｔ０の期間は実際にはＥＩの状態に入っているので、タップ係数が異常な値である可能性が高い。
【００９２】
これを除去するために、第２の実施形態では、ＤＦＥ１８がタップ係数の更新動作を再開するとき（ＦＧ動作からＢＧ動作またはＥＩ状態からＢＧ動作に入ったとき）に、タップレジスタ１ａ〜１ｄのタップ係数を固定した状態（係数固定信号ｄがハイレベルの状態）で、係数保存信号ｆをＴ３の周期で２回立ち上げる。
【００９３】
これにより、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに既に保持されていたタップ係数が、固定されていたタップレジスタ１ａ〜１ｄのタップ係数に書き換えられるので、ＥＩ状態のときに得られたタップ係数が係数記憶回路１７内に残っていたとしても、これを除去してからタップ係数の更新動作を再開できる。この場合、少しでも早く不要なタップ係数を除去するため、Ｔ３はＴ２よりも短く設定しておくことが好ましい。
【００９４】
なお、図８に示したタイミングと同様に、ＦＧの終了後、係数記憶回路１７にタップ係数が保存される前にＥＩ開始が検出された場合には、保存係数ロード信号ｈはローレベルのままであり、タップレジスタ１ａ〜１ｄの値は変化しない。ＥＩ開始が検出される前の動作がＢＧであっても、保存係数ロード信号ｈはローレベルのままであり、タップレジスタ１ａ〜１ｄの値は変化しない。
【００９５】
図１３に別のタイミングチャートを示す。
【００９６】
図１２の例では、ＤＦＥ１８がタップ係数の更新動作を再開するときに、係数記憶回路１７の第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈから不適切なタップ係数を除去するために、係数保存信号ｆをＴ３の周期で２回立ち上げた。
【００９７】
この係数保存信号ｆをＴ３の周期で２回立ち上げる代わりに、図１３に示すように、ＤＦＥ１８がタップ係数の更新動作を再開するとき（ＦＧ動作からＢＧ動作またはＥＩ状態からＢＧ動作に入ったとき）に、係数保存信号ｆのパルス幅を動作クロックｅの立ち上がり周期の２周期分以上に相当するＷ１（第１のパルス幅）に設定しても良い。ＢＧ期間の他のタイミングでは、係数保存信号ｆのパルス幅を動作クロックｅの１周期分に相当するＷ２（第２のパルス幅）に設定しておけばよい。
【００９８】
このように、係数保存信号ｆのパルス幅をＷ１とすることで、動作クロックｅに同期して２回分のタップ係数が第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに取り込まれるので、その前に保持されていた不要なタップ係数を除去できる。
【００９９】
なお、図１０に示したタップ０〜３のＤＦＥ１８の構成は一例であって、タップ数は増減してもよい。また、例えばタップ３がない構成や、タップ２，３がない構成なども可能である。
【０１００】
また、図１１に示した係数記憶回路１７の構成も一例であり、タップ係数を周期的に保持するレジスタの縦続接続する数は２以上あっても良い。
【０１０１】
このように第２の実施形態によれば、第１の実施形態と同様に、ＢＧ動作中にＥＩ状態になっても、前記Ｔ０より前に保持されたタップ係数で固定することできる。したがって、動作命令期間以外のＢＧ動作中にＤＦＥを適応動作させていても、ＥＩ状態でＤＦＥが誤動作することを防いで、信頼性の高いデータ通信を実現できる。
【０１０２】
（変形例）
図１４に第２の実施形態の変形例として、係数記憶回路１７ａの別の内部構成を示す。図中の７ｉ〜７ｕはセレクタ、９ａ〜９ｉはレジスタ、２０はインバータ、２１ａと２１ｂはアンドゲートである。
【０１０３】
図１０に示したタップレジスタ１ａ〜１ｄのタップ係数（ｘ０〜ｘ３）は、セレクタ７ｉ〜７ｌを介して第１のレジスタ９ａ〜９ｄに入力されるとともに、セレクタ７ｍ〜７ｐを介して第２のレジスタ９ｅ〜９ｈに対しても並列に入力される。第１のレジスタ９ａ〜９ｄのタップ係数と第２のレジスタ９ｅ〜９ｈのタップ係数は、セレクタ７ｑ〜７ｔを介してｙ０〜ｙ３として外部に出力される。
【０１０４】
このような構成によれば、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈが並列接続され、係数保存信号ｆがセレクタ７ｕ、レジスタ９ｉ、インバータ２０、アンドゲート２１ａ，２１ｂを介してセレクタ７ｉ〜７ｌ、セレクタ７ｍ〜７ｐ、セレクタ７ｑ〜７ｔに与えられる。このような構成によっても、図１２に示したタイミングで、タップ０〜３の係数が第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに周期的に保持される。
【０１０５】
（第３の実施形態）
次に、第３の実施形態について説明する。
【０１０６】
図１５は第３の実施形態に係る受信装置５２の構成を示すブロック図である。第１，２の実施形態とは受信装置５２に用いられているＤＦＥ２３の構成が異なる。また、制御信号発生器２４からＤＦＥ２３に対して出力される制御信号に、係数固定信号ｄと保存係数ロード信号ｈの他に係数保存信号ｆと保存係数リセット信号ｇが含まれる。
【０１０７】
図１６はＤＦＥ２３の構成を示す図である。
【０１０８】
第３の実施形態において、ＤＦＥ２３は、タップレジスタ１ａ〜１ｄ、乗算器２ａ〜２ｄ、加算器３、判定器４ａ，４ｂ、遅延回路５ａ〜５ｃ、適応制御器６、第１のセレクタ７ａ〜７ｄと第２のセレクタ７ｅ〜７ｈ、係数記憶回路２２を備える。タップレジスタ１ａ〜１ｄ、乗算器２ａ〜２ｄ、加算器３、判定器４ａ，４ｂ、遅延回路５ａ〜５ｃ、適応制御器６、第１のセレクタ７ａ〜７ｄと第２のセレクタ７ｅ〜７ｈは、第１の実施形態の図３と同様である。
【０１０９】
係数記憶回路２２は、動作クロックｅと係数保存信号ｆと保存係数リセット信号ｇに従ってタップレジスタ１ａ〜１ｄに保持されたタップ０〜３の係数を取り込み、データ入力側に設けられた第２のセレクタ７ｅ〜７ｈに出力する。
【０１１０】
第１のセレクタ７ａ〜７ｄと第２のセレクタ７ｅ〜７ｈは、係数固定信号ｄと保存係数ロード信号ｈの値に従って、適応制御器６の出力または係数記憶回路２２の出力、あるいはタップレジスタ１ａ〜１ｄの出力を選択的にタップレジスタ１ａ〜１ｄに与える。
【０１１１】
保存係数ロード信号ｈがローレベルの場合、係数固定信号ｄがローレベルのときに適応制御器６の出力が選択され、係数固定信号ｄがハイレベルのときにタップレジスタ１ａ〜１ｄの出力がタップレジスタ１ａ〜１ｄに与えられる。保存係数ロード信号ｈがハイレベルの場合には、係数固定信号ｄの値にかかわらず、係数記憶回路２２の出力（ｙ０〜ｙ３）がタップレジスタ１ａ〜１ｄに与えられる。
【０１１２】
図１７は係数記憶回路２２の構成を示す図である。
【０１１３】
係数記憶回路２２は、第１のレジスタ９ａ〜９ｄ、第２のレジスタ９ｅ〜９ｈと、これらに対応して設けられる３つのセレクタ７ｉ〜７ｌ、セレクタ７ｍ〜７ｐ、セレクタ７ｖ〜７ｙを備える。これらは従属接続され、タップレジスタ１ａ〜１ｄのタップ係数（ｘ０〜ｘ３）はセレクタ７ｉ〜７ｌを介して第１のレジスタ９ａ〜９ｄに入力されるとともに、セレクタ７ｖ〜７ｙにも入力される。第１のレジスタ９ａ〜９ｄのタップ係数はセレクタ７ｖ〜７ｙに入力される。セレクタ７ｖ〜７ｙの出力はセレクタ７ｍ〜７ｐを介して第２のレジスタ９ｅ〜９ｈに入力される。
【０１１４】
レジスタ９ａ〜９ｈは、動作クロックｅが立ち上がるたびに、それぞれに与えられたタップ係数を取り込む。係数保存信号ｆがローレベルのときは、レジスタ９ａ〜９ｈ自身に保持されていたタップ係数がそれぞれの入力にセレクタ７ｉ〜７ｐを介して帰還されるので、それらの内容は変化しない。
【０１１５】
一方、係数保存信号ｆがハイレベル、かつ、保存係数リセット信号ｇがローレベルの状態にあるとき、第１のレジスタ９ａ〜９ｄには、タップレジスタ１ａ〜１ｄのタップ係数がセレクタ７ｉ〜７ｌを介して与えられる。第２のレジスタ９ｅ〜９ｈには、第１のレジスタ９ａ〜９ｄのタップ係数がセレクタ７ｖ〜７ｙ及びセレクタ７ｍ〜７ｔを介して与えられる。
【０１１６】
係数保存信号ｆと保存係数リセット信号ｇが共にハイレベルの状態で動作クロックｅが立ち上がると、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈはタップレジスタ１ａ〜１ｄのタップ係数（ｘ０〜ｘ３）をそれぞれ取り込む。
【０１１７】
図１８はＤＦＥ２３の動作を説明するためのタイミングチャートである。
【０１１８】
ＦＧ動作とＢＧ動作は、上位層から与えられる動作命令の有無によって切り替わる。また、無信号期間であるＥＩ期間にはＢＧ動作が停止し、その時点での適切なタップ係数が保持される。ＥＩ期間が終了後、ＢＧ動作が再開される。
【０１１９】
動作クロックｅ、係数固定信号ｄ、保存係数ロード信号ｈについては、第１の実施形態と同様である。
【０１２０】
第３の実施形態では、タップ係数を係数記憶回路２２に保存するための信号として、係数保存クロックｃに代えて係数保存信号ｆが用いられる。係数保存信号ｆは、ＢＧ動作でＤＦＥ２３がタップ係数を適応制御している間にＴ２の周期で立ち上がる。
【０１２１】
また、係数記憶回路２２から不要なタップ係数を除去するための信号として保存係数リセット信号ｇが用いられる。保存係数リセット信号ｇは、ＤＦＥ２３がＦＧ動作からＢＧ動作またはＥＩ状態からＢＧ動作に入ったときに、係数保存信号ｆと同じタイミングで立ち上がりと立ち下がりを１回だけ行い、その後はローレベルを維持する。
【０１２２】
ここで、第３の実施形態における係数記憶回路２２では、タップ０〜３の係数をセレクタ７ｉ〜７ｌ、セレクタ７ｖ〜７ｙ、セレクタ７ｍ〜７ｐを介して第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに取り込む構成としている。
【０１２３】
セレクタ７ｉ〜７ｌとセレクタ７ｍ〜７ｐは、それぞれに係数保存信号ｆがハイレベルのときに、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに新たなタップ係数を取り込むように動作する。詳しくは、セレクタ７ｉ〜７ｌは、保存係数リセット信号ｇのレベルに関わらず、係数保存信号ｆがハイレベルのときに、タップレジスタ１ａ〜１ｄから出力されるタップ０〜３の係数を選択して第１のレジスタ９ａ〜９ｄに取り込む。セレクタ７ｖ〜７ｙ及びセレクタ７ｍ〜７ｐは、保存係数リセット信号ｇがローレベルの状態にあって、係数保存信号ｆがハイレベルのときに、第１のレジスタ９ａ〜９ｄから出力されるタップ０〜３の係数を選択して第２のレジスタ９ｅ〜９ｈに取り込む。
【０１２４】
このようなシフト動作を繰り返すことで、係数記憶回路２２の第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈにはタップ０〜３の係数が周期的に保持され、そのうちの第２のレジスタ９ｅ〜９ｈに保持されたタップ０〜３の係数がデータ入力側に設けられた第２のセレクタ７ｅ〜７ｈを介してタップレジスタ１ａ〜１ｄに格納される。
【０１２５】
ここで、図１８に示したように、係数取り込み周期が決められている係数保存信号ｆは、ＢＧ動作中にＴ２の周期で立ち上がる。この係数保存信号ｆの立ち上がり周期Ｔ２をＥＩ開始の検出遅延時間Ｔ０よりも長く設定しておくことで、第１，２の実施形態と同様に、ＢＧ動作中にＥＩ状態になったとしても、そのときに更新されたタップ係数（不適切なタップ係数）を取り込まずに済むか、あるいは、少なくとも１つだけ第１のレジスタ９ａ〜９ｄに取り込むことで済む。
【０１２６】
このときに第２のレジスタ９ｅ〜９ｈに保持されているタップ係数は、ＥＩ開始の検出遅延時間Ｔ０より前に得られたタップ係数であり、適正な値を有する。したがって、ＥＩ開始が内部的に検出されたときに係数固定信号ｄと保存係数ロード信号ｈを出力して、第２のレジスタ９ｅ〜９ｈに保持されているタップ係数をセレクタ７ａ〜７ｈを介してタップレジスタ１ａ〜１ｄに固定しておけば、ＥＩ期間にＤＦＥ２３が誤動作することを防ぐことができる。
【０１２７】
また、ＥＩ期間終了後、第１のレジスタ９ａ〜９ｄには、ＥＩ開始の検出遅延時間Ｔ０の間に得られたタップ係数が残っている可能性がある。Ｔ０の期間は実際にはＥＩの状態に入っているので、タップ係数が異常な値である可能性が高い。
【０１２８】
これを除去するために、第３の実施形態では、ＤＦＥ２３がタップ係数の更新動作を再開するとき（ＦＧ動作からＢＧ動作またはＥＩ状態からＢＧ動作に入ったとき）に、タップレジスタ１ａ〜１ｄのタップ係数を固定した状態（係数固定信号ｄがハイレベルの状態）で、係数保存信号ｆと保存係数リセット信号ｇを同時に立ち上げる。
【０１２９】
これにより、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに保持されていたタップ係数が、固定されていたタップレジスタ１ａ〜１ｄのタップ係数に書き換えられるので、ＥＩ状態のときに得られたタップ係数が係数記憶回路２２内に残っていたとしても、これを除去してからタップ係数の更新動作を再開できる。
【０１３０】
なお、図８に示したタイミングと同様に、ＦＧの終了後、係数記憶回路２２にタップ係数が保存される前にＥＩ開始が検出された場合には、保存係数ロード信号ｈはローレベルのままであり、タップレジスタ１ａ〜１ｄの値は変化しない。ＥＩ開始が検出される前の動作がＢＧであっても、保存係数ロード信号ｈはローレベルのままであり、タップレジスタ１ａ〜１ｄの値は変化しない。
【０１３１】
なお、図１６のタップ０〜３によるＤＦＥの構成は一例であって、タップ数は増減してもよい。例えば、タップ２と３が無い構成も可能である。
【０１３２】
また、図１７に示した係数記憶回路２２の構成も一例であり、タップ係数を周期的に保持するレジスタの縦続接続する数は２以上あっても良い。
【０１３３】
このように第３の実施形態によれば、第１，２の実施形態と同様に、ＢＧ動作中にＥＩ状態になっても、前記Ｔ０より前に保持されたタップ係数で固定することできる。したがって、動作命令期間以外のＢＧ動作中にＤＦＥを適応動作させていても、ＥＩ状態でＤＦＥが誤動作することを防いで、信頼性の高いデータ通信を実現できる。
【０１３４】
また、第３の実施形態では、係数保存信号ｆと保存係数リセット信号ｇを使って、不要なタップ係数を確実に除去することができる。
【０１３５】
（変形例）
図１９に第３の実施形態の変形例として、係数記憶回路２２ａの別の内部構成を示す。図中の７ｉ〜７ｕはセレクタ、９ａ〜９ｉはレジスタ、２０はインバータ、２１ａと２１ｂはアンドゲート、２５ａと２５ｂはオアゲートである。
【０１３６】
タップレジスタ１ａ〜１ｄのタップ係数（ｘ０〜ｘ３）は、セレクタ７ｉ〜７ｌを介して第１のレジスタ９ａ〜９ｄに入力されるとともに、セレクタ７ｍ〜７ｐを介して第２のレジスタ９ｅ〜９ｈにも並列に入力されている。第１のレジスタ９ａ〜９ｄのタップ係数と第２のレジスタ９ｅ〜９ｈのタップ係数は、セレクタ７ｑ〜７ｔを介してｙ０〜ｙ３として外部に出力される。
【０１３７】
このような構成によれば、第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈが並列接続され、係数保存信号ｆと保存係数リセット信号ｇがセレクタ７ｕ、レジスタ９ｉ、インバータ２０、アンドゲート２１ａ，２１ｂ、オアゲート２５ａ，２５ｂを介してセレクタ７ｉ〜７ｌ、セレクタ７ｍ〜７ｐ、セレクタ７ｑ〜７ｔに与えられる。これにより、図１８に示したタイミングで、タップ０〜３の係数が第１のレジスタ９ａ〜９ｄと第２のレジスタ９ｅ〜９ｈに周期的に保持される。
【０１３８】
以上述べた少なくとも１つの実施形態によれば、無信号期間でもＤＦＥを正常動作させて良好な通信を続けることのできる受信装置を提供することができる。
【０１３９】
なお、各実施形態では、ＰＣＩｅ  Ｇｅｎ３で規定されている動作命令の発行期間外におけるＥＩを例にして説明したが、データ入力が存在しない無信号期間であれば、各実施形態で説明した手法を適用することで同様の効果を得ることができる。
【０１４０】
また、各実施形態で説明した受信装置は、シリアルデータ通信を行う電子機器全般に適用できる。
【０１４１】
図２０に受信装置をストレージデバイスに適用した場合の一例を示す。このストレージデバイスは、例えば、ＮＡＮＤ型フラッシュメモリを備えたソリッドステートドライブ（ＳＳＤ）１００として実現されている。
【０１４２】
ＳＳＤ１００は、レーン０、レーン１、…レーンＮを含むリンクを備えるシリアルインタフェースを介してホスト（ホストデバイス）２００に接続することができる。ホスト２００は、ＣＰＵ（ホストＣＰＵ）２０１、ルート・コンプレックス２０２、およびメモリ２０３を備える。ＣＰＵ２０１は、ホスト２００内のコンポーネントを制御するプロセッサである。ＣＰＵ２０１は、ＳＳＤ１００または他のストレージデバイスからメモリ２０３にロードされる様々なプログラムを実行する。これらプログラムには、オペレーティングシステムおよび各種アプリケーションプログラムが含まれる。ＳＳＤ１００に対するリードコマンド、ライトコマンド、ライトデータは、それぞれ対応するＴＬＰによってホスト２００からＳＳＤ１００に送信される。
【０１４３】
ＳＳＤ１００は、ホストインタフェース１０１、メモリコントローラ１０２、および不揮発性メモリ（ＮＡＮＤ型フラッシュメモリ）１０４を備える。通常、ＮＡＮＤ型フラッシュメモリ１０４は複数のＮＡＮＤ型フラッシュメモリチップを含む。
【０１４４】
ホストインタフェース１０１は、レーン０、レーン１、…レーンＮを含むリンクを介してホスト２００と通信するインタフェース回路である。このホストインタフェース１０１は、複数のレーン（レーン０、レーン１、…レーンＮ）に対応する送信回路１０１Ａと、複数のレーン（レーン０、レーン１、…レーンＮ）に対応する受信回路１０１Ｂとを含む。
【０１４５】
このような構成のストレージデバイスにおいて、ホストインタフェース１０１内の受信回路１０１Ｂに各実施形態で説明した受信装置を適用することで、ＧＢ動作中に無信号期間であるＥＩ状態になっても、ＤＦＥの誤動作を防いで、良好なデジタル通信を実現できる。
【０１４６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４７】
１ａ〜１ｄ…タップレジスタ、２ａ〜２ｄ…乗算器、３…加算器、４ａ，４ｂ…判定器、５ａ〜５ｃ…遅延回路、６…適応制御器、７ａ〜７ｙ…セレクタ、８，１７，１７ａ，２２，２２ａ…係数記憶回路、９ａ〜９ｉ…レジスタ、１０…ＣＴＬＥ、１１，１８，２３…ＤＦＥ、１２…シリアルパラレル変換回路、１３…クロックデータリカバリ回路、１４…ＥＩ  Ｅｎｔｅｒ検出器、１５…ＥＩ  Ｅｘｉｔ検出器、１６、１９、２４…制御信号発生器、２０…インバータ、２１ａ，２１ｂ…アンドゲート、２５ａ，２５ｂ…オアゲート、５０〜５２…受信装置、ａ…入力データ、ｂ…出力データ、ｃ…係数保存クロック、ｄ…係数固定信号、ｅ…動作クロック、ｆ…係数保存信号、ｇ…保存係数リセット信号、ｈ…保存係数ロード信号、ｘ０〜ｘ３…タップレジスタの出力、ｙ０〜ｙ３…係数記憶回路の出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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