(57)【要約】【課題】上部電極、光電変換層および下部電極の間の密着性を向上させる。【解決手段】撮像装置１００Ａは、複数の画素２０が配列される画素領域３０と、画素領域３０に隣接する周辺領域５０とを有する半導体基板１と、半導体基板１の画素領域３０および周辺領域５０を覆う絶縁層２と、画素領域３０において絶縁層２上に位置する下部電極３と、下部電極３を覆う光電変換層４と、光電変換層４を覆う上部電極５と、半導体基板１の画素領域３０に位置し、下部電極３に接続される検出回路１１と、半導体基板１の周辺領域５０に位置し、検出回路１１に接続される周辺回路と、周辺領域５０において絶縁層２上に位置する接続電極１３と、を備え、上部電極５は、周辺領域５０に延伸して接続電極１３に接続され、接続電極１３が上部電極５と接続する接続領域４０ａは、平面視において周辺回路５０と重なる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の画素が配列される画素領域と、前記画素領域に隣接する周辺領域とを有する半導体基板と、
前記半導体基板の前記画素領域および前記周辺領域を覆う絶縁層と、
前記画素領域において前記絶縁層上に位置する第１電極と、
前記第１電極を覆う光電変換層と、
前記光電変換層を覆う第２電極と、
前記半導体基板の前記画素領域に位置し、前記第１電極に接続される検出回路と、
前記半導体基板の前記周辺領域に位置し、前記検出回路に接続される周辺回路と、
前記周辺領域において前記絶縁層上に位置する第３電極と、
を備え、
前記第２電極は、前記周辺領域に延伸して前記第３電極に接続され、
前記第３電極が前記第２電極と接続する接続領域は、平面視において前記周辺回路と重なる、
撮像装置。
【請求項２】
前記周辺回路は、トランジスタを含み、
前記接続領域は、平面視において前記トランジスタと重なる、
請求項１に記載の撮像装置。
【請求項３】
前記周辺回路は、前記検出回路に接続されるデジタル回路を含み、
前記接続領域は、平面視において前記デジタル回路と重なる、
請求項１または２に記載の撮像装置。
【請求項４】
前記デジタル回路は、トランジスタを含み、
前記接続領域は、平面視において前記トランジスタと重なる、
請求項３に記載の撮像装置。
【請求項５】
前記周辺回路は、前記デジタル回路と前記検出回路との間に接続されるアナログ回路を含み、
前記接続領域は、平面視において前記アナログ回路とは重ならない、
請求項３または４に記載の撮像装置。
【請求項６】
前記周辺回路は、前記検出回路に接続されるアナログ回路を含み、
前記接続領域は、平面視において前記アナログ回路と重なる、
請求項１または２に記載の撮像装置。
【請求項７】
前記アナログ回路は、トランジスタを含み、
前記接続領域は、平面視において前記トランジスタと重なる、
請求項６に記載の撮像装置。
【請求項８】
前記周辺回路は、
前記検出回路に接続されるアナログ回路と、
前記アナログ回路に接続される配線と、
前記配線を介して前記アナログ回路に接続されるデジタル回路と、
を含み、
前記接続領域は、平面視において前記配線と重なる、
請求項１または２に記載の撮像装置。
【請求項９】
前記周辺回路は、
前記検出回路に接続されるアナログ回路と、
前記アナログ回路を外部の回路に接続するための配線と、
を含み、
前記接続領域は、平面視において前記配線と重なる、
請求項１または２に記載の撮像装置。
【請求項１０】
前記第２電極は、前記周辺領域において、前記絶縁層との間に前記光電変換層を介さない第１領域を有し、
前記第１領域は、前記接続領域と、前記接続領域以外の非接続領域とを有する、
請求項１から４のいずれか一項に記載の撮像装置。
【請求項１１】
前記画素領域から前記周辺領域に向かう方向において、前記非接続領域の長さは、前記接続領域の長さよりも大きい、
請求項１０に記載の撮像装置。
【請求項１２】
前記第２電極の前記非接続領域と、前記周辺回路または前記周辺回路に接続する配線との間に位置するシールド配線をさらに備える、
請求項１０または１１に記載の撮像装置。
【請求項１３】
前記周辺回路は、アナログ回路を含み、
前記シールド配線は、前記第２電極の前記非接続領域と、前記アナログ回路または前記アナログ回路に接続する配線との間に位置する、
請求項１２に記載の撮像装置。
【請求項１４】
平面視において、前記第２電極の面積は、前記画素領域の面積よりも大きい、
請求項１から１３のいずれか一項に記載の撮像装置。
【請求項１５】
前記複数の画素は、前記画素領域に行列状に配置され、
前記接続領域は、前記画素領域の２つ以上の辺に沿って配置される、
請求項１から１４のいずれか一項に記載の撮像装置。
【請求項１６】
前記第２電極は、前記画素領域中に位置する第１電極のうち、半数以上を覆う、
請求項１から１５のいずれか一項に記載の撮像装置。
【請求項１７】
前記第３電極と前記第１電極とは、連続する単一の層に接する、
請求項１から１６のいずれか一項に記載の撮像装置。
【請求項１８】
前記第３電極は、前記第１電極と同じ材料を含む、
請求項１から１７のいずれか一項に記載の撮像装置。
【請求項１９】
前記第３電極は、Ｃｕ、Ｗ、Ｔｉ、Ｔａ、Ａｌのうち少なくとも一種を含む、
請求項１から１８のいずれか一項に記載の撮像装置。
【請求項２０】
前記第２電極は、前記光電変換層のすべてを覆う、
請求項１から１９のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
特許文献１は、有機膜積層型の固体撮像素子を開示する。特許文献１に記載の固体撮像素子は、光電変換層を上部電極と下部電極とで挟んだ構造の光電変換部を備えている。上部電極には接続電極を介して電圧が供給される。特許文献１に記載の技術では、画素領域と、垂直ドライバ、列ＡＤＣ（アナログ−デジタルコンバータ）、および水平ドライバなどの周辺回路とに加えて、接続領域が配置されている。接続領域は、上部電極と接続電極とが接続される領域である。さらに、接続領域は、画素領域とパッドとの間に配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５６３７７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
撮像装置において、チップ面積の増大を抑制することが望まれている。また、積層型のイメージセンサにおいて、上部電極、光電変換層および下部電極の間の密着性を向上させることが望まれている。
【課題を解決するための手段】
【０００５】
本開示の一態様に係る撮像装置は、複数の画素が配列される画素領域と、前記画素領域に隣接する周辺領域とを有する半導体基板と、前記半導体基板の前記画素領域および前記周辺領域を覆う絶縁層と、前記画素領域において前記絶縁層上に位置する第１電極と、前記第１電極を覆う光電変換層と、前記光電変換層を覆う第２電極と、前記半導体基板の前記画素領域に位置し、前記第１電極に接続される検出回路と、前記半導体基板の前記周辺領域に位置し、前記検出回路に接続される周辺回路と、前記周辺領域において前記絶縁層上に位置する第３電極と、を備え、前記第２電極は、前記周辺領域に延伸して前記第３電極に接続され、前記第３電極が前記第２電極と接続する接続領域は、平面視において前記周辺回路と重なる。
【０００６】
なお、本開示の包括的または具体的な態様は、素子、デバイス、または装置で実現されてもよい。また、本開示の包括的または具体的な態様は、素子、デバイス、および装置の任意の組み合わせによって実現されてもよい。開示された実施の形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施の形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【０００７】
本開示によれば、チップ面積が増大することを抑制させることができる。また、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図２】図２は、図１のＩＩ−ＩＩ線における概略断面図である。
【図３】図３は、第２の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図４】図４は、第２の実施の形態に係る撮像装置の平面構造の他の一例を説明する図である。
【図５】図５は、図３のＶ−Ｖ線における概略断面図である。
【図６】図６は、第２の実施の形態の変形例に係る撮像装置の平面構造の一例を説明する図である。
【図７】図７は、図６のＶＩＩ−ＶＩＩ線における概略断面図である。
【図８】図８は、第３の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図９】図９は、第３の実施の形態に係る撮像装置の平面構造の他の一例を説明する図である。
【図１０】図１０は、図８のＸ−Ｘ線における概略断面図である。
【図１１】図１１は、第３の実施の形態の変形例１に係る撮像装置の断面構造の一例を説明する図である。
【図１２】図１２は、第３の実施の形態の変形例２に係る撮像装置の断面構造の一例を説明する図である。
【図１３】図１３は、第４の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図１４】図１４は、第４の実施の形態に係る撮像装置の平面構造の他の一例を説明する図である。
【図１５】図１５は、図１３のＸＶ−ＸＶ線における概略断面図である。
【図１６】図１６は、他の実施の形態に係る撮像装置の平面構造の一例を説明する図である。
【図１７】図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線における概略断面図である。
【図１８】図１８は、本開示の撮像装置を備えるカメラシステムの一例を示す図である。
【発明を実施するための形態】
【０００９】
（本発明者らの知見）
特許文献１に記載の発明では、画素領域、および周辺回路を含む周辺領域、以外の領域に接続領域が配置されている。そのため、チップ面積が増大するという課題がある。
【００１０】
上記課題に鑑み鋭意検討した結果、発明者らは、平面視において接続領域と周辺領域とが重なるように配置することにより、チップ面積の増大を抑制できることを見出した。また、光電変換層の材料として、例えば有機材料のように下部電極、絶縁層および上部電極との密着力が小さい材料を用いることがある。このような場合であっても、光電変換層全体を上部電極で覆うことによって、上部電極、光電変換層、下部電極の間の密着性を向上させられることを見出した。
【００１１】
本開示の一態様の概要は、以下の通りである。
【００１２】
［項目１］
複数の画素が配列される画素領域と、前記画素領域に隣接する周辺領域とを有する半導体基板と、
前記半導体基板の前記画素領域および前記周辺領域を覆う絶縁層と、
前記画素領域において前記絶縁層上に位置する第１電極と、
前記第１電極を覆う光電変換層と、
前記光電変換層を覆う第２電極と、
前記半導体基板の前記画素領域に位置し、前記第１電極に接続される検出回路と、
前記半導体基板の前記周辺領域に位置し、前記検出回路に接続される周辺回路と、
前記周辺領域において前記絶縁層上に位置する第３電極と、
を備え、
前記第２電極は、前記周辺領域に延伸して前記第３電極に接続され、
前記第３電極が前記第２電極と接続する接続領域は、平面視において前記周辺回路と重なる、
撮像装置。
【００１３】
［項目２］
前記周辺回路は、トランジスタを含み、
前記接続領域は、平面視において前記トランジスタと重なる、
項目１に記載の撮像装置。
【００１４】
［項目３］
前記周辺回路は、前記検出回路に接続されるデジタル回路を含み、
前記接続領域は、平面視において前記デジタル回路と重なる、
項目１または２に記載の撮像装置。
【００１５】
［項目４］
前記デジタル回路は、トランジスタを含み、
前記接続領域は、平面視において前記トランジスタと重なる、
項目３に記載の撮像装置。
【００１６】
［項目５］
前記周辺回路は、前記デジタル回路と前記検出回路との間に接続されるアナログ回路を含み、
前記接続領域は、平面視において前記アナログ回路とは重ならない、
項目３または４に記載の撮像装置。
【００１７】
［項目６］
前記周辺回路は、前記検出回路に接続されるアナログ回路を含み、
前記接続領域は、平面視において前記アナログ回路と重なる、
項目１または２に記載の撮像装置。
【００１８】
［項目７］
前記アナログ回路は、トランジスタを含み、
前記接続領域は、平面視において前記トランジスタと重なる、
項目６に記載の撮像装置。
【００１９】
［項目８］
前記周辺回路は、
前記検出回路に接続されるアナログ回路と、
前記アナログ回路に接続される配線と、
前記配線を介して前記アナログ回路に接続されるデジタル回路と、
を含み、
前記接続領域は、平面視において前記配線と重なる、
項目１または２に記載の撮像装置。
【００２０】
［項目９］
前記周辺回路は、
前記検出回路に接続されるアナログ回路と、
前記アナログ回路を外部の回路に接続するための配線と、
を含み、
前記接続領域は、平面視において前記配線と重なる、
項目１または２に記載の撮像装置。
【００２１】
［項目１０］
前記第２電極は、前記周辺領域において、前記絶縁層との間に前記光電変換層を介さない第１領域を有し、
前記第１領域は、前記接続領域と、前記接続領域以外の非接続領域とを有する、
項目１から４のいずれか１項に記載の撮像装置。
【００２２】
［項目１１］
前記画素領域から前記周辺領域に向かう方向において、前記非接続領域の長さは、前記接続領域の長さよりも大きい、
項目１０に記載の撮像装置。
【００２３】
［項目１２］
前記第２電極の前記非接続領域と、前記周辺回路または前記周辺回路に接続する配線との間に位置するシールド配線をさらに備える、
項目１０または１１に記載の撮像装置。
【００２４】
［項目１３］
前記周辺回路は、アナログ回路を含み、
前記シールド配線は、前記第２電極の前記非接続領域と、前記アナログ回路または前記アナログ回路に接続する配線との間に位置する、
項目１２に記載の撮像装置。
【００２５】
［項目１４］
平面視において、前記第２電極の面積は、前記画素領域の面積よりも大きい、
項目１から１３のいずれか１項に記載の撮像装置。
【００２６】
［項目１５］
前記複数の画素は、前記画素領域に行列状に配置され、
前記接続領域は、前記画素領域の２つ以上の辺に沿って配置される、
項目１から１４のいずれか１項に記載の撮像装置。
【００２７】
［項目１６］
前記第２電極は、前記画素領域中に位置する第１電極のうち、半数以上を覆う、
項目１から１５のいずれか１項に記載の撮像装置。
【００２８】
［項目１７］
前記第３電極と前記第１電極とは、連続する単一の層に接する、
項目１から１６のいずれか１項に記載の撮像装置。
【００２９】
［項目１８］
前記第３電極は、前記第１電極と同じ材料を含む、
項目１から１７のいずれか１項に記載の撮像装置。
【００３０】
［項目１９］
前記第３電極は、Ｃｕ、Ｗ、Ｔｉ、Ｔａ、Ａｌのうち少なくとも一種を含む、
項目１から１８のいずれか１項に記載の撮像装置。
【００３１】
［項目２０］
前記第２電極は、前記光電変換層のすべてを覆う、
項目１から１９のいずれか１項に記載の撮像装置。
【００３２】
また、本開示の一態様の概要は、以下の通りである。
【００３３】
本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板上に複数の画素が行列状に配置された画素領域と、平面視において前記画素領域の周辺に配置され、周辺回路を含む周辺領域と、を備え、前記画素領域は、下部電極と、前記下部電極に対向する上部電極と、前記下部電極と前記上部電極とに挟まれる光電変換層と、前記半導体基板上に位置し、前記下部電極の電位を検出する検出回路と、を備え、前記上部電極は、平面視において前記周辺領域と重なる第１領域を有し、前記第１領域は、前記上部電極と異なる材料を含む接続電極と接続する接続領域を有する。
【００３４】
上記構成によれば、上部電極が周辺領域と重なる第１領域を有し、第１領域が接続電極と接続する接続領域を有することにより、平面視において接続領域が周辺領域と重なるように配置される。これにより、チップ面積の増大を抑制することができる。
【００３５】
例えば、本開示の一態様に係る撮像装置では、前記第１領域は、さらに、平面視において前記接続電極と接続されない非接続領域を有してもよい。
【００３６】
上記構成によれば、第１領域が接続領域と非接続領域とを有することにより、第１領域が周辺領域と重なる面積が増大する。そのため、第１領域と周辺領域とが重ならないように配置する場合に比べて、チップ面積の増大を抑制することができる。また、第１領域が接続領域と非接続領域とを有することにより、上部電極が光電変換層、下部電極およびその周辺部を覆う面積を増大させることができる。これにより、上部電極、光電変換層、および下部電極の間の密着性を向上させることができる。
【００３７】
例えば、本開示の一態様に係る撮像装置では、上部電極は、平面視において、画素領域よりも面積が大きくてもよい。
【００３８】
光電変換層の材料として、例えば有機材料のように下部電極、絶縁層および上部電極との密着力が小さい材料を用いることがある。このような場合でも、上記構成によれば、光電変換層全体を上部電極で覆うことにより、上部電極、光電変換層、および下部電極の間の密着性を向上させることができる。
【００３９】
例えば、本開示の一態様に係る撮像装置では、前記周辺回路は、デジタル回路を有し、前記第１領域は、平面視において前記デジタル回路と重なってもよい。
【００４０】
上記構成によれば、非接続領域および接続領域の少なくとも一方がノイズに強いデジタル回路上に配置されることで、周辺回路の特性を損なうことなく、チップ面積の増大をさらに抑制することができる。また、平面視において、第１領域がデジタル回路まで延伸して配置されることにより、第１領域の面積が増大する。これにより、上部電極が光電変換層および下部電極を覆う面積を増大させることができるため、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００４１】
例えば、本開示の一態様に係る撮像装置では、前記周辺回路は、前記画素領域と前記デジタル回路との間に位置するアナログ回路を有し、平面視において、前記非接続領域は前記アナログ回路と重なり、前記接続領域は前記デジタル回路と重なってもよい。
【００４２】
上記構成によれば、接続領域がノイズに強いデジタル回路上に配置され、かつ、非接続領域がノイズの影響を受けやすいアナログ回路上に配置されることで、周辺回路へのノイズの影響を低減することができる。
【００４３】
例えば、本開示の一態様に係る撮像装置では、前記周辺領域は、デジタル回路と、前記画素領域と前記デジタル回路との間に位置し、前記デジタル回路に接続される配線を含む配線領域と、を有し、前記第１領域は、平面視において前記配線領域と重なってもよい。
【００４４】
上記構成によれば、第１領域が配線上に配置されることで、周辺回路の特性を損なうことなく、チップ面積の増大を抑制することができる。また、平面視において、第１領域が配線領域まで延伸して配置されることにより、第１領域の面積が増大する。これにより、上部電極が光電変換層および下部電極を覆う面積を増大させることができるため、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００４５】
例えば、本開示の一態様に係る撮像装置では、前記周辺領域は、前記画素領域と前記配線領域との間に位置するアナログ回路を有し、平面視において、前記非接続領域は前記アナログ回路と重なり、前記接続領域は前記配線領域と重なってもよい。
【００４６】
上記構成によれば、接続領域が配線上に配置され、非接続領域がノイズの影響を受けやすいアナログ回路上に配置されることで、周辺回路へのノイズの影響を低減することができる。
【００４７】
例えば、本開示の一態様に係る撮像装置では、前記周辺回路は、アナログ回路を有し、前記第１領域は、平面視において前記アナログ回路と重なってもよい。
【００４８】
上記構成によれば、第１領域がアナログ回路上まで延伸して配置される。これにより、平面視において、上部電極が光電変換層および下部電極を覆う面積を増大させることができる。そのため、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００４９】
例えば、本開示の一態様に係る撮像装置は、平面視において、前記画素領域と前記接続領域との間に位置し、前記半導体基板に垂直な面において、前記周辺回路に接続する配線と、前記上部電極と、の間に位置するシールド配線を有してもよい。
【００５０】
上記構成によれば、半導体基板に垂直な面において、周辺回路に接続する配線と上部電極との間にシールド配線を配置することにより、周辺回路および配線を外部ノイズから保護することができる。
【００５１】
例えば、本開示の一態様に係る撮像装置では、前記接続領域は、前記画素領域の２つ以上の辺に沿って配置されてもよい。
【００５２】
上記構成によれば、接続領域が画素領域の２つ以上の辺に沿って配置されることで、１辺に沿って配置される場合に比べて、平面視において、第１領域の面積がさらに増大される。これにより、上部電極が光電変換層および下部電極を覆う面積をより増大させることができるため、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００５３】
例えば、本開示の一態様に係る撮像装置では、前記上部電極は、前記画素領域中に位置する下部電極のうち、半数以上を覆ってもよい。
【００５４】
上記構成によれば、上部電極が画素領域中に位置する下部電極のうち半数以上覆うことで、画素領域において上部電極が光電変換層および下部電極を覆う面積を増大させることができる。そのため、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００５５】
例えば、本開示の一態様に係る撮像装置では、前記接続電極は、前記下部電極と同じ層上に位置してもよい。
【００５６】
上記構成によれば、接続電極が下部電極と同一層上に位置することにより、製造時において、下部電極と接続電極とを共通の工程で形成することができる。そのため、製造工程を削減することができ、製造における時間とコストを低減することができる。
【００５７】
例えば、本開示の一態様に係る撮像装置では、前記接続電極は、前記下部電極と同じ材料を含んでもよい。
【００５８】
上記構成によれば、接続電極が下部電極と同じ材料を含むことにより、接続電極を下部電極と同一の材料で形成することができる。そのため、製造時において、例えば、接続電極が下部電極と同じ層上に形成される場合、これらの電極を一時に形成することができる。これにより、製造工程を削減することができ、製造における時間とコストを低減することができる。
【００５９】
例えば、本開示の一態様に係る撮像装置では、前記接続電極は、Ｃｕ、Ｗ、Ｔｉ、Ｔａ、Ａｌのうち少なくとも一種を含んでもよい。
【００６０】
上記構成によれば、既存のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスに新たな工程を追加することなく、接続電極を形成することができる。
【００６１】
例えば、本開示の一態様に係る撮像装置では、前記上部電極は、前記光電変換層のすべてを覆ってもよい。
【００６２】
上記構成によれば、上部電極が光電変換層のすべてを覆うため、上部電極は、画素領域に含まれる画素のすべてを覆うことができる。このとき、上部電極は、平面視において、周辺領域と重なる第１領域を有するため、上部電極が光電変換層および下部電極を覆う面積を増大させることができる。これにより、上部電極、光電変換層および下部電極の間の密着性を向上させることができる。
【００６３】
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。
【００６４】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも各構成を厳密に図示したものではない。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明については省略または簡略化することがある。
【００６５】
本開示の一態様に係る撮像装置は、入射光を電気信号に変換する光電変換を行う光電変換部を上層に有し、光電変換部にて得られた電気信号を外部に取り出すシリコンベースのＣＭＯＳ回路を含む信号処理回路部を下層に有する。このように、本開示の一態様に係る撮像装置では、光電変換部と信号処理回路部とが積層されているため、それらは独立に設計可能となる。
【００６６】
（第１の実施の形態）
本実施の形態に係る撮像装置の全体構成について、図１および図２を用いて説明する。図１は、本実施の形態に係る撮像装置１００Ａの平面構造の一例を説明する図である。図２は、図１のＩＩ−ＩＩ線における概略断面図である。
【００６７】
図１に示すように、撮像装置１００Ａは、半導体基板１（図２参照）と、半導体基板１上に複数の画素２０が行列状に配置された画素領域３０と、平面視において画素領域３０の周辺に配置され、周辺回路を含む周辺領域５０とを備える。
【００６８】
複数の画素２０は、例えば、半導体基板１上に２次元に配列されることにより、画素領域３０を形成している。図１に示す例では、複数の画素２０は、行方向および列方向に配置されている。なお、図面中、紙面における縦方向が列方向であり、横方向が行方向である。図示する例において、各画素２０の中心は、正方格子の格子点上に位置している。もちろん、画素２０の配置は、図示する例に限定されず、例えば、各中心が、三角格子、六角格子などの格子点上に位置するように、複数の画素２０を配置してもよい。なお、複数の画素２０は、１次元に配列されてもよい。この場合、撮像装置をラインセンサとして利用することができる。
【００６９】
図１に例示する構成において、周辺領域５０は、平面視において画素領域３０の周辺に配置され、周辺回路を含む領域である。また、周辺領域５０は、アナログ回路と、デジタル回路３３ａおよび３３ｂと、配線領域３２ａおよび３２ｂとを含む領域である。
【００７０】
アナログ回路は、例えば、行走査回路３１ａおよび列回路３１ｂである。行走査回路３１ａは、回路の一部を構成するトランジスタ２２（図２参照）を含む。同様に、列回路３１ｂも回路の一部を構成するトランジスタ（不図示）を含む。また、デジタル回路３３ａは、トランジスタ２３（図２参照）を含んでおり、デジタル回路３３ｂは、トランジスタ（不図示）を含んでいる。配線領域３２ａは、行走査回路３１ａおよびデジタル回路３３ａを接続する配線を含む領域であり、配線領域３２ｂは、列回路３１ｂおよびデジタル回路３３ｂを接続する配線を含む領域である。
【００７１】
周辺回路は、行方向に配列された行走査回路３１ａおよびデジタル回路３３ａと、列方向に配列された列回路３１ｂおよびデジタル回路３３ｂとを含んでいる。
【００７２】
配線領域３２ａおよび３２ｂは、デジタル信号配線、アナログ信号配線および電源配線等の配線を含む領域である。これらの配線は、それぞれ単独に配置されてもよく、混在して配置されてもよい。周辺回路は、画素領域３０が形成される半導体基板１上に全体が配置されていてもよいし、周辺回路の一部が他の基板上に配置されていてもよい。
【００７３】
行走査回路３１ａは、デジタル回路３３ａで生成されたアドレス信号および制御信号に基づき、画素駆動信号線２１ａを介して画素領域３０内の駆動対象の画素２０を駆動する。このとき、駆動対象の画素２０は、行単位で選択される。選択された画素２０からの信号電圧は、垂直信号線２１ｂを介して列回路３１ｂに伝達される。列回路３１ｂは、カラム信号処理回路（不図示）および列走査回路を含む。列走査回路は、水平信号読み出し回路とも呼ばれる。カラム信号処理回路は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）等を行う。複数の画素２０の列に対応して設けられた複数のカラム信号処理回路には、列走査回路が接続されている。列走査回路は、複数のカラム信号処理回路からのデジタル信号を順次読み出し、デジタル回路３３ｂに伝達する。このように、行単位で駆動された複数の画素２０からの信号は、デジタル回路３３ｂを介して外部に送信される。
【００７４】
次に、本実施の形態に係る撮像装置１００Ａの一部構成について、図２を用いて詳細に説明する。図２は、図１のＩＩ−ＩＩ線における概略断面図である。
【００７５】
図２に示すように、撮像装置１００Ａは、半導体基板１と、半導体基板１上に形成された複数の画素２０を有する画素領域３０と、平面視において画素領域３０の周辺に配置され、周辺回路を含む周辺領域５０と、を備える。撮像装置１００Ａでは、画素領域３０は、下部電極３と、下部電極３に対向する上部電極５と、下部電極３と上部電極５とに挟まれる光電変換層４と、半導体基板１上に位置し、下部電極３の電位を検出する検出回路１１と、を備える。
【００７６】
画素領域３０には、各画素２０に対応して、半導体基板１および絶縁層２の界面をまたぐように検出回路１１が構成されている。絶縁層２のＺ軸方向のプラス側（以下、上方とする）の主面、つまり上面には、下部電極３が形成されている。下部電極３は、対応する検出回路１１と、接続部１２を介して接続されている。
【００７７】
下部電極３は、光電変換層４で生成された電荷を捕集するための電極である。下部電極３は、例えば、窒化チタン（ＴｉＮ）などの金属材料からなる。下部電極３は、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）または、それらの化合物で構成されてもよい。また、複数の下部電極３は、それぞれの膜厚が均一であり、かつ、上面が平坦化されている。
【００７８】
下部電極３は、絶縁層２の上面に、Ｘ軸方向およびＹ軸方向の２軸において、２次元に配置される。このとき、複数の下部電極３は、絶縁層２の上面に、例えば、マトリックス状に配置され、互いに一定の間隔を有している。なお、下部電極３は、画素２０の配置に対応して配置される。例えば、複数の画素２０がマトリックス状に配置される場合、複数の下部電極３は、画素２０の配置に合わせてマトリックス状に配置される。
【００７９】
検出回路１１は、複数の下部電極３の各々に対応して設けられており、対応する下部電極３によって捕集された信号電荷を検出し、電荷に応じた信号電圧を出力する。検出回路１１は、例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路あるいはＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）回路などで構成されている。検出回路１１は、例えば、ゲートが下部電極３に接続された増幅トランジスタを含み、増幅トランジスタが信号電荷の量に応じた信号電圧を出力する。検出回路１１は、絶縁層２の内部などに設けられた遮光層（図示を省略）により遮光されている。
【００８０】
接続部１２は、各画素２０の下部電極３と、対応する検出回路１１とを電気的に接続する。接続部１４は、接続電極１３と配線層とを電気的に接続する。接続部１２および１４は、例えば、銅（Ｃｕ）、タングステン（Ｗ）などの導電性材料を絶縁層２に埋め込むことにより形成される。
【００８１】
絶縁層２は、半導体基板１上に形成され、複数の構成層２ａ、２ｂ、２ｃ、２ｄおよび２ｅ（以下、２ａ〜２ｅ）を含む。ここで、半導体基板１は、例えば、シリコン（Ｓｉ）などから構成される。複数の構成層２ａ〜２ｅは、例えば、二酸化シリコン（ＳｉＯ２）などから構成される。各構成層２ａ〜２ｅには、配線およびコンタクトプラグなどの配線層などが配置されている。なお、絶縁層２内の構成層の層数は、任意に設定可能であり、図２に示す５層の構成層２ａ〜２ｅの例に限定されない。
【００８２】
下部電極３が配置された構成層２ｅの上面に、光電変換層４が積層され、さらに、光電変換層４の上面に、上部電極５、緩衝層６、および封止層７が順に積層されている。封止層７の上面には、各画素２０に対応した透過波長域のカラーフィルタ８が形成され、さらに、平坦化層９を介してマイクロレンズ１０が形成されている。
【００８３】
なお、隣接する下部電極３の間隙には、絶縁層２の構成層が介挿されている。
【００８４】
光電変換層４は、受光した光の強さに応じて電荷を発生する光電変換材料で構成された層であり、下部電極３と上部電極５とに挟持されている。光電変換材料は、例えば、有機半導体材料であり、ｐ型有機半導体およびｎ型有機半導体の少なくとも一方を含む。なお、光電変換層４は、画素領域３０において、膜厚が均一であることが望ましい。
【００８５】
上部電極５は、下部電極３に対向する電極である。また、上部電極５は、平面視において画素領域３０よりも面積が大きい。図２に示すように、上部電極５は、画素領域３０内において、光電変換層４を挟んで下部電極３と対向するように配置されている。さらに、上部電極５は、画素領域３０よりもＸ軸のマイナス方向（以下、外側）に延伸するように形成され、平面視において周辺領域５０と重なっている。
【００８６】
本実施の形態に係る撮像装置１００Ａでは、上部電極５は、平面視において周辺領域５０と重なる第１領域４０を有する。第１領域４０は、上部電極５と異なる材料を含む接続電極１３と接続する接続領域４０ａを有する。すなわち、上部電極５は、第１領域４０において、光電変換層４を介さず、接続電極１３と接続されている。接続電極１３は、例えば接続部１４を介して基準電位に接続されている。
【００８７】
なお、後述するように、第１領域４０は、さらに、平面視において接続電極１３と接続されない非接続領域（図２にて不図示）を有してもよい。
【００８８】
本実施の形態では、上部電極５は、撮像装置１００Ａの光が入射する側に配置されている。上部電極５は、光を光電変換層４に入射させるために透光性を有してもよい。上部電極５の材料としては、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの透明酸化物導電材料を用いてもよい。
【００８９】
接続電極１３は、上部電極５とは異なる導電性材料で形成される。例えば、接続電極１３は、導電性の高い金属材料を含んでもよい。このとき、接続電極１３は、下部電極３と同じ材料を含んでもよい。例えば、接続電極１３は、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも一種を含む。また、接続電極１３は、これらの金属材料の化合物であってもよい。
【００９０】
また、接続電極１３は、下部電極３と同じ層上に配置されている。すなわち、接続電極１３と下部電極３とは、連続する単一の層（図２では構成層２ｅ）に接している。接続電極１３が下部電極３と同じ材料を含み、かつ、下部電極３と同じ層に配置されることにより、接続電極１３および下部電極３を同時に形成することができる。これにより、製造時間を短縮することができるとともに、製造コストを削減することができる。また、シールド配線１５が設けられていてもよい。シールド配線１５については後述する。下部電極３は第１電極を例示する。上部電極５は第２電極を例示する。接続電極１３は第３電極を例示する。
【００９１】
図示を省略しているが、封止層７上のカラーフィルタ８が形成された領域以外の領域には、遮光層が形成されている。遮光層の形成により、有効画素領域以外の領域に対しての外光を遮り、有効画素領域以外の領域における光電変換層４への光の入射を防止している。ここで有効画素領域とは、画素領域のうち例えば暗時の出力を検出するためのダミー画素などを除いた画素が配置されている領域を意味する。
【００９２】
さらに、撮像装置１００Ａの外周には、パッド領域が設けられている。パッド領域においては、平坦化層９から絶縁層２の構成層２ｄの上面まで到達する凹部が設けられており、底面にパッド１９が形成されている。詳細な図示を省略しているが、パッド１９は、信号の入出力回路、および電圧供給などのための各回路に電気的に接続されている。なお、周辺領域５０における金属層については、例えば、銅（Ｃｕ）を用いて形成されている。
【００９３】
本実施の形態では、図１および図２に示すように、上部電極５と接続電極１３とが接続される接続領域４０ａは、画素領域３０の１つの辺に沿って配置される例を示しているが、接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。接続領域４０ａを沿わせて配置する辺の数の決定に当たっては、撮像装置におけるチップ面積および配線幅などを勘案し、適宜増減することで対応することができる。なお、以下に説明する、第１の実施の形態以外の実施の形態およびその変形例についても同様に、接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。
【００９４】
次に、撮像メカニズムについて説明する。
【００９５】
上方より撮像装置１００Ａに入射した光は、封止層７、緩衝層６、および上部電極５を通過し、光電変換層４に入射される。光電変換層４は、下部電極３と上部電極５とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。ここで、上部電極５と下部電極３との間における電位差が、光電変換層４に印加されるバイアス電圧となる。
【００９６】
上記のように光電変換層４で生成された電荷は、下部電極３から接続部１２を介して、検出回路１１における蓄積領域に転送され、一時的に蓄積される。そして、検出回路１１におけるトランジスタ素子などの開閉動作により、適時に信号として外部に出力される。
【００９７】
本実施の形態に係る撮像装置１００Ａにおける第１領域４０は、図２に示すように、画素領域３０の周辺、つまり、周辺領域５０に配置された素子および配線と平面視で重なる。例えば、周辺領域５０に配置された素子として、行走査回路３１ａにおけるトランジスタ２２が挙げられる。
【００９８】
このように、第１領域４０は、周辺領域５０に配置された素子および配線と平面視で重なるため、チップ面積を増大させる必要がない。言い換えると、第１領域４０を周辺領域５０と平面視で重なるように配置することができるため、画素領域および周辺領域以外において上部電極と接続電極とを接続させていた従来の形態よりも、チップ面積を小さくすることができる。
【００９９】
なお、撮像装置１００Ａでは、上部電極５は、画素領域３０中に位置する下部電極３のうち、半数以上を覆っている。このように、上部電極５が画素領域３０中に位置する下部電極３のうち半数以上を覆うことにより、画素領域３０において上部電極５が光電変換層４および下部電極３を覆う面積を増大させることができる。そのため、上部電極５、光電変換層４および下部電極３の間の密着性を向上することができる。
【０１００】
また、撮像装置１００Ａでは、上部電極５は、光電変換層４のすべてを覆っている。これにより、上部電極５が光電変換層４のすべてを覆うため、上部電極５は、画素領域３０に含まれる画素２０のすべてを覆うことができる。このとき、上部電極５は、平面視において、周辺領域５０と重なる第１領域４０を有するため、上部電極５が光電変換層４、下部電極３およびその周辺部を覆う面積を増大させることができる。これにより、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。
【０１０１】
（第２の実施の形態）
本実施の形態に係る撮像装置の全体構成について、図３〜図５を用いて説明する。図３は、本実施の形態に係る撮像装置１００Ｂの平面構造の一例を説明する図である。図４は、本実施の形態に係る撮像装置１００Ｃの平面構造の他の一例を説明する図である。図５は、図３のＶ−Ｖ線における概略断面図である。
【０１０２】
図３に例示する撮像装置１００Ｂでは、第１領域４０は、画素領域３０からＸ軸方向のマイナス側に向かって延伸され、平面視において行走査回路３１ａと重なる。ここで、Ｘ軸方向は、いわゆる行方向である。図４に例示する撮像装置１００Ｃでは、第１領域４０は、画素領域３０からＹ軸方向のプラス側に向かって延伸され、平面視において列回路３１ｂと重なる。ここで、Ｙ軸方向は、いわゆる列方向である。なお、行走査回路３１ａおよび列回路３１ｂは、アナログ回路である。
【０１０３】
以下、第１の実施の形態と異なる点について説明する。
【０１０４】
本実施の形態に係る撮像装置１００Ｂおよび１００Ｃでは、第１領域４０は、さらに、平面視において接続電極１３（図５参照）と接続されない非接続領域４０ｂを有する。第１領域４０が接続領域４０ａと非接続領域４０ｂとを有することにより、第１領域４０の面積が大きくなる。そのため、上部電極５が光電変換層４、下部電極３およびその周辺部を覆う面積を増大させることができ、上部電極５、光電変換層４および下部電極３の間の密着性が向上する。これにより、上部電極５を介して、光電変換層４により均一に電圧を印加することができる。また、平面視において第１領域４０が周辺領域５０と重なるため、第１領域４０と周辺領域５０とを重ならないように配置する場合に比べて、チップ面積を小さくすることができる。さらに、チップ面積に対する受光面積の比率を高めることができる。また、画素領域３０から周辺領域５０に向かう方向（例えば、図５におけるＸ軸のマイナス方向）において、前記非接続領域の長さを前記接続領域の長さよりも大きくしてもよい。これにより、上部電極５、光電変換層４および下部電極３の間の密着性をさらに向上することができる。
【０１０５】
また、撮像装置１００Ｂおよび１００Ｃでは、周辺回路は、アナログ回路を有し、第１領域４０は、平面視においてアナログ回路と重なる。なお、周辺回路は、平面視において画素領域３０の周辺に配置された周辺領域５０に含まれる。周辺回路に含まれるアナログ回路は、行走査回路３１ａおよび列回路（不図示）である。
【０１０６】
このように、本実施の形態では、第１領域４０がアナログ回路上をさらに延伸される。これにより、平面視において、上部電極５が光電変換層４、下部電極３およびその周辺部を覆う面積を増大させることができるため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。
【０１０７】
本実施の形態では、第１領域４０が画素領域３０から行方向の左側または列方向の下側に延伸する例、つまり、接続領域４０ａが画素領域３０の１つの辺に沿って配置される例を示している。接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。例えば、第１領域４０が画素領域３０から行方向の左右両側に延伸してもよく、列方向の上下両側に延伸してもよい。第１領域４０は、画素領域３０から行方向の片側および列方向の片側に延伸してもよい。第１領域４０は、画素領域３０から行方向の左右両側および列方向の左右両側に延伸してもよい。すなわち、第１領域４０は、平面視において画素領域３０の左右のいずれか一辺または両辺に沿って配置されてもよく、画素領域３０の上下のいずれか一辺または両辺に沿って配置されてもよい。第１領域４０は、平面視において画素領域３０の上下左右の四辺に沿って配置されてもよい。
【０１０８】
このように、接続領域４０ａが画素領域３０の２つ以上の辺に沿って配置されることにより、接続領域４０ａが画素領域３０の１つの辺に沿ってのみ配置される場合に比べて、第１領域４０の面積が大きくなる。これにより、周辺領域５０において、第１領域４０が絶縁層２と重なる面積を大きく確保することができるため、上部電極５の絶縁層２に対する密着性を向上させることができる。また、上部電極５が光電変換層４、下部電極３およびその周辺部を覆う面積をより増大させることができるため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。
【０１０９】
以下、本実施の形態に係る撮像装置１００Ｂの一部構成について、図５を用いて説明する。図５は、図３のＶ−Ｖ線における概略断面図である。
【０１１０】
以下、第１の実施の形態と異なる点について説明する。
【０１１１】
本実施の形態に係る撮像装置１００Ｂでは、第１領域４０は、さらに、平面視において接続電極１３と接続されない非接続領域４０ｂを有する。第１領域４０は、上部電極５が平面視において周辺領域５０と重なる領域である。そのため、非接続領域４０ｂおよび接続領域４０ａの少なくとも一方は、平面視において周辺領域５０と重なる。
【０１１２】
本実施の形態では、第１領域４０は、平面視において、行走査回路３１ａと重なる。行走査回路３１ａは、回路を構成する素子として、トランジスタ２２を含む。図５に示す例では、非接続領域４０ｂおよび接続領域４０ａは共に、画素領域３０の周辺に配置された周辺回路のうち、行走査回路３１ａを構成する素子と平面視で重なる。本実施の形態では、この例に限らず、非接続領域４０ｂおよび接続領域４０ａの少なくとも一方が、平面視において行走査回路３１ａまたは行走査回路３１ａに接続する配線、例えば、行走査回路３１ａを外部の回路に接続するための配線と重なればよい。
【０１１３】
このように、第１領域４０の非接続領域４０ｂおよび接続領域４０ａの少なくとも一方が、画素領域３０の周辺に配置された周辺回路のうち、行走査回路３１ａを構成する素子および行走査回路３１ａに接続する配線と平面視で重なることによって、チップ面積を小さくすることができる。つまり、本実施の形態では、平面視において第１領域４０が周辺領域５０と重なるため、第１領域４０を周辺領域５０に重ねずに設ける従来の構成に比べて、チップ面積の増大を抑制することができる。これにより、本実施の形態に係る撮像装置１００Ｂおよび１００Ｃは、フォトダイオードを用いた通常のＣＭＯＳセンサと同等レベルのチップ面積を実現することができる。
【０１１４】
さらに、上記構成を有することにより、チップ面積を増大させることなく、第１領域４０を従来よりも大きく確保することができる。これにより、平面視において上部電極５が光電変換層４、下部電極３および周辺部を覆う面積を増大させることができるため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。そのため、画素領域３０において、上部電極５を介して光電変換層４により均一に電圧を印加することができる。さらに上部電極５の端部から光電変換層４の端部までの距離が大きくなるため、上部電極５の加工時における光電変換層４へのダメージを低減することができる。
【０１１５】
より具体的には、例えば上部電極５をプラズマでパターニングする際、上部電極５の端部がダメージを受ける場合がある。上部電極５の端部から光電変換層４の端部までの距離が大きければ、仮に上部電極５の端部がダメージを受けたとしても、光電変換層４がダメージを受ける可能性を小さくすることができる。
【０１１６】
（第２の実施の形態の変形例１）
続いて、第２の実施の形態の変形例１に係る撮像装置について図６および図７を用いて説明する。図６は、本変形例に係る撮像装置１００Ｄの平面構造の一例を説明する図である。図７は、図６のＶＩＩ−ＶＩＩ線における概略断面図である。
【０１１７】
図３から図５に示したように、第２の実施の形態では、非接続領域４０ｂが接続領域４０ａよりも画素領域３０に近い位置に配置される例を示した。図６および図７に示すように、本変形例に係る撮像装置１００Ｄでは、接続領域４０ａは、非接続領域４０ｂよりも画素領域３０に近い位置に配置される。本変形例においても、第２の実施の形態と同様の効果が得られる。
【０１１８】
なお、以下の実施の形態およびそれらの変形例においても、本変形例のように、接続領域４０ａは、非接続領域４０ｂよりも画素領域３０に近い位置に配置されてもよい。
【０１１９】
（第３の実施の形態）
本実施の形態に係る撮像装置の全体構成について、図８〜図１０を用いて説明する。図８は、本実施の形態に係る撮像装置１００Ｅの平面構造の一例を説明する図である。図９は、本実施の形態に係る撮像装置１００Ｆの平面構造の他の一例を説明する図である。図１０は、図８のＸ−Ｘ線における概略断面図である。
【０１２０】
以下、第１の実施の形態および第２の実施の形態と異なる点について説明する。本実施の形態では、第１領域４０は、画素領域３０からデジタル回路３３ａおよび３３ｂまで延伸するように配置される点で、上述の実施の形態と異なる。
【０１２１】
より具体的には、図８に例示する撮像装置１００Ｅでは、第１領域４０は、画素領域３０からＸ軸方向のマイナス側に向かって延伸され、平面視において、行走査回路３１ａ、配線領域３２ａおよびデジタル回路３３ａと重なる。また、図９に例示する撮像装置１００Ｆでは、第１領域４０は、画素領域３０からＹ軸方向のプラス側に向かって延伸され、平面視において、列回路３１ｂ、配線領域３２ｂおよびデジタル回路３３ｂと重なる。
【０１２２】
なお、行走査回路３１ａおよび列回路３１ｂは、アナログ回路である。配線領域３２ａは、行走査回路３１ａとデジタル回路３３ａとを接続する配線を含む領域である。配線領域３２ｂは、列回路３１ｂとデジタル回路３３ｂとを接続する配線を含む領域である。
【０１２３】
また、上述したように、第１領域４０の接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。また、第１領域４０における接続領域４０ａおよび非接続領域４０ｂの配置位置については、図８および図９に示す構成に限られない。接続領域４０ａは、非接続領域４０ｂよりも画素領域３０に近い位置に配置されてもよい。
【０１２４】
以下、本実施の形態に係る撮像装置１００Ｅの一部構成について、図１０を用いて説明する。図１０は、図８のＸ−Ｘ線における概略断面図である。
【０１２５】
本実施の形態に係る撮像装置１００Ｅでは、周辺回路は、デジタル回路３３ａを有する。第１領域４０は、平面視においてデジタル回路３３ａと重なる。例えば、周辺回路は、画素領域３０とデジタル回路３３ａとの間にアナログ回路（ここでは、行走査回路３１ａ）を有する。平面視において、非接続領域４０ｂは行走査回路３１ａと重なり、接続領域４０ａはデジタル回路３３ａと重なる。
【０１２６】
また、平面視において、第１領域４０がデジタル回路３３ａまで延伸して配置されることにより、第１領域４０の面積が増大する。これにより、上部電極５が光電変換層４、下部電極３およびその周辺部を覆う面積を大きく確保することができる。そのため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。また、従来の構成と異なり、平面視において、第１領域４０を周辺領域５０に重ならないように配置しなくてよいため、チップ面積の増大を抑制することができる。
【０１２７】
また、図１０に示すように、非接続領域４０ｂをアナログ回路である行走査回路３１ａと重なるように配置し、かつ、接続領域４０ａをデジタル回路３３ａと重なるように配置することで、接続領域４０ａの周辺回路に対する影響を低減することができる。接続領域４０ａには、光電変換層４の受光感度を調整するために、例えば、パルス電圧が印加される。このような場合に、接続領域４０ａの下層に配置される回路は接続領域４０ａの電圧あるいは電流の影響を受ける可能性がある。例えば、接続領域４０ａに印加される電圧とのカップリングによって、回路の出力が変動する可能性がある。あるいは、上部電極５に光が入射すると、上部電極５に電流が流れる。上部電極５の下層に回路が位置する場合、上部電極５に流れる電流とのカップリングによって、回路の出力が変動する可能性がある。一般的に、アナログ回路はデジタル回路と比較してノイズの影響を受けやすい。そのため、第１領域４０がデジタル回路３３ａまで延伸され、接続領域４０ａがデジタル回路３３ａと重なり、かつ、非接続領域４０ｂがアナログ回路と重なるように配置することで、周辺回路、特に、アナログ回路への、上部電極５の電圧あるいは電流の影響を低減することができる。
【０１２８】
さらに、本実施の形態では、平面視において、画素領域３０と接続領域４０ａとの間に位置し、半導体基板１に垂直な面において、周辺回路に接続する配線と、上部電極５と、の間に位置するシールド配線１５ａを有する。図１０では、平面視において、画素領域３０と接続領域４０ａとの間に位置する非接続領域４０ｂの下層、ここでは、非接続領域４０ｂに対応する構成層２ｄの領域に、シールド配線１５ａが配置されている。これにより、非接続領域４０ｂの下層に位置する周辺回路および周辺回路に接続する配線へのノイズの影響を低減することができる。シールド配線１５ａは、フロートであってもよく、所定の電圧が印加されていてもよい。
【０１２９】
なお、本実施の形態では、シールド配線１５ａは、平面視において、画素領域３０と接続領域４０ａとの間に位置する例を示した。図示しないが、第１領域４０において接続領域４０ａが非接続領域４０ｂよりも画素領域３０に近い位置に配置される場合には、シールド配線１５ａは、非接続領域４０ｂに対応する下層の領域に配置されてもよい。また、周辺領域５０のうち第１領域４０で覆われない部分においても、半導体基板１に垂直な面において、周辺回路に接続する配線と、絶縁層２の上方の主面との間に、シールド配線を有してもよい。これにより、周辺領域５０の第１領域４０で覆われていない部分においても、周辺回路および周辺回路に接続する配線へのノイズの影響を低減することができる。
【０１３０】
なお、本実施の形態では、接続領域４０ａは、画素領域３０の１辺に沿ってのみ配置される例を示したが、接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。接続領域４０ａが画素領域３０の２つ以上の辺に沿って配置されることで、１辺に沿ってのみ配置される場合に比べて、第１領域４０と下層とが重なる面積を大きく確保することができる。つまり、平面視において、上部電極５が光電変換層４の四辺を越えて延伸して光電変換層４の全体を覆うことで、光電変換層４の四辺において第１領域４０と下層とが重なる面積を大きく確保することができる。これにより、上部電極５が光電変換層４および下部電極３を覆う面積をより増大させることができるため、上部電極５、光電変換層４および下部電極３の間の密着性を向上することができる。
【０１３１】
（第３の実施の形態の変形例１）
続いて、第３の実施の形態の変形例１に係る撮像装置について図１１を用いて説明する。図１１は、本変形例に係る撮像装置１００Ｇの断面構造の一例を説明する図である。
【０１３２】
以下、第３の実施の形態と異なる点について説明する。
【０１３３】
第３の実施の形態では、１つのシールド配線１５ａが１つのトランジスタを覆うように配置される例を示した。本変形例では、１つのシールド配線１５ｂは、平面視において、周辺回路の一部であるトランジスタに接続する各配線と重なるように配置される。つまり、シールド配線１５ｂは、シールド配線１５ａと比較して、平面視における面積が小さい。
【０１３４】
例えば、周辺領域５０の面積が比較的大きい場合に、シールド配線１５ｂを、平面視において、周辺回路に接続する各配線と重なるように形成することによって、周辺領域５０にシールド配線１５ｂを多数配置することができる。これにより、周辺回路および周辺回路に接続する配線へのノイズの影響を低減することができる。
【０１３５】
（第３の実施の形態の変形例２）
続いて、第３の実施の形態の変形例２に係る撮像装置について図１２を用いて説明する。図１２は、本変形例に係る撮像装置１００Ｈの断面構成の一例を説明する図である。
【０１３６】
本変形例では、シールド配線１５ｃは、非接続領域４０ｂに対応する下層の領域に配置される。具体的には、シールド配線１５ｃは構成層２ｄに配置されている。図１２に示すように、シールド配線１５ｃは、平面視において、非接続領域４０ｂと重なる周辺回路の一部である複数のトランジスタ、およびトランジスタに接続する複数の配線を覆うように配置される。
【０１３７】
このように、シールド配線１５ｃは、平面視において、複数のトランジスタおよび配線を覆うように幅広に形成されることにより、広範囲に亘ってノイズの遮蔽性を高めることができる。そのため、周辺回路および周辺回路に接続する配線へのノイズの影響をさらに低減することができる。
【０１３８】
なお、上述のシールド配線１５ａ、１５ｂおよび１５ｃとしては、下部電極３または周辺回路に接続される配線として使用されていない配線を使用してもよい。
【０１３９】
（第４の実施の形態）
本実施の形態に係る撮像装置の全体構成について、図１３〜図１５を用いて説明する。図１３は、本実施の形態に係る撮像装置１００Ｉの平面構造の一例を説明する図である。図１４は、本実施の形態に係る撮像装置１００Ｊの平面構造の他の一例を説明する図である。図１５は、図１３のＸＶ−ＸＶ線における概略断面図である。
【０１４０】
以下、第１の実施の形態から第３の実施の形態までの実施の形態と異なる点について説明する。本実施の形態では、第１領域４０が、画素領域３０から配線領域３２ａおよび３２ｂまで延伸するように配置される点で、上述の実施の形態と異なる。
【０１４１】
図１３に例示する撮像装置１００Ｉでは、第１領域４０は、画素領域３０からＸ軸方向のマイナス側に向かって延伸され、平面視において、行走査回路３１ａおよび配線領域３２ａと重なる。また、図１４に例示する撮像装置１００Ｊでは、第１領域４０は、画素領域３０からＹ軸方向のプラス側に向かって延伸され、平面視において、列回路３１ｂおよび配線領域３２ｂと重なる。
【０１４２】
なお、配線領域３２ａは、行走査回路３１ａとデジタル回路３３ａとを接続する配線を含む領域である。配線領域３２ｂは、列回路（不図示）とデジタル回路（不図示）とを接続する配線を含む領域である。
【０１４３】
また、上述したように、第１領域４０の接続領域４０ａは、画素領域３０の２つ以上の辺に沿って配置されてもよい。また、第１領域４０における接続領域４０ａおよび非接続領域４０ｂの配置位置については、図１３および図１４に示す構成に限られない。接続領域４０ａは、非接続領域４０ｂよりも画素領域３０に近い位置に配置されてもよい。
【０１４４】
以下、本実施の形態に係る撮像装置１００Ｉの一部構成について、図１５を用いて説明する。図１５は、図１３のＸＶ−ＸＶ線における概略断面図である。
【０１４５】
本実施の形態では、周辺領域５０は、デジタル回路３３ａと、配線領域３２ａとを有する。配線領域３２ａは、画素領域３０とデジタル回路３３ａとの間に位置し、デジタル回路３３ａに接続される配線を含む。第１領域４０は、平面視において配線領域３２ａと重なる。例えば、周辺領域５０は、画素領域３０と配線領域３２ａとの間に位置するアナログ回路（ここでは、行走査回路３１ａ）を有する。また例えば、平面視において、非接続領域４０ｂは行走査回路３１ａと重なり、接続領域４０ａは配線領域３２ａと重なる。
【０１４６】
このように、第１領域４０をデジタル回路３３ａに接続される配線上に配置することにより、周辺回路の特性が損われることなく、チップ面積の増大を抑制することができる。仮に接続領域４０ａが配線領域３２ａと平面視において重なるように配置された場合を想定する。この場合、接続領域４０ａに印加される電圧と配線領域３２ａに含まれる配線の電圧とのカップリング、または上部電極５に流れる電流と配線領域３２ａに含まれる配線を流れる電流とのカップリングにより、配線の出力にノイズが乗ってしまう可能性がある。しかし、配線は比較的ノイズの影響を受けにくいデジタル回路３３ａに接続されるものである。このため、配線の出力にノイズが乗ってしまうことがあったとしても、デジタル回路３３ａの出力には影響しにくい。したがって、第１領域４０が配線領域３２ａと平面視において重なるように配置されることにより、上部電極５の電圧または電流の、周辺回路への影響を低減することができる。また、平面視において、第１領域４０が配線領域３２ａまで延伸して配置されることにより、第１領域４０の面積が増大する。これにより、上部電極５が光電変換層４および下部電極３を覆う面積を大きく確保することができる。そのため、上部電極５、光電変換層４および下部電極３の間の密着性を向上することができる。また、従来の構成と異なり、平面視において、第１領域４０と周辺領域５０とが重ならないように配置しなくてよいため、チップ面積の増大を抑制することができる。
【０１４７】
また、図１５に示すように、非接続領域４０ｂをアナログ回路である行走査回路３１ａと重なるように、かつ、接続領域４０ａを配線領域３２ａと重なるように配置することで、接続領域４０ａの周辺回路に対する影響を低減することができる。接続領域４０ａには、光電変換層４の受光感度を調整するために、例えば、パルス電圧が印加される。このような場合に、接続領域４０ａの下層に配置される回路はノイズの影響を受ける可能性がある。一般的に、アナログ回路はデジタル回路と比較してノイズの影響を受けやすい。そのため、第１領域４０を配線領域３２ａまで延伸し、接続領域４０ａが配線領域３２ａと重なり、かつ、非接続領域４０ｂがアナログ回路と重なるように配置することで、周辺回路、特に、アナログ回路へのノイズの影響を低減することができる。
【０１４８】
なお、本実施の形態では、接続領域４０ａは画素領域３０の１辺に沿ってのみ配置される例を示したが、接続領域４０ａは画素領域３０の２つ以上の辺に沿って配置されてもよい。接続領域４０ａが画素領域３０の２つ以上の辺に沿って配置されることで、１辺に沿って配置される場合に比べて、第１領域４０と下層とが重なる面積を大きく確保することができる。つまり、平面視において、上部電極５が光電変換層４の四辺を越えて延伸して光電変換層４の全体を覆うことで、光電変換層４の四辺において第１領域４０と下層とが重なる面積を大きく確保することができる。これにより、上部電極５が光電変換層４および下部電極３を覆う面積をより増大させることができるため、上部電極５、光電変換層４および下部電極３の間の密着性を向上することができる。
【０１４９】
（他の実施の形態）
以上、第１の実施形態から第４の実施形態において、上部電極５が周辺領域５０と平面視において重なる第１領域４０を有する例について説明したが、さらに、光電変換層４も、平面視において周辺領域５０と重なる領域を有してもよい。
【０１５０】
図１６は、他の実施の形態に係る撮像装置１００Ｋの平面構造の一例を説明する図である。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線における概略断面図である。
【０１５１】
図１６に例示する撮像装置１００Ｋでは、光電変換層４は、画素領域３０からＸ軸方向のマイナス側に向かって延伸され、平面視において行走査回路３１ａと重なる。これに伴い、光電変換層４上に積層される上部電極５、緩衝層６および封止層７も画素領域３０からＸ軸方向のマイナス側に向かって延伸されている。なお、光電変換層４が平面視において行走査回路３１ａなどを含む周辺領域５０と重なる領域を第２領域４１とする。
【０１５２】
また、撮像装置１００Ｋでは、上部電極５は、平面視において光電変換層４よりも面積が大きい。また、上部電極５は、周辺領域５０と重なる第１領域４０を有する。
【０１５３】
図１７に示すように、第１領域４０は、接続電極１３と接続する接続領域４０ａを有する。接続電極１３は、上部電極５とは異なる材料を含む。さらに第１領域４０は、接続電極１３と接続されない非接続領域４０ｂ（図１７にて不図示）を有してもよい。
【０１５４】
本実施の形態では、第１領域４０および第２領域４１は、平面視において、行走査回路３１ａと重なる。
【０１５５】
このように、光電変換層４が、平面視において、第２領域４１が行走査回路３１ａと重なるように形成されることにより、画素領域３０の端部から中央部まで、つまり、画素領域３０の全体に亘って、光電変換層４の厚みを均一にすることができる。
【０１５６】
本実施の形態のように、光電変換層４が第２領域４１を有する場合、光電変換層４を形成する際に、仮に光電変換層４の端部の膜厚が小さくなってしまったとしても、光電変換層４の端部は画素領域３０の外側に位置する。そのため、光電変換層４の膜厚が比較的均一な部分のみが画素領域３０内に位置するように、光電変換層４を形成することができる。これにより、画素２０の配置位置に関わらず画素２０を均一に形成することができるため、画素２０の特性の均一性を向上することができる。
【０１５７】
また、平面視において、第１領域４０が行走査回路３１ａと重なることにより、上部電極５が光電変換層４、下部電極３およびその周辺部を覆う面積が増加する。そのため、上部電極５、光電変換層４および下部電極３の間の密着性を向上させることができる。これにより、上部電極５に印加される電圧の均一性を向上させることができるため、接続領域４０ａを通じて光電変換層４に印加される電圧は、画素領域３０において一様になる。
【０１５８】
以上、本開示に係る撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、上記実施の形態および変形例に限定されるものではない。上記実施の形態および変形例における任意の構成要素を組み合わせて実現される別の形態や、上記実施の形態および変形例に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る撮像装置を内蔵した各種機器も本開示の範囲に含まれる。
【０１５９】
なお、上記実施の形態および変形例では、撮像装置について説明したが、本開示に係る撮像装置はカメラシステムに利用されてもよい。
【０１６０】
図１８は、本開示の撮像装置を備えるカメラシステムの一例を示す図である。ここでは、第１の実施の形態に係る撮像装置１００Ａを備えたカメラシステム２００について説明する。
【０１６１】
カメラシステム２００は、レンズ光学系２０１と、撮像装置１００Ａと、システムコントローラ２０２と、カメラ信号処理部２０３とを備えている。レンズ光学系２０１は、例えば、オートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系２０１は、撮像装置１００Ａの撮像面に光を集光する。システムコントローラ２０２は、例えば、マイクロコンピュータによって実現され得る。カメラ信号処理部２０３は、撮像装置１００Ａで撮像したデータを信号処理し、画像またはデータとして出力する信号処理回路として機能する。カメラ信号処理部２０３は、例えば、ガンマ補正、色補間処理、空間補間処理、およびホワイトバランスなどの処理を行う。カメラ信号処理部２０３は、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
【０１６２】
本開示の一態様に係る撮像装置１００Ａは、チップ面積を増大させることなく画質の均一性の向上を図ることができる。したがって、このような撮像装置１００Ａを用いることにより、カメラシステム２００を大型化することなく、画質の均一性を向上させることができる。
【０１６３】
本開示に係る撮像装置は、デジタルスティルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムへの利用が可能である。
【符号の説明】
【０１６４】
１  半導体基板
２  絶縁層
２ａ、２ｂ、２ｃ、２ｄ、２ｅ  構成層
３  下部電極
４  光電変換層
５  上部電極
６  緩衝層
７  封止層
８  カラーフィルタ
９  平坦化層
１０  マイクロレンズ
１１  検出回路
１２  接続部
１３  接続電極
１４  接続部
１５、１５ａ、１５ｂ、１５ｃ  シールド配線
１９  パッド
２０  画素
２１ａ  画素駆動信号線
２１ｂ  垂直信号線
２２、２３  トランジスタ
３０  画素領域
３１ａ  行走査回路
３１ｂ  列回路
３２a、３２ｂ  配線領域
３３ａ、３３ｂ  デジタル回路
４０  第１領域
４０ａ  接続領域
４０ｂ  非接続領域
５０  周辺領域
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ、１００Ｉ，１００Ｊ、１００Ｋ  撮像装置
２００  カメラシステム
２０１  レンズ光学系
２０２  システムコントローラ
２０３  カメラ信号処理部
【図１】
2019129322.tif 000003
【図２】
2019129322.tif 000004
【図３】
2019129322.tif 000005
【図４】
2019129322.tif 000006
【図５】
2019129322.tif 000007
【図６】
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【図７】
2019129322.tif 000009
【図８】
2019129322.tif 000010
【図９】
2019129322.tif 000011
【図１０】
2019129322.tif 000012
【図１１】
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【図１２】
2019129322.tif 000014
【図１３】
2019129322.tif 000015
【図１４】
2019129322.tif 000016
【図１５】
2019129322.tif 000017
【図１６】
2019129322.tif 000018
【図１７】
2019129322.tif 000019
【図１８】
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