(57)【要約】【課題】リカバリ状態でのサージピーク電圧を小さくする。【解決手段】ＩＧＢＴ領域１およびＦＷＤ領域２が共通の半導体基板１０に形成されている半導体装置において、フィールドストップ層２２をコレクタ層２０およびカソード層２１から離れて形成する。そして、ＦＷＤ素子２ａに順方向電流が流れている状態から当該電流を遮断してリカバリ状態となった際、ＦＷＤ素子２ａ内の第１キャリアの一部がコレクタ層２０へと流れることにより、サージピーク電圧を小さくする量の第２キャリアが第２電極２３からコレクタ層２０を介してドリフト層１１に注入されるようにする。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＩＧＢＴ素子（１ａ）を有するＩＧＢＴ領域（１）と、ＦＷＤ素子（２ａ）を有するＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置において、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部であって、前記ベース層を挟んで前記ドリフト層から離れた位置に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、
前記ドリフト層を挟んで前記ベース層と反対側であって、前記ＩＧＢＴ領域に形成された第２導電型のコレクタ層（２０）と、
前記ドリフト層を挟んで前記ベース層と反対側であって、前記ＦＷＤ領域に形成され、前記コレクタ層と隣接する第１導電型のカソード層（２１）と、
前記ベース層と、前記コレクタ層および前記カソード層との間に形成されたフィールドストップ層（２２）と、を有する前記半導体基板と、
前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１８）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、を備え、
前記フィールドストップ層は、前記コレクタ層および前記カソード層から離れて形成されており、
前記ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断してリカバリ状態となった際、前記ＦＷＤ素子内の第１キャリアの一部が前記コレクタ層へと流れることにより、サージピーク電圧を小さくする量の第２キャリアが前記第２電極から前記コレクタ層を介して前記ドリフト層に注入される半導体装置。
【請求項２】
前記フィールドストップ層は、前記半導体基板の厚さ（Ｌ１）に対する前記フィールドストップ層と前記コレクタ層および前記カソード層との間隔（Ｌ２）の比率が２１．５％未満となる位置に形成されている請求項１に記載の半導体装置。
【請求項３】
前記フィールドストップ層は、前記半導体基板の厚さ（Ｌ１）に対する前記フィールドストップ層と前記コレクタ層および前記カソード層との間隔（Ｌ２）の比率が２〜２１％となる位置に形成されている請求項１に記載の半導体装置。
【請求項４】
前記カソード層には、前記コレクタ層と離れた位置に、前記第２電極と電気的に接続される第２導電型のキャリア注入層（２４）が形成されている請求項１に記載の半導体装置。
【請求項５】
前記キャリア注入層は、複数形成されている請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。また、ベース層の表層部には、トレンチに接するようにＮ＋型のエミッタ領域が形成されている。半導体基板の他面側には、Ｐ＋型のコレクタ層およびＮ＋型のカソード層が形成されている。そして、コレクタ層およびカソード層上には、ドリフト層よりも高不純物濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）が形成されている。詳しくは、ＦＳ層は、コレクタ層およびカソード層と接するように形成されている。
【０００４】
半導体基板の一面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。半導体基板の他面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
【０００５】
このような半導体装置では、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ素子を有するＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ素子を有するＦＷＤ領域とされている。なお、ＦＷＤ領域では、上記構成とされていることにより、Ｎ型のカソード層、ＦＳ層、およびドリフト層と、Ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。
【０００６】
上記半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共にゲート電極に所定電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、ＩＧＢＴ素子は、エミッタ領域から反転層を介して電子がドリフト層に供給されると共にコレクタ層から正孔がドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。
【０００７】
また、ＦＷＤ素子は、上部電極に下部電極より高い電圧が印加されると、ベース層から正孔がドリフト層に供給されると共にカソード層から電子がドリフト層に供給されてオン状態となる。その後、ＦＷＤ素子は、下部電極に上部電極より高い電圧が印加されると、ＦＷＤ素子内に蓄積された正孔が上部電極に引き寄せられると共に電子が下部電極に引き寄せられることでリカバリ電流が発生するリカバリ状態となり、リカバリ状態が経過した後にオフ状態となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第５１５７２０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような半導体装置では、リカバリ状態において、ドリフト層とベース層との間に構成される空乏層が下部電極側（すなわち、半導体基板の他面側）に伸びることでリカバリ状態でのサージピーク電圧（以下では、単にサージピーク電圧ともいう）が大きくなり易い。そして、サージピーク電圧が大きくなることにより、半導体装置が破壊されてしまうことが懸念される。
【００１０】
本発明は上記点に鑑み、リカバリ状態でのサージピーク電圧を小さくできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための請求項１では、ＩＧＢＴ素子（１ａ）を有するＩＧＢＴ領域（１）と、ＦＷＤ素子（２ａ）を有するＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置において、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部であって、ベース層を挟んでドリフト層から離れた位置に形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、ドリフト層を挟んでベース層と反対側であって、ＩＧＢＴ領域に形成された第２導電型のコレクタ層（２０）と、ドリフト層を挟んでベース層と反対側であって、ＦＷＤ領域に形成され、コレクタ層と隣接する第１導電型のカソード層（２１）と、ベース層と、コレクタ層およびカソード層との間に形成されたＦＳ層（２２）と、を有する半導体基板と、エミッタ領域とドリフト層との間に位置するベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極（１５）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１８）と、コレクタ層およびカソード層と電気的に接続される第２電極（２３）と、を備え、ＦＳ層は、コレクタ層およびカソード層から離れて形成されており、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断してリカバリ状態となった際、ＦＷＤ素子内の第１キャリアの一部がコレクタ層へと流れることにより、サージピーク電圧を小さくする量の第２キャリアが第２電極からコレクタ層を介してドリフト層に注入されるようにしている。
【００１２】
これによれば、リカバリ状態において、サージピーク電圧を小さくできる第２キャリアが注入されるようにしている。このため、半導体装置が破壊されることを抑制できる。
【００１３】
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態における半導体装置の平面模式図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】リカバリ状態におけるコレクタ層へと流れる電子と、コレクタ層から注入される正孔との状態を示す模式図である。
【図４】サージピーク電圧と、半導体基板の厚さに対するＦＳ層の間隔との関係を示すシミュレーション結果である。
【図５】第２実施形態における半導体装置の断面図である。
【図６】他の実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
第１実施形態について図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１７】
図１に示されるように、半導体装置は、ＩＧＢＴ素子１ａを有するＩＧＢＴ領域１と、ＦＷＤ素子２ａを有するＦＷＤ領域２とが共通の半導体基板１０に形成されたＲＣ（すなわち、Reverse Conducting）−ＩＧＢＴとされている。特に限定されるものではないが、本実施形態では、ＩＧＢＴ領域１およびＦＷＤ領域２は、一方向に沿って延設されていると共に、延設方向と交差する方向に交互に形成されている。なお、図１中では、ＩＧＢＴ領域１およびＦＷＤ領域２は、紙面左右方向に沿って延設され、紙面上下方向に交互に形成されている。
【００１８】
図２に示されるように、半導体基板１０は、Ｎ−型のドリフト層１１を有している。なお、半導体基板１０は、例えば、シリコン基板で構成される。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。
【００１９】
また、半導体基板１０には、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、ベース層１２は、トレンチ１３によって複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１およびＦＷＤ領域２にそれぞれ形成され、半導体基板１０の一面１０ａの面方向のうちの一方向に沿って等間隔に形成されたストライプ状とされている。なお、図２中では、各トレンチ１３は、紙面垂直方向に沿って形成されている。
【００２０】
各トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２１】
ベース層１２の表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたＮ＋型のエミッタ領域１６が形成されている。具体的には、エミッタ領域１６は、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。なお、本実施形態では、トレンチ１３の壁面のうちのエミッタ領域１６とドリフト層１１との間に位置する部分が、エミッタ領域とドリフト層との間に位置するベース層の表面に相当する。
【００２２】
半導体基板１０の一面１０ａ上には、ＢＰＳＧ（すなわち、Boron Phosphorus Silicon Glass)等で構成される層間絶縁膜１７が形成されている。そして、層間絶縁膜１７上には、層間絶縁膜１７に形成されたコンタクトホール１７ａを介してエミッタ領域１６およびベース層１２と電気的に接続される上部電極１８が形成されている。つまり、層間絶縁膜１７上には、ＩＧＢＴ領域１においてエミッタ電極として機能し、ＦＷＤ領域２においてアノード電極として機能する上部電極１８が形成されている。
【００２３】
なお、本実施形態では、上部電極１８が第１電極に相当している。また、図１に示されるように、半導体基板１０の一面１０ａ上には、ゲート電極１５や図示しない温度センサ等と接続される複数のパッド部１９が形成されている。
【００２４】
そして、図２に示されるように、ＩＧＢＴ領域１では、ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）にＰ＋型のコレクタ層２０が形成されている。また、ＦＷＤ領域２では、ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）にＮ＋型のカソード層２１が形成されている。つまり、ＩＧＢＴ領域１とＦＷＤ領域２とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２０であるかカソード層２１であるかによって区画されている。そして、本実施形態では、コレクタ層２０上の部分がＩＧＢＴ領域１とされ、カソード層２１上の部分がＦＷＤ領域２とされている。なお、コレクタ層２０およびカソード層２１は、半導体基板１０の他面１０ｂから一面１０ａに向かって同じ深さまで形成されている。
【００２５】
また、ドリフト層１１には、ベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）に、ドリフト層１１よりも高不純物濃度とされたＮ型のＦＳ層２２が形成されている。具体的には、ＦＳ層２２は、コレクタ層２０およびカソード層２１と離れた位置に形成されている。言い換えると、ＦＳ層２２は、ドリフト層１１内に形成されている。つまり、ＦＳ層２２は、コレクタ層２０およびカソード層２１との間にドリフト層１１の一部が残存するように形成されている。なお、ＦＳ層２２は、具体的には後述するが、半導体基板１０の厚さＬ１に対するＦＳ層２２とコレクタ層２０およびカソード層２１との間隔Ｌ２の比率が所定値となるように形成されている。
【００２６】
コレクタ層２０およびカソード層２１を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層２０およびカソード層２１と電気的に接続される下部電極２３が形成されている。つまり、ＩＧＢＴ領域１においてはコレクタ電極として機能し、ＦＷＤ領域２においてはカソード電極として機能する下部電極２３が形成されている。本実施形態では、下部電極２３が第２電極に相当している。
【００２７】
そして、上記のように構成されていることにより、ＦＷＤ領域２においては、ベース層１２をアノードとし、ドリフト層１１、ＦＳ層２２、カソード層２１をカソードとしてＰＮ接合されたＦＷＤ素子２ａが構成されている。
【００２８】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、半導体基板１０は、上記のように、コレクタ層２０、カソード層２１、ドリフト層１１、ＦＳ層２２、ベース層１２、エミッタ領域１６を含んで構成されている。次に、上記半導体装置の作動について説明する。
【００２９】
まず、半導体装置は、下部電極２３に上部電極１８より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。この際、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極１８と下部電極２３との間に電流は流れない。
【００３０】
そして、ＩＧＢＴ素子１ａをオン状態にするには、下部電極２３に上部電極１８より高い電圧が印加された状態で、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、ベース層１２のうちのトレンチ１３と接している部分には、反転層が形成される。そして、ＩＧＢＴ素子１ａは、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２０から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。
【００３１】
また、ＩＧＢＴ素子１ａをオフ状態にし、ＦＷＤ素子２ａをオン状態にする（すなわち、ＦＷＤ素子２ａをダイオード動作させる）際には、上部電極１８と下部電極２３に印加する電圧をスイッチングし、上部電極１８に下部電極２３より高い電圧を印加する。そして、ゲート電極１５に絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧を印加する。これにより、ベース層１２のうちのトレンチ１３と接する部分に反転層が形成されなくなり、上部電極１８からベース層１２を介して正孔が供給されると共に、下部電極２３からカソード層２１を介して電子が供給されることでＦＷＤ素子２ａがダイオード動作をする。
【００３２】
その後、ＦＷＤ素子２ａをオン状態からオフ状態にする際には、下部電極２３に上部電極１８より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子２ａに順方向電流が流れている状態から当該電流を遮断する際、下部電極２３に上部電極１８より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子２ａがリカバリ状態となる。そして、ベース層１２中の正孔が上部電極１８側に引き寄せられると共にドリフト層１１中の電子が下部電極２３側に引き寄せられることでリカバリ電流が発生し、ベース層１２とドリフト層１１との間の空乏層が伸びる。
【００３３】
ここで、リカバリ状態では、図３に示されるように、ドリフト層１１中の電子の一部がコレクタ層２０を介して下部電極２３にも流れ込む。そして、コレクタ層２０に電子が流れ込むことにより、下部電極２３からコレクタ層２０を介して正孔がドリフト層１１に注入される。
【００３４】
この際、本実施形態の半導体装置では、ＦＳ層２２がコレクタ層２０およびカソード層２１から離れて形成されている。このため、本実施形態の半導体装置では、ＦＳ層２２がコレクタ層２０およびカソード層２１と接している従来の半導体装置と比較して、コレクタ層２０上およびその近傍に位置する領域の内部抵抗が大きくなる。このため、本実施形態の半導体装置では、従来の半導体装置と比較して、電子がコレクタ層２０に流れ込む際の電圧降下が大きくなる。つまり、本実施形態の半導体装置では、従来の半導体装置と比較して、コレクタ層２０上およびその近傍の領域の電位が低くなり易い。
【００３５】
したがって、本実施形態の半導体装置では、リカバリ状態において、電子がコレクタ層２０へと流れ込み易くなり、これに伴ってコレクタ層２０を介してドリフト層１１に注入される正孔の量が増加する。そして、コレクタ層２０から注入される正孔は、半導体基板１０の面方向に沿っても広がるため、カソード層２１上の領域にも正孔が供給される。このため、本実施形態の半導体装置では、リカバリ状態において、ＦＷＤ領域２でキャリアが枯渇し難くなり、空乏層が半導体基板１０の他面１０ｂ側に伸び難くなる。つまり、リカバリ状態において、ＦＷＤ領域２の空間電荷密度が上昇し、空乏層が半導体基板１０の他面１０ｂ側に伸び難くなる。これにより、リカバリ状態において、完全空乏化を抑制でき、サージピーク電圧を小さくできる。
【００３６】
なお、本実施形態では、電子が第１キャリアに相当し、正孔が第２キャリアに相当している。また、本実施形態のＦＳ層２２は、後述するように、リカバリ状態において、サージピーク電圧が小さくなる適量の正孔が注入される位置に形成されている。
【００３７】
そして、本発明者らは、さらに、サージピーク電圧の大きさと、半導体基板１０の厚さＬ１に対するＦＳ層２２とコレクタ層２０およびカソード層２１との間隔Ｌ２の比率について検討を行い、図４に示す結果を得た。
【００３８】
なお、図１に示されるように、半導体基板１０の厚さＬ１とは、半導体基板１０の一面１０ａと他面１０ｂとの間の長さのことである。ＦＳ層２２とコレクタ層２０およびカソード層２１との間隔Ｌ２とは、ＦＳ層２２とコレクタ層２０およびカソード層２１との間の半導体基板１０の厚さ方向に沿った長さのことである。図４中では、ＦＳ層２２とコレクタ層２０およびカソード層２１との間隔Ｌ２を、単にＦＳ層２２の間隔と示してある。以下では、半導体基板１０の厚さＬ１に対するＦＳ層２２とコレクタ層２０およびカソード層２１との間隔Ｌ２の比率［％］を単にＬ２／Ｌ１として説明する。
【００３９】
図４に示されるように、Ｌ２／Ｌ１が０の場合を基準とすると、サージピーク電圧は、Ｌ２／Ｌ１を０から徐々に大きくすると小さくなる。なお、Ｌ２／Ｌ１が０の場合とは、ＦＳ層２２がコレクタ層２０およびカソード層２１と接している場合のことである。
【００４０】
そして、サージピーク電圧は、Ｌ２／Ｌ１が２〜１７％となる際にほぼ等しくなる。また、サージピーク電圧は、Ｌ２／Ｌ１が１７％よりさらに大きくなるようにすると急峻に小さくなり、Ｌ２／Ｌ１が約１９％となる場合に最も小さくなる。Ｌ２／Ｌ１が１７％から１９％の間にサージピーク電圧が急峻に小さくなるのは、ドリフト層１１に注入される正孔が増加することにより、サージピーク電圧に到達した時点から定電圧になる時点までの間のサステイン電圧が大きくなることに起因するものである。
【００４１】
しかしながら、サージピーク電圧は、Ｌ２／Ｌ１が１９％より大きくなるようにすると徐々に上昇し、Ｌ２／Ｌ１が２１．５％となる場合、Ｌ１／Ｌ２が０である場合と同様の大きさとなる。そして、サージピーク電圧は、Ｌ２／Ｌ１が２１．５％より大きくなるようにすると、さらに上昇する。サージピーク電圧がＬ２／Ｌ１を２１．５％より大きくした場合にさらに大きくなるのは、Ｌ２／Ｌ１が大きくなり過ぎることによって正孔が過度に注入され、サステイン電圧がさらに大きくなることでサージピーク電圧が大きくなってしまうためである。つまり、ＦＳ層２２とコレクタ層２０およびカソード層２１との間隔Ｌ２が広くなり過ぎると、サージピーク電圧が逆に大きくなってしまう。
【００４２】
したがって、本実施形態では、ＦＳ層２２は、サージピーク電圧が小さくなる適量の正孔が注入されるように、Ｌ２／Ｌ１が２１．５％未満となる位置に形成されている。より詳しくは、ＦＳ層２２は、サージピーク電圧が安定して小さくなるように、Ｌ２／Ｌ１が２〜１９％となるように形成されることが好ましい。
【００４３】
なお、図４は、半導体基板１０の厚さを８０μｍ、ドリフト層１１の不純物濃度を１．０×１０１４ｃｍ−３、ＦＳ層２２の不純物濃度を１．０×１０１６ｃｍ−３、ベース層１２の不純物濃度を２．５×１０１７ｃｍ−３、カソード層２１の不純物濃度を５．０×１０１９ｃｍ−３としたときのシミュレーション結果である。但し、不純物濃度等を変更したとしても、サージピーク電圧の大きさは変化するが、サージピーク電圧の波形と、Ｌ２／Ｌ１との関係は変化しない。つまり、Ｌ２／Ｌ１が２１．５％未満となるようにＦＳ層２２を形成することにより、不純物濃度等に関わらずサージピーク電圧を小さくできる。
【００４４】
以上説明したように、本実施形態では、ＦＳ層２２をコレクタ層２０およびカソード層２１と離れた位置に形成している。そして、リカバリ状態において、サージピーク電圧を小さくできるように、コレクタ層２０から適量の正孔がドリフト層１１に注入されるようにしている。つまり、Ｌ１／Ｌ２が２１．５％未満となるようにしている。このため、サージピーク電圧を小さくでき、半導体装置が破壊されることを抑制できる。
【００４５】
（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１実施形態に対して、カソード層２１内にキャリア注入層を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４６】
本実施形態では、図５に示されるように、カソード層２１内にＰ＋型のキャリア注入層２４が複数形成されている。本実施形態では、複数のキャリア注入層２４は、カソード層２１の延設方向に沿ってストライプ状となるように形成されている。
【００４７】
これによれば、リカバリ状態では、ドリフト層１１内の正孔は、コレクタ層２０と共にカソード層２１内に位置するキャリア注入層２４にも流れ込む。そして、ドリフト層１１には、キャリア注入層２４を介しても正孔が注入される。このため、リカバリ状態において、ＦＷＤ領域２でさらにキャリアが枯渇し難くなり、サージピーク電圧を小さくできる。
【００４８】
なお、上記のように、リカバリ状態では、正孔が過度に注入されるとサージピーク電圧が逆に大きくなってしまう。このため、ＦＳ層２２は、サージピーク電圧が小さくなる適量の正孔が注入されるように、コレクタ層２０およびカソード層２１との間隔Ｌ２が調整された位置に形成されている。
【００４９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５０】
例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００５１】
また、上記各実施形態において、ベース層１２の表層部（すなわち、半導体基板１０の一面１０ａ側）に、ベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域を形成するようにしてもよい。
【００５２】
そして、上記各実施形態において、ＦＳ層２２は、半導体基板１０の厚さ方向に複数形成されていてもよい。例えば、第１実施形態において、図６に示されるように、ＦＳ層２２は、半導体基板１０の厚さ方向に沿って２つ形成されていてもよい。この場合は、サージピーク電圧が小さくなる適量の正孔が注入されるように、最も半導体基板１０の他面１０ｂ側に位置するＦＳ層２２とコレクタ層２０およびカソード層２１との間隔Ｌ２が上記第１実施形態と同様となるように調整されていればよい。
【００５３】
さらに、上記各実施形態において、トレンチゲート型の半導体装置ではなく、半導体基板１０の一面１０ａ上にゲート電極１５が配置されるプレーナ型の半導体装置としてもよい。この場合は、半導体基板１０の一面１０ａ上にゲート絶縁膜１４を介してゲート電極１５が配置されるため、ベース層１２のうちの半導体基板１０の一面１０ａを構成する部分がベース層の表面に相当する。
【００５４】
また、上記第２実施形態において、複数のキャリア注入層２４は、ストライプ状ではなく、例えば、格子状に形成されていてもよい。また、キャリア注入層２４は複数ではなく、１つのみ形成されていてもよい。
【符号の説明】
【００５５】
１      ＩＧＢＴ領域
１ａ    ＩＧＢＴ素子
２      ＦＷＤ領域
２ａ    ＦＷＤ素子
１０    半導体基板
１１    ドリフト層
１２    ベース層
１４    ゲート絶縁膜
１５    ゲート電極
１６    エミッタ領域
１８    上部電極（第１電極）
２０    コレクタ層
２１    カソード層
２２    ＦＳ層
２３    下部電極（第２電極）
【図１】
2019004030.tif 000003
【図２】
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【図３】
2019004030.tif 000005
【図４】
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【図５】
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【図６】
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