(57)【要約】【課題】スイッチング損失と定常損失を改善し、かつ、スイッチング速度の低下による損失改善効果の低下を抑制することが可能な半導体装置を提供することを目的とする。【解決手段】半導体装置は、ＭＯＳＦＥＴ１とＩＧＢＴ２とを含むスイッチング素子と、第１調整回路２３と、第２調整回路２４とを備えている。第１調整回路２３および第２調整回路２４は、スイッチング素子のターンオン時およびターンオフ時にＭＯＳＦＥＴ１を駆動し、スイッチング素子の定常電流通電時にＩＧＢＴ２を駆動し、ＭＯＳＦＥＴ１のソース電極およびＩＧＢＴ２のエミッタ電極は、エミッタ端子Ｅｓから延びる制御エミッタ配線８に接続され、ＭＯＳＦＥＴ１のソース電極は、エミッタ端子Ｅｓの周辺領域に配置されている。【選択図】図１
2019004669.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴと並列に接続されたＩＧＢＴとを含むスイッチング素子と、
前記ＭＯＳＦＥＴのゲート電極に入力される第１制御信号を調整することで前記ＭＯＳＦＥＴを駆動する第１調整回路と、
前記ＩＧＢＴのゲート電極に入力される第２制御信号を調整することで前記ＩＧＢＴを駆動する第２調整回路と、
を備え、
前記第１調整回路および前記第２調整回路は、前記スイッチング素子のターンオン時およびターンオフ時に前記ＭＯＳＦＥＴを駆動し、前記スイッチング素子の定常電流通電時に前記ＩＧＢＴを駆動し、
前記ＭＯＳＦＥＴのソース電極および前記ＩＧＢＴのエミッタ電極は、エミッタ端子から延びる制御エミッタ配線に接続され、
前記ＭＯＳＦＥＴの前記ソース電極は、前記エミッタ端子の周辺領域に配置された、半導体装置。
【請求項２】
前記第１調整回路は、前記ＩＧＢＴの温度を監視し、前記温度が予め定められた温度より高くなると前記ＭＯＳＦＥＴのＯＮ時間を延ばすように前記第１制御信号を調整する、請求項１記載の半導体装置。
【請求項３】
前記ＩＧＢＴを流れる電流の電流値を監視し、前記電流値が予め定められた値より高くなると前記ＩＧＢＴをターンオフさせる過電流遮断回路をさらに備えた、請求項１記載の半導体装置。
【請求項４】
前記過電流遮断回路は、前記第１制御信号を監視し、前記第１制御信号がＬレベルになり、かつ、前記電流値が予め定められた値より高くなると前記ＩＧＢＴをターンオフさせる、請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる特性を有するパワー半導体素子が並列に接続されたパワー半導体装置に関するものである。
【背景技術】
【０００２】
従来、高速仕様のパワー半導体装置は高速のスイッチング素子のみを備え、低速仕様のパワー半導体装置は低速のスイッチング素子のみを備えていた。従来のパワー半導体装置では、スイッチング損失と定常損失のトレードオフに基づいて高速仕様のものと低速仕様のものが設計されていた。そのため、高速仕様のものでは定常損失、低速仕様のものではスイッチング損失が犠牲となっていた。
【０００３】
例えば特許文献１には、異なる特性を有するＭＯＳＦＥＴとＩＧＢＴとを並列に接続することで、定常損失とスイッチング損失の双方を改善する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１６５４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、エミッタ端子がＭＯＳＦＥＴから離れた位置にある場合、並列に接続されたＭＯＳＦＥＴとＩＧＢＴのうちスイッチング損失が主に発生するＭＯＳＦＥＴのゲート電極とソース電極との間にかかる負帰還が大きくなる場合がある。そのため、ＭＯＳＦＥＴのスイッチング速度の低下によって、パワー半導体装置全体の損失改善効果が低下するという問題があった。
【０００６】
そこで、本発明は、スイッチング損失と定常損失を改善し、かつ、スイッチング速度の低下による損失改善効果の低下を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴと並列に接続されたＩＧＢＴとを含むスイッチング素子と、前記ＭＯＳＦＥＴのゲート電極に入力される第１制御信号を調整することで前記ＭＯＳＦＥＴを駆動する第１調整回路と、前記ＩＧＢＴのゲート電極に入力される第２制御信号を調整することで前記ＩＧＢＴを駆動する第２調整回路とを備え、前記第１調整回路および前記第２調整回路は、前記スイッチング素子のターンオン時およびターンオフ時に前記ＭＯＳＦＥＴを駆動し、前記スイッチング素子の定常電流通電時に前記ＩＧＢＴを駆動し、前記ＭＯＳＦＥＴのソース電極および前記ＩＧＢＴのエミッタ電極は、エミッタ端子から延びる制御エミッタ配線に接続され、前記ＭＯＳＦＥＴの前記ソース電極は、前記エミッタ端子の周辺領域に配置されたものである。
【発明の効果】
【０００８】
本発明によれば、第１調整回路および第２調整回路は、スイッチング素子のターンオン時およびターンオフ時にＭＯＳＦＥＴを駆動し、スイッチング素子の定常電流通電時にＩＧＢＴを駆動する。したがって、ＩＧＢＴよりスイッチング損失の小さいＭＯＳＦＥＴによるスイッチング損失の低減、およびＭＯＳＦＥＴより定常損失の小さいＩＧＢＴによる定常損失の低減を実現することで、スイッチング損失と定常損失の双方を改善することができる。
【０００９】
また、ＭＯＳＦＥＴのソース電極およびＩＧＢＴのエミッタ電極は、エミッタ端子から延びる制御エミッタ配線に接続され、ＭＯＳＦＥＴのソース電極は、エミッタ端子の周辺領域に配置された。したがって、ＭＯＳＦＥＴのゲート電極とソース電極との間にかかる負帰還を小さくすることができるため、スイッチング速度の低下による損失改善効果の低下を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の回路図である。
【図２】半導体装置の動作を示すタイミングチャートである。
【図３】半導体装置の電流・電圧波形模式図である。
【図４】ＭＯＳＦＥＴのゲート電極とソース電極との間にかかる負帰還を説明するための説明図である。
【図５】ＭＯＳＦＥＴのゲート電極とソース電極との間にかかる負帰還を説明するための回路図である。
【図６】実施の形態２に係る半導体装置の回路図である。
【図７】半導体装置の動作を示すタイミングチャートである。
【図８】実施の形態３に係る半導体装置の回路図である。
【図９】ターンオン時にＩＧＢＴのみを駆動した場合の駆動電流波形図である。
【図１０】ターンオン時にＭＯＳＦＥＴを駆動した場合の駆動電流波形図である。
【図１１】実施の形態４に係る半導体装置の回路図である。
【図１２】半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置の回路図である。図２は、半導体装置の動作を示すタイミングチャートである。図３は、半導体装置の電流・電圧波形模式図である。
【００１２】
図１に示すように、半導体装置は、パワーモジュールであり、ＭＯＳＦＥＴ１、ＩＧＢＴ２、第１調整回路２３、および第２調整回路２４を備えている。なお、ＭＯＳＦＥＴ１およびＩＧＢＴ２がスイッチング素子に相当する。
【００１３】
ＭＯＳＦＥＴ１とＩＧＢＴ２は並列に接続されている。より具体的には、ＭＯＳＦＥＴ１のドレイン電極とＩＧＢＴ２のコレクタ電極が接続され、ＭＯＳＦＥＴ１のソース電極とＩＧＢＴ２のエミッタ電極が接続されている。ＭＯＳＦＥＴ１のゲート電極は、第１調整回路２３の出力電極に接続され、ＩＧＢＴ２のゲート電極は、第２調整回路２４の出力電極に接続されている。
【００１４】
第１調整回路２３は、ＸＯＲ回路３および第１遅延回路３ａを備え、ＭＯＳＦＥＴ１のゲート電極に入力される第１制御信号ＶＧ１を調整することでＭＯＳＦＥＴ１を駆動する回路である。第１遅延回路３ａは、抵抗Ｒ１およびコンデンサＣ１を備えたＲＣフィルタによる遅れを利用する回路である。外部から出力された制御信号Ｖcinは、ＸＯＲ回路３の一方の入力と第１遅延回路３ａに入力され、第１遅延回路３ａにより遅らされた制御信号Ｖcinは、ＸＯＲ回路３の他方の入力に入力される。ＸＯＲ回路３は、第１制御信号ＶＧ１をＭＯＳＦＥＴ１のゲート電極に出力する。
【００１５】
第２調整回路２４は、インバータ回路４および第２遅延回路４ａを備え、ＩＧＢＴ２のゲート電極に入力される第２制御信号ＶＧ２を調整することでＩＧＢＴ２を駆動する回路である。第２遅延回路４ａは、抵抗Ｒ２およびコンデンサＣ２を備えたＲＣフィルタによる遅れを利用する回路である。外部から出力された制御信号Ｖcinは、第２遅延回路４ａに入力され、第２遅延回路４ａにより遅らされた制御信号Ｖcinは、インバータ回路４に入力される。インバータ回路４は、第２制御信号ＶＧ２をＩＧＢＴ２のゲート電極に出力する。なお、抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値より大きくなるように設定されており、第１遅延回路３ａによる遅延時間は、第２遅延回路４ａによる遅延時間より大きい。
【００１６】
次に、図２を用いて、半導体装置の動作を説明する。図２に示すように、外部から出力された制御信号Ｖcinが高電位（「Ｈ」レベル）から低電位（「Ｌ」レベル）となってターンオンする場合、第１調整回路２３および第２調整回路２４は、ＭＯＳＦＥＴ１、ＩＧＢＴ２の順でターンオンさせるように第１制御信号ＶＧ１および第２制御信号ＶＧ２を調整する。第１遅延回路３ａによる遅延時間が経過した後、第１調整回路２３および第２調整回路２４は、ＩＧＢＴ２がオンの状態でＭＯＳＦＥＴ１をターンオフさせるように第１制御信号ＶＧ１および第２制御信号ＶＧ２を調整する。
【００１７】
すなわち、スイッチング素子のターンオン時には最初にＩＧＢＴ２よりスイッチング損失の小さいＭＯＳＦＥＴ１のみが駆動され、所定時間経過した後にＩＧＢＴ２が駆動されるため、図３に示すように、スイッチング損失を改善することができる。なお、ＭＯＳＦＥＴ１が駆動されてからＩＧＢＴ２が駆動されるまでの所定時間は、第１遅延回路３ａによる遅延時間と第２遅延回路４ａによる遅延時間との差である。
【００１８】
ＭＯＳＦＥＴ１が駆動されてから第１遅延回路３ａによる遅延時間が経過した後、ＭＯＳＦＥＴ１の駆動が停止されるため、定常電流通電時にはＭＯＳＦＥＴ１より定常損失の小さいＩＧＢＴ２のみが駆動されることになる。これにより、図３に示すように、定常損失を改善することができる。
【００１９】
次に、制御信号Ｖcinが低電位（「Ｌ」レベル）から高電位（「Ｈ」レベル）となってターンオフする場合、第１調整回路２３および第２調整回路２４は、ＩＧＢＴ２がオンの状態でＭＯＳＦＥＴ１をターンオンさせ、ＩＧＢＴ２、ＭＯＳＦＥＴ１の順でターンオフさせるように第１制御信号ＶＧ１および第２制御信号ＶＧ２を調整する。
【００２０】
すなわち、スイッチング素子のターンオフ時には最初にＭＯＳＦＥＴ１よりスイッチング損失の大きいＩＧＢＴ２の駆動が停止され、所定時間経過した後にＭＯＳＦＥＴ１の駆動が停止されるため、図３に示すように、スイッチング損失を改善することができる。なお、ＩＧＢＴ２の駆動が停止されてからＭＯＳＦＥＴ１の駆動が停止されるまでの所定時間は、第１遅延回路３ａによる遅延時間と第２遅延回路４ａによる遅延時間との差である。
【００２１】
次に、図４と図５を用いて、ＭＯＳＦＥＴ１のゲート電極とソース電極との間の負帰還について説明する。図４は、ＭＯＳＦＥＴのゲート電極とソース電極との間にかかる負帰還を説明するための説明図である。図５は、ＭＯＳＦＥＴのゲート電極とソース電極との間にかかる負帰還を説明するための回路図である。
【００２２】
図４に示すように、ＭＯＳＦＥＴ１のソース電極およびＩＧＢＴ２のエミッタ電極は、エミッタ端子Ｅｓから延びる制御エミッタ配線８に接続されている。より具体的には、ＭＯＳＦＥＴ１のソース電極は、エミッタ端子Ｅｓの周辺領域に配置されているため、制御エミッタ配線８に直接接続されている。他方、ＩＧＢＴ２のエミッタ電極は、エミッタ端子Ｅｓから離れた位置にあるため、制御エミッタ配線８に直接接続されず、リードフレーム９を経由して制御エミッタ配線８に接続されている。このように、エミッタ端子ＥｓからＭＯＳＦＥＴ１のソース電極までの配線経路は短くなるが、エミッタ端子ＥｓからＩＧＢＴ２のエミッタ電極までの配線経路は長くなる。
【００２３】
これにより、ＭＯＳＦＥＴ１のゲート電極とソース電極との間にかかる負帰還を小さくすることができるため、スイッチング速度の低下による損失改善効果の低下を抑制できる。また、ＩＧＢＴ２のゲート電極とＭＯＳＦＥＴ１のソース電極との間にかかる負帰還を大きくすることができるため、ＩＧＢＴ２のスイッチング速度が低下することで短絡時のピーク電流を抑制できる。
【００２４】
以上のように、実施の形態１に係る半導体装置では、第１調整回路２３および第２調整回路２４は、スイッチング素子のターンオン時およびターンオフ時にＭＯＳＦＥＴ１を駆動し、スイッチング素子の定常電流通電時にＩＧＢＴ２を駆動する。したがって、ＩＧＢＴ２よりスイッチング損失の小さいＭＯＳＦＥＴ１によるスイッチング損失の低減、およびＭＯＳＦＥＴ１より定常損失の小さいＩＧＢＴ２による定常損失の低減を実現することで、スイッチング損失と定常損失の双方を改善することができる。
【００２５】
また、ＭＯＳＦＥＴ１およびＩＧＢＴ２の各々にスイッチング損失および定常損失が分配されることで、ＭＯＳＦＥＴ１およびＩＧＢＴ２の温度上昇を抑制できる。
【００２６】
また、ＭＯＳＦＥＴ１のソース電極およびＩＧＢＴ２のエミッタ電極は、エミッタ端子Ｅｓから延びる制御エミッタ配線８に接続され、ＭＯＳＦＥＴ１のソース電極は、エミッタ端子Ｅｓの周辺領域に配置された。したがって、ＭＯＳＦＥＴ１のゲート電極とソース電極との間にかかる負帰還を小さくすることができるため、スイッチング速度の低下による損失改善効果の低下を抑制できる。
【００２７】
また、ＩＧＢＴ２のゲート電極とＭＯＳＦＥＴ１のソース電極との間にかかる負帰還を大きくすることができるため、ＩＧＢＴ２のスイッチング速度が低下することで短絡時のピーク電流を抑制できる。
【００２８】
＜実施の形態２＞
次に、実施の形態２に係る半導体装置について説明する。図６は、実施の形態２に係る半導体装置の回路図である。図７は、半導体装置の動作を示すタイミングチャートである。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００２９】
図６と図７に示すように、実施の形態２では、第１調整回路３３は、ＩＧＢＴ２の温度を監視し、温度が予め定められた温度より高くなるとＭＯＳＦＥＴ１のＯＮ時間を延ばすように第１制御信号ＶＧ１を調整する。
【００３０】
次に、第１調整回路３３について詳細に説明する。図６に示すように、第１調整回路３３は、第１遅延回路３ｂおよびセンス回路２５を備えている。
【００３１】
第１遅延回路３ｂは、抵抗Ｒ１、コンデンサＣ１、トランジスタ７、およびコンデンサＣ３を備えている。すなわち、第１遅延回路３ｂは、実施の形態１の第１遅延回路３ａにトランジスタ７およびコンデンサＣ３を追加した構成である。
【００３２】
センス回路２５は、プルアップ抵抗Ｒ３、複数のダイオード５、およびコンパレータ６を備えている。コンパレータ６の正入力（＋）には、プルアップ抵抗Ｒ３とダイオード５のアノードとの接続点が接続され、負入力（−）には基準電圧Ｖref1が入力されている。センス回路２５は、ＩＧＢＴ２の周辺領域に配置され、ダイオード５の順方向降下電圧Ｖｆの温度依存特性を利用してＩＧＢＴ２の素子温度Ｔｊを判定している。
【００３３】
次に、図６と図７を用いて半導体装置の動作について説明する。図６と図７に示すように、Ｔｊが予め定められた温度より低い場合、コンパレータ６の正入力（＋）にはＶref1より低い電圧が入力されるため、コンパレータ６の出力信号Ｖｔは「Ｌ」レベルである。Ｔｊが予め定められた温度より高くなると、ダイオード５のＶｆが低下しコンパレータ６の正入力（＋）にはＶref1より高い電圧が入力されるため、コンパレータ６の出力信号Ｖｔは「Ｈ」レベルとなる。
【００３４】
このとき、トランジスタ７がＯＮし第１遅延回路３ｂによる遅延時間が増加するため、第１制御信号ＶＧ１の「Ｈ」レベルの時間が増加する。これにより、ＭＯＳＦＥＴ１のＯＮ時間が調整される。より具体的には、ＭＯＳＦＥＴ１のＯＮ時間が増加する。なお、予め定められた温度とは、例えば１５０℃または１７５℃である。
【００３５】
以上のように、実施の形態２に係る半導体装置では、第１調整回路３３は、ＩＧＢＴ２の温度を監視し、温度が予め定められた温度より高くなるとＭＯＳＦＥＴ１のＯＮ時間を延ばすように第１制御信号ＶＧ１を調整する。したがって、ＩＧＢＴ２の素子温度Ｔｊに応じて、ＭＯＳＦＥＴ１のＯＮ時間を延ばしＩＧＢＴ２での発生損失をＭＯＳＦＥＴ１に分配することで、ＩＧＢＴ２の過熱状態を抑制できる。
【００３６】
＜実施の形態３＞
次に、実施の形態３に係る半導体装置について説明する。図８は、実施の形態３に係る半導体装置の回路図である。図９は、ターンオン時にＩＧＢＴ２のみを駆動した場合の駆動電流波形図である。図１０は、ターンオン時にＭＯＳＦＥＴ１を駆動した場合の駆動電流波形図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００３７】
図８に示すように、実施の形態３では、半導体装置は、ＩＧＢＴ２を流れるセンス電流Ｉsenseの電流値を監視し、電流値が予め定められた値より高くなるとＩＧＢＴ２をターンオフさせる過電流遮断回路２６をさらに備えている。
【００３８】
過電流遮断回路２６は、抵抗Ｒ５、ノイズフィルタ回路１０、コンパレータ１１、抵抗Ｒ６、およびトランジスタ１５を備えている。ノイズフィルタ回路１０は、抵抗Ｒ４およびコンデンサＣ４を備えている。コンパレータ６の正入力（＋）には、ＩＧＢＴ２の電流センス電極がノイズフィルタ回路１０を介して接続され、負入力（−）には基準電圧Ｖref2が入力されている。コンパレータ６の出力はトランジスタ１５のゲート電極に接続されている。
【００３９】
次に、図８を用いて半導体装置の動作について説明する。図８に示すように、センス電流Ｉsenseの電流値が予め定められた値より低い場合、コンパレータ１１の正入力（＋）にはＶref2より低い電圧が入力されるため、コンパレータ１１の出力信号Ｖｔは「Ｌ」レベルである。ＩＧＢＴ２に過電流が流れてセンス電流Ｉsenseの電流値が予め定められた値より高くなると、コンパレータ１１の正入力（＋）にはＶref2より高い電圧が入力されるため、コンパレータ１１の出力信号Ｖｔは「Ｈ」レベルとなる。
【００４０】
このとき、トランジスタ１５がＯＮし第２制御信号ＶＧ２は「Ｌ」レベルとなるため、ＩＧＢＴ２はターンオフされる。
【００４１】
次に、図９と図１０を用いて、ノイズフィルタ回路１０の最適化について説明する。図９に示すように、スイッチング素子のターンオン時にＩＧＢＴ２のみを駆動した場合、ＩＧＢＴ２にリカバリ電流が流れることからＩＧＢＴ２のセンス電流Ｉsenseにノイズが乗るため、過電流の誤検出防止のためのノイズフィルタ回路が必要となる。
【００４２】
これに対して、実施の形態３では、スイッチング素子のターンオン時に先ずＭＯＳＦＥＴ１のみを先に駆動する。次いでリカバリ電流がＭＯＳＦＥＴ１に流れた後でＩＧＢＴ２を駆動する。これにより、図１０に示すように、ＩＧＢＴ２にリカバリ電流が流れないことからＩＧＢＴ２のセンス電流Ｉsenseにノイズが乗らないため、ノイズフィルタ回路１０を小さくして最適化することができる。
【００４３】
以上のように、実施の形態３に係る半導体装置は、ＩＧＢＴ２を流れるセンス電流Ｉsenseの電流値を監視し、電流値が予め定められた値より高くなるとＩＧＢＴ２をターンオフさせる過電流遮断回路２６をさらに備えている。
【００４４】
従来は、ＩＧＢＴ２にリカバリ電流が流れることからＩＧＢＴ２のセンス電流Ｉsenseにノイズが乗るため、過電流の誤検出防止のためのノイズフィルタ回路が必要であった。しかし、実施の形態３に係る半導体装置では、スイッチング素子のターンオン時にＭＯＳＦＥＴ１を駆動するため、ＩＧＢＴ２にリカバリ電流が流れないことからＩＧＢＴ２のセンス電流Ｉsenseにノイズが乗らないため、ノイズフィルタ回路１０を小さくして最適化することができる。
【００４５】
よって、ＩＧＢＴ２のＯＮ状態にＩＧＢＴ２の電流センス電極を用いて過電流保護を行うことで、ノイズフィルタ回路１０の削減および部品点数の削減が可能となる。また、上記の過電流保護方法を用いる場合、スイッチング素子の定常電流通電時にはＭＯＳＦＥＴ１はＯＦＦ状態であることから、ＭＯＳＦＥＴ１には電流センス電極を備える必要はないため、ＭＯＳＦＥＴ１の製造コストの低減および有効面積の拡大が可能となる。
【００４６】
＜実施の形態４＞
次に、実施の形態４に係る半導体装置について説明する。図１１は、実施の形態４に係る半導体装置の回路図である。図１２は、半導体装置の動作を示すタイミングチャートである。なお、実施の形態４において、実施の形態１〜３で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００４７】
図１１と図１２に示すように、実施の形態４では、過電流遮断回路３６は、第１制御信号ＶＧ１を監視し、第１制御信号ＶＧ１が「Ｌ」レベルになり、かつ、ＩＧＢＴ２のセンス電流Ｉsenseの電流値が予め定められた値より高くなるとＩＧＢＴ２をターンオフさせる。すなわち、実施の形態４では、第１制御信号ＶＧ１が「Ｌ」レベルのときにのみ過電流保護を行う。ここで、第１制御信号ＶＧ１が「Ｈ」レベルのときに過電流保護を行わない理由としては、第１制御信号ＶＧ１が「Ｈ」レベルのときに過電流検出を行うとノイズにより誤検出する可能性が大きくなるためである。
【００４８】
図１１に示すように、過電流遮断回路３６は、実施の形態３の過電流遮断回路２６に対してノイズフィルタ回路１０をなくし、インバータ回路１２およびＡＮＤ回路１４を追加した構成である。ＡＮＤ回路１４の一方の入力には、ＸＯＲ回路３の出力がインバータ回路１２を介して接続され、他方の入力には、コンパレータ１１の出力が接続されている。ＡＮＤ回路１４の出力は、トランジスタ１５のゲート電極に接続されている。
【００４９】
図１１と図１２に示すように、第１制御信号ＶＧ１が「Ｈ」レベルの場合、ＡＮＤ回路１４の出力は常に「Ｌ」レベルになるため、トランジスタ１５はＯＦＦとなる。そのため、ＩＧＢＴ２は制御信号Ｖcinに基づいて動作する。
【００５０】
第２制御信号ＶＧ２が「Ｈ」レベルになり、ＩＧＢＴ２のセンス電流Ｉsenseの電流値が予め定められた値より高くなると電流センス電極にかかる電圧が「Ｈ」レベルになり、コンパレータ１１の正入力（＋）にはＶref2より高い電圧が入力されるため、コンパレータ１１の出力信号は「Ｈ」レベルとなる。この状態で第１制御信号ＶＧ１が「Ｌ」レベルになると、ＡＮＤ回路１４の出力電圧Ｖscは「Ｈ」レベルになるため、トランジスタ１５はＯＮとなる。これにより、第２制御信号ＶＧ２は「Ｌ」レベルになり、ＩＧＢＴ２はターンオフされる。なお、ＡＮＤ回路１４の出力には図示しないラッチ回路などが接続されており、ＩＧＢＴ２のターンオフ後は、このラッチ回路などによって、別途リセット信号が入力されるまで、ＡＮＤ回路１４の出力電圧Ｖscは「Ｈ」レベルを維持する。これにより、制御信号Ｖcinの状態に関わらず、ＩＧＢＴ２はターンオフ状態を維持する。
【００５１】
以上のように、実施の形態４に係る半導体装置では、過電流遮断回路３６は、第１制御信号ＶＧ１を監視し、第１制御信号ＶＧ１が「Ｌ」レベルになり、かつ、ＩＧＢＴ２のセンス電流Ｉsenseの電流値が予め定められた値より高くなるとＩＧＢＴ２をターンオフさせる。
【００５２】
したがって、過電流検出に関してノイズにより誤検出する可能性を低減することができる。また、ＭＯＳＦＥＴ１よりスイッチング速度の緩やかなＩＧＢＴ２によってターンオフ動作を行うため、ターンオフサージ電圧を抑制できる。
【００５３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５４】
１  ＭＯＳＦＥＴ、２  ＩＧＢＴ、２３  第１調整回路、２４  第２調整回路、２６  過電流遮断回路、３３  第１調整回路、３６  過電流遮断回路。
【図１】
2019004669.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2019004669.tif 000008
【図７】
2019004669.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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