(57)【要約】【課題】機能を向上させることができ、かつ、製造工程数を削減することができる配線基板の製造方法を提供する。【解決手段】配線基板の製造方法では、基板１０上に第１絶縁層１６が形成される。基板１０の第１領域において第１絶縁層１６に第１接続孔１７が形成され、かつ、基板１０の第２領域において第１絶縁層１６に凹部１７Ａが形成される。次に、第１領域において第１絶縁層１６上に第１接続孔１７を通過する第１配線１８が形成される。第１配線１８上及び凹部１７Ａ上を含んで第１絶縁層１６上に第２絶縁層１９が形成される。第２絶縁層１９の表面が平坦面Ｆとされると共に、第２領域において凹部１７Ａの段差に基づき第２絶縁層１９の表面部位に段差部１９Ａが形成される。段差部１９Ａをアライメントマークとして用いて、第２絶縁層１９に第２接続孔２２Ｂが形成され、第２絶縁層１９上に第２接続孔２２Ｂを通過する第２配線２３が形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１絶縁層を形成する工程と、
前記基板の第１領域において前記第１絶縁層に第１接続孔を形成し、かつ、前記第１領域とは異なる前記基板の第２領域において前記第１絶縁層に凹部を形成する工程と、
前記第１領域において前記第１絶縁層上に前記第１接続孔を通過する第１配線を形成する工程と、
前記第１配線上及び前記凹部上を含んで前記第１絶縁層上に第２絶縁層を形成する工程と、
前記第２絶縁層の表面を平坦面とし、かつ、前記第２領域において前記第２絶縁層の表面部位に前記凹部の段差に基づく段差部を形成する工程と、
前記段差部をアライメントマークとして用いて、前記第２絶縁層に第２接続孔を形成し、前記第２絶縁層上に前記第２接続孔を通過する第２配線を形成する工程と、
を備えた配線基板の製造方法。
【請求項２】
前記第２絶縁層を形成する工程は、前記凹部の開口径の２分の１よりも薄い厚さの前記第２絶縁層を形成する工程とされ、
前記平坦面とする工程は、ケミカルメカニカルポリッシング処理を用いて前記第２絶縁層を平坦面とする工程とされる請求項１に記載の配線基板の製造方法。
【請求項３】
基板上に第１絶縁層を形成する工程と、
前記基板の第１領域において前記第１絶縁層に第１接続孔を形成し、かつ、前記第１領域とは異なる前記基板の第２領域において前記第１絶縁層に凹部を形成する工程と、
前記第１領域において前記第１絶縁層上に前記第１接続孔を通過する第１配線を形成する工程と、
前記第１配線上及び前記凹部上を含んで前記第１絶縁層上に第２絶縁層を形成する工程と、
前記第２絶縁層の表面を平坦面とし、かつ、前記第２領域において前記第２絶縁層の表面部位に前記凹部の段差に基づく段差部を形成する工程と、
前記段差部をアライメントマークとして用いて、第１領域において前記第２絶縁層上に金属層を形成する工程と、
前記金属層上を含んで前記第２絶縁層上に第３絶縁層を形成する工程と、
前記段差部をアライメントマークとして用いて、前記第３絶縁層に第２接続孔を形成し、前記第３絶縁層上に前記第２接続孔を通過する第２配線を形成する工程と、
を備えた配線基板の製造方法。
【請求項４】
前記金属層を形成する工程は、磁気抵抗層を形成する工程である請求項３に記載の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板の製造方法に関し、特に基板上にアライメントマークを用いて多層構造の配線層を形成する配線基板の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
下記特許文献１には、半導体装置の製造方法が開示されている。この半導体装置の製造方法では、半導体基板上に下層絶縁層が形成された後、下層絶縁層の表面が平坦化されている。平坦化された下層絶縁層の表面上には磁気センサ素子として使用される磁性層が形成されている。磁性層上には更に上層絶縁層が形成され、この後、上層絶縁層には接続孔が形成され、上層絶縁層上に接続孔を通過する配線が形成されている。
下層絶縁層の表面の平坦化には、スピンオングラス（SOG: Spin On Glass）法やケミカルメカニカルポリッシング（CMP: Chemical Mechanical Polishing）法が使用されている。
このような半導体装置の製造方法では、下層絶縁層の表面が平坦化されているので、磁気センサ素子の磁性層の寸法ばらつきを小さくすることができ、オフセット電圧の精度を向上させることができる。すなわち、磁気センサ素子による検出精度を向上することができるので、半導体装置の機能を向上することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１０３３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記半導体装置の製造方法では、下層絶縁層が平坦化されるので、下層絶縁層にはアライメントマーク（アライメントターゲット）として使用される段差が無くなってしまう。下層絶縁層よりも上層の磁性層や配線のパターンを形成するには、下地絶縁層にアライメントマークを形成する工程を追加する必要があった。
【０００５】
本発明は、上記事実を考慮し、機能を向上させることができ、かつ、製造工程数を削減することができる配線基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１実施態様に係る配線基板の製造方法は、基板上に第１絶縁層を形成する工程と、基板の第１領域において第１絶縁層に第１接続孔を形成し、かつ、第１領域とは異なる基板の第２領域において第１絶縁層に凹部を形成する工程と、第１領域において第１絶縁層上に第１接続孔を通過する第１配線を形成する工程と、第１配線上及び凹部上を含んで第１絶縁層上に第２絶縁層を形成する工程と、第２絶縁層の表面を平坦面とし、かつ、第２領域において第２絶縁層の表面部位に凹部の段差に基づく段差部を形成する工程と、段差部をアライメントマークとして用いて、第２絶縁層に第２接続孔を形成し、第２絶縁層上に第２接続孔を通過する第２配線を形成する工程と、を備えている。
【０００７】
第１実施態様に係る配線基板の製造方法では、基板上に第１絶縁層が形成され、基板の第１領域において第１絶縁層に第１接続孔が形成される。第１絶縁層上には第１接続孔を通過する第１配線が形成される。第１配線上を含んで第１絶縁層上に第２絶縁層が形成され、第２絶縁層の表面が平坦面とされる。そして、第２絶縁層に第２接続孔が形成され、第２絶縁層上に第２接続孔を通過する第２配線が形成される。
【０００８】
ここで、基板の第２領域において、第１接続孔を形成する工程と同一製造工程により、第１絶縁層に凹部が形成される。第２絶縁層の表面が平坦面とされても、凹部の段差に基づき第２絶縁層の第２領域の表面部位に段差部が形成される。この段差部がアライメントマークとして用いられ、第２接続孔、第２配線のそれぞれが形成される。このため、第２絶縁層の表面が平坦面とされ、かつ、アライメントマークを形成する工程を削減することができる。
【０００９】
本発明の第２実施態様に係る配線基板の製造方法では、第１実施態様に係る配線基板の製造方法において、第２絶縁層を形成する工程は、凹部の開口径の２分の１よりも薄い厚さの第２絶縁層を形成する工程とされ、平坦面とする工程は、CMP処理を用いて第２絶縁層を平坦面とする工程とされる。
【００１０】
第２実施態様に係る配線基板の製造方法によれば、第２絶縁層が凹部の開口径の２分の１よりも薄い厚さにより形成される。このため、CMP処理を用いて第２絶縁層の表面が平坦面とされても、第２領域において第２絶縁層の表面部位に凹部の段差に基づくアライメントマークとしての段差部を形成することができる。
【００１１】
本発明の第３実施態様に係る配線基板の製造方法は、基板上に第１絶縁層を形成する工程と、基板の第１領域において第１絶縁層に第１接続孔を形成し、かつ、第１領域とは異なる基板の第２領域において第１絶縁層に凹部を形成する工程と、第１領域において第１絶縁層上に第１接続孔を通過する第１配線を形成する工程と、第１配線上及び凹部上を含んで第１絶縁層上に第２絶縁層を形成する工程と、第２絶縁層の表面を平坦面とし、かつ、第２領域において第２絶縁層の表面部位に凹部の段差に基づく段差部を形成する工程と、段差部をアライメントマークとして用いて、第１領域において第２絶縁層上に金属層を形成する工程と、金属層上を含んで第２絶縁層上に第３絶縁層を形成する工程と、段差部をアライメントマークとして用いて、第３絶縁層に第２接続孔を形成し、第３絶縁層上に第２接続孔を通過する第２配線を形成する工程と、を備えている。
【００１２】
第３実施態様に係る配線基板の製造方法では、基板上に第１絶縁層が形成され、基板の第１領域において第１絶縁層に第１接続孔が形成される。第１絶縁層上には第１接続孔を通過する第１配線が形成される。第１配線上を含んで第１絶縁層上に第２絶縁層が形成され、第２絶縁層の表面が平坦面とされる。平坦面とされた第２絶縁層上の第１領域には金属層が形成される。金属層上を含んで第２絶縁層上に第３絶縁層が形成される。第３絶縁層には第２接続孔が形成され、第３絶縁層上に第２接続孔を通過する第２配線が形成される。
【００１３】
ここで、基板の第２領域において、第１接続孔を形成する工程と同一製造工程により、第１絶縁層に凹部が形成される。第２絶縁層の第１領域の表面が平坦面とされ、かつ、第２領域において凹部の段差に基づき第２絶縁層の表面部位に段差部が形成される。第２領域において平坦面とされた第２絶縁層上には金属層が形成される。このとき、段差部がアライメントマークとして用いられ、金属層が形成される。
金属層上を含んで第２絶縁層上には第３絶縁層が形成される。段差部がアライメントマークとして用いられ、第２接続孔、第２配線のそれぞれが形成される。
このため、金属層が第２絶縁層の平坦面に形成され、金属層の寸法ばらつきを小さくすることができ、そしてアライメントマークを形成する工程を削減することができる。
【００１４】
本発明の第４実施態様に係る配線基板の製造方法では、第３実施態様に係る配線基板の製造方法において、金属層を形成する工程は、磁気抵抗層を形成する工程である。
【００１５】
第４実施態様に係る配線基板の製造方法によれば、第１領域において平坦面とされた第２絶縁層上に磁気抵抗層としての金属層が形成されるので、磁気抵抗層の寸法ばらつきを小さくすることができる。このため、磁気抵抗層により形成されるMR素子を含んで構築される磁気センサのオフセット電圧のばらつきを小さくし、検出精度を向上させることができるので、機能の向上を図ることができる。
【発明の効果】
【００１６】
本発明に係る配線基板の製造方法は、機能を向上させることができ、かつ、製造工程数を削減することができるという、優れた効果を有する。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態に係る配線基板としての半導体装置の縦断面構造を示す断面図である。
【図２】（Ａ）は図１に示される半導体装置の製造方法（配線基板の製造方法）を説明する第１工程断面図、（Ｂ）は第２工程断面図である。
【図３】（Ａ）は第３工程断面図、（Ｂ）は第４工程断面図である。
【図４】（Ａ）は第５工程断面図、（Ｂ）は第６工程断面図である。
【発明を実施するための形態】
【００１８】
以下、図１〜図４を用いて、本発明の一実施の形態に係る配線基板としての半導体装置及びその製造方法を説明する。
【００１９】
（半導体装置１の縦断面構造）
図１に示されるように、本実施の形態に係る半導体装置１は基板１０を主体に構成されている。基板１０として、ここではシリコン単結晶基板、特にｐ型シリコン単結晶基板が使用されている。
基板１０の主面には第１領域及び第２領域が設けられている。第１領域には、絶縁ゲート型電界効果トランジスタ（IGFET: Insulated Gate Field Effect Transistor）Ｑ、磁気抵抗効果（MR: Magneto Resistive）素子ＭＲ等の半導体素子が配設されている。半導体素子のIGFETＱは、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）及びMISFET（Metal Insulator Semiconductor Field Effect Transistor）を含む意味において使用されている。また、MR素子ＭＲは、異方向性磁気抵抗効果（AMR）素子、巨大磁気抵抗効果（GMR）素子、トンネル磁気抵抗効果（TMR）素子等を含む意味において使用されている。
第２領域には、半導体装置１の製造プロセスにおいてアライメントに使用されるアライメントマークとしての段差部１９Ａが配設されている。
【００２０】
IGFETＱは、ｎチャネル導電型として構成され、素子分離領域１２により周囲を囲まれた領域においてｐ型ウエル領域１１の主面部に配設されている。ｐ型ウエル領域１１は基板１０の主面部に形成されている。図示を省略しているが、ｐチャネル導電型IGFETは基板１０のｎ型ウエル領域の主面部に配設されている。素子分離領域１２は、ここではｐ型ウエル領域１１の主面の素子分離領域を選択的に酸化したフィールド酸化膜により形成されている。
【００２１】
IGFETＱは、チャネル形成領域としてのｐ型ウエル領域１１と、絶縁膜１３と、制御電極１４と、一対の主電極１５とを含んで構成されている。
絶縁膜１３は、ｐ型ウエル領域１１の主面上に配置され、シリコン酸化膜、シリコン窒化膜、又はそれらを積層した複合膜により形成されている。絶縁膜１３は所謂ゲート絶縁膜である。
制御電極１４は、絶縁膜１３上に配置され、電圧の印加により発生する電界効果によってチャネル形成領域におけるキャリアの流れを制御するゲート電極である。制御電極１４としては、シリコン多結晶膜、シリサイド膜若しくは高融点金属膜の単層、又はそれらを積層した複合膜により形成されている。
一対の主電極１５は、制御電極１４のゲート幅方向の両側部においてｐ型ウエル領域１１の主面部に設けられたｎ型半導体領域によって形成されている。
【００２２】
IGFETＱの主電極１５には製造プロセス上の第１層目配線としての第１配線１８が電気的に接続されている。IGFETＱ上には、基板１０の主面上の全面を覆う、第１層目の層間絶縁膜としての第１絶縁層１６が形成されている。第１配線１８は、第１絶縁層１６上に形成され、第１絶縁層１６に形成されたコンタクトホールとしての第１接続孔１７を通過して主電極１５に接続されている。
【００２３】
第１配線１８上を含んで、第１絶縁層１６上には第２層目の層間絶縁層としての第２絶縁層１９が形成されている。第２絶縁層１９の表面は平坦化処理がなされて平坦面Ｆとされている。
【００２４】
MR素子ＭＲは、第１領域において第２絶縁層１９の平坦面Ｆとされた表面上に配設されている。MR素子ＭＲは、磁気抵抗層としての金属層２０により形成されている。ここで、金属層２０には、例えば鉄ニッケル（NiFe）合金膜が使用されている。
【００２５】
MR素子ＭＲ上を含んで、第２絶縁層１９上には第３層目の層間絶縁層としての第３絶縁層２１が形成されている。金属層２０の一部の表面上において第３絶縁層２１にはスルーホール又はビアホールとしての第２接続孔２２Ａが形成されている。また、第１配線１８の表面上において第２絶縁層１９及び第３絶縁層２１にはスルーホール又はビアホールとしての第２接続孔２２Ｂが形成されている。
第３絶縁層２１上には第２層目配線としての第２配線２３が形成されている。第２配線２３の一部は第２接続孔２２Ａを通過して金属層２０に電気的に接続されている。また、第２配線２３の他の一部は第２接続孔２２Ｂを通過して第１配線１８に電気的に接続されている。
【００２６】
（アライメントマークの縦断面構造）
図１に示されるように、第２領域は、半導体素子や回路が配置されない基板１０の周辺領域、又は半導体素子間や回路間の空き領域である。この第２領域には、アライメントマークとして使用される段差部１９Ａが配設されている。
【００２７】
第２領域において、第１絶縁層１６には、第１接続孔１７と同一製造工程により第１絶縁層１６に形成された凹部１７Ａが配設されている。凹部１７Ａは、段差部１９Ａ（アライメントマーク）を形成する基準となる部位（下地パターン）として使用されている。凹部１７Ａの断面形状は、第１接続孔１７の断面形状と同一形状とされている。
段差部１９Ａは、凹部１７Ａの直上において第２絶縁層１９の表面部位に形成されている。段差部１９Ａの断面形状は、第２絶縁層１９の表面から厚さ方向へ凹む凹状に形成されている。この段差部１９Ａは、凹部１７Ａの段差に基づいて（段差形状に沿って）凹状に形成されている。平面視において、段差部１９Ａは凹部１７Ａの開口中心部に配置され、段差部１９Ａは凹部１７Ａに対してアライメントずれが無い位置に配置されている。製造プロセスでは、段差部１９Ａは凹部１７Ａに対して自己整合（セルフアライメント）により形成されている。
【００２８】
（半導体装置１の製造方法）
上記半導体装置１の製造方法は、以下の通りである。
まず最初に、ｐ型ウエル領域１１が形成された基板１０の主面部において、素子分離領域に素子分離領域１２が形成される（図２（Ａ）参照）。
次に、第１領域の素子分離領域１２により周囲が囲まれた領域において、ｐ型ウエル領域１１の主面上に絶縁膜１３が形成される。引き続き、絶縁膜１３上に制御電極１４が形成される。
次に、制御電極１４のゲート幅方向の両側部において、ｐ型ウエル領域１１の主面部に一対の主電極１５が形成される。主電極１５は、例えばイオン注入法を用いてｎ型不純物をｐ型ウエル領域１１の主面部に注入し、注入されたｎ型不純物を活性化することにより形成される。主電極１５が形成されると、IGFETＱが完成する（図２（Ａ）参照）。
【００２９】
IGFETＱ上を含んで、基板１０の全面に第１絶縁層１６が形成される。第１絶縁層１６は例えば化学的気相析出（CVD: Chemical  Vapor Deposition）法を用いて成膜されたシリコン酸化膜により形成されている。
図２（Ａ）に示されるように、第１領域において、第１絶縁層１６のIGFETＱの主電極１５上に第１接続孔１７が形成される。本実施の形態では、第１接続孔１７は異方性エッチングと等方性エッチングとを組み合わせて形成されている。これにより、第１接続孔１７の下部の内径が小さく、半導体装置１の集積度を向上させることができ、しかも第１接続孔１７の上部の段差形状が緩和されて第１配線１８のステップカバレッジを向上させることができる。
【００３０】
そして、本実施の形態では、第１接続孔１７が形成される工程と同一工程により、第２領域において第１絶縁層１６に凹部１７Ａが形成される。製造プロセスにおいて、第１接続孔１７を形成するマスクに凹部１７Ａを形成するパターンを追加するだけなので、実効的な製造工程の増加にはならない。凹部１７Ａの断面形状は第１接続孔１７の断面形状と同一形状により形成されるが、上層に形成される第２絶縁層１９の厚さ等に応じて、凹部１７Ａの開口寸法は適宜調整される。
例えば、第２絶縁層１９の厚さが薄い場合には凹部１７Ａの開口寸法は小さくて良い。逆に、第２絶縁層１９の厚さが厚い場合には凹部１７Ａの開口寸法は大きく調整される。
【００３１】
次に、図２（Ｂ）に示されるように、第１領域において、第１絶縁層１６上に第１接続孔１７を通過して主電極１５に接続される第１配線１８が形成される。第１配線１８は、例えばスパッタリング法又は蒸着法を用いてアルミニウム合金膜を形成し、フォトリソグラフィ技術を用いてアルミニウム合金膜をパターンニングすることにより形成される。アルミニウム合金膜は、例えばアロイスパイクを抑制するシリコン（Si）、マイグレーションを抑制する銅（Cu）等の添加物をアルミニウムに添加したものである。
ここで、第１配線１８のパターンニングには、凹部１７Ａをアライメントマークとして用いることができる。
【００３２】
図３（Ａ）に示されるように、第１配線１８上を含んで、第１絶縁層１６上の全面に第２絶縁層１９が形成される。第２絶縁層１９は例えばCVD法、プラズマCVD法等の手法を用いて成膜したシリコン酸化膜、シリコン窒化膜等のシリコン系絶縁膜により形成される。
ここで、第２絶縁層１９は、第２領域に形成された凹部１７Ａの開口径の２分の１よりも薄い厚さに設定される。これにより、第２絶縁層１９は凹部１７Ａの段差に沿って形成され、第２絶縁層１９の表面部位に凹部１７Ａに基づいた段差部１９Ａが形成される。
一方、第１領域において、第２絶縁層１９の表面形状は、下地の特に第１配線１８の段差形状に沿って凹凸形状に形成される。
【００３３】
図３（Ｂ）に示されるように、第２絶縁層１９の全面に平坦化処理が実施され、第２絶縁層１９の表面部位が平坦面Ｆとされる。特に、第１領域、更に詳細にはMR素子ＭＲが形成される領域において、第２絶縁層１９が平坦面Ｆとされる。平坦化処理には、CMP処理が使用される。第２領域では、段差部１９Ａが消失されない程度に平坦化処理が実施される。
【００３４】
図４（Ａ）に示されるように、第１領域において、第２絶縁層１９の平坦面Ｆとされた領域に金属層２０が形成される。金属層２０はスパッタリング法により成膜された磁気抵抗層としての例えばNiFe層により形成される。金属層２０のパターンニングにはフォトリソグラフィ技術が使用される。このとき、アライメントには、段差部１９Ａがアライメントマークとして使用される。
金属層２０が形成されると、この金属層２０によりMR素子ＭＲが完成する。
【００３５】
次に、第１配線１８上、凹部１７Ａ上及び段差部１９Ａ上であって、MR素子ＭＲ上を含んで、第２絶縁層１９上に第３絶縁層２１が形成される（図４（Ｂ）参照）。第３絶縁層２１は、例えば第２絶縁層１９と同様の手法、かつ、同等の材料により形成される。
図４（Ｂ）に示されるように、金属層２０の一部の表面上において第３絶縁層２１に第２接続孔２２Ａが形成されると共に、第１配線１８上において第２絶縁層１９及び第３絶縁層２１に第２接続孔２２Ｂが形成される。第２接続孔２２Ａ及び第２接続孔２２Ｂは、ここでは第１接続孔１７と同様に異方性エッチングと等方性エッチングとを組み合わせて形成される。エッチングにはフォトリソグラフィ技術により形成された図示省略のマスクが使用され、このマスクは段差部１９Ａをアライメントマークとしてアライメントされる。
【００３６】
次に、前述の図１に示されるように、第３絶縁層２１上に第２配線２３が形成される。第２配線２３は、第１配線１８と同様の手法、かつ、同等の材料により形成される。第２配線２３の一部は第２接続孔２２Ａを通過して金属層２０に電気的に接続される。第２配線２３の他の一部は第２接続孔２２Ｂを通過して第１配線１８に電気的に接続される。
なお、図示を省略するが、第２配線２３上を含んで、第３絶縁層２１上には保護膜が形成される。
これら一連の製造工程が終了すると、本実施の形態に係る製造方法が終了し、半導体装置１が完成する。
【００３７】
（本実施の形態の作用及び効果）
本実施の形態に係る、配線基板としての半導体装置１の製造方法では、図２（Ａ）に示されるように、基板１０上に第１絶縁層１６が形成され、基板１０の第１領域において第１絶縁層１６に第１接続孔１７が形成される。図２（Ｂ）に示されるように、第１絶縁層１６上には第１接続孔１７を通過する第１配線１８が形成される。
次に、図３（Ａ）に示されるように、第１配線１８上を含んで第１絶縁層１６上に第２絶縁層１９が形成され、図３（Ｂ）に示されるように、第２絶縁層１９の表面は平坦面Ｆとされる。
そして、図４（Ｂ）に示されるように、第２絶縁層１９（及び第３絶縁層２１）に第２接続孔２２Ｂが形成され、図１に示されるように、第２絶縁層１９上に第２接続孔２２Ｂを通過する第２配線２３が形成される。
【００３８】
ここで、図２（Ａ）に示されるように、基板１０の第２領域において、第１接続孔１７を形成する工程と同一製造工程により、第１絶縁層１６に凹部１７Ａが形成される。図３（Ｂ）に示されるように、第２絶縁層１９の表面が平坦面Ｆとされても、凹部１７Ａの段差に基づき第２絶縁層１９の第２領域の表面部位に段差部１９Ａが形成される。段差部１９Ａがフォトリソグラフィ技術におけるアライメントマークとして用いられ、図４（Ｂ）に示される第２接続孔２２Ｂ（及び接続孔２２Ａ）、図１に示される第２配線２３のそれぞれがパターンニングにより形成される。このため、第２絶縁層１９の表面が平坦面Ｆとされ、かつ、アライメントマークを形成する工程を削減することができる。
【００３９】
また、本実施の形態に係る半導体装置１の製造方法では、図３（Ａ）及び図３（Ｂ）に示されるように、第２絶縁層１９が凹部１７Ａの開口径の２分の１よりも薄い厚さにより形成される。このため、CMP処理を用いて第２絶縁層１９が平坦化されても、第２領域において第２絶縁層１９の表面部位に凹部１７Ａの段差に基づくアライメントマークとしての段差部１９Ａを消失せずに形成することができる。
【００４０】
さらに、本実施の形態に係る半導体装置１の製造方法では、まず図２（Ａ）に示されるように、基板１０上に第１絶縁層１６が形成され、基板１０の第１領域において第１絶縁層１６に第１接続孔１７が形成される。図２（Ｂ）に示されるように、第１絶縁層１６上には第１接続孔１７を通過する第１配線１８が形成される。
図３（Ａ）に示されるように、第１配線１８上を含んで第１絶縁層１６上に第２絶縁層１９が形成される。引き続き、図３（Ｂ）に示されるように、第２絶縁層１９の表面が平坦面Ｆとされる。
図４（Ａ）に示されるように、平坦面Ｆとされた第２絶縁層１９上の第１領域には金属層２０が形成される。金属層２０上を含んで第２絶縁層１９上に第３絶縁層２１が形成される（図４（Ｂ）参照）。そして、図４（Ｂ）に示されるように、第３絶縁層２１には第２接続孔２２Ａが形成され、図１に示されるように、第３絶縁層２１上に第２接続孔２２Ａを通過する第２配線２３が形成される。なお、第２絶縁層１９及び第３絶縁層２１には第２接続孔２２Ｂが形成され、第３絶縁層２１上には第２接続孔２２Ｂを通過する第２配線２３が形成される。
【００４１】
ここで、図２（Ａ）に示されるように、基板１０の第２領域において、第１接続孔１７を形成する工程と同一製造工程により、第１絶縁層１６に凹部１７Ａが形成される。図３（Ｂ）に示されるように、第２絶縁層１９の第１領域の表面が平坦面Ｆとされ、かつ、第２領域において凹部１７Ａの段差に基づいて第２絶縁層１９の表面部位に段差部１９Ａが形成される。第２領域において平坦面Ｆとされた第２絶縁層１９上には金属層２０が形成される。このとき、段差部１９Ａがフォトリソグラフィ技術におけるアライメントマークとして用いられ、金属層２０がパターンニングされて形成される。
金属層２０上を含んで第２絶縁層１９上には第３絶縁層２１が形成される（図４（Ｂ）参照）。図４（Ｂ）に示されるように、段差部１９Ａがフォトリソグラフィ技術におけるアライメントマークとして用いられ、第２接続孔２２Ａ及び第２接続孔２２Ｂがパターンニングされて形成される。加えて、図１に示されるように、段差部１９Ａがフォトリソグラフィ技術におけるアライメントマークとして用いられ、第２配線２３がパターンニングされて形成される。
このため、金属層２０が第２絶縁層１９の平坦面Ｆに形成され、金属層２０の寸法ばらつき、例えば実効的なパターンの長さや幅のばらつきを小さくすることができ、そしてアライメントマークを形成する工程を省略することができる。
【００４２】
また、本実施の形態に係る半導体装置１の製造方法では、図１及び図４（Ａ）に示されるように、第２絶縁層１９の平坦面Ｆとされた第２領域に磁気抵抗層としての金属層２０が形成されるので、磁気抵抗層の寸法ばらつきを小さくすることができる。このため、磁気抵抗層により形成されるMR素子ＭＲを含んで構築される磁気センサのオフセット電圧のばらつきを小さくし、検出精度を向上させることができるので、半導体装置１の機能を向上させることができる。
【００４３】
以上説明したように、本実施の形態に係る半導体装置１の製造方法によれば、機能を向上させることができ、かつ、製造工程数を削減することができる。
【００４４】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、要旨を逸脱しない範囲において以下の通り変形可能である。
例えば、プリント配線基板としての樹脂基板、液晶表示パネルに使用されるガラス基板等の配線基板の製造方法において、多層配線構造を製造する際のアライメントマークとして、本発明を適用することができる。
また、本発明は、上記実施の形態におけるアライメントマークと、半導体装置の基板に別途形成されたアライメントマークとを併用可能である。別途形成されるアライメントマークには、例えば素子分離領域の端部の段差や基板に形成されたトレンチ（凹部）の段差が実用的に使用可能である。
【符号の説明】
【００４５】
１…半導体装置、１０…基板、１６…第１絶縁層、１７…第１接続孔、１７Ａ…凹部、１８…第１配線、１９…第２絶縁層、１９Ａ…段差部（アライメントマーク）、２０…金属層、２１…第３絶縁層、２２Ａ、２２Ｂ…第２接続孔、２３…第２配線、Ｑ…IGFET、ＭＲ…MR素子、Ｆ…平坦面。
【図１】
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【図２】
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【図３】
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【図４】
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