(57)【要約】      （修正有）【課題】過電圧が出力されるおそれを低減することが可能な過電圧保護回路を提供する。【解決手段】過電圧保護回路１は、入力ノードＮ１と、出力ノードＮ２と、ツェナーダイオードである第１ダイオード１４と第２ダイオード１５と、第１端子、第２端子及び第３端子を有し、第１端子の電圧に応じて第２端子と第３端子とが導通するか否かが制御される第１トランジスター１１と、第４端子、第５端子及び第６端子を有し、第４端子の電圧に応じて第５端子と第６端子とが導通するか否かが制御される第２トランジスター１２と、第７端子、第８端子及び第９端子を有し、第７端子の電圧に応じて第８端子と第９端子とが導通するか否かが制御される第３トランジスター１３と、第１抵抗１６と、第２抵抗１７と、第３抵抗１８と、第４抵抗１９と、を含む。【選択図】図１
2019129616.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードと、
出力ノードと、
ツェナーダイオードである第１ダイオードと、
第２ダイオードと、
第１端子、第２端子及び第３端子を有し、前記第１端子の電圧に応じて前記第２端子と
前記第３端子とが導通するか否かが制御される第１トランジスターと、
第４端子、第５端子及び第６端子を有し、前記第４端子の電圧に応じて前記第５端子と
前記第６端子とが導通するか否かが制御される第２トランジスターと、
第７端子、第８端子及び第９端子を有し、前記第７端子の電圧に応じて前記第８端子と
前記第９端子とが導通するか否かが制御される第３トランジスターと、
第１抵抗と、
第２抵抗と、
第３抵抗と、
を含み、
前記第１ダイオードのアノードは、前記第１端子と電気的に接続され、かつ、前記第１
抵抗を介して接地され、
前記第１ダイオードのカソード及び前記第９端子は、前記入力ノードと電気的に接続さ
れ、
前記第２端子は、前記第４端子と電気的に接続され、かつ、前記第２抵抗を介して前記
入力ノードと電気的に接続され、
前記第５端子は、前記第３抵抗を介して前記第７端子と電気的に接続され、
前記第６端子は、前記第２ダイオードのアノードと電気的に接続され、
前記第３端子及び前記第２ダイオードのカソードは、接地され、
前記第８端子は、前記出力ノードと電気的に接続されている、過電圧保護回路。
【請求項２】
請求項１において、
第４抵抗を含み、
前記第２ダイオードのアノードは、前記第４抵抗を介して前記入力ノードと電気的に接
続されている、過電圧保護回路。
【請求項３】
入力ノードと、
出力ノードと、
ツェナーダイオードである第１ダイオードと、
第２ダイオードと、
第１トランジスターと、
第２トランジスターと、
第３トランジスターと、
を含み、
前記入力ノードの電圧が所定の電圧値よりも低いとき、前記第１トランジスターがオフ
し、
前記第１トランジスターがオフのとき、前記第２トランジスターがオンし、
前記第２トランジスターがオンのとき、前記第３トランジスターがオンして前記入力ノ
ードと前記出力ノードとが電気的に接続され、
前記入力ノードの電圧が所定の電圧値よりも高いとき、前記第１ダイオードに電流が流
れて前記第１トランジスターがオンし、
前記第１トランジスターがオンのとき、前記第２トランジスターは、前記第２ダイオー
ドの両端の電位差によってオンすることが妨げられてオフし、
前記第２トランジスターがオフのとき、前記第３トランジスターがオフして前記入力ノ
ードと前記出力ノードとが電気的に切断される、過電圧保護回路。
【請求項４】
物理量検出素子と、
前記物理量検出素子を駆動する駆動回路と、
前記物理量検出素子から出力される信号に基づいて、物理量信号を生成する検出回路と
、
請求項１乃至３のいずれか１項に記載の過電圧保護回路と、
電源端子と、
を含み、
前記過電圧保護回路の前記入力ノードは、前記電源端子と電気的に接続され、
前記駆動回路及び前記検出回路は、前記過電圧保護回路の前記出力ノードの電圧に基づ
いて動作する、物理量検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧保護回路及び物理量検出装置に関する。
【背景技術】
【０００２】
特許文献１には、電圧検出回路内部の駆動回路に過電圧が印加されることを回避するこ
とができる保護回路を備えたエンジンシステムの駆動装置が開示されている。図７に特許
文献１に記載の保護回路の構成を示す。図７に示す特許文献１に記載の保護回路において
、高電位側ラインＬＨと低電位側ラインＬＬとの間にサージが重畳することで、低電位側
ラインＬＬに対する高電位側ラインＬＨの電圧が上昇する。そして、この電圧が閾値電圧
Ｖｔｈ以上となるとツェナーダイオードＺＤに電流が流れる。これにより、バイポーラト
ランジスターＴｒ１のベースとエミッターとの間に順方向のバイアスが印加され、バイポ
ーラトランジスターのベースに電流が流れる。これにより、バイポーラトランジスターＴ
ｒ１がオンし、バイポーラトランジスターＴｒ１のコレクターとエミッター間の電圧がバ
イポーラトランジスターＴｒ２のベースに印加され、バイポーラトランジスターＴｒ２が
オフする。これにより、バイポーラトランジスターＴｒ３のベースに高電位側ラインＬＨ
の電圧が印加され、バイポーラトランジスターＴｒ３がオフし、不図示の駆動回路に過電
圧が印加されることが回避される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３５６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の保護回路では、バイポーラトランジスターＴｒ１がオンのとき、バ
イポーラトランジスターＴｒ２のベースの電圧がバイポーラトランジスターＴｒ１のコレ
クターとエミッター間の電圧（例えば０．７Ｖ程度）となる。このとき、バイポーラトラ
ンジスターＴｒ２のベースとエミッターとの間の電圧（例えば０．７Ｖ程度）は、バイポ
ーラトランジスターＴｒ２をオフさせる電圧範囲（例えば０．７Ｖ程度以下）の上限値と
同程度であるため、バイポーラトランジスターＴｒ２が確実にオフするとは限らない。そ
の結果、保護回路から過電圧が出力されるおそれがある。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様
によれば、過電圧が出力されるおそれを低減することが可能な過電圧保護回路を提供する
ことができる。また、本発明のいくつかの態様によれば、駆動回路及び検出回路に過電圧
が印加されるおそれを低減することが可能な物理量検出装置を提供することができる。
【課題を解決するための手段】
【０００６】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態
様または適用例として実現することが可能である。
【０００７】
［適用例１］
本適用例に係る過電圧保護回路は、入力ノードと、出力ノードと、ツェナーダイオード
である第１ダイオードと、第２ダイオードと、第１端子、第２端子及び第３端子を有し、
前記第１端子の電圧に応じて前記第２端子と前記第３端子とが導通するか否かが制御され
る第１トランジスターと、第４端子、第５端子及び第６端子を有し、前記第４端子の電圧
に応じて前記第５端子と前記第６端子とが導通するか否かが制御される第２トランジスタ
ーと、第７端子、第８端子及び第９端子を有し、前記第７端子の電圧に応じて前記第８端
子と前記第９端子とが導通するか否かが制御される第３トランジスターと、第１抵抗と、
第２抵抗と、第３抵抗と、を含み、前記第１ダイオードのアノードは、前記第１端子と電
気的に接続され、かつ、前記第１抵抗を介して接地され、前記第１ダイオードのカソード
及び前記第９端子は、前記入力ノードと電気的に接続され、前記第２端子は、前記第４端
子と電気的に接続され、かつ、前記第２抵抗を介して前記入力ノードと電気的に接続され
、前記第５端子は、前記第３抵抗を介して前記第７端子と電気的に接続され、前記第６端
子は、前記第２ダイオードのアノードと電気的に接続され、前記第３端子及び前記第２ダ
イオードのカソードは、接地され、前記第８端子は、前記出力ノードと電気的に接続され
ている。
【０００８】
本適用例に係る過電圧保護回路では、入力ノードの電圧が所定の電圧値よりも低いとき
、第１トランジスターがオフする。第１トランジスターがオフのとき、第２トランジスタ
ー１２がオンする。第２トランジスターがオンのとき、第３トランジスターがオンして入
力ノードと出力ノードとが電気的に接続される。これにより、出力ノードから入力ノード
の電圧に応じた電圧が出力される。一方、入力ノードの電圧が所定の電圧値よりも高いと
き、ツェナーダイオードである第１ダイオードに電流が流れて第１トランジスターがオン
する。第１トランジスターがオンのとき、第２トランジスターは、第２ダイオードの両端
の電位差によってオンすることが妨げられてオフする。第２トランジスターがオフのとき
、第３トランジスターがオフして入力ノードと出力ノードとが電気的に切断される。これ
により、出力ノードから入力ノードの電圧に応じた電圧が出力されない。従って、本適用
例の過電圧保護回路によれば、入力ノードの電圧が所定の電圧値よりも高い過電圧のとき
は、出力ノードから過電圧が出力されるおそれが低減される。
【０００９】
［適用例２］
上記適用例に係る過電圧保護回路は、第４抵抗を含み、前記第２ダイオードのアノード
は、前記第４抵抗を介して前記入力ノードと電気的に接続されていてもよい。
【００１０】
本適用例に係る過電圧保護回路では、入力ノードから第４抵抗及び第２ダイオードを介
してグラウンドへと電流が流れるので、第２ダイオードの両端にほぼ一定の電位差が生じ
る。従って、本適用例に係る過電圧保護回路によれば、入力ノードの電圧が所定の電圧値
よりも高いとき、第２トランジスターは、第２ダイオードの両端の電位差によってオンす
ることが妨げられてオフし、これにより、第３トランジスターがオフして入力ノードと出
力ノードとが電気的に切断されるので、出力ノードから過電圧が出力されるおそれが低減
される。
【００１１】
［適用例３］
本適用例に係る過電圧保護回路は、入力ノードと、出力ノードと、ツェナーダイオード
である第１ダイオードと、第２ダイオードと、第１トランジスターと、第２トランジスタ
ーと、第３トランジスターと、を含み、前記入力ノードの電圧が所定の電圧値よりも低い
とき、前記第１トランジスターがオフし、前記第１トランジスターがオフのとき、前記第
２トランジスターがオンし、前記第２トランジスターがオンのとき、前記第３トランジス
ターがオンして前記入力ノードと前記出力ノードとが電気的に接続され、前記入力ノード
の電圧が所定の電圧値よりも高いとき、前記第１ダイオードに電流が流れて前記第１トラ
ンジスターがオンし、前記第１トランジスターがオンのとき、前記第２トランジスターは
、前記第２ダイオードの両端の電位差によってオンすることが妨げられてオフし、前記第
２トランジスターがオフのとき、前記第３トランジスターがオフして前記入力ノードと前
記出力ノードとが電気的に切断される。
【００１２】
本適用例に係る過電圧保護回路では、入力ノードの電圧が所定の電圧値よりも低いとき
、第１トランジスターがオフする。第１トランジスターがオフのとき、第２トランジスタ
ー１２がオンする。第２トランジスターがオンのとき、第３トランジスターがオンして入
力ノードと出力ノードとが電気的に接続される。これにより、出力ノードから入力ノード
の電圧に応じた電圧が出力される。一方、入力ノードの電圧が所定の電圧値よりも高いと
き、ツェナーダイオードである第１ダイオードに電流が流れて第１トランジスターがオン
する。第１トランジスターがオンのとき、第２トランジスターは、第２ダイオードの両端
の電位差によってオンすることが妨げられてオフする。第２トランジスターがオフのとき
、第３トランジスターがオフして入力ノードと出力ノードとが電気的に切断される。これ
により、出力ノードから入力ノードの電圧に応じた電圧が出力されない。従って、本適用
例の過電圧保護回路によれば、入力ノードの電圧が所定の電圧値よりも高い過電圧のとき
は、出力ノードから過電圧が出力されるおそれが低減される。
【００１３】
［適用例４］
本適用例に係る物理量検出装置は、物理量検出素子と、前記物理量検出素子を駆動する
駆動回路と、前記物理量検出素子から出力される信号に基づいて、物理量信号を生成する
検出回路と、上記のいずれかの過電圧保護回路と、電源端子と、を含み、前記過電圧保護
回路の前記入力ノードは、前記電源端子と電気的に接続され、前記駆動回路及び前記検出
回路は、前記過電圧保護回路の前記出力ノードの電圧に基づいて動作する。
【００１４】
本適用例に係る物理量検出装置によれば、過電圧保護回路から過電圧が出力されるおそ
れを低減されるので、駆動回路及び検出回路に過電圧が印加されるおそれを低減すること
ができる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態の過電圧保護回路の構成例を示す図。
【図２】第１ダイオード（ツェナーダイオード）の特性の一例を示す図。
【図３】変形例の過電圧保護回路の構成を示す図。
【図４】本実施形態の物理量検出装置の機能ブロック図。
【図５】物理量検出素子の構造例を示す図。
【図６】物理量検出素子の動作について説明するための図。
【図７】従来の過電圧保護回路の構成を示す図。
【発明を実施するための形態】
【００１６】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説
明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するもので
はない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１７】
１．過電圧保護回路
図１は、本実施形態の過電圧保護回路の構成例を示す図である。図１に示すように、本
実施形態の過電圧保護回路１は、入力ノードＮ１、出力ノードＮ２、第１トランジスター
１１、第２トランジスター１２、第３トランジスター１３、第１ダイオード１４、第２ダ
イオード１５、第１抵抗１６、第２抵抗１７、第３抵抗１８及び第４抵抗１９を含む。
【００１８】
図１の例では、第１トランジスター１１、第２トランジスター１２及び第３トランジス
ター１３は、バイポーラトランジスターである。詳細には、第１トランジスター１１及び
第２トランジスター１２はＮＰＮ型のバイポーラトランジスターであり、第３トランジス
ター１３はＰＮＰ型のバイポーラトランジスターである。
【００１９】
第１トランジスター１１は、ベース（「第１端子」の一例）の電圧に応じてコレクター
（「第２端子」の一例）とエミッター（「第３端子」の一例）とが導通するか否かが制御
される。同様に、第２トランジスター１２は、ベース（「第４端子」の一例）の電圧に応
じてコレクター（「第５端子」の一例）とエミッター（「第６端子」の一例）とが導通す
るか否かが制御される。同様に、第３トランジスター１３は、ベース（「第７端子」の一
例）の電圧に応じてコレクター（「第８端子」の一例）とエミッター（「第９端子」の一
例）とが導通するか否かが制御される。
【００２０】
第１ダイオード１４はツェナーダイオードである。図２は、ツェナーダイオードである
第１ダイオード１４の特性の一例を示す図である。図２において、横軸は第１ダイオード
１４のアノードとカソードとの間の電圧であり、縦軸は第１ダイオード１４のアノードか
らカソードに流れる電流である。図２に示すように、第１ダイオード１４のアノードとカ
ソードとの間の電圧が負の場合、すなわち、アノードの電圧がカソードの電圧よりも低い
場合、第１ダイオード１４のアノードとカソードとの間の電圧が降伏電圧Ｖｚ〜０Ｖの範
囲では、第１ダイオード１４に電流がほとんど流れない。これに対して、第１ダイオード
１４のアノードとカソードとの間の電圧が降伏電圧Ｖｚ以下になると、第１ダイオード１
４に大電流が流れ、かつ、第１ダイオード１４のアノードとカソードとの間の電圧は降伏
電圧Ｖｚ付近でほとんど変化しない。
【００２１】
図１の例では、第１ダイオード１４のアノードは、第１トランジスター１１のベースと
電気的に接続され、かつ、第１抵抗１６を介して接地されている。第１ダイオード１４の
カソード及び第３トランジスター１３のエミッターは、入力ノードＮ１と電気的に接続さ
れている。
【００２２】
第１トランジスター１１のコレクターは、第２トランジスター１２のベースと電気的に
接続され、かつ、第２抵抗１７を介して入力ノードＮ１と電気的に接続されている。
【００２３】
第２トランジスター１２のコレクターは、第３抵抗１８を介して第３トランジスター１
３のベースと電気的に接続されている。
【００２４】
第２トランジスター１２のエミッターは、第２ダイオード１５のアノードと電気的に接
続されている。また、第２ダイオード１５のアノードは、第４抵抗１９を介して入力ノー
ドＮ１と電気的に接続されている。
【００２５】
第１トランジスター１１のエミッター及び第２ダイオード１５のカソードは、接地され
ている。
【００２６】
第３トランジスター１３のコレクターは、出力ノードＮ２と電気的に接続されている。
【００２７】
このように構成されている過電圧保護回路１において、第１ダイオード１４のアノード
とカソードとの間には負の電圧（逆バイアス）がかかっている。従って、入力ノードＮ１
の電圧ＶＩＮが第１ダイオード１４の降伏電圧Ｖｚの絶対値よりも低いとき、第１ダイオ
ード１４のアノードとカソードとの間の電圧は降伏電圧Ｖｚ〜０Ｖの範囲にあるため、第
１ダイオード１４には電流がほとんど流れない。このとき、第１トランジスター１１のベ
ースの電圧は、グラウンド電圧（０Ｖ）とほぼ等しいため、第１トランジスター１１がオ
フする。
【００２８】
第１トランジスター１１がオフのとき、第２トランジスター１２のベース電圧は入力電
圧ＶＩＮにほぼ等しいため、第２トランジスター１２がオンする。
【００２９】
第２トランジスター１２がオンのとき、第３トランジスター１３がオンする。このとき
、第３トランジスター１３のベースの電圧は、第２ダイオード１５のアノードとカソード
との間の電圧（例えば０．７Ｖ程度）と、第２トランジスター１２のコレクターとエミッ
ターとの間の電圧（例えば０．７Ｖ程度）との和とほぼ等しいため、第３トランジスター
１３がオンする。
【００３０】
これにより、入力ノードＮ１と出力ノードＮ２とが電気的に接続され、出力ノードＮ２
から、入力電圧ＶＩＮに対して第３トランジスター１３のエミッターとコレクターとの間
の電圧だけ低い電圧ＶＯＵＴが出力される。
【００３１】
一方、入力電圧ＶＩＮが降伏電圧Ｖｚの絶対値よりも高いとき、第１ダイオード１４の
アノードとカソードとの間の電圧は降伏電圧Ｖｚよりも低いため、第１ダイオード１４に
大電流が流れる。このとき、第１トランジスター１１のベースの電圧は、入力電圧ＶＩＮ
に対して降伏電圧Ｖｚの絶対値だけ低い電圧とほぼ等しい。そして、第１トランジスター
１１のベースの電圧が、ベースとエミッターとの間の飽和電圧（例えば０．７Ｖ程度）よ
りも低いときは第１トランジスター１１がオフし、当該飽和電圧よりも高いときは第１ト
ランジスター１１がオンする。換言すれば、入力電圧ＶＩＮが、降伏電圧Ｖｚの絶対値と
、第１トランジスター１１のベースとエミッターとの間の飽和電圧との和である所定の電
圧値ＶＴよりも低いときは第１トランジスター１１がオフし、電圧値ＶＴよりも高いとき
は第１トランジスター１１がオンする。
【００３２】
第１トランジスター１１がオフのときの動作は前述の通りである。第１トランジスター
１１がオンのときは、第２トランジスター１２のベースの電圧は、コレクターとエミッタ
ーとの間の電圧（例えば０．７Ｖ程度）とほぼ等しい。一方、第２トランジスター１２の
エミッターの電圧は、第２ダイオード１５の順方向電圧ＶＦ（例えば０．７Ｖ程度）とほ
ぼ等しい。そのため、第２トランジスター１２のベースとエミッターとの間の電圧が飽和
電圧よりも低く、第２トランジスター１２がオフする。要するに、第２トランジスター１
２は、第２ダイオード１５の両端の電位差によってオンすることが妨げられてオフする。
【００３３】
第２トランジスター１２がオフのとき、第３トランジスター１３がオフして入力ノード
Ｎ１と出力ノードＮ２とが電気的に切断され、出力ノードＮ２から電圧ＶＯＵＴが出力さ
れない。
【００３４】
以上に説明したように、本実施形態の過電圧保護回路１において、入力電圧ＶＩＮが所
定の電圧値ＶＴよりも低いとき、第１トランジスター１１がオフする。第１トランジスタ
ー１１がオフのとき、第２トランジスター１２がオンする。第２トランジスター１２がオ
ンのとき、第３トランジスター１３がオンして入力ノードＮ１と出力ノードＮ２とが電気
的に接続される。これにより、出力ノードＮ２から、入力ノードＮ１の電圧ＶＩＮに対し
て第３トランジスター１３のエミッターとコレクターとの間の電圧だけ低い電圧ＶＯＵＴ
が出力される。従って、本実施形態の過電圧保護回路１によれば、入力電圧ＶＩＮが所定
の電圧値ＶＴよりも低いときは、入力電圧ＶＩＮに応じた電圧ＶＯＵＴを出力することが
できる。
【００３５】
一方、入力電圧ＶＩＮが所定の電圧値ＶＴよりも高いとき、第１ダイオード１４に電流
が流れて第１トランジスター１１がオンする。ここで、入力ノードＮ１から第４抵抗１９
及び第２ダイオード１５を介してグラウンドへと電流が流れることにより、第２ダイオー
ド１５の両端にほぼ一定の電位差が生じているので、第１トランジスター１１がオンのと
き、第２トランジスター１２は、第２ダイオード１５の両端の電位差によってオンするこ
とが妨げられてオフする。第２トランジスター１２がオフのとき、第３トランジスター１
３がオフして入力ノードＮ１と出力ノードＮ２とが電気的に切断される。これにより、出
力ノードＮ２から電圧ＶＯＵＴが出力されない。従って、本実施形態の過電圧保護回路１
によれば、入力電圧ＶＩＮが所定の電圧値ＶＴよりも高い過電圧のときは、出力ノードＮ
２から過電圧が出力されるおそれが低減される。
【００３６】
なお、図１の例では、第１トランジスター１１、第２トランジスター１２及び第３トラ
ンジスター１３がバイポーラトランジスターであるが、これらの少なくも１つがＭＯＳト
ランジスターであってもよい。図３は、第２トランジスター１２及び第３トランジスター
１３をＭＯＳトランジスターとした変形例の過電圧保護回路１の構成を示す図である。図
３の例では、第２トランジスター１２及び第３トランジスター１３は、ＭＯＳトランジス
ターである。詳細には、第２トランジスター１２はＮチャネル型のＭＯＳトランジスター
であり、第３トランジスター１３はＰチャネル型のＭＯＳトランジスターである。
【００３７】
第２トランジスター１２は、ゲート（「第４端子」の他の一例）の電圧に応じてドレイ
ン（「第５端子」の一例）とソース（「第６端子」の一例）とが導通するか否かが制御さ
れる。同様に、第３トランジスター１３は、ゲート（「第７端子」の一例）の電圧に応じ
てドレイン（「第８端子」の一例）とソース（「第９端子」の一例）とが導通するか否か
が制御される。
【００３８】
第２トランジスター１２のゲートは、第１トランジスター１１のコレクターと電気的に
接続され、かつ、第２抵抗１７を介して入力ノードＮ１と電気的に接続されている。第２
トランジスター１２のソースは、第２ダイオード１５のアノードと電気的に接続されてい
る。第２トランジスター１２のドレインは、第３抵抗１８を介して第３トランジスター１
３のゲートと電気的に接続されている。第３トランジスター１３のソースは、入力ノード
Ｎ１と電気的に接続されている。第３トランジスター１３のドレインは、出力ノードＮ２
と電気的に接続されている。図３の例におけるその他の構成は、図１と同じであるため、
その説明を省略する。
【００３９】
図３に示した変形例の過電圧保護回路１においても、入力電圧ＶＩＮが所定の電圧値Ｖ
Ｔよりも低いとき、第１トランジスター１１がオフする。第１トランジスター１１がオフ
のとき、第２トランジスター１２がオンする。第２トランジスター１２がオンのとき、第
３トランジスター１３がオンして入力ノードＮ１と出力ノードＮ２とが電気的に接続され
る。これにより、出力ノードＮ２から、入力ノードＮ１の電圧ＶＩＮにほぼ等しい電圧Ｖ
ＯＵＴが出力される。従って、変形例の過電圧保護回路１によれば、入力電圧ＶＩＮが所
定の電圧値ＶＴよりも低いときは、入力電圧ＶＩＮに応じた電圧ＶＯＵＴを出力すること
ができる。
【００４０】
一方、入力電圧ＶＩＮが所定の電圧値ＶＴよりも高いとき、第１ダイオード１４に電流
が流れて第１トランジスター１１がオンする。第１トランジスター１１がオンのとき、第
２トランジスター１２は、第２ダイオード１５の両端の電位差によってオンすることが妨
げられてオフする。第２トランジスター１２がオフのとき、第３トランジスター１３がオ
フして入力ノードＮ１と出力ノードＮ２とが電気的に切断される。これにより、出力ノー
ドＮ２から電圧ＶＯＵＴが出力されない。従って、変形例の過電圧保護回路１によれば、
入力電圧ＶＩＮが所定の電圧値ＶＴよりも高い過電圧のときは、過電圧が出力されるおそ
れが低減される。
【００４１】
２．物理量検出装置
上記実施形態又は変形例の過電圧保護回路１は、種々の電子機器、例えば、所定の物理
量を検出する物理量検出装置に用いることができる。以下では、物理量として加速度を検
出する物理量検出装置（加速度検出装置）を例にとり説明する。
【００４２】
図４は、本実施形態の物理量検出装置の機能ブロック図である。本実施形態の物理量検
出装置１００は、物理量検出素子２と制御回路３とを含む。
【００４３】
物理量検出素子２は、所定の方向に加わった物理量（ここでは加速度）に応じたアナロ
グ信号（検出信号）を出力する素子である。物理量検出素子２は、検出容量と、検出容量
の一端と電気的に接続される検出電極と、を有し、検出電極から検出信号を出力する。以
下で例示する物理量検出素子２は、第１検出容量と、第２検出容量と、第１検出容量の一
端及び第２検出容量の一端と電気的に接続される検出電極と、第１検出容量の他端と電気
的に接続される第１駆動電極と、第２検出容量の他端と電気的に接続される第２駆動電極
と、を有し、検出電極から検出信号を出力する。
【００４４】
図５は、このような物理量検出素子２の構造例を示す図（平面図）である。図５に示す
ように、物理量検出素子２は、固定部２００と、可動部２１０とを有する。固定部２００
は、不図示の基板に固定されている部材である。可動部２１０は、加速度に応じて変位す
る構造体であり、錘部２１１とばね部２１２とを有する。ばね部２１２は、一端が基板に
固定されており、他端は錘部２１１に接続されている。錘部２１１は、ばね部２１２によ
り支持されている。
【００４５】
図６に示すように、物理量検出素子２に加速度ａが加わると、質量ｍの錘部２１１には
、Ｆ＝ｍａの力Ｆが働く。この力Ｆにより、ばね部２１２は変形し、錘部２１１は固定部
２００に対して相対的に変位する。
【００４６】
錘部２１１は、可動電極２１１Ａおよび可動電極２１１Ｂを有する。固定部２００は、
固定電極２０１〜２０４を有する。可動電極２１１Ａは固定電極２０１，２０２の間に配
置され、可動電極２１１Ｂは固定電極２０３，２０４の間に配置される。物理量検出素子
２は、例えば、Ｓｉ（シリコン）等の半導体材料と、半導体加工技術を用いたＭＥＭＳ（
Micro Electro Mechanical Systems）で形成される。
【００４７】
ここで、可動電極２１１Ａと固定電極２０１とのペアと、可動電極２１１Ｂと固定電極
２０３とのペアとを、第１容量形成部５と称する。同様に、可動電極２１１Ａと固定電極
２０２とのペアと、可動電極２１１Ｂと固定電極２０４とのペアとを、第２容量形成部６
と称する。物理量検出素子２は、第１容量形成部５の一端と第２容量形成部６の一端とに
共通に接続されている端子９と、第１容量形成部５の他端と接続されている端子７と、第
２容量形成部６の他端と接続されている端子８とを含む。図６に示す加速度ａ（力Ｆ）が
作用したとき、第１容量形成部５の容量値は減少する一方で、第２容量形成部６の容量値
は増大する。逆に、図６と反対方向の加速度ａ（力Ｆ）が作用したとき、第１容量形成部
５の容量値は増大する一方で、第２容量形成部６の容量値は減少する。このため、端子７
，８から互いに逆相の駆動信号を供給し、第１容量形成部５の他端及び第２容量形成部６
の他端に電荷を供給した状態で錘部２１１に加速度ａが作用すると、第１容量形成部５の
一端及び第２容量形成部６の一端から、端子９を介して、加速度ａの大きさ及び向きに応
じた量の電荷（交流電流）が出力される。
【００４８】
図５の構成例では、第１容量形成部５及び第２容量形成部６がそれぞれ第１検出容量及
び第２検出容量に相当する。また、端子７、端子８及び端子９がそれぞれ第１駆動電極、
第２駆動電極及び検出電極に相当する。
【００４９】
図４に戻り、制御回路３は、検出回路３１０、駆動回路３２０、発振回路３３０、クロ
ック生成回路３４０、インターフェース回路３５０、記憶部３６０及びレギュレーター３
７０を含む。制御回路３は、電源端子３００，３０１からそれぞれ電源高電位側の電源電
圧ＶＤＤ（例えば３．０Ｖ）と低電位側の電源電圧ＶＳＳ（例えば、グラウンド電圧（０
Ｖ））が供給されて動作する。この制御回路３は、例えば、１チップの集積回路（ＩＣ：
Integrated Circuit）であってもよい。なお、本実施形態の制御回路３は、これらの要素
の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【００５０】
発振回路３３０は、クロック信号ＭＣＬＫを出力する。例えば、ＣＲ発振器やリングオ
シレーター等であってもよい。
【００５１】
クロック生成回路３４０は、クロック信号ＭＣＬＫに基づいて、各種のクロック信号（
クロック信号ＤＲＶＣＬＫ，ＳＭＰＣＬＫ，ＤＳＰＣＬＫ）を生成する。
【００５２】
駆動回路３２０は、物理量検出素子２を駆動する回路であり、クロック信号ＤＲＶＣＬ
Ｋに基づいて、物理量検出素子２を駆動する第１駆動信号ＤＲＶ１及び第２駆動信号ＤＲ
Ｖ２を生成する。そして、駆動回路３２０は、第１駆動信号ＤＲＶ１を物理量検出素子２
の端子７に出力し、第２駆動信号ＤＲＶ２を物理量検出素子２の端子８に出力する。例え
ば、第１駆動信号ＤＲＶ１は、クロック信号ＤＲＶＣＬＫがハイレベルのときに所定の電
圧（例えば、電源電圧ＶＤＤ）となり、クロック信号ＤＲＶＣＬＫがローレベルのとき電
源電圧ＶＳＳとなる矩形波信号であってもよい。また、第２駆動信号ＤＲＶ２は、クロッ
ク信号ＤＲＶＣＬＫがローレベルのときに所定の電圧（例えば、電源電圧ＶＤＤ）となり
、クロック信号ＤＲＶＣＬＫがハイレベルのとき電源電圧ＶＳＳとなる矩形波信号であっ
てもよい。
【００５３】
検出回路３１０は、物理量検出素子２から出力される信号に基づいて、物理量信号を生
成する回路であり、Ｑ／Ｖアンプ３１１、可変ゲインアンプ３１２、ローパスフィルター
３１３、Ａ／Ｄ変換回路３１４及びデジタル処理回路３１５を含む。なお、検出回路３１
０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としても
よい。
【００５４】
Ｑ／Ｖアンプ３１１は、物理量検出素子２の端子９から出力される交流電流（検出信号
ＳＯ）を電圧（交流電圧信号ＱＯ）に変換して出力する。
【００５５】
可変ゲインアンプ３１２は、Ｑ／Ｖアンプ３１１から出力される交流電圧信号ＱＯを増
幅した交流電圧信号ＰＯを出力する。
【００５６】
ローパスフィルター３１３は、可変ゲインアンプ３１２から出力される交流電圧信号Ｐ
Ｏに対して、検出可能な加速度の周波数帯域よりも高周波のノイズ成分を減衰させた交流
電圧信号ＬＯを出力する。
【００５７】
Ａ／Ｄ変換回路３１４は、クロック信号ＳＭＰＣＬＫに基づいて、ローパスフィルター
３１３が出力する交流電圧信号ＬＯをサンプリングしてデジタル信号に変換する。
【００５８】
デジタル処理回路３１５は、Ａ／Ｄ変換回路３１４から出力されるデジタル信号をデジ
タル処理する。具体的には、デジタル処理回路３１５は、Ａ／Ｄ変換回路３１４から出力
されるデジタル信号に対して、高周波ノイズ成分を減衰させるローパスフィルター処理や
、補正処理（例えば、温度補正）等を行う。デジタル処理回路３１５によって処理された
デジタル信号（加速度データ）は、物理量検出素子２の端子９から出力される検出信号Ｓ
Ｏの振幅に応じた大きさの信号である。
【００５９】
このように、検出回路３１０は、Ｑ／Ｖアンプ３１１、可変ゲインアンプ３１２、ロー
パスフィルター３１３、Ａ／Ｄ変換回路３１４及びデジタル処理回路３１５により、物理
量検出素子２の端子９から出力される検出信号ＳＯに基づいて、検出信号ＳＯの振幅に応
じた大きさの物理量信号（加速度データ）を生成する。
【００６０】
インターフェース回路３５０は、物理量検出装置１００の外部装置と通信するための回
路である。当該外部装置は、インターフェース回路３５０を介して、記憶部３６０に対す
るデータの書き込みや読み出し、デジタル処理回路３１５から出力されるデジタル信号（
加速度データ）の読み出し等を行うことができる。インターフェース回路３５０は、例え
ば、３端子や４端子のＳＰＩ（Serial Peripheral Interface）インターフェース回路で
あってもよいし、２端子のＩ２Ｃ（Inter-Integrated Circuit）インターフェース回路で
あってもよい。
【００６１】
記憶部３６０は、レジスター３６１及び不揮発性メモリー３６２を有している。不揮発
性メモリー３６２には、制御回路３に含まれる各回路に対する各種のデータ（例えば、可
変ゲインアンプ３１２の利得調整データ、デジタル処理回路３１５によるローパスフィル
ター処理（デジタルフィルター処理）のフィルター係数）等の各種の情報が記憶されてい
る。不揮発性メモリー３６２は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Sili
con）型メモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memo
ry）として構成することができる。また、制御回路３の電源投入時（電源電圧が０Ｖから
ＶＤＤまで立ち上がる時）に、不揮発性メモリー３６２に記憶されている各種のデータが
レジスター３６１に転送されて保持され、レジスター３６１に保持された各種のデータが
各回路に供給される。
【００６２】
過電圧保護回路１は、例えば、図３又は図４に示した構成の回路である。過電圧保護回
路１の入力ノードＮ１は電源端子３００と電気的に接続され、入力電圧ＶＩＮとして電源
端子３００から電源電圧ＶＤＤが供給される。また、過電圧保護回路１の出力ノードＮ２
はレギュレーター３７０の入力端子（不図示）と電気的に接続され、出力ノードＮ２から
電圧ＶＯＵＴとして電源電圧ＶＤＤ１が出力される。
【００６３】
レギュレーター３７０は、過電圧保護回路１から出力される電源電圧ＶＤＤ１を一定の
電源電圧ＶＤＤ２に変換して出力する。検出回路３１０、駆動回路３２０、発振回路３３
０、クロック生成回路３４０、インターフェース回路３５０及び記憶部３６０は、電源電
圧ＶＤＤ２が供給され、電源電圧ＶＤＤ２に基づいて動作する。なお、レギュレーター３
７０は、検出回路３１０、駆動回路３２０、発振回路３３０、クロック生成回路３４０、
インターフェース回路３５０及び記憶部３６０に供給される電源電圧を別個に生成しても
よい。
【００６４】
過電圧保護回路１は、電源電圧ＶＤＤが所定の電圧値ＶＴよりも低いときは、電源電圧
ＶＤＤに応じた電源電圧ＶＤＤ１を出力し、電源電圧ＶＤＤが電圧値ＶＴよりも高い電圧
のときは、電源電圧ＶＤＤ１を出力しない。従って、本実施形態の物理量検出装置１００
によれば、過電圧が出力されるおそれを低減することが可能な過電圧保護回路１を含むの
で、検出回路３１０、駆動回路３２０、発振回路３３０、クロック生成回路３４０、イン
ターフェース回路３５０及び記憶部３６０に過電圧となる電源電圧ＶＤＤ１が印加される
おそれを低減することができる。
【００６５】
なお、本実施形態では、物理量検出装置１００が出力する物理量信号（加速度信号）は
デジタル信号であるが、アナログ信号であってもよい。
【００６６】
また、本実施形態の物理量検出装置１００は、１軸の物理量（加速度）を検出するが、
互いに交差する複数軸（２軸、３軸あるいは４軸以上）の物理量を検出してもよい。この
変形例の物理量検出装置１００は、例えば、物理量検出素子２、駆動回路３２０及び検出
回路３１０が軸毎に独立して設けられていてもよいし、各軸の物理量をそれぞれ検出する
複数の物理量検出素子２に対して駆動回路３２０及び検出回路３１０の一方又は両方が共
通に設けられていてもよい。
【００６７】
また、本実施形態では、制御回路３は、物理量検出素子２の端子７，８に第１駆動信号
ＤＲＶ１及び第２駆動信号ＤＲＶ２をそれぞれ供給し、端子９から出力される電流（検出
信号ＳＯ）に基づいて、物理量信号（加速度データ）を生成しているが、物理量検出素子
２の端子９に駆動信号を供給し、端子７，８から出力される互いに逆相の電流（互いに逆
相の検出信号）に基づいて、物理量信号（加速度データ）を生成してもよい。
【００６８】
また、本実施形態では、物理量として加速度を検出する物理量検出装置１００を例に挙
げたが、過電圧保護回路１は、角速度、角加速度、圧力等の各種の物理量を検出する物理
量検出装置にも適用可能である。
【００６９】
また、本実施形態では、物理量検出素子２は、例えば、Ｓｉ等の半導体材料と半導体加
工技術を用いたＭＥＭＳで形成されるが、水晶（ＳｉＯ2）、タンタル酸リチウム（Ｌｉ
ＴａＯ3）、ニオブ酸リチウム（ＬｉＮｂＯ3）等の圧電単結晶やジルコン酸チタン酸鉛（
ＰＺＴ）等の圧電セラミックスなどの圧電性材料で形成されてもよい。また、物理量検出
素子２は、圧電型、動電型、静電容量型、渦電流型、光学型、ひずみゲージ型等の振動式
の素子であってもよいし、振動式に限らず、例えば、光学式、回転式、流体式の素子であ
ってもよい。
【００７０】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能であ
る。
【００７１】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例
えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【００７２】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び
結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施
の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実
施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することが
できる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
【符号の説明】
【００７３】
１…過電圧保護回路、２…物理量検出素子、３…制御回路、５…第１容量形成部、６…第
２容量形成部、７，８，９…端子、１１…第１トランジスター、１２…第２トランジスタ
ー、１３…第３トランジスター、１４…第１ダイオード、１５…第２ダイオード、１６…
第１抵抗、１７…第２抵抗、１８…第３抵抗、１９…第４抵抗、１００…物理量検出装置
、２００…固定部、２０１〜２０４…固定電極、２１０…可動部、２１１…錘部、２１１
Ａ，２１１Ｂ…可動電極、２１２…ばね部、３００…電源端子、３０１…電源端子、３１
０…検出回路、３１１…Ｑ／Ｖアンプ、３１２…可変ゲインアンプ、３１３…ローパスフ
ィルター、３１４…Ａ／Ｄ変換回路、３１５…デジタル処理回路、３２０…駆動回路、３
３０…発振回路、３４０…クロック生成回路、３５０…インターフェース回路、３６０…
記憶部、３６１…レジスター、３６２…不揮発性メモリー、３７０…レギュレーター
【図１】
2019129616.tif 000003
【図２】
2019129616.tif 000004
【図３】
2019129616.tif 000005
【図４】
2019129616.tif 000006
【図５】
2019129616.tif 000007
【図６】
2019129616.tif 000008
【図７】
2019129616.tif 000009