(57)【要約】      （修正有）【課題】より安価な半導体素子の製造工程を提供する。【解決手段】窒化ガリウム系半導体層を有する半導体装置であって、ソース領域２６−１、２６−２を形成するべくイオン注入したＳｉを熱拡散させることにより、ソース領域、ベース領域２４−１、２４−２及びカウンター領域２７−１、２７−２において深さ方向に連続して徐々に減少するＳｉ濃度分布を形成する。それゆえ、ソース領域形成用のマスク材料層と、カウンター領域形成用のマスク材料層とを個別に設ける必要が無い。【選択図】図４
2019040952.tif 000002
【特許請求の範囲】
【請求項１】
窒化ガリウム系半導体層を有する半導体装置であって、
前記窒化ガリウム系半導体層は、
第１導電型のドリフト領域と、
前記窒化ガリウム系半導体層のおもて面と前記ドリフト領域との間に設けられた第２導電型のベース領域と、
前記窒化ガリウム系半導体層のおもて面と前記ベース領域との間に設けられ、前記ドリフト領域よりも高い第１導電型の不純物濃度を有する第１導電型のソース領域と、
前記ベース領域と前記ドリフト領域との間に設けられ、前記ドリフト領域よりも高く前記ソース領域よりも低い第１導電型の不純物濃度を有するカウンター領域と
を備え、
前記ベース領域は、前記ドリフト領域よりも高い第１導電型の不純物濃度を含み、
前記ベース領域における第１導電型の不純物濃度分布は、前記ベース領域と前記ソース領域との境界から前記ベース領域と前記カウンター領域との境界までにおいて徐々に減少する傾向を有する
半導体装置。
【請求項２】
前記カウンター領域における第１導電型の不純物濃度分布は、前記ベース領域と前記カウンター領域との境界から前記カウンター領域と前記ドリフト領域との境界まで徐々に減少する傾向を有する
請求項１に記載の半導体装置。
【請求項３】
前記ソース領域における第１導電型の不純物濃度分布は、前記窒化ガリウム系半導体層のおもて面から前記ソース領域と前記ベース領域との境界まで徐々に減少する傾向を有する
請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域、前記ベース領域および前記カウンター領域における第１導電型の不純物濃度分布は、前記窒化ガリウム系半導体層の深さ方向において連続する
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記ベース領域における第１導電型の不純物濃度は、前記カウンター領域における第１導電型の不純物濃度よりも高い
請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記ベース領域における第２導電型の不純物濃度は、前記カウンター領域における第１導電型の不純物濃度よりも高い
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記窒化ガリウム系半導体層は、
前記窒化ガリウム系半導体層の深さ方向と直交する方向において離間して設けられた２つの前記ベース領域と、
２つの前記ベース領域の間に設けられた上部ドリフト領域と
を含み、
前記カウンター領域は、前記ベース領域と前記上部ドリフト領域との間に設けられた側部領域を含み、
前記側部領域における第１導電型の不純物濃度は、前記上部ドリフト領域における第１導電型の不純物濃度よりも高い
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記カウンター領域における第１導電型の不純物濃度は、前記ドリフト領域における第１導電型の不純物濃度の２倍以上である
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記窒化ガリウム系半導体層の深さ方向における前記カウンター領域の厚さは、０．５μｍ以上２μｍ以下である
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記窒化ガリウム系半導体層の深さ方向と直交する方向における前記カウンター領域の厚さは、０．４μｍ以上１．６μｍ以下である
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１１】
前記窒化ガリウム系半導体層を上面視した場合に、前記ソース領域が設けられる範囲は、前記窒化ガリウム系半導体層の深さ方向と直交する平面において前記カウンター領域が設けられる範囲に対応する
請求項１から９のいずれか一項に記載の半導体装置。
【請求項１２】
窒化ガリウム系半導体層を有する半導体装置の製造方法であって、
前記窒化ガリウム系半導体層のおもて面とドリフト領域との間に第２導電型のベース領域を形成する段階と、
前記ベース領域の底部よりも浅い位置に第１導電型の不純物濃度のピークを形成するべく、前記ベース領域に第１導電型の不純物を注入する段階と、
前記窒化ガリウム系半導体層を熱処理する段階と
を備え、
前記熱処理する段階の後において、
前記窒化ガリウム系半導体層は、
前記ベース領域と、
前記窒化ガリウム系半導体層のおもて面と前記ベース領域との間に前記ドリフト領域よりも高い第１導電型の不純物濃度を有する第１導電型のソース領域と、
前記ベース領域と前記ドリフト領域との間に前記ドリフト領域よりも高く前記ソース領域よりも低い第１導電型の不純物濃度を有するカウンター領域と
を有し、
前記ベース領域は、前記ドリフト領域よりも高い第１導電型の不純物濃度を含み、
前記ベース領域における第１導電型の不純物濃度分布は、前記ベース領域と前記ソース領域との境界から前記ベース領域と前記カウンター領域との境界までにおいて徐々に減少する傾向を有する
半導体装置の製造方法。
【請求項１３】
前記ベース領域に第１導電型の不純物を注入する段階においては、
前記ソース領域と前記カウンター領域とを１回のフォトリソグラフィープロセスで形成するべく、一つのマスク材料層を介して前記ベース領域に第１導電型の不純物を注入する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ベース領域を形成する段階の後において、前記ベース領域に第１導電型の不純物を注入する段階を実行し、
前記ベース領域に第１導電型の不純物を注入する段階の後に、前記熱処理する段階を実行する
請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記ベース領域に第１導電型の不純物を注入する段階においては、前記ベース領域の底部よりも浅い位置と、前記ベース領域よりも深い位置とに第１導電型の不純物濃度のピークを形成する
請求項１２から１４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【０００２】
従来、Ｎ＋ソース領域と、高濃度Ｐ＋ベース領域の内部であって当該高濃度Ｐ＋ベース領域のＮ＋半導体基板側に選択的に設けたＮ＋高濃度領域とを有する半導体装置が知られている（例えば、特許文献１参照）。なお、特許文献１においては、Ｎ＋ソース領域とＮ＋高濃度領域とをどのようにして形成するかについて詳細は記載されていない。
［先行技術文献］
［特許文献］
［特許文献１］  国際公開第２０１４／１２５５８６号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体素子の製造工程をより安価にするためには、Ｎ＋ソース領域とＮ＋高濃度領域とに対応する領域を、各々異なるマスクを用いてイオン注入することにより形成するよりも、より簡易に形成できることが望ましい。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、窒化ガリウム系半導体層を有する半導体装置を提供する。窒化ガリウム系半導体層は、第１導電型のドリフト領域と、第２導電型のベース領域と、第１導電型のソース領域と、カウンター領域とを備えてよい。ベース領域は、窒化ガリウム系半導体層のおもて面とドリフト領域との間に設けられてよい。ソース領域は、窒化ガリウム系半導体層のおもて面とベース領域との間に設けられてよい。ソース領域は、ドリフト領域よりも高い第１導電型の不純物濃度を有してよい。カウンター領域は、ベース領域とドリフト領域との間に設けられてよい。カウンター領域は、ドリフト領域よりも高くソース領域よりも低い第１導電型の不純物濃度を有してよい。ベース領域は、ドリフト領域よりも高い第１導電型の不純物濃度を含んでよい。ベース領域における第１導電型の不純物濃度分布は、ベース領域とソース領域との境界からベース領域とカウンター領域との境界までにおいて徐々に減少する傾向を有してよい。
【０００５】
カウンター領域における第１導電型の不純物濃度分布は、ベース領域とカウンター領域との境界からカウンター領域とドリフト領域との境界まで徐々に減少する傾向を有してよい。
【０００６】
ソース領域における第１導電型の不純物濃度分布は、窒化ガリウム系半導体層のおもて面からソース領域とベース領域との境界まで徐々に減少する傾向を有してよい。
【０００７】
ソース領域、ベース領域およびカウンター領域における第１導電型の不純物濃度分布は、窒化ガリウム系半導体層の深さ方向において連続してよい。
【０００８】
ベース領域における第１導電型の不純物濃度は、カウンター領域における第１導電型の不純物濃度よりも高くてよい。
【０００９】
ベース領域における第２導電型の不純物濃度は、カウンター領域における第１導電型の不純物濃度よりも高くてよい。
【００１０】
窒化ガリウム系半導体層は、２つのベース領域と、上部ドリフト領域とを含んでよい。２つのベース領域は、窒化ガリウム系半導体層の深さ方向と直交する方向において離間して設けられてよい。上部ドリフト領域は、２つのベース領域の間に設けられてよい。カウンター領域は、ベース領域と上部ドリフト領域との間に設けられた側部領域を含んでよい。側部領域における第１導電型の不純物濃度は、上部ドリフト領域における第１導電型の不純物濃度よりも高くてよい。
【００１１】
カウンター領域における第１導電型の不純物濃度は、ドリフト領域における第１導電型の不純物濃度の２倍以上であってよい。
【００１２】
窒化ガリウム系半導体層の深さ方向におけるカウンター領域の厚さは、０．５μｍ以上２μｍ以下であってよい。
【００１３】
窒化ガリウム系半導体層の深さ方向と直交する方向におけるカウンター領域の厚さは、０．４μｍ以上１．６μｍ以下であってよい。
【００１４】
窒化ガリウム系半導体層を上面視した場合に、ソース領域が設けられる範囲は、窒化ガリウム系半導体層の深さ方向と直交する平面においてカウンター領域が設けられる範囲に対応してよい。
【００１５】
本発明の第２の態様においては、窒化ガリウム系半導体層を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、第２導電型のベース領域を形成する段階と、ベース領域に第１導電型の不純物を注入する段階と、窒化ガリウム系半導体層を熱処理する段階とを備えてよい。ベース領域は、窒化ガリウム系半導体層のおもて面とドリフト領域との間に形成されてよい。ベース領域に第１導電型の不純物を注入する段階は、ベース領域の底部よりも浅い位置に第１導電型の不純物濃度のピークを形成することを目的としてよい。熱処理する段階の後において、窒化ガリウム系半導体層は、ベース領域と、第１導電型のソース領域と、カウンター領域とを有してよい。ソース領域は、窒化ガリウム系半導体層のおもて面とベース領域との間に位置してよい。ソース領域は、ドリフト領域よりも高い第１導電型の不純物濃度を有してよい。カウンター領域は、ベース領域とドリフト領域との間に位置してよい。カウンター領域は、ドリフト領域よりも高くソース領域よりも低い第１導電型の不純物濃度を有してよい。ベース領域は、ドリフト領域よりも高い第１導電型の不純物濃度を含んでよい。ベース領域における第１導電型の不純物濃度分布は、ベース領域とソース領域との境界からベース領域とカウンター領域との境界までにおいて徐々に減少する傾向を有してよい。
【００１６】
ベース領域に第１導電型の不純物を注入する段階においては、ソース領域とカウンター領域とを１回のフォトリソグラフィープロセスで形成するべく、一つのマスク材料層を介してベース領域に第１導電型の不純物を注入してよい。
【００１７】
ベース領域を形成する段階の後において、ベース領域に第１導電型の不純物を注入する段階を実行してよい。また、ベース領域に第１導電型の不純物を注入する段階の後に、熱処理する段階を実行してよい。
【００１８】
ベース領域に第１導電型の不純物を注入する段階においては、ベース領域の底部よりも浅い位置と、ベース領域よりも深い位置とに第１導電型の不純物濃度のピークを形成してもよい。
【００１９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態における半導体装置１００の断面図である。
【図２】図１のＡ‐Ａ及びＢ‐Ｂに対応する不純物濃度分布を示す図である。
【図３Ａ】第１比較例における無効領域６０‐Ａ及びＪＦＥＴ抵抗領域６２‐Ａを示す図である。
【図３Ｂ】第１実施形態における無効領域６０‐Ｂ及びＪＦＥＴ抵抗領域６２‐Ｂを示す図である。
【図４】（ａ）から（ｇ）は、半導体装置１００の製造工程を示す図である。
【図５】半導体装置１００を上面視した場合の部分拡大図である。
【図６】第１変形例における熱処理前のＮ型不純物濃度分布を示す図である。
【図７】第２実施形態における半導体装置２００の断面図である。
【図８】（ａ）から（ｇ）は、半導体装置２００の製造工程を示す図である。
【図９Ａ】第２比較例における無効領域６０‐Ｃを示す図である。
【図９Ｂ】第２実施形態における無効領域６０‐Ｄを示す図である。
【図１０】半導体装置２００を上面視した場合の部分拡大図である。
【発明を実施するための形態】
【００２１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
図１は、第１実施形態における半導体装置１００の断面図である。本例の半導体装置１００は、プレーナ型のゲート構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を含む半導体チップである。本例においてはベース領域２４及びソース領域２６を不純物拡散により形成するので、半導体装置１００はＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）構造を有する。
【００２３】
図１は、半導体装置１００のＹ‐Ｚ断面図でもある。本例において、Ｘ軸方向とＹ軸方向とは互いに直交する方向であり、Ｚ軸方向はＸ‐Ｙ平面に直交する方向である。Ｘ、Ｙ及びＺ軸は、いわゆる右手系を成す。本例においては、Ｚ軸の正方向（＋Ｚ方向）を「上」と称し、Ｚ軸の負方向（−Ｚ方向）を「下」と称する場合がある。ただし、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。なお、本例において、下方向を深さ方向と表現する場合もある。
【００２４】
本例の半導体装置１００は、窒化ガリウム（以下、ＧａＮと記載する）基板１０、ＧａＮ層２０、ゲート絶縁膜３２、ゲート電極３０、ソース電極４０及びドレイン電極５０を有する。ＧａＮ基板１０は窒化ガリウム系半導体基板の一例であり、ＧａＮ層２０は窒化ガリウム系半導体層の一例である。
【００２５】
本例において、ＧａＮ系半導体はＧａＮである。但し、ＧａＮ系半導体はアルミニウム（Ａｌ）及びインジウム（Ｉｎ）の一以上の元素を含んでもよい。ＧａＮ系半導体の組成式は、Ａｌ及びＩｎを微量に含んだ混晶半導体、即ちＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。なお、本例のＧａＮ系半導体の組成式は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮにおいてｘ＝ｙ＝０としたＧａＮである。
【００２６】
本例のＧａＮ基板１０は、Ｎ＋型の基板である。ＧａＮ基板１０は、低転位自立型基板であってよい。本例のＧａＮ基板１０は、１Ｅ＋７［ｃｍ−２］未満の貫通転位密度を有する。なお、Ｅは１０の冪を表す。例えば、１Ｅ＋７は、１×１０７を意味する。ＧａＮ基板１０を低転位密度とすることにより、ＧａＮ基板１０上に形成したＧａＮ層２０の転位密度を低減することができる。また、イオン注入された不純物が熱処理のときに転位に沿って深く拡散することを防止できる。さらに、このような低転位基板を用いることで、大面積のパワーデバイスを形成してもリーク電流を少なくすることができるので、パワーデバイスを高い良品率で製造することが可能となる。
【００２７】
本例において、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。ＮまたはＰの右に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。本例において、Ｎ型は第１導電型であり、Ｐ型は第２導電型である。但し、他の例においては、Ｐ型が第１導電型であってよく、Ｎ型が第２導電型であってもよい。
【００２８】
ＧａＮに対するＮ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）及びＯ（酸素）の一種類以上の元素であってよい。本例においては、Ｎ型不純物としてＳｉを用いる。また、ＧａＮに対するＰ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）及びＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、Ｐ型不純物としてＭｇを用いる。
【００２９】
ＧａＮ層２０は、ＧａＮ基板１０上に設けられてよい。本例のＧａＮ層２０は、ＧａＮ基板１０上にエピタキシャル成長により形成された層である。本例において、ＧａＮ基板１０とＧａＮ層２０との界面を境界１２とする。また、本例において、ＧａＮ基板１０の第１主面は境界１２であり、ＧａＮ基板１０の第２主面は境界１２と反対側の裏面１６である。さらに、本例において、ＧａＮ層２０の第１主面は境界１２と反対側のおもて面１４であり、ＧａＮ層２０の第２主面は境界１２である。本例において、おもて面１４から境界１２に向かう方向は、ＧａＮ層２０の深さ方向である。
【００３０】
本例のＧａＮ層２０は、Ｎ−型のドリフト領域２２、Ｐ−型のベース領域２４、Ｎ＋型のソース領域２６、及び、Ｎ型のカウンター領域２７を有する。なお、図１に示したＧａＮ層２０は、Ｙ軸方向において離間して各々設けられた、２つのベース領域２４‐１及び２４‐２と、２つのソース領域２６‐１及び２６‐２とを有する。ベース領域２４及びソース領域２６は、おもて面１４からＧａＮ層２０の所定深さまでに設けられたウェル領域であってよい。本例のベース領域２４は、深さ方向において、おもて面１４とドリフト領域２２との間に設けられる。また、本例のソース領域２６は、深さ方向において、おもて面１４とベース領域２４との間に設けられる。
【００３１】
ソース領域２６は、電子電流にとって低抵抗な経路を提供する機能を有してよい。ソース領域２６の一部は、おもて面１４においてソース電極４０に接してよい。ソース領域２６は、底部及び側部が、ベース領域２４に接してよい。
【００３２】
カウンター領域２７は、ソース領域２６の形成時に併せて形成されてよい。本例のカウンター領域２７は、ソース領域２６を形成するべくＮ型不純物をイオン注入する段階と、注入した不純物を熱処理により活性化する段階とを経て形成される。本例のカウンター領域２７は、ソース領域２６を形成するべくイオン注入したＮ型不純物が、熱処理により熱拡散することにより形成される。カウンター領域２７は、ドリフト領域２２よりも高くソース領域２６よりも低いＮ型不純物濃度を有してよい。
【００３３】
カウンター領域２７は、Ｘ‐Ｙ平面方向及びＺ軸方向において、ベース領域２４よりも突出してよい。本例のカウンター領域２７は、底部領域２９と側部領域２８とを有する。本例の側部領域２８は、少なくともＹ軸方向において、ベース領域２４と上部ドリフト領域２３との間に設けられる。側部領域２８は、Ｘ軸方向において、ベース領域２４と上部ドリフト領域２３との間に設けられてもよい。また、本例の底部領域２９は、Ｚ軸方向において、ベース領域２４とドリフト領域２２との間に設けられる。
【００３４】
上部ドリフト領域２３は、ドリフト領域２２の一部であってよい。本例の上部ドリフト領域２３は、少なくともＹ軸方向において、２つのベース領域２４の間に設けられたドリフト領域２２の一部である。なお、上部ドリフト領域２３の底部は、カウンター領域２７における底部領域２９の底部と一致してよい。Ｎ型不純物がソース領域２６からベース領域２４へ等方的に拡散し、且つ、ベース領域２４の側部を超えてドリフト領域２２に達した結果、上部ドリフト領域２３は、ドリフト領域２２の残存領域として形成されてよい。上部ドリフト領域２３及び側部領域２８は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域の一部であってよい。
【００３５】
本例のベース領域２４は、チャネル形成領域２５を含む。チャネル形成領域２５は、ゲート電極３０に所定の正電圧が印加された場合（ゲート・オン時）に、電荷反転層が形成される領域である。本例のチャネル形成領域２５は、ゲート電極３０及びゲート絶縁膜３２の直下に位置するベース領域２４の一部である。本例のチャネル形成領域２５は、少なくともＹ軸方向においてソース領域２６とカウンター領域２７の側部領域２８との間に位置する。図１においては、Ｙ軸方向にけるチャネル形成領域２５の長さを、チャネル長Ｌとして示す。
【００３６】
なお、本例のベース領域２４は、Ｙ軸方向において側部領域２８とは反対側に位置し、ソース領域２６から熱拡散したＮ型不純物が存在しない部分を有する。図１においては、ベース領域２４においてＮ型不純物が存在する領域と存在しない領域との境界を破線により示す。例えば、ベース領域２４‐１において当該破線よりも−Ｙ方向及びベース領域２４‐２において当該破線よりも＋Ｙ方向には、ソース領域２６から熱拡散したＮ型不純物が存在しない領域が存在する。ソース電極４０は、Ｎ型不純物が存在するベース領域２４の一部と、Ｎ型不純物が存在しないベース領域２４の一部とに接触してよい。
【００３７】
他の例においては、ＧａＮ層２０は、ソース電極４０に接触するＰ＋型のコンタクト領域を有してもよい。コンタクト領域は、おもて面１４からベース領域２４よりも浅い所定の深さ位置までに設けられてよい。コンタクト領域はエピタキシャル成長またはイオン注入を経て形成されてよい。コンタクト領域は、ＧａＮ層２０とソース電極４０との接触抵抗を低減する機能、及び、ゲート・オフ時の正孔引き抜き経路を提供する機能を有してよい。
【００３８】
ゲート電極３０は、ゲート絶縁膜３２上に設けられてよい。本例のゲート電極３０は、少なくとも上部ドリフト領域２３、側部領域２８、及びチャネル形成領域２５の上方に位置する。ゲート電極３０は、アルミニウム（Ａｌ）で形成されてよく、不純物をドープしたポリシリコンで形成されてもよい。
【００３９】
ソース電極４０は、おもて面１４上に設けられてよい。本例のソース電極４０は、ソース領域２６の一部と、チャネル形成領域２５とは異なるベース領域２４の一部とに接する。ソース電極４０は、おもて面１４と接触しバリアメタル層として機能するチタン（Ｔｉ）層と、Ｔｉ層に接触するＡｌ層とを有してよい。ソース電極４０は、Ｔｉ層及びＡｌ層の積層構造に代えて、ニッケル（Ｎｉ）層であってもよい。
【００４０】
なお、ソース電極４０は、層間絶縁膜によりゲート電極３０と電気的に分離されてよい。一例において、ソース電極４０は、ゲート電極３０上に設けられた層間絶縁膜上にも設けられてよい。ドレイン電極５０は、裏面１６に接して裏面１６の下に設けられてよい。ドレイン電極５０もソース電極４０と同じ材料で構成されてよい。
【００４１】
図１においては、ゲート端子、ソース端子及びドレイン端子を、それぞれＧ、Ｄ及びＳで示す。例えば、ゲート端子を介してゲート電極３０に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成される。例えば、ドレイン電極５０が所定の高電位であり、かつ、ソース電極４０が接地電位である場合に、チャネル形成領域２５に電荷反転層が形成されると、ドレイン端子からソース端子へ電流が流れる。また、例えば、ゲート電極３０に閾値電圧よりも低い電位が与えられると電荷反転層が消滅し、電流が遮断される。これにより、半導体装置１００は、ソース端子及びドレイン端子間における電流を制御することができる。
【００４２】
図２は、図１のＡ‐ＡまたはＢ‐Ｂに対応する不純物濃度分布を示す図である。Ａ‐Ａは、ソース領域２６、チャネル形成領域２５及びカウンター領域２７の側部領域２８を通るＹ軸方向に平行な直線である。これに対して、Ｂ‐Ｂは、ソース領域２６、ベース領域２４及びカウンター領域２７の底部領域２９を通るＺ軸方向に平行な直線である。本例においては、Ａ‐Ａの不純物濃度を測定したが、Ｂ‐Ｂの不純物濃度もＡ‐Ａと同様であることは当業者であれば合理的に理解することができる。
【００４３】
図２においては、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られたＭｇ及びＳｉ濃度分布を示す。なお、熱処理温度を１１００℃とした場合のＭｇ及びＳｉ濃度分布を実線で示し、熱処理温度を１３００℃とした場合のＭｇ及びＳｉ濃度分布を破線で示す。縦軸は、不純物濃度［ｃｍ−３］を示す。また、横軸は、おもて面１４を深さゼロとした場合の深さ位置［ｎｍ］を示す。
【００４４】
Ｍｇ濃度分布は、深さ約ゼロｎｍから約５００ｎｍの範囲にフラットな領域を有する。本例のＭｇ濃度分布は、異なる深さ位置に複数の不純物濃度ピークを有するようにＭｇを注入し、その後熱処理することにより形成してよい。ＭｇはＳｉに比べて熱拡散しにくいので、Ｍｇ濃度分布は、深さ約５００ｎｍより深い範囲において、Ｓｉよりも深さ方向において急に不純物濃度が低下してよい。
【００４５】
なお、本例においては、Ｍｇ濃度がＳｉ濃度より高く且つ１Ｅ＋１７ｃｍ−３以上である範囲をベース領域２４であるとする。ベース領域２４とカウンター領域２７との境界は、Ｍｇ濃度が１Ｅ＋１７ｃｍ−３となる深さ位置とする。勿論、ベース領域２４は、Ｎ型不純物濃度以上のＰ型不純物濃度を有する。本例のベース領域２４においては、Ｍｇ濃度がＳｉ濃度以上である。
【００４６】
上述のように、Ｓｉ濃度分布は、ソース領域２６におけるＮ型不純物が熱拡散することにより形成されてよい。本例のＳｉ濃度分布は、おもて面１４近傍にＥ＋２０台の濃度のピークを有する。Ｓｉ濃度分布は、おもて面１４から徐々に減少する傾向を有し、深さ約２００ｎｍで約１Ｅ＋１８ｃｍ−３となる。Ｓｉ濃度は、深さ約２００ｎｍにおいてＭｇ濃度以下となる。つまり、おもて面１４から深さ約２００ｎｍの位置までがソース領域２６となり、深さ約２００ｎｍの位置はソース領域２６とベース領域２４との境界となる。図２では、１１００℃の場合のソース領域２６の範囲に両矢印を付して示す。
【００４７】
Ｓｉ濃度分布は、ソース領域２６からベース領域２４にかけて連続してよい。また、ベース領域２４のＳｉ濃度分布は、ソース領域２６よりも深さ方向において急に減少する傾向を有してよい。本例において、ベース領域２４におけるＳｉ濃度分布は、ベース領域２４とソース領域２６との境界からベース領域２４とカウンター領域２７との境界までにおいて徐々に減少する傾向を有する。ベース領域２４におけるＳｉ濃度は、ソース領域２６よりも低く、カウンター領域２７よりも高く、且つ、ドリフト領域２２よりも高い。なお、ベース領域２４のＳｉ濃度は、熱処理温度１１００℃の場合は深さ約７００ｎｍでＭｇ濃度以上となり、熱処理温度１３００℃の場合は深さ約９００ｎｍでＭｇ濃度以上となる。図２では、１１００℃の場合のベース領域２４の範囲に両矢印を付して示す。
【００４８】
本例においては、ソース領域２６を形成するべくイオン注入したＳｉを熱拡散させることにより、ソース領域２６、ベース領域２４及びカウンター領域２７において深さ方向に連続して徐々に減少するＳｉ濃度分布を形成する。それゆえ、ソース領域２６形成用のマスク材料層と、カウンター領域２７形成用のマスク材料層とを個別に設ける必要が無い。本例においては、ソース領域２６形成用のマスク材料層を用いたイオン注入と熱処理とを経て、ソース領域２６及びカウンター領域２７を形成することができるので、マスク材料層を個別に設ける場合に比べて半導体装置１００の製造工程を減らすことができる、それゆえ、製造工程の費用を安価にすることができる。
【００４９】
Ｓｉ濃度分布は、ベース領域２４からカウンター領域２７にかけて連続してよい。また、カウンター領域２７のＳｉ濃度は、ベース領域２４よりもさらに減少する傾向を有してよい。本例において、カウンター領域２７におけるＳｉ濃度は、ベース領域２４よりも低く、且つ、ドリフト領域２２よりも高い。本例において、ドリフト領域２２のＳｉ濃度は、１Ｅ＋１６ｃｍ−３である。図２には図示しないが、本例においてカウンター領域２７とドリフト領域２２との境界（即ち、側部領域２８と上部ドリフト領域２３との境界及び底部領域２９とドリフト領域２２との境界）は、Ｓｉ濃度がおもて面１４から低下して初めて２Ｅ＋１６ｃｍ−３となる深さ位置である。
【００５０】
カウンター領域２７におけるＳｉ濃度分布は、ベース領域２４とカウンター領域２７との境界からカウンター領域２７とドリフト領域２２との境界まで徐々に減少する傾向を有してよい。本例においては、底部領域２９におけるＳｉ濃度は、ドリフト領域２２におけるＳｉ濃度よりも高い。同様に、Ｂ‐Ｂにおいては、側部領域２８におけるＳｉ濃度は、上部ドリフト領域２３におけるＳｉ濃度よりも高い。
【００５１】
カウンター領域２７におけるＮ型不純物濃度は、ドリフト領域２２におけるＮ型不純物濃度の２倍以上且つ１０倍以下であってよい。なお、カウンター領域２７におけるＳｉ濃度は、ベース領域２４におけるＭｇ濃度よりも低くてよい。Ｎ型不純物濃度を２倍以上とすることにより、上部ドリフト領域２３におけるＪＦＥＴ抵抗を低減することができる。また、１０倍以下とすることにより、ベース領域２４のＰ型不純物がＮ型不純物により補償され、ベース領域２４においてＰ型が発現しにくくなることを防ぐことができる。
【００５２】
本願の発明者は、ＧａＮ層２０中のソース領域２６にイオン注入されたＮ型不純物がＧａＮ層２０中におけるＰ型のベース領域２４を越えて熱拡散したことを確認した。一般に、エピタキシャル成長により形成されたＧａＮ半導体であって、Ｎ型不純物としてＳｉを含むＳｉドープＧａＮ半導体においては、１３００℃で熱処理したとしても、Ｎ型不純物はＧａＮ半導体中において拡散しない。ＧａＮ半導体における不純物の拡散は、例えば、イオン注入によりＧａＮ半導体に導入された点欠陥の熱拡散に起因すると推測される。また、本願の発明者が知る限り、ＧａＮ半導体において、ソース領域２６にイオン注入されたＮ型不純物によりカウンター領域２７が形成されたという報告はこれまでされていない。なお、炭化ケイ素（ＳｉＣ）半導体においては、Ｐ型不純物としてのボロン（Ｂ）をＳｉＣ半導体にイオン注入し、且つ、当該ＳｉＣ半導体を１７００℃程度の高温で熱アニールした場合に、ボロンの熱拡散が確認されていた。しかしながら、ＳｉＣ半導体に対するＮ型不純物及びボロン以外のＰ型不純物に関しては、１７００℃程度までの熱アニールにおいて、イオン注入した不純物が熱拡散することは確認されていなかった。
【００５３】
図３Ａは、第１比較例における無効領域６０及びＪＦＥＴ抵抗領域６２を示す図である。第１比較例における半導体装置３００は、カウンター領域２７を有しない点において第１実施形態の半導体装置１００と異なる。
【００５４】
図３Ａにおいては、ゲート・オンとした後、ドレイン電極５０からソース電極４０へ流れる電流を矢印で示す。ドレイン電極５０が所定の高電位であり、かつ、ソース電極４０が接地電位である場合に、上部ドリフト領域２３には電流に対する抵抗となるＪＦＥＴ抵抗領域６２‐Ａが形成される。ＪＦＥＴ抵抗領域６２を破線四角で示す。ＪＦＥＴ抵抗領域６２は、ソース電極４０及びドレイン電極５０間の電界により上部ドリフト領域２３とベース領域２４とのＰＮ接合において形成される空乏層が拡張した結果、電流の通路が狭められることで生じ得る。
【００５５】
また、本例においては、ベース領域２４の直下に位置するドリフト領域２２に、電流が流れない又は電流密度が相対的に低い無効領域６０‐Ａが存在する。図３Ａでは、無効領域６０‐Ａに斜線を付して示す。無効領域６０‐Ａが大きいほど、上部ドリフト領域２３下における広がり抵抗は高くなる。電流が流れる又は電流密度が相対的に高い領域と無効領域６０‐Ａとの境界を破線により示す。
【００５６】
図３Ｂは、第１実施形態における無効領域６０及びＪＦＥＴ抵抗領域６２を示す図である。図３Ｂにおいても、ゲート・オンとした後、ドレイン電極５０からソース電極４０へ流れる電流を矢印で示す。本例においては、ドリフト領域２２よりも高濃度のＮ型不純物を有する側部領域２８を設けることにより、第１比較例に比べて空乏層の拡張が抑えられる。その結果、第１比較例に比べて、ＪＦＥＴ抵抗を低減することができる。また、本例においては、底部領域２９を設けることにより、無効領域６０‐Ｂが形成される範囲が第１比較例における無効領域６０‐Ａよりも狭くなる。それゆえ、第１比較例に比べて、広がり抵抗を低減することができる。図３Ｂでは、無効領域６０‐Ｂに斜線を付して示す。
【００５７】
図４は、半導体装置１００の製造工程を示す図である。図４の（ａ）は、ＧａＮ基板１０上にＧａＮ層２０をエピタキシャル成長させる段階である。ＧａＮ層２０は、有機金属成長法（ＭＯＣＶＤ）またはハライド気相成長法（ＨＶＰＥ）等により形成されてよい。ＧａＮ層２０のＳｉ濃度は、１Ｅ＋１５ｃｍ−３以上２Ｅ＋１６ｃｍ−３以下であってよい。但し、本例において、ＧａＮ層２０のＳｉ濃度は、１Ｅ＋１６ｃｍ−３である。ＧａＮ層２０の厚さ（即ち、境界１２からおもて面１４までの長さ）は、耐圧に応じて変えてよいが、例えば５μｍ以上２０μｍ以下である。
【００５８】
図４の（ｂ）は、ＧａＮ層２０のおもて面１４とドリフト領域２２との間にベース領域２４を形成する段階である。本例においては、ベース領域２４に対応する領域に所定の開口７２‐１を有するマスク材料層７０‐１を形成した後、マスク材料層７０‐１を介してＭｇをイオン注入する。マスク材料層７０‐１は、ＧａＮ層２０に対して選択的に除去可能なフォトレジスト層であってよく、これに代えて、二酸化シリコン（ＳｉＯ２）層であってもよい。マスク材料層７０がＳｉＯ２層である場合、マスク材料層７０の厚みは、フォトレジスト層の開口７２に対応する範囲は相対的に薄くてよく、フォトレジスト層の開口７２に対応しない範囲は相対的に厚くてよい。
【００５９】
イオン注入の加速エネルギーは、注入深さに応じて変えてよい。加速エネルギーは、所定のイオンの価数に対しては、加速電圧に比例してよい。加速エネルギーを大きくするほど、注入深さを深くすることができる。本例では、加速電圧２０、４０、７０、１１０、１５０、２００、２５０及び４３０（単位は全てｋｅＶ）、ならびに、ドーズ量１Ｅ＋１２ｃｍ−２以上１Ｅ＋１４ｃｍ−２以下の多段注入によりＧａＮ層２０にＭｇイオンを注入する。これにより、深さ方向におけるＭｇ濃度分布をボックスプロファイル（ＢＯＸ  ｐｒｏｆｉｌｅ）とする。なお、加速エネルギーが小さいほどドーズ量を小さくし、加速エネルギーが大きいほどドーズ量を大きくしてよい。注入深さは、おもて面１４から深さ１．２５μｍまでの範囲であってよい。なお、必ずしも多段注入としなくてよく、一回の注入としてもよい。イオン注入後に、マスク材料層７０‐１は除去する。
【００６０】
本例において、ベース領域２４を形成する段階とは、Ｍｇをイオン注入する段階であってよく、ベース領域２４に注入されたＰ型不純物がアクセプタとして活性化することまでは要しない。本例においては、Ｍｇをドリフト領域２２にイオン注入した後に熱処理を行うことで、Ｍｇをアクセプタとして機能するように活性化する。
【００６１】
図４の（ｃ）は、ベース領域２４にＮ型不純物を注入する段階である。本例においては、ソース領域２６に対応する領域に所定の開口７２‐２を有するマスク材料層７０‐２を形成した後、マスク材料層７０‐２を介してＳｉをイオン注入する。これにより、ベース領域２４の底部よりも浅い深さ位置にＳｉ濃度のピークを形成する。
【００６２】
本例では、マスク材料層７０‐２を介して、多段注入によりベース領域２４にＳｉをイオン注入する。より詳細には、加速電圧３０［ｋｅＶ］でドーズ量６Ｅ＋１４［ｃｍ−２］、加速電圧６０［ｋｅＶ］でドーズ量８Ｅ＋１４［ｃｍ−２］、加速電圧８０［ｋｅＶ］でドーズ量１．６Ｅ＋１５［ｃｍ−２］及び加速電圧１６０［ｋｅＶ］でドーズ量３Ｅ＋１５［ｃｍ−２］という条件で、ベース領域２４にＳｉをイオン注入する。これにより、深さ方向におけるＳｉ濃度分布をボックスプロファイルとする。
【００６３】
本例においては、ソース領域２６とカウンター領域２７とを１回のフォトリソグラフィープロセスで形成するべく、一つのマスク材料層７０‐１を介してベース領域２４にＳｉを注入する。１回のフォトリソグラフィープロセスにおいては、フォトレジストの塗布、露光、現像及びエッチング並びにフォトレジストの除去等の各工程が１回ずつ行われてよい。本例において、一つのマスク材料層７０とは、この１回のフォトリソグラフィープロセスにおいて形成されたマスク材料層７０を意味する。それゆえ、本例においては、ソース領域２６を形成するための開口７２のパターンを有するマスク材料層７０と、カウンター領域２７を形成するための開口７２のパターンを有するマスク材料層７０とが同一のマスク材料層７０である。
【００６４】
本例においては、１つのフォトマスクを用いてマスク材料層７０‐１を形成できる。それゆえ、ソース領域２６とカウンター領域２７とで異なるマスク材料層７０のパターンを用いる場合に比べて、製造工程を少なくすることができ、且つ、製造工程に要する費用を低減することができる。それゆえ、半導体装置１００をより安価に製造することができる。
【００６５】
加えて、ソース領域２６形成用のイオン注入においてカウンター領域２７形成用のイオン注入も行うことができるので、セルフアライン的にカウンター領域２７形成用のイオン注入を行うことができる。それゆえ、ソース領域２６とカウンター領域２７とを個別のマスク材料層７０で形成する場合に生じ得る、マスク位置ずれの影響を無くすことができる。したがって、マスク位置ずれを考慮したマージンが不要となるので、ソース領域２６及びカウンター領域２７をより微細化することができる。
【００６６】
図４の（ｄ）は、ＧａＮ層２０を熱処理する段階である。なお、ＧａＮ層２０を熱処理する前に、おもて面１４上の全面にキャップ層を形成してよい。これにより、ＧａＮ層２０から窒素が放出されることを低減することができる。高耐熱性、おもて面１４との良好な密着性、キャップ層からＧａＮ層２０へ不純物拡散が拡散しないこと、及び、ＧａＮ層２０に対して選択的に除去可能であることを考慮すると、キャップ層は窒化アルミニウム（ＡｌＮ）層であることが好ましい。キャップ層形成後に、熱処理装置内にＧａＮ基板１０、ＧａＮ層２０及びキャップ層の積層体を載置し、１１００℃以上１４００℃以下の温度で積層体を熱処理してよい。なお、熱処理後に、キャップ層は除去する。
【００６７】
本例においては、ベース領域２４を形成した後にベース領域２４にＮ型不純物を注入し、さらにその後に熱処理を実行する。これにより、Ｐ型不純物のイオン注入時にベース領域２４に形成された欠陥を通って、Ｎ型不純物がドリフト領域２２へ注入されやすくなり、また、Ｎ型不純物がドリフト領域２２へ熱拡散しやすくなる。これにより、Ｎ型不純物をイオン注入した後にベース領域２４を形成するべくＰ型不純物をイオン注入し更にその後に熱処理を実行する場合に比べて、カウンター領域２７が形成しやすくなる。
【００６８】
熱処理段階の後において、図１及び図２の説明において述べたドリフト領域２２、ベース領域２４、ソース領域２６、カウンター領域２７における不純物の活性化が完了する。熱処理段階の後におけるベース領域２４のＭｇ濃度は、５Ｅ＋１６ｃｍ−３以上２Ｅ＋１８ｃｍ−３以下であってよい。但し、本例において、ベース領域２４のＭｇ濃度は、１Ｅ＋１７ｃｍ−３以上２Ｅ＋１８ｃｍ−３以下である。また、熱処理段階の後におけるベース領域２４のＺ方向の長さは０．５μｍ以上２μｍ以下であってよい。本例において、ベース領域２４のＺ方向の長さは約０．５μｍである。なお、イオン注入後に、マスク材料層７０‐１は除去する。
【００６９】
熱処理段階の後におけるソース領域２６のＳｉ濃度は、１Ｅ＋１８ｃｍ−３以上２Ｅ＋２０ｃｍ−３以下であってよい。また、熱処理段階の後におけるソース領域２６のＺ方向の長さは０．１μｍ以上０．２μｍ以下であってよい。熱処理段階の後におけるカウンター領域２７のＳｉ濃度は、２Ｅ＋１６ｃｍ−３以上１Ｅ＋１７ｃｍ−３以下であってよい。また、熱処理段階の後におけるソース領域２６の厚さは０．１μｍ以上２μｍ以下であってよい。
【００７０】
ベース領域２４にＮ型不純物を注入する段階において、マスク材料層７０‐２のＸ‐Ｙ平面方向の端部においてレジスト垂れ等が無くシャープな形状である場合には、Ｎ型不純物の熱拡散の程度は、Ｚ軸方向を１とした場合にＸ‐Ｙ平面方向が０．８であってよい。つまり、カウンター領域２７において、側部領域２８のＸ‐Ｙ平面方向の厚さと底部領域２９のＺ軸方向の厚さとは異なってよい。
【００７１】
本例において、深さ方向における底部領域２９の厚さは、０．５μｍ以上２μｍ以下であり、Ｘ‐Ｙ平面方向における側部領域２８の厚さは、０．４μｍ以上１．６μｍ以下である。例えば、底部領域２９は１μｍの厚さを有し、これに応じて、本例の側部領域２８は０．８μｍの厚さを有する。底部領域２９の厚さを０．５μｍ以上とし、側部領域２８の厚さを０．４μｍ以上とすることにより、ＪＦＥＴ抵抗及び広がり抵抗を低減することを担保することができる。また、底部領域２９の厚さを２μｍ以下とし、側部領域２８の厚さを１．６μｍ以下とすることにより、ベース領域２４のＰ型不純物がＮ型不純物により補償され、ベース領域２４においてＰ型が発現しにくくなることを防ぐことができる。
【００７２】
図４の（ｅ）は、ゲート絶縁膜３２を形成する段階である。本例においては、おもて面１４全体を覆う様にゲート絶縁膜３２を形成する。例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ‐Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、５０ｎｍ以上１００ｎｍ以下のＳｉＯ２膜または酸化アルミニウム（Ａｌ２Ｏ３）膜を形成する。
【００７３】
図４の（ｆ）は、ゲート電極３０を形成する段階である。本例においては、Ａｌ層またはポリシリコン層を堆積し、その後所定の形状に加工することにより、ゲート電極３０を形成する。ゲート電極３０を形成後に、例えばゲート電極３０をマスクとして用いて、図４（ｅ）で形成したゲート絶縁膜３２を所定の形状となるようにエッチングする。なお、フォトリソグラフィー工程を用いて、ゲート絶縁膜３２を所定の形状に加工してもよい。
【００７４】
図４の（ｇ）は、ソース電極４０及びドレイン電極５０を形成する段階である。本例においては、Ｔｉ層及びＡｌ層を順次堆積させ、その後、フォトリソグラフィー及びエッチング等を経てソース電極４０及びドレイン電極５０を形成する。
【００７５】
図５は、半導体装置１００を上面視した場合の部分拡大図である。なお、理解を容易にすることを目的として、おもて面１４上の膜及び電極等を省略し、ソース領域２６及びカウンター領域２７に斜線を付して示す。なお、Ｉ‐Ｉを通り、且つ、Ｚ軸方向に平行な断面図は、図１におけるおもて面１４より下の半導体装置１００に対応する。
【００７６】
本例において、１つのユニット構造９０は、六角リング形状のカウンター領域２７、ベース領域２４、ソース領域２６と、六角形形状のベース領域２４とを含む。六角リング形状のカウンター領域２７は、ユニット構造９０の最も外側に位置してよい。上面視において観察される六角リング形状のカウンター領域２７は、側部領域２８に対応してよい。
【００７７】
六角リング形状のベース領域２４は、カウンター領域２７とソース領域２６との間に位置してよい。カウンター領域２７とソース領域２６とを直線で結んだ長さＬは、ベース領域２４におけるチャネル形成領域２５のチャネル長Ｌに対応してよい。なお、ユニット構造９０の最も内側には、六角形形状のベース領域２４が設けられてよい。六角形形状のベース領域２４は、ソース領域２６から熱拡散するＮ型不純物が到達しなかったベース領域２４の一部であってよい。六角形形状のベース領域２４は、ゲート電極３０の下方ではなく、ソース電極４０の下に位置するベース領域２４の一部であってよい。
【００７８】
本例において、カウンター領域２７の外周は、側部領域２８と上部ドリフト領域２３との境界に対応する。隣接する２つのユニット構造９０間には、上部ドリフト領域２３が位置してよい。上部ドリフト領域２３は、上面視において、各ユニット構造９０間にハニカム構造状に設けられてよい。
【００７９】
本例においては、カウンター領域２７の形成プロセスに起因して、ソース領域２６が設けられる範囲は、Ｘ‐Ｙ平面においてカウンター領域２７が設けられる範囲に対応する。より具体的には、ソース領域２６が設けられる範囲は、カウンター領域２７が設けられる範囲に包含される。また、ソース領域２６が設けられる範囲は、カウンター領域２７が設けられる範囲と相似であってもよい。
【００８０】
図６は、第１変形例における熱処理前のＮ型不純物濃度分布を示す図である。横軸は、深さ方向を示す。縦軸は、Ｎ型不純物濃度を示す。第１変形例においては、ベース領域２４にＮ型不純物を注入する段階において、ベース領域２４の底部よりも浅い位置と、ベース領域２４よりも深い位置とにＮ型不純物濃度のピークＰ４を形成する。なお、図６においては、熱処理する段階の前における不純物濃度分布を示す。ただし、熱処理する段階の後において、ピークＰ４に由来するピークが残存してもよい。
【００８１】
本例においては、ソース領域２６に対応する深さ範囲の異なる位置Ｐ１、Ｐ２及びＰ３の各々にＳｉ濃度のピークを形成し、且つ、カウンター領域２７の底部領域２９に対応する深さ位置Ｐ４にＳｉ濃度のピークを形成する。本例においては、第１実施形態に比べて、底部領域２９のＮ型不純物濃度を高くすることができるので、広がり抵抗をさらに低減することができる。
【００８２】
なお、他の変形例においては、ソース領域２６、カウンター領域２７及びベース領域２４を一つのマスク材料層７０で形成してもよい。具体的には、ベース領域２４を形成するべく、マスク材料層７０の開口７２を介してＭｇをイオン注入し、その後、ソース領域２６及びカウンター領域２７を形成するべく、引き続き同一のマスク材料層７０の開口７２を介してＳｉをイオン注入してもよい。これにより、半導体装置の製造工程に要する費用をさらに低減できる。但し、トレードオフとして、チャネル長Ｌの制御が難しくなる可能性がある。
【００８３】
図７は、第２実施形態における半導体装置２００の断面図である。本例の半導体装置２００は、トレンチ型のゲート構造を有する縦型ＭＯＳＦＥＴを含む半導体チップである。本例のトレンチ部８０は、ベース領域２４を貫通してドリフト領域２２に達する。トレンチ部８０は、トレンチの内壁に接して設けられたゲート絶縁膜３２と、ゲート絶縁膜３２に接しトレンチを埋めるように設けられたゲート電極３０とを有する。なお、本例においてはベース領域２４をエピタキシャル成長により形成し、ソース領域２６を不純物拡散により形成する。
【００８４】
本例においても、ベース領域２４中に熱拡散したＮ型不純物が存在する範囲を破線により示す。本例のＧａＮ層２０は、第１実施形態と異なり上部ドリフト領域２３を有しない。それゆえ、本例のカウンター領域２７は、側部領域２８を有せず底部領域２９を有する。本例は、これらの点において主として第１実施形態と異なる。なお、本例においては、ソース領域２６、チャネル形成領域２５、及び、カウンター領域２７における底部領域２９を通りＺ軸方向と平行なＣ‐Ｃが、図１のＡ‐Ａ及びＢ‐Ｂに対応する。
【００８５】
図８は、半導体装置２００の製造工程を示す図である。図８の（ａ）は、ベース領域２４を形成する段階である。本例においては、ＧａＮ層２０のおもて面１４とドリフト領域２２との間にベース領域２４に対応するエピタキシャル層２１を形成する。本例においては、トリメチルガリウム（ＴＭＧａ）、アンモニア（ＮＨ３）及びビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を含む原料ガスと、窒素（Ｎ２）及び水素（Ｈ２）を含む押圧ガスとを高温のドリフト領域２２上に供給する。これにより、Ｐ型のエピタキシャル層２１を形成する。なお、Ｃｐ２ＭｇのＭｇは、Ｐ型不純物として機能し得る。なお、本例においては、ベース領域２４の上面が、ＧａＮ層２０のおもて面１４に対応する。
【００８６】
図８の（ｂ）は、ベース領域２４にＮ型不純物を注入する段階である。本例においても、ソース領域２６とカウンター領域２７とを１回のフォトリソグラフィープロセスで形成するべく、開口７２‐３を有する一つのマスク材料層７０‐３を介してベース領域２４にＳｉを注入する。
【００８７】
図８の（ｃ）は、ＧａＮ層２０を熱処理する段階である。本例においても、ベース領域２４を形成した後にベース領域２４にＮ型不純物を注入し、さらにその後に熱処理を実行する。また、本例においても、熱処理段階の後において注入した不純物がドナー及びアクセプタとして機能するようＮ型及びＰ型不純物を活性化する。
【００８８】
図８の（ｄ）は、トレンチ８２を形成するべく、ＧａＮ層２０の一部をエッチングにより除去する段階である。図８の（ｅ）は、絶縁膜を形成する段階である。本例においては、おもて面１４とトレンチ８２の底面及び側面との全体を覆う様に絶縁膜を形成する。材料及び製法は、図４（ｄ）と重複するので説明を省略する。図８の（ｆ）は、ゲート電極３０を形成する段階である。本例においては、Ａｌ層またはポリシリコン層を堆積した後、絶縁膜よりも上に突出する堆積層を除去することによりゲート電極３０を形成する。
【００８９】
図８の（ｇ）は、ソース電極４０及びドレイン電極５０を形成する段階である。本例においては、絶縁膜を所定形状に加工してゲート絶縁膜３２とする。その後、Ｔｉ層及びＡｌ層を順次堆積させ、さらにその後、フォトリソグラフィー及びエッチング等を経てソース電極４０及びドレイン電極５０を形成してよい。
【００９０】
図９Ａは、第２比較例における無効領域６０‐Ｃを示す図である。第２比較例における半導体装置４００は、カウンター領域２７を有しない点において第２実施形態の半導体装置２００と異なる。図９Ａにおいては、ゲート・オンとした後、ドレイン電極５０からソース電極４０へ流れる電流を矢印で示す。ベース領域２４の直下に位置するドリフト領域２２には、無効領域６０‐Ｃが存在する。電流が流れる又は電流密度が相対的に高い領域と無効領域６０‐Ｃとの境界を破線により示す。
【００９１】
図９Ｂは、第１実施形態における無効領域６０‐Ｄを示す図である。図９Ｂにおいても、ゲート・オンとした後、ドレイン電極５０からソース電極４０へ流れる電流を矢印で示す。本例においても、カウンター領域２７の一部である底部領域２９を設けることにより、無効領域６０‐Ｄが形成される範囲が第２比較例における無効領域６０‐Ｃよりも狭くなる。それゆえ、第２比較例に比べて、広がり抵抗を低減することができる。
【００９２】
図１０は、半導体装置２００を上面視した場合の部分拡大図である。なお、理解を容易にすることを目的として、おもて面１４上の膜及び電極等を省略し、ソース領域２６及びカウンター領域２７に斜線を付して示す。なお、ＶＩＩ‐ＶＩＩを通り、且つ、Ｚ軸方向に平行な断面図は、図７におけるおもて面１４より下の半導体装置２００に対応する。
【００９３】
本例において、１つのユニット構造９５は、六角リング形状のソース領域２６と、六角形形状のベース領域２４とを含む。なお、カウンター領域２７の外周は、六角リング形状のソース領域２６の外周に対応する。また、カウンター領域２７の最も内周を、六角形形状のベース領域２４中において破線により示す。本例のカウンター領域２７は、六角リング形状を有する。但し、本例のカウンター領域２７は底部領域２９のみを有し、底部領域２９上にはベース領域２４及びソース領域２６が存在する。
【００９４】
本例において、破線よりも内側に位置する六角形形状のベース領域２４は、ソース領域２６から熱拡散するＮ型不純物が到達しなかったベース領域２４の一部である。六角形形状のベース領域２４は、ゲート電極３０の下方ではなく、ソース電極４０の下に位置するベース領域２４の一部であってよい。
【００９５】
本例において、隣接する２つのユニット構造９５間には、ゲート絶縁膜３２及びゲート電極３０が位置してよい。ゲート絶縁膜３２及びゲート電極３０は、上面視において、各ユニット構造９５間にハニカム構造状に設けられてよい。
【００９６】
本例においては、カウンター領域２７の形成プロセスに起因して、ソース領域２６が設けられる範囲が、Ｘ‐Ｙ平面においてカウンター領域２７が設けられる範囲に対応する。より具体的には、１つのユニット構造９５において、ソース領域２６の外周はカウンター領域２７の外周に一致し、ソース領域２６の内周はカウンター領域２７の内周よりも外側に位置する。それゆえ、ソース領域２６が設けられる範囲は、カウンター領域２７が設けられる範囲に包含される。また、ソース領域２６が設けられる範囲は、カウンター領域２７が設けられる範囲と相似であってもよい。
【００９７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９８】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００９９】
１０・・ＧａＮ基板、１２・・境界、１４・・おもて面、１６・・裏面、２０・・ＧａＮ層、２１・・エピタキシャル層、２２・・ドリフト領域、２３・・上部ドリフト領域、２４・・ベース領域、２５・・チャネル形成領域、２６・・ソース領域、２７・・カウンター領域、２８・・側部領域、２９・・底部領域、３０・・ゲート電極、３２・・ゲート絶縁膜、４０・・ソース電極、５０・・ドレイン電極、６０・・無効領域、６２・・ＪＦＥＴ抵抗領域、７０・・マスク材料層、７２・・開口、８０・・トレンチ部、８２・・トレンチ、９０、９５・・ユニット構造、１００、２００、３００、４００・・半導体装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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