(57)【要約】【課題】フルブリッジ回路及びインダクタを用いて直流電圧を交流電圧に変換する際のスイッチング損失を抑制することが可能な電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムを提供する。【解決手段】電圧変換装置は、２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、他方の巻線に電圧を印加する印加回路と、各レグの両端にインダクタを介して印加される直流電圧を変換すべくフルブリッジ回路を制御する制御部とを備える。制御部は、一方のレグを第１期間だけ短絡状態に制御し、第１期間のうちの第２期間だけ変成器の他方の巻線に印加回路から所定電圧を印加すべく制御し、一方の巻線に誘起する電流が一方のレグの一方のアームを逆方向に流れて還流すべく、第１期間のうち第２期間と重なりを持つ第３期間だけ他方のレグの一方のアームを短絡状態に制御する。【選択図】図１
2019146357.tif 000002
【特許請求の範囲】
【請求項１】
並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路と、前記フルブリッジ回路のスイッチングを制御する制御部とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置であって、
前記制御部は、
一方のレグを第１期間だけ短絡状態に制御し、
前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御し、
前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するようにしてある電圧変換装置。
【請求項２】
各レグの２つのアームは、逆並列に接続されたダイオードを有する第１及び第２スイッチング素子を含む請求項１に記載の電圧変換装置。
【請求項３】
前記制御部は、
前記第１期間だけ前記一方のレグを前記第１及び第２スイッチング素子がオンである第１状態に制御し、
前記第３期間だけ前記他方のレグを前記第１スイッチング素子がオンである第２状態に制御し、
前記第１期間に続く第４期間だけ、前記一方のレグを前記第２スイッチング素子がオンである第３状態に制御すると共に、前記他方のレグを前記第２状態に制御するようにしてある
請求項２に記載の電圧変換装置。
【請求項４】
前記制御部は、
前記第４期間に続く第５期間だけ前記他方のレグを前記第１状態に制御し、
前記第５期間のうちの第６期間だけ、前記変成器の他方の巻線に前記印加回路から前記所定電圧と極性が異なる電圧を印加すべく制御し、
前記第５期間のうち、前記第６期間と重なりを持つ第７期間だけ、前記一方のレグを前記第２状態に制御し、
前記第５期間の終了時点から次のスイッチング周期における前記第１期間の開始時点までの第８期間だけ、前記一方のレグを前記第２状態に制御すると共に、前記他方のレグを前記第３状態に制御するようにしてある
請求項３に記載の電圧変換装置。
【請求項５】
前記印加回路は、並列に接続された２つのレグを有する第２のフルブリッジ回路を有し、
該第２のフルブリッジ回路は、各レグの２つのアームの接続点夫々の間に前記変成器の他方の巻線が接続されている
請求項１〜４の何れか１項に記載の電圧変換装置。
【請求項６】
並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングを制御する電圧変換装置の制御方法であって、
一方のレグを第１期間だけ短絡状態に制御するステップと、
前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御するステップと、
前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するステップと
を含む電圧変換装置の制御方法。
【請求項７】
並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングをコンピュータに制御させるためのコンピュータプログラムであって、
コンピュータに、
一方のレグを第１期間だけ短絡状態に制御するステップと、
前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御するステップと、
前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するステップと
を実行させるコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルブリッジに印加される直流電圧を交流電圧に変換する電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムに関する。
【背景技術】
【０００２】
家庭用の商用電源から供給された交流電圧を直流電圧に変換するＡＣ／ＤＣ変換装置を搭載し、該ＡＣ／ＤＣ変換装置にて変換された直流電圧でバッテリを充電するプラグインハイブリッド車（ＰＨＥＶ：Ｐｌｕｇ−ｉｎ  Ｈｙｂｒｉｄ  Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）、電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）等の電動車両が普及している。
【０００３】
近年、プラグインハイブリッド車、電気自動車等の電動車両のバッテリを災害時又は非常時の家庭用電源（Ｖ２Ｈ：Ｖｅｈｉｃｌｅ  ｔｏ  Ｈｏｍｅ）又は電力系統のバッファ（Ｖ２Ｇ：Ｖｅｈｉｃｌｅ  ｔｏ  Ｇｒｉｄ）として利用することが期待されている。この場合のＡＣ／ＤＣ変換装置は、双方向の変換装置として動作可能であることが必要となる。
【０００４】
例えば特許文献１には、交流電源からの交流電圧及びバッテリからの直流電圧を双方向に変換する電力変換装置が開示されている。開示された電力変換装置は、変圧器（変成器に相当）で結合された２つのフルブリッジ回路を有する絶縁型のＤＣ／ＤＣコンバータを含んでいる。このＤＣ／ＤＣコンバータは、一方のフルブリッジ回路に印加された直流電圧を交流電圧に変換し、変換した交流電圧を変圧器を介して他方のフルブリッジ回路に印加して直流電圧に変換するようになっている。
【０００５】
特許文献１に記載されたＤＣ／ＤＣコンバータでは、特に外部のバッテリからインダクタを介して一方のフルブリッジ回路に印加された直流電圧を交流電圧に昇圧変換する際に、一方のフルブリッジ回路の２つのレグを交互に短絡状態にしてインダクタにエネルギーを蓄積させる制御が行われている。例えば一方のレグを短絡状態にすることによってインダクタに流れる電流は、その後一方のレグの一方のアームが開放状態に制御されると共に、他方のレグの一方のアームが短絡状態に制御された場合に、他方のレグの一方のアームと、変圧器の一方の巻線と、一方のレグの他方のアームとを流れるように転流する。
【０００６】
この場合、特段の制御を行わなければ、上記他方のレグの他方のアームにサージ電圧が印加されるため、特許文献１では、上記転流が開始される前の所定期間だけ変圧器の他方の巻線から電圧を印加することにより、変圧器の一方の巻線に先に電流を流しておくことが提案されている。これにより、上記のサージ電圧が抑制される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１６／１９４７９０号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に提案された技術による場合であっても、上記の転流が発生する際に、上記一方のレグの一方のアームに電流が流れている状態で該アームが開放状態に制御されるため、スイッチング損失（オフ損失）が発生するという問題があった。
【０００９】
本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、フルブリッジ回路及びインダクタを用いて直流電圧を交流電圧に変換する際のスイッチング損失を抑制することが可能な電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る電圧変換装置は、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路と、前記フルブリッジ回路のスイッチングを制御する制御部とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置であって、前記制御部は、一方のレグを第１期間だけ短絡状態に制御し、前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御し、前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するようにしてある。
【００１１】
本発明の一態様に係る電圧変換装置の制御方法は、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングを制御する電圧変換装置の制御方法であって、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御するステップと、前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するステップとを含む。
【００１２】
本発明の一態様に係るコンピュータプログラムは、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングをコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御するステップと、前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するステップとを実行させる。
【００１３】
なお、本願は、このような特徴的な処理部を備える電圧変換装置として実現したり、特徴的な処理をステップとする電圧変換装置の制御方法として実現したり、係るステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、電圧変換装置の一部又は全部を半導体集積回路として実現したり、電圧変換装置を含むシステムとして実現したりすることができる。
【発明の効果】
【００１４】
本発明によれば、フルブリッジ回路及びインダクタを用いて直流電圧を交流電圧に変換する際のスイッチング損失を抑制することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】双方向ＡＣ／ＤＣ変換装置の一構成例を示す回路図である。
【図２】制御部の一構成例を示すブロック図である。
【図３】実施形態１に係るインバータの基本的な動作の一例を示す説明図である。
【図４】実施形態１に係るインバータの動作状態の一例を示す説明図である。
【図５】実施形態１に係るインバータでＩＧＢＴにサージ電圧が発生する場合の動作を示すタイミングチャートである。
【図６】実施形態１に係るインバータでサージ電圧を抑制するための動作の一例を示す説明図である。
【図７】実施形態１に係るインバータでサージ電圧が抑制される場合の動作を示すタイミングチャートである。
【図８】実施形態１に係るインバータでＩＧＢＴのスイッチング損失を抑制するための動作の一例を示す説明図である。
【図９】実施形態１に係るインバータでＩＧＢＴのスイッチング損失が抑制される場合の動作を示すタイミングチャートである。
【図１０】実施形態１に係るインバータでＩＧＢＴのスイッチング損失を抑制するＣＰＵの処理手順を示すフローチャートである。
【図１１】実施形態１に係るインバータでＩＧＢＴのスイッチング損失を抑制するＣＰＵの処理手順を示すフローチャートである。
【図１２】実施形態２に係るインバータの基本的な動作の一例を示す説明図である。
【図１３】実施形態２に係るインバータの動作状態の一例を示す説明図である。
【図１４】実施形態２に係るインバータでＩＧＢＴにサージ電圧が発生する場合の動作を示すタイミングチャートである。
【図１５】実施形態２に係るインバータでサージ電圧を抑制するための動作の一例を示す説明図である。
【図１６】実施形態２に係るインバータでサージ電圧が抑制される場合の動作を示すタイミングチャートである。
【図１７】実施形態２に係るインバータでＩＧＢＴのスイッチング損失を抑制するための動作の一例を示す説明図である。
【図１８】実施形態２に係るインバータでＩＧＢＴのスイッチング損失が抑制される場合の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１７】
（１）本発明の一態様に係る電圧変換装置は、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路と、前記フルブリッジ回路のスイッチングを制御する制御部とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置であって、前記制御部は、一方のレグを第１期間だけ短絡状態に制御し、前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御し、前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するようにしてある。
【００１８】
（６）本発明の一態様に係る電圧変換装置の制御方法は、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングを制御する電圧変換装置の制御方法であって、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御するステップと、前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するステップとを含む。
【００１９】
（７）本発明の一態様に係るコンピュータプログラムは、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、各レグの２つのアームの接続点夫々の間に一方の巻線が接続された変成器と、該変成器の他方の巻線に電圧を印加する印加回路とを備え、各レグの両端に前記インダクタを介して印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングをコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御するステップと、前記一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち前記第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するステップとを実行させる。
【００２０】
本態様にあっては、フルブリッジ回路が有する２つのレグの夫々に含まれる２つのアームの接続点の間に変成器の一方の巻線が接続されており、変成器の他方の巻線には印加回路が接続されている。２つのレグの両端にインダクタを介して印加される直流電圧を交流電圧に変換するに際し、制御部が、一方のレグを第１期間だけ短絡状態に制御してインダクタからの電流を一方のレグに導通させ、この間の第２期間だけ印加回路によって変成器の他方の巻線に所定電圧を印加すべく制御する。これにより、変成器の一方の巻線に電圧が誘起する。この場合、他方のレグの一方のアームが順方向に導通しないため、各アームが逆方向にも導通するときは、一方の巻線に誘起する電流が、他方のレグの他方のアームを逆方向に流れ、且つ一方のレグの他方のアームを順方向に流れて一方の巻線に還流する。制御部は、更に、第２期間との重なりを持つ第３期間だけ他方のレグの一方のアームを短絡状態に制御する。これにより、第２及び第３期間が重なる期間だけ、一方の巻線に誘起する電流が、他方のレグの一方のアームを順方向に流れ、且つ一方のレグの一方のアームを逆方向に流れて一方の巻線に還流する。このため、一方のレグの一方のアームに流れるインダクタからの電流が、一方の巻線に誘起する電流の分だけ低減される。
【００２１】
（２）各レグの２つのアームは、逆並列に接続されたダイオードを有する第１及び第２スイッチング素子を含む。
【００２２】
各レグの２つのアームが第１及び第２スイッチング素子を含むため、制御部が第１及び第２スイッチング素子をオン／オフに制御することにより、一方及び他方のアームが導通状態／非導通状態に制御される。また、各スイッチング素子にダイオードが逆並列に接続されているため、各スイッチング素子がオフに制御されていても逆方向に電流が流れる。
【００２３】
（３）前記制御部は、前記第１期間だけ前記一方のレグを前記第１及び第２スイッチング素子がオンである第１状態に制御し、前記第３期間だけ前記他方のレグを前記第１スイッチング素子がオンである第２状態に制御し、前記第１期間に続く第４期間だけ、前記一方のレグを前記第２スイッチング素子がオンである第３状態に制御すると共に、前記他方のレグを前記第２状態に制御するようにしてある。
【００２４】
第１及び第２スイッチング素子がオフに制御されている状態を基本的な状態として、制御部は、レグの一方について両方のスイッチング素子を第１期間だけオンに制御して第１状態にし、その間に、レグの他方について第１スイッチング素子を第３期間だけオンに制御して第２状態にする。制御部は、更に第１期間に続く第４期間だけ、レグの一方について第１スイッチング素子をオフに、第２スイッチング素子をオンに制御して第３状態にすると共に、レグの他方について第１スイッチング素子をオンに、第２スイッチング素子をオフに制御して第２状態にする。これにより、第１期間に短絡状態に制御されたレグを介してインダクタに流れていた電流が、第４期間には一方のレグの第２スイッチング素子と、変成器の一方の巻線と、他方のレグの第１スイッチング素子とを流れるように転流するため、第１期間にインダクタに蓄積されたエネルギーが第４期間に変成器の一方の巻線に放出される。
【００２５】
（４）前記制御部は、前記第４期間に続く第５期間だけ前記他方のレグを前記第１状態に制御し、前記第５期間のうちの第６期間だけ、前記変成器の他方の巻線に前記印加回路から前記所定電圧と極性が異なる電圧を印加すべく制御し、前記第５期間のうち、前記第６期間と重なりを持つ第７期間だけ、前記一方のレグを前記第２状態に制御し、前記第５期間の終了時点から次のスイッチング周期における前記第１期間の開始時点までの第８期間だけ、前記一方のレグを前記第２状態に制御すると共に、前記他方のレグを前記第３状態に制御するようにしてある。
【００２６】
制御部は、第４期間に続く第５期間だけレグの他方について両方のスイッチング素子をオンに制御して第１状態にし、第５期間のうちの第６期間だけ印加回路によって変成器の他方の巻線に所定電圧と逆極性の電圧を印加すべく制御する。これにより、変成器の一方の巻線に第２期間とは逆の電圧が誘起する。この場合、一方のレグの一方のアームが順方向に導通しないため、各アームが逆方向にも導通するときは、一方の巻線に誘起する電流が、一方のレグの他方のアームを逆方向に流れ、且つ他方のレグの他方のアームを順方向に流れて一方の巻線に還流する。制御部は、また、第６期間との重なりを持つ第７期間だけレグの一方について一方のアームである第１スイッチング素子をオンに制御する。これにより、第６及び第７期間が重なる期間だけ、一方の巻線に誘起する電流が、一方のレグの一方のアームを順方向に流れ、且つ他方のレグの一方のアームを逆方向に流れて一方の巻線に還流する。このため、他方のレグの一方のアームに流れるインダクタからの電流が、一方の巻線に誘起する電流の分だけ低減される。制御部は、更に、第５期間の終了時点から次のスイッチング周期における第１期間の開始時点までの第８期間だけ、レグの一方について第１スイッチング素子をオンに、第２スイッチング素子をオフに制御して第２状態にすると共に、レグの他方について第１スイッチング素子をオフに、第２スイッチング素子をオンに制御して第３状態にする。これにより、第１期間にインダクタに蓄積されたエネルギーが第４期間に変成器の一方の巻線に一の極性で放出される状態と、第５期間にインダクタに蓄積されたエネルギーが第８期間に変成器の一方の巻線に他の極性で放出される状態とが繰り返されるため、変成器の他方の巻線に交流電圧が発生する。
【００２７】
換言すれば、制御部９は、第５期間から第８期間までの間における一方のレグ及び他方のレグ夫々に対する制御を、第１期間から第４期間までの間における他方のレグ及び一方のレグに対する制御と同様に実行する。制御部９は、また、第２期間に対応する第６期間に変成器７の他方の巻線７２に印加する電圧を、第２期間の場合とは逆極性の電圧とする。従って、一方のレグ及び他方のレグ夫々の一方のアームに含まれる第１スイッチング素子のスイッチング損失が、スイッチングの１周期の間に交互に抑制される。
【００２８】
（５）前記印加回路は、並列に接続された２つのレグを有する第２のフルブリッジ回路を有し、該第２のフルブリッジ回路は、各レグの２つのアームの接続点夫々の間に前記変成器の他方の巻線が接続されている。
【００２９】
印加回路が第２のフルブリッジ回路であり、各レグが有する２つのアームの接続点夫々の間に変成器の他方の巻線が接続されているため、他方の巻線に印加すべき電圧の極性が任意に選択される。また、他方の巻線に発生した交流電圧が第２のフルブリッジ回路で整流されて直流電圧に変換される。
【００３０】
［本発明の実施形態の詳細］
本発明の実施形態に係る電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
【００３１】
（実施形態１）
図１は、双方向ＡＣ／ＤＣ変換装置の一構成例を示す回路図である。双方向ＡＣ／ＤＣ変換装置１は、例えば、プラグインハイブリッド車、電気自動車等の電動車両に搭載されて交流電圧及び直流電圧を双方向に変換する絶縁型の変換装置である。
【００３２】
双方向ＡＣ／ＤＣ変換装置１の交流入出力端子Ｔ１，Ｔ２には、例えば電動車両のインレットに着脱可能に装着される充電ケーブル（何れも不図示）を介して交流電源２及び電力負荷２１が接続される。双方向ＡＣ／ＤＣ変換装置１の直流入出力端子Ｔ３，Ｔ４には、外部のバッテリ３の両端が接続される。
【００３３】
双方向ＡＣ／ＤＣ変換装置１は、交流入出力端子Ｔ１，Ｔ２に一端子対が接続されて、交流入出力端子Ｔ１，Ｔ２に入出力される交流電圧に含まれる高周波ノイズを除去するノイズフィルタ４と、該ノイズフィルタ４の他端子対にインダクタＬ１，Ｌ２夫々を介して交流入出力端Ｔ５１，Ｔ５２が接続されて、交流電圧及び直流電圧を双方向に変換するインバータ５と、該インバータ５の直流入出力端Ｔ５３，Ｔ５４に一の直流入出力端Ｔ６１，Ｔ６２が接続されて、直流電圧を双方向に電圧変換するコンバータ１０と、インバータ５及びコンバータ１０による電圧変換の制御を行う制御部９とを備える。ノイズフィルタ４の他端子対には、インバータ５が変換した交流電圧を平滑化するコンデンサＣ１が並列に接続されている。
【００３４】
コンバータ１０は、直流電圧及び交流電圧を双方向に変換するインバータ６（印加回路に相当）及びインバータ８（電圧変換装置に相当）と、該インバータ６，８を相互に接続する変成器７とを含んでなる。変成器７は、一方の巻線７１及び他方の巻線７２の夫々がインバータ８の交流入出力端Ｔ８１，Ｔ８２及びインバータ６の交流入出力端Ｔ６３，Ｔ６４に接続されている。インバータ６の直流入出力端Ｔ６１，Ｔ６２は、コンバータ１０の一の直流入出力端を兼ねており、インバータ８の直流入出力端Ｔ８３，Ｔ８４は、コンバータ１０の他の直流入出力端を兼ねている。
【００３５】
双方向ＡＣ／ＤＣ変換装置１は、また、インバータ５の直流入出力端Ｔ５３，Ｔ５４及びコンバータ１０の一の直流入出力端Ｔ６１，Ｔ６２に並列に接続されたコンデンサＣ２と、コンバータ１０の他の直流入出力端Ｔ８３，Ｔ８４に並列に接続されたインダクタＬ３及びコンデンサＣ３の直列回路とを備える。コンデンサＣ３の両端は、直流入出力端子Ｔ３，Ｔ４に接続されている。コンデンサＣ２，Ｃ３のプラス側の一端は、制御部９に接続されている。インダクタＬ３に流れる電流は、電流トランスＣＴ１によって検出されて制御部９に与えられるようになっている。直流入出力端Ｔ８３に接続されているインダクタＬ３の一端は、直流入出力端Ｔ８４に接続されていてもよい。
【００３６】
インバータ５は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子をフルブリッジ回路に構成してなる。本実施形態１では、スイッチング素子としてＩＧＢＴ５１，５２，５３，５４を用いる。インバータ６，８についても同様である。
【００３７】
インダクタＬ１の一端に接続されたインバータ５の交流入出力端Ｔ５１には、ＩＧＢＴ５１のエミッタ及びＩＧＢＴ５２のコレクタが接続されている。インダクタＬ２の一端に接続されたインバータ５の交流入出力端Ｔ５２には、ＩＧＢＴ５３のエミッタ及びＩＧＢＴ５４のコレクタが接続されている。ＩＧＢＴ５１，５３夫々のコレクタは、インバータ５の直流入出力端Ｔ５３に接続されている。ＩＧＢＴ５２，５４夫々のエミッタは、インバータ５の直流入出力端Ｔ５４に接続されている。ＩＧＢＴ５１，５２，５３，５４夫々のコレクタ・エミッタ間には、ダイオード５５，５６，５７，５８が逆並列に接続されている。
【００３８】
インバータ５が交流電圧を直流電圧に変換する場合は、インダクタＬ１，Ｌ２夫々の一端から交流入出力端Ｔ５１，Ｔ５２に印加された交流電圧をＩＧＢＴ５２（又は５４）でスイッチングし、インダクタＬ１，Ｌ２に誘起する直流電圧をダイオード５５，５８（又は５７，５６）を介して直流入出力端Ｔ５３，Ｔ５４に出力する。これにより、交流電源２から供給される交流電力の力率を改善して整流する。インバータ５が直流電圧を交流電圧に変換する場合は、ＩＧＢＴ５１，５４とＩＧＢＴ５３，５２とを交互にオン／オフさせることにより、直流入出力端Ｔ５３，Ｔ５４に印加された直流電圧の極性を交互に反転させて交流入出力端Ｔ５１，Ｔ５２から出力する。
【００３９】
インバータ６は、ＩＧＢＴ６１，６２，６３，６４をフルブリッジ回路６０（第２のフルブリッジ回路に相当）に構成してなる。インバータ６の直流入出力端Ｔ６１には、ＩＧＢＴ６１，６３夫々のコレクタが接続されている。インバータ６の直流入出力端Ｔ６２には、ＩＧＢＴ６２，６４夫々のエミッタが接続されている。ＩＧＢＴ６１のエミッタ及びＩＧＢＴ６２のコレクタは、インバータ６の交流入出力端Ｔ６３に接続されている。ＩＧＢＴ６３のエミッタ及びＩＧＢＴ６４のコレクタは、インバータ６の交流入出力端Ｔ６４に接続されている。ＩＧＢＴ６１，６２，６３，６４夫々のコレクタ・エミッタ間には、ダイオード６５，６６，６７，６８が逆並列に接続されている。
【００４０】
インバータ６が直流電圧を交流電圧に変換する場合は、制御部９がＩＧＢＴ６１，６４とＩＧＢＴ６３，６２とを交互にオン／オフさせることにより、直流入出力端Ｔ６１，Ｔ６２に印加された直流電圧の極性が交互に反転されて交流入出力端Ｔ６３，Ｔ６４から出力される。この交流電圧は、変成器７を介してインバータ８の交流入出力端Ｔ８１，Ｔ８２に印加される。インバータ６が交流電圧を直流電圧に変換する場合は、制御部９がＩＧＢＴ６１，６２，６３，６４をオフさせている間に、交流入出力端Ｔ６３，Ｔ６４に印加された交流電圧が、ダイオード６５，６６，６７，６８からなるダイオードブリッジで全波整流されて直流入出力端Ｔ６１，Ｔ６２から出力される。
【００４１】
インバータ８は、ＩＧＢＴ８１，８２，８３，８４をフルブリッジ回路８０に構成してなる。インバータ８の交流入出力端Ｔ８１には、ＩＧＢＴ８１のエミッタ及びＩＧＢＴ８２のコレクタが接続されている。インバータ８の交流入出力端Ｔ８２には、ＩＧＢＴ８３のエミッタ及びＩＧＢＴ８４のコレクタが接続されている。ＩＧＢＴ８１，８３夫々のコレクタは、インバータ８の直流入出力端Ｔ８３に接続されている。ＩＧＢＴ８２，８４夫々のエミッタは、インバータ８の直流入出力端Ｔ８４に接続されている。ＩＧＢＴ８１，８２，８３，８４夫々のコレクタ・エミッタ間には、ダイオード８５，８６，８７，８８が逆並列に接続されている。
【００４２】
インバータ８が交流電圧を直流電圧に変換する場合は、制御部９がＩＧＢＴ８１，８２，８３，８４をオフさせている間に、交流入出力端Ｔ８１，Ｔ８２に印加された交流電圧が、ダイオード８５，８６，８７，８８からなるダイオードブリッジで全波整流されて直流入出力端Ｔ８３，Ｔ８４から出力される。インバータ８が直流電圧を交流電圧に変換する場合は、制御部９がＩＧＢＴ８１，８４とＩＧＢＴ８３，８２とを交互にオン／オフさせることにより、直流入出力端Ｔ８３，Ｔ８４に印加された直流電圧の極性が交互に反転されて交流入出力端Ｔ８１，Ｔ８２から出力される。この交流電圧は、変成器７を介してインバータ６の交流入出力端Ｔ６３，Ｔ６４に印加される。
【００４３】
制御部９は、ＩＧＢＴ５１，５２，５３，５４のオン／オフと、ＩＧＢＴ６１，６２，６３，６４のオン／オフと、ＩＧＢＴ８１，８２，８３，８４のオン／オフとを関連付けて制御することにより、インバータ５及びコンバータ１０による変換の制御及び変換の方向の制御を行う。即ち、双方向ＡＣ／ＤＣ変換装置１で交流電圧を直流電圧に変換する場合、制御部９は、インバータ５に交流電圧を直流電圧に変換させると共にコンバータ１０による変換の方向を、直流入出力端Ｔ６１，Ｔ６２から直流入出力端Ｔ８３，Ｔ８４に向かう第１方向とする。また、双方向ＡＣ／ＤＣ変換装置１で直流電圧を交流電圧に変換する場合、制御部９は、コンバータ１０による変換の方向を、直流入出力端Ｔ８３，Ｔ８４から直流入出力端Ｔ６１，Ｔ６２に向かう第２方向にすると共にインバータ５に直流電圧を交流電圧に変換させる。
【００４４】
次に制御部９の詳細について説明する。図２は、制御部９の一構成例を示すブロック図である。制御部９は、該制御部９内の各部の動作を制御するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）９１を有しており、ＣＰＵ９１は、制御プログラム等の情報を記憶する記憶部９２、一時的に発生した情報を記憶するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）９３、及び図示しないＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）バスを介してＣＡＮ通信を行う通信部９４と互いにバス接続されている。通信部９４が行う通信はＣＡＮ通信に限定されない。ＣＰＵ９１には、また、時間を計時するタイマ９５、コンデンサＣ２，Ｃ３の電圧を検出したり電流トランスＣＴ１が検出した電流を変換したりするためのＡ／Ｄ変換部９６、及びインバータ５，６，８を構成する各ＩＧＢＴのゲートに駆動信号を与える駆動部９７がバス接続されている。
【００４５】
ＣＰＵ９１は、記憶部９２に予め格納されている制御プログラム及び後述のコンピュータプログラム９９に従い、本発明の実施形態１に係る電圧変換装置を実現する処理を実行する。
【００４６】
記憶部９２は、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ：登録商標）等の不揮発性メモリからなり、ＣＰＵ９１に本発明の実施形態１に係る電圧変換装置でフルブリッジ回路８０のスイッチングを制御させるためのコンピュータプログラム９９を記憶してある。コンピュータプログラム９９が、読み取り可能に記録された可搬式メディアであるＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）−ＲＯＭ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）−ＲＯＭ、ハードディスクドライブ等の記録媒体９８に記録されている場合は、ＣＰＵ９１が記録媒体９８からコンピュータプログラム９９を読み出して予め記憶部９２に記憶させておいてもよい。
【００４７】
ＲＡＭ９３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）等の読み書き可能なメモリである。ＲＡＭ９３には、記憶部９２に記憶された制御プログラム及びコンピュータプログラム９９が予めロードされるようにしてもよい。この場合は、ＲＡＭ９３上で制御プログラム及びコンピュータプログラム９９が実行される。
【００４８】
通信部９４は、交流電圧から直流電圧への変換を指示する充電指示、直流電圧から交流電圧への変換を指示する放電指示、変換の終了を指示する終了指示等の指示信号を受信する回路である。通信部９４が受信した指示信号は、ＣＰＵ９１に通知される。
【００４９】
以上の図１，２に示す構成において、ＣＰＵ９１が通信部９４によって充電指示を受信した場合、スイッチング制御によってインバータ５に交流電圧を直流電圧に変換させると共にコンバータ１０に第１方向へ直流電圧を変換させる。また、ＣＰＵ９１が通信部９４によって放電指示を受信した場合、スイッチング制御によってコンバータ１０に第２方向へ直流電圧を変換させると共に、インバータ５に直流電圧を交流電圧に変換させる。
【００５０】
次に、インバータ８の動作について説明する。図３は、実施形態１に係るインバータ８の基本的な動作の一例を示す説明図である。図３は、バッテリ３からの直流電圧が交流電圧に変換される様子を模式的に表すものである。以下、図３Ａから図３Ｄまでについて説明する。図３Ａに示す状態の開始時点から図３Ｄに示す状態の終了時点までの時間、すなわち、ＩＧＢＴ８１，８２，８３，８４のオン／オフの周期Ｔは、例えば２０μｓであるが、これに限定されるものではない。本実施形態１では、ＩＧＢＴ８１，８３が第１スイッチング素子に相当し、ＩＧＢＴ８２，８４が第２スイッチング素子に相当する。
【００５１】
図３Ａに示すように、制御部９は、まずＩＧＢＴ８１，８２（他方のレグ，２つのアームに相当）をオフに制御して開放状態にすると共に、ＩＧＢＴ８３，８４（一方のレグ，２つのアームに相当）をオンに制御して第１期間（第１〜第８期間については後述する図５参照）だけ第１状態、即ち短絡状態にする。第１期間の長さは、例えば、変成器７の一方の巻線７１に供給すべき交流電流に応じて、ＣＰＵ９１が適時算出すればよい。図３Ａに示す状態では、バッテリ３からの電流がインダクタＬ３を介してＩＧＢＴ８３，８４に流れるため、インダクタＬ３にエネルギーが蓄積される。
【００５２】
第１期間が終了した時点で、制御部９は、図３Ｂに示すように第４期間だけ、ＩＧＢＴ８３をオフに、ＩＧＢＴ８４をオンに制御して一方のレグを第３状態にすると共に、ＩＧＢＴ８１をオンに、ＩＧＢＴ８２をオフに制御して他方のレグを第２状態にする。第４期間の長さは、例えば周期Ｔの１／２から第１期間の長さを減算して算出すればよい。図３Ｂに示す状態では、変成器７の一方の巻線７１には、矢印で図示した方向に電流が流れる。この場合、インダクタＬ３に蓄えられたエネルギーが放出されるので、一方の巻線７１に印加される電圧は昇圧される。
【００５３】
第４期間が終了した時点で、制御部９は、図３Ｃに示すようにＩＧＢＴ８３、８４をオフに制御して開放状態にすると共に、ＩＧＢＴ８１，８２をオンに制御して第５期間だけ第１状態（短絡状態）にする。第５期間の長さは、第１期間の長さと同じであってもよいし、異なっていてもよい。図３Ｃに示す状態では、バッテリ３からの電流がインダクタＬ３を介してＩＧＢＴ８１，８２に流れるため、インダクタＬ３にエネルギーが蓄積される。
【００５４】
第５期間が終了した時点で、制御部９は、図３Ｄに示すように第８期間だけ、ＩＧＢＴ８３をオンに、ＩＧＢＴ８４をオフに制御して一方のレグを第２状態にすると共に、ＩＧＢＴ８１をオフに、ＩＧＢＴ８２をオンに制御して他方のレグを第３状態にする。この後、制御部９は、インバータ８を図３Ａから図３Ｄに示す状態にする制御を周期的に繰り返す。第８期間の長さは、例えば周期Ｔの１／２から第５期間の長さを減算して算出すればよい。図３Ｄに示す状態では、変成器７の一方の巻線７１には、矢印で図示したように、図３Ｂに示す場合とは反対方向に電流が流れる。この場合、インダクタＬ３に蓄えられたエネルギーが放出されるので、一方の巻線７１に印加される電圧は昇圧された交流電圧となる。
【００５５】
次に、インバータ８の動作で発生するサージ電圧について説明する。図４は、実施形態１に係るインバータ８の動作状態の一例を示す説明図であり、図５は、実施形態１に係るインバータ８でＩＧＢＴ８２にサージ電圧が発生する場合の動作を示すタイミングチャートである。図４に破線の矢印で示す電流は、図３Ａの状態、即ち第１期間に流れる電流を示し、図４に実線の矢印で示す電流は、図３Ｂの状態、即ち第４期間に流れる電流を示す。図５に６段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。図５の最上段から４段目までのタイミングチャートは、ＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものであり、Ｖｇがハイ（Ｈ）レベルのときに対応するＩＧＢＴがオンする。図５の上から５段目及び６段目夫々のタイミングチャートは、一方の巻線７１に流れる電流Ｉｒ及びＩＧＢＴ８２のコレクタ・エミッタ間の電圧Ｖｃを示すものである。
【００５６】
図５における第１期間は、一方のレグであるＩＧＢＴ８３，８４をオンに制御して第１状態にすると共に、他方のレグであるＩＧＢＴ８１，８２をオフに制御して開放状態にする期間であり、この期間に図４に破線の矢印で示す電流が流れる。また、図５における第４期間は、ＩＧＢＴ８３，８４夫々をオフ，オンに制御して第３状態にすると共に、ＩＧＢＴ８１，８２夫々をオン，オフにして第２状態にする期間であり、この期間に図４に実線の矢印で示す電流が流れる。
【００５７】
図５に示すように、第１期間から第４期間に移行するとき、即ちＩＧＢＴ８３がオンからオフになると共にＩＧＢＴ８１がオフからオンになるとき、図４に示すように、インダクタＬ３からの電流が、破線の矢印の経路から実線の矢印の経路に転流する。この場合、変成器７の漏れインダクタンスを７ａ，７ｂで表すと、漏れインダクタンス７ａに流れる電流Ｉｒの立ち上がりで、図５に示すように電流Ｉｒの時間的変化に比例する電圧Ｖｃ１が、ＩＧＢＴ８２のコレクタ・エミッタ間にサージ電圧として発生する。なお、このタイミングでオンからオフになるＩＧＢＴ８３のコレクタ・エミッタ間にも同様のサージ電圧が発生する。
【００５８】
詳細については説明を省略するが、図５に示す第５期間から第８期間に移行するとき、即ちＩＧＢＴ８１がオンからオフになると共にＩＧＢＴ８３がオフからオンになるとき、インダクタＬ３からの電流が、図３Ｃに矢印で示す経路から図３Ｄに矢印で示す経路に転流する。この場合、変成器７の漏れインダクタンス７ａに流れる電流Ｉｒの立ち下がりで、電流Ｉｒの時間的変化に比例する電圧Ｖｃ２（不図示）が、ＩＧＢＴ８４のコレクタ・エミッタ間にサージ電圧として発生する。なお、このタイミングでオンからオフになるＩＧＢＴ８１のコレクタ・エミッタ間にも同様のサージ電圧が発生する。
【００５９】
そこで、本実施形態１では、まず特許文献１に開示された方法により上記のサージ電圧を抑制する。図６は、実施形態１に係るインバータ８でサージ電圧を抑制するための動作の一例を示す説明図であり、図７は、実施形態１に係るインバータ８でサージ電圧が抑制される場合の動作を示すタイミングチャートである。図６に破線の矢印で示す電流は、第１期間に流れる電流を示し、図６に実線の矢印で示す電流は、第１期間のうちの第２期間（図７参照）に流れる電流を示す。図７に９段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。
【００６０】
図７の最上段から４段目までのタイミングチャートは、図５と同様にＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。図７の上から５段目及び６段目夫々のタイミングチャートは、インバータ６のＩＧＢＴ６２，６３及びＩＧＢＴ６１，６４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。図７の上から７段目及び８段目夫々のタイミングチャートは、一方の巻線７１に流れる電流Ｉｒ及びＩＧＢＴ８２のコレクタ・エミッタ間の電圧Ｖｃを示している。図７の上から９段目（最下段）のタイミングチャートは、ＩＧＢＴ８３について太い実線でコレクタ・エミッタ間の電圧Ｖｃを、細い実線でコレクタ電流Ｉｃを示すものである。
【００６１】
制御部９は、図７に示す第１期間のうちの第２期間だけ、図６に示すように変成器７の他方の巻線７２に所定電圧を印加すべく、ＩＧＢＴ６２，６３をオンに制御する。これにより、図７に示すようにコンデンサＣ２の印加電圧と漏れインダクタンス７ｂとに応じた電流が変成器７の他方の巻線７２に流れ、一方の巻線７１に直線的に立ち上がる電流Ｉｒ１が誘起する。このため、ＩＧＢＴ８１，８４がオンとなる第４期間に移行したときに一方の巻線７１に流れる電流の変化分が小さくなって、ＩＧＢＴ８２のコレクタ・エミッタ間に発生するサージ電圧が抑制される。なお、第２期間中はＩＧＢＴ８１が順方向に導通しないため、電流Ｉｒ１は、ＩＧＢＴ８２を逆方向に流れて一方の巻線７１に還流する。以下では、各ＩＧＢＴを逆方向に流れる電流を、夫々に逆並列に接続されたダイオードの紙面右側を通る矢印にて表す。
【００６２】
より具体的には、制御部９は、第１期間の終了時点で一方の巻線７１に流れる電流Ｉｒ１が、第４期間の開始時点で一方の巻線７１に流れるべき電流Ｉｒと同じ大きさになるように（図７参照）、他方の巻線７２に所定電圧を印加すべく制御する。これにより、図４に示すインダクタＬ３からの電流が、第４期間の開始時点で破線の矢印の経路から実線の矢印の経路に速やかに転流するため、漏れインダクタンス７ａで発生する電圧を抑制することができ、オフ状態にあるＩＧＢＴ８２及びオフ状態に移行中のＩＧＢＴ８３のコレクタ・エミッタ間に印加されるサージ電圧を抑制することができる。
【００６３】
第５期間から第８期間に移行するときに、ＩＧＢＴ８４，８１コレクタ・エミッタ間に印加されるサージ電圧についても、上記と同様の方法によって抑制することができる。具体的には、図７に示すように、第５期間のうちの第６期間だけ、変成器７の他方の巻線７２に上記所定電圧とは逆極性の電圧を印加すべく、ＩＧＢＴ６１，６４をオンに制御すればよい。これにより、図７に示すように一方の巻線７１に直線的に立ち下がる電流Ｉｒ２を流すことができるため、ＩＧＢＴ８２，８３がオンとなる第８期間に移行したときに一方の巻線７１に流れる電流の変化分が小さくなって、オフ状態にあるＩＧＢＴ８４及びオフ状態に移行中のＩＧＢＴ８１のコレクタ・エミッタ間に印加されるサージ電圧を抑制することができる。
【００６４】
ここで、図７の上から９段目（最下段）のタイミングチャートに着目すると、第１期間の終了時点（即ち第４期間の開始時点）でＩＧＢＴ８３のコレクタ電圧が立ち上がるときにコレクタ電流が立ち下がっており、スイッチング損失が発生する。そこで、本実施形態１では、以下に示す方法によってＩＧＢＴ８３がオフするときのスイッチング損失を抑制する。
【００６５】
図８は、実施形態１に係るインバータ８でＩＧＢＴ８３のスイッチング損失を抑制するための動作の一例を示す説明図であり、図９は、実施形態１に係るインバータ８でＩＧＢＴ８３のスイッチング損失が抑制される場合の動作を示すタイミングチャートである。図８に破線の矢印で示す電流は、第１期間に流れる電流を示し、図８に実線の矢印で示す電流は、第１期間のうちの第３期間（図９参照）に流れる電流を示す。図９に１０段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。
【００６６】
図９の最上段から４段目までのタイミングチャートは、図５，７と同様にＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。斜線部はこれらの各ＩＧＢＴ（以下、単に各ＩＧＢＴという）がオンしている期間を表す。図９の上から５段目から８段目までのタイミングチャートは、ＩＧＢＴ８１，８３，８２，８４夫々について、太い実線でコレクタ・エミッタ間の電圧Ｖｃを、細い実線でコレクタ電流Ｉｃを示すものである。図９の上から９段目及び１０段目（最下段）夫々のタイミングチャートは、インバータ６のＩＧＢＴ６２，６３及びＩＧＢＴ６１，６４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。
【００６７】
制御部９は、図９に示す第１期間のうち、第２期間との重なりを持つ第３期間だけ、図８に示すように他方のレグのＩＧＢＴ８１をオンに制御して一方のアームを短絡状態にする。これにより、ＩＧＢＴ８１，８３が両方オンとなって、ＩＧＢＴ８２，８４を流れる経路（図６参照）よりも電圧降下が小さくなるため、第２及び第３期間が重なる期間に一方の巻線７１に流れる電流Ｉｒ１がＩＧＢＴ８１，８３を流れるように還流する。この場合、電流Ｉｒ１は、一方のレグのＩＧＢＴ８３（一方のアームに相当）を逆方向に流れるため、ＩＧＢＴ８３に流れているインダクタＬ３からの電流が、電流Ｉｒ１の分だけ低減される。
【００６８】
より具体的には、図９に示すように、第２及び第３期間が重なる期間に、ＩＧＢＴ８１を流れる電流Ｉｒ１が直線的に立ち上がり、その分だけＩＧＢＴ８３に流れる電流が直線的に立ち下がる。よって、第２及び第３期間が重なる期間を適当に設定した場合は、第１期間の終了時点、即ち第４期間の開始時点に、ＩＧＢＴ８３のコレクタ電流がゼロとなり、所謂ゼロクロススイッチングが実現されて、スイッチング損失が低減される。
【００６９】
制御部９は、第５期間にも第１期間と同様の制御を行う。即ち制御部９は、第５期間のうち、第６期間との重なりを持つ第７期間だけ、ＩＧＢＴ８３をオンに制御して短絡状態にする。これにより、ＩＧＢＴ８１，８３が両方オンとなって、ＩＧＢＴ８２，８４を流れる経路よりも電圧降下が小さくなるため、第６及び第７期間が重なる期間に一方の巻線７１に流れる電流Ｉｒ２（図７参照）がＩＧＢＴ８１，８３を流れるように還流する。この場合、電流Ｉｒ２は、他方のレグのＩＧＢＴ８１を逆方向に流れるため、ＩＧＢＴ８１に流れているインダクタＬ３からの電流が、電流Ｉｒ２の分だけ低減される。よって、第６及び第７期間が重なる期間を適当に設定した場合は、第５期間の終了時点、即ち第８期間の開始時点に、ＩＧＢＴ８１のコレクタ電流がゼロとなり、所謂ゼロクロススイッチングが実現されて、スイッチング損失が低減される。
【００７０】
以下では、上述した制御部９の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、記憶部９２又はＲＡＭ９３に予め格納されているコンピュータプログラム９９に従ってＣＰＵ９１により実行される。なお、ＣＰＵ９１が駆動部９７によって各ＩＧＢＴをオン／オフする期間を決定する制御プログラムは、それ自体公知であるため、フローチャートによる説明を省略する。
【００７１】
図１０及び図１１は、実施形態１に係るインバータ８でＩＧＢＴ８２，８４のスイッチング損失を抑制するＣＰＵ９１の処理手順を示すフローチャートである。図１０の処理は、ＣＰＵ９１が放電開始を通知された場合に起動される。図１０，１１では、ＩＧＢＴ８１，８２，８３，８４夫々を、第１，第２，第３，第４ＩＧＢＴと表記する。図中のタイマＡ，Ｂは、タイマ９５に含まれており、設定された時間を計時して計時終了をＣＰＵ９１に通知する。
【００７２】
なお、図１０，１１に示すフローチャートでは、簡略化のために第３期間が第２期間と一致し、第７期間が第６期間と一致することを前提としているが、これに限定されるものではない。また、ここでのフローチャートは、第１期間より先に第２及び／又は第３期間が終了するものであってもよいし、第５期間より先に第６及び／又は第７期間が終了するものであってもよい。
【００７３】
図１０の処理が起動された場合、ＣＰＵ９１は、第１ＩＧＢＴから第４ＩＧＢＴまでがオフである初期状態で、第３及び第４ＩＧＢＴをオンに制御して（Ｓ１０）第１期間を開始させる。その後、ＣＰＵ９１は、タイマＡに第１期間の長さを設定する（Ｓ１１）と共に、タイマＢに第１及び第３期間の開始時点の時間差を設定し（Ｓ１２）、タイマＡ及びＢによる計時を開始する（Ｓ１３）。
【００７４】
次いで、ＣＰＵ９１は、タイマＢが計時を終了したか否かを判定し（Ｓ１４）、終了していない場合（Ｓ１４：ＮＯ）、計時を終了するまで待機する。タイマＢが計時を終了した場合（Ｓ１４：ＹＥＳ）、ＣＰＵ９１は、第１ＩＧＢＴをオンに制御して（Ｓ１５）第３期間を開始させ、更にインバータ６のＩＧＢＴ６２，６３をオンに制御して（Ｓ１６）第２期間を開始させる。第３期間は、第２期間を包含することが好ましい。
【００７５】
次いで、ＣＰＵ９１は、タイマＡが計時を終了したか否かを判定し（Ｓ１７）、終了していない場合（Ｓ１７：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ１７：ＹＥＳ）、ＣＰＵ９１は、ＩＧＢＴ６２，６３をオフに制御する。更にＣＰＵ９１は、第３ＩＧＢＴをオフに制御して（Ｓ１９）第１，第２，第３期間を終了させると共に、第４期間を開始させる。
【００７６】
その後、ＣＰＵ９１は、タイマＡに第４期間の長さを設定して（Ｓ２０）、タイマＡによる計時を開始する（Ｓ２１）。次いで、ＣＰＵ９１は、タイマＡが計時を計時を終了したか否かを判定し（Ｓ２２）、終了していない場合（Ｓ２２：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ２２：ＹＥＳ）、ＣＰＵ９１は、第２ＩＧＢＴをオンに制御して（Ｓ２３）第５期間を開始させると共に、第４ＩＧＢＴをオフに制御して（Ｓ２４）第４期間を終了させる。
【００７７】
図１１に移って、ＣＰＵ９１は、タイマＡに第５期間の長さを設定する（Ｓ３１）と共に、タイマＢに第５及び第７期間の開始時点の時間差を設定し（Ｓ３２）、タイマＡ及びＢによる計時を開始する（Ｓ３３）。次いで、ＣＰＵ９１は、タイマＢが計時を終了したか否かを判定し（Ｓ３４）、終了していない場合（Ｓ３４：ＮＯ）、計時を終了するまで待機する。タイマＢが計時を終了した場合（Ｓ３４：ＹＥＳ）、ＣＰＵ９１は、第３ＩＧＢＴをオンに制御して（Ｓ３５）第７期間を開始させ、更にインバータ６のＩＧＢＴ６１，６４をオンに制御して（Ｓ３６）第６期間を開始させる。第７期間は、第６期間を包含することが好ましい。
【００７８】
次いで、ＣＰＵ９１は、タイマＡが計時を終了したか否かを判定し（Ｓ３７）、終了していない場合（Ｓ３７：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ３７：ＹＥＳ）、ＣＰＵ９１は、ＩＧＢＴ６１，６４をオフに制御して（Ｓ３８）第６期間を終了させる。更にＣＰＵ９１は、第１ＩＧＢＴをオフに制御して（Ｓ３９）第５，第６，第７期間を終了させると共に、第８期間を開始させる。
【００７９】
その後、ＣＰＵ９１は、タイマＡに第８期間の長さを設定して（Ｓ４０）、タイマＡによる計時を開始する（Ｓ４１）。次いで、ＣＰＵ９１は、タイマＡが計時を計時を終了したか否かを判定し（Ｓ４２）、終了していない場合（Ｓ４２：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ４２：ＹＥＳ）、ＣＰＵ９１は、第４ＩＧＢＴをオンに制御して（Ｓ４３）次の周期の第１期間を開始させると共に、第２ＩＧＢＴをオフに制御して（Ｓ４４）第８期間を終了させる。
【００８０】
その後、ＣＰＵ９１は、通信部９４から変換終了を通知されたか否かを判定し（Ｓ４５）、通知されていない場合（Ｓ４５：ＮＯ）、インバータ８を制御する処理を繰り返すために、ステップＳ１１に処理を移す。一方、変換終了を通知された場合（Ｓ４５：ＹＥＳ）、ＣＰＵ９１は、図１０，１１の処理を終了する。
【００８１】
上述した実施形態１にあっては、ＩＧＢＴ８３，８４が一方のレグに相当し、ＩＧＢＴ８１，８２が他方のレグに相当するものとして説明したが、逆にＩＧＢＴ８１，８２が一方のレグに相当し、ＩＧＢＴ８３，８４が他方のレグに相当するものとして読み替えてもよい。この場合は、図５，７，９，１０，１１の図中、及び図３から図１１に係る説明において、第１，第２，第３，第４，第５，第６，第７，第８期間夫々を、第５，第６，第７，第８，第１，第２，第３，第４期間と読み替えればよい。以下では、一方のレグ及び他方のレグと、ＩＧＢＴ８３，８４及びＩＧＢＴ８１，８２との対応関係を読み替えた場合について（）内に記述する。
【００８２】
以上の読み替えを考慮すれば、ステップＳ４３からステップＳ１１を経てステップＳ１９まで（又はステップＳ２３からステップＳ３９まで）が、「一方のレグを第１期間だけ短絡状態に制御するステップ」に相当する。また、ステップＳ１６からステップＳ１８まで（又はステップＳ３６からステップＳ３８まで）が、「第１期間のうちの第２期間だけ、前記変成器の他方の巻線に前記印加回路から所定電圧を印加すべく制御するステップ」に相当する。更に、ステップＳ１５からステップＳ１９まで（又はステップＳ３５からステップＳ３９まで）が、「一方の巻線に誘起する電流が前記一方のレグの一方のアームを逆方向に流れて還流すべく、前記第１期間のうち第２期間と重なりを持つ第３期間だけ、前記他方のレグの一方のアームを短絡状態に制御するステップ」に相当する。
【００８３】
以上のように本実施形態１によれば、制御部９が、ＩＧＢＴ８３，８４（又はＩＧＢＴ８１，８２）を含む一方のレグを第１期間だけ短絡状態に制御してインダクタＬ３からの電流を一方のレグに導通させ、この間の第２期間だけインバータ６によって変成器７の他方の巻線７２に所定電圧を印加すべく制御する。これにより、変成器７の一方の巻線７１に電圧が誘起する。制御部９は、更に、第２期間との重なりを持つ第３期間だけ他方のレグのＩＧＢＴ８１（又はＩＧＢＴ８３）を含む一方のアームを短絡状態に制御する。これにより、第２及び第３期間が重なる期間だけ、一方の巻線７１に誘起する電流Ｉｒ１が、他方のレグの一方のアームを順方向に流れ、且つ一方のレグのＩＧＢＴ８３（又はＩＧＢＴ８１）を含む一方のアームを逆方向に流れて一方の巻線７１に還流する。このため、ＩＧＢＴ８３（又はＩＧＢＴ８１）に流れるインダクタＬ３からの電流が、一方の巻線７１に誘起する電流の分だけ低減される。従って、ＩＧＢＴ８３（又はＩＧＢＴ８１）のスイッチング損失を抑制することが可能となる。
【００８４】
また、実施形態１によれば、各レグが、ＩＧＢＴ８１又は８３である第１スイッチング素子と、ＩＧＢＴ８２又は８４である第２スイッチング素子とを含むため、制御部９がＩＧＢＴ８１，８３及びＩＧＢＴ８２，８４夫々をオン／オフに制御することにより、一方及び他方のアームを導通状態／非導通状態に制御することができる。また、ＩＧＢＴ８１，８２，８３，８４夫々にダイオード８５，８６，８７，８８が逆並列に接続されているため、ＩＧＢＴ８１，８２，８３，８４がオフに制御されていても逆方向に電流を流すことができる。
【００８５】
更に、実施形態１によれば、ＩＧＢＴ８１，８２，８３，８４がオフに制御されている状態を基本的な状態として制御部９が、レグの一方についてＩＧＢＴ８３，８４（又はＩＧＢＴ８１，８２）を第１期間だけオンに制御して第１状態にし、その間に、レグの他方についてＩＧＢＴ８１（又はＩＧＢＴ８３）を第３期間だけオンに制御して第２状態にする。制御部９は、更に第１期間に続く第４期間だけ、レグの一方についてＩＧＢＴ８３（又はＩＧＢＴ８１）をオフに、ＩＧＢＴ８４（又はＩＧＢＴ８２）をオンに制御して第３状態にすると共に、レグの他方についてＩＧＢＴ８１（又はＩＧＢＴ８３）をオンに、ＩＧＢＴ８２（又はＩＧＢＴ８４）をオフに制御して第２状態にする。これにより、第１期間に短絡状態に制御されたレグを介してインダクタＬ３に流れていた電流が、第４期間には一方のレグのＩＧＢＴ８４（又はＩＧＢＴ８２）と、変成器７の一方の巻線７１と、他方のレグのＩＧＢＴ８１（又はＩＧＢＴ８３）とを流れるように転流するため、第１期間にインダクタＬ３に蓄積されたエネルギーが第４期間に変成器７の一方の巻線７１に放出される。
【００８６】
（実施形態２）
実施形態１は、ＩＧＢＴ８１，８３が第１スイッチング素子に相当し、ＩＧＢＴ８２，８４が第２スイッチング素子に相当する形態であるのに対し、実施形態２は、ＩＧＢＴ８２，８４が第１スイッチング素子に相当し、ＩＧＢＴ８１，８３が第２スイッチング素子に相当する形態である。この場合、ＩＧＢＴ８２，８４が一方のアームに相当することとなる。実施形態２における双方向ＡＣ／ＤＣ変換装置１の回路構成及び制御部９のブロック構成は、図１及び図２に示す実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。
【００８７】
図１２は、実施形態２に係るインバータ８の基本的な動作の一例を示す説明図である。ここでは、ＩＧＢＴ８１，８２が一方のレグに相当し、ＩＧＢＴ８３，８４が他方のレグに相当するものとして説明する。図１２Ａに示すように、制御部９は、まずＩＧＢＴ８３，８４をオフに制御して他方のレグを開放状態にすると共に、ＩＧＢＴ８１，８２をオンに制御して一方のレグを第１期間（第１〜第８期間については後述する図１４参照）だけ第１状態、即ち短絡状態にする。
【００８８】
第１期間が終了した時点で、制御部９は、図１２Ｂに示すように第４期間だけ、ＩＧＢＴ８２をオフに、ＩＧＢＴ８１をオンに制御して一方のレグを第３状態にすると共に、ＩＧＢＴ８４をオンに、ＩＧＢＴ８３をオフに制御して他方のレグを第２状態にする。ここで、図１２Ａ及び１２Ｂと、実施形態１の図３Ｃ及び３Ｄとを比較すると、見かけ上、各レグの２つのアームがオン／オフに変化する順序が異なっている。そこで、実施形態１との違いを明確にすべく、本実施形態２の説明を以下に続ける。
【００８９】
第４期間が終了した時点で、制御部９は、図１２Ｃに示すようにＩＧＢＴ８１、８２をオフに制御して開放状態にすると共に、ＩＧＢＴ８３，８４をオンに制御して第５期間だけ第１状態（短絡状態）にする。第５期間が終了した時点で、制御部９は、図１２Ｄに示すように第８期間だけ、ＩＧＢＴ８２をオンに、ＩＧＢＴ８１をオフに制御して一方のレグを第２状態にすると共に、ＩＧＢＴ８４をオフに、ＩＧＢＴ８３をオンに制御して他方のレグを第３状態にする。この後、制御部９は、インバータ８を図１２Ａから図１２Ｄに示す状態にする制御を周期的に繰り返す。
【００９０】
次に、インバータ８の動作で発生するサージ電圧について説明する。図１３は、実施形態２に係るインバータ８の動作状態の一例を示す説明図であり、図１４は、実施形態２に係るインバータ８でＩＧＢＴ８４にサージ電圧が発生する場合の動作を示すタイミングチャートである。図１３に破線の矢印で示す電流は、図１２Ａの状態、即ち第１期間に流れる電流を示し、図１３に実線の矢印で示す電流は、図１２Ｂの状態、即ち第４期間に流れる電流を示す。図１４に６段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。図１４の最上段から４段目までのタイミングチャートは、ＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。図１４の上から５段目及び６段目夫々のタイミングチャートは、一方の巻線７１に流れる電流Ｉｒ及びＩＧＢＴ８３のコレクタ・エミッタ間の電圧Ｖｃを示すものである。
【００９１】
図１４に示すように、第１期間から第４期間に移行するとき、即ちＩＧＢＴ８２がオンからオフになると共にＩＧＢＴ８４がオフからオンになるとき、図１３に示すように、インダクタＬ３からの電流が、破線の矢印の経路から実線の矢印の経路に転流する。この場合、漏れインダクタンス７ａに流れる電流Ｉｒの立ち上がりで、図１４に示すように電流Ｉｒの時間的変化に比例する電圧Ｖｃ１が、ＩＧＢＴ８３のコレクタ・エミッタ間にサージ電圧として発生する。なお、このタイミングでオンからオフになるＩＧＢＴ８２のコレクタ・エミッタ間にも同様のサージ電圧が発生する。
【００９２】
実施形態１と同様に、図１４に示す第５期間から第８期間に移行するとき、即ちＩＧＢＴ８４がオンからオフになると共にＩＧＢＴ８２がオフからオンになるとき、インダクタＬ３からの電流が、図１２Ｃに矢印で示す経路から図１２Ｄに矢印で示す経路に転流する。この場合、漏れインダクタンス７ａに流れる電流Ｉｒの立ち下がりで、電流Ｉｒの時間的変化に比例する電圧Ｖｃ２（不図示）が、ＩＧＢＴ８１のコレクタ・エミッタ間にサージ電圧として発生する。なお、このタイミングでオンからオフになるＩＧＢＴ８４のコレクタ・エミッタ間にも同様のサージ電圧が発生する。
【００９３】
そこで、本実施形態２では、まず特許文献１に開示された方法により上記のサージ電圧を抑制する。図１５は、実施形態２に係るインバータ８でサージ電圧を抑制するための動作の一例を示す説明図であり、図１６は、実施形態２に係るインバータ８でサージ電圧が抑制される場合の動作を示すタイミングチャートである。図１５に破線の矢印で示す電流は、第１期間に流れる電流を示し、図１５に実線の矢印で示す電流は、第１期間のうちの第２期間（図１６参照）に流れる電流を示す。図１６に９段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。
【００９４】
図１６の最上段から４段目までのタイミングチャートは、図１４と同様にＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。図１６の上から５段目及び６段目夫々のタイミングチャートは、インバータ６のＩＧＢＴ６２，６３及びＩＧＢＴ６１，６４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。図１６の上から７段目及び８段目夫々のタイミングチャートは、一方の巻線７１に流れる電流Ｉｒ及びＩＧＢＴ８３のコレクタ・エミッタ間の電圧Ｖｃを示している。図１６の上から９段目（最下段）のタイミングチャートは、ＩＧＢＴ８２について太い実線でコレクタ・エミッタ間の電圧Ｖｃを、細い実線でコレクタ電流Ｉｃを示すものである。
【００９５】
制御部９は、図１６に示す第１期間のうちの第２期間だけ、図１５に示すように変成器７の他方の巻線７２に所定電圧を印加すべく、ＩＧＢＴ６２，６３をオンに制御する。これにより、図１６に示すようにコンデンサＣ２の印加電圧と漏れインダクタンス７ｂとに応じた電流が変成器７の他方の巻線７２に流れ、一方の巻線７１に直線的に立ち上がる電流Ｉｒ１が誘起する。このため、ＩＧＢＴ８１，８４がオンとなる第４期間に移行したときに一方の巻線７１に流れる電流の変化分が小さくなって、ＩＧＢＴ８３，８２のコレクタ・エミッタ間に発生するサージ電圧が抑制される。なお、第２期間中はＩＧＢＴ８４が順方向に導通しないため、電流Ｉｒ１は、ＩＧＢＴ８３を逆方向に流れて一方の巻線７１に還流する。
【００９６】
第５期間から第８期間に移行するときに、ＩＧＢＴ８４，８１コレクタ・エミッタ間に印加されるサージ電圧についても、上記と同様の方法によって抑制することができる。具体的には、図１６に示すように、第５期間のうちの第６期間だけ、変成器７の他方の巻線７２に上記所定電圧とは逆極性の電圧を印加すべく、ＩＧＢＴ６１，６４をオンに制御すればよい。これにより、図１６に示すように一方の巻線７１に直線的に立ち下がる電流Ｉｒ２を流すことができるため、ＩＧＢＴ８２，８３がオンとなる第８期間に移行したときに一方の巻線７１に流れる電流の変化分が小さくなって、オフ状態にあるＩＧＢＴ８１及びオフ状態に移行中のＩＧＢＴ８４のコレクタ・エミッタ間に印加されるサージ電圧を抑制することができる。
【００９７】
ここで、図１６の上から９段目（最下段）のタイミングチャートに着目すると、第１期間の終了時点（即ち第４期間の開始時点）でＩＧＢＴ８２のコレクタ電圧が立ち上がるときにコレクタ電流が立ち下がっており、スイッチング損失が発生する。そこで、本実施形態２では、以下に示す方法によってＩＧＢＴ８２がオフするときのスイッチング損失を抑制する。
【００９８】
図１７は、実施形態２に係るインバータ８でＩＧＢＴ８２のスイッチング損失を抑制するための動作の一例を示す説明図であり、図１８は、実施形態２に係るインバータ８でＩＧＢＴ８２のスイッチング損失が抑制される場合の動作を示すタイミングチャートである。図１７に破線の矢印で示す電流は、第１期間に流れる電流を示し、図１７に実線の矢印で示す電流は、第１期間のうちの第３期間（図１８参照）に流れる電流を示す。図１８に１０段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。
【００９９】
図１８の最上段から４段目までのタイミングチャートは、図１４，１６と同様にＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。斜線部は各ＩＧＢＴがオンしている期間を表す。図１８の上から５段目から８段目までのタイミングチャートは、ＩＧＢＴ８１，８３，８２，８４夫々について、太い実線でコレクタ・エミッタ間の電圧Ｖｃを、細い実線でコレクタ電流Ｉｃを示すものである。図１８の上から９段目及び１０段目（最下段）夫々のタイミングチャートは、インバータ６のＩＧＢＴ６２，６３及びＩＧＢＴ６１，６４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。
【０１００】
制御部９は、図１８に示す第１期間のうち、第２期間との重なりを持つ第３期間だけ、図１７に示すように他方のレグのＩＧＢＴ８４（一方のアームに相当）をオンに制御して短絡状態にする。これにより、ＩＧＢＴ８２，８４が両方オンとなって、ＩＧＢＴ８１，８３を流れる経路（図１５参照）よりも電圧降下が小さくなるため、第２及び第３期間が重なる期間に一方の巻線７１に流れる電流Ｉｒ１がＩＧＢＴ８２，８４を流れるように還流する。この場合、電流Ｉｒ１は、一方のレグのＩＧＢＴ８２（一方のアームに相当）を逆方向に流れるため、ＩＧＢＴ８２に流れているインダクタＬ３からの電流が、電流Ｉｒ１の分だけ低減される。
【０１０１】
制御部９は、第５期間にも第１期間と同様の制御を行う。即ち制御部９は、第５期間のうち、第６期間との重なりを持つ第７期間だけ、ＩＧＢＴ８２をオンに制御して一方のアームを短絡状態にする。これにより、ＩＧＢＴ８２，８４が両方オンとなって、ＩＧＢＴ８１，８３を流れる経路よりも電圧降下が小さくなるため、第６及び第７期間が重なる期間に一方の巻線７１に流れる電流Ｉｒ２（図１６参照）がＩＧＢＴ８２，８４を流れるように還流する。この場合、電流Ｉｒ２は、他方のレグのＩＧＢＴ８４を逆方向に流れるため、ＩＧＢＴ８４に流れているインダクタＬ３からの電流が、電流Ｉｒ２の分だけ低減される。よって、第６及び第７期間が重なる期間を適当に設定した場合は、第５期間の終了時点、即ち第８期間の開始時点に、ＩＧＢＴ８４のコレクタ電流がゼロとなり、所謂ゼロクロススイッチングが実現されて、スイッチング損失が低減される。
【０１０２】
上記の制御部９の動作を示すフローチャートは、実施形態１の図１０，１１に示すフローチャートにて、第１，第２，第３，第４ＩＧＢＴ夫々を第４，第３，第２，第１ＩＧＢＴと読み替えたものと同じになるため、図示及びその説明を省略する。
【０１０３】
上述した実施形態２にあっては、ＩＧＢＴ８１，８２が一方のレグに相当し、ＩＧＢＴ８３，８４が他方のレグに相当するものとして説明したが、逆にＩＧＢＴ８３，８４が一方のレグに相当し、ＩＧＢＴ８１，８２が他方のレグに相当するものとして読み替えてもよい。この場合は、図１４，１６，１８の図中、及び図１２から図１８に係る説明において、第１，第２，第３，第４，第５，第６，第７，第８期間夫々を、第５，第６，第７，第８，第１，第２，第３，第４期間と読み替えればよい。以下では、一方のレグ及び他方のレグと、ＩＧＢＴ８１，８２及びＩＧＢＴ８３，８４との対応関係を読み替えた場合について（）内に記述する。
【０１０４】
以上のように本実施形態２によれば、制御部９が、ＩＧＢＴ８１，８２（又はＩＧＢＴ８３，８４）を含む一方のレグを第１期間だけ短絡状態に制御してインダクタＬ３からの電流を一方のレグに導通させ、この間の第２期間だけインバータ６によって変成器７の他方の巻線７２に所定電圧を印加すべく制御する。これにより、変成器７の一方の巻線７１に電圧が誘起する。制御部９は、更に、第２期間との重なりを持つ第３期間だけ他方のレグのＩＧＢＴ８４（又はＩＧＢＴ８２）を含む一方のアームを短絡状態に制御する。これにより、第２及び第３期間が重なる期間だけ、一方の巻線７１に誘起する電流Ｉｒ１が、他方のレグの一方のアームを順方向に流れ、且つ一方のレグのＩＧＢＴ８２（又はＩＧＢＴ８４）を含む一方のアームを逆方向に流れて一方の巻線７１に還流する。このため、ＩＧＢＴ８２（又はＩＧＢＴ８４）に流れるインダクタＬ３からの電流が、一方の巻線７１に誘起する電流の分だけ低減される。従って、ＩＧＢＴ８２（又はＩＧＢＴ８４）のスイッチング損失を抑制することが可能となる。
【０１０５】
また、実施形態２によれば、各レグが、ＩＧＢＴ８２又は８４である第１スイッチング素子と、ＩＧＢＴ８１又は８３である第２スイッチング素子とを含むため、制御部９がＩＧＢＴ８２，８４及びＩＧＢＴ８１，８３夫々をオン／オフに制御することにより、一方及び他方のアームを導通状態／非導通状態に制御することができる。また、ＩＧＢＴ８１，８２，８３，８４夫々にダイオード８５，８６，８７，８８が逆並列に接続されているため、ＩＧＢＴ８１，８２，８３，８４がオフに制御されていても逆方向に電流を流すことができる。
【０１０６】
更に、実施形態２によれば、ＧＢＴ８１，２，８３，８４がオフに制御されている状態を基本的な状態として制御部９が、レグの一方についてＩＧＢＴ８１，８２（又はＩＧＢＴ８３，８４）を第１期間だけオンに制御して第１状態にし、その間に、レグの他方についてＩＧＢＴ８４（又はＩＧＢＴ８２）を第３期間だけオンに制御して第２状態にする。制御部９は、更に第１期間に続く第４期間だけ、レグの一方についてＩＧＢＴ８２（又はＩＧＢＴ８４）をオフに、ＩＧＢＴ８１（又はＩＧＢＴ８３）をオンに制御して第３状態にすると共に、レグの他方についてＩＧＢＴ８４（又はＩＧＢＴ８２）をオンに、ＩＧＢＴ８３（又はＩＧＢＴ８１）をオフに制御して第２状態にする。これにより、第１期間に短絡状態に制御されたレグを介してインダクタＬ３に流れていた電流が、第４期間には一方のレグのＩＧＢＴ８１（又はＩＧＢＴ８３）と、変成器７の一方の巻線７１と、他方のレグのＩＧＢＴ８４（又はＩＧＢＴ８２）とを流れるように転流するため、第１期間にインダクタＬ３に蓄積されたエネルギーが第４期間に変成器７の一方の巻線７１に放出される。
【０１０７】
更に、実施形態１又は２によれば、制御部９は、第５期間から第８期間までの間におけるＩＧＢＴ８３，８４及びＩＧＢＴ８１，８２夫々に対する制御を、第１期間から第４期間までの間におけるＩＧＢＴ８１，８２及びＩＧＢＴ８３，８４に対する制御と同様に実行する。制御部９は、また、第２期間に対応する第６期間に変成器７の他方の巻線７２に印加する電圧を、第２期間の場合とは逆極性の電圧とする。従って、実施形態１にあってはＩＧＢＴ８３及び８１のスイッチング損失を、実施形態２にあってはＩＧＢＴ８２及び８４のスイッチング損失を、スイッチングの１周期の間に交互に抑制することができる。また、変成器７の他方の巻線７２に交流電圧を発生させることができる。更に、第１及び第４期間と第５及び第８期間とで、期間の長さを変更することが可能であり、インバータ８の電圧制御をきめ細かく行うことができる。
【０１０８】
更に、実施形態１及び２によれば、印加回路がフルブリッジ回路６０であり、各レグが有する２つのアームの接続点夫々の間に変成器７の他方の巻線７１が接続されているため、他方の巻線７１に印加すべき電圧の極性を任意に選択することができる。また、他方の巻線７２に発生した交流電圧をフルブリッジ回路６０で整流して直流電圧に変換することができる。
【符号の説明】
【０１０９】
１  双方向ＡＣ／ＤＣ変換装置
２  交流電源
３  バッテリ
４  ノイズフィルタ
５，６，８  インバータ
５１，５２，５３，５４，６１，６２，６３，６４，８１，８２，８３，８４  ＩＧＢＴ
５５，５６，５７，５８，６５，６６，６７，６８，８５，８６，８７，８８  ダイオード
７  変成器
７１，７２  巻線
７ａ，７ｂ  漏れインダクタンス
９  制御部
９１  ＣＰＵ
９２  記憶部
９３  ＲＡＭ
９４  通信部
９５  タイマ
９６  Ａ／Ｄ変換部
９７  駆動部
９８  記録媒体
９９  コンピュータプログラム
１０  コンバータ
Ｔ１，Ｔ２  交流入出力端子
Ｔ３，Ｔ４  直流入出力端子
Ｔ５１，Ｔ５２，Ｔ６３，Ｔ６４，Ｔ８１，Ｔ８２  交流入出力端
Ｔ５３，Ｔ５４，Ｔ６１，Ｔ６２，Ｔ８３，Ｔ８４  直流入出力端
Ｃ１，Ｃ２，Ｃ３  コンデンサ
Ｌ１，Ｌ２，Ｌ３  インダクタ
ＣＴ１  電流トランス
【図１】
2019146357.tif 000003
【図２】
2019146357.tif 000004
【図３】
2019146357.tif 000005
【図４】
2019146357.tif 000006
【図５】
2019146357.tif 000007
【図６】
2019146357.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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