(57)【要約】【課題】電子デバイス製造設備を用いてより効率的・低コストで光デバイスが製造できるようにする。【解決手段】ソース領域１０４とソース電極１０６との間に金属シリサイドからなるソースコンタクト層１０８を設け、ドレイン領域１０５とドレイン電極１０７との間に金属シリサイドからなるドレインコンタクト層１０９を設け、ソースコンタクト層１０８とドレインコンタクト層１０９とに挾まれたゲート電極１０３の直下のシリコン層１０１に形成されるチャネルの領域１２１をコアとするプラズモニック導波路を構成する。【選択図】  図１
2019132923.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層の上にゲート絶縁層を介して形成されたゲート電極と、
前記ゲート電極が形成されている領域を挟んで前記シリコン層に形成されたソース領域およびドレイン領域と、
前記ソース領域の上に接続して形成された金属からなるソース電極と、
前記ドレイン領域の上に接続して形成された金属からなるドレイン電極と、
前記ソース領域と前記ソース電極との間に形成された金属シリサイドからなるソースコンタクト層と、
前記ドレイン領域と前記ドレイン電極との間に形成された金属シリサイドからなるドレインコンタクト層と
を備え、
前記ソースコンタクト層と前記ドレインコンタクト層とに挾まれた前記ゲート電極の直下の前記シリコン層に形成されるチャネルの領域をコアとしてゲート幅方向を導波方向とするプラズモニック導波路を備える
ことを特徴とする光デバイス。
【請求項２】
請求項１記載の光デバイスにおいて、
前記ゲート電極は、シリコンから構成され、
前記ゲート電極の上に形成された金属シリサイドからなるゲートコンタクト層を更に備えることを特徴とする光デバイス。
【請求項３】
請求項１または２記載の光デバイスにおいて、
前記ゲート絶縁層は、窒化シリコンから構成されていることを特徴とする光デバイス。
【請求項４】
請求項１〜３のいずれか１項に記載の光デバイスにおいて、
前記プラズモニック導波路に連続して前記シリコン層に形成された他のプラズモニック導波路を備えることを特徴とする光デバイス。
【請求項５】
請求項１〜４のいずれか１項に記載の光デバイスにおいて、
前記シリコン層は、シリコン基板であることを特徴とする光デバイス。
【請求項６】
請求項１〜４のいずれか１項に記載の光デバイスにおいて、
前記シリコン層は、ＳＯＩ基板の表面シリコン層であることを特徴とする光デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン電子デバイスと組み合わせることが可能な光デバイスに関する。
【背景技術】
【０００２】
近年、光デバイス製造の効率化・低コスト化のために、成熟した半導体電子デバイス製造設備を用いて光デバイスを製造する技術が進展している。特に、シリコン光導波路と電子デバイス構造を組み合わせた光変調器が精力的に開発されている（非特許文献１）。
【０００３】
更に、こうした半導体光デバイスと電子デバイスとを同一ウェハ上にモノリシックに集積することも実現されている。例えば、光デバイスと駆動・制御用電子回路とを、ウェハプロセスで一貫して作製、集積する技術がある（非特許文献２参照）。これにより、後工程が簡略化され、製造コストが低減できると期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１２／０２８０３４５号明細書
【非特許文献】
【０００５】
【非特許文献１】G. T. Reed et al., "Silicon optical modulators", Nature Photonics, vol. 4, pp. 518-526, 2010.
【非特許文献２】B. Analui et al., "A Fully Integrated 20-Gb/s Optoelectronic Transceiver Implemented in a Standard 0.13-m CMOS SOI Technology", IEEE Journal of Solid-State Circuits, vol. 41, no. 12, pp. 2945-2955, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、光変調など動作を実現するシリコン光デバイスは、一般的な電子デバイス構造と比較して大きいという問題があった。例えば、非特許文献１において示されているシリコン光導波路型変調器は、光位相シフタを構成するシリコン（Ｓｉ）光導波路のコア幅は一般的に数百ｎｍであり、またコア高さも数百ｎｍである。製造プロセスの観点からすると、リソグラフィで形成するＳｉコア線幅は、トランジスタのゲートなどの電子デバイスのＳｉパタン線幅と比べて１桁大きい。また、ドライエッチングによるＳｉコアの形成においては、電子デバイスのＳｉ層プロセス工程にはない加工が必要であり、電子デバイスとは大きく異なる製造設備・製造条件が必要になるという問題があった。
【０００７】
更に、従来のＳｉ導波路型変調は、Ｓｉ導波路への光閉じ込めのためにＳｉコア下部に屈折率の低いＳｉＯ2によるクラッドを数μｍの厚さで配置することが一般的であり、この点においても、電子デバイスとは異なっている。このため、従来のＳｉ導波路型変調では、製造においては数μｍ厚の埋め込み酸化膜（ＢＯＸ）層を有するシリコンオンインシュレータ（ＳＯＩ）基板を用い、厚いボックス層をクラッドとして用いている。一方で、電子デバイス製造においては、このような厚いＢＯＸ層を有するＳＯＩ基板が用いられることはなく、基板においても光変調器製造は電子デバイス製造と大きな違いがあった。
【０００８】
上述した違いは、電子デバイス製造設備を用いることで光デバイス製造を効率化・低コスト化するためには大きな障壁となっていた。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、電子デバイス製造設備を用いてより効率的・低コストで光デバイスが製造できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る光デバイスは、シリコン層の上にゲート絶縁層を介して形成されたゲート電極と、ゲート電極が形成されている領域を挟んでシリコン層に形成されたソース領域およびドレイン領域と、ソース領域の上に接続して形成された金属からなるソース電極と、ドレイン領域の上に接続して形成された金属からなるドレイン電極と、ソース領域とソース電極との間に形成された金属シリサイドからなるソースコンタクト層と、ドレイン領域とドレイン電極との間に形成された金属シリサイドからなるドレインコンタクト層とを備え、ソースコンタクト層とドレインコンタクト層とに挾まれたゲート電極の直下のシリコン層に形成されるチャネルの領域をコアとしてゲート幅方向を導波方向とするプラズモニック導波路を備える。
【００１１】
上記光デバイスにおいて、ゲート電極は、シリコンから構成され、ゲート電極の上に形成された金属シリサイドからなるゲートコンタクト層を更に備える。
【００１２】
上記光デバイスにおいて、ゲート絶縁層は、窒化シリコンから構成されていてもよい。
【００１３】
上記光デバイスにおいて、プラズモニック導波路に連続してシリコン層に形成された他のプラズモニック導波路を備える。
【００１４】
上記光デバイスにおいて、シリコン層は、シリコン基板である。また、シリコン層は、ＳＯＩ基板の表面シリコン層であってもよい。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、ソース領域とソース電極との間に金属シリサイドからなるソースコンタクト層を設け、ドレイン領域とドレイン電極との間に金属シリサイドからなるドレインコンタクト層を設け、ソースコンタクト層とドレインコンタクト層とに挾まれたゲート電極の直下のシリコン層に形成されるチャネルの領域をコアとするプラズモニック導波路を構成したので、電子デバイス製造設備を用いてより効率的・低コストで光デバイスが製造できるという優れた効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施の形態１おける光デバイスの構成を示す断面図である。
【図２】図２は、実施の形態１における光デバイスについて、２次元有限要素法によってプラズモニックモードの電界強度分布を計算した結果を示す分布図である。
【図３】図３は、本発明の実施の形態２おける光デバイスの構成を示す断面図である。
【図４】図４は、実施の形態２における光デバイスについて、２次元有限要素法によってプラズモニックモードの電界強度分布を計算した結果を示す分布図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について説明する。
【００１８】
［実施の形態１］
はじめに、本発明の実施の形態１おける光デバイスについて図１を参照して説明する。この光デバイスは、まず、シリコン層１０１の上にゲート絶縁層１０２を介して形成されたゲート電極１０３と、ゲート電極１０３が形成されている領域を挟んでシリコン層１０１に形成されたソース領域１０４およびドレイン領域１０５とを備える。シリコン層１０１は、例えば、Ｓｉ基板であればよい。ゲート電極１０３は、例えば、ポリシリコンから構成すればよい。また、シリコン層１０１は、ｐ型不純物が導入され、ソース領域１０４およびドレイン領域１０５は、ｎ型不純物が導入されている。これらは、よく知られたｎチャネルＭＯＳＦＥＴと同様の構成である。
【００１９】
また、この光デバイスは、ソース領域１０４の上に接続して形成された金属からなるソース電極１０６と、ドレイン領域１０５の上に接続して形成された金属からなるドレイン電極１０７とを備える。
【００２０】
また、この光デバイスは、層厚方向に、ソース領域１０４とソース電極１０６との間に形成された金属シリサイドからなるソースコンタクト層１０８と、ドレイン領域１０５とドレイン電極１０７との間に形成された金属シリサイドからなるドレインコンタクト層１０９とを備える。ソースコンタクト層１０８，ドレインコンタクト層１０９は、例えば、各々ソース領域１０４，ドレイン領域１０５を表面側からシリサイド化することで形成された領域である。
【００２１】
ソースコンタクト層１０８，ドレインコンタクト層１０９は、例えば、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ2）、タンタルシリサイドなどの、ｎチャネルＭＯＳＦＥＴにおいて負の誘電率実部を有する材料から構成すればよい。例えば、ソース領域１０４，ドレイン領域１０５に、Ｎｉ，Ｃｏ，Ｔａなどの金属層を形成し、加熱することでＳｉと金属との合金を形成することで、上述した金属シリサイドによるソースコンタクト層１０８，ドレインコンタクト層１０９が形成できる。ソースコンタクト層１０８，ドレインコンタクト層１０９は、ソース領域１０４，ドレイン領域１０５との間に形成されるチャネルの領域１２１と、層厚方向に同じ位置（高さ）に配置される。
【００２２】
また、実施の形態１における光デバイスは、ソースコンタクト層１０８とドレインコンタクト層１０９とに挾まれたゲート電極１０３の直下のシリコン層１０１に形成されるチャネルの領域１２１をコアとしてゲート幅方向を導波方向とするプラズモニック導波路を備える。上述したように、チャネルの領域１２１を、所定の厚さとしたソースコンタクト層１０８，ドレインコンタクト層１０９で挾むことで、所望とする光強度分布を有するプラズモニック導波路が形成できる。
【００２３】
なお、実施の形態１では、ゲート電極１０３をポリシリコンから構成し、ゲート電極１０３の上に金属シリサイドからなるゲートコンタクト層１１０を備える。ゲートコンタクト層１１０も、ＮｉＳｉ、ＣｏＳｉ2、タンタルシリサイドなどの材料から構成すればよい。例えば、ゲート電極１０３を形成した後、ソース領域１０４，ドレイン領域１０５にとともに、これらの上にＮｉ，Ｃｏ，Ｔａなどの金属層を形成し、加熱することでＳｉと金属との合金を形成することで、ソースコンタクト層１０８，ドレインコンタクト層１０９とともにゲートコンタクト層１１０が形成できる。
【００２４】
また、ゲート電極１０３，ゲートコンタクト層１１０の両脇には、サイドウオール１１１が形成されている。また、ゲート電極１０３，ゲートコンタクト層１１０，サイドウオール１１１，ソース電極１０６，およびドレイン電極１０７は、パッシベーション膜１１２においわれている。パッシベーション膜１１２には、各電極に接続するコンタクト（不図示）が形成され、パッシベーション膜１１２の上に形成される配線（不図示）に接続される。
【００２５】
ここで、Ｓｉから構成するゲート電極１０３やゲート絶縁層１０２は、チャネルの領域１２１をコアとするプラズモニック導波路のプラズモニックモードに影響を与える。このため、ゲート電極１０３の上にも金属シリサイドの層を配置し、ゲート電極１０３やゲート絶縁層の厚さを適宜に設定することで、上述したプラズモニック導波路において、所望とするプラズモニックモードを得られるように調整できる。
【００２６】
上述した実施の形態１における光デバイスは、ソース電極１０６とドレイン電極１０７との間に所定のバイアス電圧を印加した状態で、ゲート電極１０３にゲート電圧を印加することで、チャネルの領域１２１をキャリアが走行し、チャネルの領域１２１内ではキャリアプラズマ効果によって屈折率変化が生じる。この屈折率変化により、上述したプラズモニック導波路を、プラズモニックモードとして閉じ込められて導波する光に対して強度・位相変調が付与できる。
【００２７】
上述したプラズモニック導波路に連続し、シリコン層１０１に他のプラズモニック導波路を形成すれば、実施の形態１における光デバイスを光強度・位相シフタとして用いるマッハツェンダー干渉計による光変調器が実現できる。例えば、実施の形態１のＭＯＳＦＥＴ構造の光デバイスを、所定のゲート幅（導波長）に形成し、このゲート幅方向（導波方向）の両端から、チャネルの領域１２１に連続するコアからなる他のプラズモニック導波路を形成すればよい。例えば、ゲート電極やソース・ドレインとなる不純物導入領域がなく、コアの両脇に金属シリサイドが形成された他のプラズモニック導波路とすればよい。また、光デバイスのゲート幅方向（導波方向）の両端から、チャネルの領域１２１に連続するコアの両脇に溝を形成し、この溝に金属層を配置することで、他のプラズモニック導波路としてもよい（特許文献１参照）。他のプラズモニック導波路により、基本的なマッハツェンダー干渉計を構成し、この一方のアームに、実施の形態１における光デバイスを配置すればよい。
【００２８】
なお、上述したチャネルの領域１２１における導波光の強度・位相変調においては、チャネル長は短ければ短いほどキャリア走行時間が短縮されるため望ましい。一方で、シリサイド材料の誘電率によっては光が閉じ込められないため、プラズモニックモードが存在するようにチャネル長を広げるなど、適宜調整される。
【００２９】
ところで、ｎチャネルＭＯＳＦＥＴにおいては、チャネルの領域１２１に引っ張り歪みを与えることで、キャリアの移動度が増大して高速化に寄与することがよく知られている。移動度の向上は、キャリアプラズマ効果を増大させ高効率変調にも寄与するため、このような歪み付与は、好適である。例えば、よく知られているように、窒化シリコンを堆積することでゲート絶縁層１０２を形成すれば、チャネルの領域１２１に引っ張り歪みを与えることができる。
【００３０】
次に、実施の形態１における光デバイスについて、２次元有限要素法によってプラズモニックモードの電界強度分布を計算した結果について、図２を用いて説明する。波長は１５５０ｎｍである。ソースコンタクト層１０８，ドレインコンタクト層１０９，ゲートコンタクト層１１０は、ＣｏＳｉ2（複素屈折率：Ｎ＝０．９７＋ｉ７．５６）とし、厚さは６０ｎｍとした。
【００３１】
ゲート電極１０３は、ポリシリコンから構成し、厚さ１００ｎｍとした。また、ゲート長は６０ｎｍとし、ゲート絶縁層１０２は、ＳｉＯ2とし、厚さは２ｎｍとした。また、ソースコンタクト層１０８とドレインコンタクト層１０９との間隔（チャネルの領域１２１）は、１２０ｎｍとした。
【００３２】
図２に示すように、ソースコンタクト層１０８とドレインコンタクト層１０９との間のチャネルの領域１２１に、光が閉じ込められていることが分かる。
【００３３】
以上に説明したように、実施の形態１によれば、一般的なＭＯＳＦＥＴと同様の素子寸法で光変調器が作製できる。また、実施の形態１によれば、従来技術と異なり、ＳｉＯ2などから構成する下部クラッドを必要とせずに、光強度・位相シフタを構成できる。これにより、例えば、電子デバイスの製造では一般に用いられない厚い埋め込み絶縁層を備えるＳＯＩ基板を使わず、電子回路作製に広く用いられる低コストなバルクＳｉ基板を使って光変調器が作製可能となる。このように、実施の形態１によれば、電子デバイス製造設備を用いてより効率的・低コストで光デバイスが製造できるという、優れた効果が得られる。
【００３４】
なお、実施の形態１で示した各材料および寸法は一例である。ソースコンタクト層１０８とドレインコンタクト層１０９とに挾まれたチャネルの領域１２１をコアとするプラズモニック導波路において、低損失プラズモニックモードが得られ、かつ高効率に光変調が得られるように、ＭＯＳＦＥＴチャネル内部でのプラズモニックモード閉じ込めが得られるように適宜調整する。
【００３５】
［実施の形態２］
次に、本発明の実施の形態２おける光デバイスについて図３を参照して説明する。この光デバイスは、ゲート絶縁層１０２、ゲート電極１０３、ソース領域１０４、ドレイン領域１０５、ソース電極１０６、ドレイン電極１０７、ソースコンタクト層１０８、ドレインコンタクト層１０９、ゲートコンタクト層１１０、サイドウオール１１１、パッシベーション膜１１２を備える。これらの構成は、前述した実施の形態１と同様である。
【００３６】
実施の形態２では、上述した構成を、よく知られたＳＯＩ（Silicon on Insulator）基板の表面シリコン層であるシリコン層２０１およびこの上に形成している。シリコン層２０１は、ＳＯＩ基板の埋め込み絶縁層２１１の上に配置されている。このＳＯＩ基板は、完全空亡型ＭＯＳＦＥＴで用いられるものであり、埋め込み絶縁層２１１の厚さは０．２μｍ程度であり、一般的なＳｉコアによる光導波路のクラッドには適さない。
【００３７】
次に、実施の形態２における光デバイスについて、２次元有限要素法によってプラズモニックモードの電界強度分布を計算した結果について、図４を用いて説明する。波長は１５５０ｎｍである。ソースコンタクト層１０８，ドレインコンタクト層１０９，ゲートコンタクト層１１０は、ＮｉＳｉ（複素屈折率：Ｎ＝１．５４＋ｉ４．７３）とし、厚さは６０ｎｍとした。シリコン層２０１の厚さは８０ｎｍとした。
【００３８】
ゲート電極１０３は、ポリシリコンから構成し、厚さ１００ｎｍとした。また、ゲート長は６０ｎｍとし、ゲート絶縁層１０２は、ＳｉＯ2とし、厚さは２ｎｍとした。また、ソースコンタクト層１０８とドレインコンタクト層１０９との間隔（チャネルの領域１２１）は、１２０ｎｍとした。
【００３９】
図４に示すように、実施の形態２においても、ソースコンタクト層１０８とドレインコンタクト層１０９との間のチャネルの領域１２１に、光が閉じ込められていることが分かる。
【００４０】
以上に説明したように、実施の形態２においても、一般的なＭＯＳＦＥＴと同様の素子寸法で光変調器が作製できる。このように、実施の形態２によれば、電子デバイス製造設備を用いてより効率的・低コストで光デバイスが製造できるという、優れた効果が得られる。
【００４１】
なお、実施の形態２で示した各材料および寸法も一例である。ソースコンタクト層１０８とドレインコンタクト層１０９とに挾まれたチャネルの領域１２１をコアとするプラズモニック導波路において、低損失プラズモニックモードが得られ、かつ高効率に光変調が得られるように、ＭＯＳＦＥＴチャネル内部でのプラズモニックモード閉じ込めが得られるように適宜調整する。
【００４２】
以上に説明したように、本発明によれば、ソース領域とソース電極との間に金属シリサイドからなるソースコンタクト層を設け、ドレイン領域とドレイン電極との間に金属シリサイドからなるドレインコンタクト層を設け、ソースコンタクト層とドレインコンタクト層とに挾まれたゲート電極の直下のシリコン層に形成されるチャネルの領域をコアとするプラズモニック導波路を構成したので、電子デバイス製造設備を用いてより効率的・低コストで光デバイスが製造できるようになる。
【００４３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【００４４】
１０１…シリコン層、１０２…ゲート絶縁層、１０３…ゲート電極、１０４…ソース領域、１０５…ドレイン領域、１０６…ソース電極、１０７…ドレイン電極、１０８…ソースコンタクト層、１０９…ドレインコンタクト層、１１０…ゲートコンタクト層、１１１…サイドウオール、１１２…パッシベーション膜、１２１…チャネルの領域。
【図１】
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【図２】
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【図３】
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【図４】
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