(57)【要約】【課題】配線の断線によって生じる不具合を防止することが可能な表示装置を提供することにある。【解決手段】実施形態に係る表示装置は、曲面領域を有する第１基板、第１基板上に設けられた複数の発光素子、複数の発光素子の各々を駆動する複数の画素回路、電源配線、検出回路及び停止回路を具備する。電源配線は、複数の画素回路に電源電圧を供給するために曲面領域において第１方向に延在するように配置され、第１電源配線及び前記第１電源配線と第２方向に離間して配置された第２電源配線を含む。検出回路は、第１電源配線及び前記第２電源配線と接続され、第１電源配線に関する第１信号と第２電源配線に関する第２信号とを比較して異なる場合に第１停止信号を出力する。停止回路は、第１電源配線及び第２電源配線と接続され、第１停止信号に基づいて電源電圧の供給を停止する。【選択図】図４
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【特許請求の範囲】
【請求項１】
曲面領域を有する第１基板と、
前記第１基板上に設けられた複数の発光素子と、
前記複数の発光素子の各々を駆動する複数の画素回路と、
前記複数の画素回路に電源電圧を供給するために前記曲面領域において第１方向に延在するように配置された電源配線であって、第１電源配線及び前記第１電源配線と第２方向に離間して配置された第２電源配線を含む電源配線と、
前記第１電源配線及び前記第２電源配線と接続され、当該第１電源配線に関する第１信号と当該第２電源配線に関する第２信号とを比較して異なる場合に第１停止信号を出力する検出回路と、
前記第１電源配線及び前記第２電源配線と接続され、前記第１停止信号に基づいて前記電源電圧の供給を停止する停止回路と
を具備する表示装置。
【請求項２】
前記第１基板は、フィルム基板である副基板を含み、
前記曲面領域は、前記副基板上に配置される
請求項１記載の表示装置。
【請求項３】
前記第１基板は、フレキシブルプリント基板である副基板を含み、
前記曲面領域は、副基板上に配置される
請求項１記載の表示装置。
【請求項４】
前記第１基板は、前記複数の発光素子及び前記複数の画素回路が配置された副基板を含み、
前記検出回路は、前記副基板上に配置される
請求項１記載の表示装置。
【請求項５】
前記第１基板は、第１副基板、第２副基板及び第３副基板を含み、
前記複数の発光素子及び前記複数の画素回路は、前記第１副基板上に配置され、
前記第２副基板は、前記第１副基板と接続されるフレキシブルプリント基板であり、
前記第３副基板は、前記第２副基板と接続され、前記検出回路が配置される制御基板である
請求項１記載の表示装置。
【請求項６】
前記第１電源配線及び前記第２電源配線と接続され、前記複数の画素回路に電源電圧を供給する電源回路を更に具備する請求項１記載の表示装置。
【請求項７】
前記第１基板は、第１副基板、第２副基板及び第３副基板を含み、
前記複数の発光素子及び前記複数の画素回路は、前記第１副基板上に配置され、
前記第２副基板は、前記第１副基板と接続されるフレキシブルプリント基板であり、
前記第３副基板は、前記第２副基板と接続され、前記電源回路が配置される制御基板である
請求項６記載の表示装置。
【請求項８】
前記電源配線は、前記第１電源配線及び前記第２電源配線と接続される第３電源配線を含み、
前記第３電源配線は、前記電源回路と接続される
請求項６記載の表示装置。
【請求項９】
前記第３電源配線は、前記第１電源配線または前記第２電源配線との接続部を含み、
前記第１基板は、第１副基板、第２副基板及び第３副基板を含み、
前記複数の発光素子及び前記複数の画素回路は、前記第１副基板上に配置され、
前記第２副基板は、前記第１副基板と接続されるフレキシブルプリント基板であり、
前記第３副基板は、制御基板であり、
前記接続部は、前記第２副基板上に配置される
請求項８記載の表示装置。
【請求項１０】
前記第３電源配線は、前記第１電源配線または前記第２電源配線との接続部を含み、
前記第１基板は、第１副基板、第２副基板及び第３副基板を含み、
前記複数の発光素子及び前記複数の画素回路は、前記第１副基板上に配置され、
前記第２副基板は、前記第１副基板と接続されるフレキシブルプリント基板であり、
前記第３副基板は、制御基板であり、
前記接続部は、前記第３副基板上に配置される
請求項８記載の表示装置。
【請求項１１】
前記複数の画素回路に電源電圧を供給する電源回路内での予め定められた値以上の電流の発生に伴い第２停止信号を出力する監視回路を更に具備し、
前記停止回路は、前記第１停止信号または前記第２停止信号に基づいて前記電源電圧の供給を停止する
請求項１記載の表示装置。
【請求項１２】
前記検出回路は、第１スイッチ素子及び第２スイッチ素子を有し、
前記第１スイッチ素子のドレイン電極及びソース電極の一方は、前記第１電源配線と接続され、
前記第２スイッチ素子のドレイン電極及びソース電極の一方は、前記第２電源配線と接続され、
前記第１スイッチ素子のゲート電極及び前記第２スイッチ素子のゲート電極には、前記第１停止信号が入力され、
前記第１スイッチ素子のドレイン電極またはソース電極の他方は、基準電位と接続され、
前記第２スイッチ素子のドレイン電極またはソース電極の他方は、基準電位と接続される
請求項１記載の表示装置。
【請求項１３】
前記停止回路は、第１停止信号に基づいて、第１電源配線及び第２電源配線が基準電位と導通されることによって、前記電源配線に流れる予め定められた値以上の電流が測定された場合に、前記電源電圧の供給を停止する請求項１記載の表示装置。
【請求項１４】
前記電源配線は、前記第２方向に延在し、前記第１電源配線と前記第２電源配線とを接続する第１部分配線を更に有し、
前記複数の画素回路に第１部分配線を介して電源電圧が供給される、請求項１記載の表示装置。
【請求項１５】
前記検出回路は、第１信号と第２信号との差が、所定の閾値以上である場合に停止信号を出力する、請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
一般的に、スマートフォン等の電子機器には表示装置が搭載されているが、このような表示装置においては、性能面や、デザイン性等の観点から、狭額縁化が要求されている。狭額縁化の一例として、他の配線基板等が実装される実装部が表示面の下側に位置するように、表示装置（表示パネル）の一部を折り曲げることが知られている。
【０００３】
しかしながら、折り曲げ領域に設けられた配線は、折り曲げによる応力の影響を受けて断線する可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６６８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明が解決しようとする課題は、配線の断線によって生じる不具合を防止することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態に係る表示装置は、曲面領域を有する第１基板と、前記第１基板上に設けられた複数の発光素子と、前記複数の発光素子の各々を駆動する複数の画素回路と、電源配線と、検出回路と、停止回路とを具備する。前記電源配線は、前記複数の画素回路に電源電圧を供給するために前記曲面領域において第１方向に延在するように配置され、第１電源配線及び前記第１電源配線と第２方向に離間して配置された第２電源配線を含む。前記検出回路は、前記第１電源配線及び前記第２電源配線と接続され、当該第１電源配線に関する第１信号と当該第２電源配線に関する第２信号とを比較して異なる場合に第１停止信号を出力する。前記停止回路は、前記第１電源配線及び前記第２電源配線と接続され、前記第１停止信号に基づいて前記電源電圧の供給を停止する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る表示装置を概略的に示す斜視図。
【図２】表示パネルに設けられている画素及び周辺回路の具体的な回路構成の一例を示す回路図。
【図３】表示装置の表示領域を示す断面図。
【図４】表示装置の構成の一例について説明するための図。
【図５】表示パネル内の電源配線の配置の一例を示す図。
【図６】曲面領域が折り曲げられた状態を示す図。
【図７】曲面領域が折り曲げられた状態を示す図。
【図８】検出回路の構成の一例を示す図。
【図９】第１電源配線及び第２電源配線における電圧値の差と比較部の出力との関係を表す図。
【図１０】表示パネル内の電源配線の配置の別の例を示す図。
【図１１】第２の実施形態に係る表示装置における電源ＩＣ及び比較回路について説明するための図。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る表示装置１を概略的に示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される３次元空間を示している。なお、第１方向Ｘと第２方向Ｙとは、９０度以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。例えば「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、または第１部材から離れていてもよい。
【００１０】
本実施形態においては、表示装置１の表示素子の一例として発光素子である有機エレクトロルミネッセンス（ＥＬ）素子を有する有機ＥＬ表示装置について説明するが、表示装置１は、他の発光素子である無機エレクトロルミネッセンス（ＥＬ）素子を有する無機ＥＬ表示装置または表示素子として液晶層を有する液晶表示装置等の他の表示装置であってもよい。
【００１１】
図１に示すように、表示装置１は、複数の副基板が接続される第１基板を備える。第１基板は、例えば、第１副基板、第１副基板に接続された第２副基板、第２副基板に接続された第３副基板、第３副基板に接続された第４副基板を含む。
【００１２】
第１副基板は、例えば、表示領域ＤＡを含む表示パネル２である。表示パネル２は、一例では矩形上である。図示した例では、表示パネル２の長辺ＥＹは、第１方向Ｘと平行であり、表示パネル２の短辺ＥＸは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ−Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、表示領域ＤＡの外側の非表示領域ＮＤＡを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲むように配置されている。また、非表示領域ＮＤＡは、端子領域ＭＴを有している。
【００１３】
表示領域ＤＡは、画像を表示する領域であり、例えば、複数の画素ＰＸを備えている。画素ＰＸには、表示素子の一例として、発光素子である有機ＥＬ素子と、有機ＥＬ素子を駆動するためのスイッチング素子等が含まれる。なお、複数の画素PXは、例えば、マトリクス状に配置されている。
【００１４】
端子領域ＭＴは、表示パネル２の一辺に沿って設けられている。端子領域ＭＴには、表示パネル２を外部装置等と電気的に接続するための端子が含まれる。なお、本実施形態において、端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられているが、表示パネル２の長辺ＥＹに沿って設けられていてもよい。
【００１５】
第２副基板は、例えば、フィルム基板であり、表示パネル２を駆動する駆動ＩＣチップ６等を備えたＣＯＦ３（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）である。ＣＯＦ３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。なお、図示した例では、駆動ＩＣチップ６は、ＣＯＦ３上に配置されているが、当該ＣＯＦ３の下に配置されていてもよい。また、図示した例では、ＣＯＦ３の第１方向Ｘに平行な側縁の長さは、短辺ＥＸの長さと比べて小さいが、同等であってもよい。
【００１６】
第３副基板は、例えば、フレキシブルプリント基板であるＦＰＣ４（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）である。ＦＰＣ４は、ＣＯＦ３の例えば下方においてＣＯＦ３と接続されている。
【００１７】
第４副基板は、例えば、表示パネル２を制御するための制御回路が配置された制御基板５である。制御基板５は、ＦＰＣ４と接続されている。制御基板５上には、後述するように表示パネル２（画素ＰＸ）に電源電圧を供給する電源回路等が設けられている。
【００１８】
なお、本実施形態において、表示パネル２は、曲面領域（折り曲げ領域）７を有している。曲面領域７は、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。曲面領域７は、例えば非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。曲面領域７が折り曲げられた場合、ＣＯＦ３、ＦＰＣ４、及び、制御基板５は、表示パネル２と対向するように表示パネル２の下方に配置される。
【００１９】
図２は、表示パネル２に設けられている画素ＰＸ及び周辺回路の具体的な回路構成の一例を示す回路図である。画素ＰＸは、有機ＥＬ素子２１、当該有機ＥＬ素子２１を駆動する画素回路を備える。周辺回路は、画素回路を駆動するための回路であって、映像信号駆動部２１０及び走査信号駆動部２２０を備える。
【００２０】
周辺回路は、駆動ＩＣチップ６から供給される制御信号に基づいて、制御される。駆動ＩＣチップ６は、周辺回路を制御する制御信号を供給する。また、駆動ＩＣチップ６は、基準クロックを生成するクロック生成回路を有し、生成される基準クロックに基づいて、映像信号駆動部２１０及び走査信号駆動部２００に供給する各制御信号を生成する。映像信号駆動部２１０と走査信号２２０は、同一の基準クロックに基づく制御信号によって同期制御されている。
【００２１】
映像信号駆動部２１０には、駆動ＩＣチップ６から映像信号Ｖｄｉｓｐに基づく画素信号Ｖｓｉｇを供給される。画素信号Ｖｓｉｇは、各画素ＰＸの表示する諧調値に応じた信号である。映像信号駆動部２１０は、第１方向Ｘに延在する複数の画素信号線ＳＬと接続される。各画素信号線ＳＬは、各画素ＰＸに含まれるスイッチ素子と接続されている。また、各画素信号線ＳＬは、第１方向Ｘに配列された画素ＰＸに共通である。なお、駆動ＩＣチップ６と映像信号駆動部２１０との間にマルチプレクサを配置して、複数の画素ＰＸに対応する複数の画素信号Ｖｓｉｇが時分割で供給されるようにしてもよい。
【００２２】
また、映像信号駆動部２１０は、複数の画素信号制御スイッチ２１１と、複数の初期化信号制御スイッチ２１２とを備える。
【００２３】
画素信号制御スイッチ２１１は、例えば、トランジスタである。画素信号制御スイッチ２１１は、ソースまたはドレインの一方（第１の端子）が画素信号線ＳＬに接続され、他方（第２の端子）に画素信号Ｖｓｉｇの供給配線と接続される。また、画素信号制御スイッチ２１１のゲート（第３の端子）には、駆動ＩＣチップ６から画素信号出力タイミング制御信号ｘａｓｗ１が入力される。画素信号制御スイッチ２１１のゲートに画素信号出力タイミング制御信号ｘａｓｗ１が印加されると、画素信号制御スイッチ２１１が導通状態となり、画素信号線ＳＬに画素信号Ｖｓｉｇが印加される。本実施形態において、画素信号Ｖｓｉｇは、映像信号Ｖｄｉｓｐに応じて変動する階調信号であり、例えば０Ｖ以上５Ｖ以下の間の値を取り得る。
【００２４】
初期化信号制御スイッチ２１２は、第１トランジスタ２２のオフセットキャンセルに用いられる。初期化信号制御スイッチ２１２は、例えば、トランジスタである。初期化信号制御スイッチ２１２は、ソースまたはドレインの一方（第１の端子）が画素信号線ＳＬに接続され、他方（第２の端子）に初期化電圧Ｖｉｎｉの供給配線と接続される。また、初期化信号制御スイッチ２１２のゲート（第３の端子）には、駆動ＩＣチップ６から初期化電圧出力タイミング制御信号ｘａｓｗ２の供給配線が接続される。初期化信号制御スイッチ２１２のゲートに初期化信号出力タイミング制御信号ｘａｓｗ１が印加されると、初期化信号制御スイッチ２１２が導通状態となり、画素信号線ＳＬに初期化信号Ｖｉｎｉが印加される。本実施形態において、初期化信号Ｖｉｎｉは、例えば１．２７Ｖである。
【００２５】
走査信号駆動部２２０には、複数の走査信号線ＧＬ、発光制御線ＬＣＬ、リセット線ＲＳＬが接続される。走査信号線ＧＬは第２方向Ｙに延在し、第２方向Ｙに配列された画素ＰＸに含まれるスイッチ素子と接続される。また、発光制御線ＬＣＬ及びリセット線ＲＳＬについても、発光制御線２２０、及び、リセット線２３０は、それぞれ第２方向Ｙに延在し、画素ＰＸに含まれるスイッチ素子と接続される。
【００２６】
走査信号駆動部２２０は、リセット制御スイッチ２２１を備える。リセット制御スイッチ２２１は、例えば、トランジスタである。リセット制御スイッチ２２１は、ソースまたはドレインの一方（第１の端子）がリセット線ＲＳＬに接続され、他方（第２の端子）にリセット信号Ｖｒｓｔの供給配線が供給される。また、リセット制御スイッチ２２１のゲート（第３の端子）には、リセット制御信号ＲＧの供給配線と接続される。リセット制御スイッチ２３２のゲートにリセット制御信号ＲＧが印加されると、リセット制御スイッチ２２１が導通状態となり、リセット線ＲＳＬにリセット信号Ｖｒｓｔが印加される。本実施形態において、リセット信号Ｖｒｓｔは、例えば−３Ｖである。
【００２７】
なお、図２において、映像信号駆動部２１０及び走査信号駆動部２２０は、それぞれ異なる構成部として記載されているが、１つの回路として構成されてもよいし、少なくとも一方の回路が駆動ＩＣチップ６に内蔵されてもよい。
【００２８】
表示パネル２、及び、ＣＯＦ３は、アノード電源配線１００及びカソード電源配線２００を有する。アノード電源配線１００には、第１電源電圧（ＰＶＤＤ）が供給され、カソード電源配線２００には、第１電位より低い第２電源電圧（ＰＶＳＳ）が供給される。なお、第２電源電圧は、例えば、基準電位（グランド電位ＧＮＤ）である。なお、例えば、第１電源電圧と第２電源電圧との間の電位差は、例えば、１０Ｖである。アノード電源配線１００及びカソード電源配線２００は、いずれも複数の第１方向Ｘに延在する配線を有し、第１方向Ｘに配列される画素ＰＸと接続される。
【００２９】
有機ＥＬ素子２１は、有機ＥＬ素子２１に流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である。有機ＥＬ素子２１は、例えば、有機発光ダイオードである。有機ＥＬ素子２１のアノード電極は、第３トランジスタ２４を介してアノード電源配線１００と接続されている。アノード電源配線１００は、有機ＥＬ素子２１を駆動する画素回路に電源電圧を供給する。また、有機ＥＬ素子２１のカソード電極は、カソード電源配線２００に接続されている。なお、カソード電源配線２００は、画素回路に、例えば、基準電圧（グランド電圧ＧＮＤ）を供給する
画素ＰＸの画素回路は、第１トランジスタ２２、第２トランジスタ２３、第３トランジスタ２４、第１容量２５及び第２容量２６を備える。
【００３０】
第１トランジスタ２２は、例えばＴＦＴ素子である。第１トランジスタ２２は、ソースまたはドレインの一方（第１の端子）が画素信号線ＳＬに接続される。また、第１トランジスタ２２のゲート（第３の端子）は、走査信号線ＧＬに接続される。
【００３１】
第２トランジスタ２３は、例えば、ｎチャネル型トランジスタである。第２トランジスタ２３は、ソースまたはドレインの一方（第１の端子）が有機ＥＬ素子２１のアノード電極に接続され、他方（第２の端子）がリセット線ＲＳＬに接続される。また、第２トランジスタ２３のゲート（第３の端子）は、第１トランジスタ２２のソースまたはドレインの他方（第２の端子）に接続される。
【００３２】
第３トランジスタ２４は、例えば、ｎチャネル型トランジスタである。第３トランジスタ２４は、第２トランジスタ２３のソースまたはドレインの他方（第２の端子）と、アノード電源配線１００との間の電気的接続を制御する。第３トランジスタ２４は、第３トランジスタ２４のゲート（第３の端子）は、発光制御線ＬＣＬに接続される。ソースまたはドレインの一方（第１の端子）がアノード電源配線１００と接続され、他方（第２の端子）がリセット線ＲＳＬを介して第２トランジスタ２３のソースまたはドレインの他方（第２の端子）とに接続される。走査信号駆動部２２０より、発光制御線ＬＣＬに発光制御信号ＢＧが印加されると、第３トランジスタ２４が導通状態となる。
【００３３】
第３トランジスタ２４が非導通状態、リセット制御スイッチ２２１が導通状態であれば、第２トランジスタ２３のソースまたはドレインの他方（第２の端子）がリセット線ＲＳＬに接続される。リセット信号Ｖｒｓｔは、カソード電源配線２００の電位（例えば、グランド電圧ＧＮＤ）であっても良い。
【００３４】
第２トランジスタ２３のソースまたはドレインの一方（第１の端子）とゲート（第３の端子）との間には、第１容量２５が接続される。また、当該第２トランジスタ２３のソースまたはドレインの一方とアノード電源供給線１００との間、または、第２トランジスタ２３のソースまたはドレインの一方（第１の端子）とカソード電源供給線２００との間には、第２容量２６が接続される。なお、第２容量２６は、第２トランジスタ２３のソースまたはドレインの一方（第１の端子）とカソード電源供給配線２００との間、及び、第２トランジスタ２３のソースまたはドレインの一方（第１の端子）とアノード電源供給配線１００との間に設けられていても良い。
【００３５】
走査信号駆動部２２０から、走査信号線ＧＬに走査信号ＳＧが印加されると、第１トランジスタ２２が導通状態となる。第１トランジスタ２２が導通状態の場合に、画素信号駆動部２１０から画素信号線ＳＬに画素信号Ｖｓｉｇが印加されると、第２トランジスタ２４のゲート（第３の端子）に画素信号Ｖｓｉｇが印加される。
【００３６】
第２トランジスタ２３は、有機ＥＬ素子２１に供給する電流値を、走査信号ＳＧに応じて制御する。
【００３７】
第２トランジスタ２３のゲート（第３の端子）に画素信号Ｖｓｉｇが印加されるのと並行して、第１容量２５に電荷が蓄積される。第１容量２５に蓄積された電荷により、第１トランジスタ２２が非導通状態となった後も、一定期間は第２トランジスタ２３のゲート（第３の端子）に電圧が印加され、第２トランジスタ２３の導通状態が保たれる。
【００３８】
第２トランジスタ２３のソースまたはドレインの一方（第１の端子）に接続された第２容量２６は、第１容量２５との容量分割により画素信号Ｖｓｉｇの電圧に応じて第２トランジスタ２３のゲート（第３の端子）とソースまたはドレインの一方（第１の端子）との間の電圧を設定する役割を持つ。具体的には、第１容量２５の静電容量より第２容量２６の静電容量を大きく設定し、第２トランジスタ２３のゲート（第３の端子）とソースまたはドレインの一方（第１の端子）との間の電圧の設定範囲を広くする場合が多い。
【００３９】
有機ＥＬ素子のカソード電極は、カソード電源配線２００に接続される。第２トランジスタ２３が導通状態の場合に、第３トランジスタ２４が導通状態となれば、第２トランジスタ２３のゲート電圧に応じて有機ＥＬ素子２１に電流が流れ、有機ＥＬ素子２１が発光する。
【００４０】
なお、図２に示す等価回路図は一例であり、異なる回路を採用してもよい。例えば、複数の画素ＰＸで、第３トランジスタ２４を共有してもよい。より具体的には、第２方向Ｙに隣接する複数の画素ＰＸに含まれる複数の第２トランジスタ２３のソースまたはドレインの他方（第２の端子）と、１つの第３トランジスタ２４のソースまたはドレインの他方（第２の端子）と、共通配線（例えば、リセット配線ＲＳＬ）を介して、接続されてもよい。
【００４１】
また、画素信号制御スイッチ２１１、初期化信号制御スイッチ２１２は、第１方向Ｘに配列された複数の画素ＰＸに共通して配置されることとしているが、画素ＰＸ毎に画素回路として配置されていてもよい。また、リセット制御スイッチ２２１は、第２方向Ｙに配列される複数の画素ＰＸに共通して配置されることとしているが、画素ＰＸ毎に画素回路として配置されてもよい。
【００４２】
また、上述した画素信号制御スイッチ２１１、初期化信号制御スイッチ２１２、リセット制御スイッチ２２１、第１トランジスタ２２、第２トランジスタ２３、第３トランジスタ２４については、画素信号駆動部２１０、走査信号駆動部２２０、画素回路の回路構成に応じて、ソースまたはドレインの何れが第１の端子、あるいは第２の端子となるかについて適宜選択される。
【００４３】
図３は、表示装置１の表示領域ＤＡを示す断面図である。図３に示すように、表示パネル２は、絶縁基板１０、第１〜第５絶縁膜１１〜１５、スイッチング素子ＳＷ（ＳＷ１、ＳＷ２、ＳＷ３）、反射層ＲＬ及び有機ＥＬ素子２１（２１１、２１２、２１３）等を備えている。
【００４４】
絶縁基板１０は、例えばポリイミド等の有機絶縁材料によって形成されている。第１絶縁膜１１は、絶縁基板１０の上に形成されている。第１絶縁膜１１は、絶縁基板１０から有機ＥＬ素子２１へ向かう水分等の侵入を抑制するためのバリア層を含んでいてもよい。なお、第１絶縁膜１１は、省略されてもよい。
【００４５】
スイッチング素子ＳＷは、第１絶縁膜１１の上に形成されている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ：thin-film-transistor）により構成されている。図示した例では、スイッチング素子ＳＷは、トップゲート型であるが、ボトムゲート型であってもよい。なお、図３に示すスイッチング素子ＳＷは、図２に示す第２トランジスタ２３に相当する。以下では、スイッチング素子ＳＷ１を例として、その構成を説明する。
【００４６】
スイッチング素子ＳＷ１は、半導体層ＳＣ、ゲート電極ＧＥ、ソース電極ＳＥ及び、ドレイン電極ＤＥを備えている。
【００４７】
半導体層ＳＣは、第１絶縁膜１１の上に形成され、第２絶縁膜１２により覆われている。ゲート電極ＧＥは、第２絶縁膜１２の上に形成され、第３絶縁膜１３により覆われている。ゲート電極ＧＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）等の金属材料や、これらの金属材料を組み合わせた合金等によって形成され、単層構造であってもよいし、多層構造であってもよい。ソース電極ＳＥ及びドレイン電極ＤＥは、それぞれ第３絶縁膜１３の上に形成されている。ソース電極ＳＥ及びドレイン電極ＤＥは、第３絶縁膜１３を半導体層ＳＣまで貫通するコンタクトホールにおいて、半導体層ＳＣにそれぞれ接触している。ソース電極ＳＥ及びドレイン電極ＤＥを形成する材料は、上記の金属材料が適用可能である。第１〜第３絶縁膜１１〜１３は、酸化シリコン、窒化シリコン、酸窒化シリコン等の無機絶縁材料により形成されている。スイッチング素子ＳＷ１は、第４絶縁膜１４により覆われている。第４絶縁膜１４は、有機絶縁材料により形成されている。
【００４８】
有機ＥＬ素子２１は、第４絶縁膜１４の上に形成されている。図示した例では、有機ＥＬ素子２１は、絶縁基板１０とは反対側に光を出射する所謂トップエミッションタイプであるが、この例に限らず、絶縁基板１０の側に光を射出する所謂ボトムエミッションタイプであってもよい。一例では、有機ＥＬ素子２１Ａは、青色に発光する有機発光層ＯＲＧ１を備え、有機ＥＬ素子２１Ｂは、緑色に発光する有機発光層ＯＲＧ２を備え、有機ＥＬ素子２１Ｃは、赤色に発光する有機発光層ＯＲＧ３を備えている。以下では、有機ＥＬ素子２１Ａを例として、その構成を説明する。
【００４９】
有機ＥＬ素子２１Ａは、画素電極ＰＥ１、共通電極ＣＥ及び有機発光層ＯＲＧ１により構成されている。
【００５０】
画素電極ＰＥ１は、第４絶縁膜１４の上に設けられている。画素電極ＰＥ１は、有機ＥＬ素子２１Ａの例えば陽極（アノード電極）として機能する。画素電極ＰＥ１は、第４絶縁膜１４内に設けられたコンタクトホールにおいて、スイッチング素子ＳＷ１のドレイン電極ＤＥと接触し、スイッチング素子ＳＷ１と電気的に接続されている。有機発光層ＯＲＧ１は、画素電極ＰＥ１の上に形成されている。有機発光層ＯＲＧ１は、発光効率を向上するために、電子注入層、正孔注入層、電子輸送層及び正孔輸送層等を更に含んでいてもよい。共通電極ＣＥは、有機発光層ＯＲＧ１の上に形成されている。共通電極ＣＥは、有機ＥＬ素子２１Ａの例えば陰極（カソード電極）として機能する。共通電極ＣＥ及び画素電極ＰＥは、例えばインジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）等の透明な導電材料によって形成されている。以上のように構成された有機ＥＬ素子２１Ａは、画素電極ＰＥ１と共通電極ＣＥとの間に印加される電圧（あるいは電流）に応じた輝度で発光する。
【００５１】
なお、図３に示すように、トップエミッションタイプの場合には、有機ＥＬ素子２１Ａは、第４絶縁膜１４と画素電極ＰＥ１との間に反射層ＲＬを含んでいることが望ましい。反射層ＲＬは、例えばアルミニウムまたは銀等の反射率の高い金属材料により形成されている。なお、反射層ＲＬの反射面、すなわち有機発光層ＯＲＧ１側の面は、図示したように平坦であってもよいし、光散乱性を付与するために凹凸が形成されていてもよい。
【００５２】
各有機ＥＬ素子２１は、有機絶縁材料からなる第５絶縁膜（リブ）１５により、画素ＰＸ毎に区画されている。すなわち、有機発光層ＯＲＧ１、ＯＲＧ２及びＯＲＧ３は、第５絶縁膜１５間に位置している。図示した例では、共通電極ＣＥは、有機発光層ＯＲＧ１、ＯＲＧ２及びＯＲＧ３と接するとともに、第５絶縁膜１５とも接している。
【００５３】
なお、表示パネル２は、複数の画素ＰＸに亘って共通の有機発光層を有していてもよい。このような構成において、表示パネル２は有機ＥＬ素子２１と対向する位置にカラーフィルタを備えている。カラーフィルタは、例えば青色、緑色、赤色等に着色された樹脂材料によって形成される。
【００５４】
また、図示されていないが、有機ＥＬ素子２１は、透明な封止膜によって封止されていてもよい。
【００５５】
表示パネル２は、絶縁基板１６を更に備えている。表示パネル２において、絶縁基板１６は透明な接着剤１７によって接着されている。
【００５６】
なお、図３に示すスイッチング素子ＳＷは図２において説明した第２トランジスタ２３に相当するものである。なお、図２に示す他のトランジスタ（第１トランジスタ２２及び第３トランジスタ２４）は図３においては省略されているが、第２トランジスタ２３と同様の層構成を有する。
【００５７】
ここで、上記したように表示パネル２（に備えられる画素回路）には、アノード電源配線１００を介して電源電圧が供給される。アノード電源配線１００を介して表示パネル２に供給された電源電圧は、表示パネル２内の有機ＥＬ素子２１のアノード電極（有機ＥＬ素子２１を駆動する画素回路）に印加される。以下、図４を参照して、表示パネル２に電源電圧を供給するための電源配線について説明する。
【００５８】
図４に示すように、制御基板５上には、電源ＩＣ（電源回路）５１が配置されている。電源ＩＣ５１は、第１方向Ｘに延在するアノード電源配線１００を介して、表示パネル２に電源電圧を供給する。
【００５９】
図４に示すように、アノード電源配線１００は、電源ＩＣ５１からの電源電圧が表示パネル２の左右２カ所から供給されるように、曲面領域７、ＣＯＦ３及びＦＰＣ４上に配置されている。
【００６０】
具体的には、アノード電源配線１００は、曲面領域７において第１方向Ｘに延在する第１電源配線１０１（右側アノード配線）及び当該第１電源配線１０１と第２方向Ｙに離間して配置された第２電源配線１０２（左側アノード配線）を含む。第１電源配線１０１及び第２電源配線１０２は、それぞれ表示パネル２に接続されている。また、アノード電源配線１００は、第１電源配線１０１及び第２電源配線と接続される第３電源配線１０３を含む。第３電源配線１０３は、電源ＩＣ５１と接続される。
【００６１】
すなわち、本実施形態においては、アノード電源配線１００は、電源ＩＣ５１に接続された第３電源配線が接続部で第１電源配線１０１及び第２電源配線１０２に分岐し、当該第１電源配線１０１及び第２電源配線１０２の各々を介して表示パネル２に電源電圧が供給される。この場合において、第１電源配線１０１及び第２電源配線１０２を介して供給される電源電圧（値）は同一である。なお、図４において、第１電源配線１０１及び第２電源配線１０２と第３電源配線１０３との接続部は、ＦＰＣ４上に配置されている。
【００６２】
ここで、図５は、表示パネル２内のアノード電源配線１００（第１電源配線１０１及び第２電源配線１０２）の配置の一例を示している。なお、図５においては省略されているが、画素ＰＸの各々には、上記した図２に示す有機ＥＬ素子２１及び当該有機ＥＬ素子２１を駆動する画素回路が備えられている。
【００６３】
アノード電源配線１００は、表示パネル２内の各画素ＰＸに対して電源電圧を供給するように配置されている。具体的には、アノード電源配線１００は、表示領域ＤＡの長辺及び端子領域ＭＴとは反対側の表示領域ＤＡの短辺の内側に沿うように配置される。また、アノード電源配線１００は、図５に示すように、表示領域において、第１方向Ｘに延在する複数の部分配線１００Ｘを有する。各部分配線１００Ｘは、第１方向Ｘに配列されている複数の画素ＰＸの各々と接続されている。複数の部分配線１００Ｘは、第２方向Ｙに延在する部分配線１００Ｙによって接続されている。部分配線１００Ｙは、端子領域ＭＴと反対側の表示領域ＤＡの短辺に沿って配置される。これにより、第１電源配線１０１及び第２電源配線１０２を介して供給される電源電圧を表示パネル２内の全ての有機ＥＬ素子２１のアノード電極に印加することができる。
【００６４】
なお、図４及び図５に示すアノード電源配線１００の配置とは異なり、表示パネル２の１カ所から電源電圧（アノード電圧）を供給した場合、表示パネル２内においては、当該電源電圧が供給される位置から離れた部分で電圧降下が発生し、輝度差が生じる場合がある。これに対して、上記したように表示パネル２の左右２カ所から電源電圧が供給される構成とした場合には、電圧降下を抑制し、輝度差を小さくすることが可能となる。
【００６５】
ここで、本実施形態において、表示パネル２は可撓性を有している。すなわち、表示パネル２は、上記したように曲面領域７を有している。曲面領域７は、表示装置１が電子機器等の筐体に収容される際に折り曲げることが可能な領域（折り曲げられる領域）である。曲面領域７は、図１において示した通り、非表示領域ＮＤＡのうち、端子領域ＭＴ側に位置している。
【００６６】
図６及び図７は、曲面領域７が折り曲げられた状態を示す図である。図６はＸ−Ｚ平面に平行な面を示し、図７はＸ−Ｙ平面に平行な面を示している。ここでは省略されているが、表示装置１は、曲面領域７の折り曲げに関して保護部材及び支持部材等を備えていてもよい。
【００６７】
なお、上記したように曲面領域７上にはアノード電源配線１００が設けられているため、図６及び図７に示すように曲面領域７が折り曲げられた場合には、第１電源配線１０１及び第２電源配線１０２も同様に折り曲げられた状態となる。この場合、アノード電源配線１００（第１電源配線１０１及び第２電源配線１０２）の断線が懸念される。
【００６８】
ここで、図４に示すように配置されたアノード電源配線１００において、第１電源配線１０１が例えば曲面領域７上で断線した場合を想定する。この場合、断線していない第２電源配線１０２に多くの電流が流れることになり、過電流が生じる可能性がある。このため、表示装置１においてはこのような過電流（不具合）を防止することが必要である。
【００６９】
そこで、本実施形態においては、図４に示すように、制御基板５上に検出回路５２を備えている。検出回路５２は、第１検出配線ＤＬ１を介して、第１電源配線１０１と接続される。また、検出回路５２は、第２検出配線ＤＬ２を介して、第２電源配線１０２と接続される。検出回路５２は、第１電源配線１０１に関する信号（第１信号）及び第２電源配線１０２に関する信号（第２信号）を比較することによって、例えば第１電源配線１０１または第２電源配線１０２の断線を検出する。なお、第１電源配線１０１に関する信号には、例えば当該第１電源配線１０１における電圧（値）を示す信号が含まれる。同様に、第２電源配線１０２に関する信号には、例えば当該第２電源配線１０２における電圧（値）を示す信号が含まれる。
【００７０】
上記したように第１電源配線１０１及び第２電源配線１０２を介して供給される電源電圧は同一であるため、第１電源配線１０１及び第２電源配線１０２が断線していない場合には、第１電源配線１０１における電圧値及び第２電源配線１０２における電圧値は同様の値となる。一方、第１電源配線１０１及び第２電源配線１０２の一方が断線している場合には、第１電源配線１０１における電圧値及び第２電源配線１０２における電圧値は異なる値となる。このため、検出回路５２は、第１電源配線１０１に関する信号（第１電源配線１０１における電圧値）及び第２電源配線１０２に関する信号（第２電源配線１０２における電圧値）を比較して異なる場合に断線を検出することができる。
【００７１】
第１電源配線１０１または第２電源配線１０２の断線が検出された場合、検出回路５２は、表示パネル２に対する電源電圧の供給を停止するための停止信号（第１停止信号）を出力する。
【００７２】
上記した検出回路５２と第１電源配線１０１及び第２電源配線１０２とを接続するための検出配線ＤＬ１または検出配線ＤＬ２の少なくとも一方は、第１電源配線１０１及び第２電源配線１０２との間、特に、曲面領域７の第２方向Ｙにおける中央付近に配置されることで、当該配線の断線を抑制することができる。また、本実施形態において、図７に示す通り、検出配線ＤＬ１または検出配線ＤＬ２の少なくとも一方は、曲面領域７より表示領域ＤＡ側で第１電源配線１０１または第２電源配線と接続されている。このように配置することで、曲面領域７において断線する影響を検出することができる。
【００７３】
なお、図４に示すように、上記した電源ＩＣ５１は停止回路５１１を含む。停止回路５１１は、第３電源配線１０３（を介して第１電源配線１０１及び第２電源配線１０２）と接続されており、例えば設定された電流よりも大きな電流（大電流）が第３電源配線１０３に流れた場合に表示パネル２に対する電源電圧の供給を停止するように構成されている。
【００７４】
次に、図８を参照して、図４に示す検出回路５２の構成の一例について説明する。図８に示すように、検出回路５２は、比較回路５２１、第１スイッチ素子５２２及び第２スイッチ素子５２３を有する。
【００７５】
比較回路５２１は、上記した第１電源配線１０１に関する信号及び第２電源配線１０２に関する信号を比較するための回路である。比較回路５２１は、Ａ／Ｄコンバータ５２１ａ、Ａ／Ｄコンバータ５２１ｂ及び比較部５２１ｃを含む。
【００７６】
Ａ／Ｄコンバータ５２１ａは、検出配線ＤＬ１を介して、第１電源配線１０１と接続されている。Ａ／Ｄコンバータ５２１ａは、第１電源配線１０１における電圧値を示すアナログ信号を入力し、当該アナログ信号をデジタル信号（デジタルデータ）に変換する。このデジタル信号は、Ａ／Ｄコンバータ５２１ａから比較部５２１ｃに出力される。
【００７７】
Ａ／Ｄコンバータ５２１ｂは、検出配線ＤＬ２を介して、第２電源配線１０２と接続されている。Ａ／Ｄコンバータ５２１ｂは、第２電源配線１０２における電圧値を示すアナログ信号を入力し、当該アナログ信号をデジタル信号（デジタルデータ）に変換する。このデジタル信号は、Ａ／Ｄコンバータ５２１ｂから比較部５２１ｃに出力される。
【００７８】
比較部５２１ｃは、Ａ／Ｄコンバータ５２１ａから出力されたデジタル信号（第１電源配線１０１における電圧値）及びＡ／Ｄコンバータ５２１ｂから出力されたデジタル信号（第２電源配線１０２における電圧値）を比較して当該電圧値が異なる場合に（つまり、第１電源配線１０１または第２電源配線１０２の断線が検出された場合に）停止信号を出力する。
【００７９】
具体的には、第１電源配線１０１における電圧値と第２電源配線１０２における電圧値との差（以下、電圧差と表記）が大きい場合には、比較部５２１ｃの出力は、ハイ（Ｈ）レベルとなる（つまり、停止信号が出力される）。一方、電圧差が小さい場合には、比較部５２１ｃの出力は、ロー（Ｌ）レベルとなる（つまり、停止信号は出力されない）。
【００８０】
なお、比較部５２１ｃにおいては基準となる電圧差（Ｃ）が予め設定されている。比較部５２１ｃは、この基準となる電圧差（Ｃ）に基づいてハイレベルまたはローレベル（の信号）を出力する。
【００８１】
第１スイッチ素子５２２は、比較部５２１ｃの出力に応じてオンまたはオフを切り替える機能を有する。具体的には、第１スイッチ素子５２２は、トランジスタを含む。第１スイッチ素子５２２のドレイン電極は、第１電源配線１０１と接続される。第１スイッチ素子５２２のソース電極は、基準電位と接続される。第１スイッチ素子５２２のゲート電極は、比較部５２１ｃと接続される。これによれば、比較部５２１ｃの出力がハイレベルとなると、第１スイッチ素子５２２はオンとなる。一方、比較部５２１ｃの出力がローレベルとなると、第１スイッチ素子５２２はオフとなる。
【００８２】
なお、第１スイッチ素子５２２のドレイン電極が基準電位と接続され、第１スイッチ素子５２２のソース電極が第１電源配線１０１と接続されてもよい。また、第１スイッチ５２２の接続されるドレイン電極またはソース電極の一方が基準電位ではなく、第１電源配線１０１で供給電源電位に対して、一定以上の電位差が生じる電位が供給されるようにしてもよい。
【００８３】
第２スイッチ素子５２３は、比較部５２１ｃの出力に応じてオンまたはオフを切り替える機能を有する。具体的には、第２スイッチ素子５２３は、トランジスタを含む。第１スイッチ素子５２３のドレイン電極は、第２電源配線１０２と接続される。第２スイッチ素子５２３のソース電極は、基準電位と接続される。第２スイッチ素子５２３のゲート電極は、比較部５２１ｃと接続される。これによれば、比較部５２１ｃの出力がハイレベルとなると、第１スイッチ素子５２３はオンとなる。一方、比較部５２１ｃの出力がローレベルとなると、第２スイッチ素子５２３はオフとなる。
【００８４】
なお、第２スイッチ素子５２２のドレイン電極が基準電位と接続され、第１スイッチ素子５２２のソース電極が第２電源配線１０２と接続されてもよい。また、第１スイッチ５２２の接続されるドレイン電極またはソース電極の一方が基準電位ではなく、第１電源配線１０１で供給電源電位に対して、一定以上の電位差が生じる電位が供給されるようにしてもよい。
【００８５】
上記した第１スイッチ素子５２２のソース電極及び第２スイッチ素子５２３のソース電極が接続される基準電位は、例えばグランド電位ＧＮＤであるものとする。
【００８６】
以下、本実施形態に係る表示装置１の動作について説明する。ここでは、主に制御基板５上に設けられている電源ＩＣ５１及び検出回路５２の動作について説明する。
【００８７】
アノード電源配線１００を介して表示パネル２に電源電圧を供給する場合、検出回路５２に含まれる比較回路５２１（比較部５２１ｃ）は、上記したように第１電源配線１０１に関する信号（第１電源配線１０１における電圧値）及び第２電源配線１０２に関する信号（第２電源配線１０２における電圧値）を比較する。
【００８８】
ここで、図９は、第１電源配線１０１及び第２電源配線１０２における電圧値の差（電圧差）と比較部５２１ｃの出力との関係を表す図である。ここでは、第１電源配線１０１における電圧値（Ａ／Ｄコンバータ５２１ａによって変換されたデジタルデータ）をＡ、第２電源配線１０２における電圧値（Ａ／Ｄコンバータ５２１ｂによって変換されたデジタルデータ）をＢ、上記した基準となる電圧差（所定の閾値）をＣとする。なお、電圧差Ｃは、例えば正の値であるものとする。
【００８９】
この場合、図９に示すように、Ａ−Ｂ（の値）がＣ以上である場合には、比較部５２１ｃの出力はハイ（Ｈ）レベルとなる。また、Ａ−Ｂが−Ｃ以下である場合には、比較部５２１ｃの出力はハイ（Ｈ）レベルとなる。
【００９０】
一方、Ａ−Ｂが−Ｃより大きい値であり、かつ、Ｃより小さいである場合には、比較部５２１ｃの出力はロー（Ｌ）レベルとなる。なお、Ａ−Ｂの絶対値を演算することで、Ａ−Ｂの絶対値がＣ以上である場合に、比較部５２１ｃの出力がハイ（Ｈ）レベルとなり、Ａ−Ｂの絶対値がＣより小さい場合に、比較部５２１ｃの出力がロー（Ｌ）レベルとなるようにしてもよい。
【００９１】
比較部５２１ｃの出力がローレベルである場合には、第１スイッチ素子５２２はオフとなり、第１スイッチ素子５２２のドレイン電極及びソース電極間には電流は流れない（オープンの状態である）。同様に、比較部５２１ｃの出力がローレベルである場合には、第２スイッチ素子５２３はオフとなり、第２スイッチ素子５２３のドレイン電極及びソース電極間には電流は流れない（オープンの状態である）。
【００９２】
一方、比較部５２１ｃの出力がハイレベルである場合には、第１スイッチ素子５２２はオンとなり、第１電源配線１０１が基準電位（グランド電圧ＧＮＤ）と導通する。同様に、比較部５２１ｃの出力がハイレベルである場合には、第２スイッチ素子５２３はオンとなり、第２電源配線１０２が基準電位（グランド電圧ＧＮＤ）と導通する。この場合、アノード電源配線１００には大電流が流れる。なお、大電流とは、表示パネル２に電源電圧を供給する際にアノード電源配線１００に流れる電流と比較して大きい電流を意味する。なお、第１スイッチ素子５２２及び第２スイッチ５２３を介して、第１電源配線１０１及び第２電源配線１０２が導通する電位は、基準電位に限らず、第1電源配線１０１及び第２電源配線に供給される電源電位と、一定以上の電位差が生じる電位が供給されてもよい。
【００９３】
ここで、本実施形態において、制御基板５上に設けられている電源ＩＣ５１に含まれる停止回路５１１は、上記したようにアノード電源配線１００（に含まれる第３電源配線１０３）に大電流が流れた場合に電源電圧の供給を停止することができる。具体的には、停止回路５１１は、アノード電源配線１００（に含まれる第３電源配線１０３）に流れる電流量を監視（測定）し、当該電流量が予め定められた値以上である場合に電源供給を停止する（つまり、システムをシャットダウンする）。
【００９４】
これによれば、上記した比較回路５２１（比較部５２１ｃ）からのハイレベルの信号（停止信号）に従って第１電源配線１０１及び第２電源配線１０２がグランド電圧ＧＮＤと接続された場合には、停止回路５１１は、システムをシャットダウンし、表示パネル２に対する電源供給を停止する。
【００９５】
上記したように本実施形態においては、複数の有機ＥＬ素子２１の各々を駆動する複数の画素回路（表示パネル２）に電源電圧を供給するために曲面領域７上に配置されたアノード電源配線１００は第１電源配線１０１（右側アノード配線）及び第２電源配線１０２（左側アノード配線）を含む。また、本実施形態においては、第１電源配線１０１に関する信号（第１信号）と第２電源配線１０２に関する信号（第２信号）とを比較して異なる場合に停止信号（第１停止信号）を出力する検出回路５２と、当該停止信号に基づいて電源電圧の供給を停止する停止回路５１１とを備える。
【００９６】
具体的には、本実施形態においては、第１電源配線１０１及び第２電源配線１０２の一方が断線した場合には、第１電源配線１０１における電圧値及び第２電源配線１０２における電圧値の差（電圧差）が大きくなり、検出回路５２から停止信号（ハイレベルの信号）が出力される。この場合、第１電源配線１０１及び第２電源配線１０２を基準電位と導通させることによって、アノード電源配線１００（第３電源配線１０３）には大電流が流れる。これによれば、停止回路５１１においては予め定められた値以上の電流が測定され、電源供給が停止される（シャットダウンされる）。
【００９７】
本実施形態においては、このような構成により、第１電源配線１０１及び第２電源配線１０２の一方が断線した場合にアノード電源配線１００に生じる過電流（つまり、断線による不具合）を防止することが可能となる。
【００９８】
第１電源配線１０１及び第２電源配線１０２が断線していない場合には、第１電源配線１０１における電圧値及び第２電源配線１０２における電圧値の差は小さいため、検出回路５２からは停止信号は出力されず、電源供給は停止されない。
【００９９】
なお、本実施形態においては、第１電源配線１０１における電圧値及び第２電源配線１０２における電圧値を比較することによって第１電源配線１０１及び第２電源配線１０２の断線を検出するものとして説明したが、当該電圧値の比較によれば、例えば第１電源配線１０１及び第２電源配線１０２の一部が欠けている等の損傷または破損を検出することも可能である。
【０１００】
また、本実施形態に係る表示装置１は、例えば副基板として、表示パネル２、ＣＯＦ３、ＦＰＣ４及び制御基板５を備え、表示パネル２が上記した曲面領域７を有するものとして説明したが、当該曲面領域７は、表示パネル２ではなく、ＣＯＦ３（フィルム基板）またはＦＰＣ４（フレキシブルプリント基板）上に配置されていてもよい。すなわち、本実施形態に係る表示装置１は、ＣＯＦ３またはＦＰＣ４で折り曲げることが可能なように構成されていてもよい。また、曲面領域７は、非表示領域ＮＤＡに配置されるとしたが、これに限られず、表示領域ＤＡの一部を含んでもよい。
【０１０１】
また、本実施形態においては、検出回路５２が制御基板５上に配置されるものとして説明したが、当該検出回路５２は、表示パネル２上に配置される構成としてもよい。また、当該検出回路５２は、表示パネル２の短辺ＥＸに対して曲面領域７より遠い位置に配置されてもよい。このような構成によれば、検出回路５２と第１電源配線１０１及び第２電源配線１０２とを接続する配線が曲面領域７において断線することを防止することができる。
【０１０２】
また、本実施形態においては、第１電源配線１０１または第２電源配線１０２と第３電源配線１０３との接続部がＦＰＣ４上に配置されるものとして説明したが、当該接続部は、ＣＯＦ３または制御基板５上に配置されていてもよい。
【０１０３】
なお、本実施形態においては、表示装置１がＣＯＦ３及びＦＰＣ４を備えるものとして説明したが、当該ＣＯＦ３及びＦＰＣ４の一方が省略され、１つのフレキシブルプリント基板（ＦＰＣ）のみを備える構成であっても構わない。また、本実施形態においては、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）を備える構成であってもよい。例えば、表示パネル２を駆動する駆動ＩＣチップは、表示パネル２上に配置されてもよい。
【０１０４】
また、本実施形態においては、検出回路５２が第１電源配線１０１における電圧値及び第２電源配線１０２における電圧値を比較して停止信号を出力するものとして説明したが、当該検出回路５２は、第１電源配線１０１に流れる電流値及び第２電源配線１０２に流れる電流値を比較して停止信号を出力する構成であってもよい。この場合、Ａ／Ｄコンバータ５２１ａは第１電源配線１０１に流れる電流値を示すアナログ信号をデジタル信号に変換し、Ａ／Ｄコンバータ５２１ｂは第２電源配線１０２に流れる電流値を示すアナログ信号をデジタル信号に変換すればよい。比較部５２１ｃは、このデジタル信号に基づいて第１電源配線１０１に流れる電流値及び第２電源配線１０２に流れる電流値を比較して当該電流値が異なる場合に停止信号を出力する。
【０１０５】
また、本実施形態においては、表示パネル２内においてアノード電源配線１００が図５に示すように配置されているものとして説明したが、アノード電源配線１００は、例えば図１０に示すように配置されていても構わない。すなわち、アノード電源配線１００は、第１方向Ｘに延在する複数の部分配線１００Ｘと、第２方向Ｙに延在する部分配線１００Ｙからなり、部分配線１００Ｙは、表示領域ＤＡの端子領域ＭＴ側の表示領域ＤＡの短辺の内側に沿うように配置される。部分配線１００Ｙは部分配線１００Ｘと接続され、部分配線１００Ｘと接続される第１方向Ｘに配列されている複数の画素ＰＸの各々に電源電圧を供給するようにしていてもよい。また、第２方向Ｙに延在する部分配線１００Ｙは、端子領域ＭＴ側及び端子領域ＭＴと反対側の両方に配置されてもよい。言い換えると、アノード電源配線１００は、表示領域ＤＡを囲うように構成されてもよい。本実施形態におけるアノード電源配線１００は、表示パネル２の例えば２カ所から当該表示パネル２に対して電源電圧を供給し、当該電源電圧が全ての画素ＰＸ（有機ＥＬ素子２１のアノード電極）に印加できるように配置されていればよい。
【０１０６】
なお、本実施形態においては第１電源配線１０１及び第２電源配線１０２を介して２カ所から表示パネル２に電源電圧を供給する場合について説明したが、例えば３カ所以上から表示パネル２に電源電圧を供給する場合に適用されても構わない。この場合、例えば表示パネル２に電源電圧を供給する各電源配線における電圧値を比較することによって、当該電源配線の断線を検出して電源供給を停止することが可能となる。
【０１０７】
また、本実施形態においては表示装置１が曲面領域７（折り曲げられる領域）を有するものとして説明したが、本実施形態は、曲面領域７を有さない（つまり、折り曲げられない）表示装置に適用されても構わない。
【０１０８】
更に、本実施形態においては表示パネル２に含まれる有機ＥＬ素子２１のアノード電極に第１電源電圧（ＰＶＤＤ）を印加する場合について説明したが、本実施形態は、例えば有機ＥＬ素子２１のカソード電極に第２電源電圧（ＰＶＳＳ）を印加する場合に適用されても構わない。
【０１０９】
また、本実施形態においては表示装置１が有機ＥＬ表示装置であるものとして説明したが、本実施形態は、無機ＥＬ表示装置または液晶表示装置における配線に適用されても構わない。
【０１１０】
（第２の実施形態）
次に、第２の実施形態について説明する。なお、本実施形態に係る表示装置は有機ＥＬ表示装置であり、本実施形態に係る表示装置の構成は、前述した図１〜図７等において説明した第１の実施形態に係る表示装置の構成と同様であるため、ここではその詳しい説明を省略し、適宜、図１〜図７等を用いて説明する。以下においては、前述した第１の実施形態と異なる部分について主に述べる。
【０１１１】
前述した第１の実施形態においては、検出回路５２に含まれる比較回路５２１によって出力された停止信号に基づいて第１電源配線１０１及び第２電源配線１０２を基準電位（ＧＮＤ）と導通させ、当該導通によってアノード電源配線１００に流れる大電流を測定することによって電源供給が停止される。これに対して、本実施形態は、検出回路５２に含まれる比較回路５２１によって出力された停止信号が電源ＩＣ５１（停止回路５１１）に入力された場合に電源電圧の供給を停止する点が第１の実施形態とは異なる。
【０１１２】
図１１は、本実施形態に係る表示装置１における電源ＩＣ５１及び比較回路５２１（検出回路）について説明するための図である。なお、図１１においては省略されているが、図１１に示す比較回路５２１は制御基板５上の検出回路５２内に設けられている。
【０１１３】
なお、本実施形態における比較回路５２１は、前述した第１の実施形態において説明した比較回路５２１と同様の構成である。すなわち、比較回路５２１は、図８において説明したＡ／Ｄコンバータ５２１ａ、Ａ／Ｄコンバータ５２１ｂ及び比較部５２１ｃを含む。
【０１１４】
詳細な説明については省略するが、Ａ／Ｄコンバータ５２１ａは第１電源配線１０１に接続されている。Ａ／Ｄコンバータ５２１ｂは第２電源配線１０２に接続されている。比較部５２１ｃは、第１電源配線１０１における電圧値及び第２電源配線１０２における電圧値を比較して当該電圧値が異なる場合に（つまり、第１電源配線１０１または第２電源配線１０２の断線が検出された場合に）停止信号を出力する。
【０１１５】
本実施形態において、比較回路５２１は電源ＩＣ５１と接続されており、当該比較回路５２１（比較部５２１ｃ）によって出力された停止信号（第１停止信号）は、電源ＩＣ５１に入力される。
【０１１６】
図１１に示すように、電源ＩＣ５１は、電源回路５１２、監視回路５１３、ＯＲ回路（論理和回路）５１４及び停止回路５１５を含む。
【０１１７】
電源回路５１２は、第３電源配線１０３と接続されており、アノード電源配線１００を介して表示パネル２に電源電圧を供給するための回路である。
【０１１８】
監視回路５１３は、アノード電源配線１００（に含まれる第３電源配線１０３）に流れる電流量を監視（測定）するための回路である。監視回路５１３は、予め定められた値以上の電流量が測定された場合、電源回路５１２による電源電圧の供給を停止するための停止信号（第２停止信号）を出力する。
【０１１９】
ＯＲ回路５１４の一方の入力端子は、監視回路５１３と接続されている。ＯＲ回路５１４の他方の入力端子は、比較回路５２１と接続されている。
【０１２０】
停止回路５１５は、監視回路５１３によって出力された停止信号及び比較回路５２１によって出力された停止信号の少なくとも一方がＯＲ回路５１４に入力された場合に、当該ＯＲ回路５１４の出力に基づいて電源回路５１２による電源電圧の供給を停止する。すなわち、停止回路５１５は、前述した第１の実施形態における停止回路と比較して、比較回路５２１によって出力された停止信号が電源ＩＣ５１に入力された際に電源電圧の供給を停止する（シャットダウンする）機能が付加されている。
【０１２１】
上記したように本実施形態においては、表示パネル２に電源電圧を供給する際にアノード電源配線１００に流れる電流量を監視することによって、電源回路５１２内での予め定められた値以上の電流の発生に伴い停止信号を出力する監視回路５１３を備え、停止回路５１５は、当該監視回路５１３によって出力された停止信号または比較回路５２１によって出力された停止信号に基づいて電源電圧の供給を停止する。
【０１２２】
本実施形態においては、このような構成により、第１電源配線１０１及び第２電源配線１０２の一方が断線した場合にアノード電源配線１００に生じる過電流（つまり、断線による不具合）を防止することが可能となる。
【０１２３】
上記した本実施形態の構成によれば、前述した第１の実施形態と比較して、検出回路５２にスイッチ素子５２２及び５２３を設ける必要がないため、当該検出回路５２の構成を簡素化することが可能となる。
【０１２４】
なお、本実施形態においては、電源ＩＣ５１がＯＲ回路５１４を備え、監視回路５１３によって出力された停止信号及び比較回路５２１によって出力された停止信号の一方が入力された場合に電源電圧の供給を停止するものとして説明したが、例えば監視回路５１３及びＯＲ回路５１４は備えない構成であってもよい。このような構成であっても、例えば第１電源配線１０１及び第２電源配線１０２の一方が断線した場合には、比較回路５２１によって出力される停止信号が電源ＩＣ５１に入力されることによって、停止回路５１５は電源回路５１２による電源電圧の供給を停止することが可能となる。
【０１２５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。  
【符号の説明】
【０１２６】
１…表示装置、２…表示パネル、３…ＣＯＦ、４…ＦＰＣ、５…制御基板、６…駆動ＩＣチップ、７…曲面領域、１０…絶縁基板、１１…第１絶縁膜、１２…第２絶縁膜、１３…第３絶縁膜、１４…第４絶縁膜、１５…第５絶縁膜、１６…絶縁基板、１７…接着剤、２１…有機ＥＬ素子、２２…第１トランジスタ、２３…第２トランジスタ、２４…第３トランジスタ、２５…第１容量、２６…第２容量、１００…アノード電源配線、２００…カソード電源配線、１０１…第１電源配線、１０２…第２電源配線、１０３…第３電源配線、５１…電源ＩＣ、５２…検出回路、５１１，５１５…停止回路、５１２…電源回路、５１３…監視回路、５１４…ＯＲ回路、５２１…比較回路、５２１ａ，５２１ｂ…Ａ／Ｄコンバータ、５２１ｃ…比較部、５２２，５２３…スイッチ素子、ＰＸ…画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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