(57)【要約】 【課題】高速インタフェースの劣化を抑制しつつ、大きな電流を流すことができるＥＳＤ保護素子を備えた半導体装置を提供する。【解決手段】本実施形態による半導体装置は、第１導電型の半導体基板を備える。パッドが半導体基板上に設けられている。内部回路が半導体基板上に設けられている。静電気放電保護素子がパッドと内部回路との間に設けられている。静電気放電保護素子は、第２導電型の第１ウェルと、第１導電型の第２ウェルと、第２導電型の第１電極層とを備える。第２導電型の第１ウェルは半導体基板の表面領域に設けられている。第１導電型の第２ウェルは半導体基板の表面領域において第１ウェル内に設けられている。第２導電型の第１電極層は半導体基板の表面領域において第２ウェル内に設けられている。【選択図】図２
2019129230.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられたパッドと、
前記半導体基板上に設けられた内部回路と、
前記パッドと前記内部回路との間に設けられた静電気放電保護素子であって、前記半導体基板の表面領域に設けられた第２導電型の第１ウェルと、前記半導体基板の表面領域において前記第１ウェル内に設けられた第１導電型の第２ウェルと、前記半導体基板の表面領域において前記第２ウェル内に設けられた第２導電型の第１電極層と、を備えた静電気放電保護素子と、を備えた半導体装置。
【請求項２】
前記第２ウェルと前記第１電極層とが静電気放電から前記内部回路を保護する第１ダイオードを成す、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２ウェル上に設けられたメモリセルアレイをさらに備えている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記静電気放電保護素子の下にある前記第１および第２ウェルは、前記メモリセルアレイの下にある前記第１および第２ウェルとほぼ同じ構成である、請求項３に記載の半導体装置。
【請求項５】
前記静電気放電保護素子の下にある前記第１および第２ウェルの深さ方向の濃度プロファイルは、前記メモリセルアレイの下にある前記第１および第２ウェルのそれとほぼ同じである、請求項４に記載の半導体装置。
【請求項６】
前記第１ウェルとは異なる前記半導体基板の表面領域に設けられた第２導電型の第３ウェルと、
前記第３ウェル上に設けられた少なくとも１つのトランジスタとをさらに備え、
前記第２ウェルの不純物濃度は、前記第３ウェルの不純物濃度よりも低い、請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１電極層は、前記パッドと前記内部回路との間のノードに電気的に接続されている、請求項１から請求項６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体メモリ等の半導体装置には、高速インタフェース用のＶＬＶ(Very Low Voltage)トランジスタが用いられている。ＶＬＶトランジスタは、ＬＶ（Low Voltage）トランジスタよりも、ゲート酸化膜およびゲート長等において縮小されており、電気的特性において大きく異なる。そのため、Ｉ／Ｏ（Input/Output）パッドの周辺に設けられるＥＳＤ（Electrostatic Discharge）保護素子は、より大きな放電電流を流すことができるように、或る程度大規模なダイオードおよびＲＣＴＭＯＳ（RC Triger Metal Oxide Semiconductor）で構成された回路にする必要がある。
【０００３】
しかし、電流駆動能力の高いダイオードは、レイアウト面積が大きくなり、接合容量（Ｃｊ）の増大に繋がる。接合容量の増大は、高周波信号の漏洩に繋がり、高速インタフェースとしての機能を劣化させてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平５−７５１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高速インタフェースの劣化を抑制しつつ、大きな電流を流すことができるＥＳＤ保護素子を備えた半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、第１導電型の半導体基板を備える。パッドが半導体基板上に設けられている。内部回路が半導体基板上に設けられている。静電気放電保護素子がパッドと内部回路との間に設けられている。静電気放電保護素子は、第２導電型の第１ウェルと、第１導電型の第２ウェルと、第２導電型の第１電極層とを備える。第２導電型の第１ウェルは半導体基板の表面領域に設けられている。第１導電型の第２ウェルは半導体基板の表面領域において第１ウェル内に設けられている。第２導電型の第１電極層は半導体基板の表面領域において第２ウェル内に設けられている。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態によるＥＳＤ保護回路の構成例を示す回路図。
【図２】第１実施形態による半導体メモリの構成例を示す断面図。
【図３】図２（Ｂ）の３−３線に沿った断面図。
【図４】図２（Ｃ）の４−４線に沿った断面図。
【図５】第１ダイオードの接合容量（Ｃｊ）を示すグラフ。
【図６】第２実施形態による第１ダイオードの構成例を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１実施形態）
図１は、第１実施形態によるＥＳＤ保護回路１の構成例を示す回路図である。ＥＳＤ保護回路１は、Ｉ／Ｏパッド１０と、電源パッド１１、１２と、入力レシーバ２０とに接続されている。ＥＳＤ保護回路１は、例えば、半導体メモリ等の半導体装置のＩ／Ｏパッド１０の近傍に設けられている。ＥＳＤ保護回路１は、データの入出力に用いられるＩ／Ｏパッド１０にＥＳＤが発生したときに、入力レシーバ２０に接続された内部回路９０をＥＳＤから保護する回路である。内部回路９０は、メモリセルアレイＭＣＡあるいはメモリセルアレイＭＣＡを制御する周辺回路等でよい。Ｉ／Ｏパッド１０は、内部回路９０へのデータを入力し、あるいは、内部回路９０からのデータを出力する。入力レシーバ２０は、内部回路９０に接続されており、Ｉ／Ｏパッド１０からのデータを受け取りそのデータを内部回路９０へ転送し、あるいは、内部回路９０から出力されるデータをＩ／Ｏパッド１０へ転送する。電源パッド１１は、高レベル電源電圧ＶＣＣＱをＥＳＤ保護回路１に供給する。高レベル電源電圧ＶＣＣＱは、例えば、約１．８〜３．０Ｖである。電源パッド１２は、低レベル電源電圧ＶＳＳをＥＳＤ保護回路１に供給する。低レベル電源電圧ＶＳＳは、例えば、約０Ｖである。
【００１０】
ＥＳＤ保護回路１は、第１ＥＳＤ保護ダイオード３０と、オフ・チップ・ドライバ（ＯＣＤ）４０と、オン・ダイ・ターミネーション（ＯＤＴ）５０と、保護抵抗６０と、第２ＥＳＤ保護ダイオード７０と、ＥＳＤ保護トランジスタ８０とを備えている。
【００１１】
Ｉ／Ｏパッド１０および入力レシーバ２０は、ノードＮＤ１および保護抵抗６０を介して接続されている。ノードＮＤ２は、電源パッド１２に接続されており、ノードＮＤ３は、電源パッド１１に接続されている。
【００１２】
第１ＥＳＤ保護ダイオード３０、ＯＣＤ４０、ＯＤＴ５０、第２ＥＳＤ保護ダイオード７０およびＥＳＤ保護トランジスタ８０は、ノードＮＤ２とノードＮＤ３との間に並列に接続さている。また、第１ＥＳＤ保護ダイオード３０、ＯＣＤ４０、ＯＤＴ５０、第２ＥＳＤ保護ダイオード７０およびＥＳＤ保護トランジスタ８０は、ノードＮＤ１にも接続されている。
【００１３】
静電気放電保護素子としての第１ＥＳＤ保護ダイオード３０は、第１ダイオードＤ１と、第２ダイオードＤ２とを備えている。第１ダイオードＤ１のアノードはノードＮＤ２に接続されており、第１ダイオードＤ１のカソードはノードＮＤ１に接続されている。第２ダイオードＤ２のアノードは、ノードＮＤ１に接続されており、第２ダイオードＤ２のカソードはノードＮＤ３に接続さている。
【００１４】
Ｉ／Ｏパッド１０にＥＳＤとして大きな負電圧が印加されたときには、第１ダイオードＤ１が電源パッド１２からＩ／Ｏパッド１０へ電流を流す（逃がす）。これにより、負電圧のＥＳＤが第１ダイオードＤ１を介して緩和され、入力レシーバ２０に接続された内部回路９０を保護することができる。一方、Ｉ／Ｏパッド１０にＥＳＤとして大きな正電圧が印加されたときには、第２ダイオードＤ２がＩ／Ｏパッド１０から電源パッド１１へ電流を流す（逃がす）。これにより、正電圧のＥＳＤが第２ダイオードＤ２を介して緩和され、入力レシーバ２０に接続された内部回路９０を保護することができる。
【００１５】
ＯＣＤ４０は、Ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタＮ１と、Ｐ型ＭＯＳトランジスタＰ１とを備えている。Ｎ型ＭＯＳトランジスタＮ１の一端はノードＮＤ２に接続されており、その他端はノードＮＤ１に接続されている。Ｐ型ＭＯＳトランジスタＰ１の一端は、ノードＮＤ１に接続されており、その他端はノードＮＤ３に接続されている。Ｎ型ＭＯＳトランジスタＮ１およびＰ型ＭＯＳトランジスタＰ１のゲート電極は、内部インバータ回路に接続されている。これにより、Ｎ型ＭＯＳトランジスタＮ１およびＰ型ＭＯＳトランジスタＰ１は、互いに相補的に高速動作する。Ｎ型ＭＯＳトランジスタＮ１が導通状態のときには、ノードＮＤ１に低レベル電源電圧ＶＳＳが印加される。Ｐ型ＭＯＳトランジスタＰ１が導通状態のときには、ノードＮＤ１に高レベル電源電圧ＶＣＣＱが印加される。Ｎ型ＭＯＳトランジスタＮ１およびＰ型ＭＯＳトランジスタＰ１が互いに相補的に高速動作することによって、高レベル電源電圧（論理ハイ）と低レベル電源電圧（論理ロウ）とがノードＮＤ１にデジタル信号として伝達される。尚、高レベル電源電圧ＶＣＣＱ（例えば、１．８Ｖ〜３．０Ｖ）は、ＥＳＤ（例えば、数千Ｖ）と比較すると非常に小さいので、第１ＥＳＤダイオード３０は、高レベル電源電圧ＶＣＣＱでは導通状態にならない。
【００１６】
ＯＤＴ５０は、Ｎ型ＭＯＳトランジスタＮ２と、Ｐ型ＭＯＳトランジスタＰ２と、抵抗Ｒ１、Ｒ２とを備えている。Ｎ型ＭＯＳトランジスタＮ２の一端はノードＮＤ２に接続されており、その他端は抵抗Ｒ１を介してノードＮＤ１に接続されている。Ｐ型ＭＯＳトランジスタＰ２の一端は、抵抗Ｒ２を介してノードＮＤ１に接続されており、その他端はノードＮＤ３に接続さている。Ｎ型ＭＯＳトランジスタＮ２およびＰ型ＭＯＳトランジスタＰ２のゲート電極は、内部インバータ回路に接続されている。ＯＤＴ５０は、抵抗Ｒ１および抵抗Ｒ２を挿入することでＲＣ遅延によりＩ／Ｏパッド１０において他チップからの干渉波形を整形する。
【００１７】
保護抵抗６０は、ノードＮＤ１と入力レシーバ２０との間に接続されている。保護抵抗６０は、例えばＥＳＤなどのサージ電流により内部回路９０のゲート電圧が上昇することを抑制する。
【００１８】
第２ＥＳＤ保護ダイオード７０は、第３ダイオードＤ３と、第４ダイオードＤ４とを備えている。第３ダイオードＤ３のアノードはノードＮＤ２に接続されており、第３ダイオードＤ３のカソードはノードＮＤ１に接続されている。第４ダイオードＤ４のアノードは、ノードＮＤ１に接続されており、第４ダイオードＤ４のカソードはノードＮＤ３に接続されている。第２ＥＳＤ保護ダイオード７０は、ＣＤＭ（Charged Device Model）による放電によって内部回路９０に過剰な電圧が印加されることを抑制するために設けられている。従って、第３および第４ダイオードＤ３、Ｄ４は、大きな電流駆動能力を必要とせず、それらのサイズは、第１および第２ダイオードＤ１、Ｄ２のそれよりも非常に小さくてよい。
【００１９】
ＥＳＤ保護トランジスタ８０は、Ｎ型ＭＯＳトランジスタＮ３と、第５ダイオードＤ５とを備えている。Ｎ型ＭＯＳトランジスタＮ３および第５ダイオードＤ５は、電源パッド１１と電源パッド１２との間において互いに並列に接続されている。ＥＳＤ保護トランジスタ８０は、通常動作において非導通状態となっており、ＥＳＤが印加されたときに導通状態となり、ＥＳＤの電荷を流すことができる。
【００２０】
図２（Ａ）〜図２（Ｅ）は、第１実施形態による半導体メモリの構成例を示す断面図である。本実施形態による半導体メモリは、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）であり、３次元構造を有する立体型メモリセルアレイＭＣＡを有する。
【００２１】
図２（Ａ）は、メモリセルアレイＭＣＡの領域の断面を示す。図２（Ｂ）は、上記ＥＳＤ保護回路１の第１ダイオードＤ１の断面を示す。図２（Ｃ）は、上記ＥＳＤ保護回路１の第２ダイオードＤ２の断面を示す。図２（Ｄ）は、周辺回路を構成するＰ型ＭＯＳトランジスタの断面を示す。図２（Ｅ）は、周辺回路のＮ型ＭＯＳトランジスタの断面を示す。尚、図２（Ｄ）および図２（Ｅ）には、単一のトランジスタが示されているが、周辺回路には、多数のトランジスタ等の半導体素子が設けられている。
【００２２】
メモリセルアレイＭＣＡ、ＥＳＤ保護回路１、周辺回路等の素子は、同一の半導体基板ＳＵＢの表面領域に設けられている。半導体基板ＳＵＢは、例えば、Ｐ−型のシリコン基板等でよい。
【００２３】
図２（Ａ）に示すメモリセルアレイＭＣＡの領域は、Ｐ−型半導体基板（以下単に、基板とも言う）ＳＵＢと、Ｎ型ウェルＷＣＤと、Ｐ型ウェルＷＣＰとを有する。基板ＳＵＢをＰ−型の第１ウェルとすると、メモリセルアレイＭＣＡの下方のウェル構造は、トリプルウェル構造となっている。Ｎ型ウェルＷＣＤは、基板ＳＵＢの表面領域に設けられている。Ｐ型ウェルＷＣＰは、基板ＳＵＢの表面領域においてＮ型ウェルＷＣＤ内に設けられている。Ｐ型ウェルＷＣＰおよびＮ型ウェルＷＣＤに隣接するように、Ｎ型ウェルＷＮＤが設けられている。Ｎ型ウェルＷＮＤは、Ｎ型ウェルＷＣＤに電気的に接続されており、Ｎ型ウェルＷＣＤの電位を決定するために設けられている。
【００２４】
Ｐ型ウェルＷＣＰ上には、メモリセルアレイＭＣＡが設けられている。メモリセルアレイＭＣＡは、半導体ピラーＰＬＬを有する。半導体ピラーＰＬＬは、メモリセルとビット線（図示せず）との間を電気的に接続し、メモリセルのチャネル部として機能する。半導体ピラーＰＬＬは、例えば、メモリホール（図示せず）に充填されたシリコンでよい。半導体ピラーＰＬＬは、Ｐ型ウェルＷＣＰにも電気的に接続されており、メモリセルのデータを消去するときに、Ｐ型ウェルＷＣＰを介して消去電圧をメモリセルへ伝達する。Ｐ型ウェルＷＣＰは、データ消去時には、消去電圧として例えば、約２０Ｖを半導体ピラーＰＬＬへ印加する。
【００２５】
一方、基板ＳＵＢは、データ消去時において約０Ｖである。Ｐ型ウェルＷＣＰに消去電圧を充分に印加するために、Ｐ型ウェルＷＣＰと基板ＳＵＢとの間にＮ型ウェルＷＣＤが設けられている。データ消去時には、Ｎ型ウェルＷＣＤにも消去電圧が印加されるが、消去電圧は、Ｎ型ウェルＷＣＤと基板ＳＵＢとの間のＰＮジャンクションにおいては逆バイアスとして印加される。このため、Ｎ型ウェルＷＣＤと基板ＳＵＢとの間には電流はほとんど流れない。従って、メモリセルアレイＭＣＡの下のウェル構造をトリプルウェル構造とすることによって、データ消去時にＰ型ウェルＷＣＰは、半導体ピラーＰＬＬに充分に高い消去電圧を印加することができる。
【００２６】
半導体ピラーＰＬＬの周囲には、メモリセルを構成するトンネル絶縁膜、電荷蓄積層等（図示せず）が設けられており、さらにその周囲には、複数のワード線ＷＬの層が設けられている。尚、メモリセルの構成は、本実施形態とは直接関係ないので、その詳細な説明は省略する。
【００２７】
図２（Ｂ）に示す第１ダイオードＤ１は、Ｎ型ウェルＷＣＤと、Ｐ型ウェルＷＣＰと、Ｎ＋型電極層ＣＮと、コンタクトプラグＣＮＴ１とを備えている。第１ダイオードＤ１は、メモリセルアレイＭＣＡの下と同様にトリプルウェル構造を有する。即ち、Ｎ型ウェルＷＣＤおよびＰ型ウェルＷＣＰの構成は、メモリセルアレイＭＣＡの下にあるそれらと同様の構成でよい。
【００２８】
第１電極層としての電極層ＣＮは、基板ＳＵＢの表面領域においてＰ型ウェルＷＣＰ内に設けられている。電極層ＣＮは、コンタクトプラグＣＮＴ１に低抵抗で電気的に接続するために高濃度のＮ型拡散層で構成されている。コンタクトプラグＣＮＴ１は、電極層ＣＮに電気的に接続されている。電極層ＣＮおよびＰ型ウェルＷＣＰは、第１ダイオードＤ１を構成している。
【００２９】
ここで、第１ダイオードＤ１の構成をより詳細に説明する。図３は、図２（Ｂ）の３−３線に沿った断面図である。図３に示すように、第１ダイオードＤ１は、基板ＳＵＢと、Ｎ型ウェルＷＣＤと、Ｐ型ウェルＷＣＰとで構成されたトリプルウェル構造を有する。第１ダイオードＤ１の下にあるＮ型ウェルＷＣＤおよびＰ型ウェルＷＣＰは、メモリセルアレイＭＣＡの下にあるＮ型ウェルＷＣＤおよびＰ型ウェルＷＣＰとほぼ同じ構成であり、共通の製造工程で同一マスクを用いて形成され得る。従って、第１ダイオードＤ１の下にあるＮ型ウェルＷＣＤおよびＰ型ウェルＷＣＰの深さ方向の濃度プロファイルは、メモリセルアレイＭＣＡの下にあるＮ型ウェルＷＣＤおよびＰ型ウェルＷＣＰのそれとほぼ同じである。
【００３０】
また、本実施形態において、第１ダイオードＤ１におけるＮ型ウェルＷＣＤは、基板ＳＵＢとＰ型ウェルＷＣＰとの間において電気的に浮遊状態となっている。
【００３１】
さらに、第１ダイオードＤ１は、Ｐ型ウェルＷＣＰ上に設けられたＮ＋型電極層ＣＮおよびＰ＋型電極層ＣＰを備えている。Ｐ＋型電極層ＣＰは、コンタクトプラグＣＮＴ２とＰ型ウェルＷＣＰとの間を低抵抗で電気的に接続するために、高濃度のＰ型拡散層となっている。Ｎ＋型電極層ＣＮとＰ＋型電極層ＣＰとの間には、素子分離層ＳＴＩ（Shallow Trench Isolation）が設けられている。素子分離層ＳＴＩは、Ｎ＋型電極層ＣＮとＰ＋型電極層ＣＰとの間を電気的に分離する。
【００３２】
コンタクトプラグＣＮＴ２は、第１ダイオードＤ１のアノードとして図１のノードＮＤ２に電気的に接続されている。コンタクトプラグＣＮＴ１は、第１ダイオードＤ１のカソードとして図１のノードＮＤ１に電気的に接続されている。これにより、Ｐ型ウェルＷＣＰおよび電極層ＣＮが第１ダイオードＤ１としてノードＮＤ１とＮＤ２との間に接続され、ＥＳＤから内部回路９０を保護するように機能する。
【００３３】
図２（Ｃ）に示す第２ダイオードＤ２は、Ｎ型ウェルＷＮＤと、Ｐ＋型電極層ＣＰと、コンタクトプラグＣＰ１１とを備えている。第２ダイオードＤ２は、Ｐ型ＭＯＳトランジスタの下と同様にダブルウェル構造となっている。Ｎ型ウェルＷＮＤの構成は、Ｐ型ＭＯＳトランジスタの下にあるそれらと同様の構成でよい。
【００３４】
第２電極層としての電極層ＣＰは、基板ＳＵＢの表面領域において、第３ウェルとしてのＮ型ウェルＷＮＤ上に設けられている。電極層ＣＰは、コンタクトプラグＣＮＴ１１に低抵抗で電気的に接続するために高濃度のＰ型拡散層となっている。コンタクトプラグＣＮＴ１１は、電極層ＣＰに電気的に接続されている。電極層ＣＰおよびＮ型ウェルＷＮＤは、第２ダイオードＤ２を構成している。
【００３５】
ここで、第２ダイオードＤ２の構成をより詳細に説明する。図４は、図２（Ｃ）の４−４線に沿った断面図である。図４に示すように、第２ダイオードＤ２は、基板ＳＵＢと、Ｎ型ウェルＷＮＤとで構成されたダブルウェル構造を有する。第２ダイオードＤ２の下にあるＮ型ウェルＷＮＤは、図２（Ｄ）のＰ型ＭＯＳトランジスタの下にあるＮ型ウェルＷＮＤとほぼ同じ構成であり、共通の製造工程で同一マスクを用いて形成され得る。従って、第２ダイオードＤ２の下にあるＮ型ウェルＷＮＤの深さ方向の濃度プロファイルは、図２（Ｄ）のＰ型ＭＯＳトランジスタの下にあるＮ型ウェルＷＮＤのそれとほぼ同じである。
【００３６】
さらに、第２ダイオードＤ２は、Ｎ型ウェルＷＮＤ上に設けられたＰ＋型電極層ＣＰおよびＮ＋型電極層ＣＮを備えている。Ｎ＋型電極層ＣＮは、コンタクトプラグＣＮＴ１２とＮ型ウェルＷＮＤとの間を低抵抗で電気的に接続するために、高濃度のＮ型拡散層となっている。Ｐ＋型電極層ＣＰとＮ＋型電極層ＣＮとの間には、素子分離層ＳＴＩが設けられている。素子分離層ＳＴＩは、Ｎ＋型電極層ＣＮとＰ＋型電極層ＣＰとの間を電気的に分離する。
【００３７】
コンタクトプラグＣＮＴ１１は、第２ダイオードＤ２のアノードとして図１のノードＮＤ１に電気的に接続されている。コンタクトプラグＣＮＴ１２は、第２ダイオードＤ２のカソードとしてノードＮＤ３に電気的に接続されている。これにより、Ｎ型ウェルＷＮＤおよび電極層ＣＰが第２ダイオードＤ２としてノードＮＤ１とＤＮ３との間に接続され、ＥＳＤから内部回路９０を保護するように機能する。
【００３８】
図２（Ｄ）のＰ型ＭＯＳトランジスタは、Ｎ型ウェルＷＮＤと、Ｐ＋型電極層ＣＰとを備えている。Ｐ型ＭＯＳトランジスタの下方のウェル構造は、基板ＳＵＢおよびＮ型ウェルＷＮＤからなるダブルウェル構造となっている。第３ウェルとしてのＮ型ウェルＷＮＤは、Ｎ型ウェルＷＣＤとは異なる基板ＳＵＢの表面領域（即ち、メモリセルアレイＭＣＡを制御する周辺回路の形成領域）に設けられている。２つの電極層ＣＰがＮ型ウェルＷＮＤ上に設けられている。一方の電極層ＣＰは、Ｐ型ＭＯＳトランジスタのソースとして機能し、他方の電極層ＣＰは、Ｐ型ＭＯＳトランジスタのドレインとして機能する。２つの電極層ＣＰは、それぞれコンタクトプラグＣＮＴ３、ＣＮＴ４に接続されている。２つの電極層ＣＰ間のＮ型ウェルＷＮＤの領域は、チャネル領域ＣＨｐである。チャネル領域ＣＨｐ上には、ゲート電極Ｇｐがゲート絶縁膜を介して設けられている。
【００３９】
図２（Ｅ）のＮ型ＭＯＳトランジスタは、Ｐ型ウェルＷＰＤと、Ｎ＋型電極層ＣＮとを備えている。Ｎ型ＭＯＳトランジスタの下方のウェル構造は、基板ＳＵＢおよびＰ型ウェルＷＰＤからなる構造となっている。第３ウェルとしてのＰ型ウェルＷＰＤは、Ｐ型ウェルＷＣＰとは異なる基板ＳＵＢの表面領域（即ち、メモリセルアレイＭＣＡを制御する周辺回路の形成領域）に設けられている。２つの電極層ＣＮがＰ型ウェルＷＰＤ上に設けられている。一方の電極層ＣＮは、Ｎ型ＭＯＳトランジスタのソースとして機能し、他方の電極層ＣＮは、Ｎ型ＭＯＳトランジスタのドレインとして機能する。２つの電極層ＣＮは、それぞれコンタクトプラグＣＮＴ５、ＣＮＴ６に接続されている。２つの電極層ＣＮ間のＰ型ウェルＷＰＤの領域は、チャネル領域ＣＨｎである。チャネル領域ＣＨｎ上には、ゲート電極Ｇｎがゲート絶縁膜を介して設けられている。
【００４０】
このように、本実施形態によれば、第１ＥＳＤ保護ダイオード３０の第１ダイオードＤ１の下のウェル構造が、メモリセルアレイＭＣＡの下のウェル構造とほぼ同一である。即ち、本実施形態では、第１ＥＳＤ保護ダイオード３０の第１ダイオードＤ１の下のウェル構造を、メモリセルアレイＭＣＡの下のウェル構造とほぼ同一のトリプルウェル構造にする。
【００４１】
ここで、Ｐ型ウェルＷＣＰの不純物濃度は、Ｎ型ＭＯＳトランジスタが設けられているＰ型ウェルＷＰＤの不純物濃度よりも低い。Ｐ型ウェルＷＰＤの不純物濃度は、Ｎ型ＭＯＳトランジスタのチャネル領域ＣＨｎにおけるパンチスルーを抑制するために、Ｐ型ウェルＷＣＰの不純物濃度よりも高く設定されているからである。従って、もし、第１ダイオードＤ１の下にＰ型ウェルＷＰＤを設け、ウェル構造を図２（Ｅ）に示すダブルウェル構造にした場合、第１ダイオードＤ１は、Ｐ型ウェルＷＰＤと電極層ＣＮとのダイオードとなる。Ｐ型ウェルＷＰＤは、Ｐ型ウェルＷＣＰよりも不純物濃度において高いため、ノードＮＤ１（コンタクトプラグＣＮＴ１）にＥＳＤによる高電圧が印加された場合、Ｐ型ウェルＷＰＤにおいて伸びる空乏層は、Ｐ型ウェルＷＣＰにおいて伸びる空乏層よりも小さくなる。従って、Ｐ型ウェルＷＰＤで構成された第１ダイオードＤ１は、Ｐ型ウェルＷＣＰで構成された第１ダイオードＤ１よりも接合容量（Ｃｊ）において大きくなってしまう。第１ダイオードＤ１の接合容量（Ｃｊ）が大きいと、通常動作において、ノードＮＤ１に高周波信号が伝達されたときに、高周波信号の漏洩に繋がり、高速インタフェースとしての機能を劣化させてしまう。即ち、第１ダイオードＤ１の下のウェル構造をＮ型ＭＯＳトランジスタの下のウェル構造（図２（Ｅ）に示すダブルウェル構造）と同一にした場合、高周波信号を劣化させるおそれがある。また、Ｐ型ウェルＷＰＤの不純物濃度は、周辺回路のＮ型ＭＯＳトランジスタのチャネル領域ＣＨｎの特性に影響を与える。このため、ＥＳＤ保護回路１に適するようにＰ型ウェルＷＰＤの不純物濃度を低くすることは困難である。
【００４２】
これに対し、本実施形態によれば、第１ＥＳＤ保護ダイオード３０の第１ダイオードＤ１の下のウェル構造が、メモリセルアレイＭＣＡの下のウェル構造（図２（Ａ）に示すトリプルウェル構造）とほぼ同一である。これにより、第１ダイオードＤ１は、比較的不純物濃度の低いＰ型ウェルＷＣＰと電極層ＣＮとのダイオードとなり、空乏層の伸びが大きくなる。例えば、Ｐ型ウェルＷＣＰの不純物濃度は、Ｐ型ウェルＷＰＤの不純物濃度よりも０．５桁ほど低い。従って、第１ダイオードＤ１の接合容量（Ｃｊ）が小さくなり、通常動作において、高周波信号の妨げにならず、高速インタフェースとしての機能を維持することができる。また、Ｐ型ウェルＷＰＤの不純物濃度を変化させる必要がないので、周辺回路のトランジスタに影響を与えることもない。このように、本実施形態によるＥＳＤ保護回路１は、内部回路の特性に影響を与えず、かつ、高速インタフェースの劣化を抑制しつつ、大きな電流を流すことができる。
【００４３】
また、本実施形態によれば、第１ダイオードＤ１の下のウェル構造は、メモリセルアレイＭＣＡの下にあるウェル構造と共通の製造工程で形成することができる。これにより、ＥＳＤ保護回路１のために製造工程を追加することなく、製造コストの増大を抑制することができる。
【００４４】
図５は、第１ダイオードＤ１の接合容量（Ｃｊ）を示すグラフである。グラフＧａは、Ｐ型ウェルＷＰＤを用いた第１ダイオードＤ１の接合容量（Ｃｊ）を示すグラフである。グラフＧｂは、Ｐ型ウェルＷＣＰを用いた第１ダイオードＤ１の接合容量（Ｃｊ）を示すグラフである。Ｐ型ウェルＷＣＰを用いた第１ダイオードＤ１の接合容量（Ｃｊ）は、Ｐ型ウェルＷＰＤを用いた第１ダイオードＤ１のそれよりも３９．２％も低減することがわかった。従って、Ｐ型ウェルＷＣＰを有する第１ダイオードＤ１は、電流駆動能力を大きくするためにレイアウト面積を大きくしても、高速インタフェースとしての機能を維持することができる。即ち、本実施形態によるＥＳＤ保護回路１は、高速インタフェース用のＶＬＶトランジスタに対するＥＳＤ保護回路として適している。
【００４５】
例えば、８００Ｍｂｐｓ以上の高速インタフェースに用いられるＶＬＶトランジスタをＥＳＤから保護するために、例えば、ＧＧＭＯＳ（Gate Ground MOS）で構成されるＥＳＤ保護回路からＲＣＴＭＯＳ（RC Triger MOS）で構成されるＥＳＤ保護回路に変更する必要がある。本実施形態によるＥＳＤ保護回路１がＲＣＴＭＯＳからなる場合、ＨＢＭ（Human Body Model）などのＥＳＤから内部回路を保護するために或る程度の電流駆動能力が必要となり、第１および第２ダイオードＤ１，Ｄ２のレイアウト面積を大きくする必要がある。第１および第２ダイオードＤ１，Ｄ２のレイアウト面積を大きくすると、接合容量（Ｃｊ）が大きくなるため、上述の通り、高速インタフェースの特性を劣化させる。これに対し、本実施形態によるＥＳＤ保護回路１は、少なくとも第１ダイオードＤ１の接合容量（Ｃｊ）を低減させることにより、第１ダイオードＤ１のレイアウト面積の増大化による接合容量（Ｃｊ）の増大を緩和させることができる。これにより、本実施形態によるＥＳＤ保護回路１は、高速インタフェースの特性の劣化を抑制しつつ、ＥＳＤから内部回路を保護するための充分な電流駆動能力を確保することができる。
【００４６】
（第２実施形態）
図６は、第２実施形態による第１ダイオードＤ１の構成例を示す断面図である。図６の断面は、図２（Ｂ）の３−３線に沿った断面に対応する。
【００４７】
第２実施形態による第１ダイオードＤ１は、Ｎ型ウェルＷＣＤに電気的に接続されたＮ型ウェルＷＮＤをさらに備えている。第２実施形態によるＥＳＤ保護回路１の他の構成は、第１実施形態によるＥＳＤ保護回路１の対応する構成と同様でよい。
【００４８】
第４ウェルとしてのＮ型ウェルＷＮＤは、Ｐ型ウェルＷＣＰおよびＮ型ウェルＷＣＤに隣接して設けられている。Ｎ型ウェルＷＮＤ上には、Ｎ＋型電極層ＣＮが設けられている。Ｎ＋型電極層ＣＮは、コンタクトプラグＣＮＴ１０とＮ型ウェルＷＮＤとの間を低抵抗で電気的に接続するために、高濃度のＮ型拡散層で構成されている。Ｎ＋型電極層ＣＮ上には、コンタクトプラグＣＮＴ１０が設けられている。コンタクトプラグＣＮＴ１０は、Ｎ＋型電極層ＣＮを介してＮ型ウェルＷＮＤと電気的に接続されている。
【００４９】
Ｎ型ウェルＷＮＤに電圧を印加することによって、Ｎ型ウェルＷＣＤに電位を与えることができる。これにより、Ｎ型ウェルＷＣＤが電気的に浮遊状態である場合に生じる不具合を解消することができる。また、第２実施形態は、さらに、第１実施形態の効果も得ることができる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５１】
１  ＥＳＤ保護回路、１０  Ｉ／Ｏパッド、１１，１２  電源パッド、２０  入力レシーバ、３０  第１ＥＳＤ保護ダイオード、４０  オフ・チップ・ドライバ、５０オン・ダイ・ターミネーション、６０  保護抵抗、７０  第２ＥＳＤ保護ダイオード、８０  ＥＳＤ保護トランジスタ、Ｄ１  第１ダイオード、Ｄ２  第２ダイオード、ＮＤ１〜ＮＤ３  ノード、ＳＵＢ  半導体基板、ＷＣＤ，ＷＮＤ  Ｎ型ウェルと、ＷＣＰ，ＷＰＤ  Ｐ型ウェル、ＣＮ  Ｎ型電極層、    ＣＰ  Ｐ型電極層、
【図１】
2019129230.tif 000003
【図２】
2019129230.tif 000004
【図３】
2019129230.tif 000005
【図４】
2019129230.tif 000006
【図５】
2019129230.tif 000007
【図６】
2019129230.tif 000008