(57)【要約】【課題】制御線の負荷を増加させることなく、狭小領域に制御回路を配置することを目的とする。【解決手段】複数のイネーブル回路ＥＮは、それぞれ、第１方向Ｄ１に表示領域ＤＡに隣接して、パルス信号Ｑに対応する制御信号Ｇを出力するように複数の制御線ＧＬに接続する。複数の単位回路ＳＲは、第１方向Ｄ１に表示領域ＤＡの隣りに位置する第１グループの単位回路ＳＲ１と、第２方向Ｄ２に表示領域ＤＡの隣りに位置する第２グループの単位回路ＳＲ２と、を含む。複数の接続線６６は、第１グループの単位回路ＳＲ１に接続する第１グループの接続線６６Ａと、第２グループの単位回路ＳＲ２に接続する第２グループの接続線６６Ｂと、を含む。第２グループの接続線６６Ｂは、第１グループの接続線６６Ａよりも長い。【選択図】図３
2019078976.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素にそれぞれ対応する複数の画素回路が、相互に直交する第１方向及び第２方向に配列された表示領域と、
前記表示領域の外側にある周辺領域と、
前記表示領域で前記複数の画素回路に接続されて前記周辺領域に至るように前記第１方向にそれぞれ延びる複数の制御線と、
前記周辺領域で前記複数の制御線を順に選択する制御回路と、
を有し、
前記制御回路は、パルス信号が順次移動して出力されるように多段接続された複数の単位回路を含むシフトレジスタと、前記パルス信号が入力されるように前記複数の単位回路に接続された複数のイネーブル回路と、前記複数の単位回路と前記複数のイネーブル回路を接続する複数の接続線と、を含み、
前記複数のイネーブル回路は、それぞれ、前記第１方向に前記表示領域に隣接して、前記パルス信号に対応する制御信号を出力するように前記複数の制御線に接続し、
前記複数の単位回路は、前記第１方向に前記表示領域の隣りに位置する第１グループの単位回路と、前記第２方向に前記表示領域の隣りに位置する第２グループの単位回路と、を含み、
前記複数の接続線は、前記第１グループの単位回路に接続する第１グループの接続線と、前記第２グループの単位回路に接続する第２グループの接続線と、を含み、
前記第２グループの接続線は、前記第１グループの接続線よりも長いことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置において、
前記表示領域の外形は、前記第１方向に延びる第１辺と、前記第２方向に延びる第２辺と、前記第１方向及び前記第２方向に対して斜めに延びて前記第１辺と前記第２辺を接続する第３辺と、を有することを特徴とする表示装置。
【請求項３】
請求項２に記載された表示装置において、
前記表示領域の前記外形は、角丸四角形であることを特徴とする表示装置。
【請求項４】
請求項２又は３に記載された表示装置において、
前記周辺領域は、前記第１辺、前記第２辺及び前記第３辺に隣接する幅が均等になっていることを特徴とする表示装置。
【請求項５】
請求項１から４のいずれか１項に記載された表示装置において、
前記制御回路は、前記複数のイネーブル回路にイネーブル信号を入力するためのイネーブル線を含み、
前記複数のイネーブル回路のそれぞれは、前記パルス信号と前記イネーブル信号の論理積に基づいて前記制御信号を出力するＡＮＤ回路であることを特徴とする表示装置。
【請求項６】
請求項５に記載された表示装置において、
前記イネーブル信号は、少なくとも立ち上がりのタイミングが、前記パルス信号よりも遅いことを特徴とする表示装置。
【請求項７】
請求項１から６のいずれか１項に記載された表示装置において、
前記複数の単位回路のそれぞれは、前記複数のイネーブル回路の対応する１つに接続することを特徴とする表示装置。
【請求項８】
請求項５又は６に記載された表示装置において、
前記複数のイネーブル回路は、複数グループに分けられ、前記複数グループのそれぞれに、前記複数のイネーブル回路の対応する２つ以上からなるイネーブル回路群が含まれ、
前記複数の単位回路のそれぞれは、前記複数グループの対応する１つに含まれる前記イネーブル回路群に接続され、
前記イネーブル線は、２つ以上のイネーブル線を含み、
前記２つ以上のイネーブル線のそれぞれは、前記複数グループのそれぞれに含まれる前記イネーブル回路群の対応する１つに接続され、
前記２つ以上のイネーブル線には、異なるタイミングで前記イネーブル信号が入力されることを特徴とする表示装置。
【請求項９】
請求項８に記載された表示装置において、
前記複数の画素回路は、複数行で前記第１方向に並び、前記複数行のそれぞれに並ぶ画素回路群を含み、
前記画素回路群は、前記複数の制御線の対応する１つに接続することを特徴とする表示装置。
【請求項１０】
請求項８に記載された表示装置において、
前記複数の画素回路は、複数行で前記第１方向に並び、前記複数行のそれぞれに並ぶ画素回路群を含み、
前記複数の制御線は、複数グループに分けられ、前記複数グループのそれぞれに、前記複数の制御線の対応する２つ以上からなる制御線群が含まれ、
前記画素回路群は、前記複数グループの対応する１つに含まれる前記制御線群に接続することを特徴とする表示装置。
【請求項１１】
請求項１０に記載された表示装置において、
前記制御線群は、それぞれ、前記イネーブル回路群に接続することを特徴とする表示装置。
【請求項１２】
請求項１から７のいずれか１項に記載された表示装置において、
前記複数の画素回路は、複数行で前記第１方向に並び、前記複数行のそれぞれに並ぶ画素回路群を含み、
前記制御回路は、２つ以上の制御回路を含み、
前記複数の制御線は、複数グループに分けられ、前記複数グループのそれぞれを構成する制御線群は、前記２つ以上の制御回路の対応する１つに接続し、
前記複数の制御線は、複数組に分けられ、前記複数組のそれぞれを構成する制御線群は、前記複数グループのそれぞれを構成する前記制御線群の対応する１つずつを含み、
前記画素回路群は、前記複数組の対応する１つを構成する前記制御線群に接続することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
近年の表示パネルでは、狭額縁化の要求により、筐体の外形に合わせて、元々は矩形であった表示パネルの角部を丸くし、これに対応して表示領域も同様の形状にすることがある（特許文献１）。さらに、表示領域を囲む額縁部の幅を、丸いコーナー部も含め、極力縮めることが要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開ＷＯ２００７／１０５７００号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
額縁部に配置される走査回路は、複数の走査線に走査信号を出力するシフトレジスタ回路を有し、シフトレジスタは例えば、複数段のフリップフロップを含んでいる。走査回路は、表示領域の端部に沿うように配置されるので、通常の矩形の表示領域であれば、直線的に並べることができるが、コーナー部では、表示領域の直線辺部分とは異なるレイアウトで、走査回路を配置する必要がある。あるいは、直線辺部分と同じレイアウトで、コーナー部に走査回路を配置するとレイアウト効率が悪くなる。特に、外部と電気的に接続する側では、引き回し配線（斜め配線）を配置する必要が有り、さらにレイアウトが難しい。
【０００５】
そこで、コーナー部に配置される走査回路を、表示領域の上下側等、他の空いた領域に配置することが考えられるが、表示領域の上下側に配置すると、走査回路出力から画素回路までの距離が遠くなるので、走査線が表示領域の外で長くなる。走査線が長いと負荷が大きくなり、印加されるパルスの立ち上がり及び立下りに遅延が生じる。結果として、直線辺部分とコーナー部とで走査線に印加されるパルスの遅延やなまりに差が生じ、表示画像に横帯が見える懸念がある。
【０００６】
本発明は、制御線の負荷を増加させることなく、狭小領域に制御回路を配置することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る表示装置は、複数の画素にそれぞれ対応する複数の画素回路が、相互に直交する第１方向及び第２方向に配列された表示領域と、前記表示領域の外側にある周辺領域と、前記表示領域で前記複数の画素回路に接続されて前記周辺領域に至るように前記第１方向にそれぞれ延びる複数の制御線と、前記周辺領域で前記複数の制御線を順に選択する制御回路と、を有し、前記制御回路は、パルス信号が順次移動して出力されるように多段接続された複数の単位回路を含むシフトレジスタと、前記パルス信号が入力されるように前記複数の単位回路に接続された複数のイネーブル回路と、前記複数の単位回路と前記複数のイネーブル回路を接続する複数の接続線と、を含み、前記複数のイネーブル回路は、それぞれ、前記第１方向に前記表示領域に隣接して、前記パルス信号に対応する制御信号を出力するように前記複数の制御線に接続し、前記複数の単位回路は、前記第１方向に前記表示領域の隣りに位置する第１グループの単位回路と、前記第２方向に前記表示領域の隣りに位置する第２グループの単位回路と、を含み、前記複数の接続線は、前記第１グループの単位回路に接続する第１グループの接続線と、前記第２グループの単位回路に接続する第２グループの接続線と、を含み、前記第２グループの接続線は、前記第１グループの接続線よりも長いことを特徴とする。
【０００８】
本発明によれば、シフトレジスタの複数の単位回路を、表示領域から第１方向の隣のみならず第２方向の隣にも配置するので、狭小領域に制御回路を配置することができる。また、複数の制御線は、いずれも、第１方向に表示領域に隣接する複数のイネーブル回路に接続するので、単位回路からの距離が異なっていても、制御線の負荷に大きな差がない。
【図面の簡単な説明】
【０００９】
【図１】本発明を適用した第１の実施形態に係る表示装置を示す平面図である。
【図２】図１に示す表示装置のII−II線断面図である。
【図３】図１にIIIで指す部分の拡大図である。
【図４】図１にIVで指す部分の拡大図である。
【図５】図３及び図４に示す画素回路の詳細図である。
【図６】画素回路を駆動するための制御回路のタイミングチャートを示す図である。
【図７】本発明を適用した第２の実施形態に係る制御回路及び画素回路を示す図である。
【図８】図７に示す制御回路のタイミングチャートを示す図である。
【図９】本発明を適用した第３の実施形態に係る画素回路の詳細図である。
【図１０】本発明を適用した第３の実施形態に係る制御回路及び画素回路を示す図である。
【図１１】本発明を適用した第４の実施形態に係る制御回路及び画素回路を示す図である。
【図１２】その他の実施形態を示す図である。
【図１３】その他の実施形態を示す図である。
【図１４】図９に示す画素回路のタイミングチャートを示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
【００１１】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【００１２】
さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
【００１３】
［第１の実施形態］
図１は、本発明を適用した第１の実施形態に係る表示装置を示す平面図である。表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像を表示するようになっている。
【００１４】
表示装置は、画像が表示される表示領域ＤＡを有する。図１の例では、表示領域ＤＡの外形は、第１方向Ｄ１に延びる第１辺Ｓ１と、第２方向Ｄ２に延びる第２辺Ｓ２と、を有する。第１辺Ｓ１と第２辺Ｓ２は、第３辺Ｓ３によって接続されている。第３辺Ｓ３は、第１方向Ｄ１及び第２方向Ｄ２に対して斜めに延びる。図１の例では、第３辺Ｓ３は曲線であり、表示領域ＤＡの外形は、角丸四角形である。
【００１５】
表示領域ＤＡの外側に周辺領域ＰＡがある。周辺領域ＰＡは、第１辺Ｓ１、第２辺Ｓ２及び第３辺Ｓ３に隣接する幅が均等になっている。周辺領域ＰＡには、制御回路ＤＲ（あるいは走査回路又はゲートドライバ回路）が設けられている。また、周辺領域ＰＡには、フレキシブルプリント基板１１が接続されている。フレキシブルプリント基板１２には集積回路１２が搭載される。
【００１６】
図２は、図１に示す表示装置のII−II線断面図である。基板１０（アレイ基板）及び他の基板（図示しない対向基板）の材料は、ポリイミドを用いている。ただし、シートディスプレイ又はフレキシブルディスプレイを構成するために十分な可撓性を有する基材であれば他の樹脂材料を用いても良い。
【００１７】
基板１０上に、アンダーコート層１４として、シリコン酸化膜１４ａ、シリコン窒化膜１４ｂ及びシリコン酸化膜１４ｃの三層積層構造が設けられている。最下層のシリコン酸化膜１４ａは、基板１０との密着性向上のため、中層のシリコン窒化膜１４ｂは、外部からの水分及び不純物のブロック膜として、最上層のシリコン酸化膜１４ｃは、シリコン窒化膜１４ｂ中に含有する水素原子が薄膜トランジスタＴＲの半導体層１８側に拡散しないようにするブロック膜として、それぞれ設けられるが、特にこの構造に限定するものではなく、さらに積層があっても良いし、単層あるいは二層積層としても良い。
【００１８】
アンダーコート層１４の下には、薄膜トランジスタＴＲを形成する箇所に合わせて付加膜１６を形成しても良い。付加膜１６は、チャネル裏面からの光の侵入等による薄膜トランジスタＴＲの特性の変化を抑制したり、導電材料で形成して所定の電位を与えることで、薄膜トランジスタＴＲにバックゲート効果を与えたりすることができる。ここでは、シリコン酸化膜１４ａを形成した後、薄膜トランジスタＴＲが形成される箇所に合わせて付加膜１６を島状に形成し、その後シリコン窒化膜１４ｂ及びシリコン酸化膜１４ｃを積層することで、アンダーコート層１４に付加膜１６を封入するように形成しているが、この限りではなく、基板１０上にまず付加膜１６を形成し、その後にアンダーコート層１４を形成しても良い。
【００１９】
アンダーコート層１４上に薄膜トランジスタＴＲが形成されている。ポリシリコン薄膜トランジスタを例に挙げて、ここではＮｃｈトランジスタのみを示しているが、Ｐｃｈトランジスタを同時に形成しても良い。薄膜トランジスタＴＲの半導体層１８は、チャネル領域とソース・ドレイン領域との間に、低濃度不純物領域を設けた構造を採る。ゲート絶縁膜２０としてはここではシリコン酸化膜を用いる。ゲート電極２２は、ＭｏＷから形成された第１配線層Ｗ１の一部である。第１配線層Ｗ１は、ゲート電極２２に加え、第１保持容量線ＣＬ１を有する。第１保持容量線ＣＬ１と半導体層１８（ソース・ドレイン領域）との間で、ゲート絶縁膜２０を介して、保持容量Ｃｓの一部が形成される。
【００２０】
ゲート電極２２の上に、層間絶縁膜２４（シリコン酸化膜及びシリコン窒化膜）が積層されている。基板１０を曲げられるようにする場合、折曲領域ＦＡでは、折り曲げやすくなるように、層間絶縁膜２４の少なくとも一部を除去する。層間絶縁膜２４の除去によって、アンダーコート層１４が露出するので、その少なくとも一部もパターニングを行って除去する。アンダーコート層１４を除去した後には、基板１０を構成するポリイミドが露出する。なお、アンダーコート層１４のエッチングを通じて、ポリイミド表面が一部浸食されて膜減りを生ずる場合が有る。
【００２１】
層間絶縁膜２４の上に、ソース・ドレイン電極２６及び引き回し配線２８となる部分を含む第２配線層Ｗ２が形成されている。ここでは、Ｔｉ、Ａｌ及びＴｉの三層積層構造を採用する。層間絶縁膜２４を介して、第１保持容量線ＣＬ１（第１配線層Ｗ１の一部）と第２保持容量線ＣＬ２（第２配線層Ｗ２の一部）とで、保持容量Ｃｓの他の一部が形成される。引き回し配線２８は、基板１０の端部まで延在され、フレキシブルプリント基板１１を接続するための端子３２を有するようになっている。
【００２２】
ソース・ドレイン電極２６及び引き回し配線２８（これらの一部を除く）を覆うように平坦化膜３４が設けられている。平坦化膜３４としては、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の有機材料が多く用いられる。
【００２３】
平坦化膜３４は、画素コンタクト部３６及び周辺領域ＰＡでは除去されて、その上に酸化インジウムスズ（Indium Tin Oxide：ＩＴＯ）膜３５が形成されている。酸化インジウムスズ膜３５は、相互に分離された第１透明導電膜３８及び第２透明導電膜４０を含む。
【００２４】
平坦化膜３４の除去により表面が露出した第２配線層Ｗ２は、第１透明導電膜３８にて被覆される。第１透明導電膜３８を被覆するように、平坦化膜３４の上にシリコン窒化膜４２が設けられている。シリコン窒化膜４２は、画素コンタクト部３６に開口を有し、この開口を介してソース・ドレイン電極２６に導通するように画素電極４４が積層されている。画素電極４４は反射電極として形成され、酸化インジウム亜鉛膜、Ａｇ膜、酸化インジウム亜鉛膜の三層積層構造としている。ここで、酸化インジウム亜鉛膜に代わって酸化インジウムスズ膜３５を用いても良い。画素電極４４は、画素コンタクト部３６から側方に拡がり、薄膜トランジスタＴＲの上方に至る。
【００２５】
第２透明導電膜４０は、画素コンタクト部３６に隣接して、画素電極４４の下方（さらにシリコン窒化膜４２の下方）に設けられている。第２透明導電膜４０、シリコン窒化膜４２及び画素電極４４は重なっており、これらによって付加容量Ｃadが形成される。
【００２６】
端子３２の表面には、酸化インジウムスズ膜３５の他の一部である第３透明導電膜４６が形成されている。第３透明導電膜４６は、第１透明導電膜３８及び第２透明導電膜４０と同時に形成される。端子３２上の第３透明導電膜４６は、以後の工程で端子３２の露出部がダメージを負わないようにバリア膜として設けることを目的の一としている。画素電極４４のパターニング時、第３透明導電膜４６はエッチング環境にさらされるが、酸化インジウムスズ膜３５の形成から画素電極４４の形成までの間に行われるアニール処理によって、酸化インジウムスズ膜３５は画素電極４４のエッチングに対し十分な耐性を有する。
【００２７】
平坦化膜３４の上であって例えば画素コンタクト部３６の上方に、バンク（リブ）と呼ばれて隣同士の画素領域の隔壁となる絶縁層４８が形成されている。絶縁層４８としては平坦化膜３４と同じく感光性アクリル等が用いられる。絶縁層４８は、画素電極４４の表面を発光領域として露出するように開口され、その開口端はなだらかなテーパー形状となるのが好ましい。開口端が急峻な形状になっていると、その上に形成される有機ＥＬ（Electro Luminescence）層５０のカバレッジ不良を生ずる。
【００２８】
平坦化膜３４と絶縁層４８は、両者間にあるシリコン窒化膜４２に設けた開口を通じて接触している。これにより、絶縁層４８の形成後の熱処理等を通じて、平坦化膜３４から脱離する水分や脱ガスを、絶縁層４８を通じて引き抜くことができる。
【００２９】
画素電極４４の上に、有機材料からなる有機ＥＬ層５０が積層されている。有機ＥＬ層５０は、単層であってもよいが、画素電極４４側から順に、正孔輸送層、発光層及び電子輸送層が積層された構造であってもよい。これらの層は、蒸着によって形成しても良いし、溶媒分散の上での塗布によって形成しても良く、画素電極４４（各サブ画素）に対して選択的に形成しても良いし、表示領域ＰＡを覆う全面にベタ形成されても良い。ベタ形成の場合は、全サブ画素において白色光を得て、カラーフィルタ（図示せず）によって所望の色波長部分を取り出す構成とすることができる。
【００３０】
有機ＥＬ層５０の上に、対向電極５２が設けられている。ここでは、トップエミッション構造としているため、対向電極５２は透明である。例えば、Ｍｇ層及びＡｇ層を、有機ＥＬ層５０からの出射光が透過する程度の薄膜として形成する。前述の有機ＥＬ層５０の形成順序に従うと、画素電極４４が陽極となり、対向電極５２が陰極となる。対向電極５２は、表示領域ＰＡ上と、表示領域ＰＡ近傍に設けられた陰極コンタクト部５４に亘って形成され、陰極コンタクト部５４で下層の引き回し配線２８と接続されて、端子３２に電気的に接続される。
【００３１】
対向電極５２の上に、封止膜５６が形成されている。封止膜５６は、先に形成した有機ＥＬ層５０を、外部からの水分侵入を防止することを機能の一としており、高いガスバリア性が要求される。ここでは、シリコン窒化膜を含む積層構造として、シリコン窒化膜５６ａ、有機樹脂層５６ｂ及びシリコン窒化膜５６ｃの積層構造とした。シリコン窒化膜５６ａ，５６ｃと有機樹脂層５６ｂとの間には、密着性向上を目的の一として、シリコン酸化膜やアモルファスシリコン層を設けても良い。
【００３２】
必要に応じて、封止膜５６上にカバーガラスやタッチパネル基板等を設けても良い。この場合、封止膜５６とカバーガラスやタッチパネルとの空隙を埋めるために、樹脂等を用いた充填材を介しても良い。
【００３３】
図３は、図１にIIIで指す部分の拡大図である。図４は、図１にIVで指す部分の拡大図である。表示領域ＤＡには、複数の画素にそれぞれ対応する複数の画素回路ＰＸが、相互に直交する第１方向Ｄ１及び第２方向Ｄ２に配列されている。複数の制御線ＧＬ（走査線）が、表示領域ＤＡで複数の画素回路ＰＸに接続されて周辺領域ＰＡに至る。複数の制御線ＧＬは、第１方向Ｄ１にそれぞれ延びる。少なくとも１本の制御線ＧＬが、第１方向Ｄ１に一列に並ぶいくつかの画素回路ＰＸに接続する。複数の制御線ＧＬに交差する方向には、複数の映像信号線ＤＬが設けられ、第２方向Ｄ２にそれぞれ延びる。
【００３４】
図５は、図３及び図４に示す画素回路の詳細図である。画素回路ＰＸは、蓄積容量Ｃ、薄膜トランジスタＴＲ１、薄膜トランジスタＴＲ２、制御線ＧＬ、映像信号線ＤＬを含む。薄膜トランジスタＴＲ２のゲート電極は制御線ＧＬに接続され、ソース電極は映像信号線ＤＬに接続され、ドレイン電極は蓄積容量Ｃの一端及び薄膜トランジスタＴＲ１のゲート電極に接続される。薄膜トランジスタＴＲ２のゲート電極に所定の電圧（図６に示す制御信号Ｇ）が印加されると、薄膜トランジスタＴＲ２は映像信号線ＤＬの電位を薄膜トランジスタＴＲ１のゲート電極に与える。蓄積容量Ｃには、映像信号線ＤＬの電位に基づくＴＲ１のゲート・ソース間電圧が保持され、ＴＲ１は、蓄積容量Ｃの電荷に対応した電流を電源電圧Ｖddから発光素子ＬＥの陽極に供給する。発光素子ＬＥの陰極は、電源電圧Ｖssに接続される。
【００３５】
図３及び図４に示すように、制御回路ＤＲは、複数の制御線ＧＬを順に選択するために、シフトレジスタ６０を有する。シフトレジスタ６０は、多段接続された複数の単位回路ＳＲを含む。複数の単位回路ＳＲは、パルス信号Ｑ（図６）が順次移動して出力されるようになっている。１段目の単位回路ＳＲには、パルス信号線６２からスタートパルス信号が入力される。複数の単位回路ＳＲには、クロック信号線６４からクロック信号ＣＬＫ（図６）が入力される。図６に示したタイミングチャートは一例であり、クロック信号ＣＬＫとパルス信号Ｑとの関係が異なる場合もある。
【００３６】
複数の単位回路ＳＲは、第１方向Ｄ１に表示領域ＤＡの隣に位置する第１グループの単位回路ＳＲ１と、第２方向Ｄ２に表示領域ＤＡの隣に位置する第２グループの単位回路ＳＲ２と、を含む。本実施形態によれば、シフトレジスタ６０の複数の単位回路ＳＲを、表示領域ＤＡから第１方向Ｄ１の隣のみならず第２方向Ｄ２の隣にも配置するので、狭小の周辺領域ＰＡに制御回路ＤＲを配置することができる。特に、図４に示すように、外部接続のための端子３２が設けられる側では、多数の配線が密集するため、制御回路ＤＲのレイアウトに制約があり、本実施形態はその対策として効果的である。
【００３７】
図３、４に示すように、制御回路ＤＲは、複数のイネーブル回路ＥＮを有する。複数のイネーブル回路ＥＮは、いずれも、第１方向Ｄ１に表示領域ＤＡに隣接している。複数のイネーブル回路ＥＮは、パルス信号Ｑ（図６）が入力されるように複数の単位回路ＳＲに接続されている。複数の単位回路ＳＲのそれぞれは、複数のイネーブル回路ＥＮの対応する１つに接続する。制御回路ＤＲは、複数の単位回路ＳＲと複数のイネーブル回路ＥＮを接続する複数の接続線６６を有する。複数の接続線６６は、第１グループの単位回路ＳＲ１に接続する第１グループの接続線６６Ａと、第２グループの単位回路ＳＲ２に接続する第２グループの接続線６６Ｂと、を含む。第２グループの接続線６６Ｂは、第１グループの接続線６６Ａよりも長い。
【００３８】
制御回路ＤＲは、複数のイネーブル回路ＥＮにイネーブル信号Ｅ（図６）を入力するためのイネーブル線６８を含む。複数のイネーブル回路ＥＮのそれぞれは、論理積に基づいて出力するＡＮＤ回路である。複数のイネーブル回路ＥＮは、それぞれ、パルス信号Ｑ（図６）に対応する制御信号Ｇを出力するように複数の制御線ＧＬに接続する。
【００３９】
本実施形態によれば、複数の制御線ＧＬは、いずれも、第１方向Ｄ１に表示領域ＤＡに隣接する複数のイネーブル回路ＥＮに接続するので、単位回路ＳＲからの距離が異なっていても、制御線ＧＬの負荷に大きな差がない。
【００４０】
図６は、画素回路を駆動するための制御回路のタイミングチャートを示す図である。クロック信号ＣＬＫの立ち上がり（変形例として立下り）で、パルス信号Ｑが次段の単位回路ＳＲに移動する。イネーブル信号Ｅは、少なくとも立ち上がりのタイミングが、パルス信号Ｑよりも遅い。イネーブル回路ＥＮは、パルス信号Ｑとイネーブル信号Ｅの論理積に基づいて制御信号Ｇを出力する。
【００４１】
本実施形態によれば、パルス信号Ｑは、シフトレジスタ６０から出力してイネーブル回路ＥＮに入力されるまでの間のノードにおいて、負荷の不均一に伴う遅延量のばらつきが発生したとしても、イネーブル回路ＥＮに入力されるイネーブル信号Ｅのタイミングで遅延がリセットされる。よって、シフトレジスタ６０を制御線ＧＬ（走査線）から離したとしても、制御信号Ｇの遅延及び鈍り量にはばらつきが出にくい構成とすることができる。
【００４２】
［第２の実施形態］
図７は、本発明を適用した第２の実施形態に係る制御回路及び画素回路を示す図である。複数の画素回路ＰＸは、複数行で第１方向Ｄ１に並ぶ。各行にいくつかの画素回路ＰＸが一列に並ぶ。第１方向Ｄ１に一列に並ぶいくつかの画素回路ＰＸは、１本の制御線ＧＬに接続する。
【００４３】
複数のイネーブル回路ＥＮは、複数グループＧＥＮに分けられる。１グループＧＥＮは、２つ以上のイネーブル回路ＥＮを含む。１つの単位回路ＳＲは、１グループＧＥＮを構成する２つ以上のイネーブル回路ＥＮそれぞれに並列に接続される。複数のイネーブル回路ＥＮに２つ以上のイネーブル線２６８ａ，２６８ｂ，２６８ｃが接続されている。同じグループＧＥＮでは、２つ以上のイネーブル回路ＥＮは、異なるイネーブル線２６８ａ，２６８ｂ，２６８ｃに接続されている。各イネーブル線２６８ａ，２６８ｂ，２６８ｃは、異なるグループＧＥＮのそれぞれに含まれる１つのイネーブル回路ＥＮに接続されている。
【００４４】
図８は、図７に示す制御回路のタイミングチャートを示す図である。本実施形態では、１つのパルス信号Ｑと、タイミングの異なる２つ以上のイネーブル信号Ｅ１，Ｅ２，Ｅ３の論理積に基づいて、タイミングの異なる２つ以上の制御信号Ｇを出力する。パルス信号Ｑは、図６に示したものと比べてパルス幅が広くなっている。また、２つ以上のイネーブル線２６８ａ，２６８ｂ，２６８ｃには、異なるタイミングでイネーブル信号Ｅが入力される。１つのパルス信号Ｑが２つ以上の制御信号Ｇに分割出力されるので、制御回路ＤＲはマルチプレクサの機能を含む。第１の実施形態と比べてイネーブル線２６８ａ，２６８ｂ，２６８ｃの本数が増えるが、シフトレジスタ２６０の段数を減らすことができる。その他の内容は、第１の実施形態で説明した内容が該当する。
【００４５】
［第３の実施形態］
図９は、第３の実施形態に係る、図５と異なる画素回路の構成を示す詳細図である。出力スイッチトランジスタＢＣＴは、電源電圧Ｖddと電源電圧Ｖssとの間で、ドライバトランジスタＤＲＴ及び発光素子ＬＥと直列に接続されており、ゲート電極が制御線ＧＬ１に接続されている。画素スイッチトランジスタＳＳＴは、ゲート電極が制御線ＧＬ３に接続され、ソース・ドレイン電極の一方が映像信号線ＤＬに接続され、ソース・ドレイン電極の他方が保持容量Ｃｓに接続されている。図９の画素回路においては、１つの画素を制御するのに異なる複数の制御線（ＧＬ１、ＧＬ２、ＧＬ３）が用いられる。
【００４６】
図１０は、本発明を適用した第３の実施形態に係る制御回路及び画素回路を示す図である。複数の制御線ＧＬは、複数グループＧＧＬに分けられる。１グループＧＧＬに２つ以上（この例では３つ）の制御線（ＧＬ１、ＧＬ２、ＧＬ３）が含まれる。１グループＧＧＬの制御線ＧＬ１、ＧＬ２、ＧＬ３は、それぞれ、１グループＧＥＮのイネーブル回路ＥＮに接続する。各グループＧＥＮで少なくとも１つのイネーブル回路ＥＮは、ＡＮＤ回路及び他の素子（リセットスイッチトランジスタＲＳＴ）を含む。１グループＧＥＮのイネーブル回路ＥＮは、１つの単位回路ＳＲに並列に接続する。複数の画素回路ＰＸは、複数行で第１方向Ｄ１に並ぶ。複数行のそれぞれにいくつかの画素回路ＰＸが一列に並ぶ。第１方向Ｄ１に一列で並ぶいくつかの画素回路ＰＸは、１グループＧＧＬの制御線ＧＬ１、ＧＬ２、ＧＬ３に接続する。
【００４７】
ドライバトランジスタＤＲＴは、ゲート電極が保持容量Ｃｓに接続されている。ドライバトランジスタＤＲＴのドレイン電極は、制御線ＧＬ２を介して、制御回路ＤＲに含まれるリセットスイッチトランジスタＲＳＴに接続されている。ドライバトランジスタＤＲＴのソース電極は、発光素子ＬＥの一方の電極に接続される。発光素子ＬＥの他方の電極は、全ての画素回路ＰＸに共通の電源電圧Ｖssに接続されて所定の電位に保たれる。
【００４８】
リセットスイッチトランジスタＲＳＴは、図１０に示す単位回路ＳＲから出力されるパルス信号Ｑ（図１４）に応じて、制御線ＧＬ２とリセット電位線ＲＳＬとの間の導通及び非導通を切り替える。導通状態であれば、制御線ＧＬ２への制御信号ＧＬ２（図１４）の出力によって、発光素子ＬＥから電荷をリセット電位線ＲＳＬに引き抜いて初期化する。
【００４９】
画素スイッチトランジスタＳＳＴは、制御線ＧＬ３に出力される制御信号Ｇ（図８）に応じて、映像信号線ＤＬとドライバトランジスタＤＲＴのゲート電極と間の導通及び非導通を切り替える。導通状の場合、映像信号線ＤＬを介して映像信号をドライバトランジスタＤＲＴのゲート電極に取り込んで保持容量Ｃｓに蓄える。出力スイッチトランジスタＢＣＴは、制御線ＧＬ１に出力される制御信号Ｇ（図８）に応じて、電源電圧ＶddとドライバトランジスタＤＲＴのドレイン電極との間の導通及び非導通を切り替える。
【００５０】
図１４に、図９で示した画素回路を駆動するタイミングチャートの一例を示す。図８と同様、１つのパルス信号Ｑと、イネーブル信号Ｅ１，Ｅ２，Ｅ３のそれぞれとの論理積によって、各制御線に出力するパルスが生成される。イネーブル信号Ｅ１、Ｅ２、Ｅ３は互いに独立しているため、図１４に示すように、相互のパルスの一部又は全部の出力タイミングが重なるような出力を得ることができる。なお、図１４では一部の出力の論理の正反が異なっているが、これらはイネーブル回路の内部で適宜反転を加えて生成されればよい。
【００５１】
［第４の実施形態］
図１１は、本発明を適用した第４の実施形態に係る制御回路及び画素回路を示す図である。制御回路は、２つ以上の制御回路ＤＲ１，ＤＲ２を含む。１つの単位回路ＳＲ１（ＳＲ２）は、１つのイネーブル回路ＥＮ１（ＥＮ２）に接続する。複数の画素回路ＰＸは、複数行で第１方向Ｄ１に並ぶ。複数行のそれぞれにいくつかの画素回路ＰＸが一列に並ぶ。
【００５２】
複数の制御線ＧＬは、複数グループＧＧＬ１，ＧＧＬ２に分けられる。１グループＧＧＬ１（ＧＧＬ２）を構成する制御線ＧＬは、いずれか１つの制御回路ＤＲ１（ＤＲ２）に接続する。複数の制御線ＧＬは、複数組ＳＥＴに分けられる。１組ＳＥＴを構成する制御線ＧＬは、異なるグループＧＧＬ１（ＧＧＬ２）の制御線ＧＬを１つずつ含む。一行に並ぶ画素回路ＰＸは、１組ＳＥＴの制御線ＧＬに接続する。その他の内容は、第１の実施形態で説明した内容が該当する。
【００５３】
［その他の実施形態］
図１２及び図１３は、その他の実施形態を示す図である。図１の例では、基板１０のコーナー部の外形はカーブし、表示領域ＤＡのコーナー部の外形もカーブしている。これに対して、図１２の例では、基板１１０の外形は多角形であり、表示領域ＤＡの外形も多角形であり、いずれも、コーナー部の外形は直線からなる。
【００５４】
図１３に示す表示装置は、基板２１０の一部を折り曲げて使用する。制御回路ＤＲは、表示領域ＤＡの隣から折曲領域ＦＡを超えた領域に配置される。シフトレジスタ２６０は、折曲領域ＦＡの表示領域ＤＡ側に位置するいくつかの単位回路ＳＲと、折曲領域ＦＡの表示領域ＤＡとは反対側に位置する他のいくつかの単位回路ＳＲと、を含む。
【００５５】
なお、表示装置は、有機エレクトロルミネッセンス表示装置には限定されず、量子ドット発光素子（ＱＬＥＤ：Quantum‐Dot Light Emitting Diode）のような発光素子を各画素に備えた表示装置であってもよいし、液晶表示装置であってもよい。
【００５６】
本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【符号の説明】
【００５７】
１０  基板、１１  フレキシブルプリント基板、１２  集積回路、１４  アンダーコート層、１４ａ  シリコン酸化膜、１４ｂ  シリコン窒化膜、１４ｃ  シリコン酸化膜、１６  付加膜、１８  半導体層、２０  ゲート絶縁膜、２２  ゲート電極、２４  層間絶縁膜、２６  ドレイン電極、２８  配線、３２  端子、３４  平坦化膜、３５  酸化インジウムスズ膜、３６  画素コンタクト部、３８  第１透明導電膜、４０  第２透明導電膜、４２  シリコン窒化膜、４４  画素電極、４６  第３透明導電膜、４８  絶縁層、５０  有機ＥＬ層、５２  対向電極、５４  陰極コンタクト部、５６  封止膜、５６ａ  シリコン窒化膜、５６ｂ  有機樹脂層、５６ｃ  シリコン窒化膜、６０  シフトレジスタ、６２  パルス信号線、６４  クロック信号線、６６  接続線、６６Ａ  第１グループの接続線、６６Ｂ  第２グループの接続線、６８  イネーブル線、１１０  基板、２１０  基板、２６０  シフトレジスタ、２６８ａ，２６８ｂ，２６８ｃ  イネーブル線、ＢＣＴ  出力スイッチトランジスタ、Ｃ  蓄積容量、ＣＬ１  第１保持容量線、ＣＬ２  第２保持容量線、ＣＬＫ  クロック信号、Ｃad  付加容量、Ｃｓ  保持容量、Ｄ１  第１方向、Ｄ２  第２方向、ＤＡ  表示領域、ＤＬ  映像信号線、ＤＲ  制御回路、ＤＲ１  制御回路、ＤＲ２  制御回路、ＤＲＴ  ドライバトランジスタ、Ｅ  イネーブル信号、ＥＮ  イネーブル回路、ＥＮ１  イネーブル回路、ＥＮ２  イネーブル回路、ＦＡ  折曲領域、Ｇ  制御信号、ＧＥＮ  グループ、ＧＧＬ  グループ、ＧＧＬ１  グループ、ＧＧＬ２  グループ、ＧＬ  制御線、ＧＬ１  制御線、ＧＬ２  制御線、ＧＬ３  制御線、ＬＥ  発光素子、ＰＡ  周辺領域、ＰＸ  画素回路、Ｑ  パルス信号、ＲＳＬ  リセット電位線、ＲＳＴ  リセットスイッチトランジスタ、Ｓ１  第１辺、Ｓ２  第２辺、Ｓ３  第３辺、ＳＥＴ  組、ＳＲ  単位回路、ＳＲ１  第１グループの単位回路、ＳＲ２  第２グループの単位回路、ＳＳＴ  画素スイッチトランジスタ、ＴＲ  薄膜トランジスタ、ＴＲ１  薄膜トランジスタ、ＴＲ２  薄膜トランジスタ、Ｖdd  電源電圧、Ｖss  電源電圧、Ｗ１  第１配線層、Ｗ２  第２配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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