(57)【要約】【課題】画素への画素信号の書き込み不足を抑制できる。【解決手段】表示装置は、複数の副画素と、複数の走査線と、複数の信号線と、ドライバＩＣと、基板上に配置され、複数のドライバ回路群と、複数の信号線と、の間を電気的に夫々接続するソースブロックと、を備える。ソースブロックは、書き込み期間において、複数のドライバ回路群の各々の内の複数のドライバ回路の内のいずれか１つ又は複数のドライバ回路と、複数の信号線の各々と、の間を基板上で電気的に接続する。【選択図】図３
2019040126.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置され、画像を表示する複数の副画素と、
前記複数の副画素の行を選択する複数の走査線と、
前記複数の副画素に画素信号を供給する複数の信号線と、
複数のドライバ回路群を含むドライバＩＣと、
前記基板上に配置され、前記複数のドライバ回路群と、前記複数の信号線と、の間を電気的に夫々接続するソースブロックと、
を備え、
前記ソースブロックは、
前記複数の副画素に前記画素信号を書き込む期間である書き込み期間において、前記複数のドライバ回路群の各々の内の複数のドライバ回路の内のいずれか１つ又は複数のドライバ回路と、前記複数の信号線の各々と、の間を前記基板上で電気的に接続する、
表示装置。
【請求項２】
前記複数のドライバ回路群の各々の内の複数のドライバ回路は、
前記書き込み期間において、前記画素信号を出力し、
前記ソースブロックは、
前記複数のドライバ回路群の各々の内の複数のドライバ回路と、前記複数の信号線の各々と、の間を電気的に接続する、
請求項１に記載の表示装置。
【請求項３】
請求項２に記載の表示装置と、
前記表示装置に信号を出力する駆動回路と、
を備え、
前記駆動回路は、
前記複数の副画素の内の１つの副画素に前記画素信号を供給するための１つの画素データを、前記複数のドライバ回路群の内の１つのドライバ回路群の内の複数のドライバ回路に出力する、
表示システム。
【請求項４】
前記ドライバＩＣは、ＣＯＧである、
請求項２に記載の表示装置。
【請求項５】
前記ドライバＩＣは、ＣＯＦである、
請求項２に記載の表示装置。
【請求項６】
前記複数のドライバ回路群の各々の内の複数のドライバ回路の内の１つは、
前記書き込み期間において、前記画素信号よりも振幅が大きいオーバードライブ画素信号を出力し、
前記複数のドライバ回路群の各々の内の複数のドライバ回路の内の他の１つは、
前記書き込み期間において、前記画素信号を出力し、
前記ソースブロックは、
複数のスイッチを含み、
前記複数のスイッチの各々は、
前記書き込み期間内の始めの第１の期間において、前記複数のドライバ回路群の内の１つのドライバ回路群の内の１つのドライバ回路と、前記複数の信号線の内の１つの信号線と、の間を電気的に接続し、
前記書き込み期間内の前記第１の期間に続く第２の期間において、前記複数のドライバ回路群の内の１つのドライバ回路群の内の他の１つのドライバ回路と、前記複数の信号線の内の１つの信号線と、の間を電気的に接続する、
請求項１に記載の表示装置。
【請求項７】
請求項６に記載の表示装置と、
前記表示装置に信号を出力する駆動回路と、
を備え、
前記駆動回路は、
前記複数の副画素の内の１つの副画素に前記オーバードライブ画素信号を供給するための１つのオーバードライブ画素データを、前記複数のドライバ回路群の内の１つのドライバ回路群の内の複数のドライバ回路の内の１つに出力し、
前記複数の副画素の内の１つの副画素に前記画素信号を供給するための１つの画素データを、前記複数のドライバ回路群の内の１つのドライバ回路群の内の複数のドライバ回路の内の他の１つに出力する、
表示システム。
【請求項８】
前記オーバードライブ画素信号の振幅は、前記画素信号の振幅の１．０１倍から１．２０倍である、
請求項６に記載の表示装置。
【請求項９】
前記ドライバＩＣは、ＣＯＧである、
請求項６に記載の表示装置。
【請求項１０】
前記ドライバＩＣは、ＣＯＦである、
請求項６に記載の表示装置。
【請求項１１】
前記ソースブロックは、
複数のスイッチを含み、
前記複数のスイッチの各々は、
前記複数のドライバ回路群の内の１つのドライバ回路群の内のいずれか１つ又は複数のドライバ回路と、前記複数の信号線の内の１つの信号線と、の間を電気的に接続する、
請求項１に記載の表示装置。
【請求項１２】
前記書き込み期間において、前記複数のドライバ回路群の各々の内の複数のドライバ回路と、前記複数の信号線の各々と、の間を電気的に接続する第１のモードと、
前記書き込み期間において、前記複数のドライバ回路群の各々の内の複数のドライバ回路の内のいずれか１つと、前記複数の信号線の各々と、の間を電気的に接続する第２のモードと、
を有する、
請求項１１に記載の表示装置。
【請求項１３】
前記第１のモードにおいて、
前記複数のドライバ回路群の各々の内の複数のドライバ回路は、
前記書き込み期間において、前記画素信号を出力し、
前記複数のスイッチの各々は、
前記複数のドライバ回路群の内の１つのドライバ回路群の内の複数のドライバ回路と、前記複数の信号線の内の１つの信号線と、の間を電気的に接続する、
請求項１２に記載の表示装置。
【請求項１４】
前記第２のモードにおいて、
前記複数のドライバ回路群の各々の内の複数のドライバ回路の内の１つは、
前記書き込み期間において、前記画素信号よりも振幅が大きいオーバードライブ画素信号を出力し、
前記複数のドライバ回路群の各々の内の複数のドライバ回路の内の他の１つは、
前記書き込み期間において、前記画素信号を出力し、
前記複数のスイッチの各々は、
前記書き込み期間内の始めの第１の期間において、前記複数のドライバ回路群の内の１つのドライバ回路群の内の１つのドライバ回路と、前記複数の信号線の内の１つの信号線と、の間を電気的に接続し、前記書き込み期間内の前記第１の期間に続く第２の期間において、前記複数のドライバ回路群の内の１つのドライバ回路群の内の他の１つのドライバ回路と、前記複数の信号線の内の１つの信号線と、の間を電気的に接続する、
請求項１２に記載の表示装置。
【請求項１５】
前記複数の信号線のインピーダンスが予め定められた閾値以下の場合には、前記第１のモードで動作し、
前記複数の信号線のインピーダンスが前記閾値より大きい場合には、前記第２のモードで動作する、
請求項１２から１４のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び表示システムに関する。
【背景技術】
【０００２】
表示装置の高精細化及びリフレッシュレートの高速化が進展している。例えば、７６８０×４３２０画素の表示装置をリフレッシュレート１２０Ｈｚで駆動する場合には、ソースドライバが画素信号を画素に出力する時間は１．８５μｓとなり、非常に短くなる。そのため、画素への画素信号の書き込み不足が発生する可能性がある。
【０００３】
関連する技術として、下記の特許文献１には、高精細表示システムとしてのより広い範囲の応用を可能とする液晶表示装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３３６４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、画素への画素信号の書き込み不足を抑制できる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、基板上に配置され、画像を表示する複数の副画素と、前記複数の副画素の行を選択する複数の走査線と、前記複数の副画素に画素信号を供給する複数の信号線と、複数のドライバ回路群を含むドライバＩＣと、前記基板上に配置され、前記複数のドライバ回路群と、前記複数の信号線と、の間を電気的に夫々接続するソースブロックと、を備える。前記ソースブロックは、前記複数の副画素に前記画素信号を書き込む期間である書き込み期間において、前記複数のドライバ回路群の各々の内の複数のドライバ回路の内のいずれか１つ又は複数のドライバ回路と、前記複数の信号線の各々と、の間を前記基板上で電気的に接続する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の表示装置を含む表示システムの一構成例を示すブロック図である。
【図２】図２は、第１の実施形態の表示装置の画素を示す回路図である。
【図３】図３は、第１の実施形態の表示装置を説明する図である。
【図４】図４は、第１の実施形態の表示装置を含む表示システムのタイミング図である。
【図５】図５は、第２の実施形態の表示装置を説明する図である。
【図６】図６は、第２の実施形態の表示装置を含む表示システムのタイミング図である。
【図７】図７は、第２の実施形態の表示装置のタイミング図である。
【図８】図８は、第３の実施形態の表示装置を含む表示システムの一構成例を示すブロック図である。
【図９】図９は、第３の実施形態の表示装置を説明する図である。
【図１０】図１０は、第３の実施形態の表示装置の第１のモードのタイミング図である。
【図１１】図１１は、第３の実施形態の表示装置の第２のモードのタイミング図である。
【発明を実施するための形態】
【０００８】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の表示装置を含む表示システムの一構成例を示すブロック図である。表示システム１は、信号発生器２と、駆動回路３と、表示装置４と、を含む。
【００１０】
駆動回路３は、タイミングコントローラ３１と、フレームメモリ３２と、を含む。表示装置４は、基板４１を含む。基板４１は、ガラス基板又は透明樹脂基板が例示される。基板４１は、重ね合わされた第１の基板４１Ａ及び第２の基板４１Ｂ で構成されている。また、表示装置４は、基板４１の表示領域ＤＡ内に行列状に配置された複数の画素Ｐｉｘを含む。また、表示装置４は、基板４１の額縁領域ＧＤ内にそれぞれ配置された、ゲートブロック４２と、ソースドライバＩＣ（Integrated  Circuit）４３と、ソースブロック４４と、を含む。第１の基板４１Ａには、画素Ｐｉｘ、後述する画素信号線ＳＬ、後述する走査線ＧＬ、ゲートブロック４２、ソースドライバＩＣ４３、及び、ソースブロック４４が、設けられている。第２の基板４１Ｂには、カラーフィルタが設けられている。後述する駆動電極ＣＯＭＬは、第１の基板４１Ａに設けられていても良いし、第２の基板４１Ｂに設けられていても良い。
【００１１】
表示装置４は、表示素子として液晶表示素子を用いている液晶表示デバイスである。液晶表示素子は、第１の基板４１Ａと第２の基板４１Ｂとの間に封入されている。なお、表示装置４は、液晶表示デバイスに代えて、有機ＥＬ（Electro-Luminescence）表示デバイスであっても良い。
【００１２】
信号発生器２は、信号２１を発生して、駆動回路３に出力する。駆動回路３は、信号２１に基づいて、信号３４を表示装置４内のゲートブロック４２及びソースドライバＩＣ４３に対して出力し、これらが互いに同期して動作するように制御する。
【００１３】
ゲートブロック４２は、駆動回路３から供給される信号３４に基づいて、複数の画素Ｐｉｘの表示駆動の対象となる１水平ラインを順次選択する回路である。
【００１４】
ソースドライバＩＣ４３は、駆動回路３から供給される信号３４に基づいて、画素信号を出力する半導体集積回路装置である。ソースブロック４４は、ソースドライバＩＣ４３から出力された画素信号を、選択された１水平ラインの画素Ｐｉｘに供給する回路である。実施形態では、ソースドライバＩＣ４３は、基板４１上に実装されたＣＯＧ（Chip  On  Glass）であるが、本開示はこれに限定されない。ソースドライバＩＣ４３は、基板４１に接続されたフレキシブル基板上に実装されたＣＯＦ（Chip  On  Film）であっても良い。
【００１５】
図２は、第１の実施形態の表示装置の画素を示す回路図である。
【００１６】
画素Ｐｉｘは、複数の副画素ＳＰｉｘを含む。表示領域ＤＡには、副画素ＳＰｉｘの薄膜トランジスタ（ＴＦＴ：Thin  Film  Transistor）素子Ｔｒに表示データとして画素信号を供給する画素信号線ＳＬｎ、ＳＬｎ＋１、ＳＬｎ＋２（ｎは、自然数）、ＴＦＴ素子Ｔｒを駆動する走査線ＧＬｍ、ＧＬｍ＋１、ＧＬｍ＋２（ｍは、自然数）等が形成されている。このように、画素信号線ＳＬｎ、ＳＬｎ＋１、ＳＬｎ＋２は、上述した基板４１の表面と平行な平面に延在し、副画素ＳＰｉｘに画像を表示するための画素信号を供給する。走査線ＧＬｍ、ＧＬｍ＋１、ＧＬｍ＋２は、Ｘ方向に延びている。画素信号線ＳＬｎ、ＳＬｎ＋１、ＳＬｎ＋２は、Ｙ方向に延びている。
【００１７】
副画素ＳＰｉｘは、ＴＦＴ素子Ｔｒ、画素電極ＰＥ、液晶ＬＣ及び保持容量Ｃを含む。ＴＦＴ素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal  Oxide  Semiconductor）型のＴＦＴで構成されている。ＴＦＴ素子Ｔｒのソース又はドレインの一方は画素信号線ＳＬｎ、ＳＬｎ＋１、ＳＬｎ＋２に接続され、ゲートは走査線ＧＬｍ、ＧＬｍ＋１、ＧＬｍ＋２に接続され、ソース又はドレインの他方は画素電極ＰＥに接続されている。液晶ＬＣは、一端が画素電極ＰＥに接続され、他端が駆動電極ＣＯＭＬに接続されている。保持容量Ｃは、画素電極ＰＥと駆動電極ＣＯＭＬとの間の電圧を保持する。
【００１８】
副画素ＳＰｉｘは、走査線ＧＬｍ、ＧＬｍ＋１、ＧＬｍ＋２により、表示領域ＤＡの同じ行に属する他の副画素ＳＰｉｘと互いに接続されている。走査線ＧＬｍ、ＧＬｍ＋１、ＧＬｍ＋２は、ゲートブロック４２（図１参照）と接続され、ゲートブロック４２から走査信号の垂直走査パルスが供給される。また、副画素ＳＰｉｘは、画素信号線ＳＬｎ、ＳＬｎ＋１、ＳＬｎ＋２により、表示領域ＤＡの同じ列に属する他の副画素ＳＰｉｘと互いに接続されている。画素信号線ＳＬｎ、ＳＬｎ＋１、ＳＬｎ＋２は、ソースブロック４４（図１参照）と接続され、ソースブロック４４から画素信号が供給される。さらに、副画素ＳＰｉｘは、駆動電極ＣＯＭＬにより、表示領域ＤＡの同じ列に属する他の副画素ＳＰｉｘと互いに接続されている。駆動電極ＣＯＭＬには、複数の画素Ｐｉｘに共通する駆動信号が供給される。
【００１９】
図１に示すゲートブロック４２は、垂直走査パルスを、図２に示す走査線ＧＬｍ、ＧＬｍ＋１、ＧＬｍ＋２を介して、副画素ＳＰｉｘのＴＦＴ素子Ｔｒのゲートに印加することにより、表示領域ＤＡにマトリクス状に形成されている副画素ＳＰｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。図１に示すソースブロック４４は、画素信号を、図２に示す画素信号線ＳＬｎ、ＳＬｎ＋１、ＳＬｎ＋２を介して、ゲートブロック４２によって順次選択される１水平ライン内の副画素ＳＰｉｘにそれぞれ供給する。そして、これらの副画素ＳＰｉｘでは、供給される画素信号に応じて、１水平ラインの表示が行われるようになっている。
【００２０】
上述したように、表示装置４は、ゲートブロック４２が走査線ＧＬｍ、ＧＬｍ＋１、ＧＬｍ＋２を順次走査するように駆動することにより、１水平ラインが順次選択される。また、表示装置４は、１水平ラインに属する画素Ｐｉｘに対して、ソースブロック４４が画素信号を供給することにより、１水平ラインずつ表示が行われる。
【００２１】
また、表示領域ＤＡは、カラーフィルタを有する。カラーフィルタは、３色（例えばＲ（赤）、Ｇ（緑）、Ｂ（青））、又は、４色の副画素ＳＰｉｘに対応する色領域を含む。カラーフィルタは、例えば赤（Ｒ）に着色された色領域４５Ｒ、緑（Ｇ）に着色された色領域４５Ｇ、青（Ｂ）に着色された色領域４５Ｂを周期的に配列する。第４の色が白（Ｗ）である場合、この白（Ｗ）に対してカラーフィルタによる着色は施されない。第４の色が他の色である場合、第４の色として採用された色がカラーフィルタにより着色される。
【００２２】
Ｒ（赤）、Ｇ（緑）及びＢ（青）の３色の色領域４５Ｒ、４５Ｇ及び４５Ｂの計３色が１組として画素Ｐｉｘとして対応付けられても良いし、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３色の色領域４５Ｒ、４５Ｇ及び４５Ｂと第４の色（例えばＷ）との計４色が１組として画素Ｐｉｘとして対応付けられても良いし、他の複数の色領域が１組として画素Ｐｉｘとして対応付けられても良い。本実施形態における１つの画素Ｐｉｘに対する画素信号は、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の副画素ＳＰｉｘを有する１つの画素Ｐｉｘの出力に対応する画素信号である。本実施形態の説明では、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）を単にＲ、Ｇ及びＢと記載することがある。なお、画素Ｐｉｘが２色以下又は５色以上の副画素ＳＰｉｘを含む場合は、色数に応じたデジタルデータを画像の元データに基づいて供給すればよい。
【００２３】
なお、カラーフィルタは、異なる色に着色されていれば、他の色の組み合わせであってもよい。一般に、カラーフィルタは、緑（Ｇ）の色領域４５Ｇの輝度が、赤（Ｒ）の色領域４５Ｒ及び青（Ｂ）の色領域４５Ｂの輝度よりも高い。また、第４の色が白（Ｗ）である場合に、カラーフィルタに光透過性の樹脂を用いて白色としてもよい。
【００２４】
図３は、第１の実施形態の表示装置を説明する図である。表示装置４の表示領域ＤＡ内には、複数の副画素ＳＰｉｘが、Ｙ方向にＭ行、Ｘ方向にＮ列のマトリクス状に配置されている。
【００２５】
副画素ＳＰｉｘの各行は、Ｍ本の走査線ＧＬ１、ＧＬ２、・・・、ＧＬＭに電気的に接続されている。走査線ＧＬ１、ＧＬ２、・・・、ＧＬＭの一端は、ゲートブロック４２に電気的に接続されている。副画素ＳＰｉｘの各列は、Ｎ本の画素信号線ＳＬ１、ＳＬ２、・・・、ＳＬＮに電気的に接続されている。
【００２６】
ゲートブロック４２は、垂直走査パルスを、走査線ＧＬ１、ＧＬ２、・・・、ＧＬＭを介して、副画素ＳＰｉｘのＴＦＴ素子Ｔｒのゲートに印加することにより、マトリクス状に形成されている副画素ＳＰｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。
【００２７】
ソースドライバＩＣ４３は、副画素ＳＰｉｘのＮ列に対応して、Ｎ群のドライバ回路群５１−１、５１−２、・・・、５１−Ｎを含んでいる。ドライバ回路群５１−１は、２個のドライバ回路５２−１１及び５２−１２を含む。ドライバ回路群５１−２は、２個のドライバ回路５２−２１及び５２−２２を含む。ドライバ回路群５１−Ｎは、２個のドライバ回路５２−Ｎ１及び５２−Ｎ２を含む。ドライバ回路５２−１１及び５２−１２の出力線は、第１の基板４１Ａ上で互いに電気的に接続されている。ドライバ回路５２−２１及び５２−２２、及び、ドライバ回路５２−Ｎ１及び５２−Ｎ２も、同様である。
【００２８】
本実施形態では、各ドライバ回路群５１が、２個のドライバ回路５２を含むこととした。しかしながら、各ドライバ回路群５１は、３個以上のドライバ回路５２を含んでも良い。
【００２９】
ソースブロック４４は、Ｎ群のドライバ回路群５１の各々の内の複数のドライバ回路５２の内のいずれか１つ又は複数と、Ｎ本の画素信号線ＳＬの各々と、の間を第１の基板４１Ａ上 で電気的に接続する。これにより、ソースブロック４４は、Ｎ群のドライバ回路群５１−１、５１−２、・・・、５１−Ｎからそれぞれ出力される信号を、Ｎ本の画素信号線ＳＬ１、ＳＬ２、・・・、ＳＬＮに出力する。
【００３０】
ソースブロック４４において、ドライバ回路５２−１１及び５２−１２の出力線は、画素信号線ＳＬ１に電気的に接続されている。つまり、ドライバ回路５２−１１及び５２−１２の両方が、画素信号線ＳＬ１に電気的に結線されている。これにより、ドライバ回路５２−１１から出力される画素信号及びドライバ回路５２−１２から出力される画素信号の両方が、画素信号線ＳＬ１に供給される。つまり、画素信号線ＳＬ１は、２個のドライバ回路５２−１１及び５２−１２によって駆動されることになる。これにより、表示装置４は、画素信号線ＳＬ１を駆動する駆動能力を大きくできる。
【００３１】
同様に、ドライバ回路５２−２１及び５２−２２の出力線は、画素信号線ＳＬ２に電気的に接続されている。つまり、ソースブロック４４は、ドライバ回路５２−２１及び５２−２２の両方を、画素信号線ＳＬ２に電気的に同時に接続する。これにより、ドライバ回路５２−２１から出力される画素信号及びドライバ回路５２−２２から出力される画素信号が、画素信号線ＳＬ２に供給される。つまり、画素信号線ＳＬ２は、２個のドライバ回路５２−２１及び５２−２２によって駆動されることになる。これにより、表示装置４は、画素信号線ＳＬ２を駆動する駆動能力を大きくできる。
【００３２】
同様に、ドライバ回路５２−Ｎ１及び５２−Ｎ２の出力線は、画素信号線ＳＬＮに電気的に接続されている。つまり、ソースブロック４４は、ドライバ回路５２−Ｎ１及び５２−Ｎ２の両方を、画素信号線ＳＬＮに電気的に同時に接続する。これにより、ドライバ回路５２−Ｎ１から出力される画素信号及びドライバ回路５２−Ｎ２から出力される画素信号が、画素信号線ＳＬＮに供給される。つまり、画素信号線ＳＬＮは、２個のドライバ回路５２−Ｎ１及び５２−Ｎ２によって駆動されることになる。これにより、表示装置４は、画素信号線ＳＬＮを駆動する駆動能力を大きくできる。
【００３３】
従って、表示装置４は、画素信号の副画素ＳＰｉｘへの書き込み不足を抑制できる。
【００３４】
なお、１本の画素信号線を駆動能力の大きい１個のドライバ回路で駆動する構成が、考えられる。しかしながら、その構成では、駆動能力の大きいドライバ回路を含むソースドライバＩＣを、新たに設計及び製造し直す必要がある。
【００３５】
一方、表示装置４は、既存のソースドライバＩＣ４３と表示領域ＤＡとの間に、ソースブロック４４を設けるだけで、各画素信号線ＳＬを駆動する駆動能力を大きくできる。
【００３６】
従って、表示装置４は、ソースドライバＩＣを新たに設計及び製造し直すコストを抑制できる。
【００３７】
図４は、第１の実施形態の表示装置を含む表示システムのタイミング図である。より詳しくは、図４は、信号発生器２が駆動回路３に出力する信号２１と、駆動回路３が表示装置４に出力する信号３４と、を示すタイミング図である。
【００３８】
信号発生器２が駆動回路３に出力する信号２１は、水平同期信号ＨＳＹＮＣ−１と、データイネーブル信号ＤＥ−１と、画素データＤ−１と、クロック信号ＣＬＫ−１と、を含む。駆動回路３が表示装置４に出力する信号３４は、水平同期信号ＨＳＹＮＣ−２と、データイネーブル信号ＤＥ−２と、画素データＤ−２と、クロック信号ＣＬＫ−２と、を含む。クロック信号ＣＬＫ−２の周波数は、各ドライバ回路群５１が２個のドライバ回路を含むことに対応して、クロック信号ＣＬＫ−１の周波数の２倍である。クロック信号ＣＬＫ−２の周波数は、各ドライバ回路群５１がＭ個のドライバ回路を含む場合は、クロック信号ＣＬＫ−１の周波数のＭ倍である。
【００３９】
水平同期信号ＨＳＹＮＣ−１がローレベルである、タイミングｔ０からタイミングｔ１までの期間は、水平ブランキング期間である。水平同期信号ＨＳＹＮＣ−１がハイレベルである、タイミングｔ１からタイミングｔ２０までの期間は、１水平期間である。水平同期信号ＨＳＹＮＣ−２は、水平同期信号ＨＳＹＮＣ−１よりも、駆動回路３の遅延時間だけ遅れている。同様に、クロック信号ＣＬＫ−２は、クロック信号ＣＬＫ−１よりも遅延時間だけ遅れている。
【００４０】
信号発生器２は、タイミングｔ２において、ハイレベルのデータイネーブル信号ＤＥ−１とともに、１水平ラインの第１列目の画素データ「Ｄ１」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ２において、画素データ「Ｄ１」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「Ｄ１」を、フレームメモリ３２内に複製しても良い。つまり、タイミングコントローラ３１は、２個の画素データ「Ｄ１」を、フレームメモリ３２内に格納しても良い。
【００４１】
タイミングコントローラ３１は、タイミングｔ２から遅延時間経過後のタイミングｔ３において、ハイレベルのデータイネーブル信号ＤＥ−２とともに、画素データ「Ｄ１」を、表示装置４に出力する。タイミングｔ３において表示装置４に入力された画素データ「Ｄ１」は、ドライバ回路群５１−１内のドライバ回路５２−１１に供給される。これにより、ドライバ回路５２−１１は、画素データ「Ｄ１」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００４２】
タイミングコントローラ３１は、タイミングｔ４において、画素データ「Ｄ１」を、表示装置４にもう一度出力する。タイミングｔ４において表示装置４に入力された画素データ「Ｄ１」は、ドライバ回路群５１−１内のドライバ回路５２−１２に供給される。これにより、ドライバ回路５２−１２は、画素データ「Ｄ１」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００４３】
信号発生器２は、タイミングｔ５において、１水平ラインの第２列目の画素データ「Ｄ２」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ５において、画素データ「Ｄ２」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「Ｄ２」を、フレームメモリ３２内に複製しても良い。つまり、タイミングコントローラ３１は、２個の画素データ「Ｄ２」を、フレームメモリ３２内に格納しても良い。
【００４４】
タイミングコントローラ３１は、タイミングｔ５から遅延時間経過後のタイミングｔ６において、画素データ「Ｄ２」を、表示装置４に出力する。タイミングｔ６において表示装置４に入力された画素データ「Ｄ２」は、ドライバ回路群５１−２内のドライバ回路５２−２１に供給される。これにより、ドライバ回路５２−２１は、画素データ「Ｄ２」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００４５】
タイミングコントローラ３１は、タイミングｔ７において、画素データ「Ｄ２」を、表示装置４にもう一度出力する。タイミングｔ７において表示装置４に入力された画素データ「Ｄ２」は、ドライバ回路群５１−２内のドライバ回路５２−２２に供給される。これにより、ドライバ回路５２−２２は、画素データ「Ｄ２」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００４６】
信号発生器２は、タイミングｔ８において、１水平ラインの第３列目の画素データ「Ｄ３」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ８において、画素データ「Ｄ３」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「Ｄ３」を、フレームメモリ３２内に複製しても良い。つまり、タイミングコントローラ３１は、２個の画素データ「Ｄ３」を、フレームメモリ３２内に格納しても良い。
【００４７】
タイミングコントローラ３１は、タイミングｔ８から遅延時間経過後のタイミングｔ９において、画素データ「Ｄ３」を、表示装置４に出力する。タイミングｔ９において表示装置４に入力された画素データ「Ｄ３」は、第３番目のドライバ回路群５１内の一方のドライバ回路５２に供給される。これにより、第３番目のドライバ回路群５１内の一方のドライバ回路５２は、画素データ「Ｄ３」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００４８】
タイミングコントローラ３１は、タイミングｔ１０において、画素データ「Ｄ３」を、表示装置４にもう一度出力する。タイミングｔ１０において表示装置４に入力された画素データ「Ｄ３」は、第３番目のドライバ回路群５１内の他方のドライバ回路５２に供給される。これにより、第３番目のドライバ回路群５１内の他方のドライバ回路５２は、画素データ「Ｄ３」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００４９】
信号発生器２は、タイミングｔ１１において、１水平ラインの第（Ｎ−２）列目の画素データ「ＤＮ−２」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ１１において、画素データ「ＤＮ−２」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「ＤＮ−２」を、フレームメモリ３２内に複製しても良い。つまり、タイミングコントローラ３１は、２個の画素データ「ＤＮ−２」を、フレームメモリ３２内に格納しても良い。
【００５０】
タイミングコントローラ３１は、タイミングｔ１１から遅延時間経過後のタイミングｔ１２において、画素データ「ＤＮ−２」を、表示装置４に出力する。タイミングｔ１２において表示装置４に入力された画素データ「ＤＮ−２」は、第（Ｎ−２）番目のドライバ回路群５１内の一方のドライバ回路５２に供給される。これにより、第（Ｎ−２）番目のドライバ回路群５１内の一方のドライバ回路５２は、画素データ「ＤＮ−２」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００５１】
タイミングコントローラ３１は、タイミングｔ１３において、画素データ「ＤＮ−２」を、表示装置４にもう一度出力する。タイミングｔ１３において表示装置４に入力された画素データ「ＤＮ−２」は、第（Ｎ−２）番目のドライバ回路群５１内の他方のドライバ回路５２に供給される。これにより、第（Ｎ−２）番目のドライバ回路群５１内の他方のドライバ回路５２は、画素データ「ＤＮ−２」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００５２】
信号発生器２は、タイミングｔ１４において、１水平ラインの第（Ｎ−１）列目の画素データ「ＤＮ−１」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ１４において、画素データ「ＤＮ−１」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「ＤＮ−１」を、フレームメモリ３２内に複製しても良い。つまり、タイミングコントローラ３１は、２個の画素データ「ＤＮ−１」を、フレームメモリ３２内に格納しても良い。
【００５３】
タイミングコントローラ３１は、タイミングｔ１４から遅延時間経過後のタイミングｔ１５において、画素データ「ＤＮ−１」を、表示装置４に出力する。タイミングｔ１５において表示装置４に入力された画素データ「ＤＮ−１」は、第（Ｎ−１）番目のドライバ回路群５１内の一方のドライバ回路５２に供給される。これにより、第（Ｎ−１）番目のドライバ回路群５１内の一方のドライバ回路５２は、画素データ「ＤＮ−１」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００５４】
タイミングコントローラ３１は、タイミングｔ１６において、画素データ「ＤＮ−１」を、表示装置４にもう一度出力する。タイミングｔ１６において表示装置４に入力された画素データ「ＤＮ−１」は、第（Ｎ−１）番目のドライバ回路群５１内の他方のドライバ回路５２に供給される。これにより、第（Ｎ−１）番目のドライバ回路群５１内の他方のドライバ回路５２は、画素データ「ＤＮ−１」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００５５】
信号発生器２は、タイミングｔ１７において、１水平ラインの第Ｎ列目の画素データ「ＤＮ」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ１７において、画素データ「ＤＮ」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「ＤＮ」を、フレームメモリ３２内に複製しても良い。つまり、タイミングコントローラ３１は、２個の画素データ「ＤＮ」を、フレームメモリ３２内に格納しても良い。
【００５６】
タイミングコントローラ３１は、タイミングｔ１７から遅延時間経過後のタイミングｔ１８において、画素データ「ＤＮ」を、表示装置４に出力する。タイミングｔ１８において表示装置４に入力された画素データ「ＤＮ」は、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ１に供給される。これにより、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ１は、画素データ「ＤＮ」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００５７】
タイミングコントローラ３１は、タイミングｔ１９において、画素データ「ＤＮ」を、表示装置４にもう一度出力する。タイミングｔ１９において表示装置４に入力された画素データ「ＤＮ」は、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ２に供給される。これにより、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ２は、画素データ「ＤＮ」に基づく画素信号を、ソースブロック４４に出力することが可能になる。
【００５８】
本実施形態の表示装置４において、１本の画素信号線ＳＬは、２個のドライバ回路５２によって駆動される。これにより、表示装置４は、画素信号線ＳＬを駆動する駆動能力を大きくできる。従って、表示装置４は、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。また、表示装置４では、既存のソースドライバＩＣ４３と表示領域ＤＡとの間に、ソースブロック４４を設けるだけで、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。従って、表示装置４は、ソースドライバＩＣを新たに設計及び製造し直すコストを抑制できる。
【００５９】
（第２の実施形態）
第２の実施形態の表示装置を含む表示システムの構成例は、図１に示した第１の実施形態の表示装置を含む表示システムと同様であるので、図示及び説明を省略する。
【００６０】
図５は、第２の実施形態の表示装置を説明する図である。表示装置４ａの表示領域ＤＡ内には、複数の副画素ＳＰｉｘが、Ｙ方向にＭ行、Ｘ方向にＮ列のマトリクス状に配置されている。
【００６１】
表示装置４ａは、ゲートブロック４２ａと、ソースドライバＩＣ４３と、ソースブロック４４ａと、を含む。
【００６２】
ソースブロック４４ａは、Ｎ群のドライバ回路群５１の各々の内の複数のドライバ回路５２の内のいずれか１つ又は複数と、Ｎ本の画素信号線ＳＬの各々と、の間を電気的に接続する。これにより、ソースブロック４４ａは、Ｎ群のドライバ回路群５１−１、５１−２、・・・、５１−Ｎからそれぞれ出力される信号を、Ｎ本の画素信号線ＳＬ１、ＳＬ２、・・・、ＳＬＮに出力する。
【００６３】
ソースブロック４４ａは、副画素ＳＰｉｘのＮ列に対応して、Ｎ個のスイッチ６１−１、６１−２、・・・、６１−Ｎを含んでいる。スイッチ６１−１、６１−２、・・・、６１−Ｎの制御端子には、Ｘ方向に延びているスイッチ制御信号線ＳＷＬが、電気的に接続されている。スイッチ制御信号線ＳＷＬの一端は、ゲートブロック４２ａに電気的に接続されている。
【００６４】
ゲートブロック４２ａは、垂直走査パルスとのタイミングを図りながら、スイッチ制御信号をスイッチ制御信号線ＳＷＬに印加することにより、スイッチ６１−１、６１−２、・・・、６１−Ｎを制御する。
【００６５】
スイッチ６１−１は、スイッチ制御信号がハイレベルの場合には、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続する。スイッチ６１−１は、スイッチ制御信号がローレベルの場合には、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。つまり、スイッチ６１−１は、ある１つのタイミングでは、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続し、別の１つのタイミングでは、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。
【００６６】
同様に、スイッチ６１−２は、スイッチ制御信号がハイレベルの場合には、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続する。スイッチ６１−２は、スイッチ制御信号がローレベルの場合には、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。つまり、スイッチ６１−２は、ある１つのタイミングでは、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続し、別の１つのタイミングでは、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。
【００６７】
同様に、スイッチ６１−Ｎは、スイッチ制御信号がハイレベルの場合には、ドライバ回路５２−Ｎ１と画素信号線ＳＬＮとの間を電気的に接続する。スイッチ６１−Ｎは、スイッチ制御信号がローレベルの場合には、ドライバ回路５２−Ｎ２と画素信号線ＳＬ２との間を電気的に接続する。つまり、スイッチ６１−Ｎは、ある１つのタイミングでは、ドライバ回路５２−Ｎ１と画素信号線ＳＬＮとの間を電気的に接続し、別の１つのタイミングでは、ドライバ回路５２−Ｎ２と画素信号線ＳＬＮとの間を電気的に接続する。
【００６８】
図６は、第２の実施形態の表示装置を含む表示システムのタイミング図である。より詳しくは、図６は、信号発生器２が駆動回路３に出力する信号２１と、駆動回路３が表示装置４ａに出力する信号３４と、を示すタイミング図である。図６は、ドライバ回路群５１の各々内のドライバ回路５２が画像データを受けとるまでのタイミングを示す図である。
【００６９】
信号発生器２が駆動回路３に出力する信号２１は、水平同期信号ＨＳＹＮＣ−１と、データイネーブル信号ＤＥ−１と、画素データＤ−１と、クロック信号ＣＬＫ−１と、を含む。駆動回路３が表示装置４ａに出力する信号３４は、水平同期信号ＨＳＹＮＣ−２と、データイネーブル信号ＤＥ−２と、画素データＤ−２と、クロック信号ＣＬＫ−２と、を含む。クロック信号ＣＬＫ−２の周波数は、各ドライバ回路群５１が２個のドライバ回路を含むことに対応して、クロック信号ＣＬＫ−１の周波数の２倍である。クロック信号ＣＬＫ−２の周波数は、各ドライバ回路群５１がＭ個のドライバ回路を含む場合は、クロック信号ＣＬＫ−１の周波数のＭ倍である。
【００７０】
水平同期信号ＨＳＹＮＣ−１がローレベルである、タイミングｔ３０からタイミングｔ３１までの期間は、水平ブランキング期間である。水平同期信号ＨＳＹＮＣ−１がハイレベルである、タイミングｔ３１からタイミングｔ５０までの期間は、１水平期間である。水平同期信号ＨＳＹＮＣ−２は、水平同期信号ＨＳＹＮＣ−１よりも、駆動回路３の遅延時間だけ遅れている。同様に、クロック信号ＣＬＫ−２は、クロック信号ＣＬＫ−１よりも遅延時間だけ遅れている。
【００７１】
信号発生器２は、タイミングｔ３２において、ハイレベルのデータイネーブル信号ＤＥ−１とともに、１水平ラインの第１列目の画素データ「Ｄ１」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ３２において、画素データ「Ｄ１」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「Ｄ１」の振幅を大きくしたオーバードライブ画素データ「ＯＤ１」を算出して、フレームメモリ３２内に格納しても良い。つまり、タイミングコントローラ３１は、オーバードライブ画素データ「ＯＤ１」と、画素データ「Ｄ１」とを、フレームメモリ３２内に格納しても良い。
【００７２】
本実施形態では、オーバードライブ画素データ「ＯＤ１」の値は、画素データ「Ｄ１」の値の１．１倍とする。つまり、オーバードライブ画素データ「ＯＤ１」の値は、画素データ「Ｄ１」の値を１０％オーバードライブした値とする。なお、本開示は、これに限定されない。例えば、オーバードライブ画素データ「ＯＤ１」の値は、画素データ「Ｄ１」の値の１．０５倍から１．１５倍の範囲であっても良い。また、オーバードライブ画素データ「ＯＤ１」の値は、画素データ「Ｄ１」の値の１．０１倍から１．２０倍の範囲であっても良い。
【００７３】
タイミングコントローラ３１は、タイミングｔ３２から遅延時間経過後のタイミングｔ３３において、ハイレベルのデータイネーブル信号ＤＥ−２とともに、オーバードライブ画素データ「ＯＤ１」を、表示装置４ａに出力する。タイミングｔ３３において表示装置４ａに入力されたオーバードライブ画素データ「ＯＤ１」は、ドライバ回路群５１−１内のドライバ回路５２−１１に供給される。これにより、ドライバ回路５２−１１は、オーバードライブ画素データ「ＯＤ１」に基づくオーバードライブ画素信号を、ソースブロック４４ａ内のスイッチ６１−１に出力することが可能になる。
【００７４】
タイミングコントローラ３１は、タイミングｔ３４において、画素データ「Ｄ１」を、表示装置４ａに出力する。タイミングｔ３４において表示装置４ａに入力された画素データ「Ｄ１」は、ドライバ回路群５１−１内のドライバ回路５２−１２に供給される。これにより、ドライバ回路５２−１２は、画素データ「Ｄ１」に基づく画素信号を、ソースブロック４４ａ内のスイッチ６１−１に出力することが可能になる。
【００７５】
信号発生器２は、タイミングｔ３５において、１水平ラインの第２列目の画素データ「Ｄ２」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ３５において、画素データ「Ｄ２」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「Ｄ２」の振幅を大きくしたオーバードライブ画素データ「ＯＤ２」を算出して、フレームメモリ３２内に格納しても良い。つまり、タイミングコントローラ３１は、オーバードライブ画素データ「ＯＤ２」と、画素データ「Ｄ１」とを、フレームメモリ３２内に格納しても良い。
【００７６】
本実施形態では、オーバードライブ画素データ「ＯＤ２」の値は、画素データ「Ｄ２」の値の１．１倍とする。つまり、オーバードライブ画素データ「ＯＤ２」の値は、画素データ「Ｄ２」の値を１０％オーバードライブした値とする。なお、本開示は、これに限定されない。例えば、オーバードライブ画素データ「ＯＤ２」の値は、画素データ「Ｄ２」の値の１．０５倍から１．１５倍の範囲であっても良い。また、オーバードライブ画素データ「ＯＤ２」の値は、画素データ「Ｄ２」の値の１．０１倍から１．２０倍の範囲であっても良い。
【００７７】
タイミングコントローラ３１は、タイミングｔ３５から遅延時間経過後のタイミングｔ３６において、オーバードライブ画素データ「ＯＤ２」を、表示装置４ａに出力する。タイミングｔ３６において表示装置４ａに入力されたオーバードライブ画素データ「ＯＤ２」は、ドライバ回路群５１−２内のドライバ回路５２−２１に供給される。これにより、ドライバ回路５２−２１は、オーバードライブ画素データ「ＯＤ２」に基づくオーバードライブ画素信号を、ソースブロック４４ａ内のスイッチ６１−２に出力することが可能になる。
【００７８】
タイミングコントローラ３１は、タイミングｔ３７において、画素データ「Ｄ２」を、表示装置４ａに出力する。タイミングｔ３７において表示装置４ａに入力された画素データ「Ｄ２」は、ドライバ回路群５１−２内のドライバ回路５２−２２に供給される。これにより、ドライバ回路５２−２２は、画素データ「Ｄ２」に基づく画素信号を、ソースブロック４４ａ内のスイッチ６１−２に出力することが可能になる。
【００７９】
信号発生器２は、タイミングｔ３８において、１水平ラインの第３列目の画素データ「Ｄ３」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ３８において、画素データ「Ｄ３」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「Ｄ３」の振幅を大きくしたオーバードライブ画素データ「ＯＤ３」を算出して、フレームメモリ３２内に格納しても良い。つまり、タイミングコントローラ３１は、オーバードライブ画素データ「ＯＤ３」と、画素データ「Ｄ３」とを、フレームメモリ３２内に格納しても良い。
【００８０】
本実施形態では、オーバードライブ画素データ「ＯＤ３」の値は、画素データ「Ｄ３」の値の１．１倍とする。つまり、オーバードライブ画素データ「ＯＤ３」の値は、画素データ「Ｄ３」の値を１０％オーバードライブした値とする。なお、本開示は、これに限定されない。例えば、オーバードライブ画素データ「ＯＤ３」の値は、画素データ「Ｄ３」の値の１．０５倍から１．１５倍の範囲であっても良い。また、オーバードライブ画素データ「ＯＤ３」の値は、画素データ「Ｄ３」の値の１．０１倍から１．２０倍の範囲であっても良い。
【００８１】
タイミングコントローラ３１は、タイミングｔ３８から遅延時間経過後のタイミングｔ３９において、オーバードライブ画素データ「ＯＤ３」を、表示装置４ａに出力する。タイミングｔ３９において表示装置４ａに入力されたオーバードライブ画素データ「ＯＤ３」は、第３番目のドライバ回路群５１内の一方のドライバ回路５２に供給される。これにより、第３番目のドライバ回路群５１内の一方のドライバ回路５２は、オーバードライブ画素データ「ＯＤ３」に基づくオーバードライブ画素信号を、ソースブロック４４内の第３番目のスイッチ６１に出力することが可能になる。
【００８２】
タイミングコントローラ３１は、タイミングｔ４０において、画素データ「Ｄ３」を、表示装置４ａに出力する。タイミングｔ４０において表示装置４ａに入力された画素データ「Ｄ３」は、第３番目のドライバ回路群５１内の他方のドライバ回路５２に供給される。これにより、第３番目のドライバ回路群５１内の他方のドライバ回路５２は、画素データ「Ｄ３」に基づく画素信号を、ソースブロック４４内の第３番目のスイッチ６１に出力することが可能になる。
【００８３】
信号発生器２は、タイミングｔ４１において、１水平ラインの第（Ｎ−２）列目の画素データ「ＤＮ−２」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ４１において、画素データ「ＤＮ−２」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「ＤＮ−２」の振幅を大きくしたオーバードライブ画素データ「ＯＤＮ−２」を算出して、フレームメモリ３２内に格納しても良い。つまり、タイミングコントローラ３１は、オーバードライブ画素データ「ＯＤＮ−２」と、画素データ「ＤＮ−２」とを、フレームメモリ３２内に格納しても良い。
【００８４】
本実施形態では、オーバードライブ画素データ「ＯＤＮ−２」の値は、画素データ「ＤＮ−２」の値の１．１倍とする。つまり、オーバードライブ画素データ「ＯＤＮ−２」の値は、画素データ「ＤＮ−２」の値を１０％オーバードライブした値とする。なお、本開示は、これに限定されない。例えば、オーバードライブ画素データ「ＯＤＮ−２」の値は、画素データ「ＤＮ−２」の値の１．０５倍から１．１５倍の範囲であっても良い。また、オーバードライブ画素データ「ＯＤＮ−２」の値は、画素データ「ＤＮ−２」の値の１．０１倍から１．２０倍の範囲であっても良い。
【００８５】
タイミングコントローラ３１は、タイミングｔ４１から遅延時間経過後のタイミングｔ４２において、オーバードライブ画素データ「ＯＤＮ−２」を、表示装置４ａに出力する。タイミングｔ４２において表示装置４ａに入力されたオーバードライブ画素データ「ＯＤＮ−２」は、第（Ｎ−２）番目のドライバ回路群５１内の一方のドライバ回路５２に供給される。これにより、第（Ｎ−２）番目のドライバ回路群５１内の一方のドライバ回路５２は、オーバードライブ画素データ「ＯＤＮ−２」に基づくオーバードライブ画素信号を、ソースブロック４４ａ内の第（Ｎ−２）番目のスイッチ６１に出力することが可能になる。
【００８６】
タイミングコントローラ３１は、タイミングｔ４３において、画素データ「ＤＮ−２」を、表示装置４ａに出力する。タイミングｔ４３において表示装置４ａに入力された画素データ「ＤＮ−２」は、第（Ｎ−２）番目のドライバ回路群５１内の他方のドライバ回路５２に供給される。これにより、第（Ｎ−２）番目のドライバ回路群５１内の他方のドライバ回路５２は、画素データ「ＤＮ−２」に基づく画素信号を、ソースブロック４４ａ内の第（Ｎ−２）番目のスイッチ６１に出力することが可能になる。
【００８７】
信号発生器２は、タイミングｔ４４において、１水平ラインの第（Ｎ−１）列目の画素データ「ＤＮ−１」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ４４において、画素データ「ＤＮ−１」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「ＤＮ−１」の振幅を大きくしたオーバードライブ画素データ「ＯＤＮ−１」を算出して、フレームメモリ３２内に格納しても良い。つまり、タイミングコントローラ３１は、オーバードライブ画素データ「ＯＤＮ−１」と、画素データ「ＤＮ−１」とを、フレームメモリ３２内に格納しても良い。
【００８８】
本実施形態では、オーバードライブ画素データ「ＯＤＮ−１」の値は、画素データ「ＤＮ−１」の値の１．１倍とする。つまり、オーバードライブ画素データ「ＯＤＮ−１」の値は、画素データ「ＤＮ−１」の値を１０％オーバードライブした値とする。なお、本開示は、これに限定されない。例えば、オーバードライブ画素データ「ＯＤＮ−１」の値は、画素データ「ＤＮ−１」の値の１．０５倍から１．１５倍の範囲であっても良い。また、オーバードライブ画素データ「ＯＤＮ−１」の値は、画素データ「ＤＮ−１」の値の１．０１倍から１．２０倍の範囲であっても良い。
【００８９】
タイミングコントローラ３１は、タイミングｔ４４から遅延時間経過後のタイミングｔ４５において、画素データ「ＯＤＮ−１」を、表示装置４ａに出力する。タイミングｔ４５において表示装置４ａに入力された画素データ「ＯＤＮ−１」は、第（Ｎ−１）番目のドライバ回路群５１内の一方のドライバ回路５２に供給される。これにより、第（Ｎ−１）番目のドライバ回路群５１内の一方のドライバ回路５２は、画素データ「ＯＤＮ−１」に基づくオーバードライブ画素信号を、ソースブロック４４ａ内の第（Ｎ−１）番目のスイッチ６１に出力することが可能になる。
【００９０】
タイミングコントローラ３１は、タイミングｔ４６において、画素データ「ＤＮ−１」を、表示装置４ａに出力する。タイミングｔ４６において表示装置４ａに入力された画素データ「ＤＮ−１」は、第（Ｎ−１）番目のドライバ回路群５１内の他方のドライバ回路５２に供給される。これにより、第（Ｎ−１）番目のドライバ回路群５１内の他方のドライバ回路５２は、画素データ「ＤＮ−１」に基づく画素信号を、ソースブロック４４ａ内の第（Ｎ−１）番目のスイッチ６１に出力することが可能になる。
【００９１】
信号発生器２は、タイミングｔ４７において、１水平ラインの第Ｎ列目の画素データ「ＤＮ」を、駆動回路３に出力する。駆動回路３のタイミングコントローラ３１は、タイミングｔ４７において、画素データ「ＤＮ」をフレームメモリ３２に格納する。なお、タイミングコントローラ３１は、画素データ「ＤＮ」の振幅を大きくしたオーバードライブ画素データ「ＯＤＮ」を算出して、フレームメモリ３２内に格納しても良い。つまり、タイミングコントローラ３１は、オーバードライブ画素データ「ＯＤＮ」と、画素データ「ＤＮ」とを、フレームメモリ３２内に格納しても良い。
【００９２】
本実施形態では、オーバードライブ画素データ「ＯＤＮ」の値は、画素データ「ＤＮ」の値の１．１倍とする。つまり、オーバードライブ画素データ「ＯＤＮ」の値は、画素データ「ＤＮ」の値を１０％オーバードライブした値とする。なお、本開示は、これに限定されない。例えば、オーバードライブ画素データ「ＯＤＮ」の値は、画素データ「ＤＮ」の値の１．０５倍から１．１５倍の範囲であっても良い。また、オーバードライブ画素データ「ＯＤＮ」の値は、画素データ「ＤＮ」の値の１．０１倍から１．２０倍の範囲であっても良い。
【００９３】
タイミングコントローラ３１は、タイミングｔ４７から遅延時間経過後のタイミングｔ４８において、オーバードライブ画素データ「ＯＤＮ」を、表示装置４ａに出力する。タイミングｔ４８において表示装置４ａに入力されたオーバードライブ画素データ「ＯＤＮ」は、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ１に供給される。これにより、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ１は、オーバードライブ画素データ「ＯＤＮ」に基づくオーバードライブ画素信号を、ソースブロック４４ａ内のスイッチ６１−Ｎに出力することが可能になる。
【００９４】
タイミングコントローラ３１は、タイミングｔ４９において、画素データ「ＤＮ」を、表示装置４ａに出力する。タイミングｔ４９において表示装置４ａに入力された画素データ「ＤＮ」は、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ２に供給される。これにより、ドライバ回路群５１−Ｎ内のドライバ回路５２−Ｎ２は、画素データ「ＤＮ」に基づく画素信号を、ソースブロック４４ａ内のスイッチ６１−Ｎに出力することが可能になる。
【００９５】
図７は、第２の実施形態の表示装置のタイミング図である。先に示した図６は、ドライバ回路群５１の各々内のドライバ回路５２が画像データを受けとるまでのタイミングを示す図であった。一方、図７は、ドライバ回路群５１の各々内のドライバ回路５２が画像データをスイッチ６１の手前まで出力し、画像データがスイッチ６１から画素信号線ＳＬに出力されるタイミングを示す図である。図６に示した通り、ドライバ回路５２は、画像データを駆動回路３からシリアルに受け取る。そして、図７に示す通り、ドライバ回路５２は、画像データをスイッチ６１の手前までパラレルに出力する。なお、ドライバ回路５２は、画像データをスイッチ６１の手前までパラレルに出力することに限定されない。
【００９６】
ゲートスタート信号ＹＳＴは、ゲートブロック４２ａが副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒのゲート駆動を開始する時期を表す信号である。ゲートブロック４２ａは、ゲートクロック信号ＹＣＫに同期して、走査信号ＧＳ−１、ＧＳ−２、ＧＳ−３、ＧＳ−４、・・・を、走査線ＧＬ１、ＧＬ２、・・・に順次出力する。
【００９７】
実施形態では、表示装置４ａは、複数の副画素ＳＰｉｘの行ごとに印加電圧の極性を反転する、カラム反転駆動を行うものとする。
【００９８】
ドライバ回路５２−１１は、タイミングｔ６０において、オーバードライブ画素信号ＤＳ−１１を出力する。また、ドライバ回路５２−１２は、タイミングｔ６０において、画素信号ＤＳ−１２を出力する。また、ドライバ回路５２−２１は、タイミングｔ６０において、オーバードライブ画素信号ＤＳ−２１を出力する。また、ドライバ回路５２−２２は、タイミングｔ６０において、画素信号ＤＳ−２２を出力する。
【００９９】
ゲートブロック４２ａは、タイミングｔ６０において、スイッチ制御信号線ＳＷＬに出力するスイッチ制御信号ＳＷＳをハイレベルにする。スイッチ６１−１は、タイミングｔ６０において、スイッチ制御信号ＳＷＳがハイレベルになると、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ６０において、ドライバ回路５２−１１が出力するオーバードライブ画素信号ＤＳ−１１となる。
【０１００】
また、スイッチ６１−２は、タイミングｔ６０において、スイッチ制御信号ＳＷＳがハイレベルになると、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ６０において、ドライバ回路５２−２１が出力するオーバードライブ画素信号ＤＳ−２１となる。
【０１０１】
ゲートブロック４２ａは、タイミングｔ６１において、走査線ＧＬ１に出力する走査信号ＧＳ−１をハイレベルにする。走査信号ＧＳ−１がハイレベルである、タイミングｔ６１からタイミングｔ６３までの期間が、第１行目のＮ個の副画素ＳＰｉｘへの書き込み期間である。
【０１０２】
第１行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ６１において、走査信号ＧＳ−１がハイレベルになると、オフ状態からオン状態に遷移する。第１行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ６１において、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。また、第１行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ６１において、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。これにより、第１行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ６１において、オーバードライブ画像表示が行われる。
【０１０３】
ゲートブロック４２ａは、タイミングｔ６２において、スイッチ制御信号線ＳＷＬに出力するスイッチ制御信号ＳＷＳをローレベルにする。スイッチ６１−１は、タイミングｔ６２において、スイッチ制御信号ＳＷＳがローレベルになると、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ６２において、ドライバ回路５２−１２が出力する画素信号ＤＳ−１２となる。走査信号ＧＳ−１は、タイミングｔ６２では、ハイレベルである。従って、第１行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ６２において、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１０４】
また、スイッチ６１−２は、タイミングｔ６２において、スイッチ制御信号ＳＷＳがローレベルになると、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ６２において、ドライバ回路５２−２２が出力する画素信号ＤＳ−２２となる。走査信号ＧＳ−１は、タイミングｔ６２では、ハイレベルである。従って、第１行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ６２において、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。これにより、第１行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ６２において、通常の画像表示（非オーバードライブ画像表示）が行われる。
【０１０５】
ゲートブロック４２ａは、タイミングｔ６３において、走査信号ＧＳ−１をローレベルにする。 なお、ゲートブロック４２ａは、タイミングｔ６３に先だって、走査信号ＧＳ−１をローレベルにしても良い。第１行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ６３において、走査信号ＧＳ−１がローレベルになると、オン状態からオフ状態に遷移する。これにより、第１行目のＮ個の副画素ＳＰｉｘへの書き込み期間は、タイミングｔ６３において、終了する。従って、第１行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ６３において、通常の画像表示が維持される。
【０１０６】
以上の通り、スイッチ６１−１は、書き込み期間の直前の期間（例えば、タイミングｔ６０からタイミングｔ６１までの期間）、及び、書き込み期間の始めの第１の期間（例えば、タイミングｔ６１からタイミングｔ６２までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１１と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより第１の期間において、第１行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。
【０１０７】
また、スイッチ６１−２は、書き込み期間の直前の期間、及び、第１の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２１と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第１の期間において、第１行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。
【０１０８】
また、スイッチ６１−１は、第１の期間に続く第２の期間（例えば、タイミングｔ６２からタイミングｔ６３までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１２と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより、第２の期間において、第１行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１０９】
また、スイッチ６１−２は、第２の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２２と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第２の期間において、第１行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。
【０１１０】
ドライバ回路５２−１１は、タイミングｔ６３において、オーバードライブ画素信号ＤＳ−１１を出力する。また、ドライバ回路５２−１２は、タイミングｔ６３において、画素信号ＤＳ−１２を出力する。また、ドライバ回路５２−２１は、タイミングｔ６３において、オーバードライブ画素信号ＤＳ−２１を出力する。また、ドライバ回路５２−２２は、タイミングｔ６３において、画素信号ＤＳ−２２を出力する。
【０１１１】
ゲートブロック４２ａは、タイミングｔ６３において、スイッチ制御信号線ＳＷＬに出力するスイッチ制御信号ＳＷＳをハイレベルにする。スイッチ６１−１は、タイミングｔ６３において、スイッチ制御信号ＳＷＳがハイレベルになると、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ６３において、ドライバ回路５２−１１が出力するオーバードライブ画素信号ＤＳ−１１となる。
【０１１２】
また、スイッチ６１−２は、タイミングｔ６３において、スイッチ制御信号ＳＷＳがハイレベルになると、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ６３において、ドライバ回路５２−２１が出力するオーバードライブ画素信号ＤＳ−２１となる。
【０１１３】
ゲートブロック４２ａは、タイミングｔ６４において、走査線ＧＬ２に出力する走査信号ＧＳ−２をハイレベルにする。走査信号ＧＳ−２がハイレベルである、タイミングｔ６４からタイミングｔ６６までの期間が、第２行目のＮ個の副画素ＳＰｉｘへの書き込み期間である。
【０１１４】
第２行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ６４において、走査信号ＧＳ−２がハイレベルになると、オフ状態からオン状態に遷移する。第２行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ６４において、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。また、第２行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ６４において、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。これにより、第２行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ６４において、オーバードライブ画像表示が行われる。
【０１１５】
ゲートブロック４２ａは、タイミングｔ６５において、スイッチ制御信号線ＳＷＬに出力するスイッチ制御信号ＳＷＳをローレベルにする。スイッチ６１−１は、タイミングｔ６５において、スイッチ制御信号ＳＷＳがローレベルになると、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ６５において、ドライバ回路５２−１２が出力する画素信号ＤＳ−１２となる。走査信号ＧＳ−２は、タイミングｔ６５では、ハイレベルである。従って、第２行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ６５において、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１１６】
また、スイッチ６１−２は、タイミングｔ６５において、スイッチ制御信号ＳＷＳがローレベルになると、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ６５において、ドライバ回路５２−２２が出力する画素信号ＤＳ−２２となる。走査信号ＧＳ−２は、タイミングｔ６５では、ハイレベルである。従って、第２行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ６５において、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。これにより、第２行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ６５において、通常の画像表示（非オーバードライブ画像表示）が行われる。
【０１１７】
ゲートブロック４２ａは、タイミングｔ６６において、走査信号ＧＳ−２をローレベルにする。 なお、ゲートブロック４２ａは、タイミングｔ６６に先だって、走査信号ＧＳ−２をローレベルにしても良い。第２行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ６６において、走査信号ＧＳ−２がローレベルになると、オン状態からオフ状態に遷移する。これにより、第２行目のＮ個の副画素ＳＰｉｘへの書き込み期間は、タイミングｔ６６において、終了する。従って、第２行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ６６において、通常の画像表示が維持される。
【０１１８】
以上の通り、スイッチ６１−１は、書き込み期間の直前の期間（例えば、タイミングｔ６３からタイミングｔ６４までの期間）、及び、書き込み期間の始めの第１の期間（例えば、タイミングｔ６４からタイミングｔ６５までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１１と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより第１の期間において、第２行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。
【０１１９】
また、スイッチ６１−２は、書き込み期間の直前の期間、及び、第１の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２１と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第１の期間において、第２行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。
【０１２０】
また、スイッチ６１−１は、第１の期間に続く第２の期間（例えば、タイミングｔ６５からタイミングｔ６６までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１２と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより、第２の期間において、第２行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１２１】
また、スイッチ６１−２は、第２の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２２と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第２の期間において、第２行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。
【０１２２】
本実施形態の表示装置４ａにおいて、各ドライバ回路群５１内の一対のドライバ回路５２は、オーバードライブ画素信号及び画素信号を夫々出力する。各スイッチ６１は、書き込み期間の直前の期間、及び、第１の期間では、オーバードライブ画素信号を出力する 、一方のドライバ回路５２と画素信号線ＳＬとの間を電気的に接続する。また、各スイッチ６１は、第２の期間では、画素信号を出力する、他方のドライバ回路５２と画素信号線ＳＬとの間を電気的に接続する。これにより、表示装置４ａは、画素信号線ＳＬの負荷が最も大きい、書き込み期間の開始時、つまり第１の期間に、画素信号線ＳＬをオーバードライブ駆動することができる。従って、表示装置４ａは、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。また、表示装置４ａでは、既存のソースドライバＩＣ４３と表示領域ＤＡとの間に、ソースブロック４４ａを設けるだけで、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。従って、表示装置４ａは、ソースドライバＩＣを新たに設計及び製造し直すコストを抑制できる。
【０１２３】
（第３の実施形態）
図８は、第３の実施形態の表示装置を含む表示システムの一構成例を示すブロック図である。表示システム１ｂは、信号発生器２と、駆動回路３ｂと、表示装置４ｂと、を含む。
【０１２４】
駆動回路３ｂは、タイミングコントローラ３１と、フレームメモリ３２と、モード切替レジスタ３３と、を含む。表示装置４ｂは、基板４１の額縁領域ＧＤ内にそれぞれ配置された、ゲートブロック４２ｂと、ソースドライバＩＣ４３と、ソースブロック４４ｂと、を含む。
【０１２５】
モード切替レジスタ３３には、信号発生器２からデータが書き込まれる。モード切替レジスタ３３に書き込まれたデータは、ゲートブロック４２ｂに出力される。例えば、モード切替レジスタ３３に「０ｘ００」が書き込まれた場合には、「０ｘ００」がゲートブロック４２ｂに出力される。また、例えば、モード切替レジスタ３３に「０ｘ０１」が書き込まれた場合には、「０ｘ０１」がゲートブロック４２ｂに出力される。ゲートブロック４２ｂは、「０ｘ００」がモード切替レジスタ３３から供給されたら、第１のモードで動作し、「０ｘ０１」がモード切替レジスタ３３から供給されたら、第２のモードで動作する。
【０１２６】
図９は、第３の実施形態の表示装置を説明する図である。
【０１２７】
ソースブロック４４ｂは、Ｎ群のドライバ回路群５１の各々の内の複数のドライバ回路５２の内のいずれか１つ又は複数と、Ｎ本の画素信号線ＳＬの各々と、の間を電気的に接続する。これにより、ソースブロック４４ｂは、Ｎ群のドライバ回路群５１−１、５１−２、・・・、５１−Ｎからそれぞれ出力される信号を、Ｎ本の画素信号線ＳＬ１、ＳＬ２、・・・、ＳＬＮに出力する。
【０１２８】
ソースブロック４４ｂは、副画素ＳＰｉｘのＮ列に対応して、Ｎ個のスイッチ７１−１、７１−２、・・・、７１−Ｎを含んでいる。スイッチ７１−１、７１−２、・・・、７１−Ｎの２個の制御端子には、Ｘ方向に延びている第１のスイッチ制御信号線ＳＷＬ−１及び第２のスイッチ制御信号線ＳＷＬ−２が、電気的に接続されている。第１のスイッチ制御信号線ＳＷＬ−１及び第２のスイッチ制御信号線ＳＷＬ−２の一端は、ゲートブロック４２ｂに電気的に接続されている。
【０１２９】
ゲートブロック４２ｂは、垂直走査パルスとのタイミングを図りながら、第１のスイッチ制御信号を第１のスイッチ制御信号線ＳＷＬ−１に印加し、第２のスイッチ制御信号を第２のスイッチ制御信号線ＳＷＬ−２に印加することにより、スイッチ７１−１、７１−２、・・・、７１−Ｎを制御する。
【０１３０】
スイッチ７１−１は、第１の部分７２−１１と、第２の部分７２−１２と、を含む。第１の部分７２−１１は、第１のスイッチ制御信号がハイレベルの場合には、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続する。第１の部分７２−１１は、第１のスイッチ制御信号がローレベルの場合には、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に遮断する。第２の部分７２−１２は、第２のスイッチ制御信号がハイレベルの場合には、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。第２の部分７２−１２は、第２のスイッチ制御信号がローレベルの場合には、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に遮断する。
【０１３１】
同様に、スイッチ７１−２は、第１の部分７２−２１と、第２の部分７２−２２と、を含む。第１の部分７２−２１は、第１のスイッチ制御信号がハイレベルの場合には、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続する。第１の部分７２−２１は、第１のスイッチ制御信号がローレベルの場合には、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に遮断する。第２の部分７２−２２は、第２のスイッチ制御信号がハイレベルの場合には、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。第２の部分７２−２２は、第２のスイッチ制御信号がローレベルの場合には、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に遮断する。
【０１３２】
同様に、スイッチ７１−Ｎは、第１の部分７２−Ｎ１と、第２の部分７２−Ｎ２と、を含む。第１の部分７２−Ｎ１は、第１のスイッチ制御信号がハイレベルの場合には、ドライバ回路５２−Ｎ１と画素信号線ＳＬＮとの間を電気的に接続する。第１の部分７２−Ｎ１は、第１のスイッチ制御信号がローレベルの場合には、ドライバ回路５２−Ｎ１と画素信号線ＳＬＮとの間を電気的に遮断する。第２の部分７２−Ｎ２は、第２のスイッチ制御信号がハイレベルの場合には、ドライバ回路５２−Ｎ２と画素信号線ＳＬＮとの間を電気的に接続する。第２の部分７２−Ｎ２は、第２のスイッチ制御信号がローレベルの場合には、ドライバ回路５２−Ｎ２と画素信号線ＳＬＮとの間を電気的に遮断する。
【０１３３】
［第３の実施形態の第１のモードの動作］
第３の実施形態の表示装置４ｂの第１のモードの動作について、説明する。第３の実施形態の表示装置４ｂを含む表示システム１ｂの第１のモードのタイミング図は、先に説明した図４に示す、第１の実施形態の表示装置４を含む表示システム１と同様である。
【０１３４】
第３の実施形態の第１のモードでは、第１の実施形態と同様に、ドライバ回路５２−１１には、画素データ「Ｄ１」が供給される。ドライバ回路５２−１２には、画素データ「Ｄ１」が供給される。ドライバ回路５２−２１には、画素データ「Ｄ２」が供給される。ドライバ回路５２−２２には、画素データ「Ｄ２」が供給される。
【０１３５】
図１０は、第３の実施形態の表示装置の第１のモードのタイミング図である。ゲートスタート信号ＹＳＴは、ゲートブロック４２ｂが副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒのゲート駆動を開始する時期を表す信号である。ゲートブロック４２ｂは、ゲートクロック信号ＹＣＫに同期して、走査信号ＧＳ−１、ＧＳ−２、ＧＳ−３、ＧＳ−４、・・・を、走査線ＧＬ１、ＧＬ２、・・・に順次出力する。
【０１３６】
実施形態では、表示装置４ｂは、複数の副画素ＳＰｉｘの行ごとに印加電圧の極性を反転する、カラム反転駆動を行うものとする。
【０１３７】
ドライバ回路５２−１１は、タイミングｔ７０において、画素信号ＤＳ−１１を出力する。また、ドライバ回路５２−１２は、タイミングｔ７０において、画素信号ＤＳ−１２を出力する。また、ドライバ回路５２−２１は、タイミングｔ７０において、画素信号ＤＳ−２１を出力する。また、ドライバ回路５２−２２は、タイミングｔ７０において、画素信号ＤＳ−２２を出力する。
【０１３８】
ここで、ドライバ回路５２−１１及びドライバ回路５２−１２には、画素データ「Ｄ１」が供給されている。従って、画素信号ＤＳ−１１と画素信号ＤＳ−１２とは、等しい。また、ドライバ回路５２−２１及びドライバ回路５２−２２には、画素データ「Ｄ２」が供給されている。従って、画素信号ＤＳ−２１と画素信号ＤＳ−２２とは、等しい。
【０１３９】
ゲートブロック４２ｂは、タイミングｔ７０において、第１のスイッチ制御信号ＳＷＳ−１及び第２のスイッチ制御信号ＳＷＳ−２をハイレベルにする。スイッチ７１−１の第１の部分７２−１１は、タイミングｔ７０において、第１のスイッチ制御信号ＳＷＳ−１がハイレベルになると、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続する。また、スイッチ７１−１の第２の部分７２−１２は、タイミングｔ７０において、第２のスイッチ制御信号ＳＷＳ−２がハイレベルになると、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。従って、画素信号線ＳＬ１は、ドライバ回路５２−１１及びドライバ回路５２−１２によって駆動される。これにより、信号ＳＳ−１は、タイミングｔ７０において、ドライバ回路５２−１１及びドライバ回路５２−１２が出力する画素信号ＤＳ−１１（＝ＤＳ−１２）となる。
【０１４０】
また、スイッチ７１−２の第１の部分７２−２１は、タイミングｔ７０において、第１のスイッチ制御信号ＳＷＳ−１がハイレベルになると、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続する。また、スイッチ７１−２の第２の部分７２−２２は、タイミングｔ７０において、第２のスイッチ制御信号ＳＷＳ−２がハイレベルになると、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。従って、画素信号線ＳＬ２は、ドライバ回路５２−２１及びドライバ回路５２−２２によって駆動される。これにより、信号ＳＳ−２は、タイミングｔ７０において、ドライバ回路５２−２１及びドライバ回路５２−２２が出力する画素信号ＤＳ−２１（＝ＤＳ−２２）となる。
【０１４１】
ゲートブロック４２ｂは、タイミングｔ７１において、走査線ＧＬ１に出力する走査信号ＧＳ−１をハイレベルにする。走査信号ＧＳ−１がハイレベルである、タイミングｔ７１からタイミングｔ７２までの期間が、第１行目のＮ個の副画素ＳＰｉｘへの書き込み期間である。
【０１４２】
第１行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ７１において、走査信号ＧＳ−１がハイレベルになると、オフ状態からオン状態に遷移する。第１行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ７１において、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１１（＝ＤＳ−１２）が、書き込まれる。また、第１行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ７１において、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２１（＝ＤＳ−２２）が、書き込まれる。
【０１４３】
ゲートブロック４２ｂは、タイミングｔ７２において、走査信号ＧＳ−１をローレベルにする。 なお、ゲートブロック４２ｂは、タイミングｔ７２に先だって、走査信号ＧＳ−１をローレベルにしても良い。第１行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ７２において、走査信号ＧＳ−１がローレベルになると、オン状態からオフ状態に遷移する。これにより、第１行目のＮ個の副画素ＳＰｉｘへの書き込み期間は、タイミングｔ７２において、終了する。従って、第１行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ７２において、通常の画像表示が維持される。
【０１４４】
以上の通り、スイッチ７１−１は、書き込み期間の直前の期間（例えば、タイミングｔ７０からタイミングｔ７１までの期間）、及び、書き込み期間（例えば、タイミングｔ７１からタイミングｔ７２までの期間）において、ドライバ回路群５１−１の内の複数のドライバ回路５１−１１及び５１−１２と、画素信号線ＳＬ１と、の間を電気的に接続する。 これにより、書き込み期間において、第１行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１１（＝ＤＳ−１２）が、書き込まれる。
【０１４５】
また、スイッチ７１−２は、書き込み期間において、ドライバ回路群５１−２の内の複数のドライバ回路５１−２１及び５１−２２と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、書き込み期間において、第１行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２１（＝ＤＳ２−２２）が、書き込まれる。
【０１４６】
ドライバ回路５２−１１は、タイミングｔ７２において、画素信号ＤＳ−１１を出力する。また、ドライバ回路５２−１２は、タイミングｔ７２において、画素信号ＤＳ−１２を出力する。ここで、画素信号ＤＳ−１１と画素信号ＤＳ−１２とは、等しい。また、ドライバ回路５２−２１は、タイミングｔ７２において、画素信号ＤＳ−２１を出力する。また、ドライバ回路５２−２２は、タイミングｔ７２ において、画素信号ＤＳ−２２を出力する。ここで、画素信号ＤＳ−２１と画素信号ＤＳ−２２とは、等しい。
【０１４７】
ゲートブロック４２ｂは、タイミングｔ７３において、走査線ＧＬ２に出力する走査信号ＧＳ−２をハイレベルにする。走査信号ＧＳ−２がハイレベルである、タイミングｔ７３からタイミングｔ７４までの期間が、第２行目のＮ個の副画素ＳＰｉｘへの書き込み期間である。
【０１４８】
第２行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ７３において、走査信号ＧＳ−２がハイレベルになると、オフ状態からオン状態に遷移する。第２行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ７３において、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１１（＝ＤＳ−１２）が、書き込まれる。また、第２行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ７３において、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２１（＝ＤＳ−２２）が、書き込まれる。
【０１４９】
ゲートブロック４２ｂは、タイミングｔ７４において、走査信号ＧＳ−２をローレベルにする。なお、ゲートブロック４２ｂは、タイミングｔ７４に先だって、走査信号ＧＳ−２をローレベルにしても良い。第２行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ７４において、走査信号ＧＳ−１がローレベルになると、オン状態からオフ状態に遷移する。これにより、第２行目のＮ個の副画素ＳＰｉｘへの書き込み期間は、タイミングｔ７４において、終了する。従って、第２行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ７４において、通常の画像表示が維持される。
【０１５０】
以上の通り、スイッチ７１−１は、書き込み期間の直前の期間（例えば、タイミングｔ７２からタイミングｔ７３までの期間）、及び、書き込み期間（例えば、タイミングｔ７３からタイミングｔ７４までの期間）において、ドライバ回路群５１−１の内の複数のドライバ回路５１−１１及び５１−１２と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより、書き込み期間において、第１行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１１（＝ＤＳ−１２）が、書き込まれる。
【０１５１】
また、スイッチ７１−２は、書き込み期間において、ドライバ回路群５１−２の内の複数のドライバ回路５１−２１及び５１−２２と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、書き込み期間において、第１行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２１（＝ＤＳ２−２２）が、書き込まれる。
【０１５２】
本実施形態の表示装置４ｂは、第１の実施形態の表示装置４と同様の効果を奏する。即ち、１本の画素信号線ＳＬは、２個のドライバ回路５２によって駆動される。これにより、表示装置４ｂは、画素信号線ＳＬを駆動する駆動能力を大きくできる。従って、表示装置４ｂは、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。また、表示装置４ｂでは、既存のソースドライバＩＣ４３と表示領域ＤＡとの間に、ソースブロック４４ｂを設けるだけで、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。従って、表示装置４ｂは、ソースドライバＩＣを新たに設計及び製造し直すコストを抑制できる。
【０１５３】
［第３の実施形態の第２のモードの動作］
第３の実施形態の表示装置４ｂの第２のモードの動作について、説明する。第３の実施形態の表示装置４ｂを含む表示システム１ｂの第２のモードのタイミング図は、先に説明した図６に示す、第２の実施形態の表示装置４ａを含む表示システムと同様である。
【０１５４】
第３の実施形態の第２のモードでは、第２の実施形態と同様に、ドライバ回路５２−１１には、オーバードライブ画素データ「ＯＤ１」が供給される。ドライバ回路５２−１２には、画素データ「Ｄ１」が供給される。ドライバ回路５２−２１には、オーバードライブ画素データ「ＯＤ２」が供給される。ドライバ回路５２−２２には、画素データ「Ｄ２」が供給される。
【０１５５】
図１１は、第３の実施形態の表示装置の第２のモードのタイミング図である。ゲートスタート信号ＹＳＴは、ゲートブロック４２ｂが副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒのゲート駆動を開始する時期を表す信号である。ゲートブロック４２ｂは、ゲートクロック信号ＹＣＫに同期して、走査信号ＧＳ−１、ＧＳ−２、ＧＳ−３、ＧＳ−４、・・・を、走査線ＧＬ１、ＧＬ２、・・・に順次出力する。
【０１５６】
実施形態では、表示装置４ｂは、複数の副画素ＳＰｉｘの行ごとに印加電圧の極性を反転する、カラム反転駆動を行うものとする。
【０１５７】
ドライバ回路５２−１１は、タイミングｔ８０において、オーバードライブ画素信号ＤＳ−１１を出力する。また、ドライバ回路５２−１２は、タイミングｔ８０において、画素信号ＤＳ−１２を出力する。また、ドライバ回路５２−２１は、タイミングｔ８０において、オーバードライブ画素信号ＤＳ−２１を出力する。また、ドライバ回路５２−２２は、タイミングｔ８０において、画素信号ＤＳ−２２を出力する。
【０１５８】
ゲートブロック４２ｂは、タイミングｔ８０において、第１のスイッチ制御信号ＳＷＳ−１をハイレベルにし、第２のスイッチ制御信号ＳＷＳ−２をローレベルにする。スイッチ７１−１の第１の部分７２−１１は、タイミングｔ８０において、第１のスイッチ制御信号ＳＷＳ−１がハイレベルになると、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続する。スイッチ７１−１の第２の部分７２−１２は、タイミングｔ８０において、第２のスイッチ制御信号ＳＷＳ−２がローレベルになると、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に遮断する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ８０において、ドライバ回路５２−１１が出力するオーバードライブ画素信号ＤＳ−１１となる。
【０１５９】
また、スイッチ７１−２の第１の部分７２−２１は、タイミングｔ８０において、第１のスイッチ制御信号ＳＷＳ−１がハイレベルになると、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続する。スイッチ７１−２の第２の部分７２−２２は、タイミングｔ８０において、第２のスイッチ制御信号ＳＷＳ−２がローレベルになると、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に遮断する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ８０において、ドライバ回路５２−２１が出力するオーバードライブ画素信号ＤＳ−２１となる。
【０１６０】
ゲートブロック４２ｂは、タイミングｔ８１において、走査線ＧＬ１に出力する走査信号ＧＳ−１をハイレベルにする。走査信号ＧＳ−１がハイレベルである、タイミングｔ８１からタイミングｔ８３までの期間が、第１行目のＮ個の副画素ＳＰｉｘへの書き込み期間である。
【０１６１】
第１行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ８１において、走査信号ＧＳ−１がハイレベルになると、オフ状態からオン状態に遷移する。第１行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ８１において、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。また、第１行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ８１において、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。これにより、第１行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ８１において、オーバードライブ画像表示が行われる。
【０１６２】
ゲートブロック４２ｂは、タイミングｔ８２において、第１のスイッチ制御信号ＳＷＳ−１をローレベルにし、第２のスイッチ制御信号ＳＷＳ−２をハイレベルにする。スイッチ７１−１の第１の部分７２−１１は、タイミングｔ８２において、第１のスイッチ制御信号ＳＷＳ−１がローレベルになると、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に遮断する。スイッチ７１−１の第２の部分７２−１２は、タイミングｔ８２において、第２のスイッチ制御信号ＳＷＳ−２がハイレベルになると、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ８２において、ドライバ回路５２−１２が出力する画素信号ＤＳ−１２となる。走査信号ＧＳ−１は、タイミングｔ８２では、ハイレベルである。従って、第１行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ８２において、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１６３】
また、スイッチ７１−２の第１の部分７２−２１は、タイミングｔ８２において、第１のスイッチ制御信号ＳＷＳ−１がローレベルになると、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に遮断する。スイッチ７１−２の第２の部分７２−２２は、タイミングｔ８２において、第２のスイッチ制御信号ＳＷＳ−２がハイレベルになると、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ８２において、ドライバ回路５２−２２が出力する画素信号ＤＳ−２２となる。走査信号ＧＳ−１は、タイミングｔ８２では、ハイレベルである。従って、第１行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ８２において、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。これにより、第１行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ８２において、通常の画像表示（非オーバードライブ画像表示）が行われる。
【０１６４】
ゲートブロック４２ｂは、タイミングｔ８３において、走査信号ＧＳ−１をローレベルにする。 なお、ゲートブロック４２ｂは、タイミングｔ８３に先だって、走査信号ＧＳ−１をローレベルにしても良い。第１行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ８３において、走査信号ＧＳ−１がローレベルになると、オン状態からオフ状態に遷移する。これにより、第１行目のＮ個の副画素ＳＰｉｘへの書き込み期間は、タイミングｔ８３において、終了する。従って、第１行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ８３において、通常の画像表示が維持される。
【０１６５】
以上の通り、スイッチ７１−１は、書き込み期間の直前の期間（例えば、タイミングｔ８０からタイミングｔ８１までの期間）、及び、書き込み期間の始めの第１の期間（例えば、タイミングｔ８１からタイミングｔ８２までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１１と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより第１の期間において、第１行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。
【０１６６】
また、スイッチ７１−２は、第１の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２１と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第１の期間において、第１行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。
【０１６７】
また、スイッチ７１−１は、第１の期間に続く第２の期間（例えば、タイミングｔ８２からタイミングｔ８３までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１２と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより、第２の期間において、第１行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１６８】
また、スイッチ７１−２は、第２の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２２と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第２の期間において、第１行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。
【０１６９】
ドライバ回路５２−１１は、タイミングｔ８３において、オーバードライブ画素信号ＤＳ−１１を出力する。また、ドライバ回路５２−１２は、タイミングｔ８３において、画素信号ＤＳ−１２を出力する。また、ドライバ回路５２−２１は、タイミングｔ８３において、オーバードライブ画素信号ＤＳ−２１を出力する。また、ドライバ回路５２−２２は、タイミングｔ８３において、画素信号ＤＳ−２２を出力する。
【０１７０】
ゲートブロック４２ｂは、タイミングｔ８３において、第１のスイッチ制御信号ＳＷＳ−１をハイレベルにし、第２のスイッチ制御信号ＳＷＳ−２をローレベルにする。スイッチ７１−１の第１の部分７２−１１は、タイミングｔ８３において、第１のスイッチ制御信号ＳＷＳ−１がハイレベルになると、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に接続する。スイッチ７１−１の第２の部分７２−１２は、タイミングｔ８３において、第２のスイッチ制御信号ＳＷＳ−２がローレベルになると、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に遮断する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ８３において、ドライバ回路５２−１１が出力するオーバードライブ画素信号ＤＳ−１１となる。
【０１７１】
また、スイッチ７１−２の第１の部分７２−２１は、タイミングｔ８３において、第１のスイッチ制御信号ＳＷＳ−１がハイレベルになると、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に接続する。スイッチ７１−２の第２の部分７２−２２は、タイミングｔ８３において、第２のスイッチ制御信号ＳＷＳ−２がローレベルになると、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に遮断する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ８３において、ドライバ回路５２−２１が出力するオーバードライブ画素信号ＤＳ−２１となる。
【０１７２】
ゲートブロック４２ｂは、タイミングｔ８４において、走査線ＧＬ２に出力する走査信号ＧＳ−２をハイレベルにする。走査信号ＧＳ−２がハイレベルである、タイミングｔ８４からタイミングｔ８６までの期間が、第２行目のＮ個の副画素ＳＰｉｘへの書き込み期間である。
【０１７３】
第２行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ８４において、走査信号ＧＳ−２がハイレベルになると、オフ状態からオン状態に遷移する。第２行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ８４において、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。また、第２行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ８４において、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。これにより、第２行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ８４において、オーバードライブ画像表示が行われる。
【０１７４】
ゲートブロック４２ｂは、タイミングｔ８５において、第１のスイッチ制御信号ＳＷＳ−１をローレベルにし、第２のスイッチ制御信号ＳＷＳ−２をハイレベルにする。スイッチ７１−１の第１の部分７２−１１は、タイミングｔ８５において、第１のスイッチ制御信号ＳＷＳ−１がローレベルになると、ドライバ回路５２−１１と画素信号線ＳＬ１との間を電気的に遮断する。スイッチ７１−１の第２の部分７２−１２は、タイミングｔ８５において、第２のスイッチ制御信号ＳＷＳ−２がハイレベルになると、ドライバ回路５２−１２と画素信号線ＳＬ１との間を電気的に接続する。従って、画素信号線ＳＬ１の信号ＳＳ−１は、タイミングｔ８５において、ドライバ回路５２−１２が出力する画素信号ＤＳ−１２となる。走査信号ＧＳ−１は、タイミングｔ８５では、ハイレベルである。従って、第２行目且つ第１列目の副画素ＳＰｉｘには、タイミングｔ８５において、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１７５】
また、スイッチ７１−２の第１の部分７２−２１は、タイミングｔ８５において、第１のスイッチ制御信号ＳＷＳ−１がローレベルになると、ドライバ回路５２−２１と画素信号線ＳＬ２との間を電気的に遮断する。スイッチ７１−２の第２の部分７２−２２は、タイミングｔ８５において、第２のスイッチ制御信号ＳＷＳ−２がハイレベルになると、ドライバ回路５２−２２と画素信号線ＳＬ２との間を電気的に接続する。従って、画素信号線ＳＬ２の信号ＳＳ−２は、タイミングｔ８５において、ドライバ回路５２−２２が出力する画素信号ＤＳ−２２となる。走査信号ＧＳ−１は、タイミングｔ８５では、ハイレベルである。従って、第２行目且つ第２列目の副画素ＳＰｉｘには、タイミングｔ８５において、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。これにより、第２行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ８５において、通常の画像表示（非オーバードライブ画像表示）が行われる。
【０１７６】
ゲートブロック４２ｂは、タイミングｔ８６において、走査信号ＧＳ−２をローレベルにする。 なお、ゲートブロック４２ｂは、タイミングｔ８６に先だって、走査信号ＧＳ−２をローレベルにしても良い。第２行目のＮ個の副画素ＳＰｉｘ内のＴＦＴ素子Ｔｒは、タイミングｔ８６において、走査信号ＧＳ−２がローレベルになると、オン状態からオフ状態に遷移する。これにより、第２行目のＮ個の副画素ＳＰｉｘへの書き込み期間は、タイミングｔ８６において、終了する。従って、第２行目のＮ個の副画素ＳＰｉｘでは、タイミングｔ８６において、通常の画像表示が維持される。
【０１７７】
以上の通り、スイッチ７１−１は、書き込み期間の直前の期間（例えば、タイミングｔ８３からタイミングｔ８４までの期間）、及び、書き込み期間の始めの第１の期間（例えば、タイミングｔ８４からタイミングｔ８５までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１１と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより第１の期間において、第２行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ちオーバードライブ画素信号ＤＳ−１１が、書き込まれる。
【０１７８】
また、スイッチ７１−２は、第１の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２１と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第１の期間において、第２行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ちオーバードライブ画素信号ＤＳ−２１が、書き込まれる。
【０１７９】
また、スイッチ７１−１は、第１の期間に続く第２の期間（例えば、タイミングｔ８５からタイミングｔ８６までの期間）において、ドライバ回路群５１−１の内の１つのドライバ回路５１−１２と、画素信号線ＳＬ１と、の間を電気的に接続する。これにより、第２の期間において、第２行目且つ第１列目の副画素ＳＰｉｘには、画素信号線ＳＬ１の信号ＳＳ−１、即ち画素信号ＤＳ−１２が、書き込まれる。
【０１８０】
また、スイッチ７１−２は、第２の期間において、ドライバ回路群５１−２の内の１つのドライバ回路５１−２２と、画素信号線ＳＬ２と、の間を電気的に接続する。これにより、第２の期間において、第２行目且つ第２列目の副画素ＳＰｉｘには、画素信号線ＳＬ２の信号ＳＳ−２、即ち画素信号ＤＳ−２２が、書き込まれる。
【０１８１】
本実施形態の表示装置４ｂは、第２の実施形態の表示装置４ａと同様の効果を奏する。即ち、各ドライバ回路群５１内の一対のドライバ回路５２は、オーバードライブ画素信号及び画素信号を夫々出力する。各スイッチ７１は、第１の期間では、一方のドライバ回路５２と画素信号線ＳＬとの間を電気的に接続する。また、各スイッチ７１は、第２の期間では、他方のドライバ回路５２と画素信号線ＳＬとの間を電気的に接続する。これにより、表示装置４ｂは、画素信号線ＳＬの負荷が最も大きい、走査信号の立ち上がり時、つまり第１の期間に、画素信号線ＳＬをオーバードライブ駆動することができる。従って、表示装置４ｂは、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。また、表示装置４ｂでは、既存のソースドライバＩＣ４３と表示領域ＤＡとの間に、ソースブロック４４ｂを設けるだけで、副画素ＳＰｉｘへの画素信号の書き込み不足を抑制できる。従って、表示装置４ｂは、ソースドライバＩＣ４３を新たに設計及び製造し直すコストを抑制できる。
【０１８２】
なお、本実施形態では、表示装置４ｂは、モード切替レジスタ３３に設定された値に応じて、第１のモード又は第２のモードで動作することとしたが、本開示はこれに限定されない。例えば、表示装置４ｂは、画素信号線ＳＬのインピーダンスが予め定められた閾値以下の場合には、第１のモードで動作し、画素信号線ＳＬのインピーダンスが予め定められた閾値より大きい場合には、第２のモードで動作しても良い。
【０１８３】
以上、本発明の好適な実施形態を説明したが、本発明はこのような実施形態に限定されるものではない。実施形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
【符号の説明】
【０１８４】
１，１ｂ  表示システム
２  信号発生器
３  駆動回路
４，４ａ，４ｂ  表示装置
３１  タイミングコントローラ
３２  フレームメモリ
３３  モード切替レジスタ
４１  基板
４２，４２ａ，４２ｂ  ゲートブロック
４３  ソースドライバＩＣ
４４，４４ａ，４４ｂ  ソースブロック
Ｐｉｘ  画素
ＳＰｉｘ  副画素
５１  ドライバ回路群
５２  ドライバ回路
６１，７１  スイッチ
【図１】
2019040126.tif 000003
【図２】
2019040126.tif 000004
【図３】
2019040126.tif 000005
【図４】
2019040126.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2019040126.tif 000010
【図９】
2019040126.tif 000011
【図１０】
2019040126.tif 000012
【図１１】
2019040126.tif 000013