(57)【要約】【課題】スイッチングモード電源に用いられる電力変換装置において、電力変換効率の低下を抑えつつ、スイッチング時に生じるスパイクノイズを低減する。【解決手段】入力電力を変換する電力変換装置１０は、スイッチＳＷ１〜ＳＷ４と、キャパシタＣｆｌｙ，Ｃｏｕｔと、スイッチＳＷ１〜ＳＷ４を制御する制御装置３００とを備える。スイッチＳＷ１〜ＳＷ４の各々は、第１導通抵抗Ｒｏｎ１を有する第１スイッチ部ＳＷ１＿１〜ＳＷ４＿１と、第１スイッチ部ＳＷ１＿１〜ＳＷ４＿１に並列に接続され、かつ、第１導通抵抗よりも大きい第２導通抵抗Ｒｏｎ２を有する第２スイッチ部ＳＷ１＿２〜ＳＷ４＿２とを含む。制御装置３００は、スイッチＳＷ１〜ＳＷ４の各々を非導通にする際には、第１スイッチ部ＳＷ１＿１〜ＳＷ４＿１を非導通にした後に第２スイッチ部ＳＷ１＿２〜ＳＷ４＿２を非導通にする。【選択図】図１
2019146282.tif 000002
【特許請求の範囲】
【請求項１】
入力電力を変換する電力変換装置であって、
複数のスイッチと、
少なくとも１つのキャパシタと、
前記複数のスイッチを制御する制御装置とを備え、
前記複数のスイッチの各々は、
第１導通抵抗を有する第１スイッチ部と、
前記第１スイッチ部に並列に接続され、かつ、前記第１導通抵抗よりも大きい第２導通抵抗を有する第２スイッチ部とを含み、
前記制御装置は、前記複数のスイッチの各々を非導通にする際には、前記第１スイッチ部を非導通にした後に前記第２スイッチ部を非導通にする、電力変換装置。
【請求項２】
前記制御装置は、前記複数のスイッチの各々を導通させる際には、前記第２スイッチ部を導通させた後に前記第１スイッチ部を導通させる、請求項１に記載の電力変換装置。
【請求項３】
入力電力を変換する電力変換装置であって、
複数のスイッチと、
少なくとも１つのキャパシタと、
前記複数のスイッチを制御する制御装置とを備え、
前記複数のスイッチの各々は、
第１導通抵抗を有する第１スイッチ部と、
前記第１スイッチ部に並列に接続され、かつ、前記第１導通抵抗よりも大きい第２導通抵抗を有する第２スイッチ部とを含み、
前記制御装置は、前記複数のスイッチの各々を導通させる際には、前記第２スイッチ部を導通させた後に前記第１スイッチ部を導通させる、電力変換装置。
【請求項４】
前記電力変換装置は、入力端子に入力された直流電力を異なる電圧の直流電力に変換して出力端子から出力するＤＣ／ＤＣコンバータであって、
前記複数のスイッチは、
前記入力端子に一方端が接続された第１スイッチと、
一方端が前記第１スイッチの他方端に接続され、他方端が前記出力端子に接続された第２スイッチと、
基準電位に一方端が接続された第３スイッチと、
一方端が前記第３スイッチの他方端に接続され、他方端が前記出力端子に接続された第４スイッチとを含み、
前記少なくとも１つのキャパシタは、
前記第１スイッチの他方端と前記第３スイッチの他方端との間に接続されたフライングキャパシタと、
前記出力端子と基準電位との間に接続された出力キャパシタとを含み、
前記制御装置は、前記第１スイッチおよび前記第４スイッチからなる第１スイッチ対と、前記第２スイッチおよび前記第３スイッチからなる第２スイッチ対とを相補的に切換えることによって電力変換動作を実行する、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項５】
前記フライングキャパシタは、周波数特性が異なる複数のキャパシタを並列に接続することにより形成されている、請求項４に記載の電力変換装置。
【請求項６】
前記電力変換装置は、入力端子に入力された直流電力を異なる電圧の直流電力に変換して出力端子から出力するＤＣ／ＤＣコンバータであって、
前記複数のスイッチは、
前記入力端子に一方端が接続された第１スイッチと、
一方端が前記第１スイッチの他方端に接続され、他方端が基準電位に接続された第２スイッチとを含み、
前記電力変換装置は、前記第１スイッチの他方端と前記出力端子との間に接続されたインダクタをさらに備え、
前記少なくとも１つのキャパシタは、前記出力端子と基準電位との間に接続された出力キャパシタを含み、
前記制御装置は、前記第１スイッチと前記第２スイッチとを相補的に切換えることによって電力変換動作を実行する、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項７】
前記第１スイッチ部は、複数の半導体スイッチング素子を並列に接続することにより形成されており、
前記第２スイッチ部は、前記第１スイッチ部よりも少ない数の、少なくとも１つの半導体スイッチング素子により形成されている、請求項１〜６のいずれか１項に記載の電力変換装置。
【請求項８】
前記制御装置は、クロック信号から前記第１スイッチ部および前記第２スイッチ部を駆動するための制御信号を生成するように構成された信号生成回路を含み、
前記信号生成回路は、制御信号のスルーレートを調整することによって、前記第１スイッチ部および前記第２スイッチ部の駆動タイミングを変更する、請求項１〜７のいずれか１項に記載の電力変換装置。
【請求項９】
前記信号生成回路は、前記第１スイッチ部の制御信号を生成する第１回路と、前記第２スイッチ部の制御信号を生成する第２回路とを含み、
前記第１回路および前記第２回路の各々は、バッファと、前記バッファの出力と基準電位との間に接続されたタイミングキャパシタとを含み、
前記スルーレートは、前記タイミングキャパシタの容量を変更することによって調整される、請求項８に記載の電力変換装置。
【請求項１０】
前記制御装置は、クロック信号から前記第１スイッチ部および前記第２スイッチ部を駆動するための制御信号を生成するように構成された信号生成回路を含み、
前記信号生成回路は、前記クロック信号からの遅延時間を調整することによって、前記第１スイッチ部および前記第２スイッチ部の駆動タイミングを変更する、請求項１〜７のいずれか１項に記載の電力変換装置。
【請求項１１】
入力電力を変換する電力変換装置であって、
複数のスイッチと、
少なくとも１つのキャパシタと、
前記複数のスイッチを制御する制御装置とを備え、
前記複数のスイッチの各々は、
第１導通抵抗を有する第１スイッチ部と、
前記第１スイッチ部に並列に接続され、かつ、前記第１導通抵抗よりも小さい第２導通抵抗を有する第２スイッチ部と、
前記第１導通抵抗および前記第２スイッチ部に並列に接続され、かつ、前記第２導通抵抗よりも大きい第３導通抵抗を有する第３スイッチ部とを含み、
前記制御装置は、
前記複数のスイッチの各々を導通させる際には、前記第１スイッチ部を導通させた後に前記第２スイッチ部および前記第３スイッチ部を導通させ、
前記複数のスイッチの各々を非導通にする際には、前記第１スイッチ部および前記第２スイッチ部を非導通にした後に前記第３スイッチ部を非導通にする、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は電力変換装置に関し、より特定的には、スイッチングモード電源に用いられる電力変換装置におけるスイッチング時のノイズを低減する技術に関する。
【背景技術】
【０００２】
コンピュータや他の制御装置におけるＣＰＵ等の動作電源を供給する電源装置として、直流電力あるいは交流電力をスイッチング素子を用いて変換するスイッチングモード電源が知られている。これらのスイッチングモード電源には、ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣコンバータ（すなわちインバータ）が含まれ得る。
【０００３】
近年、消費電力の低減の観点から、ＣＰＵ等の電源供給対象物の動作電圧の低下が求められる場合があり、それに伴って電源装置の出力電圧のレギュレーションが重要となっている。
【０００４】
スイッチングモード電源においては、一般的に、電圧の平滑化のために、インダクタンスやキャパシタが使用されることが多いが、これらの素子と寄生容量，寄生インダクタンスの影響によりスイッチングの際に共振（リンギング）が生じ、出力電圧に振動的なノイズが発生する場合がある。
【０００５】
この振動的なノイズの最大振幅（以下、「スパイクノイズ」とも称する。）によって出力電圧の最小値が低下すると、電源供給対象物の動作電圧が確保できず、動作不良の要因となる場合がある。
【０００６】
また、出力電圧の最大値が増加してしまうと、電源供給対象物の耐電圧をオーバして故障の要因となるおそれがある。さらに、発生する高調波ノイズが増加する場合もあり、電磁適合性（Electromagnetic  Compatibility：ＥＭＣ）対策のためにシステム全体が大きくなり、製造コストの増加にもつながってしまう。
【０００７】
このような、スイッチングモード電源におけるスパイクノイズを低減するために、たとえば非特許文献１においては、電源装置のメインスイッチの駆動回路に電流源等をバッファとして入れることにより、メインスイッチを駆動するための制御信号の波形をなまらせ、スイッチ全体を緩やかに動作させる手法が提案されている。
【０００８】
また、非特許文献１においては、複数のスイッチング素子を並列に接続してメインスイッチを形成し、各スイッチング素子の駆動タイミングを遅延させて順次ＯＮまたはＯＦＦさせることによって、デジタル的にスイッチ全体を緩やかに動作させる手法も提案されている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】「スイッチングＤＣ−ＤＣコンバータ用のスルーレート制御出力段（Slew-Rate Controlled Output Stages for Switching DC-DC Converters）」，Jia-Ming Liu at el.，IC Design & Technology (ICICDT)，2011 IEEE International Conference，May 2011
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、非特許文献１に記載された手法では、スイッチング時のスパイクノイズは低減できるものの、メインスイッチ全体の動作が遅くなってしまうため、スイッチングモード電源全体としての効率が低下し、省電力化の要求を十分に満足できない可能性がある。
【００１１】
本開示は、このような課題を解決するためになされたものであって、その目的は、スイッチングモード電源に用いられる電力変換装置において、電力変換効率の低下を抑えつつ、スイッチング時に生じるスパイクノイズを低減することである。
【課題を解決するための手段】
【００１２】
本開示に係る電力変換装置は、複数のスイッチと、少なくとも１つのキャパシタと、複数のスイッチを制御する制御装置とを備え、入力電力を変換して出力する。複数のスイッチの各々は、第１導通抵抗を有する第１スイッチ部と、第１スイッチ部に並列に接続された第２スイッチ部とを含む。第２スイッチ部は、第１導通抵抗よりも大きい第２導通抵抗を有する。制御装置は、複数のスイッチの各々を非導通にする際には、第１スイッチ部を非導通にした後に第２スイッチ部を非導通にする。
【００１３】
制御装置は、複数のスイッチの各々を導通させる際には、第２スイッチ部を導通させた後に第１スイッチ部を導通させる。
【００１４】
本開示に係る他の局面に係る電力変換装置は、複数のスイッチと、少なくとも１つのキャパシタと、複数のスイッチを制御する制御装置とを備え、入力電力を変換して出力する。複数のスイッチの各々は、第１導通抵抗を有する第１スイッチ部と、第１スイッチ部に並列に接続された第２スイッチ部とを含む。第２スイッチ部は、第１導通抵抗よりも大きい第２導通抵抗を有する。制御装置は、複数のスイッチの各々を導通させる際には、第２スイッチ部を導通させた後に第１スイッチ部を導通させる。
【００１５】
電力変換装置は、入力端子に入力された直流電力を異なる電圧の直流電力に変換して出力端子から出力するＤＣ／ＤＣコンバータである。複数のスイッチは、第１スイッチ〜第４スイッチを含む。第１スイッチの一方端は、入力端子に接続される。第２スイッチは、一方端が第１スイッチの他方端に接続され、他方端が出力端子に接続される。第３スイッチは、一方端が基準電位に接続される。第４スイッチは、一方端が第３スイッチの他方端に接続され、他方端が出力端子に接続される。少なくとも１つのキャパシタは、第１スイッチの他方端と第３スイッチの他方端との間に接続されたフライングキャパシタと、出力端子と基準電位との間に接続された出力キャパシタとを含む。制御装置は、第１スイッチおよび第４スイッチからなる第１スイッチ対と、第２スイッチおよび第３スイッチからなる第２スイッチ対とを相補的に切換えることによって電力変換動作を実行する。
【００１６】
フライングキャパシタは、周波数特性が異なる複数のキャパシタを並列に接続することにより形成されている。
【００１７】
電力変換装置は、入力端子に入力された直流電力を異なる電圧の直流電力に変換して出力端子から出力するＤＣ／ＤＣコンバータである。複数のスイッチは、一方端が入力端子に接続された第１スイッチと、一方端が第１スイッチの他方端に接続され、他方端が基準電位に接続された第２スイッチとを含む。電力変換装置は、第１スイッチの他方端と出力端子との間に接続されたインダクタをさらに備える。少なくとも１つのキャパシタは、出力端子と基準電位との間に接続された出力キャパシタを含む。制御装置は、第１スイッチと第２スイッチとを相補的に切換えることによって電力変換動作を実行する。
【００１８】
第１スイッチ部は、複数の半導体スイッチング素子を並列に接続することにより形成されている。第２スイッチ部は、第１スイッチ部よりも少ない数の、少なくとも１つの半導体スイッチング素子により形成されている。
【００１９】
制御装置は、クロック信号から第１スイッチ部および第２スイッチ部を駆動するための制御信号を生成するように構成された信号生成回路を含む。信号生成回路は、制御信号のスルーレートを調整することによって、第１スイッチ部および第２スイッチ部の駆動タイミングを変更する。
【００２０】
信号生成回路は、第１スイッチ部の制御信号を生成する第１回路と、第２スイッチ部の制御信号を生成する第２回路とを含む。第１回路および第２回路の各々は、バッファと、バッファの出力と基準電位との間に接続されたタイミングキャパシタとを含む。スルーレートは、タイミングキャパシタの容量を変更することによって調整される。
【００２１】
制御装置は、クロック信号から第１スイッチ部および第２スイッチ部を駆動するための制御信号を生成するように構成された信号生成回路を含む。信号生成回路は、クロック信号からの遅延時間を調整することによって、第１スイッチ部および第２スイッチ部の駆動タイミングを変更する。
【００２２】
本開示のさらに他の局面に従う電力変換装置は、複数のスイッチと、少なくとも１つのキャパシタと、複数のスイッチを制御する制御装置とを備え、入力電力を変換して出力する。複数のスイッチの各々は、第１導通抵抗を有する第１スイッチ部と、第１スイッチ部に並列に接続された第２スイッチ部および第３スイッチ部とを含む。第２スイッチ部は、第１導通抵抗よりも小さい第２導通抵抗を有する。第３スイッチ部は、第２導通抵抗よりも大きい第３導通抵抗を有する。制御装置は、（ｉ）複数のスイッチの各々を導通させる際には、第１スイッチ部を導通させた後に第２スイッチ部および第３スイッチ部を導通させ、（ｉｉ）複数のスイッチの各々を非導通にする際には、第１スイッチ部および第２スイッチ部を非導通にした後に第３スイッチ部を非導通にする。
【発明の効果】
【００２３】
本開示によれば、スイッチングモード電源に用いられる電力変換装置において、複数のスイッチ（メインスイッチ）の各々が、相対的に導通抵抗が小さい第１スイッチ部と相対的に導通抵抗が大きい第２スイッチ部を並列に接続した構成を有しており、各メインスイッチを非導通させる際には、導通抵抗の小さい第１スイッチ部を非導通にした後に、導通抵抗の大きい第２スイッチ部が非導通とされる。これにより、電力変換効率の低下を抑えつつ、スイッチング時に生じるスパイクノイズを低減することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１に従う電力変換装置の第１の例を示す図である。
【図２】実施の形態１に従う電力変換装置の第２の例を示す図である。
【図３】理想的なキャパシタと実際のキャパシタとの違いを説明するための図である。
【図４】スイッチング時に発生するスパイクノイズの例を示す図である。
【図５】実施の形態１におけるメインスイッチの構成を説明するための図である。
【図６】図５の各スイッチ部の詳細の一例を示す図である。
【図７】図１の電力変換装置の動作を説明するための第１の図である。
【図８】図１の電力変換装置の動作を説明するための第２の図である。
【図９】図７および図８の状態における、各メインスイッチの駆動パターンを説明するための図である。
【図１０】比較例の場合の出力電圧波形のシミュレーション例を示す図である。
【図１１】スイッチのＯＦＦ時に発生する下側スパイクノイズを低減するための駆動パターンを説明するための図である。
【図１２】実施の形態１の場合のＰ型スイッチ（ＳＷ１，ＳＷ４）ＯＦＦ時の出力電圧波形のシミュレーション例を示す図である。
【図１３】実施の形態１の場合のＮ型スイッチ（ＳＷ２，ＳＷ３）ＯＦＦ時の出力電圧波形のシミュレーション例を示す図である。
【図１４】スイッチのＯＮ時に発生する上側スパイクノイズを低減するための駆動パターンを説明するための図である。
【図１５】実施の形態１の場合のＮ型スイッチ（ＳＷ２，ＳＷ３）ＯＮ時の出力電圧波形のシミュレーション例を示す図である。
【図１６】実施の形態１の場合のＰ型スイッチ（ＳＷ１，ＳＷ４）ＯＮ時の出力電圧波形のシミュレーション例を示す図である。
【図１７】実施の形態２におけるメインスイッチの構成を説明するための図である。
【図１８】図１７の各スイッチ部の詳細の一例を示す図である。
【図１９】実施の形態２における各メインスイッチの駆動パターンを説明するための図である。
【図２０】実施の形態２のＮ型スイッチの制御信号を生成するための第１の例を示す図である。
【図２１】図２０の場合の、各スイッチ部への制御信号とスイッチ部の状態を説明するための図である。
【図２２】実施の形態２のＰ型スイッチの制御信号を生成するための第１の例を示す図である。
【図２３】図２２の場合の、各スイッチ部への制御信号とスイッチ部の状態を説明するための図である。
【図２４】実施の形態２のＮ型スイッチの制御信号を生成するための第２の例を示す図である。
【図２５】図２４の場合の、各スイッチ部への制御信号とスイッチ部の状態を説明するための図である。
【図２６】実施の形態２のＰ型スイッチの制御信号を生成するための第２の例を示す図である。
【図２７】図２６の場合の、各スイッチ部への制御信号とスイッチ部の状態を説明するための図である。
【発明を実施するための形態】
【００２５】
以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２６】
［実施の形態１］
（電力変換装置の構成）
図１は、実施の形態１に従う電力変換装置（スイッチングモード電源）１０の第１の例を示す図である。電力変換装置１０は、電力変換部１００と、制御装置３００とを含む。電力変換部１００は、入力端子Ｔ１に入力された直流電圧Ｖｉｎを異なるレベルの直流電圧Ｖｏｕｔに変換して、出力端子Ｔ２に接続された負荷２００（たとえば、ＣＰＵなど）へ駆動電力を供給する。
【００２７】
電力変換部１００は、いわゆるＳＣ（Switched  Capacitor）型のＤＣ／ＤＣコンバータであり、メインスイッチＳＷ１〜ＳＷ４と、フライングキャパシタＣｆｌｙと、出力キャパシタＣｏｕｔとを含む。
【００２８】
メインスイッチＳＷ１の一方端は、入力端子Ｔ１に接続される。メインスイッチＳＷ２は、一方端がメインスイッチＳＷ１の他方端に接続されるとともに、他方端が出力端子Ｔ２に接続される。すなわち、メインスイッチＳＷ１およびメインスイッチＳＷ２は、入力端子Ｔ１と出力端子Ｔ２との間に直列に接続されている。
【００２９】
メインスイッチＳＷ３の一方端は、基準電位（たとえば接地電位）に接続される。メインスイッチＳＷ４は、一方端がメインスイッチＳＷ３の他方端に接続されるとともに、他方端が出力端子Ｔ２に接続されている。すなわち、メインスイッチＳＷ３およびメインスイッチＳＷ４は、基準電位と出力端子Ｔ２との間に直列に接続されている。
【００３０】
フライングキャパシタＣｆｌｙは、メインスイッチＳＷ１の他方端（すなわち、メインスイッチＳＷ１とメインスイッチＳＷ２との間の接続ノード）と、メインスイッチＳＷ３の他方端（すなわち、メインスイッチＳＷ３とメインスイッチＳＷ４との間の接続ノード）との間に接続される。なお、フライングキャパシタＣｆｌｙは、１つのキャパシタにより構成されてもよいし、周波数特性の異なる複数のキャパシタを並列接続した構成としてもよい。
【００３１】
出力キャパシタＣｏｕｔは、出力端子Ｔ２と基準電位との間に接続される。
制御装置３００は、所定のクロック信号ＣＬＫから、メインスイッチＳＷ１〜ＳＷ４をそれぞれ駆動するための制御信号Ｓ１〜Ｓ４を生成し、各メインスイッチに対応する制御信号を出力する。
【００３２】
ＳＣ型のＤＣ／ＤＣコンバータの場合、基本的には、メインスイッチＳＷ１，ＳＷ４からなる第１スイッチ対と、メインスイッチＳＷ２，ＳＷ３からなる第２スイッチ対とが相補的に切換えられることによって電力変換動作が実行される。より具体的には、メインスイッチＳＷ１，ＳＷ４が導通状態（ＯＮ状態）であり、かつ、メインスイッチＳＷ２，ＳＷ３が非導通状態（ＯＦＦ状態）の場合に、入力電圧ＶｉｎによりフライングキャパシタＣｆｌｙが充電される。そして、メインスイッチＳＷ１，ＳＷ４が非導通状態（ＯＦＦ状態）に切換えられるとともに、メインスイッチＳＷ２，ＳＷ３が導通状態（ＯＮ状態）に切換えられると、フライングキャパシタＣｆｌｙに充電された電力が、出力キャパシタＣｏｕｔで平滑化されて出力端子Ｔ２へと出力される。図１の構成では、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎの約１／２に降圧される。
【００３３】
図２は、実施の形態１に従う電力変換装置１０Ａの第２の例を示す図である。図２においては、図１の電力変換部１００が、いわゆるバックコンバータと称されるＬＣ型のＤＣ／ＤＣコンバータの電力変換部１００Ａに置き換わったものとなっている。
【００３４】
電力変換部１００Ａは、メインスイッチＳＷ１Ａ，ＳＷ２Ａと、インダクタＬ１と、出力キャパシタＣｏｕｔとを含み、いわゆる降圧チョッパ回路を形成している。
【００３５】
より詳細には、メインスイッチＳＷ１Ａの一方端は、入力端子Ｔ１に接続される。メインスイッチＳＷ２Ａは、一方端がメインスイッチＳＷ１Ａの他方端に接続され、他方端が基準電位に接続される。インダクタＬ１は、メインスイッチＳＷ１Ａの他方端（すなわち、メインスイッチＳＷ１ＡとメインスイッチＳＷ２Ａとの間の接続ノード）と、出力端子Ｔ２との間に接続される。出力キャパシタＣｏｕｔは、出力端子Ｔ２と基準電位との間に接続される。
【００３６】
制御装置３００は、所定のクロック信号ＣＬＫから、メインスイッチＳＷ１Ａ，ＳＷ２Ａをそれぞれ駆動するための制御信号Ｓ１Ａ，Ｓ２Ａを生成し、各メインスイッチに対応する制御信号を出力する。
【００３７】
ＬＣ型のＤＣ／ＤＣコンバータの場合、メインスイッチＳＷ１ＡとメインスイッチＳＷ２Ａとが相補的に切換えられることによって電力変換動作が実行される。メインスイッチＳＷ１Ａが導通状態（ＯＮ状態）であり、かつ、メインスイッチＳＷ２Ａが非導通状態（ＯＦＦ状態）の場合に、出力端子Ｔ２に電力が供給されるとともに、一部の電力がインダクタＬ１に蓄えられる。メインスイッチＳＷ１Ａが非導通状態（ＯＦＦ状態）に切換えられるとともに、メインスイッチＳＷ２Ａが導通状態（ＯＮ状態）に切換えられると、インダクタＬ１に蓄えられた電力が基準電位へと放出される。各スイッチのデューティ比を調節することによって、入力電圧Ｖｉｎを所望の出力電圧Ｖｏｕｔへと降圧することができる。
【００３８】
なお、以降の説明においては、図１に示されるＳＣ型のＤＣ／ＤＣコンバータを例として説明する。
【００３９】
上述のように、実施の形態に係る電力変換装置においては、少なくとも１つのキャパシタが含まれる。このキャパシタは、理想的には図３（ａ）のように容量成分のみを有することが好ましいが、実際には、図３（ｂ）に示されるように、等価直列抵抗（Equivalent  Series  Resistance：ＥＳＲ）、等価直列インダクタンス（Equivalent  Series  Inductance：ＥＳＬ）、および内部抵抗（Internal  Resistance：ＩＲ）等の寄生成分を有する。そのため、これらの寄生成分によって共振回路が形成されてしまい、図４に示されるように、キャパシタへの充放電動作の開始タイミング（すなわち、メインスイッチのＯＮ／ＯＦＦタイミング）において、キャパシタの印加電圧が振動的に変動し、結果として出力電圧Ｖｏｕｔに振動的なノイズが発生することになる。
【００４０】
メインスイッチがＯＦＦ状態からＯＮ状態に切換えらえるときには、高圧側にピークを有するノイズが発生し、メインスイッチがＯＮ状態からＯＦＦ状態に切換えらえるときには、低圧側にピークを有するノイズが発生する。本明細書の移行の説明においては、図４に示されるように、高圧側のピークの最大振幅を「上側スパイクノイズ」と称し、低圧側のピークの最大振幅を「下側スパイクノイズ」と称することとする。
【００４１】
近年、消費電力の低減の観点から、電源の供給対象である負荷の作動電圧を低く設定する場合がある。これに伴って、電源供給元であるスイッチングモード電源の出力電圧を低下させることが必要となる。このとき、上述のような下側スパイクノイズが大きいと、スイッチングモード電源の出力電圧が、負荷の作動電圧を下回ってしまい、負荷が正常に動作しない状態となる可能性がある。
【００４２】
また、上側スパイクノイズが大きく、負荷およびスイッチングモード電源内部の素子の耐電圧を超えてしまうと、機器の破損や故障の要因となる可能性がある。さらに、振動的なノイズによって高調波が増加してしまうため、機器全体のＥＭＣ対策が必要となり、機器サイズの拡大ならびにコストの増加が必要となり得る。
【００４３】
そこで、本実施の形態１においては、各メインスイッチを、相対的に導通抵抗が小さい第１スイッチ部と、相対的に導通抵抗が大きい第２スイッチ部とを並列接続にした構成とし、各スイッチ部の駆動タイミングをずらすことによって、スパイクノイズを低減する手法を採用する。
【００４４】
図５は、実施の形態１におけるメインスイッチの構成を説明するための図である。図５および後述する図６においては、メインスイッチＳＷ１を例として説明するが、他のメインスイッチＳＷ２〜ＳＷ４も同様の構成である。
【００４５】
図５を参照して、メインスイッチＳＷ１は、並列接続された第１スイッチ部ＳＷ１＿１と第２スイッチ部ＳＷ１＿２とを含む。第２スイッチ部ＳＷ１＿２の導通抵抗Ｒｏｎ２は、第１スイッチ部ＳＷ１＿１の導通抵抗Ｒｏｎ１よりも大きく設定される。
【００４６】
具体的には、図６に示されるように、第１スイッチ部ＳＷ１＿１は、たとえば１５個のＰ型トランジスタＴＲ１〜ＴＲ１５が並列に接続された構成となっており、第２スイッチ部ＳＷ１＿２は１個のＰ型トランジスタＴＲ１６により形成される。第１スイッチ部ＳＷ１＿１のＰ型トランジスタＴＲ１〜ＴＲ１５は、同期して駆動される。図６の例においては、同タイプのトランジスタの数によって導通幅を変更することにより導通抵抗を異ならせている。
【００４７】
なお、図６の構成は一例であり、Ｒｏｎ１＜Ｒｏｎ２の導通抵抗の条件が満たされれば、トランジスタの数は異なっていてもよい。たとえば、第２スイッチ部ＳＷ１＿２のトランジスタの数を、第１スイッチ部ＳＷ１＿１の数よりも少ない複数のトランジスタとしてもよい。あるいは、第１スイッチ部ＳＷ１＿１を、導通抵抗の小さい異なるタイプの１つのトランジスタで形成してもよい。
【００４８】
（電力変換動作の説明）
次に、図７〜図９を用いて、電力変換装置１０の電力変換動作について説明する。図７は、メインスイッチＳＷ１，ＳＷ４の第１スイッチ対がＯＮ状態であり、かつ、メインスイッチＳＷ２、ＳＷ３の第２スイッチ対がＯＦＦ状態である「状態Φ１」を示しており、図８は第１スイッチ対がＯＦＦ状態であり、かつ、第２スイッチ対がＯＮ状態である「状態Φ２」を示している。図９は、各メインスイッチの制御信号Ｓ１〜Ｓ４の駆動パターンを示した図である。
【００４９】
なお、以下の説明においては、メインスイッチＳＷ１，ＳＷ４をＰ型トランジスタを用いて形成し、メインスイッチＳＷ２，ＳＷ３をＮ型トランジスタを用いて形成した例について説明する。したがって、メインスイッチＳＷ１，ＳＷ４については、制御信号がＬｏの場合にＯＮ状態となり、Ｈｉの場合にＯＦＦ状態となる。一方、メインスイッチＳＷ２，ＳＷ３については、制御信号がＨｉの場合にＯＮ状態となり、Ｌｏの場合にＯＦＦ状態となる。
【００５０】
図７および図９を参照して、状態Φ１では、制御信号Ｓ１〜Ｓ４がＬｏとなり、メインスイッチＳＷ１，ＳＷ４がＯＮ状態となるので、矢印ＡＲ１のように電流が流れ、入力電圧ＶｉｎによってフライングキャパシタＣｆｌｙが充電される。その後、制御信号Ｓ１〜Ｓ４がＨｉとなり、メインスイッチＳＷ１，ＳＷ４がＯＦＦ状態、メインスイッチＳＷ２，ＳＷ３がＯＮ状態に切換えられると、矢印ＡＲ２のように電流が流れ、フライングキャパシタＣｆｌｙに充電された電力がメインスイッチＳＷ２を通って負荷２００へと供給される。
【００５１】
なお、図９に示されるように、制御信号がＬｏからＨｉ，あるいはＨｉからＬｏへ切換えられる際には、第１スイッチ対と第２スイッチ対とが同時に導通して短絡状態となることを防止するために、すべてのメインスイッチがＯＦＦ状態となるデッドタイムｔｄが設けられる。より具体的には、第１スイッチ対の制御信号がＨｉとなってからデッドタイムｔｄが経過した後に第２スイッチ対の制御信号がＨｉとされ、第２スイッチ対の制御信号がＬｏとなってからデッドタイムｔｄが経過した後に第１スイッチ対の制御信号がＬｏとされる。
【００５２】
このような状態Φ１と状態Φ２とが交互に繰り返されることによって、入力電圧Ｖｉｎを所望の出力電圧Ｖｏｕｔへと降圧することができる。
【００５３】
（シミュレーションの説明）
図１０は、実施の形態１に従う駆動パターンを用いていない、比較例の場合の出力電圧波形のシミュレーション例を示す図である。図１０においては、上段には出力電圧Ｖｏｕｔ、中段には第１スイッチ対（ＳＷ１，ＳＷ４）の制御信号Ｓ１，Ｓ４の駆動パターン、下段には第２スイッチ対（ＳＷ２，ＳＷ３）の制御信号Ｓ２，Ｓ３の駆動パターンの時間的変化が示されている。なお、出力電圧Ｖｏｕｔについては、図３（ａ）で示した理想的なキャパシタの場合の波形を破線で示し、図３（ｂ）で示した寄生成分を含むキャパシタの場合の波形を実線で示している。
【００５４】
図１０を参照して、理想的なキャパシタの場合、第１スイッチ対および第２スイッチ対がＯＮ状態からＯＦＦ状態に切換わるタイミングで出力電圧Ｖｏｕｔが若干上昇し、次に第１スイッチ対あるいは第２スイッチ対がＯＮ状態からＯＦＦ状態に切換わるタイミングになるまで緩やかに出力電圧Ｖｏｕｔが低下するパターンが繰り返される。しかしながら、スイッチの切換タイミングにおける振動的な波形は生じていない。
【００５５】
一方、ＥＳＲおよびＥＳＬ等の寄生成分を考慮したキャパシタの場合には、各スイッチがＯＮ状態からＯＦＦ状態へ切換わるタイミング、およびＯＦＦ状態からＯＮ状態へ切換わるタイミングにおいて、出力電圧Ｖｏｕｔが振動的になっている。特に、スイッチがＯＮ状態からＯＦＦ状態に切換わるタイミングでは、下側スパイクノイズが大きくなり、逆にスイッチがＯＦＦ状態からＯＮ状態に切換わるタイミングでは、上側スパイクノイズが大きくなる傾向にある。
【００５６】
次に、図１１〜図１６を用いて、実施の形態１に従う各スイッチの駆動パターンと出力電圧Ｖｏｕｔのシミュレーションの結果について説明する。まず図１１〜図１３を用いて下側スパイクノイズを低減する手法について説明し、図１４〜図１６において上側スパイクノイズを低減する手法について説明する。
【００５７】
（下側スパイクノイズの低減手法）
図１１は、下側スパイクノイズを低減するための駆動パターンを説明するための図である。図５で説明したように、実施の形態１においては、各メインスイッチを、導通抵抗が相対的に小さい第１スイッチ部（ＳＷ１＿１等）と、導通抵抗が相対的に大きい第２スイッチ部（ＳＷ１＿２等）とを並列に接続した構成としており、各メインスイッチがＯＮ状態からＯＦＦ状態に切換わるタイミングにおいて、第１スイッチ部がＯＦＦ状態に切換えらえた後に第２スイッチ部をＯＦＦ状態に切換えている。
【００５８】
より具体的には、Ｐ型スイッチであるメインスイッチＳＷ１，ＳＷ４については、制御信号がＬｏからＨｉに切換わるタイミング（すなわち、状態Φ１から状態Φ２への切換タイミング）において、第２スイッチ部ＳＷ１＿２，ＳＷ４＿２が、第１スイッチ部ＳＷ１＿１，ＳＷ４＿１に比べて遅れてＯＦＦ状態に切換えられる。
【００５９】
一方、Ｎ型スイッチであるメインスイッチＳＷ２，ＳＷ３については、制御信号がＨｉからＬｏに切換わるタイミング（すなわち、状態Φ２から状態Φ１への切換タイミング）において、第２スイッチ部ＳＷ２＿２，ＳＷ３＿２が、第１スイッチ部ＳＷ２＿１，ＳＷ３＿１に比べて遅れてＯＦＦ状態に切換えられる。
【００６０】
このように、各メインスイッチがＯＮ状態からＯＦＦ状態へ切換わるタイミングにおいて、導通抵抗の大きい第２スイッチ部のＯＦＦタイミングを遅延させることで、第２スイッチ部の導通抵抗によるダンピング効果によって、メインスイッチを流れる電流を比較例に比べて緩やかに減少させることができる。これにより、ＯＮ状態からＯＦＦ状態への切換タイミングにおける下側スパイクノイズを低減することができ、下側スパイクノイズの発生によって出力電圧が負荷の動作電圧を下回る状態を回避することができる。
【００６１】
図１２は、Ｐ型スイッチである第１スイッチ対（ＳＷ１，ＳＷ４）のＯＦＦタイミングにおける、比較例の場合および実施の形態１の場合のシミュレーションの結果を示す図である。なお、図１２および後述する図１３，１５，１６においては、上段から（ａ）出力電圧Ｖｏｕｔ、（ｂ）比較例における第１スイッチ対の制御信号のパターン、（ｃ）比較例における第２スイッチ対の制御信号のパターン、（ｄ）実施の形態１における第１スイッチ対の制御信号のパターン、および（ｅ）実施の形態１における第２スイッチ対の制御信号のパターンの時間的変化が示される。
【００６２】
図１２を参照して、比較例の場合には、時刻ｔ１において第１スイッチ対（ＳＷ１，ＳＷ４）がＯＮ状態からＯＦＦ状態へと切換えられてからデッドタイムｔｄ後の時刻ｔ３において、第２スイッチ対（ＳＷ２，ＳＷ３）がＯＦＦ状態からＯＮ状態へと切換えられる。このとき、図１２（ａ）の実線のように、第１スイッチ対の切換タイミング（時刻ｔ１）、および第２スイッチ対の切換タイミング（時刻ｔ３）において、スパイクノイズが発生している。
【００６３】
一方で、実施の形態１の場合には、図１２（ｄ）のように、第１スイッチ対における第２スイッチ部が、第１スイッチ部の切換タイミング（時刻ｔ１）から遅延された時刻ｔ２においてＯＦＦ状態へ切換えられる。このとき、図１２（ａ）の破線に示されるように、時刻ｔ１および時刻ｔ２において、出力電圧Ｖｏｕｔの若干の変化があるものの、比較例に比べて下側スパイクノイズが低減されている。なお、図１２においては、第２スイッチ対の切換タイミング（時刻ｔ３）については、比較例と同様に第１スイッチ部および第２スイッチ部を同時に切換えているため、上側スパイクノイズについては改善されていない。
【００６４】
図１３を参照して、Ｎ型スイッチである第２スイッチ対（ＳＷ２，ＳＷ３）の場合には、第２スイッチ対における第２スイッチ部が、第１スイッチ部のＯＦＦタイミング（時刻ｔ１１）よりも遅延された時刻ｔ１２においてＯＮ状態からＯＦＦ状態へ切換えられている。これにより、図１３（ａ）の実線で示される比較例の時刻ｔ１１で生じていた下側スパイクノイズが、図１３（ａ）の破線のように低減されている。
【００６５】
（上側スパイクノイズの低減手法）
図１４は、上側スパイクノイズを低減するための駆動パターンを説明するための図である。上側スパイクノイズを低減する場合には、各メインスイッチがＯＦＦ状態からＯＮ状態に切換わるタイミングにおいて、第１スイッチ部の切換タイミングに先行して第２スイッチ部がＯＮ状態に切換えられている。言い換えれば、第２スイッチ部がＯＮ状態に切換えらえた後に第１スイッチ部がＯＮ状態に切換えられる。
【００６６】
より具体的には、Ｐ型スイッチであるメインスイッチＳＷ１，ＳＷ４については、制御信号がＨｉからＬｏに切換わるタイミング（すなわち、状態Φ２から状態Φ１への切換タイミング）において、第２スイッチ部ＳＷ１＿２，ＳＷ４＿２が、第１スイッチ部ＳＷ１＿１，ＳＷ４＿１よりも先行してＯＮ状態に切換えられる。
【００６７】
一方、Ｎ型スイッチであるメインスイッチＳＷ２，ＳＷ３については、制御信号がＬｏからＨｉに切換わるタイミング（すなわち、状態Φ１から状態Φ２への切換タイミング）において、第２スイッチ部ＳＷ２＿２，ＳＷ３＿２が、第１スイッチ部ＳＷ２＿１，ＳＷ３＿１よりも先行してＯＮ状態に切換えられる。
【００６８】
このように、各メインスイッチがＯＦＦ状態からＯＮ状態に切換わるタイミングにおいて、導通抵抗の大きい第２スイッチ部のＯＮタイミングを第１スイッチ部よりも先行させることによって、導通開始時にキャパシタに流れる電流を低減することができるので、ＯＦＦ状態からＯＮ状態への切換タイミングにおける上側スパイクノイズを低減することができる。これにより、上側スパイクノイズの発生によって、出力電圧が負荷の耐電圧を上回る状態を回避することができるとともに、高調波信号の発生を低減することができる。
【００６９】
図１５は、Ｎ型スイッチである第２スイッチ対（ＳＷ２、ＳＷ３）のＯＮタイミングにおける、比較例の場合および実施の形態１の場合のシミュレーションの結果を示す図である。
【００７０】
図１５を参照して、比較例の場合には、時刻ｔ２１において第１スイッチ対（ＳＷ１，ＳＷ４）がＯＮ状態からＯＦＦ状態へと切換えられてから、デッドタイムｔｄ後の時刻ｔ２３において第２スイッチ対（ＳＷ２，ＳＷ３）がＯＦＦ状態からＯＮ状態へと切換えられる。このとき、図１５（ａ）の実線のように、第１スイッチ対の切換タイミング（時刻ｔ２１）、および第２スイッチ対の切換タイミング（時刻ｔ２３）において、スパイクノイズが発生している。
【００７１】
一方で、実施の形態１の場合には、図１５（ｅ）のように、第２スイッチ対における第２スイッチ部が、第１スイッチ部の切換タイミング（時刻ｔ２３）よりも先行した時刻ｔ２２においてＯＮ状態へ切換えられる。このとき、図１５（ａ）の破線に示されるように、時刻ｔ２３における上側スパイクノイズが、比較例に比べて低減されている。なお、図１５においては、第１スイッチ対の切換タイミング（時刻ｔ２１）については、比較例と同様に第１スイッチ部および第２スイッチ部を同時に切換えているため、下側スパイクノイズについては改善されていない。
【００７２】
図１６を参照して、Ｐ型スイッチである第１スイッチ対（ＳＷ１，ＳＷ４）の場合には、第１スイッチ対における第２スイッチ部が、第１スイッチ部のＯＮタイミング（時刻ｔ３３）よりも先行した時刻ｔ３２においてＯＦＦ状態からＯＮ状態へ切換えられている。これにより、図１６（ａ）の実線で示される比較例の時刻ｔ３３で生じていた上側スパイクノイズが、図１６（ａ）の破線のように低減されている。
【００７３】
なお、上記のシミュレーションにおいては、説明を容易にするために、下側スパイクノイズを低減する場合と、上側スパイクノイズを低減する場合とを個別にシミュレーションしているが、実際の装置においては、双方のスパイクノイズを低減するために、メインスイッチのＯＦＦタイミングにおいては第２スイッチ部の動作を遅延させ、ＯＮタイミングでは第２スイッチ部の動作を先行させることが好ましい。
【００７４】
以上のように、各メインスイッチのＯＦＦタイミングの際に、通電抵抗が相対的に大きい第２スイッチ部を第１スイッチ部よりも遅延してＯＦＦさせることによって下側スパイクノイズを低減することができ、さらに、各メインスイッチのＯＮタイミングの際に、通電抵抗が相対的に大きい第２スイッチ部を第１スイッチ部よりも先行してＯＮさせることによって上側スパイクノイズを低減することができる。さらに、第１スイッチ部と第２スイッチ部の動作タイミングのずれ量をデッドタイムよりも短く設定することで、電力損失を抑制することが可能となる。
【００７５】
［実施の形態２］
実施の形態１においては、各メインスイッチについて、導通抵抗の異なる２つのスイッチ部に分割する構成について説明した。
【００７６】
実施の形態２においては、上側スパイクノイズおよび下側スパイクノイズの双方を低減する場合において、各メインスイッチを３つの部分に分割する構成について説明する。
【００７７】
図１７は、実施の形態２におけるメインスイッチの構成を説明するための図である。図１７および後述する図１８においては、メインスイッチＳＷ１を例として説明するが、他のメインスイッチＳＷ２〜ＳＷ４も同様の構成である。
【００７８】
図１７を参照して、メインスイッチＳＷ１は、並列接続された第１スイッチ部ＳＷ１＿１と第２スイッチ部ＳＷ１＿２と第３スイッチ部ＳＷ１＿３とを含む。ここで、第２スイッチ部ＳＷ１＿２の導通抵抗Ｒｏｎ２は、第１スイッチ部ＳＷ１＿１の導通抵抗Ｒｏｎ１および第３スイッチ部ＳＷ１＿３の導通抵抗Ｒｏｎ３よりも小さく設定される。なお、第１スイッチ部ＳＷ１＿１の導通抵抗Ｒｏｎ１および第３スイッチ部ＳＷ１＿３の導通抵抗Ｒｏｎ３は、同じ抵抗値であってもよいし異なっていてもよい。
【００７９】
実施の形態２の説明においては、第１スイッチ部をＭ１、第２スイッチ部をＭ２、第３スイッチ部をＭ３と表現する場合もある。
【００８０】
具体的には、図１８に示されるように、実施の形態１の図６と同様に１６個のＰ型トランジスタＴＲ１〜ＴＲ１６が並列に接続された構成において、たとえばトランジスタＴＲ１を第１スイッチ部Ｍ１とし、トランジスタＴＲ２〜ＴＲ１５を第２スイッチ部Ｍ２とし、トランジスタＴＲ１６を第３スイッチ部Ｍ３とすることによって実現できる。
【００８１】
このようにメインスイッチを３つの部分に分割し、第１スイッチ部Ｍ１を上側スパイクノイズ低減の際に先行してＯＮ状態に切換えるスイッチとして使用し、第３スイッチ部Ｍ３を下側スパイクノイズの際にＯＦＦ状態への切換えを遅延させるスイッチとして使用する。このように、ＯＮタイミングおよびＯＦＦタイミングでタイミングを変更するスイッチを異ならせることによって、タイミングの変更時間を個別に調節することができる。
【００８２】
図１９は、実施の形態２における各メインスイッチの駆動パターンを説明するための図である。図１９に示されるように、各メインスイッチＳＷ１〜ＳＷ４において、第２スイッチ部Ｍ２の制御信号（Ｓ１＿２，Ｓ２＿２等）の駆動タイミングと比較して、第１スイッチ部Ｍ１の制御信号（Ｓ１＿１，Ｓ２＿１等）のＯＮタイミングを先行させるとともに、第３スイッチ部Ｍ３の制御信号（Ｓ１＿３，Ｓ２＿３等）のＯＦＦタイミングを遅延させる。
【００８３】
このようにすることによって、実施の形態１で説明したように、電力損失を抑制しつつ、上側スパイクノイズおよび下側スパイクノイズの双方を低減することが可能となる。
【００８４】
（制御信号の生成回路）
次に、メインスイッチを３つのスイッチ部に分割した場合の、制御装置３００における制御信号の生成回路の例について説明する。以降の説明においては、制御信号の生成回路として、基準となるクロック信号に対して各制御信号のスルーレート（立上り時間，立下り時間）を変更することによってタイミングを調整する場合（ケース１：図２０〜図２３）、および、遅延回路を用いてクロック信号の立上り／立下りタイミングを遅延させる場合（ケース２：図２４〜図２６）について説明する。
【００８５】
（ケース１）
図２０および図２１は、Ｎ型スイッチ（メインスイッチＳＷ２，ＳＷ３）の場合の、信号生成回路３１０の構成および駆動パターンをそれぞれ示した図である。
【００８６】
図２０を参照して、各スイッチ部Ｍ１〜Ｍ３に含まれるトランジスタの制御端子には、バッファ回路を介して基準クロック信号ＣＬＫが入力される。たとえば、第１スイッチ部Ｍ１のトランジスタＴＲ１には、バッファＢＦ１，ＢＦ２を介して基準クロック信号ＣＬＫが入力される。第２スイッチ部Ｍ２のトランジスタＴＲ２〜ＴＲ１５には、バッファＢＦ３，ＢＦ４を介して基準クロック信号ＣＬＫが入力される。第３スイッチ部Ｍ３のトランジスタＴＲ１６には、バッファＢＦ５，ＢＦ６を介して基準クロック信号ＣＬＫが入力される。
【００８７】
そして、各スイッチ部に設けられる２つのバッファ回路の接続ノードと基準電位との間には、スルーレートを調整するためのタイミングキャパシタが接続される。スイッチ部Ｍ１〜Ｍ３にそれぞれ対応するタイミングキャパシタＣ１〜Ｃ３の容量は、Ｃ１＜Ｃ２＜Ｃ３となるように設定される。タイミングキャパシタの容量が大きくなるほど、トランジスタの制御端子電圧の立上り／立下り時間（スルーレート）が長くなる。
【００８８】
図２１においては、上段からクロック信号ＣＬＫ、各スイッチ部の制御端子に印加される電圧ＶＭ１〜ＶＭ３、および、各スイッチ部の動作状態の時間変化が示される。
【００８９】
図２１を参照して、Ｎ型トランジスタの場合、制御信号がＨｉでＯＮ状態となり、ＬｏでＯＦＦ状態となる。基準クロック信号ＣＬＫが時刻ｔ４１でＨｉになると、その時点から各スイッチ部Ｍ１〜Ｍ３の制御端子電圧ＶＭ１〜ＶＭ３が増加し始める。このとき、タイミングキャパシタＣ１〜Ｃ３の容量の違いにより、電圧ＶＭ１に比べて電圧ＶＭ２は緩やかに増加し、電圧ＶＭ３はさらに緩やかに増加する。これにより、第１スイッチ部Ｍ１については時刻ｔ４２において制御端子電圧ＶＭ１がしきい値電圧Ｖｔｈを上回ることによって、トランジスタＴＲ１がＯＮ状態となる。同様に、第２スイッチ部Ｍ２については時刻ｔ４３においてトランジスタＴＲ２〜ＴＲ１５がＯＮ状態となり、第３スイッチ部Ｍ３については時刻ｔ４４においてトランジスタＴ１６がＯＮ状態となる。
【００９０】
基準クロック信号ＣＬＫが時刻ｔ４５においてＬｏになると、その時点から各制御端子電圧ＶＭ１〜ＶＭ３は減少し始めるが、基準クロック信号ＣＬＫの立上りの場合と同様に、タイミングキャパシタＣ１，Ｃ２，Ｃ３の順に電圧の減少速度が遅くなる。これによって、時刻ｔ４６において第１スイッチ部Ｍ１がＯＦＦ状態となり、時刻ｔ４７において第２スイッチ部Ｍ２がＯＦＦ状態になり、時刻ｔ４８において第３スイッチ部Ｍ３がＯＦＦ状態になる。
【００９１】
このような回路とすることによって、メインスイッチのＯＮタイミングにおいては、まず第１スイッチ部Ｍ１のみが先行してＯＮ状態になり、その後メインスイッチを構成するトランジスタの大部分を占める第２スイッチ部Ｍ２がＯＮ状態となることで、上側スパイクノイズを低減することができる。また、メインスイッチのＯＦＦタイミングにおいては、第２スイッチ部Ｍ２がＯＦＦ状態となった後に、第３スイッチ部Ｍ３のみが遅れてＯＦＦ状態となることで、下側スパイクノイズを低減することができる。
【００９２】
図２２および図２３は、Ｐ型スイッチ（メインスイッチＳＷ１，ＳＷ４）の場合の、信号生成回路の構成および駆動パターンをそれぞれ示した図である。Ｐ型スイッチの場合、制御信号がＬｏでＯＮ状態となり、ＨｉでＯＦＦ状態となる。
【００９３】
図２２においては、図２０におけるＮ型スイッチがＰ型スイッチに置き換わっている部分が異なるだけであり、その他の構成については同様であるため、詳細な説明は繰り返さない。
【００９４】
Ｐ型スイッチの場合においても、図２３に示されるように、基準クロック信号ＣＬＫの立下りおよび立上りのタイミングにおいて、タイミングキャパシタＣ１〜Ｃ３の容量に応じて制御端子電圧ＶＭ１〜ＶＭ３の変化速度が異なることによって、各スイッチ部を構成するトランジスタのＯＮ／ＯＦＦタイミングが変化する。その結果、メインスイッチを構成するトランジスタの大部分を占める第２スイッチ部Ｍ２の駆動タイミングに対して、ＯＮタイミングでは第１スイッチ部Ｍ１が先行してＯＮ状態となり、ＯＦＦタイミングでは第３スイッチ部Ｍ３が遅れてＯＦＦ状態となる。これにより、ＯＮタイミングにおける上側スパイクノイズおよびＯＦＦタイミングにおける下側スパイクノイズを低減することができる。
【００９５】
なお、上記においては、スルーレートの調整をキャパシタの容量で行なっていたが、キャパシタに代えて、異なる電流値を有する電流源を用いて調整を行なってもよい。
【００９６】
（ケース２）
ケース２においては、遅延回路を用いて基準クロック信号ＣＬＫを遅延した信号が、各スイッチ部の制御信号として用いられる。ケース２においても、図２４および図２５でＮ型スイッチの場合を説明し、図２６および図２７でＰ型スイッチの場合を説明する。
【００９７】
図２４を参照して、信号生成回路３１０Ａは、３つの遅延回路Ｄ１〜Ｄ３を含む。第１スイッチ部Ｍ１の制御端子には、基準クロック信号ＣＬＫを遅延回路Ｄ１で遅延させた信号が印加される。第２スイッチ部Ｍ２の制御端子には、第１スイッチ部Ｍ１の制御端子に印加される信号を遅延回路Ｄ２でさらに遅延させた信号が印加される。第３スイッチ部Ｍ３の制御端子には、第２スイッチ部Ｍ２の制御端子に印加される信号を遅延回路Ｄ３でさらに遅延させた信号が印加される。言い換えれば、第２スイッチ部Ｍ２には２つの遅延回路Ｄ１，Ｄ２を通過した基準クロック信号ＣＬＫが印加され、第３スイッチ部Ｍ３には３つの遅延回路Ｄ１，Ｄ２，Ｄ３を通過した基準クロック信号ＣＬＫが印加される。
【００９８】
各遅延回路Ｄ１〜Ｄ３の遅延時間が共通である場合には、図２５に示されるように、基準クロック信号ＣＬＫがＨｉとなる時刻ｔ６１に対して、１遅延時間遅れた時刻ｔ６２において第１スイッチ部Ｍ１がＯＮ状態となり、２遅延時間遅れた時刻ｔ６３において第２スイッチ部Ｍ２がＯＮ状態となり、３遅延時間遅れた時刻ｔ６４において第３スイッチ部Ｍ３がＯＮ状態となる。基準クロック信号ＣＬＫがＬｏに切換わるタイミングにおいても同様に、第１スイッチ部Ｍ１，第２スイッチ部Ｍ２，第３スイッチ部Ｍ３の順でＯＦＦタイミングが遅延される。
【００９９】
これによって、ケース１と同様に、メインスイッチを構成するトランジスタの大部分を占める第２スイッチ部Ｍ２の駆動タイミングに対して、ＯＮタイミングでは第１スイッチ部Ｍ１が先行してＯＮ状態となり、ＯＦＦタイミングでは第３スイッチ部Ｍ３が遅れてＯＦＦ状態となる。これにより、ＯＮタイミングにおける上側スパイクノイズおよびＯＦＦタイミングにおける下側スパイクノイズを低減することができる。
【０１００】
Ｐ型スイッチの場合（図２６，図２７）においても、図２７に示されるように、基準クロック信号ＣＬＫの立下りおよび立上りのタイミングにおいて、遅延回路Ｄ１〜Ｄ３によって、各スイッチ部を構成するトランジスタのＯＮ／ＯＦＦタイミングを変化させることができる。その結果、メインスイッチを構成するトランジスタの大部分を占める第２スイッチ部Ｍ２の駆動タイミングに対して、ＯＮタイミングでは第１スイッチ部Ｍ１が先行してＯＮ状態となり、ＯＦＦタイミングでは第３スイッチ部Ｍ３が遅れてＯＦＦ状態となる。これにより、ＯＮタイミングにおける上側スパイクノイズおよびＯＦＦタイミングにおける下側スパイクノイズを低減することができる。
【０１０１】
なお、実施の形態１においても、各スイッチ部の駆動タイミングの調整において、上述のようなスルーレートによって調整する手法、および、遅延回路を用いて調整する手法を適用することが可能である。
【０１０２】
また、上記においては、電力変換装置としてＤＣ／ＤＣコンバータを例として説明したが、半導体スイッチング素子を用いる電力変換装置であれば、ＡＣ／ＤＣコンバータおよびＤＣ／ＡＣコンバータ（インバータ）についても同様に適用可能である。
【０１０３】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０４】
１０，１０Ａ  電力変換装置、１００，１００Ａ  電力変換部、２００  負荷、３００  制御装置、３１０，３１０Ａ  信号生成回路、ＢＦ１〜ＢＦ６  バッファ、Ｃ１〜Ｃ３，Ｃｆｌｙ，Ｃｏｕｔ  キャパシタ、ＣＬＫ  クロック信号、Ｄ１〜Ｄ３  遅延回路、Ｌ１  インダクタ、Ｍ１〜Ｍ３，ＳＷ１＿１〜ＳＷ１＿３，ＳＷ２＿１〜ＳＷ２＿３，ＳＷ３＿１〜ＳＷ３＿３，ＳＷ４＿１〜ＳＷ４＿３  スイッチ部、ＳＷ１〜ＳＷ４，ＳＷ１Ａ，ＳＷ２Ａ  メインスイッチ、Ｔ１  入力端子、Ｔ２  出力端子、ＴＲ１〜ＴＲ１６  トランジスタ。
【図１】
2019146282.tif 000003
【図２】
2019146282.tif 000004
【図３】
2019146282.tif 000005
【図４】
2019146282.tif 000006
【図５】
2019146282.tif 000007
【図６】
2019146282.tif 000008
【図７】
2019146282.tif 000009
【図８】
2019146282.tif 000010
【図９】
2019146282.tif 000011
【図１０】
2019146282.tif 000012
【図１１】
2019146282.tif 000013
【図１２】
2019146282.tif 000014
【図１３】
2019146282.tif 000015
【図１４】
2019146282.tif 000016
【図１５】
2019146282.tif 000017
【図１６】
2019146282.tif 000018
【図１７】
2019146282.tif 000019
【図１８】
2019146282.tif 000020
【図１９】
2019146282.tif 000021
【図２０】
2019146282.tif 000022
【図２１】
2019146282.tif 000023
【図２２】
2019146282.tif 000024
【図２３】
2019146282.tif 000025
【図２４】
2019146282.tif 000026
【図２５】
2019146282.tif 000027
【図２６】
2019146282.tif 000028
【図２７】
2019146282.tif 000029