(57)【要約】【課題】セル間干渉によるメモリ特性の劣化が抑制される記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の方向に延びる第１の導電層と、第１の方向に延びる第２の導電層と、第１の方向に交差する第２の方向に延びる第３の導電層と、第１の導電層と第２の導電層との間に設けられた酸化アルミニウムを含む絶縁層と、第１の導電層と第３の導電層との間に位置する斜方晶を主とする酸化ハフニウムを含む第１の領域と、絶縁層と第３の導電層との間に位置する斜方晶以外を主とする酸化ハフニウムを含む第２の領域と、を有する第１の絶縁膜と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の方向に延びる第１の導電層と、
前記第１の方向に延びる第２の導電層と、
前記第１の方向に交差する第２の方向に延びる第３の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた酸化アルミニウムを含む絶縁層と、
前記第１の導電層と前記第３の導電層との間に位置し斜方晶を主とする酸化ハフニウムを含む第１の領域と、前記絶縁層と前記第３の導電層との間に位置し斜方晶以外を主とする酸化ハフニウムを含む第２の領域と、を備える第１の絶縁膜と、
を備える記憶装置。
【請求項２】
前記第１の導電層及び前記第２の導電層は金属を含む請求項１記載の記憶装置。
【請求項３】
前記第１の導電層及び前記第２の導電層は、窒化チタン、窒化タンタル又は窒化タングステンを含む請求項２記載の記憶装置。
【請求項４】
前記第３の導電層は金属を含む請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第３の導電層は、タングステン又は窒化チタンを含む請求項４記載の記憶装置。
【請求項６】
前記第１の領域の組成と前記第２の領域の組成は略同一である請求項１ないし請求項５いずれか一項記載の記憶装置。
【請求項７】
前記第１の領域は強誘電体であり、前記第２の領域は常誘電体である請求項１ないし請求項６いずれか一項記載の記憶装置。
【請求項８】
前記第１の絶縁膜と前記第３の導電層との間に設けられ、酸化アルミニウムを含まない第２の絶縁膜をさらに備える請求項１ないし請求項７いずれか一項記載の記憶装置。
【請求項９】
前記第２の絶縁膜は、酸化シリコン又は酸化チタンを含む請求項８記載の記憶装置。
【請求項１０】
前記第２の絶縁膜は常誘電体である請求項８又は請求項９記載の記憶装置。
【請求項１１】
前記第１の絶縁膜は、前記第２の導電層と前記第３の導電層との間に位置し斜方晶を主とする酸化ハフニウムを含む第３の領域を備える請求項１ないし請求項１０いずれか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
強誘電体メモリが不揮発性メモリとして注目されている。強誘電体メモリには、例えば、ＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）メモリのように２つの電極間に強誘電体膜を設ける２端子型のメモリや、トランジスタのゲート絶縁膜を強誘電体膜とする３端子型のメモリがある。
【０００３】
強誘電体メモリは、強誘電体の分極反転を利用して、メモリセルへのデータの書き込み、及び、メモリセルのデータの消去を行う。強誘電体メモリが微細化されると、隣接するメモリセルの間のセル間干渉により、メモリ特性が劣化するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−５３５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、セル間干渉によるメモリ特性の劣化が抑制される記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、第１の方向に延びる第１の導電層と、前記第１の方向に延びる第２の導電層と、前記第１の方向に交差する第２の方向に延びる第３の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた酸化アルミニウムを含む絶縁層と、前記第１の導電層と前記第３の導電層との間に位置し斜方晶を主とする酸化ハフニウムを含む第１の領域と、前記絶縁層と前記第３の導電層との間に位置し斜方晶以外を主とする酸化ハフニウムを含む第２の領域と、を有する第１の絶縁膜と、
を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図。
【図２】第１の実施形態の記憶装置のメモリセルアレイの一部の模式図。
【図３】第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。
【図４】比較例の記憶装置のメモリセルアレイの一部の模式図。
【図５】第１の実施形態の作用及び効果の説明図。
【図６】第２の実施形態の記憶装置のブロック図。
【図７】第２の実施形態の記憶装置のメモリセルアレイの等価回路図。
【図８】第２の実施形態の記憶装置のメモリセルアレイの一部の模式図。
【図９】第３の実施形態の記憶装置のメモリセルアレイの等価回路図。
【図１０】第３の実施形態の記憶装置のメモリセルアレイの一部の模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、記憶装置を構成する部材の結晶系の同定、結晶系の存在割合の大小比較には、例えば、Ｘ線光電分光分析（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）を用いることが可能である。
【００１１】
本明細書中「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。
【００１２】
本明細書中「金属」とは、金属的性質を示す物質の総称であり、例えば、金属的性質を示す金属窒化物も「金属」の範囲に含めるものとする。
【００１３】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の方向に延びる第１の導電層と、第１の方向に延びる第２の導電層と、第１の方向に交差する第２の方向に延びる第３の導電層と、第１の導電層と第２の導電層との間に設けられた酸化アルミニウムを含む絶縁層と、第１の導電層と第３の導電層との間に位置し斜方晶を主とする酸化ハフニウムを含む第１の領域と、絶縁層と第３の導電層との間に位置し斜方晶以外を主とする酸化ハフニウムを含む第２の領域と、を有する第１の絶縁膜と、を備える。
【００１４】
図１は、第１の実施形態の記憶装置のメモリセルアレイ１００及び周辺回路のブロック図である。第１の実施形態の記憶装置はＦＴＪメモリである。図１のメモリセルアレイ１００中の、点線の円で示される領域が一個のメモリセルＭＣである。
【００１５】
以下、図１、図２に示すｘ方向を第１の方向、ｙ方向を第２の方向、ｚ方向を第３の方向と定義する。
【００１６】
第１の実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線ＷＬと、ワード線ＷＬと交差する複数のビット線ＢＬとを備える。ワード線ＷＬは、ビット線ＢＬの下層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１７】
ワード線ＷＬと、ビット線ＢＬが交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の記憶装置は、クロスポイント構造を備えるＦＴＪメモリである。メモリセルＭＣは二端子素子である。
【００１８】
複数のワード線ＷＬは、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線ＢＬは、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
【００１９】
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線ＷＬと、ビット線ＢＬとの間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。センス回路１１２は、メモリセルに流れるトンネル電流の量を判定して、データの極性を判断する。
【００２０】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００２１】
図２は、第１の実施形態の記憶装置のメモリセルアレイ１００の一部の模式図である。図２（ａ）は上面図、図２（ｂ）は図２（ａ）のＡ−Ａ’方向の断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ’方向の断面図である。
【００２２】
メモリセルアレイ１００は、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３、ワード線ＷＬ４、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３、ビット線ＢＬ４、第１の絶縁膜３１、第２の絶縁膜３２、半導体基板１０１、第１の層間絶縁層１０２、第２の層間絶縁層１０３（絶縁層）、第３の層間絶縁層１０５を備える。以下、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３、ワード線ＷＬ４を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３、ビット線ＢＬ４を総称して単にビット線ＢＬと表記する場合がある
【００２３】
ワード線ＷＬは、ｘ方向（第１の方向）に延びる。ワード線ＷＬは、例えば、金属である。ワード線ＷＬは、例えば、耐熱性の高い金属である。ワード線ＷＬは、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、又は、白金（Ｐｔ）である。
【００２４】
ビット線ＢＬは、ｙ方向（第２の方向）に延びる。ｙ方向（第２の方向）はｘ方向と直交する。ビット線ＢＬは、例えば、金属である。ビット線ＢＬは、例えば、耐熱性の高い金属である。ビット線ＢＬは、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、又は、白金（Ｐｔ）である。
【００２５】
ワード線ＷＬ１は、第１の導電層の一例である。ワード線ＷＬ２は、第２の導電層の一例である。ビット線ＢＬ１は、第３の導電層の一例である。
【００２６】
半導体基板１０１は、例えば、シリコン基板である。
【００２７】
第１の層間絶縁層１０２は、半導体基板１０１の上に設けられる。第１の層間絶縁層１０２は、半導体基板１０１とワード線ＷＬとの間に設けられる。第１の層間絶縁層１０２は、例えば、酸化シリコンを含む。
【００２８】
第２の層間絶縁層１０３は、ワード線ＷＬとワード線ＷＬとの間に設けられる。第２の層間絶縁層１０３は、酸化アルミニウムを含む。第２の層間絶縁層１０３は、絶縁層の一例である。第２の層間絶縁層１０３は、第１の絶縁膜３１の下に位置する。
【００２９】
第３の層間絶縁層１０５は、ワード線ＷＬの上に設けられる。第３の層間絶縁層１０５は、ビット線ＢＬとビット線ＢＬとの間に設けられる。第３の層間絶縁層１０５は、例えば、酸化シリコンを含む。
【００３０】
第１の絶縁膜３１は、ワード線ＷＬとビット線ＢＬとの間、及び、第２の層間絶縁層１０３とビット線ＢＬとの間に設けられる。第１の絶縁膜３１は、酸化ハフニウムを含む。第１の絶縁膜３１は、ビット線ＢＬとビット線ＢＬとの間では、分断されている。
【００３１】
第１の絶縁膜３１は、例えば、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を添加元素として含む酸化ハフニウムである。第１の絶縁膜３１は、添加元素を含まない酸化ハフニウムであっても構わない。
【００３２】
第１の絶縁膜３１は、ワード線ＷＬとビット線ＢＬとの間に位置する第１の領域３１ａと、第２の層間絶縁層１０３とビット線ＢＬとの間に位置する第２の領域３１ｂとを有する。ワード線ＷＬの直上に第１の領域３１ａが存在し、第２の層間絶縁層１０３の直上に第２の領域３１ｂが存在する。第１の領域３１ａと第２の領域３１ｂは、第１の絶縁膜３１中でｙ方向に交互に存在する。
【００３３】
なお、ワード線ＷＬ２（第２の導電層）とビット線ＢＬ１（第３の導電層）との間の第１の領域３１ａが、第３の領域の一例である。
【００３４】
第１の絶縁膜３１の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【００３５】
第１の領域３１ａは斜方晶（Ｏｒｔｈｏｒｈｏｍｂｉｃ）を主とする酸化ハフニウムである。より具体的には、第１の領域３１ａの酸化ハフニウムは、第三斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする酸化ハフニウムである。第１の領域３１ａに含まれる酸化ハフニウムの結晶の中で、斜方晶の占める割合が最も多い。
【００３６】
第１の領域３１ａは強誘電体である。強誘電性を示す酸化ハフニウムは斜方晶である。
【００３７】
第２の領域３１ｂは斜方晶以外を主とする酸化ハフニウムである。第２の領域３１ｂに含まれる酸化ハフニウムの結晶の中で、斜方晶以外の占める割合が最も多い。斜方晶以外とは、立方晶、六方晶、正方晶、単斜晶、三斜晶である。
【００３８】
第２の領域３１ｂは常誘電体である。斜方晶以外の酸化ハフニウムは常誘電性を示す。
【００３９】
第１の領域３１ａと第２の領域３１ｂは、同時に製膜された膜の中の領域である。第１の領域３１ａと第２の領域３１ｂの組成は略同一である。第１の領域３１ａと第２の領域３１ｂの組成は、成膜時の膜中の組成の誤差の範囲で同一である。
【００４０】
第２の絶縁膜３２は、第１の絶縁膜３１とビット線ＢＬとの間に設けられる。
【００４１】
第２の絶縁膜３２は、酸化アルミニウムを含まない。第２の絶縁膜３２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の絶縁膜３２は、例えば、酸化シリコン又は酸化チタンを含む。第２の絶縁膜３２は、常誘電体である。
【００４２】
第２の絶縁膜３２の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
【００４３】
次に、第１の実施形態の記憶装置の製造方法について説明する。
【００４４】
図３は、第１の実施形態の記憶装置の製造方法の一例を示す模式断面図である。図３は、図２（ｂ）の断面図に相当する断面を示す。すなわち、ｙ方向とｚ方向を含む断面を示す。
【００４５】
最初に、半導体基板１０１の上に、第１の層間絶縁層１０２を形成する。第１の層間絶縁層１０２は、例えば、酸化シリコンである。第１の層間絶縁層１０２は、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖｏｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により行う。次に、第１の層間絶縁層１０２の上に複数のワード線ＷＬを形成する。ワード線ＷＬは、例えば、ＣＶＤ法による成膜、リソグラフィ法及びＲＩＥ法（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法）を用いたパターニングにより行う。
【００４６】
次に、ワード線ＷＬの間に、第２の層間絶縁層１０３を形成する（図３（ａ））。第２の層間絶縁層１０３は、酸化アルミニウムである。第２の層間絶縁層１０３の形成は、例えば、ＣＶＤ法による成膜とＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ法）による平坦化により行う。
【００４７】
次に、ワード線ＷＬの上、及び、第２の層間絶縁層１０３の上に、第１の絶縁膜３１を形成する。第１の絶縁膜３１は、酸化ハフニウムである。酸化ハフニウムは、成膜直後はアモルファスである。第１の絶縁膜３１は、例えば、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により成膜する。
【００４８】
次に、第１の絶縁膜３１の上に、第２の絶縁膜３２を形成する（図３（ｂ））。第２の絶縁膜３２は、例えば、ＣＶＤ法により成膜する。第２の絶縁膜３２は、例えば、酸化シリコンである。
【００４９】
次に、第２の絶縁膜３２の上に、ビット線ＢＬを形成する（図３（ｃ））。ビット線ＢＬは、例えば、ＣＶＤ法による成膜、リソグラフィ法及びＲＩＥ法を用いたパターニングにより行う。
【００５０】
ビット線ＢＬの形成後、ビット線とビット線の間の、第２の絶縁膜３２と第１の絶縁膜３１を除去する。第２の絶縁膜３２と第１の絶縁膜３１の除去は、例えば、ビット線ＢＬをマスクとしたＲＩＥ法により行う。
【００５１】
次に、ビット線ＢＬの間に露出したワード線ＷＬ上に第３の層間絶縁層１０５を形成する。第３の層間絶縁層１０５は、例えば、酸化シリコンである。第３の層間絶縁層１０５の形成は、例えば、ＣＶＤ法による成膜とＣＭＰ法による平坦化により行う。
【００５２】
次に、熱処理を行い第１の絶縁膜３１の酸化ハフニウムを結晶化する（図３（ｄ））。熱処理は、例えば、窒素ガス雰囲気中で、６００℃以上１０５０℃以下の温度で、１秒以上３０秒以下の時間行う。熱処理は、いわゆる結晶化アニールである。
【００５３】
熱処理により、ワード線ＷＬとビット線ＢＬとの間の酸化ハフニウムは、結晶化し斜方晶となる。一方、第２の層間絶縁層１０３とビット線ＢＬとの間の酸化ハフニウムは、結晶化するが斜方晶にはならず、斜方晶以外の結晶となる。
【００５４】
熱処理により、第１の絶縁膜３１の中に、ワード線ＷＬとビット線ＢＬとの間の第１の領域３１ａと、第２の層間絶縁層１０３とビット線ＢＬとの間の第２の領域３１ｂとが形成される。第１の領域３１ａは斜方晶を主とする酸化ハフニウムである。第２の領域３１ｂは斜方晶以外を主とする酸化ハフニウムである。
【００５５】
以上の製造方法により、図２に示す第１の実施形態の記憶装置が製造される。
【００５６】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【００５７】
最初に比較例の記憶装置を例に、ＦＴＪメモリの動作原理について簡単に説明する。
【００５８】
図４は、比較例の記憶装置のメモリセルアレイの一部の模式図である。図４は、第１の実施形態の図２（ｂ）の断面図に相当する断面を示す。すなわち、ｙ方向とｚ方向を含む断面を示す。
【００５９】
比較例のメモリセルアレイは、図４に示すように、第１の絶縁膜３１が、第１の領域３１ａと第２の領域３１ｂとに分かれていない点で第１の実施形態と異なる。比較例の第１の絶縁膜３１は、全体が斜方晶を主とする酸化ハフニウムである。また、比較例のメモリセルアレイの第２の層間絶縁層１０３は、酸化アルミニウムを含まない点で、第１の実施形態と異なっている。比較例の第２の層間絶縁層１０３は、例えば、酸化シリコンである。
【００６０】
ＦＴＪメモリでは、ワード線ＷＬとビット線ＢＬの間に印加する電圧を変化させることにより、強誘電体である第１の絶縁膜３１の分極反転を生じさせる。第１の絶縁膜３１の分極状態により、第１の絶縁膜３１と第２の絶縁膜３２とで形成されるトンネル障壁の形状を変化させる。トンネル障壁の形状の変化により、ワード線ＷＬとビット線ＢＬの間を流れるトンネル電流が変化する。
【００６１】
例えば、トンネル電流が流れにくくなるオフ状態（高抵抗状態）をデータ“０”、トンネル電流が流れやすくなるオン状態（低抵抗状態）をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【００６２】
強誘電体メモリが微細化されると、隣接するメモリセルの間のセル間干渉により、メモリ特性が劣化するおそれがある。例えば、微細化によりワード線ＷＬの間隔が狭くなっていくと、ワード線ＷＬに印加される電圧により、隣接するワード線ＷＬの下の第１の絶縁膜３１の分極状態が変化し、誤書き込みが生ずるおそれがある。例えば、微細化により強誘電体の分極ドメインのサイズが、ワード線ＷＬ間の間隔と同等になりセル間干渉が生じることが考えられる。
【００６３】
発明者の検討により、酸化アルミニウムに接する酸化ハフニウムは、結晶化アニールを行った際に斜方晶系とならず、強誘電性を発現しないことが明らかになった。
【００６４】
図５は、第１の実施形態の作用及び効果の説明図である。図５（ａ）はＸＰＳによる測定結果を示す図である。図５（ｂ）は測定に用いた試料の断面構造を示す図である。
【００６５】
図５（ｂ）に示すように、試料は、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）／酸化アルミニウム（ＡｌＯ）／シリコン添加酸化ハフニウム（ＨｆＳｉＯ）／窒化チタン（ＴｉＮ）の積層構造である。この試料に対し、１０００℃、１０秒間の結晶化アニールを行った。
【００６６】
図５（ａ）に示すように、ＸＰＳ測定の結果、立方晶の酸化ハフニウムのピークは検出されたが、斜方晶の酸化ハフニウムのピークは検出されなかった。なお、同様の積層構造で酸化アルミニウムを酸化シリコンに変えた試料に対し、同様の熱処理を行った場合、斜方晶の酸化ハフニウムのピークが検出された。
【００６７】
第１の実施形態の記憶装置では、２本のワード線ＷＬの間の第２の層間絶縁層１０３が酸化アルミニウムを含む。このため、２本のワード線ＷＬの間の第１の絶縁膜３１は、酸化ハフニウムの結晶化アニールの際に、酸化アルミニウムに接している。したがって、第２の層間絶縁層１０３とビット線ＢＬとの間の第１の絶縁膜３１には、斜方晶以外を主とする第２の領域３１ｂが形成される。
【００６８】
一方、ワード線ＷＬとビット線ＢＬとの間の第１の絶縁膜３１は、第２の層間絶縁層１０３と接しない。また、第１の絶縁膜３１と接する第２の絶縁膜３２は、酸化アルミニウムを含まない。したがって、ワード線ＷＬとビット線ＢＬとの間の第１の絶縁膜３１は、酸化アルミニウムに接していない。よって、ワード線ＷＬとビット線ＢＬとの間の第１の絶縁膜３１には、斜方晶を主とする第１の領域３１ａが形成される。
【００６９】
第１の実施形態の記憶装置によれば、２本のワード線ＷＬの下の強誘電体が、常誘電体によって物理的に分断された構造となる。したがって、セル間干渉によるメモリ特性の劣化が抑制される。
【００７０】
酸化ハフニウムに強誘電性を発現させる観点から、ワード線ＷＬは、金属窒化物であることが好ましい。例えば、ワード線ＷＬは、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、又は、窒化タンタル（ＴａＮ）であることが好ましい。ワード線ＷＬは、特に、窒化チタン（ＴｉＮ）であることが好ましい。
【００７１】
ビット線ＢＬは低抵抗化の観点から金属であることが好ましい。低抵抗で、かつ、既存の半導体装置の製造プロセスとの整合性が良いことから、ビット線ＢＬは、タングステン又は窒化チタンを含むことが好ましい。
【００７２】
第１の絶縁膜３１の酸化ハフニウムは、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含むことが好ましい。上記元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
【００７３】
酸化ハフニウムに強誘電性を発現させる観点から、第２の絶縁膜３２は、酸化シリコン又は酸化チタンを含むことが好ましい。
【００７４】
ビット線ＢＬとビット線ＢＬとの間に設けられる第３の層間絶縁層１０５は、例えば、酸化アルミニウムよりも低い誘電率の材料を含む。第３の層間絶縁層１０５は、例えば、酸化シリコンを含む。ワード線ＷＬとワード線ＷＬとの間に設けられる第２の層間絶縁層１０３は、第２の領域３１ｂを形成するため、酸化アルミニウムを含む。ビット線ＢＬとビット線ＢＬとの間の第３の層間絶縁層１０５を誘電率の低い材料とすることで、配線間容量が低減され、メモリ動作の高速化、低消費電力化が実現できる。
【００７５】
以上、第１の実施形態によれば、ワード線ＷＬの下の強誘電体を、隣接するワード線ＷＬの下の強誘電体と物理的に分断する。よって、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。
【００７６】
（第２の実施形態）
第２の実施形態の記憶装置は、メモリセルアレイが３次元構造を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００７７】
図６は、第２の実施形態の記憶装置のブロック図である。図７は、第２の実施形態の記憶装置のメモリセルアレイの等価回路図である。図７は、メモリセルアレイ内の配線構造を模式的に示す。第２の実施形態のメモリセルアレイ２１０は、メモリセルＭＣが立体的に配置された三次元構造を備える。
【００７８】
図６に示すように、記憶装置は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００７９】
また、図７に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図７中、点線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００８０】
以下、図７、図８に示すｘ方向を第１の方向、ｙ方向を第２の方向、ｚ方向を第３の方向と定義する。
【００８１】
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に延びる。ビット線ＢＬはｙ方向に延びる。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００８２】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００８３】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００８４】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００８５】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００８６】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００８７】
図８は、第２の実施形態の記憶装置のメモリセルアレイ２１０の一部の模式図である。図８（ａ）は、メモリセルアレイ２１０のｘｚ断面図である。図８（ｂ）は、メモリセルアレイ２１０のｙｚ断面図である。図８（ａ）は、図８（ｂ）のＢＢ’断面図、図８（ｂ）は図８（ａ）のＡＡ’断面図である。
【００８８】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）を含む複数のワード線、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ２１を含む複数のビット線、第１の絶縁膜３１、第２の絶縁膜３２、第１の層間絶縁層１４０（絶縁層）、第２の層間絶縁層１５０を備える。以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）を含む複数のワード線を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ１２を含む複数のビット線を総称して単にビット線ＢＬと表記する場合がある
【００８９】
ワード線ＷＬは第１の層間絶縁層１４０と、ｙ方向（第２の方向）に交互に積層される。ワード線ＷＬはｘ方向（第１の方向）に延びる。
【００９０】
ワード線ＷＬは、例えば金属である。ワード線ＷＬは、例えば、窒化チタンである。
【００９１】
第１の層間絶縁層１４０は、ワード線ＷＬとワード線ＷＬとの間に設けられる。第１の層間絶縁層１４０は、酸化アルミニウムを含む。第１の層間絶縁層１４０は、絶縁層の一例である。
【００９２】
ビット線ＢＬは、ワード線ＷＬとワード線ＷＬとの間に設けられる。ビット線ＢＬは、ｙ方向（第２の方向）に延びる。
【００９３】
ビット線ＢＬは、例えば金属又は半導体である。ビット線ＢＬは、例えば、窒化チタン、又は、タングステンである。
【００９４】
第２の層間絶縁層１５０は、ビット線ＢＬとビット線ＢＬとの間に設けられる。第２の層間絶縁層１５０は、例えば、酸化シリコンを含む。
【００９５】
第１の絶縁膜３１は、ワード線ＷＬとビット線ＢＬとの間、及び、第１の層間絶縁層１４０とビット線ＢＬとの間に設けられる。第１の絶縁膜３１は、ビット線ＢＬを囲んで設けられる。第１の絶縁膜３１は、酸化ハフニウムを含む。
【００９６】
第１の絶縁膜３１は、例えば、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含む酸化ハフニウムである。第１の絶縁膜３１は、添加元素を含まない酸化ハフニウムであっても構わない。
【００９７】
第１の絶縁膜３１は、ワード線ＷＬとビット線ＢＬとの間に位置する第１の領域３１ａと、第１の層間絶縁層１４０とビット線ＢＬとの間に位置する第２の領域３１ｂとを有する。
【００９８】
なお、ワード線ＷＬ２１（第２の導電層）とビット線ＢＬ１１（第３の導電層）との間の第１の領域３１ａが、第３の領域の一例である。
【００９９】
第１の絶縁膜３１の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【０１００】
第１の領域３１ａは斜方晶を主とする酸化ハフニウムである。より具体的には、第１の領域３１ａの酸化ハフニウムは、第三斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする酸化ハフニウムを含む。第１の領域３１ａに含まれる酸化ハフニウムの結晶の中で、斜方晶の占める割合が最も多い。
【０１０１】
第１の領域３１ａは強誘電体である。強誘電性を示す酸化ハフニウムは斜方晶である。
【０１０２】
第２の領域３１ｂは斜方晶以外を主とする酸化ハフニウムである。第２の領域３１ｂに含まれる酸化ハフニウムの結晶の中で、斜方晶以外の占める割合が最も多い。斜方晶以外とは、立方晶、六方晶、正方晶、単斜晶、三斜晶である。
【０１０３】
第２の領域３１ｂは常誘電体である。斜方晶以外の酸化ハフニウムは常誘電性を示す。
【０１０４】
第１の領域３１ａと第２の領域３１ｂは、同時に製膜された膜の中の領域である。第１の領域３１ａと第２の領域３１ｂの組成は略同一である。第１の領域３１ａと第２の領域３１ｂの組成は、成膜時の膜中の組成の誤差の範囲で同一である。
【０１０５】
第２の絶縁膜３２は、第１の絶縁膜３１とビット線ＢＬとの間に設けられる。第２の絶縁膜３２は、ビット線ＢＬを囲んで設けられる。
【０１０６】
第２の絶縁膜３２は、酸化アルミニウムを含まない。第２の絶縁膜３２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の絶縁膜３２は、例えば、酸化シリコン又は酸化チタンを含む。第２の絶縁膜３２は、常誘電体である。
【０１０７】
第２の絶縁膜３２の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
【０１０８】
ビット線ＢＬとビット線ＢＬとの間に設けられる第２の層間絶縁層１５０は、酸化アルミニウムよりも低い誘電率の材料であることが好ましい。第２の層間絶縁層１５０は、酸化シリコンを含むことが好ましい。ワード線ＷＬとワード線ＷＬとの間に設けられる第１の層間絶縁層１４０は、第２の領域３１ｂを形成するため、酸化シリコンより誘電率の高い酸化アルミニウムを含む。ビット線ＢＬとビット線ＢＬとの間の第２の層間絶縁層１５０を誘電率の低い材料とすることで、配線間容量が低減され、メモリ動作の高速化、低消費電力化が実現できる。
【０１０９】
次に、第２の実施形態の記憶装置の製造方法の一例について説明する。
【０１１０】
最初に、図示しない基板上に、ワード線ＷＬ形成用の導電層と、第１の層間絶縁層１４０とを、ｙ方向（第２の方向）に交互に積層した積層体を形成する。導電層は、例えば、窒化チタンである。第１の層間絶縁層１４０は、例えば、酸化アルミニウムである。
【０１１１】
次に、積層体にｘｙ平面に平行な溝を形成する。積層体の上部に、リソグラフィ法によりｘ方向に延びるライン＆スペースパターンを形成する。そして、スペース部分の第１の層間絶縁層１４０と導電層を、ＲＩＥ法により交互にエッチングすることにより溝を形成する。
【０１１２】
積層体にｘｙ平面に平行な溝を形成することで、ｘ方向に延びるワード線ＷＬが形成される。定規のワード線ＷＬの間には、第１の層間絶縁層１４０がある。
【０１１３】
次に、積層体に形成した溝を、第２の層間絶縁層１５０で埋め込む。第２の層間絶縁層１５０は、例えば、酸化シリコンである。次に、積層体にホールを形成する。
【０１１４】
例えば、積層体の上部に、リソグラフィ法によりｚ方向に延びるライン＆スペースパターンを形成する。スペース部分の第２の層間絶縁層１５０を、ワード線ＷＬと第１の層間絶縁層１４０とに対して選択的にエッチングすることで、ホールが積層体に形成される。
【０１１５】
積層体に形成されたホールの側面に、第１の絶縁膜３１を形成する。第１の絶縁膜３１は、例えば、酸化ハフニウムである。酸化ハフニウムは、成膜直後はアモルファスである。第１の絶縁膜３１は、例えば、ＡＬＤ法により成膜する。
【０１１６】
次に、第１の絶縁膜３１の上に、第２の絶縁膜３２を形成する。第２の絶縁膜３２は、例えば、ＣＶＤ法により成膜する。第２の絶縁膜３２は、例えば、酸化シリコンである。
【０１１７】
次に、第２の絶縁膜３２の上に、ビット線ＢＬを形成する。ビット線ＢＬは、例えば、ＣＶＤ法により成膜する。ビット線ＢＬによりホールが埋め込まれる。
【０１１８】
次に、熱処理を行い第１の絶縁膜３１の酸化ハフニウムを結晶化する。熱処理は、例えば、窒素ガス雰囲気中で、６００℃以上１０５０℃以下の温度で、１秒以上３０秒以下の時間行う。熱処理は、いわゆる結晶化アニールである。
【０１１９】
熱処理により、ワード線ＷＬとビット線ＢＬとの間の酸化ハフニウムは、結晶化し斜方晶となる。一方、第１の層間絶縁層１４０とビット線ＢＬとの間の酸化ハフニウムは、結晶化するが斜方晶にはならず、斜方晶以外の結晶となる。
【０１２０】
熱処理により、第１の絶縁膜３１の中に、ワード線ＷＬとビット線ＢＬとの間の第１の領域３１ａと、第１の層間絶縁層１４０とビット線ＢＬとの間の第２の領域３１ｂとが形成される。第１の領域３１ａは斜方晶を主とする酸化ハフニウムである。第２の領域３１ｂは斜方晶以外を主とする酸化ハフニウムである。
【０１２１】
以上の製造方法により、図８に示す第２の実施形態の記憶装置が製造される。
【０１２２】
以上、第２の実施形態によれば、第１の実施形態同様、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。さらに、三次元構造を備えることにより、記憶装置の集積度が向上するという効果が得られる。
【０１２３】
（第３の実施形態）
第３の実施形態の記憶装置は、メモリセルアレイが３次元構造を備える点で、第１の実施形態と異なっている。また、メモリセルがトランジスタのゲート絶縁膜を強誘電体膜とする３端子型のメモリである点で、第１及び第２の実施形態と異なっている。第１及び第２の実施形態と重複する内容については一部記述を省略する。
【０１２４】
第３の実施形態の記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第３の実施形態の記憶装置は、メモリセルトランジスタＭＴのゲート絶縁膜を強誘電体膜とする強誘電体メモリである。
【０１２５】
図９は、第３の実施形態の記憶装置のメモリセルアレイの等価回路図である。図９は、メモリセルアレイ内の配線構造を模式的に示す。第３の実施形態のメモリセルアレイ３１０は、メモリセルトランジスタＭＴが立体的に配置された三次元構造を備える。
【０１２６】
メモリセルアレイ３１０は、図９に示すようにワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）を含む複数のワード線ＷＬ、半導体ピラーＳＰ１（第３の導電層）、半導体ピラーＳＰ２を含む複数の半導体ピラーＳＰ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。
【０１２７】
図９に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。
【０１２８】
以下、図９、図１０に示すｘ方向を第１の方向、ｙ方向を第２の方向、ｚ方向を第３の方向と定義する。
【０１２９】
図１０は、第３の実施形態の記憶装置のメモリセルアレイ３１０の一部の模式図である。図１０（ａ）は、メモリセルアレイ３１０のｘｚ断面図である。図１０（ｂ）は、メモリセルアレイ３１０のｙｚ断面図である。図１０（ａ）は、図１０（ｂ）のＢＢ’断面図、図１０（ｂ）は図１０（ａ）のＡＡ’断面図である。
【０１３０】
メモリセルアレイ３１０は、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）を含む複数のワード線ＷＬ、半導体ピラーＳＰ１（第３の導電層）、半導体ピラーＳＰ２を含む複数の半導体ピラーＳＰ、第１の絶縁膜３１、第２の絶縁膜３２、層間絶縁層１６０（絶縁層）、を備える。以下、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）を含む複数のワード線を総称して単にワード線ＷＬと表記する場合がある。また、半導体ピラーＳＰ１（第３の導電層）、半導体ピラーＳＰ２を含む複数の半導体ピラーを総称して単に半導体ピラーＳＰと表記する場合がある
【０１３１】
ワード線ＷＬは層間絶縁層１６０と、ｙ方向（第２の方向）に交互に積層される。ワード線ＷＬはｘ方向（第１の方向）及びｚ方向（第３の方向）に延びる。ワード線ＷＬは平板上である。
【０１３２】
ワード線ＷＬは、例えば金属又は半導体である。ワード線ＷＬは、例えば、窒化チタンである。
【０１３３】
層間絶縁層１６０は、ワード線ＷＬとワード線ＷＬとの間に設けられる。層間絶縁層１６０は、酸化アルミニウムを含む。層間絶縁層１６０は、絶縁層の一例である。
【０１３４】
半導体ピラーＳＰは、ワード線ＷＬ及び層間絶縁層１６０を貫通して設けられる。半導体ピラーＳＰは、ｙ方向（第２の方向）に延びる。
【０１３５】
半導体ピラーＳＰは、半導体である。半導体ピラーＳＰは、例えば、多結晶シリコンである。半導体ピラーＳＰは、例えば、ｎ型のシリコンである。
【０１３６】
第１の絶縁膜３１は、ワード線ＷＬと半導体ピラーＳＰとの間、及び、層間絶縁層１６０と半導体ピラーＳＰとの間に設けられる。第１の絶縁膜３１は、半導体ピラーＳＰを囲んで設けられる。第１の絶縁膜３１は、酸化ハフニウムを含む。
【０１３７】
第１の絶縁膜３１は、例えば、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含む酸化ハフニウムである。第１の絶縁膜３１は、添加元素を含まない酸化ハフニウムであっても構わない。
【０１３８】
第１の絶縁膜３１は、ワード線ＷＬと半導体ピラーＳＰとの間に位置する第１の領域３１ａと、層間絶縁層１６０と半導体ピラーＳＰとの間に位置する第２の領域３１ｂとを有する。
【０１３９】
第１の絶縁膜３１の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【０１４０】
第１の領域３１ａは斜方晶を主とする酸化ハフニウムである。より具体的には、第１の領域３１ａの酸化ハフニウムは、第三斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする酸化ハフニウムを含む。第１の領域３１ａに含まれる酸化ハフニウムの結晶の中で、斜方晶の占める割合が最も多い。
【０１４１】
第１の領域３１ａは強誘電体である。強誘電性を示す酸化ハフニウムは斜方晶である。
【０１４２】
第２の領域３１ｂは斜方晶以外を主とする酸化ハフニウムである。第２の領域３１ｂに含まれる酸化ハフニウムの結晶の中で、斜方晶以外の占める割合が最も多い。斜方晶以外とは、立方晶、六方晶、正方晶、単斜晶、三斜晶である。
【０１４３】
第２の領域３１ｂは常誘電体である。斜方晶以外の酸化ハフニウムは常誘電性を示す。
【０１４４】
第１の領域３１ａと第２の領域３１ｂは、同時に製膜された膜の中の領域である。第１の領域３１ａと第２の領域３１ｂの組成は略同一である。第１の領域３１ａと第２の領域３１ｂの組成は、成膜時の膜中の組成の誤差の範囲で同一である。
【０１４５】
第２の絶縁膜３２は、第１の絶縁膜３１と半導体ピラーＳＰとの間に設けられる。第２の絶縁膜３２は、半導体ピラーＳＰを囲んで設けられる。
【０１４６】
第２の絶縁膜３２は、酸化アルミニウムを含まない。第２の絶縁膜３２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の絶縁膜３２は、例えば、酸化シリコン又は酸化チタンを含む。第２の絶縁膜３２は、常誘電体である。
【０１４７】
第２の絶縁膜３２の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
【０１４８】
第１の絶縁膜３１及び第２の絶縁膜３２は、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。第１の絶縁膜３１の分極反転状態により、メモリセルトランジスタＭＴの閾値電圧が変化する。メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルトランジスタＭＴは“０”と“１”の１ビットデータを記憶することが可能となる。
【０１４９】
次に、第３の実施形態の記憶装置の製造方法の一例について説明する。
【０１５０】
最初に、図示しない基板上に、ワード線ＷＬと層間絶縁層１６０とを、ｙ方向（第２の方向）に交互に積層した積層体を形成する。ワード線ＷＬは例えば、窒化チタンである。層間絶縁層１６０は、例えば、酸化アルミニウムである。
【０１５１】
次に、積層体にｙ方向に延びるホールを形成する。ホールは、積層体をｙ方向に貫通する。まず、積層体の上部に、リソグラフィ法によりホールパターンを形成する。そして、層間絶縁層１６０とワード線ＷＬを、ＲＩＥ法により交互にエッチングすることによりホールを形成する。
【０１５２】
次に、積層体に形成されたホールの側面に、第１の絶縁膜３１を形成する。第１の絶縁膜３１は、例えば、酸化ハフニウムである。酸化ハフニウムは、成膜直後はアモルファスである。第１の絶縁膜３１は、例えば、ＡＬＤ法により成膜する。
【０１５３】
次に、第１の絶縁膜３１の上に、第２の絶縁膜３２を形成する。第２の絶縁膜３２は、例えば、ＣＶＤ法により成膜する。第２の絶縁膜３２は、例えば、酸化シリコンである。
【０１５４】
次に、ホール内の、第２の絶縁膜３２の上に、半導体層を埋め込み半導体ピラーＳＰを形成する。半導体層は、例えば、ＣＶＤ法により成膜される多結晶シリコンである。
【０１５５】
次に、熱処理を行い第１の絶縁膜３１の酸化ハフニウムを結晶化する。熱処理は、例えば、窒素ガス雰囲気中で、６００℃以上１０５０℃以下の温度で、１秒以上３０秒以下の時間行う。熱処理は、いわゆる結晶化アニールである。
【０１５６】
熱処理により、ワード線ＷＬと半導体ピラーＳＰとの間の酸化ハフニウムは、結晶化し斜方晶となる。一方、層間絶縁層１６０と半導体ピラーＳＰとの間の酸化ハフニウムは、結晶化するが斜方晶にはならず、斜方晶以外の結晶となる。
【０１５７】
熱処理により、第１の絶縁膜３１の中に、ワード線ＷＬと半導体ピラーＳＰの間の第１の領域３１ａと、層間絶縁層１６０と半導体ピラーＳＰとの間の第２の領域３１ｂとが形成される。第１の領域３１ａは斜方晶を主とする酸化ハフニウムである。第２の領域３１ｂは斜方晶以外を主とする酸化ハフニウムである。
【０１５８】
以上の製造方法により、図１０に示す第３の実施形態の記憶装置が製造される。
【０１５９】
以上、第２の実施形態によれば、第１の実施形態同様、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。さらに、三次元構造を備えることにより、記憶装置の集積度が向上するという効果が得られる。
【０１６０】
以上、第３の実施形態によれば、第１及び第２の実施形態同様、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。また、強誘電体を用いた３次元ＮＡＮＤフラッシュメモリが実現される。
【０１６１】
第１の実施形態では、メモリセルアレイ１００のクロスポイント構造が一層のみの場合を例に説明したが、第１の実施形態のメモリセルアレイ１００を複数積層した三次元構造とすることも可能である。
【０１６２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６３】
３１        第１の絶縁膜
３１ａ      第１の領域（第３の領域）
３１ｂ      第２の領域
３２        第２の絶縁膜
１０３      第２の層間絶縁層（絶縁層）
１４０      第１の層間絶縁層（絶縁層）
１６０      層間絶縁層（絶縁層）
ＢＬ１      ビット線（第３の導電層）
ＢＬ１１    ビット線（第３の導電層）
ＳＰ１      半導体ピラー（第３の導電層）
ＷＬ１      ワード線（第１の導電層）
ＷＬ２      ワード線（第２の導電層）
ＷＬ１１    ワード線（第１の導電層）
ＷＬ１２    ワード線（第２の導電層）
【図１】
2019169573.tif 000003
【図２】
2019169573.tif 000004
【図３】
2019169573.tif 000005
【図４】
2019169573.tif 000006
【図５】
2019169573.tif 000007
【図６】
2019169573.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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