(57)【要約】【課題】定常動作時の高速動作と過電流保護動作時における内部電圧の変動の抑制が両立出来るドライバ回路を提供することを目的とする。【解決手段】一つの実施形態によれば、ドライバ回路は、電圧供給端と電圧出力端間に主電流路が接続され、前記電圧出力端に出力電流を供給する第１の出力トランジスタを有する。第１の駆動信号を出力する第１の駆動回路を有する。前記第１の駆動回路の出力端と前記第１の出力トランジスタのゲート間に接続される第１の可変抵抗を有する。前記第１の出力トランジスタを流れる電流を検知する第１の電流検知回路を有する。前記第１の電流検知回路の出力信号に応答して前記第１の可変抵抗の値を変化させる制御回路を有する。【選択図】図１
2019146300.tif 000002
【特許請求の範囲】
【請求項１】
電圧供給端と電圧出力端間に主電流路が接続され、前記電圧出力端に出力電流を供給する第１の出力トランジスタと、
第１の駆動信号を出力する第１の駆動回路と、  
前記第１の駆動回路の出力端と前記第１の出力トランジスタのゲート間に接続される第１の可変抵抗と、
前記第１の出力トランジスタを流れる電流を検知する第１の電流検知回路と、
前記第１の電流検知回路の出力信号に応答して前記第１の可変抵抗の値を変化させる制御回路と、
を具備することを特徴とするドライバ回路。
【請求項２】
前記第１の電流検知回路は、
前記電圧出力端の電圧と第１の参照電圧を比較し、その比較結果に応じた信号を前記制御回路に供給する第１の比較回路を備えることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記第１の出力トランジスタを流れる電流が所定のしきい値電流を超えたことを示す前記第１の電流検知回路の出力信号に応答して、前記制御回路は前記第１の可変抵抗の値を増加させる制御を行うことを特徴とする請求項１または２に記載のドライバ回路。
【請求項４】
前記電圧出力端と接地間に主電流路が接続される第２の出力トランジスタと、
前記第１の駆動信号に対して相補的に供給される第２の駆動信号を出力する第２の駆動回路と、  
前記第２の駆動回路の出力端と前記第２の出力トランジスタのゲート間に接続される第２の可変抵抗を備え、
前記制御回路は、前記第１の可変抵抗の値を増加させると共に前記第２の可変抵抗の値を増加させることを特徴とする請求項３に記載のドライバ回路。
【請求項５】
前記第２の出力トランジスタを流れる電流を検知する第２の電流検知回路を備え、前記制御回路は前記第２の電流検知回路の出力信号に応答して前記第１の可変抵抗と前記第２の可変抵抗の抵抗値を変化させることを特徴とする請求項４に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、ドライバ回路に関する。
【背景技術】
【０００２】
従来、過電流状態が検出された時に出力トランジスタをオフにして、過電流による出力トランジスタの破壊を回避する技術が開示されている。出力トランジスタの応答速度を速めることにより、ドライバ回路を高速で動作させることが出来る。一方、応答速度の速い出力トランジスタを瞬時にオフにすると、ドライバ回路を流れる電流の変化に応答して信号配線の寄生インダクタンスに発生する誘導電圧が大きくなり、内部電圧が上昇して出力トランジスタに過電圧が印加され、出力トランジスタが破壊するリスクがある。この為、定常動作においては出力トランジスタの応答速度を速めることが出来ると共に、過電流に対する保護動作においては、過電圧の発生を抑制できるドライバ回路が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開２００６／０１６４５６号
【特許文献２】特開２００７−３２５３７１号公報
【特許文献３】特許第５２８７２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、定常動作時の高速動作と過電流保護動作時における内部電圧の変動の抑制が両立出来るドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、ドライバ回路は、電圧供給端と電圧出力端間に主電流路が接続され、前記電圧出力端に出力電流を供給する第１の出力トランジスタを有する。第１の駆動信号を出力する第１の駆動回路を有する。前記第１の駆動回路の出力端と前記第１の出力トランジスタのゲート間に接続される第１の可変抵抗を有する。前記第１の出力トランジスタを流れる電流を検知する第１の電流検知回路を有する。前記第１の電流検知回路の出力信号に応答して前記第１の可変抵抗の値を変化させる制御回路を有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態のドライバ回路を示す図である。
【図２】図２は、第１の実施形態の抵抗値の制御方法を説明する為の図である。
【図３】図３は、出力トランジスタの出力電流の状態を説明する為の図である。
【図４】図４は、出力トランジスタのゲートに印加される駆動信号の状態を説明する為の図である。
【図５】図５は、可変抵抗の一つの実施形態を示す図である。
【図６】図６は、第２の実施形態のドライバ回路を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるドライバ回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態のドライバ回路を示す図である。本実施形態にかかるドライバ回路はＤＣＤＣコンバータの実施形態を示す。
【０００９】
本実施形態は、電圧入力端子１０と電圧出力端８０に、主電流路であるソース・ドレイン路が接続されるＰＭＯＳ出力トランジスタ７１を有する。ＰＭＯＳ出力トランジスタ７１のソースは、信号線１４を介して電圧入力端子１０に接続される。電圧入力端子１０には入力電圧Ｖｉｎが供給される。ＰＭＯＳ出力トランジスタ７１のドレインは、電圧出力端８０に接続される。
【００１０】
抵抗ｒ１とインダクタンスＬ１の回路素子１２は、信号線１４の抵抗、寄生インダクタンスを等価的に示し、抵抗ｒ２とインダクタンスＬ２の回路素子１３は、信号線１５の抵抗、寄生インダクタンスを等価的に示す。信号線１４、１５は、ドライバ回路が形成される半導体集積回路装置（図示せず）上の配線、あるいは、半導体集積回路装置に接続されるボンディングワイヤ（図示せず）等を含む。
【００１１】
本実施形態にかかるドライバ回路は、電圧出力端８０と接地端子１１間に主電流路であるソース・ドレイン路が接続されるＮＭＯＳ出力トランジスタ７２を有する。ＮＭＯＳ出力トランジスタ７２のソースは、信号線１５を介して接地端子１１に接続される。接地端子１１には接地電位ＧＮＤが供給される。ＮＭＯＳ出力トランジスタ７２のドレインは、電圧出力端８０に接続される。
【００１２】
本実施形態にかかるドライバ回路は、制御回路２０から供給される駆動制御信号ＰＰを増幅して出力する駆動回路３０を有する。駆動回路３０は、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３で構成されるインバータ回路と、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５で構成されるインバータ回路を有する。
【００１３】
制御回路２０からの駆動制御信号ＰＰは、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３のゲートが接続された入力端３１に供給される。駆動回路３０の出力信号は、ＰＭＯＳトランジスタ３４のドレインとＮＭＯＳトランジスタ３５のドレインが接続された出力端３６から出力される。
【００１４】
駆動回路３０の出力端３６は、可変抵抗５０の一端５１に接続される。可変抵抗５０の他端５２は、ＰＭＯＳ出力トランジスタ７１のゲートに接続される。制御回路２０から出力される駆動制御信号ＰＰは、駆動回路３０で増幅され、可変抵抗５０を介してＰＭＯＳ出力トランジスタ７１のゲートに駆動信号ＤＰとして供給される。
【００１５】
可変抵抗５０の抵抗値は、制御回路２０から供給される制御信号Ｓ１によって制御される。
【００１６】
本実施形態にかかるドライバ回路は、制御回路２０から供給される駆動制御信号ＰＮを増幅して出力する駆動回路４０を有する。駆動回路４０は、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３で構成されるインバータ回路と、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５で構成されるインバータ回路を有する。
【００１７】
制御回路２０からの駆動制御信号ＰＮは、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３のゲートが接続された入力端４１に供給される。駆動回路４０の出力信号は、ＰＭＯＳトランジスタ４４のドレインとＮＭＯＳトランジスタ４５のドレインが接続された出力端４６から出力される。
【００１８】
駆動回路４０の出力端４６は、可変抵抗６０の一端６１に接続される。可変抵抗６０の他端６２は、ＮＭＯＳ出力トランジスタ７２のゲートに接続される。制御回路２０から出力される駆動制御信号ＰＮは、駆動回路４０で増幅され、可変抵抗６０を介してＮＭＯＳ出力トランジスタ７２のゲートに駆動信号ＤＮとして供給される。
【００１９】
可変抵抗６０の抵抗値は、制御回路２０から供給される制御信号Ｓ２によって制御される。
【００２０】
電圧出力端８０は、信号線８１を介してインダクタ９１の一端に供給され、インダクタ９１の他端は出力電圧供給端子９３に接続される。抵抗ｒ３とインダクタンスＬ３の回路素子８２は、信号線８１の抵抗、寄生インダクタンスを等価的に示す。
【００２１】
出力電圧供給端子９３には、平滑コンデンサ９２が接続される。平滑コンデンサ９２は、インダクタ９１を介して供給される電圧を平滑化する。出力電圧ＶＯＵＴが出力電圧供給端子９３から負荷１００に供給される。
【００２２】
出力電圧供給端子９３の出力電圧ＶＯＵＴを帰還させた帰還電圧ＶＦＢと電源１１２が供給する参照電圧ＶＲＥＦを比較する比較回路１１１を有する。比較回路１１１の出力信号に応答して制御回路２０は、駆動制御信号ＰＰ、ＰＮのオンディユーティを制御し、出力電圧供給端子９３の出力電圧ＶＯＵＴが参照電圧ＶＲＥＦに等しくなるように制御する。
【００２３】
本実施形態のドライバ回路は、電圧出力端８０に反転入力端（−）が接続され、しきい値電圧ＶＴ１を供給する電源１０２が非反転入力端（＋）に接続される比較回路１０１を有する。
【００２４】
比較回路１０１は、電圧出力端８０の電圧がしきい値電圧ＶＴ１を超えて低下した時に正となる出力信号を制御回路２０に供給する。
【００２５】
しきい値電圧ＶＴ１は、例えば、次の式（１）の値に設定される。
【００２６】
ＶＴ１＝Ｖｉｎ−ＲＯＮ７１×ＩＭＡＸ          ・・・  （１）
ここで、Ｖｉｎは電圧入力端子１０に供給される入力電圧の値、ＲＯＮ７１はＰＭＯＳ出力トランジスタ７１のオン抵抗の値、ＩＭＡＸは過電流状態として設定するＰＭＯＳ出力トランジスタ７１の出力電流ＩＰのしきい値である。比較回路１０１により、ＰＭＯＳ出力トランジスタ７１の出力電流ＩＰを検知することが出来る。
【００２７】
ＰＭＯＳ出力トランジスタ７１の出力電流ＩＰが、ＩＭＡＸを超えた時に、比較回路１０１は正の出力信号を出力し、過電流状態にあることを検出する。例えば、電圧出力端８０が地絡した場合等に生じる過電流状態を検出することが出来る。ＩＭＡＸは、例えば、定格電流の２倍に設定する。
【００２８】
比較回路１０１からの正の出力信号を受け、制御回路２０は、可変抵抗５０の抵抗値を増加させる制御を行う。この制御により、ＰＭＯＳ出力トランジスタ７１のゲートに接続される抵抗値Ｒが増加する為、ＰＭＯＳ出力トランジスタ７１のゲートの容量Ｃとの積算値（Ｃ×Ｒ）で示される時定数が増加する。これにより、ＰＭＯＳ出力トランジスタ７１の応答速度が低下する。このことは、ＰＭＯＳ出力トランジスタ７１の駆動能力を見かけ上、低下させることに相当する。
【００２９】
ＰＭＯＳ出力トランジスタ７１の応答速度を低下させ、駆動能力を低下させる制御を行うことによりＰＭＯＳ出力トランジスタ７１を流れる出力電流ＩＰの変化が緩やかになる。
【００３０】
すなわち、過電流状態を検出した時に、ＰＭＯＳ出力トランジスタ７１を急峻にオフさせる制御ではなく、ＰＭＯＳ出力トランジスタ７１の応答速度を低下させてＰＭＯＳ出力トランジスタ７１の出力電流ＩＰの急激な変動を抑制する制御を行う。
【００３１】
インダクタンスは、電流の変化を抑制させる様に作用する誘導電圧を発生させる。誘導電圧Ｖは、Ｖ＝Ｌ１・ｄｉ／ｄｔで示される。過電流状態を検出した時にＰＭＯＳ出力トランジスタ７１を瞬時にオフさせ、ＰＭＯＳ出力トランジスタ７１を流れる出力電流ＩＰを急激に変化させると、回路素子１２に等価的に示す寄生インダクタンスＬ１は、その変化を抑制させる誘導電圧Ｖ、すなわち、ＰＭＯＳ出力トランジスタ７１のソース電圧を上昇させる電圧を発生する。
【００３２】
ＰＭＯＳ出力トランジスタ７１を流れる出力電流ＩＰの変化を緩やかにすることにより、寄生インダクタンスＬ１が発生する誘導電圧Ｖを抑制することが出来る為、信号線１４によりＰＭＯＳ出力トランジスタ７１のソースに印加される内部電圧の上昇を抑制することが出来る。これにより、ＰＭＯＳ出力トランジスタ７１のソースとＮＭＯＳトランジスタ７２のソース間に印加される電圧の上昇を抑制することが出来る為、ＰＭＯＳ出力トランジスタ７１のソースとＮＭＯＳトランジスタ７２のソース間に過電圧が印加される状態を回避し、破壊に至るリスクを回避することが出来る。
【００３３】
ＰＭＯＳ出力トランジスタ７１をオフさせると、インダクタ９１の作用により、ＮＭＯＳ出力トランジスタ７２を流れる出力電流ＩＮにより出力電流ＩＯＵＴが供給される。すなわち、信号線１５を介して出力電流ＩＯＵＴが流れる。ＰＭＯＳ出力トランジスタ７１をオフにした直後はＮＭＯＳ出力トランジスタ７２はオフである為、出力電流ＩＯＵＴはＮＭＯＳ出力トランジスタ７２の寄生ダイオード（図示せず）を介して流れる。
【００３４】
信号線１５に流れる電流の変化を抑制する誘導電圧が、同様に、信号線１５の寄生インダクタンスＬ２に発生する。すなわち、接地端子１１側が正となる誘導電圧を発生させる。この誘導電圧は、ＮＭＯＳ出力トランジスタ７２のソース電圧を下げる電圧となる。すなわち、信号線１５により供給される内部接地電位を下降させる。
【００３５】
過電流検出時に、ＰＭＯＳ出力トランジスタ７１がオフにする動作を緩和させることにより、信号線１５を流れる電流の急激な変動を抑制し、信号線１５により供給される内部接地電位の下降を抑制することが出来る。
【００３６】
また、ＰＭＯＳ出力トランジスタ７１のゲートに接続された可変抵抗５０の抵抗値を高くする制御に加え、ＮＭＯＳ出力トランジスタ７２のゲートに接続された可変抵抗６０の抵抗値を高くし、ＮＭＯＳ出力トランジスタ７２の応答速度を低下させることで、ＰＭＯＳ出力トランジスタ７１の応答速度とＮＭＯＳ出力トランジスタ７２の応答速度のバランスを維持する制御を行う。これにより、ドライバ回路の回路動作を安定させることが出来る。
【００３７】
結果として、過電流検出後の保護動作時に信号線１４と信号線１５によって供給される内部電圧と内部接地電位の変動を抑制することが出来る為、ＰＭＯＳ出力トランジスタ７１のソースとＮＭＯＳ出力トランジスタ７２のソース間に過電圧が印加される事態を回避することが出来る。これにより、過電圧によりＰＭＯＳ出力トランジスタ７１、ＮＭＯＳ出力トランジスタ７２が破壊する事態を回避することが出来る。
【００３８】
定常動作においては、ＰＭＯＳ出力トランジスタ７１のゲートに接続される可変抵抗５０、及び、ＮＭＯＳ出力トランジスタ７２のゲートに接続される可変抵抗６０の抵抗値を小さくする制御を行うことで、夫々の出力トランジスタ７１、７２の応答速度を高める事が出来る為、ドライバ回路を高速で動作させることが出来る。
【００３９】
本実施形態のドライバ回路は、過電流検出時にＰＭＯＳ出力トランジスタ７１、ＮＭＯＳ出力トランジスタ７２のゲートに接続された可変抵抗の値を制御することでＰＭＯＳ出力トランジスタ７１とＮＭＯＳ出力トランジスタ７２の応答速度を下げ、出力電流の急激な変動を抑えることにより、信号線１４と信号線１５によってＰＭＯＳ出力トランジスタ７１とＮＭＯＳ出力トランジスタ７２のソース間に過電圧が印加される状態を回避する。
【００４０】
ＰＭＯＳ出力トランジスタ７１、ＮＭＯＳ出力トランジスタ７２のゲート電流は微小で有る為、可変抵抗５０、６０を設けることによる消費電力の増加は無視出来る。従って、消費電力の増加を招くことなく、過電流保護動作時に生じる内部電圧の上昇による出力トランジスタ７１、７２の破壊のリスクを回避することが出来る。
【００４１】
定常動作時は、可変抵抗５０、６０の抵抗値を小さくしてＰＭＯＳ出力トランジスタ７１、ＮＭＯＳ出力トランジスタ７２の応答速度を早めることによりドライバ回路を高速で駆動することが出来る。
【００４２】
本実施形態のドライバ回路によれば、可変抵抗５０、６０の抵抗値の制御によって、定常動作時におけるドライバ回路の高速性と過電流状態を検出した後の過電流保護動作時における内部電圧の変動の抑制を両立させることが出来る。これにより、過電流保護動作時に内部電圧が過電圧となることによって出力トランジスタ７１、７２が破壊するリスクを回避することが出来る。
【００４３】
図２は、第１の実施形態の抵抗値の制御方法を説明する為の図である。横軸は時間（Ｔ）、縦軸は可変抵抗の抵抗値Ｒを示す。タイミングｔ１において、過電流状態が検出されると、例えば、第１の実施形態の可変抵抗５０の抵抗値を、抵抗値Ｒ１から抵抗値Ｒ２に増加させる。これにより、既述した通り、ＰＭＯＳ出力トランジスタ７１の応答速度が低下し、等価的に駆動能力が低下してＰＭＯＳ出力トランジスタ７１の出力電流ＩＰの急激な変動を抑制することが出来る。尚、ＮＭＯＳ出力トランジスタ７２のゲートに接続された可変抵抗６０の抵抗値も、同様に、過電流検出が検出されたタイミングｔ１で制御することが出来る。
【００４４】
図３は、ＰＭＯＳ出力トランジスタ７１の出力電流ＩＰの状態を説明する為の図である。横軸は時間Ｔ、縦軸はＰＭＯＳ出力トランジスタ７１の出力電流ＩＰを示す。タイミングｔ１において、ＰＭＯＳ出力トランジスタ７１の出力電流ＩＰがしきい値ＩＭＡＸを超え過電流状態が検出されると、可変抵抗５０の抵抗値を増加させると共にＰＭＯＳ出力トランジスタ７１をオフにする制御が行われる。
【００４５】
ＰＭＯＳ出力トランジスタ７１を瞬時にオフした場合には、破線２００で示す様に急峻な変化になるが、ＰＭＯＳ出力トランジスタ７１のゲートに接続される可変抵抗５０の抵抗値を増加させてＰＭＯＳ出力トランジスタ７１を緩やかにオフさせる制御とすることにより、実線２１０で示す様に、ＰＭＯＳ出力トランジスタ７１の出力電流ＩＰを緩やかに減少させる制御となる。これにより、信号線１４に流れる電流の変化が緩和され、信号線１４の寄生インダクタンスＬ１による誘導電圧を抑制することが出来る。
【００４６】
図４は、ＰＭＯＳ出力トランジスタ７１のゲートに印加される駆動信号ＤＰとＮＭＯＳ出力トランジスタ７２のゲートに印加される駆動信号ＤＮの状態を説明する為の図である。ＤＣＤＣコンバータにおいては、ＰＭＯＳ出力トランジスタ７１とＮＭＯＳ出力トランジスタ７２は相補的にオン／オフになる様に、また、ＰＭＯＳ出力トランジスタ７１とＮＭＯＳ出力トランジスタ７２が同時にオンすることが無い様に、所定のデッドタイムを考慮して駆動制御信号ＰＰ、ＰＮは生成される。この為、実際には、駆動信号ＤＰ、ＤＮは、そのデッドタイムを反映した波形になるが、簡略化して示している。
【００４７】
駆動信号ＤＰがＬレベルの時に、ＰＭＯＳ出力トランジスタ７１はオンし、駆動信号ＤＮがＨレベルの時にＮＭＯＳ出力トランジスタ７２はオンする。
【００４８】
タイミングｔ１において過電流状態が検出されると、既述した可変抵抗５０の抵抗値を増加させる制御が行われると共に、ＰＭＯＳ出力トランジスタ７１をオフにする制御が行われる。すなわち、駆動制御信号ＰＰをＨレベルにする制御が行われる。
【００４９】
可変抵抗５０の抵抗値を増加させることで、ＰＭＯＳ出力トランジスタ７１のゲートに印加される駆動信号ＤＰの立上りが実線３００で示される様に緩やかになる。これにより、ＰＭＯＳ出力トランジスタ７１の応答速度が抑制される。
【００５０】
同様に、ＮＭＯＳ出力トランジスタ７２のゲートに接続される可変抵抗６０の抵抗値を高くしてＣＲ時定数を上げることにより、ＮＭＯＳ出力トランジスタ７２をオンにするタイミングｔ２からの駆動信号ＤＮの立上りが実線３１０で示す様に緩やかになり、ＮＭＯＳ出力トランジスタ７２の応答速度が低下する。
【００５１】
タイミングｔ３において、ＮＭＯＳ出力トランジスタ７２をオフにする駆動制御信号ＰＮが制御回路２０から出力されるが、可変抵抗６０の抵抗値を高める制御が行われている為、駆動信号ＤＮの立下りは実線３１１で示す様に緩和される。この為、ＮＭＯＳ出力トランジスタ７２の応答速度が低下する。
【００５２】
図５は、可変抵抗の一つの実施形態を示す図である。第１の実施形態のＰＭＯＳ出力トランジスタ７１のゲートに接続される可変抵抗５０の構成例を示す。端子５１と端子５２の間に直列に接続された抵抗５３、５４を備える。抵抗５４の両端間にスイッチ５５が接続される。スイッチ５５は制御回路２０から供給される制御信号Ｓ１によって制御される。過電流状態が検出されると制御回路２０から制御信号Ｓ１が供給され、スイッチ５５がオフとなり、可変抵抗５０の抵抗値が増加する。可変抵抗６０も同様の構成とする事が出来る。
【００５３】
（第２の実施形態）
図６は、第２の実施形態のドライバ回路を示す図である。既述した実施形態に対応する構成には同一の符号を付し、重複した記載は省略する。
【００５４】
本実施形態のドライバ回路は、電圧出力端８０に非反転入力端（＋）が接続され、しきい値電圧ＶＴ２を供給する電源１０４が反転入力端（−）に接続される比較回路１０３を有する。
【００５５】
比較回路１０３は、電圧出力端８０の電圧がしきい値電圧ＶＴ２を超えて上昇した時に正となる出力信号を制御回路２０に供給する。
【００５６】
しきい値電圧ＶＴ２は、例えば、次の式（２）の値に設定される。
【００５７】
ＶＴ２＝ＲＯＮ７２×ＩＭＡＸ          ・・・  （２）
ここで、ＲＯＮ７２は、ＮＭＯＳ出力トランジスタ７２のオン抵抗の値、ＩＭＡＸは過電流状態として設定するＮＭＯＳ出力トランジスタ７２の出力電流ＩＮのしきい値である。
【００５８】
ＮＭＯＳ出力トランジスタ７２を流れる出力電流ＩＮが、しきい値ＩＭＡＸを超えた時に、比較回路１０３は正の出力信号を出力し、過電流状態を検出することが出来る。例えば、電圧出力端８０が天絡した場合等に生じる過電流状態を検出することが出来る。
【００５９】
過電流状態を検出すると、制御回路２０は、ＰＭＯＳ出力トランジスタ７１とＮＭＯＳ出力トランジスタ７２のゲートに接続された可変抵抗５０、６０の抵抗値を高める制御を行うと共に、駆動制御信号ＰＮによりＮＭＯＳ出力トランジスタ７２をオフにする制御を行う。既述した様に、可変抵抗５０、６０の抵抗値を高くすることにより、ＰＭＯＳ出力トランジスタ７１、ＮＭＯＳ出力トランジスタ７２の応答速度を緩和して、信号線１４、１５に流れる電流の急激な変動を抑制し、信号線１４、１５の寄生インダクタンスＬ１、Ｌ２に生じる誘導電圧を抑制することが出来る。
【００６０】
ハイサイド側のＰＭＯＳ出力トランジスタ７１とローサイド側のＮＭＯＳ出力トランジスタ７２の両方の過電流状態を検出することが出来ると共に、過電流状態を検出した後の保護動作にける信号線１４、１５間の過電圧の発生を抑制し、ＰＭＯＳ出力トランジスタ７１とＮＭＯＳ出力トランジスタ７２が破壊する事態を回避することが出来る。
【００６１】
ハイサイド側のＰＭＯＳ出力トランジスタ７１とローサイド側のＮＭＯＳ出力トランジスタ７２を備えるＤＣＤＣコンバータに限らず、ハイサイド側のＰＭＯＳ出力トランジスタ７１により負荷１００に出力電圧ＶＯＵＴ、出力電流ＩＯＵＴを供給するドライバ回路の構成に適用することが出来る。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１０  電圧入力端子、１１  接地端子、２０  制御回路、３０  駆動回路、４０  駆動回路、５０  可変抵抗、６０  可変抵抗、７１  ＰＭＯＳ出力トランジスタ、７２  ＮＭＯＳ出力トランジスタ、８０  電圧出力端、９３  出力電圧供給端子、１０１  比較回路、１０３  比較回路。
【図１】
2019146300.tif 000003
【図２】
2019146300.tif 000004
【図３】
2019146300.tif 000005
【図４】
2019146300.tif 000006
【図５】
2019146300.tif 000007
【図６】
2019146300.tif 000008