(57)【要約】【課題】高精度にオフセットを除去することが可能な縦型ホール素子を有する半導体装置を提供する。【解決手段】半導体基板の第１の領域に設けられ、第１の直線Ｌ１−Ｌ１上に間隔を置いて配置された第１の複数の電極１１１〜１１５を有する縦型ホール素子１１と、半導体基板の第１の領域とは異なる第２の領域に設けられ、第２の直線Ｌ２−Ｌ２上に間隔を置いて配置された第２の複数の電極２１１〜２１５を有する抵抗素子２１とを備え、第１の複数の電極１１１〜１１５と第２の複数の電極２１１〜２１５とが、縦型ホール素子１１がスピニングカレント法により駆動されるときの各フェーズのいずれにおいても電流経路の抵抗値が略等しくなるように接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に設けられ、第１の複数の電極を有する縦型ホール素子と、
前記半導体基板の前記第１の領域とは異なる第２の領域に設けられ、第２の複数の電極を有する抵抗素子とを備え、
前記第１の複数の電極と前記第２の複数の電極とが、前記縦型ホール素子がスピニングカレント法により駆動されるときの各フェーズのいずれにおいても電流経路の抵抗値が略等しくなるように接続されていることを特徴とする半導体装置。
【請求項２】
前記縦型ホール素子と前記抵抗素子とが略同一構造を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の複数の電極は、第３の複数の電極及び前記第３の複数の電極と同数の第４の複数の電極を含み、
前記縦型ホール素子は、前記第３の複数の電極を有する第１の縦型ホール素子部と、前記第４の複数の電極を有する第２の縦型ホール素子部とを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の縦型ホール素子部と前記第２の縦型ホール素子部と前記抵抗素子とが略同一構造を有していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の複数の電極は、第５の複数の電極及び前記第５の複数の電極と同数の第６の複数の電極を含み、
前記抵抗素子は、前記第５の複数の電極を有する第１の抵抗素子部と、前記第６の複数の電極を有する第２の抵抗素子部とを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記縦型ホール素子と前記第１の抵抗素子部と前記第２の抵抗素子部とが略同一構造を有していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の複数の電極は、第５の複数の電極及び前記第５の複数の電極と同数の第６の複数の電極を含み、
前記抵抗素子は、前記第５の複数の電極を有する第１の抵抗素子部と、前記第６の複数の電極を有する第２の抵抗素子部とを含んでいることを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記第１の縦型ホール素子部と前記第２の縦型ホール素子部と前記第１の抵抗素子部と前記第２の抵抗素子部とが略同一構造を有していることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、水平方向の磁界を検知する縦型ホール素子を有する半導体装置に関する。
【背景技術】
【０００２】
ホール素子は、磁気センサとして非接触での位置検知や角度検知が可能であることから様々な用途に用いられている。中でも半導体基板表面に対して垂直な磁界成分（垂直磁場）を検知する横型ホール素子を用いた磁気センサが一般に良く知られているが、基板の表面に対して平行な磁界成分（水平磁場）を検知する縦型ホール素子を用いた磁気センサも各種提案されている。
【０００３】
縦型ホール素子では、幾何学的な対称性の高い構造をとることが難しいため、磁界が印加されていないときでも、いわゆるオフセット電圧が横型ホール素子以上に発生しやすい。そのため、磁気センサとして用いる場合には、かかるオフセット電圧を除去する必要があり、その方法として、スピニングカレント法が知られている。
【０００４】
スピニングカレント法を用いてオフセット電圧を除去する方法として、半導体基板の表面に直線上に間隔を置いて配置された５の電極を有する縦型ホール素子において、半導体基板に平行な方向に磁場を印加した状態で、駆動電流を流す方向を４つの方向に切り替える方法が知られている（例えば、特許文献１の図１参照）。かかる方法では、まず、中央の電極から両端の電極へ駆動電流を流したとき（第１のフェーズと呼ぶ）に中央の電極を挟んでその両側に位置する２つの電極間に生じる電位差を第１の出力信号とし、第１のフェーズと逆方向に駆動電流を流したとき（第２のフェーズと呼ぶ）に中央の電極を挟んでその両側に位置する２つの電極間に生じる電位差を第２の出力信号とし、さらに、中央の電極を挟んでその両側に位置する２つの電極の一方から他方へ駆動電流を流したとき（第３のフェーズと呼ぶ）に中央の電極と両端の電極との間に生じる電位差を第３の出力信号とし、第３のフェーズと逆方向に駆動電流を流したとき（第４のフェーズと呼ぶ）に中央の電極と両端の電極との間に生じる電位差を第４の出力信号として、これら第１〜第４の出力信号を加減算することにより、オフセット電圧を除去する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】欧州特許第１４３８７５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の方法では、第１及び第２のフェーズにおける電流経路の抵抗値と第３及び第４のフェーズにおける電流経路の抵抗値とが異なることになるため、オフセット電圧の除去精度はあまり高くない。
【０００７】
したがって、本発明は、高精度にスピニングカレント法によるオフセット電圧を除去することが可能な縦型ホール素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板の第１の領域に設けられ、第１の直線上に間隔を置いて配置された第１の複数の電極を有する縦型ホール素子と、前記半導体基板の前記第１の領域とは異なる第２の領域に設けられ、第２の直線上に間隔を置いて配置された第２の複数の電極を有する抵抗素子とを備え、前記第１の複数の電極と前記第２の複数の電極とが、前記縦型ホール素子がスピニングカレント法により駆動されるときの各フェーズのいずれにおいても電流経路の抵抗値が略等しくなるように接続されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体基板上に縦型ホール素子と抵抗素子とを別々の素子として配置し、縦型ホール素子の複数の電極と抵抗素子の複数の電極とが、縦型ホール素子がスピニングカレント法により駆動されるときの各フェーズのいずれにおいても電流経路の抵抗値が略等しくなるように接続されていることにより、スピニングカレント法による高精度なオフセット電圧の除去が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態の縦型ホール素子を有する半導体装置を説明するための概略平面図である。
【図２】図１に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第１の状態とした場合（フェーズ１）の電流経路を説明するための概略平面図である。
【図３】図１に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第２の状態とした場合（フェーズ２）の電流経路を説明するための概略平面図である。
【図４】図１に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第１の状態とした場合（フェーズ１）の電流経路を説明するための概略断面図である。
【図５】図１に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第２の状態とした場合（フェーズ２）の電流経路を説明するための概略断面図である。
【図６】本発明の第２の実施形態の縦型ホール素子を有する半導体装置を説明するための概略平面図である。
【図７】図６に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第１の状態とした場合（フェーズ１）の電流経路を説明するための概略平面図である。
【図８】図６に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第２の状態とした場合（フェーズ２）の電流経路を説明するための概略平面図である。
【図９】本発明の第３の実施形態の縦型ホール素子を有する半導体装置を説明するための概略平面図である。。
【図１０】図９に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第１の状態とした場合（フェーズ１）の電流経路を説明するための概略平面図である。
【図１１】図９に示す半導体装置におけるスピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第２の状態とした場合（フェーズ２）の電流経路を説明するための概略平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
【００１２】
［第１の実施形態］
図１〜図５を用いて、本発明の第１の実施形態について説明する。
【００１３】
図１は、本発明の第１の実施形態の縦型ホール素子を有する半導体装置１００を説明するための概略平面図である。
【００１４】
図１に示すように、本実施形態の半導体装置１００は、直線Ｌ１−Ｌ１上に間隔を置いて配置された複数の電極１１１〜１１５を有する縦型ホール素子１１と、直線Ｌ２−Ｌ２上に間隔を置いて配置された複数の電極２１１〜２１５を有する抵抗素子２１とを備えている。
【００１５】
本実施形態の半導体装置１００においては、縦型ホール素子１１の電極１１１〜１１５及び抵抗素子２１の電極２１１〜２１５は、それぞれ隣接する電極の間隔がいずれもＤ１となるように配置されており、縦型ホール素子１１と抵抗素子２１とは、略同一構造を有している。
【００１６】
また、縦型ホール素子１１に対して、配線Ｗ１が電極１１１と電極１１５とに接続され、配線Ｗ２が電極１１２に接続され、配線Ｗ３が電極１１３に接続され、配線Ｗ４が電極１１４に接続されている。かかる状態（図示の状態ではなく、縦型ホール素子１１に抵抗素子２１が接続されていない状態）では、縦型ホール素子１１の電極１１３と電極１１１及び電極１１５との間の抵抗値の方が、電極１１２と電極１１４との間の抵抗値よりも小さくなっている。
【００１７】
そこで、本実施形態では、図１に示すように、配線Ｗ２によって縦型ホール素子１１の電極１１２に抵抗素子２１の電極２１２を接続し、また、配線Ｗ４によって縦型ホール素子１１の電極１１４に抵抗素子２１の電極２１４を接続している。
【００１８】
このように縦型ホール素子１１に抵抗素子２１を接続していることによる効果を説明すべく、半導体装置１００において、スピニングカレント法により縦型ホール素子１１を駆動する方法について、以下に詳述する。
【００１９】
図２及び図３は、半導体装置１００におけるスピニングカレント法の実行時において、縦型ホール素子１１に流す電流の方向をそれぞれ第１の状態とした場合（フェーズ１）及び第２の状態とした場合（フェーズ２）の電流経路を説明するための概略平面図である。
【００２０】
また、図４及び図５は、図１に示すＬ１−Ｌ１線に沿った縦型ホール素子１１のデバイス断面構造とＬ２−Ｌ２線に沿った抵抗素子２１のデバイス断面構造を概略的に示す図であり、図４が図２に示すフェーズ１に対応し、図５が図３に示すフェーズ２に対応している。
【００２１】
図４及び図５に示すように、縦型ホール素子１１及び抵抗素子２１は、Ｐ型（第１導電型）の半導体基板１０１の領域Ａ及びＢにそれぞれ形成されている。領域Ａと領域Ｂとは、半導体基板１０１上に設けられたＮ型（第２導電型）の半導体層１０２に形成されたＰ型の素子分離拡散層１０３によって互いに電気的に分離されている。縦型ホール素子１１の電極１１１〜１１５及び抵抗素子２１の電極２１１〜２１５は、領域Ａ及びＢそれぞれにおいて半導体層１０２の表面に隣接して設けられた半導体層１０２よりも高濃度のＮ型の不純物領域により構成されている。
【００２２】
図２及び図４に示すように、フェーズ１では、縦型ホール素子１１の電極１１３から電極１１１及び電極１１５へ電流が流れるように配線Ｗ３から配線Ｗ１へ駆動電流Ｉが供給される。このフェーズ１での電流経路Ｐ１は、電極１１３から電極１１１へ流れる電流経路Ｐ１ａと、電流経路Ｐ１ａと並列に電極１１３から電極１１５へ流れる電流経路Ｐ１ｂとが並列に接続されて構成される。本実施形態においては、縦型ホール素子１１の電極１１１〜１１５及び抵抗素子２１の電極２１１〜２１５は、それぞれ隣接する電極の間隔がいずれもＤ１であるため、１つの電極を挟んでその両側に位置する電極間の抵抗値はいずれも略等しく、ここではその抵抗値をＲ１とする。なお、半導体製造プロセスによるばらつき等により、各抵抗値Ｒ１は、互いに完全に同一とはならないが、実質的に同一の抵抗値とみなせる。したがって、電流経路Ｐ１の抵抗値は、電流経路Ｐ１ａの抵抗値Ｒ１と電流経路Ｐ１ｂの抵抗値Ｒ１との並列抵抗値Ｒ１／２となる。このとき、配線Ｗ２と配線Ｗ４との間、すなわち縦型ホール素子１１の電極１１２と電極１１４との間に生じる電位差がフェーズ１における出力信号となる。
【００２３】
一方、図３及び図５に示すように、フェーズ２では、縦型ホール素子１１の電極１１４から電極１１２へ電流が流れるように配線Ｗ４から配線Ｗ２へ駆動電流Ｉが供給される。このフェーズ２での電流経路Ｐ２は、縦型ホール素子１１において電極１１４から電極１１２へ流れる電流経路Ｐ２ａだけでなく、当該電流経路Ｐ２ａと、抵抗素子２１において電極２１４から電極２１２へ流れる電流経路Ｐ２ｂとが並列に接続されて構成されることとなる。したがって、電流経路Ｐ２の抵抗値は、電流経路Ｐ２ａの抵抗値Ｒ１と電流経路Ｐ２ｂの抵抗値Ｒ１との並列抵抗値Ｒ１／２となる。すなわち、電流経路Ｐ２の抵抗値をフェーズ１における電流経路Ｐ１の抵抗値と等しくすることができる。このとき、配線Ｗ１と配線Ｗ３との間、すなわち縦型ホール素子１１の電極１１３と電極１１１及び１１５との間に生じる電位差がフェーズ２における出力信号となる。
【００２４】
また、図示は省略するが、縦型ホール素子１１に対して図２及び図４に示すフェーズ１と反対方向に駆動電流Ｉを供給する第３の状態とした場合（フェーズ３）の電流経路Ｐ３の抵抗値も電流経路Ｐ１及び電流経路Ｐ２の抵抗値と等しくすることができる。このとき、配線Ｗ２と配線Ｗ４との間、すなわち縦型ホール素子１１の電極１１２と電極１１４との間に生じる電位差がフェーズ３における出力信号となる。さらに、縦型ホール素子１１に対して図３及び図５に示すフェーズ２と反対方向に駆動電流Ｉを供給する第４の状態とした場合（フェーズ４）の電流経路Ｐ４の抵抗値も、電流経路Ｐ１、Ｐ２、及びＰ３の抵抗値と等しくすることができる。このとき、配線Ｗ１と配線Ｗ３との間、すなわち縦型ホール素子１１の電極１１１及び１１５と電極１１３との間に生じる電位差がフェーズ４における出力信号となる。
【００２５】
このように、本実施形態によれば、縦型ホール素子１１の電極１１２に抵抗素子２１の電極２１２を結線し、縦型ホール素子１１の電極１１４に抵抗素子２１の電極２１４を結線していることにより、フェーズ１における電流経路Ｐ１の抵抗値、フェーズ２における電流経路Ｐ２の抵抗値、フェーズ３における電流経路Ｐ３の抵抗値、及びフェーズ４における電流経路Ｐ４の抵抗値を全て実質的に同等とすることが可能となる。
【００２６】
したがって、各フェーズで得られた４つの出力信号を加減算することにより、高精度にオフセット電圧を除去することが可能となる。
【００２７】
［第２の実施形態］
図６〜図８を用いて、本発明の第２の実施形態について説明する。
【００２８】
上記第１の実施形態では、縦型ホール素子における隣接する電極の間隔が一定（すべてＤ１）である例を示した。これに対し、本実施形態では、縦型ホール素子における隣接する電極の間隔が一定でない場合において、スピニングカレント法を実行する際の各フェーズにおける電流経路の抵抗値を等しくする例について説明する。
【００２９】
図６は、本発明の第２の実施形態の縦型ホール素子を有する半導体装置２００を説明するための概略平面図である。
【００３０】
図６に示すように、本実施形態の半導体装置２００は、直線Ｌ３ａ−Ｌ３ａ上に間隔を置いて配置された複数の電極１２１ａ〜１２５ａを有する縦型ホール素子部１２ａ及び直線Ｌ３ｂ−Ｌ３ｂ上に間隔を置いて配置された複数の電極１２１ｂ〜１２５ｂを有する縦型ホール素子部１２ｂを含む縦型ホール素子１２と、直線Ｌ４−Ｌ４上に間隔を置いて配置された複数の電極２２１〜２２５を有する抵抗素子２２とを備えている。
【００３１】
本実施形態の半導体装置２００においては、縦型ホール素子部１２ａの電極１２１ａ〜１２５ａ、縦型ホール素子部１２ｂの電極１２１ｂ〜１２５ｂ、及び抵抗素子２２の電極２２１〜２２５は、それぞれ中央の隣接する３つの電極の間隔がいずれもＤ２となるように配置され、両端の電極とその１つ内側の電極との間隔がいずれもＤ２よりも広いＤ３となるように配置されており、縦型ホール素子部１２ａ、縦型ホール素子部１２ｂ、及び抵抗素子２２は、略同一構造を有している。
【００３２】
また、縦型ホール素子部１２ａ及び１２ｂに対して、配線Ｗ１が電極１２１ａ、１２１ｂ、１２５ａ、及び１２５ｂに接続され、配線Ｗ２が電極１２２ａ及び１２２ｂに接続され、配線Ｗ３が電極１２３ａ及び１２３ｂに接続され、配線Ｗ４が電極１２４ａ及び１２４ｂに接続されている。かかる状態（図示の状態ではなく、縦型ホール素子１２に抵抗素子２２が接続されていない状態）では、縦型ホール素子１２の電極１２３ａ、１２３ｂと電極１２１ａ、１２１ｂ及び電極１２５ａ、１２５ｂとの間の抵抗値の方が、電極１２２ａ、１２２ｂと電極１２４ａ、１２４ｂとの間の抵抗値よりも小さくなっている。
【００３３】
そこで、本実施形態では、図６に示すように、配線Ｗ２によって縦型ホール素子１２の電極１２２ａ、１２２ｂに抵抗素子２２の電極２２２を接続し、また、配線Ｗ４によって縦型ホール素子１２の電極１２４ａ、１２４ｂに抵抗素子２２の電極２２４を接続している。
【００３４】
このように縦型ホール素子１２に抵抗素子２２を接続していることによる効果を説明すべく、半導体装置２００において、スピニングカレント法により縦型ホール素子１２を駆動する方法について、以下に詳述する。
【００３５】
図７及び図８は、半導体装置２００におけるスピニングカレント法の実行時において、縦型ホール素子１２に流す電流の方向をそれぞれ第１の状態とした場合（フェーズ１）及び第２の状態とした場合（フェーズ２）の電流経路を説明するための概略平面図である。
【００３６】
なお、本実施形態における縦型ホール素子部１２ａ、縦型ホール素子部１２ｂ、抵抗素子２２のデバイスの断面構造は、図４及び図５に示した第１の実施形態における縦型ホール素子１１及び抵抗素子２１と、電極の間隔が異なることを除いて略同等であるため、ここでは説明を省略する。
【００３７】
図７に示すように、フェーズ１では、縦型ホール素子１２の電極１２３ａ、１２３ｂから電極１２１ａ、１２１ｂ及び電極１２５ａ、１２５ｂへ電流が流れるように配線Ｗ３から配線Ｗ１へ駆動電流Ｉが供給される。このフェーズ１での電流経路Ｐ１は、縦型ホール素子部１２ａにおいて電極１２３ａから電極１２１ａへ流れる電流経路Ｐ１ａと、縦型ホール素子部１２ａにおいて電極１２３ａから電極１２５ａへ流れる電流経路Ｐ１ｂと、縦型ホール素子部１２ｂにおいて電極１２３ｂから電極１２１ｂへ流れる電流経路Ｐ１ｃと、縦型ホール素子部１２ｂにおいて電極１２３ｂから電極１２５ｂへ流れる電流経路Ｐ１ｄとが並列に接続されて構成される。
【００３８】
本実施形態においては、縦型ホール素子部１２ａの電極１２１ａ〜１２５ａ、縦型ホール素子部１２ｂの電極１２１ｂ〜１２５ｂ、及び抵抗素子２２の電極２２１〜２２５は、上述した間隔で配置されているため、１つの縦型ホール素子部又は抵抗素子における中央の電極（１２３ａ、１２３ｂ、２２３）と端部の電極（１２１ａ、１２１ｂ、２２１、又は１２５ａ、１２５ｂ、２２５）との間の距離が、中央の電極を挟んでその両側に位置する電極間（１２２ａ−１２４ａ間、１２２ｂ−１２４ｂ間、２２２−２２４間）の距離よりも長いことから、中央の電極と端部の電極との間の抵抗値は、中央の電極を挟んでその両側に位置する電極間の抵抗値よりも大きくなっている。これらはいずれも略等しく、ここではその抵抗値をＲ２とする。
【００３９】
したがって、電流経路Ｐ１の抵抗値は、電流経路Ｐ１ａの抵抗値Ｒ２、電流経路Ｐ１ｂの抵抗値Ｒ２、電流経路Ｐ１ｃの抵抗値Ｒ２、及び電流経路Ｐ１ｄの抵抗値Ｒ２の並列抵抗値Ｒ２／４となる。このとき、配線Ｗ２と配線Ｗ４との間、すなわち縦型ホール素子１２の電極１２２ａ、１２２ｂと電極１２４ａ、１２４ｂとの間に生じる電位差がフェーズ１における出力信号となる。
【００４０】
一方、図８に示すように、フェーズ２では、縦型ホール素子１２の電極１２４ａ、１２４ｂから電極１２２ａ、１２２ｂへ電流が流れるように配線Ｗ４から配線Ｗ２へ駆動電流Ｉが供給される。このフェーズ２での電流経路Ｐ２は、縦型ホール素子部１２ａにおいて電極１２４ａから電極１２２ａへ流れる電流経路Ｐ２ａと、抵抗素子２２において電極２２４から電極２２２へ流れる電流経路Ｐ２ｂと、縦型ホール素子部１２ｂにおいて電極１２４ｂから電極１２２ｂへ流れる電流経路Ｐ２ｃとが並列に接続されて構成されることとなる。
【００４１】
本実施形態においては、上述のとおり、中央の電極を挟んでその両側に位置する電極間の抵抗値は、中央の電極と端部の電極との間の抵抗値Ｒ２よりも小さくなっている。これらはいずれも略等しく、ここではその抵抗値をＲ３とする。また、Ｒ２：Ｒ３＝４：３となっている。
【００４２】
したがって、電流経路Ｐ２の抵抗値は、電流経路Ｐ２ａの抵抗値Ｒ３と、電流経路Ｐ２ｂの抵抗値Ｒ３と、電流経路Ｐ２ｃの抵抗値Ｒ３との並列抵抗値Ｒ３／３となる。上記のとおり、Ｒ２：Ｒ３＝４：３であることから、フェーズ２における電流経路Ｐ２の抵抗値Ｒ３／３をフェーズ１における電流経路Ｐ１の抵抗値Ｒ２／４と等しくすることができる。このとき、配線Ｗ１と配線Ｗ３との間、すなわち縦型ホール素子１２の電極１２１ａ、１２１ｂ及び１２５ａ、１２５ｂと電極１２３ａ、１２３ｂとの間に生じる電位差がフェーズ２における出力信号となる。
【００４３】
また、図示は省略するが、縦型ホール素子１２に対して図７に示すフェーズ１と反対方向に駆動電流を供給する第３の状態とした場合（フェーズ３）の電流経路Ｐ３の抵抗値も電流経路Ｐ１及び電流経路Ｐ２の抵抗値と等しくすることができる。このとき、配線Ｗ２と配線Ｗ４との間、すなわち縦型ホール素子１２の電極１２２ａ、１２２ｂと電極１２４ａ、１２４ｂとの間に生じる電位差がフェーズ３における出力信号となる。さらに、縦型ホール素子１２に対して図８に示すフェーズ２と反対方向に駆動電流を供給する第４の状態とした場合（フェーズ４）の電流経路Ｐ４の抵抗値も、電流経路Ｐ１、Ｐ２、及びＰ３の抵抗値と等しくすることができる。このとき、配線Ｗ１と配線Ｗ３との間、すなわち縦型ホール素子１２の電極１２１ａ、１２１ｂ及び１２５ａ、１２５ｂと電極１２３ａ、１２３ｂとの間に生じる電位差がフェーズ４における出力信号となる。
【００４４】
このように、本実施形態によれば、縦型ホール素子１２の電極１２２ａ、１２２ｂに抵抗素子２２の電極２２２を結線し、縦型ホール素子１２の電極１２４ａ、１２４ｂに抵抗素子２２の電極２２４を結線していることにより、フェーズ１における電流経路Ｐ１の抵抗値、フェーズ２における電流経路Ｐ２の抵抗値、フェーズ３における電流経路Ｐ３の抵抗値、及びフェーズ４における電流経路Ｐ４の抵抗値を全て実質的に同等とすることが可能となる。
【００４５】
したがって、本実施形態においても、各フェーズで得られた４つの出力信号を加減算することにより、高精度にオフセット電圧を除去することが可能となる。
【００４６】
［第３の実施形態］
図９〜図１１を用いて、本発明の第３の実施形態について説明する。
【００４７】
上記第１及び第２の実施形態では、縦型ホール素子におけるスピニングカレント法の実行時の４つのフェーズのうち異なる２つの電流経路において、抵抗値が大きい方の電流経路に並列に電流経路が追加されるように縦型ホール素子に適宜抵抗素子を接続することにより、抵抗値が大きい方の電流経路の抵抗値を実質的に小さくして抵抗値が小さい方の電流経路に一致させる例を示した。これに対し、本実施形態では、抵抗値が小さい方の電流経路に直列に電流経路が追加されるように縦型ホール素子に適宜抵抗素子を接続することにより、抵抗値が小さい方の電流経路の抵抗値を実質的に大きくして抵抗値が大きい方の電流経路に一致させる例について説明する。
【００４８】
図９は、本発明の第３の実施形態の縦型ホール素子を有する半導体装置３００を説明するための概略平面図である。
【００４９】
図９に示すように、本実施形態の半導体装置３００は、直線Ｌ５ａ−Ｌ５ａ上に間隔を置いて配置された複数の電極１３１ａ〜１３５ａを有する縦型ホール素子部１３ａ及び直線Ｌ５ｂ−Ｌ５ｂ上に間隔を置いて配置された複数の電極１３１ｂ〜１３５ｂを有する縦型ホール素子部１３ｂとを含む縦型ホール素子１３と、直線Ｌ６ａ−Ｌ６ａ上に間隔を置いて配置された複数の電極２３１ａ〜２３５ａを有する抵抗素子部２３ａ及び直線Ｌ６ｂ−Ｌ６ｂ上に間隔を置いて配置された複数の電極２３１ｂ〜２３５ｂを有する抵抗素子部２３ｂとを含む抵抗素子２３を備えている。
【００５０】
本実施形態の半導体装置３００においては、縦型ホール素子部１３ａの電極１３１ａ〜１３５ａ、縦型ホール素子部１３ｂの電極１３１ｂ〜１３５ｂ、抵抗素子部２３ａの電極２３１ａ〜２３５ａ、及び抵抗素子部２３ｂの電極２３１ｂ〜２３５ｂは、それぞれ中央の隣接する３つの電極の間隔がいずれもＤ４となるように配置され、両端の電極とその１つ内側の電極との間隔がいずれもＤ４よりも狭いＤ５となるように配置されており、縦型ホール素子部１３ａ、縦型ホール素子部１３ｂ、抵抗素子部２３ａ、及び抵抗素子部２３ｂは、略同一構造を有している。
【００５１】
また、縦型ホール素子部１３ａ及び１３ｂに対して、配線Ｗ１が電極１３１ａ、１３１ｂ、１３５ａ、及び１３５ｂに接続され、配線Ｗ２が電極１３２ａ及び１３２ｂに接続され、配線Ｗ３が電極１３３ａ及び１３３ｂに接続され、配線Ｗ４が電極１３４ａ及び１３４ｂに接続されている。かかる状態（図示の状態ではなく、縦型ホール素子１３に抵抗素子２３が接続されていない状態）では、縦型ホール素子１３の電極１３３ａ、１３３ｂと電極１３１ａ、１３１ｂ及び電極１３５ａ、１３５ｂとの間の抵抗値の方が、電極１３２ａ、１３２ｂと電極１３４ａ、１３４ｂとの間の抵抗値よりも小さくなっている。
【００５２】
そこで、本実施形態では、図９に示すように、配線Ｗ３によって縦型ホール素子１３の電極１３３ａ、１３３ｂに抵抗素子部２３ａの電極２３１ａ及び２３５ａを接続し、配線Ｗ１によって縦型ホール素子１３の電極１３１ａ、１３１ｂ、１３５ａ、１３５ｂに抵抗素子部２３ｂの電極２３３ｂを接続し、さらに、配線Ｗ５を抵抗素子部２３ａの電極２３３ａに接続し、配線Ｗ６を抵抗素子部２３ｂの電極２３１ａ及び２３５ｂに接続している。
【００５３】
このように縦型ホール素子１３に抵抗素子２３を接続していることによる効果を説明すべく、半導体装置３００において、スピニングカレント法により縦型ホール素子１３を駆動する方法について、以下に詳述する。
【００５４】
図１０及び図１１は、半導体装置３００におけるスピニングカレント法の実行時において、縦型ホール素子１３に流す電流の方向をそれぞれ第１の状態とした場合（フェーズ１）及び第２の状態とした場合（フェーズ２）の電流経路を説明するための概略平面図である。
【００５５】
なお、本実施形態における縦型ホール素子部１３ａ、縦型ホール素子部１３ｂ、抵抗素子部２３ａ、抵抗素子部２３ｂのデバイス断面構造は、図４及び図５に示した第１の実施形態における縦型ホール素子１１及び抵抗素子２１と、電極の間隔が異なることを除いて略同等であるため、ここでは説明を省略する。
【００５６】
図１０に示すように、フェーズ１では、縦型ホール素子１３の電極１３３ａ、１３３ｂから電極１３１ａ、１３１ｂ及び電極１３５ａ、１３５ｂへ電流が流れるように配線Ｗ５から配線Ｗ６へ駆動電流Ｉが供給される。このフェーズ１での電流経路Ｐ１は、抵抗素子部２３ａにおいて電極２３３ａから電極２３１ａへ流れる電流経路Ｐ１ａと、抵抗素子部２３ａにおいて電極２３３ａから電極２３５ａへ流れる電流経路Ｐ１ｂと、縦型ホール素子部１３ａにおいて電極１３３ａから電極１３１ａへ流れる電流経路Ｐ１ｃと、縦型ホール素子部１３ａにおいて電極１３３ａから電極１３５ａへ流れる電流経路Ｐ１ｄと、縦型ホール素子部１３ｂにおいて電極１３３ｂから電極１３１ｂへ流れる電流経路Ｐ１ｅと、縦型ホール素子部１３ｂにおいて電極１３３ｂから電極１３５ｂへ流れる電流経路Ｐ１ｆと、抵抗素子部２３ｂにおいて電極２３３ｂから電極２３１ｂへ流れる電流経路Ｐ１ｇと、抵抗素子部２３ｂにおいて電極２３３ｂから電極２３５ｂへ流れる電流経路Ｐ１ｈとを含んで構成されることとなる。より具体的には、電流経路Ｐ１は、電流経路Ｐ１ａ及びＰ１ｂからなる並列経路と、電流経路Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、及びＰ１ｆからなる並列経路と、電流経路Ｐ１ｇ及びＰ１ｈからなる並列経路とが直列に接続された構成となる。
【００５７】
本実施形態においては、縦型ホール素子部１３ａの電極１３１ａ〜１３５ａ、縦型ホール素子部１３ｂの電極１３１ｂ〜１３５ｂ、抵抗素子部２３ａの電極２３１ａ〜２３５ａ、及び抵抗素子部２３ｂの電極２３１ｂ〜２３５ｂは、上述した間隔で配置されているため、１つの縦型ホール素子部又は抵抗素子部における中央の電極を挟んでその両側に位置する電極間（１３２ａ−１３４ａ間、１３２ｂ−１３４ｂ間、２３２ａ−２３４ａ間、２３２ｂ−２３４ｂ間）の距離が、中央の電極（１３３ａ、１３３ｂ、２３３ａ、２３３ｂ）と端部の電極（１３１ａ、１３１ｂ、２３１ａ、２３１ｂ、又は１３５ａ、１３５ｂ、２３５ａ、２３５ｂ）との間の距離よりも長く、且つ中央の電極を挟んでその両側に位置する電極は、その幅が細いことから、中央の電極と端部の電極との間の抵抗値は、中央の電極を挟んでその両側に位置する電極間の抵抗値よりも小さくなっている。これらはいずれも略等しく、ここではその抵抗値をＲ４とする。
【００５８】
したがって、電流経路Ｐ１の抵抗値は、電流経路Ｐ１ａの抵抗値Ｒ４と電流経路Ｐ１ｂの抵抗値Ｒ４との並列抵抗値Ｒ４／２と、電流経路Ｐ１ｃの抵抗値Ｒ４と電流経路Ｐ１ｄの抵抗値Ｒ４と電流経路Ｐ１ｅの抵抗値Ｒ４と電流経路Ｐ１ｆの抵抗値Ｒ４との並列抵抗値Ｒ４／４と、電流経路Ｐ１ｇの抵抗値Ｒ４と電流経路Ｐ１ｈの抵抗値Ｒ４との並列抵抗値Ｒ４／２との直列抵抗値（５×Ｒ４）／４となる。このとき、配線Ｗ２と配線Ｗ４との間、すなわち縦型ホール素子１３の電極１３２ａ、１３２ｂと電極１３４ａ、１３４ｂとの間に生じる電位差がフェーズ１における出力信号となる。
【００５９】
一方、図１１に示すように、フェーズ２では、縦型ホール素子１３の電極１３４ａ、１３４ｂから電極１３２ａ、１３２ｂへ電流が流れるように配線Ｗ４から配線Ｗ２へ駆動電流Ｉが供給される。このフェーズ２での電流経路Ｐ２は、縦型ホール素子部１３ａにおいて電極１３４ａから電極１３２ａへ流れる電流経路Ｐ２ａと、縦型ホール素子部１３ｂにおいて電極１３４ｂから電極１３２ｂへ流れる電流経路Ｐ２ｂとが並列に接続されて構成される。
【００６０】
本実施形態においては、上述のとおり、中央の電極を挟んでその両側に位置する電極間の抵抗値は、中央の電極と端部の電極との間の抵抗値Ｒ４よりも大きくなっている。これらはいずれも略等しく、ここではその抵抗値をＲ５とする。また、Ｒ４：Ｒ５＝２：５となっている。
【００６１】
したがって、電流経路Ｐ２の抵抗値は、電流経路Ｐ２ａの抵抗値Ｒ５と電流経路Ｐ２ｂの抵抗値Ｒ５との並列抵抗値Ｒ５／２となる。上記のとおり、Ｒ４：Ｒ５＝２：５であることから、電流経路Ｐ２の抵抗値Ｒ５／２をフェーズ１における電流経路Ｐ１の抵抗値（５×Ｒ４）／４と等しくすることができる。このとき、配線Ｗ１と配線Ｗ３との間、すなわち電極１３１ａ、１３１ｂ及び１３５ａ、１３５ｂと電極１３３ａ、１３３ｂとの間に生じる電位差がフェーズ２における出力信号となる。
【００６２】
また、図示は省略するが、縦型ホール素子１３に対して図１０に示すフェーズ１と反対方向に駆動電流を供給する第３の状態とした場合（フェーズ３）の電流経路Ｐ３の抵抗値も電流経路Ｐ１及び電流経路Ｐ２の抵抗値と略等しくすることができる。このとき、配線Ｗ２と配線Ｗ４との間、すなわち電極１３２ａ、１３２ｂと電極１３４ａ、１３４ｂとの間に生じる電位差がフェーズ３における出力信号となる。さらに、縦型ホール素子１３に対して図１１に示すフェーズ２と反対方向に駆動電流を供給する第４の状態とした場合（フェーズ４）の電流経路Ｐ４の抵抗値も、電流経路Ｐ１、Ｐ２、及びＰ３の抵抗値と略等しくすることができる。このとき、配線Ｗ１と配線Ｗ３との間、すなわち電極１３１ａ、１３１ｂ及び１３５ａ、１３５ｂと電極１３３ａ、１３３ｂとの間に生じる電位差がフェーズ４における出力信号となる。
【００６３】
このように、本実施形態によれば、縦型ホール素子１３の電極１３３ａ、１３３ｂに抵抗素子部２３ａの電極２３１ａ及び電極２３５ａを結線し、縦型ホール素子１３の電極１３１ａ、１３１ｂ、１３５ａ、１３５ｂに抵抗素子部２３ｂの電極２３３ｂを結線し、さらに、配線Ｗ５を抵抗素子部２３ａの電極２３３ａに結線し、配線Ｗ６を抵抗素子部２３ｂの電極２３１ａ及び電極２３５ｂに結線していることにより、フェーズ１における電流経路Ｐ１の抵抗値、フェーズ２における電流経路Ｐ２の抵抗値、フェーズ３における電流経路Ｐ３の抵抗値、及びフェーズ４における電流経路Ｐ４の抵抗値を全て実質的に同等とすることが可能となる。
【００６４】
したがって、本実施形態においても、各フェーズで得られた４つの出力信号を加減算することにより、高精度にオフセット電圧を除去することが可能となる。
【００６５】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
【００６６】
例えば、上記第１〜第３の実施形態を説明するための図１〜１１においては、作図上、抵抗素子を縦型ホール素子と平行に配置しているが、抵抗素子は、縦型ホール素子に対して垂直に配置する等、どのような方向に配置しても構わない。
【００６７】
上記第２及第３の実施形態においては、縦型ホール素子が２つの縦型ホール素子部を含んで構成された例を示したが、縦型ホール素子は、３つ以上の縦型ホール素子部を含んで構成されてもよい。
【００６８】
上記第３の実施形態においては、抵抗素子が２つの抵抗素子部を含んで構成された例を示したが、抵抗素子は、３つ以上の抵抗素子部を含んで構成されてもよい。
【００６９】
縦型ホール素子と抵抗素子とは、必ずしも同一構造である必要はなく、スピニングカレント法を実行する際の各フェーズにおける電流経路の抵抗値を等しくできるように縦型ホール素子に接続可能な抵抗素子であれば、縦型ホール素子と異なる構造であっても構わない。
【００７０】
上記第１〜第３の実施形態においては、抵抗素子において１つの電極を間に介在させた２つの電極間の電流経路、すなわち、縦型ホール素子に流れる電流経路と同等の電流経路を縦型ホール素子に並列又は直列に接続するようにしているが、縦型ホール素子のスピニングカレント法の実行時の各フェーズにおける電流経路の抵抗値が等しくなるように縦型ホール素子に抵抗素子を適宜接続させればよいため、例えば、抵抗素子の隣接する２つの電極間の電流経路を縦型ホール素子に並列又は直列に接続することも可能である。
【００７１】
上記第１〜第３の実施形態においては、抵抗素子２１〜２３は、抵抗素子として専用に設けた例を示したが、これらには限定されない。例えば、上記第１の実施形態において、、縦型ホール素子１１とは別に設けられ、縦型ホール素子１１による磁場検知を行う際には検知素子として使用されない縦型ホール素子や横型ホール素子を抵抗素子２１の代わりに抵抗素子として使用するようにしてもよい。
【００７２】
上記第１〜第３の実施形態においては、縦型ホール素子又は縦型ホール素子部がそれぞれ５つの電極を有している例を示しているが、スピニングカレント法によるオフセット電圧の除去が可能であれば、電極の数はこれに限られない。
【００７３】
上記第１〜第３の実施形態においては、第１導電型をＰ型、第２導電型をＮ型として説明したが、導電型を入れ替えて、第１導電型をＮ型、第２導電型をＰ型としても構わない。
【符号の説明】
【００７４】
１１、１２、１３  縦型ホール素子
１２ａ、１２ｂ、１３ａ、１３ｂ  縦型ホール素子部
２１、２２、２３  抵抗素子
２３ａ、２３ｂ  抵抗素子部
１００、２００、３００  半導体装置
１０１  半導体基板
１０２  半導体層
１０３  素子分離拡散層
１１１〜１１５、１２１ａ〜１２５ａ、１２１ｂ〜１２５ｂ、１３１ａ〜１３５ａ、１３１ｂ〜１３５ｂ、２１１〜２１５、２２１〜２２５、２３１ａ〜２３５ａ、２３１ｂ〜２３５ｂ  電極
Ｐ１、Ｐ２、Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ  電流経路
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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