(57)【要約】【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、熱により抵抗が変化し、前記抵抗によりデータを記憶する抵抗変化部と、前記抵抗変化部と直列に接続され、互いに特性の異なる第１及び第２セレクタと、を含むメモリセルと、前記メモリセルへデータの書き込みまたは前記メモリセルからデータの読み出しを行なう制御部と、を備える。【選択図】      図１１
2019169219.tif 000002
【特許請求の範囲】
【請求項１】
熱により抵抗が変化し、前記抵抗によりデータを記憶する抵抗変化部と、
前記抵抗変化部と直列に接続され、互いに特性の異なる第１及び第２セレクタと、
を含むメモリセルと、
前記メモリセルへデータの書き込みまたは前記メモリセルからデータの読み出しを行なう制御部と、
を備える半導体記憶装置。
【請求項２】
前記第１セレクタ、前記第２セレクタ、前記メモリセルの順に直列接続されている
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１セレクタ、前記メモリセル、前記第２セレクタの順に直列接続されている
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１及び第２セレクタは、互いに異なる電圧特性を有する
請求項１乃至３のいずれか一つに記載の半導体記憶装置。
【請求項５】
前記第１及び第２セレクタは、互いに異なる電流特性を有する
請求項１乃至４のいずれか一つに記載の半導体記憶装置。
【請求項６】
前記第１セレクタ及び前記第２セレクタと特性が異なり、前記メモリセルと直列に接続されている第３セレクタを有する
請求項１乃至５のいずれか一つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の一つとして、相変化メモリ（ＰＣＭ(Phase Change Memory)）が開発されている。ＰＣＭでは、電圧を印加することにより可変抵抗素子の結晶状態を相変化させる。この相変化により、可変抵抗素子は低抵抗状態（ＬＲＳ：low resistance state）あるいは高抵抗状態（ＨＲＳ：high resistance state）となり、この２つの状態によりデータを記憶する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９１４２２７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、熱により抵抗が変化し、前記抵抗によりデータを記憶する抵抗変化部と、前記抵抗変化部と直列に接続され、互いに特性の異なる第１及び第２セレクタと、を含むメモリセルと、前記メモリセルへデータの書き込みまたは前記メモリセルからデータの読み出しを行なう制御部と、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体記憶装置の全体構成を示すブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイを示すブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路を示す回路図である。
【図４】図４は、第１実施形態に係る半導体記憶装置のロウスイッチ回路を示す回路図である。
【図５】図５は、第１実施形態に係る半導体記憶装置のＭＡＴを示す回路図である。
【図６】図６は、メモリセルの構造を示す斜視図である。
【図７】図７は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図８】図８は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図９】図９は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図１０】図１０は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図１１】図１１は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図１２】図１２は、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣを示す回路図である。
【図１３】図１３は、書き込み動作を示すタイミングチャートである。
【図１４】図１４は、読み出し動作を示すタイミングチャートである。
【図１５】図１５は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図１６】図１６は、読み出し動作を示すタイミングチャートである。
【図１７】図１７は、メモリセルの構造を示す斜視図である。
【図１８】図１８は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図１９】図１９は、メモリセルと、各メモリセルに印加される電圧との関係について示す図である。
【図２０】図２０は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。
【図２１】図２１は、メモリセルの構造を示す斜視図である。
【図２２】図２２は、メモリセルの構造を示す斜視図である。
【発明を実施するための形態】
【０００７】
以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
以下の実施形態では、半導体記憶装置として、ＰＣＭ(Phase Change Memory)を例に挙げて説明する。
【０００９】
＜１＞第１実施形態
第１実施形態の半導体記憶装置について説明する。
【００１０】
＜１−１＞構成
＜１−１−１＞半導体記憶装置
図１は、第１実施形態の半導体記憶装置の全体構成を示すブロック図である。本実施形態の半導体記憶装置１は、メモリセルアレイ１０、センスアンプ２０、カラムデコーダ３０、ロウデコーダ４０、及びシーケンサ５０を備える。
【００１１】
メモリセルアレイ１０は、複数のメモリセルＭＣを備える。各メモリセルＭＣはローカルビット線ＬＢＬ及びワード線ＷＬの交点に設けられる。そして、各メモリセルＭＣへのアクセスは、グローバルビット線ＧＢＬ、及びローカルビット線ＬＢＬと、メインワード線ＭＷＬ、及びワード線ＷＬと、を介して行なわれる。詳細については後述する。
【００１２】
センスアンプ２０は、グローバルビット線ＧＢＬ毎にセンスアンプ回路を備えている。センスアンプ回路は、データの読み出し時には、メモリセルＭＣからグローバルビット線ＧＢＬに読み出されたデータをセンスする。また、センスアンプ２０は、データの書き込み時には書き込みデータに応じた電圧をメモリセルＭＣに供給する。これらの電圧は、シーケンサ５０から与えられる。
【００１３】
カラムデコーダ３０は、カラムアドレスをデコードして、カラムアドレスデコード信号を得る。
【００１４】
ロウデコーダ４０は、ロウアドレスをデコードして得たロウアドレスデコード信号に基づいて、いずれかのメインワード線ＭＷＬを選択する。
【００１５】
シーケンサ５０は、半導体記憶装置１全体の動作を制御する。また、シーケンサ５０は、半導体記憶装置１の外部から供給される電源電圧ＶＤＤを昇圧または降圧することによりデータの読み出し、書き込み、及び消去に必要な電圧及び電流を発生させ、例えばメモリセルアレイ１０、センスアンプ２０、カラムデコーダ３０、あるいはロウデコーダ４０に供給する。
【００１６】
＜１−１−２＞メモリセルアレイ
図２を用いて、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０について説明する。図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０を示すブロック図である。
【００１７】
図２に示すように、メモリセルアレイ１０は、マトリクス状に配置された複数のサブセルアレイ１００を備える。そして、サブセルアレイ１００は、グローバルビット線ＧＢＬを介してセンスアンプ２０に接続される。
【００１８】
センスアンプ２０は、グローバルビット線ＧＢＬ毎に電圧転送回路２１０及びセンスアンプ回路２００を備えている。電圧転送回路２１０は、グローバルビット線ＧＢＬからの電圧をセンスアンプ回路２００に転送、またはグローバルビット線ＧＢＬに電圧を転送する。センスアンプ回路２００は、電圧転送回路２１０から転送されたデータをセンスする。
【００１９】
サブセルアレイ１００は、ＭＡＴ１１、カラムスイッチ回路１２、及びロウスイッチ回路１３を備えている。
【００２０】
ＭＡＴ１１は、半導体基板上にマトリクス状に配置された複数のメモリセルＭＣを備える。詳細については後述する。
【００２１】
カラムスイッチ回路１２は、カラムデコーダ３０からの信号に基づいて、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御する。
【００２２】
ロウスイッチ回路１３は、ロウデコーダ４０からの信号に基づいて、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御する。
【００２３】
＜１−１−３＞カラムスイッチ回路及び電圧転送回路
図３を用いて、第１実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路について説明する。図３は、第１実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路を示す回路図である。
【００２４】
図３に示すように、カラムスイッチ回路１２は、ローカルビット線ＬＢＬ毎にカラム制御回路１２０を備えている。
【００２５】
カラム制御回路１２０は、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御するＮＭＯＳトランジスタ１２１と、ローカルビット線ＬＢＬに基準電圧ＶＳＳを転送するＰＭＯＳトランジスタ１２２と、ローカルビット線ＬＢＬの電荷を蓄積するキャパシタ１２３と、を備えている。
【００２６】
トランジスタ１２１は、“Ｈ”レベルの信号ＳＷ１に基づいてオン状態（導通状態）になり、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、を接続する。
【００２７】
トランジスタ１２２は、“Ｌ”レベルの信号ＳＷ２に基づいてオン状態になり、ローカルビット線ＬＢＬに、基準電圧ＶＳＳを転送する。
【００２８】
キャパシタ１２３の一端はローカルビット線ＬＢＬに接続され、他端は基準電圧ＶＳＳが供給される。また、キャパシタ１２３の静電容量はＣ１である。
【００２９】
図３に示すように、電圧転送回路２１０は、グローバルビット線ＧＢＬと、センスアンプ回路２００と、の接続を制御するＮＭＯＳトランジスタ２１１と、グローバルビット線ＧＢＬに負電圧ＶＮＥＧを転送するＮＭＯＳトランジスタ２１２と、グローバルビット線ＧＢＬの電荷を蓄積するキャパシタ２１３と、を備えている。
【００３０】
トランジスタ２１１は、“Ｈ”レベルの信号ＳＷ３に基づいてオン状態になり、グローバルビット線ＧＢＬと、センスアンプ回路２００と、を接続する。
【００３１】
トランジスタ２１２は、“Ｈ”レベルの信号ＳＷ４に基づいてオン状態になり、グローバルビット線ＧＢＬに、電圧ＶＮＥＧを転送する。
【００３２】
キャパシタ２１３の一端はグローバルビット線ＧＢＬに接続され、他端は基準電圧ＶＳＳが供給される。また、キャパシタ２１３の静電容量はＣ２である。このキャパシタ２１３は、例えばグローバルビット線ＧＢＬそのものである。
【００３３】
＜１−１−４＞ロウスイッチ回路
図４を用いて、第１実施形態に係る半導体記憶装置のロウスイッチ回路について説明する。図４は、第１実施形態に係る半導体記憶装置のロウスイッチ回路を示す回路図である。
【００３４】
図４に示すように、ロウスイッチ回路１３は、ワード線ＷＬ毎にロウ制御回路１３０を備えている。
【００３５】
ロウ制御回路１３０は、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御するＰＭＯＳトランジスタ１３１と、ワード線ＷＬに基準電圧ＶＳＳを転送するＮＭＯＳトランジスタ１３２と、を備えている。
【００３６】
トランジスタ１３１は、“Ｌ”レベルの信号ＳＷ５に基づいてオン状態になり、メインワード線ＭＷＬと、ワード線ＷＬと、を接続する。
【００３７】
トランジスタ１３２は、“Ｈ”レベルの信号ＳＷ６に基づいてオン状態になり、ワード線ＷＬに、基準電圧ＶＳＳを転送する。
【００３８】
＜１−１−５＞ＭＡＴ
次に、図５を用いて、第１実施形態に係る半導体記憶装置のＭＡＴについて説明する。図５は、第１実施形態に係る半導体記憶装置のＭＡＴを示す回路図である。
【００３９】
図５に示すように、ＭＡＴは、半導体基板上にマトリクス状に配置された複数のメモリセルＭＣを備える。なお、メモリセルＭＣの個数は任意である。同一列に配置されたメモリセルＭＣは、いずれかのローカルビット線ＬＢＬｋ（ｋは０以上の整数）に共通に接続される。また、同一行に配置されたメモリセルＭＣは、いずれかのワード線ＷＬｍ（ｍは０以上の整数）に共通に接続される。
【００４０】
＜１−１−６＞メモリセル
次に、図６を用いて、第１実施形態に係る半導体記憶装置のメモリセルについて説明する。図６は、メモリセルの斜視図である。
【００４１】
図６に示すように、メモリセルＭＣは、下部電極Ｅ１と、下部電極Ｅ１のＸＹ平面上に設けられた中間層Ｉ１と、中間層Ｉ１のＸＹ平面上に設けられたセレクタＳ１と、セレクタＳ１のＸＹ平面上に設けられた中間層Ｉ２と、中間層Ｉ２のＸＹ平面上に設けられたＰＣＭ（抵抗変化部）と、ＰＣＭのＸＹ平面上に設けられた中間層Ｉ３と、中間層Ｉ３のＸＹ平面上に設けられたセレクタＳ２と、セレクタＳ２のＸＹ平面上に設けられた中間層Ｉ４と、中間層Ｉ４のＸＹ平面上に設けられた上部電極Ｅ２と、を備えている。図６に示すように、２つのセレクタＳ１、Ｓ２がＰＣＭを挟むように設けられている。
本実施形態でのＰＣＭは、ジュール熱によって材料を溶かし、冷却の仕方によって結晶状態が変化することにより、低抵抗または高抵抗の状態になる。以下では、ＰＣＭの結晶状態が変化することを「相変化」と呼び、ＰＣＭが低抵抗状態（ＬＲＳ）にある場合を「セット状態」と呼び、高抵抗状態（ＨＲＳ）にある場合を「リセット状態」と呼ぶ。
【００４２】
本実施形態でのセレクタは、例えば２端子間スイッチ素子である。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”オフ”状態、例えば電気的に高抵抗状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”オン”状態、例えば電気的に低抵抗状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチ素子には、Te、SeおよびSからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。また、このスイッチ素子は他にも、B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sbからなる群より選択された少なくとも１種以上の元素を含んでもよい。また、このスイッチ素子は、カルコゲナイド系以外の、As doped SiO2や揮発なCBRAM等でも良い。
【００４３】
尚、本実施形態では、後述するようにメモリセルに流れる電流を制限するために、メモリセルがセレクタを２つ備えている。この２つのセレクタの特性はそれぞれ異なる事が好ましい。例えば、２つのセレクタは、それぞれ異なる閾値電圧Ｖｔｈ（電圧特性）を持つ。この閾値電圧とは、セレクタ（メモリセル）に流れる電流が急激に大きくなる電圧のことである。更に例えば、２つのセレクタは、それぞれ異なる閾値電流Ｉｔｈ（電流特性）を持つ。更に例えば、２つのセレクタは、それぞれ異なる電流電圧（ＩＶ）特性を持つ。２つのセレクタの特性を変える場合は、ＸＹ平面の面積を変えても良いし、材料を変えても良いし、Ｚ方向の高さを変えても良い。
【００４４】
また、中間層の材料は、例えば、金属材料などでも良い。また、中間層は省略しても良い。
【００４５】
＜１−１−７＞メモリセルの特性
次に、図７〜図９を用いて、第１実施形態に係る半導体記憶装置のメモリセルの電流電圧（ＩＶ）特性について説明する。図７〜図９はメモリセルのＩＶ特性を示すグラフである。横軸は、メモリセルＭＣに印加される電圧（ワード線の電圧Ｖ（ＷＬ）とローカルビット線の電圧Ｖ（ＬＢＬ）との差）であり、縦軸は、メモリセルＭＣに流れるセル電流である。また、縦軸はＬｏｇスケールである。
【００４６】
図７に示すように、メモリセルＭＣは、低抵抗状態ＬＲＳと、高抵抗状態ＨＲＳと、におけるＩＶ特性が異なる。
【００４７】
メモリセルＭＣが低抵抗状態ＬＲＳである場合、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ１に達するまでは、メモリセルＭＣの特性は図中の第１特性となる。そのため、セル電流は第１特性に従って変動する。メモリセルＭＣの特性が第１特性である場合において、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ１を超えると、メモリセルＭＣの特性は、図中の第１特性から第２特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ１を超えると、セル電流は第２特性に従って変動する。また、メモリセルＭＣの特性が第２特性である場合において、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ａｄｄ１に達するまでは、メモリセルＭＣの特性は図中の第２特性となる。メモリセルＭＣの特性が第２特性である場合において、メモリセルＭＣの元の抵抗状態を変えずにメモリセルＭＣに印加される電圧が電圧Ｖｈ１以下となると、メモリセルＭＣの特性は図中の第２特性から第１特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧Ｖｈ１以下となると、セル電流は第１特性に従って変動する。
【００４８】
メモリセルＭＣが高抵抗状態ＨＲＳである場合、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ２に達するまでは、メモリセルＭＣの特性は図中の第３特性となる。そのため、セル電流は第３特性に従って変動する。メモリセルＭＣの特性が第３特性である場合において、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ２を超えると、メモリセルＭＣの特性は、図中の第３特性から第４特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ２を超えると、セル電流は第４特性に従って変動する。また、メモリセルＭＣの特性が第４特性である場合において、メモリセルＭＣの元の抵抗状態を変えずにメモリセルＭＣに印加される電圧が電圧Ｖｈ２以下となると、メモリセルＭＣの特性は図中の第４特性から第２特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧Ｖｈ２以下となると、セル電流は第３特性に従って変動する。
【００４９】
図８を用いて、メモリセルＭＣが低抵抗状態ＬＲＳである場合におけるセル電流について具体的に説明する。
【００５０】
図８に示すように、メモリセルＭＣに印加される電圧が基準電圧ＶＳＳから電圧Ｖｔｈ＿ｏｒｇ１（ＶＳＳ＜Ｖｔｈ＿ｏｒｇ１）へと昇圧（充電）されると、セル電流は、第１特性に従って電流ＩＳＳから電流Ｉｔｈ＿ｏｒｇ１（ＩＳＳ＜Ｉｔｈ＿ｏｒｇ１）へと大きくなる（矢印Ａ１参照）。そして、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ１を超えると、セル電流は、電流Ｉｔｈ＿ｏｒｇ１から、電流Ｉｔｈ＿ｏｒｇ１ｈ（Ｉｔｈ＿ｏｒｇ１＜＜Ｉｔｈ＿ｏｒｇ１ｈ）へと急激に大きくなる（矢印Ａ２参照）。このように、低抵抗状態ＬＲＳのメモリセルＭＣに流れるセル電流が急激に大きくなる電圧Ｖｔｈ＿ｏｒｇ１を第１閾値電圧とも記載する。メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ１から電圧Ｖｈ１（Ｖｈ１＜Ｖｔｈ＿ｏｒｇ１）へと降圧（放電）されると、セル電流は、第２特性に従って電流Ｉｔｈ＿ｏｒｇ１ｈから電流Ｉｈ１（Ｉｈ１＜Ｉｔｈ＿ｏｒｇ１ｈ）へと小さくなる（矢印Ａ３参照）。そして、メモリセルＭＣに印加される電圧が電圧Ｖｈ１以下に降圧されると、セル電流は、電流Ｉｈ１から、電流Ｉｈ１ｌ（Ｉｈ１ｌ＜＜Ｉｈ１）へと急激に小さくなる（矢印Ａ４参照）。このように、低抵抗状態ＬＲＳのメモリセルＭＣに流れる電流が急激に小さくなる電圧Ｖｈ１を第２閾値電圧とも記載する。
【００５１】
続いて、図９を用いて、メモリセルＭＣが高抵抗状態ＨＲＳである場合おけるセル電流について具体的に説明する。
【００５２】
図９に示すように、メモリセルＭＣに印加される電圧が基準電圧ＶＳＳから電圧Ｖｔｈ＿ｏｒｇ２（ＶＳＳ＜Ｖｔｈ＿ｏｒｇ２）へと昇圧されると、セル電流は、第３特性に従って電流ＩＳＳから電流Ｉｔｈ＿ｏｒｇ２（ＩＳＳ＜Ｉｔｈ＿ｏｒｇ２）へと大きくなる（矢印Ｂ１参照）。そして、メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ２を超えると、セル電流は、電流Ｉｔｈ＿ｏｒｇ２から、電流Ｉｔｈ＿ｏｒｇ２ｈ（Ｉｔｈ＿ｏｒｇ２＜＜Ｉｔｈ＿ｏｒｇ２ｈ）へと急激に大きくなる（矢印Ｂ２参照）。このように、高抵抗状態ＨＲＳのメモリセルＭＣに流れるセル電流が急激に大きくなる電圧Ｖｔｈ＿ｏｒｇ２を第３閾値電圧とも記載する。メモリセルＭＣに印加される電圧が電圧Ｖｔｈ＿ｏｒｇ２から電圧Ｖｈ２（Ｖｈ２＜Ｖｔｈ＿ｏｒｇ２）へと降圧されると、セル電流は、第２特性に従って電流Ｉｔｈ＿ｏｒｇ２ｈから電流Ｉｈ２（Ｉｈ２＜Ｉｔｈ＿ｏｒｇ２）へと小さくなる（矢印Ｂ３参照）。そして、メモリセルＭＣに印加される電圧が電圧Ｖｈ２以下に降圧されると、セル電流は、電流Ｉｈ２から、電流Ｉｈ２ｌ（Ｉｈ２ｌ＜＜Ｉｈ２）へと急激に小さくなる（矢印Ｂ４参照）。このように、高抵抗状態ＨＲＳのメモリセルＭＣに流れる電流が急激に小さくなる電圧Ｖｈ２を第４閾値電圧とも記載する。
【００５３】
図１０を用いて、メモリセルＭＣの抵抗状態を変える方法について説明する。
【００５４】
メモリセルＭＣは例えば高電圧Ｖｗｒｉｔｅを印加されることにより高温になりＰＣＭが溶ける。そして、溶けたＰＣＭを急峻に冷やすことによって、アモルファス状態となる。その結果、ＰＣＭは高抵抗状態（ＨＲＳ）、つまりリセット状態となる。これは、例えばメモリセルに印加される電圧Ｖｗｒｉｔｅを電圧ＶＳＳへと急峻に立ち下げれば良い。また、溶けたＰＣＭをゆっくりと冷やすことによって、結晶状態となる。その結果、ＰＣＭは低抵抗状態（ＬＲＳ）、つまりセット状態となる。これは、例えばメモリセルに印加される電圧Ｖｗｒｉｔｅを電圧ＶＳＳへとゆっくりと立ち下げれば良い。
【００５５】
図１１を用いて、メモリセルＭＣの抵抗状態を判定するための電圧ＶＲＥＡＤについて説明する。
【００５６】
メモリセルＭＣの抵抗状態によって、メモリセルＭＣに流れる電流が急激に大きくなる閾値電圧が異なる。そこで、図１１に示すように、低抵抗状態ＬＲＳのメモリセルＭＣに流れる電流が急激に大きくなる第１閾値電圧と、高抵抗状態ＨＲＳのメモリセルＭＣに流れる電流が急激に大きくなる第３閾値電圧と、の間に、読み出し電圧ＶＲＥＡＤが設定される。これにより、半導体記憶装置１は、メモリセルＭＣに流れる電流の大小に基づいて、メモリセルＭＣの抵抗状態を判定することができる。そして、半導体記憶装置１は、その結果に基づいてデータを判定する。
【００５７】
以上のようにメモリセルに２つのセレクタを設ける事により、上記のようなＩＶ特性を得ることができる。例えば、１つ目のセレクタＳ１は、閾値電圧Ｖｔｈ＿ａｄｄ１＞電圧Ｖｒｅａｄという特性を得るためのセレクタである。また例えば、２つめのセレクタＳ２は、閾値電圧Ｖｔｈ＿ｏｒｇ１＜閾値電圧Ｖｔｈ＿ｏｒｇ２という特性を得るためのセレクタである。
【００５８】
その結果、第１実施形態に係る半導体記憶装置のメモリセルのＩＶ特性においては、閾値電圧Ｖｔｈ＿ｏｒｇ１＜読み出し電圧Ｖｒｅａｄ＜閾値電圧Ｖｔｈ＿ａｄｄ１＜閾値電圧Ｖｔｈ＿ｏｒｇ２という電圧関係を得ることができる。
【００５９】
＜１−２＞動作
以下に、第１実施形態に係る半導体記憶装置の動作について説明する。
【００６０】
＜１−２−１＞選択メモリセル
半導体記憶装置が読み出し動作または書き込み動作を行なう対象となるメモリセルを選択メモリセルと称し、それ以外のセルを非選択メモリセル、または半選択メモリセルと称す。
【００６１】
図１２を用いて、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣの定義について説明する。図１２は、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣを示す回路図である。
【００６２】
図１２に示すように、選択メモリセルＭＣとは、動作対象となるメモリセルＭＣである。選択メモリセルＭＣに接続されるローカルビット線ＬＢＬを選択ローカルビット線ＬＢＬと記載する。また、選択メモリセルＭＣに接続されるワード線ＷＬを選択ワード線ＷＬと記載する。
【００６３】
図１２に示すように、非選択メモリセルＭＣとは、選択ローカルビット線ＬＢＬ、及び選択ワード線ＷＬのどちらにも接続されないメモリセルＭＣである。非選択メモリセルＭＣに接続されるローカルビット線ＬＢＬを非選択ローカルビット線ＬＢＬと記載する。また、非選択メモリセルＭＣに接続されるワード線ＷＬを非選択ワード線ＷＬと記載する。
【００６４】
図１２に示すように、半選択メモリセルＭＣとは、動作対象のメモリセルＭＣではないが、選択ローカルビット線ＬＢＬまたは選択ワード線ＷＬのいずれか一方に接続されるメモリセルＭＣである。ここでは、選択ローカルビット線ＬＢＬ及び非選択ワード線ＷＬに接続されるメモリセルＭＣを第１半選択メモリセルＭＣと記載する。また、非選択ローカルビット線ＬＢＬ及び選択ワード線ＷＬに接続されるメモリセルＭＣを第２半選択メモリセルＭＣと記載する。
【００６５】
＜１−２−１＞書き込み動作
図１３を用いて、選択メモリセルＭＣに関する書き込み動作を説明する。図１３は、第１実施形態に係る半導体記憶装置の書き込み動作を示すタイミングチャートである。図１３では、ワード線ＷＬ、ローカルビット線ＬＢＬ、及びセル電流Ｉｃｅｌｌを示している。
【００６６】
［時刻Ｔ１〜時刻Ｔ２］
シーケンサ５０は、選択メモリセルＭＣに係るローカルビット線（選択ローカルビット線）ＬＢＬに、第１書き込み電圧（負電圧）ＶＷＢ（ＶＷＢ＜ＶＳＳ）を転送する。
【００６７】
また、シーケンサ５０は、選択メモリセルＭＣに係るワード線（選択ワード線）に、第２書き込み電圧（正電圧）ＶＷＷ（ＶＳＳ＜ＶＷＷ）を転送する。
【００６８】
なお、第１書き込み電圧ＶＷＢ及び第２書き込み電圧ＶＷＷは、選択メモリセルＭＣに印加される電圧（選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値）が電圧Ｖｗｒｉｔｅとなるような電圧である。
【００６９】
［時刻Ｔ２〜時刻Ｔ４］
選択メモリセルＭＣをリセット状態にする場合、シーケンサ５０は、選択ローカルビット線の電圧を急峻（時刻Ｔ２〜時刻Ｔ３）に立ち上げ、選択ワード線の電圧を急峻に立ち下げる。これにより、選択メモリセルＭＣを急峻に冷やすことができる。この場合、セル電流Ｉｃｅｌｌの急峻に立ち下がる。
【００７０】
選択メモリセルＭＣをセット状態にする場合、シーケンサ５０は、選択ローカルビット線の電圧をゆっくりと（時刻Ｔ２〜時刻Ｔ４）立ち上げ、選択ワード線の電圧をゆっくりと立ち下げる。これにより、選択メモリセルＭＣをゆっくりと冷やすことができる。この場合、セル電流Ｉｃｅｌｌのゆっくりと立ち下がる。
【００７１】
以上の様にして、選択メモリセルＭＣに書き込み動作を行なう事ができる。
【００７２】
＜１−２−２＞読み出し動作
図１４を用いて、選択メモリセルＭＣに関する読み出し動作を説明する。図１４は、第１実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図１４では、ワード線ＷＬ、ローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ及びセル電流Ｉｃｅｌｌを示している。
【００７３】
［時刻Ｔ１１〜時刻Ｔ１２］
シーケンサ５０は、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに、電圧（負電圧）ＶＮＥＧ（ＶＮＥＧ＜ＶＳＳ）を転送する。
【００７４】
［時刻Ｔ１２〜時刻Ｔ１３］
シーケンサ５０は、選択ワード線に、読み出し電圧（正電圧）ＶＲＷを転送する。また、シーケンサ５０は、選択ローカルビット線ＬＢＬのプリチャージを止め、メモリセルＭＣに読み出し電圧を印加する。
【００７５】
なお、電圧ＶＮＥＧ及び電圧ＶＲＷは、選択メモリセルＭＣに印加される電圧（選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値）が電圧ＶＲＥＡＤとなるような電圧である。
【００７６】
選択メモリセルＭＣが低抵抗状態である場合、選択ワード線の電圧Ｖ（ＷＬ）が昇圧され、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が、電圧Ｖｔｈ＿ｏｒｇ１以上であると、低抵抗状態の選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌは急激に大きくなる。
【００７７】
そして、選択メモリセルＭＣにおいて、選択ワード線から選択ローカルビット線へと大きなセル電流が流れることで、選択ローカルビット線の電圧Ｖ（ＬＢＬ）の電圧が電圧Ｖ１Ｌへと昇圧（または充電）される。これにより、選択メモリセルＭＣに印加される電圧（選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差）が小さくなる。前述したように、選択メモリセルＭＣに印加される電圧が電圧Ｖｈ１以下になると、メモリセルＭＣの特性が第２特性から第１特性に遷移する。
【００７８】
また、選択メモリセルＭＣが高抵抗状態である場合、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が電圧Ｖｒｅａｄに達しても、第３特性から第４特性へと遷移しない。そのため、選択メモリセルＭＣが低抵抗状態である場合と比べ、セル電流Ｉｃｅｌｌの変動が小さい。
【００７９】
読み出し結果となる選択ローカルビット線ＬＢＬの電圧に基づき、選択カラム制御回路１２０のキャパシタ１２３に電荷が記憶される。
【００８０】
［時刻Ｔ１３〜時刻Ｔ１４］
シーケンサ５０は、選択カラム制御回路１２０のキャパシタ１２３に記憶された電荷を、選択電圧転送回路２１０のキャパシタ２１３にシェアする。選択メモリセルが低抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧Ｖ１Ｌから電圧Ｖ２Ｌに昇圧される。また、選択メモリセルが高抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧Ｖ１Ｈから電圧Ｖ２Ｈに昇圧される。
【００８１】
また、シーケンサ５０は、選択ワード線ＷＬを基準電圧ＶＳＳとする。
【００８２】
［時刻Ｔ１４〜］
シーケンサ５０は、キャパシタ２１３に保持される電荷をセンスアンプ回路２００に転送する。これにより、センスアンプ回路２００は、電荷に基づいて、選択メモリセルＭＣの抵抗状態を判定することができる。
【００８３】
＜１−３＞効果
上述した実施形態によれば、半導体記憶装置は、メモリセルが特性の異なる２つのセレクタを有している。これにより、メモリセルがセレクタを１つしか備えない場合に比べて、メモリセルの誤書き込みを抑制することができる。
【００８４】
以下に、本実施形態の効果を説明するために、比較例について説明する。
【００８５】
以下に、図１５、図１６を用いて、比較例に係る半導体記憶装置について説明する。
【００８６】
図１５は、比較例に係る半導体記憶装置のメモリセルのＩＶ特性を示すグラフである。図１６は、比較例に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。
【００８７】
比較例に係る半導体記憶装置のメモリセルは、１つのセレクタを有する。このような場合、メモリセルのＩＶ特性は、図１５に示すような特性となる。
【００８８】
図１５に示すように、メモリセルが低抵抗状態である場合、メモリセルに電圧Ｖｒｅａｄが印加されると、電流値はＩｒｅａｄ２ｌとなる。
【００８９】
図１５の「追加するセレクタのＩＶ」に示すように、本実施形態では、セレクタを更に設けることで、低抵抗状態のメモリセルに電圧Ｖｒｅａｄが印加された場合においても、電流Ｉｒｅａｄ２ｌよりも低い電流Ｉｒｅａｄ１ｌとなる。
【００９０】
上述したように、メモリセルに、大きな電圧を印加し、大きな電流を流すと、メモリセルが高温となり、ＰＣＭが溶けてしまう。その結果、抵抗の状態が変化してしまうことがある。
【００９１】
図１６に示すように、比較例の場合、読み出し動作時に、メモリセルに大きな電流が流れ、その結果、書き込み動作になってしまう可能性がある。
【００９２】
しかしながら、本実施形態では、低抵抗状態のメモリセルに電圧Ｖｒｅａｄが印加された場合においても、大きな電流が流れないようにセレクタが設けられている。その結果、読み出し動作時における誤書き込みを抑制することができる。
【００９３】
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、メモリセルにおけるセレクタの積層方法を変えた場合について説明する。尚、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
【００９４】
＜２−１＞構成
＜２−１−１＞メモリセル
次に、図１７を用いて、第２実施形態に係る半導体記憶装置のメモリセルについて説明する。図１７は、メモリセルの斜視図である。
【００９５】
図１７に示すように、メモリセルＭＣは、下部電極Ｅ１１と、下部電極Ｅ１１のＸＹ平面上に設けられた中間層Ｉ１１と、中間層Ｉ１１のＸＹ平面上に設けられたＰＣＭと、ＰＣＭのＸＹ平面上に設けられた中間層Ｉ１２と、中間層Ｉ１２のＸＹ平面上に設けられたセレクタＳ１１と、セレクタＳ１１のＸＹ平面上に設けられた中間層Ｉ１３と、中間層Ｉ１３のＸＹ平面上に設けられたセレクタＳ１２と、セレクタＳ１２のＸＹ平面上に設けられた中間層Ｉ１４と、中間層Ｉ１４のＸＹ平面上に設けられた上部電極Ｅ１２と、を備えている。図１７に示すように、２つのセレクタＳ１１、Ｓ１２がＰＣＭの上方に設けられている。
【００９６】
尚、本実施形態では、後述するようにメモリセルに流れる電流を制限するために、メモリセルがセレクタを２つ備えている。この２つのセレクタの特性はそれぞれ異なる事が好ましい。２つのセレクタのＩＶ特性を変える場合は、ＸＹ平面の面積を変えても良いし、材料を変えても良いし、Ｚ方向の高さを変えても良い。
【００９７】
また、中間層の材料は、例えば、金属材料などでも良い。また、中間層は省略しても良い。
【００９８】
＜２−１−２＞メモリセルの特性
次に、図１８を用いて、第２実施形態に係る半導体記憶装置のメモリセルの電流電圧（ＩＶ）特性について説明する。図１８はメモリセルのＩＶ特性を示すグラフである。横軸は、メモリセルＭＣに印加される電圧（ワード線の電圧Ｖ（ＷＬ）とローカルビット線の電圧Ｖ（ＬＢＬ）との差）であり、縦軸は、メモリセルＭＣに流れるセル電流である。また、縦軸はＬｏｇスケールである。なお、ＬＲＳ状態またはＨＲＳ状態における基本的な動作については、第１実施形態で説明したものと同様である。
【００９９】
図１８に示すように、第２実施形態では、第１実施形態と比べて、電圧Ｖｔｈ＿ａｄｄ２までの特性は、ＬＲＳ状態またはＨＲＳ状態でも同様である。そして、第２実施形態では、第１実施形態と比べて、電圧Ｖｔｈ＿ａｄｄ２までに流れるセル電流が小さい。
【０１００】
そして、第２実施形態では、電圧Ｖｔｈ＿ａｄｄ２が、書き込みまたは読み出し動作時に半選択セルに印加される半選択電圧Ｖｈａｌｆ＿ｓｅｌより大きくなるようにする。
【０１０１】
以上のようにメモリセルに２つのセレクタを設ける事により、上記のようなＩＶ特性を得ることができる。例えば、１つ目のセレクタＳ１１は、閾値電圧Ｖｔｈ＿ａｄｄ２＞半選択電圧Ｖｈａｌｆ＿ｓｅｌという特性を得るためのセレクタである。また例えば、２つめのセレクタＳ１２は、閾値電圧Ｖｔｈ＿ｏｒｇ１＜閾値電圧Ｖｔｈ＿ｏｒｇ２という特性を得るためのセレクタである。
【０１０２】
その結果、第２実施形態に係る半導体記憶装置のメモリセルのＩＶ特性においては、半選択電圧Ｖｈａｌｆ＿ｓｅｌ＜閾値電圧Ｖｔｈ＿ａｄｄ２＜閾値電圧Ｖｔｈ＿ｏｒｇ１＜読み出し電圧Ｖｒｅａｄ＜閾値電圧Ｖｔｈ＿ｏｒｇ２という電圧関係を得ることができる。
【０１０３】
＜２−２＞効果
上述した実施形態によれば、半選択メモリセルに電圧Ｖｈａｌｆ＿ｓｅｌが印加されても、大きな電流が流れないように、セレクタを設けている。
【０１０４】
以下に、本実施形態の効果を説明するために、比較例について説明する。
【０１０５】
ここでは、図１９、及び図２０を用いて、メモリセルと、各メモリセルに印加される電圧との関係について説明する。図１９は、メモリセルと、各メモリセルに印加される電圧との関係について示す図である。図１９では、理解の容易の為に、各ワード線ＷＬ、各ローカルビット線ＬＢＬに印加される電圧を具体的に示している。図１９では、一例として選択ワード線ＷＬに５Ｖが印加され、非選択ワード線ＷＬに０Ｖが印加され、選択ローカルビット線ＬＢＬに−５Ｖが印加され、非選択ローカルビット線ＬＢＬに０Ｖが印加されているとする。図２０は、比較例に係る半導体記憶装置のメモリセルのＩＶ特性を示すグラフである。
【０１０６】
図１９に示すように、各メモリセルには電圧Ｖｃｅｌｌ（＝Ｖ（ＷＬ）−Ｖ（ＬＢＬ））が印加される。具体的には、選択メモリセルには１０Ｖが印加され、第１半選択メモリセルには−５Ｖが印加され、第２半選択メモリセルには５Ｖが印加され、非選択メモリセルには０Ｖが印加されている。
【０１０７】
図１９に示すように、第１半選択メモリセルの数が多くなると、第１半選択メモリセルに流れるセル電流による電圧降下が大きくなる。同様に、第２半選択メモリセルの数が多くなると、第２半選択メモリセルに流れるセル電流による電圧降下が大きくなる。その結果、選択メモリセルに好ましい電圧を印加できなくなる恐れがある。
【０１０８】
例えば、比較例に係る半導体記憶装置のメモリセルは、１つのセレクタを有する。このような場合、メモリセルのＩＶ特性は、図２０に示すような特性となる。
【０１０９】
図２０に示すように、メモリセルが低抵抗状態である場合、メモリセルに電圧Ｖｈａｌｆ＿ｓｅｌが印加されると、電流値はＩｈａｌｆ＿ｓｅｌｈ（ＨＲＳの場合）またはＩｈａｌｆ＿ｓｅｌｌ（ＬＲＳの場合）（Ｉｈａｌｆ＿ｓｅｌｈ＜Ｉｈａｌｆ＿ｓｅｌｌ）となる。
【０１１０】
図２０の「追加するセレクタのＩＶ」に示すように、本実施形態では、セレクタを更に設けることで、低抵抗状態のメモリセルに電圧Ｖｈａｌｆ＿ｓｅｌが印加された場合においても、電流Ｉｈａｌｆ＿ｓｅｌｈよりも低い電流Ｉｈａｌｆ＿ｓｅｌ（Ｉｈａｌｆ＿ｓｅｌ＜Ｉｈａｌｆ＿ｓｅｌｈ）となる。
【０１１１】
上述したように、半選択メモリセルに流れる電流が大きくなると、選択メモリセルに所望の電圧を印加できなくなることがある。
【０１１２】
しかしながら、本実施形態では、半選択メモリセルに流れる電流を抑制できるので、選択メモリセルに対して、所望の電圧を印加することができる。
【０１１３】
このことは、読み出し動作、書き込み動作において、有効である。
【０１１４】
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、メモリセルにおけるセレクタの積層方法を変えた場合について説明する。尚、第３実施形態に係る装置の基本的な構成及び基本的な動作は、上述した第１、及び第２実施形態に係る装置と同様である。従って、上述した第１、及び第２実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
【０１１５】
＜３−１＞構成
＜３−１−１＞メモリセル例１
次に、図２１を用いて、第３実施形態に係る半導体記憶装置のメモリセル例１について説明する。図２１は、メモリセル例１の斜視図である。
【０１１６】
図２１に示すように、メモリセルＭＣは、下部電極Ｅ２１と、下部電極Ｅ２１のＸＹ平面上に設けられた中間層Ｉ２１と、中間層Ｉ２１のＸＹ平面上に設けられたセレクタＳ２１と、セレクタＳ２１のＸＹ平面上に設けられた中間層Ｉ２２と、中間層Ｉ２２のＸＹ平面上に設けられたＰＣＭと、ＰＣＭのＸＹ平面上に設けられた中間層Ｉ２３と、中間層Ｉ２３のＸＹ平面上に設けられたセレクタＳ２２と、セレクタＳ２２のＸＹ平面上に設けられた中間層Ｉ２４と、中間層Ｉ２４のＸＹ平面上に設けられたセレクタＳ２３と、セレクタＳ２３のＸＹ平面上に設けられた中間層Ｉ２５と、中間層Ｉ２５のＸＹ平面上に設けられた上部電極Ｅ２２と、を備えている。図２１に示すように、ＰＣＭは、セレクタＳ２１と、Ｓ２２に挟まれ、セレクタＳ２２の上方にセレクタＳ２３が設けられている。
【０１１７】
＜３−１−２＞メモリセル例２
次に、図２２を用いて、第３実施形態に係る半導体記憶装置のメモリセル例２について説明する。図２２は、メモリセル例２の斜視図である。
【０１１８】
図２２に示すように、メモリセルＭＣは、下部電極Ｅ３１と、下部電極Ｅ３１のＸＹ平面上に設けられた中間層Ｉ３１と、中間層Ｉ３１のＸＹ平面上に設けられたＰＣＭと、ＰＣＭのＸＹ平面上に設けられた中間層Ｉ３２と、中間層Ｉ３２のＸＹ平面上に設けられたセレクタＳ３１と、セレクタＳ３１のＸＹ平面上に設けられた中間層Ｉ３３と、中間層Ｉ３３のＸＹ平面上に設けられたセレクタＳ３２と、セレクタＳ３２のＸＹ平面上に設けられた中間層Ｉ３４と、中間層Ｉ３４のＸＹ平面上に設けられたセレクタＳ３３と、セレクタＳ３３のＸＹ平面上に設けられた中間層Ｉ３５と、中間層Ｉ３５のＸＹ平面上に設けられた上部電極Ｅ３２と、を備えている。図２２に示すように、ＰＣＭの上方には、３つのセレクタＳ３１〜Ｓ３３が設けられている。
【０１１９】
尚、本実施形態では、後述するようにメモリセルに流れる電流を制限するために、メモリセルがセレクタを３つ備えている。この３つのセレクタの特性はそれぞれ異なる事が好ましい。３つのセレクタのＩＶ特性を変える場合は、ＸＹ平面の面積を変えても良いし、材料を変えても良いし、Ｚ方向の高さを変えても良い。
【０１２０】
また、中間層の材料は、例えば、金属材料などでも良い。また、中間層は省略しても良い。
【０１２１】
＜３−１−３＞メモリセルの特性
次に、第３実施形態に係る半導体記憶装置のメモリセルの電流電圧（ＩＶ）特性について説明する。なお、基本的な特性については、第１、及び第２実施形態で説明したものと同様であるので、詳細な説明は省略する。
【０１２２】
ところで上述した第１実施形態では、メモリセルのＩＶ特性において、閾値電圧Ｖｔｈ＿ｏｒｇ１＜読み出し電圧Ｖｒｅａｄ＜閾値電圧Ｖｔｈ＿ａｄｄ１＜閾値電圧Ｖｔｈ＿ｏｒｇ２という電圧関係を有している。
【０１２３】
また、上述した第２実施形態では、メモリセルのＩＶ特性において、半選択電圧Ｖｈａｌｆ＿ｓｅｌ＜閾値電圧Ｖｔｈ＿ａｄｄ２＜閾値電圧Ｖｔｈ＿ｏｒｇ１＜読み出し電圧Ｖｒｅａｄ＜閾値電圧Ｖｔｈ＿ｏｒｇ２という電圧関係を有している。
【０１２４】
第３実施形態に係る半導体記憶装置のメモリセルでは、３つのセレクタを設ける事により、上述した第１及び第２実施形態におけるＩＶ特性を組み合わせることができる。例えば、１つ目のセレクタＳ２１、Ｓ３１は、閾値電圧Ｖｔｈ＿ａｄｄ１＞電圧Ｖｒｅａｄという特性を得るためのセレクタである。また、２つ目のセレクタＳ２２、Ｓ３２は、閾値電圧Ｖｔｈ＿ａｄｄ２＞半選択電圧Ｖｈａｌｆ＿ｓｅｌという特性を得るためのセレクタである。また例えば、３つめのセレクタＳ２３、Ｓ３３は、閾値電圧Ｖｔｈ＿ｏｒｇ１＜閾値電圧Ｖｔｈ＿ｏｒｇ２という特性を得るためのセレクタである。
【０１２５】
その結果、第３実施形態に係る半導体記憶装置のメモリセルのＩＶ特性においては、半選択電圧Ｖｈａｌｆ＿ｓｅｌ＜閾値電圧Ｖｔｈ＿ａｄｄ２＜閾値電圧Ｖｔｈ＿ｏｒｇ１＜読み出し電圧Ｖｒｅａｄ＜閾値電圧Ｖｔｈ＿ａｄｄ１＜閾値電圧Ｖｔｈ＿ｏｒｇ２という電圧関係を得ることができる。
【０１２６】
＜３−２＞効果
上述した実施形態によれば、メモリセルに、それぞれ特性の異なる３つのセレクタを設けている。そのため、第１及び第２実施形態の効果を得ることが可能となる。
【０１２７】
＜４＞変形例
なお、上述した各実施形態では、書き込み動作または読み出し動作時に、ローカルビット線に負電圧を印加し、ワード線に正電圧を印加する例について説明した。しかし、これに限らず、書き込み動作または読み出し動作時に、ローカルビット線に正電圧を印加し、ワード線に負電圧を印加しても良い。
【０１２８】
また、上述した各実施形態では、グローバルビット線にセンスアンプを接続する例について説明した。しかしこれに限らず、メインワード線にセンスアンプを接続しても良い。
【０１２９】
また、上述した各実施形態におけるメモリセルの構造は一例であり、セレクタ及びＰＣＭの積層順や、形状は、上述したものに限らない。
【０１３０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１３１】
１…半導体記憶装置
１０…メモリセルアレイ
１２…カラムスイッチ回路
１３…ロウスイッチ回路
２０…センスアンプ
３０…カラムデコーダ
４０…ロウデコーダ
５０…シーケンサ
１００…サブセルアレイ
１２０…カラム制御回路
１３０…ロウ制御回路
２００…センスアンプ回路
２１０…電圧転送回路
【図１】
2019169219.tif 000003
【図２】
2019169219.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019169219.tif 000009
【図８】
2019169219.tif 000010
【図９】
2019169219.tif 000011
【図１０】
2019169219.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2019169219.tif 000017
【図１６】
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【図１７】
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【図１８】
2019169219.tif 000020
【図１９】
2019169219.tif 000021
【図２０】
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【図２１】
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【図２２】
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