(57)【要約】      （修正有）【課題】オン抵抗の低減が可能な半導体装置を提供する。【解決手段】半導体装置１００は、半導体層１０、第１のソース電極１１１、第２のソース電極１１２、ドレイン電極１２０、絶縁層２３を備える。半導体層１０の中に、ドレイン領域３０（第１の半導体領域）、ドリフト領域３２（第２の半導体領域）、第１のベース領域３４ａ（第３の半導体領域）、第２のベース領域３４ｂ（第４の半導体領域）、第１のソース領域３６ａ（第５の半導体領域）、第２のソース領域３６ｂ（第６の半導体領域）、低抵抗領域（第７の半導体領域）４０を備える。また、第１のトレンチ２４ａ、第２のトレンチ２４ｂ、第１のゲート電極２６ａ、第２のゲート電極２６ｂ、第１のゲート絶縁膜２８ａ、第２のゲート絶縁膜２８ｂを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の面と第２の面を有する半導体層と、
前記半導体層の中に設けられた第１導電型の第１の半導体領域と、
前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置し、前記第１の半導体領域の第１導電型不純物濃度よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域と、
前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、
前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に位置し、前記第３の半導体領域と分離された第２導電型の第４の半導体領域と、
前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面の間に位置する第１導電型の第５の半導体領域と、
前記半導体層の中に設けられ、前記第４の半導体領域と前記第１の面の間に位置する第１導電型の第６の半導体領域と、
前記半導体層の中に設けられ、前記第３の半導体領域と前記第４の半導体領域との間の前記第１の面と前記第１の半導体領域との間に位置し、前記第２の半導体領域の第１導電型不純物濃度よりも第１導電型不純物濃度が高く、前記第１の半導体領域に接する第１導電型の第７の半導体領域と、
第１のゲート電極と、
第２のゲート電極と、
前記第２の半導体領域、前記第３の半導体領域及び前記第５の半導体領域と、前記第１のゲート電極との間に設けられた第１のゲート絶縁膜と、
前記第２の半導体領域、前記第４の半導体領域及び前記第６の半導体領域と、前記第２のゲート電極との間に設けられた第２のゲート絶縁膜と、
を備える半導体装置。
【請求項２】
前記第７の半導体領域と前記第１の面との間に、前記第２の半導体領域が存在する請求項１記載の半導体装置。
【請求項３】
前記第１の面に対し垂直な断面における前記第３の半導体領域から前記第４の半導体領域を結ぶ方向の前記第７の半導体領域の幅が、前記第１の面に対し垂直な断面における前記第３の半導体領域と前記第４の半導体領域の間隔よりも広い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第７の半導体領域の前記幅が、前記第１の面に対し垂直な断面における前記第１のゲート電極と前記第２のゲート電極との間隔よりも狭い請求項３記載の半導体装置。
【請求項５】
前記第７の半導体領域と前記第３の半導体領域との間、及び、前記第７の半導体領域と前記第４の半導体領域との間に、前記第２の半導体領域が存在する請求項３又は請求項４記載の半導体装置。
【請求項６】
前記第１の面に対し垂直な断面の第１の位置における前記第７の半導体領域と前記第１の面との距離が、前記第１の位置よりも前記第３の半導体領域に近い第２の位置の前記第７の半導体領域と前記第１の面との距離よりも小さく、かつ、前記第１の位置よりも前記第４の半導体領域に近い第３の位置の前記第７の半導体領域と前記第１の面との距離よりも小さい請求項１ないし請求項５いずれか１項記載の半導体装置。
【請求項７】
前記第１のゲート電極に電気的に接続された第１のゲート電極パッドと、
前記第２のゲート電極に電気的に接続された第２のゲート電極パッドと、
を更に備える請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記半導体層の前記第１の面の側に前記第５の半導体領域に接して設けられた第１のソース電極と、
前記半導体層の前記第１の面の側に前記第６の半導体領域に接して設けられた第２のソース電極と、
前記半導体層の前記第２の面に接して設けられたドレイン電極と、
を更に備える請求項１ないし請求項７いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えば、二次電池の充放電状態を制御するためには、電流の向きが正反対になる充電電流と放電電流を制御する双方向スイッチングデバイスが必要となる。双方向スイッチングデバイスには、例えば、ドレイン電極同士を接続した２つのＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を使用することが可能である。小型化のために、２つのＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスがある。ワンチップ化により小型化された双方向スイッチングデバイスを高性能化するために、オン抵抗の低減が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−５３６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、第１の面と第２の面を有する半導体層と、前記半導体層の中に設けられた第１導電型の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置し、前記第１の半導体領域の第１導電型不純物濃度よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に位置し、前記第３の半導体領域と分離された第２導電型の第４の半導体領域と、前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面の間に位置する第１導電型の第５の半導体領域と、前記半導体層の中に設けられ、前記第４の半導体領域と前記第１の面の間に位置する第１導電型の第６の半導体領域と、前記半導体層の中の前記第３の半導体領域と前記第４の半導体領域との間に設けられ、前記第１の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域の第１導電型不純物濃度よりも第１導電型不純物濃度が高く、前記第１の半導体領域に接する第１導電型の第７の半導体領域と、第１のゲート電極と、第２のゲート電極と、前記第１のゲート電極と前記第３の半導体領域との間に設けられた第１のゲート絶縁膜と、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置のレイアウト図。
【図２】第１の実施形態の半導体装置の等価回路図。
【図３】第１の実施形態の半導体装置の模式断面図。
【図４】比較形態の半導体装置の模式断面図。
【図５】比較形態の半導体装置の電流経路の説明図。
【図６】比較形態の半導体装置の電流経路の説明図。
【図７】第１の形態の半導体装置の電流経路の説明図。
【図８】第２の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【０００８】
また、以下の説明において、ｎ＋＋、ｎ＋、ｎ、ｎ−及び、ｐ＋＋、ｐ＋、ｐ、ｐ−の表記を用いる場合がある。この表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋＋はｎ＋よりもｎ型不純物濃度が相対的に高く、ｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋＋はｐ＋よりもｐ型の不純物濃度が相対的に高く、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋＋型、ｎ＋型、ｎ−型を単にｎ型、ｐ＋＋型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【０００９】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像、又は、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
【００１０】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、第１のゲート電極と、第２のゲート電極と、半導体層の中に設けられた第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に位置し、第１の半導体領域の第１導電型不純物濃度よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に位置し、第３の半導体領域と分離された第２導電型の第４の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面の間に位置する第１導電型の第５の半導体領域と、半導体層の中に設けられ、第４の半導体領域と第１の面の間に位置する第１導電型の第６の半導体領域と、第１のゲート電極と第３の半導体領域との間に設けられた第１のゲート絶縁膜と、第２のゲート電極と第４の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の中の第３の半導体領域と第４の半導体領域との間に設けられ、第１の半導体領域と第１の面との間に位置し、第２の半導体領域の第１導電型不純物濃度よりも第１導電型不純物濃度が高く、第１の半導体領域に第１導電型の第７の半導体領域と、を備える。
【００１１】
図１は、第１の実施形態の半導体装置のレイアウト図である。
【００１２】
第１の実施形態の半導体装置は、双方向スイッチングデバイス１００である。双方向スイッチングデバイス１００は、２つのトレンチゲート型のＭＩＳＦＥＴが、ドレイン電極が共通となるように接続された構造を含む。双方向スイッチングデバイス１００は、２つのトレンチゲート型のＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスである。
【００１３】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。第１の実施形態のＭＩＳＦＥＴは、電子をキャリアとするｎチャネル型ＭＩＳＦＥＴである。
【００１４】
双方向スイッチングデバイス１００は、第１のトランジスタ領域１０１と第２のトランジスタ領域１０２を備える。
【００１５】
第１のトランジスタ領域１０１は複数のＭＩＳＦＥＴを含む。また、第２のトランジスタ領域１０２は複数のＭＩＳＦＥＴを含む。
【００１６】
第１のトランジスタ領域１０１は、第１のソース電極１１１、第１のゲート電極パッド１２１を含む。第２のトランジスタ領域１０２は、第２のソース電極１１２、第２のゲート電極パッド１２２を含む。
【００１７】
図２は、第１の実施形態の半導体装置の等価回路図である。
【００１８】
図２に示すように、第１のトランジスタ領域１０１のＭＩＳＦＥＴ１１のドレインと、第２のトランジスタ領域１０２のＭＩＳＦＥＴ１２のドレインが接続される。ＭＩＳＦＥＴ１１のソースは、第１のソース電極１１１に接続される。ＭＩＳＦＥＴ１２のソースは、第２のソース電極１１２に接続される。ＭＩＳＦＥＴ１１のゲート電極は、第１のゲート電極パッド１２１に接続される。ＭＩＳＦＥＴ１２のゲート電極は、第２のゲート電極パッド１２２に接続される。
【００１９】
ＭＩＳＦＥＴ１１及びＭＩＳＦＥＴ１２は、それぞれ、ボディダイオードを内蔵している。
【００２０】
図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図１のＡＡ’断面である。以下、ＡＡ’に沿った方向を第１の方向と定義する。
【００２１】
双方向スイッチングデバイス１００は、半導体層１０、第１のソース電極１１１、第２のソース電極１１２、ドレイン電極１２０、絶縁層２３を備える。半導体層１０の中に、
ドレイン領域３０（第１の半導体領域）、ドリフト領域３２（第２の半導体領域）、第１のベース領域３４ａ（第３の半導体領域）、第２のベース領域３４ｂ（第４の半導体領域）、第１のソース領域３６ａ（第５の半導体領域）、第２のソース領域３６ｂ（第６の半導体領域）、低抵抗領域（第７の半導体領域）４０が設けられる。
【００２２】
また、半導体層１０の中に、第１のトレンチ２４ａ、第２のトレンチ２４ｂ、第１のゲート電極２６ａ、第２のゲート電極２６ｂ、第１のゲート絶縁膜２８ａ、第２のゲート絶縁膜２８ｂが設けられる。
【００２３】
半導体層１０は、第１の面（図３中のＰ１）と第２の面（図３中のＰ２）を有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
【００２４】
半導体層１０は、例えば、シリコン（Ｓｉ）の単結晶層である。第１の面は、例えば、シリコンの（００１）面である。
【００２５】
第１のトランジスタ領域１０１は、第１のベース領域３４ａ、第１のソース領域３６ａ、第１のトレンチ２４ａ、第１のゲート電極２６ａ、第１のゲート絶縁膜２８ａ、ドリフト領域３２、ドレイン領域３０を備える。第１のゲート電極２６ａが、ＭＩＳＦＥＴ１１のゲート電極である。
【００２６】
第２のトランジスタ領域１０２は、第２のベース領域３４ｂ、第２のソース領域３６ｂ、第２のトレンチ２４ｂ、第２のゲート電極２６ｂ、第２のゲート絶縁膜２８ｂ、ドリフト領域３２、ドレイン領域３０を備える。第２のゲート電極２６ｂが、ＭＩＳＦＥＴ１２のゲート電極である。
【００２７】
ｎ＋＋型のドレイン領域３０は、ｎ型不純物を含む不純物領域である。ドレイン領域３０は、第２の面Ｐ２に接して設けられる。
【００２８】
ドレイン領域３０は、ｎ型不純物として、例えば、リン（Ｐ）、ヒ素（Ａｓ）、又は、アンチモン（Ｓｂ）を含む。ドレイン領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００２９】
ｎ−型のドリフト領域３２は、ｎ型不純物を含む不純物領域である。ドリフト領域３２は、ドレイン領域３０と第１の面Ｐ１との間に位置する。
【００３０】
ドリフト領域３２は、ｎ型不純物として、例えば、リン（Ｐ）を含む。ドリフト領域３２のｎ型不純物濃度は、ドレイン領域３０のｎ型不純物濃度より低い。ドリフト領域３２のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
【００３１】
ドリフト領域３２は、例えば、ドレイン領域３０の上にエピタキシャル成長法を用いて形成される。ドリフト領域３２の厚さは、例えば、２μｍ以上５μｍ以下である。
【００３２】
ｐ型の第１のベース領域３４ａは、ｐ型不純物を含む不純物領域である。第１のベース領域３４ａは、ドリフト領域３２と第１の面Ｐ１との間に位置する。
【００３３】
第１のベース領域３４ａは、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第１のベース領域３４ａのｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００３４】
ｐ型の第２のベース領域３４ｂは、ｐ型不純物を含む不純物領域である。第２のベース領域３４ｂは、ドリフト領域３２と第１の面Ｐ１との間に位置する。第２のベース領域３４ｂは、第１のベース領域３４ａと分離される。
【００３５】
第２のベース領域３４ｂは、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第２のベース領域３４ｂのｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００３６】
ｎ＋型の第１のソース領域３６ａは、ｎ型不純物を含む不純物領域である。第１のソース領域３６ａは、第１のベース領域３４ａと第１の面Ｐ１との間に位置する。第１のソース領域３６ａは、第１の面Ｐ１に接する。
【００３７】
第１のソース領域３６ａは、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。第１のソース領域３６ａのｎ型不純物濃度は、ドリフト領域３２のｎ型不純物濃度より高い。第１のソース領域３６ａのｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００３８】
ｎ＋型の第２のソース領域３６ｂは、ｎ型不純物を含む不純物領域である。第２のソース領域３６ｂは、第２のベース領域３４ｂと第１の面Ｐ１との間に位置する。第２のソース領域３６ｂは、第１の面Ｐ１に接する。
【００３９】
第２のソース領域３６ｂは、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。第２のソース領域３６ｂのｎ型不純物濃度は、ドリフト領域３２のｎ型不純物濃度より高い。第２のソース領域３６ｂのｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００４０】
第１のベース領域３４ａ、第２のベース領域３４ｂ、第１のソース領域３６ａ、第２のソース領域３６ｂは、例えば、イオン注入法により形成される。
【００４１】
ｎ＋型の低抵抗領域４０は、ｎ型不純物を含む不純物領域である。低抵抗領域４０は、第１のベース領域３４ａと第２のベース領域３４ｂとの間の第１の面Ｐ１と、ドレイン領域３０との間に設けられる。低抵抗領域４０は、ドレイン領域３０と第１の面Ｐ１との間に位置する。例えば、低抵抗領域４０、第１のベース領域３、及び、第２のベース領域３４ｂの位置関係は左右対称である。
【００４２】
低抵抗領域４０は、ｎ型不純物として、例えば、リン（Ｐ）、ヒ素（Ａｓ）、又は、アンチモン（Ｓｂ）を含む。低抵抗領域４０のｎ型不純物濃度は、ドリフト領域３２のｎ型不純物濃度より高い。低抵抗領域４０のｎ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。
【００４３】
低抵抗領域４０は、ドレイン領域３０に接する。低抵抗領域４０とドレイン領域３０との間には、ドリフト領域３２は存在しない。
【００４４】
低抵抗領域４０は、例えば、高加速イオン注入法により形成される。また、低抵抗領域４０は、例えば、埋め込みエピタキシャル成長法により形成される。
【００４５】
第１のトレンチ２４ａは、第１の面Ｐ１から第２の面Ｐ２に向かう方向に伸長する。第１のトレンチ２４ａは、第１のベース領域３４ａを貫通して、ドリフト領域３２に達する。
【００４６】
第１のゲート電極２６ａは、第１のトレンチ２４ａの中に設けられる。第１のゲート電極２６ａは、第１のゲート電極パッド１２１に電気的に接続される。第１のゲート電極２６ａは、例えば、導電性不純物を含む多結晶シリコンである。
【００４７】
第１のゲート絶縁膜２８ａは、第１のトレンチ２４ａの中に設けられる。第１のゲート絶縁膜２８ａは、第１のゲート電極２６ａと第１のベース領域３４ａとの間に設けられる。第１のゲート電極２６ａは、例えば、酸化シリコン膜である。
【００４８】
第２のトレンチ２４ｂは、第１の面Ｐ１から第２の面Ｐ２に向かう方向に伸長する。第２のトレンチ２４ｂは、第２のベース領域３４ｂを貫通して、ドリフト領域３２に達する。
【００４９】
第２のゲート電極２６ｂは、第２のトレンチ２４ｂの中に設けられる。第２のゲート電極２６ｂは、第２のゲート電極パッド１２２に電気的に接続される。第２のゲート電極２６ｂは、例えば、導電性不純物を含む多結晶シリコンである。
【００５０】
第２のゲート絶縁膜２８ｂは、第２のトレンチ２４ｂの中に設けられる。第２のゲート絶縁膜２８ｂは、第２のゲート電極２６ｂと第２のベース領域３４ｂとの間に設けられる。第２のゲート電極２６ｂは、例えば、酸化シリコン膜である。
【００５１】
第１のソース電極１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のソース電極１１１は、第１のソース領域３６ａに接する。第１のソース電極１１１は、例えば、金属である。
【００５２】
第２のソース電極１１２は、半導体層１０の第１の面Ｐ１の側に設けられる。第２のソース電極１１２は、第２のソース領域３６ｂに接する。第２のソース電極１１２は、例えば、金属である。
【００５３】
ドレイン電極１２０は、半導体層１０の第２の面Ｐ２の側に設けられる。ドレイン電極１２０は、第２の面Ｐ２に接する。ドレイン電極１２０は、ドレイン領域３０に接する。ドレイン電極１２０は、例えば、金属である。
【００５４】
絶縁層２３は、第１の面Ｐ１の上に設けられる。絶縁層２３は、例えば、酸化シリコンである。
【００５５】
第１の面Ｐ１に対し垂直な断面における低抵抗領域４０の幅（図３中のｗ１）は、例えば、上記断面における第１のベース領域３４ａと第２のベース領域３４ｂとの間隔（図３中のｗ２）よりも広い。すなわち、低抵抗領域４０の第１の方向の幅は、第１のベース領域３４ａと第２のベース領域３４ｂとの第１の方向の間隔よりも広い。第１の方向は、第１の面Ｐ１に平行である。
【００５６】
また、第１の面Ｐ１に対し垂直な断面における低抵抗領域４０の幅（図３中のｗ１）は、例えば、上記断面における第１のゲート電極２６ａと第２のゲート電極２６ｂとの間隔（図３中のｗ３）よりも狭い。すなわち、低抵抗領域４０の幅は、例えば、第１のゲート電極２６ａと第２のゲート電極２６ｂとの第１の方向の間隔よりも狭い。なお、第１のゲート電極２６ａと第２のゲート電極２６ｂとの間隔は、もっとも近い第１のゲート電極２６ａと第２のゲート電極２６ｂとの間隔とする。
【００５７】
また、第１の面Ｐ１に対し垂直な断面における低抵抗領域４０の幅（図３中のｗ１）は、例えば、上記断面における第１のトレンチ２４ａと第２のトレンチ２４ｂとの間隔（図３中のｗ４）よりも狭い。すなわち、低抵抗領域４０の幅は、第１のトレンチ２４ａと第２のトレンチ２４ｂとの第１の方向の間隔よりも狭い。なお、第１のトレンチ２４ａと第２のトレンチ２４ｂとの間隔は、もっとも近い第１のトレンチ２４ａと第２のトレンチ２４ｂとの間隔とする。
【００５８】
低抵抗領域４０と第１の面Ｐ１との間には、例えば、ドリフト領域３２が存在する。また、低抵抗領域４０と第１のベース領域３４ａとの間には、ドリフト領域３２が存在する。また、低抵抗領域４０と第２のベース領域３４ｂとの間には、ドリフト領域３２が存在する。
【００５９】
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
【００６０】
２つのＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスでは、デバイスを高性能化するために、オン抵抗の低減が求められる。
【００６１】
図４は、比較形態の半導体装置の模式断面図である。第１の実施形態の半導体装置の模式断面図である図３に対応する断面図である。
【００６２】
比較形態の半導体装置は、双方向スイッチングデバイス９００である。双方向スイッチングデバイス９００は、２つのトレンチゲート型のＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスである。
【００６３】
双方向スイッチングデバイス９００は、低抵抗領域４０を備えない点で、第１の実施形態と異なっている。
【００６４】
図５は、比較形態の半導体装置の電流経路の説明図である。
【００６５】
例えば、第１のトランジスタ領域１０１の第１のソース電極１１１から、第２のトランジスタ領域１０２の第２のソース電極１１２に向かってオン電流が流れるとする。ドレイン領域３０及びドレイン電極１２０の電気抵抗は、ドリフト領域３２に比べて低い。このため、オン電流は、図５中、破線矢印で示すように、第１のソース電極１１１から、ドリフト領域３２、ドレイン領域３０、ドリフト領域３２を通り、第２のソース電極１１２に抜ける電流経路で流れる。あるいは、図５中、破線矢印で示すように、オン電流は、第１のソース電極１１１から、ドリフト領域３２、ドレイン領域３０、ドレイン電極１２０、ドレイン領域３０、ドリフト領域３２を通り、第２のソース電極１１２に抜ける電流経路で流れる。なお、図５では表記上、第１のトランジスタ領域１０１の外側端部と第２のトランジスタ領域１０２の外側端部の間を流れる電流だけがドレイン電極１２０を通る電流経路を流れるよう記載しているが、実際は、第１のトランジスタ領域１０１の外側端部以外、第２のトランジスタ領域１０２の外側端部以外の間の電流もドレイン電極１２０を通る電流経路を流れる
【００６６】
双方向スイッチングデバイス９００のオン抵抗を低減するためには、電気抵抗の高いドリフト領域３２の厚さを薄くして、電流経路の電気抵抗を下げることが考えられる。すなわち、ドレイン領域３０と第１のベース領域３４ａとの距離、及び、ドレイン領域３０と第２のベース領域３４ｂとの距離を短くすることが考えられる。
【００６７】
しかしながら、ドリフト領域３２の厚さを薄くすると、第１のソース電極１１１と第２のソース電極１１２との間の耐圧が低下する。言い換えれば、双方向スイッチングデバイス９００の耐圧が低下する。よって、ドリフト領域３２の厚さを薄くしてオン抵抗を低減することには限界がある。
【００６８】
図６は、比較形態の半導体装置の電流経路の説明図である。
【００６９】
発明者らによる電流経路のシミュレーションの結果、第１のトランジスタ領域１０１と第２のトランジスタ領域１０２の境界部の下の、ドレイン領域３０上部の領域（図６中のＲ）に電流が集中していることが判明した。このため、第１のトランジスタ領域１０１と第２のトランジスタ領域１０２の境界部の電流経路（図６中の太い破線矢印）に大きな電流が流れることが明らかになった。
【００７０】
図７は、第１の形態の半導体装置の電流経路の説明図である。
【００７１】
第１の形態の双方向スイッチングデバイス１００は、第１のトランジスタ領域１０１と第２のトランジスタ領域１０２の境界部の下の、ドレイン領域３０の上に、低抵抗領域４０を備える。低抵抗領域４０を備えることで、第１のトランジスタ領域１０１と第２のトランジスタ領域１０２の境界部の下の電気抵抗が低減する。このため、第１のトランジスタ領域１０１と第２のトランジスタ領域１０２の境界部の電流経路（図７中の太い破線矢印）に、更に大きな電流を流すことが可能となる。言い換えれば、双方向スイッチングデバイス１００のオン抵抗が低減する。
【００７２】
なお、低抵抗領域４０を設けることによる第１のソース電極１１１と第２のソース電極１１２との間の耐圧への影響は極めて小さい。第１のトランジスタ領域１０１と第２のトランジスタ領域１０２の境界部では、ドリフト領域３２内の空乏層を縦方向ではなく、横方向に伸ばすことで、耐圧を確保しているからである。第１のベース領域３４ａの端部、及び、第２のベース領域３４ｂの端部から空乏層が第１の面Ｐ１に平行な方向に伸びることで、双方向スイッチングデバイス１００の耐圧が確保されている。
【００７３】
図３に示すように、第１の面Ｐ１に対し垂直な断面における低抵抗領域４０の幅ｗ１は、例えば、上記断面における第１のベース領域３４ａと第２のベース領域３４ｂとの間隔ｗ２よりも広いことが好ましい。すなわち、低抵抗領域４０の第１の方向の幅ｗ１は、第１のベース領域３４ａと第２のベース領域３４ｂとの第１の方向の間隔ｗ２よりも広いことが好ましい。
【００７４】
低抵抗領域４０の幅ｗ１が広くなることで、更にオン抵抗が低減する。なお、上述のように、第１のベース領域３４ａの端部の下、及び第２のベース領域３４ｂの下に、低抵抗領域４０が設けられていても、双方向スイッチングデバイス１００の耐圧への影響は極めて少ない。
【００７５】
また、第１の面Ｐ１に対し垂直な断面における低抵抗領域４０の幅ｗ１は、上記断面における第１のゲート電極２６ａと第２のゲート電極２６ｂとの間隔ｗ３よりも狭いことが好ましい。すなわち、低抵抗領域４０の幅は、第１のゲート電極２６ａと第２のゲート電極２６ｂとの第１の方向の間隔ｗ３よりも狭いことが好ましい。
【００７６】
また、第１の面Ｐ１に対し垂直な断面における低抵抗領域４０の幅ｗ１は、上記断面における第１のトレンチ２４ａと第２のトレンチ２４ｂとの間隔ｗ４よりも狭いことが好ましい。すなわち、低抵抗領域４０の幅ｗ１は、第１のトレンチ２４ａと第２のトレンチ２４ｂとの第１の方向の間隔ｗ４よりも狭いことが好ましい。
【００７７】
低抵抗領域４０が、第１のトランジスタ領域１０１のＭＩＳＦＥＴの下、あるいは、第２のトランジスタ領域１０２のＭＩＳＦＥＴの下の領域にまで延びると、双方向スイッチングデバイス１００の耐圧が低下するおそれがある。
【００７８】
低抵抗領域４０のｎ型不純物濃度は、ドレイン領域３０のｎ型不純物濃度よりも低いことが好ましい。低抵抗領域４０のｎ型不純物濃度を、ドレイン領域３０のｎ型不純物濃度以上にすることは製造上困難である。
【００７９】
以上、第１の実施形態によれば、オン抵抗の低減が可能な双方向スイッチングデバイス１００が実現できる。
【００８０】
（第２の実施形態）
第２の実施形態の半導体装置は、第１の位置における第７の半導体領域と第１の面との距離が、第１の位置よりも第３の半導体領域に近い第２の位置の第７の半導体領域と第１の面との距離よりも小さく、かつ、第１の位置よりも第４の半導体領域に近い第３の位置の第７の半導体領域と第１の面との距離よりも小さい点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００８１】
第２の実施形態の半導体装置は、双方向スイッチングデバイス２００である。
【００８２】
図８は、第２の実施形態の半導体装置の模式断面図である。図８は、第１の実施形態の半導体装置の模式断面図である図３に対応する断面図である。
【００８３】
第１の位置（図８中のＣ）における低抵抗領域４０と第１の面Ｐ１との距離（図８中のｄ１）が、第１の位置よりも第１のベース領域３４ａに近い第２の位置（図８中のＥ１）の低抵抗領域４０と第１の面Ｐ１との距離（図８中のｄ２）よりも小さい。第１の位置（図８中のＣ）における低抵抗領域４０と第１の面Ｐ１との距離（図８中のｄ１）が、第１の位置よりも第２のベース領域３４ｂに近い第３の位置（図８中のＥ２）の低抵抗領域４０と第１の面Ｐ１との距離（図８中のｄ３）よりも小さい。すなわち、低抵抗領域４０の第１の面Ｐ１から第２の面Ｐ２に向かう方向の厚さは、低抵抗領域４０の中心部で厚く、低抵抗領域４０の端部で薄い。
【００８４】
第２の実施形態の双方向スイッチングデバイス２００によれば、第１のトランジスタ領域１０１と第２のトランジスタ領域１０２の境界部の下の電気抵抗が更に低減する。このため、更にオン抵抗が低くなる。
【００８５】
なお、低抵抗領域４０が第１の面Ｐ１に接する構成とすることも可能である。しかしながら、双方向スイッチングデバイス２００の耐圧の低下を抑制する観点から、低抵抗領域４０が第１の面Ｐ１に接する部分と第１のベース領域３４ａ及び第２のベース領域３４ｂとの横方向（第１の方向）の距離を十分確保することが好ましい。例えば、低抵抗領域４０と第１のベース領域３４ａとの横方向（第１の方向）の距離を、ドレイン領域３０と第１のベース領域３４ａとの距離以上とすることが好ましい。また、例えば、低抵抗領域４０と第２のベース領域３４ｂとの横方向（第１の方向）の距離を、ドレイン領域３０と第２のベース領域３４ｂとの距離以上とすることが好ましい。
【００８６】
以上、第２の実施形態によれば、更にオン抵抗の低減が可能な双方向スイッチングデバイス２００が実現できる。
【００８７】
第１及び第２の実施形態では、電子をキャリアとするｎチャネル型ＭＩＳＦＥＴの場合を例に説明したが、ｎチャネル型ＭＩＳＦＥＴに代えて、ホールをキャリアとするｐチャネル型ＭＩＳＦＥＴを適用することが可能である。ｐチャネル型ＭＩＳＦＥＴを適用する場合には、第１導電型がｐ型、第２導電型がｎ型となる。
【００８８】
また、第１及び第２の実施形態では、トレンチゲート型のＭＩＳＦＥＴを例に説明したが、プレーナゲート型のＭＩＳＦＥＴを用いることも可能である。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１０      半導体層
２６ａ    第１のゲート電極
２６ｂ    第２のゲート電極
２８ａ    第１のゲート絶縁膜
２８ｂ    第２のゲート絶縁膜
３０      ドレイン領域（第１の半導体領域）
３２      ドリフト領域（第２の半導体領域）
３４ａ    第１のベース領域（第３の半導体領域）
３４ｂ    第２のベース領域（第４の半導体領域）
３６ａ    第１のソース領域（第５の半導体領域）
３６ｂ    第２のソース領域（第６の半導体領域）
４０      低抵抗領域（第７の半導体領域）
１００    双方向スイッチングデバイス（半導体装置）
１０１    第１のトランジスタ領域
１０２    第２のトランジスタ領域
１１１    第１のソース電極
１１２    第２のソース電極
１２０    ドレイン電極
１２１    第１のゲート電極パッド
１２２    第２のゲート電極パッド
２００    双方向スイッチングデバイス（半導体装置）
Ｃ        第１の位置
Ｅ１      第２の位置
Ｅ２      第３の位置
Ｐ１      第１の面
Ｐ２      第２の面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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