(57)【要約】【課題】パラレル／シリアス変換回路を不要としつつ、表示データの誤り検出が可能な表示装置を提供することにある。【解決手段】表示装置は、表示部と、おのおのが所定のビット数で構成された複数の単位表示データと前記所定のビット数と同数とされた複数のＣＲＣデータとを含む全体表示データを受信し、前記表示部を制御する制御部と、前記複数のＣＲＣデータのおのおのに対応した複数の第１ＣＲＣ回路と、を含む。【選択図】図１
2019132922.tif 000002
【特許請求の範囲】
【請求項１】
表示部と、
おのおのが所定のビット数で構成された複数の単位表示データと前記所定のビット数と同数とされた複数のＣＲＣデータとを含む全体表示データを受信し、前記表示部を制御する制御部と、
前記複数のＣＲＣデータのおのおのに対応した複数の第１ＣＲＣ回路と、を含む、
表示装置。
【請求項２】
請求項１の表示装置において、
前記複数の第１ＣＲＣ回路のおのおのは、同一の多項式に対応する、表示装置。
【請求項３】
請求項１の表示装置において、
前記複数の第１ＣＲＣ回路のおのおのは、異なる多項式に対応する、表示装置。
【請求項４】
請求項１乃至請求項３のいずれか１項の表示装置において、
前記複数の第１ＣＲＣ回路の判定結果をホスト装置へ送信する、表示装置。
【請求項５】
請求項１乃至請求項３のいずれか１項の表示装置と、
ホスト装置と、を含み、
前記ホスト装置は、
前記複数の単位表示データと、
前記所定のビット数に対応した複数の第２ＣＲＣ回路と、を含み、
前記複数の第２ＣＲＣ回路のおのおのは、前記複数の単位表示データの同一ビットに対して、おのおの、ＣＲＣデータを生成する、
表示システム。
【請求項６】
請求項５の表示システムにおいて、
前記ホスト装置は、前記複数の単位表示データに、前記複数のＣＲＣデータを付与して、前記表示装置に送付する、表示システム。
【請求項７】
請求項６の表示システムにおいて、
前記表示装置は、前記複数の第１ＣＲＣ回路の判定結果を、前記ホスト装置へ送信する、表示システム。
【請求項８】
表示部と、
所定のビット数で構成された複数の単位表示データの同一ビットのデータ毎に付与されたＣＲＣデータである複数の第２ＣＲＣデータと、を含む全体表示データを受信し、前記表示部を制御する制御部と、
前記複数の単位表示データのおのおのビットに対応した複数の第１ＣＲＣ回路と、を含み、
前記複数の第１ＣＲＣ回路のおのおのは前記複数の単位表示データのおのおののビットに対して並列演算により複数の第１ＣＲＣデータを生成し、前記複数の第１ＣＲＣデータと前記複数の第２ＣＲＣデータを比較して誤の有無の判定を行う、
表示装置。
【請求項９】
請求項８の表示装置において、
前記複数の第１ＣＲＣ回路のおのおのは、同一の多項式に対応する、表示装置。
【請求項１０】
請求項８の表示装置において、
前記複数の第１ＣＲＣ回路のおのおのは、異なる多項式に対応する、表示装置。
【請求項１１】
請求項８乃至請求項１０のいずれか１項の表示装置において、
前記複数の第１ＣＲＣ回路の判定結果をホスト装置へ送信する、表示装置。
【請求項１２】
請求項８乃至請求項１０のいずれか１項の表示装置と、
ホスト装置と、を含み、
前記ホスト装置は、
前記複数の単位表示データと、
前記所定のビット数に対応した複数の第２ＣＲＣ回路と、を含み、
前記複数の第２ＣＲＣ回路のおのおのは、前記複数の単位表示データの同一ビットに対して、並列演算により、前記複数の第２ＣＲＣデータを生成する、
表示システム。
【請求項１３】
請求項１２の表示システムにおいて、
前記ホスト装置は、前記複数の単位表示データに、前記複数の第２ＣＲＣデータを付与して、前記表示装置に送付する、表示システム。
【請求項１４】
請求項１３の表示システムにおいて、
前記表示装置は、前記複数の第１ＣＲＣ回路の判定結果を、前記ホスト装置へ送信する、表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特に、表示データの誤り検出機能を備える表示装置および表示システムに適用可能である。
【背景技術】
【０００２】
伝送路で生じるデータの誤りを、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）データを生成して検出する技術が提案されている（特開２０１６−２１８７８１号参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−２１８７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のパラレルデータに対するＣＲＣデータを生成する場合、パラレルデータをシリアルデータへ変換して、ＣＲＣ生成回路へ入力する。ＣＲＣ生成回路では、入力されたシリアルデータを、ＣＲＣ生成多項式を用いて除算し、除算した余りをＣＲＣデータとして生成する。生成したＣＲＣデータは、複数のパラレルデータの最後に付与されて、例えば、伝送路へ送付される。誤り検出部では、伝送路を介して送付された複数のパラレルデータをシリアルデータに変換し、ＣＲＣ生成回路と同様な方法でＣＲＣデータを算出し、付与されていたＣＲＣデータと比較して、両ＣＲＣデータが一致していなければ誤りが生じたと判断する。
【０００５】
このように、複数のパラレルデータに対するＣＲＣデータを生成する場合、パラレルデータのシリルデータへの変換を行うパラレル／シリアス変換回路が必要であり、また、高速なクロックと高速な除算処理とが必要であるが、高速な除算処理には限界がある。また、ＣＲＣ生成多項式で割り切れるようなビットエラーが発生した場合、異常を検出できない虞がある。
【０００６】
本発明の目的は、パラレル／シリアス変換回路を不要としつつ、表示データの誤り検出が可能な表示装置および表示システムを提供することにある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、表示装置は、表示部と、おのおのが所定のビット数で構成された複数の単位表示データと前記所定のビット数と同数とされた複数のＣＲＣデータとを含む全体表示データを受信し、前記表示部を制御する制御部と、前記複数のＣＲＣデータのおのおのに対応した複数の第１ＣＲＣ回路と、を含む。
【図面の簡単な説明】
【００１０】
【図１】実施例に係る表示装置ＤＳＰの概略の構成を示す図である。
【図２】実施例に係る液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。
【図３】実施例に係る表示システムの主要部の構成例を概念的に示すブロック図である。
【図４】実施例に係る表示データとＣＲＣデータとの関係を説明する図である。
【図５】実施例に係る表示データとＣＲＣデータとの関係を説明する他の一例の図面である。
【図６】実施例に係る表示システムを概念的に示す全体ブロック図である。
【図７】図６の表示システムの動作を説明する図である。
【図８】比較例に係る表示システムを概念的に示す全体ブロック図である。
【図９】図８の表示システムにおけるＣＲＣデータの生成方法を説明する図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
【００１２】
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００１３】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１４】
本実施形態においては、表示装置の一例として、車両に搭載された液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、ゲーム機器等の種々の装置に用いることができる。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
【実施例】
【００１５】
図１は、実施例に係る表示装置ＤＳＰの概略の構成を示す図である。なお、実施例において、表示装置は液晶表示装置である。
【００１６】
表示装置ＤＳＰは、表示パネルＰＮＬと、表示パネルＰＮＬを背面側から照明するバックライトＢＬＴと、を備えている。そして表示パネルＰＮＬには、マトリクス状に配置された表示画素ＰＸを含む表示部（または表示領域）ＤＡが設けられている。
【００１７】
図１に示すように、表示部ＤＡにおいては、複数の表示画素ＰＸが配列する行に沿って延びるゲート線Ｇ（Ｇ１、Ｇ２、・・・、ＧＮ−１、ＧＮ）と、複数の表示画素ＰＸが配列する列に沿って延びるソース線Ｓ（Ｓ１、Ｓ２、・・・、Ｓｎ）と、ゲート線(走査線)Ｇとソース線(信号線)Ｓが交差する位置近傍に配置された画素スイッチＳＷとが備えられている。複数の表示画素ＰＸの各々は画素電極ＰＥと共通電極ＣＯＭＥを有し、対向する画素電極ＰＥと共通電極ＣＯＭＥの間に液晶層を有する。複数の行方向（Ｙ）に延在された複数の共通電極ＣＯＭＥは列方向（Ｘ）に配置される。尚、複数の列方向（Ｘ）に延在された複数の共通電極ＣＯＭＥを行方向（Ｙ）に配置する構成としてもよい。
【００１８】
画素スイッチＳＷは薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を備えている。画素スイッチＳＷのゲート電極は対応するゲート線Ｇと電気的に接続されている。画素スイッチＳＷのソース電極は対応するソース線Ｓと電気的に接続されている。画素スイッチＳＷのドレイン電極は対応する画素電極ＰＥと電気的に接続されている。
【００１９】
また、複数の表示画素ＰＸを駆動する駆動手段として、ゲートドライバ（ゲート駆動回路）ＧＤ、ソースドライバ（ソース駆動回路）ＳＤ、共通電極駆動回路ＣＤとが設けられている。複数のゲート線ＧのおのおのはゲートドライバＧＤの出力部と電気的に接続されている。複数のソース線ＳのおのおのはソースドライバＳＤの出力部と電気的に接続されている。共通電極ＣＯＭＥは共通電極駆動回路ＣＤの出力部と電気的に接続されている。図１においては、ソースドライバＳＤと共通電極駆動回路ＣＤとが、駆動回路ＤＣ内に設けられるように描かれている。ゲートドライバＧＤとソースドライバＳＤと共通電極駆動回路ＣＤとは、表示部ＤＡの周囲の周辺領域（額縁領域）ＮＤＡあるいは表示パネルＰＮＬに接続されたフレキシブル基板上に配置される。ゲートドライバＧＤは複数のゲート線Ｇにオン電圧を順次印加して、選択されたゲート線Ｇに電気的に接続された画素スイッチＳＷのゲート電極にオン電圧を供給する。ゲート電極にオン電圧が供給された画素スイッチＳＷの、ソース電極−ドレイン電極間が導通する。ソースドライバＳＤは、複数のソース線Ｓのそれぞれに対応する出力信号を供給する。ソース線Ｓに供給された信号は、ソース電極−ドレイン電極間が導通した画素スイッチＳＷを介して対応する画素電極ＰＥに供給される。
【００２０】
また、伝送路で生じる表示データの異常や誤りを検出する検出手段として、誤り検出回路ＣＲＣが設けられている。誤り検出回路ＣＲＣは、この例では、表示部ＤＡの周囲の周辺領域（額縁領域）ＮＤＡに配置されるように描かれているが、表示パネルＰＮＬに接続されたフレキシブル基板上に配置することも可能である。
【００２１】
誤り検出部ＣＲＣは、表示データと、表示データに付与されたＣＲＣデータとを受信し、表示データに対するＣＲＣデータを算出すると共に、付与されていたＣＲＣデータと比較する。両ＣＲＣデータが一致していれば、誤りが生じていないと判断する。一方、両ＣＲＣデータが一致していなければ、誤りが生じたと判断する。誤り検出部ＣＲＣは、両ＣＲＣデータが一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを、例えば、後述されるホスト装置ＨＯＳＴへ出力する。
【００２２】
ゲートドライバＧＤとソースドライバＳＤと共通電極駆動回路ＣＤは、表示パネルＰＮＬの外部あるいは内部に配置された制御回路ＣＴＲにより動作を制御される。すなわち、制御回路ＣＴＲは、後述されるホスト装置ＨＯＳＴから、表示データと、表示データに付与されたＣＲＣデータとを受信し、ゲートドライバＧＤ、ソースドライバＳＤおよび共通電極駆動回路ＣＤを制御することで、表示装置ＤＳＰの動作を制御する。したがって、ゲートドライバＧＤ、ソースドライバＳＤ、共通電極駆動回路ＣＤおよび制御回路ＣＴＲは、表示部ＤＡを制御する制御部と見做すことも可能である。また、制御回路ＣＴＲは、バックライトＢＬＴの動作を制御する。また、制御回路ＣＴＲは、後述されるホスト装置ＨＯＳＴから送付された表示データと、表示データに付与されたＣＲＣデータとを、誤り検出部ＣＲＣへ供給する。
【００２３】
誤り検出部ＣＲＣは、図１において、表示パネルＰＮＬの内部に設けられる様に描かれているが、これに限定されない。誤り検出部ＣＲＣは、制御回路ＣＴＲの内部に設けても良い。
【００２４】
なお、表示データと、表示データに付与されたＣＲＣデータについては、後に詳細に説明される。
【００２５】
図２は、実施例に係る液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。
【００２６】
液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣなどを備えている。
【００２７】
液晶表示パネルＰＮＬは、アレイ基板（第１基板）ＡＲと、アレイ基板ＡＲに対向配置された対向基板（第２基板）ＣＴと、を備えている。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。液晶表示パネルＰＮＬは、表示領域ＤＡにおいてマトリクス状に配列された複数の表示画素（あるいは単位表示画素）ＰＸを備えている。駆動ＩＣチップＩＣは、アレイ基板ＡＲに実装されている。フレキシブル配線基板ＦＰＣは、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。駆動ＩＣチップＩＣは、図２にＩＣ２として示される様に、フレキシブル配線基板ＦＰＣの上に配置されても良い。制御モジュールＣＭは、他のフレキシブル配線基板（不図示）によって、バックライトＢＬＴと接続される。
【００２８】
駆動ＩＣチップＩＣは、表示ドライバＩＣと見做すことが可能であり、制御モジュールＣＭはタイミング制御装置ＴＣＯＮと見做すことが可能である。図１の制御回路ＣＴＲは、表示ドライバＩＣまたはタイミング制御装置ＴＣＯＮ、あるいは表示ドライバＩＣおよびタイミング制御装置ＴＣＯＮと見做すことが可能である。図１の誤り検出部ＣＲＣは、駆動ＩＣチップＩＣの内部、または、制御モジュールＣＭの内部に設けることも可能である。
【００２９】
また、制御モジュールＣＭはホスト装置ＨＯＳＴとすることも可能である。この場合、駆動ＩＣチップＩＣは、図１の制御回路ＣＴＲに対応させることが出来る。また、この場合、図１の誤り検出部ＣＲＣは、特に制限されるものではないが、一例として、制御回路ＣＴＲに内蔵させることが出来る。
【００３０】
図３は、実施例に係る表示システムの主要部の構成例を概念的に示すブロック図である。表示システムＤＳＰＳＹＳは、表示装置ＤＳＰとホスト装置ＨＯＳＴとを含む。図３では、ホスト装置ＨＯＳＴの出力部の構成例と、表示装置ＤＳＰの入力部の構成例とが描かれている。表示装置ＤＳＰの入力部の構成例は、図２の制御モジュールＣＭ（タイミング制御装置ＴＣＯＮ）の入力部と見做すことが可能である。または、図２の制御モジュールＣＭがホスト装置ＨＯＳＴとされた場合、表示装置ＤＳＰの入力部の構成例は、駆動ＩＣチップＩＣの入力部と見做すことが可能である。
【００３１】
ホスト装置ＨＯＳＴの出力部は、例えば、８ビットの単位表示データをラッチ可能な出力ラッチ回路ｏＬＴと、表示データのＣＲＣデータを生成するＣＲＣ生成回路部ＣＲＣＧと、８つの出力端子ＤＯ０−ＤＯ７と、を含む。出力ラッチ回路ｏＬＴの入力は、後述される図４、図５、図６で説明される様に、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）を含む表示データＤＤＡＴＡに接続される。複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）のおのおのは、特に限定されるものではないが、８ビットとされる。出力ラッチ回路ｏＬＴは、８ビットの単位表示データのおのおのをラッチ可能な８つの出力ラッチ回路（ｂｉｔ０−ｂｉｔ７）を有しており、８つのラッチ回路（ｂｉｔ０−ｂｉｔ７）は８つの出力端子ＤＯ０−ＤＯ７にそれぞれ接続されている。８つの出力端子ＤＯ０−ＤＯ７は、伝送路Ｌとされる配線Ｌ０−Ｌ７にそれぞれ接続される。伝送路Ｌは、例えば、プリント配線基板に設けられた複数の信号配線、または、フレキシブル配線基板（ＦＰＣ）設けられた複数の信号配線等に対応させることが出来る。
【００３２】
ＣＲＣ生成回路部ＣＲＣＧの入力は８つの出力ラッチ回路（ｂｉｔ０−ｂｉｔ７）の出力にそれぞれ接続され、ＣＲＣ生成回路部ＣＲＣＧの出力は８つの出力端子ＤＯ０−ＤＯ７にそれぞれ接続されている。ＣＲＣ生成回路部ＣＲＣＧは、複数の第２ＣＲＣ回路とされる８つのＣＲＣ生成回路（ＣＲＣ０−ＣＲＣ７）を含む。
【００３３】
ＣＲＣ生成回路ＣＲＣ０の入力は出力ラッチ回路ｂｉｔ０に接続され、ＣＲＣ生成回路ＣＲＣ０の出力は出力端子ＤＯ０に接続される。ＣＲＣ生成回路ＣＲＣ０は、８ビットの表示データ内のビット０に対応するＣＲＣデータ（ＣＲＣＤ１０）を生成し、出力端子ＤＯ０へ供給する。
【００３４】
ＣＲＣ生成回路ＣＲＣ１の入力は出力ラッチ回路ｂｉｔ１に接続され、ＣＲＣ生成回路ＣＲＣ１の出力は出力端子ＤＯ１に接続される。ＣＲＣ生成回路ＣＲＣ１は、８ビットの表示データ内のビット１に対応するＣＲＣデータ（ＣＲＣＤ１１）を生成し、出力端子ＤＯ１へ供給する。
【００３５】
ＣＲＣ生成回路ＣＲＣ２の入力は出力ラッチ回路ｂｉｔ２に接続され、ＣＲＣ生成回路ＣＲＣ２の出力は出力端子ＤＯ２に接続される。ＣＲＣ生成回路ＣＲＣ２は、８ビットの表示データ内のビット２に対応するＣＲＣデータ（ＣＲＣＤ１２）を生成し、出力端子ＤＯ２へ供給する。
【００３６】
ＣＲＣ生成回路ＣＲＣ３の入力は出力ラッチ回路ｂｉｔ３に接続され、ＣＲＣ生成回路ＣＲＣ３の出力は出力端子ＤＯ３に接続される。ＣＲＣ生成回路ＣＲＣ３は、８ビットの表示データ内のビット３に対応するＣＲＣデータ（ＣＲＣＤ１３）を生成し、出力端子ＤＯ３へ供給する。
【００３７】
ＣＲＣ生成回路ＣＲＣ４の入力は出力ラッチ回路ｂｉｔ４に接続され、ＣＲＣ生成回路ＣＲＣ４の出力は出力端子ＤＯ４に接続される。ＣＲＣ生成回路ＣＲＣ４は、８ビットの表示データ内のビット４に対応するＣＲＣデータ（ＣＲＣＤ１４）を生成し、出力端子ＤＯ４へ供給する。
【００３８】
ＣＲＣ生成回路ＣＲＣ５の入力は出力ラッチ回路ｂｉｔ５に接続され、ＣＲＣ生成回路ＣＲＣ５の出力は出力端子ＤＯ５に接続される。ＣＲＣ生成回路ＣＲＣ５は、８ビットの表示データ内のビット５に対応するＣＲＣデータ（ＣＲＣＤ１５）を生成し、出力端子ＤＯ５へ供給する。
【００３９】
ＣＲＣ生成回路ＣＲＣ６の入力は出力ラッチ回路ｂｉｔ６に接続され、ＣＲＣ生成回路ＣＲＣ６の出力は出力端子ＤＯ６に接続される。ＣＲＣ生成回路ＣＲＣ６は、８ビットの表示データ内のビット６に対応するＣＲＣデータ（ＣＲＣＤ１６）を生成し、出力端子ＤＯ６へ供給する。
【００４０】
ＣＲＣ生成回路ＣＲＣ７の入力は出力ラッチ回路ｂｉｔ７に接続され、ＣＲＣ生成回路ＣＲＣ７の出力は出力端子ＤＯ７に接続される。ＣＲＣ生成回路ＣＲＣ７は、８ビットの表示データ内のビット７に対応するＣＲＣデータ（ＣＲＣＤ１７）を生成し、出力端子ＤＯ７へ供給する。
【００４１】
表示装置ＤＳＰの入力部は、例えば、配線Ｌ０−Ｌ７を介して、８つの出力端子ＤＯ０−ＤＯ７にそれぞれ接続された８つの入力端子Ｄｉ０−Ｄｉ７と、誤り検出部ＣＲＣと、８ビットの単位表示データをラッチ可能な入力ラッチ回路ｉＬＴと、を含む。入力ラッチ回路ｉＬＴは、８ビットの単位表示データのおのおのをラッチ可能な８つのラッチ回路（ｂｉｔ０−ｂｉｔ７）を有しており、８つのラッチ回路（ｂｉｔ０−ｂｉｔ７）は８つの入力端子Ｄｉ０−Ｄｉ７にそれぞれ接続されている。
【００４２】
誤り検出部ＣＲＣの入力は、入力端子Ｄｉ０−Ｄｉ７にそれぞれ接続される。誤り検出部ＣＲＣは、複数の第１ＣＲＣ回路とされる８つの誤り検出回路（ＣＲＣ００−ＣＲＣ０７）を含む。
【００４３】
誤り検出回路ＣＲＣ００の入力は、入力端子Ｄｉ０に接続され、配線Ｌ０を介して供給された８ビットの表示データ内のビット０に対応するＣＲＣデータ（ＣＲＣＤ２０）を生成する。誤り検出回路ＣＲＣ００は、また、ＣＲＣ生成回路ＣＲＣ０により生成されたＣＲＣデータ（ＣＲＣＤ１０）を受信し、ＣＲＣデータ（ＣＲＣＤ２０）とＣＲＣデータ（ＣＲＣＤ１０）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２０とＣＲＣＤ１０）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００４４】
誤り検出回路ＣＲＣ０１の入力は、入力端子Ｄｉ１に接続され、配線Ｌ１を介して供給された８ビットの表示データ内のビット１に対応するＣＲＣデータ（ＣＲＣＤ２１）を生成する。誤り検出回路ＣＲＣ０１は、また、ＣＲＣ生成回路ＣＲＣ１により生成されたＣＲＣデータ（ＣＲＣＤ１１）を受信し、ＣＲＣデータ（ＣＲＣＤ２１）とＣＲＣデータ（ＣＲＣＤ１１）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２１とＣＲＣＤ１１）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００４５】
誤り検出回路ＣＲＣ０２の入力は、入力端子Ｄｉ２に接続され、配線Ｌ２を介して供給された８ビットの表示データ内のビット２に対応するＣＲＣデータ（ＣＲＣＤ２２）を生成する。誤り検出回路ＣＲＣ０２は、また、ＣＲＣ生成回路ＣＲＣ２により生成されたＣＲＣデータ（ＣＲＣＤ１２）を受信し、ＣＲＣデータ（ＣＲＣＤ２２）とＣＲＣデータ（ＣＲＣＤ１２）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２２とＣＲＣＤ１２）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００４６】
誤り検出回路ＣＲＣ０３の入力は、入力端子Ｄｉ３に接続され、配線Ｌ３を介して供給された８ビットの表示データ内のビット３に対応するＣＲＣデータ（ＣＲＣＤ２３）を生成する。誤り検出回路ＣＲＣ０３は、また、ＣＲＣ生成回路ＣＲＣ３により生成されたＣＲＣデータ（ＣＲＣＤ１３）を受信し、ＣＲＣデータ（ＣＲＣＤ２３）とＣＲＣデータ（ＣＲＣＤ１３）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２３とＣＲＣＤ１３）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００４７】
誤り検出回路ＣＲＣ０４の入力は、入力端子Ｄｉ４に接続され、配線Ｌ４を介して供給された８ビットの表示データ内のビット４に対応するＣＲＣデータ（ＣＲＣＤ２４）を生成する。誤り検出回路ＣＲＣ０４は、また、ＣＲＣ生成回路ＣＲＣ４により生成されたＣＲＣデータ（ＣＲＣＤ１４）を受信し、ＣＲＣデータ（ＣＲＣＤ２４）とＣＲＣデータ（ＣＲＣＤ１４）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２４とＣＲＣＤ１４）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００４８】
誤り検出回路ＣＲＣ０５の入力は、入力端子Ｄｉ５に接続され、配線Ｌ５を介して供給された８ビットの表示データ内のビット５に対応するＣＲＣデータ（ＣＲＣＤ２５）を生成する。誤り検出回路ＣＲＣ０５は、また、ＣＲＣ生成回路ＣＲＣ５により生成されたＣＲＣデータ（ＣＲＣＤ１５）を受信し、ＣＲＣデータ（ＣＲＣＤ２５）とＣＲＣデータ（ＣＲＣＤ１５）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２５とＣＲＣＤ１５）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００４９】
誤り検出回路ＣＲＣ０６の入力は、入力端子Ｄｉ６に接続され、配線Ｌ６を介して供給された８ビットの表示データ内のビット６に対応するＣＲＣデータ（ＣＲＣＤ２６）を生成する。誤り検出回路ＣＲＣ０６は、また、ＣＲＣ生成回路ＣＲＣ６により生成されたＣＲＣデータ（ＣＲＣＤ１６）を受信し、ＣＲＣデータ（ＣＲＣＤ２６）とＣＲＣデータ（ＣＲＣＤ１６）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２６とＣＲＣＤ１６）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００５０】
誤り検出回路ＣＲＣ０７の入力は、入力端子Ｄｉ７に接続され、配線Ｌ７を介して供給された８ビットの表示データ内のビット７に対応するＣＲＣデータ（ＣＲＣＤ２７）を生成する。誤り検出回路ＣＲＣ０７は、また、ＣＲＣ生成回路ＣＲＣ７により生成されたＣＲＣデータ（ＣＲＣＤ１７）を受信し、ＣＲＣデータ（ＣＲＣＤ２７）とＣＲＣデータ（ＣＲＣＤ１７）とを比較し、両ＣＲＣデータ（ＣＲＣＤ２７とＣＲＣＤ１７）が一致しない場合は、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００５１】
誤りを検出したことを示す出力信号ＯＵＴは、表示装置ＤＳＰからホスト装置ＨＯＳＴに設けされた誤り検出制御回路ＥＤＣＴＲへ送信され、誤り検出制御回路ＥＤＣＴＲは、例えば、ホスト装置ＨＯＳＴ内のプロセッサに対して、表示データの再送信要求、または、故障対応処理などの指示を行う。
【００５２】
図３では、出力ラッチ回路ｏＬＴを例示的に示しているが、出力ラッチ回路ｏＬＴは設けられなくともよい。後述の図６に示されるように、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）を含む表示データＤＤＡＴＡが、順次、ＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７と、出力端子ＤＯ０−ＤＯ７と、に供給されるようにすればよい。また、図３では、入力ラッチ回路ｉＬＴを例示的に示しているが、入力ラッチ回路ｉＬＴは設けられなくともよい。
【００５３】
図４は、実施例に係る表示データとＣＲＣデータとの関係を説明する図である。図４は、図３に示されたホスト装置ＨＯＳＴの出力部のＣＲＣ生成回路部ＣＲＣＧ（ＣＲＣ０−ＣＲＣ７）におけるＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）の生成と、表示装置ＤＳＰの入力部の誤り検出部ＣＲＣ（ＣＲＣ００−ＣＲＣ０７）におけるＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）の生成とが描かれている。図４において、ＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）は、ＣＲＣ生成回路部ＣＲＣＧ（ＣＲＣ０−ＣＲＣ７）により生成されたＣＲＣコードを示している。また、ＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）は、誤り検出回路ＣＲＣ（ＣＲＣ００−ＣＲＣ０７）により生成されたＣＲＣコードを示している。ＣＲＣデータの生成多項式は４ビット〜６４ビット程度のものが知られているが、図４においては、ＣＲＣ生成回路部ＣＲＣＧ（ＣＲＣ０−ＣＲＣ７）および誤り検出回路ＣＲＣ（ＣＲＣ００−ＣＲＣ０７）に採用されるＣＲＣデータの生成多項式として、例示的に、Ｘ４＋Ｘ＋１を用いた場合が示される。ＣＲＣデータの生成多項式として、Ｘ４＋Ｘ＋１を用いた場合、ＣＲＣデータは、４ビットで構成される。
【００５４】
表示データは、例えば、単位表示データ０（Ｄａｔａ０）から単位表示データ７９９（Ｄａｔａ７９９）で構成されており、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）の各々は、８ビット（ｂｉｔ０−ｂｉｔ７）の様な所定のビット数で構成されているものとする。また、単位表示データ０（Ｄａｔａ０）から単位表示データ７９９（Ｄａｔａ７９９）は、順次、ホスト装置ＨＯＳＴの出力部を構成する出力ラッチ回路ｏＬＴを経由して出力端子ＤＯ０−ＤＯ７から出力され、配線Ｌ０−Ｌ７を介して、表示装置ＤＳＰの入力部へ供給されるものとする。
【００５５】
図３に示されたホスト装置ＨＯＳＴの出力部のＣＲＣ生成回路部ＣＲＣＧにおいて、ＣＲＣ生成回路ＣＲＣ０は、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）のおのおののビット０のデータを順次受信して加算し、所定のＣＲＣ生成多項式を用いて除算し、除算した余りを、ビット０に対応する４ビットのＣＲＣデータＣＲＣＤ１０として生成する。ＣＲＣ生成回路ＣＲＣ１は、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）のおのおののビット１のデータを順次受信して加算し、所定のＣＲＣ生成多項式を用いて除算し、除算した余りを、ビット１に対応する４ビットのＣＲＣデータＣＲＣＤ１１として生成する。ＣＲＣ生成回路ＣＲＣ２は、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）のおのおののビット２のデータを順次受信して加算し、所定のＣＲＣ生成多項式を用いて除算し、除算した余りを、ビット２に対応する４ビットのＣＲＣデータＣＲＣＤ１２として生成する。同様にして、ＣＲＣ生成回路ＣＲＣ３（ＣＲＣ４、ＣＲＣ５、ＣＲＣ６、ＣＲＣ７）は、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）のおのおののビット３（ビット４、ビット５、ビット６、ビット７）から、ビット３に対応する４ビットのＣＲＣデータＣＲＣＤ１３（ビット４に対応する４ビットのＣＲＣデータＣＲＣＤ１４、ビット５に対応する４ビットのＣＲＣデータＣＲＣＤ１５、ビット６に対応する４ビットのＣＲＣデータＣＲＣＤ１６、ビット７に対応する４ビットのＣＲＣデータＣＲＣＤ１７）を生成する。
【００５６】
生成されたＣＤＣデータＣＲＣ１０は、単位表示データＤａｔａ７９９のビット０の後に付与されて、出力端子ＤＯ０から出力され、配線Ｌ０を介して、表示装置ＤＳＰの入力部へ供給される。同様に、生成されたＣＤＣデータＣＲＣＤ１１（ＣＲＣＤ１２―ＣＲＣＤ１７）は、単位表示データＤａｔａ７９９のビット１（ビット２−ビット７）の後に付与されて、出力端子ＤＯ１（ＤＯ２−ＤＯ７）から出力され、配線Ｌ１（Ｌ２−Ｌ７）を介して、表示装置ＤＳＰの入力部へ供給される。すなわち、表示装置ＤＳＰは、おのおのが所定のビット数（８ビット）で構成された複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）と前記所定のビット数と同数とされた複数のＣＲＣデータ（ＣＲＣＤ１０―ＣＲＣＤ１７）とを含む全体表示データを、ホスト装置ＨＯＳＴから、配線Ｌ１（Ｌ２−Ｌ７）を介して、受信する。
【００５７】
図３に示されるように、誤り検出回路ＣＲＣ００−ＣＲＣ０７は、複数のＣＲＣデータ（ＣＲＣＤ１０―ＣＲＣＤ１７）のおのおのに対応して設けられる。
【００５８】
誤り検出回路ＣＲＣ００−ＣＲＣ０７のおのおのは、図４で説明された様に、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）のｂｉｔ０−ｂｉｔ７の内、所定のビット（ｂｉｔ０−ｂｉｔ７の内の対応する１つのビット）を、順次受信するように構成され、おのおのが４ビットとされるＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）を生成する。誤り検出回路ＣＲＣ００−ＣＲＣ０７が生成したＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）は、全体表示データと共に受信されたＣＲＣＤ１０―ＣＲＣＤ１７と比較される。ＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）と受信されたＣＲＣＤ１０―ＣＲＣＤ１７とが不一致の場合、伝送路によって表示データに異常や誤り発生した判断し、誤りを検出したことを示す出力信号ＯＵＴを出力することとなる。
【００５９】
このように、単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）をビットごとに分解して、ＣＲＣ計算を行い、ビットごとのＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）を付加する。また、単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）をビットごとに分解して、ＣＲＣ計算を行い、ビットごとのＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）を生成する。すなわち、ビット毎にＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７または誤り検出回路ＣＲＣ００−ＣＲＣ０７を設け、ＣＲＣ計算を並列処理化する。これにより、パラレル・シリアル変換回路を不要にできる。また、高速なクロックを用いたＣＲＣデータの計算処理を不要にできる。また、簡単なＣＤＣ生成回路でＣＲＣデータを計算可能である。また、ビットごとに並列化して、ビット誤りエラーを検出できるので、検出できないデータエラー（生成多項式で割り切れるエラー）の発生確率を低減することが可能である。
【００６０】
図４の構成において、ＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７におけるおのおのＣＲＣ生成多項式と、誤り検出回路ＣＲＣ００−ＣＲＣ０７におけるおのおのＣＲＣ生成多項式とを、同一の多項式として説明したが、それに限定されない。単位表示データの内、同一のビットに対応して設けられたＣＲＣ生成回路と誤り検出回路とは、同一のＣＲＣ生成多項式を設ける必要はあるが、各ビット毎に異なるＣＲＣ生成多項式を採用してもよい。すなわち、ビット０に対応して設けられたＣＲＣ生成回路ＣＲＣ０と誤り検出回路ＣＲＣ００のＣＲＣ生成多項式は、例えば、ビット１に対応して設けられたＣＲＣ生成回路ＣＲＣ１と誤り検出回路ＣＲＣ０１のＣＲＣ生成多項式と、異なっていても良い。同様に、ビット２に対応して設けられたＣＲＣ生成回路ＣＲＣ２と誤り検出回路ＣＲＣ０２のＣＲＣ生成多項式や、ビット３に対応して設けられたＣＲＣ生成回路ＣＲＣ３と誤り検出回路ＣＲＣ０３のＣＲＣ生成多項式も、ビット０に対応して設けられたＣＲＣ生成回路ＣＲＣ０と誤り検出回路ＣＲＣ００のＣＲＣ生成多項式と異なっていても良い。このように、ビット毎にＣＲＣ生成多項式を異ならせることで、検出できないデータエラー（生成多項式で割り切れるエラー）の発生確率を、さらに、低減することが出来る。
【００６１】
図５は、実施例に係る表示データとＣＲＣデータとの関係を説明する他の一例の図面である。図５は、図４の変形例である。図４では、ＣＲＣデータの生成多項式として、Ｘ４＋Ｘ＋１を用いた場合を示した。図５では、ＣＲＣ生成回路部ＣＲＣＧ（ＣＲＣ０−ＣＲＣ７）および誤り検出回路ＣＲＣ（ＣＲＣ００−ＣＲＣ０７）に採用されるＣＲＣデータの生成多項式として、例示的に、Ｘ１６＋Ｘ１２＋Ｘ５＋１を用いた場合が示される。ＣＲＣデータの生成多項式として、Ｘ１６＋Ｘ１２＋Ｘ５＋１を用いた場合、各々のＣＲＣデータは、２バイトで構成される。表示データは、図４と同様に、例えば、単位表示データ０（Ｄａｔａ０）から単位表示データ７９９（Ｄａｔａ７９９）で構成されており、複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）の各々は、８ビット（ｂｉｔ０−ｂｉｔ７）の様な所定のビット数で構成されている。図５においても、図４と同様に、単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）をビットごとに分解して、ＣＲＣ計算を行い、ビットごとのＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）が生成されて、付加されることになる。また、単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）をビットごとに分解して、ＣＲＣ計算を行い、ビットごとのＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）を生成する。つまり、ＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）の全ＣＲＣデータや、ＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）の全ＣＲＣデータは、それぞれ、２バイトｘ８ビットで構成されることになる。
【００６２】
なお、図４または図５において、おのおの画素の諧調が所定のビット数（８ビット）で構成された複数の単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）が、例えば、赤色Ｒ、緑色Ｇおよび青色Ｂを示す表示データの内の赤色Ｒの表示データを示すものとした場合、緑色Ｇを示す表示データや青色Ｂを示す表示データに対しても、図４または図５と同様に、ビットごとに分解して、ＣＲＣ生成回路により、ＣＲＣ計算を行い、ビットごとのＣＲＣデータが生成されて、付加されることとなる。また、緑色Ｇを示す表示データや青色Ｂを示す表示データに対しても、ビットごとに分解して、誤り検出回路によりＣＲＣ計算を行い、ビットごとのＣＲＣデータを生成することになる。
【００６３】
図６は、実施例に係る表示システムを概念的に示す全体ブロック図である。図７は、図６の表示システムの動作を説明する図である。図７において、ｔ１、ｔ２は時間の経過方向を示している。表示システムＤＳＰＳＹは、図３で説明された様に、ホスト装置ＨＯＳＴと表示装置ＤＳＰとが配線Ｌ０−Ｌ７を含む伝送路Ｌにより接続される。
【００６４】
ホスト装置ＨＯＳＴは、例えば、表示データＤＤＡＴＡを生成するプロセッサＰＲＯを含む。表示データＤＤＡＴＡは、単位表示データＤａｔａ０−Ｄａｔａ７９９を含む。前述の様に、単位表示データＤａｔａ０−Ｄａｔａ７９９のおのおのは、８ビット（ｂｉｔ０−ｂｉｔ７）の様な所定のビット数で構成されている。ＣＲＣ生成回路部ＣＲＣＧは、図３で説明された様に、単位表示データＤａｔａ０−Ｄａｔａ７９９のおのおののｂｉｔ０−ｂｉｔ７に対応して設けられた複数の第２ＣＲＣ回路とされる８つのＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７を有する。ＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７は、並列に演算を実行し、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ０−ｂｉｔ７に対応するＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）を生成し、単位表示データＤａｔａ７９９のおのおののｂｉｔ０−ｂｉｔ７の最後にＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）付加する。図６において、選択回路ＳＥＬは、単位表示データＤａｔａ７９９のおのおののｂｉｔ０−ｂｉｔ７の最後にＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）付加する機能を回路的に表している。
【００６５】
すなわち、図７に示されるように、ＣＲＣ生成回路ＣＲＣ０は、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ０を順次受けて、演算ＯＰを行い、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ０に対するＣＲＣデータＣＲＣＤ１０を生成して、単位表示データＤａｔａ７９９のｂｉｔ０の最後にＣＲＣデータＣＲＣＤ１０を付加する。ＣＲＣ生成回路ＣＲＣ１−ＣＲＣ７も、ＣＲＣ生成回路ＣＲＣ０の動作と同様に、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ１−ｂｉｔ７の対応するビットを順次受けて、演算ＯＰを行い、対応するビットに対するＣＲＣデータＣＲＣＤ１１−ＣＲＣＤ１７を生成して、単位表示データＤａｔａ７９９の対応するｂｉｔ１−ビット７の最後に、ＣＲＣデータＣＲＣＤ１１−ＣＲＣＤ１７を付加する。つまり、ＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７のおのおのの演算ＯＰは、図７に示されるように、並列に行われて、ＣＲＣデータＣＲＣＤ１０−ＣＲＣＤ１７を生成する。
【００６６】
一方、表示装置ＤＳＰは、伝送路Ｌを介して、単位表示データＤａｔａ０−Ｄａｔａ７９９と、単位表示データＤａｔａ０−Ｄａｔａ７９９の各ビットに付加されたＣＲＣデータ（ＣＲＣＤ０１−ＣＲＣＤ０７）とを含む全体表示データを受信する。表示装置ＤＳＰは、図１および図３で説明されたものと様に、表示パネルＰＮＬと、誤り検出部ＣＲＣを含む。表示パネルＰＮＬは、単位表示データＤａｔａ０−Ｄａｔａ７９９を受けて、その表示部ＤＡに、単位表示データＤａｔａ０−Ｄａｔａ７９９に従う表示を行う。誤り検出部ＣＲＣは、単位表示データＤａｔａ０−Ｄａｔａ７９９の各ビットに対応して設けられた複数の第１ＣＲＣ回路とされる８つの誤り検出回路ＣＲＣ００−ＣＲＣ０７を含む。誤り検出回路ＣＲＣ００−ＣＲＣ０７は、並列に演算を実行し、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ０−ｂｉｔ７に対応するＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）を生成し、生成したＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）と単位表示データＤａｔａ７９９のおのおののｂｉｔ０−ｂｉｔ７の最後に付与されたＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）とを比較する。
【００６７】
すなわち、図７に示されるように、誤り検出回路ＣＲＣ００は、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ０を順次受けて、演算ＯＰを行い、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ０に対するＣＲＣデータＣＲＣＤ２０を生成する。そして、誤り検出回路ＣＲＣ００は、生成したＣＲＣデータＣＲＣＤ２０と、単位表示データＤａｔａ７９９のｂｉｔ０の最後に付与されたＣＲＣデータＣＲＣＤ１０と、を比較し、エラー判定ＥｒｒＤｅを行う。誤り検出回路ＣＲＣ０１１−ＣＲＣ０７も、誤り検出回路ＣＲＣ００の動作と同様に、単位表示データＤａｔａ０−Ｄａｔａ７９９のｂｉｔ１−ｂｉｔ７の対応するビットを順次受けて、演算ＯＰを行い、対応するビットに対するＣＲＣデータＣＲＣＤ２１−ＣＲＣＤ２７を生成する。そして、誤り検出回路ＣＲＣ０１−ＣＲＣ０７は、生成したＣＲＣデータＣＲＣＤ２１−ＣＲＣＤ２７と、単位表示データＤａｔａ７９９のｂｉｔ１−ビット７の最後に付与されたＣＲＣデータＣＲＣＤ１１−ＣＲＣＤ１７と、を比較し、エラー判定ＥｒｒＤｅを行う。つまり、誤り検出回路ＣＲＣ００−ＣＲＣ０７のおのおのの演算ＯＰは、図７に示されるように、並列に行われて、ＣＲＣデータＣＲＣＤ２０−ＣＲＣＤ２７を生成し、その後、並列にエラー判定ＥｒｒＤｅを行う。
【００６８】
エラー判定ＥｒｒＤｅにおいて、両ＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）とＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）とが一致する場合、伝送路Ｌによる表示データの誤りがないと判断する。一方、両ＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）とＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）とが一致しない場合、伝送路Ｌによる表示データの誤り（ＥＲＲ）が発生したと判断し、誤りを検出したことを示す出力信号ＯＵＴを出力する。
【００６９】
出力信号ＯＵＴは、図３で説明されたものと同様に、ホスト装置ＨＯＳＴに設けられた誤り検出制御回路ＥＤＣＴＲへ送信される。誤り検出制御回路ＥＤＣＴＲは、ホスト装置ＨＯＳＴ内のプロセッサＰＲＯに対して、表示データの再送信要求、または、故障対応処理などの指示を行う。
【００７０】
尚、表示データをホスト装置ＨＯＳＴから表示装置ＤＳＰへ再送する場合、表示データの誤り（ＥＲＲ）が発生したビットに対応する表示データに対してのみＣＲＣ生成を実行し対応する表示データにＣＲＣデータを付加して表示装置ＤＳＰへ送信するようにしてもよい。この場合、表示装置ＤＳＰでは表示データの誤り（ＥＲＲ）が発生したビットに対応する表示データのみに対してＣＲＣデータを演算しホスト装置ＨＯＳＴから送信されたＣＲＣデータと比較してエラー判定ＥｒｒＤｅを行うようにしてもよい。
【００７１】
また、ビット毎に分解されたデータは、例えば、表示パネルＰＮＬの駆動回路ＤＣにおいて表示に適した順序に整列されソースドライバＳＤより各画素に出力される。
【００７２】
図８は、比較例に係る表示システムを概念的に示す全体ブロック図である。図９は、図８の表示システムにおけるＣＲＣデータの生成方法を説明する図である。
【００７３】
図８に示されるように、表示システムＤＳＰＳＹＳ１は、ホスト装置ＨＯＳＴ１と、表示装置ＤＳＰ１と、を有する。ホスト装置ＨＯＳＴ１は、表示データＤＤＡＴＡ１を含み、表示データＤＤＡＴＡ１は、図６と同様に、例えば、各々が８ビット（ビット０−ビット７）で構成された複数の単位表示データＤａｔａ０−Ｄａｔａ７９９を含む。
【００７４】
ホスト装置ＨＯＳＴ１は、さらに、複数の単位表示データＤａｔａ０−Ｄａｔａ７９９をパラレルデータからシリアルデータへ変換するパラレル・シリアル変換回路ＰＳ１と、パラレル・シリアル変換回路ＰＳ１により変換されたシリアルデータを順次受信し、ＣＲＣデータを生成する１つのＣＲＣ生成回路ＣＲＣ３と、生成されたＣＲＣデータをパラレルデータに変換するシリアルパラレル変換回路ＳＰと、を含む。
【００７５】
一方、表示装置ＤＳＰ１は、ホスト装置ＨＯＳＴ１から供給された複数の単位表示データＤａｔａ０−Ｄａｔａ７９９をパラレルデータからシリアルデータへ変換するパラレル・シリアル変換回路ＰＳ２と、パラレル・シリアル変換回路ＰＳ２により変換されたシリアルデータを順次受信し、ＣＲＣデータを生成する１つの誤り検出回路ＣＲＣ４と、を含む。
【００７６】
図９に示されるように、８ビット（ビット０−ビット７）で構成された複数の単位表示データＤａｔａ０−Ｄａｔａ７９９は、パラレル・シリアル変換回路ＰＳ１（ＰＳ２）へ供給されて、パラレルデータからシリアルデータへ変換される。変換されたシリアルデータはＣＲＣ生成回路ＣＲＣ３または誤り検出回路ＣＲＣ４へ入力され、ＣＲＣ生成回路ＣＲＣ３または誤り検出回路ＣＲＣ４におけるＣＲＣ生成多項式に基づいた演算が実行されて、ＣＲＣデータＣＲＣＤ３、ＣＲＣＤ４が生成される。この例では、ＣＲＣ生成多項式として、例示的に、Ｘ１６＋Ｘ１２＋Ｘ５＋１を用いた場合が示される。そのため、各々が８ビットの２つのＣＲＣデータ（ＣＲＣＤ３、ＣＲＣＤ４）が生成されている。
【００７７】
図８および図９の比較例において、複数の単位表示データＤａｔａ０−Ｄａｔａ７９９をシリアルデータへ変換するためのパラレル・シリアル変換回路ＰＳ１およびＰＳ２が必要であり、ＣＲＣデータの高速処理に限界ある。例えば、ドットクロックが５０ＭＨｚである場合、ＣＲＣ生成回路ＣＲＣ３または誤り検出回路ＣＲＣ４は、少なくとも５０ＭＨｚ ｘ ８（ビット）＝４００ＭＨｚで動作されることが必要とされる。
【００７８】
また、比較例において表示データの並列処理を行う場合、論理段数が深くなり、高速化に向かないという課題もある。また、ＣＲＣ生成多項式で割り切れるようなビットエラーが発生した場合、表示データの誤りなどの異常が検出できない虞がある。
【００７９】
一方、実施例に従えば、単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）をビットごとに分解して、ＣＲＣ計算を行い、ビットごとのＣＲＣデータ（ＣＲＣＤ１０−ＣＲＣＤ１７）を付加する。また、単位表示データ（Ｄａｔａ０−Ｄａｔａ７９９）をビットごとに分解して、ＣＲＣ計算を行い、ビットごとのＣＲＣデータ（ＣＲＣＤ２０−ＣＲＣＤ２７）を生成する。すなわち、ビットごとに、ＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７または誤り検出回路ＣＲＣ００−ＣＲＣ０７が設けられるので、ビット毎のＣＲＣデータの計算は並列に処理することが出来る。これにより、パラレル・シリアル変換回路を不要にできる。
【００８０】
また、例えば、ドットクロックが５０ＭＨｚである場合、ＣＲＣ生成回路ＣＲＣ０−ＣＲＣ７または誤り検出回路ＣＲＣ００−ＣＲＣ０７は、５０ＭＨｚで動作されるので、４００ＭＨｚの様な高速なクロックを用いたＣＲＣデータの計算処理は不要にできる。
【００８１】
また、簡単なＣＲＣ生成回路でＣＲＣデータを計算することが可能である。
【００８２】
また、ビットごとに並列化して、ビット誤りエラーを検出できるので、検出できないデータエラー（生成多項式で割り切れるエラー）の発生確率を低減することが可能である。
【００８３】
本発明の実施の形態として上述した表示装置及び表示システムを基にして、当業者が適宜設計変更して実施し得る全ての表示装置及び表示システムも、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８４】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００８５】
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【００８６】
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００８７】
ＤＳＰ：表示装置、ＰＮＬ：表示パネル、Ｓ：ソース線、Ｇ：ゲート線、ＳＤ：ソースドライバ、ＧＤ：ゲートドライバ、ＤＡ：表示部、ＣＲＣ：誤り検出部、ＤＳＰＳＹＳ：表示システム、ＨＯＳＴ：ホスト装置、ＣＲＣＧ：ＣＲＣ生成回路部、ＣＲＣ０−ＣＲＣ７：ＣＲＣ生成回路、ＣＲＣ００−ＣＲＣ０７：誤り検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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