(57)【要約】【課題】インダクタに流れる電流が累積的に増加することを抑制できる力率改善回路を提供する。【解決手段】力率改善回路は、出力コンデンサと、第１のインダクタ、第１のスイッチ素子、及び、第２のスイッチ素子を少なくとも有する１以上のアーム回路と、第３のスイッチ素子、及び、第４のスイッチ素子を少なくとも有する極性切り替えアームと、第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、を備える。制御部は、出力コンデンサの直流電圧と、交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、差が閾値以上になった場合には、第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、
前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路。
【請求項２】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、
前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、
前記スイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路。
【請求項３】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路。
【請求項４】
前記制御部は、
前記差が第１の閾値よりも小さくなった場合には、前記スイッチング動作停止制御を行い、前記直流電圧と、前記差が第２の閾値以上になった場合には、前記スイッチング動作再開制御を行う、
ことを特徴とする請求項１から３のいずれか１項に記載の力率改善回路。
【請求項５】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする、力率改善回路の制御方法。
【請求項６】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、前記スイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする、力率改善回路の制御方法。
【請求項７】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善回路及び力率改善回路の制御方法に関する。
【背景技術】
【０００２】
特許文献１には、チョッパ制御方式のスイッチングレギュレータが記載されている。特許文献１記載のスイッチングレギュレータは、電源投入時に、所定の変化率で徐々にゼロに戻るランプ電圧を発生させ、このランプ電圧によって、スイッチング動作のパルス幅のゲインを抑制する。これにより、特許文献１記載のスイッチングレギュレータは、電源投入直後のオーバーシュートによる過電流を抑制する。
【０００３】
しかし、特許文献１記載のスイッチングレギュレータは、電源投入直後のオーバーシュートによる過電流を抑制するものではあるが、インダクタに流れる電流が累積的に増加する場合については考慮されていない。従って、特許文献１記載のスイッチングレギュレータでは、インダクタに流れる電流が累積的に増加することによる、インダクタの磁気飽和や、スイッチ素子の破壊を招く可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１５６２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、インダクタに流れる電流が累積的に増加することを抑制できる力率改善回路及び力率改善回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、
前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。
【０００７】
本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、
前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、
前記スイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。
【０００８】
本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。
【０００９】
前記力率改善回路において、
前記制御部は、
前記差が第１の閾値よりも小さくなった場合には、前記スイッチング動作停止制御を行い、前記差が第２の閾値以上になった場合には、前記スイッチング動作再開制御を行う、
ことを特徴とする。
【００１０】
本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。
【００１１】
本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、前記スイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。
【００１２】
本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。
【発明の効果】
【００１３】
本発明の一態様の力率改善回路及び力率改善回路の制御方法は、インダクタに流れる電流が累積的に増加することを抑制できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１の実施の形態の力率改善回路の回路構成を示す図である。
【図２】図２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。
【図３】図３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。
【図４】図４は、第１の実施の形態の力率改善回路の等価回路を示す図である。
【図５】図５は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。
【図６】図６は、第１の実施の形態の力率改善回路の等価回路を示す図である。
【図７】図７は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。
【図８】図８は、比較例の波形を示す図である。
【図９】図９は、第１の実施の形態の力率改善回路の波形の一例を示す図である。
【図１０】図１０は、第１の実施の形態の力率改善回路の波形の一例を示す図である。
【図１１】図１１は、第１の実施の形態の力率改善回路の波形の一例を示す図である。
【図１２】図１２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。
【図１３】図１３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。
【図１４】図１４は、第２の実施の形態の力率改善回路の回路構成を示す図である。
【図１５】図１５は、第３の実施の形態の力率改善回路の回路構成を示す図である。
【図１６】図１６は、第３の実施の形態の力率改善回路の波形の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の力率改善回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１６】
（第１の実施の形態）
図１は、第１の実施の形態の力率改善回路の回路構成を示す図である。力率改善回路１は、交流（例えば、５０Ｈｚ又は６０Ｈｚ）の入力電圧Ｖｉｎの供給を電源２から受けて、入力電圧Ｖｉｎより高い直流の出力電圧Ｖｏｕｔを負荷４に出力する、昇圧回路である。本実施の形態では、入力電圧Ｖｉｎの実効値が２００Ｖであるとし、出力電圧Ｖｏｕｔの目標電圧が４００Ｖであるとする。つまり、力率改善回路１は、実効値２００Ｖの入力電圧Ｖｉｎの供給を受けて、４００Ｖの出力電圧Ｖｏｕｔを出力するものとする。
【００１７】
電源２と力率改善回路１との間には、ノイズフィルタ３が設けられている。ノイズフィルタ３は、主にコモンモードノイズを抑制するフィルタである。ノイズフィルタ３は、第１のアクロスザラインコンデンサ３１と、コモンモードフィルタ３２と、第２のアクロスザラインコンデンサ３３と、を含む。コモンモードフィルタ３２は、第１の巻線３２ａ及び第２の巻線３２ｂを、コア３２ｃ（例えば、フェライトコア又はアモルファスコア）に、同じ方向に巻いたものである。
【００１８】
第１のアクロスザラインコンデンサ３１の両端は、電源２の両端に夫々接続されている。コモンモードフィルタ３２の第１の巻線３２ａの一端は、第１のアクロスザラインコンデンサ３１の一端に接続されている。コモンモードフィルタ３２の第２の巻線３２ｂの一端は、第１のアクロスザラインコンデンサ３１の他端に接続されている。第２のアクロスザラインコンデンサ３３の一端は、コモンモードフィルタ３２の第１の巻線３２ａの他端に接続されている。第２のアクロスザラインコンデンサ３３の他端は、コモンモードフィルタ３２の第２の巻線３２ｂの他端に接続されている。
【００１９】
コモンモードノイズは、第１の巻線３２ａ及び第２の巻線３２ｂを、同方向に流れる。従って、コア３２ｃ内部に発生する磁束も、同方向になり、互いに強め合う。その結果、コモンモードフィルタ３２のインピーダンスが、大きくなる。これにより、ノイズフィルタ３は、コモンモードノイズを抑制できる。
【００２０】
力率改善回路１は、入力電圧Ｖｉｎが供給される第１の入力端子１１及び第２の入力端子１２を含む。力率改善回路１は、入力電圧Ｖｉｎを検出する第１の電圧検出器１３を含む。第１の電圧検出器１３は、第１の入力端子１１と第２の入力端子１２との間に接続されている。
【００２１】
力率改善回路１は、出力電圧Ｖｏｕｔを出力する第１の出力端子１４及び第２の出力端子１５を含む。力率改善回路１は、出力電圧Ｖｏｕｔを平滑するための出力コンデンサＣ１を含む。出力コンデンサＣ１は、第１の出力端子１４と第２の出力端子１５との間に接続されている。また、力率改善回路１は、出力電圧Ｖｏｕｔを検出する第２の電圧検出器１６を含む。第２の電圧検出器１６は、第１の出力端子１４と第２の出力端子１５との間に接続されている。
【００２２】
第１の出力端子１４と第２の出力端子１５との間には、負荷４が、接続されている。負荷４は、出力電圧Ｖｏｕｔを異なる直流電圧に変換するＤＣ−ＤＣコンバータが例示されるが、これに限定されない。
【００２３】
力率改善回路１は、第１のインダクタＬ１を含む。第１のインダクタＬ１の一端は、第１の入力端子１１に接続されている。第１のインダクタＬ１の他端は、第１のノードＮ１に接続されている。
【００２４】
力率改善回路１は、第１及び第２のスイッチ素子（例えば、Ｎチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ））Ｑ１及びＱ２を含む。第１のノードＮ１は、第１のスイッチ素子Ｑ１のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第１のノードＮ１は、第２のスイッチ素子Ｑ２のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００２５】
第１のインダクタＬ１、並びに、第１及び第２のスイッチ素子Ｑ１及びＱ２が、アーム回路１７を構成する。
【００２６】
本実施の形態では、力率改善回路１が１個のアーム回路１７を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第１及び第２のゲートパルス信号Ｐ１及びＰ２で制御される、２個以上のアーム回路１７を含んでいても良い。
【００２７】
また、アーム回路１７は、ハイサイドの１個の第１のスイッチ素子Ｑ１を含んでいるが、これに限定されない。アーム回路１７は、ソース−ドレイン経路が並列接続され、第１のゲートパルス信号Ｐ１で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、アーム回路１７は、ローサイドの１個の第２のスイッチ素子Ｑ２を含んでいるが、これに限定されない。アーム回路１７は、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００２８】
力率改善回路１は、第３及び第４のスイッチ素子Ｑ３及びＱ４を含む。第２の入力端子１２は、第３のスイッチ素子Ｑ３のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２の入力端子１２は、第４のスイッチ素子Ｑ４のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００２９】
第３及び第４のスイッチ素子Ｑ３及びＱ４が、極性切り替えアーム回路１８を構成する。
【００３０】
極性切り替えアーム回路１８は、ハイサイドの１個の第３のスイッチ素子Ｑ３を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第３のゲートパルス信号Ｐ３で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、極性切り替えアーム回路１８は、ローサイドの１個の第４のスイッチ素子Ｑ４を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第４のゲートパルス信号Ｐ４で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００３１】
なお、本実施の形態では、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までがＮチャネル型ＭＯＳＦＥＴであることとしたが、これに限定されない。第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などでも良い。
【００３２】
第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までは、第１の寄生ダイオード（ボディダイオード）Ｄ１から第４の寄生ダイオードＤ４までを、夫々有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。第１の寄生ダイオードＤ１から第４の寄生ダイオードＤ４までは、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。
【００３３】
力率改善回路１は、制御部５０を含む。制御部５０は、ＣＰＵ（Central  Processing  Unit）とプログラムを利用して、実現可能である。
【００３４】
制御部５０は、入力電圧Ｖｉｎの極性に応じて、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を制御する。制御部５０は、ＰＷＭ（Pulse  Width  Modulation）信号である、第１のゲートパルス信号Ｐ１から第４のゲートパルス信号Ｐ４までを、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ１から第４のゲートパルス信号Ｐ４までには、デッドタイムｔｄ（図２参照）が設定されている。デッドタイムｔｄは、１ｎｓから１０ｎｓ程度が例示されるが、これに限定されない。
【００３５】
制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１よりも小さくなった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を停止させるスイッチング動作停止制御を行う。また、制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２以上になった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を再開させるスイッチング動作再開制御を行う。
【００３６】
制御部５０は、第１閾値記憶部５１と、第２閾値記憶部５２と、判定部５３と、駆動部５４と、を含む。
【００３７】
第１閾値記憶部５１は、第１の閾値Ｖｄｅｆｆ１を記憶する。第１の閾値Ｖｄｅｆｆ１は、有線通信又は無線通信経由で書き換え可能であっても良い。第１の閾値Ｖｄｅｆｆ１は、５０Ｖが例示されるが、これに限定されない。
【００３８】
第２閾値記憶部５２は、第２の閾値Ｖｄｅｆｆ２を記憶する。第２の閾値Ｖｄｅｆｆ２は、有線通信又は無線通信経由で書き換え可能であっても良い。第２の閾値Ｖｄｅｆｆ２は、第１の閾値Ｖｄｅｆｆ１より大きい値であることが好ましい。第２の閾値Ｖｄｅｆｆ２は、６０Ｖが例示されるが、これに限定されない。
【００３９】
判定部５３は、力率改善回路１の起動時に、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を行わせるための、ハイレベルの判定信号Ｓ１を駆動部５４に出力する。
【００４０】
判定部５３は、出力電圧Ｖｏｕｔと、入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜と、の差を計算する。そして、判定部５３は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差と、第１の閾値Ｖｄｅｆｆ１と、を比較する。判定部５３は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１よりも小さくなった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を停止させるための、ローレベルの判定信号Ｓ１を駆動部５４に出力する。
【００４１】
また、判定部５３は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差と、第２の閾値Ｖｄｅｆｆ２と、を比較する。判定部５３は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２以上になった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を再開させるための、ハイレベルの判定信号Ｓ１を駆動部５４に出力する。
【００４２】
駆動部５４は、判定部５３から供給される判定信号Ｓ１がハイレベルの場合には、出力電圧Ｖｏｕｔが目標電圧（４００Ｖ）になるように、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までを制御する。具体的には、駆動部５４は、第１のゲートパルス信号Ｐ１から第４のゲートパルス信号Ｐ４までを、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのゲートに、夫々出力する。
【００４３】
詳しくは、駆動部５４は、第１の電圧検出器１３で検出された入力電圧Ｖｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖｏｕｔと、に基づいて、第１及び第２のゲートパルス信号Ｐ１及びＰ２の周波数（スイッチング周波数）と、オン時間と、を計算する。駆動部５４は、計算した周波数と、オン時間と、に基づいて、第１及び第２のゲートパルス信号Ｐ１及びＰ２を、第１及び第２のスイッチ素子Ｑ１及びＱ２のゲートに、夫々出力する。
【００４４】
駆動部５４は、判定部５３から供給される判定信号Ｓ１がローレベルの場合には、ローレベルの第１のゲートパルス信号Ｐ１から第４のゲートパルス信号Ｐ４までを、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのゲートに、夫々出力する。これにより、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までは、オフ状態になる。
【００４５】
制御部５０のスイッチング動作時の制御について、説明する。
【００４６】
アーム回路１７は、昇圧チョッパ回路と同様の回路構成を有する。従って、力率改善回路１は、昇圧チョッパ回路と同様の動作を行う。
【００４７】
具体的には、制御部５０は、入力電圧Ｖｉｎの極性が正相（Ｖｉｎ≧０）である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンする。
【００４８】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御する。
【００４９】
例えば、制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２及び第４のスイッチ素子Ｑ２及びＱ４をオンし且つ第１及び第３のスイッチ素子Ｑ１及びＱ３をオフした第１の状態から、第２のスイッチ素子Ｑ２をオフした第２の状態に制御する。
【００５０】
次に、制御部５０は、第２の状態から、第１のスイッチ素子Ｑ１をオンした第３の状態に制御する。
【００５１】
次に、制御部５０は、第３の状態から、第１のスイッチ素子Ｑ１をオフした第４の状態に制御する。
【００５２】
次に、制御部５０は、第４の状態から、第２のスイッチ素子Ｑ２をオンした第５の状態に制御する。
【００５３】
一方、制御部５０は、入力電圧Ｖｉｎの極性が逆相（Ｖｉｎ＜０）である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフする。
【００５４】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御する。
【００５５】
なお、入力電圧Ｖｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖｉｎが正相である場合の第１の状態から第５の状態までの制御と同様である。
【００５６】
図２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図２は、入力電圧Ｖｉｎの極性が正相である場合の、力率改善回路１のスイッチング動作制御時の、第２のスイッチ素子Ｑ２のゲートに供給される第２のゲートパルス信号Ｐ２及び第１のスイッチ素子Ｑ１のゲートに供給される第１のゲートパルス信号Ｐ１の波形の一例を示す図である。
【００５７】
制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２及び第４のスイッチ素子Ｑ２及びＱ４をオンし且つ第１及び第３のスイッチ素子Ｑ１及びＱ３をオフした第１の状態に制御する。
【００５８】
次に、制御部５０は、第１の状態から、第２のスイッチ素子Ｑ２をオフした第２の状態に制御する。第１の状態から第２の状態までの時間Ｔ０が、第２のスイッチ素子Ｑ２のオン時間である。
【００５９】
次に、制御部５０は、第２の状態からデッドタイムｔｄ経過後に、第１のスイッチ素子Ｑ１をオンした第３の状態に制御する。
【００６０】
次に、制御部５０は、第３の状態から、第１のスイッチ素子Ｑ１をオフした第４の状態に制御する。第３の状態から第４の状態までの時間Ｔ１が、第１のスイッチ素子Ｑ１のオン時間である。
【００６１】
次に、制御部５０は、第４の状態からデッドタイムｔｄ経過後に、第２のスイッチ素子Ｑ２をオンした第５の状態に制御する。
【００６２】
制御部５０は、以降同様の制御を実行する。
【００６３】
再び図１を参照すると、入力電圧Ｖｉｎが正相である場合には、第１のスイッチ素子Ｑ１は、第１のノードＮ１から第１の出力端子１４に向かう方向の電流ＩＱ１を流し、第１の出力端子１４から第１のノードＮ１に向かう方向の電流を遮断する、整流素子と等価である。
【００６４】
図３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図３は、第２のスイッチ素子Ｑ２のゲートに供給される第２のゲートパルス信号Ｐ２と、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶＱ２と、第１のインダクタＬ１を流れる電流ＩＬ１と、第２のスイッチ素子Ｑ２のドレイン電流ＩＱ２と、第１のスイッチ素子Ｑ１を流れる電流ＩＱ１と、の波形を示す図である。
【００６５】
なお、図３では、デッドタイムｔｄの図示を省略している。
【００６６】
第２のスイッチ素子Ｑ２がオン状態の場合は、電源２→第１のインダクタＬ１→第２のスイッチ素子Ｑ２→電源２という経路に電流が流れる。従って、ＩＬ１＝ＩＱ２である。
【００６７】
第２のスイッチ素子Ｑ２がオフ状態の場合は、電源２→第１のインダクタＬ１→第１のスイッチ素子Ｑ１→第１の出力端子１４という経路に電流が流れる。従って、ＩＬ１＝ＩＱ１である。
【００６８】
図４は、第１の実施の形態の力率改善回路の等価回路を示す図である。図４は、入力電圧Ｖｉｎが正相であり且つ第２のスイッチ素子Ｑ２がオン状態の場合の、力率改善回路１の等価回路を示す図である。
【００６９】
第１のインダクタＬ１の電圧ＶＬ１と電流ＩＬ１との関係は、次の式（１）で表される。式（１）において、ｔは時間である。
【００７０】
【数１】
2019129670.tif 000003
【００７１】
図４に示す場合では、ＶＬ１＝Ｖｉｎである。そして、電圧ＶＬ１と電流ＩＬ１との向きを考慮すると、電流ＩＬ１は、次の式（２）で表される。
【００７２】
【数２】
2019129670.tif 000004
【００７３】
従って、電流ＩＬ１の波形は、傾きがＶｉｎ／Ｌ１の直線状になる。つまり、電流ＩＬ１の波形は、入力電圧Ｖｉｎに依存し、出力電圧Ｖｏｕｔに依存しない。
【００７４】
図５は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。図５は、入力電圧Ｖｉｎが正相であり且つ第２のスイッチ素子Ｑ２がオン状態の場合の、第１のインダクタＬ１の電流ＩＬ１の波形を示す図である。電流ＩＬ１の波形は、傾きがＶｉｎ／Ｌ１の直線状になる。
【００７５】
図６は、第１の実施の形態の力率改善回路の等価回路を示す図である。図６は、入力電圧Ｖｉｎが正相であり且つ第２のスイッチ素子Ｑ２がオフ状態の場合の、力率改善回路１の等価回路を示す図である。
【００７６】
図６に示す場合では、ＶＬ１＝Ｖｏｕｔ−Ｖｉｎである。そして、電圧ＶＬ１と電流ＩＬ１との向きを考慮すると、電流ＩＬ１は、次の式（３）で表される。式（３）において、Ｉｐは、第２のスイッチ素子Ｑ２がオフ状態になったときの、電流ＩＬ１の初期値である。
【００７７】
【数３】
2019129670.tif 000005
【００７８】
従って、電流ＩＬ１の波形は、傾きが−（Ｖｏｕｔ−Ｖｉｎ）／Ｌ１の直線状になる。つまり、電流ＩＬ１の波形は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに依存する。
【００７９】
図７は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。図７は、入力電圧Ｖｉｎが正相であり且つ第２のスイッチ素子Ｑ２がオフ状態の場合の、第１のインダクタＬ１の電流ＩＬ１の波形を示す図である。電流ＩＬ１の波形は、傾きが−（Ｖｏｕｔ−Ｖｉｎ）／Ｌ１の直線状になる。
【００８０】
再び図３を参照すると、第２のスイッチ素子Ｑ２がオン状態の場合は、電流ＩＬ１（＝ＩＱ２）は、傾きがＶｉｎ／Ｌ１の直線状に増加する。一方、第２のスイッチ素子Ｑ２がオフ状態の場合は、電流ＩＬ１（＝ＩＱ１）は、傾きが−（Ｖｏｕｔ−Ｖｉｎ）／Ｌ１の直線状に減少する。
【００８１】
図３に示すように、制御部５０は、電流臨界モードの制御を行う。電流臨界モードは、電流ＩＬ１が途切れずに連続する電流連続モードと、電流ＩＬ１が途切れる電流断続モードと、の境界のモードである。但し、制御部５０は、電流ＩＬ１が０Ａに至らなくても、第２のスイッチ素子Ｑ２のオフから所定時間経過したら、第２のスイッチ素子Ｑ２を強制的にオンにする。電流ＩＬ１が０Ａに至るのを待ち続けていると、待ち続けている期間は昇圧動作が停止してしまうことになるからである。
【００８２】
［比較例］
式（３）に示すように、（Ｖｏｕｔ−Ｖｉｎ）が小さい場合、即ちＶｏｕｔ≒Ｖｉｎの場合には、電流ＩＬ１が減少する傾きが小さい。つまり、電流ＩＬ１が減少するのに長い時間がかかる。（Ｖｏｕｔ−Ｖｉｎ）が小さい場合は、力率改善回路１の起動時が例示されるが、これに限定されない。
【００８３】
図８は、比較例の波形を示す図である。図８は、Ｖｏｕｔ≒Ｖｉｎである場合の、第２のスイッチ素子Ｑ２のゲートに供給される第２のゲートパルス信号Ｐ２と、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶＱ２と、第１のインダクタＬ１を流れる電流ＩＬ１と、第２のスイッチ素子Ｑ２のドレイン電流ＩＱ２と、第１のスイッチ素子Ｑ１を流れる電流ＩＱ１と、の波形を示す図である。
【００８４】
なお、図８では、デッドタイムｔｄの図示を省略している。
【００８５】
第２のスイッチ素子Ｑ２がオン状態である第１の状態では、ＩＬ１＝ＩＱ２である。また、電流ＩＬ１（＝ＩＱ２）の波形の傾きは、Ｖｉｎ／Ｌ１である。
【００８６】
第１の状態になってから時間Ｔ２経過後の、第２のスイッチ素子Ｑ２がオフ状態である第３の状態では、ＩＬ１＝ＩＱ１である。また、電流ＩＬ１（＝ＩＱ１）の波形の傾きは、−（Ｖｏｕｔ−Ｖｉｎ）／Ｌ１である。
【００８７】
（Ｖｏｕｔ−Ｖｉｎ）が小さい場合、即ちＶｏｕｔ≒Ｖｉｎの場合には、電流ＩＬ１が殆ど減少しない。しかしながら、前述した通り、制御部５０は、電流ＩＬ１が０Ａに至らなくても、第２のスイッチ素子Ｑ２のオフから所定の時間Ｔ３が経過したら、第２のスイッチ素子Ｑ２を強制的にオンにする。
【００８８】
なお、時間Ｔ３は、第２のスイッチ素子Ｑ２がオンになってから次に第２のスイッチ素子Ｑ２がオンになるまでのスイッチング周期の時間Ｔ４から計算しても良い。つまり、時間Ｔ４を予め定めておいて、Ｔ３＝Ｔ４−Ｔ２で時間Ｔ３を計算しても良い。時間Ｔ４は、数十ｍｓ（ミリ秒）から数百ｍｓ程度が例示されるが、これに限定されない。一例として、時間Ｔ４は、４０ｍｓから１００ｍｓ程度が例示される。
【００８９】
第３の状態になってから時間Ｔ３経過後の、第２のスイッチ素子Ｑ２がオン状態である第１の状態では、ＩＬ１＝ＩＱ２である。また、電流ＩＬ１（＝ＩＱ２）の波形の傾きは、Ｖｉｎ／Ｌ１である。このように、時間Ｔ３内において電流ＩＬ１が充分に減少する前に、第２のスイッチ素子Ｑ２が時間Ｔ５の間オン状態にされると、電流ＩＬ１が更に増加する。以降同様に、第２のスイッチ素子Ｑ２のオンオフが繰り返されることにより、電流ＩＬ１が累積的に増加し、第１のインダクタＬ１の磁気飽和や、第２のスイッチ素子Ｑ２の破壊を招く可能性がある。
【００９０】
［第１の実施の形態の動作］
本発明者は、入力電圧Ｖｉｎの実効値が２００Ｖであり且つ第１及び第２のスイッチ素子Ｑ１及びＱ２のスイッチング周期が４０ｍｓである場合に、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が５０Ｖ程度以上であれば、電流ＩＬ１を好適に減少させることができることを見出した。換言すると、入力電圧Ｖｉｎの実効値が２００Ｖであり且つ第１及び第２のスイッチ素子Ｑ１及びＱ２のスイッチング周期が４０ｍｓである場合に、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が５０Ｖ程度より小さければ、電流ＩＬ１を好適に減少させることができないことを見出した。
【００９１】
そこで、制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１（＝５０Ｖ）よりも小さくなった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を停止させるスイッチング動作停止制御を行う。また、制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２（＝６０Ｖ）以上になった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を再開させるスイッチング動作再開制御を行う。
【００９２】
なお、制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１（＝５０Ｖ）以上になった場合に、スイッチング動作再開制御を行うこととしても良い。この場合、第２閾値記憶部５２は、不要になる。但し、この場合、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが、小刻みに繰り返されてしまう可能性がある。そのため、制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２（＝６０Ｖ）以上になった場合に、スイッチング動作再開制御を行うことが、好適である。
【００９３】
図９は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図９は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１（＝５０Ｖ）以上である場合の、第２のスイッチ素子Ｑ２のゲートに供給される第２のゲートパルス信号Ｐ２と、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶＱ２と、第１のインダクタＬ１を流れる電流ＩＬ１と、第２のスイッチ素子Ｑ２のドレイン電流ＩＱ２と、第１のスイッチ素子Ｑ１を流れる電流ＩＱ１と、の波形を示す図である。
【００９４】
なお、図９では、デッドタイムｔｄの図示を省略している。
【００９５】
第２のスイッチ素子Ｑ２がオン状態である第１の状態では、ＩＬ１＝ＩＱ２である。また、電流ＩＬ１（＝ＩＱ２）の波形の傾きは、Ｖｉｎ／Ｌ１である。
【００９６】
第１の状態になってから時間Ｔ６経過後の、第２のスイッチ素子Ｑ２がオフ状態である第３の状態では、ＩＬ１＝ＩＱ１である。また、電流ＩＬ１（＝ＩＱ１）の波形の傾きは、−（Ｖｏｕｔ−Ｖｉｎ）／Ｌ１である。
【００９７】
図９に示すように、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１（＝５０Ｖ）以上である場合、即ち（Ｖｏｕｔ−Ｖｉｎ）≧５０である場合には、電流ＩＬ１が好適に減少する。第３の状態になってから時間Ｔ７経過後において、電流ＩＬ１は、０Ａに到達する。これにより、制御部５０は、電流臨界モードを行うことができる。時間Ｔ６と時間Ｔ７との和が、スイッチング周期Ｔ８（例えば、４０ｍｓから１００ｍｓ程度）である。
【００９８】
図１０は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１０は、入力電圧Ｖｉｎの正相期間において、入力電圧Ｖｉｎのピーク値（例えば、２８３Ｖ）と出力電圧Ｖｏｕｔとが略等しい場合の、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、第１のインダクタＬ１を流れる電流ＩＬ１と、の波形を示す図である。
【００９９】
入力電圧Ｖｉｎの立ち上がり始めの期間７１は、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までにスイッチング動作を行わせるスイッチング動作期間である。期間７１は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１以上である期間である。
【０１００】
期間７１の次の期間７２は、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までにスイッチング動作を行わせないスイッチング非動作期間である。期間７２の開始時において、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差Ｖ０は、第１の閾値Ｖｄｅｆｆ１より小さい。期間７２の終了時において、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差は、第２の閾値Ｖｄｅｆｆ２より小さい。
【０１０１】
期間７２の次の第２番目の期間７１は、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までにスイッチング動作を再開させるスイッチング動作期間である。第２番目の期間７１は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２以上である期間である。第２番目の期間７１の開始時において、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差Ｖ１は、第２の閾値Ｖｄｅｆｆ２以上である。
【０１０２】
図１１は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１１は、入力電圧Ｖｉｎの正相期間において、入力電圧Ｖｉｎのピーク値と出力電圧Ｖｏｕｔとの差が第１の閾値Ｖｄｅｆｆ１より小さい場合（例えば、Ｖｏｕｔ＝３００Ｖ）の、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、第１のインダクタＬ１を流れる電流ＩＬ１と、の波形を示す図である。
【０１０３】
入力電圧Ｖｉｎの立ち上がり始めの期間７１は、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までにスイッチング動作を行わせるスイッチング動作期間である。期間７１は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１以上である期間である。
【０１０４】
期間７１の次の期間７２は、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までにスイッチング動作を行わせないスイッチング非動作期間である。期間７２の開始時において、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差Ｖ２は、第１の閾値Ｖｄｅｆｆ１より小さい。期間７２の終了時において、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差は、第２の閾値Ｖｄｅｆｆ２より小さい。
【０１０５】
期間７２の次の第２番目の期間７１は、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までにスイッチング動作を再開させるスイッチング動作期間である。第２番目の期間７１は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２である期間である。第２番目の期間７１の開始時において、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差Ｖ３は、第２の閾値Ｖｄｅｆｆ２以上である。
【０１０６】
図１１では、図１０と比較して、スイッチング非動作期間である期間７２が、短くなっている。これは、出力電圧Ｖｏｕｔが高くなっているからである。
【０１０７】
図１２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１２は、入力電圧Ｖｉｎの正相期間において、入力電圧Ｖｉｎのピーク値と出力電圧Ｖｏｕｔとの差が第１の閾値Ｖｄｅｆｆ１以上である場合（例えば、Ｖｏｕｔ＝４００Ｖ）の、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、第１のインダクタＬ１を流れる電流ＩＬ１と、の波形を示す図である。
【０１０８】
入力電圧Ｖｉｎの正相期間の全体である期間７１は、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までにスイッチング動作を行わせるスイッチング動作期間である。期間７１は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１以上である期間である。入力電圧Ｖｉｎのピーク時において、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差Ｖ４は、第１の閾値Ｖｄｅｆｆ１以上である。
【０１０９】
図１２では、図１０及び図１１と比較して、スイッチング非動作期間である期間７２が、無くなっている。これは、出力電圧Ｖｏｕｔが高くなっているので、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が、第１の閾値Ｖｄｅｆｆ１より小さくなることがないからである。
【０１１０】
図１３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１３は、力率改善回路１の起動時の、入力電圧Ｖｉｎと、第２のスイッチ素子Ｑ２のゲートに供給される第２のゲートパルス信号Ｐ２と、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶＱ２と、の波形を示す図である。
【０１１１】
入力電圧Ｖｉｎの周期数が進むに従って出力電圧Ｖｏｕｔが上昇するので、図１３に示すように、スイッチング非動作期間である期間７２が減少し、スイッチング動作期間である期間７１が増大する。そして、入力電圧Ｖｉｎの第３周期目の後半（第３周期目の逆相期間）からは、スイッチング非動作期間である期間７２が無くなっている。
【０１１２】
上記の通り、力率改善回路１は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１よりも小さくなった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を停止させるスイッチング動作停止制御を行う。
【０１１３】
これにより、力率改善回路１は、第１のインダクタＬ１の電流ＩＬ１が累積的に増加し、第１のインダクタＬ１の磁気飽和や、第２のスイッチ素子Ｑ２の破壊を招く可能性を抑制できる。
【０１１４】
また、力率改善回路１は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２以上になった場合には、第１のスイッチ素子Ｑ１から第４のスイッチ素子Ｑ４までのスイッチング動作を再開させるスイッチング動作再開制御を行う。
【０１１５】
これにより、力率改善回路１は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが小刻みに繰り返されてしまう可能性を抑制できる。
【０１１６】
（第２の実施の形態）
図１４は、第２の実施の形態の力率改善回路の回路構成を示す図である。なお、第１の実施の形態と同一の構成要素については、同一の参照番号を付して、説明を省略する。
【０１１７】
力率改善回路１Ａは、入力電圧Ｖｉｎを全波整流する全波整流回路６１を含む。全波整流回路６１は、ダイオードブリッジが例示されるが、これに限定されない。全波整流回路６１は、入力電圧Ｖｉｎを全波整流した電圧を、第１のインダクタＬ１の一端と、第２の出力端子１５と、の間に出力する。第１のインダクタＬ１の他端は、第１のノードＮ１に接続されている。
【０１１８】
第１の電圧検出器１３は、全波整流回路６１で全波整流された電圧を検出する。
【０１１９】
力率改善回路１Ａは、整流素子Ｄ７を含む。整流素子Ｄ７は、第１のノードＮ１から第１の出力端子１４に向かう電流を通過させ、第１の出力端子１４から第１のノードＮ１に向かう電流を遮断する。整流素子Ｄ７は、ダイオードが例示されるが、これに限定されない。
【０１２０】
力率改善回路１Ａは、第２のスイッチ素子Ｑ２を含む。第１のノードＮ１は、第２のスイッチ素子Ｑ２のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【０１２１】
第１のインダクタＬ１、整流素子Ｄ７及び第２のスイッチ素子Ｑ２が、アーム回路１７Ａを構成する。
【０１２２】
アーム回路１７Ａは、昇圧チョッパ回路と同様の回路構成を有する。
【０１２３】
本実施の形態では、力率改善回路１Ａが１個のアーム回路１７Ａを含むこととしたが、これに限定されない。力率改善回路１Ａは、並列接続され、第２のゲートパルス信号Ｐ２で制御される、２個以上のアーム回路１７Ａを含んでいても良い。
【０１２４】
また、アーム回路１７Ａは、ハイサイドの１個の整流素子Ｄ７を含んでいるが、これに限定されない。アーム回路１７Ａは、並列接続された２個以上の整流素子を含んでいても良い。また、アーム回路１７Ａは、ローサイドの１個の第２のスイッチ素子Ｑ２を含んでいるが、これに限定されない。アーム回路１７Ａは、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドの整流素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【０１２５】
力率改善回路１Ａは、制御部５０を含む。制御部５０は、ＣＰＵとプログラムを利用して、実現可能である。
【０１２６】
制御部５０は、第２のスイッチ素子Ｑ２のゲート−ソース間の電圧を制御することにより、第２のスイッチ素子Ｑ２のスイッチング動作を制御する。制御部５０は、ＰＷＭ信号である、第２のゲートパルス信号Ｐ２を、第２のスイッチ素子Ｑ２のゲートに、夫々出力する。
【０１２７】
力率改善回路１Ａは、出力電圧Ｖｏｕｔと全波整流された電圧の絶対値との差が第１の閾値Ｖｄｅｆｆ１よりも小さくなった場合には、第２のスイッチ素子Ｑ２のスイッチング動作を停止させるスイッチング動作停止制御を行う。
【０１２８】
これにより、力率改善回路１Ａは、第１の実施の形態の力率改善回路１と同様に、第１のインダクタＬ１の電流ＩＬ１が累積的に増加し、第１のインダクタＬ１の磁気飽和や、第２のスイッチ素子Ｑ２の破壊を招く可能性を抑制できる。
【０１２９】
また、力率改善回路１Ａは、出力電圧Ｖｏｕｔと全波整流された電圧の絶対値との差が第２の閾値Ｖｄｅｆｆ２以上になった場合には、第２のスイッチ素子Ｑ２のスイッチング動作を再開させるスイッチング動作再開制御を行う。
【０１３０】
これにより、力率改善回路１Ａは、第１の実施の形態の力率改善回路１と同様に、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが小刻みに繰り返されてしまう可能性を抑制できる。
【０１３１】
（第３の実施の形態）
図１５は、第３の実施の形態の力率改善回路の回路構成を示す図である。なお、第１の実施の形態と同一の構成要素については、同一の参照番号を付して、説明を省略する。
【０１３２】
力率改善回路１Ｂは、第１の実施の形態の力率改善回路１と比較して、第２のインダクタＬ２と、第５及び第６のスイッチ素子Ｑ５及びＱ６と、を更に含む。
【０１３３】
第２のインダクタＬ２の一端は、第１の入力端子１１に接続されている。第２のインダクタＬ２の他端は、第２のノードＮ２に接続されている。第２のノードＮ２は、第５のスイッチ素子Ｑ５のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２のノードＮ２は、第６のスイッチ素子Ｑ６のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【０１３４】
第２のインダクタＬ２、並びに、第５及び第６のスイッチ素子Ｑ５及びＱ６が、第２のアーム回路１９を構成する。
【０１３５】
第１のアーム回路１７は、マスターアームと称されても良いし、スレーブアームと称されても良い。第２のアーム回路１９は、スレーブアームと称されても良いし、マスターアームと称されても良い。
【０１３６】
本実施の形態では、力率改善回路１Ｂが１個の第２のアーム回路１９を含むこととしたが、これに限定されない。力率改善回路１Ｂは、並列接続され、第５及び第６のゲートパルス信号Ｐ５及びＰ６で制御される、２個以上の第２のアーム回路１９を含んでいても良い。第２のアーム回路１９の個数と、第１のアーム回路１７の個数は、同数が好適である。
【０１３７】
また、第２のアーム回路１９は、ハイサイドの１個の第５のスイッチ素子Ｑ５を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第５のゲートパルス信号Ｐ５で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第２のアーム回路１９は、ローサイドの１個の第６のスイッチ素子Ｑ６を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第６のゲートパルス信号Ｐ６で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【０１３８】
第５のスイッチ素子Ｑ５及び第６のスイッチ素子Ｑ６は、第５の寄生ダイオードＤ５及び第６の寄生ダイオードＤ６を、夫々有する。第５の寄生ダイオードＤ５及び第６の寄生ダイオードＤ６は、第５のスイッチ素子Ｑ５及び第６のスイッチ素子Ｑ６のオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。
【０１３９】
第１の入力端子１１に入力される入力電流Ｉｉｎは、第１のアーム回路１７に流れる電流ＩＬ１と、第２のアーム回路１９に流れる電流ＩＬ２と、の和である。
【０１４０】
力率改善回路１Ｂは、制御部５０を含む。制御部５０は、入力電圧Ｖｉｎの極性に応じて、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を制御する。制御部５０は、ＰＷＭ信号である、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までを、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までには、デッドタイムｔｄが設定されている。
【０１４１】
制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１（＝５０Ｖ）よりも小さくなった場合には、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を停止させるスイッチング動作停止制御を行う。また、制御部５０は、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２（＝６０Ｖ）以上になった場合には、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を再開させるスイッチング動作再開制御を行う。
【０１４２】
駆動部５４は、スイッチング動作を行う場合は、第１の電圧検出器１３で検出された入力電圧Ｖｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖｏｕｔと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６の周波数（スイッチング周波数）と、オン時間Ｔｏｎ−ｄ（図１６参照）と、第１のアーム回路１７と第２のアーム回路１９との位相差時間ｔｄｉｆｆ（図１６参照）と、を計算する。駆動部５４は、計算した周波数と、オン時間Ｔｏｎ−ｄと、位相差時間ｔｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６を、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のゲートに、夫々出力する。
【０１４３】
制御部５０のスイッチング動作時の制御について、説明する。
【０１４４】
制御部５０は、入力電圧Ｖｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンする。
【０１４５】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
【０１４６】
例えば、制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態から、第２のスイッチ素子Ｑ２をオフし且つ第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。
【０１４７】
さらに、制御部５０は、第２の状態に制御した後、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。
【０１４８】
そして、制御部５０は、第３の状態に制御した後、第３の状態から、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。
【０１４９】
また、制御部５０は、第４の状態に制御した後、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。
【０１５０】
そして、制御部５０は、第５の状態に制御した後、第５の状態から、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。
【０１５１】
また、制御部５０は、第６の状態に制御した後、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。
【０１５２】
そして、制御部５０は、第７の状態に制御した後、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。
【０１５３】
また、制御部５０は、第８の状態に制御した後、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。
【０１５４】
そして、制御部５０は、第９の状態に制御した後、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
【０１５５】
以上の制御により、入力電圧Ｖｉｎの極性が正相である場合には、電流ＩＬ１及びＩＬ２が、第４のスイッチ素子Ｑ４を介して、第２の入力端子１２に流れることとなる。
【０１５６】
一方、制御部５０は、入力電圧Ｖｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフする。
【０１５７】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
【０１５８】
この制御により、入力電圧Ｖｉｎの極性が逆相である場合には、電流ＩＬ１及びＩＬ２が、第３のスイッチ素子Ｑ３を介して第２の入力端子１２に流れることとなる。
【０１５９】
なお、入力電圧Ｖｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖｉｎが正相である場合の第１の状態から第１０の状態までの制御と同様である。
【０１６０】
図１６は、第３の実施の形態の力率改善回路の波形の一例を示す図である。図１６は、入力電圧Ｖｉｎの極性が正相である場合の、力率改善回路１Ｂの動作波形の一例を示す図である。
【０１６１】
制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態に制御する。次に、制御部５０は、タイミングｔ１において、第２のスイッチ素子Ｑ２をオフする。次に、制御部５０は、タイミングｔ１からデッドタイムｔｄ経過後のタイミングｔ２において、第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。
【０１６２】
次に、制御部５０は、タイミングｔ３において、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。次に、制御部５０は、タイミングｔ３からデッドタイムｔｄ経過後のタイミングｔ４において、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。タイミングｔ２からタイミングｔ４までの期間が、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔｄｉｆｆである。
【０１６３】
次に、制御部５０は、タイミングｔ５において、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。タイミングｔ２からタイミングｔ５までの期間が、オン時間Ｔｏｎ−ｄである。次に、制御部５０は、タイミングｔ５からデッドタイムｔｄ経過後のタイミングｔ６において、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。次に、制御部５０は、タイミングｔ７において、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。タイミングｔ４からタイミングｔ７までの期間が、オン時間Ｔｏｎ−ｄである。
【０１６４】
次に、制御部５０は、タイミングｔ７からデッドタイムｔｄ経過後のタイミングｔ８において、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。次に、制御部５０は、タイミングｔ９において、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。タイミングｔ６からタイミングｔ９までの期間が、オン時間Ｔｏｎ−ｄである。次に、制御部５０は、タイミングｔ９からデッドタイムｔｄ経過後のタイミングｔ１０において、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
【０１６５】
制御部５０は、以降同様の制御を実行する。
【０１６６】
なお、第２のスイッチ素子Ｑ２を制御するための第２のゲートパルス信号Ｐ２の位相と、第６のスイッチ素子Ｑ６を制御するための第６のゲートパルス信号Ｐ６の位相とは、位相差時間ｔｄｉｆｆだけずれている。同様に、第１のスイッチ素子Ｑ１を制御するための第１のゲートパルス信号Ｐ１の位相と、第５のスイッチ素子Ｑ５を制御するための第５のゲートパルス信号Ｐ５の位相とは、位相差時間ｔｄｉｆｆだけずれている。
【０１６７】
上記の通り、力率改善回路１Ｂは、インターリーブ方式の力率改善回路である。力率改善回路１Ｂでは、第１のインダクタＬ１の電流ＩＬ１と第２のインダクタＬ２の電流ＩＬ２との位相がずれているので、一方のインダクタの電流が、他方のインダクタの電流を打ち消す方向に流れる。従って、第２のアクロスザラインコンデンサ３３及び出力コンデンサＣ１のリップル電流を低減できる。
【０１６８】
力率改善回路１Ｂは、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第１の閾値Ｖｄｅｆｆ１よりも小さくなった場合には、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を停止させるスイッチング動作停止制御を行う。
【０１６９】
これにより、力率改善回路１Ｂは、第１のインダクタＬ１の電流ＩＬ１及び第２のインダクタＬ２の電流ＩＬ２が累積的に増加し、第１のインダクタＬ１及び第２のインダクタＬ２の磁気飽和や、第２のスイッチ素子Ｑ２及び第４のスイッチ素子Ｑ４の破壊を招く可能性を抑制できる。
【０１７０】
また、力率改善回路１Ｂは、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの絶対値｜Ｖｉｎ｜との差が第２の閾値Ｖｄｅｆｆ２以上になった場合には、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を再開させるスイッチング動作再開制御を行う。
【０１７１】
これにより、力率改善回路１は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが小刻みに繰り返されてしまう可能性を抑制できる。
【０１７２】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１７３】
１、１Ａ、１Ｂ  力率改善回路
２  電源
３  ノイズフィルタ
４  負荷
１１  第１の入力端子
１２  第２の入力端子
１３  第１の電圧検出器
１４  第１の出力端子
１５  第２の出力端子
１６  第２の電圧検出器
１７  アーム回路（第１のアーム回路）
１８  極性切り替えアーム回路
１９  第２のアーム回路
５０  制御部
５１  第１閾値記憶部
５２  第２閾値記憶部
５３  判定部
５４  駆動部
６１  全波整流回路
Ｄ７  整流素子
Ｌ１  第１のインダクタ
Ｌ２  第２のインダクタ
Ｑ１  第１のスイッチ素子
Ｑ２  第２のスイッチ素子
Ｑ３  第３のスイッチ素子
Ｑ４  第４のスイッチ素子
Ｑ５  第５のスイッチ素子
Ｑ６  第６のスイッチ素子
Ｃ１  出力コンデンサ
Ｎ１  第１のノード
Ｎ２  第２のノード
【図１】
2019129670.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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