(57)【要約】【課題】誤動作現象の抑制や、入出力待機時間の拡張傾向の抑制に貢献可能な技術を提供する。【解決手段】制御システム１において、論理和をとる状態出力部２と、論理積をとる信号出力部３と、を備えた制御回路により、データ処理装置４をリセット状態およびリセット解除状態のうち何れかの状態に制御できるように構成する。状態出力部２では、クロック信号ＣＳがロック状態およびアンロック状態のうち何れであるかを示すロックステータス信号ＳＳと、信号出力部３の論理積出力信号３Ｓと、を検出して論理和出力信号２Ｓを出力する。信号出力部３では、リセット回路６で生成されたリセット信号ＲＳと、状態出力部２から出力された論理和出力信号２Ｓと、を検出して論理積出力信号３Ｓを出力する。そして、信号出力部３の論理積出力信号３Ｓが、データ処理装置４に対して入力されるように構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入出力するデータ信号が位相同期回路のクロック信号にロックされるデータ処理装置を、リセット回路で生成されたリセット信号により、リセット状態およびリセット解除状態のうち何れかに制御する制御回路を備え、
制御回路は、論理和をとる状態出力部と、論理積をとる信号出力部と、を備え、
状態出力部は、クロック信号がロック状態およびアンロック状態のうち何れであるかを示すロックステータス信号と、信号出力部の論理積出力信号と、を検出して論理和出力信号を出力し、
信号出力部は、リセット回路で生成されたリセット信号と、状態出力部の論理和出力信号と、を検出して論理積出力信号を出力し、
信号出力部の論理積出力信号が、データ処理装置に対して入力されることを特徴とする制御システム。
【請求項２】
制御回路は、タイムアップ出力部と、データ処理装置に対して入力される信号出力部の論理積出力信号を中継し論理和をとる中継出力部と、を更に備え、
タイムアップ出力部は、
リセット回路から検出したリセット信号の切り替わりをトリガとするタイマを備え、
タイマが任意の設定時間までカウントアップして、タイムアップ信号を出力し、
中継出力部は、
信号出力部の論理積出力信号と、タイムアップ信号と、を検出して論理和出力信号を出力し、
中継出力部の論理和出力信号が、データ処理装置に対して入力されることを特徴とする請求項１記載の制御システム。
【請求項３】
タイムアップ出力部は、検出したロックステータス信号が設定時間内にロック状態に切り替わっている場合、タイムアップ信号のアサートをキャンセルすることを特徴とする請求項２記載の制御システム。
【請求項４】
リセット回路は、データ処理装置の電源電圧を検出してリセット信号を生成するパワーオンリセット回路を有し、
リセット信号の論理レベルは、リセット状態がローレベルで、リセット解除状態がハイレベルであることを特徴とする請求項１〜３記載の制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば通信機器や電気機器等の機器に備えられているデータ処理装置に係るものであって、データ信号の入出力やリセットを適宜制御できるように貢献する技術に係るものである。
【背景技術】
【０００２】
例えば通信機器や電気機器等の各種機器で適用されているデータ処理装置においては、例えばＣＰＵ（中央処理装置）とメモリ装置（不揮発性メモリ等）との間で入出力されるシリアルデータ等のデータ信号を、ＰＬＬ（位相同期回路）のクロック信号にロック（同期）して入出力できるように制御する構成の他に、データ処理装置のリセット対象（例えば、ＣＰＵの他に、リセット信号用の入力端子を持つ各種電子デバイス）を、リセット状態またはリセット解除状態に制御する構成が知られている。
【０００３】
例えば、データ処理装置の電源起動時等において、ＰＯＲ（パワーオンリセット）回路や外部リセット回路等のリセット回路で生成されたリセット信号により、リセット状態またはリセット解除状態に制御し、リセット対象を所望通りにリセット（内部回路の初期化等）できるようにした構成が挙げられる。
【０００４】
このリセットは、データ信号の入出力動作が停止した状態でリセット対象をリセット状態（例えばＣＰＵによる動作が停止しリセット処理中の状態）とすることにより、例えばデータ信号にノイズが含まれないようにし、誤動作現象（例えばメモリ装置のメモリアクセスエラー（書込みや読出しのエラー））を起こさないようにすることが望ましい。このリセットの後、データ処理装置のリセット対象はリセット状態からリセット解除状態（例えばＣＰＵによる動作が可能な状態）に切り替わり、データ信号がクロック信号にロックして入出力されることとなる。
【０００５】
ここで、前述のようにＰＬＬによって制御される構成の場合、そのＰＬＬのクロック信号は、論理レベルが瞬時に切り替わることが理想であるものの、特にクロック信号のエッジ（立ち上がり，立ち下がり）等においては、出力信号レベル（電圧レベル）が安定してロックできる状態に到達（以下、単に安定レベル到達と適宜称する）するまでに、所定時間（以下、単に安定到達時間と適宜称する）を要することがある。
【０００６】
このため、リセット信号のリセットパルス幅（リセット状態を継続する領域の時間；以下、単にリセットＰ幅と適宜称する）においては、単にリセット対象のリセットが完了するまでに要する時間（以下、単にリセット所要時間と適宜称する）に設定するのではなく、当該リセット所要時間の他に安定到達時間も考慮し、十分な長さの時間に設定（例えば、リセット所要時間および安定到達時間の総和時間をリセットＰ幅とし、固定値として設定）することが考えられている。また、クロック信号のエッジ等の安定到達時間においてバラツキが発生し得る場合には、当該バラツキのある安定到達時間のうち最長（ワーストケース等）のものを考慮して、リセットＰ幅を設定することも考えられている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１４６４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述のように、リセット所要時間と、バラツキのある安定到達時間（ワーストケース等）と、を考慮してリセットＰ幅を設定すると、例えば当該バラツキ等に応じてリセットＰ幅が必要以上に長くなってしまう虞がある。これにより、電源起動後のデータ信号の入出力動作において、クロック信号にロックして所望通り開始できるまでに要する時間（以下、単に入出力待機時間と適宜称する）は、拡張傾向となる虞がある。
【０００９】
本発明は、前述のような課題を鑑みてなされたものであって、誤動作現象の抑制や、入出力待機時間の拡張傾向の抑制に貢献可能な技術を提供することにある。
【課題を解決するための手段】
【００１０】
この発明に係る制御システムは、前述のような課題の解決に貢献できるものであり、その一態様としては、入出力するデータ信号が位相同期回路のクロック信号にロックされるデータ処理装置を、リセット回路で生成されたリセット信号により、リセット状態およびリセット解除状態のうち何れかに制御する制御回路を備え、制御回路は、論理和をとる状態出力部と、論理積をとる信号出力部と、を備え、状態出力部は、クロック信号がロック状態およびアンロック状態のうち何れであるかを示すロックステータス信号と、信号出力部の論理積出力信号と、を検出して論理和出力信号を出力し、信号出力部は、リセット回路で生成されたリセット信号と、状態出力部の論理和出力信号と、を検出して論理積出力信号を出力し、信号出力部の論理積出力信号が、データ処理装置に対して入力されることを特徴とする。
【００１１】
また、制御回路は、タイムアップ出力部と、データ処理装置に対して入力される信号出力部の論理積出力信号を中継し論理和をとる中継出力部と、を更に備え、タイムアップ出力部は、リセット回路から検出したリセット信号の切り替わりをトリガとするタイマを備え、タイマが任意の設定時間までカウントアップして、タイムアップ信号を出力し、中継出力部は、信号出力部の論理積出力信号と、タイムアップ信号と、を検出して論理和出力信号を出力し、中継出力部の論理和出力信号が、データ処理装置に対して入力されることを特徴とするものでも良い。
【００１２】
タイムアップ出力部は、検出したロックステータス信号が設定時間内にロック状態に切り替わっている場合、タイムアップ信号のアサートをキャンセルすることを特徴とするものでも良い。
【００１３】
リセット回路は、データ処理装置の電源電圧を検出してリセット信号を生成するパワーオンリセット回路を有し、リセット信号の論理レベルは、リセット状態がローレベルで、リセット解除状態がハイレベルであることを特徴とするものでも良い。
【発明の効果】
【００１４】
以上示したように本発明によれば、誤動作現象の抑制や、入出力待機時間の拡張傾向の抑制に貢献可能となる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態の一例である制御システム１Ａを説明するための概略構成図。
【図２】制御システム１Ａの動作例を説明するためのタイミングチャート（電源起動後、アンロック状態期間がリセットＰ幅Ｗよりも短い場合）。
【図３】制御システム１Ａの動作例を説明するためのタイミングチャート（電源起動後、アンロック状態期間がリセットＰ幅Ｗよりも長い場合）。
【図４】制御システム１Ａの動作例を説明するためのタイミングチャート（データ信号ＤＳの入出力動作中、リセット信号ＲＳがアサートした場合）。
【図５】制御システム１Ａの動作例を説明するためのタイミングチャート（データ信号ＤＳの入出力動作中、ロックステータス信号ＳＳがネゲートした場合）。
【図６】本実施形態の一例である制御システム１Ｂを説明するための概略構成図。
【図７】制御システム１Ｂの動作例を説明するためのタイミングチャート（設定時間ｔｎ内でロックステータス信号ＳＳがアンロック状態の場合）。
【図８】制御システム１Ｂの動作例を説明するためのタイミングチャート（設定時間ｔｎ内でロックステータス信号ＳＳがアサートした場合）。
【図９】一般的な制御システム１１を説明するための概略構成図（（Ａ）は概略構成図、（Ｂ）はタイミングチャート）。
【発明を実施するための形態】
【００１６】
本発明の実施形態の制御システムは、論理和をとる状態出力部と、論理積をとる信号出力部と、を備えた制御回路により、データ処理装置をリセット状態およびリセット解除状態のうち何れかの状態に制御する構成である。状態出力部は、クロック信号がロック状態およびアンロック状態のうち何れであるかを示すロックステータス信号と、信号出力部の論理積出力信号と、を検出して論理和出力信号を出力するものである。信号出力部においては、リセット回路で生成されたリセット信号と、状態出力部から出力された論理和出力信号と、を検出して論理積出力信号を出力するものである。そして、信号出力部の論理積出力信号が、データ処理装置に対して入力される構成となっている。
【００１７】
例えば図９（Ａ）に示すような一般的な制御システム１１の場合、単に、データ処理装置４で入出力されるデータ信号ＤＳを、ＰＬＬ５のクロック信号ＣＳにロックさせ、リセット回路６で生成したリセット信号ＲＳにより、データ処理装置４のリセット対象（例えばＣＰＵ４１やメモリ装置４２等の各種電子デバイス）をリセット状態またはリセット解除状態にする構成が挙げられる。また、図９（Ｂ）に示すリセット信号ＲＳのリセットＰ幅Ｗにおいては、リセット所要時間と、バラツキのある安定到達時間のうち最長のものと、を考慮して十分な長さに設定（図中では時間ｔ０〜ｔ００の長さに設定）することが挙げられる。しかしながら、制御システム１１では、リセットＰ幅が必要以上に長くなって、電源起動後の入出力待機時間が拡張傾向となる虞がある。
【００１８】
一方、本実施形態のような構成の制御システム（例えば後述する図１の制御システム１Ａ）の場合、例えばデータ処理装置の電源起動後におけるクロック信号のエッジのように、クロック信号の出力信号レベル（電圧レベル）が安定レベル到達する前では、たとえリセット信号が切り替わった場合（例えばローレベルからハイレベルに切り替わった場合）であっても、安定レベル到達した後でなければ、データ処理装置に対して入力される信号出力部の論理積出力信号は切り替わらない状態（例えばローレベルの状態）で保持される。また、当該安定レベル到達の後には、当該信号出力部の論理積出力信号も切り替わって（例えばローレベルからハイレベルに切り替わって）データ処理装置に入力されることとなる。
【００１９】
すなわち、本実施形態の制御システムによれば、リセット信号のリセットＰ幅の設定において、制御システム１１のように安定到達時間（ワーストケース等）を想定しなくても、単にリセット対象に係るリセット所要時間を想定して設定（例えばリセットＰ幅を、リセット所要時間と一致または同等となるように設定）しておくことにより、クロック信号の状態（ロック状態等）やリセット信号の状態（リセットＰ幅等）に応じて、データ処理装置に対してリセット信号を適宜入力し、当該データ処理装置をリセット状態またはリセット解除状態に制御することができる。したがって、所望のリセットを実施し易くなり、誤動作現象の抑制や、入出力待機時間の拡張傾向の抑制に貢献可能となる。
【００２０】
また、データ処理装置の電源遮断時においては、たとえデータ信号の入出力動作中（例えばクロック信号のロックステータス信号がロック状態の場合）にリセット信号がリセット状態に切り替わる場合であっても、当該リセット信号をデータ処理装置に入力して、所望のリセットを速やかに実施することもできる。これにより、余計なデータ信号の入出力を抑制し、データ処理装置を適正に電源遮断させることが可能となる。例えば、データ処理装置の電源において突然の遮断や降下が発生し、当該データ処理装置が不安定な状態になる場合、所望のリセットが速やかに実施されないと、余計なデータ信号の入出力が行われ得る。一方、本実施形態の制御システムによれば、速やかなリセットを実施することが可能であるため、例えば前述のような余計な入出力が抑制されることとなる。
【００２１】
本実施形態のデータ処理装置の制御システムは、前述のように状態出力部および信号出力部を有しリセット信号を検出する制御回路を備え、当該信号出力部から出力した論理積出力信号がデータ処理装置に入力され、リセット対象を適宜リセットできる構成であれば、種々の分野（例えば通信機器や電気機器等の各種機器に適用されているデータ処理技術の分野）の技術常識を適宜適用して設計することが可能であり、その一例として以下に示すものが挙げられる。
【００２２】
≪本実施形態の一例である制御システム１Ａの構成≫
本実施形態の一例を示す図１の制御システム１Ａは、状態出力部２，信号出力部３を有した制御回路１０Ａによって、リセット回路６で生成されたリセット信号ＲＳを検出する構成であり、その検出したリセット信号ＲＳを信号出力部３の論理積出力信号によってデータ処理装置４に入力し、当該データ処理装置４のリセット対象をリセット状態およびリセット解除状態のうち何れかの状態に制御するものである。なお、図９に示すものと同様のものには同一符号を適用する等により、その詳細な説明を適宜省略する。
【００２３】
データ処理装置４は、通信機器（通信端末，中継器等）や電気機器（パーソナルコンピュータ，映像機器等）等の各種機器に適用可能なものであり、例えばＣＰＵ（中央処理装置）４１やメモリ装置（不揮発性メモリ等）４２等の各種電子デバイスを備えている。当該電子デバイス間（例えばＣＰＵ４１とメモリ装置４２との間）では、シリアルデータ等のデータ信号ＤＳが入出力され、当該入出力はＰＬＬ（位相同期回路）５の所望のクロック信号ＣＳにロックするように適宜制御される構成となっている。
【００２４】
また、データ処理装置４のリセット対象は、例えばＣＰＵ４１やメモリ装置４２等のようにリセットが必要な各種電子デバイス等であり、特に限定されるものではない。具体例としては、リセット信号ＲＳ用の入力端子を有し、後述のリセット回路６で生成された所望のリセット信号ＲＳにより、リセットを適宜実施できる構成が挙げられる。
【００２５】
〈ＰＬＬ５，リセット回路６，制御回路１０Ａの構成例〉
ＰＬＬ５は、発振器５１等から入力される周期的な信号を元にしてフィードバック制御を加え、他の発振器（電圧制御発信器ＶＣＯ等）から位相がロック（同期）したクロック信号ＣＳを出力できる電子回路であれば、特に限定されるものではなく、種々の構成を適用することが可能である。例えば、発振器５１の他に図外の位相比較器，ローパスフィルタ，分周器，ＶＣＯ等が適宜組み込まれた構成であって、クロック信号ＣＳにデータ信号ＤＳの入出力がロックするように適宜制御でき、当該クロック信号ＣＳに係るロックステータス信号ＳＳを出力する構成が挙げられる。
【００２６】
ロックステータス信号ＳＳは、クロック信号ＣＳに対してデータ信号ＤＳがロックしているロック状態か、当該データ信号ＤＳがロックしていないアンロック状態かを示すものである。後述の図２〜図５（および図７，図８）に示す動作例のロックステータス信号ＳＳでは、アサートしてロック状態の場合には論理レベルがハイレベルであり、ネゲートしてアンロック状態の場合には論理レベルがローレベルとなっている。
【００２７】
リセット回路６は、データ処理装置４の電源起動時等において、リセット対象をリセット状態またはリセット解除状態にするリセット信号ＲＳを生成して出力できるものであれば、特に限定されるものではなく、種々の構成を適用することが可能である。図１のリセット回路６はＰＯＲ回路を備えた構成例であり、データ処理装置４の電源電圧を検出してリセット信号ＲＳを生成する構成となっている。このような構成では、例えばデータ処理装置４の電源が起動した場合、当該電源電圧を検出してリセット対象を自動的にリセット状態にし、所望のリセット信号ＲＳを生成して出力できるように構成されている（以下、ＰＯＲ回路を備えた構成例として説明する）。
【００２８】
リセット信号ＲＳは、リセット状態またはリセット解除状態に切り替わる信号であり、そのリセットＰ幅はリセット所要時間を想定して設定することが可能である。例えば、リセットＰ幅をリセット所要時間と一致または同等となるように設定したり、当該リセットＰ幅の下限がリセット所要時間となるように設定することが挙げられる。このようにリセット信号ＲＳを設定しておくことにより、リセット回路６は、例えばデータ処理装置４の電源が起動した場合に、当該電源電圧を検出してリセット対象を自動的にリセット状態にし、そのリセット状態を維持するようにリセット信号ＲＳを生成して出力することとなる。その後、リセット所要時間を経過した場合には、リセット信号ＲＳはリセット解除状態に切り替わって出力することとなる。また、リセット回路６において、データ処理装置４の電源が遮断される状況を電源電圧の変化から検出した場合、リセット信号ＲＳはリセット状態に切り替わって出力することとなる。
【００２９】
また、ＰＯＲ回路を備えたリセット回路６のリセット信号ＲＳは、後述の図２〜図５（および図７，図８）の動作例にも示すとおり、電源起動後等でアサートしてリセット状態の場合には論理レベルがローレベルであり、ネゲートしてリセット解除状態の場合には論理レベルがハイレベルとなっている。
【００３０】
制御回路１０Ａは、論理和をとる状態出力部２と、論理積をとる信号出力部３と、を備えたものであって、リセット回路６で生成されたリセット信号ＲＳを検出し、信号出力部３の論理積出力信号（以下、単にＡＮＤ信号３Ｓと適宜称する）がデータ処理装置４に入力する構成である。状態出力部２においては、ＰＬＬ５から出力されたロックステータス信号ＳＳと、信号出力部３が出力したＡＮＤ信号３Ｓと、を検出して論理和出力信号（以下、単にＯＲ信号２Ｓと適宜称する）を出力するものである。信号出力部３においては、リセット回路６で生成されたリセット信号ＲＳと、状態出力部２が出力したＯＲ信号２Ｓと、を検出してＡＮＤ信号３Ｓを出力するものである。
【００３１】
状態出力部２，信号出力部３は、それぞれ前述のようにＯＲ信号２Ｓ，ＡＮＤ信号３Ｓを出力できるものであれば、特に限定されるものではなく、種々の構成を適用することが可能である。例えば、一般的な論理回路を適用することができ、各論理回路の正論理，負論理については適宜選択することが可能である。図１（および後述の図６）では、負論理を示す記号で描写したリセット回路６に対応して、状態出力部２，信号出力部３（および後述の中継出力部８）もそれぞれ負論理を示す記号で描写している。
【００３２】
《制御システム１Ａの動作例》
次に、前述のように構成された制御システム１Ａの動作例を、図２〜図５に基づいて説明する。なお、リセット回路６においては、データ処理装置４の電源起動時に、当該データ処理装置４の電源電圧を検出してリセット対象を自動的にリセット状態にするものとし、リセットＰ幅Ｗがリセット所要時間と一致するように設定されたリセット信号ＲＳを生成して、出力するものとする。
【００３３】
〈電源起動後、アンロック状態期間がリセットＰ幅Ｗよりも短い場合〉
図２においては、ロックステータス信号ＳＳのアンロック状態期間（すなわちクロック信号ＣＳのアンロック状態期間に相当；以下、図４〜図５も同様）が、制御回路１０Ａによって検出したリセット信号ＲＳのリセットＰ幅Ｗよりも短かった場合を示すものである。図２に示すように、電源起動後の時間ｔ０において、リセット回路６がデータ処理装置４の電源電圧を検出すると、当該時間ｔ０から時間ｔ２１までの期間は、リセット信号ＲＳ，ロックステータス信号ＳＳ，ＡＮＤ信号３Ｓは、それぞれローレベルとなっている。この時間ｔ２１までの期間における制御回路１０Ａ内の信号レベルを、図１中の部分ａ〜ｅに基づいて説明すると、当該部分ａ〜ｅの全てがローレベルであると言える。
【００３４】
次に、時間ｔ２１において、ロックステータス信号ＳＳがアサートしてアンロック状態からロック状態に切り替わりハイレベルになっても、リセット信号ＲＳはローレベルのままであり、ＡＮＤ信号３Ｓもローレベルとなるため、リセット対象はリセット状態で維持される。この時間ｔ２１〜ｔ２２の期間における制御回路１０Ａ内の信号レベルは、図１中の部分ｂ，ｄが例えば当該部分ｂ，ｄの順でハイレベルに切り替わり、部分ａ，ｃ，ｅがローレベルのままとなる。
【００３５】
そして、時間ｔ２２において、リセット信号ＲＳがネゲートしてリセット状態からリセット解除状態に切り替わりハイレベルになると、ＡＮＤ信号３Ｓもハイレベルになるため、リセット対象はリセット解除状態に切り替わり、データ信号ＤＳの入出力動作が開始されることとなる。この時間ｔ２２以降の期間における制御回路１０Ａ内の信号レベルは、図１中の部分ｂ，ｄがハイレベルのままであり、部分ａ，ｃ，ｅが例えば部分ａ，ｅ，ｃの順でハイレベルに切り替わる。
【００３６】
〈電源起動後、アンロック状態期間がリセットＰ幅Ｗよりも長い場合〉
図３においては、ロックステータス信号ＳＳのアンロック状態期間が、制御回路１０Ａによって検出したリセット信号ＲＳのリセットＰ幅Ｗよりも長かった場合を示すものである。図３に示すように、電源起動後から時間ｔ３１までの期間は、図２の場合と同様に、リセット信号ＲＳ，ロックステータス信号ＳＳ，ＡＮＤ信号３Ｓは、それぞれローレベルとなっている。また、この時間ｔ３１までの期間における制御回路１０Ａ内の信号レベルは、図１中の部分ａ〜ｅの全てがローレベルであると言える。
【００３７】
次に、時間ｔ３１において、リセット信号ＲＳがネゲートしてリセット状態からリセット解除状態に切り替わりハイレベルになっても、ロックステータス信号ＳＳはローレベルのままであり、ＡＮＤ信号３Ｓもローレベルとなるため、リセット対象はリセット状態で維持される。この時間ｔ３１〜ｔ３２の期間における制御回路１０Ａ内の信号レベルは、図１中の部分ａがハイレベルに切り替わり、部分ｂ〜ｅがローレベルのままとなる。
【００３８】
そして、時間ｔ３２において、ロックステータス信号ＳＳがアサートしてアンロック状態からロック状態に切り替わりハイレベルになると、ＡＮＤ信号３Ｓもハイレベルになるため、リセット対象はリセット解除状態に切り替わり、データ信号ＤＳの入出力動作が開始されることとなる。この時間ｔ３２以降の期間における制御回路１０Ａ内の信号レベルは、図１中の部分ａがハイレベルのままであり、部分ｂ〜ｅが例えば部分ｂ，ｄ，ｅ，ｃの順でハイレベルに切り替わる。
【００３９】
〈データ信号ＤＳの入出力動作中、リセット信号ＲＳがアサートした場合〉
図４においては、データ信号ＤＳの入出力動作中（クロック信号ＣＳがロック状態）にリセット信号ＲＳがアサートした場合を示すものである。図４に示すように、リセット信号ＲＳがアサートする時間ｔ４１までの期間は、リセット信号ＲＳ，ロックステータス信号ＳＳ，ＡＮＤ信号３Ｓは、それぞれハイレベルとなっている。この時間ｔ４１までの期間における制御回路１０Ａ内の信号レベルを図１中の部分ａ〜ｅに基づいて説明すると、当該部分ａ〜ｅの全てがハイレベルであると言える。
【００４０】
次に、時間ｔ４１において、リセット信号ＲＳがアサートしてリセット解除状態からリセット状態に切り替わりローレベルになると、たとえロックステータス信号ＳＳがハイレベルのままであっても、ＡＮＤ信号３Ｓはローレベルとなるため、リセット対象はリセット状態に切り替わる。この時間ｔ４１以降の期間における制御回路１０Ａ内の信号レベルは、図１中の部分ｂ，ｄがハイレベルのままであり、部分ａ，ｃ，ｅが例えば部分ａ，ｅ，ｃの順でハイレベルに切り替わる。
【００４１】
〈データ信号ＤＳの入出力動作中、ロックステータス信号ＳＳがネゲートした場合〉
図５においては、データ信号ＤＳの入出力動作中（クロック信号ＣＳがロック状態）にロックステータス信号ＳＳがネゲートした場合を示すものである。図５に示すように、ロックステータス信号ＳＳがネゲートする時間ｔ５１までの期間は、リセット信号ＲＳ，ロックステータス信号ＳＳ，ＡＮＤ信号３Ｓは、それぞれハイレベルとなっている。この時間ｔ５１までの期間における制御回路１０Ａ内の信号レベルを図１中の部分ａ〜ｅに基づいて説明すると、当該部分ａ〜ｅの全てがハイレベルであると言える。
【００４２】
次に、時間ｔ５１において、ロックステータス信号ＳＳがネゲートしてアンロック状態からロック状態に切り替わりローレベルになると、リセット信号ＲＳはハイレベルのままであり、ＡＮＤ信号３Ｓもハイレベルのままであるため、リセット対象はリセット状態で維持される。この時間ｔ５１以降の期間における制御回路１０Ａ内の信号レベルは、図１中の部分ｂがローレベルに切り替わり、部分ａ，ｃ〜ｅがハイレベルのままとなる。
【００４３】
以上示した制御システム１Ａによれば、単にリセット対象に係るリセット所要時間を想定して設定（例えばリセットＰ幅Ｗを、リセット所要時間と一致または同等となるように設定）しておくことにより、例えば電源起動時において、クロック信号ＣＳの状態（ロック状態等）やリセット信号ＲＳの状態（リセットＰ幅Ｗ等）に応じて、ＡＮＤ信号３Ｓの論理レベルが適宜切り替わり、データ処理装置４のリセット対象がリセット状態またはリセット解除状態に適宜制御されることが判る。これにより、所望のリセットを実施し易くなり、誤動作現象の抑制や、入出力待機時間の拡張傾向の抑制に貢献可能であると言える。
【００４４】
また、データ処理装置の電源遮断時においては、たとえデータ信号ＤＳの入出力動作中（例えばクロック信号ＣＳのロックステータス信号ＳＳがロック状態の場合）であっても、リセット信号ＲＳの状態（リセットＰ幅Ｗ等）に応じてＡＮＤ信号３Ｓの論理レベルが適宜切り替わり、データ処理装置４のリセット対象がリセット状態またはリセット解除状態に適宜制御されることが判る。これにより、リセット信号ＲＳがリセット解除状態であれば、クロック信号ＣＳがアンロック状態に切り替わっても、データ処理装置４のリセット対象をリセット解除状態のままとすることができる。一方、リセット信号ＲＳがリセット状態に切り替わった場合には、たとえクロック信号ＣＳがロック状態であっても、データ処理装置４のリセット対象がリセット状態になって速やかなリセットが実施されることとなるため、例えばデータ信号ＤＳにおいて余計な入出力が抑制されることとなる。
【００４５】
≪本実施形態の一例である制御システム１Ｂの構成≫
前述した制御システム１Ａにおいて、例えばＰＬＬ５等において意に反した状態（例えばクロック信号ＣＳの周波数のズレ等）を引き起こし、任意の時間（例えば図３に示した時間ｔ３２）を経過した後もロックステータス信号ＳＳがアンロック状態で維持され得る場合には、リセット対象がリセット状態のままで切り替わることがなく、データ信号ＤＳの入出力動作の開始が遅れたり実施されないことも考えられる。
【００４６】
このような場合には、図６に示すような制御システム１Ｂを構成することにより、リセット対象を強制的にリセット解除状態に切り替えることが可能となる。なお、図６において、図１に示すものと同様のものには同一符号を適用する等により、その詳細な説明を適宜省略する。
【００４７】
制御システム１Ｂは、状態出力部２，信号出力部３の他にタイムアップ出力部７，中継出力部８を有した制御回路１０Ｂを、備えた構成である。タイムアップ出力部７は、リセット信号ＲＳの切り替わりをトリガとするタイマ（図示省略）を備えたものであって、当該タイマが任意の設定時間までカウントアップし、そのカウントアップ後にタイムアップ信号ＴＳがアサートするものである。このタイムアップ出力部７は、前述のようなタイムアップ信号ＴＳを出力できるものであれば、特に限定されるものではなく、種々の構成を適用することが可能である。
【００４８】
図６中のタイムアップ出力部７の場合、リセット回路６で生成されたリセット信号ＲＳと、ＰＬＬ５から出力されたロックステータス信号ＳＳと、を検出する構成となっているが、当該リセット信号ＲＳのみを検出する構成であっても、タイムアップ信号ＴＳを出力することは十分可能である。また、図示するようにロックステータス信号ＳＳも検出する構成によれば、例えばタイマの設定時間内にロックステータス信号ＳＳがロック状態に切り替わった場合に、タイムアップ信号ＴＳのアサートをキャンセル（例えばタイムアップ信号ＴＳの論理レベルがローレベルのままで維持）できるように構成することも可能となる。後述の図７，図８に示す動作例のタイムアップ信号ＴＳでは、設定時間ｔｎ内は論理レベルがローレベルであり、当該設定時間ｔｎが経過しアサートした場合には論理レベルがハイレベルとなる。
【００４９】
中継出力部８は、信号出力部３とデータ処理装置４との間に介在し、当該信号出力部３からデータ処理装置４に対して入力されるＡＮＤ信号３Ｓを中継し、論理和をとって論理和出力信号（ＯＲ信号）８Ｓを出力するものである。この中継出力部８は、信号出力部３のＡＮＤ信号３Ｓと、タイムアップ信号ＴＳと、を検出してＯＲ信号８Ｓを出力し、そのＯＲ信号８Ｓが、データ処理装置４に対して入力されるように構成されている。
【００５０】
《制御システム１Ｂの動作例》
次に、前述のように構成された制御システム１Ｂの動作例を、図７，図８に基づいて説明する。なお、図２〜図５に示すものと同様のものには同一符号を適用する等により、その詳細な説明を適宜省略する。
【００５１】
〈設定時間ｔｎ内でロックステータス信号ＳＳがアンロック状態の場合〉
図７においては、ロックステータス信号ＳＳが、タイムアップ出力部７の設定時間ｔｎ内にロック状態へ切り替わらなかった場合を示すものである。図７に示すように、電源起動後から時間ｔ７１までの期間は、リセット信号ＲＳ，ロックステータス信号ＳＳ，ＡＮＤ信号３Ｓ，タイムアップ信号ＴＳ，ＯＲ信号８Ｓは、それぞれローレベルとなっている。また、この時間ｔ７１までの期間における制御回路１０Ｂ内の信号レベルは、図６中の部分ａ〜ｇの全てがローレベルであると言える。
【００５２】
次に、時間ｔ７１において、リセット信号ＲＳがネゲートしてリセット状態からリセット解除状態に切り替わりハイレベルになっても、ロックステータス信号ＳＳはローレベルのままであるため、ＡＮＤ信号３Ｓもローレベルとなる。また、タイムアップ出力部７のタイマが、リセット信号ＲＳの切り替わりをトリガとして起動し、任意の設定時間ｔｎ後のｔ７２まで、カウントアップする。この時間ｔ７１〜ｔ７２の期間における制御回路１０Ｂ内の信号レベルは、図６中の部分ａがハイレベルに切り替わり、部分ｂ〜ｇがローレベルのままとなる。
【００５３】
そして、時間ｔ７２においてタイムアップ出力部７のタイマのカウントアップが終了すると、タイムアップ信号ＴＳがアサートしてハイレベルになる。この場合、ロックステータス信号ＳＳがローレベルのままであっても、ＯＲ信号８Ｓはハイレベルに切り替わるため、リセット対象もリセット解除状態に切り替わり、データ信号ＤＳの入出力動作が開始されることとなる。この時間ｔ７２以降の期間における制御回路１０Ｂ内の信号レベルは、図６中の部分ａがハイレベルのままであり、部分ｂ〜ｅがローレベルのままであり、部分ｆ，ｇが順次ハイレベルに切り替わる。
【００５４】
〈設定時間ｔｎ内でロックステータス信号ＳＳがアサートした場合〉
図８においては、ロックステータス信号ＳＳが、タイムアップ出力部７の設定時間ｔｎ内にアサートしてロック状態に切り替わった場合を示すものである。図８に示すように、電源起動後から時間ｔ８１までの期間は、リセット信号ＲＳ，ロックステータス信号ＳＳ，ＡＮＤ信号３Ｓ，タイムアップ信号ＴＳ，ＯＲ信号８Ｓは、それぞれローレベルとなっている。また、この時間ｔ８１までの期間における制御回路１０Ｂ内の信号レベルは、図６中の部分ａ〜ｇの全てがローレベルであると言える。
【００５５】
次に、時間ｔ８１において、リセット信号ＲＳがネゲートしてリセット状態からリセット解除状態に切り替わりハイレベルになっても、時間ｔ８２までの間（設定時間ｔｎ経過前の間）は、ロックステータス信号ＳＳはローレベルのままであるため、ＡＮＤ信号３Ｓもローレベルとなる。また、タイムアップ出力部７のタイマが、リセット信号ＲＳの切り替わりをトリガとして起動し、任意の設定時間ｔｎ後のｔ８３まで、カウントアップする。この時間ｔ８１〜ｔ８２の期間における制御回路１０Ｂ内の信号レベルは、図６中の部分ａがハイレベルに切り替わり、部分ｂ〜ｇがローレベルのままとなる。
【００５６】
そして、時間ｔ８２においてロックステータス信号ＳＳが、タイムアップ出力部７の設定時間ｔｎ内にアサートして、アンロック状態からロック状態に切り替わりハイレベルになると、ＡＮＤ信号３Ｓ，ＯＲ信号８Ｓも順にハイレベルになるため、リセット対象はリセット解除状態に切り替わり、データ信号ＤＳの入出力動作が開始されることとなる。この場合、タイムアップ出力部７においては、設定時間ｔｎ内であるため、タイマのカウントアップが途中で終了し、タイムアップ信号ＴＳのアサートはキャンセルされ、ローレベルのままとなる。この時間ｔ８２以降の期間における制御回路１０Ｂ内の信号レベルは、図６中の部分ａがハイレベルのままであり、部分ｆがローレベルのままであり、部分ｂ〜ｅ，ｇが例えば部分ｂ，ｄ，ｅ，ｃ，ｇの順でハイレベルに切り替わる。
【００５７】
以上示した制御システム１Ｂによれば、制御システム１Ａと同様の作用効果を奏する。また、ＰＬＬ５等に起因してロックステータス信号ＳＳがアンロック状態からロック状態に切り替わらないような場合には、リセット対象を強制的にリセット解除状態に切り替え、データ信号ＤＳの入出力動作を開始することが可能となる。このように入出力動作を開始できれば、例えばＰＬＬ５等が意に反した状態になっている場合、当該ＰＬＬ５等の状態や動作をチェック（あるいは作業者に通知等）したり、必要に応じて修理回復を実施することができ、いわゆるＲＡＳ機能の向上に貢献することも可能となる。
【００５８】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変更等が可能であることは、当業者にとって明白なことであり、このような変更等が特許請求の範囲に属することは当然のことである。
【符号の説明】
【００５９】
１Ａ，１Ｂ…制御システム
１０Ａ，１０Ｂ…制御回路
２…状態出力部
２Ｓ，８Ｓ…ＯＲ信号
３…信号出力部
３Ｓ…ＡＮＤ信号
４…データ処理装置
５…ＰＬＬ
６…リセット回路
７…タイムアップ出力部
８…中継出力部
ＣＳ…クロック信号
ＤＳ…データ信号
ＲＳ…リセット信号
ＳＳ…ロックステータス信号
ＴＳ…タイムアップ信号
Ｗ…リセットＰ幅
ｔｎ…設定時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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