(57)【要約】【課題】カウンタ回路の上限となる入射光量を拡大し、ダイナミックレンジを拡大させることができる信号読み出し回路及び固体撮像素子を提供する。【解決手段】光電変換素子で生成された電荷量をアナログ／デジタル変換して読み出す信号読み出し回路において、光電変換素子の電圧検出ノードの電圧としきい値電圧とを比較し、両者が一致したときに出力が反転してパルスを出力する比較器と、前記比較器の出力に基づいて、前記光電変換素子の電圧検出ノードの電圧をリセット電圧に戻すリセット手段と、前記比較器の出力するパルスをカウントするカウンタ回路と、を備え、前記カウンタ回路の出力に基づいて、前記しきい値電圧を制御することを特徴とする。【選択図】図１
2019004225.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子で生成された電荷量をアナログ／デジタル変換して読み出す信号読み出し回路であって、
前記光電変換素子の電圧検出ノードの電圧としきい値電圧とを比較し、両者が一致したときに出力が反転してパルスを出力する比較器と、
前記比較器の出力に基づいて、前記光電変換素子の電圧検出ノードの電圧をリセット電圧に戻すリセット手段と、
前記比較器の出力するパルスをカウントするカウンタ回路と、を備え、
前記カウンタ回路の出力に基づいて、前記しきい値電圧を制御することを特徴とする信号読み出し回路。
【請求項２】
請求項１に記載の信号読み出し回路において、前記カウンタ回路の上位ビットの値に基づいて、前記しきい値電圧を制御することを特徴とする信号読み出し回路。
【請求項３】
請求項１又は２に記載の信号読み出し回路において、前記カウンタ回路の出力ビットが大きくなるにつれて、前記しきい値電圧を小さくするように制御することを特徴とする信号読み出し回路。
【請求項４】
請求項１から３のいずれか一項に記載の信号読み出し回路において、前記カウンタ回路の出力に対応するしきい値電圧値を、メモリを用いて書き換え可能にすることを特徴とする信号読み出し回路。
【請求項５】
各画素が、光電変換素子と、請求項１から４のいずれか一項に記載の信号読み出し回路とを備えた、固体撮像素子。
【請求項６】
請求項５に記載の固体撮像素子において、前記しきい値電圧を、固体撮像素子内のしきい値電圧発生回路により生成したことを特徴とする、固体撮像素子。
【請求項７】
請求項５又は６に記載の固体撮像素子において、前記しきい値電圧を、複数画素を含む画素ブロックごとに設定したことを特徴とする、固体撮像素子。
【請求項８】
請求項５から７のいずれか一項に記載の固体撮像素子において、前記画素を構成する各構成要素を異なる層に設けて、３次元積層したことを特徴とする、固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号読み出し回路と固体撮像素子に関し、特に、固体撮像素子（イメージセンサ）の各画素において、光電変換した信号をＡ／Ｄ変換する信号読み出し回路と、それを利用した固体撮像素子に関する。
【背景技術】
【０００２】
従来、固体撮像素子は、光電変換された信号（電荷量又は電圧）をアナログ信号として処理していたが、信号を固体撮像素子内でＡ／Ｄ（アナログ／デジタル）変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。
【０００３】
例えば、ＣＭＯＳイメージセンサなどの固体撮像素子において、縦横にアレイ状に並んだ画素の列毎にＡ／Ｄ変換回路を共有する方式の列並列信号処理の固体撮像素子が作製されている。しかし、このような一列の画素のＡ／Ｄ変換処理を一つのＡ／Ｄ変換回路で行う構成では、センサの高精細度化に伴って（すなわち、一列あたりの画素数の増大に伴って）、Ａ／Ｄ変換処理にかかる時間が長時間化し、動画イメージ処理において１フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。
【０００４】
そこで、固体撮像素子の低雑音化や処理の高速化を目的として、各画素内にＡ／Ｄ変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式の固体撮像素子が提案されている。画素並列信号処理固体撮像素子は、従来の列並列信号処理固体撮像素子の欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能固体撮像素子の有力な候補として研究が進められている。中でも、非特許文献１に記載の固体撮像素子は、１ビット型Ａ／Ｄ変換回路（１ｂｉｔＡＤＣ）と称される回路を搭載しており、入力可能な光量がフォトダイオードの蓄積容量で制限されないため、固体撮像素子のダイナミックレンジを格段に向上することができるとされている。
【０００５】
非特許文献１で提案されている固体撮像素子の読み出し回路とその動作を、以下に説明する。
【０００６】
図６に、従来の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を用いた信号読み出し回路を示す。読み出し回路は、光電変換素子としてのフォトダイオード（ＰＤ）１０と、リセット電圧（ＶRST）をフォトダイオード１０の電極に印加するためのリセットトランジスタ（ＴR）２０と、インバータ回路（インバータ・チェーン）３２と、カウンタ回路４０とにより構成される。インバータ回路３２は、反転回路であるインバータ（Ｉｎｖ１、Ｉｎｖ２，・・・Ｉｎｖ2n+1）が奇数段接続された多段反転回路であり、フォトダイオード１０の電圧検出ノード１１の電位ＶPDが初段のインバータ（Ｉｎｖ１）に入力される。インバータ回路３２の出力は、パルス発生回路の出力（ＶOUT）として、カウンタ回路４０に入力されるとともに、リセットトランジスタ２０のゲート電極に印加される。カウンタ回路４０は、パルス発生回路の出力ＶOUTのパルス数をカウントし、図６では、例えば１ｂｉｔカウンタ４１〜５２からなる１２ビットのカウンタ値を出力する。
【０００７】
次に、図６の固体撮像素子の信号読み出し回路の動作を説明する。
【０００８】
（１）フォトダイオードのリセットが解除された時点から説明する。すなわち、フォトダイオード（ＰＤ）１０の電圧検出ノード１１の電位ＶPDがリセット（≒ＶRST）された状態で、初段のインバータ（Ｉｎｖ１）の入力がＨｉｇｈで出力がＬｏｗ、２段目のインバータ（Ｉｎｖ２）の出力がＨｉｇｈ、最終段のインバータ（Ｉｎｖ2n+1）の出力、すなわちインバータ回路３２の出力（ＶOUT）がＬｏｗであり、リセットトランジスタ（ＴR）２０がオフ（ＯＦＦ）状態になっているとする。［初期化状態］
【０００９】
（２）フォトダイオード１０に光が入射すると、光電変換により生成した電子がフォトダイオード１０内に蓄積して、フォトダイオード１０の電極（電圧検出ノード）１１の電位が下がる。
【００１０】
（３）フォトダイオード１０の電圧検出ノード１１の電圧（ＶPD）が初段のインバータ（Ｉｎｖ１）の反転しきい値電圧に達するとインバータ（Ｉｎｖ１）の出力がＨｉｇｈに反転する。インバータは奇数段（２ｎ＋１段）接続されており、順次出力が反転して伝達され、最終段のインバータ（Ｉｎｖ2n+1）の出力、すなわち、パルス発生回路の出力（ＶOUT）がＨｉｇｈとなる。なお、インバータが１段ではなく２ｎ＋１段接続されているのは、複数段のインバータによる遅延を利用して、回路動作を安定化するためである。
【００１１】
（４）インバータ回路の出力（ＶOUT）がＨｉｇｈになると、リセットトランジスタ２０がオン（ＯＮ）状態になり、フォトダイオード１０の電極にリセット電圧（ＶRST）が印加され、フォトダイオード１０が再度リセットされる。
【００１２】
（５）フォトダイオード１０がリセットされると、初段のインバータ（Ｉｎｖ１）の入力がＨｉｇｈ、インバータ回路の出力（ＶOUT）がＬｏｗになり、（１）に戻る。
【００１３】
（６）その後、上記（１）〜（５）が繰り返され、インバータ回路（インバータ・チェーン）３２の出力がＨｉｇｈとＬｏｗを繰り返す。したがって、インバータ回路３２からはパルスが出力され、リセットトランジスタ２０とともに、パルス発生回路を構成する。フォトダイオード１０へ入射する光量が多ければフォトダイオード１０の電位変化が速くなり、インバータ回路３２の反転タイミングが早くなる。したがって、画像の１フレーム期間内にパルス発生回路の出力には光量に比例した数のパルスが発生する。
【００１４】
カウンタ回路４０では逐次パルスを積算しており、１フレーム期間終了後に、カウンタ出力を読み出し、カウントをリセットする。
【００１５】
このように、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の信号読み出し回路は、フォトダイオード（ＰＤ）の直近でＡ／Ｄ変換を行うため信号伝達時の雑音の影響を受けにくく、また、入力可能な光量が、従来の固体撮像素子のようにフォトダイオード（ＰＤ）の蓄積容量で制限されないため、ダイナミックレンジが拡大できるなどの特長がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特許３８６７８８２号公報
【非特許文献】
【００１７】
【非特許文献１】F.Andoh et.al, ”A Digital Pixel Image Sensor for Real-Time Readout”, IEEE Transaction on electron devices, (2000年), vol.47, No.11, pp.2123-2127
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述のとおり、１ビット型Ａ／Ｄ変換回路では、発生したパルスを１フレーム期間中にカウンタ回路で数えて出力する。カウンタ回路は画素ごとに集積するため、一画素あたり搭載できるカウンタ（１ｂｉｔカウンタ）の数には限りがある。このため、ダイナミックレンジがフォトダイオードの蓄積容量で制限されることはないが、カウンタの数が出力ビットの上限となり、カウンタでダイナミックレンジが制限される。
【００１９】
これを解決するために、画素内のリセットトランジスタに直列にいくつかの抵抗を接続し、カウンタ回路の出力ビットに対応して放電用抵抗の抵抗値を変化させることで、リセット深さを変えて、ダイナミックレンジを拡大させる方法が提案されている（特許文献１）。
【００２０】
しかしながら、入出力特性における感度の変化点（ニーポイント）は、一つの抵抗あるいは複数抵抗を並列した合成抵抗で定まる点に限定されてしまう。また、受光部であるフォトダイオードをリセットする際のオン抵抗を変調することから、熱雑音の影響を受けて画素ごとに感度がばらつくという問題があった。さらに従来方式では、ニーポイントは全画素で同一であることを前提としており、一画素ごと或いは複数画素を含むブロックごとに入出力特性を変更する目的で、各画素のニーポイントを別々に設定することは困難であった。
【００２１】
従って、上記のような問題点に鑑みてなされた本発明の目的は、１ビット型Ａ／Ｄ変換回路を用いて、熱雑音の影響を受け易い放電用抵抗の抵抗値を変化させることなく、カウンタ回路の上限となる入射光量を拡大し、ダイナミックレンジを拡大させることができる信号読み出し回路及び固体撮像素子を提供することにある。
【課題を解決するための手段】
【００２２】
上記課題を解決するために本発明に係る信号読み出し回路は、光電変換素子で生成された電荷量をアナログ／デジタル変換して読み出す信号読み出し回路であって、前記光電変換素子の電圧検出ノードの電圧としきい値電圧とを比較し、両者が一致したときに出力が反転してパルスを出力する比較器と、前記比較器の出力に基づいて、前記光電変換素子の電圧検出ノードの電圧をリセット電圧に戻すリセット手段と、前記比較器の出力するパルスをカウントするカウンタ回路と、を備え、前記カウンタ回路の出力に基づいて、前記しきい値電圧を制御することを特徴とする。
【００２３】
前記信号読み出し回路は、前記カウンタ回路の上位ビットの値に基づいて、前記しきい値電圧を制御することが望ましい。
【００２４】
また、前記信号読み出し回路は、前記カウンタ回路の出力ビットが大きくなるにつれて、前記しきい値電圧を小さくするように制御することが望ましい。
【００２５】
また、前記信号読み出し回路は、前記カウンタ回路の出力に対応するしきい値電圧値を、メモリを用いて書き換え可能にすることが望ましい。
【００２６】
上記課題を解決するために本発明に係る固体撮像素子は、各画素が、光電変換素子と、上記の信号読み出し回路とを備えたことを特徴とする。
【００２７】
前記固体撮像素子は、前記しきい値電圧を、固体撮像素子内のしきい値電圧発生回路により生成することが望ましい。
【００２８】
また、前記固体撮像素子は、前記しきい値電圧を、複数画素を含む画素ブロックごとに設定することが望ましい。
【００２９】
また、前記固体撮像素子は、前記画素を構成する各構成要素を異なる層に設けて、３次元積層することが望ましい。
【発明の効果】
【００３０】
本発明における信号読み出し回路及び固体撮像素子によれば、１ビット型Ａ／Ｄ変換回路を用いて、カウンタ回路の上限となる入射光量を拡大し、ダイナミックレンジを拡大させることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の信号読み出し回路を説明するための回路図である。
【図２】しきい値制御回路部の構成を概念的に示した図である。
【図３】本発明の信号読み出し回路のフォトダイオード電圧とパルス出力のタイミングチャートである。
【図４】従来例と本発明の入出力特性を説明する図である。
【図５】本発明の固体撮像素子の一実施例を示す図である。
【図６】従来例の信号読み出し回路を説明するための回路図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施の形態について説明する。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１として、信号読み出し回路の一実施例を説明するための回路図である。
【００３４】
本発明の信号読み出し回路は、１ビット型Ａ／Ｄ変換回路を利用しており、フォトダイオード（ＰＤ）１０の電圧検出ノード１１と、リセットトランジスタ（ＴR）２０と、コンパレータ（比較器：Ｃｏｍｐ）３０と、インバータ回路（インバータ・チェーン）３１と、カウンタ回路４０と、しきい値制御回路部６０とを備える。このうち、電圧検出ノード１１、リセットトランジスタ（ＴR）２０、コンパレータ（Ｃｏｍｐ）３０、及びインバータ回路３１は、パルス発生回路を構成し、出力（ＶOUT）として、フォトダイオード（ＰＤ）１０で光電変換された電荷量に対応するパルスを発生する。以下、各構成要素について説明する。
【００３５】
フォトダイオード（ＰＤ）１０は、光電変換素子として機能し、その電圧検出ノード１１は、光がフォトダイオードに入射することにより生成された電荷（又は光電流）により、電位（ＶPD）が変化する。なお、電圧検出ノード１１は、フォトダイオード（ＰＤ）１０の電極をそのまま利用することもできるが、電荷蓄積用のコンデンサ（図示せず）の電極を電圧検出ノード１１とし、光電変換によりフォトダイオード（ＰＤ）１０で生成された電荷をコンデンサに転送して、電圧検出をしてもよい。電圧検出ノード１１の電圧（ＶPD）は、コンパレータ（Ｃｏｍｐ）３０に入力される。
【００３６】
リセットトランジスタ（ＴR）２０は、インバータ回路３１の出力電圧（ＶOUT）で制御され、オン（導通）することにより、電圧検出ノード１１（フォトダイオード１０の電極）にリセット電圧（ＶRST）を印加する。このように、リセットトランジスタ（ＴR）２０は、リセット手段として機能する。
【００３７】
コンパレータ（比較器：Ｃｏｍｐ）３０は、一方の入力（−入力）にフォトダイオード１０の電圧検出ノード１１の電圧（ＶPD）が入力され、他方の入力（＋入力）にしきい値電圧（ＶTH）が入力される。コンパレータ（Ｃｏｍｐ）３０の出力は、電圧検出ノード１１の電圧（ＶPD）がしきい値電圧（ＶTH）よりも高いときはＬｏｗとなり、電圧検出ノード１１の電圧（ＶPD）が次第に低くなって、しきい値電圧（ＶTH）に達すると、Ｈｉｇｈに反転する。出力信号はインバータ回路（インバータ・チェーン）３１に出力される。
【００３８】
インバータ回路（インバータ・チェーン）３１は、反転回路であるインバータ（Ｉｎｖ１、Ｉｎｖ２，・・・Ｉｎｖ2n）が偶数段接続された多段回路である。各インバータは、例えばＣＭＯＳ（Complementary metal-oxide-semiconductor）インバータで構成される。インバータ・チェーン３１の初段のインバータ（Ｉｎｖ１）には、コンパレータ（Ｃｏｍｐ）３０の出力信号が印加される。最終段のインバータ（Ｉｎｖ2n）の出力は、パルス発生回路の出力（ＶOUT）として、カウンタ回路４０に出力されるとともに、リセットトランジスタ（ＴR）２０のゲートに入力される。このインバータ回路３１は従来（図６）のインバータ回路３２と異なり、偶数段のインバータが接続されているため、入力がＨｉｇｈであれば、出力もＨｉｇｈとなる。したがって、一種の遅延回路として機能し、パルス幅の調整や、パルス発生動作の安定化に寄与する。なお、インバータ回路３１は必須のものではなく、コンパレータ（Ｃｏｍｐ）３０のみでパルス発生動作を安定に制御することができれば、削除することもできる。
【００３９】
カウンタ回路４０は、例えば１２ｂｉｔ（１ｂｉｔのカウンタ１２個）からなり、各カウンタ４１〜５２はパルスをカウントしてビット値を出力する。１つのカウンタを経るとパルス数が半分になり、直列に接続して多ビットのカウンタ回路４０を構成している。１ｂｉｔカウンタ４１〜５２のそれぞれは、例えば、フリップ・フロップ等で構成することができる。カウンタ回路４０は、１ｂｉｔカウンタに限らず、例えば、２ｂｉｔカウンタを１つの要素として構成してもよい。また、集積化が可能であれば、１２ビットに限らず、さらに多数のカウンタを設けてもよい。カウンタ回路４０は、パルス発生回路の出力（ＶOUT）のパルス数をカウントし、１フレーム期間ごとに確定したビット値を読み出して、リセットされる。
【００４０】
しきい値制御回路部６０は、カウンタ回路４０からの出力ビットに基づいて、しきい値電圧（ＶTH）を制御し、コンパレータ３０に出力する。本発明では、限られた数のカウンタでダイナミックレンジを広くするために、カウンタの全てあるいはいくつかのビット、好適にはいくつかの上位ビットを用いてしきい値（電圧）を制御する。本実施例は１２ビットのカウンタ回路４０で、上位３ビットを用いてしきい値を制御する例を示しており、カウンタ５０〜５２の出力（１０ｂｉｔ〜１２ｂｉｔのビット値）がしきい値制御回路部６０に入力される。
【００４１】
図２は、しきい値制御回路部６０の構成を概念的に示した図である。しきい値制御回路部６０は、カウンタ回路４０から出力された１０ｂｉｔ〜１２ｂｉｔのビット信号（ビットの値）６１が入力されるとともに、複数種類のしきい値電圧（ＶTH0〜ＶTH7）６２と、その選択回路６３を備えている。１０ｂｉｔ〜１２ｂｉｔの出力（０か１）の組み合わせ２３ （＝８）通りの信号に応じて、しきい値をＶTH0〜ＶTH7の候補から選択してコンパレータへ出力する。しきい値電圧の候補は８個でなくとも、入力されたビット信号６１で選択可能な任意の個数を準備し、その中から選択できるようにしても良い。ここで、ＶTH0はフレーム当初のしきい値電圧であり、１０ｂｉｔ〜１２ｂｉｔの値が全て０である時にはＶTH0が選択されているものとする。それぞれのしきい値電圧は、固体撮像素子内或いは各画素内に、各しきい値電圧を生成するしきい値発生回路を設けてもよいし、外部から各しきい値電圧を供給してもよい。また、図２では、予め準備された複数のしきい値電圧６２を選択回路６３で選択しているが、ビット信号６１に基づいてしきい値電圧発生回路（図示せず）のパラメータを設定し、異なるしきい値電圧を発生するように構成してもよい。
【００４２】
しきい値（電圧）と信号読み出し回路のダイナミックレンジとの関係について説明する。１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）のパルス出力周波数ｆoutは、以下の式（１）で表される。
【００４３】
【数１】
2019004225.tif 000003
ただし、Ｃはフォトダイオード容量、ＩPはフォトダイオードで発生する電流（入力光量に比例）である。
【００４４】
（１）式において、１フレーム期間中にＣとＩPが一定とすると、パルス出力周波数ｆOUTと（ＶRST−ＶTH）が反比例する。よって上位ビット（１０ｂｉｔ〜１２ｂｉｔ）の出現（出力が１になる）により（ＶRST−ＶTH）を大きくするようにしきい値制御をかけることで、入力光量に対するパルス出力周波数が低くなり、入力光量のダイナミックレンジを広くすることができる。
【００４５】
図１の信号読み出し回路の動作について、図３のフォトダイオード電圧（電位検出ノード電圧）とパルス出力のタイミングチャートを用いて説明する。パルス発生の仕組みは、基本的には、従来例（図６）と同じである。
【００４６】
（１）図３（Ａ）のタイミングチャートのスタート時点は、フォトダイオード（ＰＤ）１０の電圧検出ノード１１の電位ＶPDがリセット電圧（≒ＶRST）であり、フォトダイオードのリセットが完了して、リセット解除された状態を示している。コンパレータ（Ｃｏｍｐ）３０の一方の入力（−入力）に電圧ＶPD（≒ＶRST）が入力され、他方の入力（＋入力）には、初期値としてのしきい値電圧（ＶTH0）が入力される。このときＶPD（≒ＶRST）＞ＶTH0であるから、コンパレータ３０の出力はＬｏｗである。インバータ回路３１の入力がＬｏｗであるから、偶数段の最終段インバータ（Ｉｎｖ2n）の出力、すなわちパルス発生回路の出力（ＶOUT）もＬｏｗであり、リセットトランジスタ（ＴR）２０はオフ（ＯＦＦ）状態になっている。
【００４７】
（２）フォトダイオード１０に光が入射すると、光電変換により生成した電荷（光電流）がフォトダイオード１０内に蓄積して、フォトダイオード１０の電極（電圧検出ノード）１１の電圧（ＶPD）が次第に低下する。
【００４８】
（３）フォトダイオード１０の電圧検出ノード１１の電圧（ＶPD）が、しきい値電圧（ＶTH0）に達すると、コンパレータ（Ｃｏｍｐ）３０の出力がＨｉｇｈに反転する。この出力変化は偶数個のインバータの出力が順次反転して伝達され、最終段のインバータ（Ｉｎｖ2n）の出力、すなわち、パルス発生回路の出力（ＶOUT）がＨｉｇｈとなる。
【００４９】
（４）パルス発生回路の出力（ＶOUT）がＨｉｇｈになると、リセットトランジスタ２０がオン（ＯＮ）状態になり、フォトダイオード１０の電極にリセット電圧（ＶRST）が印加され、フォトダイオード１０が再度リセットされる。
【００５０】
（５）フォトダイオード１０がリセットされると、コンパレータ（Ｃｏｍｐ）３０の一方の入力（−入力）の電圧ＶPDがリセット電圧（≒ＶRST）となり、コンパレータ３０の出力がＬｏｗに戻る。
【００５１】
（６）コンパレータ３０の出力変化は、偶数個のインバータ出力が順次反転して伝達され、最終段のインバータ（Ｉｎｖ2n）の出力、すなわち、パルス発生回路の出力（ＶOUT）がＬｏｗになり、（１）に戻る。このような過程を経て、出力（ＶOUT）にパルスが発生する。
【００５２】
（７）その後は、上記の（１）〜（６）の過程が繰り返されて、パルスが複数発生し、カウンタ回路４０（カウンタ４１〜５２）により、パルス数がカウントされる。
【００５３】
（８）パルス数が１０２４を超えて、１０ｂｉｔのカウンタ５０が「１」を出力すると、しきい値制御回路部６０に入力される１２／１１／１０ｂｉｔのビット信号６１が「０，０，１」となり、選択回路６３が作動して、しきい値電圧ＶTH1が選択される。したがって、しきい値制御回路部６０からはしきい値電圧ＶTH1が出力される。
【００５４】
（９）しきい値電圧ＶTH1はコンパレータ（Ｃｏｍｐ）３０に入力され、コンパレータ３０の動作特性は、図３（Ｂ）のように変化する。パルス発生動作自体は、上記（１）〜（６）の過程と同じであるが、図３（Ｂ）では、フォトダイオード１０の電圧検出ノード１１の電圧（ＶPD）が、新しいしきい値電圧（ＶTH1）に達すると、コンパレータ（Ｃｏｍｐ）３０の出力がＨｉｇｈに反転することとなるから、ＶTH0に比べてＶTH1を低く設定することで、入射光量が同じであれば、パルス周波数が低下する。換言すれば、同じカウント数であっても、大きな入射光量に対応できる。
【００５５】
（１０）その後、さらにパルスの数が増加して、１１ｂｉｔのカウンタ５１や、１２ｂｉｔのカウンタ５２が「１」を出力すると、しきい値制御回路部６０の選択回路６３が作動して、さらに別のしきい値電圧ＶTHが選択される。ビット信号６１（１０ｂｉｔ〜１２ｂｉｔ）の３ビットデータの小さい方から順に、ＶTH0，ＶTH1，…，ＶTH7を選択する時、VTH0＞ＶTH1＞…＞ＶTH7となるようにＶTH0〜ＶTH7を設定するのが好ましい。このように、しきい値電圧を設定することにより、入射光が弱く（暗い画像で）パルス出力が少ないとき（ビット出力が小さいとき）は、１ビットあたりの光量を小さくし、入射光が強く（明るい画像で）パルス出力が多いとき（ビット出力が大きいとき）は、１ビットあたりの光量を大きくできる。
【００５６】
一例として、リセット電圧ＶRSTを３．０Ｖとし、初期のしきい値電圧ＶTH0を２．９Ｖとすると、（ＶRST−ＶTH0）は０．１Ｖとなり、感度が高くなり、また、最終段のしきい値電圧ＶTH7を１．０Ｖとすると、（ＶRST−ＶTH7）は２．０Ｖとなり、１パルス（１ビット）当たりの電荷量が約２０倍になり、ダイナミックレンジの広い画素となる。さらに、より高感度な光検出をするために、（ＶRST−ＶTH0）を１０ｍＶ程度にすることも可能であり、また、より飽和し難い画素とするために、しきい値電圧ＶTH7を０Ｖに近づけることも可能である。
【００５７】
図４は、本発明による入出力特性改善を説明する図である。図４（Ａ）が図６に示す従来方式の入出力特性、図４（Ｂ）が本方式の入出力特性である。簡単のため、図４（Ｂ）のしきい値の数は４個とし、ニーポイント（特性変化点）は３個としている。なお、縦軸と横軸のスケールはリニアである。
【００５８】
従来方式では、入射光量と出力値（出力ビット）が全ての領域で比例関係にあり、比較的少ない入射光量で出力値が最大値となり、これ以上の光量を識別することができない。
【００５９】
これに対し、本発明の方式では、光量が大きいほど、すなわち上位ビットが出現するほどしきい値（電圧）を下げることで入出力特性の傾きが小さくなり、入射光量に対するダイナミックレンジが拡大する。図４（Ｂ）のように、小さい光量〜通常の光量では傾きを大きくして感度を確保し、大きい光量になるほど傾きを小さくして感度を下げることが好ましい。こうして、広い入射光量について、階調を表すことができる。
【００６０】
本発明では、コンパレータ３０に入力するしきい値電圧（ＶTH）を任意に設定して、（１）式で一意に決まる出力周波数ｆoutを変更できるので、任意の入出力特性を得ることが可能である。例えば、ＨＬＧ（Hybrid Log Gamma）などの変換特性を有するＨＤＲ（High Dynamic Range）の方式の映像にも対応が可能となる。また、本発明のしきい値（ＶTH）はコンパレータ３０に入力する直流電圧であるから、雑音の影響を受けにくい。またしきい値制御回路部６０とパルス発生回路との接続は、フォトダイオード（ＰＤ）１０やリセットトランジスタ（ＴR）２０とは切り離されているから、従来（特許文献１）のようにリセット動作すなわちＡ／Ｄ変換動作に対する雑音を付加させることはない。
【００６１】
（実施の形態２）
次に、本発明の実施の形態２として、上述の信号読み出し回路を用いた固体撮像素子の一実施例について説明する。
【００６２】
図５は、本発明の信号読み出し回路を用いた固体撮像素子の一実施例を示す図である。図５の固体撮像素子１００は、画素を構成する各回路要素を異なる基板に形成し、それを３次元積層したものである。
【００６３】
図５において、固体撮像素子１００は、光電変換層（受光層）１１０と、パルス発生回路層１３０と、カウンタ回路層１４０と、しきい値設定等信号処理層１６０とから、構成されている。各層は、画素単位で分割されており（図では例えば１６分割）、分割されたそれぞれの区画は縦方向に接続され（接続配線は図示せず）、全体で固体撮像素子１００が構成されている。
【００６４】
本発明の１ビット型Ａ／Ｄ変換回路を利用した読み出し回路は、１画素ごとに読み出し回路を設ける必要があるが、例えば、光電変換素子（フォトダイオード）１０を最上層の受光層１１０に形成し、リセット手段２０、コンパレータ３０、及びインバータ回路３１を２層目のパルス発生回路層１３０に形成し、カウンタ回路４０をカウンタ回路層１４０に形成する。そして、しきい値制御回路部６０や走査回路等を最下層のしきい値設定等信号処理層１６０に形成して、各回路を縦方向に接続し、最下層１６０から出力を取り出すことができる。
【００６５】
このように、カウンタやしきい値制御回路を１ｂｉｔ ＡＤＣとは別の基板に形成して３次元積層して、画素ごとに３次元的に配線することで、高精細な固体撮像素子を実現できる。
【００６６】
本発明を実施するにあたり、以下のように、様々な態様が可能である。
【００６７】
しきい値制御回路部６０で選択するしきい値電圧の候補は、全画素共通でも良いし、画素ごと、或いは複数画素を含めたブロックごとに保持しても良い。画素やブロック単位でしきい値電圧を設定することで、画素エリアごとに入出力特性を変化させることができる。
【００６８】
カウンタ回路４０のどのビットをしきい値制御回路部６０に入力するかを、画素やブロック単位で変更することもでき、これによっても画素エリアごとに入出力特性を変化させることができる。
【００６９】
しきい値電圧の候補は、固定でも良いが、メモリ素子を用いて電圧値を書き換え可能とすることもでき、同一の固体撮像素子で用途に応じた入出力特性を実現できる。例えば、しきい値電圧発生回路のパラメータを上記メモリ素子から読み出すことで、異なるしきい値電圧を発生させ、電圧値を書き換え可能とできる。
【００７０】
また、本発明ではダイナミックレンジを拡大するために、ニー特性を得ることを主目的として説明してきたが、入出力特性を任意に設定できることから、例えば光量が大きいほど感度が高くなったり、特性の光量範囲で感度を高めたりあるいは下げたり、といった様々な要求にも適用することができる。
【００７１】
上記の実施の形態１では、固体撮像素子の信号読み取り回路の構成と動作について説明したが、本発明はこれに限らず、信号読み取り回路の制御方法として構成されてもよい。すなわち、図１の回路図及び図３のタイミングチャートに従って、カウンタ回路の上位ビットによりしきい値電圧を制御し、１ビットあたりの入射光量を異ならせる信号読み出し方法として構成されても良い。
【００７２】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
【符号の説明】
【００７３】
１０    フォトダイオード
２０    リセットトランジスタ
３０    コンパレータ（比較器）
３１    インバータ回路（インバータ・チェーン）
３２    インバータ回路（インバータ・チェーン）
４０    カウンタ回路
４１〜５２  カウンタ
６０    しきい値制御回路部
６１    ビット信号
６２    しきい値電圧
６３    選択回路
１００  固体撮像素子
１１０  光電変換層
１３０  パルス発生回路層
１４０  カウンタ回路層
１６０  しきい値設定等信号処理層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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