(57)【要約】      （修正有）【課題】メモリセル電流の低減した記憶装置を提供する。【解決手段】記憶装置１００は、基板と、ｘ方向に伸長する第１の絶縁層１２と、ｘ方向に伸長する第２の絶縁層１４と、ｘ方向に伸長し、基板に垂直なｚ方向において第１の絶縁層と第２の絶縁層の間に設けられた第１の導電層２２と、ｚ方向に伸長する第２の導電層２４と、第１の導電層と第２の導電層の間に設けられた抵抗変化層３２と、第１の絶縁層又は第２の絶縁層に対向する第１面３５と、第１面と一連であり、ｘ方向及びｚ方向に交差するｙ方向において抵抗変化層に接触する第２面３７と、を有する。ｙ方向において抵抗変化層から離間した第１点３６における第１の絶縁層と第２の絶縁層の間のｚ方向における第１の距離Ｌ１が、第２面のｚ方向における第２の距離Ｌ２より大きくなるように、第２面に対して傾斜して第１点に接続する第１面が設けられた第１層３４と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、
第１の方向に伸長する第１の絶縁層と、
前記第１の方向に伸長する第２の絶縁層と、
前記第１の方向に伸長し、前記基板に垂直な第２の方向において前記第１の絶縁層と前記第２の絶縁層の間に設けられた第１の導電層と、
前記第２の方向に伸長する第２の導電層と、
前記第１の導電層と前記第２の導電層の間に設けられた抵抗変化層と、
前記第１の絶縁層又は前記第２の絶縁層に対向する第１面と、前記第１面と一連であり、前記第１の方向及び前記第２の方向に交差する第３の方向において前記抵抗変化層に接触する第２面と、を有し、前記第３の方向において前記抵抗変化層から離間した第１点における前記第１の絶縁層と前記第２の絶縁層の間の前記第２の方向における第１の距離が、前記第２面の前記第２の方向における第２の距離より大きくなるように、前記第２面に対して傾斜して前記第１点に接続する前記第１面が設けられた第１層と、
を備える記憶装置。
【請求項２】
前記第１層は、前記第２の方向において、前記第１の導電層と前記第１の絶縁層との間及び、前記第１の導電層と前記第２の絶縁層との間に設けられるように前記第１の方向に延伸する請求項１に記載の記憶装置。
【請求項３】
前記第１の導電層と前記抵抗変化層の間に設けられた選択層を更に備える請求項１記載の記憶装置。
【請求項４】
前記第１面は、前記第２面と接続する第２点を有し、前記第１点と前記抵抗変化層との間の距離は、前記第２点と前記抵抗変化層との距離より大きい請求項１に記載の記憶装置。
【請求項５】
前記第１面は、前記第１の絶縁層に対向し、
前記第１層は、前記第２面と接続し、前記第１面と離間する第３面をさらに有し、前記第３面と前記抵抗変化層との間には前記第２の絶縁層が設けられている請求項１記載の記憶装置。
【請求項６】
基板と、
第１方向に伸張する第１の導電層と、
前記基板に垂直な第２方向に伸張し、前記第１方向と前記第２方向に交差する第３方向において前記第１の導電層と離間して対向する第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、
前記第１の導電層と前記抵抗変化層との間に少なくとも設けられる第１層とを備え、
前記第１の導電層と前記第２の導電層間への電圧の印加に起因する前記第１の導電層と前記第２の導電層との間の領域の抵抗値の変化に基づく、前記第２の導電層の前記第２方向における抵抗値の変化に基づいて情報を記憶することができる記憶装置であって、
前記第１層は、前記第２の導電層から離れ、前記第１の導電層に近づくほど、前記第２方向における長さが大きくなるように傾斜する第１面を備えている記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８６４２９８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、メモリセル電流の低減した記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、基板と、第１の方向に伸長する第１の絶縁層と、第１の方向に伸長する第２の絶縁層と、第１の方向に伸長し、基板に垂直な第２の方向において第１の絶縁層と第２の絶縁層の間に設けられた第１の導電層と、第２の方向に伸長する第２の導電層と、第１の導電層と第２の導電層の間に設けられた抵抗変化層と、第１の絶縁層又は第２の絶縁層に対向する第１面と、第１面と一連であり、第１の方向及び第２の方向に交差する第３の方向において抵抗変化層に接触する第２面と、を有し、第３の方向において抵抗変化層から離間した第１点における第１の絶縁層と第２の絶縁層の間の第２の方向における第１の距離が、第２面の第２の方向における第２の距離より大きくなるように、第２面に対して傾斜して第１点に接続する第１面が設けられた第１層と、を備える記憶装置である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のブロック図である。
【図２】第１の実施形態のメモリセルアレイの等価回路及び基板の配置を示す模式図である。
【図３】第１の実施形態の記憶装置の要部の模式断面図である。
【図４】第１の実施形態の記憶装置の、第１の変形例の要部の模式断面図である。
【図５】第１の実施形態の記憶装置の、第２の変形例の要部の模式断面図である。
【図６】第１の実施形態の記憶装置の製造方法を示す模式断面図である。
【図７】第１の実施形態の記憶装置の、第１の変形例の製造方法を示す模式断面図である。
【図８】第１の実施形態の記憶装置の、第２の変形例の製造方法を示す模式断面図である。
【図９】第２の実施形態の記憶装置の要部の模式断面図である。
【図１０】第３の実施形態の記憶装置の要部の模式断面図である。
【図１１】第４の実施形態の記憶装置の要部の模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施の形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（第１の実施形態）
本実施形態の記憶装置は、基板と、第１の方向に伸長する第１の絶縁層と、第１の方向に伸長する第２の絶縁層と、第１の方向に伸長し、基板に垂直な第２の方向において第１の絶縁層と第２の絶縁層の間に設けられた第１の導電層と、第２の方向に伸長する第２の導電層と、第１の導電層と第２の導電層の間に設けられた抵抗変化層と、第１の絶縁層又は第２の絶縁層に対向する第１面と、第１面と一連であり、第１の方向及び第２の方向に交差する第３の方向において抵抗変化層に接触する第２面と、を有し、第３の方向において抵抗変化層から離間した第１点における第１の絶縁層と第２の絶縁層の間の第２の方向における第１の距離が、第２面の第２の方向における第２の距離より大きくなるように、第２面に対して傾斜して第１点に接続する第１面が設けられた第１層と、を備える記憶装置である。
【００１１】
また、本実施形態の記憶装置は、基板と、第１方向に伸張する第１の導電層と、基板に垂直な第２方向に伸張し、第３方向において第１の導電層と離間して対向する第２の導電層と、第１の導電層と第２の導電層との間に設けられ、第２方向に伸張する抵抗変化層と、第１の導電層と抵抗変化層との間に少なくとも設けられる第１層とを備え、第１の導電層と第２の導電層間への電圧の印加に起因する第１の導電層と第２の導電層との間の領域の抵抗値の変化に基づく、第２の導電層の第２方向における抵抗値の変化に基づいて情報を記憶することができる記憶装置であって、第１層は、第２の導電層から離れ、第１の導電層に近づくほど、第２方向における長さが大きくなるように傾斜する第１面を備えている記憶装置である。
【００１２】
図１は、本実施形態の記憶装置１００のブロック図である。図２は、メモリセルアレイ１０１の等価回路及び基板１０の配置を示す模式図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１３】
本実施形態の記憶装置１００は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。抵抗変化型メモリは、電圧の印加に伴う記録層の抵抗変化を利用してデータを記憶する。
【００１４】
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１５】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１６】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１７】
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｘ方向に垂直に交差するｚ方向に伸長する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１８】
ｘ方向は第１の方向、ｚ方向は第２の方向、ｘ方向及びｚ方向に垂直に交差するｙ方向は第３の方向の具体例である。
【００１９】
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。グローバルビット線ＧＢＬは、例えば例えばｘｙ面内に平行に配置された基板１０内に、基板面に平行に形成されている。
【００２０】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００２１】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２２】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２３】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２４】
図３は、実施形態の記憶装置１００の要部の模式断面図である。
【００２５】
記憶装置１００は、第１の絶縁層１２と、第２の絶縁層１４と、第１の導電層２２と、第２の導電層２４と、抵抗変化層３２と、第１層３４と、バリアメタル４０と、を備える。
【００２６】
第１の絶縁層１２及び第２の絶縁層１４は、ｘ方向に伸長している。
【００２７】
第１の絶縁層１２及び第２の絶縁層１４は、例えば酸化物、酸窒化物又は窒化物を含む。第１の絶縁層１２及び第２の絶縁層１４は、例えば酸化シリコン（ＳｉＯ）である。
【００２８】
第１の導電層２２は、ｘ方向に伸長している。第１の導電層２２は、基板１０に垂直なｚ方向において、第１の絶縁層１２と第２の絶縁層１４の間に設けられている。
【００２９】
第２の導電層２４は、ｚ方向に伸長している。
【００３０】
第１の導電層２２は、ワード線ＷＬである。第２の導電層２４は、ビット線ＢＬである。
【００３１】
第１の導電層２２及び第２の導電層２４は、導電層である。第１の導電層２２及び第２の導電層２４は、例えば、金属層である。第１の導電層２２及び第２の導電層２４は、例えば、タングステン、窒化チタン、又は、銅を含む。第１の導電層２２及び第２の導電層２４は、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００３２】
ワード線ＷＬは、ｙ方向に、例えば、５０ｎｍ以上２００ｎｍ以下の周期で配置されている。ワード線ＷＬのｚ方向の厚さは、例えば、３０ｎｍ以下である。ビット線ＢＬは、ｘ方向に、例えば、５０ｎｍ以上２００ｎｍ以下の周期で配置されている。
【００３３】
ワード線ＷＬのｙ方向の周期、ワード線ＷＬのｚ方向の厚さ、ビット線ＢＬのｘ方向の周期は、例えば、透過型電子顕微鏡での観察により測定することが出来る。
【００３４】
抵抗変化層３２は、第１の絶縁層１２と第２の導電層２４の間、第１の導電層２２と第２の導電層２４の間、及び第２の絶縁層１４と第２の導電層２４の間に設けられている。
【００３５】
第１層３４は、第１の絶縁層１２と第１の導電層２２の間、第１の導電層２２と抵抗変化層３２の間、及び第１の導電層２２と第２の絶縁層１４の間に設けられている。
【００３６】
言い換えると、第１層３４は、第１の絶縁層１２又は第２の絶縁層１４（第１の絶縁層１２）に対向する第１面３５と、第１面３５と一連であり（第１面３５と連なり）、ｙ方向において抵抗変化層３２に接触する第２面３７と、を有する。そして、ｙ方向において抵抗変化層３２から離間した第１点３６第１の絶縁層１２と第２の絶縁層１４の間のｚ方向における第１の距離Ｌ１が、第２面３７のｚ方向における第２の距離Ｌ２より大きくなるように、第２面３７に対して傾斜して第１点３６に接続する第１面３５が設けられている。
【００３７】
抵抗変化層３２は、酸化チタン、酸化タングステン又は酸化ニオブを含む。抵抗変化層３２は、遷移金属酸化物である。抵抗変化層３２の膜厚は、良好な結晶性を得るため例えば４ｎｍ以上であることが好ましい。
【００３８】
第１層３４は、例えばシリコン又はゲルマニウムを含む。第１層３４は、例えばシリコン、シリコンゲルマニウム又はゲルマニウムである。第１層３４は、例えばアモルファスシリコンである。第１層３４の膜厚は、良好な膜質を得るため３．５ｎｍ以上が好ましく、動作電圧の増加を抑制するため１０ｎｍ以下であることが好ましい。
【００３９】
図３中、破線で囲われた領域が、１個のメモリセルＭＣに対応する。
【００４０】
バリアメタル４０は、第１の導電層２２と第１層３４の間に設けられている。バリアメタル４０は、例えば窒化チタンを含む。
【００４１】
第１領域５２は、ｘ方向及びｚ方向に延びる領域であり、抵抗変化層３２が第１領域５２と第２の導電層２４の間に設けられるように、設けられている。
【００４２】
第２領域５４は、ｘ方向及びｚ方向に延びる領域であり、第１領域５２と抵抗変化層３２の間に設けられている。
【００４３】
第１層３４は、ｚ方向において、第１の導電層２２と第１の絶縁層１２の間及び、第１の導電層２２と第２の絶縁層１４の間に設けられるように、ｘ方向に延伸している。
【００４４】
また、第１面３５は、第２面と接続する第２点３８を有し、第１点３６と抵抗変化層３２の距離は、第２点３８と抵抗変化層３２の距離より大きい。
【００４５】
また、第１面３５が第１の絶縁層１２に対向し、第１層３４は、第２面３７と接続し、第１面３５と離間する第３面３９をさらに有し、第３面３９と抵抗変化層３２の間に第２の絶縁層１４が設けられている。
【００４６】
図３に示した本実施形態の記憶装置１００においては、第１領域５２において、第１の絶縁層１２と第２の絶縁層１４の間の第１の距離Ｌ１は一定である。第２領域５４において、第１の絶縁層１２と第２の絶縁層１４の間の第２の距離Ｌ２は、抵抗変化層３２に近づくにつれて、短くなる。
【００４７】
言い換えると、第１の絶縁層１２の膜厚ｔ１は、第１領域５２において一定である。第１の絶縁層１２の膜厚ｔ１は、第２領域５４において、抵抗変化層３２に近づくにつれて増加している。
【００４８】
また、第２の絶縁層１４の膜厚ｔ２は、第１領域５２において一定である。第２の絶縁層１４の膜厚ｔ２は、第２領域５４において、抵抗変化層３２に近づくにつれて増加している。
【００４９】
第１領域５２における第１の絶縁層１２と第２の絶縁層１４の間の第１の距離Ｌ１は１００ｎｍ以下であることが好ましい。
【００５０】
第２領域５４における第１の絶縁層１２と第２の絶縁層１４の間の第２の距離Ｌ２は、例えば５ｎｍ以上５０ｎｍ以下であることが好ましく、１０ｎｍ以上２０ｎｍ以下であることが特に好ましい。
【００５１】
図４は、第１の実施形態の記憶装置の、第１の変形例１１０の要部の模式断面図である。
【００５２】
記憶装置１１０においては、第２の絶縁層１４の膜厚ｔ２は、第１領域５２及び第２領域５４において一定である。第１の絶縁層１２の膜厚ｔ１は、第１領域５２において一定である。第１の絶縁層１２の膜厚ｔ１は、第２領域５４において、抵抗変化層３２に近づくにつれて増加している。言い換えると、第２の絶縁層１４の膜厚ｔ２が一定であり、第３面３９が設けられていない。
【００５３】
図５は、第１の実施形態の記憶装置の、第２の変形例１２０の要部の模式断面図である。
【００５４】
記憶装置１２０においては、第１の絶縁層１２の膜厚ｔ１は、第１領域５２及び第２領域５４において一定である。第２の絶縁層１４の膜厚ｔ２は、第１領域５２において一定である。第２の絶縁層１４の膜厚ｔ２は、第２領域５４において、抵抗変化層３２に近づくにつれて増加している。言い換えると、第１の絶縁層１２の膜厚ｔ１が一定であり、第３面３９が設けられていない。
【００５５】
図６は、本実施形態の記憶装置１００の製造方法を示す模式断面図である。
【００５６】
本実施形態の記録装置の製造方法は、第１の絶縁層と、第１の犠牲層と、第２の犠牲層と、第３の犠牲層と、第２の絶縁層と、を形成し、第１の絶縁層と、第１の犠牲層と、第２の犠牲層と、第３の犠牲層と、第１の導電層と、第２の絶縁層と、を貫通するメモリホールを形成し、メモリホール側面の第１の犠牲層と、第２の犠牲層と、第３の犠牲層と、をラジカル酸化法により酸化し、メモリホール内に第１の記録層を形成し、第１の記録層が形成されたメモリホール内に第２の導電層を形成し、第１の犠牲層と、第２の犠牲層と、第３の犠牲層６６と、を除去して穴を形成し、第１の酸化領域５６の一部を除去し、穴内に、第２の記録層と、バリアメタルと、第１の導電層と、を形成する。
【００５７】
まず、図６（ａ）に示すように、第１の絶縁層１２と、第１の犠牲層６２と、第２の犠牲層６４と、第３の犠牲層６６と、第２の絶縁層１４と、を形成する。
【００５８】
第１の犠牲層６２と第３の犠牲層６６は、例えばポリシリコン又はアモルファスシリコンを含む。第１の犠牲層６２と第３の犠牲層６６は、例えばアモルファスシリコンである。第２の犠牲層６４は、例えば窒化物を含む。第２の犠牲層６４は、例えば窒化シリコンである。
【００５９】
次に、図６（ｂ）に示すように、第１の絶縁層１２と、第１の犠牲層６２と、第２の犠牲層６４と、第３の犠牲層６６と、第２の絶縁層１４と、を貫通するメモリホールＭＨを形成する。
【００６０】
次に、図６（ｃ）に示すように、メモリホールＭＨ側面の、第１の犠牲層６２と、第２の犠牲層６４と、第３の犠牲層６６と、をラジカル酸化法により酸化する。ラジカル酸化法により、メモリホールＭＨに接する第１の犠牲層６２の部分と、メモリホールＭＨに接する第２の犠牲層６４の部分と、メモリホールＭＨに接する第３の犠牲層６６の部分が酸化され、第１の酸化領域５６が形成される。
【００６１】
ここで、ポリシリコンやアモルファスシリコンのラジカル酸化の速度は、窒化物のラジカル酸化の速度よりも高い。そのため、第１の犠牲層６２の部分及び第３の犠牲層６６の部分に、第２の犠牲層６４の部分よりも多くの第１の酸化領域５６が形成される。
【００６２】
次に、メモリホールＭＨ内に抵抗変化層３２を形成する。
【００６３】
次に、図６（ｄ）に示すように、抵抗変化層３２が形成されたメモリホールＭＨ内に、第２の導電層２４を形成する。
【００６４】
次に、図６（ｅ）に示すように、第１の犠牲層６２と、第２の犠牲層６４と、第３の犠牲層６６と、を除去し、穴６８を形成する。
【００６５】
次に、図６（ｆ）に示すように、ウェットエッチングにより、第１の酸化領域５６の一部を除去し、抵抗変化層３２を露出させる。第１の絶縁層１２側の第１の酸化領域５６の一部は第１の絶縁層１２に、第２の絶縁層１４側の第１の酸化領域５６の一部は第２の絶縁層１４になる。
【００６６】
次に、図６（ｇ）に示すように、穴６８内に、第１層３４と、バリアメタル４０と、第１の導電層２２と、を形成し、本実施形態の記憶装置を得る。
【００６７】
図７は、本実施形態の記憶装置の、第１の変形例の製造方法を示す模式断面図である。
【００６８】
まず、図７（ａ）に示すように、第１の絶縁層１２と、第１の犠牲層６２と、第２の犠牲層６４と、第３の犠牲層６６と、第２の絶縁層１４と、を順に形成する。
【００６９】
次に、図７（ｂ）に示すように、第１の絶縁層１２と、第１の犠牲層６２と、第２の犠牲層６４と、第３の犠牲層６６と、第２の絶縁層１４と、を貫通するメモリホールＭＨを形成する。
【００７０】
次に、図７（ｃ）に示すように、メモリホールＭＨ側面を、Ｈ２Ｏガス又はＯ２ガスを用いて酸化する。これにより、メモリホールＭＨに接する第１の犠牲層６２の部分と、メモリホールＭＨに接する第３の犠牲層６６の部分が酸化され、第１の酸化領域５６が形成される。なお、メモリホールＭＨに接する第２の犠牲層６４の部分は、窒化物を含むため、Ｈ２Ｏガス又はＯ２ガスによって酸化されない。
【００７１】
次に、図７（ｄ）に示すように、メモリホールＭＨ側面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により、例えば酸化シリコンを含む第２の酸化領域５８を形成する。
【００７２】
次に、メモリホールＭＨ内に抵抗変化層３２を形成する。
【００７３】
次に、図７（ｅ）に示すように、抵抗変化層３２が形成されたメモリホールＭＨ内に、第２の導電層２４を形成する。
【００７４】
次に、図７（ｆ）に示すように、第１の犠牲層６２と、第２の犠牲層６４と、第３の犠牲層６６と、を除去し、穴６８を形成する。
【００７５】
次に、図７（ｇ）に示すように、ウェットエッチングにより、第２の酸化領域５８の一部を除去し、抵抗変化層３２を露出させる。
【００７６】
次に、図７（ｈ）に示すように、穴６８内に、第１層３４と、バリアメタル４０と、第１の導電層２２と、を形成し、本実施形態の記憶装置を得る。
【００７７】
図８は、本実施形態の記憶装置の、第２の変形例１２０の製造方法を示す模式断面図である。第１の犠牲層６２を形成しない点が、図６に示した本実施形態の記憶装置の製造方法と異なっている。
【００７８】
次に、本実施形態の記憶装置の作用効果を記載する。
【００７９】
本実施形態の記憶装置においては、第１領域５２における第１の絶縁層１２と第２の絶縁層１４の間の第１の距離Ｌ１は、第１領域５２と抵抗変化層３２の間に設けられた第２領域５４における第１の絶縁層１２と第２の絶縁層１４の第２の距離Ｌ２より長い。
【００８０】
言い換えると、抵抗変化層３２から遠い側の第１の絶縁層１２と第２の絶縁層１４の間の第１の距離Ｌ１が、抵抗変化層３２から近い側の第１の絶縁層１２と第２の絶縁層１４の第２の距離Ｌ２より長い。これにより、メモリセルＭＣを流れるメモリセル電流の低減した記憶装置の提供が可能となる。
【００８１】
特に、メモリホールＭＨの周囲に記録層が設けられたメモリセルＭＣの場合、メモリホールＭＨ表面の記録層の表面積が大きくなってしまうため、書き込み及び読み出しに必要なメモリセル電流が大きくなってしまうという問題があった。本実施形態の記憶装置によれば、メモリセル電流を好ましく低減することが可能となる。
【００８２】
本実施形態の記憶装置１００の製造方法では、犠牲層として、酸化速度の異なる２種類の材料を用いている。第１の犠牲層６２及び第３の犠牲層６６にはアモルファスシリコン、第２の犠牲層６４には窒化シリコンを用いている。アモルファスシリコンは窒化シリコンより酸化されやすい。そして、第２の犠牲層６４は、第１の犠牲層６２と第３の犠牲層６６の間に設ける。これにより、第１領域５２における第１の絶縁層１２と第２の絶縁層１４の間の第１の距離Ｌ１は、第１領域５２と抵抗変化層３２の間に設けられた第２領域５４における第１の絶縁層１２と第２の絶縁層１４の第２の距離Ｌ２より長い構成を有する記憶装置１００の製造が可能となる。なお、第１の犠牲層６２、第２の犠牲層６４及び第３の犠牲層６６の材料は上記に限定されない。
【００８３】
本実施形態の記憶装置１００によれば、メモリセル電流の低減した記憶装置の提供が可能になる。
【００８４】
（第２の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の絶縁層と、第１の方向に伸長する第２の絶縁層と、第１の方向に伸長し、第１の絶縁層と第２の絶縁層の間に設けられた第１の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第１の導電層と第２の導電層の間に設けられた第１の記録層と、を備え、第１の領域における第１の絶縁層と第２の絶縁層の間の第１の距離は、第１の領域と第１の記録層の間に設けられた第２の領域における第１の絶縁層と第２の絶縁層の第２の距離より長い。
【００８５】
また、本実施形態の記憶装置は、第１の導電層と第１の記録層の間に設けられた選択層を備える。
【００８６】
ここで、第１の実施形態と重複する内容については、記載を省略する。
【００８７】
図９は、本実施形態の記憶装置２００の要部の模式断面図である。
【００８８】
本実施形態の記憶装置２００は、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）である。
【００８９】
抵抗変化層３２は、例えば、カルコゲナイドである。抵抗変化層３２は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドである。抵抗変化層３２は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５合金である。
【００９０】
選択層７０は、第１の絶縁層１２と抵抗変化層３２の間、第１の導電層２２と抵抗変化層３２の間、及び第２の絶縁層１４と抵抗変化層３２の間に設けられている。
【００９１】
選択層７０は、いわゆるＳｅｌｅｃｔｏｒであり、書き込み／読み出しに選択されていないメモリセルＭＣにメモリセル電流が流れないようにするものである。選択層７０は、例えば、カルコゲナイドである。選択層７０は、例えば、ヒ素（Ａｓ）、セレン（Ｓｅ）、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含むカルコゲナイドである。選択層７０は、例えばＡｓＳｅＧｅを含む。
【００９２】
加熱層４２は、第１の絶縁層１２と第１の導電層２２の間、選択層７０と第１の導電層２２の間、及び第２の絶縁層１４と抵抗変化層３２の間に設けられている。加熱層４２は、メモリセルＭＣの書き込みの際の加熱に用いられる。加熱層４２は、例えば、窒化チタンを含む。なお、加熱層４２が窒化チタンで形成されている場合、加熱層４２はバリアメタル層と兼用になる。
【００９３】
本実施形態の記憶装置２００においても、メモリセル電流の低減した記憶装置の提供が可能になる。
【００９４】
（第３の実施形態）
本実施形態の記憶装置３００は、選択層の位置が異なる点で、第２の実施形態と異なっている。ここで、第１の実施形態及び第２の実施形態と重複する内容については、記載を省略する。
【００９５】
図１０は、本実施形態の記憶装置３００の模式断面図である。
【００９６】
選択層７０は、加熱層４２と第１の絶縁層１２の間、加熱層４２と抵抗変化層３２の間、及び加熱層４２と第２の絶縁層１４の間に設けられている。
【００９７】
本実施形態の記憶装置３００においても、メモリセル電流の低減した記憶装置の提供が可能になる。
【００９８】
（第４の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の絶縁層と、第１の方向に伸長する第２の絶縁層と、第１の方向に伸長し、第１の絶縁層と第２の絶縁層の間に設けられた第１の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第１の導電層と第２の導電層の間に設けられた第１の記録層と、を備え、第１の領域における第１の絶縁層と第２の絶縁層の間の第１の距離は、第１の領域と第１の記録層の間に設けられた第２の領域における第１の絶縁層と第２の絶縁層の第２の距離より長い。
【００９９】
また、本実施形態の記憶装置は、第２の方向に伸長し第１の導電層に電気的に接続された電極部材と、選択層であって、電極部材は選択層と第１の導電層の間に設けられている選択層と、を備える。
【０１００】
図１１は、本実施形態の記憶装置４００の模式断面図である。
【０１０１】
第１の電極部材８０ａは、第２の方向に伸長し、バリアメタル４０を介して第１の導電層２２ａと電気的に接続されている。第２の電極部材８０ｂは、第２の方向に伸長し、バリアメタル４０を介して第２の導電層２２ｂと電気的に接続されている。第３の電極部材８０ｃは、バリアメタル４０を介して第２の方向に伸長し、第３の導電層２２ｃと電気的に接続されている。
【０１０２】
第１の選択層７０ａは、第１の電極部材８０ａ上に設けられている。言い換えると、第１の電極部材８０ａは、第１の選択層７０ａと第１の導電層２２ａの間に設けられている。
【０１０３】
第２の選択層７０ｂは、第２の電極部材８０ｂ上に設けられている。言い換えると、第２の電極部材８０ｂは、第２の選択層７０ｂと第２の導電層２２ｂの間に設けられている。
【０１０４】
第３の選択層７０ｃは、第３の電極部材８０ｃ上に設けられている。言い換えると、第３の電極部材８０ｃは、第３の選択層７０ｃと第３の導電層２２ｃの間に設けられている。
【０１０５】
本実施形態の記憶装置４００においては、第１の選択層７０ａ、第２の選択層７０ｂ及び第３の選択層７０ｃを、メモリセルＭＣ内又はメモリセルＭＣの近傍に設けずに、電極部材上に設けている。これにより、選択層をスパッタ法等により容易に形成する事が可能となる。従って、製造が容易な記憶装置の提供が可能となる。
【０１０６】
なお図１１において電極部材、選択層及び導電層の個数は３個である。しかし、電極部材、選択層及び導電層の個数はこれに限定されない。
【０１０７】
本実施形態の記憶装置によれば、製造が容易でメモリセル電流の低減した記憶装置の提供が可能になる。
【０１０８】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０９】
１０            基板
１２            第１の絶縁層
１４            第２の絶縁層
２２            第１の導電層（ワード線）
２４            第２の導電層（ビット線）
３２            抵抗変化層
３４            第１層
３５            第１面
３６            第１点
３７            第２面
３８            第２点
３９            第３面
４０            バリアメタル
４２            加熱層
５２            第１領域
５４            第２領域
５６            第１の酸化領域
５８            第２の酸化領域
６２            第１の犠牲層
６４            第２の犠牲層
６６            第３の犠牲層
６８            穴
７０            選択層
７２            加熱層
８０            電極部材
１００          記憶装置
１０１          メモリセルアレイ
１０２          ワード線ドライバ回路
１０３          ローデコーダ回路
１０４          センスアンプ回路
１０５          カラムデコーダ回路
１０６          制御回路
２００          記憶装置
３００          記憶装置
４００          記憶装置
ＭＣ            メモリセル
ＭＨ            メモリホール
ＷＬ            ワード線
ＢＬ            ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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