(57)【要約】【課題】  ボディ領域と底部領域とを接続する接続領域を形成することが可能であるとともに、接続領域の結晶欠陥密度を低くすることが可能なスイッチング素子の製造方法を提案する。【解決手段】  スイッチング素子の製造方法であって、半導体基板の上面にダミートレンチを形成する工程と、ダミートレンチの側面に第１導電型不純物を注入することで接続領域を形成する工程と、半導体層を成長させることでダミートレンチを埋める工程を有する。各工程が、第１領域、ボディ領域及び第２領域が、ゲートトレンチの側面を覆うゲート絶縁膜に接し、底部領域がゲートトレンチの底面を覆うゲート絶縁膜に接し、接続領域がボディ領域と底部領域とを接続するように実施される。【選択図】図８
2019040987.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子の製造方法であって、
半導体基板の上面にダミートレンチを形成する工程と、
前記半導体基板の前記上面の少なくとも一部がマスクによって覆われているとともに前記ダミートレンチが前記マスクに覆われていない状態で前記ダミートレンチの側面に第１導電型不純物を注入することで、前記ダミートレンチの前記側面に露出する範囲に第１導電型の接続領域を形成する工程と、
前記ダミートレンチの内部に半導体層を成長させることで、前記ダミートレンチを埋める工程と、
前記半導体基板の前記上面にゲートトレンチを形成する工程と、
前記ゲートトレンチの内面を覆うゲート絶縁膜を形成する工程と、
前記ゲートトレンチの内部に前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を形成する工程と、
前記半導体基板の内部に、第２導電型の第１領域、前記第１領域上に配置されている第１導電型のボディ領域、及び、前記ボディ領域上に配置されている第２導電型の第２領域を備える積層構造を形成する工程と、
前記半導体基板の内部に、第１導電型の底部領域を形成する工程、
を有し、
前記スイッチング素子において、以下の構造、すなわち、
・前記第１領域が、前記ゲートトレンチの側面を覆う前記ゲート絶縁膜に接する、
・前記ボディ領域が、前記第１領域の上側で前記ゲートトレンチの前記側面を覆う前記ゲート絶縁膜に接する、
・前記第２領域が、前記ボディ領域の上側で前記ゲートトレンチの前記側面を覆う前記ゲート絶縁膜に接するとともに、前記ボディ領域によって前記第１領域から分離される、
・前記底部領域が、前記ゲートトレンチの底面を覆う前記ゲート絶縁膜に接する、
・前記接続領域が、前記ボディ領域と前記底部領域とを接続する、
という構造が得られるように、前記各工程が実施される、製造方法。
【請求項２】
前記ダミートレンチの前記側面への前記第１導電型不純物の注入が、前記半導体基板を２００℃以上に加熱した状態で行われる請求項１の製造方法。
【請求項３】
前記スイッチング素子において、前記接続領域が前記ゲートトレンチの前記側面を覆う前記ゲート絶縁膜に接するという構造が得られるように、前記各工程が実施される、請求項１または２の製造方法。
【請求項４】
前記半導体層が、第１導電型である請求項１〜３のいずれか一項の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子の製造方法に関する。
【０００２】
特許文献１には、スイッチング素子の一例としてｎチャネル型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が開示されている。このＭＯＳＦＥＴは、トレンチの底面を覆うゲート絶縁膜に接する位置に、ｐ型領域（以下、底部領域という）を備えている。また、トレンチの側面を覆うゲート絶縁膜に接する位置に、ｐ型領域（以下、接続領域という）を備えている。接続領域は、ｐ型の底部領域とｐ型のボディ領域（チャネルが形成されるｐ型領域）とを接続している。底部領域が帯電すると、底部領域から空乏層が広がった状態となり、ＭＯＳＦＥＴのオン抵抗が高くなる現象が生じる。しかしながら、特許文献１のＭＯＳＦＥＴでは、接続領域によって底部領域がボディ領域に接続されているので、底部領域の帯電が抑制される。これによって、ＭＯＳＦＥＴのオン抵抗が高くなる現象が抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２４２８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、ＭＯＳＦＥＴの製造工程において、ゲートトレンチの側面にｐ型不純物を注入することによって、接続領域を形成している。ゲートトレンチの側面に隣接する範囲の一部には、ｎ型領域（いわゆる、ドリフト領域）が存在している必要があるので、ゲートトレンチの側面全体にｐ型不純物を注入することはできない。したがって、ゲートトレンチの側面の一部をマスクで覆い、マスクで覆われていない範囲のゲートトレンチの側面にｐ型不純物を注入するものと考えられる。つまり、ゲートトレンチの側面にパターニングされたマスクを形成するものと考えられる。このように、ゲートトレンチの側面にパターニングされたマスクを形成する場合には、マスクの材料としてフォトレジストが用いられる。フォトレジストは耐熱性が低いので、ゲートトレンチの側面へのｐ型不純物の注入を比較的低温で行う必要がある。ゲートトレンチの側面へ低温でｐ型不純物を注入すると、その注入した範囲に高密度で結晶欠陥が生成される。したがって、接続領域の結晶欠陥密度が高くなる。このため、ＭＯＳＦＥＴがオフしている状態において、結晶欠陥密度が高い接続領域を介して、リーク電流が流れ易いという問題があった。なお、特許文献１に開示のｎチャネル型のＭＯＳＦＥＴを例として説明したが、他のスイッチング素子（例えば、ｐチャネル型のＭＯＳＦＥＴ等）でも同様の問題が生じる。したがって、本明細書では、ボディ領域と底部領域とを接続する接続領域を形成することが可能であるとともに、接続領域の結晶欠陥密度を低くすることが可能なスイッチング素子の製造方法を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング素子の製造方法は、半導体基板の上面にダミートレンチを形成する工程と、前記半導体基板の前記上面の少なくとも一部がマスクによって覆われているとともに前記ダミートレンチが前記マスクに覆われていない状態で前記ダミートレンチの側面に第１導電型不純物を注入することで前記ダミートレンチの前記側面に露出する範囲に第１導電型の接続領域を形成する工程と、前記ダミートレンチの内部に半導体層を成長させることで前記ダミートレンチを埋める工程と、前記半導体基板の前記上面にゲートトレンチを形成する工程と、前記ゲートトレンチの内面を覆うゲート絶縁膜を形成する工程と、前記ゲートトレンチの内部に前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を形成する工程と、前記半導体基板の内部に第２導電型の第１領域、前記第１領域上に配置されている第１導電型のボディ領域、及び、前記ボディ領域上に配置されている第２導電型の第２領域を備える積層構造を形成する工程と、前記半導体基板の内部に第１導電型の底部領域を形成する工程を有する。前記スイッチング素子において、以下の構造、すなわち、・前記第１領域が、前記ゲートトレンチの側面を覆う前記ゲート絶縁膜に接する、・前記ボディ領域が、前記第１領域の上側で前記ゲートトレンチの前記側面を覆う前記ゲート絶縁膜に接する、・前記第２領域が、前記ボディ領域の上側で前記ゲートトレンチの前記側面を覆う前記ゲート絶縁膜に接するとともに、前記ボディ領域によって前記第１領域から分離される、・前記底部領域が、前記ゲートトレンチの底面を覆う前記ゲート絶縁膜に接する、・前記接続領域が、前記ボディ領域と前記底部領域とを接続する、という構造が得られるように、前記各工程が実施される。
【０００６】
なお、上述した各構造は、スイッチング素子が完成した時点で得られればよい。スイッチング素子が完成した時点で上述した各構造が得られれば、上述した各工程をどのような順序で行ってもよい。例えば、接続領域を形成した後にゲートトレンチを形成してもよいし、ゲートトレンチを形成した後に接続領域を形成してもよい。また、上記積層構造を形成した後にゲートトレンチを形成してもよいし、ゲートトレンチを形成した後に上記積層構造を形成してもよい。また、また、接続領域を形成した後に上記積層構造を形成してもよいし、上記積層構造を形成した後に接続領域を形成してもよい。
【０００７】
また、本明細書において、第１導電型と第２導電型の一方がｐ型を表し、他方がｎ型を表す。
【０００８】
この製造方法では、ダミートレンチの側面に第１導電型不純物を注入することで、接続領域を形成する。ダミートレンチを形成する位置や範囲によって、接続領域が形成される位置や範囲を調整することができる。このため、この製造方法では、ダミートレンチの側面を覆うマスクを形成することなく、ダミートレンチの側面へ第１導電型不純物を注入することで、所望の位置に接続領域を形成することができる。また、ダミートレンチの側面へ第１導電型不純物を注入する工程は、半導体基板の上面の少なくとも一部がマスクによって覆われている状態で行われる。半導体基板の上面に形成されるマスクには、酸化膜等の耐熱性が高い材料を用いることができる。したがって、ダミートレンチの側面へ第１導電型不純物を注入する工程を、高温で行うことができる。したがって、ダミートレンチの側面へ第１導電型不純物を注入する工程では、その注入範囲に結晶欠陥が生成され難い。したがって、結晶欠陥密度が低い接続領域を形成することができる。このため、この製造方法によれば、リーク電流が生じ難いスイッチング素子を製造することができる。
【図面の簡単な説明】
【０００９】
【図１】ＭＯＳＦＥＴ１０の平面図（上面１２ａ上の電極、絶縁層を省略した図）。
【図２】ＭＯＳＦＥＴ１０の断面図（図１のＩＩ−ＩＩ線における断面図）。
【図３】ＭＯＳＦＥＴ１０の断面図（図１のＩＩＩ−ＩＩＩ線における断面図）。
【図４】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図５】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図６】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図７】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図８】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図９】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図１０】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図１１】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図１２】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図１３】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【図１４】ＭＯＳＦＥＴ１０の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
図１〜３は、実施形態のＭＯＳＦＥＴ１０を示している。図２、３に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
【００１１】
半導体基板１２は、ＳｉＣにより構成されている。図１〜３に示すように、半導体基板１２の上面１２ａには、複数のゲートトレンチ２２が設けられている。各ゲートトレンチ２２は、上面１２ａにおいて、ｙ方向に直線状に長く伸びている。複数のゲートトレンチ２２は、ｘ方向に間隔を開けて配列されている。各ゲートトレンチ２２の内部に、ゲート絶縁層２４とゲート電極２６が配置されている。
【００１２】
ゲート絶縁層２４は、ゲートトレンチ２２の内面を覆っている。ゲート絶縁層２４は、酸化シリコンにより構成されている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、ゲートトレンチ２２の底部に配置されている。底部絶縁層２４ａは、ゲートトレンチ２２の底面を覆っている。また、底部絶縁層２４ａは、ゲートトレンチ２２の底面近傍において、ゲートトレンチ２２の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁層２４ａの上部に位置するゲートトレンチ２２の側面を覆っている。
【００１３】
ゲート電極２６は、底部絶縁層２４ａの上部に配置されている。すなわち、ゲート電極２６とゲートトレンチ２２の底面の間の絶縁層が、底部絶縁層２４ａである。また、ゲート電極２６とゲートトレンチ２２の側面の間の絶縁層が、側面絶縁膜２４ｂである。ゲート電極２６は、側面絶縁膜２４ｂと底部絶縁層２４ａによって半導体基板１２から絶縁されている。ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１４】
側面絶縁膜２４ｂの厚み（すなわち、ゲートトレンチ２２の側面とゲート電極２６の側面の間の間隔）は、底部絶縁層２４ａの厚み（すなわち、底部絶縁層２４ａの上面と下面の間の幅（言い換えると、ゲート電極２６の下端とゲートトレンチ２２の底面の間の間隔））よりも薄い。
【００１５】
図２、３に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８を覆っている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１６】
図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、複数のボディコンタクト領域３１、ボディ領域３２、複数の接続領域３８、複数の埋め込み層３９、ドリフト領域３４、ドレイン領域３５、及び、複数の底部領域３６が設けられている。
【００１７】
各ソース領域３０は、ｎ型領域である。隣接する２つのゲートトレンチ２２の間の各領域に、２つのソース領域３０が配置されている。各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。各ソース領域３０は、ゲートトレンチ２２の上端部において側面絶縁膜２４ｂに接している。各ソース領域３０は、ゲート電極２６に対して側面絶縁膜２４ｂを介して対向している。各ソース領域３０は、ゲートトレンチ２２に沿ってｙ方向に直線状に長く伸びている。
【００１８】
ボディコンタクト領域３１、ボディ領域３２、接続領域３８、及び、埋め込み層３９は、互いに連続するｐ型領域を、機能及び形成方法によって便宜的に区分した領域である。したがって、これらの領域の間に明確な境界は存在しないが、図２及び３では機能及び形成方法に基づいてこれらの領域の間の境界を破線により示している。
【００１９】
図２、３に示すように、各ボディコンタクト領域３１は、２つのソース領域３０の間に配置されている。各ボディコンタクト領域３１は、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。図１に示すように、各ボディコンタクト領域３１は、ソース領域３０に沿ってｙ方向に直線状に長く伸びている。
【００２０】
ボディ領域３２は、ｐ型領域である。図２、３に示すように、ボディ領域３２は、各ソース領域３０及び各ボディコンタクト領域３１の下側に配置されている。ボディ領域３２は、各ソース領域３０及び各ボディコンタクト領域に対して下側から接している。ボディ領域３２のｐ型不純物濃度は、ボディコンタクト領域３１のｐ型不純物濃度よりも低い。ボディ領域３２は、ソース領域３０の下側で、側面絶縁膜２４ｂに接している。ボディ領域３２は、ゲート電極２６に対して側面絶縁膜２４ｂを介して対向している。ボディ領域３２の下端は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。
【００２１】
図３に示すように、各接続領域３８と各埋め込み層３９は、ボディ領域３２よりも下側に伸びるｐ型領域である。各接続領域３８はｐ型不純物のイオン注入によって形成された領域であり、各埋め込み層３９はエピタキシャル成長によって形成された領域である。図１に示すように、接続領域３８と埋め込み層３９（すなわち、ボディ領域３２よりも下側に突出するｐ型領域）は、各ゲートトレンチ２２と交差するようにｘ方向に直線状に長く伸びている。接続領域３８と埋め込み層３９が存在する領域が、ｙ方向に間隔を開けて複数個配置されている。図２に示す断面では、接続領域３８と埋め込み層３９が存在しない。図３に示すように、各接続領域３８は、側面絶縁膜２４ｂに接する範囲に設けられている。各接続領域３８は、ボディ領域３２の下側で側面絶縁膜２４ｂに接している。各埋め込み層３９は、側面絶縁膜２４ｂに接しない範囲に設けられている。埋め込み層３９は、ボディコンタクト領域３１の下側に配置されている。埋め込み層３９は、２つの接続領域３８に挟まれた範囲に設けられている。
【００２２】
ドリフト領域３４は、ｎ型領域である。図２、３に示すように、ドリフト領域３４は、ボディ領域３２、接続領域３８及び埋め込み層３９の下側に配置されている。ドリフト領域３４は、ボディ領域３２、接続領域３８及び埋め込み層３９によって各ソース領域３０から分離されている。図２に示すように、接続領域３８及び埋め込み層３９が存在しない位置では、ドリフト領域３４は、ボディ領域３２に対して下側から接している。この位置では、ドリフト領域３４は、ボディ領域３２の下側で、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。ドリフト領域３４は、ゲート電極２６に対して側面絶縁膜２４ｂを介して対向している。図３に示すように、接続領域３８及び埋め込み層３９が存在する位置では、ドリフト領域３４は、接続領域３８及び埋め込み層３９に対して下側から接している。接続領域３８及び埋め込み層３９が存在する位置では、ドリフト領域３４は、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接していない。
【００２３】
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に設けられており、下部電極７２にオーミック接触している。
【００２４】
各底部領域３６は、ｐ型領域である。図２、３に示すように、各底部領域３６は、対応するゲートトレンチ２２の底面に臨む範囲に配置されている。各底部領域３６は、対応するゲートトレンチ２２の底面において、底部絶縁層２４ａに接している。各底部領域３６は、対応するゲートトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するゲートトレンチ２２の底面全体を覆っている。図３に示すように、各底部領域３６は、ゲートトレンチ２２の側面の下端部近傍において、対応する接続領域３８に接続されている。接続領域３８を介して、底部領域３６がボディ領域３２に接続されている。図２に示すように、接続領域３８及び埋め込み層３９が存在しない位置では、各底部領域３６の周囲は、ドリフト領域３４に囲まれている。各底部領域３６は、ドリフト領域３４に接している。
【００２５】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のボディ領域３２にチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。
【００２６】
ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。ボディ領域３２はボディコンタクト領域３１を介して上部電極７０に接続されているので、ボディ領域３２の電位は上部電極７０の電位（すなわち、０Ｖ）と略同じ電位に固定されている。また、底部領域３６が接続領域３８を介してボディ領域３２に接続されているので、下部電極７２の電位が上昇している期間内に、底部領域３６の電位はボディ領域３２と略同じ電位（すなわち、０Ｖに近い電位）に固定されている。下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部領域３６とドリフト領域３４の間に電位差が生じる。このため、底部領域３６とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６からドリフト領域３４に空乏層が広がる。このようにドリフト領域３４内に空乏層が広がることで、ドリフト領域３４内における電界集中が抑制される。特に、底部領域３６から広がる空乏層によって、ゲートトレンチ２２の底面近傍における電界集中が抑制される。
【００２７】
なお、接続領域３８内に結晶欠陥が多く存在していると、ＭＯＳＦＥＴ１０がオフしているときに接続領域３８を介してリーク電流が流れる。後に詳述するが、本実施形態では、接続領域３８が高温イオン注入により形成されるので、接続領域３８内の結晶欠陥が少ない。したがって、ＭＯＳＦＥＴ１０がオフしているときにリーク電流が流れ難い。
【００２８】
ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、側面絶縁膜２４ｂに接している範囲のボディ領域３２に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。図２に示す断面では、チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮する。また、底部領域３６が接続領域３８を介してボディ領域３２に接続されているので、下部電極７２の電位が低下している期間内に、底部領域３６の電位はボディ領域３２と略同じ電位（すなわち、０Ｖに近い電位）に固定されている。このため、ドリフト領域３４の電位が低下すると、底部領域３６とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、底部領域３６からドリフト領域３４に広がっていた空乏層が、底部領域３６に向かって収縮する。このように、ドリフト領域３４内に広がっていた空乏層が収縮することで、ドリフト領域３４の抵抗が低下する。したがって、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。
【００２９】
以上に説明したように、ＭＯＳＦＥＴ１０では、底部領域３６が接続領域３８を介してボディ領域３２に接続されているので、底部領域３６からドリフト領域３４に広がっていた空乏層が、ＭＯＳＦＥＴ１０がターンオンするときに瞬時に底部領域３６に向かって収縮する。このため、ターンオンするときにＭＯＳＦＥＴ１０のオン抵抗が短時間で低下する。したがって、このＭＯＳＦＥＴ１０で生じる損失は小さい。
【００３０】
次に、図４〜１４を用いて、ＭＯＳＦＥＴ１０の製造方法について説明する。図４〜１４は、ＭＯＳＦＥＴ１０の製造過程における半導体基板の断面である。図４〜１４において、左側の断面は、接続領域３８が設けられない部分の断面（図２に相当する断面の一部）を示しており、右側の断面は、接続領域３８が設けられる部分の断面（図３に相当する断面の一部）を示している。
【００３１】
ＳｉＣによって構成されているｎ型の半導体基板１２ｘ（ドレイン領域３５を構成する半導体層によって構成された半導体基板）を準備する。まず、図４に示すように、半導体基板１２ｘ上に、ＳｉＣによって構成されており、ドレイン領域３５よりもｎ型不純物濃度が低いｎ型のドリフト領域３４をエピタキシャル成長させる。次に、図５に示すように、半導体基板１２ｘの上面１２ａ（すなわち、ドリフト領域３４の上面）上に、ＳｉＣによって構成されているｐ型のボディ領域３２をエピタキシャル成長させる。次に、図６に示すように、半導体基板１２ｘの上面１２ａ（すなわち、ボディ領域３２の上面）にｎ型不純物をイオン注入することによって、上面１２ａに露出する範囲にｎ型のソース領域３０を形成する。これによって、ドリフト領域３４と、ドリフト領域３４上に配置されたボディ領域３２と、ボディ領域３２上に配置されたソース領域３０を備える積層構造が得られる。ソース領域３０は、ボディ領域３２によってドリフト領域３４から分離されるように形成される。
【００３２】
次に、図７に示すように、半導体基板１２の上面１２ａ上にマスク４０を形成し、その後に、マスク４０に開口部４０ａを形成する。マスク４０は、酸化シリコン（ＳｉＯ２）により構成されており、高い耐熱性を有する。開口部４０ａは、埋め込み層３９を形成すべき領域（図１において斜線ハッチングされた領域３９ａ）の上部に形成される。次に、開口部４０ａ内の半導体基板１２ｘの上面１２ａをエッチングすることによって、上面１２ａにダミートレンチ５０を形成する。すなわち、埋め込み層３９を形成すべき領域にダミートレンチ５０を形成する。図１に示すように、ダミートレンチ５０は、ゲートトレンチ２２を形成すべき範囲からｘ方向に間隔を開けた位置に形成される。また、ダミートレンチ５０は、ダミートレンチ５０のｙ方向における長さがゲートトレンチ２２のｙ方向における長さよりも十分に短い形状に形成される。図７に示すように、ダミートレンチ５０は、ソース領域３０とボディ領域３２を貫通してドリフト領域３４に達するように形成される。
【００３３】
次に、図８に示すように、マスク４０が存在する状態で、ｚ方向に対して傾斜した角度で、上面１２ａ側から半導体基板１２ｘに向かってｐ型不純物を照射する。マスク４０が設けられている範囲では、ｐ型不純物がマスク４０に注入されるので、マスク４０の下部の半導体層にはｐ型不純物が注入されない。他方、ダミートレンチ５０の上部に開口部４０ａが設けられているので、ｐ型不純物はダミートレンチ５０内に進入する。ｐ型不純物の照射角度が傾斜しているので、ｐ型不純物がダミートレンチ５０の側面に注入される。ｐ型不純物の注入は半導体基板１２ｘの向きを変えて複数回行われるので、ｐ型不純物はダミートレンチ５０の両側の側面に注入される。ｐ型不純物は、ダミートレンチ５０の側面に露出している範囲のドリフト領域３４、ボディ領域３２及びソース領域３０に注入される。なお、ダミートレンチ５０の側面からソース領域３０に注入されるｐ型不純物の濃度は、ソース領域３０のｎ型不純物濃度よりも遥かに低い。ｐ型不純物のイオン注入は、２００℃以上の高温で実施される。このため、ダミートレンチ５０の側面にｐ型不純物が注入されるときに、その注入領域（すなわち、ダミートレンチ５０の側面近傍の半導体層）に結晶欠陥が生成され難い。また、マスク４０が高い耐熱性を有するので、高温でイオン注入を行っても問題は生じない。
【００３４】
次に、図９に示すように、ダミートレンチ５０の内部にｐ型の半導体層（埋め込み層３９）を成長させることで、ダミートレンチ５０を埋める。
【００３５】
次に、図１０に示すように、半導体基板１２ｘの上面１２ａに選択的にｐ型不純物を注入することで、上面１２ａに露出する範囲に部分的にボディコンタクト領域３１を形成する。ボディコンタクト領域３１は、ボディ領域３２と繋がるように形成される。
【００３６】
次に、図１１に示すように、半導体基板１２ｘの上面１２ａ上にマスク４２を形成し、その後に、マスク４２に開口部４２ａを形成する。マスク４２は、酸化シリコン（ＳｉＯ２）により構成されており、高い耐熱性を有する。開口部４２ａは、ゲートトレンチ２２を形成すべき領域の上部に形成される。次に、開口部４２ａ内の半導体基板１２ｘの上面１２ａをエッチングすることによって、ゲートトレンチ２２を形成する。ゲートトレンチ２２は、ソース領域３０とボディ領域３２を貫通してドリフト領域３４に達するように形成される。ゲートトレンチ２２は、埋め込み層３９と重複しない位置に形成される。埋め込み層３９が存在する断面では、ゲートトレンチ２２は、ダミートレンチ５０の側面へのｐ型不純物注入（図８参照）でｐ型不純物が注入された領域の近傍に形成される。
【００３７】
次に、図１２に示すように、マスク４２が存在する状態で、上面１２ａに対して略垂直な角度で、上面１２ａ側から半導体基板１２ｘに向かってｐ型不純物を照射する。マスク４０が設けられている範囲では、ｐ型不純物がマスク４０に注入されるので、マスク４０の下部の半導体層にはｐ型不純物が注入されない。したがって、ｐ型不純物は、ゲートトレンチ２２の底面に注入される。ｐ型不純物のイオン注入は、２００℃以上の高温で実施される。このため、ゲートトレンチ２２の底面にｐ型不純物が注入されるときに、その注入領域（すなわち、ゲートトレンチ２２の底面近傍の半導体層）に結晶欠陥が生成され難い。また、マスク４２が高い耐熱性を有するので、高温でイオン注入を行っても問題は生じない。
【００３８】
次に、半導体基板１２ｘを熱処理することで、半導体基板１２ｘに注入されたｐ型不純物を活性化させる。ダミートレンチ５０の側面に注入されたｐ型不純物（図８参照）が活性化することで、図１３に示すように、埋め込み層３９の側方に接続領域３８が形成される。また、ダミートレンチ５０の底面に注入されたｐ型不純物（図１２参照）が活性化することで、図１３に示すように、底部領域３６が形成される。底部領域３６は、ゲートトレンチ２２の底面に露出する範囲全体に形成される。活性化工程では、ダミートレンチ５０の側面に注入されたｐ型不純物がゲートトレンチ２２の側面まで拡散するので、接続領域３８はゲートトレンチ２２の側面に露出する位置まで分布するように形成される。接続領域３８の下端は、底部領域３６と繋がる。また、接続領域３８の上端は、ボディ領域３２と繋がる。このため、接続領域３８を介して、底部領域３６がボディ領域３２に接続される。上述したように、ダミートレンチ５０の側面へのｐ型不純物の注入時に結晶欠陥が形成され難いので、結晶欠陥密度が低い接続領域３８が形成される。また、上述したように、ゲートトレンチ２２の底面へのｐ型不純物の注入時に結晶欠陥が形成され難いので、結晶欠陥密度が低い底部領域３６が形成される。
【００３９】
次に、図１４に示すように、ゲートトレンチ２２の底面上に、底部絶縁層２４ａを形成する。次に、底部絶縁層２４ａの上側のゲートトレンチ２２の側面を覆うように、側面絶縁膜２４ｂを形成する。次に、底部絶縁層２４ａと側面絶縁膜２４ｂの形成後のゲートトレンチ２２の内部に、ゲート電極２６を形成する。ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２ｘから絶縁されるように形成される。また、ゲート電極２６は、接続領域３８及び埋め込み層３９が設けられていない断面において、ゲート電極２６の下端部がボディ領域３２の下端部よりも下側に位置するように形成される。図１４に示すようにゲート絶縁層２４とゲート電極２６が形成されることで、ドリフト領域３４が、接続領域３８が存在しない位置で、ゲートトレンチ２２の側面において底部絶縁層２４ａと側面絶縁膜２４ｂに接する状態となる。また、ボディ領域３２が、ドリフト領域３４の上側で側面絶縁膜２４ｂに接する状態となる。また、ソース領域３０が、ボディ領域３２の上側で側面絶縁膜２４ｂに接する状態となる。また、底部領域３６が、ゲートトレンチ２２の底面において底部絶縁層２４ａと接する状態となる。また、接続領域３８が、ゲートトレンチ２２の側面において側面絶縁膜２４ｂに接する状態となる。
【００４０】
その後、層間絶縁膜２８、上部電極７０及び下部電極７２を形成することで、図１〜３に示すＭＯＳＦＥＴ１０が完成する。
【００４１】
以上に説明したように、この製造方法では、接続領域３８を形成するためのｐ型不純物の注入（図８参照）のときに、ダミートレンチ５０の内面を選択的に覆うマスクを形成する必要がない。また、半導体基板１２ｘの上面１２ａを覆うマスク４０は、耐熱性が高い酸化シリコン等によって形成することができる。このため、ダミートレンチ５０の側面へのｐ型不純物の注入を高温で行うことが可能であり、結晶欠陥密度が低い接続領域３８を形成することができる。したがって、ＭＯＳＦＥＴ１０がオフ状態のときに、接続領域３８を介して流れるリーク電流を抑制することができる。また、上述したように、底部領域３６を形成するためのｐ型不純物注入も高温で行うことが可能であり、結晶欠陥密度が低い底部領域３６を形成することができる。このため、ＭＯＳＦＥＴ１０によりリーク電流が流れ難い。このため、この製造方法によれば、リーク電流が流れ難いＭＯＳＦＥＴ１０を製造することができる。
【００４２】
また、接続領域３８をｐ型不純物のイオン注入によって形成すると、活性化工程における温度や加熱時間を調節することで、接続領域３８に注入されたｐ型不純物の拡散距離を調節することができる。拡散距離を長くすることで、接続領域３８を底部領域３６に確実に接続することができる。したがって、この製造方法によれば、接続領域３８を介して底部領域３６がボディ領域３２に接続されているＭＯＳＦＥＴ１０を安定して製造することができる。
【００４３】
なお、上述した実施形態では、ソース領域形成工程（図６に示す、ドリフト領域３４、ボディ領域３２及びソース領域３０を含む積層構造の形成）、接続領域注入工程（図７〜９に示す、ダミートレンチ５０の形成、ダミートレンチ５０の側面へのｐ型不純物注入、及び、埋め込み層３９の形成）、ゲート構造形成工程（図１０〜１４に示す、ゲートトレンチ２２の形成、ゲートトレンチ２２の底面へのｐ型不純物注入、ゲート絶縁層２４の形成、及び、ゲート電極２６の形成）の順に各工程を行った。しかしながら、各工程の実施順序を変更してもよい。例えば、ソース領域形成工程の後にゲート構造形成工程を行い、その後に接続領域注入工程を行ってもよい。また、接続領域注入工程の後にゲート構造形成工程を行い、その後にソース領域形成工程を行ってもよい。また、接続領域注入工程の後にソース領域形成工程を行い、その後にゲート構造形成工程を行ってもよい。また、ゲート構造形成工程の後に接続領域注入工程を行い、その後にソース領域形成工程を行ってもよい。また、ゲート構造形成工程の後にソース領域形成工程を行い、その後に接続領域注入工程を行ってもよい。その他にも、ＭＯＳＦＥＴ１０に必要な構造が得られれば、各工程の実施順序を適宜変更することができる。
【００４４】
また、上述した実施形態では、ダミートレンチ５０をｐ型の埋め込み層３９によって埋めたが、ｎ型の埋め込み層によってダミートレンチ５０を埋めてもよい。このような構成でも、底部領域３６とボディ領域３２を接続する接続領域３８を形成することができる。但し、ダミートレンチ５０をｎ型の埋め込み層で埋めると、ｐ型半導体として接続領域３８のみがボディ領域３２から下方向に突出した構造となり、接続領域３８近傍に電界が集中し易い構造となる。したがって、ダミートレンチ５０をｐ型の埋め込み層３９で埋めることがより好ましい。
【００４５】
また、上述した実施形態では、図８に示すように、ダミートレンチ５０の側面へのｐ型不純物注入において、半導体基板１２ｘの上面１２ａの全域がマスク４０によって覆われていた。しかしながら、上面１２ａの一部がマスク４０に覆われおり、上面１２ａの他部がマスク４０に覆われていなくてもよい。
【００４６】
また、上述した実施形態では、ｎチャネル型のＭＯＳＦＥＴの製造方法について説明したが、ｐチャネル型のＭＯＳＦＥＴ等の他のスイッチング素子に本明細書に開示の製造方法を適用することができる。上述した実施形態において、ｎ型とｐ型を反転させることで、ｐチャネル型のＭＯＳＦＥＴの構造が得られる。
【００４７】
上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態のドリフト領域３４は、請求項の第１領域の一例である。実施形態のソース領域３０は、請求項の第２領域の一例である。
【００４８】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００４９】
本明細書が開示する一例のスイッチング素子の製造方法では、ダミートレンチの側面への第１導電型不純物の注入が、半導体基板を２００℃以上に加熱した状態で行われてもよい。
【００５０】
この構成によれば、接続領域に結晶欠陥が形成されることをより効果的に抑制することができる。
【００５１】
本明細書が開示する一例のスイッチング素子の製造方法では、スイッチング素子において、接続領域が、ゲートトレンチの側面を覆うゲート絶縁膜に接するという構造が得られるように各工程が実施されてもよい。
【００５２】
本明細書が開示する一例のスイッチング素子の製造方法では、ダミートレンチを埋める半導体層が、第１導電型であってもよい。
【００５３】
この構成によれば、スイッチング素子内での電界集中を抑制することができる。
【００５４】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００５５】
１０    ：ＭＯＳＦＥＴ
１２    ：半導体基板
２２    ：ゲートトレンチ
２４    ：ゲート絶縁層
２４ａ  ：底部絶縁層
２４ｂ  ：側面絶縁膜
２６    ：ゲート電極
２８    ：層間絶縁膜
３０    ：ソース領域
３１    ：ボディコンタクト領域
３２    ：ボディ領域
３４    ：ドリフト領域
３５    ：ドレイン領域
３６    ：底部領域
３８    ：接続領域
３９    ：埋め込み層
４０    ：マスク
４２    ：マスク
５０    ：ダミートレンチ
７０    ：上部電極
７２    ：下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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