(57)【要約】【課題】記憶密度を向上できる半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、積層体と、複数の柱状部と、複数の絶縁部材と、を備える。前記複数の柱状部は、第１絶縁部材の第１絶縁部分及び第２絶縁部分の間に位置する第１柱状部と、第２絶縁部材の第１絶縁部分及び第２絶縁部分の間に位置する第２柱状部と、第３絶縁部材の第１絶縁部分の両端と対向する第３柱状部及び第４柱状部と、を含む。前記第３柱状部及び前記第４柱状部の前記第２方向の距離は、前記第１柱状部及び前記第２柱状部の前記第２方向の距離よりも短い。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、第１方向に互いに離れて積層された複数の電極膜を含む積層体と、
前記積層体内に設けられ、前記第１方向に延びる半導体部をそれぞれ含む複数の柱状部と、
前記積層体内に設けられ、前記第１方向と交差して前記基板の上面に平行な第２方向に沿って前記柱状部と交互に配置された絶縁部分をそれぞれ含む複数の絶縁部材と、
を備え、
前記複数の絶縁部材は、前記第２方向に沿って互い離れて配置された第１絶縁部材及び第２絶縁部材と、前記第２方向と交差して前記基板の上面に平行な第３方向から見たときに、前記第１絶縁部材及び前記第２絶縁部材と一部が重なるように、前記第３方向に沿って前記第１絶縁部材及び前記第２絶縁部材から離れて位置する第３絶縁部材と、を含み、
前記絶縁部分は、少なくとも１つの第１絶縁部分と、前記第１絶縁部分が間に位置する複数の第２絶縁部分と、を含み、
前記複数の柱状部は、前記第１絶縁部材の前記第１絶縁部分及び前記第２絶縁部分の間に位置する第１柱状部と、前記第２絶縁部材の前記第１絶縁部分及び前記第２絶縁部分の間に位置する第２柱状部と、前記第３絶縁部材の前記第１絶縁部分の両端と対向する第３柱状部及び第４柱状部と、を含み、
前記第３柱状部及び前記第４柱状部の前記第２方向の距離は、前記第１柱状部及び前記第２柱状部の前記第２方向の距離よりも短い、半導体記憶装置。
【請求項２】
前記複数の電極膜は、前記第２方向で前記第１絶縁部材及び前記第２絶縁部材の間に位置する第１部分と、前記第１部分につながって、前記第３方向で前記第１絶縁部材及び前記第２絶縁部材と前記第３絶縁部材との間に位置して前記第２方向に延びる第２部分と、を含む、請求項１記載の半導体記憶装置。
【請求項３】
前記第１柱状部及び前記第２柱状部は、前記第２方向において、前記第１絶縁部材の前記第２絶縁部分、前記第２絶縁部材の前記第２絶縁部分、及び、前記積層体の一部を介して対向している請求項１または２記載の半導体記憶装置。
【請求項４】
前記複数の絶縁部材は、前記第２方向に沿って前記第３絶縁部材から離れた第４絶縁部材をさらに含み、
前記第３方向から見たときに、前記第２絶縁部材の一部は、前記第３絶縁部材及び前記第４絶縁部材と重なる請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記複数の絶縁部材は、前記第３方向において前記第１絶縁部材との間で前記第３絶縁部材の一部が位置する第５絶縁部材と、前記第２方向に沿って前記第５絶縁部材から離れて配置され、前記第３方向において前記第２絶縁部材との間で前記第３絶縁部材の一部が位置する第６絶縁部材と、をさらに含み、
前記複数の柱状部は、前記第５絶縁部材の前記第１絶縁部分及び前記第２絶縁部分の間に位置する第５柱状部と、前記第６絶縁部材の前記第１絶縁部分及び前記第２絶縁部分の間に位置する第６柱状部と、をさらに含み、
前記第３柱状部及び前記第４柱状部は、前記第１柱状部、前記第２柱状部、前記第５柱状部及び前記第６柱状部によって囲まれた領域内に位置する請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記積層体内に設けられ、前記柱状部の前記第３方向の両側に位置する複数の電荷蓄積膜をさらに備えた請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記電極膜は、シリコンを含む請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
第１方向において互いに離れた複数の電極膜を含む積層体と、
前記積層体内に設けられた第１メモリ部及び第２メモリ部と、
を備え、
前記第１メモリ部は、複数の第１柱状部を含み、前記複数の第１柱状部は、前記第１方向に延び、前記第１方向と交差する第２方向に沿って互いに離れて並び、
前記第２メモリ部は、複数の第２柱状部を含み、前記複数の第２柱状部は、前記第１方向に延び、前記第２方向に沿って互いに離れて並び、
前記複数の電極膜の一部は、前記第１メモリ部と前記第２メモリ部との間に設けられ、
前記第１メモリ部から前記第２メモリ部への方向は、前記第２方向に沿い、
前記複数の第１柱状部は、前記第２メモリ部に最も近い第１近接柱状部を含み、
前記複数の第２柱状部は、前記第１メモリ部に最も近い第２近接柱状部を含み、
前記複数の第１柱状部のピッチは、前記第１近接柱状部の前記第２方向における第１中心部と、前記第２近接柱状部の前記第２方向における第２中心部と、の間の距離よりも短い、半導体記憶装置。
【請求項９】
前記積層体内に設けられた第３メモリ部をさらに備え、
前記第３メモリ部は、複数の第３柱状部を含み、前記複数の第３柱状部は、前記第１方向に延び、前記第２方向に沿って互いに離れて並び、
前記第３メモリ部は、前記第１方向及び前記第２方向を含む平面と交差する第３方向において、前記第１メモリ部の一部、及び、前記第２メモリ部の一部と重なり、
前記複数の電極膜の別の一部は、前記第１メモリ部の前記一部と、前記第３メモリ部と、の間、及び、前記第２メモリ部の前記一部と、前記第３メモリ部と、の間に設けられる、請求項８記載の半導体記憶装置。
【請求項１０】
第１方向において互いに離れた複数の電極膜を含む積層体であって、前記複数の電極膜の１つは、前記第１部分領域及び第２部分領域を含む、前記積層体と、
前記第１部分領域と前記第２部分領域との間に設けられた第１絶縁領域と、
前記第１部分領域と前記第２部分領域との間に設けられた第２絶縁領域であって、前記第１絶縁領域から前記第２絶縁領域への第２方向は、前記第１部分領域から前記第２部分領域への第３方向と、前記第１方向と、を含む平面と交差した、前記第２絶縁領域と、
前記第１絶縁領域と前記第２絶縁領域との間において前記第１部分領域と前記第２部分領域との間を通り前記第１方向に延びる第１半導体部材と、
前記第１絶縁領域と前記第２絶縁領域との間において前記第１半導体部材と前記第２部分領域との間を通り前記第１方向に延びる第２半導体部材と、
前記第１半導体部材と前記第２半導体部材との間に設けられ前記第１絶縁領域及び前記第２絶縁領域と接する第１中間絶縁領域と、
前記第１部分領域と前記第１半導体部材との間に設けられた第１メモリ部と、
前記第２部分領域と前記第２半導体部材との間に設けられた第２メモリ部と、
を備えた、半導体記憶装置。
【請求項１１】
前記第１絶縁領域、前記第２絶縁領域、前記第１半導体部材、前記第２半導体部材、前記第１メモリ部及び前記第２メモリ部を含む構造体が、複数設けられ、
前記複数の構造体は、第１構造体及び第２構造体を含み、
前記第１構造体から前記第２構造体への方向は、前記第２方向に沿い、
前記複数の電極膜の前記１つは、前記第１構造体と前記第２構造体との間の第３部分領域を含み、
前記第３部分領域は、前記第１部分領域及び前記第２部分領域と連続した、請求項１０記載の半導体記憶装置。
【請求項１２】
前記複数の構造体は、第３構造体をさらに含み、
前記第１構造体の一部から、前記第３構造体の一部への方向は、前記第３方向に沿い、
前記第３部分領域から前記第３構造体の他部への方向は、前記第３方向に沿う、請求項１１記載の半導体記憶装置。
【請求項１３】
前記第３部分領域から、前記第３構造体に含まれる前記第１半導体部材への方向は、前記第３方向に沿う、請求項１２記載の半導体記憶装置。
【請求項１４】
前記第３部分領域から、前記第３構造体に含まれる前記第１絶縁領域への方向は、前記第３方向に沿う、請求項１２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
３次元構造の半導体記憶装置が提案されている。半導体記憶装置において、記憶密度の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９８３７４３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、記憶密度を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、積層体と、複数の柱状部と、複数の絶縁部材と、を備える。前記積層体は、前記基板上に設けられ、第１方向に互いに離れて積層された複数の電極膜を含む。前記複数の柱状部は、前記積層体内に設けられ、前記第１方向に延びる半導体部をそれぞれ含む。前記複数の絶縁部材は、前記積層体内に設けられ、前記第１方向と交差して前記基板の上面に平行な第２方向に沿って前記柱状部と交互に配置された絶縁部分をそれぞれ含む。前記複数の絶縁部材は、前記第２方向に沿って互いに離れて配置された第１絶縁部材及び第２絶縁部材と、前記第２方向と交差して前記基板の上面に平行な第３方向から見たときに、前記第１絶縁部材及び前記第２絶縁部材と一部が重なるように、前記第３方向に沿って前記第１絶縁部材及び前記第２絶縁部材から離れた第３絶縁部材と、を含む。前記絶縁部分は、第１絶縁部分と、複数の第２絶縁部分と、を含む。前記複数の第２絶縁部分の間に前記第１絶縁部分が設けられる。前記複数の柱状部は、前記第１絶縁部材の前記第１絶縁部分及び前記第２絶縁部分の間に位置する第１柱状部と、前記第２絶縁部材の前記第１絶縁部分及び前記第２絶縁部分の間に位置する第２柱状部と、前記第３絶縁部材の前記第１絶縁部分の両端と対向する第３柱状部及び第４柱状部と、を含む。前記第３柱状部及び前記第４柱状部の前記第２方向の距離は、前記第１柱状部及び前記第２柱状部の前記第２方向の距離よりも短い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示す平面図である。
【図２】第１実施形態に係る半導体記憶装置の一部を例示する平面図である。
【図３】第１実施形態に係る半導体記憶装置を例示する断面図である。
【図４】第１実施形態に係る半導体記憶装置を例示する断面図である。
【図５】図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す模式図である。
【図６】図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す模式図である。
【図７】図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す模式図である。
【図８】図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す模式図である。
【図９】図９（ａ）及び図９（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す模式図である。
【図１０】第１実施形態に係る半導体記憶装置を示す模式的断面図である。
【図１１】第２実施形態に係る半導体記憶装置を例示する模式的平面図である。
【図１２】第２実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図１３】第２実施形態に係る半導体記憶装置の一部を例示する模式的断面図である。
【図１４】第２実施形態に係る半導体記憶装置の製造方法を例示する模式的平面図である。
【図１５】第２実施形態に係る半導体記憶装置の製造方法を例示する模式的平面図である。
【図１６】第２実施形態に係る半導体記憶装置の製造方法を例示する模式的平面図である。
【図１７】第２実施形態に係る半導体記憶装置の製造方法を例示する模式的平面図である。
【図１８】第２実施形態に係る半導体記憶装置を例示する模式的平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置を例示する平面図である。  
図２は、第１実施形態に係る半導体記憶装置の一部を例示する平面図である。  
図３及び図４は、第１実施形態に係る半導体記憶装置を例示する断面図である。  
図２は、図１の一部ＡＰを示す。図３は、図１のＢ１−Ｂ２線断面図である。図４は、図１のＣ１−Ｃ２線の断面図である。
【０００９】
図１〜図４に示すように、実施形態に係る半導体記憶装置１１０において、基板１０が設けられている。基板１０は、例えば、シリコン（Ｓｉ）の単結晶を含む。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で且つ相互に直交する方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。１つの例において、Ｚ方向は、第１方向である。
【００１１】
図１、図３及び図４に示すように、半導体記憶装置１１０には、積層体１５と、絶縁部材１６と、柱状部２２と、絶縁部材２３と、が設けられている。
【００１２】
図３及び図４に示すように、積層体１５には複数の絶縁膜１２及び複数の電極膜１３が設けられており、絶縁膜１２及び電極膜１３が１層ずつ交互にＺ方向に積層されている。絶縁膜１２及び電極膜１３の積層数は、任意である。絶縁膜１２は、例えばシリコン酸化物（ＳｉＯ）を含む。電極膜１３は、例えば、ポリシリコンを含む。電極膜１３は、例えば、タングステン（Ｗ）等の金属材料を含んでも良い。
【００１３】
例えば、複数の電極膜１３の内、最下層に位置する電極膜１３は、ソース側選択ゲートＳＧＳであって、絶縁膜１２を介して基板１０上に設けられている。例えば、複数の電極膜１３の内、最上層に位置する電極膜１３は、ドレイン側選択ゲートＳＧＤである。例えば、複数の電極膜１３の内、最下層の電極膜１３（ソース側選択ゲートＳＧＳ）と、最上層の電極膜１３（ドレイン側選択ゲートＳＧＤ）との間に設けられた電極膜１３は、ワード線ＷＬである。なお、図１は、積層体１５の電極膜１３（例えば、ソース側選択ゲートＳＧＳやワード線ＷＬ）を上面から見た図に相当する。
【００１４】
例えば、基板１０上には積層体１５が複数設けられており、複数の積層体１５は、Ｙ方向に沿って互いに離れるように配置されている。
【００１５】
絶縁部材１６は、積層体１５間に設けられている。絶縁部材１６は、Ｚ方向において積層体１５を貫いている。絶縁部材１６は、積層体１５に形成されたスリットＳＴ内に位置する。絶縁部材１６の形状は、Ｘ方向を長手方向としＸＺ平面に沿って拡がる板状である。絶縁部材１６は、例えばシリコン酸化物を含む。絶縁部材１６によって、積層体１５、及び、積層体１５内の素子（例えば、柱状部２２）が分離されている。
【００１６】
柱状部２２は、積層体１５内に複数設けられている。図２及び図３に示すように、柱状部２２は、シリコンピラー２０（半導体部）と、絶縁膜２１と、を含む。絶縁膜２１は、例えばトンネル絶縁膜である。
【００１７】
シリコンピラー２０は、積層体１５内をＺ方向に延びる。シリコンピラー２０は、例えばポリシリコンを含み、その形状は円柱形又は楕円柱形である。シリコンピラー２０の下端は基板１０に接している。シリコンピラー２０は、チャネルとして機能する。この例では、シリコンピラー２０内には、例えばシリコン酸化物を含むコア部２０ｃが設けられていている。
【００１８】
絶縁膜２１は、シリコンピラー２０の側面上に設けられている。絶縁膜２１に、半導体記憶装置１１０の駆動電圧の範囲の電圧が印加されると、絶縁膜２１には電流が流れる。絶縁膜２１は、例えば、シリコン酸化物を含む。絶縁膜２１は、例えば、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜でも良い。
【００１９】
絶縁部材２３はＺ方向において積層体１５を貫いている。絶縁部材２３は、積層体１５に形成されたメモリトレンチＭＴ内に位置する。絶縁部材２３は、例えばシリコン酸化物を含む。
【００２０】
なお、柱状部２２及び絶縁部材２３の配置については、後述する。
【００２１】
図１及び図４に示すように、積層体１５の上部内には、Ｘ方向に延びる絶縁部材２４が設けられている。絶縁部材２４は、積層体１５の上部に形成された溝Ｔ内に位置する。絶縁部材２４は、上から１又は複数の電極膜１３を分断している。電極膜１３のうち、上から１又は複数の電極膜１３は、柱状部２２、絶縁部材２３及び絶縁部材２４により分断されている。これにより、Ｘ方向に延びる複数のライン状のドレイン側選択ゲートＳＧＤが形成される。実施形態においては、絶縁部材１６間の１つの電極膜１３が、柱状部２２、絶縁部材２３及び絶縁部材２４により分断され、Ｘ方向に延びてＹ方向に沿って配置された４つのドレイン側選択ゲートＳＧＤが形成されている。
【００２２】
絶縁部材２４よりも下方に設けられた電極膜１３は、柱状部２２及び絶縁部材２３によって形状が規定されている。実施形態においては、これらの電極膜１３によってソース側選択ゲートＳＧＳ及びワード線ＷＬが構成され、電極膜１３は、Ｘ方向に延びＹ方向に沿って配置された４つの配線部分１７と、Ｘ方向に延び配線部分１７同士を連結する連結部分１８とを含む。
【００２３】
図２及び図３に示すように、絶縁膜２１と電極膜１３との間には、電荷蓄積膜２６が設けられている。電荷蓄積膜２６は電荷を蓄積する能力がある膜であって、電子のトラップサイトを持つ材料を含む。例えば、電荷蓄積膜２６は、シリコン窒化物（ＳｉＮ）を含む。電荷蓄積膜２６は、柱状部２２のＹ方向両側に位置しており、Ｘ方向両側には位置していない。これにより、１つの柱状部２２のＹ方向両側に配置された電荷蓄積膜２６は、互いに離れている。例えば、電荷蓄積膜２６の形状は、柱状部２２の側面上を半周する半環状である。
【００２４】
電荷蓄積膜２６と電極膜１３との間には、絶縁膜２７が設けられている。絶縁膜２７は、例えば、ブロック絶縁膜である。絶縁膜２７は、半導体記憶装置１１０の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。絶縁膜２７は、例えば、シリコン酸化物を含む。絶縁膜２７は、例えば、電荷蓄積膜２６側からシリコン酸化層及びアルミニウム酸化層が積層された積層膜でも良い。
【００２５】
積層体１５上には、上部配線（図示せず）が設けられている。上部配線には、Ｙ方向に延び、プラグ（図示せず）を介してシリコンピラー２０に接続されたビット線が含まれる。
【００２６】
ドレイン側選択ゲートＳＧＤとシリコンピラー２０との交差部分毎に、ドレイン側選択トランジスタが構成される。ソース側選択ゲートＳＧＳとシリコンピラー２０との交差部分毎に、ソース側選択トランジスタが構成される。ワード線ＷＬとシリコンピラー２０との交差部分毎に、メモリセルが構成される。これにより、シリコンピラー２０に沿って複数のメモリセルが直列に接続され、その両端にはソース側選択トランジスタ及びドレイン側選択トランジスタが接続されて、ＮＡＮＤストリングが構成されている。
【００２７】
以下、柱状部２２及び絶縁部材２３の配置の例について、説明する。
【００２８】
図１に示すように、複数の柱状部２２と、複数の絶縁部分と、は、第２方向（例えばＸ方向）において、交互に配置される。複数の柱状部２２は、Ｘ方向に延びる複数の列に沿って配置されている。例えば、柱状部２２のＸ方向の位置は、Ｙ方向で隣り合う列間で異なる。図１の例では、複数の柱状部２２は、第１の列２２Ｃ１、第２の列２２Ｃ２及び第３の列２２Ｃ３に沿って配置され、柱状部２２のＸ方向の位置は、第１の列２２Ｃ１及び第２の列２２Ｃ２間で異なり、第２の列２２Ｃ２及び第３の列２２Ｃ３間で異なる。柱状部２２のＸ方向の位置は、第１の列２２Ｃ１及び第３の列２２Ｃ３間で略同じである。なお、Ｘ方向に延びている列の数は任意である。
【００２９】
第１の列２２Ｃ１に配置された柱状部２２ａ１、２２ｂ１と、第３の列２２Ｃ３に配置された柱状部２２ａ２、２２ｂ２と、の間で囲まれた領域２２Ｒ内に、第２の列２２Ｃ２に配置された複数の柱状部２２が位置している。例えば、領域２２Ｒ内には、第２の列２２Ｃ２に配置された柱状部２２ｃ、２２ｄが位置している。領域２２Ｒは、柱状部２２ａ１、２２ｂ１、２２ａ２、２２ｂ２の中心によって形成される領域であって、Ｚ方向から見て矩形状の領域である。なお、柱状部２２の中心とは、柱状部２２の形状が円柱形である場合、円柱の中心に相当する。
【００３０】
複数の絶縁部材２３は、Ｘ方向に延びる第１の列２２Ｃ１、第２の列２２Ｃ２及び第３の列２２Ｃ３に沿って配置されている。第１の列２２Ｃ１、第２の列２２Ｃ２及び第３の列２２Ｃ３のそれぞれにおいて、複数の絶縁部材２３は互いに離れて配置されている。各列に沿って配置される絶縁部材２３の数は任意である。
【００３１】
Ｘ方向において隣り合う絶縁部材２３間には領域２３Ｒが形成されており、領域２３Ｒによって、Ｘ方向において隣り合う絶縁部材２３が分断されている。領域２３Ｒ内には、積層体１５の一部（例えば、連結部分１８）が位置している。図４に示すように、領域２３Ｒ内には絶縁部材２４が位置している。
【００３２】
例えば、Ｙ方向から見たときに、第１の列２２Ｃ１に沿って配置された絶縁部材２３の一部は、第２の列２２Ｃ２に沿って配置された絶縁部材２３の一部と重なる。例えば、Ｙ方向から見たときに、第２の列２２Ｃ２に沿って配置された絶縁部材２３の一部は、第３の列２２Ｃ３に沿って配置された絶縁部材２３の一部と重なる。例えば、Ｙ方向から見たときに、第１の列２２Ｃ１に沿って配置された絶縁部材２３は、第３の列２２Ｃ３に沿って配置された絶縁部材２３と重なる。
【００３３】
絶縁部材２３は、絶縁部分２３ａ及び絶縁部分２３ｂを含む。絶縁部分２３ａは、Ｘ方向において柱状部２２に対向している。例えば、絶縁部分２３ａは、Ｘ方向において柱状部２２の絶縁膜２１に接する。
【００３４】
絶縁部分２３ｂは、Ｘ方向の一端で柱状部２２に対向し、Ｘ方向の他端では積層体１５の一部（例えば、連結部分１８）に対向している。例えば、絶縁部分２３ｂは、Ｘ方向の一端で柱状部２２の絶縁膜２１に接しており、Ｘ方向の他端では積層体１５の一部（例えば、連結部分１８）に接する。
【００３５】
図１の例では、絶縁部材２３は、３つの絶縁部分２３ａと、２つの絶縁部分２３ｂによって構成されている。柱状部２２と、絶縁部材２３の絶縁部分（絶縁部分２３ａまたは絶縁部分２３ｂ）とはＸ方向に交互に配置されている。絶縁部分２３ｂ、柱状部２２、絶縁部分２３ａ、柱状部２２、絶縁部分２３ａ、柱状部２２、絶縁部分２３ａ、柱状部２２、絶縁部分２３ｂがＸ方向に配置されている。なお、このような絶縁部分及び柱状部２２の配置において、絶縁部分及び柱状部２２のそれぞれの数は任意である。
【００３６】
例えば、絶縁部分２３ａが間に位置する柱状部２２ｃ、２２ｄ間の距離ｄ１は、絶縁部分２３ｂ及び積層体１５の一部（例えば、連結部分１８）が間に位置する柱状部２２ｅ、２２ｆ間の距離ｄ２よりも短い。距離ｄ１は、柱状部２２ｃの中心と、柱状部２２ｄの中心と、の間の距離に対応する。距離ｄ２は、柱状部２２ｅの中心と、柱状部２２ｆの中心と、の間の距離に対応する。距離ｄ２は、柱状部２２ａ１、２２ｂ１間の距離と略同じである。距離ｄ２は、柱状部２２ａ２、２２ｂ２間の距離と略同じである。なお、柱状部２２間の距離とは、柱状部２２の形状が円柱形である場合、円柱の中心間の距離に相当する。
【００３７】
以下、実施形態に係る半導体記憶装置の製造方法の例について説明する。
【００３８】
図５（ａ）及び図５（ｂ）〜図９（ａ）及び図９（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す模式図である。
【００３９】
図５（ａ）〜図９（ａ）は平面図であって、図５（ａ）〜図９（ａ）に示される領域は、図１に示される領域に相当する。図５（ｂ）〜図９（ｂ）は、図５（ａ）〜図９（ａ）のＤ１−Ｄ２線の断面図である。
【００４０】
先ず、図５（ａ）及び図５（ｂ）に示すように、基板１０上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜１２及び電極膜１３を交互に形成して積層体１５を形成する。例えば、絶縁膜１２は、シリコン酸化物により形成され、電極膜１３は、ポリシリコンにより形成される。
【００４１】
続いて、例えば、フォトリソグラフィ法、及び、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより、積層体１５を選択的に除去する。これにより、積層体１５に複数のメモリトレンチＭＴが形成される。メモリトレンチＭＴの底面には、基板１０が露出する。
【００４２】
Ｚ方向から見て、メモリトレンチＭＴの形状は矩形であり、Ｘ方向における長さがＹ方向における長さよりも長い。複数のメモリトレンチＭＴは、Ｘ方向に延びる複数の列に沿って形成される。電極膜１３は、Ｘ方向に延びる配線部分１７と、Ｘ方向において隣り合うメモリトレンチＭＴ間に配置され、配線部分１７同士を連結する連結部分１８とを含む。連結部分１８によって配線部分１７が変形又は倒壊することを抑制する。
【００４３】
続いて、例えばＣＶＤ法により、メモリトレンチＭＴ内に絶縁部材２３を形成する。絶縁部材２３は、例えば、シリコン酸化物により形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理を施すことで、積層体１５上のシリコン酸化物等を除去する。
【００４４】
次に、図６（ａ）及び図６（ｂ）に示すように、例えば、フォトリソグラフィ法、及び、ＲＩＥ等の異方性エッチングにより、積層体１５を選択的に除去する。これにより、積層体１５に複数のメモリホールＭＨが形成される。メモリホールＭＨの底面には、基板１０が露出する。Ｚ方向から見て、メモリホールＭＨの形状は、例えば、円形又は楕円形である。メモリホールＭＨは、Ｘ方向に延びる複数の列、例えば３列をなして形成される。
【００４５】
メモリホールＭＨは、絶縁部材２３を分断するように形成される。複数のメモリホールＭＨは、絶縁部材２３毎にＸ方向に沿って配置される。これにより、絶縁部材２３のそれぞれにおいて、３つの絶縁部分２３ａ、及び、２つの絶縁部分２３ｂが形成される。例えば、絶縁部分２３ａは、Ｘ方向においてメモリホールＭＨに接している。例えば、絶縁部分２３ｂは、Ｘ方向の一端でメモリホールＭＨに接しており、Ｘ方向の他端では積層体１５の一部に接している。
【００４６】
続いて、メモリホールＭＨを介して電極膜１３をエッチングする。これにより、メモリホールＭＨの内壁面において、電極膜１３の露出面が後退し、凹部１３ｄが形成される。凹部１３ｄはメモリホールＭＨのＹ方向両側にそれぞれ形成され、凹部１３ｄの形状は半環状である。
【００４７】
次に、図７（ａ）及び図７（ｂ）に示すように、メモリホールＭＨを介して、凹部１３ｄの内面上に絶縁膜２７を形成した後、絶縁膜２７の表面上に電荷蓄積膜２６を形成する。例えば、絶縁膜２７は、シリコン酸化物により形成され、電荷蓄積膜２６は、シリコン窒化物により形成される。
【００４８】
続いて、メモリホールＭＨを介して、例えば、ウェットエッチング又はＣＤＥ（Chemical Dry Etching)等の等方性エッチングを施すことにより、電荷蓄積膜２６及び絶縁膜２７における凹部１３ｄの外部に形成された部分を除去する。これにより、電荷蓄積膜２６及び絶縁膜２７が凹部１３ｄ毎に分断される。
【００４９】
続いて、例えばＣＶＤ法により、メモリホールＭＨの内壁面上に絶縁膜２１を形成する。次に、メモリホールＭＨ内にシリコンを埋め込むことにより、シリコンピラー２０を形成する。これにより、シリコンピラー２０及び絶縁膜２１を含む柱状部２２が形成される。
【００５０】
次に、図８（ａ）及び図８（ｂ）に示すように、例えば、フォトリソグラフィ法、及び、ＲＩＥ等の異方性エッチングにより、積層体１５を選択的に除去する。これにより、積層体１５にＸ方向に延びるスリットＳＴが形成される。スリットＳＴは、３列をなす複数の柱状部２２のＹ方向両側に形成される。スリットＳＴの底面には、基板１０が露出する。
【００５１】
次に、図９（ａ）及び図９（ｂ）に示すように、例えば、フォトリソグラフィ法、及び、ＲＩＥ等の異方性エッチングにより、積層体１５を選択的に除去する。これにより、積層体１５の上部に溝Ｔが形成される。溝Ｔは、領域２３Ｒにおいて、上から１又は複数（図９（ｂ）では１つ）の電極膜１３を分断するが、それよりも下層の電極膜１３は分断しない。
【００５２】
続いて、例えばＣＶＤ法により、スリットＳＴ内に絶縁部材１６を形成し、溝Ｔ内に絶縁部材２４を形成する。絶縁部材１６、２４は、例えば、シリコン酸化物により形成される。その後、ＣＭＰ等の平坦化処理を施すことで、積層体１５上のシリコン酸化物等を除去する。なお、図９（ａ）は、積層体１５の電極膜１３（例えば、ソース側選択ゲートＳＧＳやワード線ＷＬ）を上面から見た図に相当する。  
このようにして、実施形態に係る半導体記憶装置１１０が製造される。
【００５３】
例えば、３次元構造の半導体記憶装置において、電極膜とチャネル（シリコンピラー）の交差部分毎にメモリセルが形成され、積層体内を延びる複数の溝（メモリトレンチ）によってメモリホールが分断されている。例えば、積層体内を、電極膜が延びる方向（例えば、Ｘ方向）に複数のメモリホールを配置する場合、溝はメモリホールを分断するようにＸ方向に延びて形成される。このような溝及びメモリホールを含む構造体は、電極膜が延びる方向と交差する方向（例えば、Ｙ方向）に複数配置される。第３方向は、例えば、Ｙ方向である。
【００５４】
しかしながら、このような半導体記憶装置では、複数の溝はそれぞれがＸ方向に延びるようにＹ方向に配置されている。したがって、複数の溝によって積層体が変形又は倒壊し、メモリホールが形成され難くなる虞がある。メモリホールが形成され難くなることで、メモリホール内にシリコンピラーや電荷蓄積膜が形成され難くなる。
【００５５】
積層体の変形や倒壊を抑制するために、一定の周期でメモリホール間のＸ方向の距離を長くして、Ｘ方向に延びる溝を分断するようにＹ方向で隣り合う溝同士を繋げることが考えられる。しかしながら、このように溝及びメモリホールを形成すると、Ｙ方向で溝を繋げる部分では、電極膜における配線容量が増加して配線遅延（ＲＣ遅延）が起こり易くなる。これにより、半導体記憶装置の電気特性が低下する。
【００５６】
実施形態に係る半導体記憶装置１１０では、電極膜１３（例えば、ワード線ＷＬ）は、Ｘ方向に延びる複数の配線部分１７と、Ｘ方向において隣り合う絶縁部材２３間に位置し、配線部分１７同士を連結する連結部分１８とを含む。Ｘ方向において隣り合う絶縁部材２３間には、連結部分１８を含む積層体１５の一部が支持体として位置する。
【００５７】
本実施形態では、複数の絶縁部材２３が、連結部分１８を含む積層体１５の一部を介して、Ｘ方向に沿って相互に離れて配置されているので、積層体１５の変形や倒壊が抑制される。例えば、図５（ａ）及び図５（ｂ）の工程のように、メモリトレンチＭＴの形成時に、連結部分１８を含む積層体１５の一部が支持体として機能するので、積層体１５の変形や倒壊が抑制される。
【００５８】
本実施形態では、Ｙ方向で隣り合う絶縁部材２３同士が繋がらないように、電極膜１３の複数の配線部分１７はＸ方向に延びている。これにより、電極膜１３における配線容量の増加を抑制して配線遅延の発生を抑制する。そして、複数の配線部分１７が電極膜１３に流れる電流経路として寄与するので、電極膜１３に電流が流れ易くなる。したがって、半導体記憶装置の電気特性が向上する。
【００５９】
上記のように、本実施形態に係る半導体記憶装置１１０は、積層体１５（図３参照）、第１メモリ部ＭＰ１（図１参照）、及び、第２メモリ部ＭＰ２（図１参照）を含む。積層体１５は、複数の電極膜１３を含む。複数の電極膜１３は、第１方向（Ｚ方向）において互いに離れる。第１メモリ部ＭＰ１及び第２メモリ部ＭＰ２は、積層体１５内に設けられる。
【００６０】
第１メモリ部ＭＰ１は、複数の第１柱状部（柱状部２２ｃ及び柱状部２２ｄを含む柱状部２２）を含む。複数の第１柱状部は、第１方向（Ｚ方向）に延びる。複数の第１柱状部は、第２方向に沿って互いに離れて並ぶ。第２方向は、第１方向と交差する。図１の例では、第２方向は、Ｘ方向である。複数の第１柱状部の間には、絶縁部分２３ａが設けられる。複数の第１柱状部の１つと、積層体１５（複数の電極膜１３）と、の間に、絶縁部分２３ｂが設けられる。
【００６１】
第２メモリ部ＭＰ２は、複数の第２柱状部（柱状部２２ｆを含む柱状部２２）を含む。複数の第２柱状部は、第１方向（Ｚ方向）に延びる。複数の第２柱状部は、第２方向（Ｘ方向）に沿って互いに離れて並ぶ。複数の第２柱状部の間には、絶縁部分２３ａが設けられる。複数の第２柱状部の１つと、積層体１５（複数の電極膜１３）と、の間に、絶縁部分２３ｂが設けられる。
【００６２】
複数の電極膜１３の一部１３ｐは、第１メモリ部ＭＰ１と第２メモリ部ＭＰ２との間に設けられる（図１参照）。第１メモリ部ＭＰ１から第２メモリ部ＭＰ２への方向は、第２方向（Ｘ方向）に沿う。
【００６３】
複数の第１柱状部は、第２メモリ部ＭＰ２に最も近い第１近接柱状部２２Ａを含む。複数の第２柱状部は、第１メモリ部ＭＰ１に最も近い第２近接柱状部２２Ｂを含む。第１近接柱状部２２Ａの第２方向（Ｘ方向）における中心部を第１中心部ｃｐ１とする（図１参照）。第２近接柱状部２２Ｂの第２方向における中心部を第２中心部ｃｐ２とする（図１参照）。
【００６４】
複数の第１柱状部のピッチ（距離ｄ１：図１参照）は、第１中心部ｃｐ１と第２中心部ｃｐ２と、の間の距離ｄ２（Ｘ方向に沿う長さ、図１参照）よりも短い。
【００６５】
実施形態に係る半導体記憶装置１１０は、第３メモリ部ＭＰ３をさらに含んでも良い（図１参照）。第３メモリ部ＭＰ３は、積層体１５内に設けられる。第３メモリ部ＭＰ３は、複数の第３柱状部（柱状部２２ｂ１を含む柱状部２２：図１参照）を含む。複数の第３柱状部は、第１方向（Ｚ方向）に延びる。複数の第３柱状部は、第２方向（Ｘ方向）に沿って互いに離れて並ぶ。
【００６６】
第３メモリ部ＭＰ３は、第３方向において、第１メモリ部ＭＰ１の一部、及び、第２メモリ部ＭＰ２の一部と重なる。第３方向は、第１方向（Ｚ方向）及び第２方向（Ｘ方向）を含む平面（Ｚ−Ｘ平面）と交差する。第３方向は、例えば、Ｙ方向である。
【００６７】
複数の電極膜１３の別の一部（部分１３ｑ）は、第１メモリ部ＭＰ１の上記の一部と、第３メモリ部ＭＰ３と、の間、及び、第２メモリ部ＭＰ２の上記の一部と、第３メモリ部ＭＰ３と、の間に設けられる。
【００６８】
例えば、複数の第３柱状部（柱状部２２ｂ１を含む柱状部２２：図１参照）のピッチは、距離ｄ１と同じである。複数の第３柱状部のピッチは、第１中心部ｃｐ１と第２中心部ｃｐ２との間の上記の距離（距離ｄ２）よりも短い。
【００６９】
図１０は、第１実施形態に係る半導体記憶装置を示す模式的断面図である。  
図１０に示すように、第１実施形態に係る半導体記憶装置１１１においては、半導体記憶装置１１０における絶縁部材２３（図２参照）として、絶縁領域２３Ａ〜２３Ｃが設けられる。Ｙ方向において、絶縁領域２３Ｃと、電極膜１３の１つの領域と、の間に絶縁領域２３Ａが設けられる。Ｙ方向において、絶縁領域２３Ｃと、電極膜１３の別の１つの領域と、の間に絶縁領域２３Ｂが設けられる。
【００７０】
図１０に示すように、絶縁領域２３Ｃにより、１つの柱状部２２（図２参照）が２つの柱状部（柱状部２２及び２２Ｘ）に分けられる。柱状部２２Ｘは、シリコンピラー２０Ｘ（半導体部）と、絶縁膜２１Ｘと、コア部２０ｃＸと、を含む。
【００７１】
半導体記憶装置１１１における上記以外の構成は、半導体記憶装置１１０と同様である。例えば、複数の第１柱状部のピッチ（距離ｄ１：図１参照）は、第１中心部ｃｐ１と第２中心部ｃｐ２と、の間の距離ｄ２よりも短い。半導体記憶装置１１１においても、記憶密度を向上できる半導体記憶装置を提供できる。
【００７２】
（第２実施形態）  
図１１は、第２実施形態に係る半導体記憶装置を例示する模式的平面図である。  
図１２は、第２実施形態に係る半導体記憶装置を例示する模式的断面図である。  
図１１及び図１２に示すように、本実施形態に係る半導体記憶装置１２０は、積層体１５、第１絶縁領域７１ａ、第２絶縁領域７１ｂ、第１半導体部材５１及び第２半導体部材５２、第１中間絶縁領域７２、第１メモリ部６１及び第２メモリ部６２を含む。
【００７３】
積層体１５は、複数の電極膜１３を含む（図１２参照）。複数の電極膜１３は、第１方向において互いに離れる。
【００７４】
第１方向をＺ方向とする。第１方向に対して垂直な１つの方向をＸ方向とする。Ｚ方向及びＸ方向に対して垂直な方向をＹ方向とする。
【００７５】
複数の電極膜１３の１つは、第１部分領域Ｒ１及び第２部分領域Ｒ２を含む。第１部分領域Ｒ１から第２部分領域Ｒ２への方向は、例えば、第３方向（Ｙ方向）に沿う。
【００７６】
第１絶縁領域７１ａは、第１部分領域Ｒ１と第２部分領域Ｒ２との間に設けられる。
【００７７】
第２絶縁領域７１ｂは、第１部分領域Ｒ１と第２部分領域Ｒ２との間に設けられる。第１絶縁領域７１ａから第２絶縁領域７１ｂへの方向は、第２方向に沿う。第２方向は、第１部分領域Ｒ１から第２部分領域Ｒ２への第３方向（Ｙ方向）と、第１方向（Ｚ方向）と、を含む平面（Ｙ−Ｚ平面）と交差する。第２方向は、例えば、Ｘ方向である。
【００７８】
図１１に示すように、第１半導体部材５１は、第１絶縁領域７１ａと第２絶縁領域７１ｂとの間において、第１部分領域Ｒ１と第２部分領域Ｒ２との間を通る。図１２に示すように、第１半導体部材５１は、第１方向（Ｚ方向）に延びる。
【００７９】
図１１に示すように、第２半導体部材５２は、第１絶縁領域７１ａと第２絶縁領域７１ｂとの間において、第１半導体部材５１と第２部分領域Ｒ２との間を通る。図１２に示すように、第２半導体部材５２は、第１方向（Ｚ方向）に延びる。
【００８０】
図１１に示すように、第１中間絶縁領域７２は、第１半導体部材５１と第２半導体部材５２との間に設けられる。第１中間絶縁領域７２は、第１絶縁領域７１ａ及び第２絶縁領域７１ｂと接する。
【００８１】
第１メモリ部６１は、第１部分領域Ｒ１と第１半導体部材５１との間に設けられる。第２メモリ部６２は、第２部分領域Ｒ２と第２半導体部材５２との間に設けられる。
【００８２】
第１メモリ部６１は、例えば、第１内側絶縁膜６１ａ、第１電荷蓄積膜６１ｂ及び第１外側絶縁膜６１ｃを含む。第１半導体部材５１と第１部分領域Ｒ１との間に、第１電荷蓄積膜６１ｂが設けられる。第１半導体部材５１と第１電荷蓄積膜６１ｂとの間に、第１内側絶縁膜６１ａが設けられる。第１部分領域Ｒ１と第１電荷蓄積膜６１ｂとの間に、第１外側絶縁膜６１ｃが設けられる。
【００８３】
第２メモリ部６２は、例えば、第２内側絶縁膜６２ａ、第２電荷蓄積膜６２ｂ及び第２外側絶縁膜６２ｃを含む。第２半導体部材５２と第２部分領域Ｒ２との間に、第２電荷蓄積膜６２ｂが設けられる。第２半導体部材５２と第２電荷蓄積膜６２ｂとの間に、第２内側絶縁膜６２ａが設けられる。第２部分領域Ｒ２と第２電荷蓄積膜６２ｂとの間に、第２外側絶縁膜６２ｃが設けられる。
【００８４】
第１内側絶縁膜６１ａ及び第２内側絶縁膜６２ａは、例えば、トンネル絶縁膜として機能する。第１外側絶縁膜６１ｃ及び第２外側絶縁膜６２ｃは、例えば、ブロック絶縁膜として機能する。これらの絶縁膜は、例えば、シリコン及び酸素を含む。
【００８５】
第１電荷蓄積膜６１ｂ及び第２電荷蓄積膜６２ｂは、例えば、電荷を保持する。第１電荷蓄積膜６１ｂ及び第２電荷蓄積膜６２ｂは、例えば、絶縁性でも良く、導電性でも良い。第１電荷蓄積膜６１ｂ及び第２電荷蓄積膜６２ｂは、例えば、フローティングゲートでも良い。第１電荷蓄積膜６１ｂ及び第２電荷蓄積膜６２ｂは、例えば、シリコン及び窒素を含む。第１電荷蓄積膜６１ｂ及び第２電荷蓄積膜６２ｂは、例えば、シリコン（例えばポリシリコン）を含んでも良い。
【００８６】
図１１に示すように、第１絶縁領域７１ａ、第２絶縁領域７１ｂ、第１半導体部材５１、第２半導体部材５２、第１メモリ部６１及び第２メモリ部６２は、構造体ＳＲ０に含まれる。複数の構造体ＳＲ０（例えば、第１構造体ＳＲ１及び第２構造体ＳＲ２など）が設けられる。
【００８７】
第１構造体ＳＲ１から第２構造体ＳＲ２への方向は、第２方向（Ｘ方向）に沿う。
【００８８】
複数の電極膜１３の上記の１つは、第３部分領域Ｒ３を含む。第３部分領域Ｒ３は、第１構造体ＳＲ１と第２構造体ＳＲ２との間に設けられる。第３部分領域Ｒ３は、第１部分領域Ｒ１及び第２部分領域Ｒ２と連続する。
【００８９】
半導体記憶装置１２０においても、第３部分領域Ｒ３により、電極膜１３において、低い抵抗が得られる。記憶密度を高めた場合においても、安定した動作が得られる。実施形態によれば、記憶密度を向上できる半導体記憶装置を提供できる。
【００９０】
図１１に示すように、複数の構造体ＳＲ０は、第３構造体ＳＲ３をさらに含んでも良い。第１構造体ＳＲ１の一部から、第３構造体ＳＲ３の一部への方向は、第３方向（例えば、Ｙ方向）に沿う。第３部分領域Ｒ３から第３構造体ＳＲ３の他部への方向は、第３方向（例えばＹ方向）に沿う。
【００９１】
この例では、第３部分領域Ｒ３から、第３構造体ＳＲ３に含まれる第１半導体部材５１への方向は、第３方向（Ｙ方向）に沿う。
【００９２】
図１１に示すように、半導体記憶装置１２０において、距離ｄ１は、距離ｄ２よりも短い。距離ｄ１は、例えば、第１構造体ＳＲ１に含まれる、第２方向に沿って並ぶ複数の半導体部材（複数の第１半導体部材５１）のピッチに対応する。第１構造体ＳＲ１に含まれる、複数の第１半導体部材５１は、第２構造体ＳＲ２に最も近い第１半導体部材５１を含む。複数の第２半導体部材５２は、第１構造体ＳＲ１に最も近い第２半導体部材５２を含む。距離ｄ１は、第２構造体ＳＲ２に最も近い上記の第１半導体部材５１の第２方向（Ｘ方向）における中心部と、第１構造体ＳＲ１に最も近い上記の第２半導体部材５２の第２方向（Ｘ方向）における中心部と、の距離ｄ２（図１１参照）よりも短い。
【００９３】
図１３は、第２実施形態に係る半導体記憶装置の一部を例示する模式的断面図である。  図１３に示すように、この例では、第１半導体部材５１と第１部分領域Ｒ１との間に、絶縁膜６１ｄが設けられる。絶縁膜６１ｄと第１部分領域Ｒ１との間に、第１中間膜１３ａが設けられる。この例では、第２半導体部材５２と第２部分領域Ｒ２との間に、絶縁膜６２ｄが設けられる。絶縁膜６２ｄと第２部分領域Ｒ２との間に、第２中間膜１３ｂが設けられる。絶縁膜６１ｄ及び絶縁膜６２ｄは、例えば、酸化アルミニウムを含む。第１中間膜１３ａ及び第２中間膜１３ｂは、例えば、ＴｉＮを含む。
【００９４】
絶縁膜６１ｄは、第１メモリ部６１のブロック絶縁膜の一部として機能しても良い。絶縁膜６２ｄは、第２メモリ部６２のブロック絶縁膜の一部として機能しても良い。
【００９５】
以下、半導体記憶装置１２０の製造方法の例について説明する。  
図１４〜図１７は、第２実施形態に係る半導体記憶装置の製造方法を例示する模式的平面図である。  
図１４に示すように、電極膜１３（積層体１５）に、複数のメモリトレンチＭＴを形成する。
【００９６】
図１５に示すように、複数のメモリトレンチＭＴのそれぞれに、膜６１ａｆ、膜６１ｂｆ、膜６１ｃｆ、膜５１ｆ、膜６２ａｆ、膜６２ｂｆ、膜６２ｃｆ、及び、膜５２ｆを形成する。膜６１ａｆは、第１内側絶縁膜６１ａとなる。膜６１ｂｆ、第１電荷蓄積膜６１ｂとなる。膜６１ｃｆは、第１外側絶縁膜６１ｃとなる。膜５１ｆは、第１半導体部材５１となる。膜６２ａｆは、第２内側絶縁膜６２ａとなる。膜６２ｂｆ、第２電荷蓄積膜６２ｂとなる。膜６２ｃｆは、第２外側絶縁膜６２ｃとなる。膜５２ｆは、第２半導体部材５２となる。
【００９７】
図１６に示すように、複数のメモリトレンチＭＴのそれぞれの残余の空間に、膜７２ｆを形成する。膜７２ｆは、第１中間絶縁領域７２となる。
【００９８】
図１７に示すように、複数のメモリトレンチＭＴのそれぞれにおいて、膜６１ａｆ、膜６１ｂｆ、膜６１ｃｆ、膜５１ｆ、膜６２ａｆ、膜６２ｂｆ、膜６２ｃｆ、及び、膜５２ｆのそれぞれの一部を除去する。そして、除去により形成された空間に絶縁材料を埋め込む。これにより、複数の絶縁領域（第１絶縁領域７１ａ及び第２絶縁領域７１ｂなど）が形成される。そして、第１メモリ部６１及び第２メモリ部６２が形成される。
【００９９】
この後、スリットＳＴを形成する。これにより、半導体記憶装置１２０が形成される。
【０１００】
図１８は、第２実施形態に係る半導体記憶装置を例示する模式的平面図である。  
図１８に示すように、本実施形態に係る半導体記憶装置１２１も、積層体１５、第１絶縁領域７１ａ、第２絶縁領域７１ｂ、第１半導体部材５１及び第２半導体部材５２、第１中間絶縁領域７２、第１メモリ部６１及び第２メモリ部６２を含む。半導体記憶装置１２１における複数の半導体部材の位置は、半導体記憶装置１２０における複数の半導体部材の位置とは異なる。半導体記憶装置１２１におけるこれ以外の構成は、半導体記憶装置１２０における構成と同様である。
【０１０１】
半導体記憶装置１２１においては、第３部分領域Ｒ３から、第３構造体ＳＲ３に含まれる第１絶縁領域７１ａへの方向は、第３方向（Ｙ方向）に沿う。半導体記憶装置１２１においても、第３部分領域Ｒ３により、電極膜１３において、低い抵抗が得られる。記憶密度を高めた場合においても、安定した動作が得られる。実施形態によれば、記憶密度を向上できる半導体記憶装置を提供できる。
【０１０２】
本実施形態によれば、記憶密度を向上できる半導体記憶装置を提供する。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
１０…基板、  １０ａ…上面、  １２…絶縁膜、  １３…電極膜、  １３ａ、１３ｂ…第１、第２中間膜、  １３ｄ…凹部、  １３ｐ…一部、  １３ｑ…部分、  １５…積層体、  １６…絶縁部材、  １７…配線部分、  １８…連結部分、  ２０、２０Ｘ…シリコンピラー、  ２０ｃ、２０ｃＸ…コア部、  ２１、２１Ｘ…絶縁膜、  ２２、２２Ｘ、２２ａ１、２２ａ２、２２ｂ１、２２ｂ２、２２ｃ、２２ｄ、２２ｅ、２２ｆ…柱状部、  ２２Ａ…第１近接柱状部、  ２２Ｂ…第２近接柱状部、  ２２Ｃ１〜２２Ｃ３…列、  ２２Ｒ…領域、  ２３…絶縁部材、  ２３Ａ〜２３Ｃ…絶縁領域、  ２３Ｒ…領域、  ２３ａ、２３ｂ…絶縁部分、  ２４…絶縁部材、  ２６…電荷蓄積膜、  ２７…絶縁膜、  ５１、５２…第１、第２半導体部材、  ５１ｆ、５２ｆ…膜、  ６１、６２…第１、第２メモリ部、  ６１ａ、６２ａ…第１、第２内側絶縁膜、  ６１ａｆ、６１ｂｆ、６１ｃｆ、６２ａｆ、６２ｂｆ、６２ｃｆ…膜、  ６１ｂ、６２ｂ…第１、第２電荷蓄積膜、  ６１ｃ、６２ｃ…第１、第２外側絶縁膜、  ６１ｄ、６２ｄ…絶縁膜、  ７１ａ、７１ｂ…第１、第２絶縁領域、  ７２…第１中間絶縁領域、  ７２ｆ…膜、  １１０、１１１、１２０、１２１…半導体記憶装置、  ＡＰ…一部、  ＭＨ…メモリホール、  ＭＴ…メモリトレンチ、  ＭＰ１〜ＭＰ３…第１〜第３メモリ部、  Ｒ１〜Ｒ３…第１〜第３部分領域、  ＳＧＤ…ドレイン側選択ゲート、  ＳＧＳ…ソース側選択ゲート、  ＳＲ０…構造体、  ＳＲ１〜ＳＲ３…第１〜第３構造体、  ＳＴ…スリット、  Ｔ…溝、  ＷＬ…ワード線、  ｃｐ１、ｃｐ２…第１、第２中心部、  ｄ１、ｄ２…距離
【図１】
2019169517.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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