(57)【要約】【課題】フルブリッジ回路及びインダクタを用いて直流電圧を交流電圧に変換する際に、フルブリッジ回路の損失を抑制することが可能な電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムを提供する。【解決手段】電圧変換装置は、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換すべくフルブリッジ回路のスイッチングを制御する制御部とを備える。制御部は、一方のレグを第１期間だけ短絡状態に制御し、第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御する。【選択図】図１
2019146356.tif 000002
【特許請求の範囲】
【請求項１】
並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換すべく前記フルブリッジ回路のスイッチングを制御する制御部とを備える電圧変換装置であって、
前記制御部は、
一方のレグを第１期間だけ短絡状態に制御し、
前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するようにしてある電圧変換装置。
【請求項２】
前記第２期間の開始時点及び終了時点夫々は、前記第１期間の開始時点及び終了時点と異なる請求項１に記載の電圧変換装置。
【請求項３】
各レグは、直列に接続された第１及び第２スイッチング素子を有し、
各レグの前記第１及び第２スイッチング素子の接続点夫々の間に一方の巻線が接続された変成器を備え、
前記制御部は、
前記第１期間だけ前記一方のレグを前記第１及び第２スイッチング素子がオンである第１状態に制御し、
前記第２期間だけ前記他方のレグを前記第１状態に制御し、
前記第１期間に続く第３期間だけ、前記一方のレグを前記第１スイッチング素子がオンである第２状態に制御すると共に、前記他方のレグを前記第２スイッチング素子がオンである第３状態に制御するようにしてある
請求項１又は２に記載の電圧変換装置。
【請求項４】
前記制御部は、
前記第３期間に続く第４期間だけ前記他方のレグを前記第１状態に制御し、
前記第４期間のうちの第５期間だけ、前記一方のレグを前記第１状態に制御し、
前記第４期間の終了時点から次のスイッチング周期における前記第１期間の開始時点までの第６期間だけ、前記一方のレグを前記第３状態に制御すると共に、前記他方のレグを前記第２状態に制御するようにしてある
請求項３に記載の電圧変換装置。
【請求項５】
前記制御部は、前記第２期間だけ前記他方のレグを前記第１状態にする制御を禁止するようにしてある請求項３又は４に記載の電圧変換装置。
【請求項６】
前記インダクタに流れる電流を検出する電流検出部を更に備え、
前記制御部は、
前記第１期間と同じ期間だけ前記他方のレグを前記第１状態にするように変更した場合と変更しない場合とについて、前記電流検出部が検出した電流に基づいて、前記２つのレグの第１及び第２スイッチング素子の導通損失及びスイッチング損失の総和を算出し、
各算出結果の大小を比較した結果に基づいて、前記第１期間と同じ期間だけ前記他方のレグを前記第１状態に制御するようにしてある
ことを特徴とする請求項３から５の何れか１項に記載の電圧変換装置。
【請求項７】
前記第１及び第２スイッチング素子の温度を検出する温度検出部と、
前記導通損失及びスイッチング損失の夫々を算出するための係数を温度に対応付けて記憶する記憶部と
を更に備え、
前記制御部は、前記温度検出部が検出した温度に対応して前記記憶部に記憶されている係数と、前記電流検出部が検出した電流とに基づいて、前記導通損失及びスイッチング損失を算出するようにしてある
請求項６に記載の電圧変換装置。
【請求項８】
並列に接続された２つのレグを有するフルブリッジ回路及びインダクタを備え、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングを制御する電圧変換装置の制御方法であって、
一方のレグを第１期間だけ短絡状態に制御するステップと、
前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するステップと
を含む電圧変換装置の制御方法。
【請求項９】
並列に接続された２つのレグを有するフルブリッジ回路及びインダクタを備え、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングをコンピュータに制御させるためのコンピュータプログラムであって、
コンピュータに、
一方のレグを第１期間だけ短絡状態に制御するステップと、
前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するステップと
を実行させるコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルブリッジに印加される直流電圧を交流電圧に変換する電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムに関する。
【背景技術】
【０００２】
家庭用の商用電源から供給された交流電圧を直流電圧に変換するＡＣ／ＤＣ変換装置を搭載し、該ＡＣ／ＤＣ変換装置にて変換された直流電圧でバッテリを充電するプラグインハイブリッド車（ＰＨＥＶ：Ｐｌｕｇ−ｉｎ  Ｈｙｂｒｉｄ  Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）、電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）等の電動車両が普及している。
【０００３】
近年、プラグインハイブリッド車、電気自動車等の電動車両のバッテリを災害時又は非常時の家庭用電源（Ｖ２Ｈ：Ｖｅｈｉｃｌｅ  ｔｏ  Ｈｏｍｅ）又は電力系統のバッファ（Ｖ２Ｇ：Ｖｅｈｉｃｌｅ  ｔｏ  Ｇｒｉｄ）として利用することが期待されている。この場合のＡＣ／ＤＣ変換装置は、双方向の変換装置として動作可能であることが必要となる。
【０００４】
例えば特許文献１には、ＡＣ電源からの交流電圧及びバッテリからの直流電圧を双方向に変換する双方向のＡＣ−ＤＣ変換装置が開示されている。開示されたＡＣ−ＤＣ変換装置は、変圧器（変成器に相当）で結合された２つのフルブリッジ回路を有する双方向のＤＣ−ＤＣ変換装置を含んでいる。このＤＣ−ＤＣ変換装置は、一方のフルブリッジ回路に印加された直流電圧を交流電圧に変換し、変換した交流電圧を変圧器を介して他方のフルブリッジ回路に印加して直流電圧に変換するようになっている。
【０００５】
特許文献１に記載されたＤＣ−ＤＣ変換装置では、特に外部のバッテリからインダクタを介して一方のフルブリッジ回路に印加された直流電圧を交流電圧に昇圧変換する際に、一方のフルブリッジ回路の２つのレグを交互に短絡状態にしてインダクタにエネルギーを蓄積させる制御が行われている。例えば一方のレグを短絡状態にすることによってインダクタに流れる電流は、その後一方のレグの一方のアームが開放状態に制御されると共に、他方のレグの一方のアームが短絡状態に制御された場合に、一方のレグの他方のアームと、変圧器の一方の巻線と、他方のレグの一方のアームとを流れるように転流する。
【０００６】
この場合、特段の制御を行わなければ、インダクタにエネルギーを蓄積させる間に片方のレグが短絡状態に制御されるため、レグの導通抵抗による損失の影響が比較的大きくなる。そこで、引用文献１では、インダクタにエネルギーを蓄積させる間に両方のレグを同時に同期間だけ短絡状態に制御することが提案されている。これにより、レグの導通抵抗による損失の影響が比較的小さく抑えられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１４／０７３２５７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に提案された技術によれば、各レグが短絡状態及び開放状態に制御される時に、スイッチング損失（ターンオン損失及びターンオフ損失）が生じる機会が増えるため、トータルの損失が増加する場合があるという問題があった。
【０００９】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、フルブリッジ回路及びインダクタを用いて直流電圧を交流電圧に変換する際に、フルブリッジ回路の損失を抑制することが可能な電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る電圧変換装置は、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換すべく前記フルブリッジ回路のスイッチングを制御する制御部とを備える電圧変換装置であって、前記制御部は、一方のレグを第１期間だけ短絡状態に制御し、前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するようにしてある。
【００１１】
本発明の一態様に係る電圧変換装置の制御方法は、並列に接続された２つのレグを有するフルブリッジ回路及びインダクタを備え、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングを制御する電圧変換装置の制御方法であって、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するステップとを含む。
【００１２】
本発明の一態様に係るコンピュータプログラムは、並列に接続された２つのレグを有するフルブリッジ回路及びインダクタを備え、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングをコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するステップとを実行させる。
【００１３】
なお、本願は、このような特徴的な処理部を備える電圧変換装置として実現したり、特徴的な処理をステップとする電圧変換装置の制御方法として実現したり、係るステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、電圧変換装置の一部又は全部を半導体集積回路として実現したり、電圧変換装置を含むシステムとして実現したりすることができる。
【発明の効果】
【００１４】
本発明によれば、フルブリッジ回路及びインダクタを用いて直流電圧を交流電圧に変換する際に、フルブリッジ回路の損失を抑制することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】双方向ＡＣ／ＤＣ変換装置の一構成例を示す回路図である。
【図２】制御部の一構成例を示すブロック図である。
【図３】実施形態１に係るインバータの基本的な動作の一例を示す説明図である。
【図４】実施形態１に係るインバータの基本的な動作の一例を示すタイミングチャートである。
【図５】実施形態１に係るインバータで導通損失が抑制される場合の動作を示すタイミングチャートである。
【図６】実施形態１に係るインバータで導通損失及びスイッチング損失が抑制される場合の動作を示すタイミングチャートである。
【図７】実施形態１に係るインバータでＩＧＢＴの導通損失及びスイッチング損失を抑制するＣＰＵの処理手順を示すフローチャートである。
【図８】実施形態１に係るインバータでＩＧＢＴの導通損失及びスイッチング損失を抑制するＣＰＵの処理手順を示すフローチャートである。
【図９】実施形態２に係るインバータの基本的な動作の一例を示す説明図である。
【図１０】実施形態２に係るインバータの基本的な動作の一例を示すタイミングチャートである。
【図１１】実施形態２に係るインバータで導通損失が抑制される場合の動作を示すタイミングチャートである。
【図１２】実施形態２に係るインバータで導通損失及びスイッチング損失が抑制される場合の動作を示すタイミングチャートである。
【図１３】実施形態２に係るインバータで電流の実効値を算出するＣＰＵの処理手順を示すフローチャートである。
【図１４】実施形態３に係るインバータで各ＩＧＢＴの損失の総和を算出して比較するＣＰＵの処理手順を示すフローチャートである。
【図１５】実施形態３に係るインバータで各ＩＧＢＴの損失の総和を算出して比較するＣＰＵの処理手順を示すフローチャートである。
【図１６】実施形態３に係るインバータで第１又は第２制御の何れかを選択的に実行するＣＰＵの処理手順を示すフローチャートである。
【図１７】実施形態３に係るインバータで第１又は第２制御の何れかを選択的に実行するＣＰＵの処理手順を示すフローチャートである。
【図１８】温度に対応するオン抵抗を記憶するテーブルの一例を示す図表である。
【図１９】温度及び電流に対応するオン抵抗を記憶するテーブルの一例を示す図表である。
【図２０】温度に対応する立ち上がり時間及び立ち下がり時間を記憶するテーブルの一例を示す図表である。
【図２１】温度及び電流に対応する立ち上がり時間及び立ち下がり時間を記憶するテーブルの一例を示す図表である。
【発明を実施するための形態】
【００１６】
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１７】
（１）本発明の一態様に係る電圧変換装置は、並列に接続された２つのレグを有するフルブリッジ回路と、インダクタと、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換すべく前記フルブリッジ回路のスイッチングを制御する制御部とを備える電圧変換装置であって、前記制御部は、一方のレグを第１期間だけ短絡状態に制御し、前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するようにしてある。
【００１８】
（８）本発明の一態様に係る電圧変換装置の制御方法は、並列に接続された２つのレグを有するフルブリッジ回路及びインダクタを備え、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングを制御する電圧変換装置の制御方法であって、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するステップとを含む。
【００１９】
（９）本発明の一態様に係るコンピュータプログラムは、並列に接続された２つのレグを有するフルブリッジ回路及びインダクタを備え、該インダクタを介して各レグの両端に印加される直流電圧を交流電圧に変換する電圧変換装置にて前記フルブリッジ回路のスイッチングをコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、一方のレグを第１期間だけ短絡状態に制御するステップと、前記第１期間のうち、該第１期間より短い第２期間だけ、他方のレグを短絡状態に制御するステップとを実行させる。
【００２０】
本態様にあっては、フルブリッジ回路の２つのレグの両端にインダクタを介して印加される直流電圧を交流電圧に変換するに際し、制御部が、一方のレグを第１期間だけ短絡状態に制御してインダクタからの電流をフルブリッジ回路に導通させ、この間に第１期間より短い第２期間だけ他方のレグを短絡状態に制御する。これにより、インダクタから見たフルブリッジ回路の導通抵抗が第２期間の間だけ低減されると共に、第１期間の開始時点又は終了時点とは異なる時点で行われる他方のレグのスイッチングが所謂ゼロクロススイッチングとなる。
【００２１】
（２）前記第２期間の開始時点及び終了時点夫々は、前記第１期間の開始時点及び終了時点と異なる。
【００２２】
第２期間は、第１期間の開始時点より後に開始し、第１期間の終了時点より前に終了するため、第２期間における他方のレグのスイッチングは、常にゼロクロススイッチングとなる。
【００２３】
（３）各レグは、直列に接続された第１及び第２スイッチング素子を有し、各レグの前記第１及び第２スイッチング素子の接続点夫々の間に一方の巻線が接続された変成器を備え、前記制御部は、前記第１期間だけ前記一方のレグを前記第１及び第２スイッチング素子がオンである第１状態に制御し、前記第２期間だけ前記他方のレグを前記第１状態に制御し、前記第１期間に続く第３期間だけ、前記一方のレグを前記第１スイッチング素子がオンである第２状態に制御すると共に、前記他方のレグを前記第２スイッチング素子がオンである第３状態に制御するようにしてある。
【００２４】
各レグにて直列に接続された第１及び第２スイッチング素子の接続点夫々の間に変成器の一方の巻線が接続されている。第１及び第２スイッチング素子がオフに制御されている状態を基本的な状態として、制御部は、レグの一方について両方のスイッチング素子を第１期間だけオンに制御して第１状態にし、その間に、レグの他方について両方のスイッチング素子を第２期間だけオンに制御して第１状態にする。制御部は、更に第１期間に続く第３期間だけ、一方のレグについて第１スイッチング素子をオンに、第２スイッチング素子をオフに制御して第２状態にすると共に、他方のレグについて第１スイッチング素子をオフに、第２スイッチング素子をオンに制御して第３状態にする。これにより、第１期間に短絡状態に制御されたレグを介してインダクタに流れていた電流が、第３期間には一方のレグの第１スイッチング素子と、変成器の一方の巻線と、他方のレグの第２スイッチング素子とを流れるように転流するため、第１期間にインダクタに蓄積されたエネルギーが第３期間に変成器の一方の巻線に放出される。
【００２５】
（４）前記制御部は、前記第３期間に続く第４期間だけ前記他方のレグを前記第１状態に制御し、前記第４期間のうちの第５期間だけ、前記一方のレグを前記第１状態に制御し、前記第４期間の終了時点から次のスイッチング周期における前記第１期間の開始時点までの第６期間だけ、前記一方のレグを前記第３状態に制御すると共に、前記他方のレグを前記第２状態に制御するようにしてある。
【００２６】
制御部は、第３期間に続く第４期間だけ、レグの他方について両方のスイッチング素子をオンに制御して第１状態にする間に、レグの一方について両方のスイッチング素子を第５期間だけオンに制御して第１状態にする。制御部は、更に第４期間の終了時点から次のスイッチング周期における第１期間の開始時点までの第６期間だけ、一方のレグについて第１スイッチング素子をオフに、第２スイッチング素子をオンに制御して第３状態にすると共に、他方のレグについて第１スイッチング素子をオンに、第２スイッチング素子をオフに制御して第２状態にする。これにより、第１期間にインダクタに蓄積されたエネルギーが第３期間に変成器の一方の巻線に一の極性で放出される状態と、第４期間にインダクタに蓄積されたエネルギーが第６期間に変成器の一方の巻線に他の極性で放出される状態とが繰り返されるため、変成器の他の巻線に交流電圧が発生する。
【００２７】
換言すれば、制御部９は、第４期間から第６期間までの間における一方のレグ及び他方のレグ夫々に対する制御を、第１期間から第３期間までの間における他方のレグ及び一方のレグに対する制御と同様に実行する。従って、第２期間と同様に第５期間にあってもフルブリッジ回路の導通抵抗が低減される。また、一方のレグ及び他方のレグのスイッチング損失が、スイッチングの１周期の間に交互に抑制される。
【００２８】
（５）前記制御部は、前記第２期間だけ前記他方のレグを前記第１状態にする制御を禁止するようにしてある。
【００２９】
制御部は、他方のレグを第１期間より短い第２期間だけ第１状態にする制御を禁止するため、フルブリッジ回路のスイッチングの制御が簡略化される。
【００３０】
（６）前記インダクタに流れる電流を検出する電流検出部を更に備え、前記制御部は、前記第１期間と同じ期間だけ前記他方のレグを前記第１状態にするように変更した場合と変更しない場合とについて、前記電流検出部が検出した電流に基づいて、前記２つのレグの第１及び第２スイッチング素子の導通損失及びスイッチング損失の総和を算出し、各算出結果の大小を比較した結果に基づいて、前記第１期間と同じ期間だけ前記他方のレグを前記第１状態に制御するようにしてある。
【００３１】
制御部は、第１期間のうちの第２期間だけ他方のレグを第１状態にする場合又は第１期間中に他方のレグを第１状態にしない場合と、第１期間と同じ期間だけ他方のレグを第１状態にするように変更した場合とについて、電流検出部で検出したインダクタに流れる電流に基づいて、フルブリッジ回路に含まれる全てのスイッチング素子の導通損失及びスイッチング損失の総和を算出する。そして、制御部は、各場合について算出した損失の総和を大小比較し、比較結果に基づいて第１期間における他方のレグの制御を変更する方が低損失であると判定した場合、第１期間と同じ期間だけ他方のレグを第１状態にする制御に変更する。これにより、フルブリッジ回路に含まれる全てのスイッチング素子の損失がより少なくなるように、スイッチングの制御方法が決定される。
【００３２】
（７）前記第１及び第２スイッチング素子の温度を検出する温度検出部と、前記導通損失及びスイッチング損失の夫々を算出するための係数を温度に対応付けて記憶する記憶部とを更に備え、前記制御部は、前記温度検出部が検出した温度に対応して前記記憶部に記憶されている係数と、前記電流検出部が検出した電流とに基づいて、前記導通損失及びスイッチング損失を算出するようにしてある。
【００３３】
記憶部は、上述の導通損失及びスイッチング損失の夫々を算出するための係数を少なくとも温度に対応付けて記憶してある。制御部は、温度検出部で検出した第１及び第２スイッチング素子の温度に対応付けて記憶部に記憶されている係数を読み出し、読み出した係数と、電流検出部で検出したインダクタの電流とに基づいて、導通損失及びスイッチング損失を算出する。これにより、少なくとも温度に依存する係数を都度算出する必要がなく、制御部の処理負荷が軽減される。
【００３４】
［本発明の実施形態の詳細］
本発明の実施形態に係る電圧変換装置、電圧変換装置の制御方法及びコンピュータプログラムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
【００３５】
（実施形態１）
図１は、双方向ＡＣ／ＤＣ変換装置の一構成例を示す回路図である。双方向ＡＣ／ＤＣ変換装置１は、例えば、プラグインハイブリッド車、電気自動車等の電動車両に搭載されて交流電圧及び直流電圧を双方向に変換する絶縁型の変換装置である。
【００３６】
双方向ＡＣ／ＤＣ変換装置１の交流入出力端子Ｔ１，Ｔ２には、例えば電動車両のインレットに着脱可能に装着される充電ケーブル（何れも不図示）を介して交流電源２及び電力負荷２１が接続される。双方向ＡＣ／ＤＣ変換装置１の直流入出力端子Ｔ３，Ｔ４には、外部のバッテリ３の両端が接続される。
【００３７】
双方向ＡＣ／ＤＣ変換装置１は、交流入出力端子Ｔ１，Ｔ２に一端子対が接続されて、交流入出力端子Ｔ１，Ｔ２に入出力される交流電圧に含まれる高周波ノイズを除去するノイズフィルタ４と、該ノイズフィルタ４の他端子対にインダクタＬ１，Ｌ２夫々を介して交流入出力端Ｔ５１，Ｔ５２が接続されて、交流電圧及び直流電圧を双方向に変換するインバータ５と、該インバータ５の直流入出力端Ｔ５３，Ｔ５４に一の直流入出力端Ｔ６１，Ｔ６２が接続されて、直流電圧を双方向に電圧変換するコンバータ１０と、インバータ５及びコンバータ１０による電圧変換の制御を行う制御部９とを備える。ノイズフィルタ４の他端子対には、インバータ５が変換した交流電圧を平滑化するコンデンサＣ１が並列に接続されている。
【００３８】
コンバータ１０は、直流電圧及び交流電圧を双方向に変換するインバータ６（印加回路に相当）及びインバータ８（電圧変換装置に相当）と、該インバータ６，８を相互に接続する変成器７とを含んでなる。変成器７は、一方の巻線７１及び他方の巻線７２の夫々がインバータ８の交流入出力端Ｔ８１，Ｔ８２及びインバータ６の交流入出力端Ｔ６３，Ｔ６４に接続されている。インバータ６の直流入出力端Ｔ６１，Ｔ６２は、コンバータ１０の一の直流入出力端を兼ねており、インバータ８の直流入出力端Ｔ８３，Ｔ８４は、コンバータ１０の他の直流入出力端を兼ねている。
【００３９】
双方向ＡＣ／ＤＣ変換装置１は、また、インバータ５の直流入出力端Ｔ５３，Ｔ５４及びコンバータ１０の一の直流入出力端Ｔ６１，Ｔ６２に並列に接続されたコンデンサＣ２と、コンバータ１０の他の直流入出力端Ｔ８３，Ｔ８４に並列に接続されたインダクタＬ３及びコンデンサＣ３の直列回路とを備える。コンデンサＣ３の両端は、直流入出力端子Ｔ３，Ｔ４に接続されている。コンデンサＣ２，Ｃ３のプラス側の一端は、制御部９に接続されている。インダクタＬ３に流れる電流は、電流トランスＣＴ１（電流検出部に相当）によって検出されて制御部９に与えられるようになっている。直流入出力端Ｔ８３に接続されているインダクタＬ３の一端は、直流入出力端Ｔ８４に接続されていてもよい。
【００４０】
インバータ５は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子をフルブリッジ回路に構成してなる。本実施形態１では、スイッチング素子としてＩＧＢＴ５１，５２，５３，５４を用いる。インバータ６，８についても同様である。
【００４１】
インダクタＬ１の一端に接続されたインバータ５の交流入出力端Ｔ５１には、ＩＧＢＴ５１のエミッタ及びＩＧＢＴ５２のコレクタが接続されている。インダクタＬ２の一端に接続されたインバータ５の交流入出力端Ｔ５２には、ＩＧＢＴ５３のエミッタ及びＩＧＢＴ５４のコレクタが接続されている。ＩＧＢＴ５１，５３夫々のコレクタは、インバータ５の直流入出力端Ｔ５３に接続されている。ＩＧＢＴ５２，５４夫々のエミッタは、インバータ５の直流入出力端Ｔ５４に接続されている。ＩＧＢＴ５１，５２，５３，５４夫々のコレクタ・エミッタ間には、ダイオード５５，５６，５７，５８が逆並列に接続されている。
【００４２】
インバータ５が交流電圧を直流電圧に変換する場合は、インダクタＬ１，Ｌ２夫々の一端から交流入出力端Ｔ５１，Ｔ５２に印加された交流電圧をＩＧＢＴ５２（又は５４）でスイッチングし、インダクタＬ１，Ｌ２に誘起する直流電圧をダイオード５５，５８（又は５７，５６）を介して直流入出力端Ｔ５３，Ｔ５４に出力する。これにより、交流電源２から供給される交流電力の力率を改善して整流する。インバータ５が直流電圧を交流電圧に変換する場合は、ＩＧＢＴ５１，５４とＩＧＢＴ５３，５２とを交互にオン／オフさせることにより、直流入出力端Ｔ５３，Ｔ５４に印加された直流電圧の極性を交互に反転させて交流入出力端Ｔ５１，Ｔ５２から出力する。
【００４３】
インバータ６は、ＩＧＢＴ６１，６２，６３，６４をフルブリッジ回路６０に構成してなる。インバータ６の直流入出力端Ｔ６１には、ＩＧＢＴ６１，６３夫々のコレクタが接続されている。インバータ６の直流入出力端Ｔ６２には、ＩＧＢＴ６２，６４夫々のエミッタが接続されている。ＩＧＢＴ６１のエミッタ及びＩＧＢＴ６２のコレクタは、インバータ６の交流入出力端Ｔ６３に接続されている。ＩＧＢＴ６３のエミッタ及びＩＧＢＴ６４のコレクタは、インバータ６の交流入出力端Ｔ６４に接続されている。ＩＧＢＴ６１，６２，６３，６４夫々のコレクタ・エミッタ間には、ダイオード６５，６６，６７，６８が逆並列に接続されている。
【００４４】
インバータ６が直流電圧を交流電圧に変換する場合は、制御部９がＩＧＢＴ６１，６４とＩＧＢＴ６３，６２とを交互にオン／オフさせることにより、直流入出力端Ｔ６１，Ｔ６２に印加された直流電圧の極性が交互に反転されて交流入出力端Ｔ６３，Ｔ６４から出力される。この交流電圧は、変成器７を介してインバータ８の交流入出力端Ｔ８１，Ｔ８２に印加される。インバータ６が交流電圧を直流電圧に変換する場合は、制御部９がＩＧＢＴ６１，６２，６３，６４をオフさせている間に、交流入出力端Ｔ６３，Ｔ６４に印加された交流電圧が、ダイオード６５，６６，６７，６８からなるダイオードブリッジで全波整流されて直流入出力端Ｔ６１，Ｔ６２から出力される。
【００４５】
インバータ８は、ＩＧＢＴ８１，８２，８３，８４をフルブリッジ回路８０に構成してなる。インバータ８の交流入出力端Ｔ８１には、ＩＧＢＴ８１のエミッタ及びＩＧＢＴ８２のコレクタが接続されている。インバータ８の交流入出力端Ｔ８２には、ＩＧＢＴ８３のエミッタ及びＩＧＢＴ８４のコレクタが接続されている。ＩＧＢＴ８１，８３夫々のコレクタは、インバータ８の直流入出力端Ｔ８３に接続されている。ＩＧＢＴ８２，８４夫々のエミッタは、インバータ８の直流入出力端Ｔ８４に接続されている。ＩＧＢＴ８１，８２，８３，８４夫々のコレクタ・エミッタ間には、ダイオード８５，８６，８７，８８が逆並列に接続されている。ＩＧＢＴ８１，８２，８３，８４の温度は、例えばサーミスタである温度センサＴｈ１（温度検出部に相当）によって検出されて制御部９に与えられるようになっている。
【００４６】
インバータ８が交流電圧を直流電圧に変換する場合は、制御部９がＩＧＢＴ８１，８２，８３，８４をオフさせている間に、交流入出力端Ｔ８１，Ｔ８２に印加された交流電圧が、ダイオード８５，８６，８７，８８からなるダイオードブリッジで全波整流されて直流入出力端Ｔ８３，Ｔ８４から出力される。インバータ８が直流電圧を交流電圧に変換する場合は、制御部９がＩＧＢＴ８１，８４とＩＧＢＴ８３，８２とを交互にオン／オフさせることにより、直流入出力端Ｔ８３，Ｔ８４に印加された直流電圧の極性が交互に反転されて交流入出力端Ｔ８１，Ｔ８２から出力される。この交流電圧は、変成器７を介してインバータ６の交流入出力端Ｔ６３，Ｔ６４に印加される。
【００４７】
制御部９は、ＩＧＢＴ５１，５２，５３，５４のオン／オフと、ＩＧＢＴ６１，６２，６３，６４のオン／オフと、ＩＧＢＴ８１，８２，８３，８４のオン／オフとを関連付けて制御することにより、インバータ５及びコンバータ１０による変換の制御及び変換の方向の制御を行う。即ち、双方向ＡＣ／ＤＣ変換装置１で交流電圧を直流電圧に変換する場合、制御部９は、インバータ５に交流電圧を直流電圧に変換させると共にコンバータ１０による変換の方向を、直流入出力端Ｔ６１，Ｔ６２から直流入出力端Ｔ８３，Ｔ８４に向かう第１方向とする。また、双方向ＡＣ／ＤＣ変換装置１で直流電圧を交流電圧に変換する場合、制御部９は、コンバータ１０による変換の方向を、直流入出力端Ｔ８３，Ｔ８４から直流入出力端Ｔ６１，Ｔ６２に向かう第２方向にすると共にインバータ５に直流電圧を交流電圧に変換させる。
【００４８】
次に制御部９の詳細について説明する。図２は、制御部９の一構成例を示すブロック図である。制御部９は、該制御部９内の各部の動作を制御するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）９１を有しており、ＣＰＵ９１は、制御プログラム等の情報を記憶する記憶部９２、一時的に発生した情報を記憶するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）９３、及び図示しないＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）バスを介してＣＡＮ通信を行う通信部９４と互いにバス接続されている。通信部９４が行う通信はＣＡＮ通信に限定されない。ＣＰＵ９１には、また、時間を計時するタイマ９５、コンデンサＣ２，Ｃ３の電圧を検出したり電流トランスＣＴ１及び温度センサＴｈ１夫々が検出した電流及び温度を変換したりするためのＡ／Ｄ変換部９６、並びにインバータ５，６，８を構成する各ＩＧＢＴのゲートに駆動信号を与える駆動部９７がバス接続されている。
【００４９】
ＣＰＵ９１は、記憶部９２に予め格納されている制御プログラム及び後述のコンピュータプログラム９９に従い、本発明の実施形態１に係る電圧変換装置を実現する処理を実行する。
【００５０】
記憶部９２は、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ：登録商標）等の不揮発性メモリからなり、ＣＰＵ９１に本発明の実施形態１に係る電圧変換装置でフルブリッジ回路８０のスイッチングを制御させるためのコンピュータプログラム９９を記憶してある。コンピュータプログラム９９が、読み取り可能に記録された可搬式メディアであるＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）−ＲＯＭ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）−ＲＯＭ、ハードディスクドライブ等の記録媒体９８に記録されている場合は、ＣＰＵ９１が記録媒体９８からコンピュータプログラム９９を読み出して予め記憶部９２に記憶させておいてもよい。
【００５１】
ＲＡＭ９３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）等の読み書き可能なメモリである。ＲＡＭ９３には、記憶部９２に記憶された制御プログラム及びコンピュータプログラム９９が予めロードされるようにしてもよい。この場合は、ＲＡＭ９３上で制御プログラム及びコンピュータプログラム９９が実行される。
【００５２】
通信部９４は、交流電圧から直流電圧への変換を指示する充電指示、直流電圧から交流電圧への変換を指示する放電指示、変換の終了を指示する終了指示等の指示信号を受信する回路である。通信部９４が受信した指示信号は、ＣＰＵ９１に通知される。
【００５３】
以上の図１，２に示す構成において、ＣＰＵ９１が通信部９４によって充電指示を受信した場合、スイッチング制御によってインバータ５に交流電圧を直流電圧に変換させると共にコンバータ１０に第１方向へ直流電圧を変換させる。また、ＣＰＵ９１が通信部９４によって放電指示を受信した場合、スイッチング制御によってコンバータ１０に第２方向へ直流電圧を変換させると共に、インバータ５に直流電圧を交流電圧に変換させる。
【００５４】
次に、インバータ８の動作について説明する。図３は、実施形態１に係るインバータ８の基本的な動作の一例を示す説明図であり、図４は、実施形態１に係るインバータ８の基本的な動作の一例を示すタイミングチャートである。図３は、バッテリ３からの直流電圧が交流電圧に変換される様子を模式的に表すものである。図３Ａに示す状態の開始時点から図３Ｄに示す状態の終了時点までの時間、すなわち、ＩＧＢＴ８１，８２，８３，８４のオン／オフの周期Ｔは、例えば２０μｓであるが、これに限定されるものではない。本実施形態１では、ＩＧＢＴ８１，８３が第１スイッチング素子に相当し、ＩＧＢＴ８２，８４が第２スイッチング素子に相当する。
【００５５】
図４に８段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。図４の最上段から４段目までのタイミングチャートは、ＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。右上がりの斜線部はこれらの各ＩＧＢＴ（以下、単に各ＩＧＢＴという）がオンしている期間を表す。図４の上から５段目から最下段までのタイミングチャートは、ＩＧＢＴ８１，８３，８２，８４夫々について、太い実線でコレクタ・エミッタ間の電圧Ｖｃを、細い実線でコレクタ電流Ｉｃを示すものである。
【００５６】
以下、図４の最上段から４段目までのタイミングチャートを参照しつつ、図３Ａから図３Ｄまでについて説明する。図３Ａに示すように、制御部９は、まずＩＧＢＴ８３，８４（他方のレグ，２つのアームに相当）をオフに制御して開放状態にすると共に、ＩＧＢＴ８１，８２（一方のレグ，２つのアームに相当）をオンに制御して第１期間だけ第１状態、即ち短絡状態にする。第１期間の長さは、例えば、変成器７の一方の巻線７１に供給すべき交流電流に応じて、ＣＰＵ９１が適時算出すればよい。図３Ａに示す状態では、バッテリ３からの電流がインダクタＬ３を介してＩＧＢＴ８１，８２に流れるため、インダクタＬ３にエネルギーが蓄積される。
【００５７】
第１期間が終了した時点で、制御部９は、図３Ｂに示すように第３期間だけ、ＩＧＢＴ８２をオフに、ＩＧＢＴ８１をオンに制御して一方のレグを第２状態にすると共に、ＩＧＢＴ８４をオンに、ＩＧＢＴ８３をオフに制御して他方のレグを第３状態にする。第３期間の長さは、例えば周期Ｔの１／２から第１期間の長さを減算して算出すればよい。図３Ｂに示す状態では、変成器７の一方の巻線７１には、矢印で図示した方向に電流が流れる。この場合、インダクタＬ３に蓄えられたエネルギーが放出されるので、一方の巻線７１に印加される電圧は昇圧される。
【００５８】
第３期間が終了した時点で、制御部９は、図３Ｃに示すようにＩＧＢＴ８１、８２をオフに制御して開放状態にすると共に、ＩＧＢＴ８３，８４をオンに制御して第４期間だけ第１状態（短絡状態）にする。第４期間の長さは、第１期間の長さと同じであってもよいし、異なっていてもよい。図３Ｃに示す状態では、バッテリ３からの電流がインダクタＬ３を介してＩＧＢＴ８３，８４に流れるため、インダクタＬ３にエネルギーが蓄積される。
【００５９】
第４期間が終了した時点で、制御部９は、図３Ｄに示すように第６期間だけ、ＩＧＢＴ８２をオンに、ＩＧＢＴ８１をオフに制御して一方のレグを第３状態にすると共に、ＩＧＢＴ８４をオフに、ＩＧＢＴ８３をオンに制御して他方のレグを第２状態にする。この後、制御部９は、インバータ８を図３Ａから図３Ｄに示す状態にする制御を周期的に繰り返す。第６期間の長さは、例えば周期Ｔの１／２から第４期間の長さを減算して算出すればよい。図３Ｄに示す状態では、変成器７の一方の巻線７１には、矢印で図示したように、図３Ｂに示す場合とは反対方向に電流が流れる。この場合、インダクタＬ３に蓄えられたエネルギーが放出されるので、一方の巻線７１に印加される電圧は昇圧された交流電圧となる。
【００６０】
図４の上から５段目から最下段までのタイミングチャートに移って、第１及び第４期間夫々の開始時点（即ち第６及び第３期間夫々の終了時点）でＩＧＢＴ８１及び８３のコレクタ電圧が立ち下がるときにコレクタ電流が立ち上がっており、スイッチング損失（コレクタ電流についてのターンオン損失）が発生する（図中の破線枠ＴＮ１及びＴＮ３参照）。また、第１及び第４期間夫々の終了時点（即ち第３及び第６期間夫々の開始時点）でＩＧＢＴ８２及び８４のコレクタ電圧が立ち上がるときにコレクタ電流が立ち下がっており、スイッチング損失（コレクタ電流についてのターンオフ損失）が発生する（図中の破線枠ＴＦ２及びＴＦ４参照）。第１及び第４期間夫々では、ＩＧＢＴ８１，８２及びＩＧＢＴ８３，８４のみがオンとなっており、一方のレグ及び他方のレグに導通損失が発生する。
【００６１】
ここで、特許文献１に開示された方法によれば、上記の導通損失が抑制される。図５は、実施形態１に係るインバータ８で導通損失が抑制される場合の動作を示すタイミングチャートである。図５に８段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。図５の最上段から４段目までのタイミングチャートは、図４と同様にＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。右下がりの斜線部は、図４の場合と比較して各ＩＧＢＴが更にオンしている期間を表す。図５の上から５段目から最下段までのタイミングチャートは、図４と同様にＩＧＢＴ８１，８３，８２，８４夫々について、太い実線でコレクタ・エミッタ間の電圧Ｖｃを、太い細い実線でコレクタ電流Ｉｃを示すものである。
【００６２】
図５に示す場合は、第１及び第４期間中に、インダクタＬ３からの電流が図３Ａ，図３Ｃに矢印で示す２つの経路で流れるため、図４の場合と比較して、第１及び第４期間における２つのレグの合成導通抵抗が半減されており、２つのレグの導通損失が半減される。一方、スイッチング損失については、第１及び第４期間夫々の開始時点でＩＧＢＴ８４及び８２のコレクタ電圧が立ち下がるときにコレクタ電流が立ち上がっており、ターンオン損失が更に発生する（図中の破線枠ＴＮ４及びＴＮ２参照）。また、第１及び第４期間夫々の終了時点でＩＧＢＴ８３及び８１のコレクタ電圧が立ち上がるときにコレクタ電流が立ち下がっており、ターンオフ損失が更に発生する（図中の破線枠ＴＦ３及びＴＦ１参照）。
【００６３】
即ち、図５に示す場合は、図４に示す場合と比較してスイッチング損失が発生するタイミングの数が２倍に増加しているが、各タイミングでスイッチングされる電流の大きさは低減されている。例えば、図４の破線枠ＴＮ１で示すタイミングでスイッチングされる電流は、図５の破線枠ＴＮ１及びＴＮ４で示すタイミングでスイッチングされる電流に分散されている。一方、スイッチング損失は各ＩＧＢＴの駆動条件（例えばゲート電圧の大きさ）によっても変化するため、図４及び図５に示す場合のうち、何れの場合に各ＩＧＢＴトータルのスイッチング損失が少なくなるのかは一定していないが、スイッチング損失が発生するタイミングの数は少ない方が好ましい。そこで、本実施形態１では、以下に示す方法によって各ＩＧＢＴにスイッチング損失が発生する機会を削減してスイッチング損失を抑制する。
【００６４】
図６は、実施形態１に係るインバータ８で導通損失及びスイッチング損失が抑制される場合の動作を示すタイミングチャートである。図６に８段に分けて示すタイミングチャートでは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧又は電流を表す。図６の最上段から４段目までのタイミングチャートは、図４，５と同様にＩＧＢＴ８１，８３，８２，８４のゲートに印加されるゲート電圧Ｖｇを符号に対応させて示すものである。右下がりの斜線部は、図４の場合と比較して各ＩＧＢＴが更にオンしている期間を表す。図６の上から５段目から最下段までのタイミングチャートは、図４，５と同様にＩＧＢＴ８１，８３，８２，８４夫々について、太い実線でコレクタ・エミッタ間の電圧Ｖｃを、細い実線でコレクタ電流Ｉｃを示すものである。
【００６５】
制御部９は、図６に示す第１期間のうち、第１期間より短い第２期間だけ、他方のレグのＩＧＢＴ８３，８４をオンに制御して第１状態（短絡状態）にする。これにより、第２期間だけ２つのレグの導通損失が半減されると共に、第１期間の開始時点でＩＧＢＴ８４に発生するターンオン損失と、第１期間の終了時点でＩＧＢＴ８３に発生するターンオフ損失とが削減される。即ち、図５中の破線枠ＴＮ４，ＴＦ３で示すタイミングで発生していたスイッチング損失が削減される。
【００６６】
制御部９は、第４期間にも第１期間と同様の制御を行う。即ち制御部９は、第４期間のうち、第４期間より短い第５期間だけ、一方のレグのＩＧＢＴ８１，８２をオンに制御して第１状態（短絡状態）にする。これにより、第５期間だけ２つのレグの導通損失が半減されると共に、第４期間の開始時点でＩＧＢＴ８２に発生するターンオン損失と、第４期間の終了時点でＩＧＢＴ８１に発生するターンオフ損失とが削減される。即ち、図５中の破線枠ＴＮ２，ＴＦ１で示すタイミングで発生していたスイッチング損失が削減される。但し、破線枠ＴＮ１，ＴＮ３，ＴＦ２，ＴＦ４で示すタイミングで発生するスイッチング損失は、図４の場合と同等である。
【００６７】
以下では、上述した制御部９の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、記憶部９２又はＲＡＭ９３に予め格納されているコンピュータプログラム９９に従ってＣＰＵ９１により実行される。なお、ＣＰＵ９１が駆動部９７によって各ＩＧＢＴをオン／オフする期間を決定する制御プログラムは、それ自体公知であるため、フローチャートによる説明を省略する。
【００６８】
図７及び図８は、実施形態１に係るインバータ８でＩＧＢＴ８１，８２，８３，８４の導通損失及びスイッチング損失を抑制するＣＰＵ９１の処理手順を示すフローチャートである。図７，８の処理は、ＣＰＵ９１が放電開始を通知された場合に起動される。図７，８では、ＩＧＢＴ８１，８２，８３，８４夫々を、第１，第２，第３，第４ＩＧＢＴと表記する。図中のタイマＡ，Ｂは、タイマ９５に含まれており、設定された時間を計時して計時終了をＣＰＵ９１に通知する。
【００６９】
なお、図７，８に示す処理手順では、簡略化のために第２期間の開始時点及び終了時点夫々が第１期間の開始時点及び終了時点と異なることを前提としているが、これに限定されるものではない。ここでの処理手順は、第１期間と第２期間とで開始時点及び終了時点の何れかが一致するものであってもよいし、第４期間と第５期間とで開始時点及び終了時点の何れかが一致するものであってもよい。但し、上記の開始時点及び終了時点の何れかが一致する処理手順の場合は、図５中の破線枠ＴＮ２，ＴＮ４，ＴＦ１，ＴＦ３のタイミングで発生していたスイッチング損失のうちの一部が削減されなくなる。
【００７０】
図７の処理が起動された場合、ＣＰＵ９１は、第１ＩＧＢＴから第４ＩＧＢＴまでがオフである初期状態で、第１及び第２ＩＧＢＴをオンに制御して（Ｓ１０）第１期間を開始させる。その後、ＣＰＵ９１は、タイマＡに第１期間の長さを設定する（Ｓ１１）と共に、タイマＢに第１及び第２期間の開始時点の時間差を設定し（Ｓ１２）、タイマＡ及びＢによる計時を開始する（Ｓ１３）。
【００７１】
次いで、ＣＰＵ９１は、タイマＢが計時を終了したか否かを判定し（Ｓ１４）、終了していない場合（Ｓ１４：ＮＯ）、計時を終了するまで待機する。タイマＢが計時を終了した場合（Ｓ１４：ＹＥＳ）、ＣＰＵ９１は、第３及び第４ＩＧＢＴをオンに制御して（Ｓ１５）第２期間を開始させ、更にタイマＢに第２期間の長さを設定して（Ｓ１６）タイマＢによる計時を開始する（Ｓ１７）。
【００７２】
次いで、ＣＰＵ９１は、タイマＢが計時を終了したか否かを判定し（Ｓ１８）、終了していない場合（Ｓ１８：ＮＯ）、計時を終了するまで待機する。タイマＢが計時を終了した場合（Ｓ１８：ＹＥＳ）、ＣＰＵ９１は、第３及び第４ＩＧＢＴをオフに制御して（Ｓ１９）第２期間を終了させる。
【００７３】
次いで、ＣＰＵ９１は、タイマＡが計時を終了したか否かを判定し（Ｓ２０）、終了していない場合（Ｓ２０：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ２０：ＹＥＳ）、ＣＰＵ９１は、第４ＩＧＢＴをオンに制御して（Ｓ２１）第３期間を開始させると共に、第２ＩＧＢＴをオフに制御して（Ｓ２２）第１期間を終了させる。
【００７４】
その後、ＣＰＵ９１は、タイマＡに第３期間の長さを設定して（Ｓ２３）、タイマＡによる計時を開始する（Ｓ２４）。次いで、ＣＰＵ９１は、タイマＡが計時を計時を終了したか否かを判定し（Ｓ２５）、終了していない場合（Ｓ２５：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ２５：ＹＥＳ）、ＣＰＵ９１は、第３ＩＧＢＴをオンに制御して（Ｓ２６）第４期間を開始させると共に、第１ＩＧＢＴをオフに制御して（Ｓ２７）第３期間を終了させる。
【００７５】
図８に移って、ＣＰＵ９１は、タイマＡに第４期間の長さを設定する（Ｓ３１）と共に、タイマＢに第４及び第５期間の開始時点の時間差を設定し（Ｓ３２）、タイマＡ及びＢによる計時を開始する（Ｓ３３）。次いで、ＣＰＵ９１は、タイマＢが計時を終了したか否かを判定し（Ｓ３４）、終了していない場合（Ｓ３４：ＮＯ）、計時を終了するまで待機する。タイマＢが計時を終了した場合（Ｓ３４：ＹＥＳ）、ＣＰＵ９１は、第１及び第２ＩＧＢＴをオンに制御して（Ｓ３５）第５期間を開始させ、更にタイマＢに第５期間の長さを設定して（Ｓ３６）タイマＢによる計時を開始する（Ｓ３７）。
【００７６】
次いで、ＣＰＵ９１は、タイマＢが計時を終了したか否かを判定し（Ｓ３８）、終了していない場合（Ｓ３８：ＮＯ）、計時を終了するまで待機する。タイマＢが計時を終了した場合（Ｓ３８：ＹＥＳ）、ＣＰＵ９１は、第１及び第２ＩＧＢＴをオフに制御して（Ｓ３９）第５期間を終了させる。
【００７７】
次いで、ＣＰＵ９１は、タイマＡが計時を終了したか否かを判定し（Ｓ４０）、終了していない場合（Ｓ４０：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ４０：ＹＥＳ）、ＣＰＵ９１は、第２ＩＧＢＴをオンに制御して（Ｓ４１）第６期間を開始させると共に、第４ＩＧＢＴをオフに制御して（Ｓ４２）第４期間を終了させる。
【００７８】
その後、ＣＰＵ９１は、タイマＡに第６期間の長さを設定して（Ｓ４３）、タイマＡによる計時を開始する（Ｓ４４）。次いで、ＣＰＵ９１は、タイマＡが計時を計時を終了したか否かを判定し（Ｓ４５）、終了していない場合（Ｓ４５：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ４５：ＹＥＳ）、ＣＰＵ９１は、第１ＩＧＢＴをオンに制御して（Ｓ４６）第１期間を開始させると共に、第３ＩＧＢＴをオフに制御して（Ｓ４７）第６期間を終了させる。
【００７９】
その後、ＣＰＵ９１は、通信部９４から変換終了を通知されたか否かを判定し（Ｓ４８）、通知されていない場合（Ｓ４８：ＮＯ）、インバータ８を制御する処理を繰り返すために、ステップＳ１１に処理を移す。一方、変換終了を通知された場合（Ｓ４８：ＹＥＳ）、ＣＰＵ９１は、図７，８の処理を終了する。
【００８０】
上述した実施形態１にあっては、ＩＧＢＴ８１，８２が一方のレグに相当し、ＩＧＢＴ８３，８４が他方のレグに相当するものとして説明したが、逆にＩＧＢＴ８３，８４が一方のレグに相当し、ＩＧＢＴ８１，８２が他方のレグに相当するものとして読み替えてもよい。この場合は、図４，５，６の図中、及び図３から図８に係る説明において、第１，第２，第３，第４，第５，第６期間夫々を、第４，第５，第６，第１，第２，第３期間と読み替えればよい。以下では、一方のレグ及び他方のレグと、ＩＧＢＴ８１，８２及びＩＧＢＴ８３，８４との対応関係を読み替えた場合について（）内に記述する。
【００８１】
以上の読み替えを考慮すれば、ステップＳ４６からステップＳ１１を経てステップＳ２２まで（又はステップＳ２６からステップＳ４２まで）が、「一方のレグを第１期間だけ短絡状態に制御するステップ」に相当する。また、ステップＳ１５からステップＳ１９まで（又はステップＳ３５からステップＳ３９まで）が、「第２期間だけ、他方のレグを短絡状態に制御するステップ」に相当する。
【００８２】
以上のように本実施形態１によれば、制御部９が、ＩＧＢＴ８１，８２（又はＩＧＢＴ８３，８４）を含む一方のレグを第１期間だけ短絡状態に制御してインダクタＬ３からの電流をフルブリッジ回路８０に導通させ、この間に第１期間より短い第２期間だけＩＧＢＴ８３，８４（又はＩＧＢＴ８１，８２）を含む他方のレグを短絡状態に制御する。これにより、インダクタＬ３から見たフルブリッジ回路８０の導通抵抗が第２期間の間だけ低減されると共に、第１期間の開始時点及び終了時点とは異なる時点で行われる他方のレグのスイッチングが所謂ゼロクロススイッチングとなる。従って、フルブリッジ回路８０及びインダクタＬ３を用いて直流電圧を交流電圧に変換する際に、フルブリッジ回路８０の損失を抑制することが可能となる。
【００８３】
また、実施形態１によれば、ＩＧＢＴ８１，８２，８３，８４がオフに制御されている状態を基本的な状態として、制御部９は、レグの一方についてＩＧＢＴ８１，８２（又はＩＧＢＴ８３，８４）を第１期間だけオンに制御して第１状態にし、その間に、レグの他方についてＩＧＢＴ８３，８４（又はＩＧＢＴ８１，８２）を第２期間だけオンに制御して第１状態にする。制御部９は、更に第１期間に続く第３期間だけ、レグの一方についてＩＧＢＴ８２（又はＩＧＢＴ８４）をオフに、ＩＧＢＴ８１（又はＩＧＢＴ８３）をオンに制御して第２状態にすると共に、レグの他方についてＩＧＢＴ８４（又はＩＧＢＴ８２）をオンに、ＩＧＢＴ８３（又はＩＧＢＴ８１）をオフに制御して第３状態にする。これにより、第１期間に短絡状態に制御されたレグを介してインダクタＬ３に流れていた電流が、第３期間には一方のレグのＩＧＢＴ８１（又はＩＧＢＴ８３）と、変成器７の一方の巻線７１と、他方のレグのＩＧＢＴ８４（又はＩＧＢＴ８２）とを流れるように転流するため、第１期間にインダクタＬ３に蓄積されたエネルギーが第３期間に変成器７の一方の巻線７１に放出される。
【００８４】
（実施形態２）
実施形態１は、ＩＧＢＴ８１，８３が第１スイッチング素子に相当し、ＩＧＢＴ８２，８４が第２スイッチング素子に相当する形態であるのに対し、実施形態２は、ＩＧＢＴ８２，８４が第１スイッチング素子に相当し、ＩＧＢＴ８１，８３が第２スイッチング素子に相当する形態である。実施形態２における双方向ＡＣ／ＤＣ変換装置１の回路構成及び制御部９のブロック構成は、図１及び図２に示す実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。
【００８５】
図９は、実施形態２に係るインバータ８の基本的な動作の一例を示す説明図であり、図１０は、実施形態２に係るインバータ８の基本的な動作の一例を示すタイミングチャートである。図１１は、実施形態２に係るインバータ８で導通損失が抑制される場合の動作を示すタイミングチャートであり、図１２は、実施形態２に係るインバータ８で導通損失及びスイッチング損失が抑制される場合の動作を示すタイミングチャートである。ここでは、ＩＧＢＴ８３，８４が一方のレグに相当し、ＩＧＢＴ８１，８２が他方のレグに相当するものとして説明する。
【００８６】
図１０のタイミングチャートは、図９の状態変化に対応している。図１１のタイミングチャートは、実施形態１の図５と同様に、第１及び第４期間夫々にて、両方のレグを短絡状態に制御する場合に対応している。図１２のタイミングチャートは、実施形態１の図６と同様に、第１期間より短い第２期間だけ他方のレグのＩＧＢＴ８１，８２をオンに制御したり、第４期間より短い第５期間だけ一方のレグのＩＧＢＴ８３，８４をオンに制御したりする場合に対応している。図１０，１１，１２の横軸は時間（ｔ）を表し、縦軸は電圧又は電流を表す。図１０，１１，１２夫々に上下８段に分けて表示されている信号の名称は、図４，５，６の場合と同じである。
【００８７】
以下、図１０の最上段から４段目までのタイミングチャートを参照しつつ、図９Ａから図９Ｄまでについて説明する。図９Ａに示すように、制御部９は、まずＩＧＢＴ８１，８２をオフに制御して他方のレグを開放状態にすると共に、ＩＧＢＴ８３，８４をオンに制御して一方のレグを第１期間だけ第１状態、即ち短絡状態にする。
【００８８】
第１期間が終了した時点で、制御部９は、図９Ｂに示すように第３期間だけ、ＩＧＢＴ８３をオフに、ＩＧＢＴ８４をオンに制御して一方のレグを第２状態にすると共に、ＩＧＢＴ８１をオンに、ＩＧＢＴ８２をオフに制御して他方のレグを第３状態にする。ここで、図９Ａ及び９Ｂと、実施形態１の図３Ｃ及び３Ｄとを比較すると、見かけ上、各レグの２つのアームがオン／オフに変化する順序が異なっている。そこで、実施形態１との違いを明確にすべく、本実施形態２の説明を以下に続ける。
【００８９】
第３期間が終了した時点で、制御部９は、図９Ｃに示すようにＩＧＢＴ８３、８４をオフに制御して開放状態にすると共に、ＩＧＢＴ８１，８２をオンに制御して第４期間だけ第１状態（短絡状態）にする。第４期間が終了した時点で、制御部９は、図９Ｄに示すように第６期間だけ、ＩＧＢＴ８３をオンに、ＩＧＢＴ８４をオフに制御して一方のレグを第３状態にすると共に、ＩＧＢＴ８１をオフに、ＩＧＢＴ８２をオンに制御して他方のレグを第２状態にする。この後、制御部９は、インバータ８を図９Ａから図９Ｄに示す状態にする制御を周期的に繰り返す。
【００９０】
図１０の上から５段目から最下段までのタイミングチャートを参照すると、第１及び第４期間夫々の開始時点でＩＧＢＴ８４及び８２のコレクタ電圧が立ち下がるときにコレクタ電流が立ち上がっており、ターンオン損失が発生する（図中の破線枠ＴＮ４及びＴＮ２参照）。また、第１及び第４期間夫々の終了時点でＩＧＢＴ８３及び８１のコレクタ電圧が立ち上がるときにコレクタ電流が立ち下がっており、ターンオフ損失が発生する（図中の破線枠ＴＦ３及びＴＦ１参照）。第１及び第４期間夫々では、ＩＧＢＴ８３，８４及びＩＧＢＴ８１，８２のみがオンとなっており、一方のレグ及び他方のレグに導通損失が発生する。
【００９１】
ここで、図１１に示す特許文献１に開示された方法によれば、上記の導通損失が抑制される。図１１に示す場合は、第１及び第４期間中に、インダクタＬ３からの電流が図９Ａ，図９Ｃに矢印で示す２つの経路で流れるため、図１０の場合と比較して、第１及び第４期間における２つのレグの合成導通抵抗が半減されており、２つのレグの導通損失が半減される。一方、スイッチング損失については、第１及び第４期間夫々の開始時点でＩＧＢＴ８１及び８３のコレクタ電圧が立ち下がるときにコレクタ電流が立ち上がっており、ターンオン損失が更に発生する（図中の破線枠ＴＮ１及びＴＮ３参照）。また、第１及び第４期間夫々の終了時点でＩＧＢＴ８２及び８４のコレクタ電圧が立ち上がるときにコレクタ電流が立ち下がっており、ターンオフ損失が更に発生する（図中の破線枠ＴＦ２及びＴＦ４参照）。
【００９２】
そこで、本実施形態２では、図１２に示す方法によって各ＩＧＢＴにスイッチング損失が発生する機会を削減してスイッチング損失を抑制する。制御部９は、図１２に示す第１期間のうち、第１期間より短い第２期間だけ、他方のレグのＩＧＢＴ８１，８２をオンに制御して第１状態（短絡状態）にする。これにより、第２期間だけ２つのレグの導通損失が半減されると共に、第１期間の開始時点でＩＧＢＴ８１に発生するターンオン損失と、第１期間の終了時点でＩＧＢＴ８２に発生するターンオフ損失とが削減される。即ち、図１１中の破線枠ＴＮ１，ＴＦ２で示すタイミングで発生していたスイッチング損失が削減される。
【００９３】
制御部９は、第４期間にも第１期間と同様の制御を行う。即ち制御部９は、第４期間のうち、第４期間より短い第５期間だけ、一方のレグのＩＧＢＴ８３，８４をオンに制御して第１状態（短絡状態）にする。これにより、第５期間だけ２つのレグの導通損失が半減されると共に、第４期間の開始時点でＩＧＢＴ８３に発生するターンオン損失と、第４期間の終了時点でＩＧＢＴ８４に発生するターンオフ損失とが削減される。即ち、図５中の破線枠ＴＮ３，ＴＦ４で示すタイミングで発生していたスイッチング損失が削減される。
【００９４】
上述した制御部９の動作を示すフローチャートは、実施形態１の図７，８に示すフローチャートにて、第１，第２，第３，第４ＩＧＢＴ夫々を第４，第３，第２，第１ＩＧＢＴと読み替えたものと同じになるため、図示及びその説明を省略する。
【００９５】
図１０，１１，１２を実施形態１の図４，５，６と比較すると、図４，６の場合は各レグの上側のアーム（ＩＧＢＴ８１，８３）でターンオン損失が、下側のアーム（ＩＧＢＴ８２，８４）でターンオフ損失が発生するのに対し、図１０，１２の場合は上側のアームでターンオフ損失が、下側のアームでターンオン損失が発生する。但し、図４，６，１０，１１何れの場合であっても、ＩＧＢＴ８１，８２，８３，８４全てのスイッチング損失は同程度である。図５，１１の場合は、何れのアームにもターンオン損失及びターンオフ損失の両方が発生する。
【００９６】
上述した実施形態２にあっては、ＩＧＢＴ８３，８４が一方のレグに相当し、ＩＧＢＴ８１，８２が他方のレグに相当するものとして説明したが、逆にＩＧＢＴ８１，８２が一方のレグに相当し、ＩＧＢＴ８３，８４が他方のレグに相当するものとして読み替えてもよい。この場合は、図１０，１１，１２の図中、及び図９から図１２に係る説明において、第１，第２，第３，第４，第５，第６期間夫々を、第４，第５，第６，第１，第２，第３期間と読み替えればよい。以下では、一方のレグ及び他方のレグと、ＩＧＢＴ８１，８２及びＩＧＢＴ８３，８４との対応関係を読み替えた場合について（）内に記述する。
【００９７】
以上のように本実施形態２によれば、制御部９が、ＩＧＢＴ８３，８４（又はＩＧＢＴ８１，８２）を含む一方のレグを第１期間だけ短絡状態に制御してインダクタＬ３からの電流をフルブリッジ回路８０に導通させ、この間に第１期間より短い第２期間だけＩＧＢＴ８１，８２（又はＩＧＢＴ８３，８４）を含む他方のレグを短絡状態に制御する。これにより、インダクタＬ３から見たフルブリッジ回路８０の導通抵抗が第２期間の間だけ低減されると共に、第１期間の開始時点及び終了時点とは異なる時点で行われる他方のレグのスイッチングが所謂ゼロクロススイッチングとなる。従って、フルブリッジ回路８０及びインダクタＬ３を用いて直流電圧を交流電圧に変換する際に、フルブリッジ回路８０の損失を抑制することが可能となる。
【００９８】
また、実施形態１及び２によれば、第２期間は、第１期間の開始時点より後に開始し、第１期間の終了時点より前に終了するため、第２期間における他方のレグのスイッチングを、常にゼロクロススイッチングとすることができる。
【００９９】
更に、実施形態２によれば、ＩＧＢＴ８１，８２，８３，８４がオフに制御されている状態を基本的な状態として、制御部９は、レグの一方についてＩＧＢＴ８３，８４（又はＩＧＢＴ８１，８２）を第１期間だけオンに制御して第１状態にし、その間に、レグの他方についてＩＧＢＴ８１，８２（又はＩＧＢＴ８３，８４）を第２期間だけオンに制御して第１状態にする。制御部９は、更に第１期間に続く第３期間だけ、レグの一方についてＩＧＢＴ８３（又はＩＧＢＴ８１）をオフに、ＩＧＢＴ８４（又はＩＧＢＴ８２）をオンに制御して第２状態にすると共に、レグの他方についてＩＧＢＴ８１（又はＩＧＢＴ８３）をオンに、ＩＧＢＴ８２（又はＩＧＢＴ８４）をオフに制御して第３状態にする。これにより、第１期間に短絡状態に制御されたレグを介してインダクタＬ３に流れていた電流が、第３期間には一方のレグのＩＧＢＴ８４（又はＩＧＢＴ８２）と、変成器７の一方の巻線７１と、他方のレグのＩＧＢＴ８１（又はＩＧＢＴ８３）とを流れるように転流するため、第１期間にインダクタＬ３に蓄積されたエネルギーが第３期間に変成器７の一方の巻線７１に放出される。
【０１００】
更に、実施形態１又は２によれば、制御部９は、第４期間から第６期間までの間における一方のレグ及び他方のレグ夫々に対する制御を、第１期間から第３期間までの間における他方のレグ及び一方のレグに対する制御と同様に実行する。従って、第２期間と同様に第５期間にあってもフルブリッジ回路８０の導通抵抗を低減することができる。特に、実施形態１にあっては、ＩＧＢＴ８４のターンオン損失及びＩＧＢＴ８３のターンオフ損失と、ＩＧＢＴ８２のターンオン損失及びＩＧＢＴ８１のターンオフ損失とをスイッチングの１周期の間に交互に削減することができる。実施形態２にあっては、ＩＧＢＴ８１のターンオン損失及びＩＧＢＴ８２のターンオフ損失と、ＩＧＢＴ８３のターンオン損失及びＩＧＢＴ８４のターンオフ損失とをスイッチングの１周期の間に交互に削減することができる。また、変成器７の他方の巻線７２に交流電圧を発生させることができる。更に、第１及び第３期間と第４及び第６期間とで、期間の長さを変更することが可能であり、インバータ８の電圧制御をきめ細かく行うことができる。
【０１０１】
（実施形態３）
以下での説明のため、上述の図４，１０に示す基本的な制御を第１制御、図５，１１に示す２つのレグを第１及び第４期間だけ短絡させる制御を第２制御、図６，１２に示す他方及び一方のレグ夫々を第２期間及び第５期間だけ短絡させる制御を第３制御と称する。実施形態１及び２が、最終的に第３制御を実行する形態であるのに対し、実施形態３は、第３制御及び第１制御の何れか選択された方の制御と、第２制御との何れか一方の制御を実行する形態である。実施形態３における双方向ＡＣ／ＤＣ変換装置１の回路構成及び制御部９のブロック構成は、図１及び図２に示す実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。
【０１０２】
本実施形態３では、第３制御及び第１制御の何れかと、第２制御とについて、フルブリッジ回路８０における各ＩＧＢＴの導通損失及びスイッチング損失を算出し、これらの損失の総和である全損失が少なくなる制御を実行する。導通損失Ｐｏｎ及びスイッチング損失Ｐｓｗの夫々は、以下の式（１）及び式（２）によって算出される。スイッチング損失は、ターンオン損失及びターンオフ損失が各別に算出される。各ＩＧＢＴについての式（１）及び（２）による損失を合算したものが全損失となる。
【０１０３】
Ｐｏｎ＝Ｒｏｎ×Ｉ2 ×Ｄ・・・・・・・・・・・・・・・・・・・・・・・（１）
Ｐｓｗ＝（１／６）×Ｖ×Ｉ×（ｔｒ＋ｔｆ）・・・・・・・・・・・・・・（２）
但し、
Ｒｏｎ：ＩＧＢＴのオン抵抗
Ｄ  ：スイッチングのデューティ比
Ｖ  ：スイッチング時にＩＧＢＴに印加される電圧
Ｉ  ：スイッチングされる電流
ｔｒ：ターンオン損失を発生させる電流の立ち上がり時間
ｔｆ：ターンオフ損失を発生させる電流の立ち下がり時間
【０１０４】
Ｒｏｎは温度や電流に依存するところがあるが、一義的には常数として扱うことができる。デューティ比Ｄは、各ＩＧＢＴをオン／オフに制御しているＣＰＵ９１が適時算出することができる。電圧Ｖは、バッテリ３の電圧として差し支えないが、ＣＰＵ９１がＡ／Ｄ変換部９６によって検出してもよい。電流Ｉは、電流トランスＣＴ１により検出されるが、本実施形態２では時系列的に検出される電流の実効値を用いる。立ち上がり（立上りに同じ）時間ｔｒ及び立ち下がり（立下りに同じ）時間ｔｆは、常数として扱ってもよいし、電流Ｉの関数としてＣＰＵ９１が適時算出してもよい。
【０１０５】
第３制御及び第１制御の何れを実行すべきかの選択は、例えば通信部９４が受信する指示信号によって通知されて、ＲＡＭ９３に記憶されているものとする。通知によって選択された制御（第３制御又は第１制御の何れか）と、第２制御との何れを実行するかは、各ＩＧＢＡの全損失を比較することによって決定される。例えば上記の選択された制御よりも第２制御の方が全損失が少ない場合は、第１期間に各ＩＧＢＴを全てオンにする第２制御を実行すべく全オンフラグが１にセットされる。第１制御及び第２制御は、全オンフラグが１であるか０であるかに応じて、何れか一方が選択的に実行されるようにしてある。
【０１０６】
以下では、上述した制御部９の動作を、それを示すフローチャートを用いて説明する。図１３は、実施形態２に係るインバータ８で電流の実効値を算出するＣＰＵ９１の処理手順を示すフローチャートである。図１４及び図１５は、実施形態３に係るインバータ８で各ＩＧＢＴの損失の総和を算出して比較するＣＰＵ９１の処理手順を示すフローチャートである。図１６及び図１７は、実施形態３に係るインバータ８で第１制御又は第２制御を選択的に実行するＣＰＵ９１の処理手順を示すフローチャートである。図１３に示す処理は、例えば１μｓ毎に周期的に実行される。図１４，１５の処理は、選択された制御と、第２制御との切り換えの要否を判定する際に適宜起動される。図１６，１７の処理は、ＣＰＵ９１が放電開始を通知された場合に起動される。
【０１０７】
図１３の処理が起動された場合、ＣＰＵ９１は、電流トランスＣＴ１が検出した電流を取得し（Ｓ５１）、取得した電流の自乗値を算出してＲＡＭ９３に記憶する（Ｓ５２）。次いで、ＣＰＵ９１は、フルブリッジ回路８０のスイッチングの１周期が経過したか否かを判定し（Ｓ５３）、経過していない場合（Ｓ５３：ＮＯ）、図１３の処理を終了する。スイッチングの１周期については、ＣＰＵ９１が並列的に実行する他の処理にて管理されている。
【０１０８】
スイッチングの１周期が経過した場合（Ｓ５３：ＹＥＳ）、ＣＰＵ９１は、ＲＡＭ９３に記憶した１周期分の電流の自乗平均（Ｉ2 ）を算出してＲＡＭ９３に記憶する（Ｓ５４）。記憶された電流の自乗平均（Ｉ2 ）は、式（１）によってＰｏｎが算出される際に参照される。ＣＰＵ９１は、更に、自乗平均の平方根として実効値（Ｉ）を算出してＲＡＭ９３に記憶する（Ｓ５５）。記憶された電流（Ｉ）は、式（２）によってＰｓｗが算出される際に参照される。ＣＰＵ９１は、更に、温度センサＴｈ１が検出した温度を取得してＲＡＭ９３に記憶し（Ｓ５６）、図１３の処理を終了する。
【０１０９】
図１４の処理が起動された場合、ＣＰＵ９１は、第２制御による第１〜第４ＩＧＢＴの導通損失を式（１）に基づいて算出する（Ｓ６１）。この場合、スイッチングされる電流がＩＧＢＴ８１と８３又はＩＧＢＴ８２と８４に分散することにより、式（１）のオン抵抗Ｒｏｎが実質的に１／２になるような導通損失が発生する箇所が１周期に４箇所（実施形態１の図５参照）あることを考慮する。
【０１１０】
ＣＰＵ９１は、更に、第２制御による第１〜第４ＩＧＢＴのターンオン損失を式（２）に基づいて算出する（Ｓ６２）と共に、第２制御による第１〜第４ＩＧＢＴのターンオフ損失を式（２）に基づいて算出する（Ｓ６３）。この場合、スイッチングされる電流がＩＧＢＴ８１と８３又はＩＧＢＴ８２と８４に分散することにより、式（２）の電流（Ｉ）が実質的に１／２になることを考慮する。その後、ＣＰＵ９１は、第２制御による各損失、即ち導通損失、ターンオン損失及びターンオフ損失を合算して（Ｓ６４）損失の総和である全損失を算出する。合算した全損失はＲＡＭ９３に記憶される（以下同様）。
【０１１１】
次いで、ＣＰＵ９１は、ＲＡＭ９３に記憶された第３制御の選択が有るか否かを判定し（Ｓ６５）、選択が有る場合（Ｓ６５：ＹＥＳ）、後述するステップＳ７３に処理を移す。第３制御の選択が無い場合（Ｓ６５：ＮＯ）、ＣＰＵ９１は、第１制御による第１〜第４ＩＧＢＴの導通損失を算出する（Ｓ６６）。この場合、式（１）による導通損失が発生する箇所が１周期に４箇所（実施形態１の図４参照）あることを考慮する。ＣＰＵ９１は、更に、第１制御による第１，第３ＩＧＢＴのターンオン損失を算出する（Ｓ６７）と共に、第１制御による第２，第４ＩＧＢＴのターンオフ損失を算出する（Ｓ６８）。その後、ＣＰＵ９１は、第１制御による各損失を合算して（Ｓ６９）全損失を算出する。
【０１１２】
次いで、ＣＰＵ９１は、第２制御の全損失が第１制御の全損失より小さいか否かを判定し（Ｓ７０）、小さい場合（Ｓ７０：ＹＥＳ）、全オンフラグを１にセットして（Ｓ７１）図１４の処理を終了する。この場合は、図１６，１７の処理にて第２制御が選択的に実行されることとなる。一方、第１制御の全損失が第２制御の全損失より小さくない場合（Ｓ７０：ＮＯ）、ＣＰＵ９１は、全オンフラグを０にクリアして（Ｓ７２）図１４の処理を終了する。
【０１１３】
図１５に移って、ＣＰＵ９１は、第３制御による第１〜第４ＩＧＢＴの導通損失を算出する（Ｓ７３）。この場合、第２又は第５期間だけスイッチングされる電流がＩＧＢＴ８１と８３又はＩＧＢＴ８２と８４に分散することにより、式（１）のオン抵抗Ｒｏｎが実質的に１／２になるような導通損失が発生する箇所が１周期に４箇所（実施形態１の図６参照）あることを考慮する。ＣＰＵ９１は、更に、第３制御による第１，第３ＩＧＢＴのターンオン損失を算出する（Ｓ７４）と共に、第３制御による第２，第４ＩＧＢＴのターンオフ損失を算出する（Ｓ７５）。その後、ＣＰＵ９１は、第３制御による各損失を合算して（Ｓ７６）全損失を算出する。
【０１１４】
次いで、ＣＰＵ９１は、第２制御の全損失が第３制御の全損失より小さいか否かを判定し（Ｓ７７）、小さい場合（Ｓ７７：ＹＥＳ）、全オンフラグを１にセットして（Ｓ７８）図１５の処理を終了する。この場合は、図１６，１７の処理にて第２制御が選択的に実行されることとなる。一方、第３制御の全損失が第２制御の全損失より小さくない場合（Ｓ７７：ＮＯ）、ＣＰＵ９１は、全オンフラグを０にクリアして（Ｓ７９）図１５の処理を終了する。
【０１１５】
図１６の処理が起動された場合、ＣＰＵ９１は、ＲＡＭ９３に記憶された第３制御の選択が有るか否かを判定し（Ｓ８０）、選択が有る場合（Ｓ８０：ＹＥＳ）、全オンフラグが１にセットされているか否かを判定する（Ｓ８１）。全オンフラグが１にセットされていない場合（Ｓ８１：ＮＯ）、ＣＰＵ９１は、実施形態１の図７，８の処理を起動させて（Ｓ８２）図１６の処理を終了する。これにより、インバータ８の各ＩＧＢＴに対する第３制御が実行される。
【０１１６】
一方、全オンフラグが１にセットされている場合（Ｓ８１：ＹＥＳ）、又はＲＡＭ９３に記憶された第３制御の選択が無い場合（Ｓ８０：ＮＯ）、ＣＰＵ９１は、第１又は第２制御を実行すべく、第１ＩＧＢＴから第４ＩＧＢＴまでがオフである初期状態で、一方のレグの第１及び第２ＩＧＢＴをオンに制御して（Ｓ８３）第１期間を開始させる。ＣＰＵ９１は、更に、全オンフラグが１にセットされているか否かを判定し（Ｓ８４）、１にセットされている場合（Ｓ８４：ＹＥＳ）、他方のレグの第３及び第４ＩＧＢＴをオンに制御する（Ｓ８５）。ステップＳ８３以降では、他方のレグのＩＧＢＴ８３，８４を第２期間だけオンにして第１状態にする制御が禁止される。
【０１１７】
一方、全オンフラグが１にセットされていない場合（Ｓ８４：ＮＯ）、又はステップＳ８５の処理を終えた場合、ＣＰＵ９１は、タイマＡに第１期間の長さを設定する（Ｓ８６）と共に、タイマＡによる計時を開始する（Ｓ８７）。次いで、ＣＰＵ９１は、タイマＡが計時を終了したか否かを判定し（Ｓ８８）、終了していない場合（Ｓ８８：ＮＯ）、計時を終了するまで待機する。
【０１１８】
タイマＡが計時を終了した場合（Ｓ８８：ＹＥＳ）、ＣＰＵ９１は、全オンフラグが１にセットされているか否かを判定し（Ｓ８９）、１にセットされていない場合（Ｓ８９：ＮＯ）、即ち第１制御の場合、第４ＩＧＢＴを先にオンに制御して（Ｓ９０）、後述するステップＳ９２に処理を移す。一方、全オンフラグが１にセットされている場合（Ｓ８９：ＹＥＳ）、即ち第２制御の場合、ＣＰＵ９１は、第３ＩＧＢＴをオフに制御する（Ｓ９１）と共に、第２ＩＧＢＴをオフに制御する（Ｓ９２）。これにより、第１期間が終了する。
【０１１９】
その後、ＣＰＵ９１は、タイマＡに第３期間の長さを設定して（Ｓ９３）、タイマＡによる計時を開始する（Ｓ９４）。次いで、ＣＰＵ９１は、タイマＡが計時を計時を終了したか否かを判定し（Ｓ９５）、終了していない場合（Ｓ９５：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ９５：ＹＥＳ）、ＣＰＵ９１は、第３ＩＧＢＴをオンに制御して（Ｓ９６）第４期間を開始させる。
【０１２０】
ＣＰＵ９１は、更に、全オンフラグが１にセットされているか否かを判定し（Ｓ９７）、１にセットされていない場合（Ｓ９７：ＮＯ）、即ち第１制御の場合、第１ＩＧＢＴをオフに制御して（Ｓ９８）第３期間を終了させ、後述するステップＳ１０１に処理を移す。一方、全オンフラグが１にセットされている場合（Ｓ９７：ＹＥＳ）、即ち第２制御の場合、ＣＰＵ９１は、第２ＩＧＢＴをオンに制御する（Ｓ９９）。
【０１２１】
その後、図１７に移って、ＣＰＵ９１は、タイマＡに第４期間の長さを設定する（Ｓ１０１）と共に、タイマＡによる計時を開始する（Ｓ１０２）。次いで、ＣＰＵ９１は、タイマＡが計時を終了したか否かを判定し（Ｓ１０３）、終了していない場合（Ｓ１０３：ＮＯ）、計時を終了するまで待機する。
【０１２２】
タイマＡが計時を終了した場合（Ｓ１０３：ＹＥＳ）、ＣＰＵ９１は、全オンフラグが１にセットされているか否かを判定し（Ｓ１０４）、１にセットされていない場合（Ｓ１０４：ＮＯ）、即ち第１制御の場合、第２ＩＧＢＴを先にオンに制御して（Ｓ１０５）、後述するステップＳ１０７に処理を移す。一方、全オンフラグが１にセットされている場合（Ｓ１０４：ＹＥＳ）、即ち第２制御の場合、ＣＰＵ９１は、第１ＩＧＢＴをオフに制御する（Ｓ１０６）と共に、第４ＩＧＢＴをオフに制御する（Ｓ１０７）。これにより、第４期間が終了する。
【０１２３】
その後、ＣＰＵ９１は、タイマＡに第６期間の長さを設定して（Ｓ１０８）、タイマＡによる計時を開始する（Ｓ１０９）。次いで、ＣＰＵ９１は、タイマＡが計時を計時を終了したか否かを判定し（Ｓ１１０）、終了していない場合（Ｓ１１０：ＮＯ）、計時を終了するまで待機する。タイマＡが計時を終了した場合（Ｓ１１０：ＹＥＳ）、ＣＰＵ９１は、第１ＩＧＢＴをオンに制御して（Ｓ１１１）第６期間を開始させる。
【０１２４】
ＣＰＵ９１は、更に、全オンフラグが１にセットされているか否かを判定し（Ｓ１１２）、１にセットされていない場合（Ｓ１１２：ＮＯ）、即ち第１制御の場合、第３ＩＧＢＴをオフに制御して（Ｓ１１３）第６期間を終了させ、後述するステップＳ１１５に処理を移す。一方、全オンフラグが１にセットされている場合（Ｓ１１２：ＹＥＳ）、即ち第２制御の場合、ＣＰＵ９１は、第４ＩＧＢＴをオンに制御する（Ｓ１１４）。
【０１２５】
その後、ＣＰＵ９１は、通信部９４から変換終了を通知されたか否かを判定し（Ｓ１１５）、通知されていない場合（Ｓ１１５：ＮＯ）、インバータ８を制御する処理を繰り返すために、ステップＳ８６に処理を移す。一方、変換終了を通知された場合（Ｓ１１５：ＹＥＳ）、ＣＰＵ９１は、図１６，１７の処理を終了する。
【０１２６】
以上のように本実施形態３によれば、制御部９は、他方のレグのＩＧＢＴ８３，８４を第１期間より短い第２期間だけオンにして第１状態にする制御を禁止することにより、第３制御を第１制御に変更するため、フルブリッジ回路８０のスイッチングの制御を簡略化することができる。
【０１２７】
また、実施形態３によれば、制御部９は、第３制御によって第１期間のうちの第２期間だけ他方のレグを第１状態にする場合又は第１制御によって第１期間中に他方のレグを第１状態にしない場合と、第２制御にすべく第１期間と同じ期間だけ他方のレグを第１状態にするように変更した場合とについて、電流トランスＣＴ１で検出したインダクタＬ３に流れる電流に基づいて、フルブリッジ回路８０に含まれる各ＩＧＢＴの導通損失及びスイッチング損失の総和（全損失）を算出する。そして、制御部９は、各場合について算出した損失の総和を大小比較し、比較結果に基づいて第１期間における他方のレグの制御を変更する方が低損失であると判定した場合、第１期間と同じ期間だけ他方のレグを第１状態にすべく第２制御に変更する。従って、フルブリッジ回路８０に含まれる各ＩＧＢＴの損失がより少なくなるように、スイッチングの制御方法を決定することができる。
【０１２８】
（実施形態４）
実施形態３が、各ＩＧＢＴの導通損失及びスイッチング損失夫々を式（１）及び（２）によって算出する形態であるのに対し、実施形態４は、式（１）及び（２）の算出に用いる係数を記憶したテーブルを参照して各ＩＧＢＴの導通損失及びスイッチング損失を算出する形態である。実施形態４における双方向ＡＣ／ＤＣ変換装置１の回路構成及び制御部９のブロック構成は、図１及び図２に示す実施形態１の場合と同様である。また、実施形態４におけるＣＰＵ９１の処理手順を示すフローチャートは、図１４から図１７に示す実施形態３の場合と同様であるため、実施形態１，３に対応する箇所には同様の符号を付してその説明を省略する。
【０１２９】
実施形態３では定数として扱ったが、導通損失Ｐｏｎを算出するための式（１）の右辺に含まれるオン抵抗Ｒｏｎは、温度又は温度と電流に応じて変化する。同様に、スイッチング損失Ｐｓｗを算出するための式（２）の右辺に含まれる立ち上がり時間ｔｒ及び立ち下がり時間ｔｒは、温度又は温度と電流に応じて変化する。Ｒｏｎ及びｔｒ，ｔｆを温度又は温度と電流の関数として算出する方法があるが、本実施形態４では、式（１）及び（２）を算出するための係数を温度又は温度と電流に対応付けたテーブルを記憶部９２に記憶しておく。これにより、ＣＰＵ９１の処理負荷が大幅に軽減される。
【０１３０】
図１８は、温度に対応するオン抵抗を記憶するテーブルの一例を示す図表であり、図
１９は、温度及び電流に対応するオン抵抗を記憶するテーブルの一例を示す図表である。また、図２０は、温度に対応する立ち上がり時間及び立ち下がり時間を記憶するテーブルの一例を示す図表であり、図２１は、温度及び電流に対応する立ち上がり時間及び立ち下がり時間を記憶するテーブルの一例を示す図表である。
【０１３１】
図１８から図２１に示すテーブルには、−１０℃から６０℃まで１０℃刻みに８通りの温度に対応付けて、オン抵抗Ｒｏｎ、又は立ち上がり時間ｔｒと立ち下がり時間ｔｆが記憶されている。温度センサＴｈ１で検出した温度に対応するオン抵抗、又は検出した温度に対応する立ち上がり時間と立ち下がり時間は、各テーブルに記憶された内容を温度について線形補間して算出すればよい。
【０１３２】
図１９に示すテーブルでは、温度に対応するオン抵抗が、更に電流に対応付けて記憶されている。また、図２１に示すテーブルでは、温度に対応する立ち上がり時間及び立ち下がり時間が、更に電流に対応付けて記憶されている。電流トランスＣＴ１で検出した電流の実効値に対応するオン抵抗は、図１９に示すテーブルに記憶された内容を電流について線形補間して算出すればよい。電流トランスＣＴ１で検出した電流の実効値に対応する立ち上がり時間及び立ち下がり時間は、図２１に示すテーブルに記憶された内容を電流について線形補間して算出すればよい。
【０１３３】
具体的に、図１８に示すテーブルには、温度の昇順にＲ＿１からＲ＿８までのオン抵抗が記憶されている。図１９に示すテーブルには、電流が１０Ａ、２０Ａ及び３０Ａである場合について、温度の昇順にＲ＿１１からＲ＿１８まで、Ｒ＿２１からＲ＿２８まで及びＲ＿３１からＲ＿３８までのオン抵抗が記憶されている。図２０に示すテーブルには、温度の昇順にｔｒ＿１からｔｒ＿８までの立ち上がり時間及びｔｆ＿１からｔｆ＿８までの立ち下がり時間が記憶されている。図２１に示すテーブルには、電流が１０Ａ、２０Ａ及び３０Ａである場合について、温度の昇順にｔｒ＿１１からｔｒ＿１８まで、ｔｒ＿２１からｔｒ＿２８まで及びｔｒ＿３１からｔｒ＿３８までの立ち上がり時間が記憶されている。図２１に示すテーブルには、更に、電流が１０Ａ、２０Ａ及び３０Ａである場合について、温度の昇順にｔｆ＿１１からｔｆ＿１８まで、ｔｆ＿２１からｔｆ＿２８まで及びｔｆ＿３１からｔｆ＿３８までの立ち下がり時間が記憶されている。
【０１３４】
例えば、図１４，１５のステップＳ６１，Ｓ６６，Ｓ７３にて式（１）により導通損失が算出される場合、図１３のステップＳ５６にてＲＡＭ９３に記憶された温度に対応するオン抵抗が、図１８又は図１９に示すテーブルから読み出される。オン抵抗が読み出されるテーブルが図１９に示されるものである場合は、ＲＡＭ９３に記憶された温度に対応し、且つ図１３のステップＳ５５でＲＡＭ９３に記憶された電流（但しステップＳ６１及びステップＳ７３の一部の処理では、該電流の大きさの半分の電流）に対応するオン抵抗が読み出される。
【０１３５】
また例えば、図１４，１５のステップＳ６２，Ｓ６７，Ｓ７４にて式（２）により、スッチング損失のうちのターンオン損失が算出される場合、図１３のステップＳ５６にてＲＡＭ９３に記憶された温度に対応する立ち上がり時間が、図２０又は図２１に示すテーブルから読み出される。立ち上がり時間が読み出されるテーブルが図２１に示されるものである場合は、ＲＡＭ９３に記憶された温度に対応し、且つ図１３のステップＳ５５でＲＡＭ９３に記憶された電流（但しステップＳ６２では、該電流の大きさの半分の電流）に対応する立ち上がり時間が読み出される。
【０１３６】
同様に、図１４，１５のステップＳ６３，Ｓ６８，Ｓ７５にて式（２）により、スッチング損失のうちのターンオフ損失が算出される場合、図１３のステップＳ５６にてＲＡＭ９３に記憶された温度に対応する立ち下がり時間が、図２０又は図２１に示すテーブルから読み出される。立ち下がり時間が読み出されるテーブルが図２１に示されるものである場合は、ＲＡＭ９３に記憶された温度に対応し、且つ図１３のステップＳ５５でＲＡＭ９３に記憶された電流（但しステップＳ６３では、該電流の大きさの半分の電流）に対応する立ち下がり時間が読み出される。
【０１３７】
以上のように本実施形態４によれば、記憶部９２は、上述の導通損失及びスイッチング損失の夫々を算出するためのオン抵抗並びに立ち上がり時間及び立ち下がり時間を、少なくとも温度に対応付けて記憶してある。制御部９は、温度センサＴｈ１で検出したＩＧＢＴ８１，８２，８３，８４の温度に対応付けて記憶部９２に記憶されているオン抵抗並びに立ち上がり時間及び立ち下がり時間を読み出し、読み出したオン抵抗並びに立ち上がり時間及び立ち下がり時間と、電流トランスＣＴ１で検出したインダクタＬ３の電流とに基づいて、導通損失並びにターンオン損失及びターンオフ損失を算出する。これにより、少なくとも温度に依存する係数を都度算出する必要がなく、制御部９の処理負荷を軽減することが可能となる。
【符号の説明】
【０１３８】
１  双方向ＡＣ／ＤＣ変換装置
２  交流電源
３  バッテリ
４  ノイズフィルタ
５，６，８  インバータ
５１，５２，５３，５４，６１，６２，６３，６４，８１，８２，８３，８４  ＩＧＢＴ
５５，５６，５７，５８，６５，６６，６７，６８，８５，８６，８７，８８  ダイオード
７  変成器
７１，７２  巻線
９  制御部
９１  ＣＰＵ
９２  記憶部
９３  ＲＡＭ
９４  通信部
９５  タイマ
９６  Ａ／Ｄ変換部
９７  駆動部
９８  記録媒体
９９  コンピュータプログラム
１０  コンバータ
Ｔ１，Ｔ２  交流入出力端子
Ｔ３，Ｔ４  直流入出力端子
Ｔ５１，Ｔ５２，Ｔ６３，Ｔ６４，Ｔ８１，Ｔ８２  交流入出力端
Ｔ５３，Ｔ５４，Ｔ６１，Ｔ６２，Ｔ８３，Ｔ８４  直流入出力端
Ｃ１，Ｃ２，Ｃ３  コンデンサ
Ｌ１，Ｌ２，Ｌ３  インダクタ
ＣＴ１  電流トランス
Ｔｈ１  温度センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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