(57)【要約】【課題】ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタにおいて、時間に対するコレクタ電流の傾きを変化させて、ＥＭＩノイズ等を抑制する。【解決手段】セル領域ＣＥＲには、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴが形成されている。ゲート引出し領域ＧＸＲには、ゲート導体部ＧＣＢと、ｐ型のフローティング層ＰＦＬＸとが形成されている。トレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴにおけるゲート・コレクタ間の容量として、セル領域ＣＥＲでは、トレンチゲート電極ＴＧＥとコレクタ電極ＣＥＤとの間にドリフト層ＮＤＬを介在させて容量ＣＧＣ１が形成されている。ゲート引出し領域ＧＸＲでは、ゲート導体部ＧＣＢとコレクタ電極ＣＥＤとの間にフローティング層ＰＦＬＸを介在させて容量ＣＧＣ２が形成されている。【選択図】図３６
2019129289.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１主面および第２主面を有する第１導電型の半導体基板と、
前記半導体基板に形成され、トレンチゲート電極を含み、前記第１主面の側をエミッタとし、前記第２主面の側をコレクタとし、前記エミッタと前記コレクタとの間で電流の導通を行うトレンチ絶縁ゲート型バイポーラトランジスタと、
前記半導体基板に形成され、前記トレンチゲート電極と電気的に接続されたゲート導体部と、
前記半導体基板に形成され、電気的に浮遊な第２導電型のフローティング層と
を有し、
前記トレンチゲート電極は、前記トレンチゲート電極を挟んで一方側と他方側とに第１導電型の前記半導体基板の第１部分がそれぞれ位置するように形成され、
前記トレンチ絶縁ゲート型バイポーラトランジスタは、ゲート・コレクタ間の容量として、
前記トレンチゲート電極と前記コレクタとの間に、第１導電型の前記半導体基板の前記第１部分を介在させて形成される第１容量と、
前記ゲート導体部と前記コレクタとの間に、前記フローティング層を介在させて形成される第２容量と
を備えた、半導体装置。
【請求項２】
前記半導体基板の前記第１主面には、第１領域および第２領域がそれぞれ規定され、
前記トレンチ絶縁ゲート型バイポーラトランジスタは、前記第１領域に形成され、
前記第２容量は、前記第２領域に形成された、請求項１記載の半導体装置。
【請求項３】
ゲートパッドと、
前記ゲートパッドから延在するゲートフィンガーと
を備え、
前記ゲートフィンガーは、前記第２領域に配置されて前記ゲート導体部と電気的に接続され、
前記トレンチゲート電極は、前記第１領域から前記第２領域に延在して前記ゲート導体部に繋がっている、請求項２記載の半導体装置。
【請求項４】
前記トレンチゲート電極は、前記第１主面の側に形成された第１トレンチ内に第１絶縁膜を介在させて配置され、
前記ゲート導体部は、前記第１主面の側に形成された第２トレンチ内に第２絶縁膜を介在させて形成されている、請求項２記載の半導体装置。
【請求項５】
前記第２容量は、前記ゲート導体部と前記フローティング層とが前記第２絶縁膜を介在させて延在する長さに基づいて設定された、請求項４記載の半導体装置。
【請求項６】
前記トレンチゲート電極とは距離を隔てて、前記トレンチゲート電極と対向するように形成されたトレンチエミッタ電極と、
前記トレンチエミッタ電極に対して前記トレンチゲート電極が位置する側とは反対側に位置する前記半導体基板の第２部分に形成された第２導電型の他のフローティング層と
を備えた、請求項２記載の半導体装置。
【請求項７】
前記半導体基板の前記第１主面には第１領域が規定され、
前記トレンチゲート電極を含む前記トレンチ絶縁ゲート型バイポーラトランジスタ、前記フローティング層および前記ゲート導体部は、前記第１領域に形成されている、請求項１記載の半導体装置。
【請求項８】
前記トレンチゲート電極とは距離を隔てて、前記トレンチゲート電極と対向するように形成されたトレンチエミッタ電極を備え、
前記フローティング層は、前記トレンチエミッタ電極に対して前記トレンチゲート電極が位置する側とは反対側に位置する前記半導体基板の第３部分に形成されている、請求項７記載の半導体装置。
【請求項９】
前記ゲート導体部は、前記フローティング層の前記第１主面から前記フローティング層の底よりも浅い位置にわたって形成された第３トレンチ内に配置されている、請求項８記載の半導体装置。
【請求項１０】
前記トレンチゲート電極として、前記半導体基板に形成された第４トレンチ内の互いに対向する側壁面のうち、一方の側壁面に位置する第１側壁ゲート電極、および、他方の側壁面に位置する第２側壁ゲート電極を含み、
前記フローティング層は、前記第１側壁ゲート電極と前記第２側壁ゲート電極との間に位置する前記第４トレンチの底面から前記第２主面の側に向かって形成されている、請求項７記載の半導体装置。
【請求項１１】
前記ゲート導体部は、前記フローティング層に第３絶縁膜を介在させて形成されている、請求項７記載の半導体装置。
【請求項１２】
前記第２容量は、前記ゲート導体部の幅、前記第３絶縁膜の厚さ、および、前記ゲート導体部と前記フローティング層とが前記第３絶縁膜を介在させて延在する長さに基づいて設定された、請求項１１記載の半導体装置。
【請求項１３】
互いに対向する第１主面および第２主面を有する第１導電型の半導体基板の前記第１主面に、第１領域および第２領域をそれぞれ規定する工程と、
前記第１領域に、トレンチゲート電極を形成する工程を含む、前記第１主面の側をエミッタとし、前記第２主面の側をコレクタとし、前記エミッタと前記コレクタとの間で電流の導通を行うトレンチ絶縁ゲート型バイポーラトランジスタを形成する工程と、
前記第２領域に、前記第１主面から前記第２主面に向かって、電気的に浮遊な第２導電型の第１フローティング層を形成する工程と、
前記第２領域における前記第１主面の側に、前記トレンチゲート電極と電気的に接続されるゲート導体部を形成する工程と
を備え、
前記トレンチゲート電極を形成する工程は、
前記第１領域に位置する第１導電型の前記半導体基板の第１部分に、前記第１主面から第１トレンチを形成する工程と、
前記第１トレンチ内に第１絶縁膜を介在させて前記トレンチゲート電極を形成する工程と
を含み、
前記ゲート導体部を形成する工程は、
前記第２領域に位置する第１導電型の前記半導体基板の第２部分に、前記第１主面から第２トレンチを形成する工程と、
前記第２トレンチ内に第２絶縁膜を介在させて前記ゲート導体部を形成する工程と
を含み、
前記トレンチ絶縁ゲート型バイポーラトランジスタのゲート・コレクタ間の容量として、
前記第１領域では、前記トレンチゲート電極と前記コレクタとの間に、第１導電型の前記半導体基板の前記第１部分を介在させて第１容量が形成され、
前記第２領域では、前記ゲート導体部と前記コレクタとの間に、前記第１フローティング層を介在させて第２容量が形成され、
前記第１トレンチを形成する工程と、前記第２トレンチを形成する工程とは同時に行われ、
前記トレンチゲート電極を形成する工程と、前記ゲート導体部を形成する工程とは同時に行われる、半導体装置の製造方法。
【請求項１４】
前記第１領域に、前記トレンチゲート電極とは距離を隔てて、前記トレンチゲート電極と対向するようにトレンチエミッタ電極を形成する工程と、
前記トレンチエミッタ電極に対して前記トレンチゲート電極が位置する側とは反対側に位置する前記半導体基板の第２部分に、第２導電型の第２フローティング層を形成する工程と
を備え、
前記トレンチエミッタ電極を形成する工程と、前記トレンチゲート電極を形成する工程とは同時に行われ、
前記第１フローティング層を形成する工程と、前記第２フローティング層を形成する工程とは同時に行われる、請求項１３記載の半導体装置の製造方法。
【請求項１５】
互いに対向する第１主面および第２主面を有する第１導電型の半導体基板の前記第１主面に、第１領域を規定する工程と、
前記第１領域に、トレンチゲート電極を形成する工程を含む、前記第１主面の側をエミッタとし、前記第２主面の側をコレクタとし、前記エミッタと前記コレクタとの間で電流の導通を行うトレンチ絶縁ゲート型バイポーラトランジスタを形成する工程と、
前記第１領域に、前記第１主面から前記第２主面に向かって、電気的に浮遊な第２導電型のフローティング層を形成する工程と、
前記第１領域における前記第１主面の側に、前記トレンチゲート電極と電気的に接続されるゲート導体部を形成する工程と
を備え、
前記ゲート導体部を形成する工程では、前記フローティング層に第３絶縁膜を介在させて前記ゲート導体部が形成され、
前記トレンチ絶縁ゲート型バイポーラトランジスタのゲート・コレクタ間の容量として、
前記第１領域では、前記トレンチゲート電極と前記コレクタとの間に、第１導電型の前記半導体基板の第１部分を介在させた第１容量と、前記ゲート導体部と前記コレクタとの間に、前記フローティング層を介在させた第２容量とがそれぞれ形成される、半導体装置の製造方法。
【請求項１６】
前記トレンチゲート電極とは距離を隔てて、前記トレンチゲート電極と対向するようにトレンチエミッタ電極を形成する工程を備え、
前記トレンチゲート電極を形成する工程と、前記トレンチエミッタ電極を形成する工程とは同時に行われ、
前記フローティング層を形成する工程では、前記トレンチエミッタ電極に対して前記トレンチゲート電極が位置する側とは反対側に位置する前記半導体基板の第２部分に、前記フローティング層が形成される、請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記フローティング層に、前記フローティング層の底よりも浅い第３トレンチを形成する工程を備え、
前記ゲート導体部を形成する工程では、前記第３トレンチ内に前記第３絶縁膜を介在させて前記ゲート導体部が形成される、請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記トレンチゲート電極を形成する工程は、
前記第１領域の前記第１主面に、互いに間隔を隔てて対向する側壁面を有する第３トレンチを形成する工程と、
互いに対向する前記側壁面のうち、一方の側壁面を覆うように第１側壁ゲート電極を形成するとともに、他方の側壁面を覆うように第２側壁ゲート電極を形成する工程と
を含み、
前記フローティング層を形成する工程では、前記第１側壁ゲート電極と前記第２側壁ゲート電極との間に対応する前記第３トレンチの底面の部分から前記第２主面の側に、前記フローティング層が形成される、請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、トレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
大電流を扱うスイッチング素子の一つとして、トレンチ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）がある。トレンチ絶縁ゲート型バイポーラトランジスタには、適用する製品に応じて、種々のタイプが提案されている。たとえば、オン電圧を低くするために、ＩＥ（Injection Enhancement）効果を高めたトレンチ絶縁ゲート型バイポーラトランジスタがある。
【０００３】
この種のトレンチ絶縁ゲート型バイポーラトランジスタでは、コレクタ側から注入されるホールが、エミッタ側へ抜けるのを抑制する領域（フローティング層）が形成されている。これにより、蓄積されるホールの濃度が高くなり、エミッタ側から電子の注入が促進されて、電子の濃度も高くなる。キャリア（電子とホール）の濃度が高くなることで、伝導度変調が起こり、オン電圧を低くすることができる。
【０００４】
また、動作速度に応じて、種々のトレンチゲート電極等の配置パターンが提案されている。たとえば、第１間隔を隔てて配置された２つのトレンチゲート電極と、第１間隔を隔てて配置された他の２つのトレンチゲート電極とが、第１間隔とは異なる第２間隔を隔てて配置されたトレンチ絶縁ゲート型バイポーラトランジスタがある。このようなトレンチ絶縁ゲート型バイポーラトランジスタを「ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタ」と称する。
【０００５】
さらに、第３間隔を隔てて配置された２つのトレンチゲート電極と、第３間隔を隔てて配置された２つのトレンチエミッタ電極とが、第３間隔とは異なる第４間隔を隔てて配置されたトレンチ絶縁ゲート型バイポーラトランジスタがある。このようなトレンチ絶縁ゲート型バイポーラトランジスタを「ＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタ」と称する。ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタおよびＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを開示した特許文献の一例として、特許文献１がある。
【０００６】
さらに、それぞれ第５間隔を隔てて配置されたトレンチエミッタ電極、トレンチゲート電極およびトレンチエミッタ電極と、それぞれ第５間隔を隔てて配置された他のトレンチエミッタ電極、他のトレンチゲート電極および他のトレンチエミッタ電極とが、第５間隔とは異なる第６間隔を隔てて配置されたトレンチ絶縁ゲート型バイポーラトランジスタがある。このトレンチ絶縁ゲート型バイポーラトランジスタでは、トレンチゲート電極が一方と他方とからトレンチエミッタ電極によって挟み込まれている。このようなトレンチ絶縁ゲート型バイポーラトランジスタを「ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタ」と称する。ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを開示した特許文献の一例として、特許文献２がある。
【０００７】
ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、第２間隔を隔てて対向する一方のトレンチゲート電極と他方のトレンチゲート電極とによって挟まれた領域に、ｐ型のフローティング層が形成されている。ＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、第４間隔を隔てて対向するトレンチゲート電極とエミッタ電極とによって挟まれた領域に、ｐ型のフローティング層が形成されている。ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、第６間隔を隔てて対向する一方のエミッタゲート電極と他方のエミッタゲート電極とによって挟まれた領域に、ｐ型のフローティング層が形成されている。
【０００８】
ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、トレンチゲート電極の側方にはｐ型のフローティング層が位置していない。一方、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタおよびＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、トレンチゲート電極の側方にはｐ型のフローティング層が位置する。このため、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタおよびＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタと異なり、スイッチング時のｐ型のフローティング層の電位変動が、トレンチ絶縁ゲート型バイポーラトランジスタのゲート電位に与える影響が非常に小さいため、高速性に優れる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−１４０８８５号公報
【特許文献２】特開２０１７−７９３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、ゲート容量が比較的小さく、高速スイッチング特性を有するという利点がある。その反面、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、スイッチング時にＥＭＩ（Electro Magnetic Interference）ノイズが発生することがある。また、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを並列接続させた場合には、スイッチング時に電流・電圧の発振が発生しやすくなることがある。また、その発振によってデバイスが破壊されることが想定される。
【００１１】
ＥＭＩノイズあるいは電流・電圧の発振を抑制するために、トレンチ絶縁ゲート型バイポーラトランジスタのスイッチング速度をある程度遅くする手法がある。一般に、スイッチング速度が比較的速いトレンチ絶縁ゲート型バイポーラトランジスタに対して、スイッチング速度を遅くしようとすると、ゲート抵抗の抵抗値を高くする手法が採られる。ゲート抵抗は、トレンチ絶縁ゲート型バイポーラトランジスタのゲート電極とドライブ回路との間に設けられる。ゲート抵抗の抵抗値が高くなると、ターンオフ時のコレクタ・エミッタ間の電圧ＶＣの立ち上がりの傾きが緩やかになり、コレクタ電流の傾き（ｄＩＣ/ｄｔ）が小さくなる。
【００１２】
発明者らは、今回、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタ、ＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタおよびＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタのそれぞれについて、ゲート抵抗の抵抗値として異なる複数の抵抗値を設定し、ターンオフ時の時間に対するコレクタ電流の傾きを評価した。その結果、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタおよびＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタの場合と比べて、ゲート抵抗の抵抗値を変えても、時間に対するコレクタ電流の傾きはほとんど変化せず、ＥＭＩノイズ等を抑制することが難しいことがわかった。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態に係る半導体装置は、第１導電型の半導体基板とトレンチ絶縁ゲート型バイポーラトランジスタとゲート導体部と第２導電型のフローティング層とを有している。半導体基板は、互いに対向する第１主面および第２主面を有する。トレンチ絶縁ゲート型バイポーラトランジスタは、半導体基板に形成され、トレンチゲート電極を含み、第１主面の側をエミッタとし、第２主面の側をコレクタとし、エミッタとコレクタとの間で電流の導通を行う。ゲート導体部は、半導体基板に形成され、トレンチゲート電極と電気的に接続されている。フローティング層は、半導体基板に形成され、電気的に浮遊である。トレンチゲート電極は、トレンチゲート電極を挟んで一方側と他方側とに第１導電型の半導体基板の第１部分がそれぞれ位置するように形成されている。トレンチ絶縁ゲート型バイポーラトランジスタは、ゲート・コレクタ間の容量として、第１容量と第２容量とを備えている。第１容量は、トレンチゲート電極とコレクタとの間に、第１導電型の半導体基板の第１部分を介在させて形成される。第２容量は、ゲート導体部とコレクタとの間に、フローティング層を介在させて形成される。
【００１５】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。互いに対向する第１主面および第２主面を有する第１導電型の半導体基板の前記第１主面に、第１領域および第２領域をそれぞれ規定する。第１領域に、トレンチゲート電極を形成する工程を含む、第１主面の側をエミッタとし、第２主面の側をコレクタとし、エミッタとコレクタとの間で電流の導通を行うトレンチ絶縁ゲート型バイポーラトランジスタを形成する。第２領域に、第１主面から第２主面に向かって、電気的に浮遊な第２導電型の第１フローティング層を形成する。第２領域における第１主面の側に、トレンチゲート電極と電気的に接続されるゲート導体部を形成する。トレンチゲート電極を形成する工程は、第１領域に位置する第１導電型の半導体基板の第１部分に、第１主面から第１トレンチを形成する工程と、第１トレンチ内に第１絶縁膜を介在させてトレンチゲート電極を形成する工程とを含む。ゲート導体部を形成する工程は、第２領域に位置する第１導電型の半導体基板の第２部分に、第１主面から第２トレンチを形成する工程と、第２トレンチ内に第２絶縁膜を介在させてゲート導体部を形成する工程とを含む。トレンチ絶縁ゲート型バイポーラトランジスタのゲート・コレクタ間の容量として、第１領域では、トレンチゲート電極とコレクタとの間に、第１導電型の半導体基板の第１部分を介在させて第１容量が形成される。第２領域では、ゲート導体部とコレクタとの間に、第１フローティング層を介在させて第２容量が形成される。第１トレンチを形成する工程と、第２トレンチを形成する工程とは同時に行われる。トレンチゲート電極を形成する工程と、ゲート導体部を形成する工程とは同時に行われる。
【００１６】
さらに他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。互いに対向する第１主面および第２主面を有する第１導電型の半導体基板の第１主面に、第１領域を規定する。第１領域に、トレンチゲート電極を形成する工程を含む、第１主面の側をエミッタとし、第２主面の側をコレクタとし、エミッタとコレクタとの間で電流の導通を行うトレンチ絶縁ゲート型バイポーラトランジスタを形成する。第１領域に、第１主面から第２主面に向かって、電気的に浮遊な第２導電型のフローティング層を形成する。第１領域における第１主面の側に、トレンチゲート電極と電気的に接続されるゲート導体部を形成する。ゲート導体部を形成する工程では、フローティング層に第３絶縁膜を介在させてゲート導体部が形成される。トレンチ絶縁ゲート型バイポーラトランジスタのゲート・コレクタ間の容量として、第１領域では、トレンチゲート電極とコレクタとの間に、第１導電型の半導体基板の第１部分を介在させた第１容量と、ゲート導体部とコレクタとの間に、フローティング層を介在させた第２容量とがそれぞれ形成される。
【発明の効果】
【００１７】
一実施の形態に係る半導体装置によれば、ＥＭＩノイズ等を抑制することができる。
他の実施の形態に係る半導体装置の製造方法によれば、ＥＭＩノイズ等を抑制することができる半導体装置を製造することができる。
【００１８】
さらに他の実施の形態に係る半導体装置の製造方法によれば、ＥＭＩノイズ等を抑制することがでできる半導体装置を製造することができる。
【図面の簡単な説明】
【００１９】
【図１】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタの断面構造を模式的に示す断面図である。
【図２】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタの断面構造を模式的に示す断面図である。
【図３】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタについて行った評価結果を示すグラフである。
【図４】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタについて行った評価結果を示すグラフである。
【図５】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、シミュレーションによる、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタのターンオフ時のコレクタ電流の経時変化を示すグラフである。
【図６】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタのシミュレーションによるターンオフ時のコレクタ電流の傾きのイメージを示す図である。
【図７】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタの断面構造を、ゲート・コレクタ間の容量とともに模式的に示す断面図である。
【図８】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタの断面構造を、ゲート・コレクタ間の容量とともに模式的に示す断面図である。
【図９】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、シミュレーションによってターンオフ動作を評価する際に使用するスイッチング回路の主要部分の一例を示す回路図である。
【図１０】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタのターンオフ時のシミュレーションによるゲート・エミッタ間の電圧、コレクタ・エミッタ間の電圧およびコレクタ電流のそれぞれの経時変化を示すグラフである。
【図１１】各実施の形態に係る半導体装置の前提として、技術的課題を説明するための、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタのシミュレーションによるターンオフ時のゲート・エミッタ間の電圧、コレクタ・エミッタ間の電圧およびコレクタ電流のそれぞれの経時変化を示すグラフである。
【図１２】各実施の形態に係る半導体装置の前提として技術的課題を説明するための、図１１に示すグラフと図１２に示すグラフとを併せて同じ座標軸に示すグラフである。
【図１３】実施の形態１に係る半導体装置の平面構造の一例を示す平面図である。
【図１４】同実施の形態において、ゲートフィンガーの平面パターンの一例を示す平面図である。
【図１５】同実施の形態において、半導体装置の平面構造の一例を示す部分平面図である。
【図１６】同実施の形態において、図１５に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。
【図１７】同実施の形態において、図１５に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】同実施の形態において、図１５に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける断面図である。
【図１９】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、作用効果を説明するためのゲート・コレクタ間の２つの容量を示す断面図である。
【図３７】同実施の形態において、変形例に係る半導体装置の平面構造の一例を示す平面図である。
【図３８】同実施の形態において、図３７に示す断面線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩにおける断面図である。
【図３９】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】同実施の形態において、作用効果を説明するためのゲート・コレクタ間の２つの容量を示す断面図である。
【図４２】実施の形態２に係る半導体装置の平面構造の一例を示す平面図である。
【図４３】同実施の形態において、図４２に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。
【図４４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】同実施の形態において、作用効果を説明するためのゲート・コレクタ間の２つの容量を示す断面図である。
【図４７】同実施の形態において、作用効果を説明するための、シミュレーションによるターンオフ時のゲート・コレクタ間の電圧およびコレクタ電流のそれぞれの経時変化のゲート抵抗の抵抗値の依存性を示すグラフである。
【図４８】同実施の形態において、作用効果を説明するための、シミュレーションによるターンオフ時のコレクタ電流の傾きのイメージを示す図である。
【図４９】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】実施の形態３に係る半導体装置の断面図である。
【図５２】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、作用効果を説明するためのゲート・コレクタ間の２つの容量を示す断面図である。
【図５９】実施の形態４に係る半導体装置の断面図である。
【図６０】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す断面図である。
【図６２】同実施の形態において、作用効果を説明するためのゲート・コレクタ間の２つの容量を示す断面図である。
【図６３】同実施の形態において、作用効果を説明するための、シミュレーションによるターンオフ時のゲート・コレクタ間の電圧およびコレクタ電流のそれぞれの経時変化ゲート抵抗の抵抗値の依存性を示すグラフである。
【発明を実施するための形態】
【００２０】
発明者らの評価によれば、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタでは、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタおよびＧＧＥＥ型のトレンチ絶縁ゲート型バイポーラトランジスタの場合と比べて、ゲート抵抗の抵抗値を変えても、時間に対するコレクタ電流の傾きはほとんど変化しないことを述べた。これを、評価用の試料について行った評価結果について説明する。
【００２１】
まず、各トレンチ絶縁ゲート型バイポーラトランジスタの構造について、簡単に説明する。図１に、ＧＧ型等のトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置の断面構造を模式的に示す。図１に示すように、間隔Ｌ１を隔てて配置された２つのトレンチゲート電極ＴＧＥと、間隔Ｌ１を隔てて配置された他の２つのトレンチゲート電極ＴＧＥとが、間隔Ｌ１とは異なる間隔Ｌ２を隔てて配置されている。
【００２２】
図２に、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置の断面構造を模式的に示す。図２に示すように、それぞれ間隔Ｌ３を隔てて配置されたトレンチエミッタ電極ＴＥＥ、トレンチゲート電極ＴＧＥおよびトレンチエミッタ電極ＴＥＥと、それぞれ間隔Ｌ３を隔てて配置された他のトレンチエミッタ電極ＴＥＥ、他のトレンチゲート電極ＴＧＥおよび他のトレンチエミッタ電極ＴＥＥとが、間隔Ｌ４を隔てて配置されている。
【００２３】
次に、各トレンチ絶縁ゲート型バイポーラトランジスタのターンオフ動作の評価結果について説明する。電源電圧を４２０Ｖ、定格電流を２００Ａとして、ゲート抵抗の抵抗値を５つの条件（５．１Ω、１４Ω、２４Ω、４７Ω）に設定してそれぞれ評価を行った。
【００２４】
図３に、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタのターンオフ動作における、ゲート・エミッタ間の電圧ＶＧ、エミッタ・コレクタ間の電圧ＶＣおよびコレクタ・エミッタ間に流れるコレクタ電流ＩＣのそれぞれの経時変化の結果を示す。
【００２５】
図３に示すように、ゲート抵抗の抵抗値が高くなるにしたがってコレクタ電流の下がり方も緩やかになり、コレクタ電流の傾き（ｄＩＣ/ｄｔ）と時間との関係を示すグラフでは、コレクタ電流の傾きの値が、ゲート抵抗の抵抗値が高くなるにしたがって、小さくなることがわかった。これに伴い、エミッタ・コレクタ間の電圧ＶＣの上がり方も緩やかになる。
【００２６】
次に、図４に、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタのターンオフ動作における、ゲート・エミッタ間の電圧ＶＧ、エミッタ・コレクタ間の電圧ＶＣおよびコレクタ電流ＩＣのそれぞれの経時変化の結果に示す。
【００２７】
図４に示すように、ゲート抵抗の抵抗値が高くなっても、コレクタ電流の下がり方は緩やかにはならず、コレクタ電流の傾き（ｄＩＣ/ｄｔ）と時間との関係を示すグラフでは、ゲート抵抗の抵抗値が高くなっても、コレクタ電流の傾き（ｄＩＣ/ｄｔ）の値は、あまり変化していないことがわかった。このため、エミッタ・コレクタ間の電圧ＶＣの上がり方は、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタの場合と比べて、緩やかにはならない。
【００２８】
また、発明者らは、ターンオフ時におけるコレクタ電流の傾き（ｄＩＣ/ｄｔ）のゲート容量の依存性について、シミュレーションによる評価を行った。ゲート容量の異なるＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタとして、単位面積に占める、トレンチエミッタ電極、トレンチゲート電極およびトレンチエミッタ電極が配置される領域の面積の割合（面積割合）が、相対的に高い条件と低い条件との２条件を設定した。
【００２９】
面積割合が高い条件では、セルピッチ（Ｌ３、Ｌ４）を相対的に狭く設定した（狭ピッチ）。面積割合が低い条件では、セルピッチ（Ｌ３、Ｌ４）を相対的に広く設定した（広ピッチ）。また、ゲート抵抗の抵抗値を、７つの条件（５Ω、１０Ω、１５Ω、２０Ω、３０Ω、４０Ω、５０Ω）について設定した。
【００３０】
コレクタ電流の経時変化を図５に示す。また、コレクタ電流の傾き（ｄＩＣ/ｄｔ）を図６に示す。図５に示すように、ゲート抵抗の抵抗値が同じ抵抗値では、セルピッチを狭ピッチとすることで、セルピッチが広ピッチの場合に比べて、コレクタ電流が下がるまでの時間がより長くなることがわかる。すなわち、低速化することがわかる。
【００３１】
一方、コレクタ電流の傾き（ｄＩＣ/ｄｔ）については、図６に示すように、セルピッチを狭ピッチとした条件と、セルピッチを広ピッチとした条件とで、コレクタ電流の傾き（ｄＩＣ/ｄｔ）を示す線分の下端部分の拡がり方にほとんど違いはないことがわかった。すなわち、ゲート容量を増やしただけでは、コレクタ電流の傾き（ｄＩＣ/ｄｔ）を制御することは困難であることがわかった。
【００３２】
発明者らは、種々の評価を行い検討した結果、ｐ型のフローティング層が形成されたトレンチ絶縁ゲート型バイポーラトランジスタでは、ターンオフ時のコレクタ電流の傾き（ｄＩＣ/ｄｔ）を制御するには、ゲート・コレクタ間容量として、２種類の容量が存在する点に留意する必要があることがわかった。
【００３３】
図７に示すように、ＧＧ型等のトレンチ絶縁ゲート型バイポーラトランジスタＧＧＴでは、ゲート・コレクタ間の容量として、容量ＣＧＣ１と容量ＣＧＣ２との２つの容量がある。容量ＣＧＣ１は、トレンチゲート電極ＴＧＥとコレクタ電極ＣＥＤ（コレクタ電位）との間に、ホールバリア層ＨＢＲおよびドリフト層ＮＤＬを介在させて形成される容量である。容量ＣＧＣ２は、トレンチゲート電極ＴＧＥとコレクタ電極ＣＥＤ（コレクタ電位）との間に、ｐ型のフローティング層ＰＦＬを介在させて形成される容量である。
【００３４】
より具体的には、容量ＣＧＣ１は、トレンチゲート電極ＴＧＥの、後述するトレンチ絶縁ゲート型バイポーラトランジスタにおけるＭＯＳＦＥＴの部分ＭＦＥＴ（図７参照）が形成されている側において、トレンチゲート電極ＴＧＥ−ホールバリア層ＨＢＲ−ドリフト層ＮＤＬ−コレクタ電極ＣＥＤ間に形成される容量である。さらに具体的には、ボディ拡散層ＢＤＬ（図１６参照）から第２主面側に向かって突出しているトレンチゲート電極ＴＧＥの部分−ホールバリア層ＨＢＲ−ドリフト層ＮＤＬ−コレクタ電極ＣＥＤ間に形成される容量である。
【００３５】
容量ＣＧＣ２は、トレンチゲート電極ＴＧＥのＭＯＳＦＥＴの部分ＭＦＥＴが形成されていない側において、トレンチゲート電極ＴＧＥ−ｐ型のフローティング層ＰＦＬ−コレクタ電極ＣＥＤ間に形成される容量である。
【００３６】
一方、図８に示すように、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、ゲート・コレクタ間の容量としては、トレンチゲート電極ＴＧＥとコレクタ電極ＣＥＤ（コレクタ電位）との間に、ドリフト層ＮＤＬおよびホールバリア層ＨＢＲを介在させて形成される容量ＣＧＣ１だけである。
【００３７】
後述するように、容量ＣＧＣ１には、２つの機能がある。第１の機能は、トレンチ絶縁ゲート型バイポーラトランジスタにおけるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の部分ＭＦＥＴ（図７、図８参照）のゲート電位を維持して、電子電流を流す機能である。第２の機能は、ｐ型のボディ拡散層ＢＤＬとｎ型のドリフト層ＮＤＬ（ホールバリア層ＨＢＲ）との接合面から、主として、ドリフト層ＮＤＬ（ホールバリア層ＨＢＲ）側へ空乏層が拡がろうとする（空乏化）のを抑制する機能である。一方、容量ＣＧＣ２には、第１の機能しかなく、第２の機能を有していない。
【００３８】
そこで、次に、ゲート・コレクタ間の容量の成分およびトレンチ絶縁ゲート型バイポーラトランジスタＧＧＴ、ＥＧＥＴの構造の違いに着目して、トレンチ絶縁ゲート型バイポーラトランジスタＧＧＴ、ＥＧＥＴのターンオフ時の電流の挙動を、シミュレーションによって評価した。
【００３９】
まず、シミュレーションに用いたトレンチ絶縁ゲート型バイポーラトランジスタを含むスイッチング回路の主要部分の一例について簡単に説明する。図９に示すように、スイッチング回路ＳＷＣでは、トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１（ＧＧＴ、ＥＧＥＴ）が、たとえば、主負荷ＭＬとしてのモータに電気的に直列に接続されている。その主負荷ＭＬに、還流用ダイオードＦＲＤが電気的に並列に接続されている。
【００４０】
主負荷ＭＬには、電源電圧ＶＣＣ（４００Ｖ）が電気的に接続されている。さらに、トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ２がトレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１に電気的に直列に接続され、還流用ダイオードＦＲＤに電気的に並列に接続されている。評価の対象は、トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１である。
【００４１】
スイッチング回路ＳＷＣの初期状態を、次のように設定した。トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１では、定格電流におけるオン状態の計算結果をロードした。トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ２では、電源電圧ＶＣＣの逆バイアス状態の計算結果をロードした。還流用ダイオードＦＲＤでは、電源電圧ＶＣＣの逆バイアス状態の計算結果をロードした。主負荷ＭＬ等では、定格電流（マイナス方向）が流れている状態とした。ゲート抵抗ＲＧの前後の電圧を１５Ｖとした。初期状態の後、ゲート側にパルス信号を入力して、トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１をスイッチングさせた。
【００４２】
次に、一般的なトレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のターンオフ動作について説明する。トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオンの状態では、電流は、電源電圧ＶＣＣから主負荷ＭＬを経てトレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１を流れる。
【００４３】
トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１におけるＭＯＳＦＥＴの部分の遮断を開始する。エミッタ電極から流れ込む電子電流は、徐々に減り始め、ゲート・エミッタ間の電圧がほとんど変化しないミラー期間を経て、コレクタ・エミッタ間の電流は最終的にはなくなる。この過程において、主負荷ＭＬには一定の電流を流し続けなければならない。
【００４４】
このため、エミッタ電極から流れ込む電子電流が減り始めると、エミッタ・コレクタ間の電圧が上がり始めて、ｐｎ接合から空乏層が拡がる。空乏層が拡がることで、電子電流が減った分、バルク（ドリフト層）の正孔が正孔電流としてエミッタ電極から流れ出る量が増加する。コレクタ・エミッタ間の電流として、電子電流が減った分正孔電流が増加することで、主負荷ＭＬを流れる電流が一定に維持される。
【００４５】
ミラー期間を過ぎると、エミッタ電極から流れ込む電子電流がさらに減り、その分、正孔電流を増加させようとして、コレクタ・エミッタ間の電圧がさらに上昇する。コレクタ・エミッタ間の電圧が電源電圧を超えると、還流用ダイオードＦＲＤがオンを開始して、主負荷ＭＬを流れる電流は、トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１を流れるコレクタ・エミッタ間を流れる電流と還流用ダイオードＦＲＤを流れる電流との和として、一定の電流が維持される。
【００４６】
エミッタ電極から流れ込む電子電流およびエミッタ電極から流れ出る正孔電流が徐々に減って、コレクタ電流が最終的になくなり、トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオフ状態になる。トレンチ絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオフ状態では、主負荷ＭＬを流れる電流は、主負荷ＭＬと還流用ダイオードＦＲＤとの間を還流電流として流れることになる。
【００４７】
上述した、ターンオフ時におけるエミッタ電極を流れる電子電流および正孔電流の挙動は、ゲート・コレクタ間の容量（容量ＣＧＣ１、容量ＣＧＣ２）の影響を受けることになる。
【００４８】
そこで、次に、ゲート・コレクタ間の容量として、容量ＣＧＣ１および容量ＣＧＣ２を有するＧＧ型等のトレンチ絶縁ゲート型バイポーラトランジスタＧＧＴのターンオフ動作について説明する。シミュレーションによるターンオフ動作における、ゲート・エミッタ間の電圧ＶＧ、エミッタ・コレクタ間の電圧ＶＣ、エミッタ電極を流れるコレクタ電流ＩＥ（トータル電流ＩＥＴＣ＝電子電流ＩＥＥＣ＋正孔電流ＩＥＨＣ）のそれぞれの経時変化を図１０に示す。ここでは、ゲート抵抗ＲＧの抵抗値を１０Ωに設定した。なお、コレクタ電流ＩＥとは、エミッタ電極を流れるコレクタ電流ＩＣをいう。
【００４９】
図１０に示すように、トレンチ絶縁ゲート型バイポーラトランジスタＧＧＴにおけるＭＯＳＦＥＴの部分ＭＦＥＴ（図７参照）の遮断を開始すると、エミッタ電極ＥＥＤから流れ込む電子電流ＩＥＥＣは、徐々に減り始める（（Ｅ１）参照）。電子電流ＩＥＥＣが減った分、エミッタ電極ＥＥＤから正孔電流ＩＥＨＣを流し出すために、エミッタ・コレクタ間の電圧ＶＣを上げて、ｐｎ接合から空乏層を拡げる必要がある。
【００５０】
空乏層は、ボディ拡散層ＢＤＬとドリフト層ＮＤＬとの接合面から、主としてドリフト層ＮＤＬへ向かって拡がろうとする。ドリフト層ＮＤＬへ空乏層を拡げるためには、まず、トレンチゲート電極ＴＧＥのゲート絶縁膜とシリコン（半導体基板ＳＵＢ）との界面に存在するドリフト層ＮＤＬの空間電荷（マイナス）を反転（プラス）させなければならないため、ドリフト層ＮＤＬとトレンチゲート電極ＴＧＥとの間の容量ＣＧＣ１を放電させる必要がある。容量ＣＧＣ１が放電された後に、エミッタ・コレクタ間の電圧ＶＣが上がり始めて空乏層が拡がり始める。空乏層が拡がることで、電子電流ＩＥＥＣが減った分、ドリフト層ＮＤＬ内の正孔が正孔電流ＩＥＨＣとしてエミッタ電極ＥＥＤから流れ出る電流量が増加する（（Ｈ１）参照）。
【００５１】
容量ＣＧＣ２は、ドリフト層ＮＤＬの空乏化には関係しない。容量ＣＧＣ２は、トレンチゲート電極ＴＧＥのゲート電位を維持して、ＭＯＳＦＥＴの部分ＭＦＥＴによって電子電流ＩＥＥＣを流す機能を有する。このため、容量ＣＧＣ１に起因したミラー期間が終わっても、エミッタ電極ＥＥＤからは、電子電流ＩＥＥＣは、一定期間流れ込み続けながら、少し減少する（（Ｅ２）参照）。電子電流ＩＥＥＣが減った分、ドリフト層ＮＤＬ内の正孔が正孔電流ＩＥＨＣとしてエミッタ電極ＥＥＤから流れ出るものの、電子電流ＩＥＥＣの減少分が少ないため、正孔電流ＩＥＨＣの増加分も少なくなる（（Ｈ２）参照）。このため、エミッタ・コレクタ間の電圧ＶＣは比較的緩やかに上昇する。
【００５２】
こうして、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタＧＧＴでは、容量ＣＧＣ２があることで、トータル電流ＩＥＴＣの遮断には、ＭＯＳＦＥＴの部分ＭＦＥＴの遮断速度を、外付けのゲート抵抗ＲＧによって制御することが容易となる。
【００５３】
エミッタ・コレクタ間の電圧ＶＣが電源電圧ＶＣＣを超えると、還流用ダイオードＦＲＤがオンを開始して、主負荷ＭＬを流れる電流は、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタＧＧＴを流れる電流と還流用ダイオードＦＲＤを流れる電流との和として、一定の電流が維持される。
【００５４】
還流用ダイオードＦＲＤがオンを開始し、容量ＣＧＣ２が放電されると、エミッタ電極ＥＥＤから流れ込む電子電流ＩＥＥＣと、エミッタ電極ＥＥＤから流れ出る正孔電流ＩＥＨＣとは、ともに急激に減少を始める（（Ｅ３）、（Ｈ３）参照）。最終的には、電子電流ＩＥＥＣと正孔電流ＩＥＨＣとがなくなって、ＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタＧＧＴがオフ状態になる。
【００５５】
次に、ゲート・コレクタ間の容量として、容量ＣＧＣ１だけを有するＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴのターンオフ動作について説明する。シミュレーションによるターンオフ動作における、ゲート・エミッタ間の電圧ＶＧ、エミッタ・コレクタ間の電圧ＶＣ、エミッタ電極を流れるコレクタ電流ＩＥ（トータル電流ＩＥＴＣ＝電子電流ＩＥＥＣ＋正孔電流ＩＥＨＣ）のそれぞれの経時変化を図１１に示す。ここでは、ゲート抵抗ＲＧの抵抗値を１０Ωに設定した。
【００５６】
トレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴにおけるＭＯＳＦＥＴの部分ＭＦＥＴ（図８参照）の遮断を開始すると、エミッタ電極ＥＥＤから流れ込む電子電流ＩＥＥＣは、徐々に減り始める（（Ｅ１）参照）。電子電流ＩＥＥＣが減った分、エミッタ電極ＥＥＤから正孔電流ＩＥＨＣを流し出すために、エミッタ・コレクタ間の電圧ＶＣを上げて、ｐｎ接合から空乏層を拡げる必要がある。
【００５７】
ドリフト層ＮＤＬに空乏層を拡げるには、まず、トレンチゲート電極ＴＧＥのゲート絶縁膜とシリコン（半導体基板ＳＵＢ）との界面に存在するドリフト層ＮＤＬの空間電荷（マイナス）を反転（プラス）させなければならないので、ドリフト層ＮＤＬとトレンチゲート電極ＴＧＥとの間の容量ＣＧＣ１を放電させる必要がある。容量ＣＧＣ１が放電された後に、エミッタ・コレクタ間の電圧ＶＣが上がり始めて空乏層が拡がり始める。空乏層が拡がることで、電子電流ＩＥＥＣが減った分、ドリフト層ＮＤＬ内の正孔が正孔電流ＩＥＨＣとしてエミッタ電極から流れ出る電流量が増加する（（Ｈ１）参照）。
【００５８】
ここで、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、容量ＣＧＣ２を有していないため、容量ＣＧＣ１が放電されて、エミッタ・コレクタ間の電圧ＶＣが上がり始める時点で、電子電流ＩＥＥＣが急激に減り始める（（Ｅ２）参照）。一方、正孔電流ＩＥＨＣは急激に増え始める（（Ｈ２）参照）。
【００５９】
エミッタ・コレクタ間の電圧ＶＣが電源電圧ＶＣＣを超えると、還流用ダイオードＦＲＤがオンを開始する。還流用ダイオードＦＲＤがオンを開始した時点では、エミッタ電極ＥＥＤには、主として正孔電子が流れており（（Ｈ３）参照）、電子電流ＩＥＥＣはほとんど流れなくなっている（（Ｅ３）参照）。
【００６０】
このことは、エミッタ電極ＥＥＤを流れる、電子電流ＩＥＥＣと正孔電流ＩＥＨＣとを併せたコレクタ電流ＩＥ（トータル電流ＩＥＴＣ）では、正孔電流ＩＥＨＣが支配的になっており、コレクタ電流ＩＥを遮断するのに、電子電流ＩＥＥＣの遮断があまり寄与しない状況になっていることを意味する。すなわち、ＭＯＳＦＥＴの部分ＭＦＥＴの遮断速度を外付けのゲート抵抗ＲＧの抵抗値によって変更しようとしても、多少の抵抗値の変化程度ではターンオフ時のコレクタ電流（トータル電流ＩＥＴＣ）の傾き（ｄＩＣ/ｄｔ）（遮断速度）を制御することができないことになる。
【００６１】
図１２に、図１０に示すグラフと図１１に示すグラフとを同じ座標軸に示したグラフを示す。図１２に示すように、容量ＣＧＣ２を有するＧＧ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、容量ＣＧＣ２を有している分、トータル電流ＩＥＴＣは、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴの場合のトータル電流ＩＥＴＣよりも遅れて減少していることがわかる。また、コレクタ・エミッタ間の電圧ＶＣの立ち上がり方は、緩やかになっていることがわかる。
【００６２】
このシミュレーションによる評価結果から、コレクタ電流の傾き（ｄＩＣ/ｄｔ）のゲート抵抗による制御性は、容量ＣＧＣ１を増加させるだけではほとんど改善させることができず、容量ＣＧＣ２の存在が必要であることが判明した。言い換えると、高速性能に優れるＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴであっても、容量ＣＧＣ２を有していれば、ゲート抵抗の抵抗値を変えることによってコレクタ電流の傾き（ｄＩＣ/ｄｔ）を調整することができるといえる。その結果、高速スイッチング特性を維持しつつ、ＥＭＩノイズを低減できるようになる。
【００６３】
ゲート・コレクタ間の容量として容量ＣＧＣ１だけを有するＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、単位面積当たりのトレンチゲート電極等を増やしてゲート容量を増やしたとしても、コレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくする改善効果が期待できないことを示唆する結果である。この結果は、図５に示すコレクタ電流の経時変化の結果とも矛盾していない。
【００６４】
以下、容量ＣＧＣ１に加えて、容量ＣＧＣ２を備えたＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴを備えた半導体装置について具体的に説明する。
【００６５】
実施の形態１
ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置について説明する。まず、全体構造の一例について説明する。図１３に示すように、セル領域ＣＥＲには、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタが形成されている。そのセル領域ＣＥＲの周囲を取り囲むように、環状の複数のフィールドプレートＦＬＰが互いに間隔を隔てて形成されている。フィールドプレートＦＬＰを取り囲むように、環状のガードリングＧＵＲが形成されている。
【００６６】
セル領域ＣＥＲを覆うように、エミッタ電極ＥＥＤが形成されている。エミッタ電極ＥＥＤの中央部には、エミッタパッドＥＰＤが形成されている。エミッタパッドＥＰＤにワイヤ（図示せず）がボンディングされることになる。
【００６７】
セル領域ＣＥＲとフィールドプレートＦＬＰとの間に、ゲート配線ＭＧＩが形成されている。ゲート配線ＭＧＩは、メタルゲート電極ＭＧＬに電気的に接続されている。メタルゲート電極ＭＧＬの中央部には、ゲートパッドＧＥＰが配置されている。ゲートパッドＧＥＰにワイヤ（図示せず）がボンディングされることになる。
【００６８】
半導体装置としては、ゲート配線ＭＧＩの他に、図１４に示すようなゲートフィンガーＧＦＲが、メタルゲート電極ＭＧＬに電気的に接続されている構造であってもよい。この場合には、互いに間隔を隔てて配置されたゲートフィンガーＧＦＲとゲートフィンガーＧＦＲとの間に位置する領域に上に、エミッタ電極（図示せず）が配置されることになる。
【００６９】
次に、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを含む主要部分の構造について説明する。ここでは、図１３に示す点線枠ＲＲ内に対応する領域に、セル領域とゲートフィンガとが配置されている構造を一例に挙げて説明する。
【００７０】
図１５、図１６、図１７および図１８に示すように、セル領域ＣＥＲ（第１領域）には、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴが形成されている。ゲートフィンガーＧＦＲが配置されているゲート引出し領域ＧＸＲ（第２領域）には、ゲート導体部ＧＣＢと、電気的に浮遊なｐ型のフローティング層ＰＦＬＸとが形成されている。なお、作図の都合上、図１８では、図１６および図１７よりも、縮小して示されている。
【００７１】
セル領域ＣＥＲでは、Ｙ方向に延在するようにトレンチゲート電極ＴＧＥが形成されている。トレンチゲート電極ＴＧＥは、トレンチ内にゲート絶縁膜ＧＩＦを介在させて形成されている。トレンチゲート電極ＴＧＥとは、Ｘ方向（正方向、負方向）にそれぞれ距離を隔てられて、トレンチゲート電極ＴＧＥと対向するようにトレンチエミッタ電極ＴＥＥ１、ＴＥＥ２が形成されている。トレンチエミッタ電極ＴＥＥ１、ＴＥＥ２は、トレンチ内にエミッタ絶縁膜ＥＩＦを介在させて形成されている。
【００７２】
トレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥ１（ＴＥＥ２）との間の領域には、ｎ型のエミッタ拡散層ＥＤＬ、ｐ型のボディ拡散層ＢＤＬ、ｐ＋型のボディコンタクト層ＢＣＬ、ｐ＋型のラッチアップ防止層ＬＵＰ、ｎ型のホールバリア層ＨＢＲが形成されている。直接対向しているトレンチエミッタ電極ＴＥＥ２とトレンチエミッタ電極ＴＥＥ１との間の領域には、電気的に浮遊なｐ型のフローティング層ＰＦＬが形成されている。平面視的に、フローティング層ＰＦＬは、トレンチエミッタ電極ＴＥＥ１、ＴＥＥ２によって取り囲まれた領域に形成されている。
【００７３】
半導体基板ＳＵＢの第１主面の側に、エミッタ電極ＥＥＤが形成されている。エミッタ電極ＥＥＤは、エミッタ拡散層ＥＤＬ、ボディ拡散層ＢＤＬおよびボディコンタクト層ＢＣＬに接触している。エミッタ電極ＥＥＤは、エミッタコンタクト部ＥＣＮを介してトレンチエミッタ電極ＴＥＥ１、ＴＥＥ２に電気的に接続されている。一方、半導体基板ＳＵＢの第２主面の側には、ｎ型のバッファ層ＮＢＬ、ｐ型のコレクタ層ＰＣＬおよびコレクタ電極ＣＥＤが形成されている。
【００７４】
ゲート引出し領域ＧＸＲでは、ゲート導体部ＧＣＢ、電気的に浮遊なｐ型のフローティング層ＰＦＬＸおよびｐ型拡散層ＰＤＳＬが形成されている。ゲート導体部ＧＣＢは、トレンチ内にゲート絶縁膜ＧＩＦを介在させて形成されている。平面視的に、フローティング層ＰＦＬＸは、ゲート導体部ＧＣＢによって取り囲まれた領域に形成されている。ゲート導体部ＧＣＢは、ゲートコンタクト部ＧＥＣを介して、ゲートフィンガーＧＦＲに電気的に接続されている。ｐ型拡散層ＰＤＳＬは、コンタクト部ＥＢＳを介して、エミッタ電極に電気的に接続されている。
【００７５】
ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴのトレンチゲート電極ＴＧＥはＹ方向に延在して、ゲート導体部ＧＣＢに繋っている。これにより、ゲート導体部ＧＣＢとトレンチゲート電極ＴＧＥとは、同じ電位（ゲート電位）に設定される。そのゲート導体部ＧＣＢとコレクタ電極ＣＥＤとの間に、フローティング層ＰＦＬＸを介在させて容量ＣＧＣ２（第２容量）が形成されることになる。したがって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、ゲート・コレクタ間の容量として、セル領域ＣＥＲに形成される容量ＣＧＣ１（第１容量）と、ゲート引出し領域ＧＸＲに形成される容量ＣＧＣ２とを備えることになる（図３６参照）。これについては後述する。
【００７６】
次に、上述した半導体装置の製造方法の一例について説明する。ここでは、各工程の断面構造として、図１５に示す断面線ＸＶＩ−ＸＶＩに対応する断面構造と、断面線ＸＶＩＩＩ−ＸＶＩＩＩに対応する断面構造とを併せて示す。
【００７７】
図１９に示すように、半導体基板ＳＵＢの第１主面の側にセル領域ＣＥＲと、セル領域以外のゲート引出し領域ＧＸＲ等を規定する。次に、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１が形成される。次に、フォトレジストパターンＰＲ１を注入マスクとして、ｎ型の不純物を注入することにより、セル領域ＣＥＲでは、ホールバリア層となるｎ型の不純物層ＮＴＲが形成される。その後、フォトレジストパターンＰＲ１が除去される。
【００７８】
次に、図２０に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。次に、フォトレジストパターンＰＲ２を注入マスクとして、ｐ型の不純物を注入することにより、セル領域ＣＥＲでは、フローティング層ＰＦＬとなるｐ型の不純物層ＰＴＲが形成される。ゲート引出し領域ＧＸＲでは、フローティング層ＰＦＬＸとなるｐ型の不純物層ＰＴＲが形成される。その後、フォトレジストパターンＰＲ２が除去される。
【００７９】
次に、図２１に示すように、たとえば、化学的気相成長法によって、半導体基板ＳＵＢの第１主面を覆うように、ハードマスクとなるシリコン酸化膜ＭＩＦが形成される。次に、図２２に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ３が形成される。次に、そのフォトレジストパターンＰＲ３をエッチングマスクとしてシリコン酸化膜ＭＩＦにエッチング処理を行うことにより、トレンチを形成するためのシリコン酸化膜ＭＩＦによるハードマスクが形成される。
【００８０】
次に、図２３に示すように、シリコン酸化膜ＭＩＦによるハードマスクをエッチングマスクとしてエッチング処理を行うことにより、半導体基板ＳＵＢにトレンチＴＲＣが形成される。その後、図２４に示すように、シリコン酸化膜ＭＩＦ等が除去される。次に、犠牲酸化を行うことによって、犠牲酸化膜（図示せず）が形成される。次に、その犠牲酸化膜が除去される。次に、高温拡散処理が行われる。
【００８１】
次に、図２５に示すように、所定の熱酸化処理を行うことにより、トレンチＴＲＣの内壁面を含む半導体基板ＳＵＢの表面に絶縁膜ＩＦが形成される。この一連の熱処理によって、不純物層ＮＴＲ中のｎ型の不純物が拡散して、ホールバリア層ＨＢＲが形成される。不純物層ＰＴＲ中のｐ型の不純物が拡散して、セル領域ＣＥＲでは、フローティング層ＰＦＬが形成される。ゲート引出し領域ＧＸＲでは、フローティング層ＰＦＬＸおよびｐ型拡散層ＰＤＤＬが形成される。
【００８２】
次に、図２６に示すように、たとえば、化学気相成長法によって、トレンチＴＲＣを埋め込む態様で、半導体基板ＳＵＢの第１主面を覆うようにドープトポリシリコン膜ＤＰＳが形成される。次に、図２７に示すように、ドープトポリシリコン膜ＤＰＳの全面にエッチバック処理を行うことにより、半導体基板ＳＵＢの第１主面上に位置するドープトポリシリコン膜ＤＰＳの部分が除去される。
【００８３】
セル領域ＣＥＲでは、トレンチＴＲＣ内に残されたドープトポリシリコン膜ＤＰＳの部分によって、トレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥ１、ＴＥＥ２とが形成される。ゲート引出し領域ＧＸＲでは、トレンチＴＲＣ内に残されたドープトポリシリコン膜ＤＰＳの部分によって、ゲート導体部ＧＣＢが形成される。
【００８４】
次に、図２８に示すように、絶縁膜ＩＦにエッチング処理を行うことによって、半導体基板ＳＵＢの第１主面上に位置する絶縁膜ＩＦの部分が除去される。セル領域ＣＥＲでは、トレンチゲート電極ＴＧＥとトレンチＴＲＣの内壁面との間に残された絶縁膜ＩＦの部分がゲート絶縁膜ＧＩＦとなる。トレンチエミッタ電極ＴＥＥ１、ＴＥＥ２とトレンチＴＲＣの内壁面との間に残された絶縁膜ＩＦの部分がエミッタ絶縁膜ＥＩＦとなる。ゲート引出し領域ＧＸＲでは、ゲート導体部ＧＣＢとトレンチＴＲＣの内壁面との間に残された絶縁膜ＩＦの部分がゲート絶縁膜ＧＩＦとなる。
【００８５】
次に、図２９に示すように、たとえば、化学気相成長法によって、半導体基板ＳＵＢの第１主面を覆うようにシリコン酸化膜ＩＴＦが形成される。次に、ｐ型の不純物を注入する際の注入マスクとなるフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとしてｐ型の不純物が注入される。
【００８６】
また、ｎ型の不純物を注入する際の注入マスクとなるフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとしてｎ型の不純物が注入される。これにより、図３０に示すように、セル領域ＣＥＲでは、ｐ型のボディ拡散層ＢＤＬとｎ型のエミッタ拡散層ＥＤＬとがそれぞれ形成される。ゲート引出し領域ＧＸＲでは、ｐ型拡散層ＰＤＳＬが形成される。
【００８７】
次に、図３１に示すように、化学気相成長法によって、半導体基板ＳＵＢの第１主面を覆うように、たとえば、ＰＳＧ（Phospho Silicate Glass）膜等の層間絶縁膜ＣＩＦが形成される。
【００８８】
次に、図３２に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ４が形成される。次に、そのフォトレジストパターンＰＲ４をエッチングマスクとして、層間絶縁膜ＣＩＦに異方性エッチング処理を行うことにより、コンタクト開口部ＣＯＰが形成される。さらに、層間絶縁膜ＣＩＦ等をエッチングマスクとして、半導体基板ＳＵＢにエッチング処理が行われる。その後、フォトレジストパターンＰＲ４が除去される。
【００８９】
次に、図３３に示すように、層間絶縁膜ＣＩＦを注入マスクとして、ｐ型の不純物をそれぞれ注入することによって、セル領域ＣＥＲでは、ボディコンタクト層ＢＣＬとラッチアップ防止層ＬＵＰとが形成される。ゲート引出し領域ＧＸＲでは、ｐ型拡散層ＰＢＧ１とｐ型拡散層ＰＢＧ２とが形成される。
【００９０】
次に、たとえば、スパッタ法によって、層間絶縁膜ＣＩＦ等を覆うように、アルミニウム膜（図示せず）が形成される。次に、所定の写真製版処理を行うことにより、アルミニウム膜をパターニングするためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、アルミニウム膜にエッチング処理が行われる。その後、フォトレジストパターンが除去される。これにより、図３４に示すように、セル領域ＣＥＲでは、エミッタ電極ＥＥＤが形成される。ゲート引出し領域ＧＸＲでは、ゲートフィンガーＧＦＲが形成される。
【００９１】
次に、半導体基板ＳＵＢの厚さが所定の厚さになるまで、半導体基板ＳＵＢの第２主面（裏面）に研削処理が行われる。次に、半導体基板ＳＵＢの第２主面からｎ型の不純物が注入される。また、半導体基板ＳＵＢの第２主面からｐ型の不純物が注入される。次に、レーザアニール処理が行われる。これにより、図３５に示すように、半導体基板ＳＵＢの第２主面側には、ｎ型のバッファ層ＮＢＬとｐ型のコレクタ拡散層ＣＤＬとがそれぞれ形成される。次に、半導体基板ＳＵＢの第２主面側にコレクタ電極ＣＥＤが形成される。こうして、半導体装置の主要部分が完成する。その後、半導体基板ＳＵＢをダイシングすることによって、半導体チップ（図示せず）として取り出される。
【００９２】
図３６に示すように、上述した、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴを備えた半導体装置では、セル領域ＣＥＲには、トレンチゲート電極ＴＧＥとドリフト層ＮＤＬとの間に容量ＣＧＣ１が形成される。また、ゲート引出し領域ＧＸＲには、ゲート導体部ＧＣＢとフローティング層ＰＦＬＸとの間に、容量ＣＧＣ２が形成される。トレンチゲート電極ＴＧＥとゲート導体部ＧＣＢとは物理的に繋がって電気的に接続されている。
【００９３】
したがって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴにおけるゲート・コレクタ間の容量としては、セル領域ＣＥＲに形成される容量ＣＧＣ１に加えて、ゲート引出し領域ＧＸＲに形成される容量ＣＧＣ２を備えることになる。
【００９４】
これにより、実施の形態の冒頭において説明したように、容量ＣＧＣ２を有することで、ゲート抵抗の抵抗値によってＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴをターンオフさせる際のコレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくすることができる。その結果、ターンオフ時にＥＭＩノイズ等が発生するのを抑制することができる。また、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを並列接続させた場合には、電流・電圧の発振を抑制することができる。
【００９５】
（変形例）
変形例に係る半導体装置は、シュリンク版に係る半導体装置である。上述した半導体装置では、トレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥ１、ＴＥＥ２との間に、ボディコンタクト層ＢＣＬ等が形成されている。エミッタ電極ＥＥＤは、エミッタコンタクト部ＥＣＮを介してトレンチエミッタ電極ＴＥＥ１、ＴＥＥ２と電気的に接続されている（図１５および図１６参照）。
【００９６】
図３７および図３８に示すように、シュリンク版に係る半導体装置では、エミッタ電極ＥＥＤは、Ｙ方向に延在するトレンチエミッタ電極ＴＥＥ１、ＴＥＥ２に沿って直接接触するように形成されている。なお、これ以外の構成については、図１５および図１６に示す半導体装置の構造と基本的に同じである。このため、同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００９７】
次に、上述した変形例に係る半導体装置の製造方法の主な工程の一例について説明する。図１９〜図３１に示す工程と実質的に同じ工程を経た後、半導体基板の第１主面を覆うように、コンタクト層間絶縁膜ＣＩＬが形成される（図３９参照）。次に、所定の写真製版処理を行うことにより、フォトレジストパターン（図示せず）が形成される。
【００９８】
次に、そのフォトレジストパターンをエッチングマスクとして、コンタクト層間絶縁膜ＣＩＬにエッチング処理を行うことにより、エミッタ拡散層ＥＤＬとトレンチエミッタ電極ＴＥＥ１（ＴＥＥ２）とに跨るように開口部ＨＯＰが形成される（図３９参照）。その後、フォトレジストパターンが除去される。これにより、図３９に示すように、ハードマスクとなる、開口部ＨＯＰが形成されたコンタクト層間絶縁膜ＣＩＬが形成される。
【００９９】
次に、図４０に示すように、コンタクト層間絶縁膜ＣＩＬをエッチングマスクとして、開口部ＨＯＰの底に露出しているエミッタ拡散層ＥＤＬとトレンチエミッタ電極ＴＥＥ１等にエッチング処理を行うことにより、コンタクト開口部ＣＯＰが形成される。その後、図３４および図３５に示す工程と同様の工程を経て、図３８等に示す半導体装置の主要部分が完成する。
【０１００】
図４１に示すように、変形例に係る半導体装置では、セル領域ＣＥＲには、トレンチゲート電極ＴＧＥとコレクタ電極ＣＥＤとの間にドリフト層ＮＤＬを介在させて容量ＣＧＣ１が形成される。また、ゲート引出し領域ＧＸＲには、ゲート導体部ＧＣＢとコレクタ電極ＣＥＤとの間に、フローティング層ＰＦＬＸを介在させて容量ＣＧＣ２が形成される。トレンチゲート電極ＴＧＥとゲート導体部ＧＣＢとは物理的に繋がって電気的に接続されている。
【０１０１】
したがって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴにおけるゲート・コレクタ間の容量としては、セル領域ＣＥＲに形成される容量ＣＧＣ１に加えて、ゲート引出し領域ＧＸＲに形成される容量ＣＧＣ２を備えることになる。これにより、ゲート抵抗の抵抗値によって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴをターンオフさせる際のコレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくすることができる。その結果、ターンオフ時にＥＭＩノイズ等が発生するのを抑制することができる。
【０１０２】
また、図３７（点線枠Ａ内参照）に示すように、矩形状に形成されたゲート導体部ＧＣＢ内のフローティング層ＰＦＬＸを、さらに、ゲート導体部ＧＣＢによって分割することで、ゲート引出し領域ＧＸＲに形成される容量ＣＧＣ２を調整することができる。これにより、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴをターンオフさせる際のコレクタ電流の傾き（ｄＩＣ/ｄｔ）の制御性を向上させることができる。
【０１０３】
実施の形態２
ここでは、容量ＣＧＣ２がセル領域に形成されている半導体装置の一例について説明する。図４２および図４３に示すように、セル領域ＣＥＲでは、フローティング層ＰＦＬの上に絶縁膜ＩＦおよび絶縁膜ＤＩＦを介在させて、ゲート導体部ＧＣＢが配置されている。ゲート導体部ＧＣＢはＹ方向に延在し、ゲート引出し領域ＧＸＲにおいてゲートコンタクト部ＧＥＣを介してゲートフィンガーＧＦＲに電気的に接続されている。
【０１０４】
また、トレンチゲート電極ＴＧＥによって囲まれた領域には、ｐ型拡散層ＰＤＤＬが形成されている。ｐ型拡散層ＰＤＤＬは、コンタクト部ＥＢＳを介してエミッタ電極ＥＥＤに電気的に接続されている。なお、これ以外の構成については、図３７および図３８に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１０５】
次に、上述した半導体装置の製造方法の一例について説明する。図１９〜図２７に示す工程と同様の工程を経て、図４４に示すように、トレンチゲート電極ＴＧＥ、トレンチエミッタ電極ＴＥＥ１、ＴＥＥ２が形成される。次に、絶縁膜ＩＦ等を覆うように、さらに絶縁膜ＤＩＦが形成される（図４５参照）。次に、絶縁膜ＤＩＦを覆うようにポリシリコン膜（図示せず）が形成される。
【０１０６】
次に、所定の写真製版処理を行うことによりフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、ポリシリコン膜にエッチング処理が行われる。次に、フォトレジストパターンが除去される。これにより、図４５に示すように、ゲート導体部ＧＣＢが形成される。
【０１０７】
ここで、ポリシリコン膜を形成してパターニングする工程は、半導体装置の一連の工程において、元々感温ダイオード（図示せず）を形成するために設けられた工程である。このため、ゲート導体部ＧＣＢは、この感温ダイオードを形成する工程と同時に形成されることになる。その後、図３１〜図３５に示す工程と実質的に同じ工程を経て、図４３等に示す半導体装置の主要部分が完成する。
【０１０８】
図４６に示すように、上述した半導体装置では、トレンチゲート電極ＴＧＥとコレクタ電極ＣＥＤとの間に、ドリフト層ＮＤＬを介在させて容量ＣＧＣ１が形成される。ゲート導体部ＧＣＢとコレクタ電極ＣＥＤとの間に、フローティング層ＰＦＬを介在させて容量ＣＧＣ２が形成される。トレンチゲート電極ＴＧＥとゲート導体部ＧＣＢとは、電気的に接続されている。
【０１０９】
したがって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴにおけるゲート・コレクタ間の容量としては、容量ＣＧＣ１に加えて、容量ＣＧＣ２を備えることになる。これにより、ゲート抵抗の抵抗値によって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴをターンオフさせる際のコレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくすることができる。その結果、ターンオフ時にＥＭＩノイズ等が発生するのを抑制することができる。
【０１１０】
発明者らは、ターンオフ時におけるコレクタ電流の傾き（ｄＩＣ/ｄｔ）のゲート抵抗の抵抗値の依存性をシミュレーションによって評価した。ゲート抵抗の抵抗値を、８つの条件について設定した。比較例として、容量ＣＧＣ１だけを有するＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタについて、シミュレーションによる同様の評価を行った。図４７に、コレクタ・エミッタ間の電圧ＶＣおよびコレクタ電流ＩＣのそれぞれの経時変化を示す。図４８に、コレクタ電流の傾き（ｄＩＣ/ｄｔ）を接線として示す。
【０１１１】
図４７に示すように、実施の形態２に係るＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、容量ＣＧＣ２を有している分、コレクタ電流は、比較例の場合のコレクタ電流よりも遅れて減少していることがわかる。また、コレクタ・エミッタ間の電圧ＶＣの立ち上がり方は、緩やかになっていることがわかる。
【０１１２】
また、図４８に示すように、実施の形態２に係るＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、比較例と比べて、ゲート抵抗の抵抗値の変化に対して、コレクタ電流の傾き（ｄＩＣ/ｄｔ）がより大きく変化しており、ゲート抵抗の抵抗値が高い値になるにしたがって、コレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくできることがわかった。
【０１１３】
（変形例）
ここでは、製造方法の変形例について説明する。図１９〜図２６に示す工程と同様の工程を経て、図４９に示すように、半導体基板ＳＵＢの第１主面を覆うように、ドープトポリシリコン膜ＤＰＳが形成される。次に、所定の写真製版処理を行うことにより、ゲート導体部をパターニングするためのフォトレジストパターン（図示せず）が形成される。
【０１１４】
次に、そのフォトレジストパターンをエッチングマスクとしてドープトポリシリコン膜にエッチング処理が行われる。その後、フォトレジストパターンが除去される。これにより、図５０に示すように、フローティング層ＰＦＬの上に絶縁膜ＩＦを介在させてゲート導体部ＧＣＢが形成される。その後、図３１〜図３５に示す工程と実質的に同じ工程を経て、半導体装置の主要部分が完成する。
【０１１５】
上述した製造方法では、フローティング層ＰＦＬとゲート導体部ＧＣＢとの間には絶縁膜ＩＦが介在することになる。これにより、フローティング層ＰＦＬとゲート導体部ＧＣＢとの間に、絶縁膜ＩＦと絶縁膜ＤＩＦとが介在する場合と比べて、フローティング層ＰＦＬとゲート導体部ＧＣＢとの間の容量ＣＧＣ２の容量として、より大きい容量に設定することができる。
【０１１６】
また、ゲート導体部ＧＣＢの幅Ｓを変えることによっても、容量ＣＧＣ２の容量を調整することができる。同様に、図４３に示される半導体装置においても、図４５に示すように、ゲート導体部の幅Ｓまたは絶縁膜ＩＦおよび絶縁膜ＤＩＦの厚さを変えることによって、容量ＣＧＣ２の容量を調整することができる。その結果、コレクタ電流の傾き（ｄＩＣ/ｄｔ）の制御性をさらに向上させることができる。
【０１１７】
実施の形態３
ここでは、容量ＣＧＣ２がセル領域に形成されている半導体装置の他の例について説明する。
【０１１８】
図５１に示すように、半導体基板ＳＵＢの第１主面の側には、幅広のトレンチＴＲＣが形成されている。そのトレンチＴＲＣの互いに対向する側壁面では、一方の側壁面上にゲート絶縁膜ＧＩＦを介在させてトレンチゲート電極ＴＧＥ１が形成され、他方の側壁面上にゲート絶縁膜ＧＩＦを介在させてトレンチゲート電極ＴＧＥ２が形成されている。
【０１１９】
トレンチゲート電極ＴＧＥ１とトレンチゲート電極ＴＧＥ２との間に位置する半導体基板ＳＵＢの部分（トレンチＴＲＣの底の部分）には、電気的に浮遊なフローティング層ＰＦＬが形成されている。そのフローティング層ＰＦＬの上に、絶縁膜ＤＩＦを介在させてゲート導体部ＧＣＢが形成されている。ゲート導体部ＧＣＢは、トレンチゲート電極ＴＧＥ１、ＴＧＥ２と電気的に接続されている。
【０１２０】
側壁面を構成する半導体基板ＳＵＢ（シリコン基板）の部分には、エミッタ拡散層ＥＤＬ、ボディ拡散層ＢＤＬが形成されている。半導体基板ＳＵＢの第２主面の側には、ｎ型のバッファ層ＮＢＬ、ｐ型のコレクタ拡散層ＣＤＬおよびコレクタ電極ＣＥＤが形成されている。
【０１２１】
次に、上述した半導体装置の製造方法の一例について説明する。図５２に示すように、まず、所定の写真製版処理を行うことにより、幅広のトレンチを形成するためのフォトレジストパターンＰＲ５が形成される。次に、図５３に示すように、フォトレジストパターンＰＲ５をエッチングマスクとして、半導体基板ＳＵＢにエッチング処理を行うことにより、幅広のトレンチＴＲＣが形成される。その後、フォトレジストパターンＰＲ５が除去される。
【０１２２】
次に、所定の写真製版処理を行うことにより、フローティング層を形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、ｐ型の不純物を注入することにより、幅広のトレンチの底面にｐ型のフローティング層ＰＦＬが形成される。その後、フォトレジストパターンが除去される。
【０１２３】
次に、図５４に示すように、幅広のトレンチＴＲＣの底面上には、絶縁膜ＤＩＦが形成される。また、トレンチＴＲＣの側壁面上には、ゲート絶縁膜ＧＩＦが形成される。次に、図５５に示すように、幅広のトレンチＴＲＣを覆うように、ドープトポリシリコン膜ＤＰＳが形成される。次に、所定の写真製版処理を行うことにより、ゲート導体部をパターニングするためのフォトレジストパターンＰＲ６が形成される（図５６参照）。
【０１２４】
次に、図５６に示すように、フォトレジストパターンＰＲ６をエッチングマスクとして、ドープトポリシリコン膜ＤＰＳに異方性エッチング処理が行われる。これにより、ゲート導体部ＧＣＢが形成される。トレンチＴＲＣの側壁面上にトレンチゲート電極ＴＧＥ１、ＴＧＥ２が形成される。その後、フォトレジストパターンＰＲ６が除去される。次に、側壁面を構成する半導体基板ＳＵＢ（シリコン基板）の部分に、エミッタ拡散層ＥＤＬ、ボディ拡散層ＢＤＬが形成される（図５７参照）。
【０１２５】
次に、図５７に示すように、ゲート導体部ＧＣＢおよびトレンチゲート電極ＴＧＥ１、ＴＧＥ２等を覆うように、コンタクト層間絶縁膜ＣＩＬが形成される。次に、そのコンタクト層間絶縁膜ＣＩＬに、コンタクト開口部が形成される。その後、エミッタ電極ＥＥＤ等を形成することによって、図５１に示す半導体装置の主要部分が完成する。
【０１２６】
図５８に示すように、上述した半導体装置では、トレンチゲート電極ＴＧＥ１（ＴＧＥ２）とコレクタ電極ＣＥＤとの間に、ドリフト層ＮＤＬを介在させて容量ＣＧＣ１が形成される。ゲート導体部ＧＣＢとコレクタ電極ＣＥＤとの間に、フローティング層ＰＦＬを介在させて容量ＣＧＣ２が形成される。トレンチゲート電極ＴＧＥとゲート導体部ＧＣＢとは、電気的に接続されている。
【０１２７】
トレンチゲート電極ＴＧＥ１を有するトレンチ絶縁ゲート型バイポーラトランジスタＴＩＧＢＴにおけるゲート・コレクタ間の容量としては、容量ＣＧＣ１に加えて、容量ＣＧＣ２を備えることになる。これにより、ゲート抵抗の抵抗値によって、トレンチ絶縁ゲート型バイポーラトランジスタをターンオフさせる際のコレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくすることができる。その結果、ターンオフ時にＥＭＩノイズ等が発生するのを抑制することができる。
【０１２８】
また、絶縁膜ＤＩＦの厚さまたはゲート導体部ＧＣＢの幅Ｓを変えることによっても、容量ＣＧＣ２の容量を調整することができる。その結果、コレクタ電流の傾き（ｄＩＣ/ｄｔ）の制御性をさらに向上させることができる。
【０１２９】
実施の形態４
ここでは、容量ＣＧＣ２がセル領域に形成されている半導体装置のさらに他の例について説明する。
【０１３０】
図５９に示すように、ｐ型のフローティング層ＰＦＬが形成されている領域にゲート導体部ＧＣＢが形成されている。ゲート導体部ＧＣＢは、フローティング層ＰＦＬに形成されたトレンチＴＲＣＳ内に、絶縁膜ＩＦを介在させて形成されている。ゲート導体部ＧＣＢは、トレンチゲート電極ＴＧＥと電気的に接続されている。なお、これ以外の構成については、図３８に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１３１】
次に、上述した半導体装置の製造方法の一例について説明する。図１９〜図２３に示す工程と同様の工程を経た後、所定の写真製版処理を行うことにより、トレンチＴＲＣＳを形成するためのフォトレジストパターンＰＲ７が形成される（図６０参照）。次に、そのフォトレジストパターンＰＲ７をエッチングマスクとしてシリコン酸化膜ＭＩＦにエッチング処理を行うことにより、トレンチＴＲＣＳを形成するためのハードマスクが形成される。
【０１３２】
次に、図６０に示すように、そのハードマスク等をエッチングマスクとして、半導体基板ＳＵＢにエッチング処理を行うことにより、トレンチＴＲＣＳが形成される。次に、図６１に示すように、フォトレジストパターンＰＲ７が除去される。その後、図２４〜図３５（図３９、図４０）に示す工程と実質的に同じ工程を経て、半導体装置の主要部分が完成する。
【０１３３】
図６２に示すように、上述した半導体装置では、トレンチゲート電極ＴＧＥとコレクタ電極ＣＥＤとの間に、ドリフト層ＮＤＬを介在させて容量ＣＧＣ１が形成される。ゲート導体部ＧＣＢとコレクタ電極ＣＥＤとの間に、フローティング層ＰＦＬを介在させて容量ＣＧＣ２が形成される。トレンチゲート電極ＴＧＥとゲート導体部ＧＣＢとは、電気的に接続されている。
【０１３４】
したがって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴにおけるゲート・コレクタ間の容量としては、容量ＣＧＣ１に加えて、容量ＣＧＣ２を備えることになる。これにより、ゲート抵抗の抵抗値によって、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴをターンオフさせる際のコレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくすることができる。その結果、ターンオフ時にＥＭＩノイズ等が発生するのを抑制することができる。
【０１３５】
発明者らは、ターンオフ時におけるコレクタ電流の傾き（ｄＩＣ/ｄｔ）のゲート抵抗の抵抗値の依存性をシミュレーションによって評価した。ゲート抵抗の抵抗値を、８つの条件について設定した。比較例として、容量ＣＧＣ１だけを有するＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタについて、シミュレーションによる同様の評価を行った。図６３に、コレクタ・エミッタ間の電圧ＶＣおよびコレクタ電流ＩＣのそれぞれの経時変化を示す。
【０１３６】
図６３に示すように、実施の形態４に係るＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタＥＧＥＴでは、容量ＣＧＣ２を有している分、コレクタ電流は、比較例の場合のコレクタ電流よりも遅れて減少していることがわかる。また、コレクタ・エミッタ間の電圧ＶＣの立ち上がり方は、緩やかになっていることがわかる。これは、図４８に示す電圧ＶＣおよびコレクタ電流ＩＣのそれぞれの経時変化と同じ傾向であり、したがって、ゲート抵抗の抵抗値が高い値になるにしたがって、コレクタ電流の傾き（ｄＩＣ/ｄｔ）を小さくできることがいえる。
【０１３７】
なお、各実施の形態において説明した、ＥＧＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置については、必要に応じて種々組み合わせることが可能である。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３９】
ＳＵＢ  半導体基板、ＣＥＲ  セル領域、ＧＸＲ  ゲート引出し領域、ＧＥＰ  ゲートパッド、ＭＧＬ  メタルゲート電極、ＭＧＩ  メタルゲート配線、ＭＧＥ  ゲート配線引き出し部、ＧＥＣ  ゲートコンタクト部、ＥＰＤ  メタルエミッタパッド、ＦＬＰ  フィールドプレート、ＧＵＲ  ガードリング、ＧＦＲ  ゲートフィンガー、ＳＷＣ  スイッチング回路、ＭＬ  主負荷、ＦＲＤ  還流ダイオード、ＶＣＣ  電源電圧、ＲＧ  ゲート抵抗、ＩＧＢＴ１、ＩＧＢＴ２  トレンチ絶縁ゲート型バイポーラトランジスタ、ＧＧＴ、ＥＧＥＴ、ＴＩＧＢＴ  トレンチ絶縁ゲート型バイポーラトランジスタ、ＭＦＥＴ  ＭＯＳＦＥＴの部分、ＴＧＥ  トレンチゲート電極、ＧＥＣ  ゲートコンタクト部、ＴＧＥ１、ＴＧＥ２  トレンチゲート電極、ＥＥＤ  エミッタ電極、ＥＣＮ  エミッタコンタクト部、ＴＥＥ１  トレンチエミッタ電極、ＴＥＥ２  トレンチエミッタ電極、ＢＣＣ  ボディコンタクト部、ＥＤＬ  エミッタ拡散層、ＢＤＬ  ボディ拡散層、ＢＣＬ  ボディコンタクト層、ＬＵＰ  ラッチアップ防止層、ＣＣＮ、ＥＢＳ  コンタクト部、ＮＤＬ  ドリフト層、ＨＢＲ  ホールバリア層、ＮＢＬ  バッファ層、ＣＤＬ  コレクタ拡散層、ＣＥＤ  コレクタ電極、ＰＤＳＬ  ｐ型拡散層、ＰＤＤＬ  ｐ型拡散層、ＰＢＧ１  ｐ型拡散層、ＰＢＧ２  ｐ型拡散層、ＩＥＥＣ  電子電流、ＩＥＨＣ  正孔電流、ＩＥＴＣ  トータル電流、Ｌ１〜Ｌ４  距離、ＧＣＢ  ゲート導体部、ＰＦＬ  フローティング層、ＰＦＬＸ  フローティング層、ＧＣＣ  コンタクト部、ＣＬＦ  コンタクト層間絶縁膜、ＧＩＦ  ゲート絶縁膜、ＥＩＦ  エミッタ絶縁膜、ＤＩＦ  絶縁膜、ＳＵＢ  半導体基板、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７  フォトレジストパターン、ＴＲＣ、ＴＲＣＳ  トレンチ、ＮＴＲ  ｎ型不純物層、ＰＴＲ  ｐ型不純物層、ＭＩＦ  シリコン酸化膜、ＴＲＣ  トレンチ、ＩＦ  絶縁膜、ＤＰＳ  ドープトポリシリコン膜、ＩＴＦ  シリコン酸化膜、ＨＯＰ  開口部、ＣＯＰ  コンタクト開口部。
【図１】
2019129289.tif 000003
【図２】
2019129289.tif 000004
【図３】
2019129289.tif 000005
【図４】
2019129289.tif 000006
【図５】
2019129289.tif 000007
【図６】
2019129289.tif 000008
【図７】
2019129289.tif 000009
【図８】
2019129289.tif 000010
【図９】
2019129289.tif 000011
【図１０】
2019129289.tif 000012
【図１１】
2019129289.tif 000013
【図１２】
2019129289.tif 000014
【図１３】
2019129289.tif 000015
【図１４】
2019129289.tif 000016
【図１５】
2019129289.tif 000017
【図１６】
2019129289.tif 000018
【図１７】
2019129289.tif 000019
【図１８】
2019129289.tif 000020
【図１９】
2019129289.tif 000021
【図２０】
2019129289.tif 000022
【図２１】
2019129289.tif 000023
【図２２】
2019129289.tif 000024
【図２３】
2019129289.tif 000025
【図２４】
2019129289.tif 000026
【図２５】
2019129289.tif 000027
【図２６】
2019129289.tif 000028
【図２７】
2019129289.tif 000029
【図２８】
2019129289.tif 000030
【図２９】
2019129289.tif 000031
【図３０】
2019129289.tif 000032
【図３１】
2019129289.tif 000033
【図３２】
2019129289.tif 000034
【図３３】
2019129289.tif 000035
【図３４】
2019129289.tif 000036
【図３５】
2019129289.tif 000037
【図３６】
2019129289.tif 000038
【図３７】
2019129289.tif 000039
【図３８】
2019129289.tif 000040
【図３９】
2019129289.tif 000041
【図４０】
2019129289.tif 000042
【図４１】
2019129289.tif 000043
【図４２】
2019129289.tif 000044
【図４３】
2019129289.tif 000045
【図４４】
2019129289.tif 000046
【図４５】
2019129289.tif 000047
【図４６】
2019129289.tif 000048
【図４７】
2019129289.tif 000049
【図４８】
2019129289.tif 000050
【図４９】
2019129289.tif 000051
【図５０】
2019129289.tif 000052
【図５１】
2019129289.tif 000053
【図５２】
2019129289.tif 000054
【図５３】
2019129289.tif 000055
【図５４】
2019129289.tif 000056
【図５５】
2019129289.tif 000057
【図５６】
2019129289.tif 000058
【図５７】
2019129289.tif 000059
【図５８】
2019129289.tif 000060
【図５９】
2019129289.tif 000061
【図６０】
2019129289.tif 000062
【図６１】
2019129289.tif 000063
【図６２】
2019129289.tif 000064
【図６３】
2019129289.tif 000065