(57)【要約】【課題】入力信号のハイレベルの電圧値が低下しても負電圧レベルシフタを安定的に動作させる。【解決手段】半導体装置において、負電圧レベルシフタ１３０は、第１のレベルシフタ１３２と、第２のレベルシフタ１３１と、第１の中間電圧発生回路１３３とを備える。第１のレベルシフタ１３２は、入力信号ｉｎｐ，ｉｎｎのハイレベルを正の第１の電源電圧ＶＤＤから第１の中間電圧ＶＢＩＡＳに変換する。第２のレベルシフタ１３１は、第１のレベルシフタの出力信号ｉｎｔｐ，ｉｎｔｎのローレベルを第３の電源電圧ＶＳＳから第３の電源電圧よりも低い負の第４の電源電圧ＶＥＥに変換する。第１の中間電圧発生回路１３３は、第１の電源電圧ＶＤＤよりも高くかつ第２の電源電圧ＶＣＣよりも低くなるように上記の第１の中間電圧を生成し、ソースフォロワＮＭＯＳトランジスタＭＮＰとクランプＰＭＯＳトランジスタＭＰＣとを含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
負電圧レベルシフタを備えた半導体装置であって、前記負電圧レベルシフタは、
入力信号のハイレベルを正の第１の電源電圧から第１の中間電圧に変換する第１のレベルシフタを備え、前記第１の中間電圧は前記第１の電源電圧よりも高くかつ第２の電源電圧よりも低い電圧であり、
前記負電圧レベルシフタは、さらに、
前記第１のレベルシフタの出力信号のローレベルを第３の電源電圧から前記第３の電源電圧よりも低い負の第４の電源電圧に変換する第２のレベルシフタと、
前記第１の中間電圧を発生する第１の中間電圧発生回路とを備え、
前記第１の中間電圧発生回路は、
前記第１の中間電圧を出力する第１の中間電圧ノードと前記第２の電源電圧が与えられる第１の電源ノードとの間に接続された第１のＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタと、
前記第１の中間電圧ノードに接続されることによって、前記第１の中間電圧ノードの電荷の放電経路として用いられる第１のＰＭＯＳ（P-channel  MOS）トランジスタとを含む、半導体装置。
【請求項２】
前記負電圧レベルシフタは、前記第１のＮＭＯＳトランジスタのゲート電圧を制御する第１の制御信号および前記第１のＰＭＯＳトランジスタのゲート電圧を制御する第２の制御信号を生成する第１の制御信号発生回路をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記第２のレベルシフタは、前記第１のレベルシフタの出力信号のハイレベルを前記第１の中間電圧から第２の中間電圧に変換し、前記第２の中間電圧は、前記第１の電源電圧よりも高くかつ前記第１の中間電圧以下の電圧であり、
前記負電圧レベルシフタは、前記第２の中間電圧を発生する第２の中間電圧発生回路をさらに備え、
前記第２の中間電圧発生回路は、
前記第２の中間電圧を出力する第２の中間電圧ノードと前記第１の電源ノードとの間に接続された第２のＮＭＯＳトランジスタと、
前記第２の中間電圧ノードに接続されることによって、前記第２の中間電圧ノードの電荷を放電することが可能な第２のＰＭＯＳトランジスタとを含む、請求項２に記載の半導体装置。
【請求項４】
前記第１の制御信号発生回路は、前記第１の制御信号を前記第２のＮＭＯＳトランジスタのゲートに供給し、かつ、前記第２の制御信号を前記第２のＰＭＯＳトランジスタのゲートに供給する、請求項３に記載の半導体装置。
【請求項５】
前記第２のＮＭＯＳトランジスタのゲート電圧を制御する第３の制御信号および前記第２のＰＭＯＳトランジスタのゲート電圧を制御する第４の制御信号を生成する第２の制御信号発生回路とをさらに備える、請求項３に記載の半導体装置。
【請求項６】
前記第３の電源電圧は、前記第４の電源電圧よりも絶対値が小さい負電圧であり、
前記第２のレベルシフタは、前記第１のレベルシフタの出力信号のハイレベルを前記第１の中間電圧から前記第１の電源電圧に変換する、請求項１に記載の半導体装置。
【請求項７】
前記第１のＰＭＯＳトランジスタのゲートとドレインは互いに接続される、請求項１に記載の半導体装置。
【請求項８】
前記第１のＰＭＯＳトランジスタは、自身のゲートに与えらえる制御電圧よりも低い定電圧が与えられるノードと前記第１の中間電圧ノードとの間に接続される、請求項１に記載の半導体装置。
【請求項９】
前記第１のレベルシフタは、前記入力信号が入力される第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタを含み、
前記第１の制御信号発生回路は、
前記第３のＰＭＯＳトランジスタのレプリカである第４のＰＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのレプリカである第４のＮＭＯＳトランジスタと、
前記第４のＰＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタに所定の電流比の電流を供給するためのカレントミラー回路とを含む、請求項２に記載の半導体装置。
【請求項１０】
前記第１の制御信号発生回路は、前記第３のＮＭＯＳトランジスタの電流経路上に設けられた第１の定電流源をさらに含む、請求項９に記載の半導体装置。
【請求項１１】
前記第４のＰＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートには前記第１の電源電圧が与えられる、請求項９に記載の半導体装置。
【請求項１２】
前記カレントミラー回路は、前記第４のＰＭＯＳトランジスタを流れる電流と前記第４のＮＭＯＳトランジスタに流れる電流とが等しくなるように構成され、
前記第３のＰＭＯＳトランジスタに対する前記第４のＰＭＯＳトランジスタのサイズ比は、前記第３のＮＭＯＳトランジスタに対する前記第４のＮＭＯＳトランジスタのサイズ比よりも大きい、請求項１１に記載の半導体装置。
【請求項１３】
前記第１の制御信号発生回路は、前記第１のＮＭＯＳトランジスタのレプリカであるダイオード接続された第５のＮＭＯＳトランジスタをさらに含み、
前記第５のＮＭＯＳトランジスタは、前記第４のＰＭＯＳトランジスタの電流経路上で、前記第４のＰＭＯＳトランジスタよりも高電位側に接続され、
前記第１の制御信号は、前記第５のＮＭＯＳトランジスタのゲート電圧である、請求項９に記載の半導体装置。
【請求項１４】
前記第１の制御信号発生回路は、前記第１のＮＭＯＳトランジスタのレプリカである第６のＮＭＯＳトランジスタをさらに含み、
前記第６のＮＭＯＳトランジスタのゲートは、前記第５のＮＭＯＳトランジスタのゲートに接続され、
前記第２の制御信号は、前記第６のＮＭＯＳトランジスタのソース電圧である、請求項１３に記載に半導体装置。
【請求項１５】
前記第１の制御信号発生回路は、イネーブル信号に応答して、前記カレントミラー回路から流出または前記カレントミラー回路に流入する複数の電流経路を遮断する複数のスイッチをさらに含み、
前記第１のレベルシフタは、前記イネーブル信号に応答して、出力信号の電圧レベルを固定するためのプルアップ回路およびプルダウン回路を含む、請求項９に記載の半導体装置。
【請求項１６】
前記第２のレベルシフタは、正側電源ノードの電圧に基づいて動作するように構成され、
前記第２のレベルシフタは、前記正側電源ノードの入力を前記第１の中間電圧または前記第３の電源電圧に切替え可能に構成される、請求項１に記載の半導体装置。
【請求項１７】
前記第２のレベルシフタは、前記第１のレベルシフタから出力された相補の出力信号に応じて変換動作を行い、
前記第２のレベルシフタは、前記相補の出力信号が共にハイレベルのときに、前記正側電源ノードの入力を前記第３の電源電圧に切替えるように構成される、請求項１６に記載の半導体装置。
【請求項１８】
負電圧レベルシフタを備えた半導体装置であって、
前記半導体装置には、第１の電源電圧と前記第１の電源電圧よりも高い第２の電源電圧が入力され、
前記負電圧レベルシフタには、ハイレベルが前記第１の電源電圧に等しい入力信号が入力され、
前記負電圧レベルシフタは、
第１の正電源ノードおよび第１の負電源ノードを有し、前記入力信号のハイレベルを前記第１の正電源ノードの電圧に変換し、前記入力信号のローレベルを前記第１の負電源ノードの電圧に変換する第１のレベルシフタと、
第２の正電源ノードおよび負電源と接続される第２の負電源ノードを有し、前記第１のレベルシフタの出力信号のハイレベルを前記第２の正電源ノードの電圧に変換し、前記出力信号のローレベルを前記第２の負電源ノードの電圧に変換する第２のレベルシフタと、
ソースが前記第１および第２の正電源ノードに接続され、ドレインに前記第２の電源電圧が印加されるＮＭＯＳトランジスタと、
ソースが前記第１および第２の正電源ノードに接続され、ドレインがゲートに接続されるか、ゲートに与えられる制御電圧よりも低い定電圧が与えられる、ＰＭＯＳトランジスタとを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、たとえば、入力信号の低電位側の電圧レベルを負の高電圧に変換するためのレベルシフタを備えた半導体装置に好適に用いられる。
【背景技術】
【０００２】
ロジック混載の不揮発性メモリ回路で使用される電源として、たとえば、低電圧電源（ＶＤＤ、一例として１．０Ｖ程度）、中電圧電源（ＶＣＣ、一例として３Ｖ程度）、正の高電圧電源（ＶＰＰ、一例として最大で１１Ｖ程度）、および負の高電圧電源（ＶＥＥ、一例として最大で−８Ｖ程度）などが使用される。
【０００３】
具体的に、低電源電圧ＶＤＤはロジック回路部で使用される。中電源電圧ＶＣＣは、不揮発性メモリの周辺回路で使用される。正の高電圧ＶＰＰは不揮発性メモリセルへのデータ書込みで使用される。負の高電圧ＶＥＥは、不揮発性メモリセルのデータ消去で使用される。正の高電圧ＶＰＰは、中電源電圧ＶＣＣを昇圧することによって生成される。負の高電圧ＶＥＥは、基準電圧ＶＳＳ（０Ｖ）を負方向に昇圧することによって生成される。
【０００４】
不揮発性メモリの周辺回路では、ＶＤＤ／ＶＳＳレベルの信号（すなわち、ハイレベルが低電源電圧ＶＤＤでありかつローレベルが基準電圧ＶＳＳである信号）をＶＰＰ／ＶＳＳレベルの信号に変換するレベルシフタ、およびＶＤＤ／ＶＳＳレベルの信号をＶＤＤ／ＶＥＥレベルの信号に変換するレベルシフタが設けられる。以下、正の高電圧ＶＰＰを使用する前者のレベルシフタを正電圧レベルシフタと称し、負の高電圧ＶＥＥを使用する後者のレベルシフタを負電圧レベルシフタと称する。
【０００５】
ここで、負電圧レベルシフタは、負の高電圧電源が非活性の場合、すなわち、負の高電圧ＶＥＥに代えて基準電圧ＶＳＳが供給されている場合でも動作する必要がある。このような負電源が活性時と非活性時との両方で動作可能な負電圧レベルシフタとして特開平１１−３０８０９２号公報（特許文献１）に開示された負電圧レベルシフタが知られている。
【０００６】
具体的にこの文献に記載の負電圧レベルシフタは、負電源電圧ＶＥＥの供給線に接続された一対のクロスカップルＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタと、電源電圧ＶＤＤの供給線に接続された一対の入力ＰＭＯＳ（P-channel  MOS）トランジスタと、耐圧緩和回路とを含む。耐圧緩和回路は、耐圧緩和用の一対のＰＭＯＳトランジスタと、一対のＮＭＯＳトランジスタとを含む。ここで、耐圧緩和ＮＭＯＳトランジスタのゲートには、負電源の活性時に基準電圧ＶＳＳが与えられ、負電源の非活性時に電源電圧ＶＤＤが与えられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３０８０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ロジック回路部についてはスケーリングが進み、年々微細化が進行している。これに伴い低電源電圧ＶＤＤの値が低下してきている。一方、フラッシュメモリ等の不揮発性メモリで用いられる高耐圧のＭＯＳトランジスタは微細化が難しく、閾値電圧も低減できない。このため、中電源電圧ＶＣＣ、正の高電圧ＶＰＰ、および負の高電圧ＶＥＥの値は従来と変わらないままとなっている。
【０００９】
上記の状況は、ロジック混載の不揮発性メモリの周辺回路において、負電源電圧ＶＥＥを使用する負電圧レベルシフタの回路構成を難しくしている。具体的に、負電圧レベルシフタに供給される正電圧には、耐圧緩和の観点から、最も低い正電源電圧であるＶＤＤが用いられる。一方で前述のように、負電圧レベルシフタは、負の高電圧電源が非活性の場合でも、すなわち、負の高電圧ＶＥＥに代えて基準電圧ＶＳＳが供給されている場合でも動作する必要がある。このため、微細化によって低電源電圧ＶＤＤが低くなりすぎると、負の高電圧電源が非活性の場合に負電圧レベルシフタが動作し難くなる。
【００１０】
例えば、低電源電圧ＶＤＤの中心値が１Ｖの場合、下限は０．８〜０．９Ｖ程度になり得る。一方、負電圧レベルシフタで用いられる高耐圧ＭＯＳトランジスタの閾値Ｖｔｈは条件により１Ｖ近くなる場合もある。したがって、ＶＤＤ＜Ｖｔｈとなり得る。この場合、負電圧レベルシフタは正常に動作しない。
【００１１】
この傾向は、耐圧緩和用のＭＯＳトランジスタを含む負電圧レベルシフタにおいてさらに顕著になる。なぜなら、耐圧緩和ＭＯＳトランジスタは、クロスカップルＭＯＳトランジスタおよび入力用ＭＯＳトランジスタに対して直列に接続する必要がある。このため、閾値電圧の高い高耐圧ＭＯＳトランジスタが４個直列に接続されるので、電流パスの抵抗値がより上昇し、低電源電圧ＶＤＤの低下低下に対するマージンはさらに小さくなるからである。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施形態による半導体装置は、負電圧レベルシフタを備える。負電圧レベルシフタは、入力信号のハイレベルを第１の電源電圧から中間電圧に変換する第１のレベルシフタと、第１のレベルシフタの出力信号のローレベルを負の高電圧に変換する第２のレベルシフタとを備える。中間電圧は、第１の電源電圧とそれよりも高い第２の電源電圧との間の電圧である。
【発明の効果】
【００１４】
上記の実施形態によれば、入力信号のハイレベルの電圧値が低下しても負電圧レベルシフタを安定的に動作させることができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態による半導体装置の構成を示すブロック図である。
【図２】図１のフラッシュメモリモジュール（ＦＭＤＬ）の構成を表わすブロック図である。
【図３】データ書込み時にメモリセルに印加される電圧の例を表形式で示す図である。
【図４】データ消去時にメモリセルに印加される電圧の例を表形式で示す図である。
【図５】図２における高電圧スイッチ回路の具体的な構成例を示す図である。
【図６】第１の実施形態の半導体装置における負電圧レベルシフタの構成を示すブロック図である。
【図７】図６の負電圧レベルシフタ本体の構成の一例を示す回路図である。
【図８】負電圧レベルシフタ本体の他の構成例を示す回路図である。
【図９】図６のＶＤＤ−ＶＢＩＡＳレベルシフタの構成の一例を示す回路図である。
【図１０】図６の電源制御信号発生回路の構成の一例を示す回路図である。
【図１１】図６の変形例の負電圧レベルシフタの構成を示す図である。
【図１２】第２の実施形態の半導体装置における負電圧レベルシフタの構成を示す図である。
【図１３】第３の実施形態の半導体装置における負電圧レベルシフタの構成を示す図である。
【図１４】第４の実施形態の半導体装置における負電圧レベルシフタの構成を示す図である。
【図１５】図１４のＶＤＤ−ＶＢＩＡＳレベルシフタの構成例を示す回路図である。
【図１６】図１４の負電圧レベルシフタ本体の構成の一例を示す回路図である。
【図１７】第５の実施形態の半導体装置において負電圧レベルシフタの構成を示す図である。
【図１８】図１７のＶＤＤ−ＶＢＩＡＳレベルシフタの構成例を示す回路図である。
【図１９】図１７の電源制御信号発生回路の構成例を示す回路図である。
【図２０】図１７の負電圧レベルシフタの動作を説明するためのタイミング図である。
【図２１】第６の実施形態の半導体装置において負電圧レベルシフタの構成を示す図である。
【図２２】図２１の負電圧レベルシフタ本体の構成の一例を示す回路図である。
【図２３】図２１の負電圧レベルシフタの具体的な動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１６】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１７】
以下、各実施形態について図面を参照して詳しく説明する。以下では、負電圧レベルシフタを備えた半導体装置の一例として、フラッシュメモリモジュールを備えたマイクロコンピュータについて説明するが、半導体装置は以下の例に限定されるものではない。たとえば、フラッシュメモリのみによって半導体装置が構成されていてもよい。負電圧レベルシフタを備えた半導体装置であれば本開示の技術を適用可能である。
【００１８】
なお、以下の説明において同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１９】
＜第１の実施形態＞
［マイクロコンピュータ］
図１は、第１の実施形態による半導体装置の構成を示すブロック図である。図１では、半導体装置の例としてマイクロコンピュータもしくはマイクロコントローラユニット（ＭＣＵ：Micro  Controller  Unit）３１の構成が示されている。
【００２０】
図１を参照して、マイクロコンピュータ３１は、たとえばＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）集積回路製造技術などを用いることによって、単結晶シリコンのような１個の半導体チップに形成される。
【００２１】
図１に示すように、マイクロコンピュータ３１は、中央処理装置（ＣＰＵ）３２と、ランダムアクセスメモリ（ＲＡＭ）３５と、フラッシュメモリモジュール（ＦＭＤＬ）３６とを備える。中央処理装置３２は、命令制御部と実行部を備えて命令を実行する。ランダムアクセスメモリ３５は、中央処理装置３２のワーク領域などに利用される。フラッシュメモリモジュール３６は、データおよびプログラムなどを格納する不揮発性メモリモジュールとして設けられる。
【００２２】
マイクロコンピュータ３１は、さらに、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３３と、バスインタフェース回路（ＢＩＦ）３４と、フラッシュシーケンサ（ＦＳＱＣ）３７と、外部入出力ポート（ＰＲＴ）３８，３９と、タイマ（ＴＭＲ）４０と、クロックパルスジェネレータ（ＣＰＧ）４１と、高速バス（ＨＢＵＳ）４２と、周辺バス（ＰＢＵＳ）４３とを備える。
【００２３】
バスインタフェース回路３４は、高速バス４２と周辺バス４３とのバスインタフェース制御もしくはバスブリッジ制御を行う。フラッシュシーケンサ３７は、フラッシュメモリモジュール（ＦＭＤＬ）３６に対するコマンドアクセス制御を行う。クロックパルスジェネレータ４１は、マイクロコンピュータ３１を制御するための内部クロックＣＬＫを生成する。
【００２４】
マイクロコンピュータ３１のバス構成は特に制限されないが、図１の場合には、高速バス（ＨＢＵＳ）４２と周辺バス（ＰＢＵＳ）４３とが設けられている。高速バス４２および周辺バス４３の各々は、特に制限されないが、データバス、アドレスバスおよびコントロールバスを有する。高速バス４２および周辺バス４３という２本のバスを設けることによって、単一の共通バスに全ての回路を接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。
【００２５】
高速バス４２には、中央処理装置３２、ダイレクトメモリアクセスコントローラ３３、バスインタフェース回路３４、ランダムアクセスメモリ３５、およびフラッシュメモリモジュール３６が接続される。周辺バス４３には、フラッシュシーケンサ３７、外部入出力ポート３８，３９、タイマ４０、およびクロックパルスジェネレータ４１が接続される。
【００２６】
マイクロコンピュータ３１は、さらに、発振子が接続されるクロック端子ＸＴＡＬと、外部クロックが供給されるクロック端子ＥＸＴＡＬと、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢと、リセットを指示する外部リセット端子ＲＥＳとを備える。マイクロコンピュータ３１は、さらに、デジタル回路用の電源電圧ＶＤＤ、アナログ回路用の電源電圧ＶＣＣ、および接地電圧ＶＳＳ（基準電圧ＶＳＳとも称する）をそれぞれ受ける端子を備える。
【００２７】
図１では、ロジック回路としてのフラッシュシーケンサ３７と、アレイ構成のフラッシュメモリモジュール３６とは、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて１つのフラッシュメモリ４６を構成する。
【００２８】
フラッシュメモリモジュール３６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）４５を介して高速バス（ＨＢＵＳ）４２に接続される。中央処理装置３２またはダイレクトメモリアクセスコントローラ３３は、高速バス４２から高速アクセスポート４５を介してフラッシュメモリモジュール３６をリードアクセスすることができる。中央処理装置３２またはダイレクトメモリアクセスコントローラ３３は、フラッシュメモリモジュール３６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース回路３４を介して周辺バス（ＰＢＵＳ）４３経由でフラッシュシーケンサ３７にコマンドを発行する。このコマンドに応答して、フラッシュシーケンサ３７は、周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）４４を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。
【００２９】
［フラッシュメモリモジュール］
図２は、図１のフラッシュメモリモジュール（ＦＭＤＬ）の構成を表わすブロック図である。
【００３０】
フラッシュメモリモジュール３６は、メモリセルアレイ５１と、ＣＧドライバ回路５２と、ＭＧドライバ回路５３と、高電圧デコード回路５４と、高電圧スイッチ回路５５と、昇圧回路５６と、センスアンプ／書込み制御回路５７とを備える。
【００３１】
メモリセルアレイ５１は、行列状に配列された複数のメモリセルＭＣを備える。図２では、代表的に１個のメモリセルＭＣのみ図示している。本開示では図２〜図４に示すように、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリセルＭＣを例に挙げて説明する。しかしながら、フローティングゲート型など他の構造のメモリセルＭＣであっても、本開示の技術を適用可能である。ＭＯＮＯＳ型のメモリセルＭＣの詳細な構造は図３で説明する。
【００３２】
さらに、メモリセルアレイ５１は、メモリセルＭＣの制御信号線として、複数のメモリセルＭＣの各行に対応して設けられている、複数のメモリゲート線ＭＧＬ、複数のコントロールゲート線ＣＧＬ、および複数のソース線ＳＬと、複数のメモリセルＭＣの各列に対応して設けられている複数のビット線ＢＬを含む。図２では、１つのメモリセルＭＣに接続された制御信号線が代表的に示されている。
【００３３】
ＣＧドライバ回路５２は、コントロールゲート（ＣＧ）信号を発生することによってコントロールゲート線ＣＧＬを駆動する複数のドライバ５２１を備える。
【００３４】
ＭＧドライバ回路５３は、メモリゲート（ＭＧ）信号を発生することによってメモリゲート線ＭＧＬを駆動する複数のドライバ５３１を備える。
【００３５】
昇圧回路５６は、チャージポンプ回路を内蔵し、種々の大きさの昇圧電圧を生成して高電圧デコード回路５４に供給する。具体的に、昇圧回路５６は、書き込みＭＧ用正電圧ＶＰＰＡ、書き込み非選択ＭＧ用正電圧ＶＰＰＣ、書き込みＳＬ用正電圧ＶＰＰＢ、耐圧緩和用正電圧ＶＰＰＲ、消去ＭＧ用負電圧ＶＥＥＭを発生する。
【００３６】
以下、書き込みＭＧ用正電圧ＶＰＰＡを高電源電圧ＶＰＰＡと称し、書き込み非選択ＭＧ用正電圧ＶＰＰＣを中間電圧ＶＰＰＣと称し、耐圧緩和用正電圧ＶＰＰＲを中間電圧ＶＰＰＲと称する場合がある。中間電圧ＶＰＰＣおよび中間電圧ＶＰＰＲは、高電源電圧ＶＰＰＡと接地電圧ＶＳＳの間の電圧値である。また、以下の実施形態では、中間電圧ＶＰＰＲは高電源電圧ＶＰＰＡと中間電圧ＶＰＰＣとの間の電圧値に設定される。
【００３７】
高電圧スイッチ回路５５は、昇圧回路５６が発生した種々の昇圧電圧を選択することによって、選択ブロック高電位側ＭＧ電圧ＶＭＧＰＰ、選択ブロック低電位側ＭＧ電圧ＶＭＧＰＮ、非選択ブロック高電位側ＭＧ電圧ＶＭＧＮＰ、非選択ブロック低電位側ＭＧ電圧ＶＭＧＮＮ、選択ＳＬ電圧ＶＳＬＰ、非選択ＳＬ電圧ＶＳＬＮを生成する。高電圧スイッチ回路５５は生成した電圧を、デコーダ用電源電圧として高電圧デコード回路５４に供給する。
【００３８】
高電圧デコード回路５４は、ＭＧドライバ回路５３およびソース線ＳＬに高電圧を供給する。より詳細には、高電圧デコード回路５４は、高電圧スイッチ回路５５で生成されたデコーダ用電源電圧を使用し、デコード信号をＭＧドライバ回路５３に供給するとともにソース線ＳＬに供給するソース線信号を発生する。
【００３９】
センスアンプ／書込み制御回路５７は、選択されたメモリセルに記憶された内容のビット線ＢＬを介しての読み出し、選択されたメモリセルにビット線ＢＬを通じての記憶内容書き込みを行う。
【００４０】
［メモリセルへの供給電圧］
次に、上記のＣＧドライバ回路５２、ＭＧドライバ回路５３、高電圧デコード回路５４、およびセンスアンプ／書込み制御回路５７から、選択／非選択のブロックの選択／非選択メモリセルに供給される電圧の例について説明する。図３および図４などこの明細書中で示す数値例は説明のための一例であって、この数値に限定されるものではない。
【００４１】
（データ書込み時にメモリセルに印加される電圧の例）
図３は、データ書込み時にメモリセルに印加される電圧の例を表形式で示す図である。
【００４２】
まず、図３（Ａ）を参照して、ＭＯＮＯＳ型の不揮発性メモリセルＭＣの構成について簡単に説明する。メモリセルＭＣは、コントロールゲート（ＣＧ）６１、窒化シリコン膜６２、メモリゲート（ＭＧ）６３、ソース６４、およびドレイン６５を含む。コントロールゲート６１は、Ｐ型シリコン基板６０の表面上に絶縁層（不図示）を介して形成される。窒化シリコン膜６２は、酸化シリコン膜（不図示）、窒化シリコン膜６２、および酸化シリコン膜（不図示）からなるＯＮＯ（Oxide-Nitride-Oxide）膜として、コントロールゲート６１の側壁に形成される。ＯＮＯ膜上には、サイドウォール構造のメモリゲート６３が形成される。ソース６４およびドレイン６５は、ゲート６１，６３の両側にＮ型不純物を注入することによってそれぞれ形成される。ソース６４は対応のソース線ＳＬと接続され、ドレイン６５は対応のビット線ＢＬと接続される。
【００４３】
次に、データ書込み時にメモリセルＭＣに印加される電圧について説明する。耐圧緩和が必要になるような高電圧が印加される電極はメモリゲートＭＧであるので、以下ではメモリゲートＭＧの印加電圧に着目する。
【００４４】
図３（Ａ）に示す選択ブロックの選択メモリセルに関して、選択メモリゲートＭＧに印加される電圧はＶＭＧＰＰであり、書込み時にはＶＭＧＰＰとしてＶＰＰＡが選択される。一例として、ＶＰＰＡは６．４〜１１［Ｖ］程度の電圧となる。
【００４５】
図３（Ｂ）に示す選択ブロックの非選択メモリセルに関して、非選択メモリゲートＭＧに印加される電圧はＶＭＧＰＮであり、書込み時にはＶＭＧＰＮとしてＶＰＰＣが選択される。一例として、ＶＰＰＣは３．５［Ｖ］程度の電圧である。
【００４６】
図３（Ｃ）に示す非選択ブロックの選択メモリセルに関して、選択メモリゲートＭＧに印加される電圧はＶＭＧＮＰであり、書込み時にはＶＭＧＮＰとしてＶＰＰＣが選択される。一例として、ＶＰＰＣは３．５［Ｖ］程度の電圧である。
【００４７】
図３（Ｄ）に示す非選択ブロックの非選択メモリセルに関して、非選択メモリゲートＭＧに印加される電圧はＶＭＧＮＮであり、書込み時にはＶＭＧＮＮとしてＶＤＤが選択される。一例として、ＶＤＤは１．５［Ｖ］程度の電圧である。
【００４８】
（データ消去時にメモリセルに印加される電圧の例）
図４は、データ消去時にメモリセルに印加される電圧の例を表形式で示す図である。耐圧緩和が必要になるような負の高電圧が印加される電極はメモリゲートＭＧであるので、以下ではメモリゲートＭＧの印加電圧に着目する。
【００４９】
図４（Ａ）に示す選択ブロックの選択メモリセルに関して、消去時に選択メモリゲートＭＧに印加される電圧はＶＭＧＰＮであり、消去時にはＶＭＧＰＮとしてＶＥＥＭが選択される。一例として、ＶＥＥＭは−３．３〜−８［Ｖ］程度の電圧となる。
【００５０】
図４（Ｂ）に示す選択ブロックの非選択メモリセルに関して、消去時に非選択メモリゲートＭＧに印加される電圧はＶＭＧＰＰであり、消去時にはＶＭＧＰＰとしてＶＤＤが選択される。一例として、ＶＤＤは１．５［Ｖ］程度の電圧である。
【００５１】
図４（Ｃ）に示す非選択ブロックの選択メモリセルという状態は、消去時の場合には存在しない。したがって、図４（Ｄ）に示すように、消去時には非選択ブロックの全てのメモリゲートＭＧに共通の電圧であるＶＭＧＮＰが印加される。消去時にはＶＭＧＮＰとしてＶＤＤが選択される。一例として、ＶＤＤは１．５［Ｖ］程度の電圧である。
【００５２】
［高電圧スイッチ回路］
図５は、図２における高電圧スイッチ回路の具体的な構成例を示す図である。
【００５３】
図５（Ａ）は電圧ＶＭＧＰＰを発生する回路を示す。電圧ＶＭＧＰＰの出力ノード８６には、スイッチ７１を通して電圧ＶＰＰＡが供給され、スイッチ７２を通して電圧ＶＤＤが供給される。動作モードにより電圧ＶＰＰＡと電圧ＶＤＤとのどちらかが選択される。
【００５４】
スイッチ７１，７２として１段以上のＰＭＯＳトランジスタが用いられる。図５（Ａ）では、スイッチ７１，７２の各々は簡単のために１段のＰＭＯＳトランジスタで示されているが、耐圧のために必要であれば、複数段のＰＭＯＳトランジスタを用いてもよいし、耐圧緩和用のＭＯＳトランジスタを挿入してもよい。後述するスイッチ７３〜７８についても同様に、耐圧のために必要であれば、複数段のＭＯＳトランジスタを用いてもよいし、耐圧緩和用のＭＯＳトランジスタを挿入してもよい。
【００５５】
スイッチ７１，７２のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ａおよびｓｅｌｐｐ＿ｃによってそれぞれ制御される。選択信号ｓｅｌｐｐ＿ｃに関してレベルシフタは不要であり、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ｃはスイッチ７２を構成するＰＭＯＳトランジスタのゲートに直接入力される。
【００５６】
一方、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ａは、正電圧レベルシフタ８１によってＶＰＰＡレベルの信号に変換される。ＶＰＰＡレベルの選択信号ｓｅｌｐｐ＿ａは、スイッチ７１を構成するＰＭＯＳトランジスタのゲートに入力される。正電圧レベルシフタ８１の端子ｕｐに電圧ＶＰＰＡが入力される。電圧ＶＰＰＡは高電圧であるため、正電圧レベルシフタ８１には耐圧緩和が必要である。
【００５７】
図５（Ｂ）は電圧ＶＭＧＰＮを発生する回路を示す。電圧ＶＭＧＰＮの出力ノード８７には、スイッチ７３を通して電圧ＶＰＰＣが供給され、スイッチ７４を通して電圧ＶＥＥＭが供給される。動作モードにより電圧ＶＰＰＣと電圧ＶＥＥＭとのどちらかが選択される。スイッチ７３として１段以上のＰＭＯＳトランジスタが用いられ、スイッチ７４として１段以上のＮＭＯＳトランジスタが用いられる。
【００５８】
スイッチ７３のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｃによって制御される。ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｃは、正電圧レベルシフタ８３によってＶＰＰＣレベルの信号に変換される。ＶＰＰＣレベルの選択信号ｓｅｌｐｎ＿ｃは、スイッチ７３を構成するＰＭＯＳトランジスタのゲートに入力される。正電圧レベルシフタ８３の端子ｕｐに電圧ＶＰＰＣが入力される。電圧ＶＰＰＣは高電圧ではないので、正電圧レベルシフタ８３には耐圧緩和は不要である。
【００５９】
スイッチ７４のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｅによって制御される。ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｅは、負電圧レベルシフタ８４によってＶＥＥＭレベルの信号に変換される。ＶＥＥＭレベルの選択信号ｓｅｌｐｎ＿ｅは、スイッチ７４を構成するＮＭＯＳトランジスタのゲートに入力される。負電圧レベルシフタ８４の端子ｕｎに電圧ＶＥＥＭが入力される。
【００６０】
図５（Ｃ）は電圧ＶＭＧＮＰを発生する回路を示す。電圧ＶＭＧＮＰの出力ノード８８には、スイッチ７５を通して電圧ＶＰＰＣが供給され、スイッチ７６を通して電圧ＶＤＤが供給される。動作モードにより電圧ＶＰＰＣと電圧ＶＤＤとのどちらかが選択される。スイッチ７５，７６として１段以上のＰＭＯＳトランジスタが用いられる。
【００６１】
スイッチ７５，７６のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｎｐ＿ｃおよびｓｅｌｐｐ＿ｄによってそれぞれ制御される。選択信号ｓｅｌｐｐ＿ｄに関してレベルシフタは不要であり、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ｄはスイッチ７６を構成するＰＭＯＳトランジスタのゲートに直接入力される。
【００６２】
一方、ＶＤＤレベルの選択信号ｓｅｌｎｐ＿ｃは、正電圧レベルシフタ８５によってＶＰＰＣレベルの信号に変換される。ＶＰＰＣレベルの選択信号ｓｅｌｎｐ＿ｃは、スイッチ７５を構成するＰＭＯＳトランジスタのゲートに入力される。正電圧レベルシフタ８５の端子ｕｐに電圧ＶＰＰＣが入力される。電圧ＶＰＰＣは高電圧ではないので、正電圧レベルシフタ８５には耐圧緩和は不要である。
【００６３】
図５（Ｄ）は電圧ＶＭＧＮＮを発生する回路を示す。電圧ＶＭＧＮＮの出力ノード８９には、スイッチ７７を通して電圧ＶＤＤが供給され、スイッチ７８を通して電圧ＶＳＳが供給される。動作モードにより電圧ＶＤＤと電圧ＶＳＳとのどちらかが選択される。スイッチ７７として１段以上のＰＭＯＳトランジスタが用いられ、スイッチ７８として１段以上のＮＭＯＳトランジスタが用いられる。
【００６４】
スイッチ７７，７８のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｎｎ＿ｄおよびｓｅｌｎｎ＿ｓによってそれぞれ制御される。いずれの選択信号ｓｅｌｎｎ＿ｄ，ｓｅｌｎｎ＿ｓについてもレベルシフタは不要である。選択信号ｓｅｌｎｎ＿ｓはスイッチ７７を構成するＰＭＯＳトランジスタのゲートに直接入力され、選択信号ｓｅｌｎｎ＿ｓはスイッチ７８を構成するＮＭＯＳトランジスタのゲートに直接入力される。
【００６５】
表１は、図２の高電圧スイッチ回路による昇圧電圧の選択例をまとめたものである。
【００６６】
【表１】
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【００６７】
表１に示すように、高電圧スイッチ回路５５は出力電圧ＶＭＧＰＰとして、書込み状態ではＶＰＰＡを選択し、消去状態ではＶＤＤを選択する。高電圧スイッチ回路５５は出力電圧ＶＭＧＰＮとして、書込み状態ではＶＰＰＣを選択し、消去状態ではＶＥＥＭを選択する。高電圧スイッチ回路５５は出力電圧ＶＭＧＮＰとして、書込み状態ではＶＰＰＣを選択し、消去状態ではＶＤＤを選択する。高電圧スイッチ回路５５は出力電圧ＶＭＧＮＮとして、書込み状態ではＶＤＤを選択し、消去状態ではＶＳＳを選択する。
【００６８】
なお、書込み状態および消去状態以外の動作モードであるベリファイモードおよびテストモード等に対応するために、高電圧スイッチ回路５５に追加のスイッチを設ける場合がある。
【００６９】
図５に示すように、図２の高電圧スイッチ回路５５を構成するためにレベルシフタ８１，８３〜８５が必要である。この中で、正電圧レベルシフタ８１に関しては耐圧緩和を考慮する必要がある。なぜなら、書込み時にメモリゲートＭＧに印加される電圧ＶＰＰＡとして例えば１１Ｖクラスの高電圧が使用されるが、正電圧レベルシフタ８１を構成するＭＯＳトランジスタの耐圧は高耐圧のものでも１０Ｖ程度しか対応していないからである。したがって、耐圧緩和を行うことによって、正電圧レベルシフタ８１を構成する各ＭＯＳトランジスタに高電源電圧ＶＰＰＡがそのまま印加されないようにする必要がある。
【００７０】
また、ＶＥＥＭ電圧は−８Ｖ程度の負の高電圧となるので、ＶＤＤ／ＶＥＥＭレベルの信号を通すためのスイッチ用ＮＭＯＳトランジスタ７４をオフするために、ＮＭＯＳトランジスタ７４のゲートにＶＥＥＭ電圧を印加しなければならい。このため、負電圧レベルシフタ８４は、負の高電圧ＶＥＥＭを扱う必要がある。
【００７１】
［負電圧レベルシフタの全体構成］
図６は、第１の実施形態の半導体装置における負電圧レベルシフタの構成を示すブロック図である。図６の負電圧レベルシフタ１３０は、図５（Ｂ）の負電圧レベルシフタ８４に適用可能である。
【００７２】
図６を参照して、負電圧レベルシフタ１３０は、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２と、負電圧レベルシフタ本体１３１と、中間電圧ＶＢＩＡＳを発生する中間電圧発生回路１３３と、電源制御信号発生回路１３４と、低電源電圧ＶＤＤで動作するインバータ１４０とを含む。
【００７３】
ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２は、ＶＤＤ／ＶＳＳレベルの相補の入力信号ｉｎｐ，ｉｎｎを受けて、入力信号ｉｎｐ，ｉｎｎのハイレベルを、低電源電圧ＶＤＤより高く中電源電圧ＶＣＣよりも低い中間電圧ＶＢＩＡＳに変換する。入力信号ｉｎｎは、たとえば、インバータ１４０によって入力信号ｉｎｐの論理レベルを反転させたものである。ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２は、ＶＢＩＡＳ／ＶＳＳレベルの出力信号ｏｕｔｐ，ｏｕｔｎを次段の入力信号ｉｎｔｐ，ｉｎｔｎとして出力する。
【００７４】
ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の正電源ノードｕｐは、中間電圧発生回路１３３の電源ノードｂｉａｓに接続されることにより、中間電圧発生回路１３３から中間電圧ＶＢＩＡＳを受ける。ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の負電源ノードｕｎは、接地電圧ＶＳＳを受ける。
【００７５】
負電圧レベルシフタ本体１３１は、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２から出力されたＶＢＩＡＳ／ＶＳＳレベルの入力信号ｉｎｔｐ，ｉｎｔｎのローレベルを、負の高電圧ＶＥＥに変換する。負電圧レベルシフタ本体１３１は、ＶＢＩＡＳ／ＶＥＥレベルの出力信号ｏｕｔｐ，ｏｕｔｎを次段の回路に出力する。
【００７６】
負電圧レベルシフタ本体１３１の正電源ノードｕｐは、中間電圧発生回路１３３のノードｂｉａｓに接続されることにより、中間電圧発生回路１３３から中間電圧ＶＢＩＡＳを受ける。負電圧レベルシフタ本体１３１の負電源ノードｕｎは、負の高電圧ＶＥＥを受ける。負の高電圧電源が非活性の場合、負電源ノードｕｎには接地電圧ＶＳＳが入力される。図６において「ＶＥＥ（またはＶＳＳ）」とは、負の高電圧電源が活性の場合に負電源ノードｕｎの電圧がＶＥＥであり、負の高電圧電源の非活性の場合に負電源ノードｕｎの電圧がＶＳＳであることを意味している。他の図面においても同様である。
【００７７】
中間電圧発生回路１３３は、ＮＭＯＳトランジスタＭＮＰと、ＰＭＯＳトランジスタＭＰＣとを含む。
【００７８】
ＮＭＯＳトランジスタＭＮＰはソースフォロワとして構成される。具体的に、ＮＭＯＳトランジスタＭＮＰのドレインは中電源電圧ＶＣＣが与えられるノード（以下、「ＶＣＣノード」と称する）に接続される。ＮＭＯＳトランジスタＭＮＰのソースおよびバックゲートは、電源ノードｂｉａｓに接続される。ＮＭＯＳトランジスタＭＮＰのゲートには、電源制御信号発生回路１３４から制御信号ｂｉａｓｇが与えられる。
【００７９】
ＰＭＯＳトランジスタＭＰＣは、ダイオード接続され、電源ノードｂｉａｓの電位が上がりすぎるのを防止するクランプ回路として用いられる。ＰＭＯＳトランジスタＭＰＣのソースおよびバックゲートは電源ノードｂｉａｓに接続される。ＰＭＯＳトランジスタＭＰＣのゲートには、電源制御信号発生回路１３４から制御信号ｂｉａｓｃが与えられる。ＰＭＯＳトランジスタＭＰＣは、電源ノードｂｉａｓの電荷の放電経路として用いられる。
【００８０】
電源制御信号発生回路１３４は、制御信号ｂｉａｓｇ，ｂｉａｓｃを発生する。電源制御信号発生回路１３４の詳細な構成および動作は後述する。
【００８１】
［負電圧レベルシフタ本体の構成の一例とその動作］
図７は、図６の負電圧レベルシフタ本体の構成の一例を示す回路図である。図７の負電圧レベルシフタ本体１３１の構成は、低電源電圧ＶＤＤに代えて中間電圧ＶＢＩＡＳが正電源ノードｕｐに供給される以外、従来の耐圧緩和無しの負電圧トランジスタの構成とほぼ同じである。
【００８２】
具体的に、図７の負電圧レベルシフタ本体１３１は、クロスカップル型のレベルシフタ段１５０と、ドライバ段１７０とを含む。レベルシフタ段１５０は、相補の入力信号ｉｎｔｐ，ｉｎｔｎが入力される入力回路１５１と、ラッチ回路１５２とを含む。
【００８３】
入力回路１５１は、一対の入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮを含む。入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮの各ソースおよび各バックゲートは、正電源ノードｕｐに接続される。
【００８４】
ラッチ回路１５２は、各ソースおよび各バックゲートが負電源ノードｕｎに接続された一対のクロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮを含む。ＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮのゲートとドレインとはクロスカップされている。すなわち、ＮＭＯＳトランジスタＭＮＣＣＰのゲートとＮＭＯＳトランジスタＭＮＣＣＮのドレインとが接続され、ＮＭＯＳトランジスタＭＮＣＣＰのドレインとＮＭＯＳトランジスタＭＮＣＣＮのゲートとが接続される。
【００８５】
入力ＰＭＯＳトランジスタＭＰＩＮＰのドレインとクロスカップルＮＭＯＳトランジスタＭＮＣＣＰのドレインとは、出力ノード１５４を介して相互に接続される。入力ＰＭＯＳトランジスタＭＰＩＮＮのドレインとクロスカップルＮＭＯＳトランジスタＭＮＣＣＮのドレインとは、出力ノード１５３を介して相互に接続される。
【００８６】
ドライバ段１７０は、ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮと、ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮとを含む。
【００８７】
ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの各ソースは正電源ノードｕｐと接続され、各ゲートは１５３，１５４とそれぞれ接続される。ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮのドレインから相補の出力信号ｏｕｔｐ，ｏｕｔｎがそれぞれ出力される。ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮの各ソースは負電源ノードｕｎと接続され、各ゲートは出力ノード１５３，１５４とそれぞれ接続される。ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮのドレインは、ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮにそれぞれ接続される。
【００８８】
次に、上記の負電圧レベルシフタ本体１３１の動作を簡単に説明する。ＶＢＩＡＳ／ＶＳＳレベル相補の入力信号ｉｎｔｐ，ｉｎｔｎに応じて、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮの一方がオン状態になり、他方がオフ状態になる。たとえば、入力ＰＭＯＳトランジスタＭＰＩＮＰがオン状態になったとすると、クロスカップルＮＭＯＳトランジスタＭＮＣＣＮのゲートの電位が引き上げられるので、クロスカップルＮＭＯＳトランジスタＭＮＣＣＮがオン状態になる。この結果、出力ノード１５３の電圧が負の高電圧ＶＥＥになり、出力ノード１５４の電圧が中間電圧ＶＢＩＡＳになる。これにより、ドライバＰＭＯＳトランジスタＭＰＤＲＰおよびドライバＮＭＯＳトランジスタＭＮＤＲＮがオン状態になるので、出力信号ｏｕｔｐがハイレベル（中間電圧ＶＢＩＡＳ）になり、出力信号ｏｕｔｎがローレベル（負の高電圧ＶＥＥ）になる。
【００８９】
［負電圧レベルシフタ本体の他の構成例とその動作］
図８は、負電圧レベルシフタ本体の他の構成例を示す回路図である。図８のレベルシフタ段１５０は、入力回路１５１とラッチ回路１５２との間に耐圧緩和回路１５５が付加されている点と、レベルシフタ１６０が付加されている点とで図７のレベルシフタ段１５０と異なる。
【００９０】
耐圧緩和回路１５５は、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎと、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎとを含む。耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐはこの並び順で、入力ＰＭＯＳトランジスタＭＰＩＮＮのドレインとクロスカップルＮＭＯＳトランジスタＭＮＣＣＮのドレインとの間に直列に接続される。同様に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｎおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｎはこの並び順で、入力ＰＭＯＳトランジスタＭＰＩＮＰのドレインとクロスカップルＮＭＯＳトランジスタＭＮＣＣＰのドレインとの間に直列に接続される。
【００９１】
耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲートには接地電圧ＶＳＳが与えられ、各バックゲートはそれぞれのソースに接続される。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのゲートには、レベルシフタ１６０によって耐圧緩和制御信号ｎｏｅｍｉの論理レベルを反転させた信号が与えられ、各バックゲートはそれぞれのソースに接続される。
【００９２】
より詳細には、耐圧緩和制御信号ｎｏｅｍｉは、ＶＤＤ／ＶＳＳレベルの信号がレベルシフタ１６０によってＶＢＩＡＳ／ＶＳＳレベルの信号に変換されたものとなっている。なぜなら、耐圧緩和制御信号ｎｏｅｍｉの入力ハイレベルがＶＤＤであるとき、ＶＤＤが低すぎると耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎの動作を阻害するためである。
【００９３】
耐圧緩和制御信号ｎｏｅｍｉは、負の高電圧電源が活性状態（すなわち、耐圧緩和有効）のときハイレベル（低電源電圧ＶＤＤ）であり、負の高電圧電源が非活性状態のときにローレベル（接地電圧ＶＳＳ）である。したがって、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのゲートには、負の高電圧電源が活性状態のときに接地電圧ＶＳＳが印加され、負の高電圧電源が非活性状態のときに中間電圧ＶＢＩＡＳが印加される。
【００９４】
図８のドライバ段１７０は、耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐ，ＭＰＥ２Ｎと、耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐ，ＭＮＥ２Ｎとをさらに含む点で図７のドライバ段１７０と異なる。耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐはこの並び順で、ドライバＰＭＯＳトランジスタＭＰＤＲＰのドレインとドライバＮＭＯＳトランジスタＭＮＤＲＰのドレインとの間に直列に接続される。同様に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｎおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｎはこの並び順で、ドライバＰＭＯＳトランジスタＭＰＤＲＮのドレインとドライバＮＭＯＳトランジスタＭＮＤＲＮのドレインとの間に直列に接続される。
【００９５】
耐圧緩和ＮＭＯＳトランジスタ耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐ，ＭＰＥ２Ｎのゲートには接地電圧ＶＳＳが与えられる。耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐ，ＭＮＥ２Ｎのゲートには、論理レベルを反転させるとともに、ＶＢＩＡＳ／ＶＳＳレベルの信号に変換された耐圧緩和制御信号ｎｏｅｍｉが入力される。耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐ，ＭＰＥ２Ｎのバックゲートはそれぞれのソースに接続される。耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐ，ＭＮＥ２Ｎのバックゲートはそれぞれのソースに接続される。
【００９６】
耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐのドレインと耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐのドレインとの接続ノード１７１から出力信号ｏｕｔｐが出力される。耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｎのドレインと耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｎのドレインとの接続ノード１７２から出力信号ｏｕｔｎが出力される。
【００９７】
図８の負電圧レベルシフタ本体１３１の動作は、耐圧緩和機能が付加されている点を除いて、基本的には図７の負電圧レベルシフタ本体１３１と同様である。
【００９８】
具体的に、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮおよびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮにかかる電圧は、ＶＢＩＡＳ−ＶＳＳに制限される。クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮおよびドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮにかかる電圧は、負電圧レベルシフタ本体１３１が活性状態のときにはＶＳＳ−ＶＥＥに制限され、負電圧レベルシフタ本体１３１が非活性状態のときには、ＶＢＩＡＳ−ＶＳＳに制限される。
【００９９】
以上により、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮ、クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮ、ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮ、およびドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮなどのゲート酸化膜が、ＦＮ（Fowler-Nordheim）劣化などによって損傷することを抑制できる。
【０１００】
［ＶＤＤ−ＶＢＩＡＳレベルシフタの構成の一例とその動作］
図９は、図６のＶＤＤ−ＶＢＩＡＳレベルシフタの構成の一例を示す回路図である。正電源ノードｕｐに印加される中間電圧ＶＢＩＡＳを高くしすぎると、レベルシフタを構成するＭＯＳトランジスタの耐圧条件を満たすことが困難になるため、低電源電圧ＶＤＤと中間電圧ＶＢＩＡＳとの電位差は比較的小さくなるように設定される。したがって、図９に示すようなクロスカップル型のレベルシフタが、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２として使用可能である。
【０１０１】
図９を参照して、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２は、一対の入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮ（１９０）と、一対の入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮ（１９１）と、これらの間に設けられたクロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮ（１９２）とを含む。
【０１０２】
図９に示すように、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのソースは正電源ノードｕｐに接続される。入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのドレインは、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのソースとそれぞれ接続される。入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのソースは負電源ノードｕｎに接続される。入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのドレインは、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのドレインにそれぞれ接続される。入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮおよびクロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮの各バックゲートは、正電源ノードｕｐに接続される。入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのバックゲートは負電源ノードｕｎに接続される。
【０１０３】
入力信号ｉｎｐは、入力ＰＭＯＳトランジスタＭＰＩＮＮのゲートおよび入力ＮＭＯＳトランジスタＭＮＩＮＮのゲートに入力される。入力信号ｉｎｐと相補の入力信号ｉｎｎは、入力ＰＭＯＳトランジスタＭＰＩＮＰのゲートおよび入力ＮＭＯＳトランジスタＭＮＩＮＰのゲートに入力される。出力信号ｏｕｔｐは、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰと入力ＮＭＯＳトランジスタＭＮＩＮＰとの接続ノード１９５から出力される。入力信号ｉｎｐと相補の出力信号ｏｕｔｎは、クロスカップルＰＭＯＳトランジスタＭＰＣＣＮと入力ＮＭＯＳトランジスタＭＮＩＮＮとの接続ノード１９６から出力される。
【０１０４】
上記の構成の負電圧レベルシフタ本体１３１の動作を簡単に説明する。たとえば、入力信号ｉｎｐがハイレベル（低電源電圧ＶＤＤ）であり、入力信号ｉｎｎがローレベル（接地電圧ＶＳＳ）であったとする。これにより、入力ＮＭＯＳトランジスタＭＮＩＮＮがオン状態になり、入力ＮＭＯＳトランジスタＭＮＩＮＰがオフ状態になり、入力ＰＭＯＳトランジスタＭＰＩＮＰがオン状態になる。低電源電圧ＶＤＤが中間電圧ＶＢＩＡＳに比べてかなり低い場合には、入力ＰＭＯＳトランジスタＭＰＩＮＮは完全にオフ状態にならない場合がある。
【０１０５】
入力ＮＭＯＳトランジスタＭＮＩＮＮがオン状態になることによって、接続ノード１９６の電圧（出力信号ｏｕｔｎ）は接地電圧ＶＳＳにほぼ等しくなる。これにより、ＰＭＯＳトランジスタＭＰＣＣＰのゲートの電荷が引き抜かれるので、ＰＭＯＳトランジスタＭＰＣＣＰはオン状態になる。この結果、接続ノード１９５の電圧（出力信号ｏｕｔｐ）は中間電圧ＶＢＩＡＳにほぼ等しくなる。
【０１０６】
さらに、接続ノード１９５の電圧が中間電圧ＶＢＩＡＳに等しくなることによって、ＰＭＯＳトランジスタＭＰＣＣＮはオフ状態になる。このように、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮを設けることによって、正電源ノードｕｐと負電源ノードｕｎとの間の貫通電流を防止することができる。
【０１０７】
［電源制御信号発生回路の構成の一例］
図１０は、図６の電源制御信号発生回路の構成の一例を示す回路図である。図１０を参照して、電源制御信号発生回路１３４は、カレントミラー回路２２０を構成するＰＭＯＳトランジスタＭＰＭ１Ａ，ＭＰＭ１Ｂと、カレントミラー回路２２１を構成するＮＭＯＳトランジスタＭＮＭ２Ａ，ＭＮＭ２Ｂと、ＮＭＯＳトランジスタＭＮＲと、ＰＭＯＳトランジスタＭＰＲと、電流源Ｉ１，Ｉ２とを含む。まず、これらの回路要素の接続について説明する。
【０１０８】
カレントミラー回路２２０を構成するＰＭＯＳトランジスタＭＰＭ１Ａ，ＭＰＭ１ＢのソースはＶＣＣノードに接続される。ＰＭＯＳトランジスタＭＰＭ１Ａ，ＭＰＭ１Ｂの各ゲートはＰＭＯＳトランジスタＭＰＭ１Ａのドレインに接続される。ＰＭＯＳトランジスタＭＰＭ１Ａ，ＭＰＭ１Ｂのバックゲートは、それぞれのソースに接続される。
【０１０９】
ＮＭＯＳトランジスタＭＮＲおよび電流源Ｉ１は、ＰＭＯＳトランジスタＭＰＭ１Ａのドレインと接地電圧ＶＳＳが与えられるノード（以下、「ＶＳＳノード」と記載する）とを結ぶ電流経路２２２上に直列に設けられる。ＮＭＯＳトランジスタＭＮＲのゲートには低電源電圧ＶＤＤが印加される。ＮＭＯＳトランジスタＭＮＲのバックゲートは自身のソースと接続される。ＮＭＯＳトランジスタＭＮＲは、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２を構成する入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのレプリカである。
【０１１０】
ＮＭＯＳトランジスタＭＮＭ２ＡおよびＰＭＯＳトランジスタＭＰＲは、ＰＭＯＳトランジスタＭＰＭ１ＢのドレインとＶＳＳノードとを結ぶ電流経路２２３上に直列に設けられる。ＰＭＯＳトランジスタＭＰＲのゲートには低電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタＭＰＲのバックゲートはそのソースに接続される。
【０１１１】
ここで、ＮＭＯＳトランジスタＭＮＭ２Ａ，ＭＮＭ２Ｂは、図６のソースフォロワＮＭＯＳトランジスタＭＮＰのレプリカである。また、ＰＭＯＳトランジスタＭＰＲは、図９のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２を構成する入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのレプリカである。ただし、後述するように、ＰＭＯＳトランジスタＭＰＲのサイズ（ゲート幅）は、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮの数倍から１０倍程度となるように形成される（カレントミラー回路２２０のミラー比が１：１の場合）。
【０１１２】
ＮＭＯＳトランジスタＭＮＭ２Ｂは、ＮＭＯＳトランジスタＭＮＭ２Ａとともにカレントミラー回路２２１を構成する。ＮＭＯＳトランジスタＭＮＭ２Ｂのゲートは、ＮＭＯＳトランジスタＭＮＭ２Ａのゲートおよびドレインと接続される。ＮＭＯＳトランジスタＭＮＭ２ＢのドレインはＶＣＣノードと接続される。ＮＭＯＳトランジスタＭＮＭ２Ａ，ＭＮＭ２Ｂのバックゲートはそれぞれのソースと接続される。電流源Ｉ２は、ＮＭＯＳトランジスタＭＮＭ２ＢのソースとＶＳＳノードとを結ぶ電流経路２２４上に設けられる。
【０１１３】
ＰＭＯＳトランジスタＭＰＭ１ＢとＮＭＯＳトランジスタＭＮＭ２Ａとの接続ノード２１０は、図６の中間電圧発生回路１３３に設けられたＮＭＯＳトランジスタＭＮＰのゲートと信号線２２５を介して接続される。これによって、制御信号ｂｉａｓｇがＮＭＯＳトランジスタＭＮＰのゲートに供給される。ＮＭＯＳトランジスタＭＮＭ２Ｂと電流源Ｉ２との接続ノード２１１は、図６の中間電圧発生回路１３３に設けられたＰＭＯＳトランジスタＭＰＣのゲートと信号線２２６を介して接続される。これによって、制御信号ｂｉａｓｃがＰＭＯＳトランジスタＭＰＣのゲートに供給される。
【０１１４】
［電源制御信号発生回路の動作］
以下、図１０の電源制御信号発生回路１３４の動作について説明する。まず、動作の概要を説明する。
【０１１５】
電源制御信号発生回路１３４は、カレントミラー回路を利用することによって、低電源電圧ＶＤＤがゲートに印加された場合における、レプリカＮＭＯＳトランジスタＭＮＲの電流値およびレプリカＰＭＯＳトランジスタＭＰＲの電流値を調整する。この場合の電流値は、ＶＤＤ／ＶＳＳレベルの入力信号に対して、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２が安定に動作するような値に決定される。そして、この状態で、電源制御信号発生回路１３４は、レプリカＰＭＯＳトランジスタＭＮＭ２Ａのゲート電圧を制御信号ｂｉａｓｇとして出力し、レプリカＮＭＯＳトランジスタＭＮＭ２Ａのソース電圧を制御信号ｂｉａｓｃとして出力する。
【０１１６】
次に、図６、図９、および図１０を参照して、電源制御信号発生回路１３４の動作を図６の中間電圧発生回路１３３の動作に関連付けてより詳細に説明する。
【０１１７】
（図６の中間電圧発生回路のＰＭＯＳトランジスタＭＰＣの機能）
図６を参照して、中間電圧発生回路１３３の電源ノードｂｉａｓは、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の正電源ノードｕｐおよび負電圧レベルシフタ本体１３１の正電源ノードｕｐに接続される。ここで、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２および負電圧レベルシフタ本体１３１の各々は、反転動作をしない限り、基本的に電流消費は発生しない。したがって、ＮＭＯＳトランジスタＭＮＰのリークによって電源ノードｂｉａｓの中間電圧ＶＢＩＡＳが上がり過ぎるのを防止するため、ＶＢＩＡＳ＞ｂｉａｓｃになるとクランプＰＭＯＳトランジスタＭＰＣを介して電源ノードｂｉａｓから電源制御信号発生回路１３４の方向に電流が流れる。これにより、電源ノードｂｉａｓの中間電圧ＶＢＩＡＳが定められた値以上に上昇しないようになっている。
【０１１８】
（中間電圧ＶＢＩＡＳの設定方法）
中間電圧ＶＢＩＡＳは、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２が安定に動作するように設定される。具体的には、図９に示すＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の例において、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲートに低電源電圧ＶＤＤが印加されたときの電流値が、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのゲートに低電源電圧ＶＤＤが印加されたときの電流値よりもかなり大きいとき、たとえば、前者が後者の数倍から１０倍以上のときに安定に動作する。前述のように、入力信号ｉｎｐ，ｉｎｎはＶＤＤ／ＶＳＳレベルの信号であるのに対して、正電源ノードｕｐに印加される電圧は中間電圧ＶＢＩＡＳであり、低電源電圧ＶＤＤよりも高いので、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮは完全にオフ状態にならない。
【０１１９】
ここで、ドレイン電流はゲート・ソース間電圧に依存して増加するので、上記の条件はゲート・ソース間電圧の条件に置き換えることができる。ゲートに低電源電圧ＶＤＤが印加されているとき入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲート・ソース間電圧ＶｇｓはＶＤＤである。一方、ゲートに低電源電圧ＶＤＤが印加されているときの入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのゲート・ソース間電圧の絶対値｜Ｖｇｓ｜は、ＶＢＩＡＳ−ＶＤＤである。したがって、中間電圧ＶＢＩＡＳは、
ＶＤＤ≫ＶＢＩＡＳ−ＶＤＤ    …(1)
を満足するように選定される。
【０１２０】
（制御信号ｂｉａｓｇの設定法）
図１０に示す電源制御信号発生回路１３４では、図９のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのレプリカＮＭＯＳトランジスタＭＮＲと、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのレプリカＰＭＯＳトランジスタＭＰＲとを用いる点に特徴がある。
【０１２１】
レプリカＮＭＯＳトランジスタＭＮＲのゲートとレプリカＰＭＯＳトランジスタＭＰＲのゲートとに低電源電圧ＶＤＤを印加した状態で、カレントミラー回路２２０を利用することによって、レプリカＮＭＯＳトランジスタＭＮＲと同等の電流をレプリカＰＭＯＳトランジスタＭＰＲに流す。これにより、ＰＭＯＳトランジスタＭＰＲのソース端子であるノード２１２の電圧は、中間電圧ＶＢＩＡＳと同等の値（以下、仮想ＶＢＩＡＳと称する）に収束する。
【０１２２】
図１０においてダイオード接続されたＮＭＯＳトランジスタＭＮＭ２Ａは、図６の中間電圧発生回路１３３を構成するＮＭＯＳトランジスタＭＮＰのレプリカである。したがって、レプリカＮＭＯＳトランジスタＭＮＭ２Ａのゲート電圧は、すなわち、ノード２１２の電圧である仮想ＶＢＩＡＳをレプリカＮＭＯＳトランジスタＭＮＭ２Ａの閾値電圧Ｖｔｈ＿Ｎだけ高くした電圧（仮想ＶＢＩＡＳ＋Ｖｔｈ＿Ｎ）が、制御信号ｂｉａｓｇとしてＮＭＯＳトランジスタＭＮＰのゲートに入力される。
【０１２３】
ここで、図９に示したＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の安定動作条件として、ゲートに低電源電圧ＶＤＤを印加したときの入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのオン電流が、ゲートに低電源電圧ＶＤＤを印加したときの入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮの１０倍であると仮定する。この場合、レプリカＮＭＯＳトランジスタＭＮＲのサイズは、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのサイズと同等に形成する。その一方で、レプリカＰＭＯＳトランジスタＭＰＲのサイズは、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのサイズの１０倍に形成する。ただし、カレントミラー回路２２０のミラー比を１：１とする。
【０１２４】
もしくは、レプリカＰＭＯＳトランジスタＭＰＲのサイズも、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのサイズと同等に形成してもよい。この場合には、カレントミラー回路２２０のミラー比を１０：１にする（すなわち、ＰＭＯＳトランジスタＭＰＭ１ＡのサイズをＰＭＯＳトランジスタＭＰＭ１Ｂの１０倍に形成する）。
【０１２５】
レプリカＮＭＯＳトランジスタＭＮＲのソースとＶＳＳノードとの間に接続された電流源Ｉ１は、低消費電力化のために電流を制限するためのものである。すなわち、低電源電圧ＶＤＤが高い動作条件の場合、および／または、ＮＭＯＳトランジスタＭＮＲの閾値電圧が低くなる動作条件の場合において、ＮＭＯＳトランジスタＭＮＲのオン電流が大きく増加するのを防止するために電流源Ｉ１が設けられる。仮想ＶＢＩＡＳは、この電流源Ｉ１の電流値に応じた電圧値に収束する。
【０１２６】
（制御信号ｂｉａｓｃの設定法）
制御信号ｂｉａｓｃは、図６のＮＭＯＳトランジスタＭＮＰのレプリカであるＮＭＯＳトランジスタＭＮＭ２Ｂのソース電位として設定される。ＮＭＯＳトランジスタＭＮＭ２Ｂのゲートには制御信号ｂｉａｓｇが与えられる。
【０１２７】
また、ＮＭＯＳトランジスタＭＮＭ２ＢのソースとＶＳＳノードとの間に電流源Ｉ２が接続されている。したがって、電流源Ｉ２によって図６の電源ノードｂｉａｓからＶＳＳノードの方向に電流が流れるので、図６のＮＭＯＳトランジスタＭＮＰにリーク電流が流れていたとしても、図６の電源ノードｂｉａｓの電圧が上昇し過ぎることはない。したがって、図６のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の正電源ノードｕｐおよび負電圧レベルシフタ本体１３１の正電源ノードｕｐに印加される中間電圧ＶＢＩＡＳはクランプされる。
【０１２８】
［第１の実施形態の効果］
上記のとおり第１の実施形態によれば、負電圧レベルシフタ本体１３１の前段に、ＶＤＤ／ＶＳＳレベルの入力信号ｉｎｐ，ｉｎｎをＶＢＩＡＳ／ＶＳＳレベルの信号に変換するためのＶＤＤ−ＶＢＩＡＳレベルシフタ１３２が追加された。この前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２によって、負電圧レベルシフタ本体１３１の入力信号ｉｎｔｐ，ｉｎｔｎのハイレベルが低電源電圧ＶＤＤから中間電圧ＶＢＩＡＳに引き上げられたので、低電源電圧ＶＤＤの値が低い場合でも、負電圧レベルシフタ１３０を安定して動作させることができる。
【０１２９】
さらに、負電圧レベルシフタ本体１３１の正電源ノードｕｐに印加される電源電圧も低電源電圧ＶＤＤから中間電圧ＶＢＩＡＳに変更されることにより、出力信号ｏｕｔｐ，ｏｕｔｎのハイレベルも中間電圧ＶＢＩＡＳに上昇する。この結果、この出力信号ｏｕｔｐ，ｏｕｔｎをゲートに受けるスイッチ用のＮＭＯＳトランジスタを確実にオンオフ制御できるようになる。
【０１３０】
ＶＢＩＡＳ＞ＶＤＤである中間電圧ＶＢＩＡＳを生成するため、中間電圧発生回路１３３が設けられている。さらに、この中間電圧発生回路１３３に供給する制御信号ｂｉａｓｇ，ｂｉａｓｃを生成するための電源制御信号発生回路１３４が設けられている。
【０１３１】
電源制御信号発生回路１３４は、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮのレプリカであるＰＭＯＳトランジスタＭＰＲと、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのレプリカであるＮＭＯＳトランジスタＭＮＲとを含む。カレントミラー回路２２０を用いることにより、これらのレプリカＭＯＳトランジスタＭＰＲ，ＭＮＲに適切なバイアス電流が流される。この場合のバイアス電流値は、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２が安定的に動作するような設定される。この結果、中間電圧ＶＢＩＡＳが自動的に決定され、この中間電圧ＶＢＩＡＳの値に応じて制御信号ｂｉａｓｇが定められる。
【０１３２】
さらに、負電圧レベルシフタ本体１３１およびＶＤＤ−ＶＢＩＡＳレベルシフタ１３２が反転動作をしていないときに、図６の中間電圧発生回路１３３のＮＭＯＳトランジスタＭＮＰのリークによって電源ノードｂｉａｓの電圧が上がり過ぎることを防止するために、ＰＭＯＳトランジスタＭＰＣが設けられる。電源制御信号発生回路１３４には、このＰＭＯＳトランジスタＭＰＲのレプリカであるＮＭＯＳトランジスタＭＮＭ２Ｂが設けられる。ＮＭＯＳトランジスタＭＮＭ２Ｂのソースに接続された電流源Ｉ２によって、電源ノードｂｉａｓの過度の上昇を防止する。中間電圧発生回路１３３に供給する制御信号ｂｉａｓｃは、ＮＭＯＳトランジスタＭＮＭ２Ｂのソースから引き出される。
【０１３３】
［第１の実施形態の変形例］
図６の中間電圧発生回路１３３では、クランプＰＭＯＳトランジスタＭＰＣのドレインが、自身のゲートに接続され、ゲートと同様に制御信号ｂｉａｓｃが供給されていた。しかしながら、電源ノードｂｉａｓのクランプ電位はＰＭＯＳトランジスタＭＰＣのゲート電位によって決まるため、ドレイン電位はゲート電位より低ければ良い。この点を考慮した変形例を図１１に示す。
【０１３４】
図１１は、図６の変形例の負電圧レベルシフタの構成を示す図である。図１１の負電圧レベルシフタ１３０Ａは、中間電圧発生回路１３３に設けられたＰＭＯＳトランジスタＭＰＣのドレインがＶＳＳノードに接続されている点で、図６の負電圧レベルシフタ１３０と異なる。図１１のその他の点は図６の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１３５】
なお、図１１では、ＰＭＯＳトランジスタＭＰＣのドレイン電圧を接地電圧ＶＳＳとしているが、実際には、制御信号ｂｉａｓｃの電圧値よりも低い安定した電圧であれば、何でもよい。たとえば、ＰＭＯＳトランジスタＭＰＣのドレイン電圧を低電源電圧ＶＤＤとしても構わない。
【０１３６】
また、図１１における変更点は、後述する第２〜第６の実施形態に対しても同様に適用可能である。
【０１３７】
＜第２の実施形態＞
第１の実施形態では、負電圧レベルシフタ本体１３１の正電源ノードｕｐと前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の正電源ノードｕｐには、共通の中間電圧発生回路１３３から共通の中間電圧ＶＢＩＡＳが供給されていた。なぜなら、負電圧レベルシフタ本体１３１の入力信号ｉｎｔｐ，ｉｎｔｎのハイレベルと、正電源ノードｕｐに供給される中間電圧ＶＢＩＡＳとを同じ値にする必要があるからである。
【０１３８】
しかしながら、２つのレベルシフタ１３１，１３２は動作タイミングおよび消費電流とも異なるため、電源を共通化することによって一方のレベルシフタによる電源電圧の揺れが、もう一方のレベルシフタの動作に影響を及ぼすおそれがある。第２の実施形態ではこの問題を解決するための構成を提示する。
【０１３９】
［負電圧レベルシフタの構成］
図１２は、第２の実施形態の半導体装置における負電圧レベルシフタの構成を示す図である。
【０１４０】
図１２を参照して、図１２の負電圧レベルシフタ１３０Ｂは、中間電圧発生回路１３３が前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２用の中間電圧発生回路１３３Ａと、後段の負電圧レベルシフタ本体１３１用の中間電圧発生回路１３３Ｂとに分けられている点で、図６の負電圧レベルシフタ１３０と異なる。
【０１４１】
中間電圧発生回路１３３Ａ，１３３Ｂの各々の構成は、図６の中間電圧発生回路１３３と同じである。具体的に、中間電圧発生回路１３３Ａは、電源ノードｂｉａｓ０と、ＮＭＯＳトランジスタＭＮＰ０と、ＰＭＯＳトランジスタＭＰＣ０とを含む。電源ノードｂｉａｓ０、ＮＭＯＳトランジスタＭＮＰ０、およびＰＭＯＳトランジスタＭＰＣ０は、図６の中間電圧発生回路１３３の電源ノードｂｉａｓ、ＮＭＯＳトランジスタＭＮＰ、およびＰＭＯＳトランジスタＭＰＣにそれぞれ対応する。同様に、中間電圧発生回路１３３Ａは、電源ノードｂｉａｓ１と、ＮＭＯＳトランジスタＭＮＰ１と、ＰＭＯＳトランジスタＭＰＣ１とを含む。電源ノードｂｉａｓ１、ＮＭＯＳトランジスタＭＮＰ１、およびＰＭＯＳトランジスタＭＰＣ１は、図６の中間電圧発生回路１３３の電源ノードｂｉａｓ、ＮＭＯＳトランジスタＭＮＰ、およびＰＭＯＳトランジスタＭＰＣにそれぞれ対応する。
【０１４２】
図１２において、電源制御信号発生回路１３４は、中間電圧発生回路１３３Ａ，１３３Ｂに対して共通に設けられている。具体的に、電源制御信号発生回路１３４は、中間電圧発生回路１３３ＡのＮＭＯＳトランジスタＭＮＰ０のゲートと、中間電圧発生回路１３３ＢのＮＭＯＳトランジスタＭＮＰ１のゲートとに、共通の制御信号ｂｉａｓｇを供給する。電源制御信号発生回路１３４は、中間電圧発生回路１３３ＡのＰＭＯＳトランジスタＭＰＣ０のゲートと、中間電圧発生回路１３３ＢのＰＭＯＳトランジスタＭＰＣ１のゲートとに、共通の制御信号ｂｉａｓｃを供給する。
【０１４３】
図１２のその他の構成は図６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１４４】
［負電圧レベルシフタの動作］
中間電圧発生回路１３３Ａと中間電圧発生回路１３３Ｂとは、内蔵するＭＯＳトランジスタのサイズにおいて異なるだけで、回路構成の点では同じである。したがって、中間電圧発生回路１３３Ａの電源ノードｂｉａｓ０の電圧と中間電圧発生回路１３３Ｂの電源ノードｂｉａｓ１の電圧とは、ＤＣ電圧の点では同レベルとなる。しかし、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２が反転動作する際の電源ノードｂｉａｓ０の電圧ドロップと、負電圧レベルシフタ本体１３１が反転動作する際の電源ノードｂｉａｓ１の電圧ドロップとには差異が生じる。
【０１４５】
一般に、後段の負電圧レベルシフタ本体１３１の方が前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２よりも電流消費が大きい。このため、両方のレベルシフタ１３１，１３２の電源を共通にすると、後段の負電圧レベルシフタ本体１３１の動作に伴う電源ノードｂｉａｓ１の電圧ドロップが、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の電源ノードｂｉａｓ０に回り込み、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の動作に影響を与える可能性がある。
【０１４６】
第２の実施形態の場合には、電源ノードｂｉａｓ０と電源ノードｂｉａｓ１とが分離されているため、上記のような電圧ドロップの回り込みが無くなる。
【０１４７】
［第２の実施形態の効果］
上記のとおり第２の実施形態では、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２用の中間電圧発生回路１３３Ａと、負電圧レベルシフタ本体１３１用の中間電圧発生回路１３３Ｂとが個別に設けられる。これによって、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２用の電源ノードｂｉａｓ０と負電圧レベルシフタ本体１３１用の電源ノードｂｉａｓ１とが分離される。これによって、一方のレベルシフタの反転動作による電源ノイズが他方のレベルシフタの電源ノードに回り込むことが無いので、レベルシフタの安定した反転動作が可能となる。
【０１４８】
また、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２と負電圧レベルシフタ本体１３１とは消費電流が大きく違うため、それぞれ対応する中間電圧発生回路１３３Ａ，１３３Ｂにおいて、対応するレベルシフタの消費電流に応じた最適なＭＯＳトランジスタのサイズを設定することができる。
【０１４９】
＜第３の実施形態＞
第１および第２の実施形態では、負電圧レベルシフタ本体１３１の正電源ノードｕｐの電圧とその前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の正電源ノードｕｐの電圧とは、同じレベルであることが前提であった。しかし、両電圧は必ずしも同じレベルにする必要はない。なぜなら、負電圧レベルシフタ本体１３１に関しては、入力信号ｉｎｔｐ，ｉｎｔｎのハイレベルが正電源ノードｕｐの電圧のレベルより高ければ、入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮを完全にオフ状態にすることができるからである。第３の実施形態では、負電圧レベルシフタ本体１３１用の電源電圧とその前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の電源電圧とを異なるレベルにした例を示す。
【０１５０】
［負電圧レベルシフタの構成］
図１３は、第３の実施形態の半導体装置における負電圧レベルシフタの構成を示す図である。
【０１５１】
図１３を参照して、図１３の負電圧レベルシフタ１３０Ｃは、電源制御信号発生回路１３４が前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２用の電源制御信号発生回路０（１３４Ａ）と、後段の負電圧レベルシフタ本体１３１用の電源制御信号発生回路１（１３４Ｂ）とに分けられている点で、図１２の負電圧レベルシフタ１３０Ｂと異なる。したがって、電源制御信号発生回路０（１３４Ａ）は、中間電圧発生回路１３３Ａに制御信号ｂｉａｓｃ０，ｂｉａｓｇ０を供給する。電源制御信号発生回路１（１３４Ｂ）は、電源制御信号発生回路０（１３４Ａ）とは独立に、中間電圧発生回路１３３Ｂに制御信号ｂｉａｓｃ１，ｂｉａｓｇ１を供給する。
【０１５２】
上記の構成により、制御信号ｂｉａｓｃ０，ｂｉａｓｇ０の値を、制御信号ｂｉａｓｃ１，ｂｉａｓｇ１の値と異ならせることができる。結果として、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の正電源ノードｕｐに供給される中間電圧ＶＢＩＡＳ０と、後段の負電圧レベルシフタ本体１３１の正電源ノードｕｐに供給される中間電圧ＶＢＩＡＳ１とを異ならせることができる。ただし、ＶＢＩＡＳ０＞ＶＢＩＡＳ１である必要がある。
【０１５３】
図１３のその他の構成は図１２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１５４】
［第３の実施形態の効果］
図１３の構成を採ることにより、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の安定動作の観点から決定した中間電圧ＶＢＩＡＳ０が、負電圧レベルシフタ本体１３１の耐圧の観点から高すぎた場合、負電圧レベルシフタ本体１３１に供給する中間電圧ＶＢＩＡＳ１をＶＢＩＡＳ１＜ＶＢＩＡＳ０となるように設定することができる。これにより、負電圧レベルシフタ本体１３１のＭＯＳトランジスタにかかる最大電圧ＶＢＩＡＳ１−ＶＥＥを低減することが可能である。
【０１５５】
＜第４の実施形態＞
第１〜第３の実施形態では、負電圧レベルシフタ本体１３１の正電源ノードｕｐへの印加電圧が低電源電圧ＶＤＤより高い中間電圧ＶＢＩＡＳであることが前提であった。しかし、負電圧レベルシフタによって駆動する負荷が大きいほど、中間電圧ＶＢＩＡＳを発生する中間電圧発生回路１３３に用いられるＭＯＳトランジスタのサイズを大きくする必要があり、面積的に不利となる。
【０１５６】
第４の実施形態では、負電圧レベルシフタの使用条件を限定することで、負電圧レベルシフタ本体１３１の正電源ノードｕｐに印加する電圧を外部から供給される低電源電圧ＶＤＤに戻すことができることを示す。
【０１５７】
［負電圧レベルシフタの全体構成］
図１４は、第４の実施形態の半導体装置における負電圧レベルシフタの構成を示す図である。
【０１５８】
図１４を参照して、図１４の負電圧レベルシフタ１３０Ｄは、負電圧レベルシフタ本体１３１用の中間電圧発生回路１３３Ｂを取り除き、その代わりに低電源電圧ＶＤＤを負電圧レベルシフタ本体１３１の正電源ノードｕｐに供給する点で、図１２の負電圧レベルシフタ１３０Ｂと異なる。
【０１５９】
さらに、第４の実施形態の場合には、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の構成の一部に変更が加えられる。第１〜第３の実施形態で説明したＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の構成において不都合が生じる理由は以下のとおりである。
【０１６０】
負電圧レベルシフタ本体１３１に備えられた入力信号ｉｎｔｐ，ｉｎｔｎ受信用のＰＭＯＳトランジスタ（たとえば、図７の入力ＰＭＯＳトランジスタＭＰＩＮＰ，ＭＰＩＮＮ）の駆動能力は、ゲート・ソース間電圧Ｖｇｓの絶対値｜Ｖｇｓ｜に依存する。具体的に、
｜Ｖｇｓ｜＝正電源ノードｕｐの電圧−入力信号ｉｎｔｐ，ｉｎｔｎの下限電圧
…(2)
で与えられる。第１〜第３の実施形態の場合、入力信号ｉｎｔｐ，ｉｎｔｎの下限電圧（すなわち、ローレベル）は接地電圧ＶＳＳであったので、正電源ノードｕｐの電圧を低電源電圧ＶＤＤにすると、ゲート・ソース間電圧の絶対値｜Ｖｇｓ｜は、ＶＤＤ−ＶＳＳとなる。したがって、低電源電圧ＶＤＤが低くなると、入力ＰＭＯＳトランジスタの駆動能力が十分に取れず、正常に動作しない場合がある。この問題を解決するために、第１〜第３の実施形態では、正電源ノードｕｐの印加電圧を中間電圧ＶＢＩＡＳ（＞ＶＤＤ）とすることによって、入力ＰＭＯＳトランジスタのゲート・ソース間電圧｜Ｖｇｓ｜を増やしていた。
【０１６１】
第４の実施形態では、正電源ノードｕｐの電圧は低電源電圧ＶＤＤ以外に変更することができないので、入力信号ｉｎｔｐ，ｉｎｔｎの下限電圧を接地電圧ＶＳＳよりも低いＶＢＢに変更することで対処する。ここで、ＶＢＢは−１Ｖよりも浅い負電圧レベルを想定している。したがって、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２は、ＶＤＤ／ＶＳＳレベルの入力信号ｉｎｐ，ｉｎｎをＶＢＩＡＳ／ＶＢＢレベルの信号に変換する。ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の正電源ノードｕｐには中間電圧ＶＢＩＡＳが印加され、負電源ノードｕｎには浅い負電圧ＶＢＢが印加される。なお、浅い負電圧ＶＢＢを生成する電源が非活性の場合には、負電源ノードｕｎの電圧は接地電圧ＶＳＳである。
【０１６２】
これによって、負電圧レベルシフタ本体１３１の入力信号ｉｎｔｐ，ｉｎｔｎはＶＢＩＡＳ／ＶＢＢレベルの信号になるので、正電源ノードｕｐの印加電圧が低電源電圧ＶＤＤであっても、負電圧レベルシフタ本体１３１を安定して動作させることができる。
【０１６３】
［ＶＤＤ−ＶＢＩＡＳレベルシフタの構成例］
図１５は、図１４のＶＤＤ−ＶＢＩＡＳレベルシフタの構成例を示す回路図である。図１５のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２は、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮ（１９２）と入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮ（１９１）との間に、クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮ（１９３）をさらに含む点で図９のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２と異なる。
【０１６４】
具体的に、クロスカップルＮＭＯＳトランジスタＭＮＣＣＰは、ＰＭＯＳトランジスタＭＰＣＣＰと入力ＮＭＯＳトランジスタＭＮＩＮＰとの間に直列に接続される。クロスカップルＮＭＯＳトランジスタＭＮＣＣＮは、ＰＭＯＳトランジスタＭＰＣＣＮと入力ＮＭＯＳトランジスタＭＮＩＮＮとの間に直列に接続される。クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮのゲートおよびドレインはクロスカップルされている。クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮのバックゲートは、負電源ノードｕｎに接続される。
【０１６５】
出力信号ｏｕｔｐは、ＰＭＯＳトランジスタＭＰＣＣＰとクロスカップルＮＭＯＳトランジスタＭＮＣＣＰとの接続ノード１９５から出力される。出力信号ｏｕｔｎは、ＰＭＯＳトランジスタＭＰＣＣＮとクロスカップルＮＭＯＳトランジスタＭＮＣＣＮとの接続ノード１９６から出力される。
【０１６６】
上記の構成において、クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮは、正電源ノードｕｐと負電源ノードｕｎとの間に貫通電流を流さないようにするために必要である。負電源ノードｕｎの印加電圧を接地電圧ＶＳＳよりも低い浅い負電圧ＶＢＢにしているために、入力信号ｉｎｐ，ｉｎｎがローレベル（接地電圧ＶＳＳ）であっても、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲート・ソース間には、ＶＳＳ−ＶＢＢの電圧が印加される。このため、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮは完全にオフ状態にならない場合がある。これに対して、クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮのうちの一方のゲート・ソース間は０Ｖになるので、貫通電流を防止することができる。
【０１６７】
［負電圧レベルシフタ本体の構成例］
図７で説明した耐圧緩和無しのタイプの負電圧レベルシフタ本体１３１は、図１４の負電圧レベルシフタ１３０Ｄにおいてそのまま用いることができる。一方、図８で説明した耐圧緩和有りのタイプの負電圧レベルシフタ本体１３１は、図１４の負電圧レベルシフタ１３０Ｄで使用するには一部修正が必要である。以下、図面を参照して説明する。
【０１６８】
図１６は、図１４の負電圧レベルシフタ本体の構成の一例を示す回路図である。図１６の負電圧レベルシフタ本体１３１は、接地電圧ＶＳＳに代えて浅い負電圧ＶＢＢが耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎ，ＭＰＥ２Ｐ，ＭＰＥ２Ｎのゲートに印加される点で図８の負電圧レベルシフタ本体１３１と異なる。図１６のその他の構成は図８の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１６９】
仮に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲートに接地電圧ＶＳＳが印加されていたとする。これにより、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎが負電圧レベルシフタ本体１３１の動作を阻害することになり、入力信号ｉｎｐ，ｉｎｎのローレベルを浅い負電圧ＶＢＢに下げた効果が失われてしまう。これを防ぐために、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎ，ＭＰＥ２Ｐ，ＭＰＥ２Ｎのゲート電圧を接地電圧ＶＳＳから浅い負電圧ＶＢＢに変更する必要がある。
【０１７０】
［負電圧レベルシフタの使用条件］
第４の実施形態では、負電圧レベルシフタ本体１３１の出力信号ｏｕｔｐ，ｏｕｔｎはＶＤＤ／ＶＥＥレベルとなるため、ＶＳＳレベルの信号を通すためのスイッチ用ＮＭＯＳトランジスタの制御に上記の負電圧レベルシフタ１３０Ｄを使用することはできない。この場合、ゲート・ソース間電圧Ｖｇｓは、ＶＤＤ−ＶＳＳとなって、低いＶＤＤの場合に十分なゲート・ソース間電圧Ｖｇｓが得られないからである。
【０１７１】
しかし、負電圧レベルの信号を通す場合、すなわち、信号の電圧レベルが接地電圧ＶＳＳのときスイッチを閉じ、信号の電圧レベルが負電圧のときスイッチを開くような場合には、スイッチ用ＮＭＯＳトランジスタの制御に上記の負電圧レベルシフタ１３０Ｄを使用することができる。
【０１７２】
具体的には、負の高電圧電源が非活性（ＶＥＥ＝ＶＳＳ）の場合に、負電圧レベルシフタ１３０Ｄの出力信号をローレベル（ＶＳＳ）にすることによって、ＮＭＯＳトランジスタスイッチを閉状態にする。負の高電圧電源が活性状態（ＶＥＥ＜ＶＳＳ）の場合に、負電圧レベルシフタ１３０Ｄの出力信号をハイレベル（ＶＤＤ）にすることによって、スイッチ用ＮＭＯＳトランジスタのゲート・ソース間電圧ＶｇｓはＶＤＤ−ＶＥＥとなる。ＶＥＥがある程度深ければゲート・ソース間電圧Ｖｇｓが十分とれるため、ＮＭＯＳトランジスタスイッチを開状態にすることができる。
【０１７３】
負電圧レベルシフタ１３０Ｄを反転させる際には、負の高電圧電源が非活性の状態で負電圧レベルシフタ１３０Ｄの入力信号ｉｎｐ，ｉｎｎを切替える。この状態では、スイッチ用ＮＭＯＳトランジスタは、そのゲート・ソース間電圧ＶｇｓがＶＤＤ−ＶＳＳであるので安定して信号を通せない。その後、負の高電圧電源を起動させると、負の高電圧ＶＥＥがある程度深くなった時点で、負電圧レベルシフタ本体１３１が反転する。この状態では、スイッチ用ＮＭＯＳトランジスタは、そのゲート・ソース間電圧ＶｇｓがＶＤＤ−ＶＥＥとなるので安定して信号を通すことができる。
【０１７４】
［第４の実施形態の効果］
以上のとおり第４の実施形態では、負電圧レベルシフタの使用条件を制限すれば、負電圧レベルシフタ本体の正電源ノードｕｐの電圧を中間電圧ＶＢＩＡＳから低電源電圧ＶＤＤに戻すことができることを示した。これにより、負電圧レベルシフタ本体用の中間電圧発生回路が不要となるので、負電圧レベルシフタのレイアウト面積を大幅に削減することができる。
【０１７５】
＜第５の実施形態＞
第１〜第４の実施形態では、電源制御信号発生回路１３４内の定電流源Ｉ１，Ｉ２は常に動作状態にあるため、定常的なＤＣ電流消費が発生する。しかし、負電圧が発生していない状態では負電圧レベルシフタを動作させる必要が無い場合には、この定常電流は不必要な電流となっている。第５の実施形態では、電源制御信号発生回路１３４内の定電流源Ｉ１，Ｉ２を停止する機能を持つ負電圧レベルシフタ１３０Ｅの構成を示す。
【０１７６】
［負電圧レベルシフタの全体構成］
図１７は、第５の実施形態の半導体装置において負電圧レベルシフタの構成を示す図である。図１７の負電圧レベルシフタ１３０Ｅは、イネーブル信号ｅｎおよびディスチャージ信号ｄｉｓｃが追加されるとともにＶＤＤ−ＶＣＣレベルシフタ１３５Ａ，１３５Ｂをさらに含む点で図６の負電圧レベルシフタ１３０と異なる。
【０１７７】
イネーブル信号ｅｎは、負電圧レベルシフタ１３０Ｅの動作期間を決めるための制御信号である。ディスチャージ信号ｄｉｓｃ信号は、制御信号ｂｉａｓｃによって電源ノードｂｉａｓの電荷を放電させるタイミングを決めるための信号である。
【０１７８】
ＶＤＤ−ＶＣＣレベルシフタ１３５Ａ，１３５Ｂの各々は、ＶＤＤ／ＶＳＳレベルの信号をＶＣＣ／ＶＳＳレベルに変換する。具体的に、ＶＤＤ−ＶＣＣレベルシフタ１３５Ａは、ＶＤＤ／ＶＳＳレベルのディスチャージ信号ｄｉｓｃをＶＣＣ／ＶＳＳレベルのディスチャージ信号ｄｉｓｃｐに変換し、変換後のディスチャージ信号ｄｉｓｃｐを電源制御信号発生回路１３４に出力する。ＶＤＤ−ＶＣＣレベルシフタ１３５Ｂは、ＶＤＤ／ＶＳＳレベルのイネーブル信号ｅｎをＶＣＣ／ＶＳＳレベルの相補のイネーブル信号ｅｎｐ，ｅｎｎに変換し、変換後のイネーブル信号ｅｎｐを電源制御信号発生回路１３４およびＶＤＤ−ＶＢＩＡＳレベルシフタ１３２に出力し、変換後のイネーブル信号ｅｎｎをＶＤＤ−ＶＢＩＡＳレベルシフタ１３２に出力する。
【０１７９】
また、電源制御信号発生回路１３４には定電流源をカットする機能が追加されており、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２には停止時に出力を固定する機能が付加されている。これらの回路部品の詳細な構成例を以下に示す。
【０１８０】
なお、図１７の負電圧レベルシフタ１３０Ｅのその他の点は図６の負電圧レベルシフタ１３０と同様であるので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１８１】
［ＶＤＤ−ＶＢＩＡＳレベルシフタの構成例］
図１８は、図１７のＶＤＤ−ＶＢＩＡＳレベルシフタの構成例を示す回路図である。図１８のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２は、停止時に出力を固定するプルアップＰＭＯＳトランジスタＭＰＰＵおよびプルダウンＮＭＯＳトランジスタＭＮＰＤと、出力を固定したときの貫通電流を防ぐカットＮＭＯＳトランジスタＭＮＳＷＰ，ＭＮＳＷＮをさらに含む点で、図９のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２と異なる。
【０１８２】
プルアップＰＭＯＳトランジスタＭＰＰＵは、ＶＣＣノードと出力信号ｏｕｔｎを出力するための接続ノード１９６との間に接続される。プルアップＰＭＯＳトランジスタＭＰＰＵのゲートにはイネーブル信号ｅｎｐ信号が入力される。プルアップＰＭＯＳトランジスタＭＰＰＵのバックゲートはＶＣＣノードに接続される。
【０１８３】
プルダウンＮＭＯＳトランジスタＭＮＰＤは、出力信号ｏｕｔｐを出力する接続ノード１９５とＶＳＳノードとの間に接続される。プルダウンＮＭＯＳトランジスタＭＮＰＤのゲートにはイネーブル信号ｅｎｎが入力される。プルダウンＮＭＯＳトランジスタＭＮＰＤのバックゲートはＶＳＳノードに接続される。
【０１８４】
カットＮＭＯＳトランジスタＭＮＳＷＰ，ＭＮＳＷＮ（１９４）は、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮ（１９１）と負電源ノードｕｎとの間にそれぞれ接続される。入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲートにはイネーブル信号ｅｎｐが入力される。カットＮＭＯＳトランジスタＭＮＳＷＰ，ＭＮＳＷＮのバックゲートは、負電源ノードｕｎに接続される。
【０１８５】
図１８のその他の点は図９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１８６】
［電源制御信号発生回路の構成例］
図１９は、図１７の電源制御信号発生回路の構成例を示す回路図である。図１９の電源制御信号発生回路１３４は、スイッチ用ＮＭＯＳトランジスタＭＮＳＷ１，ＭＮＳＷ２，ＭＮＳＷ３と、スイッチ用ＰＭＯＳトランジスタＭＰＳＷ３と、ＮＭＯＳトランジスタＭＮＤＩＳとをさらに含む点で図１０の電源制御信号発生回路１３４と異なる。
【０１８７】
スイッチ用ＮＭＯＳトランジスタＭＮＳＷ１，ＭＮＳＷ２，ＭＮＳＷ３は、負電圧レベルシフタ１３０Ｅの停止時に電流経路２２２，２２３，２２４をカットするために設けられている。
【０１８８】
具体的に、スイッチ用ＮＭＯＳトランジスタＭＮＳＷ１は、電流経路２２２上でＮＭＯＳトランジスタＭＮＲと電流源Ｉ１との間に直列に接続される。スイッチ用ＮＭＯＳトランジスタＭＮＳＷ２は、電流経路２２３上でＰＭＯＳトランジスタＭＰＲとＶＳＳノードとの間に直列に接続される。カットＮＭＯＳトランジスタスイッチ用ＮＭＯＳトランジスタＭＮＳＷ３は、電流経路２２４上でＮＭＯＳトランジスタＭＮＭ２Ｂと電流源Ｉ２との間に直列に接続される。スイッチ用ＮＭＯＳトランジスタＭＮＳＷ１，ＭＮＳＷ２，ＭＮＳＷ３のゲートにはイネーブル信号ｅｎｐが入力される。スイッチ用ＮＭＯＳトランジスタＭＮＳＷ１，ＭＮＳＷ２，ＭＮＳＷ３のバックゲートはそれぞれソースに接続される。
【０１８９】
ＰＭＯＳトランジスタＭＰＳＷ３は、負電圧レベルシフタ１３０Ｅの停止時に制御信号ｂｉａｓｇの値を中電源電圧ＶＣＣに固定するために設けられている。具体的には、スイッチ用ＰＭＯＳトランジスタＭＰＳＷ３は、制御信号ｂｉａｓｇを出力するための接続ノード２１０とＶＣＣノードとの間に接続される。ＰＭＯＳトランジスタＭＰＳＷ３のゲートにはイネーブル信号ｅｎｐが入力される。ＰＭＯＳトランジスタＭＰＳＷ３のバックゲートは、ＶＣＣノードと接続される。
【０１９０】
ＮＭＯＳトランジスタＭＮＤＩＳは、負電圧レベルシフタ１３０Ｅの停止時に、制御信号ｂｉａｓｃ供給用の信号線２２６を介して電荷を引き抜くために設けられている。具体的には、ＮＭＯＳトランジスタＭＮＤＩＳは、信号線２２６とＶＳＳノードとの間に接続される。ＮＭＯＳトランジスタＭＮＤＩＳのゲートには、ディスチャージ信号ｄｉｓｃｐが入力される。ＮＭＯＳトランジスタＭＮＤＩＳのバックゲートはＶＳＳノードに接続される。
【０１９１】
［負電圧レベルシフタの動作］
図２０は、図１７の負電圧レベルシフタの動作を説明するためのタイミング図である。以下、図１７〜図２０を参照して、負電圧レベルシフタ１３０Ｅの動作を説明する。以下の説明でハイレベルを“Ｈ”と表示し、ローレベルを“Ｌ”と表示する。
【０１９２】
まず、時刻Ｔ１以前の負電圧レベルシフタを動かさない状態では、ｅｎ＝“Ｌ”、ｄｉｓｃ＝“Ｌ”である。これによって、図１９の電流経路２２２，２２３，２２４は、スイッチ用ＮＭＯＳトランジスタＭＮＳＷ１，ＭＮＳＷ２，ＭＮＳＷ３によって全て切断されている。また、図１９のＰＭＯＳトランジスタＭＰＳＷ３およびＮＭＯＳトランジスタＭＮＤＩＳによって、制御信号ｂｉａｓｇ，ｂｉａｓｃの値は、いずれも中電源電圧ＶＣＣに固定されている。
【０１９３】
さらに、図１８のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２において、イネーブル信号ｅｎｐは“Ｌ”であり、イネーブル信号ｅｎｐは“Ｈ”であるので、接続ノード１９５は接地電圧ＶＳＳに固定され、接続ノード１９６は中電源電圧ＶＣＣに固定されている。したがって、ＶＤＤ−ＶＢＩＡＳレベルシフタ１３２の出力信号ｏｕｔｐ，ｏｕｔｎはそれぞれＶＳＳ，ＶＣＣに固定され、負電圧レベルシフタ本体１３１の入力信号ｉｎｔｐ，ｉｎｔｎはそれぞれＶＳＳ，ＶＣＣに固定され、出力信号ｏｕｔｐ，ｏｕｔｎはそれぞれＶＳＳ，ＶＣＣに固定される。
【０１９４】
時刻Ｔ１において、負電圧レベルシフタ１３０Ｅを動作させるために、ｅｎ＝“Ｈ”に設定される。これにより、図１９における全ての電流経路の切断と出力固定とが解除される。これによって、入力信号ｉｎｔｐ，ｉｎｔｎのハイレベルおよび出力信号ｏｕｔｐ，ｏｕｔｎのハイレベルは共に、中電源電圧ＶＣＣから中間電圧ＶＢＩＡＳに低下する。これにより、負電圧レベルシフタ１３０Ｅの反転動作が可能になる。
【０１９５】
ディスチャージ信号ｄｉｓｃは、時刻Ｔ１においてイネーブル信号ｅｎとともに“Ｈ”レベルに制御されるが、一定期間が経過した時刻Ｔ２において“Ｌ”レベルに制御される。この理由は次のとおりである。制御信号ｂｉａｓｃの値は初期状態でＶＣＣとなっているために、通常状態の開始時に制御信号ｂｉａｓｃ供給用の信号線２２６から電荷を引き抜く必要がある。ところが、図１０の電源制御信号発生回路１３４では、信号線２２６から電荷を引き抜く経路は電流経路２２４しかなく、電流経路２２４には定電流源Ｉ２が存在するために制御信号ｂｉａｓｃの値が中間電圧ＶＢＩＡＳに安定するまで時間がかかりすぎる。そこで、ＮＭＯＳトランジスタＭＮＤＩＳを介して一旦ＶＳＳ付近まで信号線２２６の電荷を放電させ、その後ｄｉｓｃ＝“Ｌ”として制御信号ｂｉａｓｃの値がＶＢＩＡＳ程度となるように信号線２２６を充電させる。この方法により、制御信号ｂｉａｓｃの値を高速に安定化させることができる。図２０では、時刻Ｔ１からＴ２の期間のみｄｉｓｃは“Ｈ”レベルに制御される。
【０１９６】
その後は、負電源ノードｕｎがＶＳＳおよびＶＥＥのどちらの場合も負電圧レベルシフタの反転が可能になる。図２０の場合には、時刻Ｔ３で負の高電圧電源が活性化することによって負の高電圧ＶＥＥが発生して負電源ノードｕｎの電圧がＶＥＥ（＜ＶＳＳ）となった後、時刻Ｔ４および時刻Ｔ５で入力信号ｉｎｐが反転する。
【０１９７】
その後、時刻Ｔ６で負の高電圧電源の動作が停止し、この結果、負電源ノードｕｎの電圧が接地電圧ＶＳＳに戻る。
【０１９８】
時刻Ｔ７において動作を完了させるため、負の高電圧電源が停止した状態でイネーブル信号ｅｎの値を“Ｌ”レベルとすると、負電圧レベルシフタは待機状態に移行する。すなわち、図１９における電流経路２２２，２２３，２２４が切断され、出力信号ｂｉａｓｇ，ｂｉａｓｃはともにＶＣＣに固定される。同時に、図１８においては内部の接続ノード１９５，１９６の電圧が非選択側で固定される。入力信号ｉｎｔｐ，ｉｎｔｎおよび出力信号ｏｕｔｐ，ｏｕｔｎのハイレベルは中間電圧ＶＢＩＡＳから中電源電圧ＶＣＣ（＞ＶＢＩＡＳ）に移行する。
【０１９９】
［第５の実施形態の効果］
以上のとおり第５の実施形態によれば、負電圧レベルシフタの未使用時に電源制御信号発生回路１３４の電流消費を止めることができる。これにより、負の高電圧電源が負電圧を発生していない状態では、不要な電流消費を削減することができる。
【０２００】
＜第６の実施形態＞
第１〜第６の実施形態では、負電圧レベルシフタ本体１３１の耐圧緩和のために、図８または図１６の耐圧緩和型レベルシフタを用いることができることを示した。これらの耐圧緩和型レベルシフタの問題点は、ドライバ段１７０の耐圧緩和回路がＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの２段構成となっているため、面積が大きくなるという点にある。特に、耐圧緩和回路のＭＯＳトランジスタは、対基板の耐圧緩和も考慮する必要があるため、ウェルを分離する必要があり、面積の増加は非常に大きい。第６の実施形態では、この問題を解決した負電圧レベルシフタを示す。
【０２０１】
［負電圧レベルシフタの全体構成］
図２１は、第６の実施形態の半導体装置において負電圧レベルシフタの構成を示す図である。図２１の負電圧レベルシフタ１３０Ｆは、負電圧レベルシフタ本体１３１の入力信号ｉｎｔｐ，ｉｎｔｎを両方とも“Ｈ”レベルにするための機能が追加されている点で図１７の負電圧レベルシフタ１３０Ｅと異なる。
【０２０２】
具体的に図２１の場合には、前段のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２が入力信号ｉｎｔｐ変換用のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２Ａと、入力信号ｉｎｔｎ変換用のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２Ｂとに分かれており、それぞれ独立して制御できる構成になっている。さらに、耐圧緩和制御信号ｎｏｅｍｉ＝“Ｈ”の場合（すなわち、負の高電源電圧が活性状態で耐圧緩和が有効の場合に）、ｉｎｔｐ，ｉｎｔｎが両方“Ｈ”になるよう、それぞれの入力信号ｉｎｐｐ，ｉｎｐｎ，ｉｎｎｐ，ｉｎｎｎを制御するための論理回路１４５が追加されている。
【０２０３】
図２１の例では、論理回路１４５は、低電源電圧ＶＤＤで動作するインバータ１４０，１４２，１４３と、低電源電圧ＶＤＤで動作するＮＡＮＤゲート１４１，１４７とを含む。
【０２０４】
より詳細には、ＮＡＮＤゲート１４７およびインバータ１４２によって、入力信号ｉｎｐと耐圧緩和制御信号ｎｏｅｍｉとの論理積が入力信号ｉｎｐｐとしてＶＤＤ−ＶＢＩＡＳレベルシフタ１３２Ａに入力される。入力信号ｉｎｐと耐圧緩和制御信号ｎｏｅｍｉとの論理積を反転させた信号が入力信号ｉｎｐｎとしてＶＤＤ−ＶＢＩＡＳレベルシフタ１３２Ａに入力される。
【０２０５】
同様に、ＮＡＮＤゲート１４１およびインバータ１４０，１４３によって、入力信号ｉｎｐと耐圧緩和制御信号ｎｏｅｍｉとの論理積を反転させた信号が入力信号ｉｎｎｐとしてＶＤＤ−ＶＢＩＡＳレベルシフタ１３２Ｂに入力される。入力信号ｉｎｐと耐圧緩和制御信号ｎｏｅｍｉとの論理積が入力信号ｉｎｎｎとしてＶＤＤ−ＶＢＩＡＳレベルシフタ１３２Ｂに入力される。
【０２０６】
図２１のＶＤＤ−ＶＢＩＡＳレベルシフタ１３２Ａ，１３２Ｂの構成は、図１８で説明したものと同様であるので説明を繰り返さない。
【０２０７】
［負電圧レベルシフタ本体の構成例］
図２２は、図２１の負電圧レベルシフタ本体の構成の一例を示す回路図である。図２２の負電圧レベルシフタ本体１３１は、耐圧緩和制御信号ｎｏｅｍｉがハイレベルのとき（すなわち、耐圧緩和の有効時）に、ドライバ段１７０の正電源ノードｕｐｐ，ｕｐｎ両方の電圧を共に接地電圧ＶＳＳにすることができる機能が付加されている。これによって、耐圧緩和回路を含まないドライバ段１７０の構成であっても、ドライバＭＯＳトランジスタに対する耐圧緩和が可能になる。
【０２０８】
図２２を参照して、負電圧レベルシフタ本体１３１は、レベルシフタ段１５０とドライバ段１７０とを含む。レベルシフタ段１５０は、入力回路１８１，１８２と、ラッチ回路１８０と、プルアップＰＭＯＳトランジスタＭＰＰＵＰ，ＭＰＰＵＮとを含む。
【０２０９】
入力回路１８１は、入力ＰＭＯＳトランジスタＭＰＩＮＰと入力ＮＭＯＳトランジスタＭＮＩＮＰとを含む。入力ＰＭＯＳトランジスタＭＰＩＮＰおよび入力ＮＭＯＳトランジスタＭＮＩＮＰは、この並び順で正電源ノードｕｐとＶＳＳノードとの間に直列に接続される。入力ＰＭＯＳトランジスタＭＰＩＮＰおよび入力ＮＭＯＳトランジスタＭＮＩＮＰのゲートには入力信号ｉｎｔｐが入力される。入力ＰＭＯＳトランジスタＭＰＩＮＰおよび入力ＮＭＯＳトランジスタＭＮＩＮＰのバックゲートはそれぞれのソースに接続される。入力ＰＭＯＳトランジスタＭＰＩＮＰおよび入力ＮＭＯＳトランジスタＭＮＩＮＰの接続ノードｕｐｎは、ラッチ回路１８０およびドライバ段１７０に対する第１の電源ノードｕｐｎとして用いられる。
【０２１０】
同様に、入力回路１８２は、入力ＰＭＯＳトランジスタＭＰＩＮＮと入力ＮＭＯＳトランジスタＭＮＩＮＮとを含む。入力ＰＭＯＳトランジスタＭＰＩＮＮおよび入力ＮＭＯＳトランジスタＭＮＩＮＮは、この並び順で正電源ノードｕｐとＶＳＳノードとの間に直列に接続される。入力ＰＭＯＳトランジスタＭＰＩＮＮおよび入力ＮＭＯＳトランジスタＭＮＩＮＮのゲートには入力信号ｉｎｔｎが入力される。入力ＰＭＯＳトランジスタＭＰＩＮＮおよび入力ＮＭＯＳトランジスタＭＮＩＮＮのバックゲートは、それぞれのソースに接続される。入力ＰＭＯＳトランジスタＭＰＩＮＮおよび入力ＮＭＯＳトランジスタＭＮＩＮＮの接続ノードｕｐｐは、ラッチ回路１８０およびドライバ段１７０に対する第２の電源ノードｕｐｐとして用いられる。
【０２１１】
ラッチ回路１８０は、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮと、クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮと、プルダウンＮＭＯＳトランジスタＭＮＰＤＰ，ＭＮＰＤＮとを含む。
【０２１２】
ＰＭＯＳトランジスタＭＰＣＣＰ、クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ、およびプルダウンＮＭＯＳトランジスタＭＮＰＤＰは、この並び順で正電源ノードｕｐｎと負電源ノードｕｎとの間に直列に接続される。同様に、ＰＭＯＳトランジスタＭＰＣＣＮ、クロスカップルＮＭＯＳトランジスタＭＮＣＣＮ、およびプルダウンＮＭＯＳトランジスタＭＮＰＤＮは、この並び順で正電源ノードｕｐｐと負電源ノードｕｎとの間に直列に接続される。以下の説明において、ＰＭＯＳトランジスタＭＰＣＣＰとクロスカップルＮＭＯＳトランジスタＭＮＣＣＰとの接続ノードをｃｃｎと称し、ＰＭＯＳトランジスタＭＰＣＣＮとクロスカップルＮＭＯＳトランジスタＭＮＣＣＮとの接続ノードをｃｃｐと称する。
【０２１３】
クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのゲートおよびソースはクロスカップルされている。クロスカップルＰＭＯＳトランジスタＭＰＣＣＰのバックゲートは正電源ノードｕｐｎに接続され、ＰＭＯＳトランジスタＭＰＣＣＮのバックゲートは正電源ノードｕｐｐに接続される。
【０２１４】
クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮのゲートおよびソースはクロスカップルされている。クロスカップルＮＭＯＳトランジスタＭＮＣＣＰ，ＭＮＣＣＮのバックゲートは負電源ノードｕｎに接続される。
【０２１５】
プルダウンＮＭＯＳトランジスタＭＮＰＤＰのゲートは正電源ノードｕｐｐに接続され、そのバックゲートは負電源ノードｕｎに接続される。プルダウンＮＭＯＳトランジスタＭＮＰＤＮのゲートは正電源ノードｕｐｎに接続され、そのバックゲートは負電源ノードｕｎに接続される。
【０２１６】
プルアップＰＭＯＳトランジスタＭＰＰＵＰは、接続ノードｃｃｎと正電源ノードｕｐｎとの間に接続される。プルアップＰＭＯＳトランジスタＭＰＰＵＰのゲートはＶＳＳノードに接続され、そのバックゲートは正電源ノードｕｐｎに接続される。プルアップＰＭＯＳトランジスタＭＰＰＵＮは、接続ノードｃｃｐと正電源ノードｕｐｐとの間に接続される。プルアップＰＭＯＳトランジスタＭＰＰＵのゲートはＶＳＳノードに接続され、そのバックゲートは正電源ノードｕｐｐに接続される。
【０２１７】
ドライバ段１７０の構成は、図７の耐圧緩和回路を有さないドライバ段１７０と同じである。ドライバＰＭＯＳトランジスタＭＰＤＲＰおよびドライバＮＭＯＳトランジスタＭＮＤＲＰの各ゲートは接続ノードｃｃｎに接続される。ドライバＰＭＯＳトランジスタＭＰＤＲＮおよびドライバＮＭＯＳトランジスタＭＮＤＲＮの各ゲートは接続ノードｃｃｐに接続される。
【０２１８】
［負電圧レベルシフタの動作］
以下、図２１および図２２を参照して、負電圧レベルシフタ１３０Ｆの動作を説明する。
【０２１９】
まず、耐圧緩和が無効の場合（すなわち、耐圧緩和制御信号ｎｏｅｍｉ＝“Ｌ”）、負電圧レベルシフタ１３０Ｆの入力信号ｉｎｐとして“Ｈ”レベルが入力されると、ｉｎｔｐ＝“Ｈ”，ｉｎｔｎ＝“Ｌ”となる。入力回路１８１，１８２の動作によって、正電源ノードｕｐｐの電圧は正電源ノードｕｐの電圧に等しくなり、正電源ノードｕｐｎの電圧は接地電圧ＶＳＳになる。この結果、接続ノードｃｃｐの電圧は、プルアップＰＭＯＳトランジスタＭＰＰＵＮによって正電源ノードｕｐの電圧まで引き上げられる。接続ノードｃｃｎの電圧は、プルダウンＮＭＯＳトランジスタＭＮＰＤＰによって負電源ノードｕｎの電圧まで引き下げられる。ある程度まで接続ノードｃｃｐ，ｃｃｎの電圧が変化すると、クロスカップルＭＯＳトランジスタＭＰＣＣＰ，ＭＮＣＣＰ，ＭＰＣＣＮ，ＭＮＣＣＮで構成されたラッチ回路１８０によって、貫通電流が遮断される。
【０２２０】
ドライバ段１７０は、出力信号ｏｕｔｐとして“Ｈ”レベルを出力する。正電源ノードｕｐｐの電圧は正電源ノードｕｐの電圧に等しいので、出力信号ｏｕｔｐの電圧レベルは正電源ノードｕｐの電圧に等しい。また、ドライバ段１７０は、出力信号ｏｕｔｎとして“Ｌ”レベルを出力する。正電源ノードｕｐｎの電圧は接地電圧ＶＳＳに等しいが、出力信号ｏｕｔｎの電圧レベルは負電源ノードｕｎの電圧に等しい。
【０２２１】
次に、負電圧レベルシフタ１３０Ｆの入力信号ｉｎｐが“Ｈ”レベルから“Ｌ”に変化すると、ｉｎｔｐ＝“Ｌ”，ｉｎｔｎ＝“Ｈ”に変化する。この結果、接続ノードｃｃｐの電圧は、プルダウンＮＭＯＳトランジスタＭＮＰＤＮによって負電源ノードｕｎの電圧まで引き下げられる。接続ノードｃｃｎの電圧は、プルアップＰＭＯＳトランジスタＭＰＰＵＰによって正電源ノードｕｐの電圧まで引き上げられる。ある程度まで接続ノードｃｃｐ，ｃｃｎが変化すると、ラッチ回路１８０が反転して安定状態となる。この場合、正電源ノードｕｐｐの電圧は接地電圧ＶＳＳに等しくなり、正電源ノードｕｐｎの電圧は正電源ノードｕｐの電圧に等しくなる。一方、出力信号ｏｕｔｐの電圧レベルは負電源ノードｕｎの電圧に等しく、出力信号ｏｕｔｎの電圧レベルは正電源ノードｕｐの電圧に等しい。
【０２２２】
次に、負電源ノードｕｎの電圧が接地電圧ＶＳＳよりも低い場合に、耐圧緩和が有効になると（すなわち、耐圧緩和制御信号ｎｏｅｍｉ＝“Ｈ”）、入力信号ｉｎｔｐ，ｉｎｔｎは両方とも“Ｈ”レベルになるので、正電源ノードｕｐｐ，ｕｐｎの電圧は両方とも接地電圧ＶＳＳに等しくなる。この場合、入力信号は受け付けられなくなるが、ラッチ回路１８０にデータが保持されているので、出力はラッチ回路１８０に保持されているデータに応じてｏｕｔｐ／ｏｕｔｎ＝ＶＳＳ／ｕｎまたはｕｎ／ＶＳＳとなる。
【０２２３】
図２３は、図２１の負電圧レベルシフタの具体的な動作を説明するためのタイミング図である。以下、図１９、図２１〜図２３を参照して、負電圧レベルシフタ１３０Ｆの具体的な動作を説明する。
【０２２４】
まず、時刻Ｔ１にてイネーブル信号ｅｎ＝“Ｈ”となり、負電圧レベルシフタ１３０Ｆの出力固定が解除されて動作可能となる。これにより、入力信号ｉｎｔｐ，ｉｎｔｎおよび出力信号ｏｕｔｐ，ｏｕｔｎの出力は中電源電圧ＶＣＣから中間電圧ＶＢＩＡＳまで低下する。
【０２２５】
時刻Ｔ１においては、さらに、ディスチャージ信号ｄｉｓｃ＝“Ｈ”となり、時刻Ｔ２にてｄｉｓｃ＝“Ｌ”となるまで制御信号ｂｉａｓｃ供給用の信号線２２６がディスチャージされる。
【０２２６】
その後、時刻Ｔ３において負の高電圧電源が活性化することによって負の高電圧が発生して、負電源ノードｕｎの電圧がＶＥＥ（耐圧緩和不要レベル）まで低下する。
【０２２７】
時刻Ｔ４で入力信号ｉｎｐが反転し、これによって入力信号ｉｎｔｐ，ｉｎｔｎおよび出力信号ｏｕｔｐ，ｏｕｔｎが反転する。
【０２２８】
負の高電圧がさらに深くなる前の時刻Ｔ５で、耐圧緩和制御信号ｎｏｅｍｉを“Ｈ”レベルにすることによって、耐圧緩和を有効にする。これによって、入力信号ｉｎｔｐ．ｉｎｔｎは両方とＶＳＳとなり、出力信号ｏｕｔｐ，ｏｕｔｎの“Ｈ”レベルは中間電圧ＶＢＩＡＳから接地電圧ＶＳＳに変化する。この後、時刻Ｔ６において負電源ノードｕｎの電圧がさらに低下し、ＶＥＥ２（耐圧緩和必要レベル）となる。
【０２２９】
時刻Ｔ７において負電源ノードｕｎの電圧がＶＥＥ２からＶＥＥに戻る。そして、負電源ノードｕｎの電圧がＶＥＥに戻った後の時刻Ｔ８において、耐圧緩和制御信号ｎｏｅｍｉ＝“Ｌ”として耐圧緩和を解除する。これにより、入力信号ｉｎｔｐ，ｉｎｔｎの“Ｈ”レベル側接地電圧ＶＳＳから中間電圧ＶＢＩＡＳに戻る。出力信号ｏｕｔｐ，ｏｕｔｎの“Ｈ”レベルも接地電圧ＶＳＳから中間電圧ＶＢＩＡＳに戻る。この状態では入力信号ｉｎｐの反転が可能である。
【０２３０】
時刻Ｔ９において、入力信号ｉｎｐが反転すると、入力信号ｉｎｔｐ，ｉｎｔｎおよび出力信号ｏｕｔｐ，ｏｕｔｎもそれに伴い反転する。
【０２３１】
時刻Ｔ１０において、負の高電圧電源の動作が停止し、この結果、負電源ノードｕｎの電圧が負の高電圧ＶＥＥから接地電圧ＶＳＳに戻る。
【０２３２】
負の高電圧電源が停止した後、時刻Ｔ１１でイネーブル信号ｅｎを“Ｌ”にすると、負電圧レベルシフタ１３０Ｆの出力が固定されるとともに、入力信号ｉｎｔｐ，ｉｎｔｎおよび出力信号ｏｕｔｐ，ｏｕｔｎの“Ｈ”レベルが中間電圧ＶＢＩＡＳから中電源電圧ＶＣＣに戻る。
【０２３３】
［第６の実施形態の効果］
以上のような負電圧レベルシフタ１３０Ｆの構成によれば、負電圧レベルシフタ本体１３１の入力信号ｉｎｔｐ，ｉｎｔｎの電圧レベルを両方とも“Ｈ”レベルとすることによって、負電圧レベルシフタ本体１３１のドライバ段１７０の正電源ノードｕｐｐ，ｕｐｎの電圧を接地電圧ＶＳＳまで低下させる。これによって、ドライバ段１７０に耐圧緩和ＭＯＳトランジスタを挿入することなく、ドライバＭＯＳトランジスタの耐圧緩和が可能となる。これによって、面積の大きい耐圧緩和ＭＯＳトランジスタを省略することが可能になるために、負電圧レベルシフタを比較的小さく構成することができる。
【０２３４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３５】
１３４  電源制御信号発生回路、３１  マイクロコンピュータ、３２  中央処理装置、３５  ランダムアクセスメモリ、３６  フラッシュメモリモジュール、３７  フラッシュシーケンサ、４６  フラッシュメモリ、５１  メモリセルアレイ、５２  ＣＧドライバ回路、５３  ＭＧドライバ回路、５４  高電圧デコード回路、５５  高電圧スイッチ回路、５６  昇圧回路、５７  書込み制御回路、８４，１３０，１３０Ａ〜１３０Ｆ  負電圧レベルシフタ、１３１  負電圧レベルシフタ本体、１３３，１３３Ａ，１３３Ｂ  中間電圧発生回路、１４５  論理回路、１５０  レベルシフタ段、１５１，１８１，１８２  入力回路、１５２，１８０  ラッチ回路、１５５  耐圧緩和回路、１７０  ドライバ段、２２０，２２１  カレントミラー回路、２２２，２２３，２２４  電流経路、２２５，２２６  信号線、Ｉ１，Ｉ２  定電流源、ＶＢＩＡＳ  中間電圧、ＶＤＤ  低電源電圧、ＶＥＥ  負電源電圧、ＶＳＳ  接地電圧、ｂｉａｓ  電源ノード、ｂｉａｓｃ，ｂｉａｓｇ  制御信号、ｄｉｓｃ，ｄｉｓｃｐ  ディスチャージ信号、ｅｎ，ｅｎｎ，ｅｎｐ  イネーブル信号、ｎｏｅｍｉ  耐圧緩和制御信号、ｕｎ  負電源ノード、ｕｐ，ｕｐｎ，ｕｐｐ  正電源ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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