(57)【要約】【課題】制御電圧が入力される回路の入力インピーダンスを確保しつつ、位相雑音を低減させることが可能な回路装置を提供すること。【解決手段】周波数制御電圧に基づいて発振周波数の変更が可能な発振信号を出力する発振回路を含む回路装置であって、前記発振回路は、前記周波数制御電圧が入力される入力抵抗回路と、一端が振動子の一端と電気的に接続され、他端が前記入力抵抗回路の出力と電気的に接続される第１の抵抗素子と、一端が前記振動子の他端と電気的に接続され、他端が前記入力抵抗回路の出力と電気的に接続される第２の抵抗素子と、を含み、前記発振信号は、前記振動子の一端側から出力され、前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子の抵抗値よりも小さく、前記入力抵抗回路の前記周波数制御電圧が入力される側から見たときの入出力間のインピーダンスは、前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値との積を、前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値との和で割った値より大きい。【選択図】図５
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【特許請求の範囲】
【請求項１】
周波数制御電圧に基づいて発振周波数の変更が可能な発振信号を出力する発振回路を含む回路装置であって、
前記発振回路は、
前記周波数制御電圧が入力される入力抵抗回路と、
一端が振動子の一端と電気的に接続され、他端が前記入力抵抗回路の出力と電気的に接続される第１の抵抗素子と、
一端が前記振動子の他端と電気的に接続され、他端が前記入力抵抗回路の出力と電気的に接続される第２の抵抗素子と、
を含み、
前記発振信号は、前記振動子の前記一端側から出力され、
前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子の抵抗値よりも小さく、
前記入力抵抗回路の前記周波数制御電圧が入力される側から見たときの入出力間のインピーダンスは、前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値との積を、前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値との和で割った値より大きい、回路装置。
【請求項２】
前記入力抵抗回路の前記周波数制御電圧が入力される側から見たときの入出力間のインピーダンスは、前記第１の抵抗素子の抵抗値の１０倍以上であり、
前記第２の抵抗素子の抵抗値は、前記第１の抵抗素子の両端の抵抗値の１０倍以上である、
請求項１に記載の回路装置。
【請求項３】
前記第１の抵抗素子の抵抗値は、５００Ω以上１０ｋΩ以下であって、
前記第２の抵抗素子の抵抗値は、５ｋΩ以上１００ｋΩ以下である、
請求項１又は２に記載の回路装置。
【請求項４】
前記周波数制御電圧が入力される第１のパッドを備え、
前記入力抵抗回路と前記第１の抵抗素子との距離は、前記第１のパッドと前記入力抵抗回路との距離よりも小さく、
前記第１のパッドと前記入力抵抗回路との距離は、前記第１のパッドと前記第１の抵抗素子との距離よりも小さい、
請求項１乃至３のいずれか１項に記載の回路装置。
【請求項５】
前記周波数制御電圧が入力される第１のパッドと、
前記第１のパッドと電気的に接続される第２のパッドと、
前記第１のパッドと前記第２のパッドとは異なる信号と電気的に接続される第３のパッドと、
を備え、
前記第３のパッドは、前記第１のパッドと前記第２のパッドとの間に備えられる、
請求項１乃至３のいずれか１項に記載の回路装置。
【請求項６】
前記入力抵抗回路は、第３の抵抗素子を含んで構成されている、
請求項１乃至５のいずれか１項に記載の回路装置。
【請求項７】
前記入力抵抗回路は、ボルテージフォロワー回路を含んで構成されている、
請求項１乃至５のいずれか１項に記載の回路装置。
【請求項８】
前記発振回路は、
一端が前記振動子の一端と電気的に接続される第１の可変容量素子と、
一端が前記振動子の他端と電気的に接続される第２の可変容量素子と、
を含む、請求項１乃至７のいずれか１項に記載の回路装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の回路装置を備えている、発振器。
【請求項１０】
請求項９に記載の発振器を備えている、電子機器。
【請求項１１】
請求項９に記載の発振器を備えている、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、発振器、電子機器、移動体に関する。
【背景技術】
【０００２】
水晶振動子等の振動子を発振させて所望の周波数の信号を出力する発振器は、様々な電子機器やシステムに広く使用されている。この種の発振器では、本来発振すべき周波数の近傍に、本来の周波数とは異なる周波数成分である位相雑音（位相ノイズ）も出力される。このため、例えば特許文献１には、圧電素子とトランジスタとを含む圧電発振回路において、電源と前記トランジスタのベースとの間に抵抗とコイルとの直列回路を接続することで、発振周波数の位相雑音特性が、劣化することを防止する圧電発振回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−０８５９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
位相雑音は、ｆ−Ｎ（ｆは離調周波数、Ｎは０以上の整数）成分で構成されており、例えば、電圧制御型水晶発振器（ＶＣＸＯ：Voltage Controlled crystal Oscillator）の場合、周波数の可変機能を有することに起因してｆ−２成分の位相雑音が発生する。このｆ−２成分の位相雑音は、電圧制御型水晶発振器の制御電圧が入力される回路の抵抗（インピーダンス）を小さくすることで低減することが可能である。しかし、一方で、電圧制御型水晶発振器を含む発振器は、例えば当該発振器が搭載される基板上で様々な機器に接続されて使用される。このため制御電圧が入力される回路の入力抵抗（入力インピーダンス）を小さくすると、接続される機器から入力される信号に歪みが生じ、所望の周波数の信号が得られない可能性がある。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、制御電圧が入力される回路の入力インピーダンスを確保しつつ、位相雑音を低減させることが可能な回路装置、発振器を提供することができる。また、本発明のいくつかの態様によれば、当該発振器を用いた電子機器及び移動体を提供することができる。
【課題を解決するための手段】
【０００６】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。
【０００７】
［適用例１］
本適用例に係る回路装置は、周波数制御電圧に基づいて発振周波数の変更が可能な発振信号を出力する発振回路を含む回路装置であって、前記発振回路は、前記周波数制御電圧が入力される入力抵抗回路と、一端が振動子の一端と電気的に接続され、他端が前記入力抵抗回路の出力と電気的に接続される第１の抵抗素子と、一端が前記振動子の他端と電気的に接続され、他端が前記入力抵抗回路の出力と電気的に接続される第２の抵抗素子と、を含み、前記発振信号は、前記振動子の一端側から出力され、前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子の抵抗値よりも小さく、前記入力抵抗回路の前記周波数制御電圧が入力される側から見たときの入出力間のインピーダンスは、前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値との積を、前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値との和で割った値より大きい。
【０００８】
本適用例に係る回路装置によれば、制御電圧である周波数制御電圧は、入力抵抗回路と第１の抵抗素子とを介して発振信号が出力される振動子の一端に接続される。すなわち、制御信号が入力される経路におけるインピーダンスは入力抵抗回路を入力側から見たときの入出力間のインピーダンスと、第１の抵抗素子の抵抗値との和となる。また、制御信号の入力端から見た当該発振回路の入力インピーダンスは、前記入力抵抗回路と、前記入力回路の出力に並列に備えられた第１の抵抗素子の抵抗値と第２の抵抗素子との合成インピーダンスにより得られる。これより、第１の抵抗素子の抵抗値を、第２の抵抗素子の抵抗値よりも小さくすることで、制御信号が入力される経路におけるインピーダンスを小さくすることが可能となり、位相雑音を低減することが可能となる。また、入力抵抗回路の周波数制御電圧が入力される側から見たときの入出力間のインピーダンスを、第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値との並列接続における合成抵抗値より大きくすることで、周波数制御電圧が入力される入力端から見た当該発振回路の入力インピーダンスを大きくすることができるため、回路装置の外部に接続される機器から入力される信号に歪みを低減することが可能となる。よって、周波数制御電圧が入力される回路の入力インピーダンスを確保しつつ、位相雑音を低減させることができる。
【０００９】
［適用例２］
上記適用例に係る回路装置において、前記入力抵抗回路の前記周波数制御電圧が入力される側から見たときの入出力間のインピーダンスは、前記第１の抵抗素子の抵抗値の１０倍以上であり、前記第２の抵抗素子の抵抗値は、前記第１の抵抗素子の両端の抵抗値の１０倍以上であってもよい。
【００１０】
本適用例に係る回路装置によれば、制御信号が入力される経路におけるインピーダンス及び制御信号の入力端から見た当該発振回路の入力インピーダンスは、周波数制御電圧が入力される側から見たときの入力抵抗回路のインピーダンスが支配的に寄与する。よって、周波数制御電圧が入力される回路の入力インピーダンスの確保と、位相雑音のさらなる低減とを入力抵抗回路のインピーダンスのみで、当該回路装置が用いられる用途に応じて設定することが可能となる。よって、周波数制御電圧が入力される回路の入力インピーダンスを確保しつつ、位相雑音を低減することでき、さらに、汎用性の高い回路装置を実現することが可能となる。
【００１１】
［適用例３］
上記適用例に係る回路装置において、前記第１の抵抗素子の抵抗値は、５００Ω以上１０ｋΩ以下であって、前記第２の抵抗素子の抵抗値は、５ｋΩ以上１００ｋΩ以下であってもよい。
【００１２】
本適用例に係る回路装置によれば、第１の抵抗素子は、振動子の一端と入力抵抗回路の出力側に電気的に接続され、第２の抵抗素子は、振動子の他端と入力抵抗回路の出力側に電気的に接続されている。すなわち、振動子の一端と他端との間に、第１の抵抗素子及び第２の抵抗素子が直列に接続されている。第１の抵抗素子の抵抗値を５００Ω以上１０ｋΩ以下として、さらに、第２の抵抗素子の抵抗値を５ｋΩ以上１００ｋΩ以下とすることで、当該振動子の動作を安定させることが可能となり、回路装置から出力される発振信号の発振周波数を安定することが可能となる。よって、発振回路が出力する発振信号の周波数特性を向上することが可能となる。
【００１３】
［適用例４］
上記適用例に係る回路装置において、前記周波数制御電圧が入力される第１のパッドを備え、前記入力抵抗回路と前記第１の抵抗素子との距離は、前記第１のパッドと前記入力抵抗回路との距離よりも小さく、前記第１のパッドと前記入力抵抗回路との距離は、前記第１のパッドと前記第１の抵抗素子との距離よりも小さくてもよい。
【００１４】
本適用例に係る回路装置によれば、周波数制御電圧が入力される経路において、周波数制御電圧が入力される第１のパッドと入力抵抗回路との距離に対して、入力抵抗回路と第１の抵抗素子との距離を短くすることで、周波数制御電圧は、入力抵抗回路と第１の抵抗素子とで分圧される前の電圧レベルで入力抵抗回路に転送される。よって、周波数制御電圧は当該経路における寄生容量の影響を受け難い。また、入力抵抗回路と第１の抵抗素子との距離を短くすることで、当該経路で生じる浮遊容量を低減することが可能となる。これにより、回路装置が出力する発振信号の周波数特性を向上させることが可能となる。
【００１５】
また、本適用例に係る回路装置によれば、周波数制御電圧が入力される経路において、周波数制御電圧が入力される第１のパッドから第１の抵抗素子までの距離は、第１のパッドから第２の抵抗素子までの距離に対して短い。すなわち、第１の抵抗素子は第２の抵抗素子に対して第１のパッド側に配される。これにより、周波数制御電圧が入力される経路の配線パターンが煩雑なることを低減することが可能となり、当該配線パターンにおいてノイズ（コモンモードノイズ）等が生じることを低減することが可能となる。
【００１６】
［適用例５］
上記適用例に係る回路装置において、前記周波数制御電圧が入力される第１のパッドと、前記第１のパッドと電気的に接続される第２のパッドと、前記第１のパッドと前記第２のパッドとは異なる信号と電気的に接続される第３のパッドと、を備え、前記第３のパッドは、前記第１のパッドと前記第２のパッドとの間に備えられてもよい。
【００１７】
周波数制御電圧は、発振回路から出力される発振信号の発振周波数を変更する。このため、周波数制御電圧にノイズ等が重畳すると発振回路から出力される発振信号の周波数の精度が低下することが懸念される。本適用例に係る回路装置によれば、周波数制御電圧が入力されるパッドを二つ備えることで、接続される機器の仕様、用途に応じてより最適な入力パッドの選択が可能となる。よって、発振回路（回路装置）から出力される発振信号の周波数の精度が低下することを低減できる。
【００１８】
また、本適用例に係る回路装置によれば、周波数制御電圧が入力される２つのパッドの間に、周波数制御電圧とは異なる信号が入力される第３のパッドを備えることで、周波数制御電圧が入力される２つのパッドのいずれかに接続される配線と、第３のパッドに接続される配線と、が互いに交差することを低減することが可能となる。これにより、当該配線において周波数制御電圧にノイズ等が重畳する可能性をさらに低減することができる。よって、回路装置から出力される発振信号の周波数の精度が低下することを低減できる。
【００１９】
［適用例６］
上記適用例に係る回路装置において、前記入力抵抗回路は、第３の抵抗素子を含んで構成されていてもよい。
【００２０】
本適用例に係る回路装置によれば、入力抵抗回路が第３の抵抗素子で構成されることにより、回路装置の構成が複雑になることを低減することが可能となる。
【００２１】
［適用例７］
上記適用例に係る回路装置において、前記入力抵抗回路は、ボルテージフォロワー回路を含んで構成されてもよい。
【００２２】
本適用例に係る回路装置によれば、入力抵抗回路がボルテージフォロワー回路で構成されていることで、周波数制御電圧が入力される経路のインピーダンスは、ボルテージフォロワー回路に用いられるオペアンプのイマジナリーショートに基づいて、第１の抵抗素子の抵抗値と同等となる。よって、周波数制御電圧が入力される経路のインピーダンスをさらに小さくすることが可能となり、位相雑音を低減することが可能となる。
【００２３】
また、本適用例に係る回路装置によれば、周波数制御電圧が入力される入力端から見た回路装置の入力インピーダンスは、ボルテージフォロワー回路に用いられるオペアンプの入力インピーダンスと同等となる。よって、周波数制御電圧が入力される入力端から見た回路装置の入力インピーダンスを大きくすることができる。このため、回路装置の外部に接続される機器から入力される信号に生じる歪みを低減することが可能となる。これより、周波数制御電圧が入力される回路の入力インピーダンスを確保しつつ、位相雑音を低減させることができる。
【００２４】
［適用例８］
上記適用例に係る回路装置において、前記発振回路は、一端が前記振動子の一端と電気的に接続される第１の可変容量素子と、一端が前記振動子の他端と電気的に接続される第２の可変容量素子と、を含んでもよい。
【００２５】
本適用例に係る回路装置によれば、発振回路において、振動子の一端と接続される第１の可変容量素子と、振動子の他端に接続される第２の可変容量素子とを含むため、発振信号の発振周波数の変更が可能な幅である可変幅を広く得ることができる。
【００２６】
［適用例９］
本適用例に係る発振器は、上記いずれかの回路装置を備えている。
【００２７】
本適用例に係る発振器によれば、周波数制御電圧が入力される回路の入力インピーダンスを確保しつつ、位相雑音を低減させることができるので、信頼性の高い発振器を実現することができる。
【００２８】
［適用例１０］
本適用例に係る電子機器は、上記の発振器を備えている。
［適用例１１］
本適用例に係る移動体は、上記の発振器を備えている。
これらの適用例によれば、信頼性の高い発振器を備えているため、より信頼性の高い電子機器及び移動体を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】発振器の斜視図である。
【図２】図１の発振器におけるＡ−Ａ’断面図である。
【図３】発振器の底面図を示す透視図である。
【図４】発振ＩＣの電気的構成を示すブロック図である。
【図５】第１実施形態の発振回路の一例を示す回路図である。
【図６】発振回路の入力抵抗の条件１、条件２及び条件３の一例を示す図である。
【図７】図６の条件１、条件２及び条件３の位相雑音のレベルの確認結果を示すグラフである。
【図８】発振ＩＣの内部レイアウトを示す図である。
【図９】発振ＩＣと、発振器のパッケージとの電気的接続を示す図である。
【図１０】第２実施形態の発振回路の一例を示す回路図である。
【図１１】電子機器の構成の一例を示す機能ブロック図である。
【図１２】電子機器の一例であるスマートフォンの外観の一例を示す図である。
【図１３】移動体の一例を示す図（上面図）である。
【発明を実施するための形態】
【００３０】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３１】
以下では、本実施形態における回路装置を備えた発振器を例にとり説明する。
【００３２】
１．発振器
１．１  第１実施形態
［発振器の構成］
図１から図３は、第１実施形態の発振器１の構造の一例を示す図である。図１は、発振器１の斜視図であり、図２は、図１のＡ−Ａ’断面図である。また、図３は、発振器１の底面図を示す透視図である。
【００３３】
図１から図３に示すように発振器１は、発振ＩＣ（Integrated Circuit）２、振動子３、パッケージ４、リッド（蓋）５及び外部電極６を含んで構成されている。第１実施形態における振動子３は、水晶振動子であるものとするが、例えば、ＳＡＷ（Surface Acoustic Wave）共振子、その他の圧電振動子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などであってもよい。また、振動子３の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができ、振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【００３４】
パッケージ４には、発振ＩＣ２と振動子３とが同一空間内に収容されている。具体的には、パッケージ４には凹部が設けられており、リッド５で凹部を覆うことによって収容室７を形成する。パッケージ４の内部又は凹部の表面には、発振ＩＣ２の２つの端子（後述する図４に記載のＸＧ端子及びＸＤ端子）と振動子３の両端とをそれぞれ電気的に接続するための配線が設けられている。また、パッケージ４の内部又は凹部の表面には、発振ＩＣ２の各端子と対応する複数の外部電極６とを電気的に接続するための配線が設けられている。なお、パッケージ４に設けられた複数の配線の詳細については後述（図９参照）する。
【００３５】
振動子３は、その表面及び裏面にそれぞれ金属の励振電極３ａ及び３ｂを有しており、励振電極３ａ及び３ｂを含む振動子３の形状や質量に応じた所望の周波数（発振器１に要求される周波数）で発振する。
【００３６】
また、図３に示すように、発振器１は底面（パッケージ４の裏面）には、６個の外部電極６（６−１〜６−６）が設けられている。
【００３７】
［発振ＩＣの電気的構成］
図４は発振ＩＣ２の電気的構成を示すブロック図である。図４に示すように、発振ＩＣ２は、電圧生成回路２１、電流生成回路２２、発振回路２３、記憶部２４、制御回路２５、出力回路２６及び発振ＩＣ２の外部と信号の送受信を行うための複数の端子を含む。なお、発振ＩＣ２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。なお、図４には、発振ＩＣ２と振動子３との接続も図示している。
【００３８】
発振ＩＣ２には、Ｖｃｃ端子を介して電源電圧信号Ｖｉｎが入力される。また、発振ＩＣ２には、ＧＮＤ端子を介してグラウンド電位信号Ｖｓｓが入力される。発振ＩＣ２は、入力される電源電圧信号Ｖｉｎとグラウンド電位信号Ｖｓｓとの電位差により電源が供給されることで動作する。
【００３９】
電圧生成回路２１には、Ｖｃｃ端子を介して電源電圧信号Ｖｉｎが入力される。そして、電圧生成回路２１は、入力された電源電圧信号Ｖｉｎに基づいて、発振ＩＣ２に含まれる電流生成回路２２、発振回路２３及び出力回路２６のそれぞれが駆動するための電圧信号を生成し出力する。電圧生成回路２１は、入力される電源電圧信号Ｖｉｎを例えばレギュレーターにより降圧（又は昇圧）して電圧信号を生成してもよく、また、例えば抵抗素子などにより電源電圧信号Ｖｉｎを分圧して電圧信号を生成してもよい。なお、電圧生成回路２１は、発振ＩＣ２に含まれる上記構成以外の種々の構成に対して複数の電圧信号の生成及び出力を行ってもよい。また、電圧生成回路２１が生成した電圧信号は、不図示の端子を介して発振ＩＣ２の外部に出力されてもよい。
【００４０】
電流生成回路２２は、電圧生成回路２１から出力された電圧信号を電流信号Ｉｏｓｃに変換し、発振回路２３に出力する。電流生成回路２２は、例えばトランジスター等により入力された電圧信号を定電流（電流信号Ｉｏｓｃ）に変換してもよく、また、例えばオペアンプ等を用いて、入力された電圧信号を定電流（電流信号Ｉｏｓｃ）に変換してもよい。また、電流生成回路２２が生成した定電流（例えば、電流信号Ｉｏｓｃ）は、不図示の端子を介して発振ＩＣ２の外部に出力されてもよい。
【００４１】
発振回路２３は、ＸＧ端子及びＸＤ端子を介して振動子３と接続されている。詳細は後述（図５参照）するが、発振回路２３は、ＸＧ端子から入力される振動子３の出力信号を増幅回路によって増幅し、増幅した信号を発振ＩＣ２のＸＤ端子を介して振動子３にフィードバックすることで、振動子３を発振させ、振動子３の発振に基づく発振信号Ｓｏｓｃを出力する。また、発振回路２３には、Ｖｃ１端子（又はＶｃ２端子）を介して周波数制御電圧Ｖｃｏｎが入力される。発振回路２３は、入力される周波数制御電圧Ｖｃｏｎに基づいて発振信号Ｓｏｓｃの発振周波数を変更することができる。すなわち、第１実施形態における発振回路２３は、周波数制御電圧Ｖｃｏｎに基づいて発振信号Ｓｏｓｃの発振周波数の変更が可能な電圧制御型水晶発振器（ＶＣＸＯ：Voltage Controlled crystal Oscillator）である。なお、発振ＩＣ２に備えられたＶｃ１端子及びＶｃ２端子は、発振ＩＣ２の内部で電気的に接続（短絡）されている。このため、発振ＩＣ２は、Ｖｃ１端子及びＶｃ２端子のどちらの端子からでも周波数制御電圧Ｖｃｏｎが入力可能な構成となっている。
【００４２】
出力回路２６には、発振回路２３から出力された発振信号Ｓｏｓｃが入力される。出力回路２６は、ＰＥＣＬ変換部２６１及びＬＶＤＳ変換部２６２を含む。ＰＥＣＬ変換部２６１は、出力回路２６に入力された発振信号Ｓｏｓｃを、ＰＥＣＬ（Positive Emitter Coupled Logic）転送方式の差動発振信号ｄＰｏｓｃに変換する。そして、出力回路２６はＰＥＣＬ変換部２６１で変換された差動発振信号ｄＰｏｓｃを、Ｏｕｔ−Ｐ端子及びＸＯｕｔ−Ｐ端子を介して発振ＩＣ２の外部に出力する。ＬＶＤＳ変換部２６２は、出力回路２６に入力された発振信号Ｓｏｓｃを、ＬＶＤＳ（Low Voltage Differential Signaling）転送方式の差動発振信号ｄＬｏｓｃに変換する。そして、出力回路２６はＬＶＤＳ変換部２６２で変換された差動発振信号ｄＬｏｓｃを、Ｏｕｔ−Ｌ端子及びＸＯｕｔ−Ｌ端子を介して発振ＩＣ２の外部に出力する。なお、出力回路２６が出力する差動信号（差動発振信号ｄＰｏｓｃ及び差動発振信号ｄＬｏｓｃ）は、後述する制御回路２５から入力される制御信号に基づいて、少なくともいずれか一方が選択されてもよい。また、出力回路２６は発振信号Ｓｏｓｃを、例えばＣＭＬ（Current Mode Logic）等の各種の高速転送方式の差動信号に変換して、発振ＩＣ２の外部に出力する構成を含んでもよく、また、出力回路２６は発振信号Ｓｏｓｃを、シリアル形式の信号として発振ＩＣ２の外部に出力する構成を含んでもよい。
【００４３】
記憶部２４には、発振回路２３が出力する発振信号Ｓｏｓｃの周波数を補正するための補正データと、発振回路２３が出力する発振信号Ｓｏｓｃの周波数制御電圧Ｖｃｏｎに対する周波数の関係を示す傾きデータと、出力回路２６の出力である差動発振信号ｄＰｏｓｃと差動発振信号ｄＬｏｓｃとを選択するための出力選択データと、を含む複数のデータが記憶されている。なお、記憶部２４には上記データ以外にも、発振ＩＣ２を制御するための種々のデータが記憶されていてもよい。
【００４４】
さらに、記憶部２４に記憶されている種々のデータは、Ｖｃ１端子（又はＶｃ２端子）とＯＥ端子とから入力される信号に基づいて、データの書き換え、修正、追加及び削除を行うことが可能であってもよい。このため、記憶部２４は、例えばＦＡＭＯＳ（Floating gate Avalanche-injection Metal Oxide Semiconductor）により構成された、ＥＰＲＯＭ（Erasable Programmable Read-only Memory）等であることが好ましい。
【００４５】
制御回路２５は、記憶部２４に記憶されている種々のデータを読出し、読み出したデータに基づいて発振回路２３及び出力回路２６の制御を行う。
【００４６】
具体的には、制御回路２５は、記憶部２４から発振信号Ｓｏｓｃを補正するための補正データを読出し、発振回路２３に含まれる周波数調整部２３１に当該補正データを示す制御信号を出力する。周波数調整部２３１は、制御回路２５が出力した制御信号に基づいて発振回路２３が出力する発振信号Ｓｏｓｃの周波数を補正する。また、制御回路２５は、記憶部２４から発振信号Ｓｏｓｃの周波数制御電圧Ｖｃｏｎに対する周波数の関係を示す傾きデータを読出し、発振回路２３に含まれる傾き調整部２３２に当該傾きデータを含む制御信号を出力する。傾き調整部２３２は、制御回路２５が出力した制御信号に基づいて発振回路２３が出力する発振信号Ｓｏｓｃの周波数制御電圧Ｖｃｏｎに対する周波数の傾きを調整する。また、制御回路２５は、記憶部２４から差動発振信号ｄＰｏｓｃと差動発振信号ｄＬｏｓｃとのいずれを選択すべきかを示す出力選択データを読出し、出力回路２６に当該出力選択データを含む制御信号を出力する。出力回路２６は、制御回路２５が出力した制御信号に基づいて差動発振信号ｄＰｏｓｃと差動発振信号ｄＬｏｓｃとのいずれかを選択し出力する。このとき、出力回路２６は、制御回路２５が出力した制御信号により選択されなかった差動信号（差動発振信号ｄＰｏｓｃ及び差動発振信号ｄＬｏｓｃ）の出力を停止することが好ましい。
【００４７】
また、制御回路２５には、ＯＥ端子から出力イネーブル信号Ｖｏｅが入力される。例えば、出力イネーブル信号Ｖｏｅがアクティブであるとき、制御回路２５は、発振ＩＣ２の外部に対して差動発振信号ｄＰｏｓｃ又は差動発振信号ｄＬｏｓｃのいずれかの出力を開始するための制御信号を出力回路２６に対して出力する。また、例えば、出力イネーブル信号Ｖｏｅが非アクティブであるとき、制御回路２５は、発振ＩＣ２の外部に対して差動発振信号ｄＰｏｓｃ又は差動発振信号ｄＬｏｓｃの双方の出力を停止するための制御信号を出力回路２６に対して出力する。
【００４８】
なお、制御回路２５は、ＯＥ端子から入力される出力イネーブル信号Ｖｏｅに基づいて、発振回路２３に対して動作又は停止を制御する制御信号を出力してもよい。すなわち、発振ＩＣ２は、発振回路２３の動作又は停止に基づいて、発振ＩＣ２の出力の有無が制御されてもよい。
【００４９】
［発振回路の動作］
ここで、図５を用いて発振回路２３の詳細について説明を行う。図５は、第１実施形態の発振ＩＣ２に備えられた発振回路２３の一例を示す回路図である。なお、図５には、発振回路２３と振動子３との接続も図示している。図５に示すように、発振回路２３は、Ｎｃｈトランジスター１２１、抵抗１０１，１０２，１０３，１０４、コンデンサー１１５，１１６、可変容量ダイオード１１１，１１２及び定電流源１３１を含んで構成されている。なお、発振回路２３は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【００５０】
Ｎｃｈトランジスター１２１は、ベース端子が抵抗１０４の一端と電気的に接続され、コレクター端子が抵抗１０４の他端と電気的に接続され、エミッター端子がグラウンド電位と電気的に接続されている。すなわち、抵抗１０４はＮｃｈトランジスター１２１のベース端子とコレクター端子との間に電気的に接続されている。なお、第１実施形態では、Ｎｃｈトランジスター１２１は、バイポーラトランジスターとして図示を行うが、例えば、ＮｃｈＭＯＳ（Metal Oxide-Semiconductor）トランジスターであってもよい。
【００５１】
コンデンサー１１５は、一端がＮｃｈトランジスター１２１のベース端子に接続され、他端が、ＸＧ端子と電気的に接続されている。
【００５２】
可変容量ダイオード１１１は、カソード端子がＸＧ端子と電気的に接続され、アノード端子がグラウンド電位に接続されている。
【００５３】
コンデンサー１１６は、一端がＮｃｈトランジスター１２１のコレクター端子に接続され、他端が、ＸＤ端子と電気的に接続されている。
【００５４】
可変容量ダイオード１１２は、カソード端子がＸＤ端子と電気的に接続され、アノード端子がグラウンド電位に接続されている。
【００５５】
また、Ｎｃｈトランジスター１２１のコレクター端子には、定電流源１３１から定電流（例えば電流信号Ｉｏｓｃに基づく電流）が入力されている。なお、図５に示す定電流源１３１は、図４に示した電流生成回路２２に含まれていてもよい。
【００５６】
以上のように、第１実施形態の発振回路２３は、Ｎｃｈトランジスター１２１と、抵抗１０４と、可変容量ダイオード１１１，１１２と、コンデンサー１１５，１１６と、ＸＧ端子及びＸＤ端子を介して接続される振動子３とで、ピアース発振回路を構成している。
【００５７】
このとき、可変容量ダイオード１１１のカソード端子には、抵抗１０１及び抵抗１０２を介して周波数制御電圧Ｖｃｏｎが入力される。また、可変容量ダイオード１１２のカソード端子には、抵抗１０１及び抵抗１０３を介して周波数制御電圧Ｖｃｏｎが入力される。
【００５８】
第１実施形態における発振回路２３は、周波数制御電圧Ｖｃｏｎが一端に入力される抵抗１０１（第１実施形態における「入力抵抗回路」の一例であって、「第３の抵抗素子」の一例）と、一端が振動子３のＸＧ端子（一端）と電気的に接続され、他端が抵抗１０１の他端（出力）と電気的に接続されるＲ１０２（「第１の抵抗素子」の一例）と、一端が振動子３の一端と電気的に接続される可変容量ダイオード１１１（「第１の可変容量素子」の一例）と、一端が振動子３のＸＤ端子（他端）と接続され、他端が抵抗１０１の他端と電気的に接続される抵抗１０２（「第２の抵抗素子」の一例）と、一端が振動子３のＸＤ端子（他端）と電気的に接続される可変容量ダイオード１１２（「第２の可変容量素子」の一例）と、を含む。
【００５９】
可変容量ダイオードとは、カソード端子に印加さえる電圧（逆電圧）によって、容量が変化する。このため、第１実施形態においては、可変容量ダイオード１１１，１１２の容量は周波数制御電圧Ｖｃｏｎにより変化する。これにより、発振回路２３に備えられた振動子３の周波数特性を変化させることができる。換言すれば、第１実施形態に示す発振回路２３は、可変容量ダイオード１１１，１１２のカソード端子に抵抗を介して周波数制御電圧Ｖｃｏｎが印加されることで、当該ピアース発振回路から出力される発振信号Ｓｏｓｃの発振周波数の変更が可能な電圧制御型水晶発振器（以下、ＶＣＸＯと称する）として動作する。
【００６０】
このように構成されたＶＣＸＯは、周波数の可変機能を有するために、例えば１００Ｈｚから１０ｋＨｚの範囲のｆ−２成分で位相雑音が発生する可能性がある。ｆ−２成分の位相雑音のレベルをＬ（ｆ）、電圧制御型水晶発振器の可変感度をＫｖ、ＶＣＸＯを制御するための電圧が入力される経路の抵抗(インピーダンス)をＲ、絶対温度をＴ、ボルツマン定数をｋとしたとき、以下の式（１）及び式（２）により表すことができる。
【００６１】
【数１】
2019004438.tif 000003
【００６２】
【数２】
2019004438.tif 000004
【００６３】
式（１）及び式（２）に示すように、ｆ−２成分の位相雑音のレベルであるＬ（ｆ）は、周波数制御電圧Ｖｃｏｎが入力されて発振信号Ｓｏｓｃを出力する経路のインピーダンスＺ１を小さくすることで、低減することが可能となる。第１実施形態に示す発振回路２３では、図５に示すように振動子３のＸＧ端子から発振信号Ｓｏｓｃが出力されている。よって、当該経路のインピーダンスＺ１は式（３）により表すことができる。なお、式（３）において、抵抗１０１の両端の抵抗値を抵抗値Ｒ１０１、抵抗１０２の両端の抵抗値を抵抗値Ｒ１０２とする。
【００６４】
【数３】
2019004438.tif 000005
【００６５】
これより、ｆ−２成分の位相雑音のレベルであるＬ（ｆ）を低減させるためには、抵抗値Ｒ１０１及び抵抗値Ｒ１０２の少なくともいずれか一方を小さくすることが好ましい。
【００６６】
一方で発振器１は、一般的に外部機器と電気的に接続されて使用される。このため、発振器１における周波数制御電圧Ｖｃｏｎが入力される端子（Ｖｃ１端子又はＶｃ２端子）の入力インピーダンスＺ２が小さすぎる場合、外部機器から入力される周波数制御電圧Ｖｃｏｎに歪み（例えば電圧低下等）が生じ、発振回路２３が出力する発振信号Ｓｏｓｃの周波数精度が低下する可能性がある。そのため、発振器１における周波数制御電圧Ｖｃｏｎが入力される端子の入力インピーダンスＺ２は、極力大きな値であることが好ましい。なお、発振器１(発振回路２３)に周波数制御電圧Ｖｃｏｎが入力される端子（Ｖｃ１端子又はＶｃ２端子）の入力インピーダンスＺ２は、式（４）によって表すことができる。なお、式（４）において抵抗１０３の両端の抵抗値を抵抗値Ｒ１０３とする。
【００６７】
【数４】
2019004438.tif 000006
【００６８】
以上、述べたように、第１実施形態における発振器１(発振回路２３)では、式（３）に基づいてインピーダンスＺ１を小さくすることが好ましく、そのためには、抵抗値Ｒ１０１及び抵抗値Ｒ１０２の少なくともいずれか一方を小さくすることが好ましい。一方で、第１実施形態における発振器１(発振回路２３)では、式（４）において周波数制御電圧Ｖｃｏｎが入力される端子（Ｖｃ１端子又はＶｃ２端子）の入力インピーダンスＺ２を極力大きくすることが望まれる。このため、発振回路２３の抵抗１０１，１０２，１０３のそれぞれの抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３は、式（５）及び式（６）の関係を満たすことが望ましい。これにより、入力インピーダンスＺ２を極力大きくしつつ、インピーダンスＺ１を小さくすることが可能となり、発振器１の外部に接続される外部機器から入力される周波数制御電圧Ｖｃｏｎに歪みが生じることを低減し、さらに、ｆ−２成分の位相雑音のレベルであるＬ（ｆ）を低減させることが可能となる。
【００６９】
【数５】
2019004438.tif 000007
【００７０】
【数６】
2019004438.tif 000008
【００７１】
ここで、発振回路２３の抵抗１０１，１０２，１０３のそれぞれの抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３の一例を図６示す。また、図７には図６に示すそれぞれの抵抗値の条件における位相雑音の確認結果を示す。なお、図６には、（ａ）抵抗値Ｒ１０１の一例、（ｂ）抵抗値Ｒ１０２の一例、（ｃ）抵抗値Ｒ１０３の一例、（ｄ）抵抗値Ｒ１０２と抵抗値Ｒ１０３の積を、抵抗値Ｒ１０２と抵抗値Ｒ１０３の和で割った値（式（５）の右辺の計算結果）、（ｅ）式（３）に基づくインピーダンスＺ１の計算結果、（ｆ）式（４）に基づく入力インピーダンスＺ２の計算結果、のそれぞれを、抵抗１０１，１０２，１０３のそれぞれの抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３が異なる３つの条件（条件１、条件２、条件３）毎に示す。
【００７２】
図６に示す条件１は、ＶＣＸＯの発振器１において一般に用いられる抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３の一例であって、第１実施形態の式（５）及び式（６）の関係を満たさない場合の抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３の組合せの一例である。また、図６に示す条件２は、第１実施形態の式（５）及び式（６）の関係を満たす場合であって、入力インピーダンスＺ２が前述の条件１と同等となるような抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３の組合せの一例である。また、図６に示す条件３は、第１実施形態の式（５）及び式（６）の関係を満たす場合であって、前述の条件２から抵抗値Ｒ１０１のみを変更した場合の抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３の組合せの一例である。
【００７３】
図７は、図６で示す条件１、条件２及び条件３のそれぞれにおける位相雑音のレベルの確認結果を示すグラフである。図７では、横軸に周波数［Ｈｚ］、縦軸に位相雑音のレベル［ｄＢ／Ｈｚ］を示している。
【００７４】
図７において条件１の位相雑音のレベルの確認結果（図７における実線）と、条件２の位相雑音のレベルの確認結果（図７における一点鎖線）とから、抵抗１０１，１０２，１０３のそれぞれの抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３が、第１実施形態の式（５）及び式（６）の関係を満たすとき、ｆ−２成分の位相雑音のレベルであるＬ（ｆ）を含む位相雑音のレベルが低減していることが確認できる。
【００７５】
また、図７おいて条件３の位相雑音のレベルの確認結果（図７における破線）と、条件２の位相雑音のレベルの確認結果とから、抵抗値Ｒ１０１を小さくすることでｆ−２成分の位相雑音のレベルであるＬ（ｆ）を含む位相雑音のレベルをさらに低減することが可能であることがわかる。図６に示す条件３は、条件２に対して、抵抗値Ｒ１０１を小さくしている。すなわち、インピーダンスＺ１を小さくしている。これより、インピーダンスＺ１を小さくすることで、ｆ−２成分の位相雑音のレベルであるＬ（ｆ）を含む位相雑音のレベルをさらに低減すること可能であることが確認できる。
【００７６】
しかし、図６に示す条件３では、条件２に対して入力インピーダンスＺ２が小さくなるため、前述のとおり、発振器１の外部に接続される外部機器から入力される周波数制御電圧Ｖｃｏｎの波形に歪み（例えば電圧低下等）が生じる可能性がある。このため、発振回路２３から出力される発振信号Ｓｏｓｃの周波数の精度が低下する可能性がある。すなわち、位相雑音のレベルと、外部機器から入力される波形に歪みとはトレードオフの関係にある。そのため、発振器１において、位相雑音のレベルと、入力インピーダンスＺ２とが容易に変更可能な構成であることが好ましい。
【００７７】
図６に示す条件２及び条件３では、発振回路２３の抵抗１０１の抵抗値Ｒ１０１は、抵抗１０２の抵抗値Ｒ１０２の１０倍以上であって、抵抗１０３の両端の抵抗値Ｒ１０３は、抵抗１０２の両端の抵抗値Ｒ１０２の１０倍以上としている。これにより、図６に示すように入力インピーダンスＺ２の大きさは、抵抗１０１の抵抗値Ｒ１０１が支配的である。このため、第１実施形態に示す発振回路２３では、抵抗１０１の抵抗値Ｒ１０１を変更するだけで、発振器１に接続される外部機器のそれぞれに対応した最適な入力インピーダンスＺ２を得ることが可能となる。具体的には、例えば、入力インピーダンスＺ２の大きさを十分に大きくすることで、外部機器から入力される波形に歪みを低減したい場合には、図６に示す条件２の組合せのように、抵抗１０１，１０２，１０３のそれぞれの抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３を設定することで、周波数制御電圧Ｖｃｏｎの歪み（例えば電圧降下等）を低減し、さらに、位相雑音のレベルを低減させることが可能となる。また例えば、図６に示す条件３の組合せのように、抵抗１０１，１０２，１０３のそれぞれの抵抗値Ｒ１０１，Ｒ１０２，Ｒ１０３を設定することで、位相雑音のレベルをさらに低減することが可能となる。なお、抵抗１０１の抵抗値Ｒ１０１は、例えば発振ＩＣ２（又は発振器１）の製造時に決定される固定値であってもよく、また、例えば制御回路２５を介して変更可能な構成であってもよい。
【００７８】
ここで、前述（式（３）及び式（４）参照）のとおり抵抗値Ｒ１０２及び抵抗値Ｒ１０３を小さくすることで位相雑音のレベルを低減することが可能ではあるが、一方で、抵抗値Ｒ１０２及び抵抗値Ｒ１０３を小さくしすぎると、振動子３の両端に十分な電圧が印加されずに、発振回路２３から出力される発振信号Ｓｏｓｃの周波数の精度が低下する可能性がある。そのため、抵抗１０２の抵抗値Ｒ１０２は、５００Ω以上１０ｋΩ以下であって、また、抵抗１０３の抵抗値Ｒ１０３は、５ｋΩ以上１００ｋΩ以下であることが好ましい。これにより、振動子３の動作が安定し、発振回路２３から出力される発振信号Ｓｏｓｃの周波数の精度が向上する。
【００７９】
［ＩＣの内部レイアウト］
図８は、第１実施形態における発振ＩＣ２の内部レイアウトを示す図である。
【００８０】
発振ＩＣ２は、短辺２０１と、短辺２０１に対向する短辺２０２と、短辺２０１に交差する長辺２０３と、長辺２０３に対向する長辺２０４とで形成される。なお、図８では、第１実施形態おける発振ＩＣ２を、短辺２０１及び短辺２０２と長辺２０３及び長辺２０４とが直交し交差する矩形で示しているがこれに限るものではない。
【００８１】
振動子３と接続されるＸＧ端子及びＸＤ端子は、短辺２０１に沿って並設される。具体的には、短辺２０１に沿って長辺２０３側にＸＤ端子が備えられ、短辺２０１に沿って長辺２０４側にＸＧ端子が備えられる。
【００８２】
ＧＮＤ端子、Ｖｃ１端子、ＯＥ端子及びＶｃ２端子は、長辺２０３に沿って並設されている。具体的には、長辺２０３に沿って短辺２０２側からＧＮＤ端子、Ｖｃ１端子、ＯＥ端子、Ｖｃ２端子の順に並設されている。換言すれば、長辺２０３に沿って、短辺２０２側にグラウンド電位信号Ｖｓｓが入力されるＧＮＤ端子が備えられ、ＧＮＤ端子の短辺２０１側に周波数制御電圧Ｖｃｏｎが入力されるＶｃ１端子（「第１のパッド」の一例）が備えられ、ＶＣ１端子の短辺２０１側にＶｃ１端子と電気的に接続されるＶｃ２端子（「第２のパッド」の一例）が備えられ、Ｖｃ１端子とＶｃ２端子との間に並設してＶｃ１端子及びＶｃ２端子とは異なる信号である出力イネーブル信号Ｖｏｅが入力されるＯＥ端子（「第３のパッド」の一例）が備えられる。
【００８３】
Ｏｕｔ−Ｌ端子、ＸＯｕｔ−Ｌ端子、Ｏｕｔ−Ｐ端子、ＸＯｕｔ−Ｐ端子及びＶｃｃ端子とは、長辺２０４に沿って並設されている。具体的には、長辺２０４に沿って、短辺２０２側からＯｕｔ−Ｌ端子、ＸＯｕｔ−Ｌ端子、Ｏｕｔ−Ｐ端子、ＸＯｕｔ−Ｐ端子、Ｖｃｃ端子の順に並設されている。
【００８４】
長辺２０３に沿って並設されたＧＮＤ端子、Ｖｃ１端子、ＯＥ端子及びＶｃ２端子と、長辺２０４に沿って並設されたＯｕｔ−Ｌ端子、ＸＯｕｔ−Ｌ端子、Ｏｕｔ−Ｐ端子、ＸＯｕｔ−Ｐ端子及びＶｃｃ端子との間の領域には、発振ＩＣ２を構成する電圧生成回路２１、電流生成回路２２、発振回路２３、記憶部２４、制御回路２５及び出力回路２６等の各構成が備えられる。なお、発振ＩＣ２を構成する上記構成及びその他の種々の構成は、複数の端子（ＧＮＤ端子、Ｖｃ１端子、ＯＥ端子、Ｖｃ２端子、Ｏｕｔ−Ｌ端子、ＸＯｕｔ−Ｌ端子、Ｏｕｔ−Ｐ端子、ＸＯｕｔ−Ｐ端子、Ｖｃｃ端子、ＸＧ端子及びＸＤ端子）と端子との間に、その構成の一部又は全部が含まれていてもよい。また、発振ＩＣ２には上記構成以外の構成が含まれてもよい。
【００８５】
電流生成回路２２、記憶部２４及び制御回路２５は、長辺２０３に沿って並設されたＧＮＤ端子、Ｖｃ１端子、ＯＥ端子及びＶｃ２端子の長辺２０４側に長辺２０３に沿って並設される。具体的には、短辺２０２側から記憶部２４、制御回路２５、電流生成回路２２の順に並設されている。記憶部２４及び制御回路２５は、互いにデータの送受信を行う（図４参照）。そのため、記憶部２４と制御回路２５とは近接して配されることが好ましい。また記憶部２４は前述のとおり、記憶されている種々のデータの書き換え、修正、追加及び削除を、Ｖｃ１端子（又はＶｃ２端子）とＯＥ端子とから入力される信号に基づいて行うことが可能であってもよい。そのため、記憶部２４の近傍にはＶｃ１端子（又はＶｃ２端子）及びＯＥ端子が備えられていることが好ましい。
【００８６】
出力回路２６は、長辺２０４に沿って並設されたＯｕｔ−Ｌ端子、ＸＯｕｔ−Ｌ端子、Ｏｕｔ−Ｐ端子、ＸＯｕｔ−Ｐ端子及びＶｃｃ端子の長辺２０３側に配される。出力回路２６には前述のとおり、発振回路２３から出力された発振信号Ｓｏｓｃが入力される。そして、出力回路２６は、入力された発振信号Ｓｏｓｃに基づいて差動発振信号ｄＰｏｓｃ及び（又は）差動発振信号ｄＬｏｓｃを生成し出力する。そのため、出力回路２６の近傍に、発振ＩＣ２の外部に差動発振信号ｄＰｏｓｃ及び（又は）差動発振信号ｄＬｏｓｃを出力するＯｕｔ−Ｌ端子、ＸＯｕｔ−Ｌ端子、Ｏｕｔ−Ｐ端子及びＸＯｕｔ−Ｐ端子を配することが好ましい。これにより、発振ＩＣ２から出力される信号（差動発振信号ｄＰｏｓｃ及び（又は）差動発振信号ｄＬｏｓｃ）の歪みを低減することが可能となる。
【００８７】
電圧生成回路２１は、長辺２０３に沿って並設された電流生成回路２２、記憶部２４、制御回路２５の長辺２０４側であって、出力回路２６の長辺２０３側に備えられる。換言すれば、電圧生成回路２１は、並設された電流生成回路２２、記憶部２４及び制御回路２５と、出力回路２６との間に備えられる。電圧生成回路２１は、入力される電源電圧信号Ｖｉｎに基づいて、電流生成回路２２、発振回路２３及び出力回路２６を含む複数の構成のそれぞれに対して電圧信号を出力する。そのため、発振ＩＣ２の内側に配されることが好ましい。
【００８８】
電圧生成回路２１、電流生成回路２２、記憶部２４、制御回路２５及び出力回路２６が配された領域の短辺２０１側であって、並設されたＸＧ端子及びＸＤ端子の短辺２０２側には、発振回路２３が備えられている。発振回路２３は、ＸＧ端子から入力される振動子３の出力信号を増幅回路によって増幅し、増幅した信号を発振ＩＣ２のＸＤ端子を介して振動子３にフィードバックすることで、振動子３を発振させ、振動子３の発振に基づく発振信号Ｓｏｓｃを出力する。そのため、振動子３と接続されるＸＧ端子及びＸＤ端子の近傍に備えられることが好ましい。
【００８９】
さらに発振回路２３には、前述（図５参照）した抵抗１０１，１０２，１０３が備えられる。抵抗１０１、１０２，１０３のそれぞれは、例えばラダー型に構成されていてもよい。
【００９０】
抵抗１０１，１０２，１０３は、発振回路２３の短辺２０２側に長辺２０３側から長辺２０４側に向かい抵抗１０１、抵抗１０２、抵抗１０３の順に配される。すなわち、周波数制御電圧Ｖｃｏｎが入力されるＶｃ１端子（及びＶｃ２端子）を含む複数の端子が配された長辺２０３側から抵抗１０１、抵抗１０２、抵抗１０３の順に配される。このとき、抵抗１０１と抵抗１０２との距離は、周波数制御電圧Ｖｃｏｎが入力されるＶｃ１端子と抵抗１０１との距離よりも小さく、Ｖｃ１端子と抵抗１０１との距離は、Ｖｃ１とＲ１０２との距離よりも小さい。第１実施形態の発振器１に備えられた発振回路２３では、抵抗１０１の抵抗値Ｒ１０１は、抵抗１０２の抵抗値Ｒ１０２の１０倍以上大きな値である。そのため、抵抗１０１と周波数制御電圧Ｖｃｏｎが入力されるＶｃ１端子（又はＶｃ２端子）との間の寄生容量は、発振回路２３の周波数特性に大きな影響を与えない。一方で、抵抗１０１と抵抗１０２との間に生じた浮遊容量は、抵抗１０２の抵抗値Ｒ１０２が小さいため、発振回路２３の発振信号Ｓｏｓｃを制御する可変容量ダイオード１１１に影響を与える可能性がある。このため、抵抗１０１と抵抗１０２との間の距離を短くすることで当該浮遊容量を低減することが好ましく、これにより発振器１の周波数特性の精度を向上することが可能となる。なお、図８では、抵抗１０２と抵抗１０３とは、別々の構成として記載したが、例えば、抵抗１０２の領域の一部に抵抗１０３の領域の一部が含まれるように構成されていてもよい。
【００９１】
以上、説明したように、第１実施形態における発振器１において、発振ＩＣ２が、発振回路２３を含む回路装置として機能する。また、図８に示す発振ＩＣ２のレイアウトは一例であり、上記以外の構成を含んでいてもよい。
【００９２】
［発振ＩＣと発振器のパッケージとの電気的接続］
以上に述べてきた発振ＩＣ２と、発振器１のパッケージ４との電気的接続について図９を用いて説明する。
【００９３】
前述（図１から図３参照）したようにパッケージ４の内部又は凹部の表面には、発振ＩＣ２の各端子と対応する複数の外部電極６とを電気的に接続するための配線が設けられている。具体的には、パッケージ４の内部又は凹部の表面には、外部電極６−１と電気的に接続される配線１６１と、外部電極６−２と電気的に接続される配線１６２と、外部電極６−３と電気的に接続される配線１６３と、外部電極６−４と電気的に接続される配線１６４と、外部電極６−５と電気的に接続される配線１６５と、外部電極６−６と電気的に接続される配線１６６とが備えられている。なお、各配線（配線１６１〜１６６）と各外部電極６（６-１〜６−６）とは、パッケージ４の側面に備えられた不図示の配線を介して電気的に接続されている。
【００９４】
配線１６１は、発振ＩＣ２のＶｃ２端子と接続線１７１を介して電気的に接続される。すなわち、第１実施形態の発振器１における外部電極６−１は、周波数制御電圧Ｖｃｏｎが入力される電極として機能する。
【００９５】
配線１６２は、発振ＩＣ２のＯＥ端子と接続線１７２を介して電気的に接続される。すなわち、第１実施形態の発振器１における外部電極６−２は、出力イネーブル信号Ｖｏｅが入力される電極として機能する。
【００９６】
配線１６３は、発振ＩＣ２のＧＮＤ端子と接続線１７３を介して電気的に接続される。すなわち、第１実施形態の発振器１における外部電極６−３は、グラウンド電位信号Ｖｓｓが入力される電極として機能する。
【００９７】
配線１６４は、発振ＩＣ２のＯｕｔ−Ｌ端子と接続線１７４を介して電気的に接続される。また、配線１６５は、発振ＩＣ２のＸＯｕｔ−Ｌ端子と接続線１７５を介して電気的に接続される。すなわち、第１実施形態の発振器１における外部電極６−４及び外部電極６−５は、発振器１の出力信号として差動発振信号ｄＬｏｓｃを出力する電極として機能する。
【００９８】
ここで、発振ＩＣ２の制御回路２５において、出力回路２６からの出力信号が、差動発振信号ｄＰｏｓｃが選択されている場合には、例えば、接続線１７４は発振ＩＣ２のＯｕｔ−Ｐ端子と配線１６４とを電気的に接続し、接続線１７５は発振ＩＣ２のＸＯｕｔ−Ｐ端子と配線１６５とを電気的に接続されてもよい。第１実施形態における発振ＩＣ２は、図８に示すように、発振ＩＣ２の同一の辺（図８に示す長辺２０４）に沿ってＯｕｔ−Ｌ端子、ＸＯｕｔ−Ｌ端子、Ｏｕｔ−Ｐ端子、ＸＯｕｔ−Ｐ端子が順に並設されている。そのため、発振ＩＣ２の制御回路２５において、出力回路２６の出力信号が、差動発振信号ｄＬｏｓｃを選択している場合であっても、また差動発振信号ｄＰｏｓｃを選択している場合であっても、接続線１７４及び接続線１７５と発振ＩＣ２の当該端子との電気的な接続先を変更するのみで容易に対応することできる。さらに、発振ＩＣ２では、Ｏｕｔ−Ｌ端子とＸＯｕｔ−Ｌ端子及びＯｕｔ−Ｐ端子とＸＯｕｔ−Ｐ端子とが隣り合って配されている。これにより発振ＩＣ２の出力信号が、差動発振信号ｄＬｏｓｃ又は差動発振信号ｄＰｏｓｃのいずれを選択された場合であっても、接続線１７４及び接続線１７５が交差することなく配線することが可能となる。
【００９９】
配線１６６は、発振ＩＣ２のＶＤＤ端子と接続線１７６を介して電気的に接続される。すなわち、第１実施形態の発振器１における外部電極６−６は、電源電圧信号Ｖｉｎが入力される電極として機能する。
【０１００】
ここで、第１実施形態における発振ＩＣ２は、周波数制御電圧Ｖｃｏｎが入力される端子（Ｖｃ１及びＶｃ２）を２つ備える。発振器１は、外部に接続される機器の要求に応じて外部電極６のレイアウト変更が要求される可能性がある。また、周波数制御電圧Ｖｃｏｎは、発振器１から出力される差動発振信号ｄＬｏｓｃ及び差動発振信号ｄＰｏｓｃの周波数の精度を保つための信号である。そのため、外部電極６（６−１〜６−６）のレイアウト変更に伴い、周波数制御電圧Ｖｃｏｎが入力される電極が変更となった場合に、接続線が他の接続線と交差する可能性があり、発振器１から出力される差動発振信号ｄＬｏｓｃ及び差動発振信号ｄＰｏｓｃの周波数の精度が低下する可能性がある。そのため、第１実施形態においては、周波数制御電圧Ｖｃｏｎが入力される端子（Ｖｃ１及びＶｃ２）を２つ備えることで、発振器１の外部電極６のレイアウト変更が要求された場合であっても、当該信号が入力される接続線が交差する可能性を低減し、発振器１から出力される差動発振信号ｄＬｏｓｃ及び差動発振信号ｄＰｏｓｃの周波数の精度の向上を可能としている。
【０１０１】
また、パッケージ４の内部又は凹部の表面には、配線１６７，１６８，１６９が備えられている。
【０１０２】
配線１６７は、発振器１に備えられた振動子３の例えば励振電極３ａと電気的に接続される。このとき、配線１６７は、発振ＩＣ２のＸＤ端子と接続線１７７を介して電気的に接続されている。また、配線１６８は、発振器１に備えられた振動子３の例えば励振電極３ｂと接続線１７９及び配線１６９を介して電気的に接続されている。このとき、配線１６８は、発振ＩＣ２のＸＧ端子と接続線１７８を介して電気的に接続されている。すなわち、発振ＩＣ２のＸＤ端子は、接続線１７７及び配線１６７を介して振動子３の励振電極３ａと接続され、また、発振ＩＣ２のＸＧ端子は、接続線１７８、配線１６８、接続線１７９及び配線１６９を介して振動子３の励振電極３ｂと接続される。これにより、発振ＩＣ２に備えられた発振回路２３と振動子３とが電気的に接続され、発振回路２３は振動子３の発振に基づく発振信号Ｓｏｓｃを出力する。
【０１０３】
［作用・効果］
第１実施形態に係る発振器１によれば、抵抗１０２の抵抗値Ｒ１０２を、抵抗１０３の抵抗値Ｒ１０３よりも小さくすることで、周波数制御電圧Ｖｃｏｎが入力される経路のインピーダンスＺ１を小さくすることが可能となる。よって、位相雑音のレベルであるＬ（ｆ）を低減することが可能となる。さらに、抵抗１０１の抵抗値Ｒ１０１を、抵抗値Ｒ１０２と抵抗値Ｒ１０３との並列接続における合成抵抗値より大きくすることで、Ｖｃ１端子（又はＶｃ２端子）から見た発振回路２３の入力インピーダンスＺ２は大きくなる。よって、発振回路２３（発振器１）の外部に接続される機器から入力される信号の歪みを低減することが可能となる。よって、第１実施形態に示す発振器１（発振回路２３）によれば、周波数制御電圧Ｖｃｏｎが入力されるＶｃ１端子（又はＶｃ２端子）の入力インピーダンスを保ちつつ、位相雑音のレベルを低減することができる。
【０１０４】
第１実施形態に係る発振器１によれば、周波数制御電圧Ｖｃｏｎが入力されるＶｃ１端子（又はＶｃ２端子）を２つ備えることで、接続される外部機器の仕様、用途に応じた最適な入力端子を選択することが可能となる。周波数制御電圧Ｖｃｏｎにノイズ等が重畳する可能性が低減され、発振回路２３から出力される発振信号Ｓｏｓｃの発振周波数の精度が低下することを低減できる。
【０１０５】
また、第１実施形態に係る発振器１によれば、周波数制御電圧Ｖｃｏｎが入力される２つの端子（Ｖｃ１及びＶｃ２）の間に、出力イネーブル信号Ｖｏｅが入力されるＯＥ端子を備えることで、発振ＩＣ２の仕様によらず周波数制御電圧Ｖｃｏｎが入力される２つの端子（Ｖｃ１及びＶｃ２）のいずれかに接続される配線と、ＯＥ端子に接続される配線と、が交差することを低減することができる。よって、周波数制御電圧Ｖｃｏｎにノイズ等が重畳することをさらに低減することが可能となり、発振回路２３から出力される発振信号Ｓｏｓｃの周波数の精度が低下することを低減できる。
【０１０６】
１．２  第２実施形態
以下、第２実施形態の発振器１について、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。第２実施形態の発振器１の構造は、第１実施形態の発振器１（図１〜図３）と同様であるため、その図示及び説明を省略する。また、第２実施形態の発振ＩＣ２の電気的構成を示すブロック図は、第１実施形態と同様であるため、その図示及び説明を省略する。図１０は、第２実施形態の発振器１に備えられた発振回路２３の一例を示す回路図である。
【０１０７】
図１０に示すように、発振回路２３は、Ｎｃｈトランジスター１２１、抵抗１０２，１０３，１０４、コンデンサー１１５，１１６、可変容量ダイオード１１１，１１２、オペアンプ１００及び定電流源１３１を含んで構成されている。なお、発振回路２３は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【０１０８】
第２実施形態の発振回路２３は、第１実施形態と同様に、Ｎｃｈトランジスター１２１と、抵抗１０４と、可変容量ダイオード１１１，１１２と、コンデンサー１１５，１１６と、ＸＧ端子及びＸＤ端子を介して接続される振動子３とで、ピアース発振回路を構成している。
【０１０９】
オペアンプ１００の非反転入力端子（第２実施形態における「入力抵抗回路」の入力）には、周波数制御電圧Ｖｃｏｎが入力される。また、オペアンプ１００の反転入力端子は、オペアンプ１００の出力端子（第２実施形態における「入力抵抗回路」の出力）と接続され、抵抗１０２の他端及び抵抗１０３の他端に共通に接続される。すなわち、オペアンプ１００はボルテージフォロワー回路を構成している。
【０１１０】
以上より、第２実施形態の発振回路２３は、可変容量ダイオード１１１のカソード端子に、ボルテージフォロワー回路を構成したオペアンプ１００及び抵抗１０２を介して周波数制御電圧Ｖｃｏｎが入力される。また、可変容量ダイオード１１２のカソード端子には、ボルテージフォロワー回路を構成したオペアンプ１００及び抵抗１０３を介して周波数制御電圧Ｖｃｏｎが入力される。
【０１１１】
ここで、ボルテージフォロワー回路とは、一般的に入力と出力とのインピーダンス変換（すなわち入力と出力との回路の分離）に用いられる回路であって、出力端子からは入力された電圧と同等のレベルの電圧を出力する。すなわち、ボルテージフォロワー回路の入出力間のインピーダンスは疑似的に“０”と考えることができる。一方で、ボルテージフォロワー回路の入力インピーダンスはオペアンプ１００のインピーダンスに等しく理論上は無限大（実際は、素子構成により数百ｋΩ〜数ＭΩの抵抗値を有する）である。
【０１１２】
上述のとおりボルテージフォロワー回路は、入力と同等の電圧レベルの信号を出力する。そのため、周波数制御電圧Ｖｃｏｎが入力されて発振信号Ｓｏｓｃを出力する経路を考えた場合、オペアンプ１００の両端のインピーダンスは“０”に等しいと考えることができる。これより、第２実施形態における周波数制御電圧Ｖｃｏｎが入力されて発振信号Ｓｏｓｃを出力する経路のインピーダンスＺ１は、以下の式（７）のように表すことができる。
【０１１３】
【数７】
2019004438.tif 000009
【０１１４】
これより、第２実施形態におけるｆ−２成分の位相雑音のレベルであるＬ（ｆ）を低減させるためには、抵抗値Ｒ１０２を小さくすることが好ましい。
【０１１５】
一方で、発振器１が外部機器と接続されて使用される場合、ボルテージフォロワー回路の入力インピーダンスはオペアンプ１００のインピーダンスに等しく理論上は無限大（実際は、素子構成により数百ｋΩ〜数ＭΩの抵抗値を有する）である。これより、第２実施形態における発振器１における周波数制御電圧Ｖｃｏｎが入力される端子の入力インピーダンスＺ２は、以下の式（８）のように考えることができる。なお、オペアンプ１００の入力インピーダンスをＺ１００とする。
【０１１６】
【数８】
2019004438.tif 000010
【０１１７】
以上のように、第２実施形態における発振回路２３は、ボルテージフォロワー回路を介して周波数制御電圧Ｖｃｏｎをピアース発振回路に入力することで、周波数制御電圧Ｖｃｏｎが入力されて発振信号Ｓｏｓｃを出力する経路のインピーダンスＺ１は、抵抗１０２の抵抗値Ｒ１０２にのみ寄与した小さな値とすることが可能となり、位相雑音のレベルをさらに低減させることが可能となる。また、発振器１における周波数制御電圧Ｖｃｏｎの入力インピーダンスＺ２はオペアンプ１００の入力インピーダンスに寄与する大きな値とすることが可能となり、発振器１の外部に接続される外部機器から入力される周波数制御電圧Ｖｃｏｎに歪み（電圧降下）が生じることをさらに低減することが可能となる。
【０１１８】
第２実施形態における発振ＩＣ２のレイアウトは、第１実施形態に示す発振ＩＣのレイアウト（図８）における抵抗１０１がオペアンプ１００に置き換わるのみでありその説明及び図示を省略する。また、第２実施形態における発振ＩＣ２と発振器１のパッケージ４との電気的接続については、第１実施形態（図９）と同様であるため、その図示及び説明を省略する。
【０１１９】
２．電子機器
図１１は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図１２は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１２０】
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１１の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１２１】
発振器３１０は、発振ＩＣ３１２と振動子３１３とを備えている。発振ＩＣ３１２は、振動子３１３を発振させて発振信号を発生させる。この発振信号は発振器３１０の外部端子からＣＰＵ３２０に出力される。
【０１２２】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う処理部である。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【０１２３】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１２４】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。
【０１２５】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。
【０１２６】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１２７】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１２８】
発振器３１０として例えば上述した各実施形態の発振器１を適用し、あるいは、発振ＩＣ３１２として上述した各実施形態における発振ＩＣ２を適用することにより、発振器３１０が出力する発振周波数の精度を高めることが可能である。
【０１２９】
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビ
デオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１３０】
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源として用いて、例えば、端末と有線又は無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器３１０として、例えば上述した各実施形態の発振器１を適用することにより、例えば通信基地局などに利用可能な、周波数精度の高い、高性能、高信頼性を所望される電子機器３００を実現することも可能である。
【０１３１】
また、本実施形態の電子機器３００の他の一例として、通信部３６０が外部クロック信号を受信し、ＣＰＵ３２０（処理部）が、当該外部クロック信号と発振器３１０の出力信号（内部クロック信号）とに基づいて、発振器３１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム３などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。
【０１３２】
３．移動体
図１３は、本実施形態の移動体の一例を示す図（上面図）である。図１３に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１３の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１３３】
発振器４１０は、不図示の発振ＩＣと振動子とを備えており、発振ＩＣは振動子を発振させて発振信号を発生させる。この発振信号は発振器４１０の外部端子からコントローラー４２０，４３０，４４０に出力され、例えばクロック信号として用いられる。
【０１３４】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【０１３５】
発振器４１０として例えば上述した各実施形態の発振器１を適用し、あるいは、発振器４１０が備える発振ＩＣとして上述した各実施形態における発振ＩＣ２を適用することにより、発振器４１０が出力する発振周波数の精度を高めることが可能である。
【０１３６】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１３７】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１３８】
上述した実施形態及び変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態及び各変形例を適宜組み合わせることも可能である。
【０１３９】
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１４０】
１…発振器、２…発振ＩＣ、３…振動子、３ａ，３ｂ…励振電極、４…パッケージ、５…リッド、６，６−１，６−２，６−３，６−４，６−５，６−６…外部電極、７…収容室、２１…電圧生成回路、２２…電流生成回路、２３…発振回路、２４…記憶部、２５…制御回路、２６…出力回路、１００…オペアンプ、１０１，１０２，１０３，１０４…抵抗、１１１，１１２…可変容量ダイオード、１１５，１１６…コンデンサー、１２１…Ｎｃｈトランジスター、１３１…定電流源、１６１，１６２，１６３，１６４，１６５，１６６，１６７，１６８，１６９…配線、１７１，１７２，１７３，１７４，１７５，１７６，１７７，１７８，１７９…接続線、２０１，２０２…短辺、２０３，２０４…長辺、２３１…周波数調整部、２３２…傾き調整部、２６１…ＰＥＣＬ変換部、２６２…ＬＶＤＳ変換部、３００…電子機器、３１０…発振器、３１２…発振ＩＣ、３１３…振動子、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…発振器、４２０，４３０，４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー
【図１】
2019004438.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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