(57)【要約】      （修正有）【課題】高い画素開口率および／または高い精細度を有し得るアクティブマトリクス基板を提供する。【解決手段】ドレイン電極ＤＥは、半導体層のうちドレイン開口部１１ｄによって露出された露出部分の一部のみと接する第１部分Ｄ１と、ドレイン開口部の側面に位置する第２部分Ｄ２と、下部絶縁層１１の上面に位置する第３部分Ｄ３とを含み、ＴＦＴを覆う上部絶縁層１３は、ドレイン開口部と部分的に重なる上部開口部１３ｄを有する。基板１の法線方向から見たとき、上部開口部及びドレイン開口部は半導体層の内部に位置し、かつ、ドレイン電極は、ドレイン開口部の一部のみ及び上部開口部の一部のみと重なっており、画素電極ＰＥは、上部開口部１３ｄおよびドレイン開口部１１ｄを含むコンタクトホールＣＨ内で、ドレイン電極の少なくとも第１部分および第２部分と半導体層の露出部分の他の一部３ｐと直接接する。【選択図】図２
2019169606.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素領域を有するアクティブマトリクス基板であって、
前記複数の画素領域のそれぞれは、基板に支持された薄膜トランジスタと、画素電極とを有し、
前記薄膜トランジスタは、
前記基板に支持された半導体層と、
前記半導体層上にゲート絶縁層を介して配置されたゲート電極と、
前記ゲート電極および前記半導体層を覆う下部絶縁層であって、前記半導体層の一部を露出するソース開口部およびドレイン開口部が形成されている、下部絶縁層と、
前記下部絶縁層上に配置され、前記ソース開口部内で前記半導体層と接するソース電極、および、前記下部絶縁層上に配置され、前記ドレイン開口部内で前記半導体層と接するドレイン電極と
を備え、
前記ドレイン電極は、前記半導体層のうち前記ドレイン開口部によって露出された露出部分の一部のみと接する第１部分と、前記ドレイン開口部の側面に位置する第２部分と、前記下部絶縁層の上面に位置する第３部分とを含み、
前記薄膜トランジスタを覆う上部絶縁層をさらに備え、前記上部絶縁層は、前記ドレイン開口部と少なくとも部分的に重なる上部開口部を有し、前記上部開口部および前記ドレイン開口部は、前記上部絶縁層および前記下部絶縁層を貫通するコンタクトホールを構成しており、
前記基板の法線方向から見たとき、前記上部開口部および前記ドレイン開口部は前記半導体層の内部に位置し、
前記基板の法線方向から見たとき、前記ドレイン電極は、前記ドレイン開口部の一部のみおよび前記上部開口部の一部のみと重なっており、
前記画素電極は、前記コンタクトホール内で、前記ドレイン電極の少なくとも前記第１部分および前記第２部分、および、前記半導体層の前記露出部分の他の一部と直接接する、アクティブマトリクス基板。
【請求項２】
前記基板の法線方向から見たとき、前記ドレイン電極の前記第３部分は、前記第１部分よりも前記ゲート電極側に位置している、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記基板の法線方向から見たとき、前記ドレイン電極の前記第３部分は、前記ゲート電極と少なくとも部分的に重なっている、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記基板の法線方向から見たとき、前記薄膜トランジスタのチャネル幅方向に沿った前記ドレイン電極の幅は、前記上部開口部の前記チャネル幅方向に沿った幅よりも小さい、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記基板に垂直であり、かつ、前記ドレイン電極および前記上部開口部を前記チャネル幅方向に横切る断面において、前記ドレイン電極は前記上部開口部の内部に位置する、請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記基板の法線方向から見たとき、前記ドレイン電極は、前記ゲート電極側に位置する第１端部と、前記ゲート電極と反対側に位置する第２端部とを有し、
前記薄膜トランジスタのチャネル幅方向に沿った前記ドレイン電極の幅は、前記第１端部で前記第２端部よりも大きい、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記基板の法線方向から見たとき、前記ドレイン電極における前記第１端部の前記チャネル幅方向に沿った幅は、前記上部開口部の前記チャネル幅方向に沿った幅よりも大きく、前記ドレイン電極における前記第２端部の前記チャネル幅方向に沿った幅は、前記上部開口部の前記チャネル幅方向に沿った幅よりも小さい、請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記基板の法線方向から見たとき、前記上部開口部と前記ゲート電極とは少なくとも部分的に重なっており、
前記基板の法線方向から見たとき、前記上部開口部のうち前記ゲート電極と重なっている部分全体は、前記ドレイン電極の内部に位置している、請求項６または７に記載のアクティブマトリクス基板。
【請求項９】
前記アクティブマトリクス基板は、列方向に延びる複数のソースバスラインと、前記列方向と交差する行方向に延びる複数のゲートバスラインとを有し、
前記ソース電極は、前記複数のソースバスラインの対応する１つに接続され、前記ゲート電極は、前記複数のゲートバスラインの対応する１つに接続されており、
前記ソース電極および前記ドレイン電極は前記複数のソースバスラインと同じ導電膜から形成されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記アクティブマトリクス基板は、列方向に延びる複数のソースバスラインと、前記列方向と交差する行方向に延びる複数のゲートバスラインとを有し、
前記ソース電極は、前記複数のソースバスラインの対応する１つに接続され、前記ゲート電極は、前記複数のゲートバスラインの対応する１つに接続されており、
前記ソース電極および前記ドレイン電極は前記複数のソースバスラインと同じ導電膜から形成されており、
前記基板の法線方向から見たとき、前記半導体層のうち前記ゲート電極よりも前記ドレイン電極側に位置する部分は、前記行方向に延びており、
前記ドレイン電極は、前記対応する１つのゲートバスライン側に位置する第１端部と、前記対応する１つのゲートバスラインと反対側に位置する第２端部とを有し、
前記ドレイン電極の前記行方向に沿った幅は、前記第１端部で前記第２端部よりも大きい、請求項１に記載のアクティブマトリクス基板。
【請求項１１】
前記基板の法線方向から見たとき、前記ドレイン電極における前記第１端部の前記行方向に沿った幅は、前記上部開口部の前記行方向に沿った幅よりも大きく、前記ドレイン電極における前記第２端部の前記行方向に沿った幅は、前記上部開口部の前記行方向に沿った幅よりも小さい、請求項１０に記載のアクティブマトリクス基板。
【請求項１２】
前記アクティブマトリクス基板は、列方向に延びる複数のソースバスラインと、前記列方向と交差する行方向に延びる複数のゲートバスラインとを有し、
前記ソース電極は、前記複数のソースバスラインの対応する１つに接続され、前記ゲート電極は、前記複数のゲートバスラインの対応する１つに接続されており、
前記ソース電極および前記ドレイン電極は前記複数のソースバスラインと同じ導電膜から形成されており、
前記基板の法線方向から見たとき、前記半導体層のうち前記ゲート電極よりも前記ドレイン電極側に位置する部分は、前記行方向に延びており、
前記基板の法線方向から見たとき、前記ドレイン電極は、前記ゲート電極と間隔を空けて配置され、かつ、前記ドレイン電極の前記第３部分は、前記対応する１つのゲートバスラインと少なくとも部分的に重なっている、請求項１に記載のアクティブマトリクス基板。
【請求項１３】
前記ソース開口部は、前記対応する１つのソースバスラインと重なるように配置され、
前記基板の法線方向から見たとき、前記半導体層は、前記ソース開口部から、前記対応する１つのゲートバスラインを横切って前記コンタクトホールまでＬ字形に延びている、請求項９から１２のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
前記ソース開口部は、前記対応する１つのソースバスラインと重なるように配置され、
前記基板の法線方向から見たとき、前記半導体層は、前記ソース開口部から、前記対応する１つのゲートバスラインを２回横切るように前記コンタクトホールまでＵ字形に延びている、請求項９に記載のアクティブマトリクス基板。
【請求項１５】
前記半導体層は酸化物半導体層である、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
【請求項１６】
前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１５に記載のアクティブマトリクス基板。
【請求項１７】
前記酸化物半導体層は結晶質部分を含む、請求項１６に記載のアクティブマトリクス基板。
【請求項１８】
前記半導体層は、結晶質シリコン半導体層である、請求項１４に記載のアクティブマトリクス基板。
【請求項１９】
基板上に半導体層を形成する工程と、
前記半導体層の一部上にゲート絶縁層を介してゲート電極を形成する工程と、
前記半導体層および前記ゲート電極を覆うように下部絶縁層を形成し、前記下部絶縁層に、前記半導体層の一部を露出するドレイン開口部を形成する工程と、
前記下部絶縁層上および前記ドレイン開口部内にドレイン電極を形成する工程であって、前記ドレイン電極は、前記ドレイン開口部内で、前記半導体層の露出した部分の一部のみと接する、ドレイン電極形成工程と、
前記下部絶縁層および前記ドレイン電極を覆うように上部絶縁層を形成する工程と、
前記上部絶縁層のパターニングを行うことにより、前記ドレイン開口部と少なくとも部分的に重なるように上部開口部を形成する工程であって、前記パターニングでは、前記ドレイン電極および前記半導体層をエッチストップとして機能させる、パターニング工程と、
前記上部絶縁層上、前記上部開口部内および前記ドレイン開口部内に画素電極を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えている。このようなＴＦＴ（以下、「画素ＴＦＴ」）としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【０００３】
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。従って、酸化物半導体ＴＦＴを用いて、ゲートドライバやソースドライバなどの駆動回路を、基板上にモノリシック（一体的）に設ける技術も知られている。
【０００４】
酸化物半導体ＴＦＴの多くは、ボトムゲート構造を有しているが、トップゲート構造を有する酸化物半導体ＴＦＴも提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１９５３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者が検討したところ、トップゲート構造を有する画素ＴＦＴを用いたアクティブマトリクス基板では、ドレイン電極のサイズを小さくすることが困難である。このため、高い画素開口率が得られない可能性がある。また、ドレイン電極の幅を小さくできないことで、隣接するソースバスライン間の距離（以下、「画素幅」）を低減することが難しく、高い精細度が得られない可能性がある。詳細は後述する。
【０００７】
本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、トップゲート構造を有するＴＦＴを備え、高い画素開口率および／または高い精細度を有し得るアクティブマトリクス基板を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態のアクティブマトリクス基板は、複数の画素領域を有するアクティブマトリクス基板であって、前記複数の画素領域のそれぞれは、基板に支持された薄膜トランジスタと、画素電極とを有し、前記薄膜トランジスタは、前記基板に支持された半導体層と、前記半導体層上にゲート絶縁層を介して配置されたゲート電極と、前記ゲート電極および前記半導体層を覆う下部絶縁層であって、前記半導体層の一部を露出するソース開口部およびドレイン開口部が形成されている、下部絶縁層と、前記下部絶縁層上に配置され、前記ソース開口部内で前記半導体層と接するソース電極、および、前記下部絶縁層上に配置され、前記ドレイン開口部内で前記半導体層と接するドレイン電極とを備え、前記ドレイン電極は、前記半導体層のうち前記ドレイン開口部によって露出された露出部分の一部のみと接する第１部分と、前記ドレイン開口部の側面に位置する第２部分と、前記下部絶縁層の上面に位置する第３部分とを含み、前記薄膜トランジスタを覆う上部絶縁層をさらに備え、前記上部絶縁層は、前記ドレイン開口部と少なくとも部分的に重なる上部開口部を有し、前記上部開口部および前記ドレイン開口部は、前記上部絶縁層および前記下部絶縁層を貫通するコンタクトホールを構成しており、前記基板の法線方向から見たとき、前記上部開口部および前記ドレイン開口部は前記半導体層の内部に位置し、前記基板の法線方向から見たとき、前記ドレイン電極は、前記ドレイン開口部の一部のみおよび前記上部開口部の一部のみと重なっており、前記画素電極は、前記コンタクトホール内で、前記ドレイン電極の少なくとも前記第１部分および前記第２部分、および、前記半導体層の前記露出部分の他の一部と直接接する。
【０００９】
ある実施形態において、前記基板の法線方向から見たとき、前記ドレイン電極の前記第３部分は、前記第１部分よりも前記ゲート電極側に位置している。
【００１０】
ある実施形態において、前記基板の法線方向から見たとき、前記ドレイン電極の前記第３部分は、前記ゲート電極と少なくとも部分的に重なっている。
【００１１】
ある実施形態において、前記基板の法線方向から見たとき、前記薄膜トランジスタのチャネル幅方向に沿った前記ドレイン電極の幅は、前記上部開口部の前記チャネル幅方向に沿った幅よりも小さい。
【００１２】
ある実施形態において、前記基板に垂直であり、かつ、前記ドレイン電極および前記上部開口部を前記チャネル幅方向に横切る断面において、前記ドレイン電極は前記上部開口部の内部に位置する。
【００１３】
ある実施形態において、前記基板の法線方向から見たとき、前記ドレイン電極は、前記ゲート電極側に位置する第１端部と、前記ゲート電極と反対側に位置する第２端部とを有し、前記薄膜トランジスタのチャネル幅方向に沿った前記ドレイン電極の幅は、前記第１端部で前記第２端部よりも大きい。
【００１４】
ある実施形態において、前記基板の法線方向から見たとき、前記ドレイン電極における前記第１端部の前記チャネル幅方向に沿った幅は、前記上部開口部の前記チャネル幅方向に沿った幅よりも大きく、前記ドレイン電極における前記第２端部の前記チャネル幅方向に沿った幅は、前記上部開口部の前記チャネル幅方向に沿った幅よりも小さい。
【００１５】
ある実施形態において、前記基板の法線方向から見たとき、前記上部開口部と前記ゲート電極とは少なくとも部分的に重なっており、前記基板の法線方向から見たとき、前記上部開口部のうち前記ゲート電極と重なっている部分全体は、前記ドレイン電極の内部に位置している。
【００１６】
ある実施形態において、前記アクティブマトリクス基板は、列方向に延びる複数のソースバスラインと、前記列方向と交差する行方向に延びる複数のゲートバスラインとを有し、前記ソース電極は、前記複数のソースバスラインの対応する１つに接続され、前記ゲート電極は、前記複数のゲートバスラインの対応する１つに接続されており、前記ソース電極および前記ドレイン電極は前記複数のソースバスラインと同じ導電膜から形成されている。
【００１７】
ある実施形態において、前記アクティブマトリクス基板は、列方向に延びる複数のソースバスラインと、前記列方向と交差する行方向に延びる複数のゲートバスラインとを有し、前記ソース電極は、前記複数のソースバスラインの対応する１つに接続され、前記ゲート電極は、前記複数のゲートバスラインの対応する１つに接続されており、前記ソース電極および前記ドレイン電極は前記複数のソースバスラインと同じ導電膜から形成されており、前記基板の法線方向から見たとき、前記半導体層のうち前記ゲート電極よりも前記ドレイン電極側に位置する部分は、前記行方向に延びており、前記ドレイン電極は、前記対応する１つのゲートバスライン側に位置する第１端部と、前記対応する１つのゲートバスラインと反対側に位置する第２端部とを有し、前記ドレイン電極の前記行方向に沿った幅は、前記第１端部で前記第２端部よりも大きい。
【００１８】
ある実施形態において、前記基板の法線方向から見たとき、前記ドレイン電極における前記第１端部の前記行方向に沿った幅は、前記上部開口部の前記行方向に沿った幅よりも大きく、前記ドレイン電極における前記第２端部の前記行方向に沿った幅は、前記上部開口部の前記行方向に沿った幅よりも小さい。
【００１９】
ある実施形態において、前記アクティブマトリクス基板は、列方向に延びる複数のソースバスラインと、前記列方向と交差する行方向に延びる複数のゲートバスラインとを有し、前記ソース電極は、前記複数のソースバスラインの対応する１つに接続され、前記ゲート電極は、前記複数のゲートバスラインの対応する１つに接続されており、前記ソース電極および前記ドレイン電極は前記複数のソースバスラインと同じ導電膜から形成されており、前記基板の法線方向から見たとき、前記半導体層のうち前記ゲート電極よりも前記ドレイン電極側に位置する部分は、前記行方向に延びており、前記基板の法線方向から見たとき、前記ドレイン電極は前記ゲート電極と間隔を空けて配置され、かつ、前記ドレイン電極の前記第３部分は前記対応する１つのゲートバスラインと少なくとも部分的に重なっている。
【００２０】
ある実施形態において、前記ソース開口部は、前記対応する１つのソースバスラインと重なるように配置され、前記基板の法線方向から見たとき、前記半導体層は、前記ソース開口部から、前記対応する１つのゲートバスラインを横切って前記コンタクトホールまでＬ字形に延びている。
【００２１】
ある実施形態において、前記ソース開口部は、前記対応する１つのソースバスラインと重なるように配置され、前記基板の法線方向から見たとき、前記半導体層は、前記ソース開口部から、前記対応する１つのゲートバスラインを２回横切るように前記コンタクトホールまでＵ字形に延びている。
【００２２】
ある実施形態において、前記半導体層は酸化物半導体層である。
【００２３】
ある実施形態において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００２４】
ある実施形態において、前記酸化物半導体層は結晶質部分を含む。
【００２５】
ある実施形態において、前記半導体層は、結晶質シリコン半導体層である。
【００２６】
本発明の一実施形態のアクティブマトリクス基板の製造方法は、基板上に半導体層を形成する工程と、前記半導体層の一部上にゲート絶縁層を介してゲート電極を形成する工程と、前記半導体層および前記ゲート電極を覆うように下部絶縁層を形成し、前記下部絶縁層に、前記半導体層の一部を露出するドレイン開口部を形成する工程と、前記下部絶縁層上および前記ドレイン開口部内にドレイン電極を形成する工程であって、前記ドレイン電極は、前記ドレイン開口部内で、前記半導体層の露出した部分の一部のみと接する、ドレイン電極形成工程と、前記下部絶縁層および前記ドレイン電極を覆うように上部絶縁層を形成する工程と、前記上部絶縁層のパターニングを行うことにより、前記ドレイン開口部と少なくとも部分的に重なるように上部開口部を形成する工程であって、前記パターニングでは、前記ドレイン電極および前記半導体層をエッチストップとして機能させる、パターニング工程と、前記上部絶縁層上、前記上部開口部内および前記ドレイン開口部内に画素電極を形成する工程とを包含する。
【発明の効果】
【００２７】
本発明の一実施形態によると、トップゲート構造を有するＴＦＴを備え、高い画素開口率および／または高い精細度を有し得るアクティブマトリクス基板を提供できる。
【図面の簡単な説明】
【００２８】
【図１】アクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【図２】（ａ）は、第１の実施形態のアクティブマトリクス基板１０００の画素領域ＰｉｘにおけるＴＦＴ１０１Ａおよびスタックコンタクト部２０Ａを示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ａ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
【図３】（ａ）は、変形例１のＴＦＴ１０１Ｂおよびスタックコンタクト部２０Ｂを示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ａ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
【図４】（ａ）および（ｂ）は、それぞれ、変形例２のＴＦＴ１０１Ｃおよびスタックコンタクト部２０Ｃを示す平面図およびＢ−Ｂ’線に沿った断面図である。
【図５】（ａ）は、変形例３のＴＦＴ１０１Ｄおよびスタックコンタクト部２０Ｄを示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図である。
【図６】（ａ）は、変形例４のＴＦＴ１０１Ｅおよびスタックコンタクト部２０Ｅを示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ｄ−Ｄ’線およびＥ−Ｅ’線に沿った断面図である。
【図７】（ａ）〜（ｅ）は、ＴＦＴ１０１およびスタックコンタクト部２０の製造方法の一例を説明するための工程断面図である。
【図８】（ａ）および（ｂ）は、それぞれ、第２の実施形態におけるＴＦＴ１０１Ｆおよびスタックコンタクト部２０Ｆを示す平面図および断面図である。
【図９】変形例のＴＦＴ１０１Ｇおよびスタックコンタクト部２０Ｇを示す平面図である。
【図１０】画素幅Ｐｗを説明するための模式的な断面図である。
【図１１】従来のアクティブマトリクス基板のコンタクト構造を説明するための断面図である。
【図１２】参考例のアクティブマトリクス基板のコンタクト構造を説明するための断面図である。
【発明を実施するための形態】
【００２９】
上述したように、トップゲート構造を有する画素ＴＦＴを用いたアクティブマトリクス基板では、画素幅を低減したり、あるいは、画素開口率を向上したりすることが困難な場合がある。この理由を以下に説明する。
【００３０】
アクティブマトリクス基板は、複数のゲートバスラインおよび複数のソースバスラインを含んでおり、各画素ＴＦＴのゲート電極は対応する１つのゲートバスライン、ソース電極は対応する１つのソースバスラインに電気的に接続される。画素ＴＦＴのゲート電極はゲートバスラインと同じ導電膜から形成され、ソース電極およびドレイン電極はソースバスラインと同じ導電膜から形成されることが多い。本明細書では、ゲートバスラインと同じ導電膜から形成された層を「ゲートメタル層」、ソースバスラインと同じ導電膜から形成された層を「ソースメタル層」と称する。
【００３１】
図１０は、画素幅Ｐｗを説明するための模式的な断面図であり、隣接する２本のソースバスラインＳＬおよびその間に位置する画素ＴＦＴのドレイン電極ＤＥを含む断面を示している。
【００３２】
図１０に示すように、画素ＴＦＴのドレイン電極ＤＥとソースバスラインＳＬとは、同じ金属層（ソースメタル層）に形成されるため、ドレイン電極ＤＥとその両側にあるソースバスラインＳＬとは、導通しないように一定以上の距離ｗ１を空けて配置される。画素幅（隣接するソースバスライン間の距離）Ｐｗは、距離ｗ１と、ドレイン電極ＤＥの幅ｗ２とによって決まる。
【００３３】
画素幅Ｐｗを低減するには、ドレイン電極ＤＥの幅ｗ２を小さくすることが好ましい。また、画素のサイズが同じ（ソースバスラインＳＬおよびゲートバスラインＧＬの配列ピッチ、配線幅などが同じ）場合、画素開口率を高めるためには、ドレイン電極ＤＥのサイズを小さく抑えることが好ましい。
【００３４】
しかしながら、特許文献１に開示されているような従来の構造では、ドレイン電極ＤＥのサイズを低減することは困難な場合がある。
【００３５】
図１１は、従来のアクティブマトリクス基板の画素ＴＦＴ９０１およびコンタクト構造を説明するための断面図である。この構造は、例えば特許文献１に開示されている。
【００３６】
図１１に示すように、ＴＦＴ９０１は、基板１に支持された酸化物半導体層３と、酸化物半導体層３の上方（基板と反対側）にゲート絶縁層５を介して配置されたゲート電極ＧＥと、ソース電極ＳＥおよびドレイン電極ＤＥとを有している。酸化物半導体層３、ゲート絶縁層５およびゲート電極ＧＥは下部絶縁層１１で覆われている。ソース電極ＳＥおよびドレイン電極ＤＥは、下部絶縁層１１上に配置されたソースメタル層内に形成されており、下部絶縁層１１のソース開口部１１ｓ、１１ｄ内で、酸化物半導体層３の一部と接している。画素電極ＰＥは、ソースメタル層上に、上部絶縁層１３を介して配置されており、上部絶縁層１３に設けられた上部開口部１３ｄ内で、ドレイン電極ＤＥと接している。
【００３７】
本明細書では、酸化物半導体層３とソース電極ＳＥとのコンタクト部２１を「ソースコンタクト部」、酸化物半導体層３とドレイン電極ＤＥとのコンタクト部２２を「ドレインコンタクト部」、ドレイン電極ＤＥと画素電極ＰＥとのコンタクト部２３を「画素電極コンタクト部」と称する。
【００３８】
図１１に示す従来のコンタクト構造では、上部絶縁層１３のパターニング時に下部絶縁層１１やその基板１側の絶縁膜（図示しない下地絶縁膜など）がエッチング（オーバーエッチング）されるおそれがある。このため、通常は、基板１の法線方向から見たとき、ドレイン電極ＤＥを、ドレインコンタクト部２２においてドレイン開口部１１ｄ全体と重なり、かつ、画素電極コンタクト部２３において上部開口部１３ｄ全体と重なるように配置する。これにより、上部絶縁層１３のパターニング時にドレイン電極ＤＥをエッチストップとして機能させて下部絶縁層１１などの絶縁膜がエッチング（オーバーエッチング）されるのを防止できる。
【００３９】
この構造では、ドレイン電極ＤＥは、ソースコンタクト部２１およびドレインコンタクト部２２に亘って形成されるので、ドレイン電極ＤＥのサイズが大きくなってしまう。
【００４０】
これに対し、本発明者は、ドレインコンタクト部２２と画素電極コンタクト部２３とを重なるように配置することで、ドレイン電極ＤＥのサイズを小さく抑える構造（以下、「スタック構造」）を検討した。
【００４１】
図１２は、参考例のアクティブマトリクス基板における画素ＴＦＴ９０２およびコンタクト構造を示す断面図である。
【００４２】
参考例では、下部絶縁層１１のドレイン開口部１１ｄと上部絶縁層１３の上部開口部１３ｄとを少なくとも部分的に重なるように配置している。これにより、スタック構造を有するコンタクト部（以下、「スタックコンタクト部」と呼ぶ。）２４を形成している。
【００４３】
この例でも、ドレイン電極ＤＥをスタックコンタクト部２４全体に亘って形成し、上部絶縁層１３のパターニング時にエッチストップとして機能させる。従って、ドレイン電極ＤＥを図１１に示す従来例よりも小さくできるものの、そのサイズはドレイン開口部１１ｄ、上部開口部１３ｄのサイズに依存する。このため、高開口率化、高精細化に限界がある。
【００４４】
そこで、本発明者は、基板１の法線方向から見たとき、酸化物半導体層３の内部にドレイン開口部１１ｄおよび上部開口部１３ｄを配置し、かつ、ドレイン電極ＤＥをドレイン開口部１１ｄの一部のみと重なるように配置することにより、下部絶縁層１１および下地絶縁膜などのオーバーエッチングを抑制しつつ、ドレイン電極ＤＥのサイズを低減できることを見出した。
【００４５】
以下、図面を参照しながら、本発明によるアクティブマトリクス基板の実施形態を説明する。
【００４６】
（第１の実施形態）
図１は、第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【００４７】
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域Ｐｉｘによって構成されている。画素領域Ｐｉｘは、表示装置の画素に対応する領域であり、単に「画素」と呼ぶこともある。各画素領域Ｐｉｘは、画素ＴＦＴであるＴＦＴ１０１と、画素電極ＰＥとを有する。図示していないが、アクティブマトリクス基板１０００をＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合、アクティブマトリクス基板１０００には、画素電極ＰＥと絶縁層（誘電体層）を介して対向するように共通電極が設けられる。
【００４８】
非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。非表示領域ＦＲは、端子部が形成される端子部形成領域、駆動回路が一体的（モノリシック）に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバＧＤ、検査回路（不図示）などがモノリシックに設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。
【００４９】
表示領域ＤＲには、列方向に延びる複数のソースバスラインＳＬと、列方向に交差する行方向に延びる複数のゲートバスラインＧＬとが形成されている。各画素は、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、アクティブマトリクス基板１０００に実装されたソースドライバＳＤの各端子に接続されている。
【００５０】
＜画素領域Ｐｉｘの構成＞
次いで、アクティブマトリクス基板１０００における各画素領域Ｐｉｘの構成を説明する。画素ＴＦＴであるＴＦＴ１０１Ａは、トップゲート構造を有する酸化物半導体ＴＦＴである。ここでは、ＶＡモードの液晶表示パネルに適用されるアクティブマトリクス基板を例に説明する。
【００５１】
図２（ａ）は、アクティブマトリクス基板１０００における１つの画素領域Ｐｉｘの一部を示す平面図であり、画素ＴＦＴおよび画素ＴＦＴと画素電極とのコンタクト部（スタックコンタクト部）を示す。図２（ｂ）および（ｃ）は、それぞれ、図２（ａ）におけるＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
【００５２】
画素領域Ｐｉｘは、例えば、隣接する２つのソースバスラインＳＬ（ソースバスラインＳＬ（１）、ＳＬ（２）と呼ぶことがある。）および隣接する２つのゲートバスラインＧＬに包囲された領域である。画素領域Ｐｉｘは、基板１と、基板１に支持されたＴＦＴ（画素ＴＦＴ）１０１Ａと、画素電極ＰＥとを有している。
【００５３】
ＴＦＴ１０１Ａは、基板１と、基板１に支持された酸化物半導体層（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層）３と、ゲート電極ＧＥと、ソース電極ＳＥおよびドレイン電極ＤＥとを有する。ゲート電極ＧＥは、酸化物半導体層３の一部上に、ゲート絶縁層５を介して配置されている。基板１と酸化物半導体層３との間に、下地絶縁層２が設けられていてもよい。
【００５４】
ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、酸化物半導体層３と電気的に接続されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ソースメタル層内に（すなわちソースバスラインＳＬと同じ導電膜を用いて）形成されてもよい。同様に、ゲート電極ＧＥは、ゲートメタル層内に（すなわちゲートバスラインＧＬと同じ導電膜を用いて）形成されてもよい。
【００５５】
この例では、ゲート絶縁層５は、酸化物半導体層３のうちゲート電極ＧＥに重なる領域にのみ形成されている。ゲート絶縁層５は島状であってもよい。ゲート電極ＧＥおよびゲート絶縁層５は、例えば、同一のマスクを用いてパターニングされていてもよい。この場合、基板１の法線方向から見たとき、ゲート電極ＧＥの周縁およびゲート絶縁層５の周縁は整合する。
【００５６】
酸化物半導体層３、ゲート絶縁層５およびゲート電極ＧＥは、下部絶縁層１１で覆われている。下部絶縁層１１には、酸化物半導体層３の一部を露出するソース開口部１１ｓ、および、酸化物半導体層３の他の一部を露出するおよびドレイン開口部１１ｄが形成されている。なお、図２（ａ）および以降の平面図では、各開口部の底面の形状を破線で示している。本明細書では、基板１の法線方向から見たときの各開口部の形状および配置は、その開口部の底面の形状および配置を指すものとする。
【００５７】
ソース電極ＳＥは、下部絶縁層１１上およびソース開口部１１ｓ内に配置され、ソース開口部１１ｓ内で、酸化物半導体層３の露出部分と接している。図示するように、ソース電極ＳＥはソースバスラインＳＬ（１）の一部であってもよい。ドレイン電極ＤＥは、下部絶縁層１１上およびドレイン開口部１１ｄ内に配置され、ドレイン開口部１１ｄ内で、酸化物半導体層３の露出部分の一部のみと接している。本明細書では、酸化物半導体層３のうちソース電極ＳＥおよびドレイン電極ＤＥと直接接している部分を、それぞれ、ソースコンタクト領域３ｓおよびドレインコンタクト領域３ｄと呼ぶ。
【００５８】
ソース電極ＳＥは、ソース開口部１１ｓ全体およびソース開口部１１ｓの周囲を覆っている。つまり、基板１の法線方向から見たとき、ソース電極ＳＥの内部にソース開口部１１ｓが位置する。一方、ドレイン電極ＤＥは、ドレイン開口部１１ｄの一部のみと重なっている。図示するように、ドレイン電極ＤＥは、ドレイン開口部１１ｄの底面の一部から側面の一部を経て、下部絶縁層１１の上面の一部を覆うように延びていてもよい。ドレイン電極ＤＥのうち、ドレイン開口部１１ｄの底面上に位置する部分を第１部分Ｄ１、ドレイン開口部１１ｄの側面上に位置する部分を第２部分Ｄ２、下部絶縁層１１の上面に位置する部分を第３部分Ｄ３と呼ぶ。第３部分Ｄ３は、第１部分Ｄ１よりもゲート電極ＧＥ側に位置してもよい。また、第３部分Ｄ３の少なくとも一部は、下部絶縁層１１と上部絶縁層１３との間に位置してもよい。
【００５９】
下部絶縁層１１およびソースメタル層（ソースバスラインＳＬ、ソース電極ＳＥおよびドレイン電極ＤＥを含む）の上には、上部絶縁層１３が形成されている。上部絶縁層１３は、上部開口部１３ｄを有している。上部開口部１３ｄは、基板１の法線方向から見たとき、ドレイン電極ＤＥの一部のみと重なっていてもよい。上部開口部１３ｄの側面の一部は、ドレイン電極ＤＥの第３部分Ｄ３上に位置してもよい。
【００６０】
本実施形態では、上部開口部１３ｄは、基板１の法線方向から見たとき、ドレイン開口部１１ｄと少なくとも部分的に重なるように配置されている。上部開口部１３ｄおよびドレイン開口部１１ｄは、上部絶縁層１３および下部絶縁層１１を貫通する１つのコンタクトホールＣＨを構成している。画素電極ＰＥは、上部絶縁層１３上およびコンタクトホールＣＨ内に配置され、コンタクトホールＣＨ内で、ドレイン電極ＤＥと直接接している。画素電極ＰＥは、また、酸化物半導体層３のうちドレイン開口部１１ｄによって露出され、かつ、ドレイン電極ＤＥと接していない部分の少なくとも一部と直接接している。酸化物半導体層３のうち画素電極ＰＥと直接接する部分を「透明コンタクト領域３ｐ」と呼ぶ。
【００６１】
画素電極ＰＥは、ドレイン電極ＤＥの第１部分Ｄ１および第２部分Ｄ２の両方と接していることが好ましい。これにより、画素電極ＰＥとドレイン電極ＤＥとのコンタクト面積をより確実に確保できる。
【００６２】
酸化物半導体層３は、基板１の法線方向から見たとき、コンタクトホールＣＨよりも一回り大きい形状を有しており、コンタクトホールＣＨ（すなわちドレイン開口部１１ｄおよび上部開口部１３ｄ）の全体と重なるように配置されている。つまり、基板１の法線方向から見たとき、ドレイン開口部１１ｄおよび上部開口部１３ｄは酸化物半導体層３の内部に位置している。これにより、ドレイン電極ＤＥのサイズをコンタクトホールＣＨよりも小さくしても、ドレイン電極ＤＥが存在していない領域において、酸化物半導体層３をエッチストップとして機能させることが可能になる。
【００６３】
基板１の法線方向から見たときに、酸化物半導体層３のうちゲート電極ＧＥと重なる部分はチャネル領域３ｃであり、ゲート電極ＧＥと重ならない部分は、チャネル領域３ｃよりもよりも電気抵抗の小さい低抵抗化領域３ａであってもよい。このような構成は、例えば、下部絶縁層１１の形成時に、酸化物半導体層３のうち、ゲート絶縁層５を介してゲート電極ＧＥで覆われていない部分が低抵抗化されることで得られる。
【００６４】
本実施形態によると、ドレイン電極ＤＥはドレイン開口部１１ｄの一部のみおよび上部開口部１３ｄの一部のみと重なるように配置されるので、図１１および図１２に示す従来例および参考例よりも、ドレイン電極ＤＥのサイズを小さくできる。従って、画素開口率を高めることが可能である。また、上部絶縁層１３のパターニングの際に、ドレイン電極ＤＥに加えて酸化物半導体層３をエッチストップとして機能させることにより、下地絶縁膜のオーバーエッチングを抑制できる。
【００６５】
基板１の法線方向から見たとき、透明コンタクト領域３ｐの面積は、ドレイン開口部１１ｄの面積の５０％以上８０％以下であってもよい。これにより、画素開口率をさらに高めることができる。
【００６６】
ドレイン電極ＤＥの第２端部ｅ２とドレイン開口部１１ｄの側面との距離（すなわち、透明コンタクト領域３ｐの列方向の長さ）ｘは、ドレイン開口部１１ｄの列方向の長さの５０％以上８０％以下であってもよい。
【００６７】
ドレイン電極ＤＥの行方向に沿った幅ｗ２は、上部開口部１３ｄの幅よりも小さくてもよい。これにより、画素幅Ｐｗをより効果的に低減できる。例えば、図２（ｂ）に示すように、ドレイン電極ＤＥおよび上部開口部１３ｄを行方向に横切る断面において、ドレイン電極ＤＥのソースバスラインＳＬ（１）側の第３端部ｅ３およびソースバスラインＳＬ（２）側の第４端部ｅ４は、いずれも、上部開口部１３ｄの内側に位置していてもよい。第３端部ｅ３とソースバスラインＳＬ（１）との距離ｒ１、および、第４端部ｅ４とソースバスラインＳＬ（２）との距離ｒ２は、それぞれ、ドレイン電極ＤＥの幅ｗ２の１０％以上４０％以下であってもよい。
【００６８】
あるいは、図示していないが、ドレイン電極ＤＥの第３端部ｅ３および第４端部ｅ４の一方のみが上部開口部１３ｄの内側に位置し、他方が上部開口部１３ｄの外側に位置してもよい。
【００６９】
図２（ｃ）に示すように、ＴＦＴ１０１Ａのチャネル長方向に沿った断面において、ドレイン電極ＤＥのゲート電極ＧＥ側（またはゲートバスラインＧＬ側）の第１端部ｅ１は下部絶縁層１１上に位置し、ゲート電極ＧＥ（またはゲートバスラインＧＬ側）と反対側に位置する第２端部ｅ２は、ドレイン開口部１１ｄの底面に位置していてもよい。この場合、上部絶縁層１３に上部開口部１３ｄを形成するためのパターニング工程において、ゲート電極ＧＥ側（すなわちゲート電極ＧＥの近傍の領域）ではドレイン電極ＤＥ、ゲート電極ＧＥと反対側（すなわちゲート電極ＧＥと十分に離れた領域）では酸化物半導体層３がエッチストップとして機能し得る。これにより、上部絶縁層１３のパターニング工程において、下部絶縁層１１のうちゲート電極ＧＥの近傍に位置する部分がエッチングされてゲート電極ＧＥまたはゲートバスラインＧＬが露出し、ゲート−ドレイン間リークが生じることを抑制できる。一方、ゲート電極ＧＥと十分に離れた領域には、ドレイン電極ＤＥが存在していないので、下部絶縁層１１がエッチングされるおそれがある。しかしながら、ゲート電極ＧＥと十分に離れた領域では、下部絶縁層１１がエッチングされてもゲート−ドレイン間リークは生じない。また、この領域で下部絶縁層１１がエッチングされても、酸化物半導体層３がエッチストップとして機能するので、下地絶縁膜のエッチングを抑制できる。
【００７０】
基板１の法線方向から見たとき、ドレイン電極ＤＥの第３部分Ｄ３は、ゲート電極ＧＥと少なくとも部分的に重なっていてもよい。言い換えると、基板１の法線方向から見たとき、ドレイン電極ＤＥのゲート電極ＧＥ側の第１端部ｅ１は、ゲート電極ＧＥの内部に位置していてもよい。ドレイン電極ＤＥをゲート電極ＧＥ（またはゲートバスラインＧＬ）と重なるように配置することで、ドレイン電極ＤＥのサイズを維持しつつ、画素開口率をさらに向上できる。また、上部絶縁層１３のパターニングの際に、下部絶縁層１１がエッチングされてゲート電極ＧＥ（またはゲートバスラインＧＬ）が露出することをより効果的に抑制できる。
【００７１】
図２（ａ）に示すように、ドレイン電極ＤＥを介して画素電極ＰＥと酸化物半導体層３とを電気的に接続するためのスタックコンタクト部２０Ａは画素領域Ｐｉｘ内に配置され、酸化物半導体層３とソース電極ＳＥとを電気的に接続するためのソースコンタクト部２１は画素領域Ｐｉｘと列方向に隣接する他の画素領域内に配置されていてもよい。この場合、酸化物半導体層３は、スタックコンタクト部２０Ａから、ゲートバスラインＧＬを横切って、ソースコンタクト部２１までＬ字形に延びていてもよい。
【００７２】
本実施形態におけるコンタクト構造は、図２に示す例に限定されない。本実施形態では、（１）画素電極ＰＥと酸化物半導体層３とのコンタクト部がスタック構造を有しており（すなわち、基板１の法線方向から見たとき、下部絶縁層１１のドレイン開口部１１ｄと上部絶縁層１３の上部開口部１３ｄとが少なくとも部分的に重なっている）、（２）ドレイン電極ＤＥは、下部絶縁層１１上およびドレイン開口部１１ｄ内に配置され、かつ、基板１の法線方向から見たとき、ドレイン開口部１１ｄの一部のみおよび上部開口部１３ｄの一部のみと重なっており、（３）基板１の法線方向から見たとき、酸化物半導体層３の内部にドレイン開口部１１ｄおよび上部開口部１３ｄが位置していればよい。このような構造であれば、ドレイン電極ＤＥのサイズを従来よりも低減できるので、画素開口率および／または精細度を向上できる。また、上部絶縁層１３のパターニングの際にドレイン電極ＤＥおよび酸化物半導体層３がエッチストップとして機能するので、下地絶縁膜などがオーバーエッチングされることを抑制できる。
【００７３】
＜変形例＞
以下、図面を参照しながら、本実施形態のコンタクト構造の変形例を説明する。以下の説明では、図２に示す構造と異なる点を主に説明し、共通の構成については説明を適宜省略する。
【００７４】
図３（ａ）は、変形例１のＴＦＴ１０１Ｂおよびスタックコンタクト部２０Ｂを示す平面図であり、図３（ｂ）および（ｃ）は、それぞれ、図３（ａ）におけるＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
【００７５】
変形例１でも、ドレイン電極ＤＥの第３部分Ｄ３は、ゲート電極ＧＥ（ゲートバスラインＧＬ）と少なくとも部分的に重なるように配置されている。ただし、変形例１では、図３（ｂ）に示すように、ドレイン電極ＤＥの行方向の幅ｗ２が、上部開口部１３ｄの幅よりも大きく、ドレイン電極ＤＥの第３端部ｅ３および第４端部ｅ４が下部絶縁層１１の上面（すなわち上部開口部１３ｄの外側）に位置している。これにより、上部絶縁層１３のパターニング工程において、下部絶縁層１１がエッチングされてゲートバスラインＧＬまたはゲート電極ＧＥが露出することをより効果的に抑制できる。
【００７６】
なお、この例では、ドレイン電極ＤＥの幅ｗ２は、酸化物半導体層３の行方向に沿った幅よりも大きいが、酸化物半導体層３の幅よりも小さくてもよい。
【００７７】
図３（ａ）に示すように、基板１の法線方向から見たとき、上部開口部１３ｄがゲート電極ＧＥと部分的に重なっており、上部開口部１３ｄのうちゲート電極ＧＥと重なる部分全体がドレイン電極ＤＥの内部に位置してもよい。これにより、ゲート電極ＧＥまたはゲートバスラインＧＬの露出によるリークをより確実に抑えるとともに、画素開口率をさらに向上できる。
【００７８】
図４（ａ）および（ｂ）は、それぞれ、変形例２のＴＦＴ１０１Ｃおよびスタックコンタクト部２０Ｃを示す平面図およびＢ−Ｂ’線に沿った断面図である。
【００７９】
変形例２に示すように、基板１の法線方向から見たとき、ドレイン電極ＤＥはゲート電極ＧＥと重なっていなくてもよい。これにより、ゲート−ドレイン間容量を低減できる。この例では、ドレイン電極ＤＥの幅ｗ２は上部開口部１３ｄの幅よりも大きいが、上部開口部１３ｄの幅よりも小さくてもよい。
【００８０】
図２〜図４に示す例では、ドレイン電極ＤＥの平面形状は、行方向に延びる２辺と列方向に延びる２辺とを有する矩形であるが、ドレイン電極ＤＥの平面形状は特に限定しない。以下に説明するように、ドレイン電極ＤＥは、ドレイン電極ＤＥのうちゲート電極ＧＥまたはゲートバスラインＧＬの近傍に位置する部分の幅が、その他の部分の幅よりも大きくなるようなパターンを有してもよい。
【００８１】
図５（ａ）は、変形例３のＴＦＴ１０１Ｄおよびスタックコンタクト部２０Ｄを示す平面図であり、図５（ｂ）および（ｃ）は、それぞれ、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図である。
【００８２】
変形例３では、基板１の法線方向から見たとき、ドレイン電極ＤＥは凸型の形状を有している。ここでは、基板１の法線方向から見たとき、ドレイン電極ＤＥのうちゲート電極ＧＥ側に位置する第１端部ｅ１のチャネル幅方向（ここでは行方向）の幅ｗ２１が、ゲート電極ＧＥと反対側に位置する第２端部ｅ２のチャネル幅方向（ここでは行方向）の幅ｗ２２よりも大きい。第１端部ｅ１の幅ｗ２１を大きくすることで、上部絶縁層１３のパターニング工程において、ドレイン電極ＤＥによって下部絶縁層１１のオーバーエッチングを抑制できるので、ゲート電極ＧＥまたはゲートバスラインＧＬの露出によるリークを抑制できる。また、ドレイン電極ＤＥの第２端部ｅ２の幅を小さくすることで、画素開口率を高めることが可能である。
【００８３】
基板１の法線方向から見たときの、透明コンタクト領域３ｐの面積のドレイン開口部１１ｄの面積に対する割合は、５０％以上８０％以下であってもよい。これにより、画素開口率をさらに効果的に向上できる。
【００８４】
第１端部ｅ１の幅ｗ２１は上部開口部１３ｄの幅よりも大きいことが好ましい。これにより、上部絶縁層１３のパターニング工程における下部絶縁層１１のオーバーエッチングをより確実に防止できる。また、基板１の法線方向から見たとき、第１端部ｅ１はゲート電極ＧＥと重なっていてもよい。図示するように、基板１の法線方向から見たとき、上部開口部１３ｄがゲート電極ＧＥと部分的に重なっており、上部開口部１３ｄのうちゲート電極ＧＥと重なる部分全体がドレイン電極ＤＥの内部に位置してもよい。これにより、ゲート電極ＧＥまたはゲートバスラインＧＬの露出によるリークを抑えつつ、画素開口率をさらに向上できる。
【００８５】
第２端部ｅ２の幅ｗ２２は、画素電極ＰＥとドレイン電極ＤＥとのコンタクト面積を確保できるように設定されればよく、上部開口部１３ｄの幅よりも小さくてもよい。あるいは、ドレイン電極ＤＥにおける第２端部ｅ２の幅ｗ２２は、第１端部ｅ１の幅ｗ２１の０．８倍以下であってもよい。これにより、画素開口率をより効果的に高めることができる。一方、幅ｗ２２が、幅ｗ２１の例えば０．３倍以上であれば、より確実にコンタクト面積を確保できる。
【００８６】
図５（ｃ）に示すように、ドレイン電極ＤＥ、ドレイン開口部１１ｄおよび上部開口部１３ｄを行方向に横切る断面において、ドレイン電極ＤＥの幅ｗ２２は、上部開口部１３ｄおよびドレイン開口部１１ｄの行方向に沿った幅よりも小さくてもよい。この場合、ドレイン開口部１１ｄの底面において、ドレインコンタクト領域３ｄのソースバスラインＳＬ（１）側および／またはソースバスラインＳＬ（２）側に、画素電極ＰＥと接する透明コンタクト領域３ｐが配置されてもよい。
【００８７】
ドレイン電極ＤＥの平面形状は、図５に示すような凸型に限定されず、三角形、台形などでもよい。なお、ドレイン電極ＤＥのパターニング工程で使用するレジストマスクのパターンが凸型、三角形などであっても、パターニングされた後のドレイン電極ＤＥは丸みを帯びた台形状を有することがある。
【００８８】
図６（ａ）は、変形例４のＴＦＴ１０１Ｅおよびスタックコンタクト部２０Ｅを示す平面図であり、図６（ｂ）および（ｃ）は、それぞれ、図６（ａ）におけるＤ−Ｄ’線およびＥ−Ｅ’線に沿った断面図である。
【００８９】
変形例４では、ＴＦＴ１０１Ｅの酸化物半導体層３の一部がソースバスラインＳＬと重なるように延びている点で、図２に示すＴＦＴ１０１Ａと異なる。変形例４では、基板１の法線方向から見たとき、酸化物半導体層３は、ソースコンタクト部２１から、ソースバスラインＳＬの下方を、ソースバスラインＳＬとゲートバスラインＧＬとの交点に延びている。ゲートバスラインＧＬのうち上記交点に位置する部分がゲート電極ＧＥとなる。酸化物半導体層３のうちゲート電極ＧＥよりもドレイン側に位置する部分は、ゲートバスラインＧＬと平行に（すなわち行方向に）、スタックコンタクト部２０まで延びている。
【００９０】
基板１の法線方向から見たとき、ドレイン電極ＤＥは、ゲート電極ＧＥと間隔を空けて配置され（つまりゲート電極ＧＥとは重なっていない）、かつ、ドレイン電極ＤＥの第３部分Ｄ３は、ゲートバスラインＧＬのうちゲート電極ＧＥとして機能しない部分と少なくとも部分的に重なっていてもよい。
【００９１】
この例では、ドレイン電極ＤＥは、ゲートバスラインＧＬ（ゲート電極ＧＥとして機能する部分以外）側に位置する第１端部ｅ１と、ゲートバスラインＧＬと反対側に位置する第２端部ｅ２とを有している。ドレイン電極ＤＥの行方向に沿った幅は、第１端部ｅ１で第２端部ｅ２よりも大きい（第１端部ｅ１の幅ｗ２１＞第２端部ｅ２の幅ｗ２２）。基板１の法線方向から見たとき、ドレイン電極ＤＥの第１端部ｅ１は、ゲートバスラインＧＬ（ゲート電極ＧＥとして機能する部分以外）と重なっていてもよい。ドレイン電極ＤＥの幅ｗ２１、ｗ２２、上部開口部１３ｄの幅との関係などは、変形例３（図５）と同様であるので、説明を省略する。
【００９２】
なお、図６では、ドレイン電極ＤＥは凸型の平面形状を有するが、矩形であってもよい（図２、図３参照）。また、ドレイン電極ＤＥはゲートバスラインＧＬと重なっていなくてもよい。
【００９３】
図２〜図６に示す例では、いずれも、酸化物半導体層３はＬ字形のパターンを有するが、酸化物半導体層３の平面形状は特に限定しない。
【００９４】
＜ＴＦＴ１０１およびスタックコンタクト部２０の製造方法＞
図７（ａ）〜（ｅ）は、ＴＦＴ１０１およびスタックコンタクト部２０の製造方法の一例を説明するための工程断面図である。
【００９５】
まず、図７（ａ）に示すように、基板１上に、酸化物半導体層３を形成する。基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。基板１と酸化物半導体層３との間に下地絶縁層を設けてもよい。
【００９６】
酸化物半導体層３は、次のようにして形成される。まず、例えばスパッタ法で酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を形成する。酸化物半導体膜は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜であってもよい。次いで、酸化物半導体膜のアニール処理を行ってもよい。ここでは、大気雰囲気中、３００℃以上５００℃以下の温度で、例えば３０分以上２時間以下の熱処理を行う。次いで、例えばウェットエッチングで、酸化物半導体膜のパターニングを行い、酸化物半導体層３を得る。
【００９７】
次いで、図７（ｂ）に示すように、酸化物半導体層３を覆うように、ゲート絶縁層となる絶縁膜（厚さ：９０ｎｍ以上２００ｎｍ以下）５’と、ゲート電極となる導電膜（厚さ：６０ｎｍ以上７００ｎｍ以下）７’とをこの順で堆積する。
【００９８】
絶縁膜５’は、例えば酸化シリコン（ＳｉＯｘ）層である。導電膜７’として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。導電膜７’は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。
【００９９】
次に、図７（ｂ）に示すように、導電膜７’をパターニングすることによってゲート電極ＧＥおよびゲートバスライン（不図示）を含むゲートメタル層を形成する。具体的には、まず、フォトリソ工程により、導電膜７’の一部上に、エッチングマスクとなるレジスト層Ｒを形成する。次いで、レジスト層Ｒをマスクとして、ウェットエッチングを用いて導電膜７’のパターニングを行い、ゲート電極ＧＥを得る。
【０１００】
この後、レジスト層Ｒをマスクとして、ドライエッチングを用いて絶縁膜５’のパターニングを行い、ゲート絶縁層５を得る。酸化物半導体層３のうちゲート電極ＧＥと重なる部分以外は露出する。露出した酸化物半導体層３の表層がオーバーエッチングされる場合もある。続いて、レジスト層Ｒを除去する。なお、レジスト剥離液から酸化物半導体層３を保護する目的で、レジスト層Ｒを除去した後で、ゲート電極ＧＥをマスクとして絶縁膜５’のパターニングを行ってもよい。
【０１０１】
次に、図７（ｃ）に示すように、酸化物半導体層３、ゲート絶縁層５およびゲート電極ＧＥを覆うように下部絶縁層１１を形成する。下部絶縁層１１は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、下部絶縁層１１は、これらの層が積層された積層構造を有していてもよい。下部絶縁層１１の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。
【０１０２】
下部絶縁層１１は、例えば窒化シリコン層などの水素供与性の層を含んでもよい。窒化シリコン層を酸化物半導体層３と接するように配置することで、酸化物半導体層３のうち窒化シリコン層と接する部分が還元され、ゲート絶縁層５と接する部分（チャネル領域３ｃ）よりも電気抵抗の低い低抵抗化領域３ａとなる。
【０１０３】
この後、下部絶縁層１１に、酸化物半導体層３の一部が露出するようにソース開口部１１ｓおよびドレイン開口部１１ｄを形成する。エッチング方法は、ドライエッチングでもよいし、ウェットエッチングでもよい。
【０１０４】
続いて、下部絶縁層１１上およびソース開口部１１ｓおよびドレイン開口部１１ｄ内に、例えばスパッタ法などによってソース・ドレイン用の導電膜（不図示）を形成し、この導電膜のパターニングを行う。これにより、図７（ｄ）に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびソースバスライン（不図示）を含むソースメタル層を形成する。ソース電極ＳＥおよびドレイン電極ＤＥの厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
【０１０５】
本実施形態では、ソース電極ＳＥは、ソース開口部１１ｓ全体を覆うように配置され、ソース開口部１１ｓ内で酸化物半導体層３と接する。ドレイン電極ＤＥは、ドレイン開口部１１ｄの一部のみを覆うように配置され、ドレイン開口部１１ｄ内で酸化物半導体層３と接する。このようにして、ＴＦＴ１０１が製造される。
【０１０６】
ソース・ドレイン用の導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ソース・ドレイン用の導電膜として、酸化物半導体層３の側からＴｉ膜（厚さ：３０ｎｍ）、Ａｌ（厚さ：３００ｎｍ）、およびＴｉ膜（厚さ５０ｎｍ）の３層、あるいはＴｉ膜（厚さ：３０ｎｍ）、Ｃｕ膜（厚さ：３００ｎｍ）の２層をこの順で積み重ねた積層膜を形成してもよい。
【０１０７】
続いて、図７（ｅ）に示すように、ソースメタル層を覆うように上部絶縁層１３を形成する。次いで、上部絶縁層１３のエッチングを行い、上部開口部１３ｄを形成する。上部絶縁層１３のエッチングには、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。このとき、上部絶縁層１３がエッチングされ、かつ、酸化物半導体層３およびドレイン電極ＤＥがエッチングされないように、各層の材料に応じて、エッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバ内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
【０１０８】
上部開口部１３ｄは、ドレイン開口部１１ｄと少なくとも部分的に重なるように配置される。基板１の法線方向から見たとき、上部開口部１３ｄのサイズは、ドレイン開口部１１ｄよりも大きく、上部開口部１３ｄの内部にドレイン開口部１１ｄが位置してもよい。
【０１０９】
上部絶縁層１３のエッチング時に下部絶縁層１１もエッチングされ、ドレイン開口部１１ｄのサイズが形成時よりも大きくなることがある。この場合、図示するように、上部開口部１３ｄの側面の一部とドレイン開口部１１ｄの側面の一部とが整合してもよい。なお、下部絶縁層１１がエッチングされても、酸化物半導体層３がエッチストップとして機能するため、酸化物半導体層３の基板１側にある絶縁膜はエッチングされない。
【０１１０】
上部絶縁層１３の厚さは、例えば５０ｎｍ以上であれば、より確実にソースメタル層とゲートメタル層との電気絶縁性を確保できる。一方、上部絶縁層１３の厚さが、例えば８００ｎｍ以下であれば、上部開口部１３ｄの側面のうちドレイン電極ＤＥで遮光されていない領域で生じる光散乱に起因して、表示のコントラストが低下するのを抑制できる。
【０１１１】
上部絶縁層１３は、無機絶縁層であってもよいし、有機絶縁層であってもよい。上部絶縁層１３の厚さを抑える観点から、上部絶縁層１３は、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ）層などの無機絶縁層であることが好ましい。
【０１１２】
次いで、図示しないが、上部絶縁層１３上および上部開口部１３ｄ内に透明導電膜を形成し、パターニングすることにより、画素電極ＰＥを得る。画素電極ＰＥは、コンタクトホールＣＨ内でドレイン電極ＤＥおよび酸化物半導体層３と直接接する。
【０１１３】
透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。このようにして、アクティブマトリクス基板１０００が製造される。
【０１１４】
＜酸化物半導体について＞
酸化物半導体層３に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１１５】
酸化物半導体層３は、２層以上の積層構造を有していてもよい。酸化物半導体層３が積層構造を有する場合には、酸化物半導体層３は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層３が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【０１１６】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１１７】
酸化物半導体層３は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層３は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１１８】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１１９】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１２０】
酸化物半導体層３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層３は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【０１２１】
（第２の実施形態）
第２の実施形態のアクティブマトリクス基板は、画素ＴＦＴとして、トップゲート構造を有するポリシリコンＴＦＴを用いる点で、第１の実施形態と異なる。
【０１２２】
図８（ａ）および（ｂ）は、それぞれ、本実施形態におけるＴＦＴ１０１Ｆおよびスタックコンタクト部２０Ｆを示す平面図および断面図である。ここでは、前述の実施形態と異なる点を説明し、同様の構成については説明を適宜省略する。
【０１２３】
ＴＦＴ１０１Ｆは、活性層として、結晶質シリコン半導体層３０を有する。結晶質シリコン半導体層３０は、ゲート絶縁層５で覆われており、ゲート絶縁層５上に、結晶質シリコン半導体層３０の一部と重なるようにゲート電極ＧＥが配置されている。ゲート絶縁層５は、ゲート電極ＧＥの下方のみでなく、結晶質シリコン半導体層３０の全体（後述するソースコンタクト領域３０ｓおよびドレインコンタクト領域３０ｄを除く）を覆っていてもよい。
【０１２４】
結晶質シリコン半導体層３０は、ゲート電極ＧＥとゲート絶縁層５を介して重なる１つまたは複数のチャネル領域３１と、チャネル領域３１以外の部分に配置され、チャネル領域３１よりも高い濃度で不純物を含む高濃度不純物領域３２とを有する。高濃度不純物領域３２は、チャネル領域３１よりも低い電気抵抗を有する。
【０１２５】
ゲート絶縁層５およびゲート電極ＧＥは下部絶縁層１１で覆われている。ソース電極ＳＥは、下部絶縁層１１上、および、下部絶縁層１１およびゲート絶縁層５に設けられたソース開口部１１ｓ内に配置され、ソース開口部１１ｓ内で高濃度不純物領域３２の一部と接している。ドレイン電極ＤＥは、下部絶縁層１１上、および、下部絶縁層１１およびゲート絶縁層５に設けられたドレイン開口部１１ｄ内に配置され、ドレイン開口部１１ｄ内で高濃度不純物領域３２の一部と接している。本実施形態でも、ドレイン電極ＤＥは、ドレイン開口部１１ｄによって露出された結晶質シリコン半導体層３０の露出部分の一部のみと接している。
【０１２６】
下部絶縁層１１およびソースメタル層（ソース電極ＳＥ、ドレイン電極ＤＥおよびソースバスラインＳＬ）上には上部絶縁層１３が設けられている。上部絶縁層１３には、ドレイン開口部１１ｄと部分的に重なるように上部開口部１３ｄが設けられている（スタック構造）。基板１の法線方向から見たとき、ドレイン開口部１１ｄおよび上部開口部１３ｄは、結晶質シリコン半導体層３０の内部に位置している。画素電極ＰＥは、上部絶縁層１３上に配置され、上部開口部１３ｄおよびドレイン開口部１１ｄによって構成されたコンタクトホールＣＨ内で、ドレイン電極ＤＥおよび結晶質シリコン半導体層３０と直接接している。結晶質シリコン半導体層３０のうちドレイン電極ＤＥ、ソース電極ＳＥと接する部分をドレインコンタクト領域３０ｄ、ソースコンタクト領域３０ｓ、画素電極ＰＥと接する部分を透明コンタクト領域３０ｐと呼ぶ。
【０１２７】
本実施形態でも、上部絶縁層１３のパターニングの際に結晶質シリコン半導体層３０をエッチストップとして機能させることができるので、ドレイン電極ＤＥをドレイン開口部１１ｄの一部のみおよび上部開口部１３ｄの一部のみと重なるように配置できる。従って、従来よりもドレイン電極ＤＥのサイズを小さくでき、画素開口率を改善できる。また、ドレイン電極ＤＥの行方向の幅ｗ２を上部開口部１３ｄの幅よりも小さくすることで、画素幅Ｐｗを低減でき、高精細化を実現できる。
【０１２８】
ＴＦＴ１０１Ｆは、２つのＴＦＴを直列に接続した構造（「デュアルゲート構造」と呼ぶ）を有することが好ましい。デュアルゲート構造では、１つの結晶質シリコン半導体層３０に複数の（ここでは２つの）ゲート電極ＧＥが間隔を空けて配置される。つまり、結晶質シリコン半導体層３０のソースコンタクト領域３０ｓとドレインコンタクト領域３０ｄとの間に、複数の（ここでは２つの）チャネル領域３１が形成される。隣接する２つのチャネル領域３１の間には高濃度不純物領域３２が配置される。
【０１２９】
ＴＦＴ１０１Ｆがデュアルゲート構造を有することが好ましい理由は以下の通りである。液晶表示装置のアクティブマトリクス基板に使用する画素ＴＦＴには、オフリーク電流が小さいことが要求される。液晶表示装置では、画面を書き換えるまでの１フレームの期間中、液晶に印加された電圧を保持する必要があるが、画素ＴＦＴのオフリーク電流が大きいと、液晶に印加された電圧が時間とともに低下して表示特性を劣化させる可能性があるからである。ポリシリコンＴＦＴは、酸化物半導体ＴＦＴやアモルファスシリコンＴＦＴよりもオフリーク特性に劣ることから、酸化物半導体ＴＦＴと同様のＴＦＴ構造（図２〜図６）をポリシリコンＴＦＴに適用すると、オフリーク電流が大きくなってしまい、所望の表示特性が得られない場合がある。これに対し、図８に示すようなデュアルゲート構造を適用すると、ソース電極ＳＥとドレイン電極ＤＥとの間にかかる電圧を１／２程度に小さくできるので、オフリーク電流を小さく抑えることが可能である。
【０１３０】
この例では、結晶質シリコン半導体層３０は、ソースコンタクト部２１からスタックコンタクト部２０Ｆまで、ゲートバスラインＧＬを２回横切るようにＵ字形に延びている。ゲートバスラインＧＬのうち結晶質シリコン半導体層３０が横切った２箇所がゲート電極ＧＥとして機能する。この構成により、ゲート電極ＧＥを別途配置するよりも画素幅Ｐｗを低減でき、また、画素開口率も改善できる。
【０１３１】
次いで、図８を参照しながら、ＴＦＴ１０１Ｆおよびスタックコンタクト部２０Ｆの製造方法の一例を説明する。
【０１３２】
まず、基板１上に下地膜（不図示）を形成し、その上に、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法などの公知の方法で非晶質シリコン（ａ−Ｓｉ）膜を形成する。次いで、ａ−Ｓｉを結晶化させることにより結晶質シリコン（ｐ−Ｓｉ）膜を得る。ａ−Ｓｉ膜の結晶化は、例えばａ−Ｓｉ膜にエキシマレーザー光を照射することによって行ってもよい。この後、ｐ−Ｓｉ膜のパターニングを行い、結晶質シリコンからなる半導体層（厚さ：例えば３０ｎｍ以上７０ｎｍ以下）３０を形成する。結晶質シリコン半導体層３０を覆うようにゲート絶縁層５を形成する。ゲート絶縁層５は、例えばＳｉＮｘ層である。
【０１３３】
続いて、ゲート絶縁層５上に、ゲート用の導電膜を形成し、パターニングすることにより、ゲート電極ＧＥを得る。この工程で、ゲート絶縁層５はパターニングしなくてもよい。
【０１３４】
この後、ゲート電極ＧＥをマスクとして、結晶質シリコン半導体層３０に不純物を注入し、高濃度不純物領域３２を形成する。結晶質シリコン半導体層３０のうち不純物を注入されなかった領域がチャネル領域３ｃとなる。
【０１３５】
続いて、前述の実施形態と同様に、下部絶縁層１１、ソース電極ＳＥおよびドレイン電極ＤＥ、上部絶縁層１３および画素電極ＰＥを形成する。このようにして、アクティブマトリクス基板が製造される。
【０１３６】
なお、本実施形態における画素ＴＦＴおよびスタックコンタクト部の構造は、図８に示す例に限定されない。例えば、図９に示すように、ドレイン電極ＤＥは、凸型形状などの矩形以外の平面形状を有してもよい。ドレイン電極ＤＥの幅ｗ２１、ｗ２２、配置などは、図５を参照しながら前述した幅、配置と同様であってもよい。また、ドレイン電極ＤＥと上部開口部１３ｄ、ドレイン開口部１１ｄとの配置関係も特に限定されず、第１の実施形態と同様のバリエーションが可能である。
【産業上の利用可能性】
【０１３７】
本発明の実施形態のアクティブマトリクス基板は、スマートフォン、ヘッドマウントディスプレイ等に使用される液晶表示装置に好適に用いられる。また、液晶表示装置に限定されず、有機ＥＬ表示装置などの種々の表示装置に好適に用いられる。
【符号の説明】
【０１３８】
１                          基板
３                          酸化物半導体層
３ａ                        低抵抗化領域
３ｃ                        チャネル領域
３ｄ                        ドレインコンタクト領域
３ｓ                        ソースコンタクト領域
３ｐ                        透明コンタクト領域
５                          ゲート絶縁層
１１                        下部絶縁層
１１ｄ                      ドレイン開口部
１１ｓ                      ソース開口部
１３                        上部絶縁層
１３ｄ                      上部開口部
２０、２０Ａ〜２０Ｇ        スタックコンタクト部
２１                        ドレインコンタクト部
３０                        結晶質シリコン半導体層
３１                        チャネル領域
３２                        高濃度不純物領域
１０１、１０１Ａ〜１０１Ｇ         ＴＦＴ
１０００                    アクティブマトリクス基板
ＣＨ                        コンタクトホール
ＤＥ                        ドレイン電極
ＳＥ                        ソース電極
ＳＬ                        ソースバスライン
ＧＥ                        ゲート電極
ＧＬ                        ゲートバスライン
ＰＥ                        画素電極
Ｐｉｘ                      画素領域
Ｐｗ                        画素幅
【図１】
2019169606.tif 000003
【図２】
2019169606.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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